(57)【要約】      （修正有）【課題】差動増幅器入力段の相互コンダクタンスを入力信号レベル全域にわたって高く平坦にすることにより、負荷駆動能力を向上させて、スイッチング速度を高速化し、高スルーレートの差動増幅器を提供する。【解決手段】トランジスタ対１Ａ、１Ｂ、６Ａ、６Ｂによって差動入力段５、９を構成した差動増幅器で、第１、第２のカレントミラー回路２３、２４に第１、第２の駆動トランジスタ２５、２６をそれぞれ挿入し、第１の駆動トランジスタ２５の電源ライン８側電極を第２の差動入力段９の共通接続された主電極に、第２の駆動トランジスタ２６の接地ライン４側電極を第１の差動入力段５の共通接続された主電極に、第１の駆動トランジスタ２５の制御電極を第２の定電流回路１４のバイアス素子１７の電源ライン８側端部に、第２の駆動トランジスタ２６の制御電極を第２の定電流回路１４のバイアス素子１７の接地ライン４側端部に、それぞれ接続する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
一対の一導電型トランジスタの一主電極を共通接続し各トランジスタの制御電極を一対の入力端子に接続した第１の差動入力段と、一対の他導電型トランジスタの一主電極を共通接続し各トランジスタの制御電極を前記入力端子に共通接続した第２の差動入力段と、中間にバイアス素子を含む第１、第２の定電流回路と、一対の相補型トランジスタよりなる出力段とを含み、第１の差動入力段の各トランジスタの他の主電極を第１、第２の定電流回路のバイアス素子の一端側にそれぞれ接続し、第２の差動入力段の各トランジスタの他の主電極を第１、第２の定電流回路のバイアス素子の他端側にそれぞれ接続し、出力段の相補型トランジスタの各制御電極を第２の定電流回路のバイアス素子の両端に接続した差動増幅器において、
電源ライン側と接地ライン側に第１、第２のカレントミラー回路を配置し、各カレントミラー回路の２つの電流経路に第１、第２の駆動トランジスタを挿入し、第１の駆動トランジスタの電源ライン側電極を第２の差動入力段の共通接続された主電極に、第２の駆動トランジスタの接地ライン側電極を第１の差動入力段の共通接続された主電極に、第１の駆動トランジスタの制御電極を第２の定電流回路のバイアス素子の電源ライン側端部に、第２の駆動トランジスタの制御電極を第２の定電流回路のバイアス素子の接地ライン側端部に、それぞれ接続したことを特徴とする差動増幅器。
【請求項２】
第１の差動入力段のトランジスタがｎチャンネルＭＯＳＦＥＴからなり、第２の差動入力段のトランジスタがｐチャンネルＭＯＳＦＥＴからなることを特徴とする請求項１に記載の差動増幅器。
【請求項３】
電源ライン側の第１のカレントミラー回路と第１の駆動トランジスタがｐチャンネルＭＯＳＦＥＴからなり、接地ライン側の第２のカレントミラー回路と第２の駆動トランジスタがｎチャンネルＭＯＳＦＥＴからなることを特徴とする請求項２に記載の差動増幅器。
【請求項４】
第１、第２のカレントミラー回路の２つの電流経路を流れる電流を異ならせたことを特徴とする請求項１に記載の差動増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は差動増幅器に関し、特に駆動能力を高めた差動増幅器に関する。
【０００２】
【従来の技術】
増幅器は電源から供給される電力により増幅素子を駆動して入力信号を増幅し出力するもので、抵抗負荷の場合、出力信号の最大振幅は電源電圧と増幅素子の内部抵抗などによって制限され、図３実線で示すように出力信号Ｓは電源電圧Ｖｄｄと接地電圧Ｖｓｓの中間の電圧範囲Ｖｍａｘ〜Ｖｍｉｎで波形を描く。一方、電池駆動される可搬型電子回路機器、例えば携帯電話などでは低い電源電圧で大電力動作させ電源の利用効率を高めるため出力信号の最大振幅を可及的に電源電圧に近づけるようにしている。増幅器の電力利用効率は（（Ｖｍａｘ−Ｖｍｉｎ）／（Ｖｄｄ−Ｖｓｓ））２で表され、仮にＶｄｄを５Ｖ、Ｖｓｓを０Ｖとし、出力信号ＳのＶｍａｘが４．６Ｖ、Ｖｍｉｎが０．３Ｖであるとき電力利用効率は約７４％であるが、図示点線で示すように最大振幅を拡大し、Ｖｍａｘを４．８Ｖ、Ｖｍｉｎを０．１Ｖとし振幅を０．４Ｖ拡大するだけで電力利用効率は約８８％となり約１４％改善でき、電池駆動機器を長時間動作させることができる。
【０００３】
そのような増幅器の一例を図４に示す。図において、１Ａ、１Ｂは一対の一導電型（ｎチャンネル）ＭＯＳＦＥＴで、各制御電極（ゲート電極）は一対の入力端子２Ａ、２Ｂに接続され、接地側主電極（ソース電極）は共通接続されて、ｎチャンネルＭＯＳＦＥＴ３を介して接地ライン４に接続されて、第１の差動入力段５を構成している。６Ａ、６Ｂは一対の他導電型（ｐチャンネル）ＭＯＳＦＥＴで、各制御電極（ゲート電極）は一対の入力端子２Ａ、２Ｂに接続され、電源側主電極（ソース電極）は共通接続されて、ｐチャンネルＭＯＳＦＥＴ７を介して電源ライン８に接続され、第２の差動入力段９を構成している。１０は電源ライン８と接地ライン４の間に接続された第１の定電流回路で、２つの定電流源１１、１２間にバイアス素子、図示例では抵抗１３を直列接続している。１４は第１の定電流回路１０と同様に電源ライン８と接地ライン４の間に接続された第２の定電流回路で、２つの定電流源１５、１６間にバイアス素子としての抵抗１７を直列接続している。第１の差動入力段５の一方のＭＯＳＦＥＴ１Ａの他の主電極（ドレイン電極）は第１の定電流回路１０の定電流源１１と抵抗１３の接続点に、第１の差動入力段５の他のＭＯＳＦＥＴ１Ｂの他の主電極（ドレイン電極）は第２の定電流回路１４の定電流源１５と抵抗１７の接続点にそれぞれ接続され、第２の差動入力段９の一方のＭＯＳＦＥＴ６Ａの他の主電極（ドレイン電極）は第１の定電流回路１０の定電流源１２と抵抗１３の接続点に、第２の差動入力段９の他のＭＯＳＦＥＴ６Ｂの他の主電極（ドレイン電極）は第２の定電流回路１４の定電流源１６と抵抗１７の接続点にそれぞれ接続されている。１８はｐチャンネルＭＯＳＦＥＴ１９とｎチャンネルＭＯＳＦＥＴ２０を相補接続した出力段で、ｐチャンネルＭＯＳＦＥＴのソース電極は電源ライン８に接続され、そのドレイン電極はｎチャンネルＭＯＳＦＥＴ２０のドレイン電極に共通接続されて、さらに出力端子２１に接続され、ｎチャンネルＭＯＳＦＥＴ２０のソース電極は接地ライン４に接続されている。また各ＭＯＳＦＥＴ１９、２０の制御電極（ゲート電極）は第２の定電流回路１４の抵抗１７の両端に接続されている。これに類似した差動増幅器は例えば特許文献１や特許文献２に開示されている。
【０００４】
この増幅器は共通の一対の入力端子２Ａ、２Ｂに相補的に動作するｎチャンネルとｐチャンネルの各一対のＭＯＳＦＥＴ１Ａ、１Ｂと６Ａ、６Ｂによって出力段１８のバイアスを制御する。例えば入力端子２Ａの入力信号レベルが低下すると、第１の差動入力段５の一方のｎチャンネルＭＯＳＦＥＴ１Ａのドレイン電圧は上昇し、他のＭＯＳＦＥＴ１Ｂのドレイン電圧は低下する。同時に第２の差動入力段９の一方のｐチャンネルＭＯＳＦＥＴ６Ａのドレイン電圧は上昇し、他のＭＯＳＦＥＴ６Ｂのドレイン電圧は低下する。
【０００５】
第１差動入力段５の他のＭＯＳＦＥＴ１Ｂのドレイン電極と第２の差動入力段９の他のＭＯＳＦＥＴ６Ｂのドレイン電極はそれぞれ定電流回路１４の抵抗１７の両端に接続されており、抵抗１７の端子間電圧を保った状態で抵抗１７の両端の電圧を同時に変化させて出力段１８の電源ライン８に接続されたｐチャンネルＭＯＳＦＥＴ１９及び接地ライン４に接続されたｎチャンネルＭＯＳＦＥＴ２０を制御することができる。
【０００６】
入力端子２Ａの入力信号レベルが増大する場合は、上記とは逆に、抵抗１７の端子間電圧を保った状態で抵抗１７の両端の電圧を同時に引き上げ、出力段１８の電源ライン８に接続されたｐチャンネルＭＯＳＦＥＴ１９の遮断性を高め、接地ライン４に接続されたｎチャンネルＭＯＳＦＥＴ２０の導通性を高めることができる。このようにして図４に示す増幅器は図３にて出力信号Ｓの最大振幅を図示実線状態から図示点線状態に拡大でき電源の利用効率を高めることができる。
【０００７】
【特許文献１】
特開平６−３２６５２９号公報（第４〜６頁、図１）
【特許文献２】
特開平７−１５２４９号公報（第３〜４頁、図３）
【０００８】
【発明が解決しようとする課題】
ところで、図４に示す差動増幅器は、入力信号レベルが電源電圧の高電圧側の電圧Ｖｄｄに近づくと第２の差動入力段９のｐチャンネルＭＯＳＦＥＴ６Ａ、６Ｂがカットオフし、入力信号レベルが低電圧側のゼロ又は負の電圧Ｖｓｓに近づくと第１の差動入力段５のｎチャンネルＭＯＳＦＥＴ１Ａ、１Ｂがカットオフする。そのため入力端子２Ａからみた相互コンダクタンスｇｍは、図５に示すように横軸を入力信号レベル（電圧）、縦軸を相互コンダクタンス（電流／電圧）とすると、ｎチャンネルＭＯＳＦＥＴ１Ａを用いた第１の差動入力段５は、入力信号レベルを低電圧（０Ｖ）から高電圧（例えば９Ｖ）に向かって電圧変化させると、その相互コンダクタンスｇｍ（ｎ）は低電圧側ではゼロで、１Ｖ前後で急上昇し、１Ｖをわずかに超えた部分から高電圧側にむかって単調減少する。
【０００９】
またｐチャンネルＭＯＳＦＥＴ１Ａを用いた第２の差動入力段９は、入力信号レベルを高電圧（９Ｖ）から低電圧（０Ｖ）に向かって変化させると、その相互コンダクタンスｇｍ（ｐ）は高電圧（９Ｖ）側ではゼロで、８Ｖ前後で急上昇し、８Ｖをわずかに下回った電圧から低電圧側にむかって単調減少する。
【００１０】
そのため入力端子２Ｂからみた相互コンダクタンスｇｍ（ｎ＋ｐ）はｇｍ（ｎ）とｇｍ（ｐ）を合成した略凸字状の曲線となり、入力信号レベルの中間領域では高ｇｍであるのに対して、高低両端部では低ｇｍとなり負荷駆動能力が低下し、入力信号レベルに対して相互コンダクタンスの変動が大きいという問題があった。各差動入力段５、９の相互コンダクタンスｇｍ（ｎ）、ｇｍ（ｐ）の大きさは各差動入力段５、９の電流を制御するトランジスタ３、７のバイアス設定により変更可能であるが、入力信号レベルの高低両端部で生じる低ｇｍを解消することはできなかった。
【００１１】
【課題を解決するための手段】
本発明は上記課題の解決を目的として提案されたもので、一対の一導電型トランジスタの一主電極を共通接続し各トランジスタの制御電極を一対の入力端子に接続した第１の差動入力段と、一対の他導電型トランジスタの一主電極を共通接続し各トランジスタの制御電極を前記入力端子に共通接続した第２の差動入力段と、中間にバイアス素子を含む第１、第２の定電流回路と、一対の相補型トランジスタよりなる出力段とを含み、第１の差動入力段の各トランジスタの他の主電極を第１、第２の定電流回路のバイアス素子の一端側にそれぞれ接続し、第２の差動入力段の各トランジスタの他の主電極を第１、第２の定電流回路のバイアス素子の他端側にそれぞれ接続し、出力段の相補型トランジスタの各制御電極を第２の定電流回路のバイアス素子の両端に接続した差動増幅器において、電源ライン側と接地ライン側に第１、第２のカレントミラー回路を配置し、各カレントミラー回路の２つの電流経路に第１、第２の駆動トランジスタを挿入し、第１の駆動トランジスタの電源ライン側電極を第２の差動入力段の共通接続された主電極に、第２の駆動トランジスタの接地ライン側電極を第１の差動入力段の共通接続された主電極に、第１の駆動トランジスタの制御電極を第２の定電流回路のバイアス素子の電源ライン側端部に、第２の駆動トランジスタの制御電極を第２の定電流回路のバイアス素子の接地ライン側端部に、それぞれ接続したことを特徴とする差動増幅器を提供する。
【００１２】
【発明の実施の形態】
本発明による差動増幅器は、第１、第２のカレントミラー回路と第１、第２の駆動トランジスタで構成される差動入力段駆動回路を付加することにより、第１、第２の差動入力段の入力信号レベル領域で不動状態をなくし、入力信号レベルの全領域で相互コンダクタンスｇｍを高く維持できる。第１の差動入力段のトランジスタをｎチャンネルＭＯＳＦＥＴにて、第２の差動入力段のトランジスタをｐチャンネルＭＯＳＦＥＴにて構成した場合、電源ライン側の第１のカレントミラー回路と第１の駆動トランジスタをｐチャンネルＭＯＳＦＥＴにて、接地ライン側の第２のカレントミラー回路と第２の駆動トランジスタをｎチャンネルＭＯＳＦＥＴにて構成することができる。また第１、第２のカレントミラー回路の２つの電流経路を流れる電流を異ならせることにより相互コンダクタンスｇｍの大きさを調整できる。
【００１３】
【実施例】
以下に本発明の実施例を図１から説明する。図において、図４と同一部分には同一符号を付し重複する説明を省略する。即ち、ｎチャンネルＭＯＳＦＥＴ１Ａ、１Ｂからなる第１の差動入力段５は一主電極（ソース電極）が共通接続され、ｎチャンネルＭＯＳＦＥＴ３を介して接地ライン４に接続されている。またｐチャンネルＭＯＳＦＥＴ６Ａ、６Ｂからなる第２の差動入力段９は一主電極（ソース電極）が共通接続され、ｐチャンネルＭＯＳＦＥＴ７を介して電源ライン８に接続されている。各差動入力段５、９の各ＭＯＳＦＥＴ１Ａ、６Ａと１Ｂ、６Ｂのそれぞれの制御電極（ゲート電極）は一対の入力端子２Ａと２Ｂに接続されている。電源ライン８と接地ライン４の間には、第１、第２の定電流回路１０、１４が接続されている。第１の定電流回路１０は定電流源１１、バイアス素子（抵抗）１３、定電流源１２を、第２の定電流回路１４は定電流源１５、バイアス素子（抵抗）１７、定電流源１６を、それぞれ直列的に接続したもので、定電流源１１と抵抗１３の接続部には第１の差動入力段５のｎチャンネルＭＯＳＦＥＴ１Ａの他の主電極（ドレイン電極）が、抵抗１３と定電流源１２の接続部には第２の差動入力段９のｐチャンネルＭＯＳＦＥＴ６Ａの他の主電極（ドレイン電極）が接続されている。また第２の定電流回路１４の定電流源１５と抵抗１７の接続部には第１の差動入力段５のｎチャンネルＭＯＳＦＥＴ１Ｂの他の主電極（ドレイン電極）が、抵抗１７と定電流源１６の接続部には第２の差動入力段９のｐチャンネルＭＯＳＦＥＴ６Ｂの他の主電極（ドレイン電極）が接続されている。そして第２の定電流回路１４の抵抗１７の両端は出力段１８の相補トランジスタ１９、２０の各制御電極（ゲート電極）が接続されている。
【００１４】
本発明による差動増幅器は図４と同一の上記回路に、符号２２を付し図示点線で囲まれる差動入力段駆動回路を付加したことを特徴とする。この差動入力段駆動回路２２は、２つのカレントミラー回路２３、２４を電源ライン８側と接地ライン４側に配置し、各カレントミラー回路２３、２４の２つの電流経路にそれぞれ第１、第２の駆動トランジスタ２５、２６を挿入したもので、第１の駆動トランジスタ２５は制御電極（ゲート電極）が第１の差動入力段５のｎＭＯＳＦＥＴ１Ｂのドレイン電極（抵抗１７の電源ライン側端部、出力段１８のｐＭＯＳＦＥＴ１９のゲート電極）に接続され、第１の駆動トランジスタ２５の電源ライン側の主電極（ソース電極）は第２の差動入力段９の共通接続されたソース電極に接続されている。また第２の駆動トランジスタ２６は制御電極（ゲート電極）が第２の差動入力段９のｐＭＯＳＦＥＴ６Ｂのドレイン電極（抵抗１７の接地ライン側端部、出力段１８のｎＭＯＳＦＥＴ２０のゲート電極）に接続され、第２の駆動トランジスタ２６の接地ライン側主電極（ソース電極）は第１の差動入力段５の共通接続されたソース電極に接続されている。
【００１５】
以下にこの差動増幅器の動作を説明する。この増幅器の差動入力段駆動回路２２を除く部分の動作は図４回路と同じであるため省略する。この増幅器は差動入力段駆動回路２２を構成するカレントミラー回路２３、２４の２つの電流経路には第１、第２の駆動トランジスタ２５、２６が挿入され、第１の駆動トランジスタ２５は第１の差動入力段５のｎＭＯＳＦＥＴ１Ｂのドレイン電圧を検出して開閉され、第２の駆動トランジスタ２６は第２の差動入力段９のｐＭＯＳＦＥＴ６Ｂのドレイン電圧を検出して開閉される。
【００１６】
先ず入力端子２Ｂに接地ライン電圧近傍領域の低電圧レベル（Ｌレベル）の信号を供給した場合、第１の差動入力段５のｎＭＯＳＦＥＴ１Ｂは遮断し、第２の差動入力段９のｐＭＯＳＦＥＴ６Ｂは導通する。ｎＭＯＳＦＥＴ１Ｂが遮断することによりそのドレイン電圧は電源ライン電圧近傍の高電圧レベル（Ｈレベル）となるため、第１の駆動トランジスタ２５は遮断する。そのため第１のカレントミラー回路２３から供給される電流は第２の差動入力段９のソース電極に送り込まれ、ソース電極に送り込まれた電流はドレイン電極へ出力される。一方、第２の駆動トランジスタ２６のゲート電極には第２の差動入力段９のＨレベルのドレイン電圧が供給されるため導通し第１のカレントミラー回路２３から第２の差動入力段９に供給される電流値を決定する。このように入力端子２ＢにＬレベルの信号が供給された場合には第１の差動入力段５のｎＭＯＳＦＥＴ１Ｂは遮断状態となり、このとき第２の差動入力段９のｐＭＯＳＦＥＴ６Ｂの相互コンダクタンスｇｍは差動入力段駆動回路２２がない場合に比して増大する。
【００１７】
次に入力端子２Ｂに電源ライン電圧近傍領域のＨレベルの信号を供給した場合、第２の差動入力段９のｐＭＯＳＦＥＴ６Ｂは遮断し、第１の差動入力段５のｎＭＯＳＦＥＴ１Ｂは導通する。ｐＭＯＳＦＥＴ６Ｂが遮断することによりそのドレイン電圧は接地ライン電圧近傍のＬレベルとなるため、第１の駆動トランジスタ２６は遮断する。そのため第１の差動入力段５のソース電極から吐出される電流は、ソース電極に接続されたトランジスタ３と第２のカレントミラー回路２４に分岐し、ｎＭＯＳＦＥＴ１Ｂから吐出されるドレイン電流を増大させる。一方、第１の駆動トランジスタ２５のゲート電極には第１の差動入力段５のＬレベルのドレイン電圧が供給されるため導通し第２のカレントミラー回路２４に流れる電流値を決定する。このようにして入力端子２ＢにＨレベルの信号が供給されると第２の差動入力段９のｐＭＯＳＦＥＴ６Ｂが遮断状態となり、このとき第１の差動入力段５のｎＭＯＳＦＥＴ１Ｂの相互コンダクタンスｇｍは差動入力段駆動回路２２がない場合に比して増大する。
【００１８】
前記ＬレベルとＨレベルの中間レベルの信号が入力端子２Ｂに供給された場合、第１、第２の駆動トランジスタ２５、２６は遮断状態と飽和導通状態の中間の導通状態となってカレントミラー回路２３、２４間に電流を流すが、駆動トランジスタ２５、２６の導通状態によって流れる電流値が制限されるため、第２の差動入力段９に流入し、第１の差動入力段５から吐出される電流値が制限され、相互コンダクタンスｇｍには大きな影響を与えない。
【００１９】
入力端子２Ｂに供給する入力信号レベルに対する第１、第２の差動入力段５、９の各ＭＯＳＦＥＴ１Ｂ、６Ｂの相互コンダクタンスｇｍを図２に示す。図中、一点鎖線で示すｇｍ（ｎ）は第１差動入力段５のｎＭＯＳＦＥＴ１Ｂの相互コンダクタンス、ニ点鎖線で示すｇｍ（ｐ）は第２差動入力段９のｐＭＯＳＦＥＴ６Ｂの相互コンダクタンス、実線で示すｇｍ（ｎ＋ｐ）は各ＭＯＳＦＥＴ１Ｂ、６Ｂの合成相互コンダクタンスを示す。
【００２０】
第１差動入力段５の相互コンダクタンスｇｍ（ｎ）は入力信号レベルが０から約１．０Ｖまではゼロで、１．０Ｖを超えると急激に増大し、約１．５Ｖで極大（ｎ１・μＡ／Ｖ）となり、入力信号レベルが１．５Ｖ〜７．５Ｖの間では漸減し、ｎ２・μＡ／Ｖまで低下し、入力信号レベルが約７．５Ｖから約８．０Ｖの間で急増し、入力信号レベル８Ｖで再度極大（ｎ３・μＡ／Ｖ）となり、８Ｖ〜９Ｖではほぼ一定（ｎ３・μＡ／Ｖ）となる。このように相互コンダクタンスｇｍ（ｎ）は入力信号レベルが０から９Ｖの間で、３つの概略平坦部を持った上り階段状の軌跡を描く。
【００２１】
次に第２差動入力段９の相互コンダクタンスｇｍ（ｐ）は入力信号レベルが０では極大状態のｐ１・μＡ／Ｖで、入力信号レベルが約１Ｖまではあまり変化せずｐ２・μＡ／Ｖとなる。入力信号レベルが１〜１．５Ｖの間は急減してｐ３・μＡ／Ｖとなるが、入力信号レベルが１．５〜約７．５Ｖの間は漸増して再度極大（ｐ４・μＡ／Ｖ）となり、その後入力信号レベルが８Ｖまでの間に急減して、入力信号レベル８〜９Ｖでは相互コンダクタンスは０となる。このように相互コンダクタンスｇｍ（ｐ）は入力信号レベルが０から９Ｖの間で３つの概略平坦部を有する下り昇階段状の軌跡を描く。
【００２２】
上記各差動入力段５、９に供給される入力信号レベルによって、差動入力段を構成する各ＭＯＳＦＥＴ１、６の一方のＦＥＴが遮断状態となり、相互コンダクタンスが０の領域となっても、他のＦＥＴの相互コンダクタンスは中間入力信号レベル領域の相互コンダクタンス値より大きい再極大領域にあるため、各相互コンダクタンスｇｍ（ｎ）、ｇｍ（ｐ）を合成した合成相互コンダクタンスｇｍ（ｎ＋ｐ）は、入力信号レベルの全領域で高ｇｍにでき、しかも平坦なｇｍ特性を実現でき、これにより入力信号レベルの高レベル領域や低レベル領域での負荷駆動能力が向上し、高速スイッチング、高スルーレートの差動増幅器を実現できる。
【００２３】
尚、本発明は上記実施例にのみ限定されることなく、例えば、第１、第２の定電流回路１０、１４のバイアス素子１３、１７として抵抗だけでなく半導体素子に置換することもできる。また、第１、第２のカレントミラー回路２３、２４のをそれぞれ構成する一対のトランジスタは電流容量を等しくするだけでなく、異なる電流容量とすることもできる。
【００２４】
【発明の効果】
以上のように本発明によれば、差動入力段の相互コンダクタンスを入力信号の入力信号レベル全域にわたって高く平坦にできるため、負荷駆動能力が向上し、これによりスイッチング速度を高速化でき高スルーレートの差動増幅器を実現できる。
【図面の簡単な説明】
【図１】本発明の実施例を示す差動増幅器の回路図
【図２】本発明による差動入力段の入力信号レベルに対する相互コンダクタンスを示す図面
【図３】増幅器の出力信号波形図
【図４】本発明の前提となる差動増幅器の回路図
【図５】図５回路の差動入力段の入力信号レベルに対する相互コンダクタンスを示す図面
【符号の説明】
１Ａ、１Ｂ  ｎＭＯＳＦＥＴ
２Ａ、２Ｂ  入力端子
４  接地ライン
５、９  差動入力段
６Ａ、６Ｂ  ｐＭＯＳＦＥＴ
８  電源ライン
１０、１４  定電流回路
１３、１７  バイアス素子（抵抗）
１８  出力段
１９、２０  相補トランジスタ
２２  差動入力段駆動回路
２３、２４  カレントミラー回路
２５、２６  駆動トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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