(57)【要約】【課題】複数の出力相電圧および複数の相間電圧を有する正弦波ソースを整流することによってＤＣ出力を発生させる整流回路および方法を提供すること。【解決手段】整流回路は、出力相電圧に結合され複数のスイッチを有するブリッジ回路と、出力相電圧およびブリッジ回路に結合され相間電圧のそれぞれの絶対値に基づいてスイッチを制御するように構成された制御回路とを備え、出力相電圧を整流してＤＣ出力を発生させる整流回路および方法。正弦波ソースが誘導性であるときには、スイッチターンオフを、電源の周期性の予測に関係する同期整流を与えるような時間にすることができる。【選択図】　　　　図１
2004147485.tif 000002
【特許請求の範囲】
【請求項１】
複数の出力相電圧および複数の相間電圧を有する正弦波ソースを整流することによってＤＣ出力を発生させる整流回路であって、
前記出力相電圧に結合され、複数のスイッチを有するブリッジ回路と、
前記出力相電圧および前記ブリッジ回路に結合され、前記相間電圧のそれぞれの絶対値に基づいて前記スイッチを制御するように構成された制御回路と、を備え、
前記出力相電圧を整流して前記ＤＣ出力を発生させることを特徴とする整流回路。
【請求項２】
前記相間電圧の絶対値が前記出力相電圧に基づいて決定されることを特徴とする請求項１に記載の整流回路。
【請求項３】
前記出力相電圧は、ＶＡ出力相電圧、ＶＢ出力相電圧およびＶＣ出力相電圧を含むことを特徴とする請求項２に記載の整流回路。
【請求項４】
前記相間電圧は、ＶＡＢ相間電圧、ＶＢＣ相間電圧およびＶＣＡ相間電圧を含み、前記相間電圧が式、
ＶＡＢ＝ＶＡ−ＶＢ
ＶＢＣ＝ＶＢ−ＶＣ
ＶＣＡ＝ＶＣ−ＶＡに基づいて決定されることを特徴とする請求項３に記載の整流回路。
【請求項５】
前記ＤＣ出力を与えるためのＤＣ出力バスと、前記正弦波ソースに結合されたリターンバスと、をさらに備え、
前記ブリッジ回路の前記スイッチは、第１のノードを介して結合された第１のスイッチ対と、第２のノードを介して結合された第２のスイッチ対と、第３のノードを介して結合された第３のスイッチ対と、を含み、
前記ＶＡ出力相電圧、前記ＶＢ出力相電圧および前記ＶＣ出力相電圧は、前記第１のノード、前記第２のノードおよび前記第３のノードにそれぞれ結合され、
各スイッチ対の前記スイッチの一方は前記ＤＣ出力バスに結合され、
各スイッチ対の前記スイッチの他方は前記リターンバスに結合されていることを特徴とする請求項４に記載の整流回路。
【請求項６】
前記第１のスイッチ対は第１のスイッチおよび第２のスイッチを含み、前記第２のスイッチ対は第３のスイッチおよび第４のスイッチを含み、前記第３のスイッチ対は第５のスイッチおよび第６のスイッチを含み、
前記第１、第３および第５のスイッチは前記ＤＣバスに結合され、
前記第２、第４および第６のスイッチは前記リターンバスに結合され、
前記制御回路は、
（ａ）前記ＶＡＢの絶対値が前記ＶＢＣおよびＶＣＡの絶対値よりも大きく、かつＶＡＢの大きさが０よりも大きいときに、前記第１および第４のスイッチをターンオンし、
（ｂ）前記ＶＡＢの絶対値が前記ＶＢＣおよびＶＣＡの絶対値よりも大きく、かつＶＡＢの大きさが０よりも小さいときに、前記第２および第３のスイッチをターンオンし、
（ｃ）前記ＶＢＣの絶対値が前記ＶＡＢおよびＶＣＡの絶対値よりも大きく、かつＶＢＣの大きさが０よりも大きいときに、前記第３および第６のスイッチをターンオンし、
（ｄ）前記ＶＢＣの絶対値が前記ＶＡＢおよびＶＣＡの絶対値よりも大きく、かつＶＢＣの大きさが０よりも小さいときに、前記第４および第５のスイッチをターンオンし、
（ｅ）前記ＶＣＡの絶対値が前記ＶＡＢおよびＶＢＣの絶対値よりも大きく、かつＶＣＡの大きさが０よりも大きいときに、前記第２および第５のスイッチをターンオンし、
（ｆ）前記ＶＣＡの絶対値が前記ＶＡＢおよびＶＢＣの絶対値よりも大きく、かつＶＣＡの大きさが０よりも小さいときに、前記第１および第６のスイッチをターンオンするように、
構成されていることを特徴とする請求項５に記載の整流回路。
【請求項７】
前記複数のスイッチは、複数のＭＯＳＦＥＴおよび複数のＩＧＢＴの少なくとも一方を含んでいることを特徴とする請求項６に記載の整流回路。
【請求項８】
前記制御回路は、ＶＡ、ＶＢおよびＶＣの少なくとも１つが前記ＤＣ出力よりも大きいときに、前記ゲートノードを制御するように構成されていることを特徴とする請求項６に記載の整流回路。
【請求項９】
前記制御回路は、複数の相間電圧のそれぞれの前記絶対値に基づいて個々の論理信号を発生させるように構成された個々の論理比較器を含んでいることを特徴とする請求項４に記載の整流回路。
【請求項１０】
前記ＤＣ出力を与えるためのＤＣ出力バスと、前記正弦波ソースに結合されたリターンバスと、をさらに備え、
前記ブリッジ回路の前記スイッチは、第１のノードを介して結合された第１のスイッチ対と、第２のノードを介して結合された第２のスイッチ対と、第３のノードを介して結合された第３のスイッチ対と、を含み、
前記ＶＡ出力相電圧、前記ＶＢ出力相電圧および前記ＶＣ出力相電圧は、前記第１のノード、前記第２のノードおよび前記第３のノードにそれぞれ結合され、
各スイッチ対の前記スイッチの一方は前記ＤＣ出力バスに結合され、
各スイッチ対の前記スイッチの他方は前記リターンバスに結合されていることを特徴とする請求項９に記載の整流回路。
【請求項１１】
前記第１のスイッチ対は第１のスイッチおよび第２のスイッチを含み、前記第２のスイッチ対は第３のスイッチおよび第４のスイッチを含み、前記第３のスイッチ対は第５のスイッチおよび第６のスイッチを含み、
前記第１、第３および第５のスイッチは前記ＤＣバスに結合され、
前記第２、第４および第６のスイッチは前記リターンバスに結合され、
前記制御回路は、
（ａ）前記ＶＡＢの絶対値が前記ＶＢＣおよびＶＣＡの絶対値よりも大きく、かつＶＡＢの大きさが０よりも大きいときに、前記第１および第４のスイッチをターンオンし、
（ｂ）前記ＶＡＢの絶対値が前記ＶＢＣおよびＶＣＡの絶対値よりも大きく、かつＶＡＢの大きさが０よりも小さいときに、前記第２および第３のスイッチをターンオンし、
（ｃ）前記ＶＢＣの絶対値が前記ＶＡＢおよびＶＣＡの絶対値よりも大きく、かつＶＢＣの大きさが０よりも大きいときに、前記第３および第６のスイッチをターンオンし、
（ｄ）前記ＶＢＣの絶対値が前記ＶＡＢおよびＶＣＡの絶対値よりも大きく、かつＶＢＣの大きさが０よりも小さいときに、前記第４および第５のスイッチをターンオンし、
（ｅ）前記ＶＣＡの絶対値が前記ＶＡＢおよびＶＢＣの絶対値よりも大きく、かつＶＣＡの大きさが０よりも大きいときに、前記第２および第５のスイッチをターンオンし、
（ｆ）前記ＶＣＡの絶対値が前記ＶＡＢおよびＶＢＣの絶対値よりも大きく、かつＶＣＡの大きさが０よりも小さいときに、前記第１および第６のスイッチをターンオンするように、
構成されていることを特徴とする請求項１０に記載の整流回路。
【請求項１２】
複数の出力相電圧および複数の相間電圧を有する正弦波ソースを整流することによってＤＣ出力を発生させる整流回路であって、
前記出力相電圧に結合され、複数のスイッチを有するブリッジ回路と、
前記出力相電圧および前記ブリッジ回路に結合され、前記相間電圧に基づいて前記スイッチを制御するように構成された制御回路と、を備え、
前記出力相電圧を整流して前記ＤＣ出力を発生させることを特徴とする整流回路。
【請求項１３】
前記制御回路は、ダイオードモードで整流を始めることを特徴とする請求項１２に記載の整流回路。
【請求項１４】
前記制御回路は、前記正弦波ソースの周期を予測することを特徴とする請求項１３に記載の整流回路。
【請求項１５】
前記制御回路は、前記正弦波ソースの前記周期の変動を補償するように構成されていることを特徴とする請求項１４に記載の整流回路。
【請求項１６】
前記制御回路は、前記正弦波ソースの前記周期に基づく情報を測定および更新するように構成されていることを特徴とする請求項１４に記載の整流回路。
【請求項１７】
前記制御回路が遅延を提供するように構成されており、前記ゲートノードのターンオフ時間は前記遅延に基づいて決定されることを特徴とする請求項１４に記載の整流回路。
【請求項１８】
前記遅延は１００μｓであることを特徴とする請求項１７に記載の整流回路。
【請求項１９】
前記ダイオードモードでの前記整流は１．５ｍｓの間続くことを特徴とする請求項１４に記載の整流回路。
【請求項２０】
複数の出力相電圧および複数の相間電圧を有する正弦波ソースを、個々のゲートノードを有する複数のＭＯＳＦＥＴを用いて整流することによってＤＣ出力を発生させる方法であって、
前記出力相電圧に結合され、複数のスイッチを有するブリッジ回路を用意すること、および
前記相間電圧のそれぞれの絶対値に基づいて前記ブリッジ回路の前記スイッチを制御すること、を備え、
前記出力相電圧を整流して前記ＤＣ出力を発生させることを特徴とする方法。
【請求項２１】
前記相間電圧の絶対値を、前記出力相電圧に基づいて決定することを特徴とする請求項２０に記載の方法。
【請求項２２】
前記出力相電圧は、ＶＡ出力相電圧、ＶＢ出力相電圧およびＶＣ出力相電圧を含むことを特徴とする請求項２１に記載の方法。
【請求項２３】
前記相間電圧は、ＶＡＢ相間電圧、ＶＢＣ相間電圧およびＶＣＡ相間電圧を含み、前記相間電圧が式、
ＶＡＢ＝ＶＡ−ＶＢ
ＶＢＣ＝ＶＢ−ＶＣ
ＶＣＡ＝ＶＣ−ＶＡに基づいて決定されることを特徴とする請求項２２に記載の方法。
【請求項２４】
ＤＣ出力バスおよびリターンバスを用意することをさらに備え、
前記ブリッジ回路の前記スイッチは、第１のノードを介して結合された第１のスイッチ対と、第２のノードを介して結合された第２のスイッチ対と、第３のノードを介して結合された第３のスイッチ対と、を有し、
前記ＶＡ出力相電圧、前記ＶＢ出力相電圧および前記ＶＣ出力相電圧は、前記第１のノード、前記第２のノードおよび前記第３のノードにそれぞれ結合され、
各スイッチ対の前記スイッチの一方は前記ＤＣ出力バスに結合され、
各スイッチ対の前記スイッチの他方は前記リターンバスに結合されていることを特徴とする請求項２３に記載の方法。
【請求項２５】
前記第１のスイッチ対は第１のスイッチおよび第２のスイッチを有し、前記第２のスイッチ対は第３のスイッチおよび第４のスイッチを有し、前記第３のスイッチ対は第５のスイッチおよび第６のスイッチを有し、
前記第１、第３および第５のスイッチは前記ＤＣバスに結合され、
前記第２、第４および第６のスイッチは前記リターンバスに結合され、
前記制御回路は、
（ｇ）前記ＶＡＢの絶対値が前記ＶＢＣおよびＶＣＡの絶対値よりも大きく、かつＶＡＢの大きさが０よりも大きいときに、前記第１および第４のスイッチをターンオンし、
（ｈ）前記ＶＡＢの絶対値が前記ＶＢＣおよびＶＣＡの絶対値よりも大きく、かつＶＡＢの大きさが０よりも小さいときに、前記第２および第３のスイッチをターンオンし、
（ｉ）前記ＶＢＣの絶対値が前記ＶＡＢおよびＶＣＡの絶対値よりも大きく、かつＶＢＣの大きさが０よりも大きいときに、前記第３および第６のスイッチをターンオンし、
（ｊ）前記ＶＢＣの絶対値が前記ＶＡＢおよびＶＣＡの絶対値よりも大きく、かつＶＢＣの大きさが０よりも小さいときに、前記第４および第５のスイッチをターンオンし、
（ｋ）前記ＶＣＡの絶対値が前記ＶＡＢおよびＶＢＣの絶対値よりも大きく、かつＶＣＡの大きさが０よりも大きいときに、前記第２および第５のスイッチをターンオンし、
（ｌ）前記ＶＣＡの絶対値が前記ＶＡＢおよびＶＢＣの絶対値よりも大きく、かつＶＣＡの大きさが０よりも小さいときに、前記第１および第６のスイッチをターンオンするように、
構成されていることを特徴とする請求項２４に記載の方法。
【請求項２６】
前記複数のスイッチは、複数のＭＯＳＦＥＴおよび複数のＩＧＢＴの少なくとも一方を含むことを特徴とする請求項２５に記載の方法。
【請求項２７】
前記制御回路は、ＶＡ、ＶＢおよびＶＣの少なくとも１つが前記ＤＣ出力よりも大きいときに前記ゲートノードを制御するように構成されていることを特徴とする請求項２５に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、３相交流（ＡＣ）電源から直流（ＤＣ）出力を発生させる回路、たとえば整流器回路内のＭＯＳゲートデバイスを駆動するためのＭＯＳゲートドライバを備える回路に関する。
【０００２】
【従来の技術】
少なくとも一部のパワーエレクトロニクス応用例、たとえばＡＣモータ駆動応用例、自動車用発電機応用例、および／またはスイッチング電源応用例などは、正弦波電圧源を整流してＤＣ出力を発生させる回路を含む場合があると考えられる。正弦波電圧源の整流は、たとえばダイオードブリッジによって、またはたとえばＭＯＳＦＥＴおよびＩＧＢＴなどのＭＯＳゲートデバイスを含む能動スイッチブリッジの集合によって、行うことができる。
【０００３】
能動スイッチブリッジ、たとえばＭＯＳＦＥＴおよび／またはＩＧＢＴを用いるスイッチブリッジは、ダイオードブリッジと比較して有利であり得る。というのは、ＭＯＳＦＥＴおよび／またはＩＧＢＴのチャネルは、ダイオードブリッジのダイオードとは対照的に、電流を流すからである。この有利な方法において、ＭＯＳＦＥＴおよび／またはＩＧＢＴを用いる能動スイッチブリッジは、伝導損失をより良好に低減することができる。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＭＯＳＦＥＴおよび／またはＩＧＢＴを用いる能動スイッチブリッジを適切に動作させるためには、ＭＯＳＦＥＴおよび／またはＩＧＢＴのゲートノード用信号を、正弦波電圧源に対して適切な時間で発生させなければならない。
【０００５】
さらに、正弦波電圧源が著しいインダクタンスによって相電圧（ｐｈａｓｅ　ｖｏｌｔａｇｅ）を発生させる場合には、ブリッジ回路の動作中にスイッチング損失が起こる場合があり、そうなると適切な制御信号タイミングが得られない。
【０００６】
したがって、ＭＯＳＦＥＴおよび／またはＩＧＢＴのゲートノードのターンオンおよびターンオフに対する、より最適な時点（ｔｉｍｅ　ｉｎｓｔａｎｔｓ）を検出することが有利であると考えられる。
【０００７】
【課題を解決するための手段】
従来技術の整流回路のこれらおよび他の不利な点を克服するために、本発明の典型的な実施形態によって、複数の出力相電圧および複数の相間電圧（ｐｈａｓｅ−ｔｏ−ｐｈａｓｅ　ｖｏｌｔａｇｅ）を有する正弦波ソースを整流することによってＤＣ出力を発生させる整流回路および方法であって、この整流回路は、出力相電圧に結合され複数のスイッチを有するブリッジ回路と、出力相電圧およびブリッジ回路に結合され相間電圧のそれぞれの絶対値に基づいてスイッチを制御するように構成された制御回路と、を備え、出力相電圧を整流してＤＣ出力を発生させる整流回路および方法が提供される。
【０００８】
相間電圧の絶対値は、出力相電圧に基づいて決定することができる。各相間電圧は、２つの出力相電圧の間の電圧を表わす。
【０００９】
本発明による典型的な整流回路は、相間電圧の絶対値を比較することによって、ブリッジ回路のスイッチを適切な時間でターンオンおよび／またはターンオフして正弦波ソースを適切に整流し、ＤＣ出力を発生させることができる。たとえば本発明による典型的な整流回路は、出力相電圧の大きさおよび相間電圧の絶対値の相対的な大きさに基づく適切な時間で、それぞれのスイッチのペアを動作させることができる。
【００１０】
正弦波ソースが著しいインダクタンスを有する場合には、本発明による追加の典型的なタイミング回路を設けてスイッチをより良好に制御することによって、３相正弦波ＡＣソース１２５の整流を改善することができる。このようにして、制御回路は、スイッチをターンオフにしておくことによって、および正弦波ソースの周期を予測することによって、スイッチターンオフをダイオードモードで（たとえばＭＯＳＦＥＴスイッチ）行うことができる。周期の情報を用いて、ターンオフ転換時間（ｃｏｍｍｕｔａｔｉｏｎ　ｔｉｍｅｓ）を予測することができ、また、スイッチのターンオフが正弦波周期の終了前に起こるように遅延を設けることができる。
【００１１】
【発明の実施の形態】
図１を参照すると、本発明による第１の典型的な整流回路１００が示されている。整流回路１００は、ＭＯＳゲートデバイス（たとえば垂直伝導ＭＯＳＦＥＴ）の３相ブリッジ１０５を含み、ブリッジは３つの枝（ｌｅｇ）１１０ａ、１１０ｂ、１１０ｃを含んでいる。枝１１０ａは、ＭＯＳＦＥＴ１１５ａ、１２０ａを含み、枝１１０ｂはＭＯＳＦＥＴ１１５ｂ、１２０ｂを含み、枝１１０ｃはＭＯＳＦＥＴ１１５ｃ、１２０ｃを含んでいる。また整流回路１００は、３相正弦波ＡＣソース１２５を含み、この電源は電源出力相ＶＡ、ＶＢ、ＶＣを発生させる。これらの出力相は、ＭＯＳＦＥＴ１１５ａ、１２０ａの間、ＭＯＳＦＥＴ１１５ｂ、１２０ｂの間、および、ＭＯＳＦＥＴ１１５ｃ、１２０ｃの間のそれぞれのノードに、それぞれ電気的に接続されている。ＤＣ出力バス１３５がＭＯＳＦＥＴ１１５ａ、１１５ｂおよび１１５ｃのドレインに接続され、リターンバス１３０がＭＯＳＦＥＴ１２０ａ、１２０ｂおよび１２０ｃのソースに接続されている。電流検出抵抗２２が、ＤＣ出力バス１３５とリターンバス１３０との間に設けられている。
【００１２】
図１ではＭＯＳＦＥＴスイッチが含まれているが、ＭＯＳＦＥＴ１１５ａ、１１５ｂ、１１５ｃ、１２０ａ、１２０ｂおよび１２０ｃの代わりに、従来のどんな回路スイッチ、たとえばＩＧＢＴ、固体回路スイッチ、リレー、トランジスタスイッチング配列などにしても良い。
【００１３】
本発明の典型的な実施形態によれば、ＭＯＳＦＥＴ１１５ａ、１２０ａ、１１５ｂ、１２０ｂ、１１５ｃ、１２０ｃのゲート信号（すなわちＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６）を、以下においてより完全に説明する方法で制御してＤＣ出力バス１３５を整流する。
【００１４】
次に図２を参照すると、ＭＯＳＦＥＴ１１５ａ、１２０ａ、１１５ｂ、１２０ｂ、１１５ｃ、１２０ｃのゲート信号Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６をそれぞれ制御するための、本発明による典型的な制御回路２００が示されている。整流回路２００は、従来の論理素子を含み、３相ＡＣソース１２５の１つの周期の「スライス（ｓｌｉｃｅｓ）」、すなわちその間隔（ｉｎｔｅｒｖａｌｓ）の間に３つの相間電圧（すなわちＶＡＢ、ＶＢＣ、ＶＣＡ）の１つの絶対値が他の２つの相間電圧の絶対値よりも大きい間隔、にわたって適切な制御信号を発生させるように動作可能である。制御回路２００は、たとえば、集積回路、ドライバＡＳＩＣおよび／または制御ＡＳＩＣに組み込んでも良い。図２に示すように、制御回路２００には、アンドゲート２０５ａ、２０５ｂ、２０５ｃ、．．．、２０５ｆ、オアゲート２１０ａ、２１０ｂ、２１０ｃ、．．．、２１０ｆ、インバータゲート２１５ａ、２１５ｂ、２１５ｃ、．．．、２１５ｆ、および比較器２２０ａ、２２０ｂ、２２０ｃが含まれる。比較器２２０ａ、２２０ｂ、２２０ｃは、論理信号ＶＡＢ（論理）、ＶＢＣ（論理）、ＶＣＡ（論理）を、次の３つの相間電圧ＶＡＢ、ＶＢＣ、ＶＣＡ
ＶＡＢ＝ＶＡ−ＶＢ
ＶＢＣ＝ＶＢ−ＶＣ
ＶＣＡ＝ＶＣ−ＶＡに基づいて発生させる。
【００１５】
比較器２２０ａ、２２０ｂ、２２０ｃは、たとえば、それぞれの相間電圧が０ボルトよりも大きいときに高論理値（たとえば「１」）に対応する論理信号ＶＡＢ（論理）、ＶＢＣ（論理）、ＶＣＡ（論理）、および、それぞれの相間電圧が０ボルトよりも小さいときに低論理値（たとえば「０」）に対応する他の電気信号を発生させることができる（たとえば相間電圧が０ボルトよりも大きいときに「５」ボルト、および相間電圧が０ボルトよりも小さいときに「０」ボルト）。
【００１６】
次のことが容易に理解される。すなわちＶＡＢの絶対値がＶＢＣおよびＶＣＡの絶対値よりも大きいのは、ＶＢＣおよびＶＣＡが両方ともゼロよりも小さいか、または、両方ともゼロよりも大きいときである（すなわちＶＢＣ（論理）＝「０」かつＶＣＡ（論理）＝「０」、または、ＶＢＣ（論理）＝「１」かつＶＣＡ（論理）＝「１」）。また、ＶＢＣの絶対値がＶＡＢおよびＶＣＡの絶対値よりも大きいのは、ＶＡＢおよびＶＣＡが両方ともゼロよりも小さいか、または、両方ともゼロよりも大きいときである（すなわちＶＡＢ（論理）＝「０」かつＶＣＡ（論理）＝「０」、または、ＶＡＢ（論理）＝「１」かつＶＣＡ（論理）＝「１」）。さらに、ＶＣＡの絶対値がＶＡＢおよびＶＢＣの絶対値よりも大きいのは、ＶＡＢおよびＶＢＣが両方ともゼロよりも小さいか、または、両方ともゼロよりも大きいときである（すなわちＶＡＢ（論理）＝「０」かつＶＢＣ（論理）＝「０」、または、ＶＡＢ（論理）＝「１」かつＶＢＣ（論理）＝「１」）。
【００１７】
ＶＡＢの絶対値がＶＢＣおよびＶＣＡの絶対値よりも大きく、かつ、ＶＡＢの大きさがゼロよりも大きい（すなわちＶＢＣ（論理）＝「０」かつＶＣＡ（論理）＝「０」）ときに、制御回路２００は、ゲート信号Ｑ１およびＱ４をターンオンすると同時に信号Ｑ２、Ｑ３、Ｑ５およびＱ６をスイッチオフするように動作する。ＶＡＢの絶対値がＶＢＣおよびＶＣＡの絶対値よりも大きく、かつ、ＶＡＢの大きさがゼロよりも小さい（すなわちＶＢＣ（論理）＝「１」かつＶＣＡ（論理）＝「１」）ときに、制御回路２００は、ゲート信号Ｑ２およびＱ３をターンオンすると同時に信号Ｑ１、Ｑ４、Ｑ５およびＱ６をスイッチオフするように動作する。ＶＢＣの絶対値がＶＡＢおよびＶＣＡの絶対値よりも大きく、かつ、ＶＢＣの大きさがゼロよりも大きい（すなわちＶＡＢ（論理）＝「０」かつＶＣＡ（論理）＝「０」）ときに、制御回路２００は、ゲート信号Ｑ３およびＱ６をターンオンすると同時に信号Ｑ１、Ｑ２、Ｑ４およびＱ５をスイッチオフするように動作する。ＶＢＣの絶対値がＶＡＢおよびＶＣＡの絶対値よりも大きく、かつ、ＶＢＣの大きさがゼロよりも小さい（すなわちＶＡＢ（論理）＝「１」かつＶＣＡ（論理）＝「１」）ときに、制御回路２００は、ゲート信号Ｑ４およびＱ５をターンオンすると同時に信号Ｑ１、Ｑ２、Ｑ３およびＱ６をスイッチオフするように動作する。ＶＣＡの絶対値がＶＡＢおよびＶＢＣの絶対値よりも大きく、かつ、ＶＣＡの大きさがゼロよりも大きい（すなわちＶＡＢ（論理）＝「０」かつＶＢＣ（論理）＝「０」）ときに、制御回路２００は、ゲート信号Ｑ２およびＱ５をターンオンすると同時に信号Ｑ１、Ｑ３、Ｑ４およびＱ６をスイッチオフするように動作する。ＶＣＡの絶対値がＶＡＢおよびＶＢＣの絶対値よりも大きく、かつ、ＶＣＡの大きさがゼロよりも小さい（すなわちＶＡＢ（論理）＝「１」かつＶＢＣ（論理）＝「１」）ときに、制御回路２００は、ゲート信号Ｑ１およびＱ６をターンオンすると同時に信号Ｑ２、Ｑ３、Ｑ４およびＱ５をスイッチオフするように動作する。
【００１８】
制御回路２００の動作を、下に示す表の形式で表わす。
【００１９】
【表１】
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【００２０】
次に図４を参照すると、ＶＡＢ、ＶＢＣおよびＶＣＡに対するゲート信号Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５およびＱ６の図式的なタイムダイアグラムが示されている。たとえば、ＶＡＢの絶対値がＶＢＣおよびＶＣＡの絶対値よりも大きく、かつ、ＶＡＢがゼロよりも大きいときに、制御回路２００は、ゲート信号Ｑ１およびＱ４をターンオンすると同時に信号Ｑ２、Ｑ３、Ｑ５およびＱ６をスイッチオフするように動作する。こうして、電流がＭＯＳＦＥＴ１１５ａおよび１２０ｂを流れ、３相正弦波ＡＣソース１２５が整流される。
【００２１】
次に図３を参照すると、ＭＯＳＦＥＴ１１５ａ、１２０ａ、１１５ｂ、１２０ｂ、１１５ｃ、１２０ｃのゲート信号Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６を制御するための、本発明による他の典型的な制御回路３００が示されている。制御回路３００は、ＶＡ、ＶＢまたはＶＣがＤＣ出力バス１３５より大きいときに、ゲート信号Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６を制御して３相正弦波ＡＣソース１２５を整流する。このようにして、電流がＤＣバスから整流回路内へ逆に流れ込まないように、より確実にすることができる。逆に流れると、不都合なことに、正弦波ソース電圧に対してＤＣバス電圧が下がる。図３に示したように、整流回路３００には、アンドゲート３０５ａ、３０５ｂ、３０５ｃ、．．．、３０５ｌ、オアゲート３１０ａ、３１０ｂ、３１０ｃ、．．．、３１０ｇ、インバータゲート３１５ａ、３１５ｂ、３１５ｃ、．．．、３１５ｆ、および、比較器３２０ａ、３２０ｂ、３２０ｃ、．．．、３２０ｆが含まれる。
【００２２】
図５の整流回路に例示される３相正弦波ＡＣソースのように、３相正弦波ＡＣソース１２５が著しいインダクタンスを有する場合には、追加のタイミング回路を設けて、ＭＯＳＦＥＴ１１５ａ、１２０ａ、１１５ｂ、１２０ｂ、１１５ｃ、１２０ｃのゲート信号Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６をより良好に制御することによって、３相正弦波ＡＣソース１２５の整流を改善することができる。
【００２３】
次に図６を参照すると、インダクタンスを有する３相正弦波ＡＣソース１２５を整流するための、本発明による他の典型的な制御回路６００が示されている。制御回路６００は、相電圧値のみに基づいて、ゲート信号Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６をターンオンするように動作可能である。具体的には、相電圧が一定の値を超える（下回る）ときに、ハイサイド（ローサイド）のボディダイオードが導通するため、ハイサイド（ローサイド）のＭＯＳＦＥＴをターンオンさせることができる。
【００２４】
図６の制御回路６００は、ゲート信号Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６をターンオフにしておくことによって、および３相正弦波ＡＣソース１２５の周期を予測することによって、ＭＯＳＦＥＴのターンオフをダイオードモードで行う。ダイオード整流は、たとえば１．５ｍｓの間続いても良い。周期の情報を用いて、ＭＯＳＦＥＴゲートドライバは、ターンオフ転流時間を予測することができる。ゲート信号Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６の実際のターンオフが周期の終了前に起こることによって、ＭＯＳＦＥＴのボディダイオードが遅延時間の間、導通するように、遅延、たとえば１００μｓ、を設けることができる。しかし、遅延は、電源の最大の周期変動に適応できる程度に十分大きくなければならない。制御回路６００は、３相正弦波ＡＣソース１２５の進行状況を追うために、たとえば電源の周期の情報を連続的に測定および更新しても良い。
【００２５】
遅延およびダイオード整流の時間は、特定の応用例に応じて調整できることを理解されたい。
【００２６】
本発明を、その特定の実施形態について説明してきたが、多くの他の変形および変更ならびに他の応用例が当業者には明らかとなる。したがって、本発明を、本明細書における具体的な開示によって限定しないことが好ましい。
【図面の簡単な説明】
【図１】本発明による第１の典型的な整流回路を示す図である。
【図２】本発明による第１の典型的な制御回路を示す図である。
【図３】本発明による第２の典型的な制御回路を示す図である。
【図４】図２の制御回路に基づく、ゲートＭＯＳＦＥＴゲート信号の制御を示す図式的なタイムダイアグラムを示す図である。
【図５】本発明による第２の典型的な整流回路を示す図である。
【図６】本発明による第３の典型的な制御回路を示す図である。
【符号の説明】
２２　電流検出抵抗
１００、２００、３００　整流回路
１０５　３相ブリッジ
１１０ａ、１１０ｂ、１１０ｃ　枝
１１５ａ、１１５ｂ、１１５ｃ、１２０ａ、１２０ｂ、１２０ｃ　ＭＯＳＦＥＴ
１２５　ＡＣソース
１３０　リターンバス
１３５　ＤＣ出力バス
２０５ａ、２０５ｂ、．．．、２０５ｆ　アンドゲート
２１０ａ、２１０ｂ、．．．、２１０ｆ　オアゲート
２１５ａ、２１５ｂ、．．．、２１５ｆ　インバータゲート
２２０ａ、２２０ｂ、２２０ｃ　比較器
３０５ａ、３０５ｂ、．．．、３０５ｌ　アンドゲート
３１０ａ、３１０ｂ、．．．、３１０ｇ　オアゲート
３１５ａ、３１５ｂ、．．．、３１５ｆ　インバータゲート
３２０ａ、３２０ｂ、．．．、３２０ｆ　比較器
６００　制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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