(57)【要約】【課題】ウェーハから集積回路チップを切り離した後でもそのチップを識別できる手段を備えた集積回路を提供すること。【解決手段】ＩＣの製造、試験及び性能に関する情報を記憶するＦｅＲＡＭ等の小型の不揮発性「ＩＤ」メモリ（１１０）を備えた集積回路（１００）。記憶される情報には、シリアル番号、ウェーハＩＤ、ロットＩＤ、日付コード、チップ履歴、試験データ及び性能情報などが含まれるが、これらに限られるわけではない。情報をＩＣ上に記憶することによって、情報をＩＣと関連付けるためのあらゆる難しさを排除し、製造業者が有用だと考えるあらゆる情報を高い柔軟性で記録することを可能にする。このように、ＩＤメモリ（１１０）は、ＩＣの追跡及び識別を、今まで実際的でなかった程度まで可能にする。【選択図】　図１
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【特許請求の範囲】
【請求項１】
集積回路（１００）の通常機能を実行することが可能な機能ユニット（１２０）と、
前記集積回路（１００）の製造及び試験に関する情報を記憶するＩＤメモリ（１１０）と、
からなる集積回路。
【請求項２】
前記ＩＤメモリ（１１０）がＦｅＲＡＭアレイを含む、請求項１の集積回路。
【請求項３】
前記情報は、前記集積回路（１００）の元になったウェーハと、製造中における前記集積回路（１００）の前記ウェーハ上の位置とを識別する、請求項１または請求項２の集積回路。
【請求項４】
前記情報は、前記集積回路（１００）の試験結果を含む、請求項１〜３のうちのいずれか一項に記載の集積回路。
【請求項５】
前記機能ユニット（１２０）がメモリを含み、前記情報が前記機能ユニットの試験から得られたビットライン電圧分布またはセンスアンプオフセットを含む、請求項１〜４のうちのいずれか一項に記載の集積回路。
【請求項６】
製造プロセス中にアクセス可能なメモリ（１１０）を含むように集積回路（１００）を製造するステップと、
製造プロセス中に前記集積回路（１００）を識別する情報を前記メモリ（１１０）に書き込むステップと、
からなる、集積回路を製造及び使用する方法。
【請求項７】
前記集積回路（１００）を試験するステップをさらに含み、
前記書き込むステップが試験結果を前記メモリ（１１０）に書き込むことを含む、請求項６の方法。
【請求項８】
ウェーハを切断して前記集積回路（１００）をウェーハ上に形成された他の集積回路から切り離すステップをさらに含み、前記書き込むステップが前記ウェーハの切断前に実施される、請求項６または請求項７の方法。
【請求項９】
前記集積回路（１００）に対して第２の試験を実施するステップと、
前記集積回路（１００）のメモリ（１１０）から前記情報を読み出すステップと、
前記第２の試験の結果と前記メモリ（１１０）内の試験結果とを比較するステップと、
をさらに含む、請求項７または請求項８の方法。
【請求項１０】
前記第２の試験が集積回路（１００）によって実施されるセルフテストである、請求項９の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路に関する発明であり、詳しくは、製造・試験に関する情報を記憶するためのＦｅＲＡＭ等の持続性記憶装置を備えた集積回路に関する。
【０００２】
【従来の技術】
良品の集積回路の高い歩留りを達成することは、集積回路の製造業者にとって一般に非常に重要なことである。したがって製造業者は、欠陥が検出されると、しばしば欠陥の原因を識別し、その場所を特定しようと試みる。欠陥チップに対応するロットやウェーハを追跡することは、欠陥の原因を識別するのに役立つことがある。したがって、ウェーハに一意のＩＤすなわちシリアル番号を付けて、製造業者がウェーハの処理履歴を格納したデータベースを維持できるようにしていることが多い。
【０００３】
ウェーハの切断により、切断されたチップから識別マークが分離されてしまうので、切断後は、特定チップの元になったウェーハを追跡することが極めて困難になる。具体的には、個々のチップにマークを付けた後、チップ上の識別マークで索引付けされたデータベースを維持することにより、個々のチップの追跡を行なうことができるが、個々のチップにマークを付けることは時間のかかる処理ステップの追加になる場合がある。また、処理装置上のチップの位置でチップを識別することもできるが、そのような識別は誤りを起こしやすい。
【０００４】
集積回路の試験は、品質管理にとって良品ＩＣの高い歩留りを達成するために極めて重要である。したがって一般にＩＣチップは、パッケージングの前後で一連の品質管理試験を受ける。個別試験の結果同士の比較が有用であることは容易に証明できるが、それらの試験結果を追跡して関連付けることは、個々のチップを識別してそれらのチップを前の試験結果と照合するという点で困難である。
【０００５】
【発明が解決しようとする課題】
個々のチップを識別してデータを特定チップと組み合わせるための現在の方法の制限を考慮して、集積回路の製造に関する情報を追跡するためのもっと優れた構造及び処理が必要とされている。
【０００６】
【課題を解決するための手段】
本発明の一態様によれば、集積回路（ＩＣ）チップはＦｅＲＡＭアレイなどの小型の不揮発性「ＩＤ」メモリを含み、該メモリがＩＣチップの製造、試験及び性能に関連する情報を記憶する。ＩＣチップに記憶される情報にはシリアル番号、ウェーハＩＤ、ロットＩＤ、日付コード、チップ履歴、試験データ及び性能情報などが含まれるが、これらに制限されるわけではない。チップ上に記憶された情報によって情報をＩＣチップと組み合わせる際の難しさが排除され、製造業者が便利だと考えるであろうあらゆる情報を高い自由度で永久記録することが可能になる。このように、本ＩＤメモリは、以前は実際的ではなかった程度まで、ＩＣの追跡及び識別を可能にする。
【０００７】
ＩＤメモリは、寿命試験及び品質管理に用いられている。この用途では、１回の試験で測定されたチップの動作をそのチップの前の試験結果と比較することにより、チップの性能を確認したり、チップの挙動の変化を検出したりしている。集積回路自体もセルフテストを実施することができ、そのセルフテストの結果を記憶されたテスト結果と比較することで、その集積回路が期待通りまだ機能しているか否かを判定することができる。
【０００８】
本発明の一実施形態は、集積回路内に機能ユニットおよびＩＤメモリを含む集積回路である。機能ユニットは集積回路の通常機能を実行し、ＩＤメモリ（ＦｅＲＡＭアレイが好ましい）は集積回路の製造及び試験に関する情報を記憶する。記憶される情報にはロット識別子、ウェーハ識別子、シリアル番号又は試験結果などが含まれるが、これらに限定されるわけではない。
【０００９】
本集積回路はモード選択論理部をさらに含む場合があり、この論理部は、第１のモードで機能ユニットを外部端子（例えばピン、はんだバンプ又はパッドなど）に接続するように動作し、第２のモードでＩＤメモリを端子に接続するように動作する。ピン数を最小にしてデータアクセスを簡単にするために情報を直列に入力し直列に読み出す場合もあるが、直列インターフェース以外のＩ／Ｏインターフェースを使用することもできる。ＩＣを試験する標準的な試験装置も、ＩＤメモリにアクセスして、記憶されている情報を読み出したり、初期情報や追加情報を書き込んだりすることができる。
【００１０】
本発明の他の実施形態は、集積回路の製造方法である。この方法は、集積回路が製造プロセス中にアクセス可能な不揮発性メモリを有するように該集積回路を製造した後、製造プロセス中に前記不揮発性メモリに情報を書き込むことを含む。書込まれた情報は、集積回路を識別したり、試験結果を示したりすることができる。試験により欠陥が検出された場合、集積回路から読み出した情報を用いて、欠陥の原因を判定することができる。不揮発性メモリへの情報の書き込みは、ウェーハを切断して集積回路チップに分離する前に実施することも後に実施することもできる。
【００１１】
本発明のさらに他の実施形態は、集積回路を試験して、その試験結果を集積回路のメモリに書き込む方法である。格納された試験結果を後から読み出して第２の試験結果と比較することで、試験結果を検証したり、経時変化を観察したりすることができる。
【００１２】
【発明の実施の形態】
本発明の一態様によれば、集積回路チップはＩＤメモリを有し、このＩＤメモリは、集積回路の識別情報、履歴及び性能を表わした情報を記憶するための、ＦｅＲＡＭアレイまたはその他小型の不揮発性「ＩＤ」メモリになっている。従って、ウェーハから集積回路チップを切り離した後であっても、このＩＤメモリを読み出して、ロット、ウェーハ、ウェーハ上のチップ位置又はチップに関するその他の識別情報を識別することができる。製造業者は、ウェーハからチップを切り離した後であっても、チップの素性を容易に追跡することができる。
【００１３】
本発明の別の態様によれば、ウェーハから集積回路を分離する前又は後に、その集積回路の試験結果がＩＤメモリに記憶される。この試験結果は任意の時点で読み出すことができ、他の試験結果と比較することにより、経時変化を観察したり、性能評価を行なうことができる。ＩＣチップ上に試験データや性能データを持たせることで、集積回路製造プロセスを通して特定チップを物理的に追跡する必要が無くなり、試験データと特定チップとの照合が簡単になる。また、集積回路が使用中の場合、この記憶されたデータは、オンチップ試験の際の比較にも用いることができる。
【００１４】
図１は、ＩＤメモリ１１０を含む集積回路（ＩＣ）チップ１００を示すブロック図である。ＩＣチップ１００は、ＡＳＩＣ、プログラマブル論理回路、マイクロプロセッサ、マイクロコントローラ、ＤＲＡＭまたはＳＲＡＭなど、任意の種類の集積回路でよい。ＩＣチップ１００の機能ユニット１２０は、ＩＣチップ１００の通常の機能を実施するものであり、それらの機能を実現するために開発された任意の構成をとることができる。
【００１５】
ＩＤメモリ１１０は、主にＩＣチップ１００の製造及び試験に関する情報を記憶する。一実施形態では、ＩＤメモリ１１０がＩＣチップ１００の通常機能にとって不必要かつ無関係な場合がある。例えばＩＣチップ１００がプロセッサや制御装置である場合、ＩＤメモリ１１０はＩＣチップ１００の処理機能や制御機能にとって不必要かつ無関係なこともあり、また、ＩＣチップ１００がＤＲＡＭ、ＳＲＡＭやＦｅＲＡＭのようなメモリである場合、ＩＤメモリ１１０は通常のデータ記憶を行なうメモリアレイから分離されることもある。その代わり、通常動作中またはビルトイン・セルフテスト動作中あるいはその両方で機能ユニット１２０がＩＤメモリ１１０を使用するように接続され、ＩＤデータ又は試験データが必要なくなると、ＩＤメモリ１１０を使用するために機能ユニット１２０がＩＤデータや試験データを上書きする場合がある。
【００１６】
本発明の好ましい実施形態の場合、ＩＤメモリ１１０はＦｅＲＡＭアレイであり、ＦｅＲＡＭアレイはデータの高密度な不揮発性記憶を提供する。各ＦｅＲＡＭセルにおいて単一又は二重の強誘電体コンデンサを使用したＦｅＲＡＭアレイのアーキテクチャは、当該技術分野においてよく知られており、ＩＤメモリ１１０に適している。あるいは、ＩＤメモリ１１０は、ＥＰＲＯＭ、ＥＥＰＲＯＭ又はＦＬＡＳＨメモリなど、他の不揮発性半導体技術で構成することもできる。一般にＩＤメモリ１１０のサイズはＩＣ１００の製造時及び試験時に製造業者が利用したい情報量に応じて決まるが、典型的には、ＩＤメモリ１１０は数十ビットから数キロビットまでの範囲の記憶容量を有する。
【００１７】
図示の実施形態において、ＩＤメモリ１１０は、モード選択論理部１３０及びＩ／Ｏ端子１４０を通してアクセスすることができる。ＩＣチップ１００がパッケージング済みであるかそうでないかに応じて、Ｉ／Ｏ端子１４０は、ＩＣチップ１００上のパッド、または、ピンやはんだバンプなどのパッケージコネクタにすることができる。
【００１８】
モード選択論理部１３０は、機能ユニット１２０が通常動作の間は通常モードで動作し、ＩＤメモリ１１０にアクセスする間はＩＤモードになって、モード選択論理部１３０がＩ／Ｏ端子のうちの少なくともいくつかをＩＤメモリに接続する。モード選択論理部１３０の制御レジスタ（図示せず）のプログラミングすること、または、Ｉ／Ｏ端子１４０に対して特定の入力信号をアクティブにすることによって、モードを選択することができる。Ｉ／Ｏ端子１４０の数に制限があるパッケージの場合、モード選択論理部１３０を介してＩ／Ｏ端子１４０を共用することにより、ＩＣチップ１００をパッケージングした後でも、ＩＤメモリ１１０へのアクセスが可能になる。本発明の代替の一実施形態では、ＩＤメモリ１１０は専用Ｉ／Ｏパッドを有し、パッケージ後にＩＤメモリ１１０へのアクセスが必要であるか否かに応じて、それらのパッドがパッケージ端子に接続される場合も、接続されない場合もある。
【００１９】
ＩＤメモリ１１０はＩ／Ｏインタフェース１１５を有し、このＩ／Ｏインタフェースは、集積回路用の従来の試験装置がＩＤメモリ１１０に対して読み出し及び書き込みを行なうのに必要な制御信号およびデータ信号を容易に取り扱えるようにする簡単なアクセスプロトコルを提供するものであることが好ましい。本発明の例示的実施形態では、ＩＤメモリ１１０用のＩ／Ｏインターフェース１１５は、ＩＤメモリ１１０内の複数のアドレスに対してデータの読み出し及び書き込みを行なう並列インターフェースである。組み込み用途において並列インターフェースが好ましい理由は、パラレルインタフェースがプログラミング時間／試験時間を削減するからであり、また、必要な内部バスが既に存在していることもありうるからである。しかしながら、直列のアクセス及びデータ転送を行なうもっと簡単なＩ／Ｏインターフェースを使用することもできる。
【００２０】
表１は集積回路におけるＩＤメモリの使用例を示すものであり、このＩＤメモリは４メガビットのＦｅＲＡＭになっている。表１のＩＤメモリは、製造番号、チップ製造に用いられたプロセス、ウェーハのロット番号、ウェーハ番号、及び、チップ位置によってチップを識別するフィールドを有している。特定の処理または試験がいつ実施されたかを示すため、日付および時刻の情報も含まれている。チップに関する識別情報および日付情報に必要な記憶容量は１００ビット未満である。
【００２１】
【表１】
2004040103.tif 000003
【００２２】
表１のＩＤメモリは、チップの冗長性及び／又は構成情報に関するフィールドも有している。試験装置は、チップの欠陥を検出するときや、チップの性能を測定するときに、この冗長性又は構成情報をＩＤメモリに書き込むことができる。ＩＤメモリを構成または冗長性の処理に用いることで、レーザー切断や、通常なら必要となる処理工程の追加が不要になる。
【００２３】
表１のＩＤメモリは、試験結果用のメモリをさらに有している。故障を識別する試験失敗番号または試験失敗コードは、最小の記憶容量で各試験結果を簡単に表現することができる。あるいは、４メガビットＦｅＲＡＭに対する詳細な試験結果には、チップ上のすべてのセンスアンプについてのセンスアンプオフセットのような情報が含まれる場合がある。また、ＩＤメモリは、すべてのＦｅＲＡＭが値「０」を記憶しているときにＦｅＲＡＭセルから読み出したビットライン電圧の分布を示す情報、及び、すべてのＦｅＲＡＭが値「１」を記憶しているときに読み出したビットライン電圧の分布を示す情報も記憶することができる。このような詳細な試験情報は、一回の試験当たり、４キロビット以上を必要とする場合がある。したがって、複数回の試験結果を記録するため、ＩＤメモリは、複数の４キロビット部分を有する場合がある。複数回の試験から得られた試験データを記憶する場合であっても、ＩＤメモリのサイズは、４メガビットサイズのチップのうちのわずかな部分にすぎない。
【００２４】
図２は、図１のＩＣチップ１００等の集積回路の製造及び試験プロセス２００を示すフロー図である。プロセス２００において、製造はウェーハに処理を施してウェーハ上に複数の集積回路を形成すること２１０から始まる。ウェーハを個々のＩＣチップに切断する前に、標準的な試験装置をウェーハ上のＩＣのパッドに電気接触させ、試験手順２２０を実施することができる。この試験装置は、上記のようにモード選択論理部をアクティブにする他、チップ上のＩＤメモリにアクセスしてロット、ウェーハ及びチップシリアル番号などの識別情報を記憶させること２３０もできる。図２に示すように、記憶ステップ２３０が試験ステップ２２０よりも後にある場合、試験装置は、記憶ステップ２３０の間に試験結果をＩＤメモリに記憶させることができる。
【００２５】
切断プロセス２４０は、ウェーハを個々のＩＣチップに切断分離する。各ＩＣチップ中のＩＤメモリが切断プロセス２４０の前に書き込まれた何らかの識別情報を保持しているので、通常ならば必要となるマーキングや、ＩＣチップを特定の順番に維持しておくこと等の特別な扱いが不要になる。また、データを個別のデータベースに記憶しておくことも不要になる。
【００２６】
ウェーハの切断２４０が終わると、標準試験装置は、個々のパッケージ済みＩＣチップを試験２５０して、その試験結果をＩＤメモリに書き込むことができ、任意の時点でＩＤメモリを読み出して、記憶されている試験結果と他の記憶されている試験結果とを比較したり、ＩＤメモリにまだ記憶されていない試験結果で新しくしたりすることができるようになる。ＩＣチップのパッケージングの前または後あるいはその両方に、さらなる試験、結果書き込み、結果読み出し、及び、結果比較を実施して、それ以上の試験が不要であることが判定２７０されるまでそれらを続けることができる。ＩＣチップを使用状態に配置した後であっても、セルフテスト又はセルフキャリブレーション動作により、記憶されている試験結果とセルフテストの結果とを比較することで、欠陥を検出したり、集積回路の動作パラメタを選択したりすることができる。
【００２７】
図２のプロセス２００に図示した試験結果の比較によって、ＩＣチップの測定された性能を確認したり、欠陥を検出したりすることができる。ＩＣチップに欠陥が検出された場合、そのＩＣチップの素性を識別し、欠陥原因を判断するための分析を行なうため、そのＩＤメモリに記憶された情報を用いることができる。
【００２８】
本発明は、特定の実施形態を参照して説明を行なっているが、その説明は本発明の応用の一例にすぎず、限定と解釈してはならない。例えば上記の実施例は、ＩＣの製造及び試験に関する特定タイプの情報を記憶しているが、記憶される情報は、それらの開示したタイプに限定されるわけではなく、あらゆるタイプのデータにすることができる。このように、ＩＤメモリの利用によって、今まで実際的でなかった程度まで、集積回路の追跡及び識別が可能になる。また、例示したプロセスは特定順序のステップで説明されているが、このようなステップの順序は一般に変更することができ、ステップによっては完全に省略することもできる。開示した実施形態の特徴の様々な他の変更及び組み合せも、特許請求の範囲に規定される本発明の範囲内にある。
【００２９】
【発明の効果】
本発明の集積回路は、内部に種々のＩＤを記憶するための小型のＦｅＲＡＭを備えているので、ウェーハから集積回路を切り離した後であっても、容易にそのチップの素性を識別することが可能になる。
【図面の簡単な説明】
【図１】チップ履歴用ＦｅＲＡＭを含む集積回路チップのブロック図である。
【図２】チップ履歴を記憶したＦｅＲＡＭを含む集積回路チップの製造及び試験のためのプロセスを示すフロー図である。
【符号の説明】
１００　集積回路
１１０　ＩＤメモリ
１１５　Ｉ／Ｏインターフェース
１２０　機能ユニット
１３０　メモリ選択論理部
１４０　Ｉ／Ｏ端子
【図１】
2004040103.tif 000004
【図２】
2004040103.tif 000005