(57)【要約】【課題】複数の半導体集積回路チップを貼り合わせた状態で半導体集積回路チップ間の電気的接続を検査することにある。【解決手段】半導体チップ１１上の制御回路３１は、端子接続用パッド群２０から入力される制御入力に基づき、第１の接続用パッド群２１へ任意のパターン信号を与え、半導体チップ１２上の演算回路３２は、第１の接続用パッド群２１のパターン信号を第２の接続用パッド群２２から取り込み演算し、演算結果を出力パッド４２に出力する。そして、半導体チップ１１上の出力回路３３は、入力パッド４１から前記演算回路３２による演算結果を読み出し、該読み出した演算結果と、前記制御回路３１から出力したパターン信号とから、パッケージ内に封入された半導体チップ間の電気的接続を検査する。【選択図】　　　図１
2004020550.tif 000002
【特許請求の範囲】
【請求項１】
１つ以上の半導体チップを土台となる半導体チップ上に貼り合わせて搭載するチップオンチップ（ＣＯＣ）の半導体チップ間の電気的接続を検査する貼り合わせチップ検査回路において、
一の半導体チップに、
外部装置と接続し、外部からの信号の入出力を行なうＭ個（Ｍ：１以上の整数）のパッドからなる端子接続用パッド群と、他の一の半導体チップと電気的に接続するＮ個（Ｎ：１以上の整数）のパッドからなる第１の接続用パッド群と、前記端子接続用パッド群に入力された信号に基づいて，前記第１の接続用パッド群を介してＮビットからなるパターン信号を前記他の一の半導体チップに出力する制御回路と、前記他の一の半導体チップから出力された出力信号を入力する入力パッドと、前記入力パッドに入力される信号を読み込み、該読み込んだ信号を前記端子接続用パッド群から外部に出力する出力回路と、を備え、
他の一の半導体チップに、
前記一の半導体チップの第１の接続用パッド群とそれぞれ接続する、Ｎ個のパッドからなる第２の接続用パッド群と、前記一の半導体チップから前記第２の接続用パッド群を介して入力されるパターン信号を所定の関数ｆに代入して演算し、入力されたパターン信号に対して一意に定まった値を出力する演算回路と、前記演算回路の出力を前記一の半導体チップの前記入力パッドに出力する出力パッドとを、備える、
ことを特徴とする貼り合わせチップ検査回路。
【請求項２】
請求項１に記載の貼り合わせチップ検査回路において、
前記一の半導体チップの入力パッドに替えて、発光素子から発光された光信号を受光する受光素子を備えるとともに、
前記他の一の半導体チップの出力パッドに替えて、前記演算回路からの出力を光信号として前記受光素子に出力する発光素子を備える、
ことを特徴とする貼り合わせチップ検査回路。
【請求項３】
請求項１又は請求項２に記載の貼り合わせチップ検査回路において、
印加された磁界を電流に変換するインダクタンスと、
前記インダクタンスから出力される電流を整流、平滑化して、前記演算回路の駆動電力へと変換する電源回路とを備え、
該貼り合わせチップ検査回路の動作時に、前記電源回路から前記演算回路の動作電力を供給する、
ことを特徴とする貼り合わせチップ検査回路。
【請求項４】
請求項１又は請求項２に記載の貼り合わせチップ検査回路において、
印加された光を電流に変換する光電変換素子と、
前記光電変換素子から出力される電流を整流、平滑化して、前記演算回路の駆動電力へと変換する電源回路とを備え、
該貼り合わせチップ検査回路の動作時に、前記電源回路から前記演算回路の動作電力を供給する、
ことを特徴とする貼り合わせチップ検査回路。
【請求項５】
請求項１又は請求項２に記載の貼り合わせチップ検査回路において、
アノードが前記第２の接続用パッド群に接続されるとともに、カソードが電源回路に共通接続され、前記第２の接続用パッド群から出力される信号がハイレベル（以下、電源レベルと称する）の期間、該電源レベルを電源回路に出力する電源ダイオードと、
接地電位に接続されるとともに、前記電源ダイオードにより供給された電源レベルを整流、平滑化して、前記演算回路の駆動電力へと変換する電源回路とを備え、
該貼り合わせチップ検査回路の動作時に、前記電源回路から前記演算回路の動作電力を供給する、
ことを特徴とする貼り合わせチップ検査回路。
【請求項６】
請求項１又は請求項２に記載の貼り合わせチップ検査回路において、
アノードが前記第２の接続用パッド群に接続されるとともに、カソードが電源回路に共通接続され、前記第２の接続用パッド群から出力される信号がハイレベル（以下、電源レベルと称する）の期間、該電源レベルを電源回路に出力する電源ダイオードと、
アノードが前記電源回路に共通接続されるとともに、カソードが前記第２の接続用パッド群に接続され、前記第２の接続用パッド群から出力される信号がロウレベル（以下、接地レベルと称する）の期間、該接地レベルを電源回路から出力する接地ダイオードと、
前記電源ダイオードにより供給された電源レベルを整流、平滑化して、前記演算回路の駆動電力へと変換する電源回路とを備え、
該貼り合わせチップ検査回路の動作時に、前記電源回路から前記演算回路の動作電力を供給する、
ことを特徴とする貼り合わせチップ検査回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体チップを貼り合わせて使用する貼り合わせチップの電気的接触を検査する貼り合わせチップ検査回路に関する。
【０００２】
【従来の技術】
従来、パッケージに封入しない状態の複数の半導体集積回路チップを同一パッケージ内に搭載する際には、半導体集積回路チップを搭載するベース基板に半導体集積回路チップを２次元的に配置し、半導体集積回路チップとベース基板間をワイヤーボンディングすることにより接続し、半導体集積回路チップ間の接続自体はベース基板上に構成された配線領域によって実現していたので、半導体集積回路チップ間の電気的接触を検査するには、ベース基板上の配線領域にプローブを当てて検査すればよかった。
【０００３】
【発明が解決しようとする課題】
しかしながら、近年、パッケージに封入しない状態の複数の半導体集積回路チップを同一パッケージ内に搭載する手段として半導体集積回路チップ同士を貼り合わせる方式が用いられるようになってきており、かかる半導体集積回路チップ同士を貼り合わせる方式を採った場合には、半導体集積回路チップ同士の電気的接触を得る部位に接触不良が生じて所望の機能を発揮できなくなったとしても、接触部位が貼り合わせた半導体集積回路チップ自身に遮られて外部から隠蔽されているため、接触不良箇所を特定することが困難であった。
【０００４】
本発明は、前記問題点に鑑みてなされたものであり、半導体集積回路チップを貼り合わせた状態にあっても、半導体集積回路チップ間の電気的接続性を容易に検査して故障箇所を特定することを可能とする貼り合わせチップ検査回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明の請求項１に記載の貼り合わせチップ検査回路は、１つ以上の半導体チップを土台となる半導体チップ上に貼り合わせて搭載するチップオンチップ（ＣＯＣ）の半導体チップ間の電気的接続を検査する貼り合わせチップ検査回路において、一の半導体チップに、外部装置と接続し、外部からの信号の入出力を行なうＭ個（Ｍ：１以上の整数）のパッドからなる端子接続用パッド群と、他の一の半導体チップと電気的に接続するＮ個（Ｎ：１以上の整数）のパッドからなる第１の接続用パッド群と、前記端子接続用パッド群に入力された信号に基づいて，前記第１の接続用パッド群を介してＮビットからなるパターン信号を前記他の一の半導体チップに出力する制御回路と、前記他の一の半導体チップから出力された出力信号を入力する入力パッドと、前記入力パッドに入力される信号を読み込み、該読み込んだ信号を前記端子接続用パッド群から外部に出力する出力回路と、を備え、他の一の半導体チップに、前記一の半導体チップの第１の接続用パッド群とそれぞれ接続する、Ｎ個のパッドからなる第２の接続用パッド群と、前記一の半導体チップから前記第２の接続用パッド群を介して入力されるパターン信号を所定の関数ｆに代入して演算し、入力されたパターン信号に対して一意に定まった値を出力する演算回路と、前記演算回路の出力を前記一の半導体チップの前記入力パッドに出力する出力パッドとを、備えることを特徴とするものである。
【０００６】
また、本発明の請求項２に記載の貼り合わせチップ検査回路は、請求項１に記載の貼り合わせチップ検査回路において、前記一の半導体チップの入力パッドに替えて、発光素子から発光された光信号を受光する受光素子を備えるとともに、前記他の一の半導体チップの出力パッドに替えて、前記演算回路からの出力を光信号として前記受光素子に出力する発光素子を備えることを特徴とするものである。
【０００７】
また、本発明の請求項３に記載の貼り合わせチップ検査回路は、請求項１又は請求項２に記載の貼り合わせチップ検査回路において、印加された磁界を電流に変換するインダクタンスと、前記インダクタンスから出力される電流を整流、平滑化して、前記演算回路の駆動電力へと変換する電源回路とを備え、該貼り合わせチップ検査回路の動作時に、前記電源回路から前記演算回路の動作電力を供給することを特徴とするものである。
【０００８】
また、本発明の請求項４に記載の貼り合わせチップ検査回路は、請求項１又は請求項２に記載の貼り合わせチップ検査回路において、印加された光を電流に変換する光電変換素子と、前記光電変換素子から出力される電流を整流、平滑化して、前記演算回路の駆動電力へと変換する電源回路とを備え、該貼り合わせチップ検査回路の動作時に、前記電源回路から前記演算回路の動作電力を供給することを特徴とするものである。
【０００９】
また、本発明の請求項５に記載の貼り合わせチップ検査回路は、請求項１又は請求項２に記載の貼り合わせチップ検査回路において、アノードが前記第２の接続用パッド群に接続されるとともに、カソードが電源回路に共通接続され、前記第２の接続用パッド群から出力される信号がハイレベル（以下、電源レベルと称する）の期間、該電源レベルを電源回路に出力する電源ダイオードと、接地電位に接続されるとともに、前記電源ダイオードにより供給された電源レベルを整流、平滑化して、前記演算回路の駆動電力へと変換する電源回路とを備え、該貼り合わせチップ検査回路の動作時に、前記電源回路から前記演算回路の動作電力を供給することを特徴とするものである。
【００１０】
また、本発明の請求項６に記載の貼り合わせチップ検査回路は、請求項１又は請求項２に記載の貼り合わせチップ検査回路において、アノードが前記第２の接続用パッド群に接続されるとともに、カソードが電源回路に共通接続され、前記第２の接続用パッド群から出力される信号がハイレベル（以下、電源レベルと称する）の期間、該電源レベルを電源回路に出力する電源ダイオードと、アノードが前記電源回路に共通接続されるとともに、カソードが前記第２の接続用パッド群に接続され、前記第２の接続用パッド群から出力される信号がロウレベル（以下、接地レベルと称する）の期間、該接地レベルを電源回路から出力する接地ダイオードと、前記電源ダイオードにより供給された電源レベルを整流、平滑化して、前記演算回路の駆動電力へと変換する電源回路とを備え、該貼り合わせチップ検査回路の動作時に、前記電源回路から前記演算回路の動作電力を供給することを特徴とするものである。
【００１１】
【発明の実施の形態】
（実施の形態１）
以下に、本発明の実施の形態１による貼り合わせチップ検査回路について、図１、及び図２を用いて説明する。
図１は、本発明の実施の形態１による貼り合わせチップ検査回路の一例を示すブロック図であり、図２は、本発明の実施の形態１による貼り合わせチップ検査回路を有する半導体集積回路装置（貼り合わせチップ）１００の組立横断面図である。
【００１２】
図１、及び図２において、半導体集積回路装置１００が有する貼り合わせチップ検査回路は、土台となる半導体チップである親チップ１１と、該親チップ１１に対して向かい合わせに貼り付けられた半導体チップである子チップ１２から構成されている。
【００１３】
そして、本発明の実施の形態１による貼り合わせチップ検査回路は、図１、及び図２に示す親チップ１１と子チップ１２間の電気的接続を検査するものであり、親チップ１１が、接続端子用パッド群２０、第１の接続用パッド群２１、制御回路３１、入力パッド４１、及び出力回路３３とを備え、子チップ１２が、第２の接続用パッド群２２、演算回路３２、及び出力パッド４２とを備える。
【００１４】
親チップ１１において、端子接続用パッド群２０は、外部の回路と信号の入出力を行なうためのＭ個（Ｍ：１以上の整数）のパッドからなるパッド群であり、ここでは、Ｍ＝４であるものとして説明する。
【００１５】
第１の接続用パッド群２１は、親チップ１１と子チップ１２とを電気的接続に接続するＮ個（Ｎ：１以上の整数）のパッドからなるパッド群であり、ここでは、Ｎ＝５であるものとして説明する。
【００１６】
制御回路３１は、端子接続用パッド群２０に入力された制御信号に基づいて、子チップ１２に第１の接続用パッド群２１を介して出力する信号状態を制御するものであり、ここでは、第１の接続用パッド群２１を構成する５つのパッドに対して５ビットのパターン信号、例えば、０００００、００００１、０００１１、００１１１、０１１１１、１１１１１、１１１１０、１１１００、１１０００、１００００を出力する。
【００１７】
入力パッド４１は、子チップ１２の出力パッド４２から出力された演算回路３２での演算結果を出力回路３３に出力する。
出力回路３３は、子チップ１２から入力パッド４１に入力された信号を読み込み、該読み込んだ信号を端子接続用パッド群２０を介して外部の回路に出力する。
【００１８】
一方、子チップ１２において、第２の接続用パッド群２２は、第１の接続用パッド群２１と同数のＮ個のパッドにより構成されており、親チップ１１の第１の接続用パッド群２１と電気的に接続されている。ここでは、Ｎ＝５であるものとして説明する。
【００１９】
演算回路３２は、親チップ１１から第２の接続用パッド群２１を介して入力されるパターン信号を所定の関数ｆに代入して演算し、入力されたパターン信号に対して一意に定まった値を出力する。なお、ここでは、前記所定の関数ｆとして、排他的論理和を用い、演算回路３２から、第２の接続用パッド群２１を介して入力されたパターン信号の排他的論理和を演算して出力するものとする。
出力パッド４２は、演算回路３２で演算された演算結果を親チップ１１の入力パッド４１に出力する。
【００２０】
次に、このような本発明の実施の形態１による貼り合わせチップ検査回路の動作の一例について説明する。
外部装置から端子接続用パッド群２０を介して、制御回路３１から所定のパターン信号を出力する旨を示す制御入力が入力されると、制御回路３１は、該制御入力に基づいて第１の接続用パッド群２１に出力する信号状態を制御し、第１の接続用パッド群２１に対して、該第１の接続用パッド群２１のパッドと一対一に対応する５ビットからなるパターン信号を出力する。
【００２１】
制御回路３１から出力されたパターン信号は、親チップ１１と子チップ１２とを電気的に接続する第１の接続用パッド群２１、及び第２の接続用パッド群２２を介して子チップ１２の演算回路３２に出力される。
【００２２】
例えば、制御回路３１から演算回路３２に０００００というパターン信号が出力されたとすると、親チップ１１と子チップ１２との電気的接続が正常である場合には、５ビットの０の排他的論理和の解である０が演算回路３２から出力パッド４２に出力されることとなる。そして、演算回路３２での演算結果である排他的論理和の解０は、出力パッド４２から入力パッド４１を介して出力回路３３に入力され、出力回路３３から外部装置に出力される。
【００２３】
また、制御回路３１から００００１というパターンが出力されると、演算回路３２は４ビットの０と１ビットの１の排他的論理和の解である１を出力パッド４２に出力する。そして、演算回路３２での演算結果である排他的論理和の解１は、出力パッド４２から入力パッド４１を介して出力回路３３に入力され、出力回路３３から外部装置に出力される。
【００２４】
同様に、制御回路３１から、０００１１、００１１１、０１１１１、１１１１１、１１１１０、１１１００、１１０００、１００００というパターン信号が順次出力されると、親チップ１１と子チップ１２間の接続が正常である限り、出力回路３３から出力される演算回路３２の演算結果は、０、１、０、１、０、１、０、１となる。
【００２５】
一方で、親チップ１１と子チップ１２を接続する第１の接続用パッド群２１、第２の接続用パッド群２２間の電気的接続のうちで、例えば、制御回路３１から出力されたパターン信号の最下位ビットの信号を接続する一本が断絶している場合には、制御回路３１から、０００００、００００１、０００１１、００１１１、０１１１１、１１１１１、１１１１０、１１１００、１１０００、１００００というパターン信号を順次出力したとしても、演算回路３２へは最下位ビットの変化が伝達されず、演算回路３２に実際に入力されるパターン信号は、０００００、０００００、０００１０、００１１０、０１１１０、１１１１０、１１１１０、１１１００、１１０００、１００００となり、最終的に出力される演算回路３２の演算結果は０、０、１、０、１、０、０、１、０、１になる。
【００２６】
このとき、制御回路３１から最下位ビットのみが異なるパターン信号（例えば、０００００と００００１）を出力させた場合、出力回路３３から出力される演算回路３２による演算結果は、常に同じ値（ここでは、０）となり、最下位ビットの変化が伝達していないことを容易に判断することができる。なお、親チップ１１と子チップ１２とを接続する他の１以上のパッドの電気的接続が断絶している場合であっても、同様に、制御回路３１から出力されるパターン信号と演算回路３２による演算結果とに基づいて検査を行なうことにより、容易に不良箇所を特定することが可能である。
【００２７】
このように、本発明の実施の形態１による貼り合わせチップ検査回路によれば、外部から入力される制御信号に基づいてパターン信号を接続用パッド群を介して子チップに出力する制御回路を、親チップに備えるとともに、前記パターン信号に対する一意に定まった演算結果を出力パッドを介して親チップに出力する演算回路を、子チップに備えたことにより、半導体集積回路チップを貼り合わせた状態で、前記制御回路から出力されるパターン信号と、前記演算回路での演算結果とに基づいて半導体集積回路チップ間の電気的接続を容易に検査することが可能となる。
【００２８】
なお、本発明の実施の形態１では、親チップ１１が接続端子用パッド群２０、第１の接続用パッド群２１、制御回路３１、入力パッド４１、及び出力回路３３を備え、子チップ１２が第２の接続用パッド群２２、演算回路３２、及び出力パッド４２を備える構成をとるものについて説明したが、親チップ１１が第２の接続用パッド群２２、演算回路３２、及び出力パッド４２を備え、子チップ１２が接続端子用パッド群２０、第１の接続用パッド群２１、制御回路３１、入力パッド４１、及び出力回路３３を備える構成をとる場合であっても、同様の効果を得ることができる。
【００２９】
（実施の形態２）
次に、本発明の実施の形態２による貼り合わせチップ検査回路について、図３、及び図４を用いて説明する。
図３は、本発明の実施の形態２による貼り合わせチップ検査回路の一例を示すブロック図であり、図４は、本発明の実施の形態２による貼り合わせチップ検査回路を有する半導体集積回路装置（貼り合わせチップ）２００の組立横断面図である。なお、本発明の実施の形態２による貼り合わせチップ検査回路は、前記実施の形態１による貼り合わせチップ検査回路における入力パッド４１、及び出力パッド４２に替えて、受光素子５１、及び発光素子５２を設けたものであり、他の構成要素については前記実施の形態１による貼り合わせチップ検査回路と同様であるため、説明を省略する。
【００３０】
前記実施の形態１による貼り合わせチップ検査回路において、制御回路３１から出力されるパターン信号に対して、出力回路３３から出力される演算回路３２の演算結果が全く変化しない場合には、第１の接続用パッド群２１、第２の接続用パッド群間のすべてのパッドが断絶しているか、或いは出力パッド４２、入力パッド４１間の電気的接続が断絶しているかの何れかを示すこととなり、制御回路３１から出力されるパターン信号と、演算回路３２での演算結果とを監視するのみでは、前記何れの状態となっているかを特定することはできない。
【００３１】
そこで、本発明の実施の形態２による貼り合わせチップ検査回路は、前記実施の形態１で説明した貼り合わせチップ検査回路の入力パッド４１、及び出力パッド４２に替えて、受光素子５１、及び発光素子５２を設け、親チップ１２に対して、子チップ１１の演算回路３２で演算した演算結果を無線で出力することとしたものである。
【００３２】
以下に、新たな構成要素である受光素子５１、及び発光素子５２について説明する。
受光素子５１は、親チップ１２に設けられ、子チップ１１に設けられた発光素子５２から発光された光信号を受光する。
発光素子５２は、子チップ１１に設けられ、子チップ１１の演算回路３２の演算結果を光信号にして受光素子５１に出力する。
【００３３】
そして、このように構成された貼り合わせチップ検査回路の動作について以下に説明する。
外部装置から端子接続用パッド群２０を介して、制御回路３１から所定のパターン信号を出力する旨を示す制御入力が入力されると、制御回路３１は、該制御入力に基づいて第１の接続用パッド群２１に出力する信号状態を制御し、第１の接続用パッド群２１に対して、該第１の接続用パッド群２１のパッドと一対一に対応するパッド数と同数のビットからなるパターン信号を出力する。
【００３４】
制御回路３１から順次出力されたパターン信号は、親チップ１１と子チップ１２とを電気的に接続する第１の接続用パッド群２１、及び第２の接続用パッド群２２を介して子チップ１２の演算回路３２に出力される。
【００３５】
例えば、制御回路３１から演算回路３２に０００００というパターン信号が出力されたとすると、親チップ１１と子チップ１２との電気的接続が正常である場合には、５ビットの０の排他的論理和の解である０が演算回路３２から発光素子５２に出力されることとなる。そして、演算回路３２での演算結果である排他的論理和の解０は、発光素子５２から光信号として出力された後、受光素子５１を介して出力回路３３に入力され、出力回路３３から外部装置に出力される。
【００３６】
また、制御回路３１から００００１というパターンが出力されると、演算回路３２は４ビットの０と１ビットの１の排他的論理和の解である１を発光素子５２に出力する。そして、演算回路３２での演算結果である排他的論理和の解１は、発光素子５２から光信号として出力された後、受光素子５１を介して出力回路３３に入力され、出力回路３３から外部装置に出力される。
【００３７】
同様に、制御回路３１から、０００１１、００１１１、０１１１１、１１１１１、１１１１０、１１１００、１１０００、１００００というパターン信号が順次出力されると、親チップ１１と子チップ１２間の接続が正常である限り、出力回路３３から出力される演算回路３２の演算結果は、０、１、０、１、０、１、０、１となる。
【００３８】
一方で、例えば、親チップ１１と子チップ１２を接続する第１の接続用パッド群２１、第２の接続用パッド群２２間の電気的接続がすべて断絶している場合には、制御回路３１から、０００００、００００１、０００１１、００１１１、０１１１１、１１１１１、１１１１０、１１１００、１１０００、１００００というパターン信号を順次出力したとしても、演算回路３２へはパターン信号の変化が伝達されないため、演算回路３２に実際に入力されるパターン信号は、０００００、０００００、０００００、０００００、０００００、０００００、０００００、０００００、０００００、０００００となり、最終的に出力される演算回路３２の演算結果は０のまま変化しないこととなる。そして、このように演算回路３２での演算結果が変化しない場合には、受光素子５１、発光素子５２間の電気的接続を考える必要がないため、第１の接続用パッド群２１、第２の接続用パッド群２２間の電気的接続がすべて断絶していることを外部から特定することができる。
【００３９】
なお、その他、親チップ１１と子チップ１２とを接続する１以上のパッドの電気的接続が断絶している場合であっても、前述した実施の形態１と同様に、制御回路３１から出力されるパターン信号と演算回路３２による演算結果とに基づいて検査を行なうことにより、容易に不良箇所を特定することが可能である。
【００４０】
このように、本発明の実施の形態２による貼り合わせチップ検査回路によれば、演算回路から出力回路への演算結果の出力をパッドを介してではなく、発光素子と受光素子を用いて行なうことにより、発光素子、受光素子間の電気的接続に関する問題が発生することがないため、第１の接続用パッド群、第２の接続用パッド群間に生じている電気的接続の不良箇所を容易に特定することができる。
【００４１】
（実施の形態３）
次に、本発明の実施の形態３による貼り合わせチップ検査回路について、図５を用いて説明する。なお、本発明の実施の形態３による貼り合わせチップ検査回路は、貼り合わせチップ検査回路の子チップ１２の動作電力が、第１の接続用パッド群２１、及び第２の接続用パッド群２２を介して親チップ１１から供給されているものとする。
【００４２】
図５は、本発明の実施の形態３による貼り合わせチップ検査回路の一例を示すブロック図である。なお、本発明の実施の形態３による貼り合わせチップ検査回路は、前記実施の形態１による貼り合わせチップ検査回路に、インダクタンス６１、及び電源回路６２をさらに設けたものであり、他の構成要素については前記実施の形態１による貼り合わせチップ検査回路と同様であるため、説明を省略する。
【００４３】
親チップ１１と子チップ１２との電気的接続が確立されている場合には親チップ１１から子チップ１２に電力が供給され、正常に貼り合わせチップの電気的接続の検査を行なうことができる。しかし、もし親チップ１１から子チップ１２に対して電力供給を行なうパッドの電気的接続が断絶している場合には、子チップ１２に動作電力が供給されないために、貼り合わせチップ検査回路の子チップ１２側が動作せず、貼り合わせチップの電気的接続の検査を行うことができない。
【００４４】
そのため、本発明の実施の形態３による貼り合わせチップ検査回路は、前記実施の形態１で説明した貼り合わせチップ検査回路に、さらに、インダクタンス６１、及び電源回路６２を設け、貼り合わせチップ検査回路による電気的接続の検査時に、インダクタンス６１、及び電源回路６２により生成した電力を子チップ１２に対して供給するものである。
【００４５】
以下に、新たな構成要素であるインダクタンス６１、及び電源回路６２について説明する。
インダクタンス６１は、交流磁界が印加されることにより、印加された磁気を電流に変換する。
電源回路６２は、インダクタンス６１により生成された電流を、必要に応じて整流、平滑化し、子チップ１２の演算回路３２の動作電力として供給する。
【００４６】
そして、このように構成された貼り合わせチップ検査回路の動作について以下に説明する。
外部装置から端子接続用パッド群２０を介して、制御回路３１から所定のパターン信号を出力する旨を示す制御入力が入力されると、制御回路３１は、該制御入力に基づいて第１の接続用パッド群２１に出力する信号状態を制御し、第１の接続用パッド群２１に対して、該第１の接続用パッド群２１のパッドと一対一に対応するパッド数と同数のビットからなるパターン信号を出力する。
【００４７】
制御回路３１から順次出力されたパターン信号は、親チップ１１と子チップ１２とを電気的に接続する第１の接続用パッド群２１、及び第２の接続用パッド群２２を介して子チップ１２の演算回路３２に出力される。
この時、子チップ１２を動作させる動作電力は、電源回路６２から供給されたものであり、インダクタンス６１、及び電源回路６２によって生成されたものである。
【００４８】
そして、例えば、制御回路３１から演算回路３２に０００００というパターン信号が出力されたとすると、親チップ１１と子チップ１２との電気的接続が正常である場合には、５ビットの０の排他的論理和の解である０が演算回路３２から出力パッド４２に出力されることとなる。そして、演算回路３２での演算結果である排他的論理和の解０は、出力パッド４２から入力パッド４１を介して出力回路３３に入力され、出力回路３３から外部装置に出力される。
【００４９】
また、制御回路３１から００００１というパターンが出力されると、演算回路３２は４ビットの０と１ビットの１の排他的論理和の解である１を出力パッド４２に出力する。そして、演算回路３２での演算結果である排他的論理和の解１は、出力パッド４２から入力パッド４１を介して出力回路３３に入力され、出力回路３３から外部装置に出力される。
【００５０】
同様に、制御回路３１から、０００１１、００１１１、０１１１１、１１１１１、１１１１０、１１１００、１１０００、１００００というパターン信号が順次出力されると、親チップ１１と子チップ１２間の接続が正常である限り、出力回路３３から出力される演算回路３２の演算結果は、０、１、０、１、０、１、０、１となる。
【００５１】
一方で、親チップ１１と子チップ１２を接続する第１の接続用パッド群２１、第２の接続用パッド群２２間の電気的接続のうち、例えば、制御回路３１から出力されたパターン信号の最下位ビットの信号を接続する一本が断絶している場合には、制御回路３１から、０００００、００００１、０００１１、００１１１、０１１１１、１１１１１、１１１１０、１１１００、１１０００、１００００というパターン信号を順次出力したとしても、演算回路３２へは最下位ビットの変化が伝達されず、演算回路３２に実際に入力されるパターン信号は、０００００、０００００、０００１０、００１１０、０１１１０、１１１１０、１１１１０、１１１００、１１０００、１００００となり、最終的に出力される演算回路３２の演算結果は０、０、１、０、１、０、０、１、０、１になる。
【００５２】
このとき、制御回路３１から最下位ビットのみが異なるパターン信号（例えば、０００００と００００１）を出力させた場合、出力回路３３から出力される演算回路３２による演算結果は、常に同じ値（ここでは、０）となり、最下位ビットの変化が伝達していないことを容易に判断することができる。なお、親チップ１１と子チップ１２とを接続する他の１以上のパッドの電気的接続が断絶している場合であっても、同様に、制御回路３１から出力されるパターン信号と演算回路３２による演算結果とに基づいて検査を行なうことにより、容易に不良箇所を特定することが可能である。
【００５３】
このように、本発明の実施の形態３による貼り合わせチップ検査回路によれば、インダクタンス、及び電源回路を設け、貼り合わせチップ検査回路による電気的接続の検査時に、インダクタンス、及び電源回路により生成した電力を子チップに対して供給することにより、親チップから子チップに電力を供給するパッドの電気的接続が断絶している場合であっても、貼り合わせチップの電気的接続の検査を行うことが可能となる。
【００５４】
なお、本発明の実施の形態３では、前記実施の形態１による貼り合わせチップ検査回路にインダクタンス６１、及び電源回路６２を設けるものについて説明したが、前記実施の形態２による貼り合わせチップ検査回路にインダクタンス６１、及び電源回路６２を設けた場合であっても同様の効果を得ることができる。
【００５５】
（実施の形態４）
次に、本発明の実施の形態４による貼り合わせチップ検査回路について、図６、及び図７を用いて説明する。なお、本発明の実施の形態４による貼り合わせチップ検査回路は、貼り合わせチップ検査回路の子チップ１２の動作電力が、第１の接続用パッド群２１、及び第２の接続用パッド群２２を介して親チップ１１から供給されているものとする。
【００５６】
図６は、本発明の実施の形態４による貼り合わせチップ検査回路の一例を示すブロック図であり、図７は、本発明の実施の形態４による貼り合わせチップ検査回路を有する半導体集積回路装置（貼り合わせチップ）３００の組立横断面図である。なお、本発明の実施の形態４による貼り合わせチップ検査回路は、前記実施の形態１による貼り合わせチップ検査回路に、光電変換素子６３、及び電源回路６４をさらに設けたものであり、他の構成要素については前記実施の形態１による貼り合わせチップ検査回路と同様であるため、説明を省略する。
【００５７】
親チップ１１と子チップ１２との電気的接続が確立されている場合には親チップ１１から子チップ１２に電力が供給され、正常に貼り合わせチップの電気的接続の検査を行なうことができる。しかし、もし親チップ１１から子チップ１２に対して電力供給を行なうパッドの電気的接続が断絶している場合には、子チップ１２に動作電力が供給されないために、貼り合わせチップ検査回路の子チップ１２側が動作せず、貼り合わせチップの電気的接続の検査を行うことができない。
【００５８】
そのため、本発明の実施の形態４による貼り合わせチップ検査回路は、前記実施の形態１で説明した貼り合わせチップ検査回路に、さらに、光電変換素子６３、及び電源回路６４を設け、貼り合わせチップ検査回路による電気的接続の検査時に、光電変換素子６３、及び電源回路６４により生成した電力を子チップ１２に対して供給するものである。
【００５９】
以下に、新たな構成要素である光電変換素子６３、及び電源回路６４について説明する。
光電変換素子６３は、半導体チップの貼り合わせ面の裏側に設けられ、光が印加されることにより、印加された光を電流に変換する。
電源回路６４は、光電変換素子６３により生成された電流を、必要に応じて整流、平滑化し、子チップ１２の演算回路３２の動力電力として供給する。
【００６０】
そして、このように構成された貼り合わせチップ検査回路の動作について以下に説明する。
外部装置から端子接続用パッド群２０を介して、制御回路３１から所定のパターン信号を出力する旨を示す制御入力が入力されると、制御回路３１は、該制御入力に基づいて第１の接続用パッド群２１に出力する信号状態を制御し、第１の接続用パッド群２１に対して、該第１の接続用パッド群２１のパッドと一対一に対応するパッド数と同数のビットからなるパターン信号を出力する。
【００６１】
制御回路３１から順次出力されたパターン信号は、親チップ１１と子チップ１２とを電気的に接続する第１の接続用パッド群２１、及び第２の接続用パッド群２２を介して子チップ１２の演算回路３２に出力される。
【００６２】
この時、子チップ１２を動作させる動作電力は、電源回路６４から供給されたものであり、光電変換素子６３、及び電源回路６４によって生成されたものである。
【００６３】
そして、例えば、制御回路３１から演算回路３２に０００００というパターン信号が出力されたとすると、親チップ１１と子チップ１２との電気的接続が正常である場合には、５ビットの０の排他的論理和の解である０が演算回路３２から出力パッド４２に出力されることとなる。そして、演算回路３２での演算結果である排他的論理和の解０は、出力パッド４２から入力パッド４１を介して出力回路３３に入力され、出力回路３３から外部装置に出力される。
【００６４】
また、制御回路３１から００００１というパターンが出力されると、演算回路３２は４ビットの０と１ビットの１の排他的論理和の解である１を出力パッド４２に出力する。そして、演算回路３２での演算結果である排他的論理和の解１は、出力パッド４２から入力パッド４１を介して出力回路３３に入力され、出力回路３３から外部装置に出力される。
【００６５】
同様に、制御回路３１から、０００１１、００１１１、０１１１１、１１１１１、１１１１０、１１１００、１１０００、１００００というパターン信号が順次出力されると、親チップ１１と子チップ１２間の接続が正常である限り、出力回路３３から出力される演算回路３２の演算結果は、０、１、０、１、０、１、０、１となる。
【００６６】
一方で、親チップ１１と子チップ１２を接続する第１の接続用パッド群２１、第２の接続用パッド群２２間の電気的接続のうち、例えば、制御回路３１から出力されたパターン信号の最下位ビットの信号を接続する一本が断絶している場合には、制御回路３１から、０００００、００００１、０００１１、００１１１、０１１１１、１１１１１、１１１１０、１１１００、１１０００、１００００というパターン信号を順次出力したとしても、演算回路３２へは最下位ビットの変化が伝達されず、演算回路３２に実際に入力されるパターン信号は、０００００、０００００、０００１０、００１１０、０１１１０、１１１１０、１１１１０、１１１００、１１０００、１００００となり、最終的に出力される演算回路３２の演算結果は０、０、１、０、１、０、０、１、０、１になる。
【００６７】
このとき、制御回路３１から最下位ビットのみが異なるパターン信号（例えば、０００００と００００１）を出力させた場合、出力回路３３から出力される演算回路３２による演算結果は、常に同じ値（ここでは、０）となり、最下位ビットの変化が伝達していないことを容易に判断することができる。なお、親チップ１１と子チップ１２とを接続する他の１以上のパッドの電気的接続が断絶している場合であっても、同様に、制御回路３１から出力されるパターン信号と演算回路３２による演算結果とに基づいて検査を行なうことにより、容易に不良箇所を特定することが可能である。
【００６８】
このように、本発明の実施の形態４による貼り合わせチップ検査回路によれば、光電変換素子、及び電源回路を設け、貼り合わせチップ検査回路による電気的接続の検査時に、光電変換素子、及び電源回路により生成した電力を子チップに対して供給することにより、親チップから子チップに電力を供給するパッドの電気的接続が断絶している場合であっても、貼り合わせチップの電気的接続の検査を行うことが可能となる。
【００６９】
なお、本発明の実施の形態４では、前記実施の形態１による貼り合わせチップ検査回路に光電変換素子６３、及び電源回路６４を設けるものについて説明したが、前記実施の形態２による貼り合わせチップ検査回路に光電変換素子６３、及び電源回路６４を設けた場合であっても同様の効果を得ることができる。
【００７０】
（実施の形態５）
次に、本発明の実施の形態５による貼り合わせチップ検査回路について、図８を用いて説明する。なお、本発明の実施の形態５による貼り合わせチップ検査回路は、貼り合わせチップ検査回路の子チップ１２の動作電力が、第１の接続用パッド群２１、及び第２の接続用パッド群２２を介して親チップ１１から供給されているものとする。
【００７１】
図８は、本発明の実施の形態５による貼り合わせチップ検査回路の一例を示すブロック図である。なお、本発明の実施の形態５による貼り合わせチップ検査回路は、前記実施の形態１による貼り合わせチップ検査回路に、電源ダイオード群６５、接地ダイオード群６６、及び電源回路６７をさらに設けたものであり、他の構成要素については前記実施の形態１による貼り合わせチップ検査回路と同様であるため、説明を省略する。
【００７２】
親チップ１１と子チップ１２との電気的接続が確立されている場合には親チップ１１から子チップ１２に電力が供給され、正常に貼り合わせチップの電気的接続の検査を行なうことができる。しかし、もし親チップ１１から子チップ１２に対して電力供給を行なうパッドの電気的接続が断絶している場合には、子チップ１２に動作電力が供給されないために、貼り合わせチップ検査回路の子チップ１２側が動作せず、貼り合わせチップの電気的接続の検査を行うことができない。
【００７３】
そのため、本発明の実施の形態５による貼り合わせチップ検査回路は、前記実施の形態１で説明した貼り合わせチップ検査回路に、さらに、電源ダイオード群６５、接地ダイオード群６６、及び電源回路６７を設け、貼り合わせチップ検査回路による電気的接続の検査時に、電源ダイオード群６５、接地ダイオード群６６、及び電源回路６７により生成した電力を子チップ１２に対して供給するものである。
【００７４】
以下に、新たな構成要素である電源ダイオード群６５、接地ダイオード群６６、及び電源回路６７について説明する。
電源ダイオード群６５は、アノードが第２の接続用パッド群２２に接続され、カソードが電源回路６７に共通接続されており、第２の接続用パッド群２２から出力される信号がハイレベル（以下、電源レベルと称する）の期間、該電源レベルを電源回路６７に出力する。
【００７５】
接地ダイオード群６６は、アノードが電源回路６７に共通接続され、カソードが前記第２の接続用パッド群に接続されており、第２の接続用パッド群２２から出力される信号がロウレベル（以下、接地レベルと称する）の期間、電源回路６７から接地レベルを出力する。
【００７６】
電源回路６７は、電源ダイオード群６５、及び接地ダイオ―ド群６６によって第２の接続用パッド２２に入力されたパターン信号から奪った電流を入力とし、必要に応じて整流、平滑化して、子チップ１２の演算回路３２の動力電力として供給する。
【００７７】
そして、このように構成された貼り合わせチップ検査回路の動作について以下に説明する。
外部装置から端子接続用パッド群２０を介して、制御回路３１から所定のパターン信号を出力する旨を示す制御入力が入力されると、制御回路３１は、該制御入力に基づいて第１の接続用パッド群２１に出力する信号状態を制御し、第１の接続用パッド群２１に対して、該第１の接続用パッド群２１のパッドと一対一に対応するパッド数と同数のビットからなるパターン信号を出力する。なお、本発明の実施の形態３では、貼り合わせチップの電気的接続の検査時に子チップ１２の動作電力を電源回路６７から供給するため、制御回路から、少なくとも０と１を１つずつ含むパターン信号を出力させる。
【００７８】
制御回路３１から順次出力されたパターン信号は、親チップ１１と子チップ１２とを電気的に接続する第１の接続用パッド群２１、及び第２の接続用パッド群２２を介して子チップ１２の演算回路３２に出力される。
【００７９】
この時、子チップ１２を動作させる動作電力は、電源回路６７から供給されたものであり、電源ダイオード群６５、接地ダイオード群６６、及び電源回路６７によって生成されるものである。
【００８０】
そして、例えば、制御回路３１から演算回路３２に００００１というパターン信号が出力されたとすると、親チップ１１と子チップ１２との電気的接続が正常である場合には、演算回路３２は４ビットの０と１ビットの１の排他的論理和の解である１を出力パッド４２に出力されることとなる。そして、演算回路３２での演算結果である排他的論理和の解１は、出力パッド４２から入力パッド４１を介して出力回路３３に入力され、出力回路３３から外部装置に出力される。
【００８１】
また、制御回路３１から０００１１というパターンが出力されると、演算回路３２は３ビットの０と２ビットの１の排他的論理和の解である０を出力パッド４２に出力する。そして、演算回路３２での演算結果である排他的論理和の解１は、出力パッド４２から入力パッド４１を介して出力回路３３に入力され、出力回路３３から外部装置に出力される。
【００８２】
同様に、制御回路３１から、００１１１、０１１１１、０００１０、００１１０、０１１１０、１１１１０というパターン信号が順次出力されると、親チップ１１と子チップ１２間の接続が正常である限り、出力回路３３から出力される演算回路３２の演算結果は、１、０、１、０、１、０となる。
【００８３】
一方で、親チップ１１と子チップ１２を接続する第１の接続用パッド群２１、第２の接続用パッド群２２間の電気的接続のうち、例えば、制御回路３１から出力されたパターン信号の最下位ビットの信号を接続する一本が断絶している場合には、制御回路３１から、００００１、０００１１、００１１１、０１１１１、１１１１０、１１１００、１１０００、１００００というパターン信号を順次出力したとしても、演算回路３２へは最下位ビットの変化が伝達されず、演算回路３２に実際に入力されるパターン信号は、０００００、０００１０、００１１０、０１１１０、１１１１０、１１１００、１１０００、１００００となり、最終的に出力される演算回路３２の演算結果は０、１、０、１、０、１、０、１になる。
【００８４】
このとき、制御回路３１から最下位ビットのみが異なるパターン信号（例えば、１１０００と１１００１）を出力させた場合、出力回路３３から出力される演算回路３２による演算結果は、常に同じ値（ここでは、０）となり、最下位ビットの変化が伝達していないことを容易に判断することができる。なお、親チップ１１と子チップ１２とを接続する他の１以上のパッドの電気的接続が断絶している場合であっても、同様に、制御回路３１から出力されるパターン信号と演算回路３２による演算結果とに基づいて検査を行なうことにより、容易に不良箇所を特定することが可能である。
【００８５】
このように、本発明の実施の形態５による貼り合わせチップ検査回路によれば、電源ダイオード群、接地ダイオード群、及び電源回路を設け、貼り合わせチップ検査回路による電気的接続の検査時に、電源ダイオード群、接地ダイオード群、及び電源回路により生成した電力を子チップに対して供給することにより、親チップから子チップに電力を供給するパッドの電気的接続が断絶している場合であっても、貼り合わせチップの電気的接続の検査を行うことが可能となる。
【００８６】
なお、本発明の実施の形態５では、前記実施の形態１による貼り合わせチップ検査回路に電源ダイオード群６５、接地ダイオード群６６、及び電源回路６７を設けるものについて説明したが、前記実施の形態２による貼り合わせチップ検査回路に電源ダイオード群６５、接地ダイオード群６６、及び電源回路６７を設けた場合であっても同様の効果を得ることができる。
【００８７】
また、前実施の形態５による貼り合わせチップ検査回路では、接地ダイオード群６６を設けて接地を行なうようにしたが、電源回路６７自体を貼り合わせチップの接地電位に接続することにより、接地ダイオードを省略するようにしてもよい。
【００８８】
【発明の効果】
以上説明したように、本発明の請求項１に記載の貼り合わせチップ検査回路によれば、外部から入力される制御信号に基づいてパターン信号を接続用パッド群を介して子チップに出力する制御回路を、一の半導体チップに備えるとともに、前記パターン信号に対する一意に定まった演算結果を出力パッドを介して親チップに出力する演算回路を、他の一の半導体チップに備えたことにより、半導体集積回路チップを貼り合わせた状態で、前記制御回路から出力されるパターン信号と、前記演算回路での演算結果とに基づいて半導体集積回路チップ間の電気的接続を容易に検査することが可能となる。
【００８９】
また、本発明の請求項２に記載の貼り合わせチップ検査回路によれば、演算回路から出力回路への演算結果の出力をパッドを介してではなく、発光素子と受光素子を用いて行なうことにより、発光素子、受光素子間の電気的接続に関する問題が発生することがないため、第１の接続用パッド群、第２の接続用パッド群間に生じている電気的接続の不良箇所を容易に特定することが可能となる効果が得られる。
【００９０】
また、本発明の請求項３に記載の貼り合わせチップ検査回路によれば、インダクタンス、及び電源回路を設け、貼り合わせチップ検査回路による電気的接続の検査時に、インダクタンス、及び電源回路により生成した電力を子チップに対して供給することにより、親チップから子チップに電力を供給するパッドの電気的接続が断絶している場合であっても、貼り合わせチップの電気的接続の検査を行うことが可能となる効果が得られる。
【００９１】
また、本発明の請求項４に記載の貼り合わせチップ検査回路によれば、光電変換素子、及び電源回路を設け、貼り合わせチップ検査回路による電気的接続の検査時に、光電変換素子、及び電源回路により生成した電力を子チップに対して供給することにより、親チップから子チップに電力を供給するパッドの電気的接続が断絶している場合であっても、貼り合わせチップの電気的接続の検査を行うことが可能となる効果が得られる。
【００９２】
また、本発明の請求項５に記載の貼り合わせチップ検査回路によれば、電源ダイオード群、接地ダイオード群、及び電源回路を設け、貼り合わせチップ検査回路による電気的接続の検査時に、電源ダイオード群、接地ダイオード群、及び電源回路により生成した電力を子チップに対して供給することにより、親チップから子チップに電力を供給するパッドの電気的接続が断絶している場合であっても、貼り合わせチップの電気的接続の検査を行うことが可能となる効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による貼り合わせチップ検査回路の一例を示すブロック図である。
【図２】本発明の実施の形態１による貼り合わせチップ検査回路の組立横断面図である。
【図３】本発明の実施の形態２による貼り合わせチップ検査回路の一例を示すブロック図である。
【図４】本発明の実施の形態２による貼り合わせチップ検査回路の組立横断面図である。
【図５】本発明の実施の形態３による貼り合わせチップ検査回路の一例を示すブロック図である。
【図６】本発明の実施の形態４による貼り合わせチップ検査回路の一例を示すブロック図である。
【図７】本発明の実施の形態４による貼り合わせチップ検査回路の組立横断面図である。
【図８】本発明の実施の形態５による貼り合わせチップ検査回路の一例を示すブロック図である。
【符号の説明】
１１　親チップ
１２　子チップ
２０　端子接続用パッド群
２１　親チップ側接続用パッド群
２２　子チップ側接続用パッド群
３１　制御回路
３２　演算回路
３３　出力回路
４１　入力パッド
４２　出力パッド
５１　受光素子
５２　発光素子
６１　インダクタンス
６２　電源回路
６３　光電変換素子
６４　電源回路
６５　電源ダイオード群
６６　接地ダイオード群
６７　電源回路
【図１】
2004020550.tif 000003
【図２】
2004020550.tif 000004
【図３】
2004020550.tif 000005
【図４】
2004020550.tif 000006
【図５】
2004020550.tif 000007
【図６】
2004020550.tif 000008
【図７】
2004020550.tif 000009
【図８】
2004020550.tif 000010