(57)【要約】【課題】ＣＭＯＳ論理回路において、複数のｎＭＯＳトランジスタを直列接続した回路の基板効果による出力遅延時間の変動を抑える半導体集積回路を提供する。【解決手段】電源端子１１および接地端子１２間に直列接続された出力部３０および入力部２０を備える。入力部２０は、直列接続されたｎＭＯＳ２１−２３および２５−２７を含む並列接続された論理部を有し、第１差動入力端子１３−１４および第２差動入力端子１６−１５を、これら論理部のｎＭＯＳのゲートに逆接続関係で接続する。出力部３０には、差動出力端子１７−１８が接続されている。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
それぞれ第１および第２差動入力信号が入力される第１および第２差動入力端子を有する入力部および該入力部の出力側に接続される出力部が電源端子および接地端子間に直列接続され、前記出力部から前記入力部の論理結果の差動出力信号が出力されるＣＭＯＳトランジスタによる半導体集積回路において、
前記入力部は、それぞれ直列接続された複数のｎＭＯＳトランジスタを含む並列の論理部により構成され、前記第１および第２差動入力端子は、前記論理部の前記ｎＭＯＳトランジスタのゲートに逆の接続関係で接続されることを特徴とする半導体集積回路。
【請求項２】
前記入力部の前記各論理部は、ソースが接地された第１および第２ｎＭＯＳトランジスタと、前記第１ｎＭＯＳトランジスタのドレインにソースが接続された第３および第４ｎＭＯＳトランジスタとを含み、前記第２および第４ｎＭＯＳトランジスタのドレインを相互接続することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記入力部の前記各論理部は、ソースが接地された第１ｎＭＯＳトランジスタおよび該第１ｎＭＯＳトランジスタのドレインにソースが共通接続された第２および第３ｎＭＯＳトランジスタよりなる２対の差動回路により構成されることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記出力部は、１対のｐＭＯＳトランジスタおよび該１対のｐＭＯＳトランジスタに直列接続された１対のｎＭＯＳトランジスタにより構成されることを特徴とする請求項１、２又は３に記載の半導体集積回路。
【請求項５】
前記第１および第２差動入力端子に入力された２差動入力信号のＮＡＮＤ出力を前記差動出力端子から出力するＮＡＮＤ回路又はＮＯＲ回路であることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項６】
前記第１および第２差動入力端子に入力された２差動入力信号の論理出力を、前記差動出力端子から出力するＥｘ−ＯＲ又はＥｘ−ＮＯＲ回路であることを特徴とする請求項１又は３に記載の半導体集積回路。
【請求項７】
前記入力部の複数のｎＭＯＳトランジスタは、実質的に同一サイズであることを特徴とする請求項１乃至６の何れかに記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関し、特に複数のｐＭＯＳトランジスタと複数のｎＭＯＳトランジスタを使用して論理ゲート回路を構成するＣＭＯＳ半導体集積回路に関する。
【０００２】
【従来の技術】
低消費電力および高集積度等の種々の利点のために、ＡＮＤ、ＮＡＮＤ、ＯＲおよびＮＯＲ回路等の各種の論理回路は、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、特にＰチャンネルＭＯＳトランジスタ（以下、ｐＭＯＳという）およびＮチャンネルＭＯＳトランジスタ（以下、ｎＭＯＳという）を含むＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭＯＳ又は相補ＭＯＳ）トランジスタにより構成されるのが一般的である。
【０００３】
斯かる技術分野における従来技術は、例えば特開平２−３０９８１５号公報の「多入力ＣＭＯＳゲート回路」、特開平３−１５７０１６号公報の「半導体集積回路」および特開平７−１３１３３５号公報の「多入力論理ゲート回路」等に開示されている。
【０００４】
図４は、典型的なＣＭＯＳ論理回路による半導体集積回路である２入力ＮＡＮＤ回路の回路図を示す。このＮＡＮＤ回路１００は、第１入力端子１０１、第２入力端子１０２および出力端子１０９を有する。このＮＡＮＤ回路１００は、電源ＶＤＤおよび接地（ＧＮＤ）間にそれぞれ直列接続された１個のｐＭＯＳ１０３および２個のｎＭＯＳ１０７−１０８と、１個のｐＭＯＳ１０４および２個のｎＭＯＳ１０５−１０６とにより構成される。
【０００５】
この２入力ＮＡＮＤ回路１００において、第１入力端子１０１は、ｐＭＯＳ１０４のゲートとｎＭＯＳ１０８および１０５のゲートに接続されている。一方、第２入力端子１０２は、ｐＭＯＳ１０３のゲートとｎＭＯＳ１０６および１０７のゲートに接続されている。また、出力端子１０９は、ｐＭＯＳ１０３−１０４およびｎＭＯＳ１０７−１０５の共通接続点に接続されている。また、ｐＭＯＳ１０３−１０４は、同一サイズであり、ｎＭＯＳ１０５〜１０８も同一サイズである。
【０００６】
次に、図５は、図４に示す半導体集積回路であるＮＡＮＤ回路１００の動作説明図である。図５において、（ａ）は第１入力端子１０１の信号、（ｂ）は第２入力端子１０２の信号および（ｃ）は出力端子１０９の信号である。図５の左側に示す如く、第１入力端子１０１の第１入力信号（図５（ａ）参照）が「１」又は高レベルであり、第２入力端子１０２の第２入力信号（図５（ｂ）参照）が「０」→「１」、即ち低レベルから高レベルへ変わったとき、出力端子１０９の出力信号（図５（ｃ）参照）は「１」→「０」に変化する。図５（ｃ）に示の如く、この出力信号が変化する出力遅延時間ｔｐｄ＿ｂ１は、ｎＭＯＳ１０８がオフからオンになる時間とｎＭＯＳ１０５がオフからオンになる時間で決まる。一方、図５の右側に示す如く、第２入力端子１０２の第２入力信号が「１」であり、第１入力端子１０１の第１入力信号が「０」→「１」に変わったとき、出力端子１０９の出力信号は、「１」から「０」に変化する。この出力信号が変化する出力遅延時間ｔｐｄ＿ｂ２　は、ｎＭＯＳ１０７がオフからオンになる時間とｎＭＯＳ１０６がオフからオンになる時間で決まる。
【０００７】
ここで、ｎＭＯＳ１０７−１０８が直列接続されているので、ｎＭＯＳ１０７の閾値電圧は、基板バイアス効果（以下、基板効果という）によりｎＭＯＳ１０８の閾値電圧より高くなる。また、ｎＭＯＳ１０５−１０６は直列接続されているので、ｎＭＯＳ１０５の閾値電圧は、基板効果によりｎＭＯＳ１０６の閾値電圧より高くなる。一方、ｎＭＯＳ１０７と１０５は同じであり、ｎＭＯＳ１０８と１０６も同じであるため、上述した出力遅延時間ｔｐｄ＿ｂ１とｔｐｄ＿ｂ２は同じである。即ち、変化する入力信号が第１入力端子１０１の第１入力信号か第２入力端子１０２の第２入力信号かにより、出力遅延時間は変わらない。
【０００８】
しかし、入力信号および出力信号を、種々の理由で差動型にしたい場合がある。図６は、差動型の従来の半導体集積回路による２入力ＮＡＮＤ回路の回路図である。このＮＡＮＤ回路２００は、第１差動入力端子２０３−２０４（入出力端子については、正および負の順に記載する、以下同様）、第２差動入力端子２０５−２０６および差動出力端子２０７−２０８を有する。また、この２入力差動型ＮＡＮＤ回路２００は、電源ＶＤＤ端子２０１および接地（ＧＮＤ）端子２０２間に接続された２個のｐＭＯＳ２１１、２１３および６個のｎＭＯＳ２１２、２１４、２２１〜２２４により構成される。
【０００９】
第１差動入力端子２０３、２０４は、それぞれｎＭＯＳ２２１、２２２のゲートに接続されている。第２差動入力端子２０５、２０６は、それぞれｎＭＯＳ２２３、２２４のゲートに接続されている。電源ＶＤＤ端子２０１は、ｐＭＯＳ２１１、２１３のソースおよびｎＭＯＳ２１２、２１４のゲートに接続されている。また、差動出力端子２０７および２０８は、それぞれｐＭＯＳ２１１とｎＭＯＳ２１２のドレインおよびｐＭＯＳ２１３とｎＭＯＳ２１４のドレインに接続されている。ｐＭＯＳ２１１および２１３のゲートは、それぞれｎＭＯＳ２１４および２１２のソースに接続されている。接地端子２０２は、ｎＭＯＳ２２３および２２４のソースに接続されている。ｎＭＯＳ２２２および２２４のドレインは、ｎＭＯＳ２１４のソースに接続されている。また、ｎＭＯＳ２２３のドレインは、ｎＭＯＳ２２１および２２２のソースに接続され、ｎＭＯＳ２２１のドレインは、ｎＭＯＳ２１２のソースに接続されている。
【００１０】
次に、図７は、図６に示す差動型ＮＡＮＤ回路２００の動作説明図である。図７において、（ａ）は第１差動入力端子２０３−２０４の第１差動入力信号、（ｂ）は第２差動入力端子２０５−２０６の第２差動入力信号および（ｃ）は差動出力端子２０７−２０８の差動出力信号を示す。先ず、第１差動入力端子２０３−２０４の第１差動入力信号が、それぞれ「１」および「０」のとき、第２差動入力端子２０５−２０６の入力信号が、それぞれ「０」→「１」および「１」→「０」に変化する場合について検討する。このとき、出力端子２０７−２０８の出力信号は、それぞれ「１」→「０」および「０」→「１」に変化する。この出力信号が変化する出力遅延時間ｔｐｄ＿ｃ１（図７（ｃ）参照）は、ｎＭＯＳ２２３がオフからオンに切り替わる時間で決まる。
【００１１】
次に、第２差動入力端子２０５−２０６の第２入力信号が、それぞれ「１」および「０」のとき、第１差動入力端子２０３−２０４の第１差動入力信号が「０」から「１」に変化した場合を検討する。このとき、出力端子２０７−２０８の出力信号は、「１」から「０」に変化する。この出力信号が変化する出力遅延時間ｔｐｄ＿ｃ２（図７（ｃ）参照）は、ｎＭＯＳ２２１がオフからオンに切り替わる時間で決まる。
【００１２】
ここで、ｎＭＯＳ２２１および２２３は直列接続されているため、出力遅延時間ｔｐｄ＿ｃ１とｔｐｄ＿ｃ２とは異なることになる。これは、ｎＭＯＳ２２１の閾値電圧が、上述した基板効果によりｎＭＯＳ２２３の閾値電圧より高くなるためである。従って、第１差動入力端子２０３−２０４の第１差動入力信号又は第２差動入力端子２０５−２０６の第２差動入力信号の変化により、出力遅延時間が変化し、両入力端子は均等でない。
【００１３】
【発明が解決しようとする課題】
上述の如く、直列接続されたｎＭＯＳを含む従来の半導体集積回路では、基板効果により、２入力信号の何れが変化するかにより出力遅延時間が変動し、特性が劣化する。
【００１４】
【発明の目的】
本発明は、従来技術の上述した課題に鑑みなされたものであり、直列接続されたｎＭＯＳを含む場合に、基板効果により出力遅延時間の変動を抑えることが可能な半導体集積回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
前述の課題を解決するため、本発明による半導体集積回路は次のような特徴的な構成を採用している。
【００１６】
（１）それぞれ第１および第２差動入力信号が入力される第１および第２差動入力端子を有する入力部および該入力部の出力側に接続される出力部が電源端子および接地端子間に直列接続され、前記出力部から前記入力部の論理結果の差動出力信号が出力されるＣＭＯＳトランジスタによる半導体集積回路において、
前記入力部は、それぞれ直列接続された複数のｎＭＯＳトランジスタを含む並列の論理部により構成され、前記第１および第２差動入力端子は、前記論理部の前記ｎＭＯＳトランジスタのゲートに逆の接続関係で接続される半導体集積回路。
【００１７】
（２）前記入力部の前記各論理部は、ソースが接地された第１および第２ｎＭＯＳトランジスタと、前記第１ｎＭＯＳトランジスタのドレインにソースが接続された第３および第４ｎＭＯＳトランジスタとを含み、前記第２および第４ｎＭＯＳトランジスタのドレインを相互接続する上記（１）の半導体集積回路。
【００１８】
（３）前記入力部の前記各論理部は、ソースが接地された第１ｎＭＯＳトランジスタおよび該第１ｎＭＯＳトランジスタのドレインにソースが共通接続された第２および第３ｎＭＯＳトランジスタよりなる２対の差動回路により構成される上記（１）の半導体集積回路。
【００１９】
（４）前記出力部は、１対のｐＭＯＳトランジスタおよび該１対のｐＭＯＳトランジスタに直列接続された１対のｎＭＯＳトランジスタにより構成される上記（１）、（２）又は（３）の半導体集積回路。
【００２０】
（５）前記第１および第２差動入力端子に入力された２差動入力信号のＮＡＮＤ出力を前記差動出力端子から出力するＮＡＮＤ回路又はＮＯＲ回路である上記（１）又は（２）の半導体集積回路。
【００２１】
（６）前記第１および第２差動入力端子に入力された２差動入力信号の論理出力を、前記差動出力端子から出力するＥｘ−ＯＲ又はＥｘ−ＮＯＲ回路である上記（１）又は（３）の半導体集積回路。
【００２２】
（７）前記入力部の複数のｎＭＯＳトランジスタは、実質的に同一サイズである上記（１）乃至（６）の何れかの半導体集積回路。
【００２３】
【発明の実施の形態】
以下、本発明による半導体集積回路の好適実施形態の構成および動作を、添付図面を参照して詳細に説明する。
【００２４】
先ず、図１は、本発明による半導体集積回路の第１実施形態の回路図を示す。この半導体集積回路１０は、差動型の２入力ＮＡＮＤ回路であって、第１差動入力端子１３−１４、第２差動入力端子１６−１５、差動出力端子１７−１８および電源（ＶＤＤ）端子１１と接地（ＧＮＤ）端子１２間に直列接続された出力部３０および入力部２０により構成される。
【００２５】
入力部２０は、それぞれ４個のｎＭＯＳ２１〜２４およびｎＭＯＳ２５〜２８よりなる並列接続された同様構成の１対の論理部により構成される。ｎＭＯＳ２１〜２４により構成される入力部２０の第１論理部において、ｎＭＯＳ２３および２４のソースは、接地端子１２に接続されている。ｎＭＯＳ２３のドレインは、ｎＭＯＳ２１および２２のソースに接続されている。一方、ｎＭＯＳ２４のドレインは、後述する出力部３０に接続される。また、ｎＭＯＳ２２と２４のドレインは接続され、さらにこれらのドレインは出力部３０に接続される。そして、第１差動入力端子１３−１４および第２差動入力端子１６−１５は、それぞれｎＭＯＳ２１、２２、２３および２４のゲートに接続されている。
【００２６】
他方、ｎＭＯＳ２５〜２８により構成される入力部２０の第２論理部において、ｎＭＯＳ２７および２８のソースは、接地端子１２に接続されている。ｎＭＯＳ２７のドレインは、ｎＭＯＳ２５および２６のソースに接続されている。ｎＭＯＳ２８のドレインは、ｎＭＯＳ２６のドレインに接続される。また、ｎＭＯＳ２５のドレインを上述したｎＭＯＳ２１のドレインに接続し、ｎＭＯＳ２６および２８のドレインを上述したｎＭＯＳ２２および２４のドレインに接続して、第２論理部は第１論理部と並列に接続される。そして、第１差動入力端子１３−１４および第２差動入力端子１６−１５は、それぞれｎＭＯＳ２７、２８、２５および２６のゲートに接続される。換言すると、第１論理部および第２論理部は、４個のｎＭＯＳを含む同様構成であり、相互に並列接続されている。しかし、入力端子１３〜１６の接続関係は逆であることに注目されたい。また、入力部２０のｎＭＯＳ２１〜２８は、実質的に同一サイズである。
【００２７】
次に、出力部３０について説明する。出力部３０は、２個のｐＭＯＳ３１−３２および２個のｎＭＯＳ３３−３４により構成される。ｐＭＯＳ３１および３２のソースおよびｎＭＯＳ３３−３４のゲートは、電源（ＶＤＤ）端子１１に接続されている。ｐＭＯＳ３１および３２のドレインは、それぞれｎＭＯＳ３３および３４のドレインと差動出力端子１７−１８に接続されている。また、ｎＭＯＳ３３および３４のソースは、それぞれｐＭＯＳ３２および３１のゲートに接続されると共に上述した入力部２０の出力側に接続される。即ち、ｎＭＯＳ３３のソースは、上述した入力部２０のｎＭＯＳ２１および２５のドレインに接続される。また、ｎＭＯＳ３４のソースは、入力部２０のｎＭＯＳ２２、２４、２６および２８のドレインに接続される。
【００２８】
次に、図２に示す動作説明図を参照して、図１に示す本発明による半導体集積回路（又は２入力ＮＡＮＤ回路）１０の動作を説明する。図２において、（ａ）は第１差動入力端子１３−１４の第１差動入力信号、（ｂ）は第２差動入力端子１６−１５の第２差動入力信号および（ｃ）は差動出力端子１７−１８の出力信号を示す。
【００２９】
図２の左端に示す如く、第１差動入力端子１３−１４の第１差動入力信号が、それぞれ「１」および「０」のとき、第２差動入力端子１６−１５の第２差動入力信号が、それぞれ「０」→「１」および「１」→「０」に変化する場合を説明する。このとき、差動出力端子１７−１８の出力信号は、それぞれ「１」→「０」および「０」→「１」に変化する。この出力信号が変化する出力遅延時間ｔｐｄ＿ａ１は、ｎＭＯＳ２３がオフからオンに切り替わる時間（Ｔ２３＿ｏｎ）とｎＭＯＳ２５がオフからオンに切り替わる時間（Ｔ２５＿ｏｎ）で決まる。
【００３０】
次に、図２の中央部に示す如く、第２差動入力端子１６−１５の第２差動入力信号が、それぞれ「１」および「０」のとき、第１差動入力端子１３−１４の第１差動入力信号が、それぞれ「０」→「１」および「１」→「０」に変化する場合を説明する。このとき、差動出力端子１７−１８の出力信号は、図２（ｃ）に示す如く、それぞれ「１」→「０」および「０」→「１」に変化する。この出力信号が変化する出力遅延時間ｔｐｄ＿ａ２は、ｎＭＯＳ２１がオフからオンに切り替わる時間（Ｔ２１＿ｏｎ）とｎＭＯＳ２７がオフからオンに切り替わる時間（Ｔ２７＿ｏｎ）で決まる。
【００３１】
ここで、ｎＭＯＳ２１および２３は直列接続されている。そのため、ｎＭＯＳ２１の閾値電圧は、上述した基板効果によりｎＭＯＳ２３の閾値電圧より高くなる。同様に、ｎＭＯＳ２５および２７も直列接続されている。そのため、ｎＭＯＳ２５の閾値電圧は基板効果によりｎＭＯＳ２７の閾値電圧よりも高くなる。一方、これらｎＭＯＳ２１〜２８を同一サイズに形成すると、上述したＴ２１＿ｏｎおよびＴ２５＿ｏｎは同じであり、またＴ２３＿ｏｎおよびＴ２７＿ｏｎは同じである。従って、上述した出力遅延時間ｔｐｄ＿ａ１およびｔｐｄ＿ａ２は同じになる。換言すると、第１差動入力端子１３−１４および第２差動入力端子１６−１５は、出力信号の出力遅延時間に関して均等である。
【００３２】
次に、図３は、本発明による半導体集積回路の他の実施形態の回路図を示す。この半導体集積回路は、ＣＭＯＳによるＥｘ−ＯＲ（排他論理和回路）である。図１を参照して上述した半導体集積回路の第１実施形態のＮＡＮＤ回路１０と同様に、このＥｘ−ＯＲ回路５０は、電源（ＶＤＤ）端子５１および接地（ＧＮＤ）端子５２間に直列接続された入力部６０および出力部８０、第１差動入力端子５３−５４、第２差動入力端子５６−５５および差動出力端子５７−５８を有する。また、入力部６０が並列接続された第１および第２論理部を有する点でも、上述したＮＡＮＤ回路１０と同様である。
【００３３】
入力部６０の左半分の第１論理部は、６個のｎＭＯＳ６１〜６６により構成される。これら６個のｎＭＯＳ６１〜６６は、２個の並列接続された差動トランジスタ対を構成する。即ち、ｎＭＯＳ６１−６２のソースを共通にｎＭＯＳ６３のドレインに接続し、ｎＭＯＳ６３のソースを接地端子５２に接続している。同様に、ｎＭＯＳ６４−６５のソースをｎＭＯＳ６６のドレインに共通接続し、ｎＭＯＳ６６のソースを接地端子５２に接続している。
【００３４】
入力部６０の第１論理部の両差動トランジスタ対は、相互に並列接続される。即ち、ｎＭＯＳ６１および６４のドレインを共通接続し、ｎＭＯＳ６２および６５のドレインを共通接続して後述する出力部８０と直列接続する。また、第１差動入力端子５３−５４は、それぞれｎＭＯＳ６３および６６のゲートに接続される。第２差動入力端子５６−５５は、それぞれｎＭＯＳ６２−６４のゲートおよびｎＭＯＳ６１−６５のゲートに共通接続される。
【００３５】
また、入力部６０の右半分の第２論理部は、上述した第１論理部と同様に、並列接続された２個の差動トランジスタ対により構成され、上述した第１論理部の差動トランジスタ対と並列接続される。即ち、ｎＭＯＳ７１〜７３およびｎＭＯＳ７４〜７６がそれぞれ差動トランジスタ対を構成する。ｎＭＯＳ７１−７２のソースをｎＭＯＳ７３のドレインに共通接続し、ｎＭＯＳ７３のソースを接地端子５２に接続する。ｎＭＯＳ７４−７５のソースをｎＭＯＳ７６のドレインに共通接続し、ｎＭＯＳ７６のソースを接地端子５２に接続する。
【００３６】
ここで、ｎＭＯＳ７１および７４のドレインを、ｎＭＯＳ６１および６４のドレインと共通接続する。ｎＭＯＳ７２および７５のドレインを、ｎＭＯＳ６２および６５のどレインと共通接続する。しかし、第１差動入力端子５３−５４および第２差動入力端子５６−５５と第２論理部のｎＭＯＳのゲートへの接続は、上述した第１論理部のｎＭＯＳのゲートへの接続とは逆接続関係である。即ち、第１差動入力端５３−５４は、それぞれｎＭＯＳ７２−７４およびｎＭＯＳ７１−７５のゲートに接続される。一方、第２差動入力端子５６−５５は、それぞれｎＭＯＳ７６および７３のゲートに接続される。
【００３７】
他方、出力部８０の構成は、上述した第１実施形態のＮＡＮＤ回路１０の出力部３０と同様である。即ち、１対のｐＭＯＳ８１−８２および１対のｎＭＯＳ８３−８４を含んでいる。ｐＭＯＳ８１−８２のソースおよびｎＭＯＳ８３−８４のゲートを電源（ＶＤＤ）端子に接続する。ｐＭＯＳ８１のドレインおよびｎＭＯＳ８３のソースを出力端子５７に接続し、ｐＭＯＳ８２のドレインおよびｎＭＯＳ８４のソースを出力端子５８に接続する。また、ｎＭＯＳ８３および８４のドレインを、それぞれｐＭＯＳ８２および８１のゲートに接続すると共に、上述した入力部６０に直列接続する。即ち、ｎＭＯＳ８３のドレインを入力部６０のｎＭＯＳ６１、６４、７１、７４のドレインに接続する。また、ｎＭＯＳ８４のドレインをｎＭＯＳ６２、６５、７２、７５のドレインに接続する。これによりＥｘ−ＯＲ回路５０を形成する。
【００３８】
図３に示す本発明による半導体集積回路の第２実施形態であるＥｘ−ＯＲ回路５０は、入力端子５３又は５６の何れか一方のみが「１」（従って、入力端子５４又は５５が「０」）のとき、差動出力端子５７および５８の出力信号が、それぞれ「１」および「０」となる。（その他の場合には、差動出力端子５７−５８の出力信号は、それぞれ「０」および「１」である。）また、第１作動入力端子５３−５４の第１入力信号又は第２差動入力端子５６−５５の第２入力信号が変化した場合の、差動出力端子５７−５８の出力信号の変化の出力遅延時間は、上述の第１実施形態のＮＡＮＤ回路１０の場合と同様に等しい。即ち、直列接続されたｎＭＯＳの上述した基板効果による閾値電圧の違いによる出力遅延時間差を排除可能である。
【００３９】
以上、本発明による半導体集積回路の好適実施形態であるＮＡＮＤ回路およびＥｘ−ＯＲ回路の構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。例えば、上述した第１実施形態では、入力端子および出力端子を入れ替えることによりＮＯＲ回路を得ることが可能である。また、上述した第２実施形態では、出力端子を入れ替えることによりＥｘ−ＮＯＲ回路を得ることが可能である。
【００４０】
【発明の効果】
以上の説明から理解される如く、本発明の半導体集積回路によると、次の如き実用上の顕著な効果を得ることが可能である。即ち、入力端子によらず、出力遅延時間の変動を抑えることが可能である。その理由は、直列接続されたｎＭＯＳトランジスタ又はｐＭＯＳトランジスタ群と、これらトランジスタ群と同じ構成並列接続し、入力端子とゲート間の接続関係を逆にした構成を有する入力部を備えるためである。
【図面の簡単な説明】
【図１】本発明による半導体集積回路の第１実施形態（ＮＡＮＤ回路）の回路図である。
【図２】図１に示す半導体集積回路の動作説明図である。
【図３】本発明による半導体集積回路の第２実施形態（Ｅｘ−ＯＲ回路）の回路図である。
【図４】従来のＮＡＮＤ回路の回路図である。
【図５】図４に示すＮＡＮＤ回路の動作説明図である。
【図６】従来の差動型ＮＡＮＤ回路の回路図である。
【図７】図６に示す差動型ＮＡＮＤ回路の動作説明図である。
【符号の説明】
１０、５０　半導体集積回路
１１、５１　電源端子
１２、５２　接地端子
２０、６０　入力部
３０、８０　出力部
１３−１４、５３−５４　第１差動入力端子
１６−１５、５６−５５　第２差動入力端子
１７−１８、５７−５８　差動出力端子
２１〜２８、３３、３４、６１〜６６、７１〜７６，８３、８４　ｎＭＯＳ
３１、３２、８１、８２　ｐＭＯＳ
【図１】
2004140483.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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