(57)【要約】　　　（修正有）【課題】起動時のオーバーシュートとアンダーシュートを抑制する基準電圧発生回路を提供する。【解決手段】ＰＷＭ方式の電源装置に用いられ、出力電圧と基準電位との電位差を出力する誤差アンプ２１１と、定電流源Ｉｃ０に接続されアンプ２１１の出力対応電流をＩｃ０から引き抜く出力制御用トランジスタＱ０と、Ｉｃ０とＱ０との差対応電流を流す出力トランジスタＱ２と、Ｑ２に流れる電流を電圧に変換する電流−電圧変換手段Ｒ２１と、アンプ２１１とＩｃ０とＱ０の間に接続された位相補償用容量Ｃ０とを備え、Ｒ２１の出力電圧がアンプ２１１にフィードバックされ一定電圧が出力されるように構成された基準電圧発生回路２１において、電源電圧の立上り時にＱ２に流れる電流を検出し該電流に応じた電流をアンプ２１１の出力点に供給してアンプ２１１の出力電位の一時的な降下を抑制する電流供給手段２１２を設ける。【選択図】　図１
2004140936.tif 000002
【特許請求の範囲】
【請求項１】
電圧変換用トランスと、該トランスの１次側コイルと直列に接続されたスイッチ素子と、該スイッチ素子をオン、オフ制御する制御回路と、前記電圧変換用トランスの２次側コイルに流れる電流を整流し平滑する整流平滑回路とを備え、前記スイッチ素子をパルス幅変調方式で制御して１次側コイルに流れる電流をスイッチングして２次側コイルに変換された電圧を出力する電源装置であって、
前記電圧変換用トランスの１次側電圧のレベルが所定のレベルよりも低いか否かを基準電圧発生回路で発生された電圧に基づいて判定し、前記１次側電圧が所定のレベルよりも低い場合に前記スイッチ素子のオン時間が所定以上長くならないように制御する低入力保護回路を備え、
前記基準電圧発生回路は、電源電圧の立上り時に出力電圧のオーバーシュートが所定レベル以下になるように構成されていることを特徴とする電源装置。
【請求項２】
前記低入力保護回路は、前記１次側電圧が所定のレベルよりも低い場合に前記スイッチ素子の制御信号の出力を禁止させることを特徴とする請求項１に記載の電源装置。
【請求項３】
前記基準電圧発生回路の出力の立上りタイミングを遅延させる遅延回路を備え、前記低入力保護回路は、前記遅延回路の出力によって、前記基準電圧発生回路の出力立上り直後における前記１次側電圧が所定のレベルよりも低いか否かの判定が一時的に禁止されるように構成されていることを特徴とする請求項１または２に記載の電源装置。
【請求項４】
前記低入力保護回路は、ヒステリシス特性を有するように構成されていることを特徴とする請求項１〜３のいずれかに記載の電源装置。
【請求項５】
前記電圧変換用トランスの２次側の電圧を検出する電圧検出回路を備え、該電圧検出回路により検出された電圧レベルが前記制御回路に供給され、出力電圧のレベルに応じて前記スイッチ素子のオン時間が前記制御回路により制御されるように構成されていることを特徴とする請求項１〜４のいずれかに記載の電源装置。
【請求項６】
出力電圧と基準となる電位との電位差に応じた電圧を出力する誤差アンプと、定電流源に接続され前記誤差アンプの出力電圧に応じた電流を前記定電流源から引き抜く出力制御用トランジスタと、前記定電流源の電流と前記出力制御用トランジスタの電流との差電流に応じた電流を流す出力トランジスタと、該出力トランジスタに流れる電流を電圧に変換して出力する電流−電圧変換手段と、前記定電流源と前記出力制御用トランジスタの接続点と前記誤差アンプの出力点との間に接続された位相補償用容量とを備え、前記電流−電圧変換手段の出力電圧が前記誤差アンプにフィードバックされて一定の電圧が出力されるように構成された基準電圧発生回路であって、電源電圧の立上り時に前記出力トランジスタに流れる電流を検出し該検出電流に応じた電流を前記誤差アンプの出力点に供給して該誤差アンプの出力電位の一時的な降下を抑制する電流供給手段を有する基準電圧発生回路を備えてなることを特徴とする半導体集積回路。
【請求項７】
電源電圧の立上り時に前記誤差アンプの出力点の電位が所定のレベル以上にならないようにクランプする電圧クランプ手段を有することを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記電圧クランプ手段は、前記電流供給手段から前記誤差アンプの出力点に電流を供給する経路の途中に挿入された整流素子であることを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
前記電流供給手段と前記電圧クランプ手段との間に、所定以上の電流が流れないように電流を制御する電流制限手段が設けられていることを特徴とする請求項７または８に記載の半導体集積回路。
【請求項１０】
電圧変換用トランスと、該トランスの１次側コイルと直列に接続されたスイッチ素子と、前記電圧変換用トランスの２次側コイルに流れる電流を整流し平滑する整流平滑回路とを備え、前記スイッチ素子をパルス幅変調方式で制御して１次側コイルに流れる電流をスイッチングして２次側コイルに変換された電圧を出力する電源装置に使用され、前記スイッチ素子をオン、オフ制御する信号を生成する電源制御用半導体集積回路であって、
前記電圧変換用トランスの１次側電圧のレベルが所定のレベルよりも低いか否かを基準電圧発生回路で発生された電圧に基づいて判定し、前記１次側電圧が所定のレベルよりも低い場合に前記スイッチ素子のオン時間が所定以上長くならないように制御する低入力保護回路を備え、
前記基準電圧発生回路は、出力電圧と基準となる電位との電位差に応じた電圧を出力する誤差アンプと、定電流源に接続され前記誤差アンプの出力電圧に応じた電流を前記定電流源から引き抜く出力制御用トランジスタと、前記定電流源の電流と前記出力制御用トランジスタの電流との差電流に応じた電流を流す出力トランジスタと、該出力トランジスタに流れる電流を電圧に変換して出力する電流−電圧変換手段と、前記定電流源と前記出力制御用トランジスタの接続点と前記誤差アンプの出力点との間に接続された位相補償用容量と、電源電圧の立上り時に前記出力トランジスタに流れる電流を検出し該検出電流に応じた電流を前記誤差アンプの出力点に供給して該誤差アンプの出力電位の一時的な降下を抑制する電流供給手段とを備え、前記電流−電圧変換手段の出力電圧が前記誤差アンプにフィードバックされて一定の電圧を出力し、電源電圧の立上り時に出力電圧のオーバーシュートが所定レベル以下になるように構成されていることを特徴とする電源制御用半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源制御用半導体集積回路および電源装置さらには電源制御用半導体集積回路に内蔵される基準電圧発生回路における電源立上り時のオーバーシュートの低減に適用して有効な技術に関し、特にスイッチングレギュレータ方式のＡＣ−ＤＣコンバータやＤＣ−ＤＣコンバータを構成する電源制御用半導体集積回路に内蔵される基準電圧発生回路に利用して有効な技術に関する。
【０００２】
【従来の技術】
従来、商用のＡＣ電源からＤＣ電源を得る方式して、ＡＣ電源からの交流をダイオードブリッジからなる整流回路で整流して平滑コンデンサで平滑し、この平滑された電圧をトランスの１次側コイルに供給して、該１次側コイルと直列に接続されたトランジスタをＰＷＭ信号で制御してトランスの２次側コイルに電流を流し、２次側の整流回路と平滑コンデンサで所望の直流電圧を発生させるようにしたスイッチングレギュレータ方式がある。
【０００３】
図１５には、スイッチングレギュレータ方式のＡＣ−ＤＣコンバータの構成例を示す。図１５において、１１はＡＣ電源１０からの交流を整流するダイオードブリッジからなる整流回路、Ｃ１は１次側の平滑コンデンサ、２０はＰＷＭ制御用ＩＣ、ＱｐはＰＷＭ制御用ＩＣ２０によりオン、オフ制御されるパワーＭＯＳＦＥＴ、Ｔ１は電圧変換用トランス、Ｃ２は２次側の平滑用コンデンサ、３０は出力電圧監視回路、ＰＣはホトカプラである。
【０００４】
図１５のＡＣ−ＤＣコンバータは、出力電圧監視回路３０により検出された出力電圧レベルがホトカプラＰＣを介してＰＷＭ制御用ＩＣのフィードバック端子ＦＢに入力され、コンパレータ２５により所定の周波数の三角波と比較される。このコンパレータ２５によって、出力電圧が下がるとパワーＭＯＳＦＥＴ　Ｑｐをオン、オフする出力制御信号ＰＯＵＴのパルス幅が広くされ、出力電圧が上がるとパワーＭＯＳＦＥＴ　Ｑｐをオン、オフする出力制御信号のパルス幅が狭くされることにより、トランスの１次側コイルに流れる電流が制御され、２次側コイルに所望の直流電圧が発生される。
【０００５】
ところで、図１５に示すＡＣ−ＤＣコンバータは、１次側の平滑電圧ＶＢ＋が極端に低い状態になるとパワーＭＯＳＦＥＴ　Ｑ０がオンされる時間が長くなり、トランスＴ１の１次側コイルに流れる電流が多くなる。コイルは飽和電流を超えると急減にインダクタンスが低下するため、１次側の平滑電圧ＶＢ＋が極端に低くなるとパワーＭＯＳＦＥＴ　Ｑｐに過度のストレスが与えられ破壊されるおそれがある。そこで、ＰＷＭ制御用ＩＣ２０に低入力保護回路２２を設け、１次側の平滑電圧ＶＢ＋を抵抗Ｒ１，Ｒ２で分割した電圧ＶＢＲを低入力保護回路２２に入力して、１次側の平滑電圧ＶＢ＋が所定レベル以下に下がったときはパワーＭＯＳＦＥＴ　Ｑｐの制御パルスを通過させるＡＮＤゲートＧ１を遮断してパワーＭＯＳＦＥＴ　Ｑｐがオンされないようにする保護機能が設けられている。
【０００６】
そして、低入力保護回路２２には１次側の平滑電圧ＶＢ＋が所定レベル以下に下がったか否か検出するための比較電圧として基準電圧発生回路２１で発生された基準電圧が用いられている。また、基準電圧発生回路２１は外部から制御用ＩＣに入力されるオン／オフ信号ＯＮ／ＯＦＦや補助電源装置から供給されるＤＣ１４Ｖのような直流電圧ＶＣＣを監視する電源電圧監視回路２３からの検出信号により動作を開始したり停止したりするようにされており、基準電圧発生回路２１が起動されて所定のレベルまで達するまでは低入力保護回路２２が正常に機能することができない。そこで、遅延回路２４を設けて基準電圧発生回路２１の起動後一定時間は低入力保護回路２２の動作を禁止することが行なわれる。さらに、低入力保護回路２２のチャタリングを防止するため、低入力保護回路２２はヒステリシス特性を有するように構成される。
【０００７】
【発明が解決しようとする課題】
従来のＰＷＭ制御用ＩＣ２０に設けられている基準電圧発生回路は、起動時にオーバーシュートとアンダーシュートを生じるため、遅延回路２４による禁止期間が短いと基準電圧のアンダーシュートにより低入力保護回路２２が誤動作してその出力がハイレベルに変化して、平滑電圧ＶＢ＋が本来パワーＭＯＳＦＥＴ　Ｑｐをオフさせなければならないような低い状態でパワーＭＯＳＦＥＴ　Ｑｐをオンさせてしまうという不具合がある。
【０００８】
基準電圧発生回路２１の起動時に低入力保護回路２２への入力電圧ＶＢＲが所定のレベル（Ｖｒｅｆ／２）よりも低い場合における図１５の低入力保護回路２２の動作を、図１６のタイムチャートを用いて説明する。ＩＣのオン／オフ信号ＯＮ／ＯＦＦがロウレベルからハイレベルに立ち上がると基準電圧発生回路２１が起動され、基準電圧Ｖｒｅｆが徐々に増加し始める（タイミングｔ１）。すると、これに応じて低入力保護回路２２内のコンパレータの比較電圧（Ｖｒｅｆ／２）も徐々に増加する。比較電圧ＶＣＭＰ（＝Ｖｒｅｆ／２）がある程度高くなるまでは低入力保護回路２２への入力電圧ＶＢＲの方が高いのでそのままではコンパレータの出力ＯＵＴＣＭＰが反転してしまうが、図１５の回路では遅延回路２４の出力により低入力保護回路２２の動作が禁止されるため、コンパレータの出力ＯＵＴＣＭＰは反転しない。
【０００９】
基準電圧Ｖｒｅｆはオーバーシュートした後減少に転ずる（タイミングｔ２）。そして、基準電圧Ｖｒｅｆがアンダーシュートを起し、比較電圧ＶＣＭＰが入力電圧ＶＢＲよりも低くなると、この時点では遅延回路２４による低入力保護回路２２の動作禁止が解除されているため、コンパレータの出力ＯＵＴＣＭＰが反転しハイレベルに変化する（タイミングｔ３）。すると、低入力保護回路２２のヒステリシス特性により入力電圧ＶＢＲが見かけ上、ΔＶＨＹＳだけ高くなる。そのため、その後基準電圧Ｖｒｅｆおよび比較電圧ＶＣＭＰが上昇に転じてもコンパレータの出力ＯＵＴＣＭＰが反転してロウレベルに変化することはない。
【００１０】
図１６（ｇ）には、基準電圧Ｖｒｅｆがオーバーシュートしない場合の比較電圧ＶＣＭＰと低入力保護回路２２への入力電圧ＶＢＲの波形が示されている。この場合、比較電圧ＶＣＭＰが低入力保護回路２２への入力電圧ＶＢＲよりも低い間は遅延回路２４の出力により低入力保護回路２２の動作が禁止されるので、コンパレータの出力ＯＵＴＣＭＰは反転しない。また、低入力保護回路２２の動作禁止が解除されても、その時点では入力電圧ＶＢＲは比較電圧ＶＣＭＰよりも低いのでコンパレータの出力ＯＵＴＣＭＰは反転しない。
【００１１】
なお、基準電圧発生回路の動作開始時のオーバーシュートを減少させる技術としては、基準電圧発生回路内の差動増幅回路の出力を起動時に所定電位に固定するダイオードを設けるようにした発明がある（例えば、特許文献１参照）。
【００１２】
【特許文献１】
特開平７−３３４２５４号公報
【００１３】
しかしながら、上記先願発明の基準電圧発生回路においては、回路の定常動作を妨げないようにするためには、所定電位として定常状態での差動増幅回路の出力の中点以下の電位を選択しなければならないので、所定電位から中点電位に遷移する間にオーバーシュートが発生することとなるため、完全にオーバーシュートを抑制することはできない。また、ダイオードで所定電位に固定するにはダイオードのアノード端子に定電位を与えなくてはならないが、その定電位を発生するために別途回路が必要になり、その回路の形式によっては回路が複雑かつ大規模になるおそれがある。
【００１４】
この発明の目的は、起動時における基準電圧のオーバーシュートおよびアンダーシュートを抑制することができる基準電圧発生回路を備えた半導体集積回路を提供することにある。
【００１５】
この発明の他の目的は、比較的簡単な回路の追加により起動時に基準電圧がオーバーシュートおよびアンダーシュートを起さない基準電圧発生回路を備えた半導体集積回路を提供することにある。
【００１６】
この発明の他の目的は、スイッチングレギュレータ方式の電源装置に使用されるスイッチング制御用ＩＣ内部に設けられる基準電圧発生回路により発生される基準電圧のオーバーシュートとアンダーシュートを防止して低入力保護回路が誤動作を起さないようにすることにある。
【００１７】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【００１８】
【課題を解決するための手段】
本発明は、ＰＷＭ（パルス幅変調）方式の電源装置を構成する電源制御用ＩＣのような半導体集積回路に用いられ、出力電圧と基準となる電位との電位差に応じた電圧を出力する誤差アンプと、定電流源に接続され前記誤差アンプの出力電圧に応じた電流を前記定電流源から引き抜く出力制御用トランジスタと、前記定電流源の電流と前記出力制御用トランジスタの電流との差電流に応じた電流を流す出力トランジスタと、該出力トランジスタに流れる電流を電圧に変換して出力する電流−電圧変換手段と、前記誤差アンプの出力点と前記定電流源と前記出力制御用トランジスタの接続点との間に接続された位相補償用容量とを備え、前記電流−電圧変換手段の出力電圧が前記誤差アンプにフィードバックされて一定の電圧が出力されるように構成された基準電圧発生回路において、電源電圧の立上り時に前記出力トランジスタに流れる電流を検出し該検出電流に応じた電流を前記誤差アンプの出力点に供給して該誤差アンプの出力電位の一時的な降下を抑制する電流供給手段を設けるようにしたものである。
【００１９】
上記した手段によれば、起動時における基準電圧のオーバーシュートおよびアンダーシュートを抑制することができ、これによりかかる基準電圧発生回路と該基準電圧発生回路で発生される基準電圧に基づいて入力電圧のレベルを検出して入力電圧レベルが低い場合にはコイルに流れる電流をスイッチングする素子を制御する信号の出力を禁止する低入力保護回路とを備えた電源制御用半導体集積回路にあっては、低入力保護回路が誤動作を起こすのを防止することができる。
【００２０】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００２１】
図１は、本発明に係る基準電圧発生回路の一実施形態を示す。図１において、２１１は発生した基準電圧Ｖｒｅｆの出力端子ＯＵＴと接地電位点との間に直列に接続された抵抗Ｒ２１，Ｒ２２（抵抗比３：１）により分割された電圧（Ｖｒｅｆ／４）を非反転入力端子に、またバンドギャップ回路のような定電圧回路から供給される。例えば１．２５Ｖのような定電圧を反転入力端子にそれぞれ受け、それらの電位差に応じた電圧を出力する誤差アンプである。
【００２２】
この実施例の基準電圧発生回路は、電源電圧端子Ｖｃｃと接地電位点との間に定電流源Ｉｃ０と直列に接続された出力制御用トランジスタＱ０のベース端子に上記誤差アンプ２１１の出力電圧が印加され、該トランジスタＱ０には誤差アンプ２１１の出力電圧に応じた電流が流される。定電流源Ｉｃ０とトランジスタＱ０の接続ノードＮ１にはコレクタ端子が電源電圧端子Ｖｃｃに接続されたトランジスタＱ１のベース端子が接続され、このトランジスタＱ１のコレクタ電流が抵抗Ｒ２３を介して上記誤差アンプ２１１に動作電流として供給される。トランジスタＱ１のエミッタ端子には、電源電圧端子Ｖｃｃと出力端子ＯＵＴとの間に接続されたトランジスタＱ２のベース端子が接続されている。
【００２３】
上記トランジスタＱ０のベース・コレクタ間には発振を防止する位相補償用の容量Ｃ０が接続されているとともに、出力端子ＯＵＴと接地電位点との間には発生される基準電圧を安定化させる容量Ｃｒｅｆが接続されている。この安定化容量Ｃｒｅｆは半導体集積回路上に形成される容量に比べて大きな容量値のもの（例えば１μＦ）が使用されるため、電源制御用ＩＣのような半導体集積回路の外付け素子として接続される。トランジスタＱ０と並列に接続されているスイッチＳＷ０は起動用のスイッチであり、このスイッチＳＷ０がオフされると基準電圧発生回路が起動される。スイッチＳＷ０は、図１５の電源制御用ＩＣでは、ＩＣのオン・オフ信号ＯＮ／ＯＦＦと電源電圧監視回路２３からの検出信号を入力とするＮＡＮＤゲートＧ２の出力信号によって制御される。
【００２４】
さらに、この実施例の基準電圧発生回路においては、上記トランジスタＱ２に流れるコレクタ電流を検出する電流検出回路２１２が設けられており、この電流検出回路２１２により検出された電流に応じた電流を誤差アンプ２１１の出力端子と出力制御用トランジスタＱ０のベース端子との接続ノードＮ０に供給して、位相補償用の容量Ｃ０を充電するように構成されている。
【００２５】
以下、図１の基準電圧発生回路の動作を説明する。
【００２６】
電源電圧Ｖｃｃが立ち上がっている定常状態では、出力電圧Ｖｒｅｆが高くなると誤差アンプ２１１の出力電圧が上昇してトランジスタＱ０のコレクタ電流が増加し、その分トランジスタＱ１のベース電流が減少してトランジスタＱ１，Ｑ２のコレクタ電流が減少することにより、出力電圧Ｖｒｅｆが下がる。また、定常状態で出力電圧Ｖｒｅｆが低くなると誤差アンプ２１１の出力電圧が低下してトランジスタＱ０のコレクタ電流が減少し、その分トランジスタＱ１のベース電流が増加してトランジスタＱ１，Ｑ２のコレクタ電流が増加することにより、出力電圧Ｖｒｅｆが上がる。これにより、出力電圧Ｖｒｅｆが一定に保たれる。
【００２７】
次に、図１の基準電圧発生回路の起動時の動作を電流検出回路２１２がない場合と、ある場合に分けて説明する。
【００２８】
電流検出回路２１２がない場合、スイッチＳＷ０がオフされて基準電圧発生回路が起動されると、位相補償用容量Ｃ０を介して誤差アンプ２１１とトランジスタＱ０のベース端子との接続ノードＮ０がプリチャージされ、出力制御用トランジスタＱ０のベース電圧ＶＢ０が急激に立ち上がることによってトランジスタＱ０にコレクタ電流が流れ始める。これに応じて、定電流源Ｉｃ０の電流の一部がトランジスタＱ１のベースに流れ込み、出力電圧Ｖｒｅｆおよびそれを抵抗分割した誤差アンプ２１１の入力電圧ＶＩＮＰがゆっくりと上昇を始める（図２の符号Ｔ１の期間）。なお、このときのプリチャージによって立ち上げられるノードＮ０の電位が定常状態での誤差アンプ２１１の出力のほぼ中点になるように回路の定数が設定されている。
【００２９】
そして、出力電圧Ｖｒｅｆが誤差アンプ２１１が動作可能なレベルまで高くなる（図２のタイミングｔ１）と誤差アンプ２１１が動作を開始するが、このとき入力電圧ＶＩＮＰはまだ誤差アンプ２１１の反転入力端子の入力である定電圧１．２５Ｖに達していないため、誤差アンプ２１１は出力をロウレベルにするように動作する。これによってノードＮ０の電荷が引き抜かれるため、出力制御用トランジスタＱ０の入力電圧ＶＢ０は徐々に下がり始める（図２の符号Ｔ２の期間）。このとき電圧ＶＢ０の降下速度は、誤差アンプの引抜き電流と位相補償用容量Ｃ０の時定数によって決まり、ほぼ一定である。入力電圧ＶＢ０が下がるとトランジスタＱ０のコレクタ電流が減るためトランジスタＱ１のベース電流が増加し出力電圧Ｖｒｅｆはさらに上昇を続ける。
【００３０】
その後、出力電圧Ｖｒｅｆが５Ｖを超える（図２のタイミングｔ２）と、誤差アンプ２１１の出力が反転するため、位相補償用容量Ｃ０が充電され出力制御用トランジスタＱ０の入力電圧ＶＢ０は徐々に上がり始める（図２の符号Ｔ３の期間）。このとき電圧ＶＢ０の上昇速度は、誤差アンプの吐出し電流と位相補償用容量Ｃ０の時定数によって決まり、ほぼ一定である。入力電圧ＶＢ０が上がるとトランジスタＱ０のコレクタ電流が増えるためトランジスタＱ１のベース電流が減少し出力電圧Ｖｒｅｆの上昇速度を鈍らせようとするが、この時点ではノードＮ０の電位ＶＢ０は定常状態での中点に達していないので、出力電圧Ｖｒｅｆはさらに上昇を続ける。これがオーバーシュートの原因である。
【００３１】
その後、ノードＮ０の電位ＶＢ０が定常状態での中点に達すると出力電圧Ｖｒｅｆの上昇が止まる（図２のタイミングｔ３）。そして、Ｖｒｅｆが下がり始め５Ｖまで下がると誤差アンプ２１１の出力が反転する（図２のタイミングｔ４）。そのため、位相補償用容量Ｃ０が放電され出力制御用トランジスタＱ０の入力電圧ＶＢ０は徐々に下がり始める（図２の符号Ｔ４の期間）。ところが、この時点ではＱ０の入力電圧ＶＢ０は定常状態での中点よりもまだ高いため、トランジスタＱ０の電流を定常時よりも多く流して出力電圧Ｖｒｅｆをさらに下げようと働き、Ｖｒｅｆが下降を続ける（図２の符号Ｔ５の期間）。これがアンダーシュートの原因である。上記のようにオーバーシュートとアンダーシュートを繰り返してノードＮ０の電位ＶＢ０は定常状態での中点に徐々に近づいて安定する。
【００３２】
図３には、電流検出回路２１２がある場合の各部の電位の変化の様子が示されている。電流検出回路２１２がある場合、スイッチＳＷ０がオフされて基準電圧発生回路が起動されると、位相補償用容量Ｃ０を介して誤差アンプ２１１とトランジスタＱ０のベース端子との接続ノードＮ０がプリチャージされ、出力制御用トランジスタＱ０のベース電圧ＶＢ０が急激に立ち上がることによってトランジスタＱ０にコレクタ電流が流れ始める。これに応じて、定電流源Ｉｃ０の電流の一部がトランジスタＱ１のベースに流れ込み、出力電圧Ｖｒｅｆおよびそれを抵抗分割した誤差アンプ２１１の入力電圧ＶＩＮＰがゆっくりと上昇を始める（図３の符号Ｔ１の期間）。
【００３３】
そして、出力電圧Ｖｒｅｆが誤差アンプ２１１が動作可能なレベルまで高くなる（図３のタイミングｔ１）と誤差アンプ２１１が動作を開始するが、このとき入力電圧ＶＩＮＰはまだ誤差アンプ２１１の反転入力端子の入力である定電圧１．２５Ｖに達していないため、誤差アンプ２１１は出力をロウレベルにするように動作する。これによってノードＮ０の電荷が引き抜こうとするが、電流検出回路２１２がトランジスタＱ２に流れる電流を検出してそれに応じた電流をノードＮ０へ向って流し込む（図２の符号Ｔ２の期間）。なお、このとき誤差アンプ２１１が引き抜く電流と電流検出回路２１２がノードＮ０へ流し込む電流がほぼ同じになるよう回路の定数が設定されている。これによって、ノードＮ０の電位すなわち出力制御用トランジスタＱ０の入力電圧ＶＢ０がほぼ一定（定常状態での中点）に保たれる。
【００３４】
その後、出力電圧Ｖｒｅｆが５Ｖに達する（図３のタイミングｔ２）と、誤差アンプ２１１の出力が反転して位相補償用容量Ｃ０が充電され出力制御用トランジスタＱ０の入力電圧ＶＢ０が上がり、トランジスタＱ０のコレクタ電流が増えてトランジスタＱ１のベース電流が減少し、出力電圧Ｖｒｅｆの上昇を停止させる。そして、出力電圧Ｖｒｅｆが５Ｖよりも低くなると、誤差アンプ２１１の出力が反転して位相補償用容量Ｃ０が放電され出力制御用トランジスタＱ０の入力電圧ＶＢ０が下がり、トランジスタＱ０のコレクタ電流が減少してトランジスタＱ１のベース電流が増加し、出力電圧Ｖｒｅｆの降下を停止させる。これによって、出力電圧Ｖｒｅｆはほぼ一定に保たれ、オーバーシュートとアンダーシュートの発生が防止される。
【００３５】
図４には、電流検出回路２１２がない場合とある場合における実施例の基準電圧発生回路の出力の立上り特性の実測結果を示す。このうち（Ａ）は電流検出回路２１２がない場合の出力の立上り特性、（Ｂ）は電流検出回路２１２がある場合の出力の立上り特性である。図４より、電流検出回路を設けた基準電圧発生回路ではオーバーシュートとアンダーシュートの発生をほぼ完全に抑えることができることが分かる。
【００３６】
ところで、電流検出回路２１２がない場合、基準電圧発生回路の出力のオーバーシュートは出力端子に接続される安定化容量Ｃｒｅｆの容量値に依存する。図５に基準電圧発生回路のオーバーシュートの大きさと安定化容量Ｃｒｅｆの容量値との関係を示す。図において、◆印は電流検出回路２１２を設けない基準電圧発生回路において安定化容量Ｃｒｅｆの容量値を変化させたときのオーバーシュートの大きさを、また■印は電流検出回路２１２を設けた基準電圧発生回路において安定化容量Ｃｒｅｆの容量値を変化させたときのオーバーシュートの大きさをそれぞれ示す。
【００３７】
図５より、電流検出回路２１２を設けた実施例の基準電圧発生回路は安定化容量Ｃｒｅｆの容量値に関わらずオーバーシュートをほぼ「０」に抑えることができることが分かる。なお、図５において、電流検出回路２１２を設けない基準電圧発生回路では安定化容量Ｃｒｅｆの容量値が１μＦ以下では容量値に比例してオーバーシュートが大きくなっているのは、Ｃｒｅｆの容量値が大きいほど図２における出力電圧Ｖｒｅｆの立上りが遅く位相補償用容量Ｃ０を充放電させる期間Ｔ２，Ｔ３が長くなるためである。一方、安定化容量Ｃｒｅｆの容量値が１μＦを超えると容量値が大きいほどオーバーシュートが小さくなるのは、位相補償用容量Ｃ０を充電させる期間Ｔ２が長くなっても出力制御用トランジスタＱ０の入力電圧ＶＢ０はある一定レベル以下には下がらない一方、安定化容量Ｃｒｅｆの容量値がある程度大きいと安定化容量Ｃｒｅｆがロウパスフィルタとして作用してオーバーシュートを抑える働きが大きくなるためである。
【００３８】
従って、基準電圧発生回路の出力のオーバーシュートを抑えるには、安定化容量Ｃｒｅｆの容量値を大きくすることも１つの対策であるが、容量値が１μＦを超えるような容量素子は半導体集積回路に比較してそのチップサイズが相対的に大きく、電源装置の小型化を妨げる要因となる。そのため、本実施例の基準電圧発生回路のように、回路自身でオーバーシュートを抑えることができれば、電流検出回路の追加に伴うチップサイズの増大は外付け容量の容量値の増加に比べてはるかに少なくすることができるので、電源装置の小型化を達成する上では極めて有効である。
【００３９】
図６には、図１の基準電圧発生回路の具体的な回路構成例を示す。図６において、図１と同一もしくは相当する部分には同一の符号が付されている。例えば、図６において、一点鎖線２１１で囲まれた部分は図１における誤差アンプ２１１に相当する部分、一点鎖線２１２で囲まれた部分は図１における電流検出回路２１２に相当する部分、一点鎖線２１３で囲まれた部分は図１における出力制御用トランジスタＱ０に相当する出力制御回路である。
【００４０】
図６の実施例では、誤差アンプ２１１はトランジスタＱ１０〜Ｑ１３からなるバンドギャップ回路と定電流用トランジスタＱ１４とにより構成され、電流検出回路２１２は図１の出力トランジスタＱ２と並列に接続され同一のベース電圧が印加されたトランジスタＱ２１とコレクタ抵抗Ｒ７とトランジスタＱ２１のコレクタ電圧をベースに受けるＰＮＰトランジスタＱ２２とＱ２２のエミッタとコレクタに接続された抵抗Ｒ８，Ｒ９とから構成されている。また、出力制御回路２１３は、誤差アンプ部２１１からの出力を非反転入力端子に受けるアンプ２１３ａと、該アンプに動作電流を流す定電流用トランジスタＱ１５と、定電流源Ｉｃ０と直列に接続され前記アンプ２１３ａの出力をベースに受けるトランジスタＱ０ａとから構成されている。定電流用トランジスタＱ１４，Ｑ１５を設けることにより、出力電圧Ｖｒｅｆがある所定のレベル（例えば２．６１２Ｖ）に達するまでバンドギャップ回路とアンプ２１３ａが動作を開始しないようにして出力電圧Ｖｒｅｆの立上りが遅くならないようにされる。
【００４１】
バンドギャップ回路は、ＰＮＰトランジスタＱ１２，Ｑ１３とＮＰＮトランジスタＱ１０，Ｑ１１を有し、トランジスタＱ１２とＱ１３はカレントミラー接続され、これらのトランジスタＱ１２，Ｑ１３のエミッタには抵抗Ｒ１２，Ｒ１３が接続されている。また、トランジスタＱ１０とＱ１１は抵抗Ｒ１４を介して互いにベース同士が接続され、Ｑ１１のベースに出力電圧Ｖｒｅｆを抵抗Ｒ２１，Ｒ２２で分割した電圧ＶＢＧが印加されている。さらに、トランジスタＱ１０のエミッタは抵抗Ｒ１１および抵抗Ｒ１５を介して、またトランジスタＱ１１のエミッタは直接抵抗Ｒ１５を介して接地点に接続されている。
【００４２】
トランジスタＱ１２とＱ１３はカレントミラーを構成しているため、定電流用トランジスタＱ１４から動作電流が供給され、トランジスタＱ１０に流れるコレクタ電流Ｉ０とトランジスタＱ１１に流れるコレクタ電流Ｉ１が等しくなり、回路が安定するように構成されている。具体的には、定常状態（ＶＰ＝１．３６Ｖ）では、入力電圧ＶＢＧが高くなるとトランジスタＱ１１のコレクタ電流が増加し、Ｑ１２の電流が減少して出力電圧ＶＰが高くなりアンプ２１３ａの出力が上昇してトランジスタＱ０ａの電流が多くなり、その分トランジスタＱ１のベース電流が減少してトランジスタＱ２のコレクタ電流が減少して出力電圧Ｖｒｅｆが下がり、入力電圧ＶＢＧが低くなるようにフィードバックがかかる。入力電圧ＶＢＧが低くなったときは上記とは逆の動作により入力電圧ＶＢＧが高くなるようにフィードバックがかかる。
【００４３】
この実施例では、抵抗Ｒ１２，Ｒ１３は１０ｋΩ、抵抗Ｒ１１は４．６６ｋΩ、抵抗Ｒ１４は２４ｋΩ、抵抗Ｒ１５は２７．５ｋΩのような抵抗値に設定される。また、トランジスタＱ１０はＱ１１の６倍のエミッタサイズになるように設計されている。これにより、図６のバンドギャップ回路は定電流用トランジスタＱ１４を介して動作電流が供給されフィードバックがかかっている定常状態では、入力電圧ＶＢＧが次式（１）で表わされるような値で一定になるように動作する。なお、ＶＢＥ１はトランジスタＱ１０，Ｑ１１のベース・エミッタ間電圧である。
ＶＢＧ＝（２Ｒ１５／Ｒ１１）・（ｋＴ／ｑ）・ｌｎ６＋ＶＢＥ１　……（１）
【００４４】
上式で、ＶＢＥ１＝０．７Ｖ、ｋＴ／ｑ＝０．０２６とすると、Ｒ１５／Ｒ１１＝２７．５／４．６６、ｌｎ６≒０．１７９２であるので、ＶＢＧ≒１．２５Ｖとなる。言い換えると、本実施例のバンドギャップ回路は、定常状態ではトランジスタＱ１０のエミッタと抵抗Ｒ１１との接続ノードが１．２５Ｖのような定電位となり、この定電位と入力電位ＶＢＧとの差に応じた電圧を出力する誤差アンプとして動作する。なお、図６の誤差アンプは一例であって、１．２５Ｖのような定電圧を生成する定電圧回路とエミッタ結合の差動トランジスタを有する差動アンプとを使用しても良い。
【００４５】
さらに、この実施例回路では、上記定電流用トランジスタＱ１５のエミッタと出力用トランジスタＱ１のベースとの間に接続されたトランジスタＱ４１と、出力用トランジスタＱ２のエミッタと出力端子ＯＵＴとの間に接続された抵抗Ｒ６とからなり、前記バンドギャップ回路とアンプ２１３ａに過大な電流が流されないように保護する過電流保護回路２１４、および前記過電流保護用トランジスタＱ４１のエミッタと前記出力制御回路２１３の入力ノードＮ０との間に直列形態に接続されたトランジスタＱ５１，Ｑ５２と抵抗Ｒ１０とからなりアンプ２１３ａの入力電圧ＶＰ（図１のＶＢ０に相当）をクランプする電圧クランプ回路２１５が設けられている。
【００４６】
電圧クランプ回路２１５を構成するトランジスタＱ５１はそのコレクタとベースとが結合されて逆方向ダイオードとして作用し、トランジスタＱ５２はそのベース端子に電流検出回路２１２を構成するトランジスタＱ２２のコレクタ電圧が印加されて順方向ダイオードとして作用しトランジスタＱ２１により検出された電流に応じた電流を位相補償用容量Ｃ０に流し込む機能を有する。
【００４７】
なお、トランジスタＱ５１，Ｑ５２と抵抗Ｒ１０とからなる実施例のような電圧クランプ回路の代わりに、トランジスタＱ２２と抵抗Ｒ９との接続ノードと出力制御回路２１３の入力ノードとの間にダイオードを接続して出力制御回路２１３の入力ノードと接地点との間にツェナーダイオードを接続するようにしても、電圧ＶＰの最大レベルをクランプすることができる。ただし、ツェナーダイオードで３．３Ｖのような所望のクランプ電圧を生成しようとすると製造プロセスが複雑になるが、実施例のようなクランプ回路を使用することにより、抵抗Ｒ１０の抵抗値を調整することによって容易にクランプ電位を所望の値に設定することができるようになる。
【００４８】
図７には、出力制御回路２１３を構成するアンプ２１３ａの具体的な回路例を示す。同図に示されているように、アンプ２１３ａは、定電流用トランジスタＱ１５と直列に接続され誤差アンプ２１１からの出力電圧をベースに受けるＰＮＰトランジスタＱ３０と、Ｑ３０のコレクタ電圧をベースに受けるトランジスタＱ３１と、Ｑ３１のエミッタと接地点との間に直列に接続された抵抗Ｒ３１，Ｒ３２，トランジスタＱ３２および抵抗Ｒ３３と、前記抵抗Ｒ３２，トランジスタＱ３２および抵抗Ｒ３３と並列に接続された抵抗Ｒ３４およびトランジスタＱ３３とから構成され、トランジスタＱ３３はそのコレクタとベースが結合され、トランジスタＱ３２のベースにはＱ３３のベース電圧と同一の電圧が印加されている。また、トランジスタＱ３２はＱ３３の６倍のエミッタサイズになるように設計されている。
【００４９】
これにより、アンプ２１３ａは、定常状態ではトランジスタＱ３１のエミッタと抵抗Ｒ３１との接続ノードの電位ＶＮは、次式
ＶＮ＝（Ｒ３４＋２Ｒ３１）／Ｒ３３×ｋＴ／ｑ×ｌｎ６＋ＶＢＥＱ３３
で表わされるような定電位となる。ここで、抵抗Ｒ３１とＲ３２とＲ３４を２２ｋΩ、抵抗Ｒ３３を４．６６ｋΩとおくことにより、ＶＮは１．３６Ｖのような定電位となり、アンプ２１３ａは、この定電位ＶＮと入力電位ＶＰとの差に応じた電圧を出力する誤差アンプとして動作する。なお、図７のアンプは一例であって、１．３６Ｖのような定電圧を生成する定電圧回路とエミッタ結合の差動トランジスタを有する差動アンプとを使用しても良い。
【００５０】
以下、図６の回路の動作を、電流検出回路２１２および電圧クランプ回路２１５がないと仮定した場合と、ある場合とに分けて説明する。図８には電流検出回路２１２および電圧クランプ回路２１５がないと仮定した場合の動作波形が、また、図９には電流検出回路２１２および電圧クランプ回路２１５を有する実施例の回路の動作波形が示されている。
【００５１】
スイッチＳＷ０がオフされると、それまでスイッチＳＷ０に流れていた定電流源Ｉｃ０の電流の一部がトランジスタＱ１のベースに流されて外付け容量Ｃｒｅｆをチャージしながら出力電圧Ｖｒｅｆが上昇し始める。このときのチャージ電流Ｉｃｈｇは、トランジスタＱ２のベース・エミッタ間電圧ＶＢＥＱ２＝０．７Ｖ、抵抗Ｒ６の抵抗値Ｒ６を７Ωとすると、次式（２）
Ｉｃｈｇ＝ＶＢＥＱ８／Ｒ６　……（２）
より、Ｉｃｈｇ＝０．７／７＝１００ｍＡとなる。
【００５２】
一方、電流検出回路２１２および電圧クランプ回路２１５がない場合、スイッチＳＷ０がオフされると位相補償用容量Ｃ０に向って瞬間的な電流が流れて、出力制御回路２１３の入力電位ＶＰが定常状態での中点電位近くまで一気に持ち上げられる。その後、出力電圧Ｖｒｅｆの上昇に伴いトランジスタＱ１０にコレクタ電流が流れ始める（Ｑ１４はオフ）ため、出力電位ＶＰは下降する（図８のタイミングｔ１１）。
【００５３】
このようにしてＶＰが下降、Ｖｒｅｆが上昇してＶｒｅｆ＝（ＶＰ＋ＶＢＥ）≒２．７Ｖまで達すると、定電流用トランジスタＱ１４とＱ１５に電流が流れ始め、トランジスタＱ３１（図７）のベースにバイアス電流が供給されるため、出力制御回路２１３がアクティブな状態になり、出力制御回路２１３の入力電位ＶＰは中点電位（約１．３６Ｖ）まで引き下げられる（図８のタイミングｔ１２）。
【００５４】
このとき、誤差アンプ２１１内のトランジスタＱ１１〜Ｑ１３が瞬時にオンしてＱ１０のコレクタ電流Ｉ０とＱ１１のコレクタ電流Ｉ１がＩ０＝Ｉ１の関係になればＶＰは中点電位を保つことができるため出力のオーバーシュートは回避できるが、外付け容量Ｃｒｅｆがあるためそれを充電することで生じる遅延分だけ、トランジスタＱ１１〜Ｑ１３がオンする時間が遅れ、その間にＶＰがΔＶＰだけ降下する（図８の期間Ｔ１１）。そして、このように出力制御回路２１３の入力電位ＶＰがΔＶＰだけ低くなるとこれを中点電位まで回復させるまでに、位相補償用容量Ｃ０の時定数によって決まる遅延（図８の期間Ｔ１２）が生じ、その間にＶｒｅｆはさらに上昇を続けてオーバーシュートが発生する。
【００５５】
ここで、出力制御回路２１３の入力電位ＶＰの電圧降下ΔＶＰについてより詳しく考察する。なお、説明を簡単にするためここでは定電流用トランジスタＱ１４がオンされる前にトランジスタＱ１０に流れるコレクタ電流は無視する。
【００５６】
図１０は誤差アンプ（バンドギャップ回路）の入力電圧ＶＢＧの変化に対するトランジスタＱ１０，Ｑ１１のコレクタ電流Ｉ０，Ｉ１の変化の様子を示す。Ｉ０，Ｉ１の立上りはそれぞれ極めて直線的であるため、ここではＶＢＧ＝ＶＢＧ’（＝１．２５Ｖ）で交差する一次関数とみなす。先ず、トランジスタＱ１１のコレクタ電流Ｉ１は、ＶＢＧ＝ＶＢＥＱ１１＋Ｒ１５・（Ｉ０＋Ｉ１）としてＶＢＧ＝ＶＢＧ’の近傍においては、Ｉ１＝Ｉ０が成り立つことより、
Ｉ１＝（ＶＢＧ−ＶＢＥＱ１１）／２Ｒ１５　……（３）
で表わされる。同様に、ＶＢＧ＝ＶＢＥＱ１０＋Ｉ０・Ｒ１１＋Ｒ１５・（Ｉ０＋Ｉ１）より、Ｉ０は、
Ｉ０＝（ＶＢＧ−ＶＢＥＱ１０）／（Ｒ１１＋２Ｒ１５）　……（４）
となる。
【００５７】
次に、図１０において、各直線と横軸との交点を求める。トランジスタＱ１１のベース・エミッタ間電圧ＶＢＥＱ１１を０．７Ｖとすると、Ｉ１の直線の横軸との交点は、式（３）において、Ｉ１＝０とおくことにより、ＶＢＧ＝ＶＢＥＱ１１＝０．７Ｖとなる。一方、Ｉ０の直線の横軸との交点は、式（４）において、Ｉ０＝０とおくことにより、ＶＢＧ＝ＶＢＥＱ１０となる。なお、トランジスタＱ１０のエミッタサイズはＱ１１の６倍であるので、Ｑ１０のベース・エミッタ間電圧ＶＢＥＱ１０は０．７Ｖよりも低い。つまり、ＶＢＧ＝ＶＢＥＱ１０（＜０．７Ｖ）である。ここで、Ｉ０＝Ｉ１として、式（３）と式（４）を連立させてＶＢＥＱ１０について整理すると、次式（５）
ＶＢＥＱ１０＝（ＶＢＧ−ＶＢＥＱ１０）・（Ｒ１１＋２Ｒ１５）／２Ｒ１５　……（５）
が得られる。この式（５）に、ＶＢＧ＝１．２５Ｖ，Ｒ１５＝２７．５ｋΩ，Ｒ１１＝４．６６ｋΩを代入すると、ＶＢＥＱ１０＝０．６５３Ｖとなる。
【００５８】
以上の結果から、バンドギャップ回路の入力電圧ＶＢＧが０．６５３Ｖから１．２５Ｖ（Ｖｒｅｆに換算すると２．６１２Ｖから５Ｖ）まで変化した時に流れる位相補償用容量Ｃ０の放電電流の平均値Ｉｄｉｓを求めると、次式（６）
【数１】
2004140936.tif 000003
が得られる。式（６）にＶＢＧ＝１．２５Ｖ，ＶＢＥＱ１０＝０．６５３Ｖ，ＶＢＥＱ１１＝０．７Ｖ，Ｒ１５＝２７．５ｋΩ，Ｒ１１＝４．６６ｋΩを代入すると、Ｉｄｉｓ＝０．３９μＡとなる。
【００５９】
次に、出力電圧Ｖｒｅｆが２．６１２Ｖから５Ｖまで変化するのに要する時間Ｔ１は、前記式（２）と容量の充放電式より、
Ｔ１＝（Ｃｒｅｆ×ΔＶｒｅｆ×Ｒ６）／ＶＢＥＱ４１　……（７）
また、位相補償用容量Ｃ０の放電時間Ｔ２は、式（６）と容量の充放電式より、
Ｔ２＝（Ｃ０×ΔＶＰ）／Ｉｄｉｓ　……（８）
で表わせることが分かる。
【００６０】
Ｔ１＝Ｔ２として式（７）と式（８）を連立させてΔＶＰについて整理すると、次式（９）
ΔＶＰ＝（Ｃｒｅｆ×ΔＶｒｅｆ×Ｉｄｉｓ×Ｒ６）／Ｃ０×ＶＢＥＱ４１　……（９）
が得られる。この式（９）にＶｒｅｆ＝２．３８８Ｖ，Ｉｄｉｓ＝０．３９μＡ，Ｒ６＝７Ω，Ｃ０＝１０ｐＦ、ＶＢＥＱ４１＝０．７Ｖを代入すると、ΔＶＰ＝９３１３２０×Ｃｒｅｆとなることが分かる。さらに、ＶＰ＝ΔＶＰが成立するときの容量Ｃｒｅｆの値が、オーバーシュートが増加傾向から減少傾向に変化する臨界点であり、式（９）の左辺を１．３６ＶとしてＣｒｅｆ値を求めると、１．４６μＦとなる。以上の結果から、ΔＶＰは外付け容量Ｃｒｅｆが０〜１．４６μＦの間は増加し、これに応じてオーバーシュート量も増加することが分かる。
【００６１】
次に、電流検出回路２１２および電圧クランプ回路２１５を有する実施例の回路の動作を、図９を用いて説明する。
【００６２】
この実施例の基準電圧発生回路においては、スイッチＳＷ０がオフされると、それまでスイッチＳＷ０に流れていた定電流源Ｉｃ０の電流の一部がトランジスタＱ１のベースに流されて外付け容量Ｃｒｅｆをチャージしながら出力電圧Ｖｒｅｆが上昇し始める。また、スイッチＳＷ０がオフされると、位相補償用容量Ｃ０によってノードＮ０の電位がＶＰの中点電位近傍まで一気に上昇する。その後、ノードＮ０の電荷が誤差アンプ２１１のトランジスタＱ１０により引き抜かれ、ノードＮ０の電位は下がろうとする。
【００６３】
一方、この実施例の基準電圧発生回路においては、出力トランジスタＱ２と並列に接続され同一のベース電圧が印加されたトランジスタＱ２１を有する電流検出回路２１２が設けられており、このトランジスタＱ２１には出力トランジスタＱ２のコレクタ電流に比例したコレクタ電流が流される。そして、この電流が抵抗Ｒ７に流されることによりこの電流に比例した電圧が生成され、この電圧によりトランジスタＱ２２にＱ２のコレクタ電流に比例した電流が流れ、さらにこの電流が抵抗Ｒ９に流されることにより電流に比例した電圧が生成され、この電圧によりトランジスタＱ５２にＱ２のコレクタ電流に比例した電流が流れ、この電流が抵抗Ｒ１０を介して位相補償用容量Ｃ０が接続されているノードＮ０に流し込まれる。
【００６４】
これにより、ノードＮ０の電位すなわちアンプ２１３ａの入力電位ＶＰがバンドギャップ回路内のトランジスタＱ１０による引き抜きにより下がろうとするのを抑えつつ、ノードＮ０の電位ＶＰは出力電圧Ｖｒｅｆに追従して上昇するようになる（図９の期間Ｔ２１）。ただし、ノードＮ０の電位は、電圧クランプ回路２１５によりあるレベル以上に上昇しないようにされる。
【００６５】
電圧クランプ回路２１５は、前記過電流保護用トランジスタＱ４１のコレクタと前記出力制御回路２１３の入力端子との間に直列形態に接続されたトランジスタＱ５１，Ｑ５２と抵抗Ｒ１０とからなり、この電圧クランプ回路２１５により出力制御回路２１３の入力電圧ＶＰの最大レベルを例えば３．３Ｖにクランプするように設定されている。
【００６６】
より具体的には、出力電圧Ｖｒｅｆの上昇に伴いバンドギャップ回路のトランジスタＱ１０にコレクタ電流Ｉ０が流れ始める（図９のタイミングｔ２１）ため、誤差アンプ２１１の出力電位ＶＰの上昇はゆるやかになり、ＶＰが３．３Ｖに達するとクランプ回路２１５が働いてＶＰが３．３Ｖにクランプされる（図９の期間Ｔ２２）。これにより、バンドギャップ回路がアクティブになるまでの間に出力制御回路２１３の入力電圧ＶＰが電源電圧Ｖｃｃ付近まで上昇して正常に動作できなくなるのを回避することができる。また、出力電圧Ｖｒｅｆが２．８Ｖまで上昇するとバンドギャップ回路のトランジスタＱ１１がオンして電流Ｉｃ１が流れ始める（タイミングｔ２２）。
【００６７】
その後、Ｖｒｅｆがさらに上昇してＶＰとの電位差が定電流用トランジスタＱ１４のベース・エミッタ間電圧ＶＢＥＱ１４（０．７Ｖ）以上になると、つまりＶｒｅｆ＝（ＶＰ＋ＶＢＥＱ１４）≒４Ｖまで達すると、Ｑ１４，Ｑ１５に電流が流れ始めてバンドギャップ回路と出力制御回路２１３がアクティブな状態になり、バンドギャップ回路の出力すなわち出力制御回路２１３の入力電位ＶＰは急に引き下げられ、出力制御回路２１３ではトランジスタＱ３１（図７）のベースにバイアス電流が供給されるためアンプ２１３ａがアクティブになり、アンプ２１３ａによってＶＰが中点電位（約１．３６Ｖ）になった時点で安定する（図９のタイミングｔ２３）。
【００６８】
そして、このとき、電流検出回路２１２から出力Ｖｒｅｆに比例した電流が位相補償容量Ｃ０を充電するためバンドギャップ回路が活性化されても出力ＶＰが下がるのが防止され、ＶＰはほぼ一定（１．３６Ｖ）を保持する（図９の期間Ｔ２３）。その後Ｖｒｅｆがさらに上昇して５Ｖまで達する（図９のタイミングｔ２４）と、トランジスタＱ１０とＱ１２に流れる電流Ｉ０とＩ１が等しくなり、オーバーシュートが発生することなく回路の動作は安定する。
【００６９】
さらに、この実施例の基準電圧発生回路においては、電流検出回路２１２の電流検出感度をトランジスタＱ２１のコレクタに接続された抵抗Ｒ７の抵抗値を変化させるにより調整することができる。例えば、抵抗Ｒ７を大きくすると電流の変化量に対する電圧の変化量が大きくなるため、検出感度は向上しオーバーシュート抑制効果を高くすることができ、逆に抵抗Ｒ７を小さくすると検出感度を下げることができる。
【００７０】
また、電流検出回路２１２の抵抗Ｒ８とＲ９の抵抗比を変化させることにより回路全体のＤＣ利得を調整することができる。図１１には、トランジスタＱ２２のベースを入力端子としＶｒｅｆを出力としたときの回路全体の周波数特性が示されている。図１１より、抵抗Ｒ８とＲ９の抵抗比Ｒ９／Ｒ８を小さくするとＤＣ利得が低くなり、位相余裕が大きくなって回路の安定性が増すことが分かる。因みに、Ｒ９／Ｒ８＝１０のときの位相余裕は１１°に過ぎないのに対し、Ｒ９／Ｒ８＝０．６７のときの位相余裕は７８°である。
【００７１】
次に、一例として出力制御回路２１３の入力電圧ＶＰの最大レベルを３．３Ｖにクランプする場合の設定の仕方を説明する。
【００７２】
定電流用トランジスタＱ１５がオンして出力制御回路２１３がアクティブ状態になるための条件は、Ｖｒｅｆ＝ＶＰ＋ＶＢＥＱ１５である。一方、立上り時はＶｒｅｆ≒ＶＢＥＱ５２であるので、次式
Ｖｒｅｆ≒ＶＢＥＱ５２＝ＶＰ＋Ｒ１０×（Ｉ０＋Ｉ１）
が得られる。この式にＩ０，Ｉ１を表わす前記式（３），（４）を代入して、抵抗Ｒ１０について整理すると、
Ｒ１０＝ＶＢＥＱ５２×（２Ｒ１１・Ｒ１５＋４Ｒ１５２）÷（Ｒ１１＋２Ｒ１５）（ＶＢＧ−ＶＢＥＱ１１）＋２Ｒ１５（ＶＢＧ−ＶＢＥＱ１０）
となる。この式に、ＶＢＥＱ５２＝ＶＢＥＱ１１＝０．７Ｖ，ＶＢＥＱ１０＝０．６５３Ｖ，Ｒ１５＝２７．５ｋΩ，Ｒ１１＝４．６６ｋΩを代入し、ＶＰ＝３．３Ｖにクランプするため、ＶＢＧに（ＶＰ＋ＶＢＥＱ１５）／４＝１Ｖを代入すると、Ｒ１０＝６２．１ｋΩが得られる。
【００７３】
図１２には、基準電圧発生回路の他の実施例が示されている。この実施例の基準電圧発生回路は、図６の基準電圧発生回路に加えて、出力電圧Ｖｒｅｆを監視する基準電圧監視回路２１６を設けるとともに、電流検出回路２１２のトランジスタＱ２２と抵抗Ｒ９との接続ノードと接地点との間に接続されたトランジスタＱ１８とを設け、基準電圧監視回路２１６によりＶｒｅｆを監視し、出力電圧Ｖｒｅｆが例えば４．５Ｖ以上に立ち上がったならばトランジスタＱ１８をオンさせるように構成したものである。
【００７４】
図１３に、基準電圧監視回路２１６とトランジスタＱ１８を有しない図６の基準電圧発生回路と、基準電圧監視回路２１６とトランジスタＱ１８を有する図１２の基準電圧発生回路における出力電流Ｉｏｕｔと出力電圧Ｖｒｅｆの関係を示す。基準電圧監視回路２１６とトランジスタＱ１８を有しない図６の基準電圧発生回路は、図１３（Ａ）に示すように、出力電流Ｉｏｕｔが電流検出回路２１２の感度で決まるある電流値Ｉ１以上になると出力電圧ＶｒｅｆがＶＰの中点電位である１．３６Ｖ近くまで下がり、さらに出力電流Ｉｏｕｔが多くなって過電流保護回路２１４のトランジスタＱ４１のベース・エミッタ間電圧と抵抗Ｒ６の抵抗値との比（ＶＢＥＱ４１／Ｒ６）で決まるある電流値Ｉ２以上になると出力電圧Ｖｒｅｆが０Ｖまで落ちてしまうという特性を示す。
【００７５】
これに対し、基準電圧監視回路２１６とトランジスタＱ１８を有する図１２の基準電圧発生回路は、図１３（Ｂ）に示すように、出力電流Ｉｏｕｔが過電流保護回路２１４のトランジスタＱ４１のベース・エミッタ間電圧と抵抗Ｒ６の抵抗値との比（ＶＢＥＱ４１／Ｒ６）で決まるある電流値Ｉ２以上になるまで出力電圧Ｖｒｅｆが下がることがないという特性を有する。
【００７６】
実施例のような基準電圧発生回路を適用したＰＷＭ制御用ＩＣ２０を用いた図１５に示すような電源システムにおいては、ユーザーによっては基準電圧発生回路の出力の安定化容量Ｃｒｅｆを接続する端子から基準電圧を取り出して、システムを構成する他のＩＣに供給することも予想されるが、その場合、基準電圧発生回路の出力端子ＯＵＴから外部へ引き抜かれる電流が増加することにより、図１３（Ａ）のように出力電圧Ｖｒｅｆが落ちてしまうと、低入力保護回路２２が誤動作するおそれがある。しかるに、図１２のような基準電圧発生回路を適用することにより、基準電圧発生回路の出力端子ＯＵＴから外部へ引き抜かれる電流が多少多くなっても出力電圧Ｖｒｅｆが落ちるおそれがなくなり、低入力保護回路２２の誤動作を防止できるようになるという利点がある。
【００７７】
図１４には、上記実施例の基準電圧発生回路を適用したＰＷＭ制御ＩＣ２０を用いた電源装置の他のシステム構成例を示す。
【００７８】
図１４において、１１０は昇圧用コイル１７およびこれと直列に接続された昇圧用ダイオード１８、平滑容量１９、コイル１７とダイオード１８の接続ノードと接地点との間に接続されたスイッチＭＯＳＦＥＴ１６および該ＭＯＳＦＥＴをオン、オフ制御するＰＦＣ制御用Ｉ１５からなり３８５Ｖのようなレベルまで昇圧した電圧ＶＲＢを発生する昇圧回路、１２０はこの昇圧回路１１０で昇圧された電圧ＶＲＢを１次側電圧として１０数Ｖ〜数１０Ｖの直流電圧ＶＤＣＳを発生する補助電源装置、１３０は昇圧回路１１０で昇圧された電圧ＶＲＢを１次側電圧として数Ｖ程度の直流電圧ＶＤＣＭを発生する主電源装置である。
【００７９】
補助電源装置１２０は、昇圧回路１１０で昇圧された電圧ＶＲＢを１次側コイルに受けるトランス１２１と、該トランス１２１の１次側コイルにスイッチング電流を流すスイッチ素子１２２と、該スイッチ素子１２２をＰＷＭ制御でスイッチングさせるサブ電源制御用Ｉ１２３とからなるスイッチングレギュレータにより構成されている。
【００８０】
主電源装置１３０は、昇圧回路１１０で昇圧された電圧ＶＲＢを１次側コイルに受けるトランス１３１と、該トランス１３１の１次側コイルにスイッチング電流を流すスイッチ素子１３２と、該スイッチ素子１３２をＰＷＭ制御でスイッチングさせるＰＷＭ制御用Ｉ１３３などからなるスイッチングレギュレータにより構成されている。このＰＷＭ制御用Ｉ１３３として前記実施例で説明した基準電圧発生回路を有する図１５に示されているような構成のＰＷＭ制御用ＩＣ２０を使用することができる。特に制限されるものでないが、昇圧回路１１０を構成するＰＦＣ制御用Ｉ１５や主電源制御装置１３０を構成するＰＷＭ制御用Ｉ１３３に動作電圧として供給されるＤＣ１４Ｖのような直流電源電圧ＶＣＣは、補助電源装置１２０から供給されるように構成することができる。
【００８１】
図１５に示すようなＰＷＭ制御方式のスイッチングレギュレータにより直流電圧を発生させる電源装置にあっては、平滑コンデンサＣ１の充電電圧ＶＢ＋が１４０Ｖよりも低い１２０Ｖのような電圧まで下がると平滑コンデンサＣ１に向かって電流が流れてコンデンサが充電されるように整流回路１１が働くため、一時的に大きな電流が周期的に流され、この瞬間的な電流によって高調波電流が発生し、ＡＣ電源１０に高調波ノイズがのってしまうという不具合がある。
【００８２】
これに対し、図１４に示す電源装置は、整流回路１１とスイッチングレギュレータ１３０との間に昇圧回路１１０を設け、整流回路１１で整流された電圧を昇圧回路１１０で４００Ｖ近くまで昇圧した電圧Ｂ＋＋をスイッチングレギュレータ１３０の１次側電圧として使用するようにしたもので、ＰＦＣ（力率改善）方式の電源装置と呼ばれている。
【００８３】
なお、図１４の昇圧回路１１０は、昇圧後の電圧ＶＲＢを抵抗で分割してＰＦＣ制御用Ｉ１５へフィードバックし、ＰＦＣ制御用Ｉ１５はこのフィーバック電圧に基づいて昇圧電圧ＶＲＢが３８５Ｖのような所望の電圧になるようにスイッチＭＯＳＦＥＴ１６をＰＷＭ制御しつつ、整流後の入力電圧のレベルを検出してスイッチＭＯＳＦＥＴ１６のＰＷＭ制御を補正して入力電流の変動を抑制することで、高調波電流を抑えるようにしている。
【００８４】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば上記実施例では、基準電圧発生回路の電流検出回路２１２と過電流防止回路２１４および電圧クランプ回路２１５がバイポーラ・トランジスタで構成されているものを示したが、これらはＭＯＳＦＥＴにより構成することができる。その場合、図６および図１２のＰＮＰトランジスタＱ２２，Ｑ５１はＰチャネルＭＯＳＦＥＴに、またＮＰＮトランジスタＱ２１，Ｑ４１，Ｑ５２はＮチャネルＭＯＳＦＥＴに置き換えればよい。
【００８５】
また、前記実施例のＰＷＭ制御用ＩＣ２０においては、低入力保護回路２２によって電圧変換用トランスの１次側電圧のレベルが所定のレベルよりも低いか否かを判定し、１次側電圧が所定のレベルよりも低い場合にパワーＭＯＳＦＥＴ　ＱｐのＰＷＭ制御信号そのものの出力を禁止させるように構成されているが、１次側電圧が所定のレベルよりも低い場合に前記パワーＭＯＳＦＥＴ　Ｑｐのオン時間が所定以上長くならないように制御するようにしても良い。
【００８６】
【発明の効果】
本発明に従うと、基準電圧発生回路の起動時における出力電圧のオーバーシュートおよびアンダーシュートを抑制することができ、これによりかかる基準電圧発生回路で発生される基準電圧に基づいて入力電圧のレベルを検出して入力電圧レベルが低い場合にはコイルに流れる電流をスイッチングする素子を制御する信号の出力を禁止する低入力保護回路を備えた電源制御用半導体集積回路にあっては、低入力保護回路が誤動作を起こすのを防止することができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明に係る基準電圧発生回路の一実施形態を示す概略構成図である。
【図２】図１の基準電圧発生回路における電流検出回路がない場合の回路の動作を示すタイミングチャートである。
【図３】電流検出回路を有する図１の基準電圧発生回路の動作を示すタイミングチャートである。
【図４】（Ａ）は図１の基準電圧発生回路において電流検出回路がない場合の出力波形を示す波形図、（Ｂ）は電流検出回路がある場合の出力波形を示す波形図である。
【図５】図１の基準電圧発生回路における電流検出回路がない場合とある場合の出力安定化容量の容量値と出力のオーバーシュート量との関係を示す特性図である。
【図６】本発明に係る基準電圧発生回路のより具体的な回路構成例を示す回路図である。
【図７】図６の基準電圧発生回路における出力制御回路を構成するアンプの具体例を示す回路図である。
【図８】図６の基準電圧発生回路における電流検出回路およびクランプ回路がない場合の回路の動作を示すタイミングチャートである。
【図９】電流検出回路およびクランプ回路を有する図６の基準電圧発生回路の動作を示すタイミングチャートである。
【図１０】実施例の基準電圧発生回路のバンドギャップ回路の電流特性を示す特性図である。
【図１１】実施例の基準電圧発生回路において電流検出回路のトランジスタＱ２２のベース端子を入力端子とみなしたときの基準電圧発生回路の周波数特性を示す特性図である。
【図１２】本発明に係る基準電圧発生回路の他の構成例を示す回路図である。
【図１３】（Ａ）は図６の基準電圧発生回路の出力電流−出力電圧特性、（Ｂ）は図１２の基準電圧発生回路の出力電流−出力電圧特性を示す特性図である。
【図１４】電源装置の一構成例を示すブロック図である。
【図１５】ＡＣ−ＤＣ変換型の電源装置と従来のＰＷＭ制御用ＩＣの一例を示す構成図である。
【図１６】従来の基準電圧発生回路における回路の動作と各部の電圧波形を示すタイミングチャートである。
【符号の説明】
１１　整流回路
１２　平滑用コンデンサ
２０　ＰＷＭ制御用ＩＣ（電源制御用半導体集積回路）
２１　基準電圧発生回路
２５　コンパレータ
２１１　誤差アンプ
２１２　電流検出回路
２１３　出力制御回路
２１４　過電流保護回路
２１５　電圧クランプ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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