(57)【要約】【課題】この発明は、電圧制御発振器の発振が停止した場合に、それを検出して正常な動作状態に近い状態で再起動させることによって、外部からの介在なしにＰＬＬ回路を正常な動作状態に素早く復帰させることを可能にしたＰＬＬ回路が提供する。【解決手段】この発明は、複数の差動増幅器をリング状に接続したリングオシレータを含む電圧制御発振器（ＶＣＯ）１３と、発振信号を分周器１４で分周した後の比較器入力信号より電圧制御発振器の発振が停止したことを検出する発振停止検出回路１５と、ＶＣＯ１３の入力電圧を調整して与えるＶＣＯ電圧調整回路１６と、を備え、前記ＶＣＯ電圧調整回路１６は、前記発振停止検出回路１５からの発振停止信号により基準信号に応じた電圧を発生して、前記ＶＣＯ１３に与え、前記ＶＣＯが正常に発振するように制御する。【選択図】　図１
2004064287.tif 000002
【特許請求の範囲】
【請求項１】
複数の差動増幅器をリング状に接続したリングオシレータを含む電圧制御発振器と、発振信号を分周した後の比較器入力信号より電圧制御発振器の発振が停止したことを検出する発振停止検出回路と、電圧制御発振器の入力電圧を調整して与える電圧調整回路と、を備え、前記電圧調整回路は、前記発振停止検出回路からの発振停止信号により基準信号に応じた電圧を発生して、前記電圧制御発振器に与え、前記電圧制御発振器が正常に発振するように制御することを特徴とするＰＬＬ回路。
【請求項２】
前記発振停止検出回路は位相比較器入力信号が規定時間を越えて電源電位付近または接地付近の電圧を維持した時に、電圧制御発振器の発振が停止したことを検出することを特徴とする請求項１に記載のＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＰＬＬ回路を構成する電圧制御発振回路（ＶＣＯ）が何らかの原因で発振が停止した場合、それを検出してＶＣＯを自動的に再起動させる制御機能を有するＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
ＰＬＬ回路は、基準信号の位相または周波数を追従して所定の位相または周波数を有する発振信号を生成することができる。このため、例えば、所定の周波数または位相を有する基準信号に応じて、当該基準信号信号に同期した発振信号を発生することができるので、自動制御、通信など多分野にわたって幅広く利用されている。
【０００３】
図１２は、従来のＰＬＬ回路の一例を示す回路図である。図１２に示すＰＬＬ回路は、位相周波数検出回路（ＰＦＤ：Ｐｈａｓｅ　ｆｒｅｑｕｅｎｃｙｄｅｔｅｃｔｏｒ、以下、位相比較回路という）２０、チャージポンプ（Ｃｈａｒｇｅ　ｐｕｍｐ　）２１、ループフィルタ（以下、フィルタという）２２、電圧制御発振回路（ＶＣＯ）２３およびＶＣＯからの発振信号を所定の分周比で分周した信号を位相比較回路に供給する分周器２４により構成されている。
【０００４】
位相比較回路２０は、分周器２４からの分周信号２０１と基準信号２０３の位相を比較し、これらの信号の位相差を示すアップ信号およびダウン信号を出力する。チャージポンプ２１は、位相比較回路２０からのアップ信号およびダウン信号に応じて、チャージ電流またはディスチャージ電流を発生し、フィルタ２２に出力する。
【０００５】
フィルタ２２は、チャージポンプ２１からのチャージ電流またはディスチャージ電流に応じて出力信号２０２のレベルを制御する。ＶＣＯ２３は、フィルタ２２からの信号２０２のレベルに応じて発振信号の位相または周波数を制御する。ＶＣＯ２３からの発振信号２０７は分周器２４により設定された分周比Ｎで分周され、分周信号２０１が位相比較回路２０に出力される。
【０００６】
上記のように構成されたＰＬＬ回路において、基準信号２０３の周波数をｆ０とすると、ＶＣＯの出力信号２０７の周波数ｆＶＣＯはＮｆ０に安定するように制御される。このため、基準信号２０３および分周器２４に設定された分周比Ｎに応じて、安定した周波数を有する発振信号２０７を獲得できる。
【０００７】
ところで、上述した従来のＰＬＬ回路において、位相比較回路２０は比較すべき入力信号が常に存在することを前提としている。このため、何らかの原因で例えば、ＶＣＯ２３の発振が停止した場合に、ＰＬＬ回路がデッドロック状態に入り、外部から何らかの手段でリセットしないと、正常な動作に戻れないことがある。
【０００８】
例えば、ＶＣＯ２３が電源電圧の一時的な予想を越えた変動で、高い周波数の発振状態に入った場合に、発振を停止する場合が考えられる。或いは、ＶＣＯ２３が停止しなくても、発振周波数がそれに接続されている分周器２４の最高動作周波数を越えてしまい、正しく分周された分周信号２０１が位相比較回路２０にフィードバックできなくなることが考えられる。
【０００９】
このような場合になると、図１２に示す位相比較回路２０には、基準信号２０３のみが入力され、位相比較回路２０からアップ信号のみが出力される。このアップ信号によりさらにＶＣＯ２３の発振周波数を上げる方向にチャージポンプ２１およびフィルタ２２が働き、ＶＣＯ２３は停止したままに保たれることになる。このとき、従来のＰＬＬ回路では、ＶＣＯ２３の制御信号の電圧、即ち、フィルタ３０の出力電圧を外部から正常に発振する値に戻すといったことをしないと、正常な動作状態には戻れないという問題があった。
【００１０】
そこで、ＶＣＯの発振が停止した場合に、それを検出して再起動させることによって、外部からの介在なしにＰＬＬ回路を正常な動作状態に復帰させることを可能にしたＰＬＬ回路が提案されている（特開平１１−３１７６６３号公報参照）。
【００１１】
上記のＰＬＬ回路を図１３に示す。図１３は、リセット回路を備えたＰＬＬ回路を示す回路図である。尚、図１２に示すＰＬＬ回路と同一部分には同一符号を付し、説明の重複を避けるためにここではその説明を割愛する。
【００１２】
図示のように、このＰＬＬ回路は、位相比較回路（ＰＦＤ）２０、チャージポンプ（電流発生回路）２１、ループフィルタ２２、電圧制御発振回路（ＶＣＯ）２３、ＶＣＯからの発振信号を所定の分周比で分周した信号を位相比較回に供給する分周器２４、分周器２４の出力信号の有無を検出するクロック検出回路２５およびクロック検出回路２５からの検出信号応じて、制御信号をリセットさせるリセット回路２６により構成されている。
【００１３】
クロック検出回路２５は、分周器２４の出力信号２０１がハイレベルまたはローレベルの何れかに固定されている場合に、当該状態を検出し、それを示す信号を出力する。リセット回路２６は、クロック検出回路２５から出力信号２０１がハイレベルまたはローレベルの何れかに固定されていることを検出した信号を受けたとき、即ち、ＶＣＯ２３が停止状態にあるとき、所定のレベルを有するリセット信号を発生し、当該リセット信号をフィルタ２２の出力信号２０２としてＶＣＯ２３に供給する。これに応じて、停止状態にあるＶＣＯ２３が発振状態に戻り、ＰＬＬ回路の動作が再開する。
【００１４】
上記した公報に記載のものは、ＶＣＯの２３発振が停止した場合に自動復帰させるものであるが、発振停止時、リセット回路２６によりＶＣＯ２３へ与える入力電圧を電源電圧（ＶＤＤ）付近に設定している。
【００１５】
【発明が解決しようとする課題】
画像及び音声処理装置の制御回路にＰＬＬ回路を搭載した半導体集積回路を用いることが多くなっている。
【００１６】
このＰＬＬ回路が差動増幅器をリング状に接続したリングオシレータを含むＶＣＯ（電圧制御発振器）の場合、ＶＣＯのゲート電圧が電源電圧（以下、ＶＤＤという。）または接地（以下、ＶＳＳという。）に近付くと発振機能が停止することがある。
【００１７】
また、ＶＣＯのゲートに予想を越えた電圧が与えられた場合、ＶＣＯの発振が高くなり、分周器の周波数検出限界を超えることにより、ＶＣＯが停止しているような信号を位相比較器の入力信号として送ることがある。
【００１８】
又、上記したリセット回路を備えた従来のＰＬＬ回路においては、発振停止時、リセット回路によりＶＣＯへ電源電圧（ＶＤＤ）付近の電圧を与えるように構成しているため、使用状態によっては、再び発振機能が停止する虞がある。
【００１９】
この発明は、ＶＣＯの発振が停止した場合に、それを検出して正常な動作状態に近い状態で再起動させることによって、外部からの介在なしにＰＬＬ回路を正常な動作状態に素早く復帰させることを可能にしたＰＬＬ回路が提供することを目的とする。
【００２０】
【課題を解決するための手段】
この発明は、複数の差動増幅器をリング状に接続したリングオシレータを含む電圧制御発振器と、発振信号を分周した後の比較器入力信号より電圧制御発振器の発振が停止したことを検出する発振停止検出回路と、電圧制御発振器の入力電圧を調整して与える電圧調整回路と、を備え、前記電圧調整回路は、前記発振停止検出回路からの発振停止信号により基準信号に応じた電圧を発生して、前記電圧制御発振器に与え、前記電圧制御発振器が正常に発振するように制御することを特徴とする。
【００２１】
また、前記発振停止検出回路は位相比較器入力信号が規定時間を越えて電源電位付近または接地付近の電圧を維持した時に、電圧制御発振器の発振が停止したことを検出することを特徴とする。
【００２２】
上記のように、この発明では、発振停止検出回路により位相比較器入力信号が規定時間を越えてＶＤＤ付近またはＶＳＳ付近の電圧を維持した時に、電圧制御発振器の発振が停止したことを検出する。そして、発振停止検出回路からの発振停止信号により電圧制御発振器の電圧調整回路は、電圧制御発振器のゲート電圧をＶＤＤまたはＶＳＳから開放する基準信号に応じた電圧を発生し、電圧制御発振器に与える。この結果、電圧制御発信器が発振が停止した場合に、それを検出して正常な動作状態に近い状態で再起動させることによって、外部からの介在なしにＰＬＬ回路を正常な動作状態に素早く復帰させ、正常な発振状態に自動復帰させることができる。
【００２３】
【発明の実施の形態】
以下、この発明の実施形態につき図面を参照して説明する。図１はこの発明の一実施形態にかかるＰＬＬ回路の回路図である。
【００２４】
図１に示すように、このＰＬＬ回路は、位相比較回路（ＰＦＤ）１０、チャージポンプ（電流発生回路）１１、ループフィルタ１２、電圧制御発振回路（ＶＣＯ）１３、ＶＣＯからの発振信号を所定の分周比で分周した信号を位相比較回に供給する分周器１４がループ状に接続されている。そして、発振停止検出回路１５、位相比較回路１０、チャージポンプ１１、フィルタ１２、ＶＣＯ電圧調整回路１６がループ状に接続されている。
【００２５】
分周器１４の出力信号１０１は、位相比較回路１０と発振停止検出回路１５の入力信号として与えられる。フィルタ１２の出力１０２とＶＣＯ電圧調整回路１６の出力信号１０２はＶＣＯ１３の入力ゲートの入力信号として接続される。
【００２６】
位相比較回路１０は、位相比較回路１０に入力される基準信号１０３と分周器１４の出力信号１０１の位相を比較し、位相差に応じた位相差信号１０４ＵＰ、１０４ＤＮを出力する。
【００２７】
チャージポンプ１１は、その位相差信号１０４ＵＰ、１０４ＤＮに応じた電圧を発生しフィルタ１２を通じてＶＣＯ１３の入力ゲートに電圧印加する。
【００２８】
フィルタ１２はチャージポンプ出力電圧１０５に含まれる雑音を取り除き平滑化し、ＶＣＯ１３の入力ゲートに電圧印加する。
【００２９】
ＶＣＯ１３は入力ゲート５７に印加された電圧に応じて出力信号１０７として発振周波数を変化させる。分周器１４は所定の分周比により基準信号１０３と同等の周波数を出力する。
【００３０】
図７は、上記したＰＬＬ回路の動作を示す波形図である。図７に示すように、位相比較回路（ＰＦＤ）１０は、分周器１４からの分周信号１０１と基準信号１０３の位相を比較し、これらの信号の位相差を示すアップ信号１０４ＵＰまたはダウン信号１０４ＤＮを出力する。位相比較回路１０からのアップ信号およびダウン信号に応じて、チャージポンプ１１がチャージ電流またはディスチャージ電流を発生し、フィルタ１２に出力する。フィルタ１２がチャージポンプ出力電圧１０５に含まれる雑音を取り除き平滑化し、ＶＣＯ１３の入力ゲートに入力ゲート信号１０２を印加する。
【００３１】
この発明では、発振停止検出回路１５により位相比較器１０の入力信号が規定時間を越えてＶＤＤ付近またはＶＳＳ付近の電圧を維持した時に、ＶＣＯ１３の発振が停止したことを検出する。そして、発振停止検出回路１５からの発振停止信号により、ＶＣＯ電圧調整回路１６は、ＶＣＯ１３のゲートに与えるゲート電圧をＶＤＤまたはＶＳＳから開放し、基準信号に応じた電圧付近の電圧、この実施形態では１／２ＶＤＤの付近の電圧を与え、正常な発振状態に自動復帰させるものである。
【００３２】
図２は、この発明に用いられる発振停止検出回路１５の一例を示す回路図、図３は、この発明に用いられるＶＣＯ電圧調整回路１６の一例を示す回路図、図４乃至図６は、この発明に用いられるＶＣＯの一例を示す回路図である。
【００３３】
図２は、発振停止検出回路１５の一例を示している。図示のように、この発振停止検出回路１５は、抵抗素子３２、３６、容量３３、３７、ｎＭＯＳトランジスタ３０およびｐＭＯＳトランジスタ３４により構成されている。抵抗素子３２と容量３３は、電源電圧ＶＤＤと接地ＶＳＳとの間に直列に接続され、その接続点によりノード３１が構成されている。ｎＭＯＳトランジスタ３０は、ノード３１と接地電位ＧＮＤ間に接続され、そのゲートにクロック信号が入力される。抵抗素子３６と容量３７は、電源電圧ＶＤＤと接地ＶＳＳとの間に直列に接続され、その接続点によりノード３２が構成されている。ｐＭＯＳトランジスタ３４は、電源電圧ＶＤＤとノード３２との間に接続され、そのゲートに入力信号１０１が入力される。
【００３４】
ノード３１、ノード３２の信号がともにエクスクルーシブ・オア（ＸＯＲ）ゲート３８に入力され、ＸＯＲゲート３８の出力端子から、発進停止信号１０６が出力される。
【００３５】
このように構成された発振停止検出回路１５において、発振が停止した場合に、即ち、入力信号がハイ（Ｈ）レベルまたはロー（Ｌ）レベルの何れかに固定されているとき、ノード３１と３２が同じレベルに保持される。例えば、入力信号がハイ（Ｈ）レベルに保持されているとき、ｎＭＯＳトランジスタ３０がオン、ｐＭＯＳトランジスタ３４がオフ状態にそれぞれ保持されるので、ノード３１が接地ＶＳＳ付近のロー（Ｌ）レベルに保持され、容量３７が電源電圧ＶＤＤにより充電され、ノード３２も接地ＶＳＳに保持される。ノード３１、３５の信号レベルもそれぞれの入力信号に応じて設定されるので、ＸＯＲゲート３８よりロー（Ｌ）レベルの信号１０６が出力される。
【００３６】
その逆に場合に、即ち、入力信号がロー（Ｌ）レベルに保持されているとき、ｎＭＯＳトランジスタ３０がオフ、ｐＭＯＳトランジスタ３４がオン状態にそれぞれ保持され、容量３３が電源電圧ＶＤＤにより充電され、ノード３１が電源電圧ＶＤＤ付近のハイ（Ｈ）レベルに保持され、ノード３２も電源電圧ＶＤＤ付近のロー（Ｌ）レベルに保持されるので、信号レベルもそれぞれハイ（Ｈ）レベルに保持され、ＸＯＲゲート３８よりロー（Ｌ）レベルの信号１０６が出力される。
【００３７】
次に、図２及び図８乃至図１０を参照して発振停止検出回路１５の詳細な動作について説明する。
【００３８】
図８はＶＣＯ１３が正常に動作している状態のときの発振停止検出回路１５の動作波形図である。ＶＣＯ１３が正常に動作しており、分周器１４より一定の周波数信号１０１が出力されている。図８に示すように、この場合は、分周器１４の出力信号１０１が発振停止検出回路１５の入力信号１０１として、ハイ（Ｈ）レベルとロー（Ｌ）レベルを繰り返す。このため発振停止検出回路１５の入力信号１０１がＨレベルの時にｎＭＯＳトランジスタ３０がオン（ＯＮ）し、ＸＯＲ入力信号３１がＬになる。
【００３９】
プルアップ抵抗３２はｎＭＯＳトランジスタ３０に比べ充分大きな抵抗で構成されている。このためＸＯＲ入力信号のノード３１はＬレベルを維持する。
【００４０】
また、発振停止検出回路１５の入力信号１０１がＬレベルの時にｐＭＯＳトランジスタ３４がＯＮし、ＸＯＲ入力信号のノード３５がＨになる。
【００４１】
プルダウン抵抗３６はｐＭＯＳトランジスタ３４に比べ充分大きな抵抗で構成されている。このためＸＯＲ入力信号のノード３５はＨレベルを維持する。
【００４２】
ＸＯＲ入力信号のノード３１がロー（Ｌ）、ＸＯＲ入力信号のノード３５がハイ（Ｈ）になることにより、ＶＣＯ１３が発振していることを検出し、ＸＯＲ３８はＶＣＯ１３動作信号１０６としてＨ信号を出力する。
【００４３】
例えば、図９に示すように、発振停止検出回路１５の入力信号１０１が規定時間を越えてＶＤＤ付近の電圧を維持した場合、Ｎ型トランジスタ３０がオン（ＯＮ）し、ＸＯＲ入力信号のノード３１はＬレベルを維持する。
【００４４】
しかし、ｐＭＯＳトランジスタ３４はオフ（ＯＦＦ）し、ＸＯＲ入力信号のノード３５はプルダウン抵抗３６によりＨレベルを維持できず、徐々に電圧レベルが低下し、ＸＯＲ入力信号３５がＬレベルになる。
【００４５】
ＸＯＲ入力信号のノード３１とＸＯＲ入力信号のノード３５が同時にＬレベルになることにより、ＶＣＯ１３が停止していることを検出し、ＶＣＯ１３の停止信号１０６としてＬ信号を出力する。
【００４６】
発振停止検出までの時間はＸＯＲ入力信号３５につながる容量３７とプルダウン抵抗３６で調整できる。
【００４７】
発振停止検出までの時間を長くする場合は、ＸＯＲ入力信号３５につながる容量３７とプルダウン抵抗３６をどちらかまたはどちらも大きくすることで調整できる。また、発振停止検出までの時間を短くする場合は、ＸＯＲ入力信号３５につながる容量３７とプルダウン抵抗３６をどちらかまたはどちらも小さくすることで調整できる。
【００４８】
同様に、図１０に示すように、発振停止検出回路１５の入力信号１０１が規定時間を越えてＶＳＳ付近の電圧を維持した場合、ｐＭＯＳトランジスタ３４がオン（ＯＮ）し、ＸＯＲ入力信号のノード３５はＨレベルを維持する。
【００４９】
しかし、ｎＭＯＳトランジスタ３０はオフ（ＯＦＦ）し、ＸＯＲ入力信号のノード３１はプルアップ抵抗３２によりＬレベルを維持できず徐々に電圧レベルが上昇し、ＸＯＲ入力信号３１がＨレベルになる。
【００５０】
ＸＯＲ入力信号のノード３１とＸＯＲ入力信号のノード３５が同時にＨレベルになることにより、ＶＣＯ１３が停止していることを検出し、ＶＣＯ１３の停止信号１０６としてＬ信号を出力する。
【００５１】
発振停止検出までの時間はＸＯＲ入力信号３１につながる容量３３とプルアップ抵抗３２で調整できる。
【００５２】
発振停止検出までの時間を長くする場合はＸＯＲ入力信号３１につながる容量３３とプルアップ抵抗３２をどちらかまたはどちらも大きくすることで調整できる。また、発振停止検出までの時間を短くする場合はＸＯＲ入力信号３１につながる容量３３とプルアップ抵抗３２をどちらかまたはどちらも小さくすることで調整できる。
【００５３】
上述のように、ハイ（Ｈ）レベルまたはロー（Ｌ）レベルに固定された入力信号１０１が入力されるとき、ロー（Ｌ）レベルの信号１０６が出力され、逆に、ある一定の周波数以上の発振信号１０１が入力されるとき、ハイ（Ｈ）レベルの信号１０６が出力される。ＶＣＯ電圧調整回路１６は、信号１０６のレベルに応じて、ＶＣＯ１３に供給される制御信号１０２の電圧レベルを制御する。
【００５４】
図３は、ＶＣＯ電圧調整回路１６の一構成例を示している。図示のように、ＶＣＯ電圧調整回路１６は、ソースが電源電圧ＶＤＤに接続され、ドレインが制御信号１０２の端子に接続され、ゲートに発進停止検出回路１５からの信号１０６が印加されるｐＭＯＳトランジスタ４１と、ソースが接地ＶＳＳに接続され、ドレインが制御信号１０２の端子に接続され、ゲートにインバータ４２を介して発進停止検出回路１５からの信号１０６が印加されるｎＭＯＳトランジスタ４０とにより構成されている。
【００５５】
次に、図３及び図１１に従いＶＣＯ電圧調整回路１６の詳細な動作について説明する。
【００５６】
ＶＣＯ１３が正常に動作しており、分周器１４より一定の周波数信号１０１が出力されている場合は、発振停止検出回路１５がＶＣＯ１３の動作信号１０６としてハイ（Ｈ）信号を出力する。このためｎＭＯＳトランジスタ４０とｐＭＯＳトランジスタ４１は共にオフ（ＯＦＦ）し、ＶＣＯ１３の入力ゲート５７の印加電圧に影響を与えない。
【００５７】
しかし、ＶＣＯ１３が停止するか、或いはＶＣＯ１３の入力ゲートに予想を越えた電圧が与えられた場合、ＶＣＯ１３の発振が高くなり分周器１４の周波数検出限界を超え、ＶＣＯ１３が停止しているような信号を位相比較回路１０の入力信号１０１として送る場合、発振停止検出回路１５がＶＣＯ１３の停止信号１０６としてロー（Ｌ）信号を出力する。このためｐＭＯＳトランジスタ４１がオン（ＯＮ）する。
【００５８】
また、発振停止検出回路のＶＣＯ１３の停止信号１０６のロー（Ｌ）信号をインバータ４２により、ハイ（Ｈ）信号に反転させるため、ｎＭＯＳトランジスタ４０もオン（ＯＮ）する。
【００５９】ｂ
ｎＭＯＳトランジスタ４０とｐＭＯＳトランジスタ４１が共にオン（ＯＮ）し、ＶＣＯ１３の入力ゲート５７の印加電圧１０２をＶＤＤ付近またはＶＳＳ付近から開放する。
【００６０】
この時、ＶＣＯ電圧調整回路１６の出力トランジスタ４０、４１の電流供給能力はチャージポンプ１１の電流供給能力に比べ充分大きいためＶＣＯ１３の入力ゲート５７の印加電圧１０２はＶＣＯ電圧調整回路１６の出力が支配的になる。
【００６１】
ＶＣＯ電圧調整回路１６の出力電圧１０２はｎＭＯＳトランジスタ４０とそれにつながる抵抗４３とｐＭＯＳトランジスタ４１とそれにつながる抵抗４４により調節できる。
【００６２】
ＶＣＯ１３の入力ゲート用ｎＭＯＳトランジスタ５７のゲートに１／２ＶＤＤに近い電圧を与え、ＶＣＯ１３の入力ゲート５７の印加電圧１０２をＶＤＤ付近またはＶＳＳ付近から開放することによりＶＣＯ１３を正常な発振状態に自動復帰させる。
【００６３】
図４は、ＶＣＯ１３の一構成例示す回路図である。図示のように、本例のＶＣＯ１３は、入力バッファ回路、リンク状に接続されている３段の反転増幅器５０、５１、５２および出力アンプ５３により構成されている。
【００６４】
図示のように、入力バッファ回路は、入力ゲート用ｎＭＯＳトランジスタ５７と、反転増幅器のｐ側コントロー（Ｌ）ル信号を与えるｐＭＯＳトランジスタ５４、５５、５６、反転増幅器のｎ側コントロー（Ｌ）ル信号を与えるｎＭＯＳトランジスタ５８、５９、６０、及び抵抗６１、６２とで構成される。ｐＭＯＳトランジスタ側が電源電位ＶＤＤと接続され、ｎＭＯＳトランジスタ側が接地ＶＳＳされる。
【００６５】
反転増幅器５０、５１および５２は、それぞれ入力端子ｉｎ−および反転入力端子ｉｎ＋を有し、入力端子ｉｎ−に入力された信号の反転信号が反転出力端子ｏｕｔ＋に出力され、反転入力端子ｉｎ＋に入力された信号の反転信号が出力端子ｏｕｔ−に出力される。
【００６６】
反転増幅器５０、５１および５２において、前段の出力端子ｏｕｔ−は、後段の反転入力端子ｉｎ＋に接続され、逆に前段の反転出力端子ｏｕｔ＋は、後段の入力端子ｉｎ−に接続されている。最終段５２の出力端子ｏｕｔ＋は、初段５０の反転入力端子ｉｎ−に接続され、最終段５２の反転出力端子ｏｕｔ−は、初段５０の入力端子ｉｎ＋に接続されている。このように、反転増幅器５０、５１、および５２によって、リング発振回路が構成されている。
【００６７】
反転増幅器５０、５１および５２の遅延時間が入力されたゲート信号１０２に応じて制御される。例えば、制御信号１０２のレベルが低くなると、各反転増幅器の遅延時間が拡大し、リング発振回路の発振周波数が低下する。逆にゲート信号のレベルが高くなると、各反転増幅器の遅延時間が短縮し、リング発振回路の発振周波数が上昇する。
【００６８】
図５は、リング発振回路を構成する反転増幅器の一例を示している。図示のように、反転増幅器５０、５１、５２は、ｐＭＯＳトランジスタ６５、６６およびｎＭＯＳトランジスタ６７、６８、６９により構成されている。これらのトランジスタにより差動増幅回路が構成され、トランジスタ６９は、当該差動増幅回路にゲートに印加されるバイアス電圧に応じた駆動電流を供給する。トランジスタ６５、６６は、それぞれトランジスタ６７、６８の負荷素子を構成している。ゲート信号１０２に基づく制御信号の電圧レベルが上昇し、電源電圧ＶＤＤに近づく場合に、トランジスタ６５、６６からなる負荷抵抗が大きくなり、反転増幅器の遅延時間が拡大する。これに応じてリング発振回路の発振周波数が低下する。一方、制御信号の電圧レベルが低下し、電源電圧ＶＤＤから離れていく場合に、トランジスタ６５、６６からなる負荷抵抗が小さくなり、反転増幅器の遅延時間が短縮する。これに応じてリング発振回路の発振周波数が上昇する。このように、ゲート信号に基づく制御信号の電圧レベルに応じて反転増幅器５０、５１、５２により構成されたリング発振回路の発振周波数が制御される。
【００６９】
図６は、出力アンプ５３の一構成例を示している。図示のように、出力アンプ５３は、ｐＭＯＳトランジスタ７０、７１およびｎＭＯＳトランジスタ７２、７３、７４からなる差動増幅回路と、ｐＭＯＳトランジスタ７とｎＭＯＳトランジスタ７６からなるインバータにより構成されている。このように構成された出力アンプ５３は、リング発振回路によって生成された発振信号をＣＭＯＳレベルの出力信号に変換して出力する。
【００７０】
上述したように、ＶＣＯ１３の発振が停止したとき、発振停止検出回路１５の入力信号１０１がハイ（Ｈ）レベルまたはロー（Ｌ）レベルに何れかに固定される。これに応じて、発振停止検出回路１５からロー（Ｌ）レベルの信号１０６が出力され、ＶＣＯ電圧調整回路１６により、制御信号１０２が基準信号に応じた電圧に近い電圧に設定、この実施形態では１／２ＶＤＤ付近の電圧に設定される。この結果、ＶＣＯ１３は、一定の発振周波数で発振し始める。即ち、ＶＣＯ１３は停止状態から自動的に再起動される。ＶＣＯ１３が正常に動作すると、発振停止検出回路１５の出力信号１０６がハイ（Ｈ）レベルに保持されるので、ＶＣＯ電圧調整回路１６におけるｐＭＯＳトランジスタがオフ状態に保持され、制御信号１０２は、位相比較回路１０、チャージポンプ２０およびループフィルタ３０により制御され、ＶＣＯ１３が基準信号１０３および分周器１４の分周比Ｎにより設定された周波数で発振するように制御される。
【００７１】
【発明の効果】
以上説明したように、この発明では、発振停止検出回路により位相比較器入力信号が規定時間を越えてＶＤＤ付近またはＶＳＳ付近の電圧を維持した時に、電圧制御発振器の発振が停止したことを検出する。そして、発振停止検出回路からの発振停止信号によりＶＣＯ電圧調整回路は、基準信号に応じた電圧を与え、ＶＣＯのゲート電圧をＶＤＤまたはＶＳＳから開放することにより、素早くＶＣＯを正常な発振状態に自動復帰させることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態にかかるＰＬＬ回路の回路図である。
【図２】この発明に用いられる発振停止検出回路の一例を示す回路図である。
【図３】この発明に用いられるＶＣＯ電圧調整回路の一例を示す回路図である。
【図４】この発明に用いられるリングオシレータを含むＶＣＯ回路の一例を示す回路図である。
【図５】この発明に用いられるリングオシレータを構成する差動アンプ回路の一例を示す回路図である。
【図６】この発明に用いられるリングオシレータを含むＶＣＯ回路の出力バッファ回路の一例を示す回路図である。
【図７】この発明の動作を説明する波形図である。
【図８】図２の発振停止検出回路の動作を説明する波形図である。
【図９】図２の発振停止検出回路の動作を説明する波形図である。
【図１０】図２の発振停止検出回路の動作を説明する波形図である。
【図１１】図３のＶＣＯ電圧調整回路の動作を説明する波形図である。
【図１２】従来のＰＬＬ回路の一例を示す回路図である。
【図１３】従来のリセット回路を備えたＰＬＬ回路を示す回路図である。
【符号の説明】
１０　位相比較器（ＰＦＤ）
１１　電圧発生器（ＣＰ）
１２　フィルタ
１３　電圧制御発振器（ＶＣＯ）
１４　分周器
１５　発振停止検出回路
１６　ＶＣＯ電圧調整回路
１０１　分周器１４の出力信号
１０２　ループフィルタ１２及びＶＣＯ電圧調整回路１６の出力信号
１０３　基準信号
１０４ＵＰ　位相比較器２０の出力アップ信号
１０４ＤＮ　位相比較器２０の出力ダウン信号
１０５　電圧発生器２１の出力信号
１０６　発振停止検出回路１５の出力信号
１０７　電圧制御発振器１３の出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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