(57)【要約】【課題】同一の半導体集積回路上で、唯一の制御回路で複数の異なるインピーダンスに対して制御を行なうインピーダンス制御回路を得ることを目的とする。【解決手段】複数の参照電圧（１３−１，１３−２）を選択して出力する参照電圧選択回路（参照電圧切り替え器４）と、可変抵抗素子（６）と、参照電圧選択回路（４）から出力される参照電圧を受ける第１の入力と、可変抵抗素子が接続される第２の入力とを有し、第１および第２の入力の電圧を比較する比較器（５）と、比較器（５）から出力される信号に基づき、複数の参照電圧に対応する複数のインピーダンス（９−１，９−２）を設定する制御回路（３）とを有する。【選択図】　　　　図１
2004040332.tif 000002
【特許請求の範囲】
【請求項１】
複数の参照電圧を選択して出力する参照電圧選択回路と、
可変抵抗素子と、
上記参照電圧選択回路から出力される参照電圧を受ける第１の入力と、上記可変抵抗素子が接続される第２の入力とを有し、上記第１および第２の入力の電圧を比較する比較器と、
上記比較器から出力される信号に基づき、上記複数の参照電圧に対応する複数のインピーダンスを設定する制御回路とを有することを特徴とするインピーダンス制御回路。
【請求項２】
複数の異なる値のインピーダンスから任意の値のインピーダンスを設定する演算回路をさらに有することを特徴とする請求項１記載のインピーダンス制御回路。
【請求項３】
演算回路が、直列抵抗分とＭＯＳ成分を分離する演算を行うことを特徴とする請求項２記載のインピーダンス制御回路。
【請求項４】
参照電圧を内蔵することを特徴とする請求項１または請求項２記載のインピーダンス制御回路。
【請求項５】
参照電圧の個数が２個であることを特徴とする請求項１または請求項２記載のインピーダンス制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路上のＩ／Ｏ回路において、インピーダンスを制御するインピーダンス回路に関するものである。
【０００２】
【従来の技術】
デジタル回路の高速化により、高速かつ小振幅の信号の伝送が必須となっている。高速な信号伝達においては、伝送線のインピーダンスと送信・受信回路のインピーダンスを整合させることにより、反射を低減し、余計な雑音を発生させないようにする必要がある。
【０００３】
また、信号列の違いによる伝送特性の変化が顕著になり、伝送が困難になってきている。これを補正するために、インピーダンスを動的に変化させて、伝送特性を良好な状態に保つことが行なわれている。
【０００４】
さらに各種のＩ／Ｏの規格においても、電流／電圧規格を一段と厳しくすることで、高速な伝送を保証するようになってきている。
【０００５】
以上の理由から、異なるインピーダンスないし電流電圧特性を制御する回路が必須となってきている。さらに、同一の半導体集積回路上にこれらが混在したり、あるいは同一の回路においてもインピーダンスないし電流電圧特性を静的あるいは動的に切り替えたりする必要がある。
【０００６】
図１５は、例えば特開平１１−２３４１１０号公報に記載された従来のインピーダンス制御回路を示す図であり、図１５において、１はＬＳＩであり、２はインピーダンス制御回路であり、３は制御回路であり、５はアナログ比較器である。６はチャネル幅が可変のＭＯＳトランジスタ（以下「可変Ｗ　ＭＯＳ」という）であり、図１５ではひとつのＭＯＳトランジスタとして示されているが、複数のＭＯＳトランジスタが並列に接続されていて、各ＭＯＳトランジスタを導通および非導通（ＯＮ／ＯＦＦ）のいずれかに制御し、導通状態に制御されたＭＯＳトランジスタのチャネル幅の合計が全体のチャネル幅となるようにして、チャネル幅を可変にしている。７はカウンタであり、８はレジスタであり、９は出力回路であり、１０および１１は接続端子（以下「ＰＡＤ」という）であり、１２は参照抵抗（以下「Ｒｒｅｆ　」という）であり、１３は参照電圧（以下「Ｃａｌ　Ｖｒｅｆ　」という）であり、２０は電源電圧（以下「Ｖｄｄ」という）である。
【０００７】
次に、動作について説明する。
従来のインピーダンス制御回路では図１５に示すように参照電圧（Ｃａｌ　Ｖｒｅｆ　）１３に、参照抵抗（Ｒｒｅｆ　）１２および可変Ｗ　ＭＯＳ６の抵抗の比で決まる電圧が一致するように可変Ｗ　ＭＯＳ６の抵抗が決定される構成の回路が使用されていた。
【０００８】
制御回路３はカウンタ７を内蔵しており、一定のタイミングでＮｃｏｄｅを順次変化させる。Ｎｃｏｄｅにより、可変Ｗ　ＭＯＳ６は、
Ｗｅｆｆ　＝Ｗｕ　×Ｎｃｏｄｅ
Ｗｕ　：チャネル幅変化の単位
Ｎｃｏｄｅ：ＯＮ／ＯＦＦするＭＯＳの個数
となるようにＮｃｏｄｅを制御される。
【０００９】
図１６は、従来のインピーダンス制御回路の動作原理を示す図である。Ｒｒｅｆ　１２と可変Ｗ　ＭＯＳ６を接続するノードの電位は、Ｎｃｏｄｅに従って変化し、参照電圧Ｃａｌ　Ｖｒｅｆ　１３の電圧値を通過した時点で、アナログ比較器５の出力が変化する。
【００１０】
図１７は従来のインピーダンス制御回路の動作タイミングを示す図である。制御回路３はアナログ比較器５の出力をモニタしており、アナログ比較器５の出力が変化したとき（つまり、Ｒｒｅｆ　１２と可変Ｗ　ＭＯＳ６の分圧がＣａｌ　Ｖｒｅｆ　１３になったとき）のＮｃｏｄｅをレジスタ８に保存し、全ての出力回路９は保存されたＮｃｏｄｅが入力されると同じ抵抗値となる。
【００１１】
この構成により、ＭＯＳの抵抗をＲｍ　とすると、
Ｒｍ　／（Ｒｒｅｆ　＋Ｒｍ　）＝Ｃａｌ　Ｖｒｅｆ　／Ｖｄｄ　（１）
Ｒｍ　＝Ｒｒｅｆ　×Ｃａｌ　Ｖｒｅｆ　／（Ｖｄｄ−Ｃａｌ　Ｖｒｅｆ　）　（２）
となるように、半導体集積回路（ＬＳＩ１）全体の出力回路９の抵抗が制御されることになる。なお、本明細書中では、電圧を表す記号をその電圧の電圧値（単位：Ｖ）として、抵抗を表す記号をその抵抗の抵抗値（単位：Ω）として、それぞれ式中で使用する。
【００１２】
以上のように、従来のインピーダンス制御回路により半導体集積回路上の全ての出力回路９のインピーダンスを同一にすることができるが、以下のような制約がある。
Ａ）単一の参照電圧を使用し、同一のインピーダンスに制御される。
Ｂ）Ｒｍ　（可変Ｗ　ＭＯＳ６の抵抗）とＲｒｅｆ　１２は同一の値で、Ｃａｌ　Ｖｒｅｆ　１３はＶｄｄ／２に設定される。
【００１３】
【発明が解決しようとする課題】
従来のインピーダンス制御回路は以上のように構成されているので、（１）同一チップ上で、異なるインピーダンスに制御したい場合、複数の制御したいインピーダンスの個数だけ制御回路を搭載する必要があり、（２）チップ以外に相当数の参照抵抗を接続する必要があり、接続された参照抵抗の値以外に制御することはできない、および（３）寄生抵抗と、ＭＯＳによる成分との分離をすることができない、という課題があった。
【００１４】
この発明は上記のような課題を解決するためになされたもので、同一の半導体集積回路上で、唯一の制御回路で複数の異なるインピーダンスに対して制御を行なうインピーダンス制御回路を得ることを目的とする。
【００１５】
また、この発明は、外部に接続される参照抵抗の個数を減らしたインピーダンス制御回路を得ることを目的とする。
【００１６】
さらに、この発明は、複数のバイアス点でＭＯＳ＋抵抗の全体の抵抗値を測定し、その結果を元に、寄生抵抗ないし直列抵抗の寄与とＭＯＳの寄与を分離することで最適な制御を行なうインピーダンス制御回路を得ることを目的とする。
【００１７】
さらに、この発明は、インピーダンスの測定結果に対して演算処理を行なうことにより、任意の抵抗値を制御するインピーダンス制御回路を得ることを目的とする。
【００１８】
さらに、この発明は、参照電圧を内蔵することにより、ピン数を削減したインピーダンス制御回路を得ることを目的とする。
【００１９】
【課題を解決するための手段】
この発明に係るインピーダンス制御回路は、複数の参照電圧を選択して出力する参照電圧選択回路と、可変抵抗素子と、参照電圧選択回路から出力される参照電圧を受ける第１の入力と、可変抵抗素子が接続される第２の入力とを有し、第１および第２の入力の電圧を比較する比較器と、比較器から出力される信号に基づき、複数の参照電圧に対応する複数のインピーダンスを設定する制御回路とを有するものである。
【００２０】
この発明に係るインピーダンス制御回路は、複数の異なる値のインピーダンスから任意の値のインピーダンスを設定する演算回路をさらに有するものである。
【００２１】
この発明に係るインピーダンス制御回路は、演算回路が、直列抵抗分とＭＯＳ成分を分離する演算を行うものである。
【００２２】
この発明に係るインピーダンス制御回路は、参照電圧を内蔵するものである。
【００２３】
この発明に係るインピーダンス制御回路は、参照電圧の個数が２個であるものである。
【００２４】
この発明に係るインピーダンス制御回路は、２個の参照電圧を内蔵するものである。
【００２５】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１のインピーダンス制御回路を示す図である。図１において、１はシングルチップの半導体集積回路（ＬＳＩ）であり、２はこの発明によるインピーダンス制御回路である。４は参照電圧切り替え器であり、８−１は第１レジスタであり、８−２は第２レジスタである。９−１は第１出力回路であり、９−２は第２出力回路である。１１−１および１１−２はＰＡＤである。１３−１は第１参照電圧（以下「Ｃａｌ　Ｖｒｅｆ１」という）であり、１３−２は第２参照電圧（以下「Ｃａｌ　Ｖｒｅｆ２」という）である。１０は半導体集積回路１の主要な動作を行う主回路であり、メモリ、プロセッサ、論理回路などからなる。その他の図１５と同様の符号は図１５に示された構成要素と同様の構成要素を示す。
【００２６】
次に動作について説明する。
この実施の形態１では、ひとつの参照抵抗（Ｒｒｅｆ　１２）に対して、複数の異なる参照電圧（Ｃａｌ　Ｖｒｅｆ１１３−１およびＣａｌ　Ｖｒｅｆ２１３−２）を使用する。
【００２７】
主回路１０はチップ外部からの信号を受け、出力信号を出力回路９−１，９−２を介してチップ外部に出力する。
【００２８】
出力回路９−１，９−２の各々はレジスタ８−１またはレジスタ８−２に保持される値に基づき、各々の抵抗値を変更する、例えば、出力回路９−１，９−２はＣＭＯＳインバータが複数段直列に接続されるバッファ回路により構成される。バッファ回路の駆動力を変更する（すなわちバッファ回路に含まれるＮＭＯＳ６（ＮＯＭＳトランジスタ）のチャネル幅を変更する。ＮＭＯＳ６と同様に実際にはバッファ回路は並列に接続された複数のＮＭＯＳトランジスタを含み、レジスタの値によりオンする（導通する）ＮＭＯＳトランジスタの数を決定する）ことにより、その抵抗値が変化する。
【００２９】
バッファ回路はＰＭＯＳトランジスタを含み、バッファ回路のＰＭＯＳトランジスタも図１と同様の回路で制御される。但し、ＮＭＯＳ６の代わりに電源２０の比較器５の入力との間に接続されたＰＭＯＳトランジスタが設けられ、端子１０には抵抗Ｒｒｅｆ　を介して接地電圧が与えられることになる。
【００３０】
レジスタ８−１，８−２は参照電圧切替信号４を受ける。この参照電圧切替信号４によりカウンタ７から出力される値が設定されるべきレジスタが選択される。
【００３１】
また、比較器５の出力はレジスタ８−１，８−２の双方に接続されている。参照電圧切替信号４によって選択されたレジスタが、比較器５の出力レベルが変化したことに応じてカウンタ７の値を保持する。
【００３２】
図２はこの発明の実施の形態１のインピーダンス制御回路の動作原理を示す図である。図２に示すように、参照電圧を切り替えることによって、よりＣａｌ　Ｖｒｅｆ１１３−１、Ｃａｌ　Ｖｒｅｆ２１３−２にそれぞれ対応して、Ｒｍ１、Ｒｍ２を与えるＭＯＳの個数がわかる。Ｒｍ１、Ｒｍ２は以下の式（３）および式（４）で与えられる。
Ｒｍ１＝Ｒｒｅｆ　×Ｃａｌ　Ｖｒｅｆ１／（Ｖｄｄ−Ｃａｌ　Ｖｒｅｆ１）　（３）
Ｒｍ２＝Ｒｒｅｆ　×Ｃａｌ　Ｖｒｅｆ２／（Ｖｄｄ−Ｃａｌ　Ｖｒｅｆ２）　（４）
【００３３】
図３はこの発明の実施の形態１のインピーダンス制御回路の動作タイミングを示す図である。参照電圧切り替え信号がＣａｌ　Ｖｒｅｆ１１３−１を選択している間は従来技術と同様の動作を行い、Ｒｍ１に制御されるＮｃｏｄｅを第１レジスタ８−１に格納する。その後、参照電圧切り替え信号がＣａｌ　Ｖｒｅｆ２１３−２を選択し、同様の動作を行いＲｍ２に制御されるＮｃｏｄｅを探す。見つかったＮｃｏｄｅを今度は第２レジスタ８−２に格納する。
【００３４】
従来のインピーダンス制御回路では２個のインピーダンスを制御するにはインピーダンス制御回路を２セット搭載する必要があったが、この実施の形態１の構成をとることにより、参照抵抗が１個で、インピーダンス制御回路が１個であるにもかかわらず個々の出力回路を２種類の抵抗値Ｒｍ１、Ｒｍ２に独立に制御することができる。
【００３５】
図１では、ＮＭＯＳの制御部分を取り出しているが、ＰＭＯＳ側でも同様の回路構成で制御することができる。また、出力回路（第１出力回路９−１および第２出力回路９−２）には両方のＮｃｏｄｅを供給し、どちらを使用するかを出力回路側で切り替えることもできる。
【００３６】
以上のように、この実施の形態１のインピーダンス制御回路は、複数の参照電圧（１３−１，１３−２）を選択して出力する参照電圧選択回路（参照電圧切り替え器４）と、可変抵抗素子（６）と、参照電圧選択回路（４）から出力される参照電圧を受ける第１の入力と、可変抵抗素子が接続される第２の入力とを有し、第１および第２の入力の電圧を比較する比較器（５）と、比較器（５）から出力される信号に基づき、複数の参照電圧に対応する複数のインピーダンス（９−１，９−２）を設定する制御回路（３）とを有し、参照電圧（１３−１，１３−２）の個数が２個であるものである。
【００３７】
以上のように、この実施の形態１によれば、参照抵抗が１個で、インピーダンス制御回路が１個であるにもかかわらず個々の出力回路を２種類の抵抗値Ｒｍ１、Ｒｍ２に独立に制御することができる効果が得られる。
【００３８】
実施の形態２．
図４は、この発明の実施の形態２のインピーダンス制御回路を示す図である。図４において、８−１は第１レジスタであり、８−ｎは第ｎレジスタである。
１３−１はＣａｌ　Ｖｒｅｆ１（第１参照電圧）であり、１３−ｎはＣａｌ　Ｖｒｅｆｎ（第ｎ参照電圧）である。ここで、ｎは３以上の整数であり、図４では、図面を明瞭にするために、第２レジスタから第ｎ−１レジスタ、およびＣａｌ　Ｖｒｅｆ２（第２参照電圧）からＣａｌ　Ｖｒｅｆｎ−１（第ｎ−１参照電圧）は省略されている。その他の図１と同様の符号は図１に示された構成要素と同様の構成要素を示す。
【００３９】
次に動作について説明する。
この実施の形態２では、ｎ種類のＣａｌ　Ｖｒｅｆ　（参照電圧）を使用し、ｎ種類のインピーダンス制御を行なう。
【００４０】
図５は、実施の形態２のインピーダンス制御回路の動作タイミングを示す図である。参照電圧切り替え信号（図４）が、Ｃａｌ　Ｖｒｅｆ１を選択している期間は、Ｒｍ１を制御するＮｃｏｄｅを探し、第１レジスタ８−１の更新動作を行なう。同様に、Ｃａｌ　Ｖｒｅｆｘを選択している期間は、Ｒｍｘを制御するＮｃｏｄｅを探し、第ｘレジスタ８−ｘの更新動作を行なう。ここでｘは２からｎまでの整数である。この動作をＣａｌ　Ｖｒｅｆｎにまで繰り返す。
【００４１】
従来のインピーダンス制御回路では、ｎ種類のインピーダンスを制御するには、ｎ個の異なる制御回路を搭載する必要があったが、この実施の形態２により、単一の参照抵抗、単一の制御回路で異なるｎ種類のインピーダンスを制御することができる。
【００４２】
以上のように、この実施の形態２のインピーダンス制御回路は、複数の参照電圧（１３−１，１３−２）を選択して出力する参照電圧選択回路（参照電圧切り替え器４）と、可変抵抗素子（６）と、参照電圧選択回路（４）から出力される参照電圧を受ける第１の入力と、可変抵抗素子が接続される第２の入力とを有し、第１および第２の入力の電圧を比較する比較器（５）と、比較器（５）から出力される信号に基づき、複数の参照電圧に対応する複数のインピーダンス（９−１，９−２）を設定する制御回路（３）とを有するものである。
【００４３】
以上のように、この実施の形態２によれば、単一の参照抵抗、単一の制御回路で異なるｎ種類のインピーダンスを制御することができる効果が得られる。
【００４４】
実施の形態３．
図６は、この発明の実施の形態３のインピーダンス制御回路を示す図である。図６において、１４−１は第１参照電圧生成回路であり、１４−２は第２参照電圧生成回路である。その他の図１と同様の符号は図１に示された構成要素と同様の構成要素を示す。
【００４５】
次に動作について説明する。
この実施の形態３では、実施の形態１において、参照電圧を外部から供給せずに内蔵するようにした。これにより、参照電圧を接続するためのＰＡＤ１１−１およびＰＡＤ１１−２が削除されるので、外部に接続されるピン数を削減することができる。
【００４６】
以上のように、この実施の形態３のインピーダンス制御回路は、複数の参照電圧（１３−１，１３−２）を選択して出力する参照電圧選択回路（参照電圧切り替え器４）と、可変抵抗素子（６）と、参照電圧選択回路（４）から出力される参照電圧を受ける第１の入力と、可変抵抗素子が接続される第２の入力とを有し、第１および第２の入力の電圧を比較する比較器（５）と、比較器（５）から出力される信号に基づき、複数の参照電圧に対応する複数のインピーダンス（９−１，９−２）を設定する制御回路（３）とを有し、２個の参照電圧（１４−１，１４−２）を内蔵するものである。
【００４７】
以上のように、この実施の形態３によれば、外部に接続されるピン数を削減することができる効果が得られる。
【００４８】
実施の形態４．
図７は、この発明の実施の形態４のインピーダンス制御回路を示す図である。図７において、１４はｎ個の異なる参照電圧を生成する参照電圧生成回路である。その他の図４と同様の符号は図４に示された構成要素と同様の構成要素を示す。
【００４９】
次に動作について説明する。
この実施の形態４では、実施の形態２において、参照電圧を外部から供給せずに内蔵するようにした。その際に図１４に示すように同一の回路（参照電圧生成回路１４）から異なる参照電圧を生成するようにできる。
【００５０】
以上のように、この実施の形態４のインピーダンス制御回路は、複数の参照電圧（１３−１，１３−２）を選択して出力する参照電圧選択回路（参照電圧切り替え器４）と、可変抵抗素子（６）と、参照電圧選択回路（４）から出力される参照電圧を受ける第１の入力と、可変抵抗素子が接続される第２の入力とを有し、第１および第２の入力の電圧を比較する比較器（５）と、比較器（５）から出力される信号に基づき、複数の参照電圧に対応する複数のインピーダンス（９−１，９−２）を設定する制御回路（３）とを有し、参照電圧（１４）を内蔵するものである。
【００５１】
以上のように、この実施の形態４によれば、同一の回路から異なる参照電圧を生成できる効果が得られる。
【００５２】
実施の形態５．
図８は、この発明の実施の形態５のインピーダンス制御回路を示す図である。図８において、１５は演算回路であり、１６は抵抗値設定部であり、１７は寄生抵抗ないし直列に挿入された抵抗（以下「Ｒｓ　」という）である。図８では、図面を明瞭にするために、演算回路１５の出力側に接続された出力回路は省略されている。その他の図１と同様の符号は図１に示された構成要素と同様の構成要素を示す。
【００５３】
次に動作について説明する。
この実施の形態５は、２点以上のバイアス点で抵抗を測定できる実施の形態１の回路において、寄生抵抗ないし直列に挿入された抵抗Ｒｓ１７と可変Ｗ　ＭＯＳ１７の変動を計算により分離するために、演算回路１５および抵抗値設定部１６を設けた。
【００５４】
ＲＳ　（寄生抵抗）の値をＲＳ　、可変Ｗ　ＭＯＳ６の抵抗値をＲｔ１（Ｎｃｏｄｅ１　に対する値）、Ｒｔ２（Ｎｃｏｄｅ２　に対する値）、実現される抵抗の値をＲｍ１、Ｒｍ２とする。Ｒｔ１、Ｒｔ２はその時のチャネル幅Ｗ１　、Ｗ２　に反比例し、その係数をαとすると、
Ｒｔ１＝α／Ｗ１　＝α／（Ｗｕ　×Ｎｃｏｄｅ１　）＝β／Ｎｃｏｄｅ１　　（５）
Ｒｔ２＝α／Ｗ２　＝α／（Ｗｕ　×Ｎｃｏｄｅ２　）＝β／Ｎｃｏｄｅ２　　（６）
と表示される。
【００５５】
この実施の形態５の構成では、Ｒｓ　＋Ｒｔ１がＲｍ１になるように制御されるので、
Ｒｓ　＋β／Ｎｃｏｄｅ１　＝Ｒｍ１　（７）
Ｒｓ　＋β／Ｎｃｏｄｅ２　＝Ｒｍ２　（８）
という関係式が成り立ち、式（７）および式（８）を、
β＝α／Ｗｕ　＝（Ｒｍ１−Ｒｍ２）×Ｎｃｏｄｅ１　×Ｎｃｏｄｅ２　
／（Ｎｃｏｄｅ２　−Ｎｃｏｄｅ１　）　（９）
Ｒｓ　＝（Ｎｃｏｄｅ２　×Ｒｍ２−Ｎｃｏｄｅ１　×Ｒｍ１）
／（Ｎｃｏｄｅ２　−Ｎｃｏｄｅ１　）　（１０）
と解くことができる。
【００５６】
したがって、式（９）および式（１０）に相当する演算を図８の演算回路１５で行なうことにより、その測定時点でのＲｓ　とβを知ることができる。
【００５７】
いったんＲｓ　およびβがわかれば、任意の抵抗Ｒｘ　を生成するＭＯＳのチャネル幅を
Ｎｘ　＝β／（Ｒｘ　−Ｒｓ　）　（１１）
と決定することができ、最終的な演算結果としてこのＮｘを出力すればよい。
【００５８】
図１１は、実施の形態５のインピーダンス制御回路の特性を示す図である。式（７）および式（８）を変形すると以下の式が得られる。
Ｎｃｏｄｅ１　＝β／（Ｒｍ１−Ｒｓ　）　（７’）
Ｎｃｏｄｅ２　＝β／（Ｒｍ２−Ｒｓ　）　（８’）
式（７’）および式（８’）から、Ｎｃｏｄｅが比例定数をβとして（Ｒｍ　−Ｒｓ　）に反比例し、図１１の曲線Ａのように表されることがわかる。図１１において、点ａ１は式（７’）に相当する点であり、点ａ２は式（８’）に相当する点である。Ｒｓ　およびβを求めるということは、言い換えれば、図１１に示す曲線Ａを求めることである。したがって、いったん曲線Ａが求まると、曲線上の点ａ３に対応する抵抗Ｒｘ　を実現すためのＮｘ　を知ることができ、この点ａ３が式（１１）に相当する。
【００５９】
図９はこの発明の実施の形態５のインピーダンス制御回路の動作を示すフローチャートである。
【００６０】
ステップＳＴ１では、第１レジスタ８−１からのＮｃｏｄｅ１　および第２レジスタ８−２からのＮｃｏｄｅ２　が演算回路１５に入力される。ステップＳＴ２では、演算回路１５が式（９）および式（１０）にしたがって、Ｒｓ　およびβを求める演算を行なう。
【００６１】
ステップＳＴ３では、抵抗値設定部１６からの設定値Ｒｘ　が演算回路１５に入力される。ステップＳＴ４では、演算回路１５が式（１１）にしたがってＮｘを求める演算をおこなう。
【００６２】
ステップＳＴ５では、Ｒｓ　およびβを演算回路１５から出力する。ステップＳＴ６では、Ｎｘ　を演算回路１５から出力する。
【００６３】
実施の形態１では、特定の抵抗値のみを制御することが可能であったが、この実施の形態５では演算回路１５を追加することにより任意の抵抗値を制御することが可能となる。また、可変Ｗ　ＭＯＳ６およびＲｓ（直列抵抗成分）１７をＲｓおよびβとして特性を把握することができる。
【００６４】
抵抗値設定部１６は、回路中に組み込んでもよいし、半導体集積回路（ＬＳＩ１）の外部から制御してもよい。
【００６５】
以上のように、この実施の形態５のインピーダンス制御回路は、複数の参照電圧（１３−１，１３−２）を選択して出力する参照電圧選択回路（参照電圧切り替え器４）と、可変抵抗素子（６）と、参照電圧選択回路（４）から出力される参照電圧を受ける第１の入力と、可変抵抗素子が接続される第２の入力とを有し、第１および第２の入力の電圧を比較する比較器（５）と、比較器（５）から出力される信号に基づき、複数の参照電圧に対応する複数のインピーダンス（９−１，９−２）を設定する制御回路（３）とを有し、複数の異なる値のインピーダンス（９−１，９−２）から任意の値のインピーダンスを設定する演算回路（１５）をさらに有し、演算回路（１５）が、直列抵抗分（１７）とＭＯＳ成分（６）を分離する演算を行い、参照電圧（１３−１，１３−２）の個数が２個であるものである。
【００６６】
以上のように、この実施の形態５によれば、任意の抵抗値を制御することが可能となる効果が得られる。
【００６７】
この実施の形態５によれば、可変Ｗ　ＭＯＳ６およびＲｓ（直列抵抗成分）１７を把握することができる効果が得られる。
【００６８】
実施の形態６．
図１０は、この発明の実施の形態６のインピーダンス制御回路を示す図である。図１０において、１４−１は第１参照電圧生成回路であり、１４−２は第２参照電圧生成回路である。その他の図８と同様の符号は図８に示された構成要素と同様の構成要素を示す。
【００６９】
次に動作について説明する。
この実施の形態６では、実施の形態５において、実施の形態３と同様に、参照電圧を内蔵した。これによりよりピン数の削減が可能である。
【００７０】
以上のように、この実施の形態６のインピーダンス制御回路は、複数の参照電圧（１３−１，１３−２）を選択して出力する参照電圧選択回路（参照電圧切り替え器４）と、可変抵抗素子（６）と、参照電圧選択回路（４）から出力される参照電圧を受ける第１の入力と、可変抵抗素子が接続される第２の入力とを有し、第１および第２の入力の電圧を比較する比較器（５）と、比較器（５）から出力される信号に基づき、複数の参照電圧に対応する複数のインピーダンス（９−１，９−２）を設定する制御回路（３）とを有し、複数の異なる値のインピーダンス（９−１，９−２）から任意の値のインピーダンスを設定する演算回路（１５）をさらに有し、演算回路（１５）が、直列抵抗分（１７）とＭＯＳ成分（６）を分離する演算を行い、２個の参照電圧（１４−１，１４−２）を内蔵するものである。
【００７１】
以上のように、この実施の形態６によれば、ピン数の削減が可能である効果が得られる。
【００７２】
実施の形態７．
図１２は、この発明の実施の形態７のインピーダンス制御回路を示す図である。図１２において、１５は演算回路であり、１６は抵抗値設定部であり、１７は寄生抵抗ないし直列に挿入された抵抗（以下「Ｒｓ　」という）である。図１２では、図面を明瞭にするために、演算回路１５の出力側に接続された出力回路は省略されている。その他の図４と同様の符号は図４に示された構成要素と同様の構成要素を示す。図１２において制御回路３は図４の制御回路３と同様の内部構造を有する。
【００７３】
次に動作について説明する。
実施の形態５の誤差要因として、異なる電圧に対してαを同一とみなしているが、実際には微妙に異なっているということがある。言い換えれば、図１１の曲線Ａの比例定数βが電圧に対して変化する。この結果、実施の形態１で制御される抵抗値の範囲を大きく外れる（抵抗値に対応する電圧の範囲を大きく外れる）と、図１１の曲線Ａの比例定数βが変化して、実現されるインピーダンスの誤差が大きくなる。
【００７４】
これに対して、この実施の形態７では、実施の形態２と同様にｎ個の参照電圧を使用して、実施の形態５と同様の方式で参照電圧間ごとに曲線Ａのβを求めるようにした。これより、より精度よくインピーダンスを制御することが可能である。
【００７５】
図１３は、この発明の実施の形態７のインピーダンス制御回路の特性を示す図である。上述したように曲線Ａの比例定数βは電圧に対して変化するので、図１３では、４つの参照電圧（抵抗Ｒｍ１から抵抗Ｒｍ４に対応する）を使用して、参照電圧の区間ごとに曲線Ａ１から曲線Ａ３のβ（β１からβ３）を求めるようにした場合を表している。
【００７６】
Ｃａｌ　Ｖｒｅｆ１１３−１、Ｃａｌ　Ｖｒｅｆ２１３−２、．．．、Ｃａｌ　Ｖｒｅｆｎ１３−ｎの順に電圧が下がっているとし、それに対応する抵抗の値をＲｍ１、Ｒｍ２、．．．、Ｒｍｎとする。Ｒ＜Ｒｍ２の抵抗は、Ｒｍ１とＲｍ２から式（９）および式（１０）に基づいてβおよびＲｓ　を計算して制御し、Ｒ＞ＲｍｎではＲｍｎとＲｍｎ−１から式（９）および式（１０）に基づいてβおよびＲｓ　を計算して制御する。それ以外の区間ではＲｍｉ＜Ｒ＜Ｒｍｉ−１では、ＲｍｉとＲｍｉ−１から式（９）および式（１０）に基づいてβおよびＲｓ　を計算して制御する。
【００７７】
この実施の形態７では、以上のように複数の参照電圧の区間ごとβおよびＲｓ　を計算して制御することにより、実現されるインピーダンスの精度がより向上する。
【００７８】
以上のように、この実施の形態７のインピーダンス制御回路は、複数の参照電圧（１３−１，１３−２）を選択して出力する参照電圧選択回路（参照電圧切り替え器４）と、可変抵抗素子（６）と、参照電圧選択回路（４）から出力される参照電圧を受ける第１の入力と、可変抵抗素子が接続される第２の入力とを有し、第１および第２の入力の電圧を比較する比較器（５）と、比較器（５）から出力される信号に基づき、複数の参照電圧に対応する複数のインピーダンス（９−１，９−２）を設定する制御回路（３）とを有し、複数の異なる値のインピーダンス（９−１，９−ｎ）から任意の値のインピーダンスを設定する演算回路（１５）をさらに有し、演算回路（１５）が、直列抵抗分（１７）とＭＯＳ成分（６）を分離する演算を行うものである。
【００７９】
以上のように、この実施の形態７によれば、実現されるインピーダンスの精度がより向上する効果が得られる。
【００８０】
実施の形態８．
図１４は、この発明の実施の形態８のインピーダンス制御回路を示す図である。図１４において、１５は演算回路であり、１６は抵抗値設定部であり、１７は寄生抵抗ないし直列に挿入された抵抗（以下「Ｒｓ　」という）である。図１４では、図面を明瞭にするために、演算回路１５の出力側に接続された出力回路は省略されている。その他の図１２と同様の符号は図１２に示された構成要素と同様の構成要素を示す。図１４において制御回路３は図７の制御回路３と同様の内部構造を有する。
【００８１】
次に動作について説明する。
この実施の形態８では、実施の形態７において、実施の形態４と同様に、参照電圧を内蔵した。これによりピン数の削減が可能である。
【００８２】
以上のように、この実施の形態８のインピーダンス制御回路は、複数の参照電圧（１３−１，１３−２）を選択して出力する参照電圧選択回路（参照電圧切り替え器４）と、可変抵抗素子（６）と、参照電圧選択回路（４）から出力される参照電圧を受ける第１の入力と、可変抵抗素子が接続される第２の入力とを有し、第１および第２の入力の電圧を比較する比較器（５）と、比較器（５）から出力される信号に基づき、複数の参照電圧に対応する複数のインピーダンス（９−１，９−２）を設定する制御回路（３）とを有し、複数の異なる値のインピーダンス（９−１，９−ｎ）から任意の値のインピーダンスを設定する演算回路（１５）をさらに有し、演算回路（１５）が、直列抵抗分（１７）とＭＯＳ成分（６）を分離する演算を行い、参照電圧（１４）を内蔵するものである。
【００８３】
以上のように、この実施の形態８によれば、ピン数の削減が可能である効果が得られる。
【００８４】
【発明の効果】
以上のように、この発明によれば、複数の異なる値の参照電圧を用いるように構成したので、複数の異なる値のインピーダンスを制御できる効果がある。
【００８５】
この発明によれば、演算回路で抵抗値を設定する演算を行うように構成したので、任意の抵抗値に制御することが可能となる効果がある。
【００８６】
この発明によれば、演算回路で直列抵抗分とＭＯＳ成分を分離する演算を行うように構成したので、ＭＯＳ成分および直列抵抗分を把握することができる効果がある。
【００８７】
この発明によれば、参照電圧を内蔵するように構成したので、ピン数の削減が可能である効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１のインピーダンス制御回路を示す図である。
【図２】この発明の実施の形態１のインピーダンス制御回路の動作原理を示す図である。
【図３】この発明の実施の形態１のインピーダンス制御回路の動作タイミングを示す図である。
【図４】この発明の実施の形態２のインピーダンス制御回路を示す図である。
【図５】この発明の実施の形態２のインピーダンス制御回路の動作タイミングを示す図である。
【図６】この発明の実施の形態３のインピーダンス制御回路を示す図である。
【図７】この発明の実施の形態４のインピーダンス制御回路を示す図である。
【図８】この発明の実施の形態５のインピーダンス制御回路を示す図である。
【図９】この発明の実施の形態５のインピーダンス制御回路の動作を示すフローチャートである。
【図１０】この発明の実施の形態６のインピーダンス制御回路を示す図である。
【図１１】この発明の実施の形態５のインピーダンス制御回路の特性を示す図である。
【図１２】この発明の実施の形態７のインピーダンス制御回路を示す図である。
【図１３】この発明の実施の形態７のインピーダンス制御回路の特性を示す図である。
【図１４】この発明の実施の形態８のインピーダンス制御回路を示す図である。
【図１５】従来のインピーダンス制御回路を示す図である。
【図１６】従来のインピーダンス制御回路の動作原理を示す図である。
【図１７】従来のインピーダンス制御回路の動作タイミングを示す図である。
【符号の説明】
１　ＬＳＩ、２　インピーダンス制御回路、３　制御回路、４　参照電圧切り替え器、５　アナログ比較器、６　可変Ｗ　ＭＯＳ、７　カウンタ、８−１　第１レジスタ、８−１　第２レジスタ、８−ｎ　第ｎレジスタ、９−１　第１出力回路、９−２　第２出力回路、１０　主回路、１１−１，１１−２　ＰＡＤ、１２　Ｒｒｅｆ　、１３−１　Ｃａｌ　Ｖｒｅｆ１、１３−２　Ｃａｌ　Ｖｒｅｆ２、１３−ｎ　Ｃａｌ　Ｖｒｅｆｎ、１４　参照電圧生成回路、１４−１　第１参照電圧生成回路、１４−２　第２参照電圧生成回路、１５　演算回路、１６　抵抗値設定部、１７　Ｒｓ　、２０　Ｖｄｄ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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