(57)【要約】【課題】複数のスレーブ回路の複数の分周クロックの位相を精度良く調整する。【解決手段】クロック同期回路１８は、位相検出部１４、クロック調整部１５、システムクロック生成部１６及び制御部１７を備える。システムクロック生成部１６は、クロックＳＰＵＣＫ，ＨＳ２ＣＫを生成する。位相検出部１４は撮像センサ２Ｒ，２Ｇ，２Ｂからの分周クロックＲＩＣＫ，ＧＩＣＫ，ＢＩＣＫの位相状態を検出して位相信号ＳＤを生成し制御部１７に出力する。制御部１７は位相信号ＳＤに基づいて分周クロックＲＩＣＫ，ＧＩＣＫ，ＢＩＣＫの位相と基準クロックＳＰＵＣＫの位相との差に応じて遅延制御信号ＡＳＥＬを生成してクロック調整部１５に出力する。クロック調整部１５は、遅延制御信号ＡＳＥＬに基づいて供給クロックＨＳ２ＣＫの位相を変化させて外部クロックＲＰ２ＣＫ，ＧＰ２ＣＫ，ＢＰ２ＣＫを生成し、撮像センサ２Ｒ，２Ｇ，２Ｂに供給する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
外部クロックから分周クロックを生成するスレーブ回路に接続され、前記分周クロックを基準クロックに同期させるクロック同期回路であって、
前記基準クロックと供給クロックとを生成するクロック生成部と、
前記スレーブ回路から出力された前記分周クロックを入力クロックとして、該入力クロックの位相状態を検出し該位相状態を示す位相信号を出力する位相検出部と、
前記位相検出部から出力された前記位相信号に基づいて前記分周クロックの位相と前記基準クロックの位相との間の差に応じた制御信号を生成する制御部と、前記制御信号に基づいて前記供給クロックの位相を変化させて前記外部クロックを生成するクロック調整部と、
を備えることを特徴とするクロック同期回路。
【請求項２】
請求項１記載のクロック同期回路において、前記位相検出部は、
前記制御部の制御によって、前記スレーブ回路から出力された前記分周クロック及び前記基準クロックの中の一のクロックを前記入力クロックとして選択するセレクタ、
を備える、クロック同期回路。
【請求項３】
請求項２記載のクロック同期回路において、前記位相検出部の前記セレクタは、互いに独立に動作する複数の前記スレーブ回路から出力された複数の前記分周クロック及び前記基準クロックの中から一のクロックを前記入力クロックとして選択する機能を有し、
前記制御部は、複数の前記スレーブ回路に対して個別に前記制御信号を生成する機能を有し、
前記クロック調整部は、前記制御部から供給された前記制御信号に基づいて前記供給クロックの位相を変化させて、各前記スレーブ回路に与える前記外部クロックを生成する機能を有する、
クロック同期回路。
【請求項４】
請求項１〜請求項３の何れか１項に記載のクロック同期回路において、
前記位相検出部は、
前記クロック生成部で生成された内部クロックの信号レベルに応じて、前記供給クロックの立上りエッジと立下りエッジとの少なくとも一方の時点で前記入力クロックをサンプリングし、サンプリングした前記入力クロックを前記位相信号として出力するサンプリング回路、
を備える、クロック同期回路。
【請求項５】
請求項４記載のクロック同期回路において、前記サンプリング回路は、
前記内部クロックの高レベル期間に前記供給クロックの立上りエッジで前記入力クロックをサンプリングする第１のフリップ・フロップと、
前記内部クロックの低レベル期間に前記供給クロックの立上りエッジで前記入力クロックをサンプリングする第２のフリップ・フロップと、
前記内部クロックの高レベル期間に前記供給クロックの立下りエッジで前記入力クロックをサンプリングする第３のフリップ・フロップと、
前記内部クロックの低レベル期間に前記供給クロックの立下りエッジで前記入力クロックをサンプリングする第４のフリップ・フロップと、
を備えて構成される、クロック同期回路。
【請求項６】
請求項４または請求項５に記載のクロック同期回路において、前記位相検出部は、
前記サンプリング回路に入力する前の前記入力クロックを遅延させて遅延信号を生成する遅延回路と、
前記制御部の制御によって、前記遅延回路から出力された前記遅延信号と前記入力クロックとの何れかを選択して前記サンプリング回路に出力するセレクタと、を更に備えており、
前記サンプリング回路は、前記セレクタから出力された信号をサンプリングする機能を有する、
クロック同期回路。
【請求項７】
請求項１〜請求項６の何れか１項に記載のクロック同期回路において、前記クロック生成部は、
前記制御部の制御によって、前記スレーブ回路から出力された前記入力クロックと内部で生成したクロックとの何れかを選択し、当該クロック同期回路を搭載する信号処理回路で使用する動作クロックとして出力するセレクタ、
を備える、
クロック同期回路。
【請求項８】
請求項１〜請求項７の何れか１項に記載のクロック同期回路において、前記スレーブ回路は、前記外部クロックを分周して動作クロックとして使用する撮像センサである、クロック同期回路。
【請求項９】
外部クロックを分周して分周クロックを生成し使用するスレーブ回路と、
前記スレーブ回路に与える前記外部クロックを生成する請求項１〜請求項８の何れか１項に記載のクロック同期回路と、
を備えることを特徴とするクロック同期システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部から供給されるクロックを分周して使用するスレーブ回路を搭載したシステムにおいて、スレーブ回路における分周クロックの位相調整を行うクロック同期回路に関する。
【０００２】
【従来の技術】
ＣＭＯＳ型固体撮像素子（以下、「ＣＭＯＳセンサ」と呼ぶ。）などの撮像センサの中には、外部クロックを使用して動作するタイプのものが存在しており、この種の撮像センサは、外部クロックの周波数を分周して自らが使用する動作クロックを生成する。画像処理回路などの処理システムは、この種の撮像センサに外部クロックを供給し、この撮像センサから出力された画素データをラッチして画像処理する。しかしながら、撮像センサにおいて生成した動作クロックの位相に不確定性が存在したり、ノイズなどの外部要因により動作クロックのクロック波形が歪んだりしたときは、撮像センサから出力されたデータをラッチするタイミングが予測不能になるという問題が起こる。
【０００３】
したがって、撮像センサに外部クロックを供給するマスタ回路は、内部生成のシステムクロックと撮像センサの分周クロックとを位相同期させる必要がある。この種の位相同期を行う従来技術は、例えば特許文献１，２に開示されている。
【０００４】
以下、前述の問題を図１１などを参照しつつ詳説する。図１１は、この種の撮像センサを搭載した画像処理装置１００の一部構成を概略的に示す図である。この画像処理装置１００は、外部クロックＰ２ＣＫの供給を受けて動作する撮像センサ１０１と、この撮像センサ１０１から出力された画素データＰＤをラッチする信号処理回路１０５とを備えている。本例では、撮像センサ１０１としてＣＭＯＳセンサが採用される。
【０００５】
撮像センサ１０１は、信号処理回路１０５から供給された外部クロックＰ２ＣＫを２分周する１／２分周器１０４と、フォトダイオードやＣＭＯＳトランジスタなどからなる受光部１０２と、この受光部１０２を駆動して画素データＰＤを読出す周辺回路１０３とを備えている。
【０００６】
また、信号処理回路１０５は、ＰＬＬ回路１１１、システムクロック生成部１１０、ＳＴＧ（Ｓｅｎｓｏｒ　Ｔｉｍｉｎｇ　Ｇｅｎｅｒａｔｏｒ；センサ・タイミング・ジェネレータ）１０８、ＳＰＵ（Ｓｅｎｓｏｒ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ；センサ・プロセッシング・ユニット）１０６、ＲＰＵ（Ｒｅａｌ−ｔｉｍｅ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ；リアルタイム・プロセッシング・ユニット）１０７及び制御部１０９を備えている。制御部１０９は、これら構成要素１０６，１０７，１０８，１０９を制御するための制御信号Ｃ１〜Ｃ４を生成する。
【０００７】
システムクロック生成部１１０の中のクロック生成回路１１２は、ＰＬＬ回路１１１から供給されたクロックを用いて、ＳＰＵ１０６、ＲＰＵ１０７及びＳＴＧ１０８に供給するシステムクロックＩＣＫ，Ｉ２ＣＫを生成する。なお、一方のシステムクロックＩＣＫは、他方のシステムクロックＩ２ＣＫを２分周したものである。ＳＴＧ１０８は、これらシステムクロックＩＣＫ，Ｉ２ＣＫを用いて外部クロックＰ２ＣＫを生成し、撮像センサ１０１に供給している。
【０００８】
撮像センサ１０１において、１／２分周器１０４はシステムクロックＰ２ＣＫの周波数を２分周して画素クロック（動作クロック）ＰＣＫを生成し、周辺回路１０３に供給する。ここで、システムクロックＰ２ＣＫを２分周する理由は、動作クロックのデューティ比を出来るだけ５０％に近づけ、周辺回路１０３の動作を安定化させるためであることが多い。周辺回路１０３は、この画素クロックＰＣＫを用いて受光部１０２を駆動して画素データＰＤを信号処理回路１０５に出力する。
【０００９】
信号処理回路１０５では、ＳＰＵ１０６は、システムクロックＩＣＫ，Ｉ２ＣＫを用いて画素データＰＤをラッチし、ラッチした画素データＰＤにノイズ除去、増幅などを施して画素データＰＤ１を生成し、ＲＰＵ１０７に出力する。ＲＰＵ１０７は、入力する画素データＰＤ１にデジタル画像処理を施して画素データＰＤ２を生成し出力する。
【００１０】
図１２は、ＲＰＵ１０７において画素データＰＤをラッチするタイミングを示すタイミングチャートである。撮像センサ１０１の周辺回路１０３は、図１２に示すように、画素クロックＰＣＫの立上りエッジに合わせて画素データＸ（ｎ），Ｘ（ｎ＋１），Ｘ（ｎ＋２），…（ｎ：画素番号）を順次出力している。ＳＰＵ１０６は、システムクロックＩＣＫを用いてラッチクロックＬＣＫを生成し、このラッチクロックＬＣＫの立上りエッジで、入力する画素データＸ（ｎ），Ｘ（ｎ＋１），Ｘ（ｎ＋２），…を順次ラッチする。しかしながら、図１３に示すように、画素クロックＰＣＫの位相は、図１２に示す画素クロックＰＣＫの位相と比べて半周期ずれる場合がある。この場合、ラッチクロックＬＣＫの立上りエッジは、隣接する２個の画素データＸ（ｋ），Ｘ（ｋ＋１）（ｋ：整数）の境界付近に位置するため、どちらの画素データＸ（ｋ），Ｘ（ｋ＋１）がラッチされるのかが予測不能になったり、遷移途中の不定データをラッチしてしまったりするという問題が発生する。
【００１１】
【特許文献１】
特開平１０−２００５１５号公報
【特許文献２】
特開平０６−０４５９１３号公報
【００１２】
【発明が解決しようとする課題】
本発明者は、前述の問題を解決するために、図１４に示す画像処理装置２００を採用した。この画像処理装置２００は、外部クロックＰ２ＣＫの供給を受けて動作する撮像センサ１０１と、この撮像センサ１０１から出力された画素データＰＤを画像処理する信号処理回路２１０とを備えている。撮像センサ１０１は、図１１に示した撮像センサ１０１と同じものである。以下に説明するように、この信号処理回路２１０は、撮像センサ１０１から出力された画素クロックＰＣＫをシステムクロックとして利用することで、画素クロックＰＣＫの位相の不確定性に起因する前述の問題を解決することができる。
【００１３】
信号処理回路２１０は、ＰＬＬ回路２１５、システムクロック生成部２１６、ＳＴＧ（センサ・タイミング・ジェネレータ）２１３、ＳＰＵ（センサ・プロセッシング・ユニット）２１１、ＲＰＵ（リアルタイム・プロセッシング・ユニット）２１２及び制御部２１４を備えている。制御部２１４は、信号処理回路２１０の構成要素２１１，２１２，２１３，２１６を制御するための制御信号Ｃ１〜Ｃ３，ＳＣを生成する。
【００１４】
ＰＬＬ回路２１５が出力したクロックＰＬＣＫは、外部クロックＰ２ＣＫとして撮像センサ１０１に供給されるとともに、システムクロック生成部２１６に供給されている。システムクロック生成部２１６において、クロック生成回路２１７は、ＰＬＬ回路２１５から供給されたクロックＰＬＣＫを用いて、このクロックＰＬＣＫの周波数と同じ周波数の内部クロックＩ２ＣＫを生成するとともに、このクロックＩ２ＣＫを２分周して分周クロックＩＣＫを生成する。分周クロックＩＣＫは、第１セレクタ２１８の入力端子Ｂに入力させられ、内部クロックＩ２ＣＫは、第２セレクタ２１９の入力端子Ｂに入力させられる。また、外部クロックＰ２ＣＫは、信号処理回路２１０の外側で分岐して信号処理回路２１０に再入力させられ、クロックＩＵ２ＣＫとして第２セレクタ２１９の入力端子Ａに入力させられる。
【００１５】
一方、撮像センサ１０１において、１／２分周器１０４は、信号処理回路２１０から供給された外部クロックＰ２ＣＫの周波数を２分周して画素クロックＰＣＫを生成し、周辺回路１０３に供給する。この画素クロックＰＣＫは、外部の信号処理回路２１０にも出力され、システムクロック生成部２１６の中の第１セレクタ２１８の入力端子ＡにクロックＩＵＣＫとして入力させられる。
【００１６】
第１セレクタ２１８と第２セレクタ２１９は、制御部２１４から伝達する選択制御信号ＳＣの値に応じて、入力端子Ａまたは入力端子Ｂの何れか一方を選択し、選択した入力端子に入力した信号をシステムクロックとしてＳＰＵ２１１、ＲＰＵ２１２及びＳＴＧ２１３に供給する。よって、第１セレクタ２１８と第２セレクタ２１９に入力端子Ａを選択させることで、フィードバックしたクロックＩＵＣＫ，ＩＵ２ＣＫを、ＳＰＵ２１１、ＲＰＵ２１２及びＳＴＧ２１３に供給できる。クロックＩＵＣＫの位相は、画素クロックＰＣＫの位相と常に同期しているため、図１５のタイミングチャートに示すように、ＳＰＵ２１１がクロックＩＵＣＫから生成したラッチクロックＬＣＫの立上りエッジが常に、各画素データＸ（ｎ），Ｘ（ｎ＋１），…のほぼ中央に位置するように設定できる。これにより、画素クロックＰＣＫの位相の不確定性に起因する上述の問題を回避できる。
【００１７】
しかしながら、上記信号処理回路２１０においてシステムクロックを供給する構成は、単体の撮像センサ１０１に対応できても、複数の撮像センサには対応できない。これは、第１の撮像センサの画素クロック（分周クロック）をシステムクロックとして使用した場合、第２の撮像センサの画素クロック（分周クロック）の位相の不確定性に対処できないからである。以下、この状況を図１６などを参照しつつ説明する。
【００１８】
図１６に、２個の撮像センサ１０１Ａ，１０１Ｂを搭載した画像処理装置２００Ｍの一部構成を概略的に示す。画像処理装置２００Ｍは、共通の外部クロックＰ２ＣＫの供給を受けて動作する２個の撮像センサ１０１Ａ，１０１Ｂと、これら撮像センサ１０１Ａ，１０１Ｂからそれぞれ出力された画素データＡＰＤ，ＢＰＤを画像処理する信号処理回路２１０Ｍとを備えている。撮像センサ１０１Ａ，１０１Ｂは図１１に示した撮像センサ１０１と同じものである。信号処理回路２１０Ｍは、ＳＰＵ２１１ＭとＲＰＵ２１２Ｍとを除いて、図１４に示す信号処理回路２１０とほぼ同一構成を有する。すなわち、この信号処理回路２１０Ｍの構成要素２１３，２１４，２１６，２１５は、それぞれ、図１４に示す信号処理回路２１０の構成要素２１３，２１４，２１６，２１５とほぼ同一である。
【００１９】
ＳＰＵ２１１Ｍは、撮像センサ１０１Ａ，１０１Ｂから出力された２本の画素データＡＰＤ，ＢＰＤを並列に処理する第１及び第２ＳＰＵ（ＣＨ０），ＳＰＵ（ＣＨ１）を有する。ＲＰＵ２１２Ｍは、ＳＰＵ２１１Ｍから出力された２本の画素データＡＰＤ１，ＢＰＤ１に画像処理を施して、画素データＡＰＤ２，ＢＰＤ２を生成し並列に出力する。
【００２０】
ＰＬＬ回路２１５が生成したクロックＰＣＬＫは、外部クロックＰ２ＣＫとして撮像センサ１０１Ａ，１０１Ｂに供給されている。撮像センサ１０１Ａ，１０１Ｂでの１／２分周器１０４Ａ，１０４Ｂは、それぞれ、外部クロックＰ２ＣＫを分周して画素クロックＡＰＣＫ，ＢＰＣＫを生成し、周辺回路１０３Ａ，１０３Ｂに供給している。一方の撮像センサ１０１Ｂで生成された画素クロックＢＰＣＫは信号処理回路２１０Ｍにフィードバックされ、クロックＩＵＣＫとして、信号処理回路２１０Ｍの第１セレクタ２１８の入力端子Ａに入力させられるが、他方の撮像センサ１０１Ａで生成された画素クロックＡＰＣＫは、信号処理回路２１０Ｍにフィードバックされない。
【００２１】
図１７に示すように一方の画素クロックＡＰＣＫの位相と他方の画素クロックＢＰＣＫの位相とが互いに半周期ずれる場合が起こり得るが、かかる場合であって、第１セレクタ２１８と第２セレクタ２１９とに入力端子Ａを選択させて、画素クロックＢＰＣＫをシステムクロックＩＵＣＫとして使用した場合に、ラッチクロックＬＣＫは、他方の画素クロックＢＰＣＫにのみ正確に同期する。このため、ＳＰＵ２１１の第２ＳＰＵ（ＣＨ１）では、画素データＸ（ｎ），Ｘ（ｎ＋１），…を正確にラッチできるが、第１ＳＰＵ（ＣＨ０）では、画素データＹ（ｎ），Ｙ（ｎ＋１），…を正確にラッチできない現象が起こる。
【００２２】
以上の状況などに鑑みて本発明の目的は、外部クロックを分周して使用する撮像センサなどのスレーブ回路を搭載したシステムにおいて、（１）スレーブ回路における分周クロックの位相を精度良く調整し得て、さらには（２）複数のスレーブ回路における複数の分周クロックの位相を精度良く調整し得るクロック同期回路及びクロック同期システムを提供する点にある。
【００２３】
【課題を解決するための手段】
上記課題を解決するため、第１の発明のクロック同期回路は、外部クロックから分周クロックを生成するスレーブ回路に接続され、前記分周クロックを基準クロックに同期させるクロック同期回路であって、前記基準クロックと供給クロックとを生成するクロック生成部と、前記スレーブ回路から出力された前記分周クロックを入力クロックとして、該入力クロックの位相状態を検出し該位相状態を示す位相信号を出力する位相検出部と、前記位相検出部から出力された前記位相信号に基づいて前記分周クロックの位相と前記基準クロックの位相との間の差に応じた制御信号を生成する制御部と、前記制御信号に基づいて前記供給クロックの位相を変化させて前記外部クロックを生成するクロック調整部と、を備えることを特徴としている。
【００２４】
第２の発明では、第１の発明のクロック同期回路において、前記位相検出部は、前記制御部の制御によって、前記スレーブ回路から出力された前記分周クロック及び前記基準クロックの中の一のクロックを前記入力クロックとして選択するセレクタ、を備える。
【００２５】
第３の発明では、第２の発明のクロック同期回路において、前記位相検出部の前記セレクタは、互いに独立に動作する複数の前記スレーブ回路から出力された複数の前記分周クロック及び前記基準クロックの中から一のクロックを前記入力クロックとして選択する機能を有し、前記制御部は、複数の前記スレーブ回路に対して個別に前記制御信号を生成する機能を有し、前記クロック調整部は、前記制御部から供給された前記制御信号に基づいて前記供給クロックの位相を変化させて、各前記スレーブ回路に与える前記外部クロックを生成する機能を有する。
【００２６】
第４の発明では、第１〜第３の発明の何れかのクロック同期回路において、前記位相検出部は、前記クロック生成部で生成された内部クロックの信号レベルに応じて、前記供給クロックの立上りエッジと立下りエッジとの少なくとも一方の時点で前記入力クロックをサンプリングし、サンプリングした前記入力クロックを前記位相信号として出力するサンプリング回路、を備える。
【００２７】
第５の発明では、第４の発明のクロック同期回路において、前記サンプリング回路は、前記内部クロックの高レベル期間に前記供給クロックの立上りエッジで前記入力クロックをサンプリングする第１のフリップ・フロップと、前記内部クロックの低レベル期間に前記供給クロックの立上りエッジで前記入力クロックをサンプリングする第２のフリップ・フロップと、前記内部クロックの高レベル期間に前記供給クロックの立下りエッジで前記入力クロックをサンプリングする第３のフリップ・フロップと、前記内部クロックの低レベル期間に前記供給クロックの立下りエッジで前記入力クロックをサンプリングする第４のフリップ・フロップと、を備えて構成される。
【００２８】
第６の発明では、第４または第５の発明のクロック同期回路において、前記位相検出部は、前記サンプリング回路に入力する前の前記入力クロックを遅延させて遅延信号を生成する遅延回路と、前記制御部の制御によって、前記遅延回路から出力された前記遅延信号と前記入力クロックとの何れかを選択して前記サンプリング回路に出力するセレクタと、を更に備えており、前記サンプリング回路は、前記セレクタから出力された信号をサンプリングする機能を有する。
【００２９】
第７の発明では、第１〜第６の発明の何れかのクロック同期回路において、前記クロック生成部は、前記制御部の制御によって、前記スレーブ回路から出力された前記入力クロックと内部で生成したクロックとの何れかを選択し、当該クロック同期回路を搭載する信号処理回路で使用する動作クロックとして出力するセレクタ、を備える。
【００３０】
第８の発明では、第１〜第７の発明の何れかのクロック同期回路において、前記スレーブ回路は、前記外部クロックを分周して動作クロックとして使用する撮像センサである。
【００３１】
次に、第９の発明のクロック同期システムは、外部クロックを分周して分周クロックを生成し使用するスレーブ回路と、前記スレーブ回路に与える前記外部クロックを生成する上記第１〜第８の発明の何れかのクロック同期回路と、を備えることを特徴とする。
【００３２】
【発明の実施の形態】
＜画像処理装置の構成＞
図１は、本発明の実施形態に係る画像処理装置１の一部構成を概略的に示す図である。この画像処理装置１は、外部クロックＲＩＣＫ，ＧＩＣＫ，ＢＩＣＫの供給を受けて動作する３個の撮像センサ（ＣＭＯＳセンサ）２Ｒ，２Ｇ，２Ｂと、これら撮像センサ２Ｒ，２Ｇ，２Ｂから出力される画素データＲＤ，ＧＤ，ＢＤを処理する信号処理回路１０とを備えている。
【００３３】
３個の撮像センサ２Ｒ，２Ｇ，２Ｂは、マスタ回路である信号処理回路１０から外部クロックＲＰ２ＣＫ，ＧＰ２ＣＫ，ＢＰ２ＣＫの供給を受けて動作するスレーブ回路である。本明細書では「スレーブ回路」とは、マスタ回路から供給されたクロックを分周して分周クロックを生成し、この分周クロックを動作クロックとして使用する回路を意味する。
【００３４】
第１の撮像センサ２Ｒは、ＣＭＯＳトランジスタやフォトダイオードなどからなる受光部３Ｒと、受光部３Ｒを駆動する周辺回路４Ｒと、周辺回路４Ｒに画素クロックＲＰＣＫを供給する１／２分周器５Ｒとで構成されている。１／２分周器５Ｒは、信号処理回路１０から供給された外部クロックＲＰ２ＣＫの周波数を２分周して画素クロック（分周クロック）ＲＰＣＫを生成し、周辺回路４Ｒに供給する。周辺回路４Ｒは、画素クロックＲＰＣＫを用いて受光部３Ｒを駆動して光電効果で発生した電気信号を読出し、画素クロックＲＰＣＫに同期したデジタル信号である画素データＲＤを出力する。受光部３Ｒの表面には赤色のフィルタアレイ（図示せず）が形成されているため、周辺回路４Ｒは、入射光を赤色に着色した光から生成した画素データＲＤを出力する。
【００３５】
また第２の撮像センサ２Ｇは、受光部３Ｇの表面に緑色のフィルタアレイを形成した点を除けば、前記第１の撮像センサ２Ｒと同一構成を有している。よって、この第２の撮像センサ２Ｇの周辺回路４Ｇは、入射光を緑色に着色した光から生成した電気信号を読出し、画素クロックＧＰＣＫに同期した画素データＧＤを出力する。また第３の撮像センサ２Ｂも、受光部３Ｂの表面に青色のフィルタアレイを形成した点を除けば、前記第１の撮像センサ２Ｒと同一構成を有する。よって、この第３の撮像センサ２Ｂの周辺回路４Ｂは、入射光を青色に着色した光から生成した電気信号を読出し、画素クロックＢＰＣＫに同期した画素データＢＤを出力する。
【００３６】
次に、信号処理回路１０は、ＳＰＵ（Ｓｅｎｓｏｒ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ；センサ・プロセッシング・ユニット）１１、ＲＰＵ（Ｒｅａｌ−ｔｉｍｅ　ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ；リアルタイム・プロセッシング・ユニット）１２、クロック同期回路１８及びＰＬＬ回路１９を備えて構成されている。このクロック同期回路１８は、後述するクロック同期処理を実行するものである。３個の撮像センサ２Ｒ，２Ｇ，２Ｂとこのクロック同期回路１８とによって、本実施形態に係るクロック同期システムが構成される。
【００３７】
クロック同期回路１８は、ＳＴＧ（Ｓｅｎｓｏｒ　Ｔｉｍｉｎｇ　ｇｅｎｅｒａｔｏｒ；センサ・タイミング・ジェネレータ）１３、システムクロック生成部１６及び制御部１７を備えている。制御部１７は、内蔵するマイクロプロセッサ（図示せず）によって、ＳＰＵ１１、ＲＰＵ１２、ＳＴＧ１３及びシステムクロック生成部１６に供給する各種制御信号Ｃ１，Ｃ２，Ｃ３，ＰＳＥＬ，ＡＳＥＬを生成する機能を有している。
【００３８】
システムクロック生成部１６はクロック生成回路１６ａを内蔵している。このクロック生成回路１６ａは、ＰＬＬ回路１９が出力するクロックＰＬＣＫを用いて、ＳＰＵ１１、ＲＰＵ１２及びＳＴＧ１３に供給するシステムクロックＰＬＣＫ，ＨＳ２ＣＫ，ＨＳ４ＣＫ，ＳＰＵ２ＣＫ，ＲＰＵＣＫ，ＲＰＵ２ＣＫを生成する。クロックＨＳ２ＣＫ，ＳＰＵ２ＣＫ及びＲＰＵ２ＣＫの周波数は互いにほぼ同じである。またクロックＲＰＵＣＫ，ＳＰＵＣＫ及びＰＬＣＫの周波数は互いにほぼ同じであって、クロックＨＳ２ＣＫ，ＳＰＵ２ＣＫ及びＲＰＵ２ＣＫの周波数を２分周して生成される。またクロックＨＳ４ＣＫの周波数はクロックＨＳ２ＣＫのそれの２逓倍である。
【００３９】
またＳＴＧ１３は、位相検出部１４とクロック調整部１５とで構成されている。位相検出部１４は、入力クロックの位相状態を検出し、検出した位相状態を示す位相信号ＳＤを制御部１７に出力し、クロック調整部１５は、供給クロックＨＳ２ＣＫ，ＨＳ４ＣＫを用いて外部クロックＲＰ２ＣＫ，ＧＰ２ＣＫ，ＢＰ２ＣＫを生成し、撮像センサ２Ｒ，２Ｇ，２Ｂに供給する。
【００４０】
＜クロック調整部の構成＞
図２は、前記クロック調整部１５の概略構成を示すブロック図である。クロック調整部１５は、第１〜第３デジタル遅延回路２０〜２２と、第１〜第３アナログ遅延回路２３〜２５と、第１〜第３セレクタ２６〜２８とで構成される。このクロック調整部１５の構成及び動作を以下に説明する。
【００４１】
第１〜第３デジタル遅延回路２０，２１，２２は、それぞれ、クロックＨＳ４ＣＫを用いて入力クロックＨＳ２ＣＫを遅延させる機能を有している。図３に示すように、入力クロックＨＳ２ＣＫは、所定周期（＝２Ｔ）を有するクロックＨＳ４ＣＫを２分周して得た分周クロックである。第１〜第３デジタル遅延回路２０，２１，２２は、クロックＨＳ４ＣＫの半周期（＝Ｔ）を一単位とする０段（遅延時間：ゼロ），１段（遅延時間：Ｔ），２段（遅延時間：２Ｔ）及び３段（遅延時間：３Ｔ）の何れかで入力クロックＨＳ２ＣＫを遅延させる。図３に示すように、クロックＨＳ２ＣＫ自身が０段遅延したクロックであり、クロック１ＴＣＫ，２ＴＣＫ及び３ＴＣＫがそれぞれ１段、２段及び３段遅延したクロックである。第１〜第３デジタル遅延回路２０，２１，２２は、それぞれ、遅延制御信号ＡＳＥＬに含まれる選択制御信号ＲＳ１，ＲＳ２，ＲＳ３の値に応じて、０段〜３段の何れかでプログラマブルに遅延した遅延クロックＳＣＫ１，ＳＣＫ２，ＳＣＫ３を生成することができる。
【００４２】
また第１〜第３アナログ遅延回路２３，２４，２５は、それぞれ、入力クロックＳＣＫ１，ＳＣＫ２，ＳＣＫ３を所定の遅延時間を一単位とする０段〜７段で遅延させて、８本の遅延クロックを並列に出力する。本実施形態では１段の遅延時間Δは、０．１ナノ秒〜数ナノ秒程度であり、ｋ段（ｋ：０〜７の整数）の遅延時間はｋΔとなる。例えば、遅延時間Δが１ナノ秒である場合は、３段の遅延時間３Δは３ナノ秒である。第１〜第３アナログ遅延回路２３，２４，２５は、第１〜第３デジタル遅延回路２０，２１，２２と比べると、クロックＨＳ４ＣＫの半周期（＝Ｔ）よりも非常に短い遅延時間で入力クロックを細かく遅延させることができる。図４は、第１アナログ遅延回路２３に入力するクロックＳＣＫ１を５Δの遅延時間で遅延させて得たクロック５ΔＣＫを例示するタイミングチャートである。
【００４３】
また第１セレクタ２６は、遅延制御信号ＡＳＥＬに含まれる選択制御信号ＤＳ１の値に応じて、第１アナログ遅延回路２３から入力する８本の遅延クロックの何れかを選択し、外部クロックＲＰ２ＣＫとして撮像センサ２Ｒに供給する。また第２セレクタ２７は、選択制御信号ＤＳ２の値に応じて、第２アナログ遅延回路２４から入力する８本の遅延クロックの何れかを選択し、外部クロックＧＰ２ＣＫとして撮像センサ２Ｇに供給する。同様に、第３セレクタ２８は、選択制御信号ＤＳ３の値に応じて、第３アナログ遅延回路２５から入力する８本の遅延クロックの何れかを選択し、外部クロックＢＰ２ＣＫとして撮像センサ２Ｂに供給する。
【００４４】
このように、図１に示す制御部１７は、遅延制御信号ＡＳＥＬをクロック調整部１５に供給することにより、８×４＝３２種類の遅延クロックを生成させ、撮像センサ２Ｒ，２Ｇ，２Ｂに供給させることができる。
【００４５】
＜位相検出部の構成＞
次に、位相検出部１４の構成及び動作について説明する。図５は、位相検出部１４の概略構成を示すブロック図である。位相検出部１４は、第１セレクタ３０、第１〜第３遅延回路３１，３２，３４、第２セレクタ３３及びサンプリング回路３７から構成されている。さらにサンプリング回路３７は、インバータ３６と、４個のフリップ・フロップ３５Ａ，３５Ｂ，３５Ｃ，３５Ｄとで構成されている。
【００４６】
第１セレクタ３０は、制御信号ＰＳＥＬに含まれる選択制御信号ＰＳ２の値に応じて、入力端子Ｄ０，Ｄ１，Ｄ２，Ｄ３に入力する４本の信号ＳＰＵＣＫ，ＲＩＣＫ，ＧＩＣＫ，ＢＩＣＫの何れかを選択して出力する。この第１セレクタ３０から出力した信号は、第２セレクタ３３の入力端子Ｄ２と第１遅延回路３１と第２遅延回路３２とに伝達する。第１遅延回路３１は、第１セレクタ３０から伝達した信号を遅延時間２δで遅延させて、第２セレクタ３３の入力端子Ｄ１に出力し、第２遅延回路３２は、第１セレクタ３０から伝達した信号を遅延時間４δで遅延させて、第２セレクタ３３の入力端子Ｄ０に出力する。そして、第２セレクタ３３は、制御信号ＰＳＥＬに含まれる選択制御信号ＰＳ１の値に応じて、入力端子Ｄ０，Ｄ１，Ｄ２に入力する３本の信号の何れかを選択し、選択信号ＱＤとしてサンプリング回路３７に出力する。
【００４７】
また第３遅延回路３４は、システムクロック（内部クロック）ＰＣＬＫを遅延時間３δで遅延させて遅延クロックＤｓを生成し、サンプリング回路３７に出力する。
【００４８】
サンプリング回路３７においては、前記第３遅延回路３４から入力した遅延クロックＤｓは、第１フリップ・フロップ３５Ａと第２フリップ・フロップ３５Ｂとに供給される。またインバータ３６は、第３遅延回路３４から入力する遅延クロックＤｓを反転させて反転クロックＩＤｓを生成し、第３フリップ・フロップ３５Ｃと第４フリップ・フロップ３５Ｄとに供給する。
【００４９】
また第１フリップ・フロップ３５Ａは、イネーブル端子ＥＮに入力する遅延クロックＤｓの高レベル期間において、システムクロック生成部１６から供給されたクロックＨＳ２ＣＫの立上りエッジで選択信号ＱＤをサンプリングして出力する。図６に、第１フリップ・フロップ３５ＡのサンプルタイミングＳＴＡ，ＳＴＡ，…を示す。遅延クロックＤｓの位相は、システムクロックＰＣＬＫの位相に対して遅延時間３δだけ遅延している。これにより、遅延クロックＤｓのパルスの変化するタイミングは、各フリップ・フロップに入力するクロックＨＳ２ＣＫのパルスの変化するタイミングと一定の期間を置くことができ、フリップ・フロップのタイミング違反を避けることができる。この遅延クロックＤｓの高レベル期間において、供給クロックＨＳ２ＣＫの立上りエッジが、サンプルタイミングＳＴＡ，ＳＴＡ，…となる。
【００５０】
また第２フリップ・フロップ３５Ｂは、イネーブル端子ＥＮに入力する遅延クロックＤｓの高レベル期間において、クロックＨＳ２ＣＫの立下りエッジで選択信号ＱＤをサンプリングして出力する。図６に、この第２フリップ・フロップ３５ＢのサンプルタイミングＳＴＢ，ＳＴＢ，…を示す。また第３フリップ・フロップ３５Ｃは、イネーブル端子ＥＮに入力する反転クロックＩＤｓの高レベル期間、すなわち、前記遅延クロックＤｓの低レベル期間において、クロックＨＳ２ＣＫの立上りエッジで選択信号ＱＤをサンプリングして出力する。図６に、この第３フリップ・フロップ３５ＣのサンプルタイミングＳＴＣ，ＳＴＣ，…を示す。そして第４フリップ・フロップ３５Ｄは、イネーブル端子ＥＮに入力する反転クロックＩＤｓの高レベル期間、すなわち、前記遅延クロックＤｓの低レベル期間において、クロックＨＳ２ＣＫの立下りエッジで選択信号ＱＤをサンプリングして出力する。図６に、この第４フリップ・フロップ３５ＤのサンプルタイミングＳＴＤ，ＳＴＤ，…を示す。
【００５１】
上記第１〜第４フリップ・フロップ３５Ａ〜３５Ｄから出力された各１ビットの信号は束ねられ、４ビットの位相信号ＳＤとして制御部１７に伝達する。後述するように、制御部１７は、位相信号ＳＤに基づいて遅延制御信号ＡＳＥＬを生成する。
【００５２】
＜クロック同期回路の動作＞
以上の構成を有するクロック同期回路１８の動作を、図７及び図８に示すフローチャートを参照しつつ以下に説明する。
【００５３】
ステップＳ１においては、クロック調整部１５において基準クロックＳＰＵＣＫの位相状態が検出される。具体的な処理は以下の通りである。制御部１７は位相検出部１４に対して制御信号ＰＳＥＬを生成して出力し、図５に示す位相検出部１４の第１セレクタ３０に選択制御信号ＰＳ２を与えて基準クロックＳＰＵＣＫを選択させる。また第２セレクタ３３は、その制御信号ＰＳＥＬに含まれる選択制御信号ＰＳ１を受けて入力端子Ｄ２を選択し、第１セレクタ３０から直接入力する基準クロックＳＰＵＣＫを選択信号ＱＤとしてサンプリング回路３７に出力する。サンプリング回路３７は、上述した処理で、内部クロックＰＣＬＫと供給クロックＨＳ２ＣＫとを用いて、基準クロックＳＰＵＣＫの位相状態を示す位相信号ＳＤを生成し制御部１７に出力する。
【００５４】
図６に、基準クロックＳＰＵＣＫの信号波形を例示する。図６に示すように、サンプリング回路３７の第１〜第４フリップ・フロップ３５Ａ〜３５Ｄは、供給クロックＨＳ２ＣＫの立上りエッジ及び立下りエッジのタイミングＳＴＡ，ＳＴＢ，ＳＴＣ，ＳＴＤで基準クロックＳＰＵＣＫをサンプリングし、サンプリングした基準クロックＳＰＵＣＫの信号レベルを位相状態として取得する。図６に示した例では、第１〜第４フリップ・フロップ３５Ａ〜３５Ｄは、それぞれ、Ｈ（高レベル），Ｈ，Ｌ（低レベル），Ｌの１ビット信号を出力している。
【００５５】
このように、サンプリング回路３７は、内部クロックＰＣＬＫの信号レベルが高レベルであるか、或いは低レベルであるかに応じて、供給クロックＨＳ２ＣＫのクロックエッジで入力クロックをサンプリングするため、入力クロックの位相状態を正確に把握でき、後述する位相調整を高い精度で行うことが可能となる。
【００５６】
制御部１７は、サンプリング回路３７から伝達した位相信号ＳＤを複数回取得する。次のステップＳ２では、制御部１７は、位相信号ＳＤの信号レベルの変化を監視することで、基準クロックＳＰＵＣＫの位相状態が安定しているか否かを判定する。図６に示す基準クロックＳＰＵＣＫの信号波形の例では、基準クロックＳＰＵＣＫの位相状態は安定している。図９は、位相状態が不安定になる場合の基準クロックＳＰＵＣＫの信号波形を例示するタイミングチャートである。基準クロックＳＰＵＣＫのクロックエッジとフリップ・フロップのサンプルタイミングＳＴＡ，ＳＴＣとが競合していることが分かる。この競合によってフリップ・フロップがサンプリングした信号レベルが、高レベルか低レベルかが予測不能になる現象（レーシングと呼ばれる。）が発生するために、前記位相状態が不安定になる。
【００５７】
上記ステップＳ２において、制御部１７が位相状態が安定しない旨を判定した場合は、次のステップＳ３で、制御部１７は、サンプリング回路３７に入力する前の基準クロックＳＰＵＣＫが遅延するように制御する。具体的には、第２セレクタ３３が選択制御信号ＰＳ１を受けて入力端子Ｄ１を選択し、第１遅延回路３１から入力する遅延クロック（遅延時間２δで遅延した基準クロックＳＰＵＣＫ）をサンプリング回路３７に出力する。
【００５８】
次いで上記ステップＳ１に処理が戻り、この遅延クロックの位相状態が検出され、続くステップＳ２でこの遅延クロックの位相状態が安定しているか否かが判定される。このステップＳ２で制御部１７が位相状態が安定しない旨を判定した場合は、制御部１７は、サンプリング回路３７に入力する前の基準クロックＳＰＵＣＫを更に遅延させる。具体的には、第２セレクタ３３が選択制御信号ＰＳ１を受けて入力端子Ｄ０を選択し、第２遅延回路３２から入力する遅延クロック（遅延時間４δで遅延した基準クロックＳＰＵＣＫ）をサンプリング回路３７に出力する。
【００５９】
上記ステップＳ２で制御部１７が位相状態が安定している旨を判定した場合は、次のステップＳ４において、制御部１７は当該位相状態を示す信号レベルの組を記憶する。このように、サンプリング回路３７に入力させるクロックを遅延させることで、レーシングの発生を確実に防止できる。
【００６０】
次に、ステップＳ５において、撮像センサ２Ｒから伝達した入力クロックＲＩＣＫの位相状態が検出される。具体的には、図５に示す位相検出部１４の第１セレクタ３０が、制御部１７から選択制御信号ＰＳ２を受けて入力端子Ｄ１を選択し、入力クロックＲＩＣＫを出力する。第２セレクタ３３は、選択制御信号ＰＳ１を受けて入力端子Ｄ２を選択し、入力クロックＲＩＣＫ（選択信号ＱＤ）をサンプリング回路３７に出力する。そして、サンプリング回路３７は、上述した処理で、入力クロックＲＩＣＫの位相状態を示す位相信号ＳＤを生成して制御部１７に出力する。図６に、入力クロックＲＩＣＫの信号波形を例示する。図６に示した例では、第１〜第４フリップ・フロップ３５Ａ〜３５Ｄは、それぞれ、Ｈ，Ｌ，Ｌ，Ｈの１ビット信号を出力している。制御部１７は、サンプリング回路３７から伝達する位相信号ＳＤを複数回取得する。
【００６１】
次のステップＳ６では、上記ステップＳ２の処理と同じ処理が実行され、入力クロックＲＩＣＫの位相状態が安定しているか否かが判定される。位相状態が安定していない場合は、次のステップＳ７に処理が移行する。ステップＳ７では、上記ステップＳ３の処理と同じ処理を実行することで、制御部１７は、サンプリング回路３７に入力する前の入力クロックＲＩＣＫが遅延するように制御し、レーシングの発生を回避させる。次いで、入力クロックＲＩＣＫを遅延させた遅延クロックに対して上記ステップＳ５の処理が実行される。そして、ステップＳ６で位相状態が安定している旨を判定した場合、制御部１７は、ステップＳ８で当該位相状態を示す信号レベルを記憶する。
【００６２】
次に、ステップＳ９において、撮像センサ２Ｇから伝達した入力クロックＧＩＣＫの位相状態が検出される。具体的には、図５に示す位相検出部１４の第１セレクタ３０は、制御部１７から選択制御信号ＰＳ２を受けて入力端子Ｄ２を選択し、入力クロックＧＩＣＫを出力する。第２セレクタ３３は、選択制御信号ＰＳ１を受けて入力端子Ｄ２を選択し、入力クロックＧＩＣＫをサンプリング回路３７に出力する。そして、サンプリング回路３７は、上述した処理で、入力クロックＧＩＣＫの位相状態を示す位相信号ＳＤを生成して制御部１７に出力する。図６に示す入力クロックＧＩＣＫの信号波形例では、第１〜第４フリップ・フロップ３５Ａ〜３５Ｄは、それぞれ、Ｈ，Ｈ，Ｌ，Ｌの１ビット信号を出力する。制御部１７は、サンプリング回路３７から伝達した位相信号ＳＤを複数回取得する。
【００６３】
次のステップＳ１０では、上記ステップＳ２の処理と同じ処理が実行され、入力クロックＧＩＣＫの位相状態が安定しているか否かが判定される。位相状態が安定していない場合は、次のステップＳ１１において、上記ステップＳ３の処理と同じ処理を実行することで、制御部１７は、サンプリング回路３７に入力する前の入力クロックＧＩＣＫが遅延するように制御し、レーシングの発生を回避させる。次いで、入力クロックＧＩＣＫを遅延させた遅延クロックに対して上記ステップＳ９の処理が実行される。そして、ステップＳ１０で位相状態が安定している旨を判定した場合、制御部１７は、ステップＳ１２で当該位相状態を示す信号レベルを記憶する。
【００６４】
次のステップＳ１３においては、撮像センサ２Ｂから伝達した入力クロックＢＩＣＫの位相状態が検出される。具体的には、図５に示す位相検出部１４の第１セレクタ３０は、制御部１７から選択制御信号ＰＳ２を受けて入力端子Ｄ３を選択し、入力クロックＢＩＣＫを出力する。第２セレクタ３３は、選択制御信号ＰＳ１を受けて入力端子Ｄ２を選択し、入力クロックＢＩＣＫをサンプリング回路３７に出力する。そして、サンプリング回路３７は、上述した処理で、入力クロックＢＩＣＫの位相状態を示す位相信号ＳＤを生成して制御部１７に出力する。図６に示す入力クロックＢＩＣＫの信号波形例では、第１〜第４フリップ・フロップ３５Ａ〜３５Ｄは、それぞれ、Ｈ，Ｈ，Ｌ，Ｌの１ビット信号を出力する。制御部１７は、サンプリング回路３７から伝達した位相信号ＳＤを複数回取得する。
【００６５】
次のステップＳ１４では、上記ステップＳ２の処理と同じ処理が実行され、入力クロックＢＩＣＫの位相状態が安定しているか否かが判定される。位相状態が安定していない場合は、次のステップＳ１５において、上記ステップＳ３の処理と同じ処理を実行することで、制御部１７は、サンプリング回路３７に入力する前の入力クロックＢＩＣＫが遅延するように制御し、レーシングの発生を回避させる。次いで、入力クロックＢＩＣＫを遅延させた遅延クロックに対して上記ステップＳ１３の処理が実行される。そして、ステップＳ１４で位相状態が安定している旨を判定した場合、制御部１７は、ステップＳ１６で当該位相状態を示す信号レベルを記憶する。
【００６６】
図６に示す信号波形を有する基準クロックＳＰＵＣＫ、入力クロックＲＩＣＫ，ＧＩＣＫ，ＢＩＣＫの位相状態を以下の表１に示す。
【００６７】
【表１】
2004147039.tif 000003
【００６８】
なお、表１中のＦ／Ｆは、フリップ・フロップを表す記号である。また図６には、撮像センサ２Ｒの分周クロックＲＰＣＫに同期して出力される画素データＲＤと、撮像センサ２Ｇの分周クロックＧＰＣＫに同期して出力される画素データＧＤと、撮像センサ２Ｂの分周クロックＢＰＣＫに同期して出力される画素データＢＤとを示した。赤色の画素データＲＤは、…，Ｒ（ｎ），Ｒ（ｎ＋１），Ｒ（ｎ＋２），…（ｎ，ｎ＋１，ｎ＋２：画素番号）からなり、緑色の画素データＧＤは、…，Ｇ（ｎ），Ｇ（ｎ＋１），Ｇ（ｎ＋２），…からなり、青色の画素データＢＤは、…，Ｂ（ｎ），Ｂ（ｎ＋１），Ｂ（ｎ＋２），…からなる。撮像センサ２Ｒは、画素データＧＤ，ＢＤと比べて、入力クロックＲＩＣＫの位相の遅れに対応してやや遅れたタイミングで画素データ…，Ｒ（ｎ），…を出力している。
【００６９】
次のステップＳ１７では、制御部１７は、基準クロックＳＰＵＣＫの位相状態と入力クロックＲＩＣＫ，ＧＩＣＫ，ＢＩＣＫの位相状態とを比較する。続いて、ステップＳ１８で、制御部１７は、基準クロックＳＰＵＣＫと入力クロックＲＩＣＫ，ＧＩＣＫ，ＢＩＣＫとの間で位相状態が一致したか否かを判定する。位相状態が一致する旨が判定された場合、制御部１７は、撮像センサ２Ｒ，２Ｇ，２Ｂにおける分周クロックＲＰＣＫ，ＧＰＣＫ，ＢＰＣＫの位相調整の必要は無いとみなして、以上の処理を終了させる。
【００７０】
ステップＳ１８で、制御部１７が位相状態が一致しない旨を判定した場合は、ステップＳ１９のクロック調整処理が実行される。表１の例では、基準クロックＳＰＵＣＫの位相状態と入力クロックＧＩＣＫ，ＢＩＣＫの位相状態とは一致するが、基準クロックＳＰＵＣＫの位相状態と入力クロックＲＩＣＫの位相状態とは一致しないため、撮像センサ２Ｒにおける分周クロックＲＰＣＫの位相調整が行われることになる。
【００７１】
ステップＳ１９のクロック調整処理（図８）は具体的には次の通りである。ステップＳ２０では、制御部１７の制御によって、クロック調整部１５（図２）は、上記ステップＳ１８で位相状態が基準クロックＳＰＵＣＫのそれと一致しないと判定された入力クロックに対応する外部クロックＲＰ２ＣＫ，ＧＰ２ＣＫ、ＢＰ２ＣＫの一部または全部を遅延させる。
【００７２】
初期状態では、第１〜第３デジタル遅延回路２０〜２３は供給クロックＨＳ２ＣＫを０段で遅延させ、第１〜第３セレクタ２６〜２８は入力端子Ｄ０を選択して、第１〜第３アナログ遅延回路２３〜２５で０段で遅延したクロックを外部クロックＲＰ２ＣＫ，ＧＰ２ＣＫ，ＢＰ２ＣＫとして出力している。
【００７３】
第１〜第３デジタル遅延回路２０，２１，２２は、それぞれ、遅延制御信号ＡＳＥＬに含まれる選択制御信号ＲＳ１〜ＲＳ３の値に応じて、０段〜３段のうち何れかで供給クロックＨＳ２ＣＫを遅延させる。上述した通り、第１〜第３アナログ遅延回路２３〜２５は、入力クロックを０段〜７段で遅延させて８本の遅延クロックを並列に出力する。また第１〜第３セレクタ２６〜２８は、それぞれ、選択制御信号ＤＳ１〜ＤＳ３の値に応じて、入力する８本の遅延クロックの何れかを選択し、外部クロックＲＰ２ＣＫ，ＧＰ２ＣＫ，ＢＰ２ＣＫとして出力する。
【００７４】
次のステップＳ２１では、上記ステップＳ５，Ｓ９，Ｓ１３（図７）と同様の処理を行うことで、位相検出部１４において、前記ステップＳ２０で遅延させた外部クロックに対応する入力クロックの位相状態が検出される。次のステップＳ２２では、上記ステップＳ６，Ｓ１０，Ｓ１４と同様の処理を行うことで、制御部１７は、前記入力クロックの位相状態が安定しているか否かを判定する。
【００７５】
制御部１７が位相状態が安定しない旨を判定した場合は、ステップＳ２３において、上記ステップＳ７，Ｓ１１，Ｓ１５と同様の処理が実行される。すなわち、制御部１７は、サンプリング回路３７に入力する前の入力クロックが遅延するように制御し、レーシングの発生を回避させる。次いで、当該入力クロックを遅延させたクロックに対して上記ステップＳ２１の処理が実行される。そして、ステップＳ２２で当該入力クロックの位相状態が安定している旨を判定した場合、制御部１７は、ステップＳ２４で当該位相状態を示す信号レベルを更新し、その後、ステップＳ１７（図７）に処理を戻すように制御する。
【００７６】
次いで、ステップＳ１７において、制御部１７は、基準クロックＳＰＵＣＫの位相状態と入力クロックの位相状態とを比較する。最終的に、ステップＳ１８において、全ての入力クロックＲＩＣＫ，ＧＩＣＫ，ＢＩＣＫの位相状態と基準クロックＳＰＵＣＫの位相状態とが一致すると判定されるまで、ステップＳ１７〜Ｓ１９の処理が繰り返し行われる。制御部１７は、位相状態の一致を確認した後は、以上の処理を終了させる。
【００７７】
この結果、撮像センサ２Ｒ，２Ｇ，２Ｂでは、基準クロックＳＰＵＣＫの位相と同期する分周クロックＲＰＣＫ，ＧＰＣＫ，ＢＰＣＫが生成され、周辺回路４Ｒ，４Ｇ，４Ｂに供給される。したがって、信号処理回路１０のＳＰＵ１１は、基準クロックＳＰＵＣＫから生成されるラッチクロック（図示せず）のラッチタイミングに合わせて、３本の画素データＲＤ，ＧＤ，ＢＤを正確にラッチできる。
【００７８】
上述した通り、本実施形態に係るクロック同期回路１８によれば、撮像センサ２Ｒ，２Ｇ，２Ｂから取得した分周クロックＲＩＣＫ，ＧＩＣＫ，ＢＩＣＫの位相状態を個別に監視しつつ、外部クロックＲＰ２ＣＫ，ＧＰ２ＣＫ，ＢＰ２ＣＫの位相を個別に遅らせることで、撮像センサ２Ｒ，２Ｇ，２Ｂの分周クロックＲＰＣＫ，ＧＰＣＫ，ＢＰＣＫの位相を内部生成の基準クロックＳＰＵＣＫの位相に精度良く合わせることができる。したがって、外部クロックＲＰ２ＣＫ，ＧＰ２ＣＫ，ＢＰ２ＣＫの精度が比較的低い場合でも、安定して動作する信号処理システムを構築できる。しかも、複数のスレーブ回路（撮像センサ）２Ｒ，２Ｇ，２Ｂにおける複数の分周クロックＲＰＣＫ，ＧＰＣＫ，ＢＰＣＫの位相を個別に調整できるため、外部クロックの供給を受けて動作する複数のスレーブ回路を安定させて同時に使用し得る。
【００７９】
また、位相検出部１４の第１セレクタ３０（図５）を制御することで、分周クロックＲＩＣＫ，ＧＩＣＫ，ＢＩＣＫの位相状態だけでなく、基準クロックＳＰＵＣＫの位相状態を検出して位相状態の比較（上記ステップＳ１７）で使用するため、双方の位相状態の差を正確に把握できる。したがって、位相調整を精度良く実行することが可能である。
【００８０】
＜変形例＞
次に、上記実施形態の変形例について説明する。図１０は、本変形例に係る信号処理回路１０Ａの構成を概略的に示す図である。図１０において、図１に示す信号処理回路１０の構成要素と同じ符号を付された構成要素は、上記信号処理回路１０の構成要素と同一構成及び同一機能を有するものとして、その詳細な説明を省略する。
【００８１】
この信号処理回路１０Ａでは、システムクロック生成部１６Ａが第１セレクタ４０と第２セレクタ４１とを備える点に特徴がある。またＰＬＬ回路１９から出力されたクロックＰＬＣＫは、クロックＯＣＫとして外部に出力させることができる。
【００８２】
第１セレクタ４０の入力端子Ａには、スレーブ回路（撮像センサ２Ｒに限らない。）から出力された分周クロックＲＩＣＫが入力し、他方の入力端子Ｂには、クロック生成回路１６ａで内部生成されたシステムクロックＩＣＫが入力している。第１セレクタ４０は、制御部１７から供給される制御信号Ｃ１の値に応じて、入力端子Ａまたは入力端子Ｂの何れかを選択し、選択した入力端子に入力するクロックをクロックＰＬＣＫ，ＳＰＵＣＫ，ＲＰＵＣＫとして出力する機能を有する。
【００８３】
また、第２セレクタ４１の入力端子Ａには、外部入力のクロックＥＸＣＫが入力し、他方の入力端子Ｂには、クロック生成回路１６ａで内部生成されたシステムクロックＩ２ＣＫが入力している。第２セレクタ４１は、制御部１７から供給される制御信号Ｃ１の値に応じて、入力端子Ａまたは入力端子Ｂの何れかを選択し、選択した入力端子に入力するクロックをクロックＨＳ２ＣＫ，ＳＰＵ２ＣＫ，ＲＰＵ２ＣＫとして出力する機能を有する。
【００８４】
したがって、第１セレクタ４０と第２セレクタ４１とに入力端子Ｂを選択させた場合、信号処理回路１０Ａは信号処理回路１０の機能を有し、上記のクロック同期システムを構成することができる。
【００８５】
他方で、第１セレクタ４０と第２セレクタ４１とに入力端子Ａを選択させた場合は、信号処理回路１０Ａは、スレーブ回路から供給された分周クロックＲＩＣＫと外部クロックＥＸＣＫとをシステムクロックとして利用できる。また、クロックＯＣＫをスレーブ回路に供給し、このクロックＯＣＫから分岐させたクロックを外部クロックＥＸＣＫとして入力させれば、信号処理回路２１０の機能を実現できる。
【００８６】
このように、本変形例では、スレーブ回路から出力された分周クロックを位相同期のために使用する上記実施形態に係る第１のモードと、分周クロックを信号処理回路１０Ａの動作クロックとして直接使用する第２のモードとの何れかに状況に応じて切り換えることができる。これにより、汎用性の高いクロック同期回路１８Ａを実現することが可能である。
【００８７】
なお、上記実施形態及びその変形例では、撮像センサ２Ｒ，２Ｇ，２Ｂに限らず、外部から供給されたクロックを分周して使用する任意のスレーブ回路に対してクロック同期回路１８を適用することが可能である。
【００８８】
また、上記実施形態及びその変形例では、３個のスレーブ回路（撮像センサ）２Ｒ，２Ｇ，２Ｂを採用するが、本発明ではこの限りでは無く、２個以上の任意の数のスレーブ回路を採用できる。
【００８９】
【発明の効果】
以上の如く、本発明に係るクロック同期回路及びクロック同期システムによれば、スレーブ回路から取得した分周クロックの位相と基準クロックの位相との差に応じて、供給クロックの位相を変化させて外部クロックを生成するため、スレーブ回路における分周クロックの位相を精度良く調整することが可能である。
【図面の簡単な説明】
【図１】本発明の実施形態に係る画像処理装置の一部構成を概略的に示す図である。
【図２】本実施形態に係る信号処理回路のクロック調整部の構成を概略的に示すブロック図である。
【図３】クロック調整部の動作を説明するためのタイミングチャートである。
【図４】クロック調整部の動作を説明するためのタイミングチャートである。
【図５】本実施形態に係る信号処理回路の位相検出部の構成を概略的に示すブロック図である。
【図６】位相検出部の動作を説明するためのタイミングチャートである。
【図７】クロック同期回路の動作を説明するためのフローチャートである。
【図８】クロック同期回路の動作を説明するためのフローチャートである。
【図９】レーシングを説明するためのタイミングチャートである。
【図１０】本実施形態の変形例に係る信号処理回路の構成を概略的に示す図である。
【図１１】撮像センサを搭載した画像処理装置の一部構成を概略的に示す図である。
【図１２】画素データをラッチするタイミングを示すタイミングチャートである。
【図１３】画素データをラッチするタイミングを示すタイミングチャートである。
【図１４】撮像センサを搭載した画像処理装置の一部構成を概略的に示す図である。
【図１５】画素データをラッチするタイミングを示すタイミングチャートである。
【図１６】撮像センサを搭載した画像処理装置の一部構成を概略的に示す図である。
【図１７】画素データをラッチするタイミングを示すタイミングチャートである。
【符号の説明】
１　画像処理装置
２Ｒ，２Ｇ，２Ｂ　撮像センサ
３Ｒ，３Ｇ，３Ｂ　受光部
４Ｒ，４Ｇ，４Ｂ　周辺回路
５Ｒ，５Ｇ，５Ｂ　１／２分周器
１０，１０Ａ　信号処理回路
１１　ＳＰＵ（センサ・プロセッシング・ユニット）
１２　ＲＰＵ（リアルタイム・プロセッシング・ユニット）
１３　ＳＴＧ（センサ・タイミング・ジェネレータ）
１４　位相検出部
１６　システムクロック生成部
１７　制御部
１８　クロック同期回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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