(57)【要約】【課題】耐圧の高いＩＧＢＴ１に適用する場合、耐圧の高いダイオード５を多段に直列接続する必要が生じ、コスト高や信頼性の低下を招く課題があった。また、コレクタ電圧検知回路６による短絡検知が著しく遅れ、ＩＧＢＴ１を保護することができない場合がある課題があった。【解決手段】サンプリング回路１６がゲート電圧Ｖｇｅの検出処理を許可する期間中、そのゲート電圧Ｖｇｅを検出して、そのゲート電圧Ｖｇｅが基準値を超えると、ＩＧＢＴ１１における異常の発生を認定する。【選択図】　　　　図１
2004064930.tif 000002
【特許請求の範囲】
【請求項１】
外部からオン指令又はオフ指令を入力すると、電力用半導体素子の開閉状態を制御する制御手段と、上記制御手段がオン指令を入力すると、予め設定された期間中、上記電力用半導体素子に対する上記制御手段の制御量を検出する制御量検出手段と、上記制御量検出手段により検出された制御量を監視して、上記電力用半導体素子における異常の発生を検知する異常検知手段とを備えた電力用半導体素子の駆動回路。
【請求項２】
制御量検出手段は、制御手段の制御量として、電力用半導体素子の制御端子における制御電圧、あるいは、その制御端子に流れる制御電流、あるいは、その制御端子に供給される電荷量を検出することを特徴とする請求項１記載の電力用半導体素子の駆動回路。
【請求項３】
制御量検出手段は、制御手段がオン指令を入力した直後から、電力用半導体素子の制御端子における制御電圧が所定の電圧値に到達する前の過渡期間中、上記電力用半導体素子に対する上記制御手段の制御量を検出することを特徴とする請求項１記載の電力用半導体素子の駆動回路。
【請求項４】
制御量検出手段は、制御手段がオン指令を入力した後、一定時間が経過した時点から、電力用半導体素子の制御端子における制御電圧が所定の電圧値に到達する前の過渡期間中、上記電力用半導体素子に対する上記制御手段の制御量を検出することを特徴とする請求項１記載の電力用半導体素子の駆動回路。
【請求項５】
制御手段は、異常検知手段が異常の発生を検知すると、電力用半導体素子を開状態に遷移させることを特徴とする請求項１記載の電力用半導体素子の駆動回路。
【請求項６】
制御手段は、異常発生の検知に伴って電力用半導体素子を開状態に遷移させる場合、オフ指令の入力に伴って電力用半導体素子を開状態に遷移させる場合よりも、上記電力用半導体素子を開状態に遷移させる際の遮断速度を遅くすることを特徴とする請求項５記載の電力用半導体素子の駆動回路。
【請求項７】
外部からオン指令又はオフ指令を入力すると、電力用半導体素子の開閉状態を制御する制御手段と、上記電力用半導体素子に対する上記制御手段の制御量を検出する制御量検出手段と、上記制御量検出手段により検出された制御量を監視して、上記電力用半導体素子における異常の発生を検知し、上記制御手段がオン指令を入力した後、予め設定された期間中に限り、その異常の発生の検知結果を有効にする異常検知手段とを備えた電力用半導体素子の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電力用半導体素子における異常の発生を検知する電力用半導体素子の駆動回路に関するものである。
【０００２】
【従来の技術】
図２４は従来の電力用半導体素子の駆動回路を示す構成図であり、図において、１は電力用半導体素子であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）、２は外部からオン指令を入力すると、ＩＧＢＴ１を閉状態に遷移させるゲート指令をバッファ３に出力し、外部からオフ指令を入力すると、ＩＧＢＴ１を開状態に遷移させるゲート指令をバッファ３に出力する制御ロジック、３は制御ロジック２から出力されたゲート指令にしたがってＩＧＢＴ１を駆動するバッファ、４ａはオンゲート抵抗、４ｂはオフゲート抵抗、５はカソードがＩＧＢＴ１のコレクタと接続され、アノードがコレクタ電圧検知回路６と接続されたダイオード、６はダイオード５のアノード電圧が基準電圧より高くなると、異常信号を制御ロジック２に出力するコレクタ電圧検知回路である。
【０００３】
次に動作について説明する。
制御ロジック２は、外部からオン指令を入力すると、ＩＧＢＴ１を閉状態に遷移（以下、ターンオンという）させるゲート指令をバッファ３に出力する。
バッファ３は、制御ロジック２からＩＧＢＴ１をターンオンさせるゲート指令を受けると、そのゲート指令を増幅し、増幅後のゲート指令をオンゲート抵抗４ａを介してＩＧＢＴ１のゲートに出力する。
これにより、ＩＧＢＴ１はターンオンする。
【０００４】
また、制御ロジック２は、外部からオフ指令を入力すると、ＩＧＢＴ１を開状態に遷移（以下、ターンオフという）させるゲート指令をバッファ３に出力する。
バッファ３は、制御ロジック２からＩＧＢＴ１をターンオフさせるゲート指令を受けると、そのゲート指令を増幅し、増幅後のゲート指令をオフゲート抵抗４ｂを介してＩＧＢＴ１のゲートに出力する。
これにより、ＩＧＢＴ１はターンオフする。
【０００５】
ここで、ＩＧＢＴ１はターンオンすると、ＩＧＢＴ１のコレクタ電圧が低下して、ダイオード５がオンする。これにより、ダイオード５のアノード電圧は、ＩＧＢＴ１のエミッタ電圧から見て、ＩＧＢＴ１のオン電圧＋ダイオード５のオン電圧になる。
また、ＩＧＢＴ１のコレクタ電流が大きくなると、ＩＧＢＴ１のコレクタ電圧も高くなり、それに伴ってダイオード５のアノード電圧も高くなる。
したがって、ＩＧＢＴ１のオン期間中に、ダイオード５のアノード電圧をモニタしていれば、例えば、短絡が発生してＩＧＢＴ１に大電流が流れた場合、ダイオード５のアノード電圧が非常に高くなるので、短絡を検知することができる。
【０００６】
そこで、コレクタ電圧検知回路６は、ダイオード５のアノード電圧を監視し、そのアノード電圧が基準電圧より高くなると、異常信号を制御ロジック２に出力する。
制御ロジック２は、コレクタ電圧検知回路６から異常信号を受けると、大電流によるＩＧＢＴ１の破壊を防止するため、ＩＧＢＴ１をターンオフさせるゲート指令をバッファ３に出力して大電流の遮断動作を行う。
【０００７】
【発明が解決しようとする課題】
従来の電力用半導体素子の駆動回路は以上のように構成されているので、耐圧の高いＩＧＢＴ１に適用する場合、耐圧の高いダイオード５を多段に直列接続する必要が生じ、コスト高や信頼性の低下を招く課題があった。
また、耐圧の高いＩＧＢＴ１では、ターンオン後、コレクタ−エミッタ間電圧が直ちに定常値（静特性で得られる値）に移行せず、ある程度の過渡期間を経て定常値に到達する（場合によっては、ターンオン後、１０μｓ以上経っても、未だコレクタ電圧が数十Ｖの電圧になっていることがある）。したがって、通常のターンオンと、短絡とを区別するためには、上記のような過渡期間をマスクする必要がある。このため、コレクタ電圧検知回路６による短絡検知が著しく遅れ、ＩＧＢＴ１を保護することができない場合がある課題があった。
【０００８】
この発明は上記のような課題を解決するためになされたもので、耐圧の高いＩＧＢＴに適用する場合でも、速やかに短絡を検知してＩＧＢＴを保護することができる信頼性の高い電力用半導体素子の駆動回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る電力用半導体素子の駆動回路は、制御手段がオン指令を入力すると、予め設定された期間中、電力用半導体素子に対する制御手段の制御量を検出する制御量検出手段を設け、その制御量検出手段により検出された制御量を監視して、その電力用半導体素子における異常の発生を検知するようにしたものである。
【００１０】
この発明に係る電力用半導体素子の駆動回路は、制御手段の制御量として、電力用半導体素子の制御端子における制御電圧、あるいは、その制御端子に流れる制御電流、あるいは、その制御端子に供給される電荷量を検出するようにしたものである。
【００１１】
この発明に係る電力用半導体素子の駆動回路は、制御手段がオン指令を入力した直後から、電力用半導体素子の制御端子における制御電圧が所定の電圧値に到達する前の過渡期間中、その電力用半導体素子に対する制御手段の制御量を検出するようにしたものである。
【００１２】
この発明に係る電力用半導体素子の駆動回路は、制御手段がオン指令を入力した後、一定時間が経過した時点から、電力用半導体素子の制御端子における制御電圧が所定の電圧値に到達する前の過渡期間中、その電力用半導体素子に対する制御手段の制御量を検出するようにしたものである。
【００１３】
この発明に係る電力用半導体素子の駆動回路は、異常検知手段が異常の発生を検知すると、電力用半導体素子を開状態に遷移させるようにしたものである。
【００１４】
この発明に係る電力用半導体素子の駆動回路は、異常発生の検知に伴って電力用半導体素子を開状態に遷移させる場合、オフ指令の入力に伴って電力用半導体素子を開状態に遷移させる場合よりも、その電力用半導体素子を開状態に遷移させる際の遮断速度を遅くするようにしたものである。
【００１５】
この発明に係る電力用半導体素子の駆動回路は、制御量検出手段により検出された制御量を監視して、電力用半導体素子における異常の発生を検知し、制御手段がオン指令を入力した後、予め設定された期間中に限り、その異常の発生の検知結果を有効にするようにしたものである。
【００１６】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による電力用半導体素子の駆動回路を示す構成図であり、図において、１１は電力用半導体素子であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）である。ただし、電力用半導体素子はＩＧＢＴに限るものではなく、例えば、ＭＯＳＦＥＴなどの電圧駆動型半導体素子であってもよい。
【００１７】
１２は外部からオン指令を入力すると、ＩＧＢＴ１１をターンオンさせるゲート指令をバッファ１３に出力し、外部からオフ指令を入力すると、ＩＧＢＴ１１をターンオフさせるゲート指令をバッファ１３に出力する制御ロジック、１３は制御ロジック１２から出力されたゲート指令にしたがってＩＧＢＴ１１を駆動するバッファ、１４ａはオンゲート抵抗、１５は異常発生の検知に伴ってＩＧＢＴ１１をターンオフさせる場合、オフ指令の入力に伴ってＩＧＢＴ１１をターンオフさせる場合よりも、ＩＧＢＴ１１をターンオフさせる際の遮断速度を遅くする遮断速度調整回路であり、遮断速度調整回路１５はオフゲート抵抗を内蔵している。なお、制御ロジック１２、バッファ１３、オンゲート抵抗１４ａ及び遮断速度調整回路１５から制御手段が構成されている。
【００１８】
１６は制御ロジック１２が外部からオン指令を入力した直後から、ＩＧＢＴ１１のゲート端子（制御端子）におけるゲート電圧Ｖｇ（制御電圧）がオンゲート電圧に到達する前の過渡期間中に限り、ゲート電圧Ｖｇの検出処理を許可するサンプリング回路（制御量検出手段）、１７はサンプリング回路１６がゲート電圧Ｖｇの検出処理を許可する期間中、ＩＧＢＴ１１に対するバッファ１３の制御量として、ＩＧＢＴ１１のゲート端子におけるゲート電圧Ｖｇを検出し、そのゲート電圧Ｖｇが基準値を超えると、ＩＧＢＴ１１における異常の発生を認定するゲート電圧検出回路（制御量検出手段、異常検知手段）である。
【００１９】
図２は図１の電力用半導体素子の駆動回路が適用されるハーフブリッジ回路を示す回路図であり、図において、１１ａ，１１ｂはＩＧＢＴ、２１は図１の電力用半導体素子の駆動回路、２２ａ，２２ｂはＩＧＢＴ１１ａ，１１ｂと逆並列に接続された還流ダイオード、２３は直流電源、２４は誘導負荷である。
ここでは、電力用半導体素子の駆動回路をハーフブリッジ回路に適用するものについて示しているが、これに限るものではなく、他の回路に適用するようにしてもよいことは言うまでもない。
【００２０】
次に動作について説明する。
まず、ＩＧＢＴ１１ｂは、図２に示すように、ゲート−エミッタ間が短絡され、常時ＯＦＦであるとする。
一方、ＩＧＢＴ１１ａのゲート−エミッタ間には、電力用半導体素子の駆動回路２１が接続され、オン指令やオフ指令に応じたゲート電圧が与えられるものとする。
【００２１】
ＩＧＢＴ１１ａが正常時にターンオンすると、直流電源２３から誘導負荷２４を通ってＩＧＢＴ１１ａに電流が流れる。
ＩＧＢＴ１１ａがターンオフすると、直流電源２３から出力される電流が遮断されるとともに、還流ダイオード２２ｂがオンし、誘導負荷２４と還流ダイオード２２ｂから為る閉回路に還流電流が流れる。
ＩＧＢＴ１１ａが再びターンオンすると、還流ダイオード２２ｂが逆バイアスされて還流電流を遮断し、誘導負荷２４に流れる電流がＩＧＢＴ１１ａに転流される。
【００２２】
ＩＧＢＴ１１ａのオン期間中に還流ダイオード２２ｂが何らかの要因により短絡すると、ＩＧＢＴ１１ａのコレクタ−エミッタ間に直流電源２３が直結された形になり、ＩＧＢＴ１１ａには大きな短絡電流が流れ、コレクタ−エミッタ間電圧は直流電源２３の電圧と同じになる。この状態が長く続くとＩＧＢＴ１１ａは破壊に至る。
電力用半導体素子の駆動回路２１は、このような短絡状態を高速に検知し、安全に遮断動作を行うことを目的としている。
【００２３】
ここで、図３は正常時におけるターンオン時のゲート電圧Ｖｇ、コレクタ−エミッタ間電圧Ｖｃｅ及びコレクタ流Ｉｃの波形を示す説明図である。
正常時、駆動回路がオン指令を受けてターンオンを指示するゲート指令を出力すると、ＩＧＢＴ１１のゲート電圧Ｖｇが上昇を開始し、そのゲート電圧Ｖｇが所定の閾値を超えるとコレクタ電流Ｉｃが増加を開始する。
ＩＧＢＴ１１が誘導負荷電流と同程度のコレクタ電流Ｉｃを流すようになると、コレクタ−エミッタ間電圧Ｖｃｅが低下を開始し、ゲート電圧Ｖｇがほぼ一定電圧になる。この期間はミラー期間として知られている。
【００２４】
ミラー期間中は、コレクタ−エミッタ間電圧Ｖｃｅの変化に伴って、ゲートドライバからの電流がコレクタ−ゲート間の帰還容量を介してコレクタ側にバイパスされるため、ゲート電圧Ｖｇは一定となる。帰還容量には電圧依存性があり、コレクタ電圧がオン電圧レベルまで低くなるとかなり大きな値になる。
ミラー期間が終了すると、ゲート電圧Ｖｇは再び上昇を開始するが、ミラー期間前に比べると、帰還容量が大きくなっているため、ゆっくりとした時定数で上昇して、所定のオンゲート電圧に到達する。ゲート電圧Ｖｇは以上のような過渡期間を経て、定常状態に達する。
【００２５】
図４は短絡時におけるターンオン時のゲート電圧Ｖｇ、コレクタ−エミッタ間電圧Ｖｃｅ及びコレクタ流Ｉｃの波形を示す説明図である。
ここでは、短絡状態として、図２における還流ダイオード２２ｂの短絡を想定する。
このような短絡状態で、ＩＧＢＴ１１がターンオンすると、ＩＧＢＴ１１のコレクタ−エミッタ間には、直流電源電圧が直接印加され、大きな短絡電流が流れる。この短絡電流は、ゲート−エミッタ間電圧Ｖｇｅ（ゲート電圧Ｖｇに相当する）でほぼ決まる飽和電流まで上昇する。このとき、ＩＧＢＴ１１のコレクタ−エミッタ間には大きな電圧が印加され、かつ、大きな電流が流れているため、この状態が長く続くとＩＧＢＴ１１は破壊に至る。
【００２６】
さて、このような短絡状態でのゲート電圧Ｖｇの波形は正常時と異なり、ミラー期間が存在せず、オンゲート電圧まで一気に上昇する。この理由は、このような短絡状態では、コレクタ−エミッタ間電圧Ｖｃｅが高電圧状態のまま殆ど変化せず、また、帰還容量が小さいままであるので、その充放電電流が殆ど流れないためである。
したがって、このように正常時と短絡時のゲート電圧Ｖｇの違いを検出すれば、短絡状態を検知することが可能である。また、同様の理由により、ターンオン時のゲート電流Ｉｇの波形や、制御電源からＩＧＢＴ１１のゲートに供給される電荷量も正常時と短絡時では異なっており、これらの違いを検出することでも短絡状態を検知することが可能である。
【００２７】
以下、図１の電力用半導体素子の駆動回路の動作を説明する。
まず、制御ロジック１２は、外部からオン指令を入力すると、ＩＧＢＴ１１をターンオンさせるゲート指令をバッファ１３に出力する。
バッファ１３は、制御ロジック１２からＩＧＢＴ１１をターンオンさせるゲート指令を受けると、そのゲート指令を増幅し、増幅後のゲート指令をオンゲート抵抗１４ａを介してＩＧＢＴ１１のゲートに出力する。
これにより、ＩＧＢＴ１１はターンオンする。
【００２８】
また、制御ロジック１２は、外部からオフ指令を入力すると、ＩＧＢＴ１１をターンオフさせるゲート指令をバッファ１３に出力する。
バッファ１３は、制御ロジック１２からＩＧＢＴ１１をターンオフさせるゲート指令を受けると、そのゲート指令を増幅し、増幅後のゲート指令を遮断速度調整回路１５を介してＩＧＢＴ１１のゲートに出力する。遮断速度調整回路１５の動作は後述する。
これにより、ＩＧＢＴ１１はターンオフする。
【００２９】
ターンオンの過渡期間中においては、上述したように、正常時と短絡時ではゲート電圧Ｖｇが異なるが、ある程度の時間が経過すると、正常時であっても、短絡時であっても、ゲート電圧Ｖｇが同一のオンゲート電圧に到達し、ゲート電圧Ｖｇを監視してもＩＧＢＴ１１の異常を検知することができない。
そこで、サンプリング回路１６は、ゲート電圧検出回路１７におけるゲート電圧Ｖｇの検出期間を制限する．
【００３０】
即ち、サンプリング回路１６は、図５に示すように、制御ロジック１２が外部からオン指令を入力すると、オン指令の入力時刻ｔ０からゲート電圧検出回路１７に対してゲート電圧Ｖｇの検出処理を許可する。
サンプリング回路１６は、その後、時間が経過して時刻ｔ１（時刻ｔ１はゲート電圧Ｖｇがオンゲート電圧に到達する前の時刻であり、時刻ｔ１はＩＧＢＴ１１の特性が考慮されて設定される）になると、ゲート電圧検出回路１７に対してゲート電圧Ｖｇの検出処理を不許可にする。
なお、サンプリング回路１６は、時刻ｔ１から時刻ｔ２の期間の検出を防止できればよく、オフ期間（時刻ｔ０より前の期間、または、時刻ｔ２より後の期間）が検出期間に含まれていてもよい。
【００３１】
ゲート電圧検出回路１７は、サンプリング回路１６がゲート電圧Ｖｇの検出処理を許可する期間中、ＩＧＢＴ１１のゲート端子におけるゲート電圧Ｖｇを検出する。
ゲート電圧検出回路１７は、その検出期間において、そのゲート電圧Ｖｇが基準値を超えると、ＩＧＢＴ１１における異常の発生を認定して異常信号を制御ロジック１２及び遮断速度調整回路１５に出力する。
【００３２】
制御ロジック１２は、ゲート電圧検出回路１７から異常信号を受けると、大電流によるＩＧＢＴ１１の破壊を防止するため、ＩＧＢＴ１１をターンオフさせるゲート指令をバッファ１３に出力する。
バッファ１３は、制御ロジック１２からＩＧＢＴ１１をターンオフさせるゲート指令を受けると、そのゲート指令を増幅し、増幅後のゲート指令を遮断速度調整回路１５に出力する。
【００３３】
遮断速度調整回路１５は、バッファ１３から増幅後のゲート指令を受けると、そのゲート指令にしたがってＩＧＢＴ１１をターンオフさせるが、短絡状態では大電流が流れており、このような大電流を通常の速度で遮断すると、大きなサージ電圧が発生してＩＧＢＴ１１を破壊するおそれがあるので、正常時にターンオフさせる場合よりも、遮断速度が遅くなるようにして、サージ電圧を抑制する。
ただし、サージ電圧を発生させる主回路配線インダクタンスが十分小さい場合や、外部にサージ電圧を抑制するスナバ回路等が設置されている場合、遮断速度調整回路１５は必ずしも必要ではない。
【００３４】
以上で明らかなように、この実施の形態１によれば、制御ロジック１２が外部からオン指令を入力した直後から、ＩＧＢＴ１１のゲート電圧Ｖｇがオンゲート電圧に到達する前の過渡期間中に限り、そのゲート電圧Ｖｇの検出処理を許可するサンプリング回路１６を設け、サンプリング回路１６がゲート電圧Ｖｇの検出処理を許可する期間中、そのゲート電圧Ｖｇを検出して、そのゲート電圧Ｖｇが基準値を超えると、ＩＧＢＴ１１における異常の発生を認定するように構成したので、ＩＧＢＴ１１の耐圧が高い場合でも、速やかに短絡を検知してＩＧＢＴ１１を保護することができる効果を奏する。
【００３５】
なお、この実施の形態１では、ゲート電圧検出回路１７が異常信号を出力すると、制御ロジック１２がＩＧＢＴ１１をターンオフさせるゲート指令を出力するものについて示したが、外部の図示せぬ制御回路がゲート電圧検出回路１７から異常信号を受けたとき、ＩＧＢＴ１１をターンオフさせるようにしてもよい。
【００３６】
また、この実施の形態１では、制御ロジック１２が外部からオン指令を入力した直後から、ＩＧＢＴ１１のゲート電圧Ｖｇがオンゲート電圧に到達する前の過渡期間中に限り、そのゲート電圧Ｖｇの検出処理を許可するものについて示したが、制御ロジック１２が外部からオン指令を入力した直後から、ＩＧＢＴ１１のゲート電圧Ｖｇがオンゲート電圧に到達する前の過渡期間中に限り、ゲート電圧検出回路１７から制御ロジック１２に出力される異常信号を有効にするようにしてもよい。
【００３７】
実施の形態２．
図６はこの発明の実施の形態２による電力用半導体素子の駆動回路を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。なお、図６は図１におけるサンプリング回路１６及びゲート電圧検出回路１７の具体例を示している。ただし、遮断速度調整回路１５は省略され、バッファ１３はオン時にＩＧＢＴ１１のゲートと制御電圧Ｖｃｃを出力する制御電源とを接続し、オフ時にＩＧＢＴ１１のゲートとグランドとを接続する。
【００３８】
３１は制御ロジック１２から出力されるゲート指令を入力し、そのゲート指令を時刻ｔ１−時刻ｔ０の期間に相当する時間だけ保持してから出力する遅延回路であり、遅延回路３１としては、ＣＲフィルタとバッファ又はコンパレータとの組み合わせや、ディレイラインなどがある。３２はゲート電圧Ｖｇの検出期間中に限りＮｃｈ−ＭＯＳＦＥＴ３３をオフ状態にするため、遅延回路３１から出力されたゲート指令の論理を反転するインバータ、３３はインバータ３２の出力信号にしたがってオンオフするＮｃｈ−ＭＯＳＦＥＴである。ただし、インバータ３２の出力信号にしたがってオンオフするスイッチであれば、必ずしもＮｃｈ−ＭＯＳＦＥＴである必要はなく、例えば、バイポーラトランジスタなどのスイッチでもよい。
【００３９】
３４，３５はＩＧＢＴ１１のゲート電圧Ｖｇを分圧し、その分圧電圧をコンパレータ３８に与える分圧抵抗、３６，３７は制御電圧Ｖｃｃを分圧して、その分圧電圧（基準値）をコンパレータ３８に与える分圧抵抗である。なお、分圧抵抗３４〜３７はゲート電圧Ｖｇが制御電圧Ｖｃｃのレベルになると、ゲート電圧Ｖｇの分圧電圧が基準値を幾分超えるように設定されている。分圧に使用する抵抗は、図６に示すように２直列の構成でもよいし、３直列以上の構成であってもよい。また、抵抗分圧方式ではなく、ツェナーダイオードと抵抗との直列接続構成であってもよい。また、コンパレータ３８の電源電圧が制御電圧Ｖｃｃよりも高い場合には、ゲート電圧Ｖｇと制御電圧Ｖｃｃを直接入力してもよい。
３８はゲート電圧Ｖｇの分圧電圧と基準値を比較するコンパレータ、３９は抵抗である。
【００４０】
次に動作について説明する。
まず、サンプリング回路１６の遅延回路３１は、制御ロジック１２が外部からオン指令を入力して、ＩＧＢＴ１１をターンオンさせるゲート指令を出力すると、ゲート電圧Ｖｇの検出期間の終わりを時刻ｔ１に設定するため、時刻ｔ１−時刻ｔ０の期間に相当する時間だけゲート指令を保持して出力する。
インバータ３２は、遅延回路３１からゲート指令を受けると、そのゲート指令の論理を反転してＮｃｈ−ＭＯＳＦＥＴ３３のゲートに出力する。
【００４１】
これにより、Ｎｃｈ−ＭＯＳＦＥＴ３３のゲートの信号レベルは、図７に示すように、時刻ｔ１に至る前の時点、即ち、インバータ３２から論理反転後のゲート指令を受ける前の時点ではＬレベルであるため、Ｎｃｈ−ＭＯＳＦＥＴ３３はオフ状態になる。しかし、時刻ｔ１の時点、即ち、インバータ３２から論理反転後のゲート指令を受けた時点ではＨレベルになるため、Ｎｃｈ−ＭＯＳＦＥＴ３３はオン状態になる。
【００４２】
ゲート電圧検出回路１７の分圧抵抗３４，３５は、ＩＧＢＴ１１のゲート電圧Ｖｇを分圧し、その分圧電圧をコンパレータ３８に与え、分圧抵抗３６，３７は制御電圧Ｖｃｃを分圧して、その分圧電圧（基準値）をコンパレータ３８に与える。
ただし、Ｎｃｈ−ＭＯＳＦＥＴ３３は、上述したように、時刻ｔ１に至る前の時点ではオフ状態であるため、分圧抵抗３４，３５によるゲート電圧Ｖｇの分圧電圧がコンパレータ３８に与えられるが、時刻ｔ１になるとオン状態になるため、その分圧電圧がＮｃｈ−ＭＯＳＦＥＴ３３のオン電圧まで低下する。これにより、ゲート電圧Ｖｇが制御電圧Ｖｃｃのレベルに到達しても、コンパレータ３８から異常信号を示すレベルの信号が出力されることがなくなり、正常時におけるコンパレータ３８の動作が禁止される。
【００４３】
なお、短絡時には、Ｎｃｈ−ＭＯＳＦＥＴ３３がオン状態になる前に、ゲート電圧Ｖｇが制御電圧Ｖｃｃのレベルに到達し、ゲート電圧Ｖｇの分圧電圧が基準値を幾分超えるため、コンパレータ３８が異常信号を示すレベルの信号を制御ロジック１２に出力する。
これにより、制御ロジック１２が上記実施の形態１と同様にして、ＩＧＢＴ１１をターンオフさせる。
この実施の形態２によれば、構成の複雑化を招くことなく、ＩＧＢＴ１１の耐圧が高い場合でも、速やかに短絡を検知してＩＧＢＴ１１を保護することができる効果を奏する。
【００４４】
実施の形態３．
図８はこの発明の実施の形態３による電力用半導体素子の駆動回路を示す構成図であり、図において、図６と同一符号は同一または相当部分を示すので説明を省略する。
４０は分圧抵抗３５と並列に接続されたコンデンサである。
【００４５】
以下、コンデンサ４０の作用について説明する。
図９はコンデンサ４０が接続されていない場合のゲート電圧検出信号（分圧抵抗３４，３５によるゲート電圧Ｖｇの分圧電圧）と、コンデンサ４０が接続された場合のゲート電圧検出信号を示す説明図である。
コンデンサ４０が接続されていない場合のゲート電圧検出信号の波形は、抵抗分圧波形であるため、ゲート電圧Ｖｇの波形と相似である。
【００４６】
図２のようなハーフブリッジ回路でＩＧＢＴ１１ａがターンオンすると、ダイオード２２ｂのリカバリ電流がコレクタ電流に重畳し、コレクタ電流Ｉｃの波形に電流ピークが現れる（図３を参照）。これに伴って、ゲート電圧Ｖｇにも電圧ピークが現れる。さらに、この期間はコレクタ電流Ｉｃの時間変化が大きく、誘導電圧がゲート電圧Ｖｇに重畳する場合がある。このゲート電圧Ｖｇのピークが大きくなると、ゲート電圧検出回路１７のコンパレータ３８が正常時にゲート電圧Ｖｇのピーク電圧によって動作して、異常信号を出力するおそれがある。このような事態は、ターンオン時のダイオード２２ｂのリカバリ電圧や誘導電圧によるゲート電圧変動をマスクすることにより回避することができる。
【００４７】
この実施の形態３では、上記の事態を回避するため、分圧抵抗３５と並列にコンデンサ４０を接続している。
分圧抵抗３５と並列にコンデンサ４０を接続すると、コンパレータ３８の入力段の応答速度が遅くなるため、図９に示すように、ターンオン時のゲート電圧Ｖｇの変動がマスクされる。また、図９に示すように、ゲート電圧検出信号の波形がなまって、定常状態に達する時刻が遅れるため、ゲート電圧Ｖｇの検出期間を時刻ｔ１からｔ３に伸ばすこともできる。
この実施の形態３によれば、正常時におけるゲート電圧検出回路１７の誤動作を防止することができるため、電力用半導体素子の駆動回路の信頼性を高めることができる。
【００４８】
実施の形態４．
図１０はこの発明の実施の形態４による電力用半導体素子の駆動回路を示す構成図であり、図において、図６と同一符号は同一または相当部分を示すので説明を省略する。
４１は制御ロジック１２から出力されるゲート指令を入力し、そのゲート指令を時刻ｔ４−時刻ｔ０の期間に相当する時間だけ保持してから出力する遅延回路、４２は遅延回路４１から出力されたゲート指令の論理を反転するインバータ、４３は時刻ｔ４から時刻ｔ１の期間に限り、Ｎｃｈ−ＭＯＳＦＥＴ３３をオフ状態にするＮＡＮＤ回路である。
【００４９】
上記実施の形態２では、制御ロジック１２がオン指令を入力した直後の時点ｔ０から、ゲート電圧Ｖｇの検出処理を許可するものについて示したが、ゲート電圧Ｖｇの検出期間からターンオン直後の一定期間（時刻ｔ０から時刻ｔ４の期間）を除外するようにしてもよい。
【００５０】
サンプリング回路１６の遅延回路３１は、制御ロジック１２が外部からオン指令を入力して、ＩＧＢＴ１１をターンオンさせるゲート指令を出力すると、図１１に示すように、ゲート電圧Ｖｇの検出期間の終わりを時刻ｔ１に設定するため、時刻ｔ１−時刻ｔ０の期間に相当する時間だけゲート指令を保持してからＮＡＮＤ回路４３に出力する。
一方、サンプリング回路１６の遅延回路４１は、制御ロジック１２からＩＧＢＴ１１をターンオンさせるゲート指令を受けると、ターンオン時のリカバリ期間の終了後にゲート電圧Ｖｇの検出期間が始まるようにするため、即ち、ゲート電圧Ｖｇの検出期間の始まりを時刻ｔ４に設定するため、そのゲート指令を時刻ｔ４−時刻ｔ０の期間に相当する時間だけ保持してから出力する。
【００５１】
インバータ４２は、遅延回路４１からゲート指令を受けると、そのゲート指令の論理を反転してＮＡＮＤ回路４３に出力する。
ＮＡＮＤ回路４３は、上記のようにして、遅延回路３１及びインバータ４２から信号を受けると、図１１に示すように、時刻ｔ４から時刻ｔ１の期間に限り、Ｎｃｈ−ＭＯＳＦＥＴ３３をオフ状態にする論理信号をＮｃｈ−ＭＯＳＦＥＴ３３のゲートに出力する。
【００５２】
これにより、Ｎｃｈ−ＭＯＳＦＥＴ３３は、時刻ｔ４から時刻ｔ１の期間に限りオフ状態になる。
以下、上記実施の形態２と同様であるため説明を省略する。
この実施の形態４によれば、正常時におけるゲート電圧検出回路１７の誤動作を防止することができるため、電力用半導体素子の駆動回路の信頼性を高めることができる。
【００５３】
なお、この実施の形態４では、遅延回路４１が制御ロジック１２からＩＧＢＴ１１をターンオンさせるゲート指令を入力するものについて示したが、バッファ１３がインバータ構成になっている場合は、バッファ１３からの信号を遅延回路４１が入力するようにしてもよい。この場合、インバータ４２は不要になる。また、上記実施の形態３と同様に、分圧抵抗３５と並列にコンデンサ４０を接続するようにしてもよい。
【００５４】
実施の形態５．
図１２はこの発明の実施の形態５による電力用半導体素子の駆動回路を示す構成図であり、図において、図６と同一符号は同一または相当部分を示すので説明を省略する。
４４はコンパレータ３８の出力信号と遅延回路３１の出力信号との論理積を求めるＡＮＤ回路である。
【００５５】
次に動作について説明する。
サンプリング回路１６の遅延回路３１は、上記実施の形態２と同様に、ゲート電圧Ｖｇの検出期間の終了時刻ｔ１に出力信号の信号レベルがＨレベルからＬレベルに反転するような遅延時間が設定されている（図１３を参照）。
ゲート電圧検出回路１７のコンパレータ３８は、上記実施の形態２と同様に、ゲート電圧Ｖｇの分圧電圧と制御電圧Ｖｃｃの分圧電圧とを比較し、ゲート電圧Ｖｇが制御電圧Ｖｃｃのレベルに到達すると、出力信号の信号レベルがＬレベルからＨレベルに反転するように構成されている（図１３を参照）。
【００５６】
ＡＮＤ回路４４は、コンパレータ３８の出力信号と遅延回路３１の出力信号を入力して論理積を求めるが、図１３に示すように、正常時の場合、コンパレータ３８の出力信号がＨレベルになるのは、時刻ｔ１で遅延回路３１の出力信号がＬレベルになった後なので、ＡＮＤ回路４４の出力信号はＬレベルを維持する。
一方、短絡時の場合、遅延回路３１の出力信号がＬレベルになる前にコンパレータ３８の出力信号がＨレベルになるので、ＡＮＤ回路４４の出力信号がＨレベルになる（異常の検知を示す論理レベルになる）。
【００５７】
以下、上記実施の形態２と同様であるため説明を省略する。
この実施の形態５によれば、正常時におけるゲート電圧検出回路１７の誤動作を防止することができるため、電力用半導体素子の駆動回路の信頼性を高めることができる。
なお、上記実施の形態４と同様に、ターンオン直後のリカバリ期間をゲート電圧Ｖｇの検出期間から除外するようにしてもよい。
【００５８】
実施の形態６．
図１４はこの発明の実施の形態６による電力用半導体素子の駆動回路を示す構成図であり、図において、図６と同一符号は同一または相当部分を示すので説明を省略する。
４５はカソードがＩＧＢＴ１１のゲート端子と接続され、ゲート電圧Ｖｇが制御電圧Ｖｃｃと近くなると降伏するツェナーダイオード、４６は一端がツェナーダイオード４５のアノードと接続され、他端がＮｃｈ−ＭＯＳＦＥＴ３３のドレインと接続された抵抗、４７はベースがツェナーダイオード４５のアノードと接続され、エミッタがＮｃｈ−ＭＯＳＦＥＴ３３のドレインと接続されたトランジスタ、４８は一端が制御電源に接続され、他端がトランジスタ４７のコレクタと接続された抵抗、４９は一端がトランジスタ４７のコレクタと接続され、他端がグランドと接続されたコンデンサである。
【００５９】
次に動作について説明する。
ゲート電圧検出回路１７は、サンプリング回路１６のＮｃｈ−ＭＯＳＦＥＴ３３がオン状態になると動作する。
ゲート電圧検出回路１７のツェナーダイオード４５は、ゲート電圧Ｖｇが制御電圧Ｖｃｃと近くなると降伏するツェナー電圧のものが使用され、Ｎｃｈ−ＭＯＳＦＥＴ３３がオン状態の期間中にゲート電圧Ｖｇが制御電圧Ｖｃｃのレベルに到達すると、ツェナーダイオード４５が降伏する。
【００６０】
これにより、抵抗４６の両端に電圧が発生してトランジスタ４７がオンするため、コンデンサ４９が放電状態になり、制御ロジック１２に対するゲート電圧検出回路１７の出力信号はＬレベルになる。
したがって、Ｎｃｈ−ＭＯＳＦＥＴ３３がオン状態の期間中は、ゲート電圧Ｖｇの検出期間となる。このため、サンプリング回路１６は、検出期間の終了時にＮｃｈ−ＭＯＳＦＥＴ３３をオフ状態にしなければならないので、制御ロジック１２からの入力が上記実施の形態２と同様にオン時にＬレベルになるとすると、遅延回路３１が検出期間の終了時にＬレベルの信号をＮｃｈ−ＭＯＳＦＥＴ３３のゲートに出力する。
この実施の形態６によれば、上記実施の形態２のようなインバータ３２を設けることなく、ＩＧＢＴ１１の短絡保護を行うことができる。
【００６１】
実施の形態７．
図１５はこの発明の実施の形態７による電力用半導体素子の駆動回路を示す構成図であり、図において、図６と同一符号は同一または相当部分を示すので説明を省略する。
５０ａは制御ロジック１２から出力されるゲート指令にしたがってオンオフするＰｃｈ−ＭＯＳＦＥＴ、５０ｂは制御ロジック１２から出力されるゲート指令にしたがってオンオフするＮｃｈ−ＭＯＳＦＥＴである。ただし、５０ａ，５０ｂが必ずしもＭＯＳＦＥＴである必要はなく、例えば、バイポーラトランジスタを用いてもよい。５１はオフゲート抵抗、５２はＮｃｈ−ＭＯＳＦＥＴ、５３はゲート電圧検出回路１７の出力信号にしたがってＮｃｈ−ＭＯＳＦＥＴ５２をオンオフさせるインバータである。
【００６２】
次に上記実施の形態２との相違点について説明する。即ち、正常時のオフ動作とゲート電圧検出回路１７が短絡を検知した場合のオフ動作について説明する。
まず、正常時、インバータ５３の出力信号はＨレベルになっており、制御ロジック１２からのゲート指令（ＩＧＢＴ１１をターンオフさせるゲート指令）にしたがってＮｃｈ−ＭＯＳＦＥＴ５０ｂがオンするとほぼ同時にＮｃｈ−ＭＯＳＦＥＴ５２もオンする。このとき、実質的なオフゲート抵抗の抵抗値は、オフゲート抵抗１４ｂ，５１の並列接続値となる。
【００６３】
次に短絡を検知した場合、ゲート電圧検出回路１７が動作し、インバータ５３の出力信号がＬレベルになって、Ｎｃｈ−ＭＯＳＦＥＴ５２がオフする。このとき、オフゲート抵抗は、オフゲート抵抗１４ｂのみとなるので、正常時と比べて遅い速度で遮断することができる。
この実施の形態７によれば、短絡検知時には、遮断速度調整回路１５によって正常時よりも遅い速度で遮断してサージ電圧を抑制することができる。
【００６４】
実施の形態８．
図１６はこの発明の実施の形態８による電力用半導体素子の駆動回路を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
１８はサンプリング回路１６がゲート電流Ｉｇの検出処理を許可する期間中、ＩＧＢＴ１１に対するバッファ１３の制御量として、ＩＧＢＴ１１のゲート端子に流れるゲート電流Ｉｇを検出し、そのゲート電流Ｉｇが基準値以下になると、ＩＧＢＴ１１における異常の発生を認定するゲート電流検出回路（制御量検出手段、異常検知手段）である。
【００６５】
上記実施の形態１では、ＩＧＢＴ１１に対するバッファ１３の制御量として、ＩＧＢＴ１１のゲート端子におけるゲート電圧Ｖｇを検出するものについて示したが、ＩＧＢＴ１１のゲート端子に流れるゲート電流Ｉｇを検出することにより短絡を検知するようにしてもよい。
【００６６】
図１７は正常時におけるターンオン時のゲート電圧Ｖｇ及びゲートＩｇの波形を示す説明図であり、図１８は短絡時におけるターンオン時のゲート電圧Ｖｇ及びゲートＩｇの波形を示す説明図である。
上記実施の形態１で説明したように、正常時には、ターンオン時にミラー期間が現れ、ゲート電圧Ｖｇは一定となる。このときゲート電流Ｉｇは、図１７に示すようにほぼ一定となり、ミラー期間終了後、徐々に減少する。
一方、短絡時には、図１８に示すようにミラー期間がなく、ゲート電圧Ｖｇは早い立ち上りで制御電圧Ｖｃｃに到達する。ゲート電流Ｉｇは、同様にターンオン直後急速に立ち上った後、すぐ減衰する。即ち、短絡時には、ゲート電流Ｉｇがすぐ減衰してゼロになるのに対し、正常時にはミラー期間中一定となった後、ゼロになるので、この違いを検出すれば短絡検知が可能になる。
【００６７】
そこで、この実施の形態８では、ゲート電流検出回路１８がサンプリング回路１６により検出処理が許可された期間中、ＩＧＢＴ１１のゲート端子に流れるゲート電流Ｉｇを検出し、そのゲート電流Ｉｇが基準値以下になれば、異常信号を制御ロジック１２に出力する。
【００６８】
この実施の形態８においては、サンプリング回路１６は、ゲート電流Ｉｇの検出期間を制限するものであるが、図１７及び図１８に示すように、制御ロジック１２が時刻ｔ０でオン指令を入力すると、時刻ｔ０でゲート電流Ｉｇの検出処理の開始を指示する。
そして、サンプリング回路１６は、正常時のゲート電流Ｉｇがゼロレベルまで低下する前の時刻であるｔ１で、ゲート電流Ｉｇの検出処理の終了を指示する。この実施の形態８によれば、上記実施の形態１と同様に、ＩＧＢＴ１１の耐圧が高い場合でも、速やかに短絡を検知してＩＧＢＴ１１を保護することができる効果を奏する。
【００６９】
実施の形態９．
図１９はこの発明の実施の形態９による電力用半導体素子の駆動回路を示す構成図であり、図において、図１０と同一符号は同一または相当部分を示すので説明を省略する。なお、図１９は図１８におけるサンプリング回路１６及びゲート電流検出回路１８の具体例を示している。ただし、遮断速度調整回路１５は省略されている。
５４は時刻ｔ０から時刻ｔ１の期間に限り、ゲート電流検出回路１８から出力される異常信号を有効にするＡＮＤ回路、５５はコンパレータ３８の出力信号の論理を反転するインバータ、５６はインバータ５５の出力信号とＡＮＤ回路５４の出力信号との論理積を求めるＡＮＤ回路である。
【００７０】
次に動作について説明する。
オンゲート抵抗１４ａのバッファ１３側の電圧は、分圧抵抗３４，３５により分圧されてコンパレータ３８の入力ピンａに入力され、オンゲート抵抗１４ａのＩＧＢＴ１１側の電圧は、分圧抵抗３６，３７により分圧されてコンパレータ３８の入力ピンｂに入力される。
ターンオン時にゲート電流Ｉｇがゲート抵抗１４ａを流れると、コンパレータ３８の入力ピンａの電位が入力ピンｂの電位よりも高くなり、コンパレータ３８の出力信号はＨレベルになる。一方、ゲート電流Ｉｇがゼロレベルになって、入力ピンａと入力ピンｂの電位が同電位レベルになると、コンパレータ３８の出力信号はＬレベルになる。
【００７１】
コンパレータ３８の出力信号はインバータ５５により論理が反転され、インバータ５５の出力信号がＡＮＤ回路５６に入力される。サンプリング回路１６の構成は図１０とほぼ同様であるが、ＮＡＮＤ回路４３がＡＮＤ回路５４に変更されており、ゲート電流Ｉｇの検出期間中（図１７，１８の時刻ｔ０からｔ１の期間）のみ、パルス状のＨレベルの信号を出力するように構成されている。
【００７２】
サンプリング回路１６は、正常時では時刻ｔ０から時刻ｔ１まで、Ｈレベルの信号をＡＮＤ回路５６に出力するが、ゲート電流Ｉｇは時刻ｔ１でもまだ流れており、コンパレータ３８はＨレベルの信号を出力しているので、インバータ５５よりＡＮＤ回路５６にはＬレベルの信号が出力される。したがって、ＡＮＤ回路５６はＬレベルの信号を出力する。
一方、短絡時では、時刻ｔ１の前にゲート電流Ｉｇがゼロレベルになり、コンパレータ３８はＬレベルの信号を出力するので、ＡＮＤ回路５６にはＨレベルの信号が出力され、ＡＮＤ回路５６はＨレベルの信号を出力する（Ｈレベルの信号は異常の検知を示す信号）。
この実施の形態９によれば、正常時におけるゲート電流検出回路１８の誤動作を防止することができるため、電力用半導体素子の駆動回路の信頼性を高めることができる。
【００７３】
実施の形態１０．
図２０はこの発明の実施の形態１０による電力用半導体素子の駆動回路を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
１９はサンプリング回路１６がゲート電荷量の検出処理を許可する期間中、ＩＧＢＴ１１に対するバッファ１３の制御量として、ＩＧＢＴ１１のゲート端子に供給されるゲート電荷量を検出し、そのゲート電荷量が基準値より低い場合、ＩＧＢＴ１１における異常の発生を認定するゲート電荷検出回路（制御量検出手段、異常検知手段）であり、ゲート電荷検出回路１９はゲート電流Ｉｇを積分する積分回路と、その積分値を基準値と比較する比較回路とから構成されている。
【００７４】
上記実施の形態１では、ＩＧＢＴ１１に対するバッファ１３の制御量として、ＩＧＢＴ１１のゲート端子におけるゲート電圧Ｖｇを検出するものについて示したが、ＩＧＢＴ１１のゲート端子に供給されるゲート電荷量を検出することにより短絡を検知するようにしてもよい。
【００７５】
図２１は正常時におけるターンオン時のゲート電圧Ｖｇ、ゲート電流Ｉｇ及びゲート電流積分値（電荷量）の波形を示す説明図であり、図２２は短絡時におけるターンオン時のゲート電圧Ｖｇ、ゲート電流Ｉｇ及びゲート電流積分値（電荷量）の波形を示す説明図である。
上記実施の形態１で説明したように、正常時には、ターンオン時にミラー期間が現れ、ミラー期間中はコレクタ−エミッタ間電圧Ｖｃｅが低下するとともに帰還容量が大きくなり、制御電源から多くの電荷がＩＧＢＴ１１に供給され、ゲート電流Ｉｇの積分値はＶ１に到達する。
一方、短絡時には、ミラー期間がなく、制御電源から供給される電荷量は小さいので、ゲート電流Ｉｇの積分値はＶ２となり、正常時の積分値Ｖ１よりも小さい。
したがって、積分値の違いを検出すれば短絡検知が可能になる。
【００７６】
そこで、この実施の形態１０では、ゲート電荷検出回路１９がサンプリング回路１６により検出処理が許可された期間中、ＩＧＢＴ１１のゲート端子に供給されるゲート電流Ｉｇの積分値（電荷量）を検出し、そのゲート電流Ｉｇの積分値が基準値以下であれば、異常信号を制御ロジック１２に出力するようにする。
【００７７】
具体的には、サンプリング回路１６が、図２１及び図２２に示すように、正常時のゲート電流Ｉｇの積分値が基準値を超える時刻以降、即ち、時刻ｔ５以降に、ゲート電荷検出回路１９がゲート電流Ｉｇの積分値を確定するように指示する。
ゲート電荷検出回路１９の積分回路は、ゲート電流Ｉｇの積分処理を実施し、サンプリング回路１６から時刻ｔ５以降に積分値確定指令を受けると、それまでの積分結果を確定積分値として出力する。なお、積分回路は、次のターンオン時までに当該積分値をリセットするためのリセット回路を備えている。
【００７８】
ゲート電荷検出回路１９の比較回路は、積分回路から出力された積分値と基準値を比較し、その積分値が基準値よりも低い場合、異常信号を制御ロジック１２に出力する。
なお、基準値は、予め積分値Ｖ１と積分値Ｖ２の間の値に設定されているものとする。
この実施の形態１０によれば、上記実施の形態１と同様に、ＩＧＢＴ１１の耐圧が高い場合でも、速やかに短絡を検知してＩＧＢＴ１１を保護することができる効果を奏する。
【００７９】
実施の形態１１．
図２３はこの発明の実施の形態１１による電力用半導体素子の駆動回路を示す構成図であり、図において、図１９と同一符号は同一または相当部分を示すので説明を省略する。なお、図２３は図２０におけるサンプリング回路１６及びゲート電荷検出回路１９の具体例を示している。ただし、遮断速度調整回路１５は省略されている。
５７は抵抗、５８はコンデンサである。なお、抵抗５７とコンデンサ５８から構成されるＣＲ回路がゲート電流Ｉｇを積分する。５９は分圧抵抗３４，３５による分圧電圧と分圧抵抗３６，３７による分圧電圧とを入力し、双方の分圧電圧の差分を増幅する差動増幅器、６０，６１は制御電圧Ｖｃｃを分圧し、その分圧電圧（基準電圧）をコンパレータ３８に出力する分圧抵抗である。
【００８０】
次に動作について説明する。
サンプリング回路１６は、正常時のゲート電流Ｉｇの積分値が基準値を超える時刻ｔ５以降に、ゲート電荷検出回路１９がゲート電流Ｉｇの積分値を確定するようにするため、時刻ｔ５を過ぎるとＨレベルの信号をＡＮＤ回路５６に出力する。ただし、ＩＧＢＴ１１の破壊を防止するため、時刻ｔ５を過ぎると直ちにＨレベルの信号を出力する。
【００８１】
正常時では、時刻ｔ５以降、差分増幅器５９からコンパレータ３８の基準電圧（分圧抵抗６０，６１から出力される基準電圧）を超える電圧が出力されるので、コンパレータ３８の出力信号はＨレベルになり、インバータ５５からＬレベルの信号がＡＮＤ回路５６に出力される。
したがって、正常時では、ＡＮＤ回路５６はＬレベルの信号を出力する。
【００８２】
一方、短絡時では、時刻ｔ５以降においても、差分増幅器５９から出力される電圧はコンパレータ３８の基準電圧を超えないので、コンパレータ３８の出力信号はＬレベルになり、インバータ５５からＨレベルの信号がＡＮＤ回路５６に出力される。
したがって、短絡時では、ＡＮＤ回路５６はＨレベルの信号を出力する（Ｈレベルの信号は異常の検知を示す信号）。
【００８３】
この実施の形態１１によれば、正常時におけるゲート電荷検出回路１９の誤動作を防止することができるため、電力用半導体素子の駆動回路の信頼性を高めることができる。
なお、この実施の形態１１では、抵抗５７とコンデンサ５８から構成されるＣＲ回路がゲート電流Ｉｇを積分するものについて示したが、これに限るものではなく、例えば、ＯＰアンプによる積分回路を用いてもよい。
【００８４】
【発明の効果】
以上のように、この発明によれば、制御手段がオン指令を入力すると、予め設定された期間中、電力用半導体素子に対する制御手段の制御量を検出する制御量検出手段を設け、その制御量検出手段により検出された制御量を監視して、その電力用半導体素子における異常の発生を検知するように構成したので、電力用半導体素子の耐圧が高い場合でも、速やかに短絡を検知して電力用半導体素子を保護することができる効果がある。
【００８５】
この発明によれば、制御手段の制御量として、電力用半導体素子の制御端子における制御電圧、あるいは、その制御端子に流れる制御電流、あるいは、その制御端子に供給される電荷量を検出するように構成したので、構成の複雑化を招くことなく、制御手段の制御量を検出することができる効果がある。
【００８６】
この発明によれば、制御手段がオン指令を入力した直後から、電力用半導体素子の制御端子における制御電圧が所定の電圧値に到達する前の過渡期間中、その電力用半導体素子に対する制御手段の制御量を検出するように構成したので、正常時における異常検知手段の誤動作を防止して信頼性を高めることができる効果がある。
【００８７】
この発明によれば、制御手段がオン指令を入力した後、一定時間が経過した時点から、電力用半導体素子の制御端子における制御電圧が所定の電圧値に到達する前の過渡期間中、その電力用半導体素子に対する制御手段の制御量を検出するように構成したので、正常時における異常検知手段の誤動作を防止して信頼性を高めることができる効果がある。
【００８８】
この発明によれば、異常検知手段が異常の発生を検知すると、電力用半導体素子を開状態に遷移させるように構成したので、電力用半導体素子の破壊を防止することができる効果がある。
【００８９】
この発明によれば、異常発生の検知に伴って電力用半導体素子を開状態に遷移させる場合、オフ指令の入力に伴って電力用半導体素子を開状態に遷移させる場合よりも、その電力用半導体素子を開状態に遷移させる際の遮断速度を遅くするように構成したので、大きなサージ電圧の発生を抑制して、電力用半導体素子の破壊を防止することができる効果がある。
【００９０】
この発明によれば、制御量検出手段により検出された制御量を監視して、電力用半導体素子における異常の発生を検知し、制御手段がオン指令を入力した後、予め設定された期間中に限り、その異常の発生の検知結果を有効にするように構成したので、電力用半導体素子の耐圧が高い場合でも、速やかに短絡を検知して電力用半導体素子を保護することができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による電力用半導体素子の駆動回路を示す構成図である。
【図２】電力用半導体素子の駆動回路が適用されるハーフブリッジ回路を示す回路図である。
【図３】正常時におけるターンオン時のゲート電圧、コレクタ−エミッタ間電圧及びコレクタ流の波形を示す説明図である。
【図４】短絡時におけるターンオン時のゲート電圧、コレクタ−エミッタ間電圧及びコレクタ流の波形を示す説明図である。
【図５】この発明の実施の形態１による電力用半導体素子の駆動回路の動作シーケンスを示す説明図である。
【図６】この発明の実施の形態２による電力用半導体素子の駆動回路を示す構成図である。
【図７】この発明の実施の形態２による電力用半導体素子の駆動回路の動作シーケンスを示す説明図である。
【図８】この発明の実施の形態３による電力用半導体素子の駆動回路を示す構成図である。
【図９】コンデンサが接続されていない場合のゲート電圧検出信号と、コンデンサが接続された場合のゲート電圧検出信号を示す説明図である。
【図１０】この発明の実施の形態４による電力用半導体素子の駆動回路を示す構成図である。
【図１１】この発明の実施の形態４による電力用半導体素子の駆動回路の動作シーケンスを示す説明図である。
【図１２】この発明の実施の形態５による電力用半導体素子の駆動回路を示す構成図である。
【図１３】この発明の実施の形態５による電力用半導体素子の駆動回路の動作シーケンスを示す説明図である。
【図１４】この発明の実施の形態６による電力用半導体素子の駆動回路を示す構成図である。
【図１５】この発明の実施の形態７による電力用半導体素子の駆動回路を示す構成図である。
【図１６】この発明の実施の形態８による電力用半導体素子の駆動回路を示す構成図である。
【図１７】正常時におけるターンオン時のゲート電圧及びゲートの波形を示す説明図である。
【図１８】短絡時におけるターンオン時のゲート電圧及びゲートの波形を示す説明図である。
【図１９】この発明の実施の形態９による電力用半導体素子の駆動回路を示す構成図である。
【図２０】この発明の実施の形態１０による電力用半導体素子の駆動回路を示す構成図である。
【図２１】正常時におけるターンオン時のゲート電圧、ゲート電流及びゲート電流積分値（電荷量）の波形を示す説明図である。
【図２２】短絡時におけるターンオン時のゲート電圧、ゲート電流及びゲート電流積分値（電荷量）の波形を示す説明図である。
【図２３】この発明の実施の形態１１による電力用半導体素子の駆動回路を示す構成図である。
【図２４】従来の電力用半導体素子の駆動回路を示す構成図である。
【符号の説明】
１１　ＩＧＢＴ（電力用半導体素子）、１１ａ，１１ｂ　ＩＧＢＴ、１２　制御ロジック（制御手段）、１３　バッファ（制御手段）、１４ａ　オンゲート抵抗（制御手段）、１５　遮断速度調整回路（制御手段）、１６　サンプリング回路（制御量検出手段）、１７　ゲート電圧検出回路（制御量検出手段、異常検知手段）、１８　ゲート電流検出回路（制御量検出手段、異常検知手段）、１９　ゲート電荷検出回路（制御量検出手段、異常検知手段）、２１　電力用半導体素子の駆動回路、２２ａ，２２ｂ　還流ダイオード、２３　直流電源、２４　誘導負荷、３１　遅延回路、３２　インバータ、３３　Ｎｃｈ−ＭＯＳＦＥＴ、３４，３５　分圧抵抗、３６，３７　分圧抵抗、３８　コンパレータ、３９　抵抗、４０　コンデンサ、４１　遅延回路、４２　インバータ、４３　ＮＡＮＤ回路、４４　ＡＮＤ回路、４５　ツェナーダイオード、４６　抵抗、４７　トランジスタ、４８　抵抗、４９　コンデンサ、５０ａ　Ｐｃｈ−ＭＯＳＦＥＴ、５０ｂ　Ｎｃｈ−ＭＯＳＦＥＴ、５１　オフゲート抵抗、５２　Ｎｃｈ−ＭＯＳＦＥＴ、５３　インバータ、５４　ＡＮＤ回路、５５　インバータ、５６　ＡＮＤ回路、５７　抵抗、５８　コンデンサ、５９　差動増幅器、６０，６１　分圧抵抗。
【図１】
2004064930.tif 000003
【図２】
2004064930.tif 000004
【図３】
2004064930.tif 000005
【図４】
2004064930.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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