(57)【要約】【課題】共通バスの接続段数や受信ＦＩＦＯ部の深さに無関係に、メモリへの受信パケット転送完了とＣＰＵへの受信完了割り込み発生の時間順序性および即時性を保証するパケット通信システムを提供する。【解決手段】通信制御デバイス２０内に受信完了コマンド送信部２７を設け、受信パケットデータの転送に続いて、受信完了コマンドを共通バス８０上に出力する。一方、システム制御デバイス１０内に受信完了コマンド受信部１４および受信完了コマンドデコード部１５を設け、メモリ４０に対する受信パケットデータの転送完了後に、通信制御デバイス２０からの受信完了コマンドを受信し、どの通信制御デバイス２０からの受信完了割込かを解析してＣＰＵ３０に割込要求を行う。【選択図】　　　　　図１
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【特許請求の範囲】
【請求項１】
共通バスにより接続され、パッケージデータを受信する少なくとも１個の通信制御デバイスおよびシステム制御デバイスを含み、該システム制御デバイスには、全体の動作を制御するＣＰＵおよび前記パッケージデータを蓄積するメモリが接続されているパケット通信システムにおいて、
前記通信制御デバイスは、前記受信したパッケージデータの転送終了時に受信完了コマンドを前記共通バスを介して前記システム制御デバイスへ送信する受信完了コマンド送信部を備え、該システム制御デバイスは、前記パケットデータの受信完了コマンドを検出する受信完了コマンド受信部を備えることを特徴とするパケット通信システム。
【請求項２】
前記通信制御デバイスの前記受信完了コマンドは、前記通信制御デバイス毎にユニークなデータを含み、前記各通信制御デバイスを識別可能にすることを特徴とする請求項１に記載のパケット通信システム。
【請求項３】
前記受信完了コマンド受信部は、前記検出した受信完了コマンドを復号して前記通信制御デバイスを識別する受信完了コマンドデコード部を備えることを特徴とする請求項１又は２に記載のパケット通信システム。
【請求項４】
前記受信完了コマンド受信部は、それぞれ前記ＣＰＵ、前記メモリおよび前記共通バスとインタフェースをとる制御部を相互接続する内部バスに接続されることを特徴とする請求項１、２又は３に記載のパケット通信システム。
【請求項５】
共通バスを介して接続された１個以上の通信制御デバイスおよびシステム制御デバイス、該システム制御デバイスに接続されたＣＰＵおよびメモリを含み、前記通信制御デバイスが受信したパケットデータを前記共通バスおよび前記システム制御デバイスを介して前記メモリに蓄積するパケット通信システムにおいて、前記通信制御デバイスは、前記受信したパケットデータを前記メモリにＤＭＡ転送する受信パケット転送制御部と、前記受信パケットデータの転送完了を監視する受信完了検出部と、該受信完了検出部の検出出力に基づき受信完了コマンドを送出する受信完了コマンド送信部と、前記受信パケット転送制御部および前記受信完了コマンド送信部と前記共通バス間の共通バス制御部とを備え、
前記システム制御デバイスは、それぞれ前記共通バス、前記ＣＰＵおよび前記メモリとのインタフェースをとると共に内部バスで相互接続された共通バス制御部、ＣＰＵ制御部およびメモリ制御部と、前記内部バスに接続され、前記受信完了コマンドを受信する受信完了コマンド受信部と、該受信完了コマンド受信部で受信された前記受信完了コマンドに基づき前記ＣＰＵに割込通知する割込制御部とを備えることを特徴とするパケット通信システム。
【請求項６】
前記共通バスは、それぞれバスブリッジデバイスにより接続された複数の共通バスにより構成され、該複数の共通バスにそれぞれ前記通信制御デバイスを接続することを特徴とする請求項５に記載のパケット通信システム。
【請求項７】
前記受信完了コマンドは、前記通信制御デバイス毎に識別可能なデータを含み、前記システム制御デバイスの前記受信完了コマンド受信部および前記割込制御部間に受信完了コマンドデコード部を設け、前記受信完了コマンドを復号して前記通信制御デバイスを特定することを特徴とする請求項５又は６に記載のパケット通信システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はパケット通信システムに関し、特にパケット通信システムにおける受信パケットデータ転送の完了を制御用プロセッサ（ＣＰＵ）に通知するパケット通信システムの受信完了割込制御方式に関する。
【０００２】
【従来の技術】
ＣＰＵの制御下で動作するパケット通信システムの従来技術の構成を示すブロック図を、図６に示す。このパケット通信システムは、ＣＰＵ（中央制御装置）３０、メモリ４０、システム制御デバイス６０、第１通信制御デバイス（又は通信制御デバイス＃１）７０Ａ、第２通信制御デバイス（又は通信制御デバイス＃２）７０Ｂおよび共通バス８０により構成される。
【０００３】
ここで、システム制御デバイス６０は、ＣＰＵ３０のＣＰＵバス８２に接続されるＣＰＵ制御部６１、メモリ４０に接続されるメモリ制御部６２、共通バス８０に接続される共通バス制御部Ａ６３および割込制御部６４により構成される。また、共通バス制御部Ａ６３は、共通バス・インタフェース６３ａおよび受信ＦＩＦＯ部（先入れ先出し）メモリ６３ｂを含んでいる。また、通信制御デバイス７０Ａは、外部からパケットを受信する回線受信部７１、受信パケットバッファ部７２、受信パケット転送制御部７３、受信ディスクリプタ制御部７４、共通バス制御部Ｂ７５、受信完了検出部７６および受信完了割込送出部７７を含んでいる。尚、通信制御デバイス７０Ｂは、実質的に通信制御デバイス７０Ａと同様であるので、詳細な内部構成を図６中では省略している。
【０００４】
図６において、ＣＰＵ３０は、通信装置全体を制御管理するプロセッサ（制御部）である。メモリ４０は、プログラムおよび通信パケットデータを蓄積又は格納する記憶媒体である。システム制御デバイス６０は、ＣＰＵ３０又は通信制御デバイス７０Ａ又は７０Ｂからの要求に従って、メモリバスおよび共通バス８０にアクセスするデバイスである。通信制御デバイス７０Ａ、７０Ｂは、パケットデータの受信制御を行うデバイスである。ＣＰＵ３０およびシステム制御デバイス６０をＣＰＵバス８２で、システム制御デバイス６０およびメモリ４０をメモリバス８４で、システム制御デバイス６０および通信制御デバイス７０Ａ、７０Ｂを共通バス８０で接続することによりシステムを構成している。
【０００５】
システム制御デバイス６０において、ＣＰＵ制御部６１は、ＣＰＵ３０とのインタフェースをとる。メモリ制御部６２は、メモリ４０とのインタフェースをとる。共通バス制御部Ａ６３は、共通バス８０とのインタフェースをとる。割込制御部６４は、各通信制御デバイス７０からの受信完了割込線情報を保持する割込レジスタ機能および受信完了割込線を集めてＣＰＵ３０に対する割込通知機能を有する。また、共通バス制御部Ａ６３において、共通バス・インタフェース６３ａは、共通バス８０とのインタフェースをとる。受信ＦＩＦＯ部６３ｂは、共通バス８０からのメモリ４０への転送を高速化するポステッドライト機能を実現するためのＦＩＦＯを搭載する。ここで、ＣＰＵ制御部６１、メモリ制御部６２および共通バス制御部Ａ６３は、内部バス６６により相互接続されている。
【０００６】
次に、通信制御デバイス７０Ａ（又は７０Ｂ）において、回線受信部７１は、回線からのパケットデータを受信する。受信パケットバッファ部７２は、受信したパケットデータをバッファリングする。受信パケット転送制御部７３は、バッファリングされたパケットデータをメモリ４０に向けてＤＭＡ転送する。受信ディスクリプタ制御部７４は、通信制御デバイス７０Ａ、７０ＢおよびＣＰＵ３０間の受信パケット情報を制御する。受信完了検出部７６は、受信パケットの転送完了を監視する。受信完了割込送出部７７は、転送完了後に割込を出力する。共通バス制御部Ｂ７５は、共通バス８０とのインタフェースをとる。
【０００７】
次に、図６および図７を参照しながらパケット受信動作について説明する。図７は、図６の各部の動作を示すタイミングチャートであり、（ａ）は割込制御部６４からＣＰＵ３０への割込線８６、（ｂ）はメモリ制御部６２からメモリ４０へのメモリバス８４、（ｃ）は通信制御デバイス７０の受信完了割込送出部７７から割込制御部６４への受信完了割込線＃１および（ｄ）は共通バス８０の信号を示す。
【０００８】
（１）通信制御デバイス７０の動作
回線からパケットデータを受信した回線受信部７１は、受信パケットバッファ部７２に対して受信したパケットデータを書き込む。受信パケットバッファ部７２は、受信パケット転送制御部７３に対してパケットデータの引き取りを要求する。受信パケット転送制御部７３は、共通バス制御部Ｂ７５に対して受信パケットのＤＭＡ転送を要求する。共通バス制御部Ｂ７５は、共通バス８０の使用権を獲得し、受信パケットをメモリ４０に向けて転送開始する（時刻Ｔ１１参照）。この動作を１パケット分のデータがなくなるまで実行する。１パケット分のデータを転送し終わると、受信ディスクリプタ制御部７４は、共通バス制御部Ｂ７５に対して受信ディスクリプタ更新情報の転送を要求する。共通バス制御部Ｂ７５は、共通バス８０の使用権を獲得し、受信ディスクリプタ更新情報をメモリ４０に向けて転送開始、即ちＤＭＡ転送開始する（時刻Ｔ１２参照）。受信完了検出部７６は、このディスクリプタの転送終了を検出し、受信完了割込送出部７７に通知する。受信完了割込送出部７７は、システム制御デバイス６０に向けて受信割込を出力する（時刻Ｔ１３参照）。以上の動作における注意点は、通信制御デバイス７０からの受信割込出力（時刻Ｔ１３）は、共通バス８０上での受信パケット転送完了（時刻Ｔ１３）と時間が同期している点である。
【０００９】
（２）システム制御デバイス６０の動作
共通バス８０経由で通信制御デバイス７０からの受信パケットデータの受け取りを開始（時刻Ｔ１２参照）した共通バス制御部Ａ６３の共通バス・インタフェース部６３ａは、受信ＦＩＦＯ部６３ｂに受信パケットの一部（数１０バイト）を書き込む。この受信ＦＩＦＯ部６３ｂに書き込みにより、共通バス８０は一旦解放される（ポステッドライト機能）。共通バス制御部Ａ６３は、内部バス６６の使用権を獲得し、メモリ制御部６２を経由してメモリ４０に受信パケットデータおよび受信ディスクリプタの一部（数１０バイト）を転送し、内部バス６６を一旦解放する。この動作を通信制御デバイス７０からの要求がなくなる（受信ディスクリプタの転送完了）まで実行する（時刻Ｔ１４参照）。
【００１０】
上述の動作とは別に、割込制御部６４は、通信制御デバイス７０からの受信完了割込線８８を集めてＣＰＵ３０に割込線８６を使用して受信完了割込の要求をする（時刻Ｔ１３参照）。以上の動作における注意点は、システム制御デバイス６０内に受信ＦＩＦＯ部６３ｂが存在するため、ＣＰＵ３０に対する割込要求（時刻Ｔ１３参照）とメモリ４０への受信ディスクリプタ転送完了（時刻Ｔ１４参照）に時間差が発生する点である。
【００１１】
（３）順序性を保証する方法
ＣＰＵ３０に受信完了の割込要求が入った直後にソフトウェアが受信パケット処理を開始しようとしても、この時点（Ｔ１３）では、メモリ４０に対して受信パケットデータの転送が完了していないため、ソフトウェア処理が行えない。この問題を解決するための従来技法として、受信割込をハードウェアで遅延させることにより、メモリ（４０）に対する受信ディスクリプタ転送完了とＣＰＵ（３０）に対する割込要求の時間順序性を保証することが開示されている（例えば、特許文献１参照。）。また、別の従来技法として、ＣＰＵ３０に割込要求が入ることによりソフトウェアが動き出すが、ソフトウェアは受信ディスクリプタが更新されるのをポーリングにより確認した後に、受信パケット処理を開始する。
【００１２】
但し、上述した従来技法は、図８に示すように、共通バス８０をバスブリッジデバイス５０により拡張する（即ち、１次共通バス８０Ｐに接続された通信制御デバイス７０Ａ、７０Ｂに、２次共通バス８０Ｓに接続された通信制御デバイス７０Ｃ、７０Ｄを多段接続する）場合には、バスブリッジデバイス５０内にポステッドライト用の受信ＦＩＦＯ部が存在するため、第３通信制御デバイス（通信制御デバイス＃３）７０Ｃ又は第４通信制御デバイス７０Ｄからの受信割込要求とメモリ４０への受信パケット転送完了の時間差が更に大きくなる。このため、順序性を保証するために、より大きなハードウェア遅延時間およびソフトウェア・ポーリング時間が必要になる。
【００１３】
【特許文献１】
特開平１−２１６４５２号公報（第３頁、第１図）
【００１４】
【発明が解決しようとする課題】
先ず、受信割込をハードウェアにより遅延させる場合には、適用するシステムにおける最大遅延時間を設定する必要がある。しかし、パケットデータのトラフィックを正確に予想するのは困難なため、十分なマージンを有する遅延時間を設定することになる。このため、受信パケット処理の即時性が劣化して、パケットの遅延時間に厳しいサービスには適用できなくなる問題である。他方、ソフトウェアにより受信ディスクリプタの更新を確認させる場合には、パケット受信の転送レートが高いと、ソフトウェアのポーリングによる余分な処理によるＣＰＵ使用率が増加するため、他のサービスに対する処理が低下する問題である。
【００１５】
【発明の目的】
本発明は、従来技術の上述した課題に鑑みなされたものであり、共通バスの接続段数や受信ＦＩＦＯ部の深さに無関係に、受信パケット転送完了と受信完了割込発生の時間順序性および即時性を保証できるパケット通信システムを提供することを目的とする。
【００１６】
【課題を解決するための手段】
前述の課題を解決するため、本発明によるパケット通信システムは次のような特徴的な構成を採用している。
【００１７】
（１）共通バスにより接続され、パッケージデータを受信する少なくとも１個の通信制御デバイスおよびシステム制御デバイスを含み、該システム制御デバイスには、全体の動作を制御するＣＰＵおよび前記パッケージデータを蓄積するメモリが接続されているパケット通信システムにおいて、
前記通信制御デバイスは、前記受信したパッケージデータの転送終了時に受信完了コマンドを前記共通バスを介して前記システム制御デバイスへ送信する受信完了コマンド送信部を備え、該システム制御デバイスは、前記パケットデータの受信完了コマンドを検出する受信完了コマンド受信部を備えるパケット通信システム。
【００１８】
（２）前記通信制御デバイスの前記受信完了コマンドは、前記通信制御デバイス毎にユニークなデータを含み、前記各通信制御デバイスを識別可能にする上記（１）のパケット通信システム。
【００１９】
（３）前記受信完了コマンド受信部は、前記検出した受信完了コマンドを復号して前記通信制御デバイスを識別する受信完了コマンドデコード部を備える上記（１）又は（２）のパケット通信システム。
【００２０】
（４）前記受信完了コマンド受信部は、それぞれ前記ＣＰＵ、前記メモリおよび前記共通バスとインタフェースをとる制御部を相互接続する内部バスに接続される上記（１）、（２）又は（３）のパケット通信システム。
【００２１】
（５）共通バスを介して接続された１個以上の通信制御デバイスおよびシステム制御デバイス、該システム制御デバイスに接続されたＣＰＵおよびメモリを含み、前記通信制御デバイスが受信したパケットデータを前記共通バスおよび前記システム制御デバイスを介して前記メモリに蓄積するパケット通信システムにおいて、
前記通信制御デバイスは、前記受信したパケットデータを前記メモリにＤＭＡ転送する受信パケット転送制御部と、前記受信パケットデータの転送完了を監視する受信完了検出部と、該受信完了検出部の検出出力に基づき受信完了コマンドを送出する受信完了コマンド送信部と、前記受信パケット転送制御部および前記受信完了コマンド送信部と前記共通バス間の共通バス制御部とを備え、
前記システム制御デバイスは、それぞれ前記共通バス、前記ＣＰＵおよび前記メモリとのインタフェースをとると共に内部バスで相互接続された共通バス制御部、ＣＰＵ制御部およびメモリ制御部と、前記内部バスに接続され、前記受信完了コマンドを受信する受信完了コマンド受信部と、該受信完了コマンド受信部で受信された前記受信完了コマンドに基づき前記ＣＰＵに割込通知する割込制御部とを備えるパケット通信システム。
【００２２】
（６）前記共通バスは、それぞれバスブリッジデバイスにより接続された複数の共通バスにより構成され、該複数の共通バスにそれぞれ前記通信制御デバイスを接続する上記（５）のパケット通信システム。
【００２３】
（７）前記受信完了コマンドは、前記通信制御デバイス毎に識別可能なデータを含み、前記システム制御デバイスの前記受信完了コマンド受信部および前記割込制御部間に受信完了コマンドデコード部を設け、前記受信完了コマンドを復号して前記通信制御デバイスを特定する上記（５）又は（６）のパケット通信システム。
【００２４】
【発明の実施の形態】
以下、本発明によるパケット通信システムの好適実施形態の構成および動作を、添付図面を参照して詳細に説明する。
【００２５】
図１は、本発明によるパケット通信システムの好適実施形態のシステム構成図である。このパケット通信システムは、システム制御デバイス１０、１以上（図１中では２個）の通信制御デバイス２０Ａ−２０Ｂ、ＣＰＵ３０およびメモリ４０により構成される。システム制御デバイス１０および通信制御デバイス２０Ａ−２０Ｂは共通バス８０により相互接続されている。
【００２６】
システム制御デバイス１０は、ＣＰＵ制御部１１、メモリ制御部１２、共通バス制御部Ａ１３、受信完了コマンド受信部１４、受信完了コマンドデコード部１５および割込制御部１６を含んでいる。ＣＰＵ制御部１１、メモリ制御部１２、共通バス制御部Ａ１３および受信完了コマンド受信部１４は、内部バス１８により相互接続されている。ＣＰＵ３０は、ＣＰＵバス８２を介してシステム制御デバイス１０のＣＰＵ制御部１１に接続され、また割込線８６を介して割込制御部１６に接続されている。更に、メモリ４０は、メモリバス８４を介してシステム制御デバイス１０のメモリ制御部１２に接続されている。共通バス制御部Ａ１３は、共通バス・インタフェース１３ａおよび受信ＦＩＦＯ部１３ｂを有する。共通バス・インタフェース１３ａは、共通バス８０に接続されている。
【００２７】
一方、通信制御デバイス２０Ａ（および２０Ｂ）は、回線受信部２１、受信パケットバッファ２２、受信パケット転送制御部２３、受信ディスクリプタ制御部２４、共通バス制御部Ｂ２５、受信完了検出部２６および受信完了コマンド送信部２７を含んでいる。回線受信部２１は、受信パケットバッファ２２を介して受信パケット転送制御部２３に接続されている。この受信パケット転送制御部２３は、それぞれ直接、受信ディスクリプタ制御部２４を介して、更に受信完了検出部２６および受信完了コマンド送信部２７を介して共通バス制御部Ｂ２５に接続される。そして、共通バス制御部Ｂ２５は、共通バス８０に接続される。
【００２８】
次に、図１に示す本発明のパケット通信システムを構成する各構成要素の主要機能を説明する。ＣＰＵ３０は、パケット通信システム全体の動作を制御・管理するプロセッサである。メモリ４０は、プログラムおよび通信するパケットデータを格納する記憶媒体である。システム制御デバイス１０は、ＣＰＵ３０又は通信制御デバイス２０Ａ−２０Ｂ（以下、通信制御デバイス２０Ａおよび２０Ｂの参照符号として２０を使用する）からの要求に従って、メモリバス８４および共通バス８０にアクセスするデバイスである。通信制御デバイス２０は、パケットデータの受信制御を行うデバイスである。
【００２９】
次に、システム制御デバイス１０において、ＣＰＵ制御部１１は、ＣＰＵ３０とのインタフェースをとる。メモリ制御部１２は、メモリ４０とのインタフェースをとる。共通バス制御部１３Ａは、共通バス８０とのインタフェースをとる。受信完了コマンド受信部１４は、受信完了コマンドを受け付ける。受信完了コマンドデコード部１５は、受信完了コマンドがどの通信制御デバイスからのコマンドであるか判別する。割込制御部１６は、各通信制御デバイス２０からの受信完了コマンド情報を保持する割込レジスタ機能および各通信制御デバイス２０からの受信完了コマンドを集めてＣＰＵ３０に対する割込通知機能を有する。
【００３０】
更に、共通バス制御部Ａ１３において、共通バス・インタフェース１３ａは、共通バス８０とのインタフェースをとる。受信ＦＩＦＯ部１３ｂは、ＦＩＦＯ（先入れ先出しメモリ）を搭載し、共通バス８０からメモリ４０への転送を高速化するポステッドライト機能を実現する。
【００３１】
次に、通信制御デバイス２０において、回線受信部２１は、回線からのパケットデータを受信する。受信パケットバッファ部２２は、回線受信部２１が受信したパケットデータをバッファリングする。受信パケット転送制御部２３は、受信パケットバッファ部２２にバッファリングされたパケットデータをメモリ４０に向けてＤＭＡ転送する。受信ディスクリプタ制御部２４は、通信制御デバイス２０およびＣＰＵ３０間の受信パケット情報を制御する。受信完了検出部２６は、受信パケットの転送完了を監視する。受信完了コマンド送信部２７は、転送完了後に受信完了コマンドを送出する。共通バス制御部Ｂ２５は、共通バス８０とのインタフェースをとる。
【００３２】
図２は、受信完了コマンドのフォーマット例である。図２（ａ）に示す受信完了コマンドのアドレスは、システム制御デバイス１０の受信完了コマンド受信部１４および通信制御デバイス２０の受信完了コマンド送信部２７に対して、システム上ユニークな同一の値を設定する。これは、通信制御デバイスの数が増えても同じである。図２（ｂ）に示す受信完了コマンドのデータは、各通信制御デバイス２０の受信完了コマンド送信部２７に識別可能に個別の識別子を設定する。システム制御デバイス１０の受信完了コマンドデコード部１５に対しては、各通信制御デバイス２０に対応した識別子を個数分設定する。また、この識別子に対応した割込制御部１６の割込レジスタでのビット対応については、システム設計時にソフトウェアと取り決めする。
【００３３】
図３は、受信完了コマンドの設定例である。受信完了コマンドのアドレスは、０ｘ１０００００００、データは第１通信制御デバイス２０Ａが０ｘ０００００００１（ビット０）、第２通信制御デバイス２０Ｂが０ｘ０００００００２（ビット１）に設定している。これをそのまま割込制御部１６の割込レジスタのビットに対応させる。上記の場合には、ビット位置および通信制御デバイス番号を対応させているので、システム制御デバイス１０側でのデバイス識別子は一意に決定され、識別子を任意に設定する機能は必要ない。
【００３４】
次に、図１および図４を参照して、本発明によるパケット通信システムのパケット受信動作について説明する。ここで、図４は、図１中の各部における動作を示すタイミングチャートである。図４（ａ）はシステム制御デバイス１６の割込制御部１６からＣＰＵ３０への割込線８６、（ｂ）はメモリ４０へのメモリバス８４、（ｃ）はシステム制御デバイス１０の内部バス１８および（ｄ）は共通バス８０の信号である。
【００３５】
（１）通信制御デバイス２０の動作
回線からパケットデータを受信した回線受信部２１は、受信パケットバッファ部２２に対して受信したパケットデータを書き込む。受信パケットバッファ部２２は、受信パケット転送制御部２３に対してパケットデータの引き取りを要求する。受信パケット転送制御部２３は、共通バス制御部Ｂ２５に対して受信パケットのＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）転送を要求する。共通バス制御部Ｂ２５は、共通バス８０の使用権を獲得し、受信パケットをメモリ４０に向けて転送開始する（時刻Ｔ１参照）。
【００３６】
上述した動作を１パケット分のデータがなくなるまで実行する。１パケット分のデータ転送が終了すると、受信ディスクリプタ制御部２４は、共通バス制御部Ｂ２５に対して受信ディスクリプタ更新情報の転送を要求する。共通バス制御部Ｂ２５は、共通バスの使用権を獲得し、受信ディスクリプタ更新情報をメモリ４０に向けて転送する。受信完了検出部２６は、この受信ディスクリプタの転送終了を検出し、受信完了コマンド送信部２７に通知する。受信完了コマンド送信部２７は、共通バス制御部Ｂ２５に対して受信ディスクリプタ更新のＤＭＡ転送を要求する。共通バス制御部Ｂ２５は、共通バス８０の使用権を獲得し、受信完了コマンドをシステム制御デバイス１０に向けて転送する（時刻Ｔ３参照）。
【００３７】
（２）システム制御デバイス１０の動作
共通バス８０経由で通信制御デバイス２０からの受信パケットデータの受け取りを開始（時刻Ｔ２）した共通バス制御部Ａ１３は、内部バス１８の使用権を獲得し、メモリ制御部１２を経由してメモリ４０に受信パケットデータおよび受信ディスクリプタを転送する。この動作を通信制御デバイス２０からの要求がなくなる（受信ディスクリプタの転送完了）まで実行する（時刻Ｔ４参照）。これに続いて通信制御デバイス２０から受信完了コマンドが転送されて来た場合には、受信完了コマンド受信部１４は、この受信完了コマンドを検出し、受信完了コマンドデコード部１５に受信完了コマンドデータを送る（時刻Ｔ５参照）。受信完了コマンドデコード部１５は、受信完了コマンドデータを解析し、どの通信制御デバイス２０からの受信完了コマンドかを判定し、割込制御部１６に送る。割込制御部１６は、各通信制御デバイス２０からの受信完了コマンドを集め、割込線８６を使用してＣＰＵ３０に受信完了割込を要求する（時刻Ｔ５参照）。この一連の動作により、メモリ４０に対する受信パケットデータの転送完了およびＣＰＵ３０に対する受信割込の時間順序性および即時性が保証される。
【００３８】
次に、図５は、共通バス８０をバスブリッジデバイス５０により拡張し、１次共通バス８０Ｐおよび２次共通バス８０Ｓを使用して複数の通信制御デバイス２０Ａ〜２０Ｄを多段接続した場合のシステム構成図である。本発明によれば、バスブリッジデバイス５０の接続段数および受信ＦＩＦＯ部１３ｂの深さ（バイト数）に無関係に、メモリ４０に対する受信パケットデータの転送完了およびＣＰＵ３０に対する受信割込の時間順序性および即時性が保証できる。
【００３９】
次に、本発明の他の実施形態として、送信パケット転送の送信完了割込制御にも応用可能である。しかしながら、送信パケット転送は、メモリ４０からの読み出しが主な動作であり、メモリ４０への転送（書き込み）は、パケットデータ読み出し後の送信ディスクリプタ書き込みのみである。そこで、受信ＦＩＦＯ部１３ｂに滞留するデータ量も少ないため、時間差も小さく、本発明による効果は僅かである。
【００４０】
以上、本発明によるパケット通信システムの好適実施形態の構成および動作を詳述した。しかし、斯かる実施形態は本発明の単なる例示に過ぎず、何ら本発明を限定するものではない。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。
【００４１】
【発明の効果】
以上の説明から明らかなように、本発明のパケット通信システムによると、次の如き実用上の顕著な効果が得られる。即ち、共通バスの接続段数や受信ＦＩＦＯ部の深さに無関係に、メモリへの受信パケット転送およびＣＰＵへの受信割込の時間順序性および即時性を保証する。その理由は、通信制御デバイスが受信パケット転送終了に続いて受信完了コマンドを発行する機能と、それをシステム制御デバイスで受信完了コマンドを検出／解析した後にＣＰＵに受信完了割込を要求する機能を設けたためである。
【図面の簡単な説明】
【図１】本発明によるパケット通信システムの好適実施形態のシステム構成図である。
【図２】図１のパケット通信システムで使用する受信完了コマンドのフォーマット例である。
【図３】図１のパケット通信システムで使用する受信完了コマンドの設定例である。
【図４】図１に示すパケット通信システムの主要部の動作を示すタイミングチャートである。
【図５】本発明によるパケット通信システムの他のシステム構成図である。
【図６】従来のパケット通信システムのシステム構成図である。
【図７】図６に示す従来のパケット通信システムの受信動作を示すタイミングチャートである。
【図８】従来のパケット通信システムの他のシステム構成図である。
【符号の説明】
１０　システム制御デバイス
１１　ＣＰＵ制御部
１２　メモリ制御部
１３、２５　共通バス制御部
１４　受信完了コマンド受信部
１５　受信完了コマンドデコード部
１６　割込制御部
１８　内部バス
２０Ａ〜２０Ｄ　通信制御デバイス
２１　回線受信部
２２　受信パケットバッファ部
２３　受信パケット転送制御部
２４　受信ディスクリプタ制御部
２６　受信完了検出部
２７　受信完了コマンド送信部
３０　ＣＰＵ（プロセッサ）
４０　メモリ（記憶装置）
５０　バスブリッジデバイス
８０　共通バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004147243.tif 000008
【図７】
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【図８】
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