(57)【要約】【課題】ゲートしきい値電圧を所定の値に設定でき、ゲートしきい値電圧のばらつきも小さくできて、ゲート耐圧特性の信頼性を高くできる半導体装置およびその製造方法を提供すること。【解決手段】異方性エッチングを用いて、ゲート絶縁膜７をトレンチ溝３の側壁全面に残すことで、トレンチ溝３の開口部からｐベース領域２への不純物１１のイオン注入１０を防止する。側壁からのイオン注入が防止されることで、ｎベース領域の拡散深さを所定の値とすることができる。また拡散深さのばらつきも小さくなる。その結果、ゲートしきい値電圧を所定の値に設定できて、また、ばらつきも小さくできる。また、ゲート絶縁膜が側壁全面を被覆しているため、ゲート耐圧特性の信頼性も向上できる。【選択図】　　　　図７
2004047896.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の半導体基板の第１主面の表面層に形成される第２導電形の第１半導体領域と、前記第１主面の表面から前記第１半導体領域を貫通し、前記半導体基板に達して形成されるトレンチ溝と、該トレンチ溝の側壁面と底面とを被覆して形成されるゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチ溝に形成されるゲート電極層と、前記トレンチ溝と接し、前記第１半導体領域の表面層に選択的に形成される第１導電形の第２半導体領域と、該第２半導体領域上と前記第１半導体領域上とに形成される第１主電極と、前記半導体基板の第２主面側に形成される第２主電極とを具備する半導体装置において、
前記ゲート電極層の表面の高さが、前記第２半導体領域の表面の高さと同一か、もしくは高く、前記ゲート絶縁膜の上端部の高さが、前記第２半導体領域の表面の高さと同一であることを特徴とする半導体装置。
【請求項２】
第１導電形の半導体基板の第１主面の表面層に第２導電形の第１半導体領域を形成する工程と、第１主面の表面から第１半導体領域を貫通し、前記半導体基板に達するトレンチ溝を形成する工程と、該トレンチ溝内と前記第１半導体領域上に第１絶縁膜を形成する工程と、該第１絶縁膜上に多結晶シリコンを形成し、前記トレンチ溝を充填する工程と、前記トレンチ溝内のゲート電極層となる多結晶シリコンを残して、前記多結晶シリコンを除去する工程と、前記トレンチ溝内のゲート絶縁膜となる第１絶縁膜を残して、前記第１半導体領域上の前記第１絶縁膜を除去する工程と、前記トレンチ溝の側壁面と接し、前記第１半導体領域の表面層に選択的に第１導電形の第２半導体領域を形成する工程とを有する半導体装置の製造方法において、
前記多結晶シリコンを除去する工程で、前記ゲート電極層の表面の高さを、前記第２半導体領域の表面の高さより低くし、前記第１半導体領域上の前記第１絶縁膜を除去する工程で、前記第１絶縁膜を異方性エッチングを用いて除去することで、前記トレンチ溝の側壁面に形成され、前記トレンチ溝と接する箇所の前記ゲート絶縁膜の上端部の高さを、前記ゲート絶縁膜と接する箇所の前記ゲート電極層の上端部の高さより高くすることを特徴とする半導体装置の製造方法。
【請求項３】
第１導電形の半導体基板の第１主面の表面層に第２導電形の第１半導体領域を形成する工程と、第１主面の表面から第１半導体領域を貫通し、前記半導体基板に達するトレンチ溝を形成する工程と、該トレンチ溝内と前記第１半導体領域上に第１絶縁膜を形成する工程と、該第１絶縁膜上に多結晶シリコンを形成し、前記トレンチ溝を充填する工程と、前記トレンチ溝内のゲート電極層となる多結晶シリコンを残して、前記多結晶シリコンを除去する工程と、前記トレンチ溝内のゲート絶縁膜となる第１絶縁膜を残して、前記第１半導体領域上の前記第１絶縁膜を除去する工程と、前記トレンチ溝の側壁面と接し、前記第１半導体領域の表面層に選択的に第１導電形の第２半導体領域を形成する工程とを有する半導体装置の製造方法において、
前記多結晶シリコンを除去する工程で、前記ゲート電極層の表面の高さを、前記第２半導体領域の表面の高さと同一もしくは高くし、前記第１半導体領域上の前記第１絶縁膜を除去する工程で、前記第１絶縁膜を異方性エッチングを用いて除去することで、前記ゲート絶縁膜の上端部の高さを、前記第２半導体領域の表面の高さと同一にすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、トレンチ内に形成した絶縁膜とゲート電極を有するＭＯＳＦＥＴ、ＩＧＢＴなどの絶縁ゲート型の半導体装置に関する。
【０００２】
【従来の技術】
図１８から図２３は、トレンチ構造を有する従来の半導体装置の製造方法で、工程順に示した要部工程断面図である。ここでは、半導体装置はＭＯＳＦＥＴを例として挙げた。
ｎ半導体基板２００の第１主面の表面層にｐベース領域５２（ｐチャネル領域ともいう）を形成し、このｐベース領域５２の表面からｐベース領域５２を貫通してｎ半導体基板２００に達するトレンチ溝５３を形成する（図１８）。
【０００３】
つぎに、トレンチ溝５３内とｐベース領域５２上に酸化膜などの絶縁膜５４を形成し、トレンチ溝５３を充填するための多結晶シリコン５５をこの絶縁膜５４上に形成する（図１９）。
つぎに、トレンチ溝５３内に充填したゲート電極層５６となる多結晶シリコンを残し、平坦化技術を用いて、多結晶シリコン５５を絶縁膜５４が露出するまで除去する。このとき、絶縁膜５４上の多結晶シリコン５５の残渣が生じないように、多結晶シリコン５５をオーバー目にエッチングするため、トレンチ溝５３内の多結晶シリコン（ゲート電極層５６）の表面の高さはｐベース領域５２の表面の高さより低くなる。（図２０）。
【０００４】
つぎに、トレンチ溝５３に形成されたゲート絶縁膜５７となる絶縁膜を残して、表面に露出した絶縁膜５４をＨＦ溶液（フッ化水素酸溶液）などを用いた等方性エッチングで除去し、ｐベース領域５２の表面を露出させる。つぎに薄い酸化膜５８をｐベース領域５２上とゲート電極層５６上とゲート絶縁膜５７の露出面に形成し、この薄い酸化膜５８を介して、レジスト５９をマスクにｎ形の不純物６１のイオン注入６０を行う（図２１）。
【０００５】
つぎに、熱処理して、トレンチ溝５３と接するｎソース領域６２を形成する（図２２）。
つぎに、ｎ半導体基板２００の第２主面の表面層にｎドレイン領域６３を形成し、ゲート電極層５６上に層間絶縁膜６４を形成する。ｎソース領域６２上とｎドレイン領域６３上にソース電極６５とドレイン電極６６を形成する（図２３）。尚、ｎソース領域６２とｎドレイン領域６３に挟まれたｎ半導体基板２００がｎドリフト領域５１となる。
【０００６】
図２４と図２５は、図２１、図２２のＣ部拡大図である。トレンチ溝５３の側壁のゲート絶縁膜５７は、等方性エッチングにより、ゲート電極層５６の表面より高い箇所は除去され、また、ゲート電極層５６とｐベース領域５２に挟まれたゲート絶縁膜５７の上部もエッチングで除去されるため、ゲート絶縁膜５７の上端部の表面は凹部が形成される。そのため、ｎソース領域６２を形成するためのイオン注入６０の際、ゲート絶縁膜５７が無い凹部とトレンチ溝５３の側壁からｐベース領域５２に不純物６１が多く打ち込まれ、熱処理すると、この凹部と側壁から打ち込まれた不純物６１がｐベース領域５２内で深い位置まで拡散して、ｎソース領域６２が図２５に示すように２段形状となる。
【０００７】
ｎソース領域６２の拡散深さがトレンチ溝５３と接する箇所で深くなると、この深い箇所でのｎソース領域６２と接するｐベース領域５２の不純物濃度が低くなる。このｐベース領域５２の不純物濃度が低くなると、ｎチャネルを形成するゲート電圧、つまり、ゲートしきい値電圧も低下する。
図２６は、ゲート電極層の表面とｎソース領域の表面の高低差Ｈ２とゲートしきい値電圧との関係を示した図である。
【０００８】
高低差Ｈ２が大きくなると、ゲートしきい値電圧は低下する。これは、ゲート電極層５６の表面より高いトレンチ溝５３の側壁面からも不純物６１がイオン注入されるために、高低差Ｈ２が大きくなると側壁面からのイオン注入量が増えるため、ｎソース領域６２の拡散深さが深くなり、ゲートしきい値電圧が小さくなるためである。また、ゲート絶縁膜５７の上端部の凹部からも不純物６１がイオン注入されるために、トレンチ溝５３と接するｎソース領域６２の拡散深さはさらに深くなり、ゲートしきい値電圧を低下させる。ａは凹部がない場合、ｂは凹部がある場合、ｃは凹部が大きい場合であり、凹部の大きさによって（凹部の底面の深さ）、ゲートしきい値電圧が変化することが判る。
【０００９】
図２７から図３２は、トレンチ構造を有する従来の半導体装置の別の製造方法で、工程順に示した要部工程断面図である。
ｎ半導体基板２００の第１主面の表面層にｐベース領域５２を形成し、このｐベース領域５２の表面からｐベース領域５２を貫通してｎ半導体基板２００に達するトレンチ溝５３を形成する（図２７）。
【００１０】
つぎに、トレンチ溝５３内とｐベース領域５２上に酸化膜などの絶縁膜５４を形成し、トレンチ溝５３を充填する多結晶シリコン５５をこの絶縁膜５４上に形成する（図２８）。
つぎに、トレンチ溝５３内に充填したゲート電極層５６となる多結晶シリコンを残し、平坦化技術を用いて、多結晶シリコン５５を絶縁膜５４が露出するまで除去する。このとき、絶縁膜５４の表面の高さとトレンチ溝５３内の多結晶シリコン（ゲート電極層５６）の表面の高さをほぼ同じにする。この点が図２０と異なる点である（図２９）。
【００１１】
つぎに、トレンチ溝５３に形成されたゲート絶縁膜５７となる絶縁膜を残して、表面に露出した絶縁膜５４をＨＦ溶液を用いた等方性エッチングで除去し、ｐベース領域５２の表面を露出させる。つぎに薄い絶縁膜５８をｐベース領域５２とゲート電極層５６上に形成し、この薄い絶縁膜５８を介して、レジスト５９をマスクにしてｎ形の不純物６１のイオン注入６０を行う（図３０）。
【００１２】
つぎに、熱処理して、トレンチ溝５３と接するｎソース領域６２を形成する（図３１）。
つぎに、ｎ半導体基板２００の第２主面の表面層にｎドレイン領域６３を形成し、ゲート電極層５３上に層間絶縁膜６４を形成する。ｎソース領域６２上とｎドレイン領域６３上にソース電極６５とドレイン電極６６をそれぞれ形成する（図３２））。
【００１３】
図３３と図３４は、図３０と図３１のＤ部拡大図である。トレンチ溝５３の側壁のゲート酸化膜５７は、等方性エッチングにより、ｐベース領域５２の表面より低くエッチングされ、ゲート絶縁膜５７の上端部にはやはり凹部が形成される。そのため、拡散深さが浅いｎソース領域６２を形成するとき、ゲート絶縁膜５７が無いトレンチ溝５３の上部側壁からｐベース領域５２に不純物６１が打ち込まれ、熱処理すると、この側壁から打ち込まれた不純物６１がｐベース領域５２内で拡散して、ｎソース領域６２が図３４に示すように２段の形状となる。
【００１４】
前記したように、このｎソース領域６２の拡散深さが深くなると、トレンチ溝５３の側壁面と接するｐベース領域５２の表面層に形成されるｎチャネル層が低いゲート電圧で形成されるようになり、ゲートしきい値電圧が低下する。
【００１５】
【発明が解決しようとする課題】
つまり、前記した図２３の半導体装置の場合では、高低差Ｈ２とゲート絶縁膜の上端部が凹状となっていることで、この箇所から不純物がイオン注入されて、トレンチ溝と接するｎソース領域の深さが深くなり、ゲートしきい値電圧が設計値より小さくなる。また、この凹部の深さは制御できないため、凹部の深さにばらつきが生じて、ゲートしきい値電圧にばらつきが生じる。
【００１６】
また、前記した図３２の半導体装置の場合では、ゲート絶縁膜の上端部が凹状となっていることで、この箇所から不純物がイオン注入されて、トレンチ溝と接するｎソース領域の深さが深くなり、ゲートしきい値電圧が設計値より小さくなる。また、この凹部の深さは制御できないため、凹部の深さにばらつきが生じて、ゲートしきい値電圧にばらつきが生じる。
【００１７】
また、ゲート電極層より下方までエッチングされたゲート絶縁膜の後退面は、その後のゲート電極層を覆う層間絶縁膜にて埋まることとなるが、ゲート電極層に電圧が印加された場合にはこの層間絶縁膜にもゲート電圧が掛かることは避けられず、この層間絶縁膜の信頼性が、ゲート絶縁膜と比べて劣るため信頼性の低下を招く。
【００１８】
この発明の目的は、前記の課題を解決して、ゲート電極層とｐウエル領域の表面の高低差Ｈ２の影響を排除し、ゲート絶縁膜の上端部が凹部となることを防止し、ゲートしきい値電圧を所定値に設計でき、またゲートしきい値電圧のばらつきを小さくできて、ゲート耐圧特性の信頼性を高くできる半導体装置およびその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
前記の目的を達成するために、（１）第１導電形の半導体基板の第１主面の表面層に形成される第２導電形の第１半導体領域と、前記第１主面の表面から前記第１半導体領域を貫通し、前記半導体基板に達して形成されるトレンチ溝と、該トレンチ溝の側壁面と底面とを被覆して形成されるゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチ溝に形成されるゲート電極層と、前記トレンチ溝と接し、前記第１半導体領域の表面層に選択的に形成される第１導電形の第２半導体領域と、該第２半導体領域上と前記第１半導体領域上とに形成される第１主電極と、前記半導体基板の第２主面側に形成される第２主電極とを具備する半導体装置において、前記ゲート電極層の表面の高さが、前記第２半導体領域の表面の高さと同一か、もしくは高く、前記ゲート絶縁膜の上端部の高さが、前記第２半導体領域の表面の高さと同一であるとよい。
（２）第１導電形の半導体基板の第１主面の表面層に第２導電形の第１半導体領域を形成する工程と、第１主面の表面から第１半導体領域を貫通し、前記半導体基板に達するトレンチ溝を形成する工程と、該トレンチ溝内と前記第１半導体領域上に第１絶縁膜を形成する工程と、該第１絶縁膜上に多結晶シリコンを形成し、前記トレンチ溝を充填する工程と、前記トレンチ溝内のゲート電極層となる多結晶シリコンを残して、前記多結晶シリコンを除去する工程と、前記トレンチ溝内のゲート絶縁膜となる第１絶縁膜を残して、前記第１半導体領域上の前記第１絶縁膜を除去する工程と、前記トレンチ溝の側壁面と接し、前記第１半導体領域の表面層に選択的に第１導電形の第２半導体領域を形成する工程とを有する半導体装置の製造方法において、前記多結晶シリコンを除去する工程で、前記ゲート電極層の表面の高さを、前記第２半導体領域の表面の高さより低くし、前記第１半導体領域上の前記第１絶縁膜を除去する工程で、前記第１絶縁膜を異方性エッチングを用いて除去することで、前記トレンチ溝の側壁面に形成され、前記トレンチ溝と接する箇所の前記ゲート絶縁膜の上端部の高さを、前記ゲート絶縁膜と接する箇所の前記ゲート電極層の上端部の高さより高くする製造方法とする。
（３）第１導電形の半導体基板の第１主面の表面層に第２導電形の第１半導体領域を形成する工程と、第１主面の表面から第１半導体領域を貫通し、前記半導体基板に達するトレンチ溝を形成する工程と、該トレンチ溝内と前記第１半導体領域上に第１絶縁膜を形成する工程と、該第１絶縁膜上に多結晶シリコンを形成し、前記トレンチ溝を充填する工程と、前記トレンチ溝内のゲート電極層となる多結晶シリコンを残して、前記多結晶シリコンを除去する工程と、前記トレンチ溝内のゲート絶縁膜となる第１絶縁膜を残して、前記第１半導体領域上の前記第１絶縁膜を除去する工程と、前記トレンチ溝の側壁面と接し、前記第１半導体領域の表面層に選択的に第１導電形の第２半導体領域を形成する工程とを有する半導体装置の製造方法において、前記多結晶シリコンを除去する工程で、前記ゲート電極層の表面の高さを、前記第２半導体領域の表面の高さと同一もしくは高くし、前記第１半導体領域上の前記第１絶縁膜を除去する工程で、前記第１絶縁膜を異方性エッチングを用いて除去することで、前記ゲート絶縁膜の上端部の高さを、前記第２半導体領域の表面の高さと同一にする製造方法とする。
【００２０】
【発明の実施の形態】
以下の説明では、ｎチャネル型の半導体装置で説明しているがｐチャネル型の半導体装置であっても構わない。
図１から図６は、この発明の第１実施例の半導体装置の製造方法で、工程順に示した要部工程断面図である。ここでは、半導体装置はＭＯＳＦＥＴを例として挙げたが、ＩＧＢＴなど他の絶縁ゲート型半導体装置にも当然適用できる。
【００２１】
ｎ半導体基板１００の第１主面の表面層にｐベース領域２を形成し、このｐベース領域２の表面からｐベース領域２を貫通してｎ半導体基板１００（無拡散領域１ａ）に達するトレンチ溝３を形成する（図１）。
つぎに、トレンチ溝３内とｐベース領域２上に絶縁膜４（酸化膜や窒化膜およびこれらの積層膜など）を形成し、トレンチ溝３を充填する多結晶シリコン５をこの絶縁膜４上に形成する（図２）。
【００２２】
つぎに、トレンチ溝３内に充填したゲート電極層６となる多結晶シリコンを残し、平坦化技術を用いて、絶縁膜４が露出するまで多結晶シリコン５を除去する。このとき、絶縁膜４上の多結晶シリコン５の残渣が生じないように、多結晶シリコン５を除去するため、トレンチ溝３内に形成された多結晶シリコンのゲート電極層６の表面の高さは、ｐベース領域２の表面の高さより低くなる。（図３）。
【００２３】
つぎに、トレンチ溝３に形成されたゲート絶縁膜７となる絶縁膜を残して、露出した絶縁膜４をＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）などを用いた異方性エッチングで除去し、ｐベース領域２の表面を露出させる。薄い絶縁膜８をｐベース領域２とゲート電極層６上とゲート絶縁膜７の露出面に形成し、この薄い絶縁膜８（スクリーン酸化膜といわれる膜）を介して、レジスト９をマスクにしてｎ形の不純物１１（砒素：Ａｓなど）のイオン注入１０を行う（図４）。
【００２４】
つぎに、熱処理して、トレンチ溝３と接するｎソース領域１２を形成する（図５）。
つぎに、ｎ半導体基板１００の第２主面の表面層にｎドレイン領域１３を形成し、ゲート電極層６上に層間絶縁膜１４を形成する。ｎソース領域１２上とｎドレイン領域１３上にソース電極１５とドレイン電極１６をそれぞれ形成する（図６）。尚、ｎソース領域１２とｎドレイン領域１３に挟まれたｎ半導体基板１００の無拡散領域がｎドリフト領域１となる。また、図６が、第１実施例の製造方法で形成した半導体装置の要部断面図となる。
【００２５】
図７と図８は、図４と図５のＡ部拡大図である。異方性エッチングにより、トレンチ溝３の側壁面に形成されるゲート絶縁膜７は、殆どエッチングされず残留する。そのため、等方性エッチングのようなゲート絶縁膜５７の上端部に凹部が形成されず、図に示すように、ゲート電極層６と接する箇所のゲート絶縁膜７の上端部（イ）からトレンチ溝３と接する箇所のゲート絶縁膜７の上端部（ロ）までゲート絶縁膜７の表面（ハ）の高さ（Ｈ）は単調に増加する。
【００２６】
つまり、ゲート絶縁膜７の上端部の表面には図２４に示すような凹部になる箇所は形成されない。また、ゲート絶縁膜７はトレンチ溝３の側壁全面を被覆している。そのため、不純物１１がトレンチ溝３の側壁から注入されることはない。そのため、ｎソース領域１２の拡散深さは所定の値に設定できるために、ゲートしきい値電圧も所定の値に設定できる。
【００２７】
また、図８の点線で示すように、トレンチ溝３の開口部近傍のゲート絶縁膜７が部分的（ｎソース領域１２の拡散深さの１／１０程度）に除去されても、ゲートしきい値への影響は小さく問題ない。また、ＲＩＥによる異方性エッチングでは、エッチング量のばらつきは小さいために、部分的に除去された場合もｎソース領域の拡散深さのばらつきは小さい。そのため、ゲートしきい値電圧のばらつきも小さくすることができる。
【００２８】
図９は、ゲート電極層の表面とｎソース領域の表面の高低差Ｈ１とゲートしきい値電圧との関係を示した図である。
高低差Ｈ１が大きくなっても、トレンチ溝の側壁面にはゲート酸化膜が形成されているため、ｎソース領域の拡散深さは変化しない。そのため、ゲートしきい値電圧も変化せず、所定の値とすることができる。
【００２９】
また、ゲート絶縁膜７がトレンチ溝３の側壁全面を被覆しているため、ゲート電極層６上に形成する薄い絶縁膜８や層間絶縁膜１４の膜質に影響されずに、ゲート絶縁膜７でゲート電圧特性の信頼性を確保できる。
図１０から図１６は、この発明の第２実施例の半導体装置の製造方法で、工程順に示した要部工程断面図である。
【００３０】
ｎ半導体基板１００の第１主面の表面層にｐベース領域２を形成し、このｐベース領域２の表面からｐベース領域２を貫通してｎ半導体基板１００に達するトレンチ溝３を形成する（図１０）。
つぎに、トレンチ溝３内とｐベース領域２上に絶縁膜４を形成し、トレンチ溝３を充填する多結晶シリコン５をこの絶縁膜４上に形成する（図１１）。
【００３１】
つぎに、トレンチ溝３内に充填したゲート電極層６となる多結晶シリコンを残して、平坦化技術を用いて、絶縁膜４が露出するまで多結晶シリコン５を除去する。このとき、絶縁膜４の表面の高さと、トレンチ溝３内に形成された多結晶シリコンのゲート電極層６の表面の高さをほぼ同じにする。厳密には、絶縁膜４上の残留した多結晶シリコンを除去するため、多少ゲート電極層６の表面の高さは低くなるが、ｐベース領域２の表面の高さよりは高くする（Ｌ１）。この点が第１実施例の図３と異なる点である。ゲート電極層６の表面の高さをｐベース領域２の表面の高さよりは確実に高くする（Ｌ１）ために、ゲート電極層６となる多結晶シリコン上に図示しないレジストを被覆して、このレジシトをマスクとして、それ以外の多結晶シリコンを除去してもよい。また、絶縁膜４上に図示しない厚い絶縁膜をトレンチ溝３の開口部以外の箇所に形成し、多結晶シリコンでトレンチ溝３を充填した後、平坦化技術を用いて、図示しない絶縁膜が露出するまで多結晶シリコンを除去しても構わない（図１２）。
【００３２】
つぎに、トレンチ溝３に形成されたゲート絶縁膜７となる絶縁膜を残して、露出した絶縁膜４をＲＩＥなどの異方性エッチングで除去し、ｐベース領域２の表面を露出させる。薄い絶縁膜８をｐベース領域２上とゲート電極層６上とゲート絶縁膜７の露出面に形成し、この薄い絶縁膜８を介して、レジスト９をマスクにして、ｎ形の不純物１１（砒素：Ａｓなど）のイオン注入１０を行う（図１３）。
【００３３】
つぎに、熱処理して、トレンチ溝３と接するｎソース領域１２を形成する（図１４）。
つぎに、ｎ半導体基板１００の第２主面の表面層にｎドレイン領域１３を形成し、ゲート電極層６上に層間絶縁膜１４を形成する。ｎソース領域１２上とｎドレイン領域１３上にソース電極１５とドレイン電極１６を形成する（図１５）。尚、ｎソース領域１２とｎドレイン領域１３に挟まれたｎ半導体基板１００がｎドリフト領域１となる。また、図１５が、第２実施例の製造方法で形成した半導体装置の要部断面図となる。
【００３４】
図１６と図１７は、図１３と図１４のＢ部拡大図である。ゲート絶縁膜７は異方性エッチングにより、ゲート絶縁膜７の露出面（上端部の表面）が、ｐベース領域２の表面と同一の高さとなる。従って、ｎソース領域１２を形成するための不純物１１のイオン注入１０はｐベース領域の表面から行われるために、拡散深さ（１μｍ程度）の浅いｎソース領域１２を形成する場合でも、拡散形状が２段形状となることなく、所定の拡散深さとすることができる。その結果、ゲートしきい値電圧を所定の値に設定できる。また、ゲートしきい値電圧のばらつきも小さくできる。
【００３５】
【発明の効果】
この発明によれば、トレンチ溝内の絶縁膜を残し、ｐベース領域上の絶縁膜を除去する工程に、異方性エッチングを採用することで、ゲート電極層の上に位置するトレンチ溝側壁にゲート絶縁膜を残留させることができて、ｎソース領域の拡散深さを所定の深さとすることができる。
【００３６】
また、ｎソース領域の拡散深さのばらつきも小さくできる。また、トレンチ溝の側壁をゲート絶縁膜で被覆することで、ゲート電圧特性の信頼性を高めることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の要部工程断面図
【図２】図１に続く、この発明の第１実施例の半導体装置の要部工程断面図
【図３】図２に続く、この発明の第１実施例の半導体装置の要部工程断面図
【図４】図３に続く、この発明の第１実施例の半導体装置の要部工程断面図
【図５】図４に続く、この発明の第１実施例の半導体装置の要部工程断面図
【図６】図５に続く、この発明の第１実施例の半導体装置の要部工程断面図
【図７】図４のＡ部拡大図
【図８】図５のＡ部拡大図
【図９】ゲート電極層の表面とｎソース領域の表面の高低差Ｈ１とゲートしきい値電圧との関係を示した図
【図１０】この発明の第２実施例の半導体装置の要部工程断面図
【図１１】図１０に続く、この発明の第２実施例の半導体装置の要部工程断面図
【図１２】図１１に続く、この発明の第２実施例の半導体装置の要部工程断面図
【図１３】図１２に続く、この発明の第２実施例の半導体装置の要部工程断面図
【図１４】図１３に続く、この発明の第２実施例の半導体装置の要部工程断面図
【図１５】図１４に続く、この発明の第２実施例の半導体装置の要部工程断面図
【図１６】図１３のＢ部拡大図
【図１７】図１４のＢ部拡大図
【図１８】トレンチ構造を有する従来の半導体装置の要部工程断面図
【図１９】図１８に続く、従来の半導体装置の要部工程断面図
【図２０】図１９に続く、従来の半導体装置の要部工程断面図
【図２１】図２０に続く、従来の半導体装置の要部工程断面図
【図２２】図２１に続く、従来の半導体装置の要部工程断面図
【図２３】図２２に続く、従来の半導体装置の要部工程断面図
【図２４】図２１のＣ部拡大図
【図２５】図２２のＣ部拡大図
【図２６】ゲート電極層の表面とｎソース領域の表面の高低差Ｈ２とゲートしきい値電圧との関係を示した図
【図２７】トレンチ構造を有する別の従来の半導体装置の要部工程断面図
【図２８】図２７に続く、別の従来の半導体装置の要部工程断面図
【図２９】図２８に続く、別の従来の半導体装置の要部工程断面図
【図３０】図２９に続く、別の従来の半導体装置の要部工程断面図
【図３１】図３０に続く、別の従来の半導体装置の要部工程断面図
【図３２】図３１に続く、別の従来の半導体装置の要部工程断面図
【図３３】図３０のＤ部拡大図
【図３４】図３１のＤ部拡大図
【符号の説明】
１　　ｎドリフト領域
１ａ　無拡散領域
２　　ｐベース領域
３　　トレンチ溝
４　　絶縁膜
５　　多結晶シリコン
６　　ゲート電極層
７　　ゲート絶縁膜
８　　薄い絶縁膜
９　　レジスト
１０　　イオン注入
１１　　不純物
１２　　ｎソース領域
１３　　ｎドレイン領域
１４　　層間絶縁膜
１５　　ソース電極
１６　　ドレイン電極
１００　　ｎ半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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