(57)【要約】【課題】導電層形成後に基板表面の段差を緩和して、基板表面を研磨によって均一に平坦化することを可能とする。【解決手段】第１領域３１と第２領域３３とを有する基板１に、第１領域３１の表面高さより第２領域３３の表面高さが高い第１導電層１１を、電解めっき法により形成し、第１導電層１１の第１領域３１と第２領域３３との表面高さの差を緩和するように、第１領域３１より第２領域３３の層厚が薄い第２導電層２１を、電解めっき法により形成する。【選択図】          図３
2004363307.tif 000002
【特許請求の範囲】
【請求項１】
第１領域と第２領域とを有する基板に、前記第１領域の表面高さより前記第２領域の表面高さが高い第１導電層を、電解めっき法により形成する第１めっき工程と、
前記第１導電層の前記第１領域と前記第２領域との表面高さの差を緩和するように、前記第１領域より前記第２領域の層厚が薄い第２導電層を、電解めっき法により形成する第２めっき工程と、
を有する導電層のめっき方法。
【請求項２】
前記基板として、凹部が形成されている前記第１領域と、前記第１領域よりも高い密度で凹部が形成されている前記第２領域と、を有する前記基板を用いる
請求項１に記載の導電層のめっき方法。
【請求項３】
前記第２めっき工程において、前記第１領域にのみ前記第２導電層を形成する
請求項１に記載の導電層のめっき方法。
【請求項４】
前記第１めっき工程と前記第２めっき工程との間に、
前記第１領域において所定のパターンに沿って前記第１導電層の表層を除去し、前記第１導電層の表面に所定の凹凸形状を形成する凹凸形状形成工程を、さらに有する
請求項１に記載の導電層のめっき方法。
【請求項５】
前記凹凸形状形成工程において、前記第１導電層の表層を反応性イオンエッチング法により除去し、前記凹凸形状を形成する
請求項４に記載の導電層のめっき方法。
【請求項６】
前記凹凸形状形成工程において、前記第１導電層の表層をイオンミリング法により除去し、前記凹凸形状を形成する
請求項４に記載の導電層のめっき方法。
【請求項７】
前記凹凸形状形成工程において、前記第１導電層の表層を酸化させ、前記酸化された第１導電層を除去し、前記凹凸形状を形成する
請求項４に記載の導電層のめっき方法。
【請求項８】
前記凹凸形状形成工程において、前記第１導電層の表層を電解エッチング法により除去し、前記凹凸形状を形成する
請求項４に記載の導電層のめっき方法。
【請求項９】
前記第１めっき工程と前記第２めっき工程との間に、
前記第１領域において所定のパターンに沿って前記第１導電層の表層に導電材料を堆積し、前記第１導電層の表面に所定の凹凸形状を形成する凹凸形状形成工程を、さらに有する
請求項１に記載の導電層のめっき方法。
【請求項１０】
前記凹凸形状形成工程において、前記第１領域に形成された前記第１導電層に、導電材料を電解めっき法により堆積させて、前記凹凸形状を形成する
請求項９に記載の導電層のめっき方法。
【請求項１１】
第１領域と第２領域とを有する基板に、前記第１領域の表面高さより前記第２領域の表面高さが高い第１導電層を、電解めっき法により形成する第１めっき工程と、
前記第１導電層の前記第１領域と前記第２領域との表面高さの差を緩和するように、前記第１領域より前記第２領域の層厚が薄い第２導電層を、電解めっき法により形成する第２めっき工程と、
前記第１導電層および前記第２導電層とを研磨することによって平坦化する平坦化工程と、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は導電層のめっき方法およびその半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置は、高性能化、多機能化の要求に伴い高集積化され、受動素子である配線などについても、微細化、多層化が行われている。微細化、多層化と平行して、配線の構造や製造工程は複雑化して、断線やショートなどが発生し、半導体装置の歩留まりや信頼性が低下している。この問題に対応するため、配線の構造を平坦化する技術が導入されている。
【０００３】
また、配線構造を変化させるだけでなく、新たなプロセス技術や配線材料などが導入されている。たとえば、近年の半導体装置の処理速度の高速化に伴って、配線材料として、従来のアルミニウム（Ａｌ）に変わり、銅（Ｃｕ）が用いられている。Ｃｕ配線は、Ａｌ配線と比較して、低抵抗であり、また、融点が高いためにエレクトロマイグレーション耐性が大きいなどの長所がある。しかしながら、Ｃｕ配線は、Ａｌ配線と比較して、ドライエッチングによる微細加工が困難なこと、シリコン中へ拡散が早いため特性不良が発生し易いこと、シリコン酸化物との接着性が弱いことなどの短所があった。これらの短所を克服する方法として、ダマシン法が知られている。
【０００４】
ダマシン法によるＣｕ配線形成プロセスの一例について、以下に示す。まず、シリコン基板上に所定の凹部を形成する。そして、基板および凹部の表面にスパッタリング法でＴａＮなどのバリアメタル層を形成する。このバリアメタル層は、Ｃｕ配線と層間絶縁膜との接着性を向上させると共に、Ｃｕ配線のＣｕが層間絶縁膜に拡散することを防止する。
【０００５】
次に、バリアメタル層が表面に形成された凹部に、配線材料であるＣｕの導電層を埋め込む。Ｃｕの導電層の埋め込みは、電解めっき法、無電解めっき法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより行うことができる。一般に、電解めっき法が、被覆性に優れ廉価で製造効率が良いため用いられる。電解めっき法でめっきを行うには、これに先立って、スパッタリング法により、バリアメタル層の上にＣｕのシード層を形成する。シード層は、Ｃｕを析出させるカソード（陰極）として機能する。そして、Ｃｕイオンを含むめっき溶液中に、Ｃｕのアノード（陽極）とカソードとなるシード層が形成された基板とを設置し、それぞれ直流電源と接続する。直流の電流を流すと、めっき溶液中の正イオンであるＣｕイオンは、カソードであるシード層に引きつけられて還元され析出する。そして、アノードであるＣｕ電極から、めっき溶液中にアノード反応でＣｕが溶解して、めっき溶液中にＣｕイオンが補給される。このようにして、めっき溶液中のＣｕイオンが凹部のシード層に析出し、Ｃｕが埋め込まれる。
【０００６】
凹部にＣｕの導電層を埋め込んだ後、基板表面の余剰のＣｕを除去する。この除去は、一般に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などにより研磨して行われる。
【０００７】
図１９は、上記のダマシン法において、基板１０１の凹部１０２に、電解めっき法によりＣｕの導電層１１１を埋め込んだ状態を示す断面図である。
【０００８】
基板１０１は、凹部１０２ａが形成されている第１領域１３１と、第１領域１３１よりも高い密度の凹部１０２ｂが形成されている第２領域１３３とを有する。そして、基板１０１には、第１領域１３１と第２領域１３３とに挟まれて、凹部がないフィールド領域１３２がある。第１領域１３１および第２領域１３３の凹部に導電層１１１を電解めっき法により埋め込む際、第１領域１３１と第２領域１３３に形成されている凹部の密度が異なるため、第１領域１３１の表面高さより第２領域１３３の表面高さが高い導電層１１１が形成され、基板１０１の表面に段差が形成される。第２領域１３３のように高い密度の凹部がある場合、電解めっきの際に電界集中する個所が多いため、導電材料が厚く析出し、フィールド領域１３２の面に対して出っ張った形状となり、マウンド１１３が形成される（たとえば、非特許文献１参照）。一方、第１領域１３１のように低い密度の凹部２ａがある場合、フィールド領域１３２の面に対してへこんだ凹形状１１２となる。
【０００９】
マウンド１１３などにより基板１０１の表面に段差がある状態で、ＣＭＰなどで基板全面を研磨した場合、均一に研磨できないため、所望の均一な平坦化膜を形成することが困難であった。特に、第２領域１３３の厚く形成された導電層１１１が無くなるまで研磨する必要があるため、低い密度の凹部である第１領域１３１内の導電層１１１が過度に研磨され、表面が皿状に窪む現象、いわゆるディッシングが発生する場合があった。
【００１０】
ディッシングの発生などにより均一でない平坦膜が形成された場合、導電層の断面積の減少による抵抗の増大や、上層にさらに配線を形成する際に接続孔の未貫通などが起こり、半導体装置の歩留まりや信頼性が低下していた。このような問題に対応するため、従来、さまざまな方法が提案されている。
【００１１】
図２０は、従来の方法の一例を示す斜視図であり、凹部が低い密度で形成されている第１領域１３１の凹部内部に、凸形状のダミーパターン１０２ｃを形成していることを示す。ダミーパターン１０２ｃにより、第１領域１３１と第２領域１３３の凹部の密度差が低減されて電界集中が均一化し、マウンドの形成を抑制していた。
【００１２】
また、従来においては、導電層１１１を電解めっき法で形成する際に、めっき溶液中に添加剤を添加し、マウンドの発生を抑制する方法がある。添加剤は、導電層の析出を促進する成分、析出を抑制して均一化する成分などがある。このため、添加剤をめっき溶液に添加することにより、凹部の底から堆積を進行させることができ、マウンドの形成を抑制していた。
【００１３】
【非特許文献１】
大橋（Ｎ．Ｏｈｈａｓｈｉ）、外５名、「０．１３μｍノードのマルチレベル金属化のための改良ＣｕＣＭＰプロセス（Ｉｍｐｒｏｖｅｄ  Ｃｕ  ＣＭＰ  ｐｒｏｃｅｓｓ  ｆｏｒ  ０．１３μｍ  ｎｏｄｅ  ｍｕｌｔｉｌｅｖｅｌ  ｍｅｔａｌｌｉｚａｔｉｏｎ）」、２００１  インターナショナル・インターコレクト・テクノロジー・カンファレンス・セッション７（２００１  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ）（Ｆｉｇ．７（ａ）など）
【００１４】
【発明が解決しようとする課題】
しかしながら、ダミーパターンを形成する場合においては、以下のような問題があった。この場合、図２０に示すように、配線となる導電層１１１内にダミーパターン１０２ｃが形成されているため、配線パターンに制限が発生していた。また、本来必要でないダミーパターン１０２ｃが基板１０１上に形成されているため、配線レイアウトが複雑化していた。このように、配線パターンの制限およびレイアウトの複雑化などがあるため、微細化が困難であった。
【００１５】
また、添加剤をめっき溶液に添加する場合においては、配線パターンにより添加剤の種類、添加量などを変え、めっき溶液中の添加剤の変化などを管理する必要があり、製造効率が低下していた。さらに、所定の添加剤に固定して使用する場合は、配線パターンに一定のルールを設ける必要があり、配線パターンの制限が発生し、微細化が困難であった。
【００１６】
以上のように、従来においては、微細化や製造効率の向上などをする場合、十分にマウンドの形成を抑制することが困難であった。このため、導電層形成後に基板表面に段差を有することとなり、基板表面を研磨によって平坦化する際、均一な平坦膜を形成することが困難となり、半導体装置の歩留まりや信頼性を十分に得ることができなかった。
【００１７】
したがって、本発明は、導電層形成後に基板表面の段差を緩和して、基板表面を研磨によって均一に平坦化することが可能であって、半導体装置の歩留まりや信頼性が向上可能な導電層のめっき方法およびその半導体装置の製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明は、第１領域と第２領域とを有する基板に、前記第１領域の表面高さより前記第２領域の表面高さが高い第１導電層を、電解めっき法により形成する第１めっき工程と、前記第１導電層の前記第１領域と前記第２領域との表面高さの差を緩和するように、前記第１領域より第２領域の層厚が薄い第２導電層を、電解めっき法により形成する第２めっき工程と、を有する導電層のめっき方法である。
【００１９】
以上により、本発明は、第１領域と第２領域とを有する基板に、第１領域の表面高さより第２領域の表面高さが高い第１導電層を、電解めっき法により形成する。その後、第１領域より第２領域の層厚が薄い第２導電層を、電解めっき法により形成し、第１導電層が形成された第１領域と第１導電層が形成された第２領域との表面高さの差を緩和する。
【００２０】
本発明は、第１領域と第２領域とを有する基板に、前記第１領域の表面高さより前記第２領域の表面高さが高い第１導電層を、電解めっき法により形成する第１めっき工程と、前記第１導電層の前記第１領域と前記第２領域との表面高さの差を緩和するように、前記第１領域より前記第２領域の層厚が薄い第２導電層を、電解めっき法により形成する第２めっき工程と、前記第１導電層および前記第２導電層とを研磨することによって平坦化する平坦化工程と、を有する半導体装置の製造方法である。
【００２１】
以上により、本発明は、第１領域と第２領域とを有する基板に、第１領域の表面高さより第２領域の表面高さが高い第１導電層を、電解めっき法により形成する。その後、第１領域より第２領域の層厚が薄い第２導電層を、電解めっき法により形成し、第１導電層が形成された第１領域と第１導電層が形成された第２領域との表面高さの差を緩和する。表面高さの差が緩和された後、第１導電層および第２導電層を研磨することによって平坦化する。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態の一例について説明する。
【００２３】
＜実施形態１＞
本発明の実施形態１について、図面を用いて説明する。図１〜図４は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、Ｃｕ配線を形成するため、第１めっき工程、第２めっき工程、平坦化工程を順次実施する。
【００２４】
図１に示すように、基板１は、凹部２ａが形成されている第１領域３１と、第１領域３１よりも高い密度の凹部２ｂが形成されている第２領域３３とを有する。そして、基板１には、第１領域３１と第２領域３３とに挟まれて、凹部がないフィールド領域３２がある。第１領域３１には、ラインアンドスペースパターンであって幅１０μｍ、深さ５００ｎｍの凹部２ａが、１つ形成されている。第２領域３３には、ラインアンドスペースパターンであって幅０．３５μｍ、深さ５００ｎｍの凹部２ｂが、０．３５μｍ間隔で複数形成されている。
【００２５】
第１めっき工程は、上記のように凹部２ａ，２ｂが形成されている第１領域３１と第２領域３３とを有する基板に、第１領域３１の表面高さより第２領域３３の表面高さが高い第１導電層１１を、電解めっき法により形成する。
【００２６】
第１めっき工程においては、まず、基板１および凹部２ａ，２ｂの表面にスパッタリング法で、ＴａＮなどのバリアメタル層（図示なし）を厚さ５０ｎｍ程度にて形成する。次に、バリアメタル層の表面に、スパッタリング法により、Ｃｕのシード層（図示なし）を厚さ５０ｎｍ程度にて形成する。そして、シード層をカソード、Ｃｕ電極をアノードとした電解めっきを行う。めっき溶液としては、Ｃｕ成分＝１７ｇ／Ｌ、硫酸＝１６０ｇ／Ｌ、Ｃｌ−＝４０ｐｐｍ、アクセラレータ＝１ｍＬ／Ｌ、サプレッサ＝２５ｍＬ／Ｌの濃度からなるものを用いる。めっきは、以下のように３段階の電流制御にて実施する。層厚Ａとして１μｍの第１導電層１１を形成するために、たとえば、第１段階は電流０Ａを９秒、第２段階は電流２．０Ａを３０秒、第３段階は電流５．６Ａを１２８秒の条件とする。
【００２７】
第１導電層１１を上記条件により形成すると、第２領域３３には、高い密度で凹部２ｂが形成され、電解めっきの際に電界集中する個所が多い。このため、第２領域３３の基板１には、めっきによる導電材料が厚く析出し、凹部がないフィールド領域３２の面に対して出っ張った凸形状となり、マウンド１３が形成される。第２領域３３の凸形状であるマウンド１３の高さＢは、８００ｎｍ程度となる。このマウンド１３は、基板の凹部２ｂが５μｍ以下の幅の場合、発生し易い。一方、第１領域３１は、低い密度の凹部であるため、凹部がないフィールド領域３２の面に対して、そのままへこみ、深さＣの凹形状１２となる。第１領域３１の第１導電層１１の凹形状の深さＣは、基板１に形成された凹部２ａの深さと同様に、５００ｎｍ程度となる。このように、第１領域３１と第２領域３３に形成されている凹部２ａ，２ｂの密度が異なるため、第１領域３１の表面高さより第２領域３３の表面高さが高い第１導電層１１を形成し、基板１の表面に段差を形成する。この段差は、第２領域のマウンド高さＢの８００ｎｍと、第１領域の凹形状の深さＣの５００ｎｍとを合わせて、１３００ｎｍの高さとなる。
【００２８】
第１めっき工程を実施した後、第２めっき工程を実施する。第２メッキ工程は、第１領域３１より第２領域３３の層厚が薄い第２導電２１層を、電解めっき法により形成し、第１導電層１１の第１領域３１と第２領域３３との表面高さの差を緩和する。図２に示すように、本実施形態では、第２めっき工程において、第１領域３１にのみ第２導電層２１を形成する
【００２９】
第２めっき工程は、まず、第１導電層１１の第１領域３１と第２領域３３との表面高さの差がある基板１の表面に、１００ｎｍ〜１０μｍ厚のレジスト４１を形成する。そして、第１領域３１の第１導電層１１の凹形状１２の表面が露出するように、レジスト４１に開口部４２を形成してパターン加工する。その後、レジスト４１の開口部４２に、第１めっき工程と同様の電解めっき法により、導電材料であるＣｕを埋め込み、第２導電層２１を形成する。つぎに、図３に示すように、レジスト４１を除去し、第１領域の第１導電層１１の上に、第２導電層２１が形成される。第２導電層２１は、第１めっき工程と同様なめっき液を用いて、第１導電層１１をカソードとした電解めっき法にて形成される。
【００３０】
第２導電層２１を構成する導電材料は、第１導電層１１と同様なスピードで研磨される導電材料が好ましく、本実施形態においては、第１導電層１１と同様に、Ｃｕを用いる。
【００３１】
また、第２導電層２１の厚さは、第２導電層２１の形成後、第２領域３３の表面高さより第１領域３１の表面高さが高くなるようにすることが好ましい。たとえば、第２領域３３の表面高さより第１領域３１の表面高さが、１００ｎｍ以上高くなるようにすることが好ましい。第２領域３３の表面高さより第１領域３１の表面高さが高くなるように第２導電層２１を形成することで、次工程の平坦化工程で均一な研磨が可能となり、ディッシングを抑制することが容易となる。このため、本実施形態においては、１４００ｎｍ厚の第２導電層２１を形成する。
【００３２】
第２めっき工程を実施した後、図４に示すように、平坦化工程を実施する。平坦化工程においては、ＣＭＰ法により、第１導電層１１および第２導電層２１が形成されている基板１の表面に研磨液を流し、研磨パッドをその基板１の表面に圧着させて、第１導電層１１と第２導電層２１とを研磨し平坦化する。第１導電層１１と第２導電層２１は研磨液により酸化され、そして、酸化された第１導電層１１と第２導電層２１は、機械的に研磨され除去される。研磨後、基板１の凹部２ａ，２ｂの内部に埋め込まれた第１導電層１１が残り、半導体装置の配線が形成される。
【００３３】
以上のように、本実施形態は、第２導電層２１により、第１導電層１１の第１領域３１と第２領域３３との表面高さの差を緩和した後、研磨によって平坦化する。第１導電層１１の第１領域３１と第２領域３３との表面高さの差を緩和することは、第２導電層２１を形成することにより、容易に可能である。このため、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【００３４】
＜実施形態２＞
本発明の実施形態２について、図面を用いて説明する。図５〜図７は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、Ｃｕ配線を形成するため、第１めっき工程、凹凸形状形成工程、第２めっき工程、平坦化工程を順次実施する。第１めっき工程と第２めっき工程との間に、第１領域３１において所定のパターンに沿って第１導電層１１の表層を除去し、第１導電層１１の表面に所定の凹凸形状１４を形成する凹凸形状形成工程を実施し、その後、第２めっき工程を実施することを除き、第１実施形態と同様である。このため、重複する個所については、説明を省略する。
【００３５】
第１めっき工程においては、第１実施形態と同様にして、第１領域３１の表面高さより第２領域３３の表面高さが高いＣｕの第１導電層１１を形成し、基板１の表面に段差を形成する。この段差は、第１実施形態と同様に、第２領域のマウンド高さＢの８００ｎｍと、第１領域の凹形状の深さＣの５００ｎｍとを合わせて、１３００ｎｍの高さとなる。
【００３６】
第１めっき工程を実施した後、凹凸形状形成工程を実施する。凹凸形状形成工程は、第１領域３１において所定のパターンに沿って第１導電層１１の表層を除去し、第１導電層３１の表面に所定の凹凸形状１４を形成する。
【００３７】
凹凸形状形成工程は、図５に示すように、まず、第１導電層１１の第１領域３１と第２領域３３との表面高さの差がある基板１の表面にレジスト４１を形成する。そして、第１領域３１のレジスト４１に、幅１．０μｍ、間隔０．５μｍの開口部４２を複数形成しパターン加工する。その後、図６に示すように、レジスト４１のパターンに沿って、第１領域３１の第１導電層１１の所定領域の表層を反応性イオンエッチング法により除去し、幅１．０μｍ、間隔０．５μｍ、深さ５００ｎｍのドットパターンの凹凸形状１４を形成する。
【００３８】
図１６は、凹凸形状形成工程において形成する凹凸形状１４の平面図である。本実施形態においては、図１６（ａ）に示すように、正方形の辺同士が所定の間隔で離間して対向するように配置されたドットパターンを形成する。
【００３９】
凹凸形状１４の深さは、次工程である第２めっき工程で、第１領域にマウンドを発生させるため、深さ１００ｎｍ以上が好ましい。本実施形態の反応性イオンエッチング法においては、たとえば、塩素系エッチングガスを用いて、ガス圧力０．１〜２Ｐａ、ソース電力２００〜１５００Ｗ、バイアス電力２００〜１５００Ｗ、温度１５０〜３００℃の条件にて行う。
【００４０】
凹凸形状形成工程を実施した後、第２めっき工程を実施する。第２メッキ工程は、図７に示すように、第１領域３１より第２領域３３の層厚が薄い第２導電２１層を、電解めっき法により形成し、第１導電層１１の第１領域３１と第２領域３３との表面高さの差を緩和する。
【００４１】
第２めっき工程においては、第１めっき工程と同様な電解めっき法により、第１領域３１の凹凸形状１４に導電材料を埋め込むと共に、基板１の表面に導電材料を堆積させ、第２導電層２１を形成する。第２導電層２１を構成する導電材料は、第１導電層１１と同様に、Ｃｕを用いる。第２導電層２１の厚さは、凹凸形状１４の深さよりも、厚く形成することが好ましい。特に、凹凸形状１４の深さより１００ｎｍ以上厚くすることが、より好ましい。このように形成することで、低い密度の凹部２ａが形成されている第１領域３１で発生し易いディッシングを、抑制することが容易となる。
【００４２】
第１導電層１１が形成された第１領域３１には、凹凸形状１４が形成され、電解めっきの際に電界集中する個所が多い。このため、第２めっき工程にて第２導電層２１を形成すると、第１領域３１においては、めっきによる導電材料が厚く析出してマウンドが発生し、第１領域３１より第２領域３３の層厚が薄い第２導電２１層を形成することができる。
【００４３】
第１めっき工程と同様な条件にて第２めっき工程のめっきを実施した場合、第２導電層２１は、フィールド領域３２および第２領域３３より、第１領域３１の方が６００ｎｍ程度厚く形成される。したがって、第１めっき工程後の段差である１３００ｎｍが、７００ｎｍまで緩和することができる。
【００４４】
第２めっき工程を実施した後、実施形態１と同様にして、平坦化工程を実施する。
【００４５】
以上のように、本実施形態は、第２導電層２１により、第１導電層１１の第１領域３１と第２領域３３との表面高さの差を緩和した後、研磨によって平坦化する。第１領域３１を除去して凹凸形状１４を形成することで、第１領域３１より第２領域３３の層厚が薄い第２導電２１層を容易に形成できるため、第１導電層１１の第１領域３１と第２領域３３との表面高さの差を容易に緩和できる。このため、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【００４６】
＜実施形態３＞
本発明の実施形態３について、図面を用いて説明する。図５〜図７は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、実施形態２と同様に、Ｃｕ配線を形成するため、第１めっき工程、凹凸形状形成工程、第２めっき工程、平坦化工程を順次実施する。実施形態２の凹凸形状形成工程では、反応性イオンエッチング法により、第１導電層１１を除去して凹凸形状１４を形成しているが、本実施形態においては、イオンミリング法により実施する。凹凸形状形成工程を反応性イオンエッチング法により実施しないことを除き、第２実施形態と同様である。このため、重複する個所については、説明を省略する。
【００４７】
第１めっき工程においては、第２実施形態と同様にして、第１領域３１の表面高さより第２領域３３の表面高さが高いＣｕの第１導電層１１を形成し、基板１の表面に段差を形成する。
【００４８】
第１めっき工程を実施した後、凹凸形状形成工程を実施する。凹凸形状形成工程は、実施形態２と同様にして、図５に示すように、レジスト４１を形成後、開口部４２を形成しパターン加工する。そして、図６に示すように、レジスト４１のパターンに沿って、第１領域３１の第１導電層１１の表層をイオンミリング法により除去し、実施形態２と同様なドットパターンの凹凸形状１４を形成する。イオンミリング法の場合、たとえば、エッチングガスとしてＡｒを用いて、ガス圧力２×１０−４Ｔｏｒｒ、加速電圧３００Ｖ、電流密度１ｍＡ／ｃｍ２以下、減速電圧−２００Ｖ、アーク電圧１００Ｖ以下、μ波出力２００Ｗ以下、バイアス電圧−２０Ｖ以上の条件にて行う。なお、イオンミリング法で第１導電層１１を除去して凹凸形状１４を形成する際、凹凸形状１４の内部に第１導電層１１にスパッタされた残渣がある場合がある。しかし、この残渣は、後工程である平坦化工程にて研磨されるため、特に本工程にて除去する必要はない。
【００４９】
凹凸形状形成工程を実施した後、実施形態２と同様に、第２めっき工程を実施する。第２メッキ工程は、図７に示すように、第１領域３１より第２領域３３の層厚が薄い第２導電２１層を、電解めっき法により形成する。実施形態２と同様に、第１領域３１にマウンドが発生するため、第１導電層１１の第１領域３１と第２領域３３との表面高さの差を緩和することができる。第２めっき工程を実施した後、実施形態２と同様にして、平坦化工程を実施する。
【００５０】
以上のように、本実施形態は、第２導電層２１により、第１導電層１１の第１領域３１と第２領域３３との表面高さの差を緩和後、研磨によって平坦化する。このため、実施形態２と同様に、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【００５１】
＜実施形態４＞
本発明の実施形態４について、図面を用いて説明する。図５〜図７は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、実施形態２と同様に、Ｃｕ配線を形成するため、第１めっき工程、凹凸形状形成工程、第２めっき工程、平坦化工程を順次実施する。実施形態２の凹凸形状形成工程では、反応性イオンエッチング法により、第１導電層１１を除去して凹凸形状１４を形成しているが、本実施形態においては、第１領域３１に形成された第１導電層１１の所定領域の表層を酸化させ、酸化された第１導電層１１を除去して、凹凸形状１４を形成する。凹凸形状形成工程を反応性イオンエッチング法により実施しないことを除き、第２実施形態と同様である。このため、重複する個所については、説明を省略する。
【００５２】
第１めっき工程においては、第２実施形態と同様にして、第１領域３１の表面高さより第２領域３３の表面高さが高いＣｕの第１導電層１１を形成し、基板１の表面に段差を形成する。
【００５３】
第１めっき工程を実施した後、凹凸形状形成工程を実施する。凹凸形状形成工程は、実施形態２と同様にして、図５に示すように、レジスト４１を形成後、オゾンアッシングにより開口部４２を形成しパターン加工する。オゾンアッシングの際に、さらに、開口部４２表面に露出する第１導電層１１を酸化させる。そして、図６に示すように、レジスト４１のパターンに沿って、第１領域３１の第１導電層１１の表層を、ウェットエッチングにより除去し、実施形態２と同様なドットパターンの凹凸形状１４を形成する。ウェットエッチングのエッチング液としては、クエン酸、シュウ酸、酢酸、アンモニアなどに過酸化水素を混合した水溶液などを用いることができる。
【００５４】
凹凸形状形成工程を実施した後、実施形態２と同様に、第２めっき工程を実施する。第２メッキ工程は、図７に示すように、第１領域３１より第２領域３３の層厚が薄い第２導電２１層を、電解めっき法により形成する。実施形態２と同様に、第１領域３１にマウンドが発生するため、第１導電層１１の第１領域３１と第２領域３３との表面高さの差を緩和することができる。第２めっき工程を実施した後、実施形態２と同様にして、平坦化工程を実施する。
【００５５】
以上のように、本実施形態は、第２導電層２１により、第１導電層１１の第１領域３１と第２領域３３との表面高さの差を緩和後、研磨によって平坦化する。このため、実施形態２と同様に、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【００５６】
＜実施形態５＞
本発明の実施形態５について、図面を用いて説明する。図５〜図７は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、実施形態２と同様に、Ｃｕ配線を形成するため、第１めっき工程、凹凸形状形成工程、第２めっき工程、平坦化工程を順次実施する。実施形態２の凹凸形状形成工程では、反応性イオンエッチング法により、第１導電層１１を除去して凹凸形状１４を形成しているが、本実施形態においては、第１領域３１の第１導電層１１を電解エッチング法により除去して、凹凸形状１４を形成する。凹凸形状形成工程を反応性イオンエッチング法により実施しないことを除き、第２実施形態と同様である。このため、重複する個所については、説明を省略する。
【００５７】
第１めっき工程においては、第２実施形態と同様にして、第１領域３１の表面高さより第２領域３３の表面高さが高いＣｕの第１導電層１１を形成し、基板１の表面に段差を形成する。
【００５８】
第１めっき工程を実施した後、凹凸形状形成工程を実施する。凹凸形状形成工程は、実施形態２と同様にして、図５に示すように、レジスト４１を形成後、開口部４２を形成しパターン加工する。そして、第１めっき工程で用いためっき液を使用し、第１導電層１１をアノードとする電解エッチング法を実施する。図６に示すように、開口部４２の第１導電層１１からめっき溶液中にＣｕをアノード反応で溶解させて除去し、実施形態２と同様なドットパターンの凹凸形状１４を形成する。
【００５９】
凹凸形状形成工程を実施した後、実施形態２と同様に、第２めっき工程を実施する。第２メッキ工程は、図７に示すように、第１領域３１より第２領域３３の層厚が薄い第２導電２１層を、電解めっき法により形成する。実施形態２と同様に、第１領域３１にマウンドが発生するため、第１導電層１１の第１領域３１と第２領域３３との表面高さの差を緩和することができる。第２めっき工程を実施した後、実施形態２と同様にして、平坦化工程を実施する。
【００６０】
以上のように、本実施形態は、第２導電層２１により、第１導電層１１の第１領域３１と第２領域３３との表面高さの差を緩和後、研磨によって平坦化する。このため、実施形態２と同様に、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【００６１】
＜実施形態６＞
本発明の実施形態６について、図面を用いて説明する。図８〜図１２は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、実施形態２と同様に、Ｃｕ配線を形成するため、第１めっき工程、凹凸形状形成工程、第２めっき工程、平坦化工程を順次実施する。実施形態２の凹凸形状形成工程では、反応性イオンエッチング法により、第１導電層１１を除去して凹凸形状１４を形成しているが、本実施形態においては、ハードマスクを用いて、第１領域３１の第１導電層１１の所定領域を酸化させ、その酸化された第１導電層１１を除去して、凹凸形状１４を形成する。凹凸形状形成工程を反応性イオンエッチング法により実施しないことを除き、第２実施形態と同様である。このため、重複する個所については、説明を省略する。
【００６２】
第１めっき工程においては、第２実施形態と同様にして、第１領域３１の表面高さより第２領域３３の表面高さが高いＣｕの第１導電層１１を形成し、基板１の表面に段差を形成する。
【００６３】
第１めっき工程を実施した後、凹凸形状形成工程を実施する。凹凸形状形成工程は、図８に示すように、まず、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ−ｏ−ｓｉｌｉｃａｔｅ）を用いたプラズマＣＶＤ法により、７０ｎｍ厚のＳｉＯ２のハードマスク層５１を形成する。その後、ハードマスク層５１にレジスト４１を形成し、実施形態２と同様にして、図９に示すように、レジスト４１を形成後、開口部４２を形成してパターン加工する。開口部４２が形成されたレジスト４１をマスクとし、ハードマスク層５１の所定領域をエッチングして開口部５２を設け、ハードマスク５３を形成する。その後、図１０に示すように、オゾンアッシングにより、レジスト４１の除去を行うと共に、ハードマスク５３の開口部５２の表面に露出する第１導電層１１を酸化させ、深さ５００ｎｍのＣｕＯｘの酸化物部１５を形成する。そして、フッ酸（ＨＦ）：水（Ｈ２Ｏ）＝１：１００のＤＨＦ（ｄｉｌｕｔｅｄ  ｈｙｄｒｏｆｌｕｏｒｉｃ  ａｃｉｄ）液を用いて、ウェットエッチングを行う。ＤＨＦ液によるエッチング速度は、ハードマスク５３のＳｉＯ２が５〜７ｎｍ／ｍｉｎであり、酸化物部１５のＣｕＯｘが５０ｎｍ／ｍｉｎ以上である。また、第１導電層１１のＣｕはＤＨＦ液によりエッチングされない。このため、１０分程度のエッチング時間とし、ハードマスク５３と酸化物部１５とを選択的に除去し、図１１に示すように、第１領域３１に凹凸形状１４を形成する。なお、本実施形態のＤＨＦ液によりエッチングは、酸素など酸化作用のある物質が混入すると、第１導電層１１のＣｕが酸化されて、所定の凹凸形状１４とすることが困難となる場合がある。このため、酸素などが混入しにくい環境で実施することが好ましい。
【００６４】
凹凸形状形成工程を実施した後、実施形態２と同様に、第２めっき工程を実施する。第２メッキ工程は、図１２に示すように、第１領域３１より第２領域３３の層厚が薄い第２導電２１層を、電解めっき法により形成する。実施形態２と同様に、第１領域３１にマウンドが発生するため、第１導電層１１の第１領域３１と第２領域３３との表面高さの差を緩和することができる。第２めっき工程を実施した後、実施形態２と同様にして、平坦化工程を実施する。
【００６５】
以上のように、本実施形態は、第２導電層２１により、第１導電層１１の第１領域３１と第２領域３３との表面高さの差を緩和後、研磨によって平坦化する。このため、実施形態２と同様に、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【００６６】
＜実施形態７＞
本発明の実施形態７について、図面を用いて説明する。図１３〜図１５は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、実施形態２と同様に、Ｃｕ配線を形成するため、第１めっき工程、凹凸形状形成工程、第２めっき工程、平坦化工程を順次実施する。実施形態２の凹凸形状形成工程では、凹凸形状１４を、第１導電層１１の表層を除去して形成していたが、本実施形態では、第１領域３１において所定のパターンに沿って第１導電層１１の表層に導電材料を堆積して形成する。第１導電層の表層に導電材料を堆積させて凹凸形状１４を形成することを除き、第１実施形態と同様である。このため、重複する個所については、説明を省略する。
【００６７】
第１めっき工程においては、第２実施形態と同様にして、第１領域３１の表面高さより第２領域３３の表面高さが高いＣｕの第１導電層１１を形成し、基板１の表面に段差を形成する。
【００６８】
第１めっき工程を実施した後、凹凸形状形成工程を実施する。凹凸形状形成工程は、第１領域３１において所定のパターンに沿って第１導電層１１の表層導電材料を堆積し、第１導電層３１の表面に所定の凹凸形状１４を形成する。
【００６９】
凹凸形状形成工程は、図１３に示すように、まず、第１導電層１１の第１領域３１と第２領域３３との表面高さの差がある基板１の表面にレジスト４１を形成する。そして、第１領域３１のレジスト４１に、幅１．０μｍ、間隔０．５μｍの開口部４２を複数形成しパターン加工する。その後、図１４に示すように、第１めっき工程と同様なめっき液を用いて第１導電層１１をカソードとした電解めっき法により、レジスト４１のパターンに沿って第１導電層１１の表層に導電材料を堆積して、幅１．０μｍ、間隔０．５μｍ、深さ５００ｎｍのドットパターンの凹凸形状１４を形成する。なお、本実施形態では、電解めっき法により、凹凸形状１４を形成しているが、無電解めっき法、ＣＶＤ法などによっても行うことができる。
【００７０】
凹凸形状形成工程を実施した後、実施形態２と同様に、第２めっき工程を実施する。第２メッキ工程は、図１５に示すように、第１領域３１より第２領域３３の層厚が薄い第２導電２１層を、電解めっき法により形成する。実施形態２と同様に、第１領域３１にマウンドが発生するため、第１導電層１１の第１領域３１と第２領域３３との表面高さの差を緩和することができる。第２めっき工程を実施した後、実施形態２と同様にして、平坦化工程を実施する。
【００７１】
以上のように、本実施形態は、第２導電層２１により、第１導電層１１の第１領域３１と第２領域３３との表面高さの差を緩和後、研磨によって平坦化する。このため、実施形態２と同様に、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【００７２】
なお、本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形形態を採用することができる。
【００７３】
たとえば、上記実施形態に凹凸形状形成工程においては、図１６（ａ）に示すように、ドットパターンを形成しているが、その他に、（ｂ）丸型パターン、（ｃ）ひし形パターン、（ｄ）十字型パターン、（ｅ）ラインアンドスペースパターン、（ｆ）楕円型パターンなどの凹凸形状を形成しても良い。このようなパターンは、パターン形成領域毎に全て形成する必要はなく、図１６（ｇ）〜（ｉ）に示すように、領域内に交互に形成するなど、所望の形状とすることができる。
【００７４】
また、たとえば、凹凸形状形成工程において、図１７に示すように、第１導電層の表層に針６１を所定の深さまで当てて、図１８に示すような凹凸形状１４を形成しても良い。
【００７５】
【発明の効果】
本発明によれば、導電層形成後に基板表面の段差を緩和して、基板表面を研磨によって均一に平坦化することが可能であって、半導体装置の歩留まりや信頼性が向上可能な導電層のめっき方法およびその半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】図１は本発明の実施形態１の製造工程における半導体装置の概略断面図である。
【図２】図２は本発明の実施形態１の製造工程における半導体装置の概略断面図である。
【図３】図３は本発明の実施形態１の製造工程における半導体装置の概略断面図である。
【図４】図４は本発明の実施形態１の製造工程における半導体装置の概略断面図である。
【図５】図５は本発明の実施形態２，３，４，５の製造工程における半導体装置の概略断面図である。
【図６】図６は本発明の実施形態２，３，４，５の製造工程における半導体装置の概略断面図である。
【図７】図７は本発明の実施形態２，３，４，５の製造工程における半導体装置の概略断面図である。
【図８】図８は本発明の実施形態６の製造工程における半導体装置の概略断面図である。
【図９】図９は本発明の実施形態６の製造工程における半導体装置の概略断面図である。
【図１０】図１０は本発明の実施形態６の製造工程における半導体装置の概略断面図である。
【図１１】図１１は本発明の実施形態６の製造工程における半導体装置の概略断面図である。
【図１２】図１２は本発明の実施形態６の製造工程における半導体装置の概略断面図である。
【図１３】図１３は本発明の実施形態７の製造工程における半導体装置の概略断面図である。
【図１４】図１４は本発明の実施形態７の製造工程における半導体装置の概略断面図である。
【図１５】図１５は本発明の実施形態７の製造工程における半導体装置の概略断面図である。
【図１６】図１６は本発明の各実施形態の凹凸形状形成工程において形成する凹凸形状の平面図である。
【図１７】図１７は本発明の変形形態の製造工程における半導体装置の概略断面図である。
【図１８】図１８は本発明の変形形態の製造工程における半導体装置の概略断面図である。
【図１９】
図１９は従来の半導体装置の概略断面図である。
【図２０】
図２０は従来の半導体装置の概略斜視図である。
【符号の説明】
１：基板、２ａ，２ｂ：凹部、１１：第１導電層、１４：凹凸形状、２１：第２導電層、３１：第１領域、３３：第２領域
【図１】
2004363307.tif 000003
【図２】
2004363307.tif 000004
【図３】
2004363307.tif 000005
【図４】
2004363307.tif 000006
【図５】
2004363307.tif 000007
【図６】
2004363307.tif 000008
【図７】
2004363307.tif 000009
【図８】
2004363307.tif 000010
【図９】
2004363307.tif 000011
【図１０】
2004363307.tif 000012
【図１１】
2004363307.tif 000013
【図１２】
2004363307.tif 000014
【図１３】
2004363307.tif 000015
【図１４】
2004363307.tif 000016
【図１５】
2004363307.tif 000017
【図１６】
2004363307.tif 000018
【図１７】
2004363307.tif 000019
【図１８】
2004363307.tif 000020
【図１９】
2004363307.tif 000021
【図２０】
2004363307.tif 000022