(57)【要約】【課題】半導体装置において、素子に影響を及ぼしにくく、効率的なゲッタリング領域を設ける。【解決手段】ＳＯＩ基板６４のうちで、素子形成領域Ｒ１に位置する部分にはＭＩＳＦＥＴなどの素子が設けられており、素子分離領域Ｒ２に位置する部分には主面側シリコン層６３を貫通して絶縁層６２に到達するトレンチ素子分離６８が設けられている。そして、ゲッタリング領域として、主面側シリコン層６３のうち素子形成領域Ｒ１に位置する部分の上縁部に接する第１の残留多結晶シリコン層６９と、主面側シリコン層６３のうち素子形成領域Ｒ１に位置する部分の下縁部に接する第２の残留多結晶シリコン層７０とが設けられている。【選択図】　　　図９
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【特許請求の範囲】
【請求項１】
下地絶縁層と、
上記下地絶縁層の上に設けられ、素子形成領域を含む半導体層と、
上記半導体層の側方を囲む素子分離用絶縁膜と、
上記半導体層の上縁部のうちの少なくとも一部と、上記素子分離用絶縁膜の上縁部のうちの少なくとも一部との間に設けられた第１のゲッタリング領域と
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第１のゲッタリング領域は、多結晶シリコン層からなることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
上記多結晶シリコン層には、リン（Ｐ）またはボロン（Ｂ）が含まれていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記素子形成領域には、ＭＩＳＦＥＴが設けられていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置において、
上記素子分離用絶縁膜は上記下地絶縁膜に到達しており、
上記半導体層の下縁部の少なくとも一部と、上記素子分離用絶縁膜の下縁部の少なくとも一部とに接して設けられた第２のゲッタリング領域を備えることを特徴とする半導体装置。
【請求項６】
下地絶縁層と、
上記下地絶縁層の上に設けられ、素子形成領域を有する半導体層と、
上記半導体層の側方を囲み、上記下地絶縁膜に到達する素子分離用絶縁膜と、
上記半導体層の下縁部の少なくとも一部と、上記素子分離用絶縁膜の下縁部の少なくとも一部とに接して設けられたゲッタリング領域と
を備える半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
上記ゲッタリング領域は、多結晶シリコン層からなることを特徴とする半導体装置。
【請求項８】
請求項６または７に記載の半導体装置において、
上記多結晶シリコン層には、リン（Ｐ）またはボロン（Ｂ）が含まれていることを特徴とする半導体装置。
【請求項９】
請求項６〜８のうちいずれか１つに記載の半導体装置において、
上記素子形成領域には、ＭＩＳＦＥＴが設けられていることを特徴とする半導体装置。
【請求項１０】
素子形成領域を含む半導体層と、
上記半導体層の上記素子形成領域の側方を囲むように設けられた素子分離用絶縁膜と、
上記半導体層の上記素子形成領域の上縁部の少なくとも一部と、上記素子分離用絶縁膜の上縁部との間に設けられたゲッタリング領域と
を備える半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
上記ゲッタリング領域は、多結晶シリコン層からなることを特徴とする半導体装置。
【請求項１２】
請求項１０または１１に記載の半導体装置において、
上記多結晶シリコン層には、リン（Ｐ）またはボロン（Ｂ）が含まれていることを特徴とする半導体装置。
【請求項１３】
請求項１０〜１２のうちいずれか１つに記載の半導体装置において、
上記素子形成領域には、ＭＩＳＦＥＴが設けられていることを特徴とする半導体装置。
【請求項１４】
下地絶縁層の上に設けられ、素子形成領域と、素子形成領域の側方を囲む素子分離領域とを有する半導体層を用いた半導体装置の製造方法であって、
上記半導体層の上部のうちの上記素子分離領域と上記素子分離領域の側方に位置する部分とを除去することにより、第１凹部を形成する工程（ａ）と、
上記第１凹部を多結晶シリコン層で埋めることにより、第１凹部多結晶シリコン層を形成する工程（ｂ）と、
上記第１凹部多結晶シリコン層と上記半導体層とのうち上記素子分離領域に位置する部分を除去することによりトレンチを形成し、上記第１凹部多結晶シリコン層のうち上記素子形成領域に位置する部分を第１のゲッタリング領域とする工程（ｃ）と、
上記トレンチを絶縁層で埋めることによりトレンチ素子分離を形成する工程（ｄ）と
を含む半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
上記工程（ｃ）の後で、上記工程（ｄ）の前に、上記下地絶縁層のうち上記トレンチの底面付近に位置する部分を除去することにより、上記素子分離領域と上記素子分離領域の側方に位置する部分に第２凹部を形成する工程（ｅ）と、
上記第２凹部を多結晶シリコン層で埋めて第２凹部多結晶シリコン層を形成した後、上記第２凹部多結晶シリコン層のうち上記素子分離領域に位置する部分を除去することにより、第２ゲッタリング領域を形成する工程（ｆ）と
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１６】
下地絶縁層の上に設けられ、素子形成領域と、上記素子形成領域の側方を囲む素子分離領域とを有する半導体層を用いた半導体装置の製造方法であって、
上記半導体層のうちの上記素子分離領域を除去することにより、上記埋め込み絶縁層に到達するトレンチを形成する工程（ａ）と、
上記埋め込み絶縁層のうち上記トレンチの底面付近に位置する部分を除去することにより、上記素子分離領域と上記素子分離領域の周囲に位置する部分とに凹部を形成する工程（ｂ）と、
上記凹部を多結晶シリコン層で埋めて凹部多結晶シリコン層を形成した後、上記凹部多結晶シリコン層のうち上記素子分離領域に位置する部分を除去することにより、ゲッタリング領域を形成する工程（ｃ）と、
上記トレンチおよび上記凹部のうち上記素子分離領域に位置する部分とを絶縁層で埋めることにより、トレンチ素子分離を形成する工程（ｄ）と
を含む半導体装置の製造方法。
【請求項１７】
素子形成領域と、上記素子形成領域の側方を囲む素子分離領域とを有する半導体層を用いた半導体装置の製造方法であって、
上記半導体層のうち上記素子分離領域と上記素子分離領域の周囲に位置する部分とを除去することにより、凹部を形成する工程（ａ）と、
上記凹部を多結晶シリコン層で埋めて凹部多結晶シリコン層を形成する工程（ｂ）と、
上記凹部多結晶シリコン層と上記半導体層の上部とのうち上記素子分離領域に位置する部分を除去することによりトレンチを形成し、上記凹部多結晶シリコン層のうち上記素子形成領域に位置する部分をゲッタリング領域とする工程（ｃ）と、
上記トレンチを絶縁層で埋めることによりトレンチ素子分離を形成する工程（ｄ）と
を含む半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ基板またはシリコン基板を用いた半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来から、ＬＯＣＯＳ法によって基板上に設けられた複数の素子を電気的に分離することにより、各素子に及ぼされる電気的干渉や寄生素子の影響が低減されてきた。ＬＯＣＯＳ法とは、隣り合う素子の間に厚い酸化膜を形成する方法であるが、近年では、素子の縮小化に伴ってより省スペース化が可能で信頼性の高いトレンチ素子分離法が用いられている。
【０００３】
トレンチ素子分離法とは、基板上において隣り合う素子形成領域の間にトレンチ（溝）を形成した後にトレンチを絶縁膜等で埋めることにより、素子間を分離する方法である。
【０００４】
ところで、半導体基板内に内在している重金属不純物や、半導体装置の製造工程途中に外部から半導体基板内に侵入した重金属不純物によって生じる汚染は、素子の性能劣化の一因となっている。特に、トレンチを形成するために異方性ドライエッチングを行なうときには、同時にエッチング装置の電極がスパッタリングされ、エッチングガス中に重金属不純物が拡散してしまい、基板内に重金属不純物が取り込まれてしまう。すると、例えば基板上にＭＯＳトランジスタが形成されている場合には、重金属不純物によってゲート酸化膜の耐圧が低下したりＰＮ接合領域にリーク電流が発生するおそれが生じてしまう。
【０００５】
重金属不純物に起因する素子の性能劣化に対する対策として、ゲッタリングを行なう方法がある。ゲッタリングとは、意図的に基板内に何らかの欠陥を有する領域（ゲッタリング領域）を形成し、その領域内に重金属不純物を捕獲する方法のことをいう。一般に、ゲッタリング方法としては、多結晶シリコン領域、高濃度不純物拡散領域または結晶欠陥領域などのゲッタリング領域に重金属不純物を誘導しトラップする方法が知られている。通常、これらのゲッタリング領域は、基板背面付近の領域や、基板内部のうち素子に影響を及ぼさず素子の形成時に利用されない領域に形成される。
【０００６】
例えば、特開平６−２５２１５３では、ＤＲＡＭの製造工程において、基板に形成したトレンチの側壁上を多結晶シリコン等の半導体膜で覆い、この半導体膜をゲッタリング領域として用いて重金属不純物のゲッタリングを行った後、半導体膜を酸化してキャパシタの容量絶縁膜とする方法が開示されている。
【０００７】
また、特開平１０−３２１７１６では、ＳＯＩ基板に設けられたトレンチの側壁上にゲッタリング領域として多結晶シリコンのサイドウォールを形成する方法が開示されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の方法では次のような不具合が生じていた。
【０００９】
まず、特開平６−２５２１５３による方法では、トレンチの側壁上を覆うゲッタリング領域の酸化工程でゲッタリングの能力が失われてしまい、その酸化工程の後の工程において継続的なゲッタリングを行なうことができない。酸化工程の後に新たにゲッタリング領域を形成する方法も考えられるが、工程が増加すると重金属の侵入する機会も増加してしまうため、その方法は好ましくない。
【００１０】
一方、特開平１０−３２１７１６による方法では、トレンチがＳＯＩ基板の主面側シリコン層における素子形成領域の側方に設けられており、トレンチの側面上はゲッタリング領域となるサイドウォールに覆われている。そのため、素子とゲッタリング領域とが広範囲にわたって隣接していることになり、ゲッタリング領域が素子の電界に大きく影響を与えるので、素子の電気特性の悪化を招きやすい。
【００１１】
また、ＳＯＩ基板にトレンチ素子分離を設けた構造では、素子形成領域の側方および下方が絶縁体で完全に囲まれている。金属不純物はこの絶縁体を通過できないので、ゲッタリング領域を、素子形成領域を囲む絶縁体の外側の領域に配置することはできない。
【００１２】
また、ゲッタリング効果をもたらす結晶欠陥や転位などの構造は局所的な応力の強い領域で発生しやすい。しかし、上記の２つの方法ではトレンチ側壁部にかかるトレンチ起因の応力は弱いので、トレンチの側面上に設けたサイドウォールでは効率的なゲッタリングができない。
【００１３】
本発明の目的は、素子に影響を及ぼしにくく、かつ効率的なゲッタリング領域を設けることにより、性能の高い半導体装置とその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の第１の半導体装置は、下地絶縁層と、上記下地絶縁層の上に設けられ、素子形成領域を含む半導体層と、上記半導体層の側方を囲む素子分離用絶縁膜と、上記半導体層の上縁部のうちの少なくとも一部と、上記素子分離用絶縁膜の上縁部のうちの少なくとも一部との間に設けられた第１のゲッタリング領域とを備える。
【００１５】
これにより、ゲッタリング領域には局所的な強い応力がかかって結晶欠陥や転位が生じやすいので、効率的なゲッタリングを行なうことができる。また、ゲッタリング領域が局所的に設けられているので、ゲッタリング領域が素子の電気特性に及ぼす影響を小さくすることができる。
【００１６】
上記第１のゲッタリング領域は、多結晶シリコン層からなることが好ましい。
【００１７】
上記多結晶シリコン層には、リン（Ｐ）またはボロン（Ｂ）が含まれていることにより、よりゲッタリング効果を高めることができる。
【００１８】
上記素子形成領域には、ＭＩＳＦＥＴが設けられていてもよい。
【００１９】
上記素子分離用絶縁膜は上記下地絶縁膜に到達しており、上記半導体層の下縁部の少なくとも一部と、上記素子分離用絶縁膜の下縁部の少なくとも一部とに接して設けられた第２のゲッタリング領域を備えることにより、より確実にゲッタリングを行なうことができる。
【００２０】
本発明の第２の半導体装置は、下地絶縁層と、上記下地絶縁層の上に設けられ、素子形成領域を有する半導体層と、上記半導体層の側方を囲み上記下地絶縁膜に到達する素子分離用絶縁膜と、上記半導体層の下縁部の少なくとも一部と、上記素子分離用絶縁膜の下縁部の少なくとも一部とに接して設けられたゲッタリング領域とを備える。
【００２１】
これにより、ゲッタリング領域には局所的な強い応力がかかって結晶欠陥や転位が生じやすいので、効率的なゲッタリングを行なうことができる。また、ゲッタリング領域が局所的に設けられているので、ゲッタリング領域が素子の電気特性に及ぼす影響を小さくすることができる。
【００２２】
上記ゲッタリング領域は、多結晶シリコン層からなることが好ましい。
【００２３】
上記多結晶シリコン層には、リン（Ｐ）またはボロン（Ｂ）が含まれていることにより、よりゲッタリング効果を高めることができる。
【００２４】
上記素子形成領域には、ＭＩＳＦＥＴが設けられていてもよい。
【００２５】
本発明の第３の半導体装置は、素子形成領域を含む半導体層と、上記半導体層の上記素子形成領域の側方を囲むように設けられた素子分離用絶縁膜と、上記半導体層の上記素子形成領域の上縁部の少なくとも一部と、上記素子分離用絶縁膜の上縁部との間に設けられたゲッタリング領域とを備える。
【００２６】
これにより、ゲッタリング領域には局所的な強い応力がかかって結晶欠陥や転位が生じやすいので、効率的なゲッタリングを行なうことができる。また、ゲッタリング領域が局所的に設けられているので、ゲッタリング領域が素子の電気特性に及ぼす影響を小さくすることができる。また、従来よりも工程数が増加することなく、継続的なゲッタリングが可能となる。
【００２７】
上記ゲッタリング領域は、多結晶シリコン層からなることが好ましい。
【００２８】
上記多結晶シリコン層には、リン（Ｐ）またはボロン（Ｂ）が含まれていることにより、よりゲッタリング効果を高めることができる。
【００２９】
上記素子形成領域には、ＭＩＳＦＥＴが設けられていてもよい。
【００３０】
本発明の第１の半導体装置の製造方法は、下地絶縁層の上に設けられ、素子形成領域と、素子形成領域の側方を囲む素子分離領域とを有する半導体層を用いた半導体装置の製造方法であって、上記半導体層の上部のうちの上記素子分離領域と上記素子分離領域の側方に位置する部分とを除去することにより、第１凹部を形成する工程（ａ）と、上記第１凹部を多結晶シリコン層で埋めることにより、第１凹部多結晶シリコン層を形成する工程（ｂ）と、上記第１凹部多結晶シリコン層と上記半導体層とのうち上記素子分離領域に位置する部分を除去することによりトレンチを形成し、上記第１凹部多結晶シリコン層のうち上記素子形成領域に位置する部分を第１のゲッタリング領域とする工程（ｃ）と、上記トレンチを絶縁層で埋めることによりトレンチ素子分離を形成する工程（ｄ）とを含む。
【００３１】
これにより、局所的な強い応力がかかる領域にゲッタリング領域を形成することができるので、効率的なゲッタリングを行なうことができる。また、局所的にゲッタリング領域を形成することができるので、ゲッタリング領域が素子の電気特性に及ぼす影響を小さくすることができる。
【００３２】
上記工程（ｃ）の後で、上記工程（ｄ）の前に、上記下地絶縁層のうち上記トレンチの底面付近に位置する部分を除去することにより、上記素子分離領域と上記素子分離領域の側方に位置する部分に第２凹部を形成する工程（ｅ）と、上記第２凹部を多結晶シリコン層で埋めて第２凹部多結晶シリコン層を形成した後、上記第２凹部多結晶シリコン層のうち上記素子分離領域に位置する部分を除去することにより、第２ゲッタリング領域を形成する工程（ｆ）とをさらに含むことにより、より確実にゲッタリングを行うことができる。
【００３３】
本発明の第２の半導体装置の製造方法は、下地絶縁層の上に設けられ、素子形成領域と、上記素子形成領域の側方を囲む素子分離領域とを有する半導体層を用いた半導体装置の製造方法であって、上記半導体層のうちの上記素子分離領域を除去することにより、上記埋め込み絶縁層に到達するトレンチを形成する工程（ａ）と、上記埋め込み絶縁層のうち上記トレンチの底面付近に位置する部分を除去することにより、上記素子分離領域と上記素子分離領域の周囲に位置する部分とに凹部を形成する工程（ｂ）と、上記凹部を多結晶シリコン層で埋めて凹部多結晶シリコン層を形成した後，上記凹部多結晶シリコン層のうち上記素子分離領域に位置する部分を除去することにより、ゲッタリング領域を形成する工程（ｃ）と、上記トレンチおよび上記凹部のうち上記素子分離領域に位置する部分とを絶縁層で埋めることにより、トレンチ素子分離を形成する工程（ｄ）とを含む。
【００３４】
これにより、局所的な強い応力がかかる領域にゲッタリング領域を形成することができるので、効率的なゲッタリングを行なうことができる。また、局所的にゲッタリング領域を形成することができるので、ゲッタリング領域が素子の電気特性に及ぼす影響を小さくすることができる。
【００３５】
本発明の第３の半導体装置の製造方法は、素子形成領域と、上記素子形成領域の側方を囲む素子分離領域とを有する半導体層を用いた半導体装置の製造方法であって、上記半導体層のうち上記素子分離領域と上記素子分離領域の周囲に位置する部分とを除去することにより、凹部を形成する工程（ａ）と、上記凹部を多結晶シリコン層で埋めて凹部多結晶シリコン層を形成する工程（ｂ）と、上記凹部多結晶シリコン層と上記半導体層の上部とのうち上記素子分離領域に位置する部分を除去することによりトレンチを形成し、上記凹部多結晶シリコン層のうち上記素子形成領域に位置する部分をゲッタリング領域とする工程（ｃ）と、上記トレンチを絶縁層で埋めることによりトレンチ素子分離を形成する工程（ｄ）とを含む。
【００３６】
これにより、局所的な強い応力がかかる領域にゲッタリング領域を形成することができるので、効率的なゲッタリングを行なうことができる。また、局所的にゲッタリング領域を形成することができるので、ゲッタリング領域が素子の電気特性に及ぼす影響を小さくすることができる。また、従来よりも工程数が増加することなく、継続的なゲッタリングが可能となる。
【００３７】
【発明の実施の形態】
以下に、本発明の実施形態について、図面を参照しながら説明する。
【００３８】
（第１の実施形態）
本実施形態では、ＳＯＩ基板において、素子形成領域がトレンチ素子分離により個々に絶縁されている場合であって、ゲッタリング領域が素子形成領域の上縁部に設けられている場合について説明する。
【００３９】
まず、本実施形態の半導体装置の構造について図１を参照しながら説明する。図１は、第１の実施形態における半導体装置の構造を示す断面図である。
【００４０】
図１に示すように、本実施形態の半導体装置ではＳＯＩ基板４が用いられており、ＳＯＩ基板４は、厚さ１μｍ程度のシリコン酸化膜（ＳｉＯ２　）からなる絶縁層（埋め込み絶縁層）２と、絶縁層２の裏面（下面）上に設けられた裏面側シリコン層１と、絶縁層２の主面（上面）上に設けられた厚さ４μｍ程度の主面側シリコン層３とから構成されている。ＳＯＩ基板４は、ＭＩＳＦＥＴなどの素子が形成される素子形成領域Ｒ１と、素子形成領域Ｒ１を囲みトレンチが形成される幅０．６μｍの素子分離領域Ｒ２とに分けられる。ＳＯＩ基板４における素子形成領域Ｒ１には、ＭＩＳＦＥＴ２１などの素子が設けられており、ＳＯＩ基板４のうちの素子分離領域Ｒ２には、主面側シリコン層３を貫通して絶縁層２に到達するトレンチ素子分離１７が設けられている。
【００４１】
ＭＩＳＦＥＴ２１は、図１に示すように、素子形成領域Ｒ１に位置する主面側シリコン層３の上部に互いに離間して設けられ、ソース・ドレイン領域として機能する不純物拡散層１８と、主面側シリコン層３の上面上に設けられ、厚さ十数ｎｍの酸化シリコンからなるゲート絶縁膜１９と、２つの不純物拡散層１８の上にゲート絶縁膜１９を挟んで設けられ、厚さ４００ｎｍの多結晶シリコンからなるゲート電極２０とから構成されている。
【００４２】
トレンチ素子分離１７は、図１に示すように、主面側シリコン層３を貫通して絶縁層２に到達する多結晶シリコン層１６と、多結晶シリコン層１６の側面上を覆う厚さ数百ｎｍの酸化膜１５とから構成されている。
【００４３】
そして、本実施形態の特徴は、残留多結晶シリコン層９ｂが、素子形成領域Ｒ１における主面側シリコン層３の上縁部とトレンチ素子分離１７の上縁部との間に介在している点である。なお、残留多結晶シリコン層９ｂは、平面的に見て、素子形成領域Ｒ１における主面側シリコン層３の外周部を囲むように設けられていてもよいし、素子形成領域Ｒ１における主面側シリコン層３の外周部の一部と接するように設けられていてもよい。
【００４４】
次に、本実施形態の半導体装置の製造工程について、図２（ａ）〜図４（ｃ）を参照しながら説明する。図２（ａ）〜図４（ｃ）は、第１の実施形態における半導体装置の製造工程のうち、ゲッタリング領域を形成するまでの工程を示す断面図である。なお、図２（ａ）〜図４（ｃ）では、素子分離領域Ｒ２を中央に示している。
【００４５】
まず、図２（ａ）に示す工程でＳＯＩ基板４を準備する。ＳＯＩ基板４は、シリコン酸化膜（ＳｉＯ２　）からなる厚さ１μｍ程度の絶縁層２と、絶縁層２の裏面（下面）上に設けられた裏面側シリコン層１と、絶縁層２の主面（上面）上に設けられた厚さ４μｍ程度の主面側シリコン層３とから構成されている。そして、ＳＯＩ基板４の主面上、つまり主面側シリコン層３の上に、厚さ十数ｎｍ程度の薄い厚さを有する酸化膜５を熱酸化法により形成する。この酸化膜はＣＶＤ法により形成してもよい。
【００４６】
その後、酸化膜５の上に、厚さ１μｍのフォトレジスト層６を堆積する。そして、フォトリソグラフィ技術によりフォトレジスト層６をパターニングすることにより、素子分離領域Ｒ２と、素子形成領域Ｒ１のうち素子分離領域Ｒ２の側方に位置する領域とに亘って開口部７を形成する。なお、開口部７は素子分離領域Ｒ２の幅（０．６μｍ）よりも数十〜数百ｎｍだけ広い開口幅を有しており、開口部７の底面には酸化膜５の上面が露出している。
【００４７】
次に、図２（ｂ）に示す工程で、開口部７を有するフォトレジスト層６をマスクとして異方性ドライエッチングを行なうことにより、酸化膜５を貫通して主面側シリコン層３の上部を除去してなる、深さ数十〜数百ｎｍの凹部８を形成する。その後、フォトレジスト層６を除去する。
【００４８】
次に、図２（ｃ）に示す工程で、ＣＶＤ法により、基板上に多結晶シリコンからなる層を堆積することにより、凹部８を埋めて凹部８の側方に位置する酸化膜５の上を覆う多結晶シリコン膜９を形成する。
【００４９】
次に、図３（ａ）に示す工程で、酸化膜５をエッチストッパーとして多結晶シリコン膜９をエッチバックする。これにより、多結晶シリコン膜９のうち酸化膜５の上に位置する部分が除去されて、凹部８を埋める厚さ数十〜数百ｎｍの凹部多結晶シリコン層９ａが形成される。このとき、多結晶シリコン膜９のうち凹部を埋める部分をオーバーエッチングして凹部多結晶シリコン層９ａを形成することにより、凹部多結晶シリコン層９ａにおける上面の高さの位置と、主面側シリコン層３の上面の高さの位置とを一致させる。その後、主面上シリコン層３の上に残る酸化膜５をフッ酸により除去する。
【００５０】
次に、図３（ｂ）に示す工程で、基板上に、厚さ１μｍのハードマスク層１０を形成する。このハードマスク層１０は、後工程でトレンチを形成する際のマスクとして用いられるため、トレンチエッチングを経ても一部が残存するような厚さを有している必要がある。
【００５１】
次に、図３（ｃ）に示す工程で、ハードマスク層１０の上に厚さ１μｍのフォトレジスト層１１を塗布して、フォトリソグラフィ技術によりフォトレジスト層１１をパターニングすることにより、素子分離領域Ｒ２に素子分離領域Ｒ２の幅をもつ開口部１２を形成する。
【００５２】
次に、図４（ａ）に示す工程で、開口部１２を有するフォトレジスト層１１をマスクとして異方性ドライエッチングを行なうことにより、ハードマスク層１０を貫通して凹部多結晶シリコン層９ａの上面を露出させる開口部１３を形成する。その後フォトレジスト層１１を除去する。
【００５３】
次に、図４（ｂ）に示す工程で、開口部１３を有するハードマスク層１０をマスクとして異方性ドライエッチングを行なうことにより、凹部多結晶シリコン層９ａと主面側シリコン層３とのうち素子分離領域Ｒ２に位置する部分を除去する。これにより、凹部多結晶シリコン層９ａと主面側シリコン層３とを貫通して絶縁層２の上面に到達するトレンチ１４が形成される。なお、凹部多結晶シリコン層９ａのうち素子形成領域Ｒ１に位置する部分は除去されずに残って残留多結晶シリコン層９ｂとなり、上縁部多結晶シリコン層９ｂはトレンチ１４の側壁面に露出する。
【００５４】
次に、図４（ｃ）に示す工程で、熱酸化法により、トレンチ１４の側壁面に露出する残留多結晶シリコン層９ｂおよび主面側シリコン層３の表面上に、厚さ数百ｎｍの酸化膜１５を形成する。そして、ＣＶＤ法により、トレンチ１４内に多結晶シリコン層１６を堆積することにより、トレンチ１４を埋める多結晶シリコン層１６と、多結晶シリコン層１６の側面を囲む酸化膜１５とからなるトレンチ素子分離１７が形成される。これにより、主面側シリコン層３の個々の素子形成領域Ｒ１は、トレンチ素子分離１７と絶縁層２とにより電気的に分離される。
【００５５】
次に、図１に示すような構造を得るために、以下の工程により素子形成領域Ｒ１にＭＩＳＦＥＴ２１を形成する。まず、熱酸化法などにより主面側シリコン層３の素子形成領域Ｒ１の上にゲート絶縁膜１９を形成する。そして、ゲート絶縁膜１９の上に多結晶シリコン層を堆積し、フォトリソグラフィ技術を用いてパターニングすることによりゲート電極２０を形成する。その後、ゲート電極２０をマスクとして不純物のイオン注入を行って熱処理を行なうことにより、ソース・ドレイン領域として機能する不純物拡散層１８を形成する。
【００５６】
本実施形態では、主面側シリコン層３のうちの素子形成領域Ｒ１における主面側シリコン層３の上縁部とトレンチ素子分離１７の上縁部との間に設けられた残留多結晶シリコン層９ｂを、重金属不純物に対するゲッタリング領域として用いる。
【００５７】
残留多結晶シリコン層９ｂの設けられている領域には、トレンチを形成した後の製造工程および半導体装置の動作時において、局所的な強い応力が働く。局所的に応力がかかった領域には欠陥が生じやすいため、残留多結晶シリコン層９ｂでは効率的にゲッタリングを行なうことができる。
【００５８】
また、残留多結晶シリコン層９ｂは、素子形成領域Ｒ１における主面側シリコン層３とトレンチ素子分離１７との境界部分のうちの上部のみに介在している。このようにゲッタリング領域が局所的に設けられているので、素子の電気特性に及ぼされる影響を小さくすることができる。
【００５９】
このように、従来においては、ＳＯＩ基板にトレンチ素子分離を形成すると、素子形成領域の側方および下方が絶縁体で完全に囲まれるため効率のよいゲッタリング領域を設けることが困難であったが、本実施形態ではその課題を解決することができる。
【００６０】
（第２の実施形態）
本実施形態では、ＳＯＩ基板において、素子形成領域がトレンチ素子分離により個々に絶縁されている場合であって、ゲッタリング領域が素子形成領域の下縁部に設けられている場合について説明する。
【００６１】
まず、本実施形態の半導体装置の構造について図５を参照しながら説明する。図５は、第２の実施形態における半導体装置の構造を示す断面図である。
【００６２】
図５に示すように、本実施形態の半導体装置ではＳＯＩ基板３４を用いており、ＳＯＩ基板３４は、シリコン酸化膜（ＳｉＯ２　）からなる厚さ１μｍの絶縁層（埋め込み絶縁層）３２と、絶縁層３２の裏面（下面）上に設けられた裏面側シリコン層３１と、絶縁層３２の主面（上面）上に設けられた厚さ４μｍの主面側シリコン層３３とから構成されている。ＳＯＩ基板３４は、ＭＩＳＦＥＴなどの素子が形成される素子形成領域Ｒ１と、素子形成領域Ｒ１を囲み、トレンチが形成される幅０．６μｍの素子分離領域Ｒ２とに分けられる。ＳＯＩ基板３４における主面側シリコン層３３の素子形成領域Ｒ１にはＭＩＳＦＥＴ５１などの素子が設けられており、ＳＯＩ基板３４のうちの素子分離領域Ｒ２には、主面側シリコン層３３を貫通して絶縁層３２に到達するトレンチ素子分離４５が設けられている。
【００６３】
ＭＩＳＦＥＴ５１は、図５に示すように、素子形成領域Ｒ１に位置する主面側シリコン層３３の上部に互いに離間して設けられ、ソース・ドレイン領域として機能する不純物拡散層４６と、主面側シリコン層３３の上面上に設けられ、厚さ十数ｎｍの酸化シリコンからなるゲート絶縁膜４７と、２つの不純物拡散層４６の上にゲート絶縁膜４７を挟んで設けられ、厚さ４００ｎｍの多結晶シリコンからなるゲート電極４８とから構成されている。
【００６４】
トレンチ素子分離４５は、図５に示すように、主面側シリコン層３３を貫通して、絶縁層３２の上部における凹部４０を埋める多結晶シリコン層４４と、多結晶シリコン層４４の側面上を覆う酸化膜４３とから構成されている。
【００６５】
そして、本発明の特徴は、残留多結晶シリコン層４１ａが、素子形成領域Ｒ１における主面側シリコン層３３の下縁部と絶縁層３２との間に介在している点である。
【００６６】
次に、本実施形態の半導体装置の製造工程について、図６（ａ）〜図８（ｂ）を参照しながら説明する。図６（ａ）〜図８（ｂ）は、第２の実施形態における半導体装置の製造工程のうち、ゲッタリング領域を形成するまでの工程を示す断面図である。
【００６７】
まず、図６（ａ）に示す工程でＳＯＩ基板３４を準備する。ＳＯＩ基板３４は、シリコン酸化膜からなる厚さ１μｍ程度の絶縁層３２と、絶縁層３２の裏面（下面）上に設けられた裏面側シリコン層３１と、絶縁層３２の主面（上面）上に設けられた厚さ４μｍ程度の主面側シリコン層３３とから構成されている。そして、ＳＯＩ基板３４の主面上、つまり主面側シリコン層３３の上に、厚さ１μｍのハードマスク層３５を形成する。このハードマスク層３５の材質としては、窒化膜等のフッ酸に溶けないものを選択する。
【００６８】
次に、図６（ｂ）に示す工程で、ハードマスク層３５の上に、厚さ１μｍのフォトレジスト層３６を塗布する。そして、フォトリソグラフィ技術によりフォトレジスト層３６をパターニングすることにより、素子分離領域Ｒ２に位置する部分を開口し、素子分離領域Ｒ２の幅をもつ開口部３７を形成する。
【００６９】
次に、図６（ｃ）に示す工程で、開口部３７を有するフォトレジスト層３６をマスクとして異方性ドライエッチングを行うことにより、ハードマスク層３５を貫通し、主面側シリコン層３３のうち素子分離領域Ｒ２に位置する部分を露出させる開口部３８を形成する。その後、フォトレジスト層３６を除去する。
【００７０】
次に、図７（ａ）に示す工程で、開口部３８を有するハードマスク層３５をマスクとして異方性ドライエッチングを行うことにより、主面側シリコン層３３を貫通し、絶縁層３２に到達するトレンチ３９を形成する。
【００７１】
次に、図７（ｂ）に示す工程で、絶縁層３２のうちトレンチ３９の底面に露出する部分にフッ酸を供給することにより、ウェットエッチングを行なう。ここで、トレンチ３９の側壁に露出する主面側シリコン層３３やハードマスク層３５はエッチングされず、絶縁層３２が選択的にエッチングされる。絶縁層３２のうちトレンチ３９の側壁に露出している部分では、等方的にエッチングが進行するので、絶縁層３２のうちで、トレンチ３９の下に位置する領域と、素子形成領域Ｒ１に位置する主面側シリコン層３３の下縁部の下に位置する領域とが除去されて、皿状の凹部４０が形成される。凹部４０は、トレンチ幅よりも数十〜数百ｎｍ大きい幅を有しており、数十から数百ｎｍの深さを有してる。
【００７２】
次に、図７（ｃ）に示す工程で、ＣＶＤ法により、トレンチ３９の側面および凹部４０の表面を覆う多結晶シリコン層４１を堆積させる。このとき、凹部４０のうち素子形成領域Ｒ１に位置する部分、つまり主面側シリコン層３３の下に位置する端部４２が多結晶シリコン層４１で埋められる。
【００７３】
次に、図８（ａ）に示す工程で、異方性ドライエッチングにより、多結晶シリコン層４１のうち素子分離領域Ｒ２に位置する部分とハードマスク層３５の上部に位置する部分とを除去する。このとき、多結晶シリコン層４１のうち素子形成領域Ｒ１に位置する部分（端部４２）は除去されずに残り、残存多結晶シリコン層４１ａとなる。
【００７４】
次に、図８（ｂ）に示す工程で、熱酸化法により、トレンチ３９の側面上と残留多結晶シリコン層４１ａの側面上に、厚さ数百ｎｍの酸化膜４３を形成する。その後、ＣＶＤ法により、トレンチ３９内に多結晶シリコン層４４を堆積してトレンチ３９を埋める。これにより、トレンチ３９を埋める多結晶シリコン層４４と、多結晶シリコン層４４の側面を覆う酸化膜４３とからなるトレンチ素子分離４５が形成される。これにより、主面側シリコン層３３の個々の素子形成領域Ｒ１を、トレンチ素子分離４５と絶縁層３２とにより電気的に分離する。
【００７５】
次に、図５に示すような構造を得るために、以下の工程により素子形成領域Ｒ１にＭＩＳＦＥＴを形成する。まず、熱酸化法などにより主面側シリコン層３３の素子形成領域Ｒ１の上にゲート絶縁膜４７を形成する。そして、ゲート絶縁膜４７の上に多結晶シリコン層を堆積し、フォトリソグラフィ技術を用いてパターニングすることによりゲート電極４８を形成する。その後、ゲート電極４８をマスクとして不純物のイオン注入を行って熱処理を行なうことにより、ソース・ドレイン領域として機能する不純物拡散層４６を形成する。
【００７６】
本実施形態では、素子形成領域Ｒ１に位置する主面側シリコン層３３の下縁部の下に位置する領域に設けられた残留多結晶シリコン層４１ａを重金属不純物に対するゲッタリング領域として用いる。
【００７７】
残留多結晶シリコン層４１ａの設けられている領域には、トレンチを形成した後の製造工程および半導体装置の動作時において、局所的な強い応力が働く。局所的に応力がかかった領域には欠陥が生じやすいため、残留多結晶シリコン層４１ａでは効率的にゲッタリングを行なうことができる。
【００７８】
また、残留多結晶シリコン層４１ａは、主面側シリコン層３３のうちの素子形成領域Ｒ１の下縁部のみと接するように設けられている。このように、ゲッタリング領域が局所的に設けられているので、素子の電気特性に及ぼされる影響を小さくすることができる。
【００７９】
このように、従来においては、ＳＯＩ基板にトレンチ素子分離を形成すると、素子形成領域の側方および下方が絶縁体で完全に囲まれるため、効率のよいゲッタリング領域を設けることが困難であったが、本実施形態ではその課題を解決することができる。
【００８０】
（第３の実施形態）
本実施形態では、ＳＯＩ基板上に設けられた半導体装置において、第１の実施形態で示したゲッタリング領域と、第２の実施形態で示したゲッタリング領域との両方が設けられている場合について、図９を参照しながら説明する。図９は、第３の実施形態における半導体装置の構造のうち、トレンチ素子分離の周囲の構造を示す断面図である。なお、本実施形態の半導体装置では、ＳＯＩ基板のトレンチ素子分離の側方に位置する領域には素子が形成されているが、図９においては図示を省略する。
【００８１】
図９に示すように、本実施形態の半導体装置ではＳＯＩ基板６４が用いられており、ＳＯＩ基板６４は、シリコン酸化膜（ＳｉＯ２　）からなる絶縁層（埋め込み絶縁層）６２と、絶縁層６２の裏面（下面）上に設けられた裏面側シリコン層６１と、絶縁層６２の主面（上面）上に設けられた主面側シリコン層６３とからなる。ＳＯＩ基板６４は、ＭＩＳＦＥＴなどの素子（図示せず）が形成される素子形成領域Ｒ１と、素子形成領域Ｒ１を囲み、トレンチが形成される素子分離領域Ｒ２とに分けられる。ＳＯＩ基板６４における主面側シリコン層６３の素子分離領域Ｒ２には、主面側シリコン層６３を貫通して絶縁層６２に到達するトレンチ素子分離６８が設けられている。
【００８２】
トレンチ素子分離６８は、図９に示すように、主面側シリコン層６３を貫通して絶縁層６２に到達する多結晶シリコン層６６と、多結晶シリコン層６６の側面上を覆う酸化膜６７とから構成されている。
【００８３】
本実施形態の特徴は、ゲッタリング領域として、主面側シリコン層６３のうち素子形成領域Ｒ１に位置する部分の上縁部に接する第１の残留多結晶シリコン層６９と、下縁部に接する第２の残留多結晶シリコン層７０とが設けられている点である。ここで、第１の実施形態と同様に、第１の残留多結晶シリコン層６９は、平面的に見て、素子形成領域Ｒ１における主面側シリコン層６３の外周部を囲むように設けられていてもよいし、素子形成領域Ｒ１における主面側シリコン層６３の外周部の一部と接するように設けられていてもよい。
【００８４】
本実施形態の半導体装置の製造工程では、まず、第１の実施形態に示す図２（ａ）〜図４（ｂ）に示す工程で第１の残留多結晶シリコン層６９を形成した後、第２の実施形態に示す図７（ｂ）〜図８（ｂ）に示す工程で第２の残留多結晶シリコン層７０を形成する。ただし、トレンチを形成するときに用いるハードマスク層は、フッ酸に溶けないものを用いる必要がある。
【００８５】
本実施形態では、第１の実施形態および第２の実施形態と同様の効果を得ることができ、さらに、より効率的にゲッタリングを行なうことができる。
【００８６】
（第４の実施形態）
本実施形態では、シリコン層における素子形成領域がトレンチ素子分離により個々に分離されている場合であって、ゲッタリング領域が、素子形成領域の上縁部に接するように設けられている場合について説明する。
【００８７】
まず、本実施形態の半導体装置の構造について、図１０を参照しながら説明する。図１０は、第４の実施形態の半導体装置の構造を示す断面図である。
【００８８】
図１０に示すように、本実施形態の半導体装置で用いられるシリコン基板７１は、ＭＩＳＦＥＴなどの素子が形成される素子形成領域Ｒ１と、素子形成領域Ｒ１を囲み、トレンチが形成される幅０．６μｍの素子分離領域Ｒ２とに分けられる。シリコン基板７１における素子形成領域Ｒ１にはＭＩＳＦＥＴ８７などの素子が設けられており、シリコン基板７１のうちの素子分離領域Ｒ２にはトレンチ素子分離８２が設けられている。
【００８９】
ＭＩＳＦＥＴ８７は、図１０に示すように、シリコン基板７１の上部に互いに離間して設けられ、ソース・ドレイン領域として機能する不純物拡散層８６と、シリコン基板７１の上面上に設けられ、厚さ十数ｎｍの酸化シリコンからなるゲート絶縁膜８５と、２つの不純物拡散層８６の上にゲート絶縁膜８５を挟んで設けられ、厚さ４００ｎｍの多結晶シリコンからなるゲート電極８４とから構成されている。
【００９０】
トレンチ素子分離８２は、図１０に示すように、深さ数μｍ〜十数μｍの多結晶シリコン層８１と、多結晶シリコン層８２の側面上および底面上を覆う厚さ数百ｎｍの酸化膜８０とから構成されている。
【００９１】
そして、本実施形態の特徴は、残留多結晶シリコン層７６ａが、素子形成領域Ｒ１に位置するシリコン層７１の上縁部と、トレンチ素子分離８２の上縁部との間に介在している点である。なお、残留多結晶シリコン層７６ａは、平面的に見て、素子形成領域Ｒ１の外周部を囲むように設けられていてもよいし、素子形成領域Ｒ１の外周部の一部と接するように設けられていてもよい。
【００９２】
次に、本実施形態の半導体装置の製造工程について、図１１（ａ）〜図１２（ｃ）を参照しながら説明する。図１１（ａ）〜図１２（ｃ）は、第４の実施形態における半導体装置の製造工程のうち、ゲッタリング領域を形成するまでの工程を示す断面図である。
【００９３】
まず、図１１（ａ）に示す工程で、シリコン基板７１の上に、厚さ十数ｎｍの薄い厚さを有する酸化膜７２を熱酸化法により形成する。この酸化膜７２はＣＶＤ法により形成してもよい。その後、酸化膜７２の上に厚さ１μｍのフォトレジスト層７３を形成する。そして、フォトリソグラフィ技術によりフォトレジスト層７３をパターニングすることにより、素子分離領域Ｒ２と、素子形成領域Ｒ１のうち素子分離領域Ｒ２の側方に位置する領域とに亘って、開口部７４を形成する。なお、開口部７４は素子分離領域Ｒ２の幅（０．６μｍ）よりも数十〜数百ｎｍだけ広い開口幅を有しており、開口部７４には酸化膜７２の上面が露出している。
【００９４】
次に、図１１（ｂ）に示す工程で、開口部７４を有するフォトレジスト層７３をマスクとして異方性ドライエッチングを行なうことにより、酸化膜７２を貫通してシリコン基板７１の上部を除去してなる、深さ数十〜数百ｎｍの凹部７５を形成する。その後、フォトレジスト層７３を除去する。
【００９５】
次に、図１１（ｃ）に示す工程で、ＣＶＤ法により、基板上に多結晶シリコン膜（図示せず）を堆積した後、酸化膜７２をエッチストッパーとして多結晶シリコン膜をエッチバックする。これにより、多結晶シリコン膜のうち酸化膜７２の上に位置する部分が除去されて、凹部７５を埋める厚さ数十〜数百ｎｍの凹部多結晶シリコン層７６が形成される。このとき、多結晶シリコン膜のうち凹部を埋める部分をオーバーエッチングして凹部多結晶シリコン層７６を形成することにより、凹部多結晶シリコン層７６における上面の高さの位置と、シリコン基板７１の上面の高さの位置とを一致させる。その後、シリコン基板７１の上に残る酸化膜７２をフッ酸により除去する。
【００９６】
次に、図１２（ａ）に示す工程で、基板上に厚さ１μｍのハードマスク層７７を堆積する。その後、フォトリソグラフィ技術により、ハードマスク層７７のうち素子分離領域Ｒ２に位置する部分を露出させるようにフォトレジスト層（図示せず）を形成してパターニングする。そして、フォトレジスト層をマスクとしてハードマスク層７７を異方性ドライエッチングすることにより、ハードマスク層７７に素子分離領域Ｒ２の幅をもつ開口部７８を形成する。
【００９７】
次に、図１２（ｂ）に示す工程で、開口部７８を有するマスク層７７をマスクとして異方性ドライエッチングを行なうことにより、凹部多結晶シリコン層７６を貫通して、シリコン基板７１のうちの上部を除去してなる、深さ数μｍ〜十数μｍのトレンチ７９を形成する。その後、ハードマスク層７７を除去する。このとき、凹部多結晶シリコン層７６のうち素子形成領域Ｒ１に位置する部分は除去されずに残り、残留多結晶シリコン層７６ａとなる。
【００９８】
次に、図１２（ｃ）に示す工程で、熱酸化法により、トレンチ７９の側面上と残留多結晶シリコン層７６ａの側面上とに、厚さ数百ｎｍの酸化膜８０を形成する。
【００９９】
次に、図１０に示すような構造を得るために、以下の工程により素子形成領域Ｒ１にＭＩＳＦＥＴを形成する。まず、熱酸化法などによりシリコン基板７１の素子形成領域Ｒ１の上にゲート絶縁膜８５を形成する。そして、ゲート絶縁膜８５の上に多結晶シリコン層を堆積し、フォトリソグラフィ技術を用いてパターニングすることによりゲート電極８４を形成する。その後、ゲート電極８４をマスクとして不純物のイオン注入を行って熱処理を行なうことにより、ソース・ドレイン領域として機能する不純物拡散層８６を形成する。
【０１００】
本実施形態では、シリコン層７１のうち素子形成領域Ｒ１に位置する部分の上縁部とトレンチ素子分離８２の上縁部との間に設けられた残留多結晶シリコン層７６ａを、重金属不純物に対するゲッタリング領域として用いる。
【０１０１】
この残留多結晶シリコン層７６ａにより、工程数の増加を伴うことなく、継続的なゲッタリングが可能となる。
【０１０２】
残留多結晶シリコン層７６ａの設けられている領域には、トレンチを形成した後の製造工程および半導体装置の動作時において、局所的な強い応力が働く。局所的に応力がかかった領域には欠陥が生じやすいため、残留多結晶シリコン層７６ａでは効率的にゲッタリングを行なうことができる。
【０１０３】
また、残留多結晶シリコン層７６ａは、シリコン基板７１のうちの素子形成領域Ｒ１とトレンチ素子分離８２との境界部分のうちの上部にのみ介在している。このように、ゲッタリング領域が局所的に設けられているので、素子の電気特性に及ぼされる影響を小さくすることができる。
【０１０４】
（その他の実施形態）
第１〜第４の実施形態においては、ゲッタリング領域として用いた多結晶シリコン層には特に不純物をドープしない場合について述べたが、本発明においては、この多結晶シリコン層にリン（Ｐ）やボロン（Ｂ）などの不純物をドープすると、よりゲッタリング効果を高めることができる。
【０１０５】
また、第１〜第４の実施形態においては、ゲッタリング領域として多結晶シリコン層を用いたが、本発明では、ゲッタリング能力を有する他の物質、構造などを用いてもよく、例えば非結晶シリコン層などを用いてもよい。
【０１０６】
また、第１〜第４の実施形態においては、トレンチを形成するためのエッチングには、ＣＶＤ法により堆積した窒化膜をハードマスクとして用いてもよいし、、また、酸化膜と、酸化膜の上に設けられた窒化膜とからなる層を多層のハードマスクとして用いてもよい。
【０１０７】
ただし、第２の実施形態および第３の実施形態の場合に、ハードマスクとして酸化膜と窒化膜との積層を用いると、この積層のうちの酸化膜は、図７（ｂ）に示す工程においてフッ酸を用いてウェットエッチングを行なうときに溶解するおそれがある。その影響を最小限に抑えるために、この積層のうちの酸化膜の厚さをごく薄くするとよい。
【０１０８】
また、第１〜第４の実施形態においては、トレンチの側壁上に熱酸化法により酸化膜を形成したが、本発明においては、ＣＶＤ法によって酸化膜を堆積してもよい。
【０１０９】
また、第１〜第４の実施形態においては、トレンチを埋める材料として多結晶シリコンを用いたが、本発明においては、酸化膜や非晶質シリコンなどを用いてもよい。
【０１１０】
また、第１〜第４の実施形態では、図１に示すように半導体装置がＭＩＳＦＥＴである場合について述べるが、本発明は、ヘテロバイポーラトランジスタ（ＨＢＴ）や他の素子などにも適用することができる。
【０１１１】
【発明の効果】
本発明によると、大きな応力がかかり、素子の電気特性に影響を与えにくい領域にゲッタリング領域を設けることで、素子の大きな劣化を伴うことなく効率的に重金属不純物のゲッタリングを行なうことができる。
【図面の簡単な説明】
【図１】第１の実施形態における半導体装置の構造を示す断面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｃ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【図５】第２の実施形態における半導体装置の構造を示す断面図である。
【図６】（ａ）〜（ｃ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。
【図７】（ａ）〜（ｃ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。
【図８】（ａ），（ｂ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。
【図９】第３の実施形態における半導体装置の構造のうち、トレンチ素子分離の周囲の構造を示す断面図である。
【図１０】第４の実施形態の半導体装置の構造を示す断面図である。
【図１１】（ａ）〜（ｃ）は、第４の実施形態における半導体装置の製造工程を示す断面図である。
【図１２】（ａ）〜（ｃ）は、第４の実施形態における半導体装置の製造工程を示す断面図である。
【符号の説明】
１　　　裏面側シリコン層
２　　　絶縁層
３　　　主面側シリコン層
４　　　ＳＯＩ基板
５　　　酸化膜
６　　　フォトレジスト層
７　　　開口部
８　　　凹部
９　　　多結晶シリコン膜
９ａ　　凹部多結晶シリコン層
１０　　ハードマスク層
１１　　フォトレジスト層
１２　　開口部
１３　　開口部
１４　　トレンチ
１５　　酸化膜
１６　　多結晶シリコン層
１７　　トレンチ素子分離
１８　　不純物拡散層
１９　　ゲート絶縁膜
２０　　ゲート電極
２１　　ＭＩＳＦＥＴ
３１　　裏面側シリコン層
３２　　絶縁層
３３　　主面側シリコン層
３４　　ＳＯＩ基板
３５　　ハードマスク層
３６　　フォトレジスト層
３７　　開口部
３８　　開口部
３９　　トレンチ
４０　　凹部
４１　　多結晶シリコン層
４１ａ　残留多結晶シリコン層
４３　　酸化膜
４４　　多結晶シリコン層
４５　　トレンチ素子分離
６１　　裏面側シリコン層
６２　　絶縁層
６３　　主面側シリコン層
６４　　ＳＯＩ基板
６６　　多結晶シリコン層
６７　　酸化膜
６８　　トレンチ素子分離
６９　　第１の残留多結晶シリコン層
７０　　第２の残留多結晶シリコン層
７１　　シリコン基板
７２　　酸化膜
７３　　フォトレジスト層
７４　　開口部
７５　　凹部
７６　　凹部多結晶シリコン層
７６ａ　残留多結晶シリコン層
７７　　マスク層
７８　　開口部
７９　　トレンチ
８０　　酸化膜
８１　　多結晶シリコン層
８２　　トレンチ素子分離
８４　　ゲート電極
８５　　ゲート絶縁膜
８６　　不純物拡散層
８７　　ＭＩＳＦＥＴ
【図１】
2004064000.tif 000003
【図２】
2004064000.tif 000004
【図３】
2004064000.tif 000005
【図４】
2004064000.tif 000006
【図５】
2004064000.tif 000007
【図６】
2004064000.tif 000008
【図７】
2004064000.tif 000009
【図８】
2004064000.tif 000010
【図９】
2004064000.tif 000011
【図１０】
2004064000.tif 000012
【図１１】
2004064000.tif 000013
【図１２】
2004064000.tif 000014