(57)【要約】【課題】ポリメタルゲートを採用したＭＩＳＦＥＴの信頼度を向上させることのできる技術を提供する。【解決手段】半導体基板１上に多結晶シリコン膜７Ａｎ，７Ａｐおよび高融点金属膜７Ｂからなるゲート電極７ｎ，７ｐ、ならびにゲート電極７ｎ，７ｐの上部にキャップ絶縁膜８ａを形成した後、キャップ絶縁膜８ａの上層に窒化シリコン膜を堆積し、この窒化シリコン膜を異方的にエッチングすることによって、ゲート電極７ｎ，７ｐの側壁に、側壁長Ｌ１が２〜１０ｎｍ程度の相対的に短い保護膜９を形成する。その後、アンモニア、過酸化水素水混液を用いて半導体基板１に洗浄を施すことによって、高融点金属膜７Ｂを溶解することなくパーティクルを除去することができる。【選択図】      図５
2004363430.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に少なくとも１層の高融点金属膜を含むゲート電極、およびその上部に位置する第１絶縁膜を形成する工程と、
（ｂ）前記半導体基板上に第２絶縁膜を堆積した後、前記第２絶縁膜をエッチングして、前記ゲート電極の側壁に側壁長が相対的に短い保護膜を形成する工程と、
（ｃ）前記半導体基板に洗浄を施して、前記高融点金属膜を溶解することなくパーティクルを除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）半導体基板上に少なくとも１層の高融点金属膜を含むゲート電極、およびその上部に位置する第１絶縁膜を形成する工程と、
（ｂ）前記半導体基板上に第２絶縁膜を堆積した後、前記第２絶縁膜をエッチングして、前記ゲート電極の側壁に側壁長が２〜１０ｎｍ程度の保護膜を形成する工程と、
（ｃ）前記半導体基板に洗浄を施して、前記高融点金属膜を溶解することなくパーティクルを除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体基板上に少なくとも１層の高融点金属膜を含むゲート電極、およびその上部に位置する第１絶縁膜を形成する工程と、
（ｂ）前記半導体基板上に第２絶縁膜を堆積した後、前記第２絶縁膜をエッチングして、前記ゲート電極の側壁に側壁長が相対的に短い保護膜を形成する工程と、
（ｃ）前記半導体基板にアンモニア、過酸化水素水混液を用いた洗浄を施して、前記高融点金属膜を溶解することなくパーティクルを除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板上に少なくとも１層の高融点金属膜を含むゲート電極、およびその上部に位置する第１絶縁膜を形成する工程と、
（ｂ）前記半導体基板上に第２絶縁膜を堆積した後、前記第２絶縁膜をエッチングして、前記ゲート電極の側壁に側壁長が相対的に短い保護膜を形成する工程と、
（ｃ）前記半導体基板に洗浄を施して、前記高融点金属膜を溶解することなくパーティクルを除去する工程と、
（ｄ）前記ゲート電極の両側の前記半導体基板に不純物をイオン注入する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）半導体基板上に少なくとも１層の高融点金属膜を含むゲート電極、およびその上部に位置する第１絶縁膜を形成する工程と、
（ｂ）前記半導体基板上に第２絶縁膜を堆積した後、前記第２絶縁膜をエッチングして、前記ゲート電極の側壁に側壁長が相対的に短い保護膜を形成する工程と、
（ｃ）前記半導体基板に洗浄を施して、前記高融点金属膜を溶解することなくパーティクルを除去する工程と、
（ｄ）前記半導体基板上に第３絶縁膜を堆積した後、前記第３絶縁膜をエッチングして、前記ゲート電極の側壁に側壁長が相対的に長いサイドウォールを形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、ポリメタルゲートを備えた電界効果トランジスタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；以下、ＭＩＳＦＥＴと記す）の製造に適用して有効な技術に関する。
【０００２】
【従来の技術】
ドライエッチング工程、イオン注入工程、スパッタ・ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）成膜工程などの半導体製造工程においては、半導体ウエハに０．１μｍ程度の大きさのパーティクルが吸着しやすい。このパーティクルは、パターン欠陥、絶縁膜の耐圧不良、局所的なイオン注入不良などの半導体デバイスの特性不良を引き起こすため、通常半導体ウエハを洗浄してパーティクルを取り除いている。
【０００３】
パーティクルを除去する洗浄としては、一般にアンモニア、過酸化水素水混液を洗浄液に用いたパーティクル洗浄が採用されている。このパーティクル洗浄では、まず洗浄液を用いたエッチングによりパーティクルをリフトオフし、除去されたパーティクルと半導体ウエハの表面とを同電位にすることによって両者に反発力を持たせ、パーティクルの再付着を防いでいる（例えば、非特許文献１参照）。
【０００４】
【非特許文献１】
原央編著「ＵＬＳＩプロセス技術」培風館、１９９７年６月１０日、ｐ．１４９−１５０
【０００５】
【発明が解決しようとする課題】
ところで、半導体装置の高集積化や高速化に伴ったＭＩＳＦＥＴのゲートの低抵抗化への要求に対して、近年ゲート電極を多結晶シリコン膜と低抵抗の高融点金属膜（例えばタングステン、モリブデン）との積層膜で構成するポリメタルゲート技術が提案されている。
【０００６】
以下は、本発明者らによって検討されたポリメタルゲート技術であり、その概要は次のとおりである。
【０００７】
まず、単結晶シリコンからなる半導体基板上に熱酸化処理でゲート絶縁膜を形成した後、ゲート絶縁膜上に所望の不純物が導入された多結晶シリコン膜をＣＶＤ法で形成する。続いて多結晶シリコン膜上にタングステンからなる高融点金属膜をＣＶＤ法またはスパッタ法で形成し、さらに高融点金属膜上にキャップ絶縁膜をＣＶＤ法で形成する。
【０００８】
次に、レジストパターンをマスクとしたドライエッチングにより、この積層膜をパターニングして、高融点金属膜および多結晶シリコン膜からなるポリメタルゲートを形成する。続いてアンモニア、過酸化水素水混液を用いたパーティクル洗浄を行った後、半導体基板に不純物をイオン注入して、ソース・ドレインの一部を構成する拡張半導体領域を形成する。続いてこのポリメタルゲートの両側に絶縁膜からなるサイドウォールを形成した後、半導体基板に不純物をイオン注入して、ソース・ドレインの他の一部を構成する拡散半導体領域を形成する。
【０００９】
次に、ポリメタルゲートの上層を絶縁膜で覆い、レジストパターンをマスクとしたドライエッチングにより、この絶縁膜をパターニングして、必要部分に接続孔を形成する。その後、接続孔の内部にプラグを埋め込み、続いて配線を形成する。
【００１０】
しかしながら、上記ポリメタルゲート技術においては、以下の問題点があることを本発明者らは見いだした。
【００１１】
すなわち、ポリメタルゲートを形成した後に、アンモニア、過酸化水素水混液を用いたパーティクル洗浄を行っているが、この洗浄によってポリメタルゲートを構成する高融点金属膜が溶解するという問題が生じた。高融点金属膜の溶解を防ぐために上記パーティクル洗浄を行わないと、半導体基板上にパーティクルが付着した状態で半導体基板に不純物をイオン注入することになり、局所的な打ち込み不良が生ずる。またパーティクルがサイドウォールに覆われた場合は、その後の工程でパーティクルが外れてポリメタルゲートとプラグとの短絡不良が発生することがある。
【００１２】
本発明の目的は、ポリメタルゲートを採用したＭＩＳＦＥＴの信頼度を向上させることのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、半導体基板上に多結晶シリコン膜、高融点金属膜および第１絶縁膜を下層から順に堆積した後、この積層膜をエッチングして、多結晶シリコン膜および高融点金属膜からなるゲート電極を形成する工程と、半導体基板上に第２絶縁膜を堆積した後、第２絶縁膜をエッチングして、ゲート電極の側壁に側壁長が相対的に短い保護膜を形成する工程と、半導体基板にアンモニア、過酸化水素水混液を用いた洗浄を施して、高融点金属膜を溶解することなくパーティクルを除去する工程とを有するものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
本発明の一実施の形態であるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスの製造方法を図１〜図８に示す半導体基板の要部断面図を用いて工程順に説明する。図中、ＱｎはｎチャネルＭＩＳＦＥＴ、ＱｐはｐチャネルＭＩＳＦＥＴである。
【００１８】
まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１を準備する。次に、半導体基板１をエッチングすることにより深さ０．３５μｍ程度の素子分離溝２を形成した後、半導体基板１を約１０００℃で熱処理することによって、溝２の内壁に厚さ１０ｎｍ程度の酸化シリコン膜（図示せず）を形成する。続いて溝２の内部を含む半導体基板１上にＣＶＤ法で厚さ４５０ｎｍ程度の酸化シリコン膜３を堆積し、続いてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で溝２の上部の酸化シリコン膜３を研磨し、その表面を平坦化することにより素子分離を形成する。
【００１９】
次に、半導体基板１のｎチャネルＭＩＳＦＥＴ形成領域にｐ型不純物、例えばボロンをイオン注入し、ｐチャネルＭＩＳＦＥＴ形成領域にｎ型不純物、例えばリンをイオン注入した後、約１０００℃の熱処理で上記不純物を拡散させることによって、半導体基板１にｐ型ウェル４およびｎ型ウェル５を形成する。続いてフッ酸系の水溶液を用いて半導体基板１（ｐ型ウェル４、ｎ型ウェル５）の表面をウェット洗浄した後、約８００℃の熱酸化処理で半導体基板１の表面に厚さ６ｎｍ程度の清浄なゲート絶縁膜６を形成する。
【００２０】
次に、図２に示すように、ゲート絶縁膜６上に厚さ１００ｎｍ程度のアモルファスシリコン膜（図示せず）をＣＶＤ法で堆積した後、ｎチャネルＭＩＳＦＥＴ形成領域のアモルファスシリコン膜にｎ型不純物、例えばリンをイオン注入し、ｐチャネルＭＩＳＦＥＴ形成領域のアモルファスシリコン膜にｐ型不純物、例えばボロンをイオン注入する。
【００２１】
次に、半導体基板１に、例えば９５０℃、６０秒程度の熱処理を施して、上記アモルファスシリコン膜に導入したｎ型不純物およびｐ型不純物を活性化させ、さらにｎチャネルＭＩＳＦＥＴ形成領域のアモルファスシリコン膜をｎ型多結晶シリコン膜７Ａｎに、ｐチャネルＭＩＳＦＥＴ形成領域のアモルファスシリコン膜をｐ型多結晶シリコン膜７Ａｐに変える。
【００２２】
次に、図３に示すように、多結晶シリコン膜７Ａｎ，７Ａｐ上にスパッタ法で厚さ５０ｎｍ程度の高融点金属膜７Ｂを堆積し、さらにその上にプラズマＣＶＤ法で厚さ２５０ｎｍ程度の窒化シリコン膜８を堆積する。高融点金属膜７Ｂは、例えばタングステン、チタン、タンタル、コバルト、モリブデン、またはそれらの化合物、例えば窒化化合物、シリサイド化合物を例示することができる。なお、多結晶シリコン膜７Ａｎ，７Ａｐと高融点金属膜７Ｂとの界面に、多結晶シリコン膜７Ａｎ，７Ａｐ中に導入された不純物の拡散や多結晶シリコン膜７Ａｎ，７Ａｐと高融点金属膜７Ｂとの反応を防ぐ機能を有する反応防止膜を形成してもよい。
【００２３】
次に、図４に示すように、レジストパターンをマスクにして窒化シリコン膜８をドライエッチングすることにより、ゲート電極を形成する領域にキャップ絶縁膜８ａを形成する。続いてキャップ絶縁膜８ａ上に残存するレジストパターンを除去する。
【００２４】
次に、キャップ絶縁膜８ａをマスクにして高融点金属膜７Ｂをドライエッチングし、さらに多結晶シリコン膜７Ａｎ，７Ａｐをドライエッチングする。このドライエッチングによりｎチャネルＭＩＳＦＥＴ形成領域に高融点金属膜７Ｂおよび多結晶シリコン膜７ＡｎからなるｎチャネルＭＩＳＦＥＴＱｎのゲート電極７ｎ、ｐチャネルＭＩＳＦＥＴ形成領域に高融点金属膜７Ｂおよび多結晶シリコン膜７ＡｐからなるｐチャネルＭＩＳＦＥＴＱｐのゲート電極７ｐが形成される。
【００２５】
次に、図５に示すように、半導体基板１上にＣＶＤ法で厚さ２〜１０ｎｍ程度の窒化シリコン膜を堆積し、続いてこの窒化シリコン膜を異方的にエッチングすることによって、ゲート電極７ｎ，７ｐのそれぞれの側壁に、側壁長Ｌ１が２〜１０ｎｍ程度の相対的に短い保護膜９を形成する。
【００２６】
次に、図６に示すように、例えばアンモニア、過酸化水素水混液を用いて半導体基板１に洗浄を施し、エッチング工程において生じたパーティクルを除去する。ゲート電極７ｎ，７ｐの側壁は保護膜９によって覆われているので、アンモニア、過酸化水素水混液による高融点金属膜７Ｂの溶解を防いで、パーティクルを除去することができる。アンモニア水（２８％）と過酸化水素水（５０％）と純水との混合比として、１：５：５０を例示することができる。
【００２７】
次に、ｎ型ウェル５をレジスト膜で覆った後、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極７ｎおよび保護膜９をマスクとしてｐ型ウェル４にｎ型不純物、例えばヒ素をイオン注入し、ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレインの一部を構成する拡張半導体領域１０ｎを形成する。同様に、ｐ型ウェル４をレジスト膜で覆った後、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極７ｐおよび保護膜９をマスクとしてｎ型ウェル５にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｐチャネルＭＩＳＦＥＴＱｐのソース・ドレインの一部を構成する拡張半導体領域１０ｐを形成する。上記ｎ型不純物およびｐ型不純物をイオン注入する前にパーティクルを除去していることから、局所的なイオン注入不良を防ぐことができる。
【００２８】
次に、例えばアンモニア、過酸化水素水混液を用いて半導体基板１に洗浄を施し、イオン注入工程において生じたパーティクルを除去する。ここでもゲート電極７ｎ，７ｐの側壁は保護膜９によって覆われているので、アンモニア、過酸化水素水混液による高融点金属膜７Ｂの溶解を防いで、パーティクルを除去することができる。
【００２９】
次に、図７に示すように、半導体基板１上にＣＶＤ法で厚さ５０ｎｍ程度の窒化シリコン膜を堆積し、続いてこの窒化シリコン膜を異方性的にエッチングすることによって、ゲート電極７ｎ，７ｐの側壁に、側壁長Ｌ２が５０ｎｍ程度の相対的に長いサイドウォール１１を形成する。サイドウォール１１を形成する前にパーティクルを除去していることから、パーティクルの上にサイドウォール１１が形成されることがなく、サイドウォール１１の形状不良を防ぐことができる。
【００３０】
サイドウォール１１を形成する前にパーティクルを除去せず、パーティクルの上にサイドウォール１１が形成された場合は、このパーティクルが外れることに起因して、後の工程で形成されるプラグとゲート電極７ｎ，７ｐとの短絡不良が発生することがある。しかし本実施の形態では、サイドウォール１１を形成する前にパーティクルを除去していることから、このような短絡不良を防ぐことができる。
【００３１】
次に、例えばアンモニア、過酸化水素水混液を用いて半導体基板１に洗浄を施し、エッチング工程において生じたパーティクルを除去する。ここでは、ゲート電極７ｎ，７ｐの側壁は保護膜９およびサイドウォール１１によって覆われているので、アンモニア、過酸化水素水混液による高融点金属膜７Ｂの溶解を防いで、パーティクルを除去することができる。
【００３２】
次に、ｎ型ウェル５をレジスト膜で覆った後、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極７ｎおよびサイドウォール１１をマスクとしてｐ型ウェル４にｎ型不純物、例えばヒ素をイオン注入し、ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレインの他の一部を構成する拡散半導体領域１２ｎを形成する。同様に、ｐ型ウェル４をレジスト膜で覆った後、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極７ｐおよびサイドウォール１１をマスクとしてｎ型ウェル５にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｐチャネルＭＩＳＦＥＴＱｐのソース・ドレインの他の一部を構成する拡散半導体領域１２ｐを形成する。上記ｎ型不純物およびｐ型不純物をイオン注入する前にパーティクルを除去していることから、局所的なイオン注入不良を防ぐことができる。
【００３３】
その後、半導体基板１に熱処理を施してｎ型不純物およびｐ型不純物の活性化を行う。これにより、拡張半導体領域１０ｎおよび拡散半導体領域１２ｎからなるｎチャネルＭＩＳＦＥＴＱｎのソース・ドレインが形成され、拡張半導体領域１０ｐおよび拡散半導体領域１２ｐからなるｐチャネルＭＩＳＦＥＴＱｐのソース・ドレインが形成される。
【００３４】
次に、半導体基板１上にスパッタ法で厚さ８ｎｍ程度のコバルト膜および厚さ１０ｎｍ程度の窒化チタン膜を順次堆積する。続いて半導体基板１に約５００℃の熱処理を施して拡散半導体領域１２ｎ，１２ｐの表面に選択的にシリサイド層１３を形成する。ここで上記窒化チタン膜はコバルト膜の拡散防止膜として機能する。この後、未反応のコバルトおよび窒化チタン膜をウェットエッチングで除去し、次いでシリサイド層１３の低抵抗化のため７５０℃程度の熱処理を半導体基板１に施す。
【００３５】
次に、図８に示すように、半導体基板１上にＣＶＤ法で絶縁膜を堆積した後、この絶縁膜をＣＭＰ法で研磨することにより、その表面が平坦化された層間絶縁膜１４を形成する。続いてレジストパターンをマスクとしたエッチングによって層間絶縁膜１４に接続孔１５を形成する。この接続孔１５は、拡散半導体領域１２ｎ，１２ｐの表面に設けられたシリサイド層１３上などの必要部分に形成する。続いて層間絶縁膜１４上に残存するレジストパターンを除去した後、接続孔１５の内部を含む半導体基板１の全面に、バリア膜、例えばチタン膜または窒化チタン膜をＣＶＤ法で堆積し、さらにタングステン膜をＣＶＤ法で堆積する。続いて接続孔１５以外の領域のバリア膜およびタングステン膜をＣＭＰ法により除去して接続孔１５の内部にプラグ１６を形成する。
【００３６】
次に、半導体基板１上に金属膜、例えばタングステン膜を形成した後、レジストパターンをマスクとしたエッチングによってタングステン膜を加工し、配線１７を形成する。上記金属膜は、例えばＣＶＤ法またはスパッタ法により堆積できる。なお配線１７は、絶縁膜に溝を形成し、その溝の内部に金属膜を埋め込む、いわゆるダマシン法で形成することもできる。
【００３７】
その後、配線１７上に残存するレジストパターンを除去し、さらにパッシベーション膜で半導体基板１の全面を覆うことにより、本実施の形態のＣＭＯＳデバイスが略完成する。
【００３８】
なお、本実施の形態では、ゲート電極７ｎ，７ｐの上部に設けられたキャップ絶縁膜８ａを窒化シリコン膜８で構成したが、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｌｙ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ；Ｓｉ（ＯＣ２Ｈ５）４）およびオゾン（Ｏ３）をソースガスに用いたプラズマＣＶＤ法で堆積されたＴＥＯＳ酸化膜とＣＶＤ法で堆積された窒化シリコン膜との積層で構成してもよい。窒化シリコン膜は相対的に応力が大きいため、キャップ絶縁膜８ａに剥離等が生ずることが懸念されるが、積層膜とすることで内部応力を緩和してキャップ絶縁膜８ａの剥離を防ぐことができる。
【００３９】
このように、本実施の形態によれば、ゲート電極７ｎ，７ｐの側壁に側壁長Ｌ１が相対的に短い保護膜を９を形成した後、アンモニア、過酸化水素水混液を用いた洗浄を行うことにより、ゲート電極７ｎ，７ｐを構成する高融点金属膜７Ｂの溶解を防いで、パーティクルを除去することができる。これにより、パーティクルを除去した状態で半導体基板１に不純物をイオン注入することができるので、拡張半導体領域１０ｎ，１０ｐまたは拡散半導体領域１２ｎ，１２ｐを形成する際の局所的な打ち込み不良を防ぐことができる。またパーティクルがサイドウォール１１に覆われることがないので、パーティクルが外れることによるゲート電極７ｎ，７ｐとプラグ１６との短絡不良を防ぐことができる。
【００４０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４１】
例えば、前記実施の形態では、ＣＭＯＳデバイスを例に説明したが、シリコン膜と高融点金属膜とからなるポリメタルゲート電極を有する半導体装置、または高融点金属膜からなるメタルゲート電極を有する半導体装置などに広く適用することができる。
【００４２】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００４３】
ポリメタルゲートを構成する高融点金属膜を溶解することなく、半導体基板を洗浄してパーティクルを除去することができるので、ポリメタルゲートを採用したＭＩＳＦＥＴの信頼度を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１  半導体基板
２  溝
３  酸化シリコン膜
４  ｐ型ウェル
５  ｎ型ウェル
６  ゲート絶縁膜
７ｎ  ゲート電極
７ｐ  ゲート電極
７Ａｎ  ｎ型多結晶シリコン膜
７Ａｐ  ｐ型多結晶シリコン膜
７Ｂ  高融点金属膜
８  窒化シリコン膜
８ａ  キャップ絶縁膜
９  保護膜
１０ｎ  拡張半導体領域
１０ｐ  拡張半導体領域
１１  サイドウォール
１２ｎ  拡散半導体領域
１２ｐ  拡散半導体領域
１３  シリサイド層
１４  層間絶縁膜
１５  接続孔
１６  プラグ
１７  配線
Ｑｎ  ｎチャネルＭＩＳＦＥＴ
Ｑｐ  ｐチャネルＭＩＳＦＥＴ
Ｌ１  側壁長
Ｌ２  側壁長
【図１】
2004363430.tif 000003
【図２】
2004363430.tif 000004
【図３】
2004363430.tif 000005
【図４】
2004363430.tif 000006
【図５】
2004363430.tif 000007
【図６】
2004363430.tif 000008
【図７】
2004363430.tif 000009
【図８】
2004363430.tif 000010