(57)【要約】　　　（修正有）【課題】放射ノイズによる影響を考慮する必要のないトポロジーを有し、高周波においても安定に動作するメモリシステムを提供する。【解決手段】複数のモジュール５１、５２に、それぞれ複数のＤＲＡＭ５６を設け、各ＤＲＡＭ５６とメモリコントローラ（ＭＣ）とをデータ配線及びクロック配線によって接続した構成を有するメモリシステムにおいて、クロック配線は、各モジュール５１、５２毎に、専用となるようなトポロジーを備え、他方、データ配線は、各モジュール５１、５２上の対応するＤＲＡＭ５６を接続するトポロジーを備えている。また、コマンド・アドレス配線も、クロック配線と同様なトポロジーを有している。この場合、データ配線を通して与えられるデータ信号と、クロック配線／コマンド・アドレス配線を通して与えられるクロック／コマンド・アドレス信号とは、異なるタイミングでＤＲＡＭ５６及びＭＣにおいて送受されるから、タイミングを整合する回路をＤＲＡＭ５６及びＭＣに設ける。【選択図】　　　図１
2004021409.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイス及び当該メモリデバイスを制御するメモリコントローラとを備えたメモリシステムにおいて、前記メモリコントローラは、コマンド・アドレス信号をクロック信号に整合して前記メモリデバイスに出力し、更に、データ信号をも出力する手段を備え、前記メモリデバイスは、前記コマンド・アドレス信号を受信し、前記データ信号に基づいて内部コマンド・アドレス信号として生成する手段を有していることを特徴とするメモリシステム。
【請求項２】
コマンド・アドレス信号を共通に受信して動作する複数のメモリデバイス及びこれらメモリデバイスを制御するメモリコントローラとを含むメモリシステムにおいて、前記複数のメモリデバイスは、それぞれ、全て同一に対応づけられたデータ信号を受信する手段と、前記データ信号のタイミングに基づいて、内部コマンド・アドレスを生成する手段を備えていることを特徴とするメモリシステム。
【請求項３】
請求項１又は２において、前記メモリコントローラは、前記データ信号のタイミングを与えるために、システム初期化時に、擬似クロック信号をデータ信号線に出力する手段を備え、前記メモリデバイスは、前記擬似クロック信号を受信すると、内部で当該擬似クロック信号をソースにして、前記データ信号の位相を有する内部クロックを生成する手段を備え、これにより、前記メモリデバイス内部にデータ信号のタイミングが保持されることを特徴とするメモリシステム。
【請求項４】
請求項１乃至３のいずれかにおいて、前記メモリデバイスは、内部において前記メモリコントローラから与えられるクロック信号を分周して位相をずらした第１の多相クロックを生成する手段と、前記データ信号の位相を有する前記メモリデバイスの内部クロックを生成する手段と、前記内部クロックを前記クロック信号と同じ周期で分周して位相をずらした第２の多相クロックを生成する手段と、前記第１及び第２の多相クロックを１つづつ対応づけることによりデータ信号位相の内部コマンド・アドレス信号を生成する手段とを備えていることを特徴とするメモリシステム。
【請求項５】
請求項１において，前記メモリコントローラは、前記コマンド・アドレス信号とデータ信号をそれぞれ分周した第１及び第２の擬似分周クロックを生成する手段を備え、前記メモリデバイスは、第１及び第２の擬似分周クロックを比較識別し、対応付ける手段とを有していることを特徴とするメモリシステム。
【請求項６】
請求項３において、前記メモリコントローラは、初期化時の擬似クロック信号を分周クロックとして出力する手段を備え、前記メモリデバイスは、受信されたコマンド・アドレス信号から得られる受信クロックと前記分周クロックとを比較識別し、前記分周クロックと前記受信クロックとを対応づける手段を備えていることを特徴とするメモリシステム。
【請求項７】
請求項１又は２において、前記メモリコントローラは、データ信号を周波数分周することによって得られた擬似クロック信号、及び、同様に、データ信号を周波数分周することによって、データ信号のタイミングを生成するクロック信号を出力する手段とを備え、前記メモリデバイスは、内部においてそれぞれの分周クロックから位相をずらした多相クロックを生成する手段と、多相クロックを対応づけることにより、データ信号位相の内部コマンド・アドレス信号を生成する手段を有していることを特徴とするメモリシステム。
【請求項８】
請求項７において、前記メモリデバイスは、上記内部データ位相クロックのタイミングで前記メモリコントローラに対してデータ信号を送信する手段を有していることを特徴とするメモリシステム。
【請求項９】
請求項８において、上記メモリデバイスの内部データ位相クロックのタイミングで生成された擬似分周クロックを受信したメモリコントローラは、前記擬似分周クロックに基づいて、データ信号の識別タイミングを生成する手段を備えていることを特徴とするメモリシステム。
【請求項１０】
請求項１乃至９のいずれかにおいて、前記メモリデバイスは、ＤＲＡＭであることを特徴とするメモリシステム。
【請求項１１】
データ信号線に擬似クロック信号を発生するメモリコントローラと、該擬似クロック信号からクロック再生回路によりデータ信号のクロック信号に対する位相を保持するようにしたデバイスを含むメモリシステムであって、前記メモリコントローラは、前記位相保持後、周期的にサンプリングクロックを発生する手段を備え、他方、前記デバイスは、前記位相保持後、前記サンプリングクロックにしたがって、以降のデータ信号の位相を調整する位相調整手段を備えていることを特徴とするメモリシステム。
【請求項１２】
請求項１１において、前記メモリコントローラは、位相保持後、データ信号のクロック周波数を落とすと共に、サンプリング頻度も同様に低下させ、前記デバイスの位相調整手段は、位相保持後、前記サンプリングクロックにしたがって、以降のデータ位相の調整を行う手段を備え、これによって、通常のデータ伝達はサンプリングクロックの発生する間に行われるようにしたことを特徴とするメモリシステム。
【請求項１３】
データ信号線に擬似クロック信号を発生するメモリコントローラと、該擬似クロック信号からクロック再生回路によりデータ信号のクロック信号に対する位相を保持するようにしたデバイスを含むメモリシステムであって、前記メモリコントローラは、位相保持後、データ信号のクロック発生頻度を周期的に落とし、また、前記デバイスのクロック再生回路におけるサンプリング頻度も同様におとして以降のデータ位相の調整を行うようにし、通常のデータ伝達はサンプリングクロックの発生する間に行われるようにしたことを特徴とするメモリシステム。
【請求項１４】
請求項１１乃至１３のいずれかにおいて、保持後のクロックとして、周期的に１クロックないし複数のクロックを発生させる手段を有していることを特徴とするメモリシステム。
【請求項１５】
請求項１１乃至１４のいずれかにおいて、データ信号の双方向の伝達の際に、前記サンプリングクロックの送受方式を適用したことを特徴とするメモリシステム。
【請求項１６】
請求項１１乃至１５のいずれかにおいて、初期位相保持用のデータ線と保持後のサンプリング用のデータ線を異なることを特徴とするメモリシステム。
【請求項１７】
データ信号線に擬似クロック信号が伝達され、その信号からクロック同期再生回路によりデータ信号のクロック信号に対する位相を保持するようにしたデバイスを含むメモリシステムにおいて、位相保持後には専用のサンプリング用データ線に周波数をおとした擬似クロック信号が伝達され、デバイス内ではこの信号を参照して、またクロック同期再生回路におけるサンプリング頻度も同様におとして以降のデータ位相の調整を行うようしたことを特徴とするメモリシステム。
【請求項１８】
データ信号線に擬似クロック信号が伝達され、その信号からクロック同期再生回路によりデータ信号のクロック信号に対する位相を保持するようにしたデバイスを含むメモリシステムにおいて、位相保持後には専用のサンプリング用データ線にクロック発生頻度を周期的におとした擬似クロック信号が伝達され、デバイス内ではこの信号を参照して、またクロック同期再生回路におけるサンプリング頻度も同様におとして以降のデータ位相の調整を行うことを特徴とするメモリシステム。
【請求項１９】
請求項１８において、保持後のクロックは周期的に１クロックないし複数のクロックを発生させることを特徴とするメモリシステム。
【請求項２０】
請求項１７乃至１９のいずれかにおいて、データ信号の双方向の伝達に、サンプリング用データ線を用いた擬似クロック信号の送受方式が適用されることを特徴とするメモリシステム。
【請求項２１】
請求項１１〜２０のいずれかにおいて、双方向のサンプリングクロックおよび他ランクのサンプリングクロックは同一の信号線上で、一定の間隔を空けて伝達されるようにしたことを特徴とするメモリシステム。
【請求項２２】
メモリデバイス及び当該メモリデバイスを制御するメモリコントローラとを備えたメモリシステムに使用される制御方法において、前記メモリコントローラからコマンド・アドレス信号をクロック信号に整合して前記メモリデバイスに出力すると共に、データ信号をも出力する段階と、前記コマンド・アドレス信号を受信し、受信したデータ信号に基づいて内部コマンド・アドレス信号として前記デバイス内で生成する段階とを有していることを特徴とするメモリシステムの制御方法。
【請求項２３】
コマンド・アドレス信号を共通に受信して動作する複数のメモリデバイス及びこれらメモリデバイスを制御するメモリコントローラとを含むメモリシステムの制御方法において、前記複数のメモリデバイスは、それぞれ、全て同一に対応づけられたデータ信号を受信する段階と、前記データ信号に基づいて内部コマンド・アドレスを生成する段階を実行することを特徴とするメモリシステムの制御方法。
【請求項２４】
請求項２２又は２３において、前記データ信号のタイミングを与えるために、システム初期化時に、擬似クロック信号をデータ信号線に前記メモリコントローラから出力する段階と、前記擬似クロック信号を前記メモリデバイスで受信すると、内部で当該擬似クロック信号をソースにして、前記データ信号の位相に基づいて、内部クロックを生成する段階とを備え、これにより、前記メモリデバイス内部にデータ信号のタイミングが保持されることを特徴とするメモリシステムの制御方法。
【請求項２５】
請求項２２乃至２４のいずれかにおいて、前記メモリコントローラから与えられるクロック信号を分周して位相をずらした第１の多相クロックを生成する段階と、前記データ信号の位相を有する前記メモリデバイスの内部クロックを生成する段階と、前記内部クロックを前記クロック信号と同じ周期で分周して位相をずらした第２の多相クロックを生成する段階と、前記第１及び第２の多相クロックを１つづつ対応づけることによりデータ信号位相の内部コマンド・アドレス信号を生成する段階とを前記メモリデバイスの内部で実行することを特徴とするメモリシステムの制御方法。
【請求項２６】
請求項２５において，前記メモリコントローラは、前記コマンド・アドレス信号と前記データ信号とを分周した第１及び第２の分周クロックを生成する段階を備え、前記メモリデバイスは、第１及び第２の分周クロックを比較識別し、対応付ける段階を有していることを特徴とするメモリシステムの制御方法。
【請求項２７】
請求項２４において、初期化時の擬似クロック信号を分周クロックとして前記メモリコントローラから出力する段階と、受信されたコマンド・アドレス信号から得られる受信クロックと前記分周クロックとを比較識別し、前記分周クロックと前記受信クロックとを前記メモリデバイスにおいて対応づける段階とを備えていることを特徴とするメモリシステムの制御方法。
【請求項２８】
請求項２２又は２３において、データ信号の伝送周波数を分周した擬似クロック信号を前記メモリコントローラから出力する段階と、データ信号のタイミングを生成するクロック信号をデータ信号の伝送周波数を分周したクロック信号として前記メモリコントローラから出力する段階と、前記メモリデバイスの内部において、擬似クロック信号及びクロック信号からそれぞれ位相をずらした多相クロックを生成する段階と、前記メモリデバイス内で多相クロックを対応づけることにより、データ信号位相の内部コマンド・アドレス信号を生成する段階を有していることを特徴とするメモリシステムの制御方法。
【請求項２９】
請求項２８において、上記内部データ位相クロックのタイミングで前記メモリコントローラに対して前記メモリデバイスからデータ信号を送信する段階を有していることを特徴とするメモリシステムの制御方法。
【請求項３０】
請求項２９において、上記メモリデバイスの内部データ位相クロックのタイミングで生成された擬似分周クロックをメモリコントローラにおいて受信する段階と、前記擬似分周クロックに基づいて、データ信号の識別タイミングを生成する段階を備えていることを特徴とするメモリシステムの制御方法。
【請求項３１】
データ信号線に擬似クロック信号が伝達され、該擬似クロック信号からクロック再生回路によりデータ信号のクロック信号に対する位相を保持するようにしたデバイスを含むメモリシステムの制御方法において、前記位相保持後、周期的にサンプリングクロックを発生して、以降のデータ信号の位相を前記デバイスにおいて調整する段階を備えていることを特徴とするメモリシステムの制御方法。
【請求項３２】
データ配線とクロック配線とによって互いに接続されたデバイスと当該デバイスを制御するコントローラとを備えたシステムにおいて、前記データ配線のトポロジーは、前記クロック配線のトポロジーと異なっていることを特徴とするシステム。
【請求項３３】
請求項３２において、前記デバイスと前記コントローラとは、更に、コマンド・アドレス配線とによって接続されており、該コマンド・アドレス配線は、前記クロック配線と同じトポロジーであることを特徴とするシステム。
【請求項３４】
請求項３２又は３３において、前記データ配線のトポロジーは、前記クロック配線／前記コマンド・アドレス配線のトポロジーに比較して、前記デバイスと前記コントローラとの間の距離が短くなるようなトポロジーであることを特徴とするシステム。
【請求項３５】
請求項３２乃至３４のいずれかにおいて、前記デバイスは、複数のモジュールにそれぞれ搭載されたＤＲＡＭによって構成され、前記各モジュール上のＤＲＡＭには、個別に設けられた前記クロック配線／前記コマンド・アドレス配線が配線されており、他方、前記各モジュール上の互いに対応するＤＲＡＭには、共通の前記データ配線に接続されていることを特徴とするシステム。
【請求項３６】
請求項３４において、前記クロック配線／前記コマンド・アドレス配線は、各モジュール近端部から、遠端部まで延び、各モジュール上のＤＲＡＭは、当該クロック配線／前記コマンド・アドレス配線に接続されていることを特徴とするシステム。
【請求項３７】
請求項３４において、前記クロック配線／前記コマンド・アドレス配線は、前記各モジュールの中央領域で、２つに分岐された形で前記各モジュール上のＤＲＡＭに接続されていることを特徴とするシステム。
【請求項３８】
請求項３４において、前記デバイスは、複数のモジュール内に設けられ、同時に読出及び書込の対象となるランク分けされたＤＲＡＭを備え、前記データ配線は複数のランクにおける対応するＤＲＡＭに接続されると共に、各ランクのＤＲＡＭには、共通のクロック配線・アドレス配線が施されていることを特徴とするシステム。
【請求項３９】
請求項３５〜３８のいずれかにおいて、前記コントローラ及び前記各ＤＲＡＭは、前記データ配線上に出力されるデータ信号のタイミングと、前記クロック配線／前記コマンド・アドレス配線に出力されるクロック信号／コマンドとのタイミングとを整合させるコントローラ側整合手段及びＤＲＡＭ側整合手段をそれぞれ備えていることを特徴とするシステム。
【請求項４０】
請求項３９において、前記コントローラ側整合手段は、前記データ配線上に、前記データ配線上に、連続反転データ信号を擬似クロック信号として出力する手段と、前記クロック配線にクロック信号を出力する手段と、前記コマンド・アドレス配線に前記クロック信号に整合させてコマンドを出力する手段とを有し、他方、ＤＲＡＭ側整合手段は、前記データ配線を介して与えられる前記擬似クロック信号に応じて、当該ＤＲＡＭ内部のデータクロックを生成する内部データクロック生成手段と、前記クロック配線上のクロック信号に整合して送信されて来るコマンドを前記クロック信号のタイミングから前記ＤＲＡＭ内部のデータクロックに乗せ換える手段とを有していることを特徴とするシステム。
【請求項４１】
請求項４０において、前記メモリコントローラは、更に、前記擬似クロック信号を用いて、前記デバイス及びメモリコントローラにおける位相が保持された後、周期的にサンプリングクロックを発生するサンプリングクロック発生手段を備え、他方、前記デバイスは、前記位相保持後、前記サンプリングクロックにしたがって、以降のデータ信号の位相を調整する位相調整手段を備えていることを特徴とするシステム。
【請求項４２】
請求項４１において、前記サンプリングクロック発生手段は、データ信号のクロック発生頻度及びクロック周波数のいずれかを低下させることによって前記サンプリングクロックを生成する手段、前記サンプリングクロックを前記データ配線に出力する手段とを有していることを特徴とするシステム。
【請求項４３】
請求項４１において、前記サンプリングクロック発生手段は、データ信号のクロック発生頻度及びクロック周波数のいずれかを低下させることによって前記サンプリングクロックを生成する手段、前記サンプリングクロックをサンプリング専用のデータ配線に出力する手段とを有していることを特徴とするシステム。
【請求項４４】
請求項４２又は４３において、前記サンプリングクロックを伝送する前記データ配線は複数のデバイスにより共通に使用されることを特徴とするシステム。
【請求項４５】
請求項４２又は４３において、前記サンプリングクロックを伝送する前記データ線は、前記メモリコントローラと前記デバイスとの間の双方向伝送に使用されることを特徴とするシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ等の半導体メモリを含むメモリシステム及びその制御方法に関する。
【０００２】
【従来の技術】
この種のメモリシステムとして、特開２００１−２５６７７２号公報（以下、引用例１と呼ぶ）に記載されたものがある。引用例１では、メモリコントローラＭＣから各モジュールに供給されたクロック信号は、モジュール上のＰＬＬ回路で再生およびバッファリングされてモジュール上の各ＤＲＡＭに分配される。一方、アドレス及びコマンド信号は各モジュール上のバッファでバッファされて各ＤＲＡＭに分配され、更に、データ信号はＭＣより各モジュールのＤＲＡＭに並列に供給される。
【０００３】
引用例１では、各モジュール上のデータ配線が、マザーボード上のデータバスに対して分岐を構成しないトポロジーが示されており、これにより、信号の動作周波数をあげることが可能である。
【０００４】
【発明が解決しようとする課題】
しかしながら、引用例１は、モジュール上の配線構造を開示しているだけで、アドレスコマンド信号及びデータ信号のタイミングと、クロック信号とを同期させることについて、全く記載していない。このため、引用例１から、アドレスコマンド信号、データ信号、及びクロック信号のタイミング関係、並びに、そのタイミング関係を利用して、アドレスコマンド信号及びデータ信号をＤＲＡＭとの間で送受信する具体的な構成を類推することはできない。
【０００５】
特に、高周波でメモリシステムを動作させるためには単純な信号品質の改善だけでなく信号送受信時のクロック同期化をタイミングロスなく行うことが重要な問題である。引用例１の場合、アドレス信号、コマンド信号とクロック信号はともにモジュール上でバッファリングされているため、ＤＲＡＭ端での信号タイミングはそれぞれのバッファするデバイス特性に依存して、タイミングのミスマッチが生じる。また、データ信号とクロック信号は信号配線のトポロジーが全く異なり、その結果、信号タイミングも異なるため、ＤＲＡＭ内でいかにデータ信号をクロック信号に整合させて送受信させるかが大きな問題となる。
【０００６】
更に、本発明者は先に特願２００１―２３６７５９号（以下、引用例２と呼ぶ）を出願した。引用例２には、図５９に示されたメモリシステムが記載されており、図示されているように、データ信号を送受するデータ配線１０２１、１０２２、１０２３、１０２４の束ごとに、当該データ配線１０２１、１０２２、１０２３、１０２４の束に対応したクロック信号用配線１０３１、１０３２、１０３３、１０３４がメモリコントローラＭＣから各モジュール上のＤＲＡＭに接続される構成が示されている。この構成では、データ信号に関する限りこのクロック信号にタイミングを整合させることで受送信時の問題はない。
【０００７】
しかしながら、システム上にデータ信号の束ごとに、クロック信号を生成する必要があり、データ信号の束が多くなると、クロック信号も多くなり、データ信号及びクロック信号の周波数が高周波になると、放射ノイズの問題が生じる恐れがある。
【０００８】
更に、図５９に示されたメモリシステムでは、コマンド信号及びアドレス信号（以下、総称して、コマンド・アドレス信号と呼ぶ）は各モジュールでバッファリングされていないが、分岐を有する配線構成となっているため高周波で動作させることは困難である。また、引用例２には、各モジュールにバッファを設け、当該バッファによりコマンド・アドレス信号をバッファリングする構成も明らかにされているが、クロック信号をデータ信号の束ごとに増加させる必要があるため、前述したように、高周波における放射ノイズの発生は避けられないものと考えられる。
【０００９】
本発明の目的は、高周波においても安定に動作するメモリシステムを提供することである。
【００１０】
本発明の他の目的は、放射ノイズによる影響を考慮する必要の無いトポロジーを有するメモリシステムを提供することである。
【００１１】
本発明の更に他の目的は、データ信号と、コマンド・アドレス信号との配線トポロジーを変化させたメモリシステムを提供することである。
【００１２】
本発明の他の目的は、前述したトポロジーに適したデータ信号及びコマンド・アドレス信号の送受方法を提供することである。
【００１３】
【課題を解決するための手段】
本発明の第１の態様によれば、メモリデバイス及び当該メモリデバイスを制御するメモリコントローラとを備えたメモリシステムにおいて、前記メモリコントローラは、コマンド・アドレス信号をクロック信号に整合して前記メモリデバイスに出力し、更に、データ信号をも出力する手段を備え、前記メモリデバイスは、前記コマンド・アドレス信号を受信し、前記データ信号に基づいて内部コマンド・アドレス信号として生成する手段を有していることを特徴とするメモリシステムが得られる。
【００１４】
本発明の第２の態様によれば、コマンド・アドレス信号を共通に受信して動作する複数のメモリデバイス及びこれらメモリデバイスを制御するメモリコントローラとを含むメモリシステムにおいて、前記複数のメモリデバイスは、それぞれ、全て同一に対応づけられたデータ信号を受信する手段と、前記データ信号のタイミングに基づいて、内部コマンド・アドレスを生成する手段を備えていることを特徴とするメモリシステムが得られる。
【００１５】
本発明の第３の態様によれば、第１又は第２の態様において、前記メモリコントローラは、前記データ信号のタイミングを与えるために、システム初期化時に、擬似クロック信号をデータ信号線に出力する手段を備え、前記メモリデバイスは、前記擬似クロック信号を受信すると、内部で当該擬似クロック信号をソースにして、前記データ信号の位相を有する内部クロックを生成する手段を備え、これにより、前記メモリデバイス内部にデータ信号のタイミングが保持されることを特徴とするメモリシステムが得られる。
【００１６】
本発明の第４の態様によれば、第１乃至第３の態様のいずれかにおいて、前記メモリデバイスは、内部において前記メモリコントローラから与えられるクロック信号を分周して位相をずらした第１の多相クロックを生成する手段と、前記データ信号の位相を有する前記メモリデバイスの内部クロックを生成する手段と、前記内部クロックを前記クロック信号と同じ周期で分周して位相をずらした第２の多相クロックを生成する手段と、前記第１及び第２の多相クロックを１つづつ対応づけることによりデータ信号位相の内部コマンド・アドレス信号を生成する手段とを備えていることを特徴とするメモリシステムが得られる。
【００１７】
本発明の第５の態様によれば、第１の態様において，前記メモリコントローラは、前記コマンド・アドレス信号と前記データ信号とを分周した第１及び第２の擬似分周クロックを生成する手段を備え、前記メモリデバイスは、第１及び第２の擬似分周クロックを比較識別し、対応付ける手段とを有していることを特徴とするメモリシステムが得られる。
【００１８】
本発明の第６の態様によれば、第３の態様において、前記メモリコントローラは、初期化時の擬似クロック信号を分周クロックとして出力する手段を備え、前記メモリデバイスは、受信されたコマンド・アドレス信号から得られる受信クロックと前記分周クロックとを比較識別し、前記分周クロックと前記受信クロックとを対応づける手段を備えていることを特徴とするメモリシステムが得られる。
【００１９】
本発明の第７の態様によれば、第１又は第２の態様において、前記メモリコントローラは、データ信号を周波数分周することによって得られた擬似クロック信号、及び、同様に、データ信号を周波数分周することによって、データ信号のタイミングを生成するクロック信号を出力する手段とを備え、前記メモリデバイスは、内部においてそれぞれの分周クロックから位相をずらした多相クロックを生成する手段と、多相クロックを対応づけることにより、データ信号位相の内部コマンド・アドレス信号を生成する手段を有していることを特徴とするメモリシステムが得られる。
【００２０】
本発明の第８の態様によれば、第７の態様において、前記メモリデバイスは、上記内部データ位相クロックのタイミングで前記メモリコントローラに対してデータ信号を送信する手段を有していることを特徴とするメモリシステムが得られる。
【００２１】
本発明の第９の態様によれば、第８の態様において、上記メモリデバイスの内部データ位相クロックのタイミングで生成された擬似分周クロックを受信したメモリコントローラは、前記擬似分周クロックに基づいて、データ信号の識別タイミングを生成する手段を備えていることを特徴とするメモリシステムが得られる。
【００２２】
本発明の第１０の態様によれば、第１乃至第９の態様のいずれかにおいて、前記メモリデバイスは、ＤＲＡＭであることを特徴とするメモリシステムが得られる。
【００２３】
本発明の第１１の態様によれば、データ信号線に擬似クロック信号を発生するメモリコントローラと、該擬似クロック信号からクロック再生回路によりデータ信号のクロック信号に対する位相を保持するようにしたデバイスを含むメモリシステムであって、前記メモリコントローラは、前記位相保持後、周期的にサンプリングクロックを発生する手段を備え、他方、前記デバイスは、前記位相保持後、前記サンプリングクロックにしたがって、以降のデータ信号の位相を調整する位相調整手段を備えていることを特徴とするメモリシステムが得られる。
【００２４】
本発明の第１２の態様によれば、第１１の態様において、前記メモリコントローラは、位相保持後、データ信号のクロック周波数を落とすと共に、サンプリング頻度も同様に低下させ、前記デバイスの位相調整手段は、位相保持後、前記サンプリングクロックにしたがって、以降のデータ位相の調整を行う手段を備え、これによって、通常のデータ伝達はサンプリングクロックの発生する間に行われるようにしたことを特徴とするメモリシステムが得られる。
【００２５】
本発明の第１３の態様によれば、データ信号線に擬似クロック信号を発生するメモリコントローラと、該擬似クロック信号からクロック再生回路によりデータ信号のクロック信号に対する位相を保持するようにしたデバイスを含むメモリシステムであって、前記メモリコントローラは、位相保持後、データ信号のクロック発生頻度を周期的に落とし、また、前記デバイスのクロック再生回路におけるサンプリング頻度も同様におとして以降のデータ位相の調整を行うようにし、通常のデータ伝達はサンプリングクロックの発生する間に行われるようにしたことを特徴とするメモリシステムが得られる。
【００２６】
本発明の第１４の態様によれば、第１１乃至１３の態様のいずれかにおいて、保持後のクロックとして、周期的に１クロックないし複数のクロックを発生させる手段を有していることを特徴とするメモリシステムが得られる。
【００２７】
本発明の第１５の態様によれば、第１１乃至１４の態様のいずれかにおいて、データ信号の双方向の伝達の際に、前記サンプリングクロックの送受方式を適用したことを特徴とするメモリシステムが得られる。
【００２８】
本発明の第１６の態様によれば、第１１乃至１５の態様のいずれかにおいて、初期位相保持用のデータ線と保持後のサンプリング用のデータ線を異なることを特徴とするメモリシステムが得られる。
【００２９】
本発明の第１７の態様によれば、　データ信号線に擬似クロック信号が伝達され、その信号からクロック同期再生回路によりデータ信号のクロック信号に対する位相を保持するようにしたデバイスを含むメモリシステムにおいて、位相保持後には専用のサンプリング用データ線に周波数をおとした擬似クロック信号が伝達され、デバイス内ではこの信号を参照して、またクロック同期再生回路におけるサンプリング頻度も同様におとして以降のデータ位相の調整を行うようしたことを特徴とするメモリシステムが得られる。
【００３０】
本発明の第１８の態様によれば、データ信号線に擬似クロック信号が伝達され、その信号からクロック同期再生回路によりデータ信号のクロック信号に対する位相を保持するようにしたデバイスを含むメモリシステムにおいて、位相保持後には専用のサンプリング用データ線にクロック発生頻度を周期的におとした擬似クロック信号が伝達され、デバイス内ではこの信号を参照して、またクロック同期再生回路におけるサンプリング頻度も同様におとして以降のデータ位相の調整を行うことを特徴とするメモリシステムが得られる。
【００３１】
本発明の第１９の態様によれば、第１８の態様において、保持後のクロックは周期的に１クロックないし複数のクロックを発生させることを特徴とするメモリシステムが得られる。
【００３２】
本発明の第２０の態様によれば、第１７乃至１９の態様のいずれかにおいて、データ信号の双方向の伝達に、サンプリング用データ線を用いた擬似クロック信号の送受方式が適用されることを特徴とするメモリシステムが得られる。
【００３３】
本発明の第２１の態様によれば、第１１〜２０の態様のいずれかにおいて、双方向のサンプリングクロックおよび他ランクのサンプリングクロックは同一の信号線上で、一定の間隔を空けて伝達されるようにしたことを特徴とするメモリシステムが得られる。
【００３４】
本発明の第２２の態様によれば、メモリデバイス及び当該メモリデバイスを制御するメモリコントローラとを備えたメモリシステムに使用される制御方法において、前記メモリコントローラからコマンド・アドレス信号をクロック信号に整合して前記メモリデバイスに出力すると共に、データ信号をも出力する段階と、前記コマンド・アドレス信号を受信し、受信したデータ信号に基づいて内部コマンド・アドレス信号として前記デバイス内で生成する段階とを有していることを特徴とするメモリシステムの制御方法が得られる。
【００３５】
本発明の第２３の態様によれば、コマンド・アドレス信号を共通に受信して動作する複数のメモリデバイス及びこれらメモリデバイスを制御するメモリコントローラとを含むメモリシステムの制御方法において、前記複数のメモリデバイスは、それぞれ、全て同一に対応づけられたデータ信号を受信する段階と、前記データ信号の位相に基づいて内部コマンド・アドレスを生成する段階を実行することを特徴とするメモリシステムの制御方法が得られる。
【００３６】
本発明の第２４の態様によれば、第２２又は２３の態様において、前記データ信号のタイミングを与えるために、システム初期化時に、擬似クロック信号をデータ信号線に前記メモリコントローラから出力する段階と、前記擬似クロック信号を前記メモリデバイスで受信すると、内部で当該擬似クロック信号をソースにして、前記データ信号に基づいて内部クロックを生成する段階とを備え、これにより、前記メモリデバイス内部にデータ信号のタイミングが保持されることを特徴とするメモリシステムの制御方法が得られる。
【００３７】
本発明の第２５の態様によれば、第２２乃至２４の態様のいずれかにおいて、内部において前記メモリコントローラから与えられるクロック信号を分周して位相をずらした第１の多相クロックを生成する段階と、前記データ信号の位相を有する前記メモリデバイスの内部クロックを生成する段階と、前記内部クロックを前記クロック信号と同じ周期で分周して位相をずらした第２の多相クロックを生成する段階と、前記第１及び第２の多相クロックを１つづつ対応づけることによりデータ信号位相の内部コマンド・アドレス信号を生成する段階とを前記メモリデバイスで実行することを特徴とするメモリシステムの制御方法が得られる。
【００３８】
本発明の第２６の態様によれば、第２５の態様において，前記メモリコントローラは、前記コマンド・アドレス信号と前記データ信号とを分周した第１及び第２の擬似分周クロックを生成する段階を備え、前記メモリデバイスは、第１及び第２の擬似分周クロックを比較識別し、対応付ける段階を有していることを特徴とするメモリシステムの制御方法が得られる。
【００３９】
本発明の第２７の態様によれば、第２４の態様において、初期化時の擬似クロック信号を分周クロックとして前記メモリコントローラから出力する段階と、受信されたコマンド・アドレス信号から得られる受信クロックと前記分周クロックとを比較識別し、前記分周クロックと前記受信クロックとを前記メモリデバイスにおいて対応づける段階とを備えていることを特徴とするメモリシステムの制御方法が得られる。
【００４０】
本発明の第２８の態様によれば、第２２又は２３の態様において、データ信号の伝送周波数を分周した擬似クロック信号を前記メモリコントローラから出力する段階と、データ信号のタイミングを生成するクロック信号をデータ信号の伝送周波数を分周したクロック信号として前記メモリコントローラから出力する段階と、前記メモリデバイスの内部において、擬似クロック信号及びクロック信号からそれぞれ位相をずらした多相クロックを生成する段階と、前記メモリデバイス内で多相クロックを対応づけることにより、データ信号位相の内部コマンド・アドレス信号を生成する段階を有していることを特徴とするメモリシステムの制御方法が得られる。
【００４１】
本発明の第２９の態様によれば、第２８の態様において、上記内部データ位相クロックのタイミングで前記メモリコントローラに対して前記メモリデバイスからデータ信号を送信する段階を有していることを特徴とするメモリシステムの制御方法が得られる。
【００４２】
本発明の第３０の態様によれば、第２９の態様において、上記メモリデバイスの内部データ位相クロックのタイミングで生成された擬似分周クロックをメモリコントローラにおいて受信する段階と、前記擬似分周クロックに基づいて、データ信号の識別タイミングを生成する段階を備えていることを特徴とするメモリシステムの制御方法が得られる。
【００４３】
本発明の第３１の態様によれば、データ信号線に擬似クロック信号が伝達され、該擬似クロック信号からクロック再生回路によりデータ信号のクロック信号に対する位相を保持するようにしたデバイスを含むメモリシステムの制御方法において、前記位相保持後、周期的にサンプリングクロックを発生して、以降のデータ信号の位相を前記デバイスにおいて調整する段階を備えていることを特徴とするメモリシステムの制御方法が得られる。
【００４４】
本発明の第３２の態様によれば、データ配線とクロック配線とによって互いに接続されたデバイスと当該デバイスを制御するコントローラとを備えたシステムにおいて、前記データ配線のトポロジーは、前記クロック配線のトポロジーと異なっていることを特徴とするシステムが得られる。
【００４５】
本発明の第３３の態様によれば、第３２の態様において、前記デバイスと前記コントローラとは、更に、コマンド・アドレス配線とによって接続されており、該コマンド・アドレス配線は、前記クロック配線と同じトポロジーであることを特徴とするシステムが得られる。
【００４６】
本発明の第３４の態様によれば、第３２又は３３の態様において、前記データ配線のトポロジーは、前記クロック配線／前記コマンド・アドレス配線のトポロジーに比較して、前記デバイスと前記コントローラとの間の距離が短くなるようなトポロジーであることを特徴とするシステムが得られる。
【００４７】
本発明の第３５の態様によれば、第３２乃至３４の態様のいずれかにおいて、前記デバイスは、複数のモジュールにそれぞれ搭載されたＤＲＡＭによって構成され、前記各モジュール上のＤＲＡＭには、個別に設けられた前記クロック配線／前記コマンド・アドレス配線が配線されており、他方、前記各モジュール上の互いに対応するＤＲＡＭには、共通の前記データ配線に接続されていることを特徴とするシステムが得られる。
【００４８】
本発明の第３６の態様によれば、第３４の態様において、前記クロック配線／前記コマンド・アドレス配線は、各モジュール近端部から、遠端部まで延び、各モジュール上のＤＲＡＭは、当該クロック配線／前記コマンド・アドレス配線に接続されていることを特徴とするシステムが得られる。
【００４９】
本発明の第３７の態様によれば、第３４の態様において、前記クロック配線／前記コマンド・アドレス配線は、前記各モジュールの中央領域で、２つに分岐された形で前記各モジュール上のＤＲＡＭに接続されていることを特徴とするシステムが得られる。
【００５０】
本発明の第３８の態様によれば、第３４の態様において、前記デバイスは、複数のモジュール内に設けられ、同時に読出及び書込の対象となるランク分けされたＤＲＡＭを備え、前記データ配線は複数のランクにおける対応するＤＲＡＭに接続されると共に、各ランクのＤＲＡＭには、共通のクロック配線・アドレス配線が施されていることを特徴とするシステムが得られる。
【００５１】
本発明の第３９の態様によれば、第３５〜３８の態様のいずれかにおいて、前記コントローラ及び前記各ＤＲＡＭは、前記データ配線上に出力されるデータ信号のタイミングと、前記クロック配線／前記コマンド・アドレス配線に出力されるクロック信号／コマンドとのタイミングとを整合させるコントローラ側整合手段及びＤＲＡＭ側整合手段をそれぞれ備えていることを特徴とするシステムが得られる。
【００５２】
本発明の第４０の態様によれば、第３９の態様において、前記コントローラ側整合手段は、前記データ配線上に、前記データ配線上に、連続反転データ信号を擬似クロック信号として出力する手段と、前記クロック配線にクロック信号を出力する手段と、前記コマンド・アドレス配線に前記クロック信号に整合させてコマンドを出力する手段とを有し、他方、ＤＲＡＭ側整合手段は、前記データ配線を介して与えられる前記擬似クロック信号に応じて、当該ＤＲＡＭ内部のデータクロックを生成する内部データクロック生成手段と、前記クロック配線上のクロック信号に整合して送信されて来るコマンドを前記クロック信号のタイミングから前記ＤＲＡＭ内部のデータクロックに乗せ換える手段とを有していることを特徴とするシステムが得られる。
【００５３】
本発明の第４１の態様によれば、第４０の態様において、前記メモリコントローラは、更に、前記擬似クロック信号を用いて、前記デバイス及びメモリコントローラにおける位相が保持された後、周期的にサンプリングクロックを発生するサンプリングクロック発生手段を備え、他方、前記デバイスは、前記位相保持後、前記サンプリングクロックにしたがって、以降のデータ信号の位相を調整する位相調整手段を備えていることを特徴とするシステムが得られる。
【００５４】
本発明の第４２の態様によれば、第４１の態様において、前記サンプリングクロック発生手段は、データ信号のクロック発生頻度及びクロック周波数のいずれかを低下させることによって前記サンプリングクロックを生成する手段、前記サンプリングクロックを前記データ配線に出力する手段とを有していることを特徴とするシステムが得られる。
【００５５】
本発明の第４３の態様によれば、第４１の態様において、前記サンプリングクロック発生手段は、データ信号のクロック発生頻度及びクロック周波数のいずれかを低下させることによって前記サンプリングクロックを生成する手段、前記サンプリングクロックをサンプリング専用のデータ配線に出力する手段とを有していることを特徴とするシステムが得られる。
【００５６】
本発明の第４４の態様によれば、第４２又は４３の態様において、前記サンプリングクロックを伝送する前記データ配線は複数のデバイスにより共通に使用されることを特徴とするシステムが得られる。
【００５７】
本発明の第４５の態様によれば、第４２又は４３の態様において、前記サンプリングクロックを伝送する前記データ線は、前記メモリコントローラと前記デバイスとの間の双方向伝送に使用されることを特徴とするシステムが得られる。
【００５８】
【発明の実施の形態】
図１を参照して、本発明に係るメモリシステムの構成を概略的に説明する。図示されたメモリシステムは、マザーボード５０上に搭載されたメモリコントローラ（ＭＣ）５５と、マザーボード５０にコネクタ（図示せず）を介して立設された第１及び第２のモジュール５１及び５２とを有している。この例の場合、各モジュール５１、５２の表及び裏に、複数のメモリデバイス（ここでは、ＤＲＡＭ）５６が、図示されているように、並列に実装されている。即ち、ＤＲＡＭ５６は、各モジュール５１、５２の長手方向と交叉する方向（即ち、短辺方向）に対して、互いに間隔をおいて並列に配置されている。尚、各モジュール５１、５２の表或いは裏のいずれか一方の面上に、複数のメモリデバイスが配置されている場合にも、本発明は同様に適用できる。
【００５９】
メモリコントローラ（ＭＣ）５５は、各モジュール５１、５２上のＤＲＡＭ５６とデータ配線ＤＡにより接続されている。図示されているように、データ配線ＤＡは、マザーボード５０上の配線と、コネクタからＤＲＡＭ５６までのモジュール上の配線とを有しており、各モジュール５１、５２上には、モジュール５６配線が施されている。また、図示されたデータ配線ＤＡは、モジュール５１、５２上の表裏に搭載されたＤＲＡＭ５６を接続する形で終端部５８まで延在している。即ち、データ配線ＤＡはメモリコントローラＭＣ５５と各モジュール５１、５２のＤＲＡＭ５６との間に、実質的に分岐のないトポロジーで実効配線インピーダンスを整合して接続される。この場合、各モジュール５１、５２は、共通のデータ配線ＤＡにより接続されたＤＲＡＭ５６を有している。図では、一組のデータ配線ＤＡと、当該データ配線ＤＡに接続されるモジュール５１、５２上のＤＲＡＭ５６のみを示しているが、他のＤＲＡＭ５６も同様にデータ配線により接続されている。
【００６０】
図示されたメモリシステムは、クロック配線／コマンド・アドレス配線（以下、第１及び第２のクロック／コマンド・アドレス配線と呼ぶ）６１及び６２を各モジュール５１、５２毎に、個別に有している点で、先に引用した引用文献１及び２と相違している。即ち、第１のクロック／コマンド・アドレス配線６１はモジュール５１に接続され、モジュール５１上のＤＲＡＭ５６に共通に接続されている。他方、第２のクロック／コマンド・アドレス配線６２はモジュール５２に接続され、モジュール５２のＤＲＡＭ５６に共通に接続されている。言い換えれば、第１及び第２のクロック／コマンド・アドレス配線６１、６２は、それぞれモジュール５１及び５２における専用配線であり、各モジュール６１、６２上で終端されている点を特徴としている。
【００６１】
この構成では、第１のクロック／コマンド・アドレス配線６１を介して、メモリコントローラ（ＭＣ）５５から、モジュール５１にクロック信号及びコマンド・アドレス信号が供給され、他方、第２のクロック／コマンド・アドレス配線６２を介して、メモリコントローラ（ＭＣ）５５から、モジュール５２にクロック信号及びコマンド・アドレス信号が供給される。ここで、コマンド・アドレス信号とは、前述したように、コマンド信号及び／又はアドレス信号の意味であり、両者を総称して述べる場合に使用する。
【００６２】
図示されているように、各クロック／コマンド・アドレス配線は、各モジュール５１、５２に対して、実質上、分岐のないトポロジーで配線されており、各ＤＲＡＭ５６に対して実効配線インピーダンスを整合して構成されている。この場合、各ＤＲＡＭ端で各配線を引き込むための分岐は存在するが、この引き込みによる信号品質の劣化は無視できる。更に、コマンド・アドレス信号はクロック信号に整合して生成されるため、各ＤＲＡＭはクロック信号に同期してコマンド・アドレス信号を受信できる。
【００６３】
この構成では、クロック信号及びコマンド・アドレス信号の各ＤＲＡＭにおける送受信タイミングは、各ＤＲＡＭにおけるデータ信号の送受信タイミングと異なっていることを考慮しておく必要がある。このため、後述するように、本発明では、システム初期化時に、連続的に反転を繰り返す連続反転データ信号を擬似クロック信号として、データ配線ＤＡを介してメモリコントローラ（ＭＣ）５５と各ＤＲＡＭ５６との間で双方向に伝達する。
【００６４】
この場合、まず、メモリコントローラ（ＭＣ）５５から連続反転データ信号を送出し、各ＤＲＡＭ５６内で当該クロック信号をソースにしてデータ位相を保持した後、内部データ位相クロックを生成し、データ配線ＤＡを介してデータ信号の送受信を可能にする。更に、各ＤＲＡＭの連続反転データ信号を用いて、メモリコントローラ（ＭＣ）５５の初期化動作、タイミング整合動作等が行われるが、これらの初期化動作等については後述する。
【００６５】
図１に示された構成では、クロック信号は、メモリシステムに搭載されているモジュールの組数しか必要としない。前述したように、データ信号とコマンド・アドレス信号の各ＤＲＡＭ５６におけるタイミングは異なるが、後述する整合動作によりタイミングの相違の問題は解決される。
【００６６】
図２及び図３を参照すると、図１に示されたメモリシステムのデータ配線ＤＡ及び各クロック／コマンド・アドレス配線の等価回路がそれぞれ概略的に示されている。図２に示されているように、データ配線ＤＡは、メモリコントローラ（ＭＣ）５５（送受信用アンプだけで特徴付けられている）、モジュール５１及び５２、及び、終端部５８に接続されている。データ配線ＤＡは、メモリコントローラ（ＭＣ）５５とモジュール５１間を接続する伝送線と、モジュール５１及び５２内の配線、モジュール５１、５２間の配線、及び、終端抵抗までの配線とを含んでいる。モジュール５１、５２内の配線は、黒丸で示されたビアホールを介してモジュール表裏に設けられたＤＲＡＭ５６（ここでは、送受信アンプによってあらわされている）に接続された内部配線を含んでいる。また、各モジュール５１、５２は、モジュールコネクタ及び伝送線を介して互いに接続され、更に、メモリコントローラ（ＭＣ）５５とモジュール５１、及びモジュール５２と終端部５８も、伝送線によって接続されている。図示された各モジュール５１、５２の表裏に搭載されたＤＲＡＭ５６も、送受信用アンプによって特徴付けられている。
【００６７】
一方、図３に示すように、クロック／コマンド・アドレス配線は、メモリコントローラＭＣ５５と個別のメモリモジュール５１又は５２とをモジュールコネクタを介して伝送線によって接続すると共に、各モジュール５１又は５２上のＤＲＡＭ５６とを内部配線によって接続している。各モジュール５１、５２上の表側に配置されたＤＲＡＭ５６は、直接内部配線に接続され、他方、裏側のＤＲＡＭ５６は黒丸で示されたビアホールを介して内部配線に接続されている。
【００６８】
図１において、モジュール５１と５２との間の距離が１０ｍｍであり、伝送線として、特性インピーダンスＺ０及び伝送遅れｔｐｄがそれぞれ３４Ω及び７ｐｓ／ｍｍである伝送線を使用した場合、メモリコントローラ（ＭＣ）５５とモジュール５１との間の配線長１２０ｍｍ、伝送遅延時間は７００ｐｓであり、メモリコントローラ（ＭＣ）５５とモジュール５２との間の配線長１２０ｍｍ、伝送遅延時間は８４０ｐｓであった。
【００６９】
図４を参照して、図１に示された本発明の一実施形態に係るメモリシステムの配線をより具体的に説明する。図４に示されたメモリコントローラ（ＭＣ）５５は、クロック発生器６５に接続される一方、図１に示された形式で、クロック／コマンド・アドレス配線６１、６２及びデータ配線ＤＡにより、モジュール５１、５２のＤＲＡＭ５６と接続されている。図示されているように、各モジュール５１、５２には、複数のＤＲＡＭ５６が搭載されており、各ＤＲＡＭ５６には、各モジュール５１、５２に接続されるクロック／コマンド・アドレス配線６１、６２の接続点の近傍から、順次、番号が付されている。図４の例の場合、モジュール５１のＤＲＡＭには、１１〜１８の番号が付けられており、他方、モジュール５２のＤＲＡＭには、２１〜２８の番号が付されている。
【００７０】
この関係で、以下では、ＤＲＡＭ全体を総称して指す場合には、参照番号５６を使用し、各モジュール５１、５２のＤＲＡＭを特定して説明する場合には、ＤＲＡＭに付された番号を使用して説明する。
【００７１】
また、図４では、クロック／コマンド・アドレス配線６１、６２が、それぞれ、クロック配線６１ｃ、６２ｃとコマンド・アドレス配線６１ｃａ、６２ｃａとに分けて示されている。図１及び図４からも明らかな通り、これらクロック配線とコマンド・アドレス配線とは互いに同一のトポロジーを有し、データ配線ＤＡとは異なるトポロジーを有している。
【００７２】
メモリコントローラ（ＭＣ）５５は、クロック発生器６５からのクロックを受けて、各モジュール５１、５２に対応して設けられたクロック配線６１ｃ、６２ｃを介して、各モジュール５１、５２に対して、クロック信号を供給する。一方、各モジュール５１、５２に対するコマンド・アドレス信号は、メモリコントローラ（ＭＣ）５５と各モジュール５１、５２とを個別に接続するコマンド・アドレス配線６１ｃａ及び６２ｃａを介して各モジュール５１、５２に供給されている。
【００７３】
クロック配線６１ｃ及びコマンド・アドレス配線６１ｃａは、モジュール５１に設けられたＤＲＡＭ１１〜１８に接続され、モジュール５１上の各ＤＲＡＭ１１〜１８にクロック信号及びコマンド・アドレス信号を供給する。同様に、クロック配線６２ｃ及びコマンド・アドレス配線６２ｃａは、モジュール５２に設けられたＤＲＡＭ２１〜２８に接続され、モジュール５２上のＤＲＡＭ２１〜２８にクロック信号及びコマンド・アドレス信号を供給する。更に、データ配線ＤＡは、両モジュール５１、５２上の対応する各ＤＲＡＭとの間で、８ビット単位で、データ信号の送受を行う。
【００７４】
したがって、この例では、モジュール５１、５２の数に等しいクロック／コマンド・アドレス配線が設けられ、他方、各モジュール５１、５２上のＤＲＡＭ１１〜１８、２１〜２８の数に等しい数のデータ配線ＤＡが設けられている。この構成では、前述したように、コマンド・アドレス信号及びクロック信号は、各モジュール毎にメモリコントローラ（ＭＣ）５５から供給され、両者は互いに実質上分岐の無いトポロジーを有する配線を介して、各モジュール５１、５２に供給されている（尚、ＤＲＡＭ５６端子に引き込むための分岐は無視できるものとする）。
【００７５】
したがって、各モジュール５１、５２におけるコマンド・アドレス信号とクロック信号に対する配線インピーダンスは、実質上等しく互いに整合されているから、コマンド・アドレス信号は、クロック信号によって各モジュール５１、５２のＤＲＡＭ１１〜１８、２１〜２８によって受信できる。一方、データ配線ＤＡは、図１において説明したように、各モジュール５１、５２のＤＲＡＭ１１〜１８、２１〜２８に分岐の無いトポロジーで実行配線インピーダンスを整合して接続される。
【００７６】
図示されたメモリシステムでは、前述したように、システム初期化時に疑似クロック信号をデータ配線ＤＡに対して双方向に送受し、各ＤＲＡＭ１１〜１８、２１〜２８において内部のクロック信号をソースにしてデータ位相を保持して、内部データ位相クロック信号を生成し、その後、データ信号の送受信を実行する。
【００７７】
この構成によれば、クロック信号はメモリシステム上に搭載されているモジュール５１、５２の数の組しか必要としない。また、データ信号とコマンド・アドレス信号のＤＲＡＭ１１〜１８、２１〜２８におけるタイミングは相違しているが、このタイミングの相違は後述する手法により整合される。
【００７８】
図５を参照すると、本発明の一実施形態に係るメモリシステムの変形例が示されている。図５において、図４と対応する部分には、同一の参照番号及び符号が付されており、図４に示されたメモリシステムとは、各モジュール５１、５２に対するクロック／コマンド・アドレス配線６１、６２が各モジュール５１、５２に搭載されたＤＲＡＭ１１〜１８、２１〜２８の中央部に配置されている点で、相違している。
【００７９】
具体的に説明すると、図５において、モジュール５１に接続されるクロック／コマンド・アドレス配線６１は、メモリコントローラ（ＭＣ）５５からモジュール５１の中央位置まで延在し、モジュール５１の中央位置で２つに分岐された後、メモリモジュール５１の当該中央位置に対して左右に配置されたＤＲＡＭ１１〜１８、２１〜２８に接続されている。即ち、クロック／コマンド・アドレス配線６１を構成するクロック信号配線６１ｃ及びコマンド・アドレス信号配線６１ｃａは共にモジュール５１の中央位置において２つに分岐されて、それぞれモジュール５１の中央位置両側に配置されたＤＲＡＭ１１〜１８に接続されている。同様に、クロック／コマンド・アドレス配線６２を構成するクロック信号配線６２ｃ及びコマンド・アドレス信号配線６２ｃａも、モジュール５２の中央位置において２つに分岐されて、それぞれモジュール５２の中央位置両側に配置されたＤＲＡＭ２１〜２８に接続されている。
【００８０】
図示された例では、コマンド・アドレス信号配線６１ｃａ、６２ｃａ、及び、クロック信号配線６１ｃ、６２ｃは、各モジュール５１、５２の中央位置において２つに分岐されている。このため、分岐された位置の前後でインピーダンスの不整合が生じ、信号の反射等が発生する可能性がある。
【００８１】
このことを考慮して、図示された例では、メモリコントローラ（ＭＣ）５５から分岐位置である各モジュール５１、５２の中央位置まで、各信号配線として、特性インピーダンスＺ０の配線を使用すると共に、分岐位置以降の各配線を特性インピーダンス２Ｚ０の配線を使用する。これによって、実効的に配線インピーダンスの整合を取ることができる。
【００８２】
即ち、クロック／コマンド・アドレス信号配線６１、６２を２つに分岐した場合、分岐後の配線を分岐前の配線に対して２倍の特性インピーダンスを有する配線を使用することにより、各配線を分岐しても実効的な配線インピーダンスの整合を取ることができる。尚、データ配線ＤＡは図４と同様であるので、説明を省略する。以上説明したことから、図５に示されたメモリシステムにおいても、図４と同様な効果が得られることは明らかである。
【００８３】
図６を参照すると、本発明の一実施形態における他の変形例に係るメモリシステムは、各モジュール５１、５２に同時に書込、読出が行われる複数のＤＲＡＭ５６群（ここでは、ランクと呼ぶ）を備えている。図示された例では、モジュール５１はランク１とランク２とを有し、他方、モジュール５２はランク３及び４を備えている。図４と同様に、モジュール５１には、当該モジュール５１固有のクロック信号配線６１ａとコマンド・アドレス信号配線６１ｃａとが接続されており、モジュール５２には、当該モジュール５２固有のクロック信号配線６２ａとコマンド・アドレス信号配線６２ａ、６２ｃａが接続されている。これら信号配線６１ａ、６１ｃａ、６２ａ、６２ｃａは、図４と同様に各モジュール５１、５２の一端から各ＤＲＡＭ５６に配線されている。
【００８４】
以下、モジュール５１のランク１に含まれるＤＲＡＭ５６には、図４と同様に、ＤＲＡＭ１１〜１８のように、順番に番号が付けられており、他方、ランク２に含まれるＤＲＡＭ５６にも、ＤＲＡＭ１９、１１０〜１１５、１１６の番号が付されている。同様に、モジュール５２のランク３に含まれるＤＲＡＭ５６には、ＤＲＡＭ２１〜２８の番号が付されており、他方、ランク４に含まれるＤＲＡＭ５６にも、ＤＲＡＭ２９、２１０〜２１５、２１６の番号が付されている。これらＤＲＡＭのうち、ＤＲＡＭ１８、１１６、２８、２１６は、各モジュール５１、５２上のコマンド・アドレス配線６１ｃａ、６２ｃａ及びクロック配線６１ｃ、６２ｃの導入位置から最も離れた位置、即ち、最遠端に接続されたＤＲＡＭであり、ＤＲＡＭ１１、１９、２１、２９は、各モジュール５１、５２上のコマンド・アドレス配線６１ｃａ、６２ｃａ及びクロック配線６１ｃ、６２ｃの導入位置に対して最も近い位置（最近端）に接続されたＤＲＡＭであるものとする。
【００８５】
この構成では、各ランク１、２、３、４のＤＲＡＭ１１〜１８、１９〜１１６、２１〜２８、及び、２９〜２１６に対して、データ信号の書込、読出が同時に実行される。
【００８６】
図６に示されたメモリシステムでは、同一ランクにおけるＤＲＡＭ５６群（即ち、ＤＲＡＭ１１〜１８：１９〜１１６：２１〜２８：２９〜２１６）とメモリコントローラ（ＭＣ）５５とのデータ配線ＤＡの長さは、実質的に同一である。このため、データ配線ＤＡを介して送受されるデータ信号の到着時間は、ほぼ同時であるが、クロック信号およびクロック信号に整合されて各ランク毎にＤＲＡＭ群（ＤＲＡＭ１１〜１８：１９〜１１６：２１〜２８：２９〜２１６）に、アドレス・コマンド配線を介して、取り込まれるアドレス・コマンド信号の到着時間はデータ信号と異なる。
【００８７】
その上、同一ランク内のＤＲＡＭ１１〜１８：１９〜１１６：２１〜２８：２９〜２１６においても、クロック／コマンド・アドレス信号配線は、メモリコントローラ（ＭＣ）５５に対して近端に配置されたＤＲＡＭ１１、１９、２１、２９と、遠端に配置されたＤＲＡＭ１８、１１６、２８、２１６とでは、信号伝播時間分の差がある。例えば、各ランク内の配線長が８５ｍｍ、特性インピーダンスＺ０が５７Ω、実行伝送遅れｔｐｄｅｆｆが１１．８ｐｓ／ｍｍである場合、遠端と近端との間では、クロック／コマンド・アドレス信号に１００３ｐｓの配線遅延が生じる。
【００８８】
このため、各ＤＲＡＭにおいては、コマンド・アドレス信号とデータ信号とを対応させる必要があり、メモリコントローラ（ＭＣ）５５においてはコマンド・アドレス信号に対応する同一ランクのリードデータを識別する必要がある。したがって、配線トポロジーからは５００ＭＨｚ以上の高周波の動作は可能であるが、上記した配線遅延差を考慮すると、コマンド信号とデータ信号とを整合させることが必要となる。特に、１Ｇｐｓ以上でメモリシステムを動作させる場合には、コマンド信号とデータ信号との間の時間差を整合することが不可欠となる。
【００８９】
本発明は、後述するように、この時間差をＤＲＡＭ及びメモリコントローラ（ＭＣ）５５内で整合させ、高周波（１Ｇｂｐｓ以上）における動作を可能にすることを企図している。ここでは、図４、５、及び、６に適用できる時間差を整合する方法について説明する。このための方法としては、種々の方法が考えられるが、以下では、３つの方法を実施例として提案する。
【００９０】
先ず、図４〜６に示された本発明の構成を採用したメモリシステムでは、時間差整合を行うために、各ＤＲＡＭ側においてデータ信号と、クロック信号／コマンド・アドレス信号とのタイミングを整合させる初期化動作（以下、初期化１と呼ぶ）、次に、メモリコントローラ（ＭＣ）側において、各ＤＲＡＭのデータ信号と、クロック信号／コマンド・アドレス信号とのタイミングを識別する初期化動作（以下、初期化２と呼ぶ）、及び、各ＤＲＡＭ側において、どのクロック信号のタイミングでデータ信号が送られて来ているかを識別する初期化動作（以下、初期化３と呼ぶ）が必要である。更に、メモリコントローラ（ＭＣ）では、ＤＲＡＭからデータを読み出す場合には、ＤＲＡＭからのリードデータのタイミングを識別する初期化動作（以下、初期化４と呼ぶ）も必要になる。
【００９１】
ここでは、まず、本発明の理解を容易にするために、上記した初期化動作が終了した後における通常動作を説明しておく。
【００９２】
図７を参照して、本発明の一実施形態に係るメモリシステムの通常動作の一例を説明する。図示された動作は、図４〜図６に示された複数のモジュール又はランクを有するメモリシステムに同様に適用できるが、ここでは、図４に適用されたものとして、図７の動作を説明する。
【００９３】
ＤＲＡＭ１１〜１８はモジュール５１に図４に示されたレイアウトで配置されているものとする。本発明に係るメモリシステムのメモリコントローラ（ＭＣ）５５は、クロック信号の立ち上がりエッジに信号有効幅の中心が一致するように、コマンド・アドレス信号を整合して発行する（図７のクロック＠ＭＣ及び通常コマンド参照）。また、この例では、メモリコントローラ（ＭＣ）５５から、データがクロック信号のエッジに整合する形で出力されている（データ＠ＭＣ参照）。
【００９４】
メモリコントローラ（ＭＣ）５５は１８７５ｐｓの周期（即ち、５３３ＭＨｚの周波数）でクロック信号を生成し、当該クロック信号はメモリコントローラ（ＭＣ）５５近端に配置されたモジュール５１内のＤＲＡＭ１１に、１０５０ｐｓだけ遅延して到達し（クロック＠ＤＲＡＭ１１参照）、モジュール５１の遠端に位置するＤＲＡＭ１８には２０５３ｐｓだけ遅延してクロック信号が到達している（クロック＠ＤＲＡＭ１８参照）。
【００９５】
このことは、メモリコントローラ（ＭＣ）５５からのクロックはモジュール５１内で、１００３ｐｓ（＝２０５３―１０５０ｐｓ）だけ遅延されることが判る。
【００９６】
一方、各ＤＲＡＭ１１〜１８では、後述する初期化動作によりデータ位相を整合させた後、ＤＲＡＭ内部クロック（ＤＲＡＭ内部データ位相クロック＠ＤＲＡＭ参照）を発生している。
【００９７】
この状態で、ライト（書込）データは、メモリコントローラ（ＭＣ）５５におけるクロック信号（クロック＠ＭＣ）の立ち上がり、立下り両エッジに整合されてメモリコントローラ（ＭＣ）５５から発行され（図７のデータ＠ＭＣ参照）、ＤＲＡＭ内部データ位相クロック＠ＤＲＡＭ１１−１８に整合されて、各ＤＲＡＭ１１−１８に書き込まれる（データ＠ＤＲＡＭ１１−１８参照）。
【００９８】
他方、リード（読出）データは、各ＤＲＡＭにおいて、初期化により生成されたデータ位相に整合したＤＲＡＭ内部クロック（ＤＲＡＭ内部データ位相クロック＠ＤＲＡＭ参照）の立ち上がり、立下り両エッジに整合されてＤＲＡＭより発行される（データ＠ＤＲＡＭ参照）。
【００９９】
更に、メモリコントローラ（ＭＣ）から、そのクロックに整合して発行されたコマンド信号（通常コマンド）は、ＤＲＡＭ内部において、一旦、各ＤＲＡＭ内部データ位相クロック信号のタイミングで内部コマンドとして取り込まれる。このように、本発明では、各コマンドはデータ位相タイミングに乗せ換えられ、内部コマンド信号が生成される。したがって、ＤＲＡＭ内部動作、特に、ＤＲＡＭコアアレイの活性化、プリチャージ、データ読出、データ書込タイミングは、内部データ位相のタイミングで行われる。この際、ＤＲＡＭ内部データ位相のタイミングと、ＭＣからのクロックタイミングは、初期化動作によって保持されている。
【０１００】
図４を参照して説明したように、データ位相は、同一モジュールのＤＲＡＭでほぼ同じであるため、各ＤＲＡＭは同一のタイミングで内部動作を行いタイミング整合されたデータをメモリコントローラ（ＭＣ）５５に送り返す。メモリコントローラ（ＭＣ）５５では、送信するデータ、コマンド・アドレス信号はクロック信号に同期しているため、クロックカウントを監視することにより各ＤＲＡＭ１１−１８、２１〜２８等の動作タイミングを容易に管理することが可能となる。
【０１０１】
また、メモリコントローラ（ＭＣ）５５側では、後述する本発明の手法を用いることにより、クロック信号に整合して発行されたコマンド信号をメモリコントローラ（ＭＣ）５５内部で生成されたデータ位相クロックタイミングに乗せ換え、更に、クロック数をカウントすることによりＤＲＡＭから送信されたデータを受信することができる。
【０１０２】
図８を参照して、本発明の一実施形態に係るメモリシステムの通常動作における他の例を説明する。図示された動作も、図４〜図６に示されたメモリシステムに適用できる。したがって、ここでは、図４を参照して、図８の動作を説明する。図示された例では、各モジュール内の遅延時間（１００３ｐｓ）を考慮して、メモリコントローラ（ＭＣ）５５はクロック信号（クロック＠ＭＣ）を当該モジュール内の遅延時間より長い周期（２００６ｐｓの周期）で発生させている点で、図７とは異なっている。他の通常コマンド、及び、データ信号は図７と同様に発生されている（クロック＠ＭＣ、データ＠ＭＣ参照）。
【０１０３】
このように、図８に示された例では、モジュール内の遅延時間を考慮して、図７に示されたクロック信号よりもクロック周波数（例えば、１７７ＭＨｚ）の低いクロック信号を使用している。このため、各ランクのＤＲＡＭは、当該クロック信号の１周期内で、通常コマンドを受信することができる（クロック＠ＤＲＡＭ１１、クロック＠ＤＲＡＭ１８参照）。図示された例では、メモリコントローラ（ＭＣ）からのクロック信号及び通常コマンドは１０５０及び２０５３ｐｓ遅延後、ＤＲＡＭ１１及び１８でそれぞれ受信される（クロック＠ＤＲＡＭ１１、クロック＠ＤＲＡＭ１８参照）が、これら遅延時間は、各クロック信号周期内の遅延時間差しか、各ランクのＤＲＡＭ１１−１８のクロック信号間には生じない。このため、各ＤＲＡＭ１１−１８ではクロック信号周期内における遅延時間だけを考慮して、各ＤＲＡＭ内の内部データ位相クロックを発生し、クロック信号とＤＲＡＭ内部データ位相クロックとの位相差を保持しておけば良い（ＤＲＡＭ内部データ位相クロック＠ＤＲＡＭ１１−１８参照）。
【０１０４】
このように、各ＤＲＡＭ１１〜１８では、クロック信号周期内の遅延時間だけを考慮して、内部データ位相クロックを発生し、当該データ位相クロックに整合して内部コマンドを受信できると共に、この内部データ位相クロックに整合してデータの送受も行うことができる（データ＠ＤＲＡＭ１１−１８）。
【０１０５】
換言すれば、ＤＲＡＭ１１−１８では、図７と同様に、初期化の際に、生成された擬似クロック信号によって得られたクロック信号に応じて、ＤＲＡＭ内部で、内部クロック信号（ＤＲＡＭ内部データ位相クロック＠ＤＲＡＭ参照）を発生し、この内部クロックに整合して、内部コマンド信号を生成すると共に、ライトデータ及びリードデータも内部クロックに同期して書込及び読み出される（データ＠ＤＲＡＭ１１−１８参照）。尚、図７及び図８については、後で更に詳細に説明する。
【０１０６】
前述したように、図７及び図８の動作を実現するためには、初期化動作が必要である。この初期化動作には、メモリコントローラ（ＭＣ）からのクロック信号のタイミングで取り込まれたコマンド信号をＤＲＡＭ内部においてデータ位相タイミングに乗せ換え内部コマンド信号を生成する手段と、ＤＲＡＭにおいてデータ位相に整合させて発行されたデータ信号をメモリコントローラ（ＭＣ）においてコマンド信号と対応付けて受信する手段が設ける必要がある。以下では、これらの手段について主に説明する。
【０１０７】
以下の説明では、クロック、データは簡略化のため単信号のように表記するが、実際には、ディファレンシャル信号のためクロックは２本、初期化時のデータ線も２本を使用する。
【０１０８】
また、図面で使用されるクロック再生回路およびその機能として要求されるクロックの位相調整、クロック分周、クロック逓倍、および位相シフトは、通常の回路技術を用いて実現できるから、ここでは、詳述しない。
【０１０９】
尚、図４〜図６に示された本発明の一実施形態に係るメモリシステムは、いずれも、データ信号を送受信するシステムクロック信号を持っていないことを留意しておく必要がある。代わりに、本発明では、システム初期化時にデータ信号を連続反転させた擬似クロック信号をメモリコントローラ（ＭＣ）からＤＲＡＭに送信する一方、アドレスコマンド信号と同一トポロジーでＤＲＡＭに供給されるクロック信号の位相差を保持することにより、ＤＲＡＭにおけるデータ信号の送受信のクロック信号をソースクロックとしてＤＲＡＭ内部で生成する手法により、Ｄデータ信号の送受信を行っている。
【０１１０】
図９及び図１０に示されたタイミングチャートを使用して、図７に示された実施形態に使用される初期化動作、即ち、初期化コマンド発行時における動作を説明する。この場合、メモリコントローラ（ＭＣ）は、クロックに整合して初期化コマンドを発行すると共に（クロック＠ＭＣ及びコマンド＠ＭＣ）、連続的に反転を繰り返すデータ信号（連続反転データ信号）を擬似クロック信号として発行する。
【０１１１】
次に、初期化コマンド及び連続反転データ信号を用いて、各ＤＲＡＭ内部データ用クロック位相を設定する段階（以下、初期化１と呼ぶ）を、メモリコントローラ（ＭＣ）内部で、各ＤＲＡＭに対するデータクロックの位相を設定する段階（以下、初期化２と呼ぶ）、及び、各ＤＲＡＭ内部でクロックタイミングからデータクロックタイミングへのコマンドアドレスの受け渡し先を設定する段階（以下、初期化３と呼ぶ）とが実行される。更に、メモリコントローラ（ＭＣ）は、読出しコマンドをＤＲＡＭに発行した場合、ＤＲＡＭから読み出されたデータがどの読出しコマンドに対応したデータであるかを識別する段階（以下、初期化４と呼ぶ）を実行する。ここでは、先ず、初期化１について説明する。
【０１１２】
図９に示すように、メモリコントローラ（ＭＣ）は、クロック信号を発生する（クロック＠ＭＣ参照）し、初期化コマンドをその中央位置がクロック信号の立ち上がりエッジと一致するように、即ち、整合するように発生する（コマンド＠ＭＣ参照）。メモリコントローラ（ＭＣ）５５からのクロック信号及び初期化コマンドは、近端に位置するＤＲＡＭ１１には、１０５０ｐｓの遅延後、ＤＲＡＭ１１に与えられ、２０５３ｐｓの遅延後、最遠端に位置するＤＲＡＭ１８に与えられる。各ＤＲＡＭ１１〜１８に与えられるクロック信号と初期化コマンドの関係は、メモリコントローラ（ＭＣ）におけるクロックと初期化コマンドとの関係と同じであり、これは、クロック／コマンド・アドレス信号配線が同様なトポロジーを有しているためである。
【０１１３】
一方、図１０に示すように、メモリコントローラ（ＭＣ）５５からの連続反転データ信号（データ＠ＭＣ）は、クロック／コマンド・アドレス信号配線とは異なるトポロジーを有するデータ配線ＤＡを介して各ＤＲＡＭ１１−１８に与えられる。この場合、各ＤＲＡＭ１１−１８には、連続反転信号は、図１０に示すように、殆ど同じ遅延時間（ここでは、９０２ｐｓ）の経過後、ＤＲＡＭ１１−１８の全てに疑似クロック信号として与えられる。他方、メモリコントローラ（ＭＣ）５５からのクロック信号（クロック＠ＭＣ）は、互いに異なる遅延時間後、各ＤＲＡＭ１１〜１８に与えられる（ＤＲＡＭ１１には、１０５０ｐｓ後、ＤＲＡＭ１８には、２０５３ｐｓ後）ことは前述した通りであり、データ信号とクロック信号／コマンド・アドレス信号との間には、配線の相違による遅延時間差による時間差、即ち、位相差が生じる。
【０１１４】
ここで、ＤＲＡＭ１８について、データ信号とクロック信号の遅延時間の差について説明すると、当該ＤＲＡＭ１８には、９０２ｐｓの遅延時間後、データ信号が到来し、データ信号の到来後、更に１１５１ｐｓ経過後、クロック信号が到来する（クロック＠ＤＲＡＭ１８及びデータ＠ＤＲＡＭ１８参照）。このことは、クロック信号とデータ信号との間には、１１５１ｐｓに相当する位相差があることを意味している。
【０１１５】
ＤＲＡＭ１８では、メモリコントローラ（ＭＣ）によって発生された連続反転データ信号を受けて、当該受信した連続反転データ信号に整合した内部データ位相クロックを生成する（ＤＲＡＭ内部データ位相クロック＠ＤＲＡＭ１８参照）。このことは、初期化１では、ＭＣからのクロック信号よりも、連続反転データ信号を擬似クロック信号として使用することにより、内部データ位相クロックが決定されていることを意味している。
【０１１６】
次に、クロック信号（クロック＠ＭＣ）は２０５３ｐｓの遅延時間後、ＤＲＡＭ１８に受信される。この例では、クロック信号の周期は、１８７５ｐｓであるから、クロック信号の遅延時間の方が，クロック信号の周期よりも長いため、同じクロック周期内で、データ信号の送受が各ＤＲＡＭ１１−１８内で行われるとは限らない。したがって、この例では、どのクロック信号のタイミングでデータが受信されたかを識別する必要がある。また、連続反転データ信号とクロック信号との位相差を保持しておく必要がある。
【０１１７】
これらのことを考慮して、この実施形態では、ＤＲＡＭ内で、連続反転データ信号を利用して内部データ位相クロックを発生させると共に、当該内部データ位相クロックを分周（ここでは、４分周）することにより、各ＤＲＡＭ内におけるデータ信号の内部位相を決定する。
【０１１８】
即ち、内部データ位相クロック（ＤＲＡＭ内部データ位相クロック＠ＤＲＡＭ１８参照）を４分周して内部データ位相分周クロックを生成する（ＤＲＡＭ内部データ位相分周クロック参照）する一方、４分周された内部データ位相分周クロックを９０°位相遅延させることにより、内部データ位相遅延分周クロックを生成する（ＤＲＡＭ内部データ位相遅延分周クロック参照）。
【０１１９】
同時に、上記した内部データ位相分周クロックを基準として、４相の内部データ位相分周クロック（ＤＣＬＫ１〜ＤＣＬＫ４）がＤＲＡＭ１８内部で生成される（ＤＲＡＭ内部データ位相分周４相クロック参照）。これによって、ＤＲＡＭ内部データ用クロック位相が設定される。これらの内部位相分周クロック等は、後述するように、ＤＲＡＭ１８内部において、クロック信号とデータ信号との位相差を整合させるのに使用される。
【０１２０】
図１１を参照して、上記初期化１後のＤＲＡＭ内部データ用クロックタイミングについて説明する。ここでは、ライト（書込）動作が行われるものとする。この場合、ＤＲＡＭ内部データ位相分周４相クロック（ＤＣＬＫ１〜ＤＣＬＫ４）が前述した形式で発生される一方、９０°位相遅延され、分周されたＤＲＡＭ内部データ位相遅延分周クロックから、ＤＲＡＭ内部データ受信用クロックＤＣＬＫＲ及びＤＲＡＭ内部データ受信用分周４相クロック（ＤＣＬＫＲ１〜ＤＣＬＫＲ４参照）が生成される。
【０１２１】
図１１からも明らかな通り、これら受信用クロックＤＣＬＫＲ、ＤＣＬＫＲ１〜ＤＣＬＫＲ４はＤＲＡＭ内部データ位相分周クロックを９０°だけ遅延させた内部データ位相遅延分周クロックに基づいて生成されており、初期化コマンド受信後、メモリコントローラ（ＭＣ）５５からのデータ信号はこれら内部データ受信用クロックＤＣＬＫＲのエッジで書き込まれる。
【０１２２】
一方、図１２を参照すると、初期化コマンド受信後のデータ信号の読出タイミングが示されている。図１２に示されているように、内部データ位相分周クロック（ＤＲＡＭ内部データ位相分周クロック参照）を基準として、ＤＲＡＭ内部データ出力用クロックＤＣＬＫＯ、並びに、分周４相クロックＤＣＬＫＯ１〜ＤＣＬＫ４がＤＲＡＭ１８内部で生成され、内部データ出力用クロックＤＣＬＫＯのエッジで、ＤＲＡＭ１８からデータ信号が読み出される（データ＠ＤＲＡＭ１８参照）。図１２に示されているように、ＤＲＡＭ内部データ出力用クロックＤＣＬＫＯは、初期化後、ＤＲＡＭ内部データ位相クロックに基づいて発生され、この内部データ出力用クロックＤＣＬＫＯにしたがって、ＤＲＡＭ１８のデータは読み出され、これらデータは連続反転データ信号として、ＭＣに出力される。
【０１２３】
図１３を参照すると、前述した動作を行うＤＲＡＭの具体的な構成が示されている。図示されたＤＲＡＭは、メモリコントローラ（ＭＣ）から連続反転データ信号を擬似クロック信号として受けると共に、クロック信号をも受けるデータ用ＤＬＬ回路ブロック７１を備え、当該ブロック７１は、内部データ位相分周４相クロックＤＣＬＫ１／２／３／４、内部データ受信用クロック及び分周４相クロックＤＣＬＫＲ、ＤＣＬＫＲ１／２／３／４、内部データ出力用クロック及び分周４相クロックＤＣＬＫＯ、ＤＣＬＫＯ１／２／３／４を生成する。更に、ＤＲＡＭは、クロック信号を受けてＤＲＡＭ内部コマンドアドレス受信用分周４相クロックＣＬＫ０／９０／１８０／２７０を生成するコマンドアドレス用ＤＬＬ回路ブロック７２を有している。これらのブロック７１、７２の構成については後述する。
【０１２４】
図１３において、データ用ＤＬＬ回路ブロック７１は、初期化１の場合、データ配線ＤＡを介して連続反転データ信号として与えられる擬似クロック信号からＤＲＡＭ内部データ位相分周４相クロックＤＣＬＫ、ＤＣＬＫ１／２／３／４（図１０及び図１１参照）を生成し、クロック比較識別ブロック７３に送る。他方、ＤＲＡＭ内部データ出力用クロック及び分周４相クロックＤＣＬＫＯ、ＤＣＬＫＯ１／２／３／４は出力データ切り替え回路７４に与えられ、更に、ＤＲＡＭ内部データ受信用クロックＤＣＬＫＲ、及び、ＤＲＡＭ内部データ位相分周４相クロックＤＣＬＫＲ１／２／３／４は、データレシーバ及び内部データ生成回路７５に与えられる。
【０１２５】
一方、コマンドアドレス用ＤＬＬ回路ブロック７２は、コマンドレシーバ及び内部コマンド信号生成回路７６に対して、ＤＲＡＭ内部コマンドアドレス受信用分周４相クロックＣＬＫ０／９０／１８０／２７０をクロック信号の位相を識別するために出力する。コマンドレシーバ及び内部コマンド信号生成回路７６は、コマンド・アドレス信号及びＤＲＡＭ内部コマンドアドレス受信用分周４相クロックＣＬＫ０／９０／１８０／２７０と、クロック比較識別ブロック７３から与えられるＤＣＬＫ０／９０／１８０／２７０とを受け、両者のタイミングを対応付け、即ち、整合させ、整合したタイミングでＤＲＡＭ内部コマンド・アドレス信号を生成する。ここで、ＣＬＫ０／９０／１８０／２７０及びＤＣＬＫ０／９０／１８０／２７０の０／９０／１８０／２７０は、分周４相クロックの位相をあらわしている。これによって、コマンド・アドレス信号が、どのクロック信号のタイミングで受信されたかが識別される。
【０１２６】
更に、コマンドレシーバ及び内部コマンド信号生成回路７６は、受信したコマンド・アドレス信号のタイミングを位相によって識別したコマンドアドレスクロック識別データ信号ＣＬＫＰ０／９０／１８０／２７０及び初期化タイミング信号を出力する。尚、ＤＲＡＭ内部コマンド・アドレス信号は、ＤＲＡＭのメモリ部に与えられ、他方、コマンドアドレスクロック識別データ信号ＣＬＫＰ０／９０／１８０／２７０及び初期化タイミング信号は、クロック比較識別ブロック７３及び初期化信号生成回路７７にそれぞれ与えられる。
【０１２７】
クロック比較識別ブロック７３は、ＤＲＡＭ内部データ位相分周４相クロックＤＣＬＫ１／２／３／４とコマンドアドレスクロック識別データ信号ＣＬＫＰ０／９０／１８０／２７０とを初期化信号生成回路７７からの初期化信号１／２／３／４を参照して比較し、比較結果であるＤＲＡＭ内部コマンド整合用４相クロックＤＣＬＫ０／９０／１８０／２７０をコマンドレシーバ及び内部コマンド信号生成回路７６に供給する。このＤＣＬＫ０／９０／１８０／２７０は、ＭＣからのクロック信号が、連続反転データ信号のどの位相で受信されたかを示している。
【０１２８】
このＤＣＬＫ０／９０／１８０／２７０に基づいて、コマンドレシーバ及び内部コマンド信号生成回路７６は、ＤＲＡＭ内部コマンド・アドレス信号のタイミングを連続反転データ信号のタイミングとを整合させる。
【０１２９】
一方、データレシーバ及び内部データ生成回路７５は、データ信号を受けると、ＤＲＡＭ内部データ受信用クロック及び分周４相クロックＤＣＬＫＲ、ＤＣＬＫＲ１／２／３／４にしたがって内部データ信号をメモリ部に格納すると共に、初期化の場合には、受信されたデータ信号の受信タイミングをあらわすＤＲＡＭ内部データクロック識別信号ＤＣＬＫＰ１／２／３／４を出力データ切り替え回路７４に出力する。
【０１３０】
出力データ切り替え回路７４は、データの出力か入力かを判定する一方、ＤＲＡＭ内部データクロック識別データ信号ＤＣＬＫＰ１／２／３／４、ＤＲＡＭ内部データ出力用クロック及び分周４相クロックＤＣＬＫＯ１／２／３／４、並びに、初期化信号１／２／３／４に応答して動作する。初期化動作の場合、連続反転データ生成回路７８からの初期用連続反転データが出力データとして出力データ切り替え回路７４及び出力回路８０を介してＭＣに出力され、他方、通常動作の場合には、データの送受信が出力データ切り替え回路７４及び出力回路８０を介して行われる。
【０１３１】
図１４及び図１５には、図１３に示されたデータ用ＤＬＬ回路ブロック７１及びコマンドアドレス用ＤＬＬ回路ブロック７２がそれぞれ示されている。図１３及び図１４を参照すると、データ用ＤＬＬ回路ブロック７１は、図１３からも明らかなように、データ信号、初期化信号、及び、クロック信号を受けて、ＤＲＡＭ内部データ出力用クロックＤＣＬＫＯ、その分周４相クロックＤＣＬＫＯ１／２／３／４、ＤＲＡＭ内部データ受信用クロックＤＣＬＫＲ、その分周４相クロックＤＣＬＫＲ１／２／３／４、及び、ＤＲＡＭ内部データ位相分周４相クロックＤＣＬＫ１／２／３／４とを生成する。
【０１３２】
図１４をも参照すると、データ用ＤＬＬ回路ブロック７１は、データ信号、初期化信号、及びクロック信号を受けて動作するＤＲＡＭ内部データ位相再生ブロック７１１を有し、データ用ＤＬＬ回路ブロック７１には、更に、データ受信用クロック生成部７１２、及び、データ出力用クロック生成部７１３が接続されている。
【０１３３】
このうち、ＤＲＡＭ内部データ位相再生ブロック７１１は、クロック信号及び初期化信号とを受けてクロックを再生するクロック再生回路と、データ信号と初期化信号との位相を比較して位相判定信号をクロック再生回路に出力する位相判定回路、クロック信号と基準位相クロックとの位相を比較し、位相調整信号をクロック再生回路に出力する位相判定回路とによって構成されている。
【０１３４】
ＤＲＡＭ内部データ位相クロック再生ブロック７１１のうち、初期化信号及びデータ信号とを受けて動作する位相判定回路は、、初期化信号が初期化１をあらわしている場合、連続反転データ信号の形で与えられるデータ信号を疑似クロック信号と判定して、位相判定信号として当該データ信号の位相をクロック再生回路に送る。
【０１３５】
クロック再生回路は、初期化信号が初期化１をあらわしている場合、疑似クロック信号を基準位相クロックとして位相判定回路に供給する一方、当該疑似クロック信号から、ＤＲＡＭ内部データ位相分周クロック、及び、ＤＲＡＭ内部データ位相遅延分周クロックを生成し、データ出力用クロック生成部７１３及びデータ受信用クロック生成部７１２にそれぞれ出力する。更に、図示されたクロック再生回路は、ＤＲＡＭ内部データ位相分周４相クロックＤＣＬＫ１／２／３／４をクロック比較識別回路７３（図１３）に出力する。一方、初期化動作以外の通常動作の際には、クロック信号及び基準位相クロックを受けて動作する位相判定回路によって、両クロック信号の位相差を検出し、位相調整信号がクロック再生回路に出力される。
【０１３６】
データ受信用クロック生成部７１２は、図示されているように、ＤＲＡＭ内部データ位相遅延分周クロックによって動作するクロック再生回路及び位相判定回路と、３つのバッファとによって構成されており、前述したＤＲＡＭ内部データ受信用クロックＤＣＬＫＲ及びその分周４相クロックＤＣＬＫＲ１／２／３／４をデータレシーバ及び内部データ生成回路７５（図１３）に出力する。
【０１３７】
更に、データ出力用クロック生成部７１３は、ＤＲＡＭ内部データ位相分周クロックを受けて動作するクロック再生回路及び位相判定回路と、３つのバッフア、及び出力回路レプリカとによって構成され、ＤＣＬＫＯ及びＤＣＬＫＯ１／２／３／４をクロック比較識別回路７３及び出力データ切り替え回路７４にそれぞれ出力する。
【０１３８】
この構成では、データ信号は、初期化された後では参照されない。しかしながら、初期化時に保持されたデータ信号とクロック信号との位相差により、ＤＲＡＭ内部データ位相クロック再生ブロック７１１により、内部データ位相クロックが図１６に示すように生成される（ＤＲＡＭ内部データ位相クロック＠ＤＲＡＭ１８参照）。
【０１３９】
図１６をも参照すると、ＤＲＡＭ内部データ位相クロックをもとに４分周したＤＲＡＭ内部データ位相４分周クロックＤＣＬＫ１／２／３／４、および、クロック信号を９０°遅延させた位相で４分周したＤＲＡＭ内部データ位相遅延分周クロックがＤＲＡＭ内部データ位相クロック再生ブロック７１１で生成され、それぞれデータ出力用クロック生成部７１３、および、データ受信用クロック生成部７１２に供給される。
【０１４０】
データ出力用クロック生成部７１３およびデータ受信用クロック生成部７１２では、前述したように、ＤＲＡＭ内部出力用クロックＤＣＬＫＯおよび受信用クロックＤＣＬＫＲを生成すると同時に、それらの分周４相クロックＤＣＬＫＯ１／２／３／４及びＤＣＬＫＲ１／２／３／４を生成する。各４相のクロックは入力された分周クロックからそれぞれ９０°づつ位相を遅らせて生成される。受送信クロックは、分周クロックを４倍に逓倍して生成される。
【０１４１】
また、ＤＲＡＭ内部データ位相分周４相クロックＤＣＬＫ１／２／３／４が、ＤＲＡＭ内部データ位相クロック再生ブロック７１１からクロック比較識別ブロック７３に供給される。ここで、３つの４相分周クロックが生成されたが、各４相クロックはそれぞれＤＲＡＭ内部データ位相分周クロックの０を基準に生成されておりそれぞれの０￣３が対応付けられる。
【０１４２】
次に、図１３及び図１５を参照して、コマンドアドレス用ＤＬＬ回路ブロック７２を説明する。図１５に示されたコマンドアドレス用ＤＬＬ回路ブロック７２は、クロック信号を受けて動作するクロック再生回路及び位相判定回路、バッファ、及び、４分周するためのバッファとにより構成され、クロック信号よりＤＲＡＭ内部コマンドアドレス受信用分周４相クロックＣＬＫ０／９０／１８０／２７０を生成する。
【０１４３】
これらの４相クロックＣＬＫ０／９０／１８０／２７０は、コマンド・アドレス信号を受信した後、データ信号から生成されるＤＲＡＭ内部データ位相クロックのタイミングに乗せ換えるときに乗せ換え先を識別するために生成される。また、分周を行うことによって、乗せ換え時の時間差がクロック周期を超えても対処することができる。
【０１４４】
上記した実施形態では、配線遅延（１００３ｐｓ）に対して、１Ｇｂｐｓ以上の動作時に十分マージンをもってタイミングの乗せ変えができるようにするため、４倍周のクロックを用いたが、一般的には、ｎ倍の分周クロックを使用することができる。
【０１４５】
図１７を参照して、メモリコントローラ（ＭＣ）で行われる次段階の初期化２を説明する。この場合、ＤＲＡＭから連続反転データがメモリコントローラ（ＭＣ）に送信される。図１７のデータ＠ＤＲＡＭ１８に示されているように、ＤＲＡＭ１８からの連続反転データ信号は、ＤＲＡＭ側で初期化１により生成されたＤＲＡＭ内部データ位相クロック（ＤＲＡＭ内部データ位相クロック＠ＤＲＡＭ１８参照）の立ち上がり、立下りエッジに整合されて疑似データ信号として出力され、９０２ｐｓ遅延された後、メモリコントローラ（ＭＣ）に到達する。
【０１４６】
ＭＣでは、この擬似データ信号からＤＲＡＭ内部と同様に、ＭＣ内部データ位相クロックを生成し、ＭＣ内部データ位相遅延分周クロック、ＭＣ内部データ受信用クロックＤＣＬＫＭＣおよび４相分周クロックＤＣＬＫＭＣ１／２／３／４を生成され、ＤＲＡＭからのデータを受信するためのタイミング整合が行われる。ＭＣの構成については、図２８を参照して後述する。
【０１４７】
メモリシステムに複数のランクがある場合にはそれぞれのランク毎にこの初期化を行う必要がある。この場合、ＭＣはランク毎ににデータ位相を保持する。これによって、ＤＲＡＭとＭＣ側におけるクロックタイミングの整合が行われたことになるが、ＤＲＡＭとＭＣとのクロックタイミングが整合しても、両者間のデータがどのクロックタイミングで送受されるかを識別する必要がある。
【０１４８】
このため、ＤＲＡＭ内部では、前述したクロックタイミングからデータ位相タイミングへの乗せ換え先をきめるための初期化３を行う。
【０１４９】
図１８を参照すると、初期化３の際のタイミングチャートが示されている。ここでは、ＤＲＡＭ内部で生成されたクロックおよびデータタイミングをソースとするそれぞれの分周クロック、つまり、コマンドアドレス受信用分周４相クロックとＤＲＡＭ内部データ位相分周４相クロックの対応づけを行う。このため、ＭＣからアドレス信号の１つ、データ信号の１つに、４分周周期の信号を送信し、ＤＲＡＭで受信する。
【０１５０】
それぞれの立ち上がりタイミングと対応する立ち上がりタイミングとなるそれぞれの分周クロックの１つ同士を対応づけることでクロックタイミングからデータ位相タイミングへの乗せ換えを行う。
【０１５１】
ここで、図１８を説明する前に、図１９のタイミングチャートを参照すると、図１９に示すように、データ信号は、ＭＣからクロック信号と同時に送信されると、ランク内の遠端ＤＲＡＭ１８ではクロック信号のほうが遅くなってしまう。これはＤＲＡＭにおいてデータよりコマンドが遅く与えられることになりＤＲＡＭ動作が不能となる。
【０１５２】
この問題を解決するために、データ配線ＤＡで送信する４分周信号の位相を図１８のデータ＠ＭＣに示すように、１クロック遅らせる。即ち、コマンド信号がＴ１のクロックの立ち上がりで、ＭＣよりＤＲＡＭに送信されたとき、ＤＲＡＭにおいてＭＣにおけるＴ２のタイミングのクロックエッジに対応するデータ位相クロックに乗せ換えられる。これによって、ＤＲＡＭ内部クロックタイミングからデータクロックタイミングへのコマンドアドレスの受け渡し先が設定されたことになる。
【０１５３】
ＭＣはクロック数をカウントしており、コマンドが実効的に１クロック遅れて、ＤＲＡＭで実行されることを認識している。即ち、ＭＣでは、アドレスコマンドレーテンシーが１クロックあると認識している。本実施形態では、１クロックとしているがさらに遅延差が大きく遅らせる必要がある場合にはＭＣにおいてクロック数が大きく設定される。
【０１５４】
図２０及び図２１を参照すると、図１３に示されたＤＲＡＭのコマンドレシーバ及び内部コマンド信号生成回路７６と、その初期化３における動作波形がそれぞれ示されている。図２０に示されたコマンドレシーバ・内部コマンド信号生成回路７６は、入力端子を介して、コマンド・アドレス信号（Ａｎ）を受け、ＤＲＡＭ内部コマンド・アドレス信号を出力する。このため、図示された回路は、４つのレシーバ及びラッチ回路と、４つのＤフリップフロップとによって構成されている。
【０１５５】
図２１をも併せ参照すると、コマンドレシーバ及び内部コマンド信号生成回路７６に設けられた４つのレシーバ及びラッチ回路には、コマンド・アドレス信号端子（Ａｎ入力端子）を介して、コマンド・アドレス信号が与えられる。ここでは、コマンド・アドレス信号として、アドレス信号Ａｎが与えられているものとする（Ａｎ＠ＤＲＡＭ１８参照）。アドレス信号Ａｎはクロック信号の立ち上がりに整合してＭＣにより生成され、ＤＲＡＭ１８で受信される。この例では、アドレス信号Ａｎとして、”１１００１１”がＤＲＡＭ１８で受信されている（Ａｎ＠ＤＲＡＭ１８参照）。この場合、アドレス信号Ａｎは、連続反転データ信号の形で送信され、受信されている。
【０１５６】
一方、図２０に示された４つのレシーバ及びラッチ回路（Ｒ＆Ｌ）には、図１３に示されたコマンドアドレス用ＤＬＬ回路ブロック７２から、受信されたクロック信号を４分周することによって得られた互いに位相の異なる４相のクロックＣＬＫ０／９０／１８０／２７０も与えられている。したがって、コマンド・アドレス信号は、それぞれ４つのレシーバ及びラッチ回路に４相のクロックＣＬＫ０／９０／１８０／２７０によってラッチされる。この場合、クロックＣＬＫ０／９０／１８０／２７０はＤＲＡＭ内部コマンドアドレス受信用分周４相クロックであり、ＤＲＡＭ内部におけるコマンドアドレスを受信する位相をあらわしている。
【０１５７】
ラッチ結果は、コマンドアドレスクロック識別データ信号ＣＬＫＰ０／９０／１８０／２７０として、クロック比較識別ブロック７３（図１３）に出力されると共に、当該コマンドレシーバ及び内部コマンド信号生成回路７６内のＤフリップフロップ（ＤＦ／Ｆ）に与えられている。
【０１５８】
図２１に示す例では、各レシーバ及びラッチ回路（Ｒ＆Ｌ）において、アドレス信号ＡｎがクロックＣＬＫ０／９０／１８０／２７０によってラッチされ、図示されているように、０１１０のコマンドアドレスクロック識別データ信号ＣＬＫＰ０／９０／１８０／２７０が４つのレシーバ及びラッチ回路（Ｒ＆Ｌ）から出力される。
【０１５９】
Ｄフリップフロップ（ＤＦ／Ｆ）には、それぞれＤＲＡＭ内部コマンド整合用４相クロックＤＣＬＫ０／９０／１８０／２７０が与えられており、ＤＲＡＭ内部コマンド・アドレス信号は、これらＤＣＬＫ０／９０／１８０／２７０にしたがって、ＤＲＡＭ内部に出力される。このことは、Ｄフリップフロップ（ＤＦ／Ｆ）でコマンド・アドレス信号のクロックがデータ信号のクロックに整合されたこと、即ち、ＤＲＡＭ内部コマンド・アドレス信号が、ＤＲＡＭ内部コマンド整合用４相クロックＤＣＬＫ０／９０／１８０／２７０のタイミングに乗せ換えられたことを意味している。
【０１６０】
一方、図２２を参照すると、図１３に示されたデータレシーバ・内部データ生成回路７５の具体的な回路構成が示されている。図示されているように、データレシーバ・内部データ生成回路７５は、データ信号を受信するデータ入力端子と、ＤＲＡＭ内部データクロック識別データ信号ＤＣＬＫＰ１／２／３／４を出力する出力端子を備え、データ入力端子からのデータ信号は、データレシーバに与えられている。
【０１６１】
データレシーバは、データ信号をＤＲＡＭ内部データ受信用クロックＤＣＬＫＲのタイミングで受信し、受信されたデータ信号は、４つのラッチにより分周４相クロックＤＣＬＫＲ１／２／３／４のタイミングでラッチされる。これら４つのラッチ回路には、分周４相クロックＤＣＬＫＲ１／２／３／４が与えられているから、ラッチされたデータ信号は４分周され、ＤＲＡＭ内部データクロック識別データ信号ＤＣＬＫＰ１／２／３／４として生成される。
【０１６２】
図２３をも参照すると、ＤＲＡＭ内部データ位相クロックに対して９０°遅延したＤＲＡＭ内部データ受信用クロックＤＣＬＫＲ、及び、当該クロックＤＣＬＫＲを４分周した分周４相クロックＤＣＬＫＲ１〜ＤＣＬＫＲ４が示されており、これらクロックはデータレシーバ及びラッチ回路に供給される。図示された例では、データ信号として、００００１１１１００００１１１１のデータ列（連続反転データ列）が与えられており、これらのデータ列は、ＤＣＬＫＲの前縁においてデータレシーバで受信され、受信されたデータ信号は、ＤＣＬＫＲ１〜ＤＣＬＫＲ４のタイミングでラッチ回路にラッチされる。この結果、ラッチ回路からは、図２３に示すように、００１１のＤＲＡＭ内部データクロック識別信号ＤＣＬＫＰ１〜ＤＣＬＫＰ４が出力される。
【０１６３】
このように、コマンドアドレスクロック識別データ信号及び内部データクロック識別データ信号が、図２０及び図２２に示されたコマンドレシーバ・内部コマンド信号生成回路７６及びデータレシーバ・内部データ信号生成回路７５からそれぞれ出力される。
【０１６４】
図２４を参照すると、クロック比較識別ブロック７３内に設けられたクロック識別回路９１が示されている。クロック識別回路９１には、前述したＤＲＡＭ内部データクロック識別データ信号ＤＣＬＫＰ１／２／３／４及びコマンドアドレスクロック識別データ信号ＣＬＫＰ０／９０／１８０／２７０が与えられており、当該クロック識別回路９１は、両識別データ信号の比較を行い、整合切り替え信号Ｐ０００、Ｐ０９０、Ｐ１８０、Ｐ２７０を出力する。図示されたクロック比較識別回路９１は、ＤＲＡＭ内部データクロック識別データ信号ＤＣＬＫＰ１／２／３／４のうち、互いに隣接するＤＣＬＫＰ１／２とコマンドアドレスクロック識別データ信号ＣＬＫＰ０／９０／１８０／２７０との一致、不一致を排他的論理和回路及びＮＯＲ回路により識別し、識別結果をラッチ回路にラッチする。ラッチ回路は、初期化３を示す初期化信号３にしたがって識別結果を取り出し、整合切り替え信号Ｐ０００、Ｐ０９０、Ｐ１８０、Ｐ２７０を生成する。図２４では、例えば、ＣＫＬＰ０とＤＣＬＫＰ１とが一致し、更に、ＣＬＫＰ９０とＤＣＬＫＰ９０とが一致したとき、これらのデータ信号に対応するＮＯＲ回路の出力は論理”１”となり、初期化信号３によってアクティブ状態にあるとき、識別データ比較結果ラッチ回路には、論理”１”が整合切り替え信号Ｐ０００としてラッチされる。このことは、互いに隣り合うＣＬＫＰ０及びＣＬＫＰ９０が、同様に互いに隣り合うＤＣＬＫＰ１及びＤＣＬＫＰ２とそれぞれ同一のデータ信号であることを示している。このように、図示されたクロック識別回路９１では、互いに隣接するＣＬＫＰ０とＣＬＫＰ９０；ＣＬＫＰ９０とＣＬＫＰ１８０；ＣＬＫＰ１８０とＣＬＫＰ２７０：ＣＬＫＰ２７０とＣＬＫＰ０とが、互いに隣接するＤＣＬＫＰ１及びＤＣＬＫＰ２と一致した場合、データ信号とクロック信号とは、その位相で整合させることができる。図２１及び２３の例では、ＣＬＫＰ２７０とＣＬＫＰ０とが論理０、他方、ＤＣＬＫＰ１及びＤＣＬＫＰ２が論理０であり、このとき、互いに隣接する識別データ信号が一致しているから、整合切り替え信号Ｐ２７０が出力される。
【０１６５】
クロック比較識別ブロック７３には、前述したクロック識別回路９１のほかに、図２５に示すような内部コマンド整合用クロック生成回路９２が設けられている。この内部コマンド整合用クロック生成回路９２は、図示されているように、トライステートバッファとバッファ回路とにより構成され、ＤＲＡＭ内部データ位相分周４相クロックＤＣＬＫ１／２／３／４と整合切り替え信号Ｐ０００、Ｐ０９０、Ｐ１８０、Ｐ２７０とを受け、整合切り替え信号Ｐ０００、Ｐ０９０、Ｐ１８０、Ｐ２７０にしたがって、４相クロックＤＣＬＫ１／２／３／４を切り替え、ＤＲＡＭ内部コマンド整合用４相クロックＤＣＬＫ０／９０／１８０／２７０として出力する。前述したように、整合切り替え信号Ｐ２７０が図２４に示すクロック識別回路９１から出力された場合、ＤＣＬＫ２がＤＣＬＫ０、ＤＣＬＫ３がＤＣＬＫ９０、ＤＣＬＫ４がＤＣＬＫ１８０、ＤＣＬＫ４がＤＣＬＫ２７０として、それぞれ出力される。これによって、ＤＲＡＭ内部データ位相分周４相クロックＤＣＬＫ１〜ＤＣＬＫ４は、整合切り替え信号Ｐ０００〜Ｐ２７０によって、ＤＲＡＭ内部コマンド整合用４相クロックＤＣＬＫ０〜２７０に切り替えられる。
【０１６６】
切り替えられた内部コマンド整合用４相クロックＤＣＬＫ０／９０／１８０／２７０は、内部データ位相クロックに対応しており、図２０に示されたコマンドレシーバ・内部コマンド信号生成回路７６に供給される。この結果、コマンドレシーバ及び内部コマンド信号生成回路７６のＤフリップフロップでは、ＤＣＬＫ０／９０／１８０／２７０によって、コマンド・アドレス信号の位相タイミングの乗せ換えが行われる。
【０１６７】
図２６を参照すると、通常動作時のクロック信号のタイミングで取り込まれたコマンド信号を、ＤＲＡＭ内部においてＤＲＡＭ内部データ位相クロックのタイミングに乗せ換え、内部コマンド信号として生成される手順が示されている。図２６に示すように、ＭＣからクロック（クロック＠ＭＣ）にしたがって、出力されたアドレスコマンドＣｍｄ／Ａｄｄ（アドレスコマンド＠ＭＣ参照）は、ＤＲＡＭ１８に図２６に示すＤＲＡＭ１８のクロック（クロック＠ＤＲＡＭ１８）に整合した状態でＤＲＡＭ１８に到達したものとする（アドレスコマンド＠ＤＲＡＭ１８参照）。コマンド・信号と共にクロック信号が受信されると、図１３のコマンドアドレス用ＤＬＬ回路ブロック７２は、受信したクロック信号から分周４相クロックＣＬＫ０／９０／１８０／２７０を生成し、コマンドレシーバ・内部コマンド信号生成回路７６に送出する。
【０１６８】
コマンドレシーバ・内部コマンド信号生成回路７６は、この例では、アドレスコマンドＣｍｄ／ＡｄｄをＣＬＫ０のタイミングで取り込み、クロック識別データ信号ＣＬＫＰ０をクロック比較識別ブロック７３に送出する。
【０１６９】
一方、ＤＲＡＭ内のデータ用ＤＬＬ回路ブロック７１は、データ用内部データ位相クロックＤＣＬＫ及びそのデータ位相分周４相クロックＤＣＬＫ１〜ＤＣＬＫ４を生成している。クロック比較識別ブロック７３は、前述した動作を行うことにより、ＣＬＫＰ０をデータ位相分周４相クロックＤＣＬＫ１／２／３／４からコマンド整合用４相クロックＤＣＬＫ２７０、０、９０、１８０に乗せ換え、コマンドレシーバ・内部コマンド信号生成回路７６に与える。この例では、コマンドレシーバ・内部コマンド信号生成回路７６は、内部アドレスコマンド信号をＤＣＬＫ２のタイミングからＤＣＬＫ０のタイミングに乗せ換え、この内部タイミングで内部アドレスコマンドを取り込み、ＤＲＡＭ内部に供給する。
【０１７０】
以上の手続きより、ＤＲＡＭ内部で通常のコマンド・アドレス信号（初期化信号等、乗せ換えを行わないコマンドも含む）は、クロック信号に整合して取り込まれる。一方、内部動作コマンドは内部データ位相クロックのタイミングに乗せ換えられて生成される。この例の場合、ＭＣからは、見かけ上、アドレスコマンドレーテンシーを１クロック考慮してクロック数をカウントすれば、ＤＲＡＭの動作をクロックに同期して把握できる。また、ランク内の並列するＤＲＡＭもクロックに関しては、伝播遅延差があるためコマンドの取り込みタイミングがそれぞれ異なるが、データ位相に整合された後は、ＭＣから見た同じクロック位相に整合される。
【０１７１】
次に、ＭＣにおけるクロックタイミングとＤＲＡＭから送信されるデータ位相タイミングの対応づけを行う。即ち、どの読み出しコマンドに対応したデータが、何時、ＤＲＡＭからＭＣに到着するか識別することを可能とする動作を行う。このためのＭＣにおける初期化動作を前述したように、初期化４と呼ぶ。
【０１７２】
この場合、図２７に示すように、上記ＤＲＡＭでは、ＤＲＡＭ内部データ位相クロックが発生されると共に、当該クロックを分周したＤＲＡＭ内部データ位相分周４相クロックＤＣＬＫ１〜ＤＣＬＫ４が生成される。更に、ＤＲＡＭ内部データ出力用分周４相クロックＤＣＬＫＯ１〜ＤＣＬＫＯ４がデータ用ＤＬＬ回路ブロック７１から出力データ切り替え回路７４に与えられている。この状態で、連続反転データ生成回路７８からの連続反転データ（００１１００１１）は、ＤＣＬＫＯ１〜ＤＣＬＫＯ４に整合して生成されている。即ち、データ位相の識別を行うために与えられた識別データは、今度はＤＲＡＭから各４相分周クロックＤＣＬＫＯ１〜ＤＣＬＫＯ４のタイミングに対応付けられてＭＣに対して送信される。図２７の例では、ＤＲＡＭ内部データ出力用分周４相クロックＤＣＬＫＯ１／２／３／４のタイミングでデータ信号（００１１）がＤＲＡＭ１８からデータ配線を介して出力されている（図２７、データ＠ＤＲＡＭ１８参照）。
【０１７３】
図２８を参照して、前述した初期化２及び４の動作を行うことができるメモリコントローラ（ＭＣ）の一例を説明する。図示されているように、ＭＣは、クロック発生器９５からのクロックから、基準クロック及び当該基準クロックの４分周した分周４相基準クロックＣＫＬＭＣ＿０／９０／１８０／２７０を発生する基準クロック生成回路１００を有している。更に、図示されたＭＣは、基準クロック生成回路１００からの分周４相基準クロックＣＫＬＭＣ＿０／９０／１８０／２７０を受けて動作するリードデータ識別信号生成回路１０１、基準クロックを受けて動作するＭＣデータ受信用クロック生成部１０２、分周基準クロックＣＫＬＭＣを受けて動作するＭＣデータ出力用クロック生成部１０３、先行分周基準クロックＣＬＫＭＣＡを受けて動作するＭＣコマンドアドレス用ＤＬＬ回路ブロック１０４、及び、ＭＣコマンドアドレス用ＤＬＬ回路ブロック１０４に接続されたコマンドアドレス発行部１０５を備えている。
【０１７４】
更に、図示されたＭＣは、データレシーバ・内部データ生成回路１０６、クロック比較識別ブロック１０７、クロック識別データ生成回路１０８、初期化信号生成回路１０９、出力データ生成回路１１０、連続反転データ生成回路１１１、出力データ切り替え回路１１２、及び、出力回路１１３を有している。
【０１７５】
このうち、ＭＣデータ受信用クロック生成部１０２、ＭＣデータ出力用クロック生成部１０３、及び、ＭＣコマンドアドレスＤＬＬ回路ブロック１０４は、それぞれ、図２９、３０、及び、３１に示された構成を有している。
【０１７６】
図２８及び図２９を参照すると、ＭＣデータ受信用クロック生成部１０２は、ＤＲＡＭからのデータ信号、初期化信号生成回路１０９からの初期化信号、及び、基準クロック生成回路１００からの基準クロックとを受け、ＭＣ内部データ位相クロックＤＣＬＫＭＣ、ＭＣ内部データ受信用分周４相クロックＤＣＬＫＭＣＲ１／２／３／４、ＭＣ内部データ受信用クロックＤＣＬＫＭＣＲ、及び、ＭＣ内部データ位相分周４相クロックＤＣＬＫＭＣ１／２／３／４を出力する。
【０１７７】
このため、ＭＣデータ受信用クロック生成部１０２は、ＭＣ内部データ位相クロック再生ブロック１０２１とＭＣ内部クロック生成部１０２２とを備えている。ＭＣ内部データ位相クロック再生ブロック１０２１は、図示されているように、クロック再生回路と２つの位相判定回路とによって構成されており、クロック再生回路は、位相判定回路からの位相判定信号及び位相調整信号にしたがって、ＭＣ内部データ位相クロックＤＣＬＫＭＣ及びＭＣ内部データ位相遅延分周クロックとを出力する。この動作は、図１４を参照して説明したＤＲＡＭ内部データ位相クロック再生ブロック７１１の動作と実質的に同一であり、初期化の際には、ＤＲＡＭから受信した連続反転データ信号に基づいて、ＭＣ内部データ位相分周４相クロックＤＣＬＫＭＣ１／２／３／４、ＭＣ内部データ位相遅延分周クロック及びＭＣ内部データ位相クロックＤＣＬＫＭＣを出力する。
【０１７８】
ＭＣ内部クロック生成部１０２２は、クロック再生回路、位相判定回路、及び３つのバッファにより構成され、ＭＣ内部データ位相クロックＤＣＬＫＭＣ及びＭＣ内部データ位相遅延分周クロックとから、ＤＲＡＭの場合と同様に、ＭＣ内部データ受信用分周４相クロックＤＣＬＫＭＣＲ１／２／３／４及びＭＣ内部データ受信用クロックＤＣＬＫＭＣＲを送出する。
【０１７９】
ここで、ＭＣ内部データ受信用クロックＤＣＬＫＭＣＲ及びＭＣ内部データ受信用分周４相クロックＤＣＬＫＭＣＲ１／２／３／４はデータレシーバ・内部データ生成回路１０６に出力され、他方、ＭＣ内部データ位相クロックＤＣＬＫＭＣはリードデータ識別信号生成回路１０１に与えられる。更に、ＭＣ内部データ位相分周４相クロックＤＣＬＫＭＣ１／２／３／４はクロック比較識別ブロック１０７に送出されている。
【０１８０】
次に、図２８及び３０を参照すると、ＭＣで使用されるＭＣデータ出力用クロック生成部１０３は、基準クロック生成回路１００からの分周基準クロックＣＬＫＭＣを受け、ＭＣ内部データ出力用クロックＣＬＫＭＣＯを生成する一方、ＭＣ内部データ出力用分周４相クロックＣＬＫＭＣＯ＿０／９０／１８０／２７０を出力データ切り替え回路１１２に送出する。このため、図３０に示されたＭＣデータ出力用クロック生成部１０３は、クロック再生回路、出力回路レプリカ、位相判定回路、及び、３つのバッファによって構成されている。
【０１８１】
図２８及び図３１を参照すると、ＭＣ内部コマンドアドレス用ＤＬＬ回路ブロック１０４は、クロック再生回路、位相判定回路、２つのバッファ、及び、出力回路レプリカによって構成されており、先行分周基準クロックＣＬＫＭＣＡからＭＣ内部コマンドアドレス出力用分周４相クロックＣＬＫＭＣＡ＿０／９０／１８０／２７０をコマンドアドレス発行部１０５に出力する。コマンドアドレス発行部１０５は、ＣＬＫＭＣＡ＿０／９０／１８０／２７０及びＭＣクロック識別データ信号を受けて、コマンド・アドレス信号をＤＲＡＭに出力する一方、ＭＣ内部リードコマンドをリードデータ識別信号生成回路１０１に出力する。
【０１８２】
ＭＣ内のクロック比較識別ブロック１０７には、図２８に示すように、データ受信用ＭＣ内部クロック識別信号、データ出力用ＭＣ内部クロック識別データ信号、及び、ＭＣ内部データ位相分周４相クロック（ＤＣＬＫＭＣ１／２／３／４）が、それぞれ、データレシーバ・内部データ生成回路１０６、クロック識別データ生成回路１０８、及び、ＭＣデータ受信用クロック生成部１０２から与えられ、ＭＣ内部リードデータ識別用４相クロック（ＤＣＬＫＭＣ＿０／９０／１８０／２７０）をリードデータ識別信号生成回路１０１に出力する。
【０１８３】
図３２に示されたＭＣクロック比較識別ブロック１０７は、ＭＣクロック識別回路１０７１及びＭＣ内部リードデータ受信命令生成用４相クロック生成回路１０７２とによって構成されている。ＭＣクロック識別回路１０７１は、図２４に示されたＤＲＡＭのクロック識別回路９１と同様な構成を備え、データ受信用ＭＣ内部クロック識別信号とデータ出力用ＭＣ内部クロック識別データ信号とから、整合切り替え信号ＭＣＰ０００、０９０、１８０、２７０をＭＣ内部リードデータ受信命令生成用４相クロック生成回路１０７２に出力する。ＭＣ内部リードデータ受信命令生成用４相クロック生成回路１０７２は図２５に示された構成と同様な構成を備え、ＭＣ内部リードデータ識別用４相クロック（ＤＣＬＫＭＣ＿０／９０／１８０／２７０）をリードデータ識別信号生成回路１０１に出力する。
【０１８４】
図３３を参照すると、リードデータ識別信号生成回路１０１は、コマンドアドレス発行部１０５から与えられるＭＣ内部リードコマンドを分周４相基準クロック（ＣＬＫＭＣ＿０／９０／１８０／２７０）によって動作する第１段のＤフリップフロップでタイミングを調整した後、ＭＣクロック比較識別ブロック１０７からのＭＣ内部リードデータ識別用４相クロック（ＤＣＬＫＭＣ＿０／９０／１８０／２７０）によってタイミングを調整する。調整されたリードコマンドはＭＣ内部リードデータ位相クロックＤＣＬＫＭＣによりレイテンシー（例えば、５クロック分のレイテンシー）を調整された後、リードデータ識別信号として、ＭＣの内部回路に出力される。
【０１８５】
図２８乃至図３３に示されたＭＣにおいても、ＤＲＡＭの場合と実質的に同様な動作が行われ、整合切り替えによって、ＭＣ内部リードデータ識別用４相クロックが内部的に生成される一方、ＭＣ内部では、分周４相クロックにＭＣからのデータ送信タイミングに対応させて、既に、識別データが与えられている（ＭＣ送信側識別データ参照）。
【０１８６】
この結果、ＭＣでは、ＤＲＡＭからの送信データと比較して、識別データとの対応付けと切換が行われる。切り替えられたデータ位相クロックは図２８及び３３に示されたリードデータ識別信号生成回路１０１に供給され、ＭＣ内部リードデータ識別信号が生成される。
【０１８７】
また、図３２に示されたＭＣクロック比較識別ブロック１０７により、通常動作時のクロック信号に同期して発行されたコマンド信号をＭＣ内部に生成されたデータ位相クロックタイミングに乗せ換え、更に、クロック数をカウントすることによりＤＲＡＭから送信されたデータを受信する。このためのＭＣの動作は、ＤＲＡＭについて説明したのと略同様であるので、ここでは、詳述しない。
【０１８８】
以上のようなクロック、コマンドアドレス、データの対応づけを可能とする手段を有することで本発明に係るメモリシステムは論理的矛盾なく整合されて動作させることが可能となる。
【０１８９】
図４〜図６に示された本発明の実施形態に係るメモリシステムに適用可能な第２の実施例について説明する。この場合にも、システム初期化時にデータ信号を連続反転させた擬似クロック信号と、アドレスコマンド信号と同一トポロジーでＤＲＡＭに供給されるクロック信号の位相差を保持することにより、ＤＲＡＭにおけるデータ信号の送受信のクロック信号をソースクロックとしてＤＲＡＭ内部で生成する手法を採用していることは、第１の実施例と同様である。
【０１９０】
本発明の第２の実施例は、システム初期化時のデータ信号を連続反転させた擬似クロック信号の周期をあらかじめ４分周した信号として使用すること以外、第１の実施例と同様であるが、第２の実施例によれば、第１の実施例に比較して、ＤＲＡＭおよびＭＣにおけるデータ位相分周クロック信号識別の初期化動作を簡略化することができる。
【０１９１】
図３４を参照して、第２の実施例に使用されるＤＲＡＭの構成を説明する。図１３に示されたＤＲＡＭと同一の部分及び信号は同一の参照番号及び符号で示されている。図３４に示されたデータ用ＤＬＬ回路ブロック７１’は、ＤＲＡＭ内部データ位相分周４相クロック（ＤＣＬＫ１／２／３／４）を出力する点では、図１３と同様である。しかし、図３４のデータ用ＤＬＬ回路ブロック７１’は、ＤＲＡＭ内部データ出力用クロックＤＣＬＫＯのほかに、連続反転データ信号を出力データ切り替え回路７４に出力する一方、分周４相クロックを出力していない点、及び、ＤＲＡＭ内部データ受信用クロック（ＤＣＬＫＲ）だけを出力して、分周４相クロック（ＤＣＬＫＲ１／２／３／４）を出力していない点で、図１３のデータ用ＤＬＬ回路ブロック７１と相違している。この関係で、データレシーバ・内部データ生成回路７５’は、ＤＲＡＭ内部データクロック識別信号（ＤＣＬＫＰ１／２／３／４）を出力していない点、及び、クロック比較識別ブロック７３’にＤＣＬＫＰ１／２／３／４が入力されていない点で、図１３とは異なっている。
【０１９２】
この例では、ＭＣから擬似クロック信号としてデータ配線を介して与えられる連続反転データ信号は、前述したように、４分周されているが、クロック信号は、第１の実施例と同様に、クロック信号の遅延時間より短い周期でＭＣによって発生されている。このため、ＤＲＡＭでは、連続反転データ信号と、クロック信号を４分周した内部クロックとを対応付けることにより、初期化動作を簡略化できる。この場合、データ位相分周４相クロックの切替を行う必要がある。
【０１９３】
上記したデータ位相分周４相クロックの切替を行うクロック比較識別ブロック７３’の構成をより具体的に説明する。図３４に示されているように、クロック比較識別ブロック７３’は、ＤＲＡＭ内部データ位相分周４相クロックＤＣＬＫ１／２／３／４、コマンドアドレスクロック識別データ信号ＣＬＫＰ００／９０／１８０／２７０、及び、初期化１／２／３をあらわす初期化信号１／２／３を受け、ＤＲＡＭ内部コマンド整合用４相クロックＤＣＬＫ０／９０／１８０／２７０をコマンドレシーバ・内部コマンド信号生成回路７６に出力する。
【０１９４】
図３５をも併せ参照すると、第２の実施例に使用されるデータ用ＤＬＬ回路ブロック７１’は、分周基準位相クロックを位相判定回路の判定に使用し、ＤＲＡＭ内部データ位相分周４相クロック（ＤＣＬＫ１／２／３／４）のほかに、ＭＣから受信したデータ信号から連続反転データ信号を発生して、ＭＣに返送するＤＲＡＭ内部データ位相クロック再生ブロック７１１’を有している。また、図１４と同様に、ＤＲＡＭ内部データ位相クロック再生ブロック７１１’はＤＲＡＭ内部データ位相クロックをデータ出力用クロック生成部７１３’に出力すると共に、ＤＲＡＭ内部データ位相遅延クロックをデータ受信用クロック生成部７１２’に出力する。
【０１９５】
図３５に示されたデータ出力用クロック生成部７１３’及びデータ受信用クロック生成部７１２’は分周用バッファを有していない点で、図１４に示された生成部７１３、７１２と相違しており、この関係で、データ出力用クロック生成部７１３’及びデータ受信用クロック生成部７１２’からは、ＤＲＡＭ内部データ出力用クロックＤＣＬＫＯ及びＤＲＡＭ内部データ受信用クロックＤＣＬＫＲだけが出力されている。
【０１９６】
ここで、図３６及び３７に示されているように、クロック比較識別ブロック７３’は、クロック識別回路９１’及びＤＲＡＭ内部コマンド整合用クロック生成回路９２’とによって構成され、これらは、図２４及び図２５に示された回路９１及び９２にそれぞれ対応している。
【０１９７】
第２の実施例では、クロック信号と整合するようにコマンド・アドレス信号がＭＣから発生され、これらクロック信号及びコマンド・アドレス信号は同一のトポロジーを有する配線を介してＤＲＡＭに与えられている。このことを考慮して、図３４に示されたコマンドレシーバ・内部コマンド信号生成回路７６では、コマンド・アドレス信号が、コマンドアドレス用ＤＬＬ回路ブロック７２から与えられるＤＲＡＭ内部コマンドアドレス受信用分周４相クロックＣＬＫ０／９０／１８０／２７０のどのクロックと整合しているかを識別して、コマンドアドレスクロック識別データ信号ＣＬＫＰ０／９０／１８０／２７０をクロック識別回路９１’に出力する。この例では、互いに隣接する位相に対応した２つのコマンドアドレスクロック識別データ信号ＣＬＫＰ０／９０／１８０／２７０が論理”１”となって、コマンド・アドレス信号との整合を指示する。
【０１９８】
前述したコマンドアドレスクロック識別データ信号ＣＬＫＰ０〜ＣＬＫＰ２７０を受けて動作する図３６のクロック識別回路９１’は、互いに隣接する２つの位相に対応するコマンドアドレスクロック識別データ信号ＣＬＫＰ０〜ＣＬＫＰ２７０間のアンドをとる４つのＡＮＤ回路と、ＡＮＤ回路の出力を初期化信号３によってラッチする識別データ比較結果ラッチ回路とを有し、図示されたラッチ回路は４つのラッチによって構成されている。各ラッチ結果は、整合切替信号Ｐ０００、Ｐ０９０、Ｐ１８０、Ｐ２７０として図３７のＤＲＡＭ内部コマンド整合用クロック生成回路９２’に出力されている。例えば、ＣＬＫＰ２７０及びＣＬＫＰ０が論理”１”の場合、整合切替信号Ｐ２７０が出力される。
【０１９９】
図３７に示されたＤＲＡＭ内部コマンド整合用クロック生成回路９２’は、データ用ＤＬＬ回路ブロック７１’からのＤＲＡＭ内部データ位相分周４相クロックＤＣＬＫ１／２／３／４を前述した整合用切替信号Ｐ０００、Ｐ０９０、Ｐ１８０、Ｐ２７０により、バッファする４組のトライステートバッファと、トライステートバッファの出力を保持するバッファとを備え、各組のトライステートバッファは、ＤＣＬＫ１／２／３／４に対応して４つのトライステートバッファによって構成されている。この構成において、例えば、ＤＣＬＫ１が論理”１”で、Ｐ２７０が論理”１”のときには、図３７の最下段に配置された組のトライステートバッファの一つ及び当該トライステートバッファに接続されたバッファを介して、ＤＲＡＭ内部コマンド整合用４相クロックＤＣＬＫ＿２７０が出力される。このことは、ＤＲＡＭ内部データ位相分周４相クロックＤＣＬＫ１がＤＲＡＭ内部コマンド整合用４相クロックＤＣＬＫ＿２７０に乗り換えられたことを意味している。
【０２００】
上記したことからも明らかな通り、この実施例では、図２４に示されたＤＲＡＭ内部データクロック識別データ信号ＤＣＬＫＰを使用することなく、データ信号用内部クロックをコマンド用内部クロックに乗り換えさせることができ、回路構成及び手順を簡略化できると言う利点がある。このように、クロック識別手続きを要せずに容易にコマンド・アドレス信号のクロックタイミングからデータ位相タイミングへの乗せ換えが行われる。
【０２０１】
ここで、ＤＲＡＭ内部データ位相クロック再生部７１１’から出力される連続反転データ信号、即ち、ＤＲＡＭ内部データ信号で送信する擬似クロック信号の立ち上がりエッジは、予め後のアドレスコマンドの分周データ信号に対して、ＭＣにおいて１クロック分遅らせるように設定されているものとする。尚、本実施例では、１クロックとしているが、さらに遅延差が大きく遅らせる必要がある場合にはＭＣにおいてクロック数が大きく設定される。
【０２０２】
ＤＲＡＭ内部データ位相分周４相クロックＤＣＬＫ１／２／３／４は、既に、ＭＣから受信される連続反転データ信号が４分周して、擬似クロック信号として与えられる関係上、ＤＣＬＫ１が１、ＤＣＬＫ２が１に相当するクロックになっているためクロック識別の手順は必要ない。また、ＤＲＡＭからＭＣに送信する擬似クロック信号としての連続反転データ信号はＤＲＡＭ内部データ位相分周クロックと同位相で送信される。
【０２０３】
ＭＣにおいては、ＤＲＡＭから受信した擬似クロック信号からＭＣ内部データ位相４相クロックが生成されるが、ＤＲＡＭと同様にクロック識別の必要はなく擬似クロック信号と同位相がＤＣＬＫＭＣ＿０となる。したがって、この時点でＭＣにおいてはクロック信号とＭＣ内部に生成されたデータ位相クロックが対応づけられる。このため、クロック信号に整合して発行されたコマンド信号をＭＣ内部に生成されたデータ位相クロックタイミングに乗せ換え、さらにクロック数をカウントすることによりＤＲＡＭから送信されたデータを受信することが可能となっている。第２の実施例に使用されるＭＣの構成は、第１の実施例に使用されるＭＣの構成からクロック識別データ生成回路、クロック比較識別回路、連続反転データ生成回路を省略したものと同等の構成を有し、その他の構成は、第１の実施例に使用されるＭＣの構成とほぼ同様であり、更に、後述する第３の実施例のＭＣ（図４２）と構成上同様であるので、ここでは、説明を省略する。
【０２０４】
また、第２の実施例では、ＤＲＡＭにおいてはアドレス信号のみに４分周周期の信号を送信してＤＲＡＭで受信し、コマンドアドレスクロック識別データ信号を取り込んでデータ位相分周４相クロックの切替をＤＲＡＭ内で行っても良く、この構成によっても、第１の実施例のようなＭＣにおけるデータ位相４相クロックの識別のための初期化手続きは必要なくなる。
【０２０５】
図３８を参照して、本発明の第３の実施例に係るＤＲＡＭについて先ず説明する。この実施例では、ＭＣから入力された擬似クロックデータ信号をデータ用ＤＬＬ回路ブロック７１”で分周するのに加え、クロック信号自身も、コマンドアドレス用ＤＬＬ回路ブロック７２”に分周周期のクロックとして与えられることを特徴としている。この場合、ＭＣから与えられるクロック信号の１クロック周期内に、初期化時における擬似クロックデータ信号以外の通常データ信号がＭＣとＤＲＡＭとの間で、送受されることを前提としている。このことは、１クロック周期内における擬似クロックデータ信号とクロック信号との位相を検出すれば良いことを意味し、結果として、クロック、コマンドアドレス、データの対応づけを更に容易に行うことが可能となる。この構成を採用した場合、通常動作は、図８に示されたような形式で行われる。
【０２０６】
また、本実施例においては、ＭＣ及びＤＲＡＭ間で送受されるクロック信号は、ＭＣで既に基準クロックに対して分周されているため、擬似クロックデータ信号の立ち上がりエッヂを前述したようにクロック信号の立ち上がりエッヂに対して１クロック遅らせてＤＲＡＭに送信する。尚、この例では、１クロックとしているがさらに遅延差が大きく遅らせる必要がある場合にはＭＣにおいてクロック数が大きく設定される。
【０２０７】
図３８に示されたＤＲＡＭには、図３９に示すように、初期化の際、先ず、ＭＣから初期化コマンド（コマンド＠ＭＣ）がクロックの前縁に整合するように発行される（クロック＠ＭＣ参照）。ここで、クロックは７５００ｐｓの周期を有し、これらクロックは１０５０ｐｓの遅延後、ＤＲＡＭ１１で受信され（クロック＠ＤＲＡＭ１１、コマンド＠ＤＲＡＭ１１）、２０５３ｐｓの遅延後、ＤＲＡＭ１８で受信される（クロック＠ＤＲＡＭ１８、コマンド＠ＤＲＡＭ１８）。更に、ＭＣは、データ信号も、クロック信号と同じ周期で発生し、初期化の際には、連続反転データ信号をデータ配線を介して、ＤＲＡＭ１１〜１８に供給する。
【０２０８】
図３８のデータ用ＤＬＬ回路ブロック７１”及びコマンドアドレス用ＤＬＬ回路ブロック７２”では、連続反転データ信号及びクロック信号を分周することなく、４相のデータ用及びコマンドアドレス用クロックをそれぞれＤＲＡＭ内部データ位相４相クロックＤＣＬＫ＿０／９０／１８０／２７０及びＤＲＡＭ内部コマンドアドレス受信用４相クロックＣＬＫ＿０／９０／１８０／２７０を発生し、コマンドレシーバ・内部コマンド信号生成回路７６に供給する。このように、分周を行わないデータ用ＤＬＬ回路ブロック７１”は、図３５に示された回路によって実現でき、また、コマンドアドレス用ＤＬＬ回路ブロック７２”も、図３４に示された回路構成によって実現できる。
【０２０９】
更に、図示されたデータ用ＤＬＬ回路ブロック７１”は、ＤＲＡＭ内部データ受信用クロックＤＣＬＫＲ及びＤＲＡＭ内部データ出力用クロックＤＣＬＫＯをデータレシーバ・内部データ生成回路７５”及び出力データ切替回路７４にそれぞれ出力する。尚、図示されたＤＲＡＭには、連続反転データ信号を生成する回路が設けられていないが、これは、受信した連続反転データ信号を出力データ切替回路７４及び出力回路８０を介してＭＣに返送するためである。
【０２１０】
ここで、図４０をも参照して、図３８に示されたＤＲＡＭの初期化１動作を説明する。ＭＣでは、クロック信号をＤＲＡＭに出力している（クロック信号＠ＭＣ）が、１８７５ｐｓのアドレスコマンドレイテンシーを見込んで、１８７５ｐｓ遅延した分周データ基準クロックをも内部で発生している（分周データ基準クロック＠ＭＣ）。分周データ基準クロックと同時に、ＭＣは連続反転データ信号を擬似クロック信号として、データ配線を介してＤＲＡＭに出力する（データ＠ＭＣ参照）。
【０２１１】
上記したクロック信号は、１０５０ｐｓ及び２０５３ｐｓ経過後、それぞれＤＲＡＭ１１及びＤＲＡＭ１８に与えられる（クロック＠ＤＲＡＭ１１、クロック＠ＤＲＡＭ１８）。ここで、ＤＲＡＭ１８について説明すると、当該ＤＲＡＭ１８には、２０５３ｐｓよりも短い遅延時間後、ＭＣからの連続反転データ信号が擬似クロック信号として供給される（データ＠ＤＲＡＭ１８）。したがって、ＤＲＡＭ１８に受信されたクロック信号と連続反転データ信号との間には、位相差があることは、先に説明した実施例と同様である。
【０２１２】
ＤＲＡＭ１８で受信されたデータ信号は、データ用ＤＬＬ回路ブロック７１”を介してＭＣに返送される。更に、データ用ＤＬＬ回路ブロック７１”は、受信したデータ信号を基準としてＤＲＡＭ内部データ位相クロックを発生すると共に、当該内部データ位相クロックを９０°位相遅延したＤＲＡＭ内部データ位相遅延クロックをも発生する。続いて、データ用ＤＬＬ回路ブロック７１”は、ＤＲＡＭ内部データ位相クロックを４相に分周してＤＲＡＭ内部データ位相４相クロックＤＣＬＫ＿０／９０／１８０／２７０を図４０に示すように発生して、図３８に示されたコマンドレシーバ・内部コマンド発生回路７６に出力する。このように、第３の実施例では、受信されたデータ信号を基準にして、ＤＲＡＭ内部データ位相クロックを発生するだけで位相設定を行うことができるため、ＤＲＡＭ内部における初期化１動作を簡略化できる。
【０２１３】
このように、ＤＲＡＭ内部データ用クロックの位相が設定されると、図４１に示すように、ＤＲＡＭ内部データ位相クロック及び内部データ位相遅延クロックを基準として、ＤＲＡＭ内部データ出力用クロックＤＣＬＫＯ及び受信用クロックＤＣＬＫＲがそれぞれ内部的に発生される。
【０２１４】
図４２を参照すると、図３８に示された構成を有するＤＲＡＭと結合して使用されるＭＣの一例が示されている。図４２では、図２８に対応する部分に同一の参照番号が付されており、図４２に示されたＭＣは、図２８に示されたクロック比較識別ブロック１０７及びクロック識別データ生成回路１０８が設けられていない点で、図２８のＭＣと構成上相違している。
【０２１５】
図４３をも参照して、図４２に示されたＭＣにおける初期化２動作を説明する。尚、初期化２動作は、ＭＣ内部で、リード用の内部データクロック位相を設定するための動作である。図４３に示されているように、ＭＣは、クロック信号の発生後、分周データ基準クロックを生成する一方、連続反転データ信号をＤＲＡＭに出力することは図４０を参照して説明した通りである。また、ＤＲＡＭ内部では、連続反転データ信号からＤＲＡＭ内部データ出力用クロックＤＣＬＫＯを生成し、当該ＤＣＬＫＯを基準として連続反転データ信号を返送することも前述した通りである。
【０２１６】
ＤＲＡＭで発生された連続反転データ信号は、データ配線により遅延された後、ＭＣに受信される（データ＠ＭＣ）。ＭＣでは、受信されたデータ信号から内部データクロックをＤＲＡＭの場合と同様に発生し、更に、この内部データクロックを遅延させたＭＣ内部データ位相遅延クロックを生成する。図４３に示すように、ＭＣのＭＣデータ受信用クロック生成部１０２は、受信した連続反転データ信号（データ＠ＭＣ）を基準にして、内部データクロックを発生すると共に、当該内部データクロックを４分周して、図４３に示すようなＭＣ内部データ位相４相クロックＤＣＬＫＭＣ＿０／９０／１８０／２７０を発生させる一方、ＭＣ内部データ位相遅延クロックに基づいてＭＣ内部データ受信用クロックＤＣＬＫＭＣＲを発生する。この動作により、ＤＲＡＭからの読出データ、即ち、リードデータ用の内部データクロックの位相を設定する初期化２がＭＣ内で行われたことになる。
【０２１７】
図４２では、ＭＣ内部データ位相４相クロックＤＣＬＫＭＣ＿０／９０／１８０／２７０及びＭＣ内部データ受信用クロックＤＣＬＫＭＣＲは、ＭＣデータ受信用クロック生成部１０２から、リードデータ識別信号生成回路１０１及びデータレシーバ・内部データ生成回路１０６にそれぞれ出力される。
【０２１８】
図４２に示されているように、クロック発生器９５からのクロックパルス列は、基準クロック生成回路１００に与えられ、分周された後、図４０に示すようなクロック信号としてＤＲＡＭに出力される一方、クロック信号を１クロックパルスだけ遅延され、分周データ基準クロックＣＬＫＭＣをＭＣデータ出力用クロック生成部１０３に出力する。図示されたＭＣデータ出力用クロック生成部１０３は、図４０に示すように、連続反転データ信号を分周データ基準クロックＣＬＫＭＣの立ち上がりエッジに同期した形で発生する一方、ＭＣ内部データ出力用クロックＤＣＬＫＭＣＯをも発生し、当該ＭＣ内部データ出力用クロックＤＣＬＫＭＣＯにしたがって、ＭＣから出力データが出力される。
【０２１９】
次に、図４４をも参照して、図３８に示されたＤＲＡＭと、図４２に示されたＭＣとの間におけるコマンド・アドレス信号の送受信動作を説明する。先ず、図４４では、クロック信号（クロック＠ＭＣ）に整合するように、４つのコマンド・アドレス信号（Ｃｍｄ／Ａｄｄ）がＭＣから発行され（アドレスコマンド＠ＭＣ）、クロック信号及びＣｍｄ／Ａｄｄは同一のトポロジーを有する配線を通して、ここでは、ＤＲＡＭ１８に与えられたものとする。ここで、図４２を参照すると、クロック信号及びＣｍｄ／Ａｄｄの発行の際、基準クロック生成回路１００は、前述したように、分周されたクロック信号を発生すると共に、基準クロックをＭＣコマンドアドレス用ＤＬＬ回路ブロック１０４に送出する。ＭＣコマンドアドレス用ＤＬＬ回路ブロック１０４は、ＭＣ内部コマンドアドレス出力用クロックをコマンドアドレス発行部１０５に与え、コマンドアドレス発行部１０５は当該出力用クロックにしたがって、各Ｃｍｄ／ＡｄｄをＤＲＡＭに出力する。
【０２２０】
図４４に示すように、ＭＣからのクロック信号及びＣｍｄ／Ａｄｄは、実質上同一の遅延時間後、ＤＲＡＭ１８に供給される（クロック＠ＤＲＡＭ１８、アドレスコマンド＠ＤＲＡＭ１８）。ここで、図３８に戻ると、ＤＲＡＭは、上記したＣｍｄ／Ａｄｄをコマンドレシーバ・内部コマンド信号生成回路７６で受信すると共に、クロック信号をコマンドアドレス用ＤＬＬ回路ブロック７２”及びデータ用ＤＬＬ回路ブロック７１”で受信する。
【０２２１】
この実施例では、コマンドアドレス用ＤＬＬ回路ブロック７２”は、受信したクロック信号を基準としてＤＲＡＭ内部コマンドアドレス受信用４相クロックＣＬＫ＿０／９０／１８０／２７０を生成し、コマンドレシーバ・内部コマンド信号生成回路７６に出力する。これらＣＬＫ＿０／９０／１８０／２７０の位相は、データ用ＤＬＬ回路ブロック７１”の内部データ位相４相クロックＤＣＬＫ＿０／９０／１８０／２７０の位相とは異なっており、両者間の整合を取る必要がある。しかしながら、この実施例の場合、クロック信号及びコマンド・アドレス信号の遅延時間差は、クロック信号の１周期の期間内である。したがって、ＣＬＫ＿０はＤＣＬＫ＿０に対応付けられ、他のＤＣＬＫ＿９０／１８０／２７０に対応付けられることはない。このことは、他のＣＬＫ＿９０／１８０／２７０についても同様である。
【０２２２】
図４５をも参照すると、この実施例で使用されるコマンドアドレス・内部コマンド信号生成回路７６は、入力端子（Ａｎ入力端子）から与えられるコマンド・アドレス信号をＣＬＫ＿０／９０／１８０／２７０によってラッチし、コマンドアドレスクロック識別データ信号ＣＬＫＰ０／９０／１８０／２７０として出力するレシーバ・ラッチ回路と、ＣＬＫＰ０／９０／１８０／２７０をそれぞれＤＣＬＫ＿０／９０／１８０／２７０のタイミングで取り出し、ＤＲＡＭ内部コマンド・アドレス信号として出力するＤフリップフロップとによって構成されている。
【０２２３】
図４４に戻ると、上記したコマンドレシーバ・内部コマンド信号生成回路７６における各部の波形が示されており、ＣＬＫ＿０／９０／１８０／２７０のタイミングで、各Ｃｍｄ／ＡｄｄはＣＬＫＰ＿０／９０／１８０／２７０としてラッチされ、次に、ＤＣＬＫ＿０／９０／１８０／２７０のタイミングで、内部アドレスコマンド信号として出力されている。このことは、ＭＣからのコマンド・アドレス信号が、ＤＲＡＭ内部コマンドアドレス受信用４相クロックから、ＤＲＡＭ内部データ位相４相クロックに乗せ換えられたことを意味している。
【０２２４】
上述した動作を要約すると、この実施例では、ＤＲＡＭにおいて、受信したクロック信号からＤＲＡＭ内部コマンドアドレス受信用４相クロックを生成する。この場合、クロック位相と同じ位相のものがＣＬＫ＿０となりそれぞれ１／４分周サイクルづつ位相をずらしたものがＣＬＫ＿９０，ＣＬＫ＿１８０，ＣＬＫ＿２７０として生成される。一方、ＤＲＡＭ内部データ位相４相クロックも擬似データクロックから生成されるが、データ位相と同位相のクロックがＤＣＬＫ＿０、更に、１／４分サイクルづつ位相をずらしたものが、ＤＣＬＫ＿９０，ＤＣＬＫ＿１８０，ＤＣＬＫ＿２７０として生成される。この実施例の場合、ＤＲＡＭ内部では、それぞれＣＬＫ＿０とＤＣＬＫ＿０、ＣＬＫ＿９０とＤＣＬＫ＿９０、ＣＬＫ＿１８０とＤＣＬＫ＿１８０、ＣＬＫ＿２７０とＤＣＬＫ＿２７０が対応づけられている。
【０２２５】
次に、ＤＲＡＭは、ＤＲＡＭ内部データ位相クロックＤＣＬＫ＿０とＤＲＡＭ端において同位相の擬似クロックデータ信号を連続反転データ信号としてＭＣに送信する。図４１に示されたタイミングチャートにおいては、連続反転データ信号がＤＲＡＭ内部データ出力用クロックに対して出力データを提供するように変移し、対応するデータを出力することにより内部データ位相クロック信号ＤＣＬＫ＿０と同じタイミングおよび位相の擬似クロック信号を送信する。
【０２２６】
一方、ＭＣはこの擬似クロック信号を受信することによりＭＣ内部データ受信用クロックおよびＭＣ内部データ位相４相クロックを生成する。また、擬似クロック位相と同位相のクロックがＭＣ内部データ位相４相クロックＤＣＬＫＭＣ＿０として生成される。この時点で、ＭＣにおいては、クロック信号とＭＣ内部に生成されたデータ位相クロックが対応づけられる。
【０２２７】
したがって、ＭＣでは、クロック信号に同期して発行されたコマンド信号をＭＣ内部に生成されたデータ位相クロックタイミングに乗せ換え、さらにクロック数をカウントすることによりＤＲＡＭから送信されたデータを受信することが可能となっている。
【０２２８】
次に、図４２、図４６、及び図４７を参照して、ＭＣからリードコマンド信号が発行されてから、当該リードコマンド信号に応じたリードデータがＭＣに出力されるまでの動作を説明する。この場合、ＭＣには、１クロック分のアドレスコマンドレイテンシーが与えられており、他方、ＤＲＡＭには、５クロック分の内部リードレイテンシーが与えられているものとする。この場合、図４６に示すように、ＭＣ内部では、クロック信号を遅延することによって分周基準クロックＣＬＫＭＣが生成され、これを基準として、分周４相基準クロックＣＬＫＭＣ＿０／９０１８０／２７０が基準クロック生成回路１００によって生成され、リードデータ識別信号生成回路１０１に与えられている。
【０２２９】
この状態で、ＭＣ内部では、ＣＬＫＭＣ＿０に整合するように、ＭＣ内部リードコマンドがコマンドアドレス発行部１０５からリードデータ識別信号生成回路１０１に供給されている。また、図４２に示すように、リードデータ識別信号生成回路１０１には、ＭＣデータ受信用クロック生成部１０２からＭＣ内部データ位相４相クロックＤＣＬＫＭＣ＿０／９０／１８０／２７０及び基準クロック生成部１００から分周４相基準クロックＣＬＫＭＣ＿０／９０／１８０／２７０が与えられている。
【０２３０】
リードデータ識別信号生成回路１０１は、図４７に示されているように、それぞれＣＬＫＭＣ＿０／９０／１８０／２７０のタイミングで、ＭＣ内部リードコマンドを取り込むＤフリップフロップが備えられ、更に、ＤＣＬＫＭＣ＿０／９０／１８０／２７０のタイミングで取り出されている。図４６の例では、内部リードコマンドがＣＬＫＭＣ＿０のタイミングで取り込まれ、ＤＣＬＫＭＣ＿０のタイミングでレイテンシーカウンターに出力されている。図示されたレイテンシーカウンターは、ＤＣＬＫＭＣ＿０／９０／１８０／２７０を５クロックだけカウントし、５クロックカウントすると、図４６に示されているように、リードデータ識別信号をアクティブにし、これ以後に受信されるデータをリードデータとして処理する（データ＠ＭＣ）。
【０２３１】
以上説明した本発明に係るメモリシステムの実施例の構成では、データ信号を送受信するデータ信号特有のシステムクロックを持たず、代わりに、ＤＲＡＭにおけるデータ信号の送受信用クロックは、システム初期化時にデータ信号を連続反転させた擬似クロック信号と、アドレスコマンド信号と同一トポロジーでＤＲＡＭに供給されるクロック信号の位相差を保持することにより、クロック信号をソースクロックとしてＤＲＡＭ内部で生成される。
【０２３２】
上記した実施例の場合、データ信号は初期化後、参照されず、初期化時に保持された連続反転データ信号とクロック信号との位相差によりＤＲＡＭ内部データ位相クロック再生ブロックにより内部データ位相クロックが生成される。したがって、初期化後にメモリシステムの温度条件、電圧などの状態遷移が生じた場合には、再度初期化を行う必要がある。また、ある一定期間の状態遷移を想定して、適当な間隔ごとに初期化をしなおす必要がある。いずれにしろ、想定外の初期化後の状態遷移に対して、問題が発生する。
【０２３３】
以下では、上記した位相差が生じた場合における問題を解決する実施例について説明する。
【０２３４】
図４８を参照すると、本発明の第４の実施例に係るＤＲＡＭに使用されるＤＲＡＭ内部データ位相クロック再生ブロック７１１ａが示されている。図示されたＤＲＡＭ内部データ位相クロック再生ブロック７１１ａは、他の実施例の場合と同様に、ＤＲＡＭのデータ用ＤＬＬ回路ブロック７１内に設けられている。この実施例に係るＤＲＡＭ内部データ位相クロック再生ブロック７１１ａは、カウンタＣＮＴを備え、当該カウンタＣＮＴによりクロック信号をカウントする点で他の実施例におけるＤＲＡＭ内部データ位相クロック再生ブロック７１１等と異なっている。このように、カウンタＣＮＴでクロック数をカウントすることにより、ＤＲＡＭ内部データ位相クロックを生成するための外部データ信号のサンプリング頻度を変更するができる。
【０２３５】
更に、この実施例では、図４８に示されているように、外部データ信号の初期化時のサンプリング端子として機能するデータ端子ＤＱ０，１と、通常動作時のサンプリング端子として機能するデータ端子ＤＱ２，３を切り替える位相判定回路ＰＤａを設けた点でも、他の実施例とは異なっている。尚、ここでは、ＤＲＡＭに備えられたデータ端子ＤＱ０，１を介して、初期化の際に連続反転データ信号が擬似クロック信号として入力されるものとする。また、図示されたクロック再生回路ＣＫＲ及び位相判定回路ＰＤｂは、図１４に示されたものと同一であるので、ここでは、説明を省略する。
【０２３６】
一方、図４８に示されたＤＲＡＭ内部データ位相クロック再生ブロック７１１ａと結合して使用されるＭＣの概略構成が図４９に示されている。図４９に示されたＭＣは、図２８と同様に、基準クロック生成回路１００及びＭＣコマンドアドレス用ＤＬＬ回路ブロック１０４を備えている点では、図２８と同様であり、ＭＣコマンドアドレス用ＤＬＬ回路ブロック１０４は、ＭＣ内部コマンドアドレス出力用分周４相クロックをコマンドアドレス発行部１０５ａに供給している。図示されたコマンドアドレス発行部１０５ａは、カウンタを備えている点で、図２８のコマンドアドレス発行部１０５とは相違している。また、カウンタにより、ＭＣ内部コマンドアドレスＤＬＬ回路ブロック１０４からのＭＣ内部コマンドアドレス出力用分周４相クロックをカウントし、後述するように、サンプリングデータ出力信号、入力切換信号を出力すると共に、サンプリングプリ信号をも出力する。このうち、サンプリングプリ信号は、サンプリング信号生成回路２００に供給されている。
【０２３７】
サンプリング信号生成回路２００には、サンプリングプリ信号が入力される一方、基準クロック生成回路１００から分周４相基準クロック（ＣＬＫＭＣ＿０／９０／１８０／２７０）、図２８に示されたクロック比較識別ブロック１０７からＭＣ内部リードデータ識別用４相クロック（ＤＣＬＫＭＭＣ＿０／９０／１８０／２７０）、及び、ＭＣデータ受信用クロック生成部１０２からＭＣ内部データ位相クロック（ＤＣＬＫＭＣ）とが入力されており、これらのクロックに基づいて、サンプリング信号が出力される。
【０２３８】
図４９に示されたコマンドアドレス発行部１０５ａからの入力切換信号は、ＭＣデータ受信用クロック生成部１０２（図２８参照）のＭＣ内部データ位相クロック再生ブロック１０２１ａに与えられる（図５０参照）。図５０に示されたＭＣ内部データ位相クロック再生ブロック１０２１ａは、入力切換信号及び図４９に示されたサンプリング信号生成回路２００から与えられるサンプリング信号とを受けて動作する位相判定回路ＰＤＭＣａ、基準クロック及び基準位相クロックを受けて動作する位相判定回路ＰＤＭＣｂ、及び、クロック再生回路ＣＫＲＭＣとを備えている。このうち、クロック再生回路ＣＫＲＭＣ及び位相判定回路ＰＤＭＣｂとは、図２９に示された回路と同様な動作を行い、クロック再生回路ＣＫＲＭＣは、ＭＣ内部データ位相クロックＤＣＬＫＭＣ及びＭＣ内部データ位相遅延分周クロックを生成すると共に、ＭＣ内部データ位相クロック分周クロックＤＣＬＫＭＣ１／２／３／４をクロック比較識別回路１０７に出力する。
【０２３９】
次に、図５１を参照して、図４９に示されたサンプリング信号生成回路２００の具体的な構成について説明する。図示されているように、サンプリング信号生成回路２００は、互いに直列に接続された２段のＤフリップフロップを４組備え、第１段目の４組のＤフリップフロップには、コマンドアドレス発行部１０５ａからサンプリングプリ信号が与えられている。第１段目のＤフリップフロップは、基準クロック生成回路１００から与えられる分周４相基準クロック（ＣＬＫＭＣ＿０／９０／１８０／２７０）のタイミングによって、サンプリングプリ信号をホールドし、続いて、第２段目のＤフリップフロップは、クロック比較識別回路１０７から与えられるＭＣ内部リードデータ識別用４相クロック（ＤＣＬＫＭＣ＿０／９０／１８０／２７０）のタイミングで第１段目のＤフリップフロップの出力をホールドする。第２段目のＤフリップフロップの出力は、第３段目のＤフリップフロップによって、ＭＣデータ受信用クロック生成部１０２から与えられるＭＣ内部データ位相クロックＤＣＬＫＭＣのタイミングで取り出され、サンプリング信号として出力される。このことは、コマンドアドレス発行部１０５ａからサンプリングプリ信号が基準クロック生成回路１００のＣＬＫＭＣ＿０／９０／１８０／２７０のタイミングから、ＭＣにおけるデータ信号受信用のデータ位相クロックＤＣＬＫＭＣのタイミングに乗せ換えられていることを意味している。
【０２４０】
図４８〜図５１に示されたＤＲＡＭ及びＭＣを備えた本発明の第４の実施例に係るメモリシステムの動作を図５２及び図５３のタイミングチャートを参照して説明する。
【０２４１】
先ず、図５２を参照すると、ＭＣは、初期化の際、クロック信号をクロック配線に出力し（クロック＠ＭＣ）、且つ、連続反転データ信号をデータ配線にデータ端子ＤＱ０に出力しているものとする（ＤＱ０＠ＭＣ参照）。この状態で、連続反転データ信号の停止命令が図４９のコマンドアドレス発行部１０５ａからクロック信号に整合して出力される（コマンド＠ＭＣ参照）。この場合、ＭＣ内部では、ＭＣ内部データ位相クロックが図５２に示すように発生されている。上記したクロック信号及び連続反転データ信号は、互いに異なるトポロジーを有するクロック配線及びデータ配線をそれぞれ介して、ここでは、ＤＲＡＭ１８に供給されている（クロック＠ＤＲＡＭ１８及びＤＱ０＠ＤＲＡＭ１８参照）。一方、連続反転データ信号停止命令は、クロック配線と同じトポロジーを有するコマンド・アドレス配線を介して、ＤＲＡＭ１８に与えられている（コマンド＠ＤＲＡＭ１８）。前述したように、ＤＲＡＭ１８では、コマンドよりも先にデータ端子ＤＱ０を通して到来する連続反転データ信号にしたがって、ＤＲＡＭ内部データ位相クロックを発生している。ＤＲＡＭ１８は、受信した連続反転データ信号停止命令を内部データ位相クロックに整合させて受信し、内部データ位相クロックを所定数カウント（ここでは、６カウント）した後、データ端子ＤＱ０からの連続反転データ信号を停止する（ＤＱ０＠ＤＲＡＭ１８参照）。
【０２４２】
一方、ＭＣ側では、連続反転データ信号停止命令の出力後、クロック信号を８カウントした後、連続反転データ信号の出力を停止すると共に、データ端子ＤＱ０からデータ端子ＤＱ２へ切り替える。この場合、連続反転データ停止命令をＤＲＡＭに対して発行すると（コマンド＠ＭＣ参照）、ＭＣは、それ以降のＤＲＡＭからのサンプリングクロックは前記初期化で設定されたカウンタ値に応じてＤＲＡＭ，ＭＣで送受信される。
【０２４３】
図４９に示されたＭＣでは、連続反転データ信号停止命令を送出後、コマンドアドレス発行部１０５ａのカウンタにより、内部コマンドアドレスクロックのカウントを開始し、カウンタのカウント値が所定の値になった時（ここでは、Ｔ（５＋２５６ｎ＋６４））、サンプリングプリ信号をサンプリング信号生成回路２００に出力する（図４９）。この結果として、ＭＣでは、入力切換信号により、データ信号のモニタ端子をＤＱ０，１からＤＱ２，３に切り替え、ＤＲＡＭ側では、６＋２５６ｎ＋６４目のクロックに、２５６クロック毎にサンプリングクロックをＤＱ２，３に発し、ＭＣ側で受信しデータ位相の調整を行う。
【０２４４】
一方、ＤＲＡＭ１８では、連続反転データ信号停止命令を受信後、ＤＲＡＭ内部データ位相クロックをカウンタＣＮＴ（図４８）により、ＤＲＡＭ内部データ位相クロックをカウントしており、所定のカウント値（この例では、Ｔ（６＋２５６ｎ＋６４））に達すると、サンプリング信号をデータ端子ＤＱ２に出力し、このサンプリング信号は、ＭＣのデータ端子ＤＱ２にタイミング（Ｔ（７＋２５６ｎ＋６４））で受信される。
【０２４５】
ＭＣのサンプリング信号生成回路２００では、図５１を参照して説明したように、当該サンプリングプリ信号をＣＬＫＭＣ＿０／９０／１８０／２７０のタイミングからＭＣ内部データ位相クロックＤＣＬＫＭＣのタイミングに乗せ換え、サンプリング信号（図５２参照）を発生する。データ端子ＤＱ２から与えられたＤＲＡＭ１８からのサンプリング信号（ＤＱ２＠ＭＣ）と、ＭＣ内部で発生されサンプリング信号との位相差に応じたＭＣ内部データ位相クロックが図５２に示すように発生される。
【０２４６】
ＤＲＡＭ内のサンプリングデータ出力信号は、図４８に示されたカウンタＣＮＴより生成される。ＤＲＡＭからのサンプリングクロックのタイミングは、図４９に示されたサンプリングプリ信号を図５１のサンプリング信号生成回路でＭＣ内部データ位相クロックにタイミングを乗せ換え、図５０に示されたＭＣ内部データ位相クロック再生ブロック１０２１ａで位相判定をおこなう。
【０２４７】
前述したように、図４８に示されたＤＲＡＭの再生ブロック７１１ａには、入力切替及びカウンタリセット信号が、ＭＣからコマンドとして与えられており、カウンタＣＮＴはカウンタリセット信号を受けてリセットされ、クロック再生回路ＣＫＲからのＤＲＡＭ内部データ位相分周クロックのカウントを開始する。一方、位相判定回路ＰＤａは、入力切替信号を受けてデータ端子ＤＱ０，１とデータ端子ＤＱ２，３を切り替える。これ以外のクロック再生回路ＣＫＲ及び位相判定回路ＰＤｂの構成は、図１４と同様であるので、説明を省略する。
【０２４８】
図４８に示されたＤＲＡＭ内部データ位相再生ブロック７１１ａの動作概略を図５３のタイミングチャートを参照して説明する。まず、初期化時には、データ線ＤＱ０，１に供給される擬似クロック信号により内部データ位相クロックを生成することは、前述した通りである。
【０２４９】
ＭＣは、クロック信号（クロック＠ＭＣ）をクロック配線を介してＤＲＡＭに出力すると共に、位相保持及びカウンタリセット命令（コマンド＠ＭＣ参照）をコマンドとしてコマンド配線に出力する。図示された例では、クロック信号Ｔ１に整合したタイミングで、コマンドが発生されている。一方、データ端子ＤＱ０，１（この例では、ＤＱ０）には、連続反転データ信号が擬似クロック信号（Ｔ１〜Ｔ６参照）として出力されている。このうち、クロック信号及びコマンドは、実質的に同一の遅延時間後、ＤＲＡＭ１８に受信され（クロック＠ＤＲＡＭ１８、コマンド＠ＤＲＡＭ１８参照）、他方、擬似クロック信号は、クロック信号及びコマンドよりも早いタイミングでＤＲＡＭ１８に与えられている（ＤＱ０＠ＤＲＡＭ１８参照）。ＭＣは、コマンドアドレス発行部１０５ａのカウンタにより、４クロック後にクロック信号のカウントを開始し、２５６クロック後、タイミングＴ２６１（５＋２５６）で、データ端子ＤＱ２にサンプリングレシオ設定信号が出力される。ここで、サンプリング設定信号は、初期化後のデータ信号のサンプリング頻度を設定する信号であり、ＭＣによりシステム構成に応じて初期化時にアドレス信号等によりＤＲＡＭに設定される。ここでは、２５６クロック毎にサンプリングするように、設定としている。（初期化時は毎クロックないし数クロックの高い頻度でサンプリングし高速にロックインする。）
図４８に示された再生ブロック７１１ａは、これまでの実施例と同様に、データ線ＤＱ０，１を介して与えられる擬似クロック信号により内部データ位相クロック信号を生成する（図５３、ＤＲＡＭ内部位相クロック参照）。一方、位相保持およびカウンタリセット命令、即ち、初期化終了信号は、図５３の例の場合、ＤＲＡＭ内部データ位相クロックのうち、クロックＴ２に整合して、ＤＲＡＭ内部コマンドとして受信される。
【０２５０】
ＤＲＡＭ内部では、ＤＲＡＭ内部コマンドを受信すると、所定のクロック（この例では、４クロック）後に、入力切替及びカウンタリセット信号をハイレベルにする。この状態で、カウンタＣＮＴがリセットスタートし、クロックのカウントをスタートする一方、データ端子ＤＱ０からデータ端子ＤＱ２に切替が行われる（ＤＱ０＠ＤＲＡＭ１８、ＤＱ２＠ＤＲＡＭ１８参照）。
【０２５１】
このように、図４８に示されたＤＲＡＭ内の再生ブロック７１１ａでは、入力切替信号を受けて、データ位相のモニター端子をＤＱ２，３に切り替えるが、これは続いて、ＤＲＡＭからＭＣに対するデータ位相の初期化を行うためにＤＱ０，１を使用する必要があるためである。このため、図４８に示された位相判定回路ＰＤａは、入力切替信号を受けて、データ端子ＤＱ０，１をデータ端子ＤＱ２，３に切り替えることができるように構成されている。
【０２５２】
また、前述したように、カウンタＣＮＴには、サンプリングレシオ設定信号がデータ端子ＤＱ２を介して与えられており（ＤＱ２＠ＤＲＡＭ１８）、この例では、ＤＲＡＭ内部データ位相クロックＴ２６２のタイミングで受信されている。サンプリング設定信号を受けると、ＤＲＡＭ内では、２５６クロック毎に、サンプリング信号をカウンタＣＮＴから出力し、サンプリングデータ出力信号を出力する。
【０２５３】
このように、ＭＣおよびＤＲＡＭ内のクロックカウントは、同期してカウントアップし、２５６クロック毎にＭＣからはＤＱ２，３にサンプリングクロックが発せられ、ＤＲＡＭではこのクロックを参照してクロック位相を調整する。データ信号のクロック信号に対する位相が保持されると、データ信号のクロック発生頻度を周期的に落とし、また、クロック再生回路におけるサンプリング頻度も同様に落として、以降のデータ位相の調整を行えばよい。この場合、通常のデータの伝達は、サンプリングクロック間に行われる。
【０２５４】
ＭＣ側ではＭＣ内部のコマンドアドレス発行部１０５ａ内にカウンタを有し、位相保持およびカウンタリセット命令発行後のクロックをカウントし所定クロック後に、サンプリングクロックデータを発行するようサンプリングデータ出力信号を生成し、サンプリングクロックを発行する。
【０２５５】
ここで、各タイミングを６４クロックずらしたのは、ＭＣからＤＲＡＭに対するサンプリングクロックとＤＲＡＭからＭＣへのサンプリングクロックの間隔を適度にあけるためである。
【０２５６】
図５４を参照すると、２ランクのメモリシステムに適用した場合におけるサンプリングクロックが例示されている。図５４では、ランク１のＤＲＡＭは第１スロットに取り付けられているものとし、ランク２のＤＲＡＭは第２スロットに取り付けられているものとする。この場合、第１スロットのＤＲＡＭには、ＭＣからＤＲＡＭに対して、サンプリングクロックがタイミングＴ（６＋２５６ｎ）で出力されると、第１スロットのＤＲＡＭでは、Ｔ（６＋２５６ｎ＋６４）のタイミングでサンプリングクロックをＭＣに出力している。即ち、６４クロックの間隔を空けて、２５６クロック毎に、サンプリングクロックが第１スロットのＤＲＡＭデータ端子ＤＱ２，又はＤＱ３に与えられている（ＤＱ２＠ＤＲＡＭ）。一方、第２のスロットのＤＲＡＭは、更に、６４クロック間隔を空けて、即ち、Ｔ（６＋２５６ｎ＋１２８）のタイミングで、サンプリングクロックをＤＱ２，３に出力している。このように、データ端子ＤＱ２，３をＭＣおよび各ランクのＤＲＡＭで共有してサンプリングクロック伝達を行う。したがって、図５４に示すように通常動作におけるライト、ないしリードはサンプリングクロックが使用している以外の間の時間に行われる。
【０２５７】
図４８〜図５４の例では、単一のサンプリングクロックを参照して、位相調整を行うことについて説明したが、図５５に示すように複数のクロックを使用して、サンプリングするようにしてもよい（ＤＱ２＠ＭＣ及びＤＱ２ＤＲＡＭ１８参照）。
【０２５８】
上記した実施例では、初期化後にデータ信号の位相のサンプリング頻度を落とし、通常動作時のデータバーストも可能としながらデータ位相調整も常時行うようにし、これによって、メモリシステムの信頼性を向上させることが可能となる。即ち、この実施例では、デバイスであるＤＲＡＭで位相保持された後には、メモリコントローラからのデータ信号のクロック発生頻度を周期的に落として、ＤＲＡＭにおいて以降のデータ位相の調整を行っていることが分かる。
【０２５９】
ここで、前述した第４の実施例では、初期化後のサンプリング端子をデータ端子ＤＱ０，１からデータ端子ＤＱ２，３に切り替えている。このため、通常動作時にライトないしリードを行うタイミングがわずかながら制約される。このことを考慮して、初期化後の専用サンプリング端子（データリカバリ端子ＣＤＲ，ＣＤＲＢ）を設ける実施例を第５の実施例として以下に説明する。
【０２６０】
図５６を参照すると、この実施例に係るメモリシステムは、メモリコントローラＭＣと各ＤＲＡＭとの間に、データ配線と同じトポロジーでクロックデータリカバリ配線を設けると共に、各ＤＲＡＭにはクロックリカバリピンＣＤＲ／ＣＤＲＢが備えられている点で、他の実施例とは異なっている。
【０２６１】
動作は前述した第５の実施例と同様であるが、専用の信号配線を設けたため、通常動作時のリードライト動作に対する制約はない。また、その分サンプリング頻度も上げることが可能なため信頼性も向上する。
【０２６２】
図５７を参照すると、図５６に示された各ＤＲＡＭは、図４８のデータ端子ＤＱ２，ＤＱ３の代わりに、ＤＲＡＭ内部データ位相クロック再生ブロック７１１ｂにクロックデータリカバリピンＣＤＲ／ＣＤＲＢを設け、このピンＣＤＲ／ＣＤＲＢが位相判定回路に接続されている点以外、図４８と同様である。また、図５８に示されたＭＣのＭＣ内部データ位相クロック再生ブロック１０２１ｂにも、クロックリカバリピンＣＤＲ／ＣＤＲＢが設けられている点で、図５０とは異なっている。図５７及び５８の動作は、データ端子ＤＱ２，３の代わりにクロックリカバリピンＣＤＲ／ＣＤＲＢを使用すること以外、図４８及び図４９と同様であるので、説明を省略する。したがって、この場合にも、ＤＲＡＭにおいて位相保持された後には、メモリコントローラから専用のサンプリング用データ線に周波数を落とした擬似クロック信号を伝達し、ＤＲＡＭ側のクロック再生回路では、同様にサンプリング頻度を落としてデータ位相の調整を行っても良いし、専用のサンプリング用データ線にクロック発生頻度を周期的に落とした擬似クロック信号を伝達し、ＤＲＡＭ側では、この擬似クロック信号によりデータ位相の調整を行っても良い。
【０２６３】
尚、図５６〜図５８の実施例においても、１クロックのサンプリングの代わりに、複数クロックによってサンプリングする構成を採用してもよい。
【０２６４】
図４８〜図５８を参照して説明した実施例では、サンプリングクロックをメモリコントローラからＤＲＡＭへ一方向にだけ伝送する伝送線を用いる場合についてのみ説明したが、本発明は、サンプリングクロックを伝送線を複数のＤＲＡＭで共有する場合にも適用でき、また、この信号線を単にメモリコントローラからＤＲＡＭのサンプリングクロックを伝送するためだけに使用するだけでなく、ＤＲＡＭからコントローラのデータの伝送にも共有して使用できる。
【０２６５】
上記した実施形態及び実施例では、メモリコントローラとＤＲＡＭとを含むメモリシステムについてのみ説明したが、コントローラとデバイスとを備え、両者がクロック配線とデータ配線とによって接続されているシステム及びその制御方法としても使用でき、デバイスとしてはＤＲＡＭに限定されない。この場合、デバイスは、モジュール上に複数個分散して配置されていることが望ましい。
【０２６６】
更に、分周されたクロック及び分周された擬似クロック信号は、初期化動作時のみに、メモリコントローラとＤＲＡＭとの間で送受され、初期化動作終了後には、分周されないクロック信号を用いて、データのライト及びリードを行うように、構成しても良い。また、本発明に係るメモリシステムは、高いクロック周波数を有するメモリシステムだけでなく、クロック、コマンド・アドレス信号とデータ信号との時間遅延が問題とならないような低いクロック周波数で動作するメモリシステムにも適用できる。
【０２６７】
【発明の効果】
本発明によれば、データ配線に接続されたデバイスを複数のモジュールに分散して配置したシステムにおいて、データ配線とクロック配線／コマンド・アドレス配線とのトポロジーを互いに相違させると共に、クロック配線／コマンド・アドレス配線を各モジュール毎に専用的に配置し、他方、データ配線を複数のモジュール上のデバイスに共通に接続することにより、各モジュール毎にクロック信号を分配すれば良く、クロック信号の数を減少させることができ、クロック信号の周波数を上昇させることができる。
【０２６８】
また、本発明では、初期化時に連続反転データ信号の送受によってコントローラ及びデバイスは個別の内部データクロックを設定し、当該内部データクロックによって個別に動作することにより、クロック信号及びデータ信号の遅延時間の相違による影響を除くことができる。更に、周期的にサンプリングを行うことにより、位相の変化による誤動作をも防止できる。
【図面の簡単な説明】
【図１】本発明に係るメモリシステムを概略的に説明するための斜視図である。
【図２】図１に示されたメモリシステムにおけるデータ配線の等価回路図である。
【図３】図１に示されたメモリシステムにおけるクロック、コマンド・アドレス配線の等価回路図である。
【図４】本発明の一実施形態に係るメモリシステムのトポロジーを説明するための概略図である。
【図５】本発明の他の実施形態に係るメモリシステムのトポロジーを説明する概略図である。
【図６】本発明の更に他の実施形態に係るメモリシステムのトポロジーを説明する概略図である。
【図７】図４〜図６に示されたメモリシステムに適用できる本発明の実施例における通常動作を説明するタイミングチャートである。
【図８】図４〜図６に示されたメモリシステムに適用できる本発明の他の実施例における通常動作を説明するタイミングチャートである。
【図９】本発明の第１の実施例における初期化コマンド発行の際の動作を説明するタイミングチャートである。
【図１０】本発明の第１の実施例におけるＤＲＡＭにおける初期化動作を説明するタイミングチャートである。
【図１１】本発明の第１の実施例に係るＤＲＡＭにおけるライト動作を説明するタイミングチャートである。
【図１２】本発明の第１の実施例に係るＤＲＡＭにおけるリード動作を説明するタイミングチャートである。
【図１３】本発明の第１の実施例に使用されるＤＲＡＭの内部構成を説明するブロック図である。
【図１４】図１３に示されたＤＲＡＭに使用されるデータ用ＤＬＬ回路ブロックを詳細に説明するブロック図である。
【図１５】図１３に示されたＤＲＡＭに使用されるコマンド・アドレスＤＬＬ回路ブロックを詳細に説明するブロック図である。
【図１６】図１３に示された各種クロックを説明するためのタイミングチャートである。
【図１７】本発明の第１の実施例に使用されるメモリコントローラ（ＭＣ）の動作タイミングを説明するタイミングチャートである。
【図１８】本発明の第１の実施例におけるＤＲＡＭからＭＣに対するデータの受け渡しを説明するタイミングチャートである。
【図１９】本発明の第１の実施例におけるデータ用内部クロックを説明するタイミングチャートである。
【図２０】図１３に示されたＤＲＡＭ内に用いられるコマンドレシーバ・内部コマンド信号生成回路を示すブロック図である。
【図２１】図１３に示されたＤＲＡＭ内におけるコマンド・アドレス受信の際における初期化動作を示すタイミングチャートである。
【図２２】図１３に示されたデータレシーバ・内部データ生成回路を説明するブロック図である。
【図２３】図１３におけるデータクロック側における内部動作を説明するタイミングチャートである。
【図２４】図１３のＤＲＡＭに使用されるクロック識別回路を示すブロック図である。
【図２５】図２４に示されたクロック識別回路の出力信号を使用して動作するＤＲＡＭ内部コマンド整合用クロック生成回路を示すブロック図である。
【図２６】図２５の動作を説明するタイミングチャートである。
【図２７】図１３に示されたＤＲＡＭの他の内部動作を説明するタイミングチャートである。
【図２８】図１３に示されたＤＲＡＭと組み合わせて使用されるＭＣを説明するブロック図である。
【図２９】図２８に使用されるＭＣデータ受信用クロック生成部を示すブロック図である。
【図３０】図２４に使用されるＭＣデータ出力用クロック生成部を示すブロック図である。
【図３１】図２４に使用されるＭＣコマンドアドレス用ＤＬＬ回路ブロックを示すブロック図である。
【図３２】図２４に使用されるＭＣクロック比較識別ブロックを示すブロック図である。
【図３３】図２４に示されたリードデータ識別信号生成回路を具体的に説明するブロック図である。
【図３４】本発明に係る第２の実施例に使用されるＤＲＡＭを説明するブロック図である。
【図３５】図３４に示されたデータ用ＤＬＬ回路ブロックを詳細に説明するブロック図である。
【図３６】図３４に示されたクロック比較識別ブロックに使用されるクロック識別回路を示すブロック図である。
【図３７】図３６に示されたクロック識別回路と組み合わせて使用されるＤＲＡＭ内部コマンド整合用クロック生成回路を示すブロック図である。
【図３８】本発明の第３の実施例に使用されるＤＲＡＭを示すブロック図である。
【図３９】本発明に係る第３の実施例の初期化動作におけるコマンドとクロックとの関係を示すタイミングチャートである。
【図４０】本発明の第３の実施例におけるＤＲＡＭ内の初期化動作を説明するタイミングチャートである。
【図４１】図４０における初期化動作後のＤＲＡＭの動作を説明するタイミングチャートである。
【図４２】本発明の第３の実施例に使用されるＭＣの内部構成を説明するブロック図である。
【図４３】図４２に示されたＭＣにおける初期化動作を説明するタイミングチャートであるる
【図４４】図４２に示されたＤＲＡＭにおけるコマンド・アドレス受信動作を示すタイミングチャートである。
【図４５】図３８に示されたコマンドレシーバ・内部コマンド信号生成回路を示すブロック図である。
【図４６】図４２に示されたＭＣの内部動作を説明するタイミングチャートである。
【図４７】図４２に示されたリードデータ識別信号生成回路を示すブロック図である。
【図４８】本発明の第４の実施例に使用されるＤＲＡＭ内部データ位相クロック再生ブロックを示すブロック図である。
【図４９】本発明の第４の実施例に使用されるＭＣの概略構成を示すブロック図である。
【図５０】本発明の第４の実施例に使用されるＭＣ内部データ位相クロック再生ブロックを示すブロック図である。
【図５１】図４９に示されたサンプリング信号生成回路を示すブロック図である。
【図５２】本発明の第４の実施例に係るメモリシステムの初期化動作を説明するタイミングチャートである。
【図５３】本発明の第４の実施例におけるサンプリングタイミングを説明するタイミングチャートである。
【図５４】本発明の第４の実施例におけるサンプリングクロックとリード、ライトデータとの関係を示すタイミングチャートである。
【図５５】本発明の第４の実施例の変形例を説明するタイミングチャートである。
【図５６】本発明の第５の実施例に係るメモリシステムを示すブロック図である。
【図５７】図５６に使用されるＤＲＡＭの構成を示すブロック図である。
【図５８】図５６に使用されるＭＣの構成を示すブロック図である。
【図５９】本発明者が先に提案したメモリシステムの構成を示すブロック図である。
【符号の説明】
５０　　　　　　　　　メモリシステム
５１、５２　　　　　　モジュール
５５　　　　　　　　　メモリコントローラ（ＭＣ）
５６　　　　　　　　　ＤＲＡＭ
５８　　　　　　　　　終端器
６１、６２　　　　　　クロック／コマンド・アドレス配線
ＤＡ　　　　　　　　　データ配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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