(57)【要約】【課題】大きなレイアウト面積を必要とせずに高い電圧利得が得られ、波形歪みや周波数特性の劣化がない差動増幅回路を提供する。【解決手段】差動入力信号ＩＮＰ，ＩＮＮが与えられる入力用のＮＭＯＳ１，２には、ダイオード接続された負荷用のＮＭＯＳ３，４から流れる電流に加えて、定電流源を構成するＰＭＯＳ５，６からの一定電流が流れる。これにより、入力用のＮＭＯＳ１，２のサイズ（チャネル幅）を大きくしなくても高い電圧利得を得ることができる。従って、ＮＭＯＳ１，２のドレイン・ソース電圧Ｖｄｓが大きくなり、ダイナミックレンジの縮小による波形歪みを防ぐことができる。また入力キャパシタンスが小さくなり、周波数特性の劣化を防ぐことができる。【選択図】　　　図１
2004064213.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号によってそれぞれ導通状態が制御される第１及び第２の入力トランジスタと、
前記第１及び第２の入力トランジスタと同一の導電型で、該第１及び第２の入力トランジスタにそれぞれ直列にダイオード接続された第１及び第２の負荷トランジスタと、
前記第１及び第２の入力トランジスタにそれぞれ一定の電流を供給する第１及び第２の定電流源と、
前記第１及び第２の入力トランジスタに流れる電流の和を一定値に制御する第３の定電流源とを、
備えたことを特徴とする差動増幅回路。
【請求項２】
前記第１の負荷トランジスタは、ドレインとゲートを電源電位に接続し、ソースを第１の出力ノードに接続した第１導電型のＭＯＳトランジスタで構成し、
前記第２の負荷トランジスタは、ドレインとゲートを前記電源電位に接続し、ソースを第２の出力ノードに接続した第１導電型のＭＯＳトランジスタで構成し、
前記第１の定電流源は、ソース及びドレインをそれぞれ前記電源電位及び第１の出力ノードに接続し、ゲートに第１のバイアス電圧が与えられる第２導電型のＭＯＳトランジスタで構成し、
前記第２の定電流源は、ソース及びドレインをそれぞれ前記電源電位及び第２の出力ノードに接続し、ゲートに第２のバイアス電圧が与えられる第２導電型のＭＯＳトランジスタで構成し、
前記第１の入力トランジスタは、ドレイン及びソースをそれぞれ前記第１の出力ノード及び第３の定電流源に接続し、ゲートに前記差動入力信号の一方が与えられる第１導電型のＭＯＳトランジスタで構成し、
前記第２の入力トランジスタは、ドレイン及びソースをそれぞれ前記第２の出力ノード及び第３の定電流源に接続し、ゲートに前記差動入力信号の他方が与えられる第１導電型のＭＯＳトランジスタで構成した、
ことを特徴とする請求項１記載の差動増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、差動増幅回路に関するものである。
【０００３】
【従来の技術】
【０００４】
図２は、従来の差動増幅回路の一例を示す回路図である。
【０００５】
この差動増幅回路は、差動的な入力信号ＩＮＰ，ＩＮＮがそれぞれ入力されるＮチャネルＭＯＳトランジスタ（以下、ＭＯＳトランジスタを単に「ＭＯＳ」、ＮチャネルＭＯＳトランジスタを「ＮＭＯＳ」という）１１，１２を有している。ＮＭＯＳ１１，１２のドレインは、それぞれノードＮＮ，ＮＰに接続され、ソースは共通の定電流源１５を介して接地電圧ＧＮＤに接続されている。
【０００６】
ノードＮＮにはダイオード接続されたＮＭＯＳ１３のソースが接続され、このＮＭＯＳ１３のドレインとゲートが電源電圧ＶＤＤに接続されている。また、ノードＮＰにはダイオード接続されたＮＭＯＳ１４のソースが接続され、このＮＭＯＳ１４のドレインとゲートが電源電圧ＶＤＤに接続されている。そして、ノードＮＮ，ＮＰから、増幅された差動的な出力信号ＯＵＴＮ，ＯＵＴＰがそれぞれ出力されるようになっている。
【０００７】
次に、この差動増幅回路の電圧利得について説明する。
【０００８】
一般的に、ＭＯＳの飽和領域（ドレイン・ソース電圧Ｖｄｓを増加してもドレイン電流Ｉｄが変化しない領域）におけるドレイン電流Ｉｄは、ゲート・ソース電圧Ｖｇｓ、閾値電圧Ｖｔ、及びトランスコンダクタンス係数Ｋによって、次の（１）式で表される。
Ｉｄ＝Ｋ（Ｖｇｓ−Ｖｔ）２　・・・（１）
【０００９】
ここで、トランスコンダクタンス係数Ｋは、製造プロセスによって決定される定数Ｐ、チャネル幅Ｗ、及びチャネル長Ｌによって、次の（２）式で表される値である。
Ｋ＝Ｐ×Ｗ／Ｌ　・・・（２）
【００１０】
また、ＭＯＳの相互コンダクタンスｇｍは、（１）式のドレイン電流Ｉｄをゲート・ソース電圧Ｖｇｓで微分することにより、次の（３）式のようになる。
ｇｍ＝δＩｄ／δＶｇｓ＝２Ｋ（Ｖｇｓ−Ｖｔ）　・・・（３）
【００１１】
いま、図２の入力用のＮＭＯＳ１１と負荷用のＮＭＯＳ１３からなる増幅回路に着目し、ＮＭＯＳ１１，１３の相互コンダクタンスをそれぞれｇｍ１１，ｇｍ１３、トランスコンダクタンス係数をそれぞれＫ１１，Ｋ１３、ゲート・ソース電圧をそれぞれＶｇｓ１１，Ｖｇｓ１３、ドレイン電流をそれぞれＩ１１，Ｉ１３とする。
【００１２】
ＮＭＯＳ１１，１３の相互コンダクタンスｇｍ１１，ｇｍ１３は、（３）式を用いて、次の（４）式のようになる。
ｇｍ１１＝δＩ１１／δＶｇｓ１１＝２Ｋ１１（Ｖｇｓ１１−Ｖｔ）
ｇｍ１３＝δＩ１３／δＶｇｓ１３＝２Ｋ１３（Ｖｇｓ１３−Ｖｔ）　・・・（４）
【００１３】
ここで、ＮＭＯＳ１１，１３による電圧利得ＧＡＰは、入力信号ＩＮＰの変化（δＶｇｓ１１）に対する出力信号ＯＵＴＮの変化（δＶｇｓ１３）の割合であるから、次の（５）式のようになる。
2004064213.tif 000003
【００１４】
（１）式に示すように、Ｖｇｓ１１−Ｖｔ＝√（Ｉ１１／Ｋ１１），Ｖｇｓ１３−Ｖｔ＝√（Ｉ１３／Ｋ１３）であるから、電圧利得ＧＡＰは次の（６）式のように表される。
2004064213.tif 000004
【００１５】
同様に、入力用のＮＭＯＳ１２と負荷用のＮＭＯＳ１４からなる増幅回路の電圧利得ＧＡＮは、次の（７）式で表される。
ＧＡＮ＝√｛（Ｋ１２×Ｉ１２）／（Ｋ１４×Ｉ１４）｝　・・・（７）
【００１６】
従って、図２の差動増幅回路全体の電圧利得ＧＡ２は、次の（８）式のようになる。
2004064213.tif 000005
【００１７】
ここで、一般的に、Ｉ１１＝Ｉ１３＝Ｉ１２＝Ｉ１４，Ｋ１１＝Ｋ１２，Ｋ１３＝Ｋ１４であるから、（８）式の電圧利得ＧＡ２は、次の（９）式のようになる。
ＧＡ２＝２√（Ｋ１１／Ｋ１３）　・・・（９）
【００１８】
製造プロセスによる定数Ｐが一定であるとすると、電圧利得ＧＡ２は、（２）式で示されるように、入力用のＮＭＯＳ１１，１２と負荷用のＮＭＯＳ１３，１４のゲート幅／ゲート長（＝Ｗ／Ｌ）の比で決定されることになる。
【００１９】
【発明が解決しようとする課題】
【００２０】
しかしながら、従来の差動増幅回路では、次のような課題があった。
【００２１】
電圧利得ＧＡ２が、入力用のＮＭＯＳ１１，１２と負荷用のＮＭＯＳ１３，１４のサイズ（ゲート幅）比に依存するため、電圧利得の高い差動増幅回路を実現するには、負荷用のＮＭＯＳ１３，１４に比べて、入力用のＮＭＯＳ１１，１２のサイズを大きくする必要がある。このため、半導体集積回路におけるレイアウト面積が増大し、集積度が低下するという問題があった。
【００２２】
また、入力用のＮＭＯＳ１１，１２のサイズを大きくすると、ドレイン・ソース電圧Ｖｄｓが減少するが、ゲート・ソース電圧Ｖｇｓが大きい場合には、入力信号ＩＮＰ，ＩＮＮに対するダイナミックレンジが小さくなる。このため、ＮＭＯＳ１１，１２が非飽和領域で動作し、出力信号ＯＵＴＰ，ＯＵＴＮに波形歪みが発生するという問題があった。
【００２３】
更に、入力用のＮＭＯＳ１１，１２のサイズが大きいと、入力キャパシタンスが増大し、周波数特性が劣化するという問題があった。
【００２４】
本発明は、前記従来技術が持っていた課題を解決し、大きなレイアウト面積を必要とせずに高い電圧利得が得られ、波形歪みや周波数特性の劣化がない差動増幅回路を提供するものである。
【００２５】
【課題を解決するための手段】
【００２６】
前記課題を解決するために、本発明の内の第１の発明は、差動増幅回路において、差動入力信号によってそれぞれ導通状態が制御される第１及び第２の入力トランジスタと、前記第１及び第２の入力トランジスタと同一の導電型で、該第１及び第２の入力トランジスタにそれぞれ直列にダイオード接続された第１及び第２の負荷トランジスタと、前記第１及び第２の入力トランジスタにそれぞれ一定の電流を供給する第１及び第２の定電流源と、前記第１及び第２の入力トランジスタに流れる電流の和を一定値に制御する第３の定電流源とを備えている。
【００２７】
第２の発明は、第１の発明における第１の負荷トランジスタを、ドレインとゲートを電源電位に接続し、ソースを第１の出力ノードに接続した第１導電型のＭＯＳで構成し、第２の負荷トランジスタを、ドレインとゲートを前記電源電位に接続し、ソースを第２の出力ノードに接続した第１導電型のＭＯＳで構成している。
【００２８】
また、第１の定電流源を、ソース及びドレインをそれぞれ前記電源電位及び第１の出力ノードに接続し、ゲートに第１のバイアス電圧が与えられる第２導電型のＭＯＳで構成し、記第２の定電流源を、ソース及びドレインをそれぞれ前記電源電位及び第２の出力ノードに接続し、ゲートに第２のバイアス電圧が与えられる第２導電型のＭＯＳで構成している。
【００２９】
更に、第１の入力トランジスタを、ドレイン及びソースをそれぞれ前記第１の出力ノード及び第３の定電流源に接続し、ゲートに前記差動入力信号の一方が与えられる第１導電型のＭＯＳで構成し、第２の入力トランジスタを、ドレイン及びソースをそれぞれ前記第２の出力ノード及び第３の定電流源に接続し、ゲートに前記差動入力信号の他方が与えられる第１導電型のＭＯＳで構成している。
【００３０】
本発明によれば、以上のように差動増幅回路を構成したので、次のような作用が行われる。
【００３１】
第１の入力トランジスタには、第１の負荷トランジスタの電流に加えて、第１の定電流源からの電流が流れる。また、第２の入力トランジスタには、第２の負荷トランジスタの電流に加えて、第２の定電流源からの電流が流れる。そして、これらの第１及び第２の入力トランジスタに流れる電流の和は、第３の定電流源によって一定値に制御される。これにより、差動入力信号は、第１及び第２の入力トランジスタで増幅され、第１及び第２の負荷トランジスタから出力される。
一方、第１及び第２の入力トランジスタに流れる電流は、第１及び第２の負荷トランジスタに流れる電流よりも大きくなるので、これらの入力トランジスタのサイズを大きくしなくても高い電圧利得を得ることができる。
【００３２】
【発明の実施の形態】
【００３３】
図１は、本発明の実施形態を示す差動増幅回路の回路図である。
【００３４】
この差動増幅回路は、入力用のＮＭＯＳ１，２、負荷用のＮＭＯＳ３，４、定電流供給用のＰチャネルＭＯＳ（以下、「ＰＭＯＳ」という）５，６、及び定電流源７を備えている。
【００３５】
ＮＭＯＳ１，２のゲートには、差動的な入力信号ＩＮＰ，ＩＮＮがそれぞれ入力されるようになっており、これらのＮＭＯＳ１，２のドレインは、それぞれノードＮＮ，ＮＰに接続され、ソースは共通の定電流源７を介して接地電圧ＧＮＤに接続されている。
【００３６】
ノードＮＮにはダイオード接続されたＮＭＯＳ３のソースが接続され、このＮＭＯＳ３のドレインとゲートが電源電圧ＶＤＤに接続されている。また、ノードＮＰにはダイオード接続されたＮＭＯＳ４のソースが接続され、このＮＭＯＳ４のドレインとゲートが電源電圧ＶＤＤに接続されている。
【００３７】
更に、ノードＮＮには、ＰＭＯＳ５のドレインが接続され、このＰＭＯＳ５のソースが電源電圧ＶＤＤに接続されている。ノードＮＰには、ＰＭＯＳ６のドレインが接続され、このＰＭＯＳ６のソースが電源電圧ＶＤＤに接続されている。ＰＭＯＳ５，６のゲートには、それぞれ所定のバイアス電圧ＶＢ５，ＶＢ６が与えられ、これらのＰＭＯＳ５，６を通してノードＮＮ，ＮＰに、一定電流Ｉ５，Ｉ６が供給されるようになっている。
【００３８】
そして、ノードＮＮ，ＮＰから、増幅された差動的な出力信号ＯＵＴＮ，ＯＵＴＰがそれぞれ出力されるようになっている。
【００３９】
次に、動作を説明する。
【００４０】
図１において、ＮＭＯＳ１〜４に流れるドレイン電流をそれぞれＩ１〜Ｉ４とすると、ＰＭＯＳ５，６からノードＮＮ，ＮＰに、それぞれ一定電流Ｉ５，Ｉ６が供給されるので、次の（１０）式の関係が成り立つ。
Ｉ１＝Ｉ３＋Ｉ５，　Ｉ２＝Ｉ４＋Ｉ６　　・・・（１０）
【００４１】
また、この差動増幅回路全体の電圧利得ＧＡ１は、ＮＭＯＳ１〜４のトランスコンダクタンス係数をそれぞれＫ１〜Ｋ４とすると、（８）式に準じて次の（１１）式のようになる。
2004064213.tif 000006
【００４２】
これに、（１０）式の関係を代入すると、次の（１２）式が得られる。
2004064213.tif 000007
【００４３】
ここで、Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４，Ｉ５＝Ｉ６，Ｋ１＝Ｋ２，Ｋ３＝Ｋ４とすると、（１２）式の電圧利得ＧＡ１は、次の（１３）式のようになる。
ＧＡ１＝２√｛Ｋ１（Ｉ３＋Ｉ５）／（Ｋ３×Ｉ３）｝　・・・（１３）
【００４４】
次に、図１中のＮＭＯＳ３，４と図２中のＮＭＯＳ１３，１４を同一サイズに設定した場合に、図１と図２の差動増幅回路の電圧利得ＧＡ１，ＧＡ２を等しくする条件として、（９）式と（１３）式から、次の（１４）式が導かれる。
Ｋ１＝Ｋ１１×Ｉ３／（Ｉ３＋Ｉ５）　・・・（１４）
【００４５】
（１４）式に示すように、図１中のＮＭＯＳ１，２のトランスコンダクタンス係数Ｋ１は、図２中のＮＭＯＳ１１，１２のトランスコンダクタンス係数Ｋ１１よりも小さくなる。これによるＮＭＯＳ１，２の面積の縮小は、次の（１５）式のようになる。
Ｋ１１−Ｋ１＝Ｋ１１×Ｉ５／（Ｉ３＋Ｉ５）　・・・（１５）
【００４６】
一方、図１における一定電流Ｉ５，Ｉ６は、それぞれＰＭＯＳ５，６によって供給され、このＰＭＯＳ５では（１）式に準じて次の（１６）式が成り立っている。なお、ＰＭＯＳ６も同様である。
Ｋ５＝Ｉ５／（Ｖｇｓ−Ｖｔ）２　・・・（１６）
【００４７】
従って、ＮＭＯＳ１の面積の縮小量（Ｋ１１−Ｋ１）が、一定電流Ｉ５の電流源であるＰＭＯＳ５の面積（Ｋ５）よりも大きければ、全体としてレイアウト面積を縮小することができるといえる。その条件は、（１５），（１６）式に基づいて、次の（１７）式のように求められる。
Ｋ１１×Ｉ５／（Ｉ３＋Ｉ５）＞Ｉ５／（Ｖｇｓ−Ｖｔ）２
（Ｖｇｓ−Ｖｔ）２＞（Ｉ３＋Ｉ５）／Ｋ１１　・・・（１７）
【００４８】
即ち、（１７）式を満足するように、ＰＭＯＳ５，６のゲート・ソース電圧Ｖｇｓ（即ち、バイアス電圧ＶＢ５，ＶＢ６）を印加すれば良い。
【００４９】
このように、本実施形態の差動増幅回路では、入力用のＮＭＯＳ１，２に、それぞれ一定電流Ｉ５，Ｉ６を供給するＰＭＯＳ５，６を有している。これにより、ＮＭＯＳ１，２の面積を大きくせずに電圧利得ＧＡ１を増加させることができるという利点がある。
【００５０】
また、ＮＭＯＳ１，２の面積が大きくならないので、これらのＮＭＯＳ１，２のドレイン・ソース電圧Ｖｄｓが減少せず、入力信号ＩＮＰ，ＩＮＮに対するダイナミックレンジが小さくならない。このため、ＮＭＯＳ１１，１２が非飽和領域で動作して出力信号ＯＵＴＰ，ＯＵＴＮに波形歪みが生ずる、という問題が発生しない。
【００５１】
更に、ＮＭＯＳ１１，１２の入力キャパシタンスは増大せず、周波数特性の劣化のおそれがないという利点がある。
【００５２】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００５３】
（ａ）　定電流供給用のＰＭＯＳ５，６には、固定のバイアス電圧ＶＢ５，６を印加しているが、このバイアス電圧ＶＢ５，６を可変にして、差動増幅回路の電圧利得ＧＡ１を任意に制御できるように構成しても良い。
【００５４】
（ｂ）　定電流供給用のＰＭＯＳ５，６に代えて、他の回路構成の定電流源を用いても良い。
【００５５】
（ｃ）　入力用と負荷用のトランジスタ１〜４をすべてＮＭＯＳで構成しているが、すべてＰＭＯＳで構成しても良い。その場合、定電流供給用のトランジスタ５，６はＮＭＯＳで構成すると共に、電源の極性を逆にする必要がある。
【００５６】
（ｄ）　接地電圧ＧＮＤ側に定電流源７を設けているが、電源電圧ＶＤＤ側に定電流源７を設けても良い。
【００５７】
【発明の効果】
【００５８】
以上詳細に説明したように、第１の発明によれば、第１及び第２の入力トランジスタにそれぞれ一定電流を供給するための、第１及び第２の定電流源を有している。従って、入力トランジスタに流れる電流は負荷トランジスタに流れる電流よりも大きくなり、入力トランジスタのサイズを大きくしなくても高い電圧利得を得ることが可能になる。これにより、レイアウト面積の増加、波形歪み、及び周波数特性の劣化のない差動増幅回路が得られる。
【００５９】
第２の発明によれば、第１及び第２の負荷トランジスタをダイオード接続した第１導電型のＭＯＳ（例えば、ＮＭＯＳ）で構成し、第１及び第２の入力トランジスタをこれらの負荷トランジスタと同じＮＭＯＳで構成し、第１及び第２の定電流源をＰＭＯＳで構成している。これにより、簡単な回路構成で第１と同様の効果を有する差動増幅回路が得られる。
【図面の簡単な説明】
【図１】本発明の実施形態を示す差動増幅回路の回路図である。
【図２】従来の差動増幅回路の一例を示す回路図である。
【符号の説明】
１〜４　　ＮＭＯＳ
５，６　　ＰＭＯＳ
７　　定電流源
【図１】
2004064213.tif 000008
【図２】
2004064213.tif 000009