(57)【要約】【課題】大きい駆動電圧を用いずに、制御ゲートをオフさせたときにＪＦＥＴを容易に動作状態にする固体撮像素子を提供する。【解決手段】固体撮像素子は、光電変換部と、接合型電界効果トランジスタと、リセット用トランジスタとを備えた複数の画素を有している。光電変換部は、受光量に応じた信号電荷を生成する。接合型電界効果トランジスタは、この信号電荷を受けるためのゲート領域を有している。接合型電界効果トランジスタは、ゲート領域の電圧変化で動作状態になると共に、信号電荷の量に応じた信号をソースから出力する。リセット用トランジスタは、ゲートに受ける電圧に応じて、接合型電界効果トランジスタのゲート領域を一定電圧にリセットする。本発明は、接合型電界効果トランジスタのゲート領域の一部と、リセット用トランジスタのゲートの一部とを互いに対向させたことを特徴とする。【選択図】　　　図１
2004063650.tif 000002
【特許請求の範囲】
【請求項１】
受光量に応じた信号電荷を生成する光電変換部と、
前記信号電荷を受けるためのゲート領域を有し、前記ゲート領域の電圧変化で動作状態になると共に、前記信号電荷の量に応じた信号をソースから出力する接合型電界効果トランジスタと、
ゲートに受ける電圧に応じて、前記接合型電界効果トランジスタのゲート領域を一定電圧にリセットするリセット用トランジスタと
を備えた複数の画素を有し、
前記ゲート領域及び前記リセット用トランジスタのゲートのいずれかを延在させ、前記ゲート領域の一部と、前記リセット用トランジスタのゲートの一部とを互いに対向させた
ことを特徴とする固体撮像素子。
【請求項２】
請求項１記載の固体撮像素子において、
前記リセット用トランジスタは、
前記接合型電界効果トランジスタのゲート領域を、前記一定電圧を印加されている制御領域に接続することで、前記接合型電界効果トランジスタを非動作状態にし、
前記ゲート領域と前記制御領域との電気的接続を遮断することで、前記ゲート領域と前記リセット用トランジスタのゲートとの容量結合による前記ゲート領域の電圧変化により、前記接合型電界効果トランジスタを前記動作状態にする
ことを特徴とする固体撮像素子。
【請求項３】
請求項１または請求項２記載の固体撮像素子において、
前記ゲート領域のうち、前記リセット用トランジスタのゲートに対向している部分は、前記ゲートを貫通するイオン注入により形成されたものである
ことを特徴とする固体撮像素子。
【請求項４】
請求項１〜請求項３のいずれか１項記載の固体撮像素子の製造方法であって、
半導体基板上に前記リセット用トランジスタのゲートを形成する工程と、
イオン注入により前記接合型電界効果トランジスタのゲート領域を形成する工程と
を有し、
前記イオン注入において、一部のイオンを、前記リセット用トランジスタのゲートを貫通するように前記半導体基板に注入することにより、前記ゲート領域の一部を前記リセット用トランジスタのゲートの一部に対向させた
ことを特徴とする固体撮像素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入射光に応じた信号を出力する増幅部と、増幅部を制御する制御部とを備えた画素からなる固体撮像素子、及びその製造方法に関する。
【０００２】
【従来の技術】
従来より、入射光に応じて各画素で生成される信号を、画素内部で増幅してから出力する増幅型固体撮像素子が知られている。
図６は、特開平２０００−７７６４２号公報に開示されている増幅型固体撮像素子の画素の等価回路図である。図において、画素８は、フォトダイオード１０と、Ｐチャネル型の転送ゲート１２と、Ｐチャネル型の制御ゲート１４と、制御領域１６と、Ｎチャネル型の接合型電界効果トランジスタ１８（以下、ＪＦＥＴ１８と記載）とを有している。
【０００３】
フォトダイオード１０は、入射光に応じた信号電荷を生成・蓄積する。制御領域１６は一定電圧ＶＧを印加され、ＪＦＥＴ１８のドレインＤは一定電圧ＶＤを印加される。転送ゲート１２は駆動パルス電圧φＴＧを印加され、制御ゲート１４は駆動パルス電圧φＲＧを印加される。ＪＦＥＴのソースＳは垂直信号腺２０に接続されている。以下、画素８の信号電荷の読み出し動作を説明する。
【０００４】
まず、駆動パルス電圧φＲＧを低レベルにして制御ゲート１４をオンさせ、ＪＦＥＴ１８のゲート電圧をＶＧにリセットする。次に、駆動パルス電圧φＲＧを高レベルにして制御ゲート１４をオフさせ、ＪＦＥＴ１８を非動作状態から動作状態（後述する図７で説明）に切り替える。次に、駆動パルス電圧φＴＧを低レベルにして転送ゲート１２をオンさせ、フォトダイオード１０で生成・蓄積された信号電荷をＪＦＥＴ１８のゲートＧに転送させる。この後、ＪＦＥＴ１８は、転送された信号電荷の量に応じた信号をソースＳから垂直信号腺２０に出力する。この動作を順次繰り返すことで、全画素の信号電荷を読み出す。
【０００５】
図７は、上述した駆動パルス電圧φＲＧと、ＪＦＥＴ１８のゲート電圧の時間変化を示している。駆動パルス電圧φＲＧが低レベルＶＲＧＬから高レベルＶＲＧＨに変化する過程において、ＪＦＥＴ１８のゲートＧは、電気的にフローティング状態になると共に、容量結合によって電圧がΔＶＧだけ増加する。
この容量結合は、ＪＦＥＴ１８のゲートＧが隣接する領域との間に形成する容量により生じる。具体的には、図６に示すように、ＪＦＥＴ１８のゲートＧは、隣接するソースＳ、ドレインＤ、転送ゲート１２、制御ゲート１４との間に、ＣＧＳ，ＣＧＤ，ＣＧＴＧ、ＣＧＲＧという容量をそれぞれ形成している。次式のように、これら４つの容量の和をＣＧＴＯＴＡＬとすれば、
ＣＧＴＯＴＡＬ＝ＣＧＳ＋ＣＧＤ＋ＣＧＴＧ＋ＣＧＲＧ・・・（１）
ＪＦＥＴ１８のゲート電圧の変化量ΔＶＧは、次式で与えられる。
【０００６】
ΔＶＧ＝（ＶＲＧＨ−ＶＴ）×（ＣＧＲＧ／ＣＧＴＯＴＡＬ）・・・（２）
上式で、ＶＴは制御ゲート１４の閾値電圧である。このように、制御ゲート１４をオンからオフに切り替えたときの、ＪＦＥＴ１８のゲート電圧の変化量ΔＶＧは、（２）式に従って適切に選択できる。
【０００７】
【発明が解決しようとする課題】
ΔＶＧが小さいと、制御ゲート１４をオフさせたときに、ＪＦＥＴ１８が非動作状態から動作状態に正常に切り替わらないおそれがある。このため、ΔＶＧをある程度大きくするのが好ましい。しかしながら、ＪＦＥＴ１８のゲートＧと制御ゲート１４との間の容量ＣＧＲＧは小さい。従って、（２）式より理解されるように、ΔＶＧを大きくするためには、（ＶＲＧＨ−ＶＴ）、即ち、駆動パルス電圧φＲＧの振幅を大きくする必要がある。このため、ΔＶＧをより好ましい値にするには、駆動電圧を大きくしなければならなかった。また、駆動電圧が大きい程、固体撮像素子の電気的耐圧を大きくする必要がある。従って、駆動電圧をより小さくし、固体撮像素子の設計上の自由度を向上させることが望まれていた。
【０００８】
本発明の目的は、駆動電圧を大きくせずに、制御ゲートをオフさせたときにＪＦＥＴを容易に動作状態にする固体撮像素子を提供することである。
本発明の別の目的は、上記の固体撮像素子の製造方法を提供することである。
【０００９】
【課題を解決するための手段】
《請求項１》
固体撮像素子は、光電変換部と、接合型電界効果トランジスタと、リセット用トランジスタとを備えた複数の画素を有している。
【００１０】
光電変換部は、受光量に応じた信号電荷を生成する。接合型電界効果トランジスタは、この信号電荷を受けるためのゲート領域を有している。また、接合型電界効果トランジスタは、ゲート領域の電圧変化で動作状態になると共に、信号電荷の量に応じた信号をソースから出力する。リセット用トランジスタは、ゲートに受ける電圧に応じて、接合型電界効果トランジスタのゲート領域を一定電圧にリセットする。
【００１１】
本発明の固体撮像素子は、ゲート領域及びリセット用トランジスタのゲートのいずれかを延在させ、ゲート領域の一部と、リセット用トランジスタのゲートの一部とを互いに対向させたことを特徴とする。
【００１２】
《請求項２》
リセット用トランジスタは、接合型電界効果トランジスタのゲート領域を、一定電圧を印加されている制御領域に接続することで、接合型電界効果トランジスタを非動作状態にする。また、リセット用トランジスタは、ゲート領域と制御領域との電気的接続を遮断することで、ゲート領域とリセット用トランジスタのゲートとの容量結合によるゲート領域の電圧変化により、接合型電界効果トランジスタを動作状態にする。
【００１３】
《請求項３》
ゲート領域のうち、リセット用トランジスタのゲートに対向している部分は、このゲートを貫通するイオン注入により形成されたものである。
《請求項４》
固体撮像素子の製造方法は、半導体基板上にリセット用トランジスタのゲートを形成する工程と、イオン注入により接合型電界効果トランジスタのゲート領域を形成する工程とを有している。本発明の製造方法は、イオン注入において、一部のイオンを、リセット用トランジスタのゲートを貫通するように半導体基板に注入することにより、ゲート領域の一部をリセット用トランジスタのゲートの一部に対向させたことを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。
《固体撮像素子の構成》
図１は、本発明の固体撮像素子の構成を示す回路図である。固体撮像素子３０は、ｍ行ｎ列からなる多数の画素Ｐｘ１−１〜Ｐｘｍ−ｎ（以下、画素と略記）と、各画素を行毎に駆動する垂直走査回路３２と、各画素に列毎に接続されている垂直信号線３４ａ〜３４ｎと、水平信号線３６と、水平走査回路３８とを有している。
【００１５】
画素Ｐｘ１−ｎに符号を示すように、各画素は、制御領域４０と、制御ゲート４２と、転送ゲート４４と、接合型電界効果トランジスタ４６（以下、ＪＦＥＴ４６と略記）と、受光面に形成されるフォトダイオード４８とで構成されている。なお、画素の等価回路図は、前述した図６と同じである。
制御領域４０は、各行毎に制御領域配線５２ａ〜５２ｍを介して、共通の電源（電圧ＶＧ）に接続されている。
【００１６】
制御ゲート４２は、各行毎に制御ゲート配線５４ａ〜５４ｍを介して、垂直走査回路３２に接続されている。制御ゲート４２は、垂直走査回路３２から出力されるパルス電圧φＲＧ１〜φＲＧｍにより行毎に駆動され、ＪＦＥＴ４６のゲート電圧を制御する。即ち、制御ゲート４２は、ＪＦＥＴ４６のゲートを電圧ＶＧにすることでＪＦＥＴ４６を非動作状態にし、ＪＦＥＴ４６のゲートをフローティング状態にすることでＪＦＥＴ４６を動作状態にする。
【００１７】
転送ゲート４４は、各行毎に転送ゲート配線５６ａ〜５６ｍを介して、垂直走査回路３２に接続されている。各転送ゲート４４は、垂直走査回路３２から出力されるパルス電圧φＴＧ１〜φＴＧｍを受けて行毎に駆動され、ＪＦＥＴ４６の動作時に同期して、フォトダイオード４８が生成した電荷をＪＦＥＴ４６のゲートに転送する。
【００１８】
ＪＦＥＴ４６は、ソースを各列毎に垂直信号線３４ａ〜３４ｎに接続し、ドレインを共通のドレイン電源（電圧ＶＤ）に接続している。ＪＦＥＴ４６は、動作時には、フォトダイオード４８が生成した電荷をゲートに受け、ソースフォロワ動作により、この電荷に応じた信号をソースから出力する。
垂直信号線３４ａ〜３４ｎには、定電流源６０ａ〜６０ｎと、リセットトランジスタＴＲＶ１〜ＴＲＶｎと、垂直負荷容量Ｃｖ１〜Ｃｖｎと、列バッファアンプ６２ａ〜６２ｎと、クランプ容量Ｃｃ１〜Ｃｃｎと、クランプトランジスタＴＣ１〜ＴＣｎと、列選択トランジスタＴｈ１〜Ｔｈｎとがそれぞれ接続されている。
【００１９】
リセットトランジスタＴＲＶ１〜ＴＲＶｎは、ゲートに受ける駆動パルス電圧φＲＶに応じて、垂直信号線を一定電圧ＶＲＶにリセットする。
垂直負荷容量Ｃｖ１〜Ｃｖｎは、ＪＦＥＴ４６の動作帯域を制限する。
列選択トランジスタＴｈ１〜Ｔｈｎは、ゲートにそれぞれ受ける水平走査回路３８からの駆動パルス電圧φＨ１〜φＨｎに応じて、垂直信号線３４ａ〜３４ｎを水平信号線３６に接続する。
【００２０】
クランプ容量Ｃｃ１〜Ｃｃｎ及びクランプトランジスタＴｃ１〜Ｔｃｎは、信号電荷の転送前後におけるＪＦＥＴ４６の出力電圧に、相関二重サンプリング処理を施す。これにより、ＪＦＥＴ４６の閾値電圧のばらつきによる固定パターンノイズ、ＪＦＥＴ４６のゲートをリセットしたときに発生するリセットノイズ等が抑制される。
【００２１】
水平信号線３６は、リセットトランジスタＴＲＨと、出力バッファアンプ６４とに接続されている。リセットトランジスタＴＲＨは、ゲートに受ける駆動パルス電圧φＲＨに応じて、水平信号線３６を一定電圧（この例では接地線ＧＮＤ）にリセットする。
上述した固体撮像素子３０の画素の信号電荷読み出し動作は、従来と同様であるので、説明を省略する。
【００２２】
《固体撮像素子の各画素の構造》
図２は、上述した固体撮像素子３０の画素の平面図である。図３は、図２のＸ１−Ｘ２線に沿った断面の様子を示す模式図である。図中及び以下の説明の符号では、画素の行と列に対応する部分ａ〜ｎを省略する。以下、図２、図３を用いて画素の各部の構造を説明する。なお、画素の各部は高濃度Ｎ型半導体基板７０上のＮ型半導体層７２中に形成されている。
【００２３】
Ｐ型の制御領域４０は、Ｎ型半導体層７２中に形成され、制御領域配線５２に接続されている。また、制御領域配線５２はフォトダイオード４８以外の領域を遮光する遮光膜を兼用している。
ＪＦＥＴ４６は、Ｐ型のゲート領域７６、Ｎ型のソース領域７８、Ｎ型のドレイン領域８０、Ｎ型のチャネル領域８２から構成されている。ソース領域７８は、垂直信号線３４に接続されている。ドレイン領域８０は、画素の周囲を囲うように網の目状に形成され、ドレイン電源（電圧ＶＤ）に接続されている。
【００２４】
制御ゲート４２は、ＪＦＥＴ４６と制御領域４０の境界領域上に絶縁膜８４を介して、１画素当たり２つ形成されている（図では一方を４２、他方を４２Ｌと表記）。従って、制御ゲート４２をゲート電極とし、制御領域４０及びＪＦＥＴ４６のゲート領域７６をそれぞれソースまたはドレインとするＰチャネルＭＯＳトランジスタが構成されている（請求項記載のリセット用トランジスタに対応）。また、各制御ゲート４２は、制御ゲート配線５４に接続されている。
【００２５】
フォトダイオード４８は、Ｐ型電荷蓄積領域（図示せず）と、Ｐ型電荷蓄積領域上に形成され、絶縁膜８４を介して受光する高濃度Ｎ型領域（図示せず）とを有している。また、フォトダイオード４８と制御領域４０との間には、フォトダイオード４８で過剰に生成された電荷を制御領域４０に排出するためのオーバーフロー制御領域８６が、１画素当たり２つ形成されている。
【００２６】
転送ゲート４４は、フォトダイオード４８とＪＦＥＴ４６の境界領域上に絶縁膜８４を介して形成されている。従って、転送ゲート４４をゲートとし、フォトダイオード４８のＰ型電荷蓄積領域及びＪＦＥＴ４６のゲート領域７６をそれぞれソースまたはドレインとするＰチャネルＭＯＳトランジスタが構成されている。また、転送ゲート４４は、転送ゲート配線５６に接続されている。
【００２７】
そして、垂直信号線３４、制御領域配線５２、制御ゲート配線５４、転送ゲート配線５６を覆うように、絶縁膜８８が形成されている。
《従来の固体撮像素子との違い・本実施形態の効果》
次に、従来の画素と本実施形態の画素の違いを説明する。図３において、ＪＦＥＴ４６のゲート領域７６は、従来と同じ構造の第１領域７６ａ及び第２領域７６ｂと、第２領域７６ｂに隣接して形成された対向領域７６ｃとで構成されている。この対向領域７６ｃは、従来の構造では形成されていなかった部分である。対向領域７６ｃは、絶縁膜８４を介して制御ゲート４２に対向しているため、制御ゲート４２との間に容量を形成する。このため、本実施形態では、対向領域７６ｃと制御ゲート４２との間に生じる容量により、ＪＦＥＴ４６のゲート領域７６と制御ゲート４６との間に生じる容量ＣＧＲＧは、従来より増加する。前述した（２）式において、容量ＣＧＲＧが増加すれば、この増加に相応する分だけ（ＶＲＧＨ−ＶＴ）、即ち、駆動パルス電圧φＲＧの振幅を小さくしても、所定のΔＶＧを得ることができる。
【００２８】
例えば、駆動パルス電圧φＲＧの高レベルＶＲＧＨが７Ｖ、低レベルＶＲＧＬが−２Ｖであり、制御ゲート４２の閾値電圧が０Ｖであるとする。この場合、本実施形態のようにゲート領域７６を形成し、容量ＣＧＲＧを従来の構造のものより、例えば、１．５倍に大きくすれば、ＶＲＧＨを５Ｖまで小さくできる。
以上、本実施形態の固体撮像素子３０では、各画素内において、ＪＦＥＴ４６のゲート領域７６と制御ゲート４２との間に生じる容量を増大させた。このため、駆動電圧（駆動パルス電圧φＲＧ）の振幅を大きくせずに、制御ゲート４２をオフしたときのＪＦＥＴ４６のゲート電圧の変化量ΔＶＧを所定値以上にできる。即ち、駆動電圧（の振幅）を大きくしなくても、制御ゲート４２をオフしたときにＪＦＥＴ４６を容易に動作状態にできる。従って、駆動電圧を小さくできるため、消費電力を低減できる。また、電源を小型化できる。さらに、駆動電圧の低下に伴い固体撮像素子の電気的耐圧を低く設計できるため、固体撮像素子の設計上の自由度を向上できる。
【００２９】
《固体撮像素子の製造方法》
次に、図４を用いて、上述した固体撮像素子３０の製造方法を説明する。なお、以下に示す数値は一例であり、本発明を限定するものではない。
【００３０】
まず、Ｎ型半導体層７２上に絶縁膜８４（例えば、膜厚５０ｎｍのシリコン酸化膜）を形成してから、絶縁膜８４上に制御ゲート４２を形成する。制御ゲート４２は、例えば、膜厚３００ｎｍのポリシリコンである。次に、ゲート領域７６の第２領域７６ｂにする部分が絶縁膜８４のみを介して開口するように、レジスト９０をパターニングする。このとき、ゲート領域７６の対向領域７６ｃにする部分が絶縁膜８４及び制御ゲート４２を介して開口するようにする。即ち、一画素当たり２つの制御ゲート４２のうち、チャネル領域８２が形成される部分から遠い方の制御ゲート（図３、図４では４２Ｌと表記）において、一辺側から対向幅Ｌだけ開口させる。図４（ａ）は、レジスト９０をパターニングした直後の工程断面を示す模式図である。ここで、対向幅Ｌは、例えば、４０ｎｍである。
【００３１】
図４（ａ）の状態で、不純物としてボロンを加速電圧１８０ｋｅＶでイオン注入する。この条件では、ボロンは、レジスト９０を貫通しないが、制御ゲート４２Ｌ及び絶縁膜８４を貫通してＮ型半導体層７２のエピタキシャル層まで注入される。しかしながら、制御ゲート４２Ｌによりボロンの加速は低減される。このため、制御ゲート４２Ｌを介して開口している部分では、ボロンは、絶縁膜８４のみを介して開口している部分より浅く注入される。従って、絶縁膜８４のみを介して開口している部分の下には、従来と同じ深さの第２領域７６ｂが形成され、制御ゲート４２Ｌを介して開口している部分の下には、第２領域７６ｂより浅い対向領域７６ｃが形成される。図４（ｂ）は、イオン注入後の工程断面を示す模式図である。この後、従来と同様の工程を実施すれば、図３に示した構造の画素が形成される。
【００３２】
《従来と製造方法との違い・本実施形態の効果》
従来のＭＯＳ構造の製造方法では、ゲート電極をマスクとして、セルフアラインによりソース領域及びドレイン領域を形成することが一般的であった。即ち、絶縁膜を介してゲート電極に部分的に対向するように、ソース領域またはドレイン領域を延在させることはなかった。
【００３３】
本実施形態では、レジスト９０のパターニング領域を、従来より対向幅Ｌだけずらして小さくする。この後、制御ゲート４２及び絶縁膜８４を貫通する適切な加速電圧でイオン注入を実施することで、従来と同様の第２領域７６ｂと共に、対向領域７６ｃを同時に形成する。従って、工程数を増やすことなく、制御ゲート４２に部分的に対向するように、ＪＦＥＴ４６のゲート領域７６を形成することができる。即ち、従来とほぼ同様の工程で、ＪＦＥＴ４６のゲート領域７６と制御ゲート４２との間に生じる容量を増大できる。
【００３４】
《本実施形態の補足事項》
なお、上述した固体撮像素子の実施形態では、制御ゲート４２はＰチャネル型で、転送ゲート４４はＰチャネル型で、ＪＦＥＴ４６はＮチャネル型で、フォトダイオード４８の受光面側はＮ型である例を述べた。本発明はかかる実施形態に限定されるものではない。各部の導電型を逆にしてもよい。
【００３５】
上述した製造方法の実施形態では、チャネル領域８２が形成される部分から遠い方の制御ゲート４２Ｌの下に対向領域７６ｃを形成する例を述べた。本発明はかかる実施形態に限定されるものではない。チャネル領域８２が形成される部分に近い方の制御ゲート４２の下にゲート領域７６を延在させてもよい。この場合、まず、図５（ａ）に示すようにレジストをパターニングする。次に、適切な加速電圧でイオン注入を実施すれば、図５（ｂ）に示すようにＪＦＥＴのゲート領域が形成され、容量ＣＧＲＧは増加する。
【００３６】
上述した製造方法の実施形態では、対向幅Ｌは４０ｎｍである例を述べた。対向幅Ｌは、この値に限定されるものではない。対向幅Ｌの上限値は、ＪＦＥＴ４６のターンオフ時間の増大が回路動作に影響しない程度であることが望ましい。これは、ＪＦＥＴ４６をオンからオフに切り替えるときに、容量ＣＧＲＧに蓄積された電荷を放電させる必要があるためである。また、対向幅Ｌの下限値は、従来の固体撮像素子（対向領域７６ｃがない構造）より駆動電圧φＲＧの振幅を小さくできるという効果を得られる程度であることが望ましい。
【００３７】
上述した製造方法の実施形態では、ポリシリコンの制御ゲート４２の膜厚は３００ｎｍである例を述べた。膜厚は、この値に限定されるものではなく、２００〜６００ｎｍであることが望ましい。この場合、ボロンの加速電圧は、膜厚に応じて、９０〜２８０ｋｅＶであることが望ましい。
上述した製造方法の実施形態では、ゲート領域７６のみを形成するイオン注入を実施する例を述べた。本発明はかかる実施形態に限定されるものではない。図４（ａ）に示したレジストのパターンニングにおいて、制御ゲート４２と４２Ｌの間を開口させ、制御領域４０をゲート領域７６と共に形成してもよい。
【００３８】
上述した製造方法の実施形態では、ゲート領域７６を形成するために、ボロンをイオン注入する例を述べた。本発明はかかる実施形態に限定されるものではない。例えば、ガリウムをイオン注入してもよい。本実施形態と各部の導電型を逆に形成する場合、リン等をイオン注入してゲート領域７６を形成してもよい。
上述した製造方法の実施形態では、ゲート領域７６を形成するイオン注入により、ゲート領域７６の一部と制御ゲート４２の一部とを互いに対向させた例を述べた。本発明はかかる実施形態に限定されるものではない。例えば、半導体基板上にＪＦＥＴのゲート領域及び絶縁膜を形成した後、絶縁膜を介してこのゲート領域に部分的に対向するように、制御ゲートを形成してもよい。
【００３９】
【発明の効果】
本発明の固体撮像素子では、各画素内におけるＪＦＥＴのゲートと制御ゲートとの間に生じる容量を増大させた。このため、駆動電圧の振幅を大きくしなくても、制御ゲートをオフしたときにＪＦＥＴを容易に動作状態にできる。
本発明の固体撮像素子の製造方法では、工程数を増やすことなく、制御ゲートに部分的に対向するように、ＪＦＥＴのゲート領域を形成することができる。
【図面の簡単な説明】
【図１】本発明の固体撮像素子の構成を示す回路図である。
【図２】本発明の固体撮像素子の画素の平面図である。
【図３】図２のＸ１−Ｘ２線に沿った断面を示す模式図である。
【図４】本発明の固体撮像素子の製造方法の説明図である。
【図５】本発明の固体撮像素子の別の製造方法の説明図である。
【図６】従来の増幅型固体撮像素子の画素の等価回路図である。
【図７】駆動パルス電圧と、ＪＦＥＴのゲート電圧の時間変化の説明図である。
【符号の説明】
８　画素
１０　フォトダイオード
１２　転送ゲート
１４　制御ゲート
１６　制御領域
１８　ＪＦＥＴ
２０　垂直信号腺
３０　固体撮像素子
３２　垂直走査回路
３４ａ〜３４ｎ　垂直信号線
３６　水平信号線
３８　水平走査回路
４０　制御領域
４２　制御ゲート
４４　転送ゲート
４６　ＪＦＥＴ
４８　フォトダイオード
５２ａ〜５２ｍ　制御領域配線
５４ａ〜５４ｍ　制御ゲート配線
５６ａ〜５６ｍ　転送ゲート配線
６０ａ〜６０ｎ　定電流源
６２ａ〜６２ｎ　列バッファアンプ
６４　出力バッファアンプ
７０　高濃度Ｎ型半導体基板
７２　Ｎ型半導体層
７６　ゲート領域
７６ａ　第１領域
７６ｂ　第２領域
７６ｃ　対向領域
７８　ソース領域
８０　ドレイン領域
８２　チャネル領域
８４　絶縁膜
８６　オーバーフロー制御領域
８８　絶縁膜
９０　レジスト
Ｃｃ１〜Ｃｃｎ　クランプ容量
Ｃｖ１〜Ｃｖｎ　垂直負荷容量
Ｐｘ１−１〜Ｐｘｍ−ｎ　画素
ＴＣ１〜ＴＣｎ　クランプトランジスタ
ＴＨ１〜ＴＨｎ　列選択トランジスタ
ＴＲＨ　リセットトランジスタ
ＴＲＶ１〜ＴＲＶｎ　リセットトランジスタ
【図１】
2004063650.tif 000003
【図２】
2004063650.tif 000004
【図３】
2004063650.tif 000005
【図４】
2004063650.tif 000006
【図５】
2004063650.tif 000007
【図６】
2004063650.tif 000008
【図７】
2004063650.tif 000009