(57)【要約】【課題】書き込み時や消去時にメモリセルのトンネル酸化膜のストレスを低減できる信頼性の高い不揮発性半導体メモリ装置を提供する。【解決手段】プログラム回路４とイレース回路５を制御するライトステートマシン回路３で、プログラム用オシレータ回路１からの発振周期が負の温度特性を有する第１同期信号およびイレース用オシレータ回路２からの発振周期が正の温度特性を有する第２同期信号を用いる。上記ライトステートマシン回路３により制御されるプログラム回路４の書き込みパルスの幅が、プログラム用オシレータ回路１の第１同期信号の発振周期に略比例する一方、ライトステートマシン回路３により制御されるイレース回路５の消去パルスの幅が、イレース用オシレータ回路２の第２同期信号の発振周期に略比例する。【選択図】  図１
2004303327.tif 000002
【特許請求の範囲】
【請求項１】
コントロールゲートとドレインとソースとフローティングゲートを有する電気的に情報の書き込みおよび消去が可能な電界効果トランジスタで構成されたメモリセルを有する不揮発性半導体メモリ装置であって、
上記メモリセルに情報を書き込む書き込み手段と、
上記メモリセルの情報を消去する消去手段と、
上記書き込み手段と上記消去手段を制御する制御手段と、
上記制御手段で用いられる発振周期が負の温度特性を有する第１同期信号を発生する第１同期信号発生手段と、
上記制御手段で用いられる発振周期が正の温度特性を有する第２同期信号を発生する第２同期信号発生手段とを備え、
上記制御手段により制御される上記書き込み手段の書き込みパルスの幅が、上記第１同期信号発生手段の上記第１同期信号の発振周期に略比例する一方、
上記制御手段により制御される上記消去手段の消去パルスの幅が、上記第２同期信号発生手段の上記第２同期信号の発振周期に略比例することを特徴とする不揮発性半導体メモリ装置。
【請求項２】
請求項１に記載の不揮発性半導体メモリ装置において、
上記第１同期信号発生手段の上記第１同期信号の負の温度特性は、ポリシリコンで形成された抵抗素子の温度特性を利用していることを特徴とする不揮発性半導体メモリ装置。
【請求項３】
請求項１に記載の不揮発性半導体メモリ装置において、
上記第２同期信号発生手段の上記第２同期信号の正の温度特性は、シリコン基板にリンイオン注入を行うことにより形成された抵抗素子の温度特性を利用していることを特徴とする不揮発性半導体メモリ装置。
【請求項４】
請求項１に記載の不揮発性半導体メモリ装置において、
上記消去手段により上記メモリセルの情報を消去するとき、消去前に上記書き込み手段により上記メモリセルに情報を書き込むことを特徴とする不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
従来、最も一般的に用いられている不揮発性半導体メモリ装置であるフラッシュメモリは、ＥＴＯＸ（ＥＰＲＯＭ  Ｔｈｉｎ  Ｏｘｉｄｅ、インテルの登録商標）型フラッシュメモリである。
【０００３】
図３は、上記フラッシュメモリのメモリセルの模式的な断面図である。図３に示すように、半導体基板２１に、ソース２２およびドレイン２３を所定の間隔をあけて形成している。上記ソース２２とドレイン２３との間の半導体基板２１上に、ソース２２およびドレイン２３の端部を覆うようにトンネル酸化膜２４、フローティングゲートＦＧ（浮遊ゲート）、層間絶縁膜２５およびコントロールゲートＣＧを順に形成している。
【０００４】
また、図４は、図３のメモリセルにおける浮遊容量について説明するための模式図である。図４において、ＣｓはソースとフローティングゲートＦＧとの間の容量、ＣｄはドレインとフローティングゲートＦＧとの間の容量、ＣｇはコントロールゲートＣＧとフローティングゲートＦＧとの間の容量である。
【０００５】
次に、図３および図４に示すフラッシュメモリの動作原理について説明する。表１は、フラッシュメモリの書き込み動作モード、消去動作モードおよび読み出し動作モードにおける電圧印加条件を示している。この表１の条件での消去は、「ソース消去方式」である。
【０００６】
【表１】
2004303327.tif 000003
【０００７】
表１に示すように、書き込み（プログラム）動作モードでは、コントロールゲートＣＧに書き込み電圧Ｖｐｐ（例えば９Ｖ）、ソース２２および半導体基板２１に基準電圧Ｖｓｓ（例えば０Ｖ）、ドレイン２３に５Ｖの電圧を印加する。なお、書き込みを行わないメモリセルのドレインには、０Ｖの電圧を印加するかまたはオープン状態にする。このため、半導体基板２１内のソース２２とドレイン２３との間のチャネル領域では、大きな電流が流れ、ドレイン２３側の電界の高い部分でホットエレクトロンが発生する。これにより、メモリセルのフローティングゲートＦＧに電子が注入されて、データ書き込み状態となり、メモリセルのしきい値電圧が上昇する。
【０００８】
また、図５は二値フラッシュメモリ内に設けられたメモリセルのしきい値電圧の分布を示している。図５において、横軸はメモリセルのしきい値電圧を表し、縦軸はメモリセルの個数を表している。通常、二値フラッシュメモリのメモリセルのフローティングゲートに電子が注入された状態がプログラム（書き込み）状態で、そのときのデータを“０”とする。逆に、メモリセルのフローティングゲートから電子が引き抜かれている状態がイレース（消去）状態で、そのときのデータを“１”とする。図５に示すように、メモリセルのしきい値電圧が上昇し、しきい値電圧が所定の電圧値（例えば５Ｖ）以上になると、書き込み動作モードが終了する。一方、メモリセルのしきい値電圧が低下し、しきい値電圧が所定の電圧値（例えば３Ｖ）以下になると消去動作が終了する。
【０００９】
消去動作モードでは、コントロールゲートに電圧Ｖｎｎ（例えば−９Ｖ）、ソースに電圧Ｖｐｅ（例えば６Ｖ）を印加し、ドレインをオープン状態にする。これにより、チャネル領域のソース側にてフローティングゲートからトンネル酸化膜を介して電子を引き抜くことによりメモリセルのしきい値電圧を低下させる。この場合のメモリセルのしきい値電圧の分布は、上記の図５のデータ“１”イレース（消去）状態と同様の分布を示している。
【００１０】
このデータ消去時には、ソースと半導体基板との間にＢＴＢＴ（Ｂａｎｄ  Ｔｏ  Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ）電流が流れる。このＢＴＢＴ電流が発生すると、ホットホールおよびホットエレクトロンが同時に発生する。このうち、ホットエレクトロンは基板に流れてしまうが、ホットホールは、トンネル酸化膜側に引き付けられ、トンネル酸化膜内にトラップされる。このトンネル酸化膜にホットホールがトラップされる現象が一般的にメモリセルのデータ保持の信頼性を劣化させると言われている。
【００１１】
そこで、これを改善する手法の一つとして、表２に示すような「チャネル消去方式」がある。
【００１２】
【表２】
2004303327.tif 000004
【００１３】
この場合の消去動作モードでは、コントロールゲートに電圧Ｖｎｎ（例えば−９Ｖ）、基板に電圧Ｖｐｅ（例えば７Ｖ）を印加し、ソースとドレインをオープン状態にする。これにより、チャネル領域のソース側にてフローティングゲートからトンネル酸化膜を介して電子を引き抜くことによりメモリセルのしきい値電圧を低下させる。この場合のメモリセルのしきい値電圧の分布は、図５のデータ“１”イレース（消去）状態と同様の分布を示している。
【００１４】
また、読み出し動作モードでは、ドレインに１Ｖの電圧を印加し、コントロールゲートに５Ｖの電圧を印加する。もし、メモリセルがイレース（消去）状態でしきい値電圧が低い場合には、メモリセルに電流が流れ、図５に示すデータ“１”と判定される。一方、メモリセルがプログラム（書き込み）状態でしきい値電圧が高い場合には、メモリセルに電流が流れず、図５に示すデータ“０”と判定される。これらの判定は、メモリセルアレイのデータ読み出しが行われるメモリセルに流れる電流と、メモリセルアレイのメモリセルとは別に設けられ、所定の基準しきい値電圧が設定されているリファレンスセル（図示せず）に流れる電流とを検出し、これらの電流値を比較することによって行われる。
【００１５】
なお、図６にメモリセルアレイの１ブロック分の回路を模式的に示している。各行のメモリセル１００のコントロールゲートＣＧは、共通のワード線ＷＬ０〜ＷＬｎ−１で接続される一方、各列のメモリセル１００のドレインは、共通のビット線ＢＬ０〜ＢＬｍ−１で接続されている。１つのブロック内にあるメモリセル１００のソースは、共通ソース線ＳＬに接続されている。
【００１６】
【特許文献１】
特開２００２−２６９０６５号公報
【００１７】
【発明が解決しようとする課題】
ところで、フラッシュメモリの信頼性の劣化を低減させるために、一般的に、フラッシュメモリでは、メモリセルのトンネル酸化膜に印加される電界を低減させる手法を用いている。具体的には、初期に印加される電圧を低い電圧から始めて徐々に高い電圧にする手法がある。
【００１８】
図７、図８に消去時の電圧印加の波形を示している。図７に示す消去は、一般的な電圧印加方法で、消去時のパルス印加は消去が完了するまで一定電圧である（上記表１のソース消去方式）。一方、図８に示す消去は、パルス印加初期の段階では、例えばゲート電圧（ワード線を介してのコントロールゲート電圧）に絶対値の低い電圧を印加し、徐々に印加電圧を高くしていく手法がある。
【００１９】
この図８に示す電界低減手法の原理について述べる。フラッシュメモリでは、消去前に基本的に、プログラム状態（フローティングゲートに電子が多い状態）になっており、例えば−３Ｖの電荷がチャージされている（図９参照）。
【００２０】
このような状態で通常の消去を行った場合、消去時にコントロールゲートに−９Ｖの電圧Ｖｎｎが印加され、ソースに６Ｖの電圧Ｖｐｅが印加されると、フローティングゲートの電位ＶＦＧは、
2004303327.tif 000005
Ｒｇ：ゲートカップリングレシオ（この場合、０．６）
Ｒｓ：ソースカップリングレシオ（この場合、０．１５）
Ｑｆｇ：フローティングゲートの電荷Ｑｆｇ
ＣＦＧ：フローティングゲートに接続されている全容量
Ｑｆｇ／ＣＦＧ：フローティングゲートの電荷Ｑｆｇに相当する電位
となる。なお、ゲートカップリングレシオとは、コントロールゲートとフローティングゲートの容量とフローティングゲートにつながっている容量との比であり、ソースカップリングレシオとは、ソースとフローティングゲートの容量とフローティングゲートにつながっている容量との比である。ここで、「フローティングゲートにつながっている容量」とは、フローティングゲートに接続されている全容量（コントロールゲートとフローティングゲートの容量、ドレインとフローティングゲートの容量、ソースとフローティングゲートの容量、基板とフローティングゲートの容量の合計）のことである。
【００２１】
この結果から、フローティングゲートとソースとの間に挟まれたトンネル酸化膜の領域に印加される電界は、
2004303327.tif 000006
Ｔｏｘ：トンネル酸化膜厚（１１０Å）
となる。したがって、トンネル酸化膜に１２ＭＶ／ｃｍ以上の電界が印加されることになる。
【００２２】
一方、図８に示すように、消去時に電界を低減する手法を用いる場合（ここでは電圧のステップを３段とする）、最初の第１ステップでコントロールゲートに７Ｖの電圧Ｖｎｎを印加し、ソースに６Ｖの電圧Ｖｐｅを印加する。この場合のフローティングゲートの電荷量Ｑｆｇが−３Ｖ×ＣＦＧとすると、フローティングゲートＦＧの電位ＶＦＧは、
2004303327.tif 000007
となり、フローティングゲートとソースとの間に挟まれたトンネル酸化膜の領域に印加される電界は、
2004303327.tif 000008
となる。この状態で、電子をフローティングゲートから引き抜くことによりフローティングゲートの電位ＶＦＧが低減される。
【００２３】
電子が引き抜かれてフローティングゲートの電位ＶＦＧが約−２．４Ｖまで上昇したところで、第２ステップとしてコントロールゲートに印加される電圧Ｖｎｎを−８Ｖにする。この場合のフローティングゲートの電位ＶＦＧは、
2004303327.tif 000009
となり、フローティングゲートとソースとの間に挟まれたトンネル酸化膜の領域に印加される電界は、
2004303327.tif 000010
となる。
【００２４】
さらに、電子が引き抜かれてフローティングゲートＦＧの電位ＶＦＧが約−１．８Ｖまで上昇したところで、第３ステップとしてコントロールゲートに印加される電圧Ｖｎｎを−９Ｖにする。このときのフローティングゲートの電位ＶＦＧは、
2004303327.tif 000011
となり、フローティングゲートとソースとの間に挟まれたトンネル酸化膜の領域に印加される電界は、
2004303327.tif 000012
となる。
【００２５】
このようにして電界を低減する方法では、トンネル酸化膜に印加される最大電界は、１１．２ＭＶ／ｃｍとなり、通常の消去の場合より１ＭＶ／ｃｍ低減させることができることから、結果的に、トンネル酸化膜に印加されるストレスが低減される。ここでは、ソース消去方式について説明を行ったが、上記したチャネル消去の場合も同様に、トンネル酸化膜に印加される電界を低減されることを可能とする（図１０を参照。図１０のウェル電圧は表２の基板に相当し、一般的にはｐ−ウェル（ｗｅｌｌ）で形成され、ゲート電圧はコントロールゲートに印加される電圧である）。
【００２６】
一方、トンネル酸化膜の劣化は、温度依存性があり、一般的に、高温の方が絶縁膜破壊等が激しいことが知られている。したがって、メモリセルのトンネル酸化膜に印加されるストレスを低減し、信頼性の高いフラッシュメモリを得るためには、高温でのトンネル酸化膜の劣化を低減する必要がある。
【００２７】
次に、フラッシュメモリの回路動作について述べる。図１１にフラッシュメモリの回路の要部のブロック図を示している。ここで、プログラム動作が開始されるとＥＮ信号とＰＧ信号がハイ（ｈｉｇｈ）レベルとなり、リングオシレータ回路３１が動作し、メモリセルのデータを書換え等が指示されたときに動作を制御するライトステートマシン回路３２は、リングオシレータ回路３１からのクロック信号により動作を開始し、クロック信号に同期してプログラムアルゴリズム（ｐｒｏｇｒａｍ  ａｌｇｏｒｉｔｈｍ）を実行する。これにより、プログラム回路３３が動作し、メモリセルアレイ３５（図６を参照）の中の書き込みを行うべきメモリセルに対してプログラムを実行する。
【００２８】
一方、イレース動作も同様にＥＮ信号、ＥＲ信号がハイ（ｈｉｇｈ）レベル状態となり、リングオシレータ回路３１が動作し、ライトステートマシン回路３２は、リングオシレータ回路３１からのクロック信号により動作を開始し、クロック信号に同期してイレースアルゴリズム（ｅｒａｓｅ  ａｌｇｏｒｉｔｈｍ）を実行する。これにより、イレース回路３４が動作し、メモリセルアレイ３５の中のメモリセルをブロック単位で一括して消去する。
【００２９】
この場合のリングオシレータ回路３１は、図１２，図１３に示すような回路である。図１２は複数のインバータ回路ＩＶ１，ＩＶ２，…，ＩＶ５を縦続接続し、１段目のインバータ回路ＩＶ１（ＮＡＮＤ回路）の一方の入力端子にＥＮ信号を入力する一方、１段目のインバータ回路ＩＶ１の他方の入力端子に最終段の反転信号をフィードバックするものである。また、図１３は図１２の回路の各インバータ回路に流れる電流をカレントミラー回路にて同じ電流値にする回路を追加して安定させた回路を示している。
【００３０】
一般的に、これらオシレータ回路の周波数は、温度依存性があり、例えば、図１２のリングオシレータ回路は、周囲温度が高温になるとトランジスタの能力が低下して遅延時間が大きくなることから、周期が長くなり、結果、発振周波数は落ちる。
【００３１】
また、図１３に示すようなリングオシレータ回路の場合、周期の温度特性は、抵抗ＲＡの温度特性に依存する。
【００３２】
この抵抗ＲＡの温度特性は、抵抗ＲＡを半導体上に形成する方法により異なる。
【００３３】
一般的に、通常のＰ−ウェル（ｗｅｌｌ）上にＡｓ＋（ヒ素イオン）を注入して形成した半導体Ｎ＋や、Ｐ＋（リンイオン）を注入することにより形成したＮ−ウェル（ｗｅｌｌ）は、通常デバイスが動作するような温度（−４０℃〜８５℃）では、温度が上昇すると抵抗値は高くなる。このときの温度では、シリコン基板に注入されたＡｓイオンやＰイオンのキャリアが増加しない一方、電子散乱は増加して、移動度が低下するために抵抗値は高くなる。
【００３４】
また、ポリシリコンで抵抗を形成した場合、または、シリコンにＧａを注入するような場合、−４０℃〜８５℃の温度範囲では抵抗値が低下する。これは、ポリシリコンは、温度が上昇すると、ポリシリコンとポリシリコンのバウンダリー（境界）のエネルギー障壁が相対的に低下することになり、電子散乱が低下して移動度が上昇し、さらに、バウンダリーにトラップされているキャリアがデトラップすることから抵抗値が低下する。またＧａ注入シリコンでは、温度が上昇するとキャリアが活性化して、抵抗値が低下する。
【００３５】
例えば、Ｎ−ウェル（ｗｅｌｌ）抵抗で形成された抵抗ＲＡを用いる場合、温度が高くなると抵抗値が高くなるので、抵抗ＲＡに流れる電流が低下する。これにより、リングオシレータ回路の動作はおそくなり、発振周期は長くなる。
【００３６】
一方、ポリシリコン抵抗を用いた場合、温度が高くなると抵抗値が低くなるので流れる電流は増加する。これによりリングオシレータ回路の動作は速くなり、発振周期は短くなる。
【００３７】
次に、このようになオシレータの発振周期が温度特性を有する場合に発生する問題について述べる。
【００３８】
〔▲１▼  リングオシレータの温度特性が正の場合〕
動作温度が高くなるほど発振周期が長くなる正の温度特性を有する場合、プログラム動作を高温で実施すると、発振信号の発振周期が長くなるので、これに同期して動作するライトステートマシン回路で発生される書き込みパルス（ｐｕｌｓｅ）幅も同様に長くなる。
【００３９】
図１４に示すフラッシュメモリの書き込み特性から分かるように、パルス幅が長くなった分、メモリセルへの書き込み（フローティングゲートへの電子注入）が進むため、書き込まれたメモリセルのしきい値電圧がより高くなる。
【００４０】
以上から周囲温度が高温の条件で書き込みを行った場合、書き込み後のしきい値電圧Ｖｔ分布（図５でのプログラム状態のしきい値電圧分布）が高い方へシフトする（例えば、しきい値電圧の平均値は、室温の場合が５．５Ｖに対して高温の場合が６Ｖ）。
【００４１】
この場合、フローティングゲートの電荷量Ｑｆｇは、室温では−３Ｖ×ＣＦＧ、高温では、−３．３Ｖ×ＣＦＧとなる。この状態で、消去を行った場合、最初の第１ステップでコントロールゲートに７Ｖの電圧Ｖｎｎを印加し、ソースに６Ｖの電圧Ｖｐｅを印加する。この場合のフローティングゲートの電荷量Ｑｆｇが−３．３Ｖ×ＣＦＧとすると、フローティングゲートの電位ＶＦＧは、
2004303327.tif 000013
となり、フローティングゲートとソースとの間に挟まれたトンネル酸化膜の領域に印加される電界は、
2004303327.tif 000014
となる。
【００４２】
先に述べた室温での最大電界が１１．２ＭＶ／ｃｍであるのに対して、高温では、トンネル酸化膜に印加される電界が０．３ＭＶ／ｃｍ高くなることになり、その結果として、信頼性を劣化させることになる。
【００４３】
〔▲２▼  リングオシレータの温度特性が負の場合〕
動作温度が高くなると発振周期が短くなる負の温度特性を有する場合、書き込みを高温で実施すると発振信号の発振周期が短くなるので、これに同期して動作するライトステートマシン回路で発生される書き込みパルス幅も同様に短くなる。
【００４４】
図１４に示すフラッシュメモリの書き込み特性から分かるように、パルス幅が短くなると、書き込まれたメモリセルのしきい値電圧が低くなる（例えば、しきい値電圧の平均値は、室温の場合が５．５Ｖに対して、高温の場合が５Ｖ）。
【００４５】
室温で書き込まれた場合の書き込み後のフローティングゲートの電荷量Ｑｆｇは−３Ｖ×ＣＦＧであり、一方、高温の場合、フローティングゲートの電荷量Ｑｆｇは−２．７Ｖ×ＣＦＧとなる。
【００４６】
この状態で、消去を行った場合、最初の第１ステップでコントロールゲートに７Ｖの電圧Ｖｎｎを印加し、ソースに６Ｖの電圧Ｖｐｅを印加する。この場合のフローティングゲートの電荷量Ｑｆｇが−２．７Ｖ×ＣＦＧとすると、フローティングゲートの電位ＶＦＧは、
2004303327.tif 000015
となり、フローティングゲートとソースとの間に挟まれたトンネル酸化膜の領域の印加される電界は、
2004303327.tif 000016
となる。
【００４７】
この状態で、メモリセルは消去され、電子をフローティングゲートから引き抜きフローティングゲートＦＧの電位ＶＦＧが低減されることになる。
【００４８】
一方、イレース時間（オシレータのの発振周期が短くなることから消去パルス幅も）が短くなってしまうことから、フローティングゲートＦＧの電荷量が約−２．５Ｖ×ＣＦＧまで上昇した程度で、第２ステップとしてコントロールゲートに印加される電圧Ｖｎｎは−８Ｖに変化し（図８を参照）、ソースに６Ｖの電圧Ｖｐｅをそのまま印加しているので、フローティングゲートＦＧの電位ＶＦＧは、
2004303327.tif 000017
となり、フローティングゲートとソースとの間に挟まれたトンネル酸化膜の領域に印加される電界は、
2004303327.tif 000018
となる。
【００４９】
この状態で、電子をフローティングゲートから引き抜くことによりフローティングゲートＦＧの電位ＶＦＧが低減されることになる。
【００５０】
そして、先と同様に消去時間が短くなっていることから、フローティングゲートＦＧの電位ＶＦＧが約−２．０Ｖまで上昇した程度で、第３ステップとしてコントロールゲートに印加される電圧は−９Ｖとなり、ソースに６Ｖの電圧Ｖｐｅをそのまま印加している。フローティングゲートＦＧの電位ＶＦＧは、
2004303327.tif 000019
となり、フローティングゲートとソースとの間に挟まれたトンネル酸化膜の領域に印加される電界は、
2004303327.tif 000020
となる。
【００５１】
このように、室温でのフローティングゲートとソースとの間に挟まれたトンネル酸化膜の領域に印加される最大電界が１１．２ＭＶ／ｃｍであるのに対して、高温では、トンネル酸化膜に印加される電界が高くなることになり、その結果として、信頼性を劣化させることになる。
【００５２】
このように、オシレータの周波数に温度特性をもっている場合、高温でメモリセルのトンネル酸化膜へのストレスが増加し、信頼性を劣化させるという問題がある。
【００５３】
そこで、この発明の目的は、書き込み時や消去時にメモリセルのトンネル酸化膜のストレスを低減できる信頼性の高い不揮発性半導体メモリ装置を提供することにある。
【００５４】
【課題を解決するための手段】
上記目的を達成するため、この発明の不揮発性半導体メモリ装置は、コントロールゲートとドレインとソースとフローティングゲートを有する電気的に情報の書き込みおよび消去が可能な電界効果トランジスタで構成されたメモリセルを有する不揮発性半導体メモリ装置であって、上記メモリセルに情報を書き込む書き込み手段と、上記メモリセルの情報を消去する消去手段と、書き込み手段と消去手段を制御する制御手段と、上記制御手段で用いられる発振周期が負の温度特性を有する第１同期信号を発生する第１同期信号発生手段と、上記制御手段で用いられる発振周期が正の温度特性を有する第２同期信号を発生する第２同期信号発生手段とを備える。そして、上記制御手段により制御される書き込み手段の書き込みパルスの幅が、第１同期信号発生手段の第１同期信号の発振周期に略比例する一方、制御手段により制御される消去手段の消去パルスの幅が、第２同期信号発生手段の第２同期信号の発振周期に略比例する。
【００５５】
上記構成の不揮発性半導体メモリ装置によれば、上記制御手段により制御される書き込み手段の書き込みパルスの幅が、第１同期信号発生手段の第１同期信号の発振周期に略比例する一方、上記制御手段により制御される消去手段の消去パルスの幅が、第２同期信号発生手段の第２同期信号の発振周期に略比例することによって、上記メモリセルに情報を書き込む動作およびメモリセルの情報を消去する動作が第１，第２同期信号発生手段の第１，第２同期信号にそれぞれ同期して、書き込み時を行う。上記第１同期信号発生手段の発振周期が負の温度特性を有する第１同期信号を発生するので、周囲温度が高くなるほど第１同期信号の発振周期が短くなり、それに応じて書き込み手段による書き込みパルス幅が短くなって、フローティングゲートへの過剰な電子の注入が減り、ソース，ドレインおよびチャネル領域とフローティングゲートとの間を絶縁するトンネル酸化膜の劣化を防止する。また、上記第２同期信号発生手段の発振周期が正の温度特性を有する第２同期信号を発生するので、周囲温度が高くなるほど第２同期信号の発振周期が長くなり、それに応じて消去手段による消去パルス幅が長くなって、消去時に低い電圧から徐々に印加する電圧を高くしてトンネル酸化膜に印加される電界を低減する不揮発性半導体メモリ装置において、メモリセルのトンネル酸化膜に印加される電界が低くなるので、トンネル酸化膜の劣化を防止する。
【００５６】
したがって、メモリセルのトンネル酸化膜が劣化しやすい高温状態における書き込み時のオーバープログラムや消去時の過剰ストレスを防止することができ、トンネル酸化膜に印加されるストレスを低減して信頼性を向上できる。
【００５７】
また、一実施形態の不揮発性半導体メモリ装置は、上記第１同期信号発生手段の第１同期信号の負の温度特性は、ポリシリコンで形成された抵抗素子の温度特性を利用している。
【００５８】
上記実施形態の不揮発性半導体メモリ装置によれば、上記第１同期信号発生手段の抵抗素子をポリシリコンで形成することによって、現状の製造プロセスで、負の温度抵抗を持った抵抗素子が実現できる。これにより、高温状態での書き込み時に書き込みパルス幅が短くなり、フローティングゲートへの過剰な電子の注入が減り、高温でのトンネル酸化膜の劣化を低減させる。
【００５９】
また、一実施形態の不揮発性半導体メモリ装置は、上記第２同期信号発生手段の第２同期信号の正の温度特性は、シリコン基板にリンイオン注入を行うことにより形成された抵抗素子の温度特性を利用している。
【００６０】
上記実施形態の不揮発性半導体メモリ装置によれば、上記第２同期信号発生手段の抵抗素子をシリコン基板にリンイオン注入により形成することによって、現状の製造プロセスで、正の温度抵抗を持った抵抗素子が実現できる。これにより高温状態での消去時の消去パルス幅が長くなり、高温でのメモリセルのトンネル酸化膜の劣化を低減させる。
【００６１】
また、一実施形態の不揮発性半導体メモリ装置は、上記消去手段によりメモリセルの情報を消去するとき、消去前に上記書き込み手段によりメモリセルに情報を書き込む。
【００６２】
上記実施形態の不揮発性半導体メモリ装置によれば、メモリセルのトンネル酸化膜の劣化しやすい高温状態で消去を行なうとき、消去前の書き込み時のオーバープログラムや、消去時の過剰ストレスを防止することによって、トンネル酸化膜に印加されるストレスを低減して、信頼性を高める。
【００６３】
【発明の実施の形態】
以下、この発明の不揮発性半導体メモリ装置を図示の実施の形態により詳細に説明する。
【００６４】
（第１実施形態）
図１はこの発明の実施の一形態の不揮発性半導体メモリ装置の一例としてのフラッシュメモリの要部の構成を示すブロック図であり、１は第１同期信号発生手段の一例としてのプログラム用オシレータ回路、２は第２同期信号発生手段の一例としてのイレース用オシレータ回路、３は制御手段の一例としてのライトステートマシン回路、４は書き込み手段の一例としてのプログラム回路、５は消去手段の一例としてのイレース回路、６はメモリセルアレイである。なお、メモリセルアレイ６は、図６に示すメモリセルアレイと同一の構成をしており、メモリセルアレイを構成する複数のメモリセルも、図３，図４に示すメモリセルと同一の構成をしており、説明を省略する。
【００６５】
図１から分かるように、オシレータ回路は、プログラム（ｐｒｏｇｒａｍ）用オシレータ回路１とイレース（ｅｒａｓｅ）用オシレータ回路２の２個を配置している。ここで、プログラム用オシレータ回路１、イレース用オシレータ回路２は、例えば、図１３に示すリングオシレータを用いている。この場合、プログラム用オシレータ回路１に入力されるＰＧ信号が図１３におけるＥＮ信号（および／ＥＮ信号）であり、イレース用オシレータ回路２に入力されるＥＲ信号が図１３におけるＥＮ信号（および／ＥＮ信号）である。
【００６６】
このリングオシレータは、図１３に示すように、ゲートとドレインが接続されたＰＭＯＳトランジスタＰ１のソースに電源を接続し、ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとを抵抗ＲＡを介して接続している。上記ＮＭＯＳトランジスタＮ１のゲートとドレインを接続し、ソースをグランドに接続している。そして、上記ＰＭＯＳトランジスタＰ１のドレインにＰＭＯＳトランジスタＰ２のドレインを接続し、そのＰＭＯＳトランジスタＰ２のゲートにＥＮ信号を接続して、ソースに電源を接続している。一方、上記ＮＭＯＳトランジスタＮ１のドレインにＮＭＯＳトランジスタＮ２のドレインを接続し、そのＮＭＯＳトランジスタＮ２のゲートに／ＥＮ信号を接続して、ソースにグランドを接続している。また、上記ＰＭＯＳトランジスタＰ２のドレインに、ソースが電源に接続されたＰＭＯＳトランジスタＰ１２，Ｐ２２，…，Ｐ５２の各ゲートを接続する一方、ＮＭＯＳトランジスタＮ２のドレインに、ソースがグランドに接続されたＮＭＯＳトランジスタＮ１２，Ｎ２２，…，Ｎ５２の各ゲートを接続している。そして、上記ＰＭＯＳトランジスタＰ１２のドレインに、ＰＭＯＳトランジスタＰ１１のソースを接続し、そのＰＭＯＳトランジスタＰ１１のドレインをＮＭＯＳトランジスタＮ１１のドレインに接続し、ＮＭＯＳトランジスタＮ１１のソースをＮＭＯＳトランジスタＮ１２のドレインに接続している。上記ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１で１段目のインバータを構成している。以下、同様にして、２段目のインバータ（Ｐ２１，Ｎ２１）から５段目のインバータ（Ｐ５１，Ｎ５１）までを縦続接続して、５段目インバータ（Ｐ５１，Ｎ５１）の出力を１段目のインバータ（Ｐ１１，Ｎ１１）の入力に接続している。
【００６７】
ただし、プログラム用オシレータ回路１では、図１３中の抵抗ＲＡにポリシリコン（Ｐｏｌｙ−Ｓｉ）を用い、発振周期が負の温度特性を有している。つまり、プログラム用オシレータ回路１の発振周期は、周囲温度が高くなるほど短くなる。一方、イレース用オシレータ回路２では、図１３中の抵抗ＲＡにＮ−ウェル（ｗｅｌｌ）で形成された抵抗を用い、発振周期が正の温度特性を有している。つまり、イレース用オシレータ回路２の発振周期は、周囲温度が高くなるほど長くなる。
【００６８】
上記構成のフラッシュメモリにおいて、プログラム動作の場合、プログラム用オシレータ回路１が動作し、ライトステートマシン回路３は、このプログラム用オシレータ回路１に同期して動作する。この場合の高温での動作について述べる。
【００６９】
まず、書き込みが開始されると、ＰＧ信号がハイ（ｈｉｇｈ）レベルとなってプログラム用オシレータ回路１が動作する一方、ＥＲ信号がロー（ｌｏｗ）レベルとなってイレース用オシレータ回路２が停止して、プログラム用オシレータ回路１から出力される第１同期信号に同期してライトステートマシン回路３が動作する。
【００７０】
一方、消去の場合には、ＥＲ信号がハイ（ｈｉｇｈ）レベルとなってイレース用オシレータ回路２が動作する一方、一方ＰＧ信号がロー（ｌｏｗ）レベルとなってプログラム用オシレータ回路１が停止して、イレース用オシレータ回路２から出力される第２同期信号に同期してライトステートマシン回路３が動作する。
【００７１】
次に、このフラッシュメモリの高温時における動作について述べる。
【００７２】
まず、プログラム動作を行う場合、プログラム用オシレータ回路１では、発振周期が負の温度特性を有するので、書き込みパルス（ｐｒｏｇｒａｍ  ｐｕｌｓｅ）幅は室温のときよりも短くなる。例えば、室温のときの発振周期が１μｓであるとすると、８５℃では０．８μｓとなる。この場合、書き込み後のメモリセルのしきい値電圧の平均（Ｔｙｐｉｃａｌ）値は、室温でのしきい値電圧は５．５Ｖであるのに対して、８５℃では５Ｖ程度となる。すなわち、フローティングゲートへの電子の注入が減る。
【００７３】
一方、消去動作では、電界を低減する手法を用いて消去を行う場合、イレース用オシレータ回路２は、発振周期が正の温度特性を有するので、消去パルスの幅は、８５℃の方が室温のときよりも長くなる。例えば、室温における消去パルスの幅が１０ｍｓとすると、８５℃では、消去パルスの幅が１２．５ｍｓとなる。この実施形態では、コントロールゲートに印加される電圧Ｖｎｎの変化ステップが３段の場合について述べる。
【００７４】
最初の第１ステップでコントロールゲートに７Ｖの電圧Ｖｎｎを印加し、ソースに６Ｖの電圧Ｖｐｅを印加する。この場合のフローティングゲートの電荷量Ｑｆｇが−２．７Ｖ×ＣＦＧとすると、フローティングゲートの電位ＶＦＧは、
2004303327.tif 000021
Ｒｇ：ゲートカップリングレシオ（この場合、０．６）
Ｒｓ：ソースカップリングレシオ（この場合、０．１５）
Ｑｆｇ：フローティングゲートの電荷Ｑｆｇ
ＣＦＧ：フローティングゲートに接続されている全容量
Ｑｆｇ／ＣＦＧ：フローティングゲートの電荷Ｑｆｇに相当する電位
となり、トンネル酸化膜厚Ｔｏｘを１１０Åとすると、フローティングゲートとソースとの間に挟まれたトンネル酸化膜の領域に印加される電界は、
2004303327.tif 000022
となる。
【００７５】
この状態で、電子をフローティングゲートから引き抜くことによりフローティングゲートの電位ＶＦＧが低減される。
【００７６】
そして、フローティングゲートの電荷量Ｑｆｇが約−２．２Ｖ×ＣＦＧまで上昇したところで、第２ステップとしてコントロールゲートに印加される電圧Ｖｎｎは−８Ｖに変化する。この場合のフローティングゲートの電位ＶＦＧは、
2004303327.tif 000023
となり、トンネル酸化膜厚Ｔｏｘを１１０Åとすると、フローティングゲートとソースとの間に挟まれたトンネル酸化膜の領域に印加される電界は、
2004303327.tif 000024
となる。
【００７７】
この状態で、消去が進み、電子をフローティングゲートから引き抜くことによりフローティングゲートＦＧの電位ＶＦＧが低減される。
【００７８】
そして、フローティングゲートＦＧの電荷量が約−１．６Ｖ×ＣＦＧまで上昇したところで、第３ステップとしてコントロールゲートに印加される電圧Ｖｎｎは−９Ｖに変化する。この場合のフローティングゲートの電位ＶＦＧは、
2004303327.tif 000025
となり、フローティングゲートとソースとの間に挟まれたトンネル酸化膜の領域に印加される電界は、
2004303327.tif 000026
となる。
【００７９】
このように、この第１実施形態のフラッシュメモリでは、トンネル酸化膜に印加される最大電界は、１１．０ＭＶ／ｃｍとなり、結果、室温の場合より０．２ＭＶ／ｃｍほど低減され、８５℃（高温）でのトンネル酸化膜へのストレスが低減される。したがって、信頼性の高いフラッシュメモリを実現することができる。
【００８０】
（第２実施形態）
上記第１実施形態では、プログラム動作とイレース動作（消去パルス（ｅｒａｓｅ  ｐｕｌｓｅ）印加）について述べられているが、実際には、消去前に、しきい値電圧が消去状態のメモリセルに対して書き込みを行い、しきい値電圧を高める動作（プリプログラム（ｐｒｅ−ｐｒｏｇｒａｍ）動作）を行う。
【００８１】
これは、消去前のメモリセルには書き込み状態（データ”０”）のメモリセルと消去状態（データ”１”）が混在しており、これらメモリセルを一括して消去すると、消去状態のメモリセルの消去状態がさらに進み、しきい値電圧が負になる過消去状態になる危険があるからである。
【００８２】
このような場合のプログラム動作については、通常の書き込み同様、発振周期が負の温度特性を有するオシレータを用いるべきである。
【００８３】
図２はこの発明の第２実施形態の不揮発性半導体メモリ装置の一例としてのフラッシュメモリの要部の構成を示すブロック図であり、１１は第１同期信号発生手段の一例としてのプログラム用オシレータ回路、１２は第２同期信号発生手段の一例としてのイレース用オシレータ回路、１３は制御手段の一例としてのライトステートマシン回路、１４は書き込み手段の一例としてのプログラム回路、１５は消去手段の一例としてのイレース回路、１６はメモリセルアレイである。なお、メモリセルアレイ１６は、図６のメモリセルアレイと同一の構成をしており、メモリセルアレイを構成する複数のメモリセルも、図３，図４に示すメモリセルと同一の構成をしており、説明を省略する。
【００８４】
図２に示すように、消去が開始されると、まず、プリプログラム（ｐｒｅ−ｐｒｏｇｒａｍ）動作を行うことになるが、プリプログラム動作のときは、発振周期が負の温度特性を有するオシレータ、つまり、プログラム用オシレータ回路１１が用いられる。この場合、オシレータの発振周期は温度が高くなるほど短くなり、書き込みパルス（ｐｒｏｇｒａｍ  ｐｕｌｓｅ）幅は短くなる。
【００８５】
プリプログラム動作が終了すると、消去パルス印加になるが、このとき、発振周期が正の温度特性を有するイレース用オシレータ回路１２が動作することになり、このイレース用オシレータ回路１２に同期してライトステートマシン回路１３が動作する。
【００８６】
このとき、イレース用オシレータ回路１２の発振周期は、室温のときよりも長くなるので、消去パルス（ｅｒａｓｅ  ｐｕｌｓｅ）幅は長くなる。
【００８７】
この場合、プログラム動作やプリプログラム動作では、周囲温度が高いときは、書き込みパルス（ｐｕｌｓｅ）幅が短くなり、書き込み後のメモリセルのしきい値電圧の平均値は室温のときよりも低下する。すなわち、フローティングゲートへの電子の注入が室温のときよりも少なくなる。
【００８８】
一方、消去パルスについては、高温状態で消去パルス幅が長くなるので、高温での消去時のストレスを低減させ、高温状態でのトンネル酸化膜の劣化を低減させることによって信頼性の高いフラッシュメモリを実現することができる。
【００８９】
図２では、書き込み時は第１実施形態の図１と同じ動作を行う。
【００９０】
一方、消去時は、ＥＲ信号がハイ（ｈｉｇｈ）レベルになることから、まず、プログラム用オシレータ回路１１とライトステートマシン回路１３が動作を開始し、プリプログラム動作として、消去状態のメモリセルに対して書き込みを行う。
【００９１】
そして、プリプログラム動作が終了すると、ライトステートマシン回路１３からＰＲＰ信号が出力され、このＰＲＰ信号により、プログラム用オシレータ回路１１からの第１同期信号に変わって、イレース用オシレータ回路１２から出力される第２同期信号によりライトステートマシン回路１３は動作することになる。
【００９２】
このように、上記第２実施形態のフラッシュメモリでは、メモリセルのトンネル酸化膜の劣化しやすい高温状態で消去を行なうとき、消去前の書き込み時のオーバープログラムや消去時の過剰ストレスを防止することによって、トンネル酸化膜に印加されるストレスを低減し、信頼性を高めることができる。
【００９３】
上記第１，第２実施形態では、リングオシレータを用いた第１同期信号発生手段としてのプログラム用オシレータ回路１，１１および第２同期信号発生手段としてのイレース用オシレータ回路２，１２を備えた不揮発性半導体メモリ装置について説明したが、第１，第２同期信号発生手段の回路構成はこれに限らず、第１同期信号発生手段は、発振周期が負の温度特性を有する第１同期信号を発生する回路であればよく、また、第２同期信号発生手段は、発振周期が正の温度特性を有する第２同期信号を発生する回路であればよい。
【００９４】
また、第１，第２実施形態では、不揮発性半導体メモリ装置としてフラッシュメモリについて説明したが、この発明は他の構成のＥＥＰＲＯＭ（電気的消去書込み可能な読出し専用メモリ）に適用してもよい。
【００９５】
【発明の効果】
以上より明らかなように、この発明の不揮発性半導体メモリ装置によれば、書き込み時に高温になるほど書き込みパルス幅が短くなり、室温よりもフローティングゲートへの過剰な電子の注入が減り、メモリセルのトンネル酸化膜の劣化を防止することができる。また、消去時は、高温になるほど消去パルス幅が長くなり、高温状態で消去するときにトンネル酸化膜に加わるストレスを低減することができる。したがって、高温で問題となるメモリセルのトンネル酸化膜の劣化を低減させ、信頼性の高い不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態の不揮発性半導体メモリ装置としてのフラッシュメモリの要部の構成を示すブロック図である。
【図２】図２はこの発明の第２実施形態の不揮発性半導体メモリ装置としてのフラッシュメモリの要部の構成を示すブロック図である。
【図３】図３はＥＴＯＸ型フラッシュメモリのメモリセルの模式的な断面図である。
【図４】図４は上記フラッシュメモリのメモリセルの等価回路図である。
【図５】図５は二値フラッシュメモリ内に設けられたメモリセルのしきい値電圧の分布を示すグラフである。
【図６】図６は上記フラッシュメモリのメモリセルアレイの１ブロック部の回路図である。
【図７】図７は消去時のゲート電圧およびソース電圧波形を示す図である。
【図８】図８は消去時のゲート電圧およびソース電圧を示す図である。
【図９】図９は消去前のメモリセルの電荷状態を示す図である。
【図１０】図１０は消去時のゲート電圧およびウェル電圧波形を示す図である。
【図１１】図１１は従来のフラッシュメモリの要部の構成を示すブロック図である。
【図１２】図１２はリングオシレータの一例を示す回路図である。
【図１３】図１３はリングオシレータの具体例を示す回路図である。
【図１４】図１４はＥＴＯＸ型フラッシュメモリのプログラム特性を示す図である。
【符号の説明】
１，１１…プログラム用オシレータ回路、
２，１２…イレース用オシレータ回路、
３，１３…ライトステートマシン回路、
４，１４…プログラム回路、
５，１５…イレース回路、
６，１６…メモリセルアレイ、
ＲＡ…抵抗。
【図１】
2004303327.tif 000027
【図２】
2004303327.tif 000028
【図３】
2004303327.tif 000029
【図４】
2004303327.tif 000030
【図５】
2004303327.tif 000031
【図６】
2004303327.tif 000032
【図７】
2004303327.tif 000033
【図８】
2004303327.tif 000034
【図９】
2004303327.tif 000035
【図１０】
2004303327.tif 000036
【図１１】
2004303327.tif 000037
【図１２】
2004303327.tif 000038
【図１３】
2004303327.tif 000039
【図１４】
2004303327.tif 000040