(57)【要約】【課題】均一で高密度なゲート絶縁膜を有するトランジスタを提供することを目的とする。【解決手段】セルトランジスタＴＣのｐ型半導体基板上に、凸部１３ａが設けられ、凸部１３ａは、対向する一対の側面１３ｂを有する。凸部１３ｂの頂面１３ｃ上にゲート絶縁膜１５ｃが形成されている。ｎ型の一対のソース・ドレイン領域ＢＬ１，　ＢＬ２が、凸部１３ｂを挟む半導体基板１２の表面に形成されている。凸部１３ａの側面１３ｂとソース・ドレイン領域ＢＬ１，　ＢＬ２とをトンネル絶縁膜１５ａが覆う。一対のフローティングゲートＦＧ１，　ＦＧ２が、凸部１３ａの各側面１３ｂ側に設けられ、トンネル絶縁膜１５ａを介して側面１３ｂとソース・ドレイン領域ＢＬ１，　ＢＬ２とに対向している。トンネル絶縁膜１５ａは、プラズマ酸化膜とプラズマ窒化膜とを積層した積層膜である。【選択図】　　　　図２
2004047614.tif 000002
【特許請求の範囲】
【請求項１】
対向する一対の側面を有する凸部が設けられた第１の導電型の半導体基板と、
前記凸部の頂面上に形成された第１の絶縁膜と、
前記凸部を挟む前記半導体基板の表面に形成された前記第１の導電型とは反対の第２の導電型を有する一対のソース・ドレイン領域と、
前記凸部の側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜と、
前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して前記側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、
前記各フローティングゲート上に形成された第３の絶縁膜と、
前記第３の絶縁膜を介して前記各フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとを含み、
前記第２の絶縁膜は、プラズマ酸化膜および／またはプラズマ窒化膜および／またはプラズマ窒化酸化膜であることを特徴とするトランジスタ。
【請求項２】
請求項１に記載のトランジスタにおいて、前記第２の絶縁膜は、プラズマ酸化膜とプラズマ窒化膜とを積層した積層膜であることを特徴とするトランジスタ。
【請求項３】
対向する一対の側面を有する凸部が設けられた第１の導電型の半導体基板と、
前記凸部の頂面上に形成された第１の絶縁膜と、
前記凸部を挟む前記半導体基板の表面に形成された前記第１の導電型とは反対の第２の導電型を有する一対のソース・ドレイン領域と、
前記凸部の側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜と、
前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して前記側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、
前記各フローティングゲート上に形成された第３の絶縁膜と、
前記第３の絶縁膜を介して前記各フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとを含み、
前記第２の絶縁膜は、酸化膜と窒化膜とを積層した積層膜、または窒化酸化膜であることを特徴とするトランジスタ。
【請求項４】
請求項１から３までのいずれかに記載のトランジスタにおいて、前記フローティングゲートの上端は、前記凸部の頂面より高い位置にあることを特徴とするトランジスタ。
【請求項５】
請求項１から４までのいずれかに記載のトランジスタをコラム方向およびロウ方向に複数配列してなる半導体メモリ。
【請求項６】
（ａ）第１の導電型の半導体基板上に複数の溝を形成するとともに、隣接する溝間の半導体基板表面に第１の絶縁膜を形成する工程と、
（ｂ）前記溝の底部に前記第１の導電型とは反対の第２の導電型の不純物を注入することにより、該底部にソース・ドレイン領域を形成する工程と、
（ｃ）前記ソース・ドレイン領域上と前記溝の側面上とに、プラズマ酸化膜および／またはプラズマ窒化膜および／またはプラズマ窒化酸化膜である第２の絶縁膜を形成する工程と、
（ｄ）前記第１の絶縁膜上と前記第２の絶縁膜上とに導電膜を形成する工程と、
（ｅ）前記導電膜を異方的にエッチングすることにより、前記第１の絶縁膜上の前記導電膜を除去しながら、前記溝の側面上の第２の絶縁膜上に前記導電膜を残存させてフローティングゲートにする工程と、
（ｆ）前記フローティングゲートの表面を酸化することにより、前記フローティングゲートの表面上に第３の絶縁膜を形成する工程と、
（ｇ）前記第１の絶縁膜上と前記第３の絶縁膜上とにコントロールゲートを形成する工程とを含むことを特徴とするトランジスタの製造方法。
【請求項７】
（ａ）第１の導電型の半導体基板上に複数の溝を形成するとともに、隣接する溝間の半導体基板表面に第１の絶縁膜を形成する工程と、
（ｂ）前記溝の底部に前記第１の導電型とは反対の第２の導電型の不純物を注入することにより、該底部にソース・ドレイン領域を形成する工程と、
（ｃ）前記ソース・ドレイン領域上と前記溝の側面上とに、酸化膜と窒化膜とを積層した積層膜、または窒化酸化膜である第２の絶縁膜を形成する工程と、
（ｄ）前記第１の絶縁膜上と前記第２の絶縁膜上とに導電膜を形成する工程と、
（ｅ）前記導電膜を異方的にエッチングすることにより、前記第１の絶縁膜上の前記導電膜を除去しながら、前記溝の側面上の第２の絶縁膜上に前記導電膜を残存させてフローティングゲートにする工程と、
（ｆ）前記フローティングゲートの表面を酸化することにより、前記フローティングゲートの表面上に第３の絶縁膜を形成する工程と、
（ｇ）前記第１の絶縁膜上と前記第３の絶縁膜上とにコントロールゲートを形成する工程とを含むことを特徴とするトランジスタの製造方法。
【請求項８】
請求項６または７記載の方法において、前記工程（ｅ）では、前記フローティングゲートの上端が前記凸部の頂面より高い位置にあるように、エッチングを行なうことを特徴とするトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トランジスタとそれを用いた半導体メモリ、およびトランジスタの製造方法に関する。より詳細には、本発明は、半導体メモリの多値化に有用な技術に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ　（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等の不揮発性メモリは、携帯電話機等に搭載されて、現在広く普及している。通常、ＥＥＰＲＯＭは、１つのセルトランジスタに１ビットの情報しか書き込めない。しかし、デバイスの小型化を図るためには、セルトランジスタの多値化を図り、１つのセルトランジスタトランジスタに２ビット以上書き込めることが好ましい。
【０００３】
従来技術に係わる多値化技術の一例として、米国特許第６，０１１，７２５号に開示された半導体メモリがある。この半導体メモリは、いわゆるＭＯＮＯＳ　（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有している。すなわち、シリコン基板の表面上に順にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜、コントロールゲートを積層している。積層部の左右のシリコン基板の表層にソース・ドレイン領域が形成されている。
【０００４】
ＭＯＮＯＳ構造では、シリコン窒化膜が、電荷を蓄積する浮遊ゲートであり、シリコン窒化膜内のソース側とドレイン側のそれぞれに独立して電荷を蓄積することが可能である。そして、ソース側とドレイン側のそれぞれに電荷が蓄積されているかどうかにより、２ビットのデータを蓄積する。
【０００５】
また、本願出願人は、１セル当たり２ビットのデータを蓄積する不揮発メモリとして、対向する一対の側面を有する凸部が設けられた第１の導電型の半導体基板と、凸部の頂面上に形成された第１の絶縁膜と、凸部を挟む半導体基板の表面に形成された第１の導電型とは反対の第２の導電型を有する一対のソース・ドレイン領域と、凸部の側面とソース・ドレイン領域とを覆う第２の絶縁膜と、凸部の各側面側に設けられ、第２の絶縁膜を介して側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、各フローティングゲート上に形成された第３の絶縁膜と、第３の絶縁膜を介して各フローティングゲートと対向し、かつ第１の絶縁膜を介して凸部の頂面と対向するコントロールゲートとを有する半導体記憶装置、その製造方法およびその駆動方法について提案し、特許第３２４９８１１号、同３２４９８１２号、同３２８３８７２号として特許を取得している。
【０００６】
【発明が解決しようとする課題】
上述した従来技術は、シリコン基板と浮遊ゲートとの間のゲート絶縁膜にシリコン酸化膜を用いている。酸化膜は通常、熱酸化法により形成される。ゲート絶縁膜は、できるだけ均一で高密度であることが望まれている。
【０００７】
また、ゲート絶縁膜に、誘電率が大きい材料を用いると、チャネル領域を流れる電流が大きくなるという利点がある。しかし、誘電率が高い材料は一般的にリーク電流が大きいという問題がある。
【０００８】
本発明はこのような従来技術の欠点を解消し、均一で高密度なゲート絶縁膜を有するトランジスタを提供することを目的とする。また、本発明は、チャネル領域を流れる電流が大きく、かつリーク電流が小さい絶縁膜を有するトランジスタを提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は上述の課題を解決するために、対向する一対の側面を有する凸部が設けられた第１の導電型の半導体基板と、凸部の頂面上に形成された第１の絶縁膜と、凸部を挟む半導体基板の表面に形成された第１の導電型とは反対の第２の導電型を有する一対のソース・ドレイン領域と、凸部の側面とソース・ドレイン領域とを覆う第２の絶縁膜と、凸部の各側面側に設けられ、第２の絶縁膜を介して側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、各フローティングゲート上に形成された第３の絶縁膜と、第３の絶縁膜を介して各フローティングゲートと対向し、かつ第１の絶縁膜を介して凸部の頂面と対向するコントロールゲートとを含むトランジスタにおいて、第２の絶縁膜は、プラズマ酸化膜および／またはプラズマ窒化膜および／またはプラズマ窒化酸化膜であることとしたものである。
【００１０】
本発明では、第２の絶縁膜を、プラズマ酸化膜および／またはプラズマ窒化膜および／またはプラズマ窒化酸化膜としたため、従来の熱酸化膜等に比べて、均一な膜厚で高密度なゲート絶縁膜を実現できる。
【００１１】
また本発明においては、第２の絶縁膜を、プラズマ酸化膜とプラズマ窒化膜とを積層した積層膜とすることにより、チャネル領域を流れる電流が大きく、かつリーク電流が小さい絶縁膜を有するトランジスタを実現できる。なお第２の絶縁膜を、酸化膜と窒化膜とを積層した積層膜、または酸化膜を窒化して得られる窒化酸化膜とすることによっても同様に目的を達成できる。
【００１２】
これは、誘電率が大きくリーク電流も大きい窒化膜と、誘電率が小さくリーク電流も小さい酸化膜とを積層すること等により、酸化膜のみからなる絶縁膜に比べてチャネル電流を大きくするとともに、窒化膜のみからなる絶縁膜に比べてリーク電流を少なくすることができるからである。
【００１３】
また、本発明のトランジスタにおいては、フローティングゲートの上端は、凸部の頂面より高い位置にあることが好ましい。このようにフローティングゲートの上端が、凸部の頂面より高いと、凸部の頂面にはチャネル領域が形成されているため、フローティングゲートの上端がチャネル領域より高くなり、チャネル領域と同じ高さにあるフローティングゲートの部分の厚さが十分に厚いことになる。本発明のトランジスタにデータを書き込む場合、チャネル電流が第２の絶縁膜を通過してフローティングゲートに注入されるが、チャネル電流がフローティングゲートに注入される地点におけるフローティングゲートの厚さが十分に厚いため、注入された電荷はフローティングゲートに確実に捕獲される。
【００１４】
ところで、本発明の半導体メモリは、上記トランジスタをコラム方向およびロウ方向に複数配列してなるものである。
【００１５】
また本発明のトランジスタの製造方法は、上述の課題を解決するために、（ａ）第１の導電型の半導体基板上に複数の溝を形成するとともに、隣接する溝間の半導体基板表面に第１の絶縁膜を形成する工程と、（ｂ）溝の底部に第１の導電型とは反対の第２の導電型の不純物を注入することにより、底部にソース・ドレイン領域を形成する工程と、（ｃ）ソース・ドレイン領域上と溝の側面上とに、プラズマ酸化膜および／またはプラズマ窒化膜および／またはプラズマ窒化酸化膜である第２の絶縁膜を形成する工程と、（ｄ）第１の絶縁膜上と第２の絶縁膜上とに導電膜を形成する工程と、（ｅ）導電膜を異方的にエッチングすることにより、第１の絶縁膜上の導電膜を除去しながら、溝の側面上の第２の絶縁膜上に導電膜を残存させてフローティングゲートにする工程と、（ｆ）フローティングゲートの表面を酸化することにより、フローティングゲートの表面上に第３の絶縁膜を形成する工程と、（ｇ）第１の絶縁膜上と第３の絶縁膜上とにコントロールゲートを形成する工程とを含むことを特徴とする。
【００１６】
また、本発明のトランジスタの製造方法は、（ａ）第１の導電型の半導体基板上に複数の溝を形成するとともに、隣接する溝間の半導体基板表面に第１の絶縁膜を形成する工程と、（ｂ）溝の底部に第１の導電型とは反対の第２の導電型の不純物を注入することにより、底部にソース・ドレイン領域を形成する工程と、（ｃ）ソース・ドレイン領域上と溝の側面上とに、酸化膜と窒化膜とを積層した積層膜、または窒化酸化膜である第２の絶縁膜を形成する工程と、（ｄ）第１の絶縁膜上と第２の絶縁膜上とに導電膜を形成する工程と、（ｅ）導電膜を異方的にエッチングすることにより、第１の絶縁膜上の導電膜を除去しながら、溝の側面上の第２の絶縁膜上に導電膜を残存させてフローティングゲートにする工程と、（ｆ）フローティングゲートの表面を酸化することにより、フローティングゲートの表面上に第３の絶縁膜を形成する工程と、（ｇ）第１の絶縁膜上と第３の絶縁膜上とにコントロールゲートを形成する工程とを含むこととしてもよい。
【００１７】
なお、本発明のトランジスタの製造方法においては、工程（ｆ）では、フローティングゲートの上端が凸部の頂面より高い位置にあるように、エッチングを行なうことが好ましい。
【００１８】
【発明の実施の形態】
次に添付図面を参照して本発明による半導体メモリの実施例を詳細に説明する。なお、本発明と直接関係のない部分については、図示および説明を省略する。ここで、信号の参照符号はその現れる接続線の参照符号で表す。
【００１９】
本実施例の半導体メモリに含まれるトランジスタは、対向する一対の側面を有する凸部が設けられたｐ型の半導体基板と、凸部の頂面上に形成されたゲート絶縁膜と、凸部を挟む半導体基板の表面に形成されたｎ型の一対のソース・ドレイン領域と、凸部の側面とソース・ドレイン領域とを覆うトンネル絶縁膜と、凸部の各側面側に設けられ、トンネル絶縁膜を介して側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、各フローティングゲート上に形成されたインターポリ絶縁膜と、インターポリ絶縁膜を介して各フローティングゲートと対向し、かつゲート絶縁膜を介して凸部の頂面と対向するコントロールゲートとを含む。
【００２０】
トンネル絶縁膜は、プラズマ酸化膜とプラズマ窒化膜とを積層した積層膜である。また、フローティングゲートの上端は、凸部の頂面より高い位置にある。本実施例の半導体メモリは、このトランジスタをコラム方向およびロウ方向に複数配列してなるものである。
【００２１】
（１）デバイス構造
図１は、本実施例の半導体メモリの切り欠き斜視図である。半導体メモリ１０は、一方の導電型の半導体基板、この例ではｐ型シリコン基板１２上に形成されている。ｐ型シリコン基板１２はｐ＋基板１２ｂと、その上のｐ型エピタキシャル層１２ａとからなる。ｐ型エピタキシャル層１２ａには、ｐウエル１３が形成されている。また、凸部１３ａが、ｐ型シリコン基板１２に複数設けられている。
【００２２】
ビット線ＢＬ１〜ＢＬ４が、凸部１３ａ，　１３ａ，　・・・を挟むｐウエル１３の表面に形成されている。ビット線ＢＬ１〜ＢＬ４は、ｐウエル１３の表面の所定位置にｎ型不純物をイオン注入して形成されるものである。同図では他の構成部材に隠れているが、各ビット線ＢＬ１〜ＢＬ４は、コラム方向に一体化しておりロウ方向に複数形成されている。
【００２３】
また、フローティングゲートＦＧ１，　ＦＧ２およびコントロールゲートＣＧが形成されている。これらはいずれもポリシリコンからなる。このうち、コントロールゲートＣＧは、ロウ方向に一体化しており、コラム方向に複数形成されており、その各々はワード線ＷＬ１，　ＷＬ２，　…として機能する。
【００２４】
タングステンシリサイド（ＷＳｉ）膜３６が、コントロールゲートＣＧ，　ＣＧ，　・・・の抵抗を下げるべく設けられている。そして、キャップ膜３８が、コントロールゲートＣＧ，　ＣＧ，　・・・を保護すべく設けられており、キャップ膜３８はシリコン酸化膜からなる。上記抵抗を下げるための膜はＷＳｉに限られるものではなく、バリアメタルとしてタングステンナイトライドを介してタングステン膜を形成してもよい。
【００２５】
図１に示すセルトランジスタＴＣの拡大断面図を図２に示す。図に示す如く、凸部１３ａの頂面１３ｃにはゲート絶縁膜１５ｃが形成されている。また、凸部１３ａは対向する一対の側面１３ｂ，　１３ｂを有し、各側面１３ｂ，　１３ｂの表層には、ｎ型領域１７，　１７が形成されている。
【００２６】
本発明の特徴の１つであるトンネル絶縁膜１５ａは、各側面１３ｂ，　１３ｂとビット線ＢＬ１，　ＢＬ２とを覆っている。トンネル絶縁膜１５ａは、プラズマ酸化膜の上にプラズマ窒化膜を積層した積層膜である。なお、トンネル絶縁膜１５ａは、プラズマ酸化膜のみからなるもの、またはプラズマ窒化膜のみからなるもの、またはプラズマ窒化酸化膜でもよい。さらに、プラズマ窒化膜の上にプラズマ酸化膜を積層したものでもよい。
【００２７】
プラズマ酸化膜はシリコン膜をプラズマ酸化することにより、プラズマ窒化膜はシリコン膜をプラズマ窒化することにより得られる膜であるが、これらを積層した膜とはたとえば、プラズマ酸化膜を形成した後に、この上にプラズマ窒化処理を行なって酸化膜部分と窒化膜部分が形成された膜をいう。従って、この積層膜は明確に積層されているものではなく、積層膜あるいはプラズマ窒化酸化膜とも称されるものである。
【００２８】
プラズマを利用して形成されたこれらの膜は、従来の製法、たとえば熱酸化法あるいはＣＶＤ法単体で形成した酸化膜に比べて均一な膜厚を有するとともにリーク電流が少ない良好な膜である。均一な膜厚である結果、たとえば絶縁耐圧が向上する。絶縁耐圧が向上し、またリーク電流が少ない結果、膜厚を薄くすることがきる。
【００２９】
本発明に用いられるプラズマ酸化膜としては、上記した従来の製法、たとえば熱酸化法あるいはＣＶＤ法により形成した酸化膜にプラズマ酸化処理を行なって、従来技術により形成された酸化膜の格子欠陥を酸素ラジカルで補償した膜を用いることもできる。
【００３０】
また、本実施例では、酸化膜を形成した上に窒化膜を積層している。この場合次のような効果がある。すなわち誘電率が大きいがリーク電流も大きい窒化膜と、窒化膜に比して誘電率が小さいがリーク電流も小さい酸化膜とを積層することにより、酸化膜のみからなる絶縁膜と比べてチャネル電流を大きくしながら、かつ窒化膜のみからなる絶縁膜と比べてリーク電流を少なくすることができる。
【００３１】
誘電率が大きい材料をゲート絶縁膜に用いると、フローティングゲートＦＧと凸部１３ａの側面１３ｂとの間の対向容量、およびフローティングゲートＦＧとソース・ドレイン領域との間の対向容量が大きくなり、その結果、チャネル電流が大きくなる。チャネル電流が大きくなると、後述する書込み時の書込効率を高めることができ、読出し時の読出電流ウィンドウが大きくなるという利点を生じる。
【００３２】
誘電率が大きい窒化膜は、誘電率が相対的に小さい酸化膜に比べて、絶縁膜を通過するリーク電流が大きくなるという欠点がある。この欠点のために、窒化膜のみからなる絶縁膜の場合、半導体メモリに記録されたデータを読み出す際に、リーク電流により、フローティングゲートＦＧに電子が注入されてしまう、すなわち読出し中に書込みが行なわれてしまう可能性が、酸化膜のみからなる絶縁膜より大きいという問題がある。
【００３３】
そこで、本実施例では、酸化膜と窒化膜を積層することにより、チャネル電流を大きくしながら、かつリーク電流を少なくすることとしたものである。この効果は、窒化膜と酸化膜の積層膜ではない、シリコン中に窒素と酸素が混在している窒化酸化膜によっても達成できる。また、この効果は、酸化膜や窒化膜等が、プラズマを用いて形成されたものであるかどうかには依存しない。
【００３４】
図２のビット線ＢＬ１，　ＢＬ２に戻ると、後述するが、ビット線ＢＬ１，　ＢＬ２はソース・ドレイン領域としても機能する。したがって、以下ではビット線ＢＬ１，　ＢＬ２のことをソース・ドレイン領域とも称す。
【００３５】
フローティングゲートＦＧ１，　ＦＧ２は、凸部１３ａの各側面側に設けられており、各々トンネル絶縁膜１５ａを介して、ソース・ドレイン領域ＢＬ１，　ＢＬ２および側面１３ｂ，　１３ｂと対向している。フローティングゲートＦＧ１，　ＦＧ２の上端は、凸部１３ａの頂面より高い位置にある。フローティングゲートＦＧ，　ＦＧの各表面には、インターポリ絶縁膜１５ｂが形成されている。インターポリ絶縁膜１５ｂおよびゲート絶縁膜１５ｃは、いずれもシリコン酸化膜からなる。
【００３６】
ただし、インターポリ絶縁膜１５ｂおよびゲート絶縁膜１５ｃ、特にインターポリ絶縁膜１５ｂをトンネル絶縁膜１５ａと同様の構成としてもよい。すなわち、プラズマ酸化膜の上にプラズマ窒化膜を積層したもの、プラズマ酸化膜のみからなるもの、またはプラズマ窒化膜のみからなるもの、またはプラズマ窒化酸化膜でもよい。さらに、プラズマ窒化膜の上にプラズマ酸化膜を積層したものでもよい。プラズマを用いることにより、ポリシリコンからなるフローティングゲートＦＧ１，　ＦＧ２上に良質な膜を形成できるからである。
【００３７】
コントロールゲートＣＧは、インターポリ絶縁膜１５ｂを介してフローティングゲートＦＧ１，　ＦＧ２と対向し、またゲート絶縁膜１５ｃを介して頂面１３ｃと対向している。
【００３８】
本構造では、チャネルは、凸部１３ａの両側面１３ｂ、１３ｂと頂面１３ｃの各表層に三次元的に形成されており、従来のように一平面内に形成されていないので、少ない専有面積でチャネル長を稼ぐことができ、デバイスの小型化を図ることができる。
【００３９】
凸部１３ａのｐ型不純物濃度は、セルトランジスタＴＣがノーマリーオフとなるように調整される。すなわち、一方のソース・ドレイン領域ＢＬ１（ＢＬ２）に所定電圧がバイアスされた状態で、このバイアスされたソース・ドレイン領域ＢＬ１（ＢＬ２）とコントロールゲートＣＧとの電位差が閾値電圧以下のとき、セルトランジスタＴＣがオフ状態となり、上記電位差が閾値電圧以上のとき、トランジスタＴＣがオン状態となるように、上記ｐ型不純物濃度は調整される。なお、ソース・ドレイン領域ＢＬ１（ＢＬ２）にバイアスされる所定電圧とは、書込動作／読出動作等の各種の動作用の電圧ＶＤＤを言い、詳細は後述する。
【００４０】
図３は、セルトランジスタＴＣの等価回路を模式的に表した図であり、さまざまな容量を示している。各容量の意味は次の通りである。
・ＣＣＧ　・・・コントロールゲートＣＧと凸部１３ａの頂面１３ｃとの対向容量である。
・ＣＣＦ１（ＣＣＦ２）・・・コントロールゲートＣＧとフローティングゲートＦＧ１（ＦＧ２）との対向容量である。
・ＣＦＧ１（ＣＦＧ２）・・・フローティングゲートＦＧ１（ＦＧ２）と、凸部１３ａの側面１３ｂとの対向容量である。
・ＣＦＳ（ＣＦＤ）・・・フローティングゲートＦＧ１（ＦＧ２）と、ソース・ドレイン領域ＢＬ１（ＢＬ２）との対向容量である。
【００４１】
再び図１を参照すると、上述のセルトランジスタＴＣ，　ＴＣ，　・・・は、コラム方向およびロウ方向に複数配列されている。コラム方向に隣接するセルトランジスタ（たとえばＴＣａとＴＣｂ）同士は、ソース・ドレイン領域ＢＬ３、ＢＬ４が共通であり、素子分離領域４０により電気的に分離されている。
【００４２】
また、ロウ方向に隣接するセルトランジスタ（例えばＴＣｃとＴＣａ）は、コントロールゲートＣＧを共有し、かつ、それらの間のソース・ドレイン領域ＢＬ３を共有する。
【００４３】
（２）駆動方法
次に、上述のセルトランジスタＴＣの駆動方法について説明する。
【００４４】
▲１▼書込動作
まず、書込動作について、図４を参照して説明する。図４は、セルトランジスタＴＣへの書込動作について示す断面図である。上述の如く、凸部１３ａの両側方には一対のフローティングゲートＦＧ１，　ＦＧ２が設けられており、本構造によれば、各フローティングゲートＦＧ１，　ＦＧ２に独立に電子を注入することができる。
【００４５】
例えば、右側のフローティングゲートＦＧ２に電子を注入するには、図４に示すように、コントロールゲートＣＧにゲート電圧ＶＧ（この実施例では２．２Ｖ）を印加する。そして、電子が注入される側のソース・ドレイン領域ＢＬ２に電圧ＶＤＤ（この実施例では６Ｖ）を印加する。基板１２と、電子が注入されない側のソース・ドレイン領域ＢＬ１とは接地する。
【００４６】
これにより、コントロールゲートＣＧに正電位が印加されるから、頂面１３ｃの表層に反転層１３ｄが形成され、ｎ型領域１７，　１７同士がこの反転層１３ｄにより電気的に接続される。またｎ型領域１７，　１７は、それと同じ導電型すなわちｎ型のソース・ドレイン領域ＢＬ１，　ＢＬ２に接しているから、結局、ソース・ドレイン領域ＢＬ１，　ＢＬ２が電気的に接続される。
【００４７】
したがってキャリア（この実施例では電子）は、同図の矢印５０の経路を流れることになる。特に、頂面１３ｃを流れる電子に注目されたい。この電子から見れば、その運動方向に右側のフローティングゲートＦＧ２が位置する。そのため、電子がフローティングゲートＦＧ２に注入される際、従来の構造におけるように電子の運動方向を変える必要が本構造では無いから、電子をフローティングゲートＦＧ２に引き付けるための書込電圧であるゲート電圧ＶＧを、従来よりも下げることができる。
【００４８】
しかも、側面１３ｂにｎ型領域１７，　１７を設けたことで、側面１３ｂが低抵抗となり、そこでの電圧降下が抑えられる。よって、頂面１３ｃの両端に、ソース・ドレイン領域ＢＬ１〜ＢＬ２間電圧（すなわち６Ｖ）にほぼ等しい電圧が印加されるから、この電圧により電子が頂面１３ｃで勢いよく加速され矢印５２のように、フローティングゲートＦＧ２に電子が効率良く注入される。このように、ｎ型領域１７，　１７も、書込電圧ＶＧを低減するのに寄与する。
【００４９】
書込電圧ＶＧを低減するためには、頂面１３ｃでのチャネル抵抗を大きくしてもよい。チャネル抵抗を大きくするには、ゲート絶縁膜１５ｃを厚膜に形成して、トランジスタのチャネルコンダクタンスを小さくすればよい。本実施例では、図４に示すように、ゲート絶縁膜１５ｃをトンネル絶縁膜１５ａよりも厚くすることでチャネルコンダクタンスを小さくして、チャネル抵抗を大きくしている。
【００５０】
頂面１３ｃでのチャネル抵抗を大きくすると、頂面１３ｃでの電圧降下が大きくなるから、頂面１３ｃの両端にソース・ドレイン領域ＢＬ１〜ＢＬ２間電圧とほぼ等しい電圧が印加される。よって、上述したのと同じ理由により、書込電圧を低減することができる。書込電圧は約６Ｖ程度で良く、従来例（約１２〜１３Ｖ）よりも格段に低くすることができる。
【００５１】
フローティングゲートＦＧ１，　ＦＧ２に電子を効率良く注入できる理由として、さらに、本実施例では、フローティングゲートＦＧ１，　ＦＧ２の上端が、凸部の頂面１３ｃより高い位置にあることも挙げられる。このように、フローティングゲートＦＧ１，　ＦＧ２の上端が、チャネル領域の上端よりも突出して形成されていると、チャネル電流が弾丸のようにゲート絶縁膜１５ａを突き抜けて、フローティングゲートＦＧ１，　ＦＧ２に注入される際に、フローティングゲートＦＧ１，　ＦＧ２が十分に厚い領域において注入が行われる。その結果、注入電荷は、フローティングゲートＦＧ１，　ＦＧ２に確実に捕獲される。
【００５２】
図４では、右側のフローティングゲートＦＧ２にのみ電子が注入されたが、左側のフローティングゲートＦＧ１に電子を注入するには、ソース・ドレイン領域ＢＬ１，　ＢＬ２の電圧を入れ替えればよい。したがって、本構造では、図５（ａ）〜（ｄ）に示す４つの電荷蓄積すなわち論理状態が得られる。
【００５３】
図５（ａ）は、両フローティングゲートＦＧ１，　ＦＧ２に電子が注入されていない”（１、１）”論理状態を示す。図５（ｂ），　（ｃ）は、フローティングゲートＦＧ１，　ＦＧ２の一方にのみ電子が注入された”（１、０）”、”（０、１）”論理状態を示す。
【００５４】
図５（ｄ）は、両フローティングゲートＦＧ１，　ＦＧ２に電子が注入された”（０、０）”論理状態を示す。この状態を得るには、例えば、右側のフローティングゲートＦＧ２に電子を注入した後、左側のフローティングゲートＦＧ１に電子を注入すればよい。このように、本実施例では、１つのセルトランジスタＴＣに２ビットのデータ”（０、０）”〜”（１、１）”を書き込むことができる。
【００５５】
本構造ではフローティングゲートＦＧ１，　ＦＧ２が２つ設けられ、各フローティングゲートＦＧ１，　ＦＧ２に電子が独立に存在するから、セルのサイズをより縮小したメモリの場合でも、どちらのフローティングゲートＦＧ１，　ＦＧ２に電子が存在するのかが明確である。
【００５６】
▲２▼読出動作
次に、読出動作について、図６（ａ）〜（ｂ）を参照して説明する。データを読み出すときは、まず、図６（ａ）に示すように、コントロールゲートＣＧに、読出し用のゲート電圧ＶＧ（この例では２．２Ｖ）を印加する。一方のソース・ドレイン領域ＢＬ２に低い電圧ＶＤＤ（この例では１．６Ｖ）を印加し、他方のソース・ドレイン領域ＢＬ１と基板１２とを基準電位に接続、すなわち本例では接地する。
【００５７】
この電位配分の場合、コントロールゲートＣＧが正電位となるから、凸部１３ａの頂面に反転層１３ｄが形成される。よって、同図の矢印の向きにドレイン電流Ｉｄ１が流れる。
【００５８】
次いで、図６（ｂ）に示すように、ゲート電圧ＶＧ（＝２．２Ｖ）はそのままで、ソース・ドレイン領域ＢＬ１，　ＢＬ２の電圧を入れ替える。このようにすると、ソース・ドレイン領域ＢＬ１〜ＢＬ２間の電位差が反転するから、同図の矢印の向きにドレイン電流Ｉｄ２が流れる。
【００５９】
本構造では、上述のようにソース・ドレイン領域ＢＬ１，　ＢＬ２の電圧を入れ替え、各回のドレイン電流Ｉｄ１、Ｉｄ２を計測する。ドレイン電流Ｉｄ１、Ｉｄ２の大きさは、４値状態のいずれかをとり、これらは各状態によって後述の如く異なる。よって、各回のドレイン電流値のセット（Ｉｄ１、Ｉｄ２）と、各論理状態とを一対一に対応させることにより、どの論理状態がセルに記憶されているかを読み出すことができる。次に、各論理状態”（０、０）”〜”（１、１）”におけるドレイン電流値について説明する。
【００６０】
（ｉ）”（１、０）”論理状態
図７（ａ）〜（ｂ）は、”（１、０）”論理状態を読み出す場合の断面図である。図７において、それぞれの部材に印加する電圧は上述（図６（ａ））の通りであって、この電圧によりドレイン電流Ｉｄ１が流れる。
【００６１】
図７（ａ）の状態では、右側のフローティングゲートＦＧ２は、電子が注入されたことにより電位が下がる。しかし、フローティングゲートＦＧ２の電位は、対向容量ＣＣＦ２、ＣＦＤによって、コントロールゲートＣＧ（その電位は２．２Ｖ）やソース・ドレインＢＬ２（同１．６Ｖ）の正電位側に引き上げられる。
【００６２】
よって、結局、フローティングゲートＦＧ２の電位下降が抑えられるから、フローティングゲートＦＧ２の近傍でのチャネル抵抗はそれ程大きくない。したがって、ドレイン電流Ｉｄ１の電流値は比較的大きくなる。
【００６３】
特に、図示のようにｎ型領域１７を設けた場合は、ｎ型領域１７はソース・ドレイン領域ＢＬ２に接するから、ｎ型領域１７の電位がソース・ドレイン領域ＢＬ２のそれとほぼ同じとなる。したがって、フローティングゲートＦＧ２の電位は、対向容量ＣＦＧ２によってもソース・ドレインＢＬ側に引き上げられる。よって、右側のフローティングゲートＦＧ２の近傍のチャネル抵抗が更に小さくなるから、ドレイン電流Ｉｄ１の電流値はより一層大きくなる。
【００６４】
一方、図７（ｂ）は、ソース・ドレインＢＬ１，　ＢＬ２の電圧を入れ替えて、ドレイン電流Ｉｄ２を流した場合である。この場合は、注入電子によって、右側のフローティングゲートＦＧ２の電位が下がる。しかも、右側のソース・ドレイン領域ＢＬ２が接地されるから、フローティングゲートＦＧ２の電位は、ソース・ドレイン領域ＢＬ２との対向容量ＣＦＤにより接地側に引き下げられる。よって、フローティングゲートＦＧ２の電位が図７（ａ）の場合よりも低くなるから、フローティングゲートＦＧ２の近傍のチャネル抵抗が大きくなり、ドレイン電流Ｉｄ２が先のＩｄ１よりも小さくなる。
【００６５】
特に、ｎ型領域１７を設けると、右側のフローティングゲートＦＧ２の電位は対向容量ＣＦＧ２によっても接地側に引き下げられ、ドレイン電流Ｉｄ２がより一層小さくなる。
【００６６】
このように、”（１、０）”論理状態は、電流セット（Ｉｄ１、Ｉｄ２）の（大、小）の組合せで識別することができる。ドレイン電流Ｉｄ１，　Ｉｄ２の大小の判定は、不図示のセンスアンプが基準電流と比較して行う。
【００６７】
本構造では、各ドレイン電流Ｉｄ１，　Ｉｄ２の電流量は、対向容量ＣＣＦ２，　ＣＦＤ，　ＣＦＧ２によって、すなわち絶縁膜の誘電率によって大にしたり小にしたりすることができる。よって、その差（Ｉ　ｄ１−Ｉｄ２）を所望のように大きくすることができる。差（Ｉ　ｄ１−Ｉｄ２）を電流ウィンドウと呼ぶ。したがって、電流ウィンドウを所望のように広げることができる。電流ウィンドウが広いと、ドレイン電流Ｉｄ１，　Ｉｄ２と基準電流とのマージンが広くなり、書込データを誤認する危険性が低減できる。
【００６８】
一方、電流ウィンドウを広げすぎると、既述のようにリーク電流が大きくなり、読出し中にフローティングゲートに電子を書き込む危険性が増える。本実施例では、プラズマ酸化膜とプラズマ窒化膜を積層することにより、電流ウィンドウを広げつつリーク電流の低減を図ることができる。
【００６９】
（ｉｉ）”（０、１）”論理状態
”（０、１）”論理状態は、上述したものとは反対に左側のフローティングゲートＦＧ１に電子が注入されている。よって、各ドレイン電流Ｉｄ１、Ｉｄ２の電流値は、上記の議論と同様にして評価され、
・（Ｉｄ１、Ｉｄ２）＝（小、大）
となる。
【００７０】
（ｉｉｉ）”（１、１）”論理状態
”（１、１）”論理状態は、いずれのフローティングゲートＦＧ１，　ＦＧ２にも電子が注入されていない。したがって、各フローティングゲートＦＧ１，　ＦＧ２の電位は電子によって引き下げられないから、Ｉｄ１、Ｉｄ２の双方とも大となる。また、この状態は、凸部１３ａを中心として左右対称であるから、Ｉｄ１とＩｄ２とに差は生じず、
・（Ｉｄ１、Ｉｄ２）＝（大、大）
となる。
【００７１】
（ｉＶ）　”（０、０）”論理状態
”（０、０）”論理状態は、両方のフローティングゲートＦＧ１，　ＦＧ２に電子が注入されているから、左右対称となる。したがって、Ｉｄ１とＩｄ２とに差は生じず、
・（Ｉｄ１、Ｉｄ２）＝（小、小）
となる。
【００７２】
▲３▼消去動作
次に、フローティングゲートＦＧ１，　ＦＧ２に注入された電子の消去方法について説明する。本実施例の方法では、図８に示すように、コントロールゲートＣＧに高電位ＶＧ（この例では１２Ｖ）を印加し、基板１２とソース・ドレイン領域ＢＬ１，　ＢＬ２とを、本実施例では接地する。上記のコントロールゲートＣＧの電位ＶＧはこれに限られず、電位ＶＧとして、たとえば６Ｖ、基板とソース・ドレイン領域ＢＬ１，　ＢＬ２に−６Ｖを印加するようにしてもよい。このようにすることにより高電圧回路を省略することができる。この電位配分によれば、フローティングゲートＦＧ１（またはＦＧ２）から見ると、コントロールゲートＣＧ側の電位が高いので、蓄積電子はコントロールゲートＣＧに引き抜かれる。
【００７３】
このとき、フローティングゲートＦＧ１（またはＦＧ２）のコントロールゲートＣＧとの対向面ａは、その面積が十分に大きいから、電子は迅速に引き抜かれ、短時間で消去することが可能になる。
【００７４】
フローティングゲートＦＧ１，　ＦＧ２に注入された電子の消去方法は、上記のようにインターポリ絶縁膜を介してコントロールゲートＣＧに引き抜く方法のほか、トンネル絶縁膜を介して半導体基板に引き抜く方法がある。すなわち、コントロールゲートＣＧの電位に対して相対的に半導体基板１２に１２Ｖの電位差が生じるように半導体基板１２に電位を印加する。たとえば、コントロールゲートＣＧに−６Ｖを、半導体基板１２に＋６Ｖを印加する。このようにすることにより、蓄積電子は半導体基板１２に引き抜かれる。この場合インターポリ絶縁層は、フローティングゲートＦＧ１，　ＦＧ２に注入された電子をコントロールゲートＣＧにトンネル転送させる必要がなくなるので、比較的厚い絶縁膜を用いることができる。たとえば、フローティングゲートＦＧ１，　ＦＧ２側から順にシリコン酸化膜：５０ｎｍ、シリコン窒化膜：７０ｎｍおよびシリコン酸化膜：５０ｎｍをこの順に積層すればよい。この場合のインターポリ絶縁膜は、熱酸化法、熱窒化法あるいはＣＶＤ法によっても形成可能で、上記したプラズマ酸化法およびプラズマ窒化法を用いなくてもよい。
【００７５】
ここで、上記駆動時（▲１▼〜▲３▼）の各利点を得るために、フローティングゲートＦＧ１（ＦＧ２）とソース・ドレイン領域ＢＬ１（ＢＬ２）との対向容量ＣＦＳ（ＣＦＤ）が重要な役割を果たしていることに注意されたい。本実施例では、フローティングゲートＦＧ１（ＦＧ２）をソース・ドレイン領域ＢＬ１（ＢＬ２）上に覆設することにより、フローティングゲートＦＧ１とフローティングゲートＦＧ２との間の間隔を狭めてデバイスを小型化するとともに、上記対向容量ＣＦＳ，　ＣＦＤを大きく稼いで上述の利点を得やすくしている。
【００７６】
再び、図１を参照されたい。同図では、セルトランジスタＴＣ，　ＴＣ，　・・・は数個しか記載されていないが、実際のデバイスでは多数形成されている。セルトランジスタＴＣ，　ＴＣ，　・・・が多数あると、それに伴いビット線ＢＬ１〜ＢＬ４もコラム方向に長く延びている。よって、ビット線ＢＬ１〜ＢＬ４の抵抗が無視できなくなるから、ビット線ＢＬ１〜ＢＬ４は、できるだけ低抵抗であることが好ましい。
【００７７】
本実施例では、ビット線ＢＬ１〜ＢＬ４にｎ＋領域３３を設けて、ビット線ＢＬ１〜ＢＬ４の抵抗を下げている。図１では、ｎ＋領域３３は、その断面しか見えないが、実際には、ビット線ＢＬ１〜ＢＬ４に平行して延在している。これにより、ビット線ＢＬ１〜ＢＬ４の抵抗が下がるから、デバイスの動作速度の低下を抑えることができる。
【００７８】
（３）全体の回路構成
図９に本実施例の半導体メモリ全体の回路構成を示す。図９に示す如く、メモリセルアレイ４４は、上述のセルトランジスタＴＣ，　ＴＣ，　・・・をコラム方向およびロウ方向に複数配列したものである。各セルトランジスタＴＣ，　ＴＣ，　・・・のコントロールゲート（すなわちワード線）ＷＬ１〜ＷＬ４は、ロウデコーダ４３の出力と接続されている。ロウデコーダ４３は、所定ビットのロウデコード信号ＲＤＣをデコードして、ロウデコード信号ＲＤＣに対応するワード線ＷＬ１〜ＷＬ４を選択する。
【００７９】
選択されたワード線ＷＬ１〜ＷＬ４には、ゲート電圧ＶＧが供給される。ゲート電圧ＶＧは、書込み／読出し／消去の各動作時に所望に切り替えられ、各々の動作用の電圧が印加される。上述したように、ゲート電圧ＶＧ　は、書込み時、２．２Ｖ、読出し時、２．２Ｖ、消去時、１２Ｖである。
【００８０】
一方、各セルトランジスタＴＣ，　ＴＣ，　・・・のビット線ＢＬ１〜ＢＬ３は、コラムデコーダ４２の出力に接続されている。コラムデコーダ４２は、所定ビットのコラムデコード信号ＣＤＣをデコードして、コラムデコード信号ＣＤＣに対応するビット線ＢＬ１〜ＢＬ３を選択する。
【００８１】
選択されたビット線ＢＬ１〜ＢＬ３には電圧ＶＤＤが供給される。電圧ＶＤＤは、書込み／読出し／消去の各動作時に所望に切り替えられ、各々の動作用の電圧が印加される。上述したように電圧ＶＤＤは、書込み時、接地又は６Ｖ、読出し時、接地又は１．８Ｖ、消去時、接地である。
【００８２】
このように、任意のセルトランジスタＴＣは、ビット線ＢＬｉとワード線ＷＬｊとによって選択されて、書込み／読出し／消去の各動作が行われる。
【００８３】
（４）製造プロセス
次に、本実施例に係る半導体メモリの製造方法について、図１０〜図２１を参照して説明する。最初に、図１０（ａ）に示すように、一方の導電型の半導体基板であるｐ型シリコン基板１２を準備する。このｐ型シリコン基板１２は、ｐ＋基板（本実施例ではボロン濃度４．０×１０１８ｃｍ−２）１２ｂ上にｐ型のエピタキシャル層（本実施例ではボロン濃度１．０×１０１５ｃｍ−２）１２ａが形成されているものである。そして、その表面に、シリコン熱酸化膜１８を予め形成しておく。
【００８４】
次いで、図１０（ｂ）に示すように、シリコン窒化膜１９をシリコン熱酸化膜１８上に形成する。その後、このシリコン窒化膜１９をパターニングして、開口部１９ａを形成する。
【００８５】
本実施例では、セルトランジスタの製造工程を、ＣＭＯＳトランジスタの製造工程と両立して行うことができる。よって、以下では、セルトランジスタだけでなく、ＣＭＯＳトランジスタの製造工程も併記する。図中、ＣＭＯＳトランジスタ部とは、ＣＭＯＳトランジスタが形成される部位を指す。そして、セルトランジスタ部は、セルトランジスタが形成される部位を指す。上述の開口１９ａは、ＣＭＯＳトランジスタ部の所定の部位に形成される。
【００８６】
続いて、図１１（ａ）に示すように、フィールド酸化膜１８ａを成長させる。フィールド酸化膜１８ａは、シリコン窒化膜１９（図１０（ｂ）を参照）を酸化時のマスクとして用いて成長させる。フィールド酸化膜１８ａを成長後、シリコン窒化膜１９をエッチングにより除去する。
【００８７】
次いで、図１１（ｂ）に示すように、全体にフォトレジスト２０を塗布する。このフォトレジスト２０を露光・現像することにより、開口２０ａを形成する。その後、フォトレジスト２０をマスクとして用いて、ヒ素をイオン注入して、開口２０ａの下にｎウエル２１を形成する。ｎウエル２１を形成後、フォトレジスト２０は除去される。
【００８８】
次に、図１２（ａ）に示すように、新たなフォトレジスト２２を全体に塗布する。このフォトレジスト２２を露光・現像して、開口２２ａを形成する。その後、フォトレジスト２２をマスクとして用いて、ボロンをイオン注入して、開口２２ａの下にｐウエル２３を形成する。ｐウエル２３を形成後、フォトレジスト２２は除去される。
【００８９】
次いで、図１２（ｂ）に示すように、全体にフォトレジスト２４を塗布する。フォトレジスト２４には、露光・現像により、開口２４ａが形成される。開口２４ａは、セルトランジスタ部の上方に形成される。このフォトレジスト２４をマスクとして用いてイオン注入を行いｐウエル１３を形成する。イオン注入は４回行われ、各回の条件は、たとえば次の通りである。
【００９０】
2004047614.tif 000003
次に、図１３（ａ）に示すように、フィールド酸化膜１８ａは残しつつ、シリコン熱酸化膜１８（図１２（ｂ）を参照）をエッチングして除去する。その後、基板１２の表面を再び熱酸化し、ゲート絶縁膜１５ｃを形成する。ゲート絶縁膜１５ｃの膜厚は、約１０ｎｍ程度である。
【００９１】
ゲート絶縁膜１５ｃ上に、順に、膜厚が約１０ｎｍであるシリコン窒化膜２５、膜厚が約４ｎｍであるシリコン酸化膜２６、および膜厚が約５０ｎｍであるシリコン窒化膜２７を形成する。各膜の機能は、後の工程で明らかになる。これらの膜は、いずれも公知のＣＶＤ法、すなわち化学的気相成長法により形成される。
【００９２】
次いで、図１３（ｂ）に示すように、最上層のシリコン窒化膜２７上にフォトレジスト４５を塗布する。塗布後、フォトレジスト４５を露光・現像することにより、帯状の開口４５ａ，　４５ａ，　・・・を形成する。
【００９３】
フォトレジスト４５をエッチングマスクとして用い、エッチングを行う。エッチングにより、シリコン窒化膜２５，　２７、シリコン酸化膜２６、およびゲート絶縁膜１５ｃが開口される。そして、フォトレジスト４５を除去した後、これらの膜の開口を通じてｐ型シリコン基板１２がエッチングされ、トレンチ２８，　２８，　・・・が形成される。トレンチ２８，　２８，　・・・のサイズは限定されないが、本実施例ではその深さは約３８０ｎｍ程度である。また、隣接するトレンチ２８，　２８，　・・・の間隔（すなわち凸部１３ａの幅）は、約１６０ｎｍ程度である。
【００９４】
続いて、図１４（ａ）に示すように、露出面全体に、膜厚が約２０ｎｍであるシリコン酸化膜２９を形成する。シリコン酸化膜２９は、ＣＶＤ法により成膜される。次に、図１４（ｂ）に示すように、シリコン酸化膜２９を厚み方向に異方的にエッチングする。このエッチングは、スパッタエッチングの一種であるＲＩＥ　（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ：反応性イオンエッチング）により行われる。これにより、シリコン酸化膜２９は、凸部１３ａの側面１３ｂに形成されたものを残して、除去される。
【００９５】
その後、ヒ素をイオン注入することにより、トレンチ２８，　２８，　・・・の底部にビット線ＢＬ１，　ＢＬ２，　・・・を形成する。イオン注入の際、側面１３ｂにはシリコン酸化膜２９が形成されているから、側面１３ｂにはヒ素が注入されない。また、凸部１３ａがマスクとして機能するので、各ビット線ＢＬ１，　ＢＬ２，　・・・をトレンチ２８の底にセルフアライン的に形成することができる。このイオン注入の条件は次の通りである。
【００９６】
イオン種：Ａｓ（ヒ素）
加速エネルギ：１５（ＫｅＶ）
ドーズ量：２．０×１０１４（ｃｍ−２）
イオン注入を終了後、側面１３ｂに残存するシリコン酸化膜２９を約１０ｎｍ程度エッチングして薄くする。シリコン酸化膜２９は薄膜であるため、以下では、残存するシリコン酸化膜２９の図示を省略する。
【００９７】
次いで、図１５（ａ）に示すように、凸部１３ａの両側面１３ｂ，　１３ｂにヒ素をイオン注入して、反対の導電型を有する領域であるｎ型領域１７，　１７，　・・・を形成する。側面１３ｂにイオン注入するには、基板１２をイオンの入射方向に対して傾ければよい。本実施例では、ｐ型シリコン基板１２の法線ｎ１を、イオンの入射方向ｎ０に対して約＋／−２０°傾ける。このイオン注入の条件は次の通りである。
【００９８】
イオン種：Ａｓ（ヒ素）
加速エネルギ：１０（ＫｅＶ）
ドーズ量：５．０×１０１１（ｃｍ−２）
イオン注入の際、側面１３ｂには薄いシリコン酸化膜２９（図１４（ｂ）を参照）が残存しているから、側面１３ｂに過剰にヒ素が注入されることが防がれる。
【００９９】
ところで、トレンチ２８，　２８，　・・・の表層は、デバイスのチャネルとなる部位であり、その性質はデバイスの特性に大きく影響する。よって、後の種々の工程において、トレンチ２８，　２８，　・・・の表面が汚染されないようにする必要がある。この点に鑑み、本実施例では、図１５（ｂ）に示すように、犠牲シリコン酸化膜３１をトレンチ２８，　２８，　・・・の側面と底面とに形成する。犠牲シリコン酸化膜３１の膜厚は約４ｎｍ程度であって、熱酸化により形成される。
【０１００】
トレンチ２８，　２８，　・・・の表面は、犠牲シリコン酸化膜３１によって覆われて保護されるから、後の工程で汚染されることが防がれる。しかも、シリコン酸化膜３１は、トレンチ２８，　２８，　・・・の表層の格子欠陥を取り除くようにも機能するので、格子欠陥によりデバイスの特性が劣化することも防がれる。
【０１０１】
その後、マスク膜として用いるシリコン酸化膜３０を、トレンチ２８，　２８，　・・・内を含む露出面全体に形成する。シリコン窒化膜３０の膜厚は約６０ｎｍ程度であり、ＣＶＤ法により成膜される。
【０１０２】
続いて、図１６（ａ）に示すように、上記のシリコン窒化膜３０を厚み方向に異方的にエッチングして、長穴（すなわち開口）３０ａを形成する。長穴３０ａは、トレンチ２８よりも幅が狭いことに注意されたい。長穴３０ａを形成後、シリコン窒化膜３０をエッチングマスクとして用いて、先の犠牲シリコン酸化膜３１と、各ビット線ＢＬ１，ＢＬ２，　・・・の一部とを選択的にエッチングする。このエッチングにより、各ビット線ＢＬ１，　ＢＬ２，　・・・には、窪みであるリセス３２が形成される。その深さは約１０ｎｍである。
【０１０３】
その後、ビット線ＢＬ１，　ＢＬ２，　・・・の抵抗を下げるべく、長穴３０ａを通じて、ヒ素をビット線ＢＬ１　ＢＬ２，　・・・にイオン注入する。図に、このイオン注入によりヒ素が注入された部位（ｎ＋領域）３３を示す。イオン注入の条件は次の通りである。
【０１０４】
イオン種：Ａｓ（ヒ素）
加速エネルギ：３０（ＫｅＶ）
ドーズ量：３．０×１０１５（ｃｍ−２）
次いで、図１６（ｂ）に示すように、シリコン窒化膜３０をマスクとして用いて、リセス３２、３２，　・・・を選択的に酸化して選択酸化膜３４，　３４，　・・・を形成する。選択酸化膜３４、３４，　・・・を形成した後、シリコン窒化膜２７、３０をエッチングして除去する。このエッチングでは、シリコン酸化膜２６と犠牲シリコン酸化膜３１とがエッチングストッパして機能する。
【０１０５】
次いで、シリコン酸化膜２６および犠牲シリコン酸化膜３１をエッチングして除去する。今度は、シリコン窒化膜２５がエッチングストッパとして機能する。このエッチングは、シリコン酸化膜２６および犠牲シリコン酸化膜３１が完全に除去され、かつ選択酸化膜３４、３４，　・・・が残存する程度に行う。
【０１０６】
その後、図１７（ａ）に示すように、トレンチ２８，　２８，　・・・の底面と側面とに、膜厚が約５ｎｍ程度のトンネル絶縁膜１５ａを形成する。トンネル絶縁膜１５ａは、その膜質がデバイス動作に大きく影響するから、良好な膜質になるように形成することが好ましい。
【０１０７】
本実施例では、良質なトンネル絶縁膜１５ａを形成すべく、トンネル絶縁膜１５ａはプラズマ酸化膜と、その上に形成されるプラズマ窒化膜からなる積層膜とする。プラズマ酸化膜は、トレンチ２８，　２８，　・・・の底面と側面とを、プラズマ酸化法に従って酸化することにより形成する。プラズマ酸化法においては、たとえばラジアルラインスロットアンテナを使用したマイクロ波励起高密度プラズマ装置が用いられる。
【０１０８】
当該装置を用いたプラズマ酸化法では、装置内にクリプトン（Ｋｒ）と酸素（Ｏ２）との混合ガスを導入する。導入されたクリプトンは、ラジアルラインスロットアンテナが放射するマイクロ波により励起される。マイクロ波により励起されたクリプトンは、酸素（Ｏ２）と衝突して大量の原子状酸素Ｏ＊を生成せしめる。原子状酸素Ｏ＊は、シリコンの面方位に依存することなく、トレンチ２８，　２８，　・・・の表層部に容易に浸入する。その結果、全ての面方位が概略同じ酸化速度で均一に酸化される。酸化膜形成後、混合ガスの導入を停止し、マイクロ波の放射も止めて、装置内のガスを排気する。
【０１０９】
次に、プラズマ窒化膜をプラズマ酸化膜上に形成する。プラズマ窒化膜は、たとえば、プラズマ酸化膜と同様に、ラジアルラインスロットアンテナを使用したマイクロ波励起高密度プラズマ装置を用いて形成する。
【０１１０】
当該装置を用いたプラズマ窒化法では、装置内にクリプトン（Ｋｒ）とアンモニア（ＮＨ３）との混合ガスを導入する。導入されたクリプトンは、ラジアルラインスロットアンテナが放射するマイクロ波により励起される。マイクロ波により励起されたクリプトンは、アンモニア（ＮＨ３）と衝突してアンモニアラジカルＮＨ＊を生成せしめる。アンモニアラジカルＮＨ＊は、トレンチ２８，　２８，　・・・の表層部にプラズマ窒化膜を形成する。そして、シリコンの面方位に依存することなく、プラズマ窒化膜を形成する。
【０１１１】
このようにして、同図の円内に示す如く、トレンチ２８，　２８，　・・・のコーナ部においても均一な膜厚を有するトンネル絶縁膜１５ａが形成される。なお、トンネル絶縁膜１５ａは、プラズマ酸化膜をプラズマ窒化して得られるプラズマ窒化酸化膜でもよい。
【０１１２】
上記のようにトンネル絶縁膜１５ａを形成した後、図１７（ｂ）の工程を行う。この工程では、導電膜であるポリシリコン膜３４を、トンネル絶縁膜１５ａ上とシリコン窒化膜２５上とに形成する。ポリシリコン膜３４は、ｉｎ−ｓｉｔｕドーピングによりリン（Ｐ）が予めドープされている。ポリシリコン膜３４の膜厚は、約５０ｎｍ程度である。
【０１１３】
次に、図１８（ａ）に示すように、ポリシリコン膜３４を厚み方向に異方的にエッチングする。これにより、シリコン窒化膜２５上のポリシリコン膜３４を除去しつつ、トレンチ２８，　２８，　・・・の側面上のトンネル絶縁膜１５ａ上にポリシリコン膜３４を残存させる。トレンチ２８，　２８，　・・・の側面上のポリシリコン膜３４の上端は、凸部１３ａの頂面より高い位置にあるようにエッチングを行なう。残存したポリシリコン膜３４は、フローティングゲートＦＧ１，　ＦＧ２となる。
【０１１４】
フローティングゲートＦＧ１，　ＦＧ２を形成後、シリコン窒化膜２５をエッチングして除去する。ここで、このシリコン窒化膜２５（図１７（ｂ）を参照）の果たしてきた役割に注意されたい。シリコン窒化膜２５は、まず、図１３（ａ）の工程でゲート絶縁膜１５ｃ上に形成された。そして、図１７（ｂ）の工程まで、ゲート絶縁膜１５ｃはシリコン窒化膜２５で覆われて保護されていた。
【０１１５】
ゲート絶縁膜１５ｃは、デバイスの動作に大きく影響する。したがって、上記の如く、シリコン窒化膜２５でゲート絶縁膜１５ｃを保護しておくと、イオン注入、エッチング、異種の膜の成膜等の種々のプロセスにより、ゲート絶縁膜１５ｃの膜質が劣化することを防ぐことができる。その結果、デバイスの動作特性が劣化することを防ぐことができる。
【０１１６】
続いて、図１８（ｂ）に示すように、全体にフォトレジスト３５を塗布する。塗布後、フォトレジスト３５を露光・現像することにより、ＣＭＯＳトランジスタ部上に開口３５ａを形成する。さらに、このフォトレジスト３５をエッチングマスクとして使用し、ＣＭＯＳトランジスタ部上のゲート絶縁膜１５ｃをエッチングする。これにより、ＣＭＯＳトランジスタのｎウエル２１とｐウエル２３の表面が露出する。
【０１１７】
次いで、図１９（ａ）に示すように、フォトレジスト３５を除去した後に露出面全体を、上述のプラズマ酸化法により酸化する。これにより、ゲート絶縁膜１５ｃ下のシリコンが酸化されるから、ゲート絶縁膜１５ｃの膜厚が増す。同時に、フローティングゲートＦＧ１，　ＦＧ２の表面も酸化され、インターポリ絶縁膜１５ｂが形成される。インターポリ絶縁膜１５ｂの膜厚は、約８ｎｍ程度である。
【０１１８】
フローティングゲートＦＧ１，　ＦＧ２は、ポリシリコンからなるので、その表面にはさまざまな面方位の結晶粒が多数形成されている。このように、面方位がまちまちでも、上述のプラズマ酸化法によれば、面方位に依存すること無しに、均一にシリコン酸化膜が形成できる。よって、インターポリ絶縁膜１５ｂの膜厚が局所的に薄くなることが防がれ、膜厚が薄い部位での絶縁特性が劣化するという不都合が生じない。この利点は、ポリシリコンにリン（Ｐ）がドープされていても得ることができる。
【０１１９】
続いて、図１９（ｂ）に示す構造を形成する。この構造を得るには、まず、露出面全体にポリシリコン膜を形成する。ポリシリコン膜は後でコントロールゲートＣＧとなる。ポリシリコン膜には、ｉｎ−ｓｉｔｕドーピングでリン（Ｐ）が予めドープされている。次に、ポリシリコン膜上に、ＷＳｉ膜３６を形成する。さらに、ＷＳｉ膜３６上に、シリコン酸化膜からなるキャップ膜３８を形成する。そして、これらの積層膜をパターニングすることで、図示の構造が得られる。
【０１２０】
この工程により、ロウ方向に一体化してなるコントロールゲートＣＧ，　ＣＧ，　・・・が複数形成される。同時に、ＣＭＯＳトランジスタ部上のｐウエル２３、ｎウエル２１上に、ゲート電極４１が形成される。ゲート電極４１は、ポリシリコン膜３７を主体に構成され、ＷＳｉ膜３６により、その抵抗が下げられている。ＷＳｉ膜３６は、コントロールゲートＣＧにも形成されるから、コントロールゲートＣＧの抵抗も下がる。
【０１２１】
次いで、図２０（ａ）に示すように、全体にフォトレジスト３９を塗布する。塗布後、フォトレジスト３９を露光・現像することにより、開口３９ａを形成する。開口３９ａを形成する部位は、隣接するコントロールゲートＣＧ，　ＣＧ，　・・・の間である。
【０１２２】
続いて、図２０（ｂ）に示すように、フォトレジスト３９をエッチングマスクとして使用し、コントロールゲートＣＧ，　ＣＧ，　・・・で覆われていない部位のインターポリ絶縁膜１５ｂをエッチングして除去する。エッチングの際、コントロールゲートＣＧ，　ＣＧ，　・・・間のゲート絶縁膜１５ｃも僅かにエッチングされる。さらに、エッチャントを変えて、コントロールゲートＣＧ，　ＣＧ，　・・・で覆われていない部位のフローティングゲートＦＧ１，　ＦＧ２をエッチングして除去する。この工程により、隣接するコントロールゲートＣＧ，　ＣＧ，　・・・の間に、トンネル絶縁膜１５ａが露出する。
【０１２３】
最後に、図２１に示すように、素子分離領域４０を形成する。素子分離領域４０を形成すべき部位は、コントロールゲートＣＧ，　ＣＧ，　・・・で覆われていない凸部１３ａの側面１３ｂおよび頂面１３ｃである。側面１３ｂおよび頂面１３ｃは、コントロールゲートＣＧの下方にある場合、チャネルとなるが、素子分離領域４０によって、隣接するコントロールゲートＣＧ，　ＣＧの下方にあるチャネル同士が電気的に分離される。
【０１２４】
素子分離領域４０を形成するには、フォトレジスト３９をマスクにして、ボロンをイオン注入する。イオン注入に際しては、素子分離領域４０を凸部１３ａの側面１３ｂに形成すべく、基板１２をイオンの入射方向に対して傾ける。本実施例では、ｐ型シリコン基板１２の法線ｎ１を、イオンの入射方向ｎ０に対して約＋／−２０°傾ける。イオン注入の条件は次の通りである。
【０１２５】
・イオン種：ＢＦ２
　・加速エネルギ：２０（ＫｅＶ）
・ドーズ量：１．０×１０１３（ｃｍ−２）
その後、フォトレジスト３９を除去することで、図１に示される半導体メモリ１０が完成する。なお、ＣＭＯＳ部については、所要部位にソース・ドレイン領域を形成して完成させる。
【０１２６】
以上、本発明を詳細に説明したが、本発明は上記実施例に限定されない。例えば、上記実施例では、一方の導電型としてｐ型を用い、反対の導電型としてｎ型を用いたが、これに代えて、一方の導電型としてｎ型を用い、反対の導電型としてｐ型を用いてもよい。
【０１２７】
【発明の効果】
このように本発明によれば、シリコン基板とフローティングゲートとの間のゲート絶縁膜にプラズマ酸化膜やプラズマ窒化膜を用いているため、従来の熱酸化法等によるゲート絶縁膜に比べて、均一で高密度なゲート絶縁膜を有するトランジスタを提供することできる。
【０１２８】
また、本発明のトランジスタでは、ゲート絶縁膜に酸化膜と窒化膜とを積層した膜や窒化酸化膜を用いているため、ゲート絶縁膜が酸化膜単独で構成されている場合に比べて、誘電率が大きくなりチャネル領域を流れる電流が大きくなるとともに、窒化膜のみからなる絶縁膜に比べてリーク電流が小さいという利点がある。
【図面の簡単な説明】
【図１】本発明に係る半導体メモリの一実施例の切り欠き斜視図である。
【図２】図１の半導体メモリの一実施例に含まれるセルトランジスタの拡大断面図である。
【図３】図２のセルトランジスタの等価回路を模式的に表した図である。
【図４】図２のセルトランジスタへの書込動作について示す説明断面図である。
【図５】図２のセルトランジスタが達成し得る４つの論理状態を示す説明断面図である。
【図６】図２のセルトランジスタの読出動作について示す説明断面図である。
【図７】図２のセルトランジスタにおいて、”（１、０）”論理状態を読み出す場合の説明断面図である。
【図８】図２のセルトランジスタにおいて、フローティングゲートに注入された電子の消去方法を示す説明断面図である。
【図９】図１の半導体メモリ全体の回路構成図である。
【図１０】図１の半導体メモリの製造方法について示す切り欠き斜視図（その１）である。
【図１１】図１の半導体メモリの製造方法について示す切り欠き斜視図（その２）である。
【図１２】図１の半導体メモリの製造方法について示す切り欠き斜視図（その３）である。
【図１３】図１の半導体メモリの製造方法について示す切り欠き斜視図（その４）である。
【図１４】図１の半導体メモリの製造方法について示す切り欠き斜視図（その５）である。
【図１５】図１の半導体メモリの製造方法について示す切り欠き斜視図（その６）である。
【図１６】図１の半導体メモリの製造方法について示す切り欠き斜視図（その７）である。
【図１７】図１の半導体メモリの製造方法について示す切り欠き斜視図（その８）である。
【図１８】図１の半導体メモリの製造方法について示す切り欠き斜視図（その９）である。
【図１９】図１の半導体メモリの製造方法について示す切り欠き斜視図（その１０）である。
【図２０】図１の半導体メモリの製造方法について示す切り欠き斜視図（その１１）である。
【図２１】図１の半導体メモリの製造方法について示す切り欠き斜視図（その１２）である。
【符号の説明】
１２　ｐ型シリコン基板
１２ａ　ｐ型エピタキシャル層
１２ｂ　ｐ＋基板
１３ａ　凸部
１３ｂ　凸部の側面
１３ｃ　凸部の頂面
１５ａ　トンネル絶縁膜
１５ｂ　インターポリ絶縁膜
１５ｃ　ゲート絶縁膜
２５，　２７，　３０　シリコン窒化膜
２６，　２９　シリコン酸化膜
２８　トレンチ
３３　ｎ＋領域
３６　ＷＳｉ膜
３７　ポリシリコン膜
４０　素子分離領域
４１　ゲート電極
４４　メモリセルアレイ
ＢＬ１〜ＢＬ４　ソース・ドレイン領域
ＣＧ　コントロールゲート
ＦＧ１，　ＦＧ２　フローティングゲート
ＴＣ　セルトランジスタ
ＷＬ１〜ＷＬ４　ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【手続補正書】
【提出日】平成15年4月8日(2003.4.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】
（ａ）第１の導電型の半導体基板上に複数の溝を形成するとともに、隣接する溝間の半導体基板表面に第１の絶縁膜を形成する工程と、
（ｂ）前記溝の底部に前記第１の導電型とは反対の第２の導電型の不純物を注入することにより、該底部にソース・ドレイン領域を形成する工程と、
（ｃ）前記ソース・ドレイン領域上と前記溝の側面上とに、プラズマ酸化膜および／またはプラズマ窒化膜および／またはプラズマ窒化酸化膜である第２の絶縁膜を形成する工程と、
（ｄ）前記溝の側面上および前記ソース・ドレイン領域上に、前記第２の絶縁膜を介して導電膜を形成して、該導電膜をフローティングゲートとする工程と、
　（ｅ）前記フローティングゲートの表面上に第３の絶縁膜を形成する工程と、
　（ｆ）前記第１の絶縁膜上と前記第３の絶縁膜上とにコントロールゲートを形成する工程とを含むことを特徴とするトランジスタの製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】
（ａ）第１の導電型の半導体基板上に複数の溝を形成するとともに、隣接する溝間の半導体基板表面に第１の絶縁膜を形成する工程と、
（ｂ）前記溝の底部に前記第１の導電型とは反対の第２の導電型の不純物を注入することにより、該底部にソース・ドレイン領域を形成する工程と、
（ｃ）前記ソース・ドレイン領域上と前記溝の側面上とに、酸化膜と窒化膜とを積層した積層膜、または窒化酸化膜である第２の絶縁膜を形成する工程と、
（ｄ）前記溝の側面上および前記ソース・ドレイン領域上に、前記第２の絶縁膜を介して導電膜を形成して、該導電膜をフローティングゲートとする工程と、
　（ｅ）前記フローティングゲートの表面上に第３の絶縁膜を形成する工程と、
　（ｆ）前記第１の絶縁膜上と前記第３の絶縁膜上とにコントロールゲートを形成する工程とを含むことを特徴とするトランジスタの製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
請求項６または７記載の方法において、前記工程（ｄ）では、前記フローティングゲートの上端が、前記隣接する溝と溝との間にある凸部の頂面より高い位置にあるように、前記導電膜を形成することを特徴とするトランジスタの製造方法。