(57)【要約】【課題】回路規模が大きくなったり制御性能が劣化したり入力範囲が狭くなるなどの不具合を生じることなしに、ΔΣ変調型Ａ／Ｄ変換器の出力ノイズを除去できるようにすることにある。【解決手段】ΔΣ変調型Ａ／Ｄ変換器が出力する３以上連続したサンプリングデータの中の１つの値が他とは異なり、且つ連続する前記サンプリングデータの変化パターンが所定パターンと一致すれば、他とは異なるサンプリングデータの値を残余のサンプリングデータと同値に修正する。この所定パターンとは、３以上連続したサンプリングデータの２番目データが１番目データとは異なる値で、且つ３番目データが１番目データと同値となるパターンであり、このとき２番目データの値を修正する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
ΔΣ変調型Ａ／Ｄ変換器が出力する３またはそれ以上の連続したサンプリングデータを検出し、当該連続するサンプリングデータの中の１つの値が他とは異なり、且つ連続する前記サンプリングデータの変化パターンが予め定めたパターンと一致するとき、他とは異なる前記サンプリングデータの値を残余のサンプリングデータと同じ値に修正することを特徴とするΔΣ変調型Ａ／Ｄ変換器の出力信号平滑方法。
【請求項２】
請求項１に記載のΔΣ変調型Ａ／Ｄ変換器の出力信号平滑方法において、
前記予め定めたパターンとは、３またはそれ以上の連続したサンプリングデータにおける第２サンプリングデータが第１サンプリングデータとは異なる値であり、且つ第３サンプリングデータが前記第１サンプリングデータと同じ値となるパターンであり、このとき第２サンプリングデータの値を第１または第３サンプリングデータと同じ値に修正することを特徴とするΔΣ変調型Ａ／Ｄ変換器の出力信号平滑方法。
【請求項３】
ΔΣ変調型Ａ／Ｄ変換器の出力側に接続したデシメーションフィルタと、このデシメーションフィルタが出力する３またはそれ以上の連続したサンプリングデータを別個にラッチする複数のデータラッチ回路と、各データラッチ回路がラッチしたサンプリングデータの尤もらしさの有無を判定する最尤判定回路と、尤もらしいデータへの修正を行う最尤復号回路と、を備えることを特徴とするΔΣ変調型Ａ／Ｄ変換器の出力信号平滑回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ΔΣ変調型Ａ／Ｄ変換器が出力するデータを平滑にするΔΣ変調型Ａ／Ｄ変換器の出力信号平滑方法とその平滑回路に関する。
【０００２】
【従来の技術】
例えば電動機をディジタル量により制御すれば、従来のアナログ量による制御に比べて遙に高速度で高精度の制御が期待できるので、ディジタル制御が多用されるようになって来ている。しかしながら電動機から検出される電圧や電流などのデータはアナログ量であるから、ディジタル制御をするにはこれらのアナログデータをディジタルデータに変換する必要があり、そのためにＡ／Ｄ変換器を使用する。ところで電動機を高精度で制御しようとすると、例えば１０ビット以上のＡ／Ｄ変換器が必要であり、大ビットのＡ／Ｄ変換器は回路が複雑で大形化するし、価格も上昇してしまう欠点がある。そこで高精度を維持しながら回路構成を簡略化できるＡ／Ｄ変換器として、ΔΣ変調型Ａ／Ｄ変換器が多用されるようになってきている。
【０００３】
図９は永久磁石電動機をディジタル制御する場合の回路構成の一般例を示したブロック回路図である。この図９において、符号１は永久磁石電動機（以下ではＩＰＭモータと略記する）６の回転速度を制御する速度制御器、符号２は比例積分制御によりＩＰＭモータ６へ印加する電圧を制御するＰＩ制御器、符号３はＩＰＭモータ６の直交するｄｑ座標軸上の電圧指令を三相電圧指令に変換するＵＶＷ変換器、符号４は電圧指示値に従ったパルス幅変調波形を発生するために三角波形との比較を行う比較器、符号７はその三角波を発生する三角波発生器、符号５はＩＰＭモータ６を駆動するインバータ、符号８はＩＰＭモータ６の回転位置を検出する位置検出器、符号９はＩＰＭモータ６からアナログ量で検出される各相電流をディジタル量に変換するΔΣ変調型Ａ／Ｄ変換器であり、このΔΣ変調型Ａ／Ｄ変換器９で変換されたディジタル量の各相電流は、座標変換器１０で直交するｄｑ座標に変換される。
【０００４】
図８は図９に記載している従来のΔΣ変調型Ａ／Ｄ変換器の構成を示したブロック回路図である。従来のΔΣ変調型Ａ／Ｄ変換器９の動作を以下で簡単に説明する。図８において、差動アンプ１１はアナログ入力信号Ｖｉ  （信号範囲は０〜１とする）と１ビットＤ／Ａ変換器１５からの出力との差を演算する。この差動アンプ１１の出力は積分器１２に入力されるが、アナログ入力信号Ｖｉ  が１ビットＤ／Ａ変換器１５の出力よりも大ならば当該積分器１２の出力を増大させるし、この大小関係が逆ならば積分器１２の出力を減少させる。この積分器１２の出力と別途に定めるレベル０．５との大小関係を比較器１３で比較するが、積分器１２の出力のほうが大ならば比較器１３は１を出力し、積分器１２の出力のほうが小さければ比較器１３は零を出力する。この比較器１３の出力データがサンプリングクロックによりラッチされ、サンプリング周波数の１周期の期間、遅延器１４に保持される。このラッチされた信号が１ビットＤ／Ａ変換器１５の入力となり、差動アンプ１１は前述したアナログ入力信号Ｖｉ  との差の演算を行う。ディジタルフィルタ１６を介して得られる比較器１３の出力が、当該ΔΣ変調型Ａ／Ｄ変換器９の出力である。
【０００５】
図１０は図８に示しているΔΣ変調型Ａ／Ｄ変換器へのアナログ入力信号Ｖｉ  が１／３の場合の動作を示した動作波形図であって、図１０▲１▼は積分器１２の出力信号の変化、図１０▲２▼は比較器１３の出力信号の変化をそれぞれが示しており、アナログ入力信号Ｖｉ  が１／３の場合は、サンプリングクロック３回に１回の割合で比較器１３からは１なる波形が出力（図１０▲２▼参照）される。
図１１は図８に示しているΔΣ変調型Ａ／Ｄ変換器へのアナログ入力信号Ｖｉ  が４／７の場合の動作を示した動作波形図であって、図１１▲１▼は積分器１２の出力信号の変化、図１１▲２▼は比較器１３の出力信号の変化をそれぞれが示しており、アナログ入力信号Ｖｉ  が４／７の場合は、サンプリングクロック７回に４回の割合で比較器１３からは１なる波形が出力（図１１▲２▼参照）される。
【０００６】
比較器１３（図８参照）の出力信号が即ちΔΣ変調型Ａ／Ｄ変換器９の出力信号であって、その出力波形は例えば図１０▲２▼，あるいは図１１▲２▼で示されるが、これを出力側に設けているディジタルフィルタ１６で処理する。尤も簡単なフィルタ処理としては、一定のサンプリングクロック（一定とは２ｎ  であり，例えばｎ＝８ならば２５６）で１を何回出力したかをカウントし、これをディジタル出力値として使用する。この一定回数のサンプリングクロック間隔がＡ／Ｄ変換時間となる。
しかし、アナログ入力値を分数で表したときの分母の値と、Ａ／Ｄ変換周期のサンプリングクロック数とが割り切れない関係にある場合は、Ａ／Ｄ変換値が一定しないという現象が現れる。これは量子化ノイズあるいはパターンノイズと呼ばれる。例えばサンプリングクロック間隔が２５６回でアナログ入力信号Ｖｉ  ＝１／３の場合のＡ／Ｄ変換値は、８５，８５，８６，８５，８５，８６，８５，・・・となり、Ａ／Ｄ変換の３回に１回の割合で他の２回とは異なる値を出力する。すなわち入力値が一定であるにもかかわらず出力値が変動する不具合を生じてしまう。
【０００７】
例えば図９で既述の電動機制御回路で、ＩＰＭモータ６に結合している負荷（図示は省略）が発生するトルクに対抗してＩＰＭモータ６に電流を流すことにより、当該ＩＰＭモータ６を所定の停止位置に静止させる場合に、ΔΣ変調型Ａ／Ｄ変換器９に前述した出力変動が現れると、当該ＩＰＭモータ６を所定位置で静止させることが困難になる不具合を生じてしまう。そこで前述したノイズを除去する手段として、従来はΔΣ変調型Ａ／Ｄ変換器９の出力側に次数の高いディジタルフィルタ１６を追加する。あるいは、この高次のディジタルフィルタ１６の代わりに、小振幅で一定周期波形のディザ信号をＡ／Ｄ変換入力に入れることでノイズスペクトラムを分散させる，などの対策を行うことになる（たとえば、特許文献１参照。）。
【０００８】
【特許文献１】
特開平６−１０４７５１号公報
【０００９】
【発明が解決しようとする課題】
ΔΣ変調型Ａ／Ｄ変換器の出力側に高次のディジタルフィルタ１６を追加することで出力信号に含まれるノイズを除去しようとすると、回路規模が大きくなってしまう欠点があるばかりだけではなく、フィルタの特性上からステップ入力に対する応答の遅れが増大する欠点があるから、例えば図９に図示のような電動機制御回路に使用するならば、サーボシステム全体の制御特性を劣化させてしまう不具合を生じることになる。
また、Ａ／Ｄ変換入力にディザ信号を入れようとすると、ディザ発生回路を追加設置する必要があり、これも回路規模を増大させてしまう不具合があるし、このディザ信号の振幅分だけΔΣ変調型Ａ／Ｄ変換器の入力範囲が狭くなってしまう欠点もある。
【００１０】
そこでこの発明の目的は、回路規模が大きくなったり制御性能が劣化したり入力範囲が狭くなるなどの不具合を生じることなしに、ΔΣ変調型Ａ／Ｄ変換器の出力ノイズを除去できるようにすることにある。
【００１１】
【課題を解決するための手段】
前記の目的を達成するために、この発明のΔΣ変調型Ａ／Ｄ変換器の出力信号平滑方法とその平滑回路は、
ΔΣ変調型Ａ／Ｄ変換器が出力する３またはそれ以上の連続したサンプリングデータを検出し、当該連続するサンプリングデータの中の１つの値が他とは異なり、且つ連続する前記サンプリングデータの変化パターンが予め定めたパターンと一致するとき、他とは異なる前記サンプリングデータの値を残余のサンプリングデータと同じ値に修正する。
【００１２】
この予め定めたパターンとは、３またはそれ以上の連続したサンプリングデータにおける第２サンプリングデータが第１サンプリングデータとは異なる値であり、且つ第３サンプリングデータが前記第１サンプリングデータと同じ値となるパターンであり、このとき第２サンプリングデータの値を第１または第３サンプリングデータと同じ値に修正する。
ΔΣ変調型Ａ／Ｄ変換器の出力側に接続したデシメーションフィルタと、このデシメーションフィルタが出力する３またはそれ以上の連続したサンプリングデータを別個にラッチする複数のデータラッチ回路と、各データラッチ回路がラッチしたサンプリングデータの尤もらしさの有無を判定する最尤判定回路と、尤もらしいデータへの修正を行う最尤復号回路と、を備えるものとする。
【００１３】
【発明の実施の形態】
図１は本発明の第１実施例を表したフローチャートである。図１において、３つ以上連続しているサンプリングデータを順次ラッチ（処理２１）し、このラッチしたサンプリングデータの値をチェック（処理２２）する。各サンプリングデータの中で１つだけ他と異なる値がある（判断２６）場合は、更にこの連続したデータの変化のパターンと、予め定めた所定パターンとを比較（処理２３）し、所定のパターンと一致（判断２７）している場合は、前記の１つだけ他と異なる値を呈するサンプリングデータはノイズであると判断し、これを修正する。
【００１４】
図２は本発明の第２実施例を表したフローチャートであって、連続した３つのサンプリングデータからノイズの有無の判定と修正を行う場合を表している。すなわち、連続している第１，第２，第３サンプリングデータを順次ラッチ（処理３１，３２，３３）し、先ず第１サンプリングデータと第２サンプリングデータを比較（処理３４）する。この両者が同値でなければ（判断４１）、次に第２サンプリングデータと第３サンプリングデータを比較（処理３５）し、この両者が同値でなければ（判断４２）、更に第３サンプリングデータと第１サンプリングデータを比較（処理３６）する。この両者が同値である（判断４３）ならば、第２サンプリングデータが第１，第３データとは異なる値であり、且つデータの変化パターンが所定のパターンと一致することから、当該第２サンプリングデータはノイズであると判定し、これを修正する。
【００１５】
図３は連続した３つのサンプリングデータが変化するパターンを表したパターン変化図であって、パターンＡは各データが一定している場合、パターンＢはデータが増大した後に一定した場合、パターンＣはデータが減少した後に一定した場合、パターンＤは一定していたデータが増大した場合、パターンＥは一定していたデータが減少した場合、パターンＦは各データが順次増大した場合、パターンＧは各データが順次減少した場合、パターンＨはデータが減少した後に元の値に戻った場合、パターンＪはデータが増大した後に元の値に戻った場合、をそれぞれが表している。
【００１６】
図３に図示の各パターンの中で、パターンＨとＪの変化は、前述したサンプリングクロック間隔が２５６回でアナログ入力信号Ｖｉ  ＝１／３の場合に、Ａ／Ｄ変換値は、８５，８５，８６，８５，８５，８６，８５・・・となって、アナログ入力信号Ｖｉ  が一定値であるにもかかわらず、３回に１回の割合で他の２回とは異なる値を出力するのに相当している。すなわち、これがノイズに相当する変化パターンである。よってこのパターンＨまたはパターンＪと一致したパターンが現れた場合に、他とは異なる値を呈する第２サンプリングデータをノイズと判定する。
【００１７】
図４は本発明の第３実施例を表したブロック回路図であるが、この図４に記載の差動アンプ１１，積分器１２，比較器１３，遅延器１４および１ビットＤ／Ａ変換器１５の名称・用途・機能は図８で既述の回路図と同じであり、ディジタルフィルタ５１のみが異なる。よって以下ではディジタルフィルタ５１についてのみ説明する。
図５は図４に記載のディジタルフィルタの構成を表した本発明の第３実施例回路図であって、ディジタルフィルタ５１はデシメーションフィルタ５３と最尤復号回路５４で構成している。デシメーションフィルタ５３の特性は下記の数式１で表され、２５６サンプル点の平均をとりながら、２５６サンプル毎にデータの間引きを行い、オーバサンプリング周波数から最終的なサンプリング周波数でＡ／Ｄ変換を実行する。
【００１８】
【数１】
Ｈ（ｚ）  ＝（１＋ｚ−１＋ｚ−２＋ｚ−３・・・・・・・＋ｚ−２５６）／２５６
このデシメーションフィルタ５３の出力値には、アナログ入力が一定値の場合には前述したように、量子化ノイズが重畳する。この量子化ノイズの大きさはデシメーションフィルタ５３の出力刻み幅となる。ここではΔΣ変調型Ａ／Ｄ変換器の出力は零または１のいずれかの値であり、デシメーションフィルタ５３により２５６サンプル点の平均化処理を行っているので、刻み幅は１／２５６となる。そのため量子化ノイズの瞬時振幅は±１／２５６となる。このデシメーションフィルタ５３の出力は、次段の最尤復号回路５４へ送られる。
【００１９】
図６は図５に図示の最尤復号回路の構成を表した本発明の第３実施例回路図である。最尤復号回路５４は、Ａ／Ｄ変換サンプリング周波数でデータが順次送られて保持される第１データラッチ５６，第２データラッチ５７，第３データラッチ５８と最尤復号判定部５９で構成されていて、デシメーションフィルタ５３から送られて保持されたデータのパターンを最尤復号判定部５９で判定し、図３で既述のパターンＨまたはパターンＪの発生の有無をチェックし、このパターンが発生すればパターンＡに修正したものを出力する。また、パターンＡ〜Ｇは修正処理は行わずに、そのまま出力する。
【００２０】
なお、本発明のディジタルフィルタ５１を含んだΔΣ変調型Ａ／Ｄ変換器を使用している装置（例えば図９の電動機制御回路）では、その制御や各種の信号処理をＣＰＵで行っている場合は、最尤復号回路５４が行うべき処理をこのＣＰＵに代行させることができるのは勿論である。
図７はΔΣ変調型Ａ／Ｄ変換器に発生した量子化ノイズを本発明の最尤復号回路で修正した状況を表したディジタルデータ図であって、図７▲１▼は最尤復号回路５４へ入力するディジタルデータの変化、図７▲２▼は最尤復号回路５４から出力するディジタルデータの変化をあらわしている。この図７で明らかなように、パターンＨとパターンＪを検出し、量子化ノイズに相当するデータを矢印で図示のように修正している。
【００２１】
【発明の効果】
従来のΔΣ変調型Ａ／Ｄ変換器では、これに入力するアナログ信号が一定値の場合に、そのディジタル出力信号に量子化ノイズが重畳する不具合を生じることがあるので、高次のディジタルフィルタを使用したり、ディザ信号を入れるなどの対策を講じるのであるが、そのために回路規模が大きくなるし、制御応答性能が低下したり、ΔΣ変調型Ａ／Ｄ変換器の入力範囲が狭くなるなどの不都合があった。これに対して本発明では、デシメーションフィルタと最尤復号回路を備えることにより、連続する３以上のサンプリングデータの変化パターンから量子化ノイズが含まれているパターンのチェックと修正を行うので、回路規模が大きくなるのを抑制すると共に、制御応答性能の低下を回避できるし、入力範囲を狭くしない効果も得られる。更に、当該ΔΣ変調型Ａ／Ｄ変換器を適用している装置の制御にＣＰＵを使用している場合は、このＣＰＵを使って最尤復号回路の動作を代行させることができるので、回路規模の拡大をより一層抑制できる効果も得られる。
【図面の簡単な説明】
【図１】本発明の第１実施例を表したフローチャート
【図２】本発明の第２実施例を表したフローチャート
【図３】連続した３つのサンプリングデータが変化するパターンを表したパターン変化図
【図４】本発明の第３実施例を表したブロック回路図
【図５】図４に記載のディジタルフィルタの構成を表した本発明の第３実施例回路図
【図６】図５に図示の最尤復号回路の構成を表した本発明の第３実施例回路図
【図７】ΔΣ変調型Ａ／Ｄ変換器に発生した量子化ノイズを本発明の最尤復号回路で修正した状況を表したディジタルデータ図
【図８】図９に記載している従来のΔΣ変調型Ａ／Ｄ変換器の構成を示したブロック回路図
【図９】永久磁石電動機をディジタル制御する場合の回路構成の一般例を示したブロック回路図
【図１０】図８に示しているΔΣ変調型Ａ／Ｄ変換器へのアナログ入力信号Ｖｉ  が１／３の場合の動作を示した動作波形図
【図１１】図８に示しているΔΣ変調型Ａ／Ｄ変換器へのアナログ入力信号Ｖｉ  が４／７の場合の動作を示した動作波形図
【符号の説明】
１                    速度制御器
２                    ＰＩ制御器
３                    ＵＶＷ変換器
４                    比較器
５                    インバータ
６                    ＩＰＭモータ
７                    三角波発生器
８                    位置検出器
９                    ΔΣ変調型Ａ／Ｄ変換器
１０                    座標変換器
１１                    差動アンプ
１２                    積分器
１３                    比較器
１４                    遅延器
１５                    １ビットＤ／Ａ変換器
１６，５１              ディジタルフィルタ
２１〜２４，３１〜３７  処理
２６，２７，４１〜４３  判断
５３                    デシメーションフィルタ
５４                    最尤復号回路
５６                    第１データラッチ
５７                    第２データラッチ
５８                    第３データラッチ
５９                    最尤復号判定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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