(57)【要約】　　　（修正有）【課題】半導体メモリ部品、特にＤＲＡＭ部品の設計のための新しいプロセスと、当該部品の製造のための新しいプロセスとを提供する。【解決手段】このプロセスは、半導体メモリ部品１の第１構成において使用される、当該半導体メモリ部品１のモジュール２の第１レイアウト２’の設計と、半導体メモリ部品１の第２構成において使用される、当該半導体メモリ部品モジュール２の第２レイアウト２’’の設計と、半導体メモリ部品１の特定構成に応じた、当該半導体メモリ部品１の全レイアウト用としての第１レイアウト２’または第２レイアウト２’’の使用とを含んでいる。【選択図】　図１
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【特許請求の範囲】
【請求項１】
　半導体メモリ部品（１）、特にＤＲＡＭ部品の設計プロセスであって、
　半導体メモリ部品（１）の第１構成に使用される、半導体メモリ部品（１）のモジュール（２）の第１レイアウト（２’）を設計する工程と、
　半導体記憶部品（１）の第２構成に使用される、半導体メモリモジュール（２）の第２レイアウト（２’’）を設計する工程と、
　半導体メモリ部品（１）の特定構成に応じて、半導体メモリ部品（１）の全体レイアウトとして第１レイアウト（２’）または第２レイアウト（２’’）を使用する工程とを含む、プロセス。
【請求項２】
　半導体メモリ部品（１）の第３構成において使用される、半導体メモリ部品モジュール（２）用の第３レイアウト（２’’’）を設計する工程と、
　半導体メモリ部品（１）の特定構成に応じて、半導体メモリ部品（１）の全レイアウトとして第１、第２、または第３レイアウト（２’、２’’、２’’’）を使用する工程とをさらに含む、請求項１に記載のプロセス。
【請求項３】
　半導体メモリ部品モジュール（２）の第１および第２レイアウト、特に、第１、第２、および第３レイアウト（２’、２’’、２’’’）の外側の大きさが、基本的に全て等しい、請求項１または２に記載のプロセス。
【請求項４】
　半導体メモリ部品モジュール（２）の第１および第２レイアウト、特に第１、第２、および第３レイアウト（２’、２’’、２’’’）が、基本的には全レイアウトの同一場所に全て配置されている、請求項１〜３のいずれか１項に記載のプロセス。
【請求項５】
　半導体メモリ部品（１）の他のモジュール（３ａ）のための他のレイアウト（３）を設計する工程と、
　半導体メモリ部品（１）の特定構成とは無関係に、半導体メモリ部品（１）の全レイアウトとして他のレイアウト（３）を使用する工程とをさらに含む、請求項１〜４のいずれか１項に記載のプロセス。
【請求項６】
　半導体メモリ部品（１）が、ＲＡＭ部品である、請求項１〜５のいずれか１項に記載のプロセス。
【請求項７】
　半導体メモリ部品（１）が、ＤＲＡＭ部品である、請求項６に記載のプロセス。
【請求項８】
　ＤＲＡＭ部品（１）の構造が、融着または接着により構成可能なＤＲＡＭ部品と基本的に等しい、請求項７に記載のプロセス。
【請求項９】
　第１および第２レイアウト、特に第１、第２、および第３レイアウト（２’、２’’、２’’’）、および／またはさらに別のレイアウト（３）、および／または付加的なレイアウト（９’、９’’、９’’’；４’、４’’、４’’’）―特に組み合わせて使用される場合―が、半導体メモリ部品（１）、特にＲＡＭまたはＤＲＡＭにのみ使用することに適している、請求項１〜８のいずれか１項に記載のプロセス。
【請求項１０】
　モジュール（２）が、比較的高位および／または中間の半導体部品設計抽象化段階、特に、サブシステム、アルゴリズム、レジスタ転送、論理部および／またはモジュール段階に割り当てられている、請求項１〜９のいずれかに記載のプロセス。
【請求項１１】
　モジュール（２）が、最高位の半導体部品設計抽象化段階に、特にシステムおよび／またはＣＰＵ／メモリ段階に割当てられていない、請求項１０に記載のプロセス。
【請求項１２】
　その都度選択される特定の半導体メモリ部品構成に応じて、ＳＤＲ、またはＤＤＲ−ＤＲＡＭ、および／またはＤＤＲ２−ＤＲＡＭ部品のための全レイアウトを生成する、請求項１〜１１のいずれか１項に記載のプロセス。
【請求項１３】
　その都度選択される特定の半導体メモリ部品構成に応じて、この特定構成に応じた多数のデータ出力ビットを有する半導体メモリ部品（１）の全レイアウトを生成する、請求項１〜１２のいずれかに記載のプロセス。
【請求項１４】
　その都度選択される特定の半導体メモリ部品構成に応じて、この特定構成に応じたデータおよび／またはクロックパルス率を有する半導体メモリ部品（１）の全レイアウトを生成する、請求項１〜１３のいずれかに記載のプロセス。
【請求項１５】
　その都度選択される特定の半導体メモリ部品構成に応じて、この特定構成に応じて設計されている電圧供給を有する半導体メモリ部品（１）の全レイアウトを生成する、請求項１〜１４のいずれかに記載のプロセス。
【請求項１６】
　半導体メモリ部品（１）、特にＤＲＡＭ部品を製造するためのプロセスであって、
　半導体メモリ部品（１）の第１構成において使用される、半導体メモリ部品（１）のモジュール（２）用の第１レイアウト（２’）を設計する工程と、
　半導体メモリ部品（１）の第２構成のために使用される、半導体メモリ部品（１）のモジュール（２）用の第２レイアウト（２’’）を設計する工程と、
　半導体メモリ部品（１）の特定構成に応じて、半導体メモリ部品（１）の全体のレイアウトのための第１レイアウト（２’）または第２レイアウト（２’’）を使用する工程とを含む、プロセス。
【請求項１７】
　製造されたマスク、特に光マスクを使用して半導体メモリ部品（１）を製造する工程をさらに含む、請求項１６に記載の半導体メモリ部品（１）を製造するためのプロセス。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
　この発明は、半導体メモリ部品、特にＤＲＡＭ部品の設計プロセス、および製造プロセスに関するものである。
【０００２】
　半導体メモリ部品は、いわゆる機能的メモリ部品（すなわち、ＰＬＡ，ＰＡＬなど）と、いわゆるタブ（tab）メモリ部品（すなわち、ＲＯＭ部品（ＲＯＭとは、リードオンリーメモリ（Read Only Memory）である）と、ＲＡＭ部品（ＲＡＭとは、ランダムアクセスメモリ（Random Access Memory）である）とに区別される。
【０００３】
　ＲＡＭ部品は記憶装置である。この装置では、データが特定のアドレスに格納される。このアドレスからは、データは再び読み出され得る。
【０００４】
　ＲＡＭ部品には、できるだけ多くの格納セルを備える必要がある。そのため、これらのセルを、できるだけ簡素に製造することが重要となる。個々の記憶セルは、いわゆるＳＲＡＭ（ＳＲＡＭとは、静的ランダムアクセスメモリ（Static Random Access Memory）である）では、例えば少数の（例えば６つの）トランジスタで構成されており、いわゆるＤＲＡＭ（ＤＲＡＭとは、動的ランダムアクセスメモリ（Dynamic Random Access Memory）である）では、適切に制御される単一容量（すなわち、ＭＯＳＦＥＴのゲートソース容量）により構成されている。この容量には、電荷の形で１ビットが一度に格納され得る。この電荷は短期間しか持続しない。したがって、いわゆる「復元」を定期的に（例えば約６４ｍ秒毎に）行わなければならない。
【０００５】
　ＤＲＡＭ部品は、いわゆるＳＤＲ−ＤＲＡＭと、いわゆるＤＤＲ−ＤＲＡＭおよび／またはＤＤＲ２−ＤＲＡＭとに区別できる。ＳＤＲ−ＤＲＡＭ（ＳＤＲ−ＤＲＡＭとは、単一データレートＤＲＡＭである）では、この部品中のデータは常に、対応するパルス（クロック）信号の上昇パルス傾斜（ascending pulse flank）によって（または、下降パルス傾斜によって）のみ中継されている。
【０００６】
　ＤＤＲ−ＤＲＡＭ部品（ＤＤＲ−ＤＲＡＭとは二重データレートＤＲＡＭである）、またはその関連する次世代標準型「ＤＤＲ２」部品では、データは、対応するパルス（クロック）信号の下降傾斜のみならず、対応するパルス（クロック）信号の上昇傾斜によっても中継されている。
【０００７】
　これが意味するのは、ＤＤＲ−ＤＲＡＭ（および／またはＤＤＲ２−ＤＲＡＭ）において、データがより頻繁および／または高速に中継されていることであり、特に、ＳＤＲ−ＤＲＡＭの２倍の頻度および／または２倍の速度で中継されていることである。
【０００８】
　集積密度および機能性の上昇に伴い、ＲＡＭ（特にＤＲＡＭ部品）の設計は、ますます複雑になってきている。
【０００９】
　部品がこのように複雑化したため、設計のための構造化手法が必要となっていた。この構造化手法とはすなわち、「トップダウン」、「ボトムアップ」、または類似した従来の設計手法である。
【００１０】
　トップダウン手法では、例えば特定の部品の設計を、比較的高位の抽象化段階から始める。その後、当該設計を、よりいっそう低い抽象化段階において、段階的に精密化する（例えば、「シリコン集積の手引き（Introduction to Silicon Compilation）」においてD.Gajskiが提案した手順に基づき、読み取り（ＭＡ）（図４に記載）を、機能的な観点から見れば、「システム段階」から開始し、「アルゴリズム、レジスタ転送、および／または論理段階」を経て、「回路段階」などへ進行する。あるいは、構造的な観点から見れば、「ＣＰＵおよび／またはメモリ段階」から開始し、サブシステムモジュールゲート段階（sub-system module gate level）を経て、「トランジスタ段階」などへ進行する）。この精密化は、部品を製造するために必要なマスクデータ（mask data）が最終的に得られるまで行われる。
【００１１】
　このとき、各設計段階に対応する適切な試験および／またはシミュレーションを、各抽象化段階において行う。したがって、誤りのある場合には、設計結果を修正するか、または対応する設計工程を繰り返すか、あるいはこれらをいずれも行うかしなければならない。または、より高い段階から設計をやり直さなければならない。
【００１２】
　より高い集積密度やより向上した機能性が原因となって構成部品がいっそう複雑化するにもかかわらず、この手順によれば、設計された構成部品が誤りのないように動作することを、確実なものとすることができる。
【００１３】
　特定の部品が、設計中に「可変構成可能」に作成されている場合には、ＤＲＡＭ部品は、例えばよりいっそう複雑になる恐れがある。この「可変構成可能」とはすなわち、特定の部品が、ＳＤＲ−ＤＲＡＭ、ＤＤＲ−ＤＲＡＭ、またはＤＤＲ２−ＤＲＡＭ、および／または８または１６ビットデータ出力を有する部品、および／または特別な任意特性を有する部品あるいは有しない部品、すなわち電力節約モードを有する部品あるいは有しない部品などとして、任意に構成可能であることを言う。
【００１４】
　したがって、ＤＲＡＭ部品（すなわち、ＳＤＲ、ＤＤＲ、またはＤＤＲ２−ＤＲＡＭなどとして）の実際の構成は、ＤＲＡＭ部品を製造した後に、顧客の要望に応じて、いわゆる融着または接着によって行われる。
【００１５】
　このようにして、部品が出荷される直前に、顧客の要望を満たすことができる。すなわち、上述の融着または接着を使用することにより、注文に応じて部品を構成できる。
【００１６】
　同時に、最終的に組み込まれる構成には不要な（しかし、組み込まれない構成には必要である）回路構成が、部品をよりいっそう複雑にしている。
【００１７】
　本発明の目的は、半導体メモリ部品、特にＤＲＡＭ部品の設計のための新しいプロセスと、当該部品の製造のための新しいプロセスとを提供することにある。
【００１８】
　これら及びその他の目的は、主項目である請求項１および６により達成される。同様に、やはり主項目である請求項１６によっても達成される。
【００１９】
　本発明の他の優れた特徴は、従属請求項に挙げられている。
【００２０】
　本発明の基本思想によると、半導体メモリ部品、特にＤＲＡＭ部品の設計プロセスおよび製造プロセスは、半導体メモリ部品の第１構成において使用される、半導体メモリ部品のモジュールの第１レイアウト（layout）の設計と、半導体メモリ部品の第２構成において使用される、半導体メモリ部品モジュール用の第２レイアウトの設計と、半導体メモリ部品の特定構成に応じた、半導体メモリ部品の全体のレイアウトとしての第１レイアウトまたは第２レイアウトの使用とを含んだ形で提供される。
【００２１】
　特に優れた点は、半導体メモリ部品モジュール用の第１レイアウトおよび第２レイアウトの外側の大きさ、特に第１レイアウト、第２レイアウト、および必要ならば他のどのレイアウトの外側の大きさが、基本的に全て等しいことである。
【００２２】
　本発明の優れた実施形態は、半導体メモリ部品モジュール用の第１レイアウトおよび第２レイアウト、特に第１レイアウト、第２レイアウト、および他のどのレイアウトが全て、全体として、基本的にレイアウト中の同一場所に配置されている形態である。
【００２３】
　このようにして、一種の「ＤＲＡＭ部品アーキテクチャ設計部品一式」が提供される。これを利用することにより、ＤＲＡＭ部品は、特定手法において可変構成され得る。そのようにすることにより、関連する構成は、現在の技術でのように、いわゆる融着または接着の手段、あるいはマスク上の金属的な任意選択物（options）による手段によって、ＤＲＡＭ部品の製造後にのみ取り付けられるわけではなくなる。むしろ、関連する構成は、設計済みの特定のレイアウトおよび／またはレイアウトブロック（layout blocks）を、その都度必要な構成に応じて、レイアウト段階のときに（すなわち、ＤＲＡＭ部品の製造のために必要とされる、適切に構成されたマスクを書き込む直前に）使用すること、および他の構成用に設計済みのレイアウトおよび／またはレイアウトブロックを使用しないこと（および／または、異なる構成用に設計済みのレイアウトおよび／またはレイアウト設計ブロックを置き換えるような、必要な構成用に設計済みの特定のレイアウトおよび／またはレイアウトブロックを、その都度必要な構成に応じて使用すること）によって、取り付けられる。
【００２４】
　このように、ＤＲＡＭ部品の特定構成に関する顧客の具体的な要望を、ＤＲＡＭ部品の製造直前に、特に関連するマスクの書き込み直前に満たすことができる。
【００２５】
　本発明を、実施例と添付図とを使用して、以下により詳しく説明する。
【００２６】
　図１は、第１変化形に基づいて構成されている半導体メモリ部品の、主要構造の細部の概略図を示す。図２は、第２変化形に基づいて構成されている半導体メモリ部品の、主要構造の細部の概略図を示す。図３は、本発明の実施例に基づく、図１および図２に示す半導体メモリ部品の設計および製造において順次行われる工程の流れの概略図を示す。図４は、図１および図２に示す半導体メモリ部品を設計する間に経過する、可能な抽象化段階の概略図を示す。
【００２７】
　図１に、例えば、本発明の実施例に基づくプロセスを用いて設計された、または設計されている、半導体メモリ部品１および／または半導体メモリチップの概略図を示す。
【００２８】
　半導体メモリ部品１は、ＣＭＯＳ技術に基づき、例えば、ＲＡＭ部品（ＲＡＭとは、ランダムアクセスメモリおよび／または読出し書込み用メモリ（Read-Write Memory）である）、特にＤＲＡＭメモリ部品（ＤＲＡＭとは、ＣＭＯＳ技術を基にした動的ランダムアクセスメモリ、およびダイナミック読出し書込み用メモリ（Dynamic Read-Write Memory）である）であってもよい。
【００２９】
　ＤＲＡＭメモリ部品１は、特定のアドレスにデータを格納できる。対応するアドレスが、アドレス入力インターフェースユニット９および／またはアドレス入力パッド９ａ、９ｂ、９ｃ、９ｄに接続されているアドレス接続部により入力されると、ＤＲＡＭメモリ部品１は、このアドレスからデータを再び読み出すことができる。
【００３０】
　多数のデータ接続部２ａ、２ｂ、２ｃ、２ｄ、および／またはデータ入力／出力パッドが、データを入力および出力するために備えられている。ここには、例えば、データ入力／出力インターフェースユニットと接続されている１６個のデータ接続部２ａ、２ｂ、２ｃ、２ｄがある。
【００３１】
　対応する信号（すなわち、書き／読み信号）を、書き／読み選択接続部、および／またはパッド（ここに図示せず）に入力することにより、データの格納または読み出しを何時でも選択できる。
【００３２】
　半導体メモリ部品１に入力されたデータは、そこで対応する記憶セルに格納され、後に、この記憶セルから再び読み出される。
【００３３】
　各記憶セルは、電荷の形でその都度１ビットを格納する、適切に制御されている単一容量（すなわち、ＭＯＳＦＥＴのゲートソース容量）を含んでいる。
【００３４】
　特定数の記憶セルは、直角に、および／または正方行列に、および／または配列３ａ、３ｂ、３ｃ、３ｄのように、並べて配置されている。その結果、例えば、３２Ｍビット、６４Ｍビット、１２８Ｍビット、または、２５６Ｍビットを、記憶セルの数に応じた配列３ａ、３ｂ、３ｃ、３ｄなどに格納できる。
【００３５】
　図１にさらに示すように、半導体メモリ部品１は、ｋ個の記憶セル配列３ａ、３ｂ、３ｃ、３ｄ（ここでは、例えば、部品の表面上に均等に分布している、４つの対応して構築されている配列）を表している。その結果、相当する全メモリ容量、すなわち、１２８Ｍビット、２５６Ｍビット、５１２Ｍビット、または１０２４Ｍビット（または１Ｇビット）が、半導体メモリ部品１のために生成される。
【００３６】
　アドレス接続部９ａ、９ｂ、９ｃ、９ｄにおいて入力されるアドレスは、対応する数のビット（例えば、２）を含んでいる。これらのビットは、データの格納および／または読み出しの間に必要な、記憶セル配列３ａ、３ｂ、３ｃ、３ｄをアドレスするために機能する。
【００３７】
　配列３ａ、３ｂ、３ｃ、３ｄが出力するデータは、例えば、対応するセンスアンプ（ここには図示せず）を含むデータ書き／読み論理部によって読ま込まれる。そしてこのデータは、例えば、対応するマルチプレクサおよび／またはデマルチプレクサ、タイマー、レジスタなど（ここには図示せず）を含む、制御された論理部を介して、チップ内部データ経路６へ、および／または全配列３ａ、３ｂ、３ｃ、３ｄにより共通して使用されるデータバスへ中継される。データを配列３ａ、３ｂ、３ｃ、３ｄへ書き込むときには、逆のプロセスが同じように行われる。
【００３８】
　アドレス接続部９ａ、９ｂ、９ｃ、９ｄへ入力されたアドレスは、例えば、アドレス入力インターフェースユニット９およびデータ経路（または、他の付加的な別個のデータ経路）を介して、対応する配列３ａ、３ｂ、３ｃ、３ｄにおける関連アドレス論理部へ中継される。このデータは特に、列デコーダを含む列論理部５、および／または、例えば、行デコーダを含む行論理部７へ中継される。これにより、導入された要求アドレスに対応している１つあるいはそれ以上の記憶セルは、必要なときは何時でも確実にアドレスされる。
【００３９】
　図１にさらに示すように、ＤＲＡＭメモリ部品１は、１つ（または複数）の電圧供給設備４（例えば、適切な電圧供給回路を含むもの）に装着されている。この設備を介して、外部電圧源から制御された電圧が対応する部品に供給される。
【００４０】
　ＤＲＡＭメモリ部品１は、従来のＤＲＡＭメモリ部品、特に融着または接着により構成可能な従来のＤＲＡＭメモリ部品と、等しい構造である。
【００４１】
　図３は、本発明の実施例に基づいた、半導体メモリ部品、特に、図１（および／または図２）に記載のＤＲＡＭメモリ部品の設計および製造の間に、順次行われるプロセス工程の流れを概略的に表したものである。
【００４２】
　当該ＤＲＡＭメモリ部品は、以下にさらに解説されるように、特定手法において「可変構成可能」である。この「可変構成可能」とはすなわち、ＳＤＲ−ＤＲＡＭ、ＤＤＲ−ＤＲＡＭ、またはＤＤＲ２−ＤＲＡＭ、および／または８または１６データ出力を有するメモリ部品、および／または特別な任意特性を有する部品または有しない部品、すなわち電流節約モードを有する部品有しない部品として選択することにより構成可能であることをいう。この特定手法では、関連するＤＲＡＭメモリ部品（すなわちＳＤＲ、ＤＤＲ、またはＤＤＲ２−ＤＲＡＭなど）の構成は、現在の技術でのように、いわゆる融着または接着によって、あるいはマスク上の金属的な任意選択物によって、ＤＲＡＭメモリ部品の製造後に取り付けられるのではない。むしろ、この構成は、以下にさらに解説するように、設計済みの特別なレイアウトブロックを、その都度必要な構成に応じてレイアウト段階の時に（すなわち、対応して構成されたＤＲＡＭメモリ部品１の製造のために必要とされるマスクを書き込む直前に）使用すること、および他の構成用に設計済みのレイアウトブロックを使用しないこと（および／または、必要な構成とは異なる構成用に設計済みの特定のレイアウトブロックを、対応する必要な構成に応じて、必要な構成用に設計済みのレイアウトブロックに置き換えること）により、取り付けられるものである。
【００４３】
　このようにして、ＤＲＡＭメモリ部品１を製造する直前、特に関連するマスクが書き込まれる直前に、ＤＲＡＭメモリ部品１の必要な構成に関する、顧客の具体的な要望に対応することができる。
【００４４】
　図３に示すように、ＤＲＡＭメモリ部品１を製造する間に、第１工程Ｓ１において、まず、ＤＲＡＭメモリ部品１のどの特性が構成可能であるのがよいのかを、（上述のように）関連するマスクを書き込む直前までに決定する。さらに、どの特性を修正するのか、すなわち、どの特性が上記の手法では構成できない（現時点では顧客の実際の要望に該当してはいないが、将来において顧客の要望に該当することがある）のかを決定する。
【００４５】
　例えば、ＤＲＡＭメモリ部品１は、ＳＤＲ−ＤＲＡＭ、ＤＤＲ−ＤＲＡＭ、またはＤＤＲ２−ＤＲＡＭメモリ部品（任意選択物１、任意選択物２、任意選択物３）；および／または８または１６または３２ビットデータ出力を有するメモリ部品（任意選択物１’、任意選択物２’、任意選択物３’）；および／または低、中、または高データおよび／またはクロックパルス率を有するメモリ部品（任意選択物１’’、任意選択物２’’、任意選択物３’’）；および／または型１、型２、型３に基づく電圧供給を有するメモリ部品（任意選択物１’’’、任意選択物２’’’、任意選択物３’’’）；および／または特別な任意の特性（すなわち、電流節約モード）を備えているか備えていないメモリ部品（任意選択物１’’’’、任意選択物２’’’’、任意選択物３’’’’）などとして構成可能であることが好ましい。
【００４６】
　次に、図３から分かるように、後続の工程（工程Ｓ２）の間、すなわち、図４に示す半導体部品設計の抽象化段階の比較的高位および／または中位の抽象化段階（すなわち、機能性の観点から見れば、システム、アルゴリズム、レジスタ転送および／または論理段階であり、および／または、構造的観点から見れば、すなわち、サブシステムおよび／またはモジュール段階である）において、設計されるＤＲＡＭメモリ部品１は、相互に別々に設計される個々の要素に細分化される。個々の要素とはすなわち、例えば、図１に記載のデータ読み込み／読み出し論理部のみならず、配列３ａ、３ｂ、３ｃ、３ｄ、データ入力／出力インターフェースユニット２、行論理部５、列論理部７、データ経路６、アドレス入力インターフェースユニット９、１つあるいはそれ以上の電圧供給設備４などである。
【００４７】
　後続の工程（工程Ｓ３）の間に、上記のどの要素が構成に依存するのか、あるいは依存しないのかが、決定される。構成に依存するとはすなわち、上記のどの要素が、全ての可能な構成のうちのいずれか、またはいくつか（すなわち、任意選択物１および任意選択物１’、任意選択物１および任意選択物２’、任意選択物２および任意選択物１’などといった、上記の任意選択物の様々な可能な組み合わせ）に当てはまるように、その都度個別にレイアウトされて設計されなければならないのか、と言うことである。また、構成に依存しないとはすなわち、全ての可能な構成、または考えられる任意の組み合わせのために、等しく配置して設計できることを意味している。
【００４８】
　このプロセスの際、すなわち準備工程Ｓ２の間に、要素の分割（および、適切な場合には、別々に設計するサブ要素の分割）を、以下のように行う必要がある。すなわち、構成依存性の要素（および／または、設計するには複雑な要素および／または比較的「大きな」要素）および／またはサブ要素を、出来るだけ少数にし、そして、構成に依存しない要素（および／または設計するには複雑な要素、および／または比較的「大きな」要素、および／またはサブ要素）を、出来るだけ多数にするようにする。こうすることにより、ＤＲＡＭメモリ部品１を設計するために必要とされる全投入経費を、小額に維持することができる。
【００４９】
　次に、構成に依存していない要素および／またはサブ要素（すなわち、ここでは、図１に示す配列３ａ、３ｂ、３ｃ、３ｄ、または、行論理部５および／または列論理部７など）について、当該要素および／またはサブ要素を、レイアウト段階にまで精密に設計する（工程Ｓ４）。
【００５０】
　言い換えれば、一般的に可能性のある全ての構成に対して有効なレイアウト設計を、関連する要素および／またはサブ要素に対して利用可能とする。ここでいうレイアウトとはすなわち、図１では、配列３ａ、３ｂ、３ｃ、３ｄに対して一般的に有効な単一の配列レイアウト３（および／または、対応する配列レイアウトブロック３）であり、または、例えば、行論理部５および／または列論理部７などのための一般的に有効な行および／または列論理レイアウト（および／または対応する列および／または行論理レイアウトブロック）である。
【００５１】
　このため、従来の設計プロセス、すなわち「トップダウン」、「ボトムアップ」、または他の最新の手法が使用される。例えば、対応する要素および／またはサブ要素の設計は、認識されたやり方では、比較的高位の抽象化段階から始める。その後、当該設計は、抽象度がより低い段階へ精密化される。これはすなわち、図４に示すように、機能的な観点から見れば、サブシステムおよび／またはアルゴリズム段階から開始して、レジスタ転送および／または論理段階を経て「回路」段階などへ進行し、および／または、構造的な観点から見れば、サブシステムまたはモジュール段階から開始して、ゲート段階を経て「トランジスタ段階」などへ進行する、ということである。この精密化は、対応する要素および／またはサブ要素、特に関連するマスクデータ、を製造するために必要とされる正確な物理的レイアウトデータが、最終的に利用できるようになるまで行われる。
【００５２】
　ここで、（各抽象度における）適切な試験および／またはシミュレーションが、各設計工程の後に行われる。誤りのある場合には、設計結果を修正するか、特定の設計工程を繰り返すか、あるいはこれらをいずれも実行しなければならない。または、設計をより高い段階からやり直さなければならない。
【００５３】
　標準ＣＡＤソフトウエアを、設計および／または試験およびシミュレーション、すなわちＶＨＤＬまたはＶｅｒｉｌｏｇ、ＳＰＩＣＥなどのために使用できる。
【００５４】
　これに対して、そして上記構成に依存していない要素および／またはサブ要素とは異なり、特定構成（すなわち、ここでは、図１に示す、データ入力／出力インターフェースユニット２、データ経路６、アドレス入力／出力インターフェースユニット９、１つあるいはそれ以上の電圧供給設備４など）に応じて異なるように構成する必要のある全ての要素および／またはサブ要素のために、対応する要素および／またはサブ要素は、可能性のある各構成のために、個別に詳細すなわち繰り返し詳細に設計される。言い換えれば、特別な各要素および／またはサブ要素のために、（その特定のＤＲＡＭメモリ部品構成のためとは別に）いくつかの専用レイアウト設計が利用可能となる。すなわち、図１によると、データ入力／出力インターフェースユニット２のためには、３つの異なるデータ入力／出力インターフェースユニットレイアウト２’、２’’、２’’’（および／または対応するデータ入力／出力インターフェースユニットレイアウトブロック２’、２’’、２’’’）が、対応する異なる構成に専用のものであり、電圧供給設備４のためには、異なる電圧供給設備レイアウト４’、４’’、４’’’（および／または対応する電圧供給設備レイアウトブロック４’、４’’、４’’’）が、同じく異なる構成に割り当てられており、アドレス入力／出力インターフェースユニット９のためには、３つの異なるアドレス入力／出力インターフェースユニットレイアウト９’、９’’、９’’’（および／または対応するアドレス入力／出力インターフェースユニットレイアウトブロック９’、９’’、９’’’）等が、対応する異なる構成に割り当てられている（工程Ｓ５）。
【００５５】
　同時に、上記のように、従来の設計プロセス、すなわち、「トップダウン」、「ボトムアップ」、または他の最新の手順を使用する。例えば、認識されたやり方では、比較的高位の抽象化段階から、対応する要素および／またはサブ要素の設計を始める。その後、当該設計を、より抽象度の低い段階において、さらに精密化する。この精密化はすなわち、図４に示すように、機能的な観点から見れば、サブシステムおよび／またはアルゴリズム段階から始まり、レジスタ転送および／または論理段階を経て「回路」段階などへ進行し、および／または、構造的な観点から見れば、サブシステムまたはモジュール段階から始まり、ゲート段階を経て「トランジスタ段階」などへ進行する、と言うように行われる。また、この精密化は、正確な物理的レイアウトデータ、特に対応する要素および／またはサブ要素を製造するために必要とされる関連マスクデータが、最終的に利用可能になるまで行われる。
【００５６】
　このプロセスの際、上述のように、適切な試験および／またはシミュレーションを、各設計工程の後に（各抽象度において）行う。誤りのある場合には、設計結果を修正するか、特定の設計工程を繰り返すか、あるいはこれらをいずれも行う必要がある。または、設計をより高い段階からやり直する必要がある。
【００５７】
　上記工程Ｓ２の間に、図１および図２に記載するように、（要素および／またはサブ要素が対応するように設計されている特定構成とは無関係の）各要素および／またはサブ要素は、場所およびサイズに関して、ＤＲＡＭメモリ部品上の所定の特定領域に対して、常に専用となっている（この場合、対応要素および／またはサブ要素のインターフェース機能は、他の要素および／またはサブ要素に関連する上記設計プロセスの間、すなわち上記工程Ｓ２の間にも、厳密に定義されてＤＲＡＭメモリ部品に準拠されなければならない）。
【００５８】
　特定の顧客が実際に必要な構成に基づいて、全レイアウト設計データが利用可能となる（図３の工程６による）。
【００５９】
　このため、全ての構成に対して等しい構成不特定なレイアウトブロック３の全てが使用されるのみならず、何時でも必要とされる構成に応じて、対応する構成に応じたレイアウトブロック（すなわち、図１に示す構成のためには、第１データ入力／出力インターフェースユニットレイアウトブロック２’、第１電圧供給設備レイアウトブロック４’、第１アドレス入力インターフェースユニットレイアウトブロック９’など、そして、図２に示す構成のためには、第２データ入力／出力インターフェースユニットレイアウトブロック２’’、第３電圧供給設備レイアウトブロック４’’’、第２アドレス入力インターフェースユニットレイアウトブロック９’’など）が使用される。
【００６０】
　このようにして組み立てられた全レイアウトを使用して（および／またはこのようにして組み立てられた全レイアウトおよび／またはマスクデータに基づいて）、対応するマスクが書き込まれる。このマスクに、対応するように構成されているＤＲＡＭメモリ部品１が、次に製造される。
【００６１】
　このようにして、ＤＲＡＭメモリ部品１の必要な構成についての顧客の特別な要望を、ＤＲＡＭメモリ部品１を製造する直前、特に対応するマスクを書き込む直前までに満たすことができる。
【００６２】
　上記の各レイアウトブロックのそれぞれは、常に、単一構成において使用されるので、ＤＲＡＭメモリ部品１は、融着または接着により構成される従来のＤＲＡＭメモリ部品よりも、全体的に複雑さが軽減している。
【００６３】
　他の実施例では、上記要素および／またはサブ要素用の上記レイアウトおよび／または上記レイアウトブロック２’，２’’，２’’’，４’，４’’，４’’’，９’，９’’，９’’’，３の１つあるいはそれ以上を、（類似して、または異なって構築化されている）図１および図２に記載のＤＲＡＭメモリ部品１，２とは異なるほかの半導体メモリ部品、特にＤＲＡＭメモリ部品（例えば、上記構成に依存したレイアウトブロックの１つあるいはそれ以上、および／または、上記構成に依存したレイアウトブロックの１つあるいはそれ以上、例えば、構成に応じた特定の要素および／またはサブ要素用のレイアウト、および／またはレイアウトブロックのただ１つ、またはそれ以上など）を設計するために、後に再び使用できる。
【００６４】
　したがって、上記のより一層の半導体メモリ部品および／またはより一層のＤＲＡＭメモリ部品のための全レイアウト設計データが、上述のように、例えば、再利用されたレイアウトブロック、または再利用されて再設計されたレイアウトブロックに基づいて、（必要ならば、顧客の要望による特定構成に応じて）利用できるようになる。
【００６５】
　このようにして、上記のより一層の半導体メモリ部品および／またはより一層のＤＲＡＭメモリ部品を、従来の半導体メモリ部品および／またはＤＲＡＭメモリ部品よりも、より迅速かつ少額の投入経費で設計できる。
【００６６】
　なお、本発明で言う「構成（第１構成、第２構成、第３構成）」とは、半導体メモリ部品（１）の物理的な構成を意味している。また、第１構成、第２構成、第３構成は、互いに物理的に異なる構成である。すなわち、本発明では、半導体メモリ部品（１）の構成を、第１構成、第２構成、または第３構成などの中から、製造段階でいずれか１つの特定構成に出来るように、あらかじめこれらの構成のモジュールに対応するレイアウト（第１レイアウト、第２レイアウト、または第３レイアウトなど）を設計しておく。また、本発明では、必要に応じて、さらに異なる構成（第４構成、第５構成など）の半導体メモリ部品（１）のモジュール（２）のレイアウト（第４レイアウト、第５レイアウトなど）を設計しても良い。
【００６７】
　また、本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、上述した技術的手段を適宜組み合わせて得られる実施形態についても、本発明の技術的範囲に含まれる。
【００６８】
　例えば、本発明は、半導体メモリ部品（１）の設計プロセスであって、半導体メモリ部品（１）の第１構成に使用される、半導体メモリ部品（１）のモジュール（２）の第１レイアウト（２’）を設計する工程と、半導体記憶部品（１）の第２構成に使用される、半導体メモリ部品（１）のモジュール（２）の第２レイアウト（２’’）を設計する工程と、半導体メモリ部品（１）の特定構成に応じて、半導体メモリ部品（１）の全体レイアウトとして上記第１レイアウト（２’）または上記第２レイアウト（２’’）を使用する工程とを含むプロセス、のように構成することも可能である。
【００６９】
　また、本発明では、半導体メモリ部品（１）のモジュール（２）の第１および第２レイアウトの外側の大きさが基本的に全て等しいことが好ましい。さらに、モジュール（２）のレイアウトとして第１、第２、および第３レイアウトを設計する場合には、これらのレイアウトの外側の大きさが基本的に全て等しいことがさらに好ましい。
【００７０】
　また、本発明は、第１および第２レイアウト、または第１、第２、および第３レイアウト（２’、２’’、２’’’）、および／またはさらに別のレイアウト（３）、および／または付加的なレイアウト（４’、４’’、４’’’；９’、９’’、９’’’）が、半導体メモリ部品（１）に使用することに適しているプロセスであることが好ましい。このとき、これらのレイアウトを組み合わせて使用することがさらに好ましい。また、半導体メモリ部品（１）は、ＲＡＭまたはＤＲＡＭであることがさらに好ましい。
【００７１】
　また、本発明では、半導体メモリ部品（１）のモジュール（２）のレイアウトの設計は、比較的高位および／または中位の半導体部品設計抽象化段階に割り当てられていることが好ましい。このとき、半導体部品設計抽象化段階は、サブシステム、アルゴリズム、レジスタ転送、論理部、およびモジュール段階の少なくともいずれかであることがさらに好ましい。
【００７２】
　また、本発明では、半導体メモリ部品（１）のモジュール（２）のレイアウト設計は、最高位の半導体部品設計抽象化段階に割り当てられていないことが好ましく、システムおよび／またはＣＰＵ／メモリ段階に割り当てられていないことがさらに好ましい。
【００７３】
　また、本発明は、半導体メモリ部品（１）の製造プロセスであって、半導体メモリ部品（１）の第１構成において使用される、半導体メモリ部品（１）のモジュール（２）の第１レイアウト（２’）を設計する工程と、半導体メモリ部品（１）の第２構成のために使用される、半導体メモリ部品（１）のモジュール（２）の第２レイアウト（２’’）を設計する工程と、半導体メモリ部品（１）の特定構成に応じて、半導体メモリ部品（１）の全体のレイアウトとして第１レイアウト（２’）または第２レイアウト（２’’）を使用する工程とを含むプロセスとして構成することも可能である。
【図面の簡単な説明】
【００７４】
【図１】第１変化形に基づいて構成されている半導体メモリ部品の主要構造の細部の概略図である。
【図２】第２変化形に基づいて構成されている半導体メモリ部品の、主要構造の細部の概略図である。
【図３】本発明の実施例に基づいた、図１および図２に示す半導体メモリ部品の設計および製造において、順次行われる工程の流れの概略図である。
【図４】図１および図２に示す半導体メモリ部品を設計する間に経過する、可能性のある抽象化段階の概略図である。
【符号の説明】
【００７５】
　　１　　半導体メモリ部品
　　２　　データ入力／出力インターフェースユニット
　　２’、２’’、２’’’　　データ入力／出力インターフェースユニットレイアウト
　　２ａ、２ｂ、２ｃ、２ｄ　　データ接続部
　　３　　配列レイアウト
　　３ａ、３ｂ、３ｃ、３ｄ　　記憶セル配列
　　４　　電圧供給設備
　　４’、４’’、４’’’　　電圧供給設備レイアウト
　　５　　行論理部
　　６　　データ経路
　　７　　列論理部
　　９　　アドレス入力インターフェースユニット
　　９’、９’’、９’’’　　アドレス入力インターフェースユニットレイアウト
　　９ａ、９ｂ、９ｃ、９ｄ　　アドレス入力パッド
【図１】
2004140349.tif 000003
【図２】
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【図３】
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【図４】
2004140349.tif 000006