(57)【要約】【課題】静電耐圧を向上可能な半導体モジュールを提供する。【解決手段】半導体モジュールは、対向する第１、第２主面を有する支持基板を含む。第１主面の上方には、半導体チップが配設される。支持基板と半導体チップとの間の第１主面上には、半導体チップと接続された配線パターンが配設される。第２主面上には、支持基板を貫通して形成された配線層を介して配線パターンと接続された接続端子が配設される。平面において半導体チップ下の第１主面上には、配線パターンと同一の高さを有し、配線パターン及び半導体チップと非接続とされた導電膜が配設される。導電膜に蓄積された静電気の放電経路を形成するための接続導電層が、支持基板を貫通して形成され、導電膜と接続される。接続導電層と接続され、接続端子と非接続とされた、静電気を放電するための放電端子が第２主面上に配設される。第１主面と半導体チップとは、絶縁性の封止部材により覆われる。【選択図】　　図１
2004047807.tif 000002
【特許請求の範囲】
【請求項１】
第１主面と、前記第１主面と対向する第２主面と、を具備する絶縁性の支持基板と、
前記第１主面の上方に配設された半導体チップと、
前記支持基板と前記半導体チップとの間の前記第１主面上に配設され、且つ前記半導体チップと電気的に接続された、配線パターンと、
前記第２主面上に配設され、且つ前記支持基板を貫通して形成された配線層を介して前記配線パターンと接続された、接続端子と、
前記半導体チップの下の前記第１主面上に配設され、且つ前記配線パターン及び前記半導体チップと電気的に非接続とされた、導電膜と、
前記支持基板を貫通して形成され、且つ前記導電膜と接続された、前記導電膜に蓄積された静電気の放電経路を形成するための接続導電層と、
前記第２主面上に配設され、且つ前記接続導電層と接続され、且つ前記接続端子と非接続とされた、放電端子と、
前記第１主面と前記半導体チップとを覆う絶縁性の封止部材と、
を具備することを特徴とする半導体モジュール。
【請求項２】
前記導電膜及び前記配線パターンは、実質的に同一の材料からなることを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記導電膜及び前記配線パターンは、実質的に同一の構造を有することを特徴とする請求項１または２に記載の半導体モジュール。
【請求項４】
前記接続端子及び前記放電端子は、前記第２主面上に配設された平面部分と、前記平面部分上に配設された球状部分と、をそれぞれ具備することを特徴とする請求項１乃至３のいずれかに記載の半導体モジュール。
【請求項５】
前記導電膜は、前記導電膜及び前記配線パターンにより前記第１主面が実質的に均一の密度で覆われるようにそれぞれ配設され、
前記接続端子及び前記放電端子の前記平面部分は、前記平面部分により前記第２主面が実質的に均一の密度で覆われるようにそれぞれ配設される
ことを特徴とする請求項１乃至４のいずれかに記載の半導体モジュール。
【請求項６】
前記平面部分は、前記導電膜及び前記配線パターンと実質的に同一の材料からなるとともに実質的に同一の高さを有することを特徴とする請求項５に記載の半導体モジュール。
【請求項７】
第１主面と、前記第１主面と対向する第２主面と、を具備する絶縁性の支持基板と、
前記第１主面の上方に配設された半導体チップと、
前記支持基板と前記半導体チップとの間の前記第１主面上に配設され、且つ前記半導体チップと電気的に接続された、配線パターンと、
前記半導体チップの下の前記第１主面上に配設され、且つ前記配線パターンと接続とされた、導電膜と、
前記支持基板を貫通して形成され、且つ前記配線パターンと接続された、前記導電膜に蓄積された静電気の放電経路及び前記配線パターンとの信号伝達経路を形成するための接続導電層と、
前記第２主面上に配設され、且つ前記支持基板を貫通して形成された配線層を介して前記配線パターンと接続された、前記静電気の放電及び信号伝達のための接続端子と、
前記第１主面と前記半導体チップとを覆う絶縁性の封止部材と、
を具備することを特徴とする半導体モジュール。
【請求項８】
第１主面と、前記第１主面と対向する第２主面と、を具備する絶縁性の支持基板と、
前記第１主面の上方に配設され、電極パッドを有する、半導体チップと、
前記支持基板と前記半導体チップとの間の前記第１主面上に配設され、且つ前記電極パッドと電気的に接続された、配線パターンと、
前記半導体チップの下の前記第１主面上に配設され、且つ前記配線パターンと電気的に非接続とされた、導電膜と、
前記導電膜と前記電極パッドとを接続し、且つ前記導電膜に蓄積された静電気を放電するための放電経路を形成する、第１接続導電体と、
前記支持基板を貫通して形成され、且つ前記配線パターンと接続された、且つ前記導電膜に蓄積された静電気の放電経路及び前記配線パターンとの信号の伝達経路を形成する、第２接続導電体と、
前記第２主面上に配設され、且つ前記支持基板を貫通して形成された配線層を介して前記配線パターンと接続された、前記静電気の放電及び前記信号の伝達のための接続端子と、
前記第１主面と前記半導体チップとを覆う絶縁性の封止部材と、
を具備することを特徴とする半導体モジュール。
【請求項９】
前記導電膜及び前記配線パターンは、実質的に同一の材料からなることを特徴とする請求項７または８に記載の半導体モジュール。
【請求項１０】
前記導電膜及び前記配線パターンは、実質的に同一の構造を有することを特徴とする請求項７乃至９のいずれかに記載の半導体モジュール。
【請求項１１】
前記接続端子は、前記第２主面上に配設された平面部分と、前記平面部分上に配設された球状部分と、を具備することを特徴とする請求項７乃至１０のいずれかに記載の半導体モジュール。
【請求項１２】
前記導電膜は、前記導電膜及び前記配線パターンにより前記第１主面が実質的に均一の密度で覆われるようにそれぞれ配設され、
前記接続端子の前記平面部分は、前記平面部分により前記第２主面が実質的に均一の密度で覆われるようにそれぞれ配設される
ことを特徴とする請求項７乃至１１のいずれかに記載の半導体モジュール。
【請求項１３】
前記平面部分は、前記導電膜及び前記配線パターンと実質的に同一の材料からなるとともに実質的に同一の高さを有することを特徴とする請求項１２に記載の半導体モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表面実装型パッケージの半導体モジュールに関し、特に、半導体モジュールのインターポーザに関する。
【０００２】
【従来の技術】
基板等の上に半導体チップを配置して、この半導体チップを樹脂等により封止する半導体モジュールが知られている。基板上には配線パターンが設けられ、半導体チップと配線パターンが直接、または配線等を介して接続される。半導体モジュールの底面には、外部接続端子が設けられる。半導体モジュールは、例えば実装基板等の上に配置され、実装基板の配線パターン等と、外部接続端子を介して電気的に接続される。この外部接続端子の配置として、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）等が知られている。
【０００３】
図７は、従来の半導体モジュール５１を概略的に示す断面図である。図７に示すように、インターポーザ５２上に半導体チップ５３が設けられる。インターポーザ５２と半導体チップ５３とはワイヤ５４により接続される。
【０００４】
インターポーザ５２を構成する基板６１の表面及び裏面上には、配線パターン６２、６３がそれぞれ形成される。基板６１の表面及び裏面の配線パターン６２、６３が設けられていない領域には、ダミーパターン７１、７２が設けられる。典型的には、ダミーパターン７１、７２は、半導体チップ５３が配置される位置に対応した位置に設けられる。ダミーパターン７１、７２を設けることにより、基板６１の反りを防止することができる。ダミーパターン７１及び７２は、配線パターン６２及び６３とそれぞれ独立して形成されている。すなわち、これら配線パターン６２及び６３と電気的に非接続とされている。参照符号６４はスルーホールであり、６５は外部接続端子であり、５５はインターポーザ５２の表面を封止する封止部材５５である。上記構成の半導体モジュール５１は、例えば実装基板等に実装されて使用される。
【０００５】
【発明が解決しようとする課題】
ところで、上記したようにダミーパターン７１、７２は、配線パターン６２、６３と非接続とされている。すなわち、ダミーパターン７１、７２は電気的に浮動状態となっている。この結果、ダミーパターン７１と半導体チップ５３との間で、静電容量が形成される。
【０００６】
このような構成の半導体モジュール５１を運搬等する際に、半導体モジュール５１に静電気が発生する。この静電気により、ダミーパターン７１に電荷（例えば正電荷）が蓄積される。この結果、平常時は電気的に平衡状態を保っている半導体チップ５３の底面に、ダミーパターン７１に蓄積された電荷により電荷（例えば負電荷）が誘引される。このため、半導体チップ５３の底面に電荷が集中する。
【０００７】
半導体モジュール５１が実装基板等に実装される際、外部接続端子６５は実装基板の配線等に接続される。この結果、半導体チップ５３、ワイヤ５４、配線パターン６２、６３、スルーホール６４等を介して電流経路が形成される。ところが、半導体チップ５３の一部に電荷が集中した状態で、電流経路が形成されると、集中した電荷が、半導体チップ５３内の回路に一挙に流れ込む場合がある。これにより発生した大きな電流が、回路の一部を流れた際に、その部分を破壊してしまう。
【０００８】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、静電耐圧を向上可能な半導体モジュールを提供しようとするものである。
【０００９】
【課題を解決するための手段】
本発明は、上記課題を解決するために以下に示す手段を用いている。
【００１０】
本発明の第１の視点による半導体モジュールは、第１主面と、前記第１主面と対向する第２主面と、を具備する絶縁性の支持基板と、前記第１主面の上方に配設された半導体チップと、前記支持基板と前記半導体チップとの間の前記第１主面上に配設され、且つ前記半導体チップと電気的に接続された、配線パターンと、前記第２主面上に配設され、且つ前記支持基板を貫通して形成された配線層を介して前記配線パターンと接続された、接続端子と、前記半導体チップの下の前記第１主面上に配設され、且つ前記配線パターン及び前記半導体チップと電気的に非接続とされた、導電膜と、前記支持基板を貫通して形成され、且つ前記導電膜と接続された、前記導電膜に蓄積された静電気の放電経路を形成するための接続導電層と、前記第２主面上に配設され、且つ前記接続導電層と接続され、且つ前記接続端子と非接続とされた、前記第１主面と前記半導体チップとを覆う絶縁性の封止部材と、を具備することを特徴とする。
【００１１】
本発明の第２の視点による半導体モジュールは、第１主面と、前記第１主面と対向する第２主面と、を具備する絶縁性の支持基板と、前記第１主面の上方に配設された半導体チップと、前記支持基板と前記半導体チップとの間の前記第１主面上に配設され、且つ前記半導体チップと電気的に接続された、配線パターンと、前記半導体チップの下の前記第１主面上に配設され、且つ前記配線パターンと接続とされた、導電膜と、前記支持基板を貫通して形成され、且つ前記配線パターンと接続された、前記導電膜に蓄積された静電気の放電経路及び前記配線パターンとの信号伝達経路を形成するための接続導電層と、前記第２主面上に配設され、且つ前記支持基板を貫通して形成された配線層を介して前記配線パターンと接続された、前記静電気の放電及び信号伝達のための接続端子と、前記第１主面と前記半導体チップとを覆う絶縁性の封止部材と、を具備することを特徴とする。
【００１２】
本発明の第３の視点による半導体モジュールは、第１主面と、前記第１主面と対向する第２主面と、を具備する絶縁性の支持基板と、前記第１主面の上方に配設され、電極パッドを有する、半導体チップと、前記支持基板と前記半導体チップとの間の前記第１主面上に配設され、且つ前記半導体電極パッドと電気的に接続された、配線パターンと、前記半導体チップの下の前記第１主面上に配設され、且つ前記配線パターンと電気的に非接続とされた、導電膜と、前記導電膜と前記電極パッドとを接続し、且つ前記導電膜に蓄積された静電気を放電するための放電経路を形成する、第１接続導電体と、前記支持基板を貫通して形成され、且つ前記配線パターンと接続された、且つ前記導電膜に蓄積された静電気の放電経路及び前記配線パターンとの信号の伝達経路を形成する、第２接続導電体と、前記第２主面上に配設され、且つ前記支持基板を貫通して形成された配線層を介して前記配線パターンと接続された、前記静電気の放電及び前記信号の伝達のための接続端子と、前記第１主面と前記半導体チップとを覆う絶縁性の封止部材と、を具備することを特徴とする。
【００１３】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１４】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１５】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体モジュールを概略的に示す断面図である。図１に示すように、半導体モジュール１は、インターポーザ２、半導体チップ３、ワイヤ４、封止部材５を有する。半導体チップ３は、インターポーザ２上に設けられ、典型的にはインターポーザ２の略中央に設けられる。半導体チップ３とインターポーザ２はワイヤ４により接続される。封止部材５は、インターポーザ２の表面（図１において上面、以下同じ）を封止する。
【００１６】
インターポーザ２は、例えばＢＴレジン等の材料により構成される基板１１を有する。基板１１の表面及び裏面（図１において下面、以下同じ）上には、配線パターン１２、１３がそれぞれ形成される。配線パターン１２、１３は、例えば銅により構成することができる。配線パターン１２、１３は、例えばシート状の銅を基板１１上に配置し、所定のパターンを有するように公知の方法によりパターニングすることにより形成することができる。
【００１７】
配線パターン１２は、少なくとも半導体チップ３から露出される領域を有するように設けられる。典型的には、基板１１において、略中央に設けられた半導体チップ３の周囲に設けられる。また、配線パターン１３は、例えば配線パターン１２の位置に対応する位置に設けられる。典型的には、配線パターン１２と同様に基板１１の周囲に設けられる。配線パターン１２は、ワイヤ４により半導体チップ３の電極パッド６に接続されている。
【００１８】
基板１１は、スルーホール１４を有する。スルーホール１４は、基板１１の表面と裏面とを貫通して設けられた孔に、導電材料を埋め込むことにより形成される。スルーホール２２により、配線パターン１２、１３が相互に接続される。
【００１９】
裏面の配線パターン１３上には、例えばバンプ等の外部接続端子１５が設けられる。配線パターン１３が外部接続端子１５の一部であると捉えることもできる。外部接続端子１５は、例えば基板１１の平面において、周囲に設けられる。または、図１に示すように周囲に２列とすることもでき、所望により３列以上とすることも可能である。
【００２０】
基板１１の表面及び裏面の配線パターン１２、１３が設けられていない領域には、ダミーパターン２１、２２が設けられる。このダミーパターン２１、２２は、配線パターン１２、１３と同じ材料により構成され、配線パターン１２、１３と実質的に同一の高さを有する。
【００２１】
ダミーパターン２１、２２は、半導体チップ３が配置される位置に対応した位置に設けられる。すなわち、配線パターン１２、１３が設けられていない領域が、配線パターン１２、１３の設けられた領域と同様の密度を有するように適宜設けられる。換言すれば、配線パターン１２及び１３と、ダミーパターン２１及び２２とにより、基板１１の表面及び裏面が実質的に均一に覆われる。このような構成とすることにより、例えば配線パターン１２、１３と基板１１との応力差により発生する反りを防止できる。
【００２２】
配線パターン１２、ダミーパターン２１の配置の一例を図２に示す。図２は、インターポーザ２を上面から見た平面図である。図２に示すように、ダミーパターン２１を例えば基板１１の略中心から放射状に設けることにより、より効果的に基板１１の反りを防止することができる。基板１１の裏面についても同様である。
【００２３】
ダミーパターン２１及び２２は、配線パターン１２及び１３と独立して形成されている。すなわち、これら配線パターン１２及び１３と電気的に非接続とされている。
【００２４】
ダミーパターン２１、２２はそれぞれ配線パターン１２、１３と同一の工程により形成することができる。すなわち、例えば、基板１１上にシート状の銅等を配置し、配線パターン１２、１３をパターニングする工程において、同時に形成される。ダミーパターン２１、２２は、スルーホール２３により相互に接続される。このスルーホール２３はスルーホール１４と同様の構成である。
【００２５】
配線パターン１２、１３、及びダミーパターン２１、２２のうち、ワイヤ４及び外部接続端子１５が設けられていない部分は、ソルダレジスト２４により覆われている。半導体チップ３は、マウント樹脂２５を介してインターポーザ２上に配置される。基板１１の表面上の全面は、モールド樹脂（封止部材）５により封止される。これにより、半導体チップ３、配線パターン１２、ワイヤ４が、外部より遮断される。したがって、半導体チップ３の欠け、配線パターン１２及びワイヤ４の剥離等を防止できる。
【００２６】
上記構成の半導体モジュール１は、典型的には実装基板等に実装されて使用される。この実装に先立ち、例えばダミーパターン２２にプローブ等を接触させる。これにより、ダミーパターン２１に蓄積されていた静電気（例として正電荷）が、このプローブを介して放電される。したがって、ダミーパターン２１は電気的に中和される。この結果、半導体チップ３のダミーパターン２１近傍に集中していた電荷（この例においては負電荷）が半導体チップ３の全体に分散し、電気的に平衡状態となる。
【００２７】
または、図３に示すように、ダミーパターン２２上にも外部接続端子１６を設けることもできる。こうすることによって、半導体モジュールを実装基板に実装すると同時に、この外部接続端子１６から、ダミーパターン２１に蓄積された電荷を放電することができる。なお、外部接続端子１６を所定の１箇所に設けることができる。こうすることにより、外部接続端子１６を、半導体モジュールを実装基板に実装する際の上下左右を判別する指針として用いることができる。
【００２８】
本発明の第１実施形態によれば、ダミーパターン２１、２２とが、スルーホール１４により電気的に接続されている。このため、ダミーパターン２１に蓄積された電荷を半導体モジュール１の外部へ放電することができる。このため、半導体チップ３の一部に集中した電荷を、半導体チップ３内で分散させることができる。したがって、半導体チップ３内の回路の一部に大きな電流が集中して流れることを防止できる。よって、半導体チップ３内の回路が破壊されることを回避できる。
【００２９】
（第２実施形態）
第１実施形態では、基板１１の反りに対する施策として、配線パターン１２、１３とは別個にダミーパターン２１、２２を設けた。これに対し、第２実施形態では、配線パターンとダミーパターンとが共通とされている。
【００３０】
図４は、本発明の第２実施形態に係る半導体モジュールを概略的に示す断面図である。図４に示すように、第２実施形態に係る半導体モジュール３１は、配線パターン３２、３３を有する。配線パターン３２、３３は、半導体チップ３の下まで延在している。こうすることによって、配線パターンの第２部分３２ｂが、第１実施形態におけるダミーパターンとして機能する。ここで、配線パターンの第２部分３２ｂとは、配線パターン３２のうちの半導体チップ３の下の部分である。また、配線パターンの第１部分３２ａは、配線パターン３２のうちの第１部分以外の部分である。その他の構成については、第１実施形態と同様である。
【００３１】
または、図２に示す平面図において、ダミーパターン２１と配線パターン１２とが導電材料により接続されていると捉えることもできる。この場合、ダミーパターン２１と配線パターン１２とを接続する導電材料は、ダミーパターン２１と配線パターン１２と同一の材料とすることができる。
【００３２】
第２実施形態に係る半導体モジュール３１において、第１実施形態の説明において記載したように摩擦等により配線パターンの第２部分３２ｂに静電気が蓄積する。そして、半導体モジュール３１を実装基板等に実装するに先立ち、例えば外部接続端子１５ａにプローブ等を接触させる。こうすることによって、第２部分３２ａに蓄積された静電気が、第１部分３２ａ、スルーホール１４、配線パターン３３、外部接続端子１５ａを介して外部に放電される。
【００３３】
第２実施形態によれば、ダミーパターンは配線パターンと３２と共通とされている。こうすることによって、第２部分３２ｂに蓄積された静電気を、第１部分３２ａ、スルーホール１４、配線パターン３３、外部接続端子１５ａを介して外部に放電することができる。したがって、第１実施形態と同様の効果を得られる。（第３実施形態）
図５は、本発明の第３実施形態に係る半導体モジュールを概略的に示す断面図である。図５に示すように、第３実施形態に係る半導体モジュール４１は、第１実施形態と同様に、ダミーパターン２１、２２が配線パターン１２、１３と電気的に非接続とされている。そして、半導体チップ３ａは、例えば他の電極パッド６よりやや大きい電極パッド６ａを有する。電極パッド６ａは、ワイヤ４ａ及び４ｂにより配線パターン１２及びダミーパターン２１にそれぞれ接続されている。その他の構成については、第１実施形態と同様である。
【００３４】
第３実施形態に係る半導体モジュール４１において、ダミーパターン２１に蓄積された静電気を放電する際に、例えば外部接続端子１５ｂにプローブを接触させる。この結果、静電気は、ワイヤ４ａ、電極パッド６ａ、ワイヤ４ｂを介して外部接続端子１５ｂから放電される。なお、このとき、静電気が半導体チップ３ａ内の回路に流れ込まないように、例えばダイオード等を設ける必要がある。こうすることによって、静電気が上記した経路を適切に流れるようにすることができる。
【００３５】
第３実施形態によれば、ダミーパターン２１に蓄積された静電気をワイヤ４ａ、４ｂ、電極パッド６ａを介して外部接続端子１５ｂから放電させる。こうすることによって、第１実施形態と同様の効果を得られる。
【００３６】
なお、第１乃至第３実施形態において、半導体チップとインタポーザ上の配線パターンとがワイヤにより接続されている例を示した。しかし、これに限らず、例えば半導体チップと配線パターンとをバンプを用いて接続する、すなわちフリップチップ接続とすることもできる。
【００３７】
また、第１乃至第３実施形態において、ＢＧＡの場合を例に説明した。しかし、本発明の第１乃至第３実施形態をＬＧＡに適用することも可能である。この場合、第１実施形態においては、図６に示すような構成となる。すなわち、図１の半導体モジュール１から、外部接続端子１５を取り除いた構成である。そして、裏面の配線パターン１３が実装基板との接続端子として機能する。その他の部分については、図１と同様である。これと同様の構成を第２、第３実施形態に適用することも可能である。
【００３８】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００３９】
【発明の効果】
以上、詳述したように本発明によれば、蓄積された静電気を適切に放電することにより、静電気により誘引された電荷が半導体チップ内の回路を一挙に流れることを回避可能な半導体モジュールを提供できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体モジュールを概略的に示す断面図。
【図２】インターポーザを上面から見た平面図。
【図３】本発明の第１実施形態に係る半導体モジュールの変形例を概略的に示す断面図。
【図４】本発明の第２実施形態に係る半導体モジュールを概略的に示す断面図。
【図５】本発明の第３実施形態に係る半導体モジュールを概略的に示す断面図。
【図６】本発明の第１実施形態の変更例に係る半導体モジュールを概略的に示す断面図。
【図７】従来の半導体モジュールを概略的に示す断面図。
【符号の説明】
１…半導体モジュール、
２…インターポーザ、
３…半導体チップ、
４…ワイヤ、
５…封止部材、
６…電極パッド、
１１…基板、
１２、１３…配線パターン、
１４、２３…スルーホール、
１５、１６…外部接続端子、
２１、２２…ダミーパターン、
２４…ソルダレジスト、
２５…マウント樹脂。
【図１】
2004047807.tif 000003
【図２】
2004047807.tif 000004
【図３】
2004047807.tif 000005
【図４】
2004047807.tif 000006
【図５】
2004047807.tif 000007
【図６】
2004047807.tif 000008
【図７】
2004047807.tif 000009