(57)【要約】【課題】一定の耐圧を有するダイオードを再現性良く形成できるようにした半導体装置の製造方法を提供する。【解決手段】シリコン基板１０にダイオード５０を形成する方法であって、このシリコン基板１０上にポリシリコン膜１６を形成する工程と、このポリシリコン膜１６にＰ＋をイオン注入する工程と、このＰ＋がイオン注入されたポリシリコン膜１６をパターニングしてダイオード５０の電極部２２を形成する工程と、この電極部２２が形成されたシリコン基板１０をアニールして、電極部２２にイオン注入されたＰ＋を当該電極部２２直下のシリコン基板１０に拡散させる工程と、この電極部２２下から露出したシリコン基板１０にＢ＋をイオン注入する工程と、を含むことを特徴とするものである。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板にダイオードを形成する方法であって、
前記半導体基板上に半導体膜を形成する工程と、
前記半導体膜に一導電型の不純物をイオン注入する工程と、
前記一導電型の不純物がイオン注入された前記半導体膜をパターニングして前記ダイオードの電極部を形成する工程と、
前記電極部が形成された前記半導体基板を加熱処理して、前記電極部にイオン注入された前記一導電型の不純物を当該電極部直下の前記半導体基板に拡散させる工程と、
前記電極部をマスクにして前記半導体基板に反対導電型の不純物をイオン注入する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記電極部にサイドウォールを形成する工程を含み、
前記電極部をマスクにして前記半導体基板に反対導電型の不純物をイオン注入する工程では、
前記電極部及び、当該電極部の前記サイドウォールをマスクにして前記半導体基板に前記反対導電型の不純物をイオン注入することを特徴とする請求項１に記載された半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、安定した低い耐圧（降伏電圧）を持つダイオードの形成方法に適用して好適な半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来から、スイッチング用のＭＯＳトランジスタと、定電圧回路形成のためのツェナーダイオードとを備えた電源用の半導体装置が知られている。ツェナーダイオードとは、ｐｎ接合が一定電圧で降伏する現象を利用したダイオードのことであり、定電圧ダイオードとも呼ばれている。
【０００３】
この種の半導体装置では、定電圧の基準電圧を作るために、低く安定した定電圧の素子が求められている。例えば、ゲート電極の仕事関数差や、ツェナーダイオードがその素子として広く知られている。このため、ツェナーダイオードには、安定した低い耐圧、例えば１［Ｖ］程度の耐圧が求められている。
図７（Ａ）〜（Ｃ）は従来例に係るツェナーダイオード９０の製造方法を示す工程図である。図７（Ａ）において、９１はシリコン基板、９２はシリコン酸化膜である。このシリコン酸化膜９２は、例えば、シリコン基板９１上に形成されるｐＭＯＳトランジスタ（図示せず）やｎＭＯＳトランジスタ（図示せず）のゲート酸化膜として形成されたものである。
【０００４】
図７（Ａ）に示すように、まず始めに、ｎ型不純物拡散層を形成する領域（以下で、ｎ型形成領域という）を露出させ、他の領域を覆うような第１のレジストパターン９３をシリコン基板９１上に形成する。このレジストパターン９３の形成は、フォトリソグラフィにより行う。
次に、このレジストパターン９３下から露出したシリコン基板９１にリン（Ｐ＋）をイオン注入して、ｎ型不純物拡散層（以下で、ｎ型層という）９４を形成する。このＰ＋のイオン注入は、例えば図示しないｎＭＯＳトランジスタのソース及びドレイン（以下で、ソース・ドレインという）を形成するイオン注入工程と兼ねて行う。ｎ型層９４を形成した後、図７（Ｂ）に示すように、シリコン基板９１の上方を覆うレジストパターンをアッシングして除去する。
【０００５】
次に、図７（Ｃ）に示すように、ｐ型不純物拡散層を形成する領域（以下で、ｐ型形成領域という）を露出させ、他の領域を覆うような第２のレジストパターン９５をシリコン基板９１上に形成する。ここで、ｐ型形成領域とは、シリコン基板９１の表面及びその近傍において、ｎ型形成領域に隣接する領域である。このレジストパターン９５の形成は、フォトリソグラフィにより行う。
【０００６】
そして、このレジストパターン９５下から露出したシリコン基板９１にボロン（Ｂ＋）をイオン注入し、ｐ型不純物拡散層（以下で、ｐ型層という）９６を形成する。このＢ＋のイオン注入は、例えば図示しないｐＭＯＳトランジスタのソース・ドレインを形成するイオン注入工程と兼ねて行う。このようにして、シリコン基板にｎ型層９４と、ｐ型層９６とからなるツェナーダイオード９０を完成させる。
【０００７】
【特許文献１】
特開平０５−３３５５９８号公報
【０００８】
【発明が解決しようとする課題】
ところで、従来例に係るツェナーダイオード９０の製造方法によれば、シリコン基板９１にｎ型層９４を形成した後で、このシリコン基板９１上に第２のレジストパターン９５を形成し、ｐ型層９６を形成していた。このため、第１のレジストパターン９３に対して第２のレジストパターン９５を精度良く位置合わせする必要がある。
【０００９】
しかしながら、レジストパターン９３及び９５の重ね合わせの精度には限界があり、フォトリソグラフィ工程においてウエーハ内や同一ロットのウエーハ間、或いはロット間で、ｐ型層９６とｎ型層９４とが部分的に重なり合ったり、ｐ型層９６とｎ型層９４との間に意図しない隙間９７が生じてしまったりする、という問題があった。
【００１０】
このように、ｐ型層９６とｎ型層９４とが部分的に重なったり、ｐ型層９６とｎ型層９４との間に意図しない隙間９７が生じてしまったりすると、同時に形成するｎＭＯＳトランジスタとｐＭＯＳトランジスタのソース・ドレインの濃度が近いため、ツェナーダイオード９０の耐圧が設計値よりも大きくなってしまい、サージ電圧からＭＯＳトランジスタを確実に保護することができないおそれがあった。
【００１１】
そこで、この発明はこのような問題を解決したものであって、一定の耐圧を有するダイオードを再現性良く形成できるようにした半導体装置の製造方法の提供を目的とする。
【００１２】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１の半導体装置の製造方法は、半導体基板にダイオードを形成する方法であって、この半導体基板上に半導体膜を形成する工程と、この半導体膜に一導電型の不純物をイオン注入する工程と、この一導電型の不純物がイオン注入された半導体膜をパターニングしてダイオードの電極部を形成する工程と、この電極部が形成された半導体基板を加熱処理して、電極部にイオン注入された一導電型の不純物を当該電極部直下の半導体基板に拡散させる工程と、この電極部をマスクにして半導体基板に反対導電型の不純物をイオン注入する工程と、を含むことを特徴とするものである。
【００１３】
ここで、半導体基板とは、例えばシリコン基板や、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板のことである。半導体基板としてＳＯＩ基板を用いる場合には、このＳＯＩ基板のトップシリコン層に本発明のダイオードを形成する。また、半導体膜とは、例えばポリシリコン膜のことである。
本発明に係る第１の半導体装置の製造方法によれば、電極部に含まれる一導電型の不純物を当該電極部直下の半導体基板に拡散させると共に、この電極部をマスクにして半導体基板に反対導電型の不純物をイオン注入する。
【００１４】
従って、従来方式と比べて、一導電型の不純物拡散層に対して、反対導電型の不純物拡散層を自己整合的に形成することができ、これら両導電型の不純物拡散層の位置合わせ精度を向上させることができる。これにより、一定の耐圧（一定の降伏電圧）を有するダイオードを再現性良く形成することができる。
本発明に係る第２の半導体装置の製造方法は、上述した第１の半導体装置の製造方法において、電極部にサイドウォールを形成する工程を含み、電極部をマスクにして半導体基板に反対導電型の不純物をイオン注入する工程では、この電極部及び、当該電極部のサイドウォールをマスクにして半導体基板に反対導電型の不純物をイオン注入することを特徴とするものである。
【００１５】
本発明に係る第２の半導体装置の製造方法によれば、一導電型の不純物拡散層と、反対導電型の不純物拡散層とを所定の距離だけ離して形成することができ、上述した第１の半導体装置の製造方法と比べて耐圧の高いダイオードを再現性良く形成することができる。
なお、本発明に係る第１、第２の半導体装置の製造方法によれば、ダイオードとトランジスタとを同一の半導体基板に形成する場合には、ダイオードの形成工程をトランジスタの形成工程と兼ねて行うことが可能である。例えば、半導体基板を加熱処理して、電極部にイオン注入された一導電型の不純物を当該電極部直下の半導体基板に拡散させる工程では、一導電型トランジスタのゲート電極部両側のシリコン基板にイオン注入された不純物を拡散させて、ソース及びドレインを形成することができる。
【００１６】
また、ダイオードと抵抗体とを同一の半導体基板に形成する場合には、ダイオードの形成工程を抵抗体の形成工程と兼ねて行うことも可能である。例えば、半導体基板上に半導体膜を形成し、次に、この半導体膜に一導電型の不純物をイオン注入し、その後、この一導電型の不純物がイオン注入された半導体膜をパターニングすることで、ダイオードの電極部と、抵抗体とを同時に並行して形成することができる。
【００１７】
従って、ダイオードと他の素子とを同一の半導体基板に形成する場合には、従来方式に対して、工程数の増加をある程度抑えつつ、一定の耐圧を有するダイオードを再現性良く形成することができる。
本発明に係る第１の半導体装置の製造方法は、例えば１［Ｖ］程度の極低い耐圧を持つダイオードの形成方法に適用して極めて好適である。また、本発明に係る第２の半導体装置の製造方法は、例えば５［Ｖ］程度の低い耐圧を持つダイオードの形成方法に適用して極めて好適である。
【００１８】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置の製造方法について説明する。
（１）第１実施形態
図１（Ａ）〜図２（Ｃ）は、本発明の第１実施形態に係る半導体装置１００の製造方法を示す工程図である。この工程図は、シリコン基板にツェナーダイオード（以下で、ダイオードという）を形成する方法を手順に沿って示したものである。図１（Ａ）において、１０はシリコン基板、１２は図示しないｎＭＯＳトランジスタやｐＭＯＳトランジスタのゲート絶縁膜として用いられるシリコン酸化膜（ゲート酸化膜）である。また、このシリコン酸化膜１２下から露出したシリコン基板１０が、ダイオートを形成する領域（以下で、ダイオード形成領域という）１４である。
【００１９】
図１（Ａ）に示すように、まず始めに、このシリコン酸化膜１２が形成されたシリコン基板１０上にポリシリコン膜１６を形成する。このポリシリコン膜１６は、例えば、ＬＰＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）で２０００〜８０００［Å］程度の厚さに形成する。次に、このポリシリコン膜１６上にシリコン酸化膜１８を形成する。このシリコン酸化膜１８は、例えば、ＣＶＤで１０００［Å］以上の厚さに形成する。そして、フォトリソグラフィと、希フッ酸（ＤＨＦ：ｄｉｌｕｔｅｄ  ＨＦ）を用いたウエットエッチングによって、ダイオード形成領域１４以外のポリシリコン膜１６上に形成されたシリコン酸化膜１８を除去する。
【００２０】
次に、図１（Ｂ）に示すように、このシリコン酸化膜１８下から露出したポリシリコン膜１６、即ち、ダイオード形成領域１４以外に形成されたポリシリコン膜１６に、リンを導入（ドープ）して低抵抗化する。このダイオード形成領域１４以外でのポリシリコン膜１６の低抵抗化は、図示しないｎＭＯＳトランジスタや、ｐＭＯＳトランジスタのゲート電極部を形成するためである。
【００２１】
このポリシリコン膜１６へのリンのドープは、例えばオキシ塩化リン（ＰＯＣｌ３）の雰囲気中で、このポリシリコン膜１６が形成されたシリコン基板１０を加熱することで行う。このＰＯＣｌ３によるリンのドープでは、シリコン酸化膜１８がリンに対するマスクとして働く。そのため、このシリコン酸化膜１８で覆われたポリシリコン膜１６にはリンはドープされず、その抵抗値はシリコン酸化膜１８下から露出したポリシリコン膜１６と比べて高抵抗に維持される。
【００２２】
次に、ＤＨＦを用いたウエットエッチングによって、このシリコン酸化膜１６をポリシリコン膜１６上から除去する。そして、図１（Ｃ）に示すように、このポリシリコン膜１６の上方全面にリン（Ｐ＋）をイオン注入する。このＰ＋のイオン注入の条件は、例えば注入エネルギーが４０〜６０［ｋｅＶ］程度、ドーズ量が１×１０１５〜１×１０１６［ｃｍ−２］程度である。これにより、ポリシリコン膜１６の表面からごく浅い部分に、リンがイオン注入された層（以下で、リン注入層という）２０が形成される。
【００２３】
次に、このリン注入層２０を含むポリシリコン膜１６をフォトリソグラフィと、ドライエッチングによってパターニングして、図２（Ａ）に示すように、ダイオード形成領域のシリコン基板１０上にダイオード用の電極部２２を形成する。また、このパターニングによって、図示しないｎＭＯＳトランジスタと、ｐＭＯＳトランジスタのゲート電極部もシリコン酸化膜１２上に形成する。そして、このダイオードの電極部２２を形成したシリコン基板１０をアニール（加熱処理）して、リン注入層２０から電極部２２のより一層深い方向（シリコン基板１０側）にリンを拡散させる。
【００２４】
これにより、図２（Ｂ）に示すように、電極部２２内でのリン濃度が略均一になると共に、この電極部２２直下のシリコン基板１０にｎ型層２４が形成される。このシリコン基板１０のアニールの条件は、ポリシリコンの膜厚によるが、例えば、ガス種が窒素（Ｎ２）等の不活性ガス、アニール温度が８５０〜９００［℃］、アニール時間が０．２〜１［ｈｏｕｒ］程度である。
【００２５】
次に、図２（Ｃ）に示すように、ダイオード形成領域を開口し、他の領域を覆うようなレジストパターン２５を、フォトリソグラフィによってシリコン基板１０の上方に形成する。そして、このレジストパターン２５と、電極部２２とをマスクにして、シリコン基板１０にボロン（Ｂ＋）をイオン注入する。このＢ＋のイオン注入の条件は、例えば注入エネルギーが３０〜５０［ｋｅＶ］程度、ドーズ量が２〜４×１０１５［ｃｍ−２］程度である。このようにして、ｎ型層２４と隣接する領域のシリコン基板１０にｐ型層２６を形成し、ダイオード５０を完成させる。
【００２６】
このように、本発明の第１実施形態に係る半導体装置１００の製造方法によれば、電極部２２に含まれるＰ＋を当該電極部２２直下のシリコン基板１０に拡散させると共に、この電極部２２をマスクにしてシリコン基板１０にＢ＋をイオン注入する。従って、従来方式と比べて、ｎ型層２４に対してｐ型層２６を自己整合的に形成することができ、ｎ型層２４とｐ型層２６の位置合わせの精度を向上させることができる。
【００２７】
これにより、図４（Ａ）に示すように、ｎ型層２４とｐ型層２６の重なり合う部分が少なく、かつ両層の間に隙間の無いｐｎ接合をシリコン基板１０に形成することができ、例えば１［Ｖ］程度の一定の耐圧を有するダイオード５０を再現性良く形成することができる。
この第１実施形態では、シリコン基板１０が本発明の半導体基板に対応し、ポリシリコン膜１６が本発明の半導体膜に対応している。また、Ｐ＋が本発明の一導電型の不純物に対応し、Ｂ＋が本発明の反対導電型の不純物に対応している。さらに、電極部２２が本発明のダイオードの電極部に対応している。
（２）第２実施形態
図３（Ａ）及び（Ｂ）は本発明の第２実施形態に係る半導体装置２００の製造方法を示す工程図である。この第２実施形態では、第１実施形態で説明したダイオード５０と比べて、ｎ型層とｐ型層との間に僅かに隙間を有する耐圧の高いダイオード６０を形成する方法について説明する。なお、この半導体装置２００の製造方法において、図３（Ａ）に示すシリコン基板１０にｎ型層２４を形成する工程までは、図１（Ａ）〜図２（Ｂ）に沿って説明した半導体装置１００の製造方法と同様である。従って、図３（Ａ）及び（Ｂ）において、半導体装置１００と対応する部分には同一符号を付し、その詳細な説明は省略する。
【００２８】
図３（Ａ）において、シリコン基板１０にｎ型層２４を形成した後、このシリコン基板１０上にシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜は例えばＣＶＤで１０００〜５０００［Å］程度の厚さに形成する。次に、ＣＦ４等のフロロカーボンガスを用いたＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）によって、このシリコン酸化膜をエッチバックし、図３（Ａ）に示す電極部２２にサイドウォール３２を形成する。このサイドウォール３２の電極部側壁から横方向への長さをＬ（図４（Ｂ）参照）としたとき、例えば、Ｌ＝０．１〜０．２［μｍ］程度である。
【００２９】
次に、図３（Ｂ）に示すように、フォトリソグラフィによって、ダイオード形成領域を開口し、他の領域を覆うようなレジストパターン２５をシリコン基板１０の上方に形成する。そして、このレジストパターン２５と、電極部２２と、サイドウォール３２とをマスクにして、シリコン基板１０にＢ＋をイオン注入する。このＢ＋のイオン注入の条件は、例えば注入エネルギーが３０〜５０［ｋｅＶ］程度、ドーズ量が２〜４×１０１５［ｃｍ−２］程度である。このようにして、シリコン基板１０にｐ型層２６を形成し、ダイオード６０を完成させる。
【００３０】
このように、本発明に係る半導体装置２００の製造方法によれば、電極部２２下だけでなく、サイドウォール３２下のシリコン基板１０にもＢ＋をイオン注入しないので、図４（Ｂ）に示すように、ｎ型層２４と、ｐ型層２６とをサイドウォール３２の長さＬに対応した距離だけ離して形成することができる。
従って、ｎ型層２４と、ｐ型層２６との間に不純物の少ないｎ−ウェルがあるので（もしくは、ｎ−基板なので）、例えば５［Ｖ］程度の一定の耐圧を有するダイオード６０を再現性良く形成することができる。
（３）第３実施形態
上述の半導体装置１００、２００の製造方法では、ダイオード５０、６０の形成工程を、ＭＯＳトランジスタの形成工程や、ＭＯＳトランジスタのゲート電極よりも高抵抗なポリシリコン配線（以下で、高抵抗ポリシリコン配線という）の形成工程と兼ねて行うことが可能である。ここでは、ダイオード５０の形成工程を、高抵抗ポリシリコン配線の形成工程と兼ねて行う場合や、ダイオード５０の形成工程を、ＭＯＳトランジスタの形成工程と兼ねて行う場合について、それぞれ説明する。
【００３１】
図５（Ａ）〜（Ｃ）は本発明の第３実施形態に係る半導体装置３００の製造方法を示す工程図である。この工程図は、ダイオード５０と、高抵抗ポリシリコン配線７０とを同一のシリコン基板１０に形成する方法を手順に沿って示したものである。なお、図５（Ａ）において、ポリシリコン膜１６にリン注入層２０を形成する工程までは、図１（Ａ）〜（Ｃ）に沿って説明した半導体装置１００の製造方法と同様なので、その詳細な説明は省略する。
【００３２】
図５（Ａ）に示すように、ポリシリコン膜１６の表面からごく浅い部分にリン注入層２０を形成した後で、フォトリソグラフィとドライエッチングによって、このリン注入層２０を含むポリシリコン膜１６をパターニングし、図５（Ｂ）に示すように、ダイオード形成領域のシリコン基板１０上に電極部２２を形成すると共に、配線形成領域のシリコン酸化膜１２上に高抵抗ポリシリコン配線７０を形成する。
【００３３】
次に、シリコン基板１０をＮ２等の不活性ガス雰囲気下でアニールして、電極部２２と高抵抗ポリシリコン配線７０のそれぞれのリン注入層２０からその下側のポリシリコン膜１６に向けてリンを拡散させる。これにより、図５（Ｃ）に示すように、電極部２２と、高抵抗ポリシリコン配線７０におけるリン濃度はその上側から下側にかけて略均一となる。
【００３４】
また、このアニールの過程で、配線形成領域ではリン注入層２０に含まれるリンのシリコン基板１０への拡散がシリコン酸化膜１２によって妨げられるのに対して、ダイオード形成領域では電極部２２がシリコン基板１０上に直接設けられているので、リン注入層２０に含まれるリンがシリコン基板１０へ拡散する。これにより、電極部２２直下のシリコン基板１０にのみｎ型層２４が形成される。
【００３５】
このように、第３実施形態に係る半導体装置３００の製造方法によれば、ダイオードの電極部２２と、高抵抗ポリシリコン配線７０とを同時に並行して形成することができ、工程数の増加を抑えつつ、一定の耐圧を有するダイオードを再現性良く形成することができる。
また、図６（Ａ）〜（Ｃ）は本発明の第３実施形態に係る半導体装置３００´の製造方法を示す工程図である。この工程図は、ダイオード５０と、ｎＭＯＳトランジスタ８０とを同一のシリコン基板１０に形成する方法を手順に沿って示したものである。なお、図６（Ａ）において、リン注入層２０が形成されたポリシリコン膜１６をパターニングする工程までは、図１（Ａ）〜図２（Ａ）に沿って説明した半導体装置１００の製造方法と同様である。
【００３６】
図６（Ａ）に示すように、ポリシリコン膜１６をパターニングして、トランジスタ形成領域のシリコン酸化膜（ゲート酸化膜）１２上にゲート電極部３８を形成すると共に、ダイオード形成領域のシリコン基板１０上に電極部２２を形成した後で、このシリコン基板１０の上方全面にフォトレジストを塗布する。そして、このフォトレジストを露光、現像処理して、トランジスタ形成領域の上方だけを開口するレジストパターン４０を形成する。
【００３７】
次に、図６（Ａ）に示すように、このレジストパターン４０及びゲート電極部３８をマスクにして、ゲート電極部３８の両側にあるシリコン基板１０の表面からごく浅い部分にヒ素（Ａｓ＋）をイオン注入する。シリコン基板１０にＡｓ＋をイオン注入した後、図６（Ｂ）に示すように、シリコン基板１０上に設けられていたレジストパターンをアッシングして除去する。
【００３８】
次に、このシリコン基板１０をＮ２等の不活性ガス雰囲気下でアニールして、ゲート電極部３８の両側にあるシリコン基板１０に浅く注入されていたＡｓ＋をこのシリコン基板１０に深く拡散させる。これにより、図６（Ｃ）に示すように、シリコン基板１０にｎＭＯＳトランジスタ８０のソース・ドレイン４２が形成される。また、このアニールの過程で、ダイオードの電極部２２ではリン注入層２０に含まれるリンがシリコン基板１０側に拡散して、ｎ型層２４が形成される。
【００３９】
このように、半導体装置３００´の製造方法によれば、ダイオードのｎ型層２４と、ｎＭＯＳトランジスタ８０のソース・ドレイン４２とを同一のアニール工程で形成することができ、従来方式に対して、工程数の増加をある程度抑えることができる。
また、図示しないが、同一のシリコン基板１０にダイオード５０、６０と、ｐＭＯＳトランジスタとを形成する場合には、図２（Ｃ）に示したＢ＋のイオン注入工程と、ｐＭＯＳトランジスタのソース・ドレイン形成用のイオン注入工程とを兼ねて行うことも可能である。
【００４０】
なお、上述の第１〜第３実施形態では、本発明の半導体基板の一例として、シリコン基板１０を用いる場合について説明したが、半導体基板はシリコン基板に限られることはなく、例えばＳＯＩ基板でも良い。この場合には、このＳＯＩ基板のトップシリコン層にダイオード５０や、ダイオード６０を形成する。
【図面の簡単な説明】
【図１】半導体装置１００の製造方法（その１）を示す工程図。
【図２】半導体装置１００の製造方法（その２）を示す工程図。
【図３】半導体装置２００の製造方法を示す工程図。
【図４】ダイオード５０、６０の構成例を示す拡大断面図。
【図５】半導体装置３００の製造方法を示す工程図。
【図６】半導体装置３００´の製造方法を示す工程図。
【図７】従来例に係るツェナーダイオード９０の製造方法。
【符号の説明】
１０  シリコン基板、１２  シリコン酸化膜（ゲート酸化膜）、１４    ダイオード形成領域、１６  ポリシリコン膜、１８  シリコン酸化膜、２０  リン注入層、２２  電極部、２４  ｎ型層、２５、４０  レジストパターン、２６  ｐ型層、３２  サイドウォール、３８  ゲート電極部、４２  ソース及びドレイン、５０  ダイオード、６０  ダイオード、７０  高抵抗ポリシリコン配線、８０ｎＭＯＳトランジスタ、１００、２００、３００、３００´  半導体装置
【図１】
2004363311.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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