(57)【要約】【課題】期待値比較部の規模増大および故障検出率低下を回避する。【解決手段】複数のＲＡＭ１０３に対し、テストパタンを作成・供給するテストパタン作成部１０１と、複数のＲＡＭの出力データから少なくともＲＡＭ１つ分の出力データを選択する出力データ選択部１０４と、選択されたＲＡＭの出力データと期待値との比較を全てのＲＡＭに対して行い、全てのＲＡＭの比較結果に基づいて良否判定を行う期待値比較部１０２とを備える。【選択図】　図１
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【特許請求の範囲】
【請求項１】
テスト対象の複数のＲＡＭが搭載された回路に内蔵されたＲＡＭのテスト回路であって、
前記複数のＲＡＭに対し、テストパタンを作成・供給するテストパタン作成部と、
前記複数のＲＡＭの出力データから少なくともＲＡＭ１つ分の出力データを選択する選択部と、
選択されたＲＡＭの出力データと期待値との比較を全てのＲＡＭに対して行い、全てのＲＡＭの比較結果に基づいて良否判定を行う期待値比較部と、
を備えたＲＡＭのテスト回路。
【請求項２】
請求項１記載のＲＡＭのテスト回路を用いたテスト方法であって、
選択されたＲＡＭの出力データごとに前記テストパターンによるアルゴリズムテストを順次行い、
前記アルゴリズムテストを終了した全てのＲＡＭに対してポーズテストを行うＲＡＭのテスト方法。
【請求項３】
請求項１記載のＲＡＭのテスト回路を備えた移動体通信装置。
【請求項４】
請求項１記載のＲＡＭのテスト回路の作成をコンピュータに実行させるプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、テスト対象ＲＡＭが搭載された回路内に内蔵されるＲＡＭのテスト回路に関するものである。
【０００２】
【従来の技術】
ＬＳＩに搭載されるＲＡＭの機能テストを容易化する手段の１つとして、ＢＩＳＴ（Ｂｕｉｌｔ　Ｉｎ　Ｓｅｌｆ　Ｔｅｓｔ）技術が用いられている（特許文献１）。
【０００３】
【特許文献１】
特開平６−２８８９６号公報
【０００４】
この技術は、ＬＳＩにテスト回路（ＢＩＳＴ回路）を搭載しＬＳＩ内部で自動的にＲＡＭのテストを行うものであり、以下の利点がある。
【０００５】
１）高価なテスタを必要としない（ＬＳＩ外部でテストパタンを生成する必要がない）。
２）外部から直接テストできないＲＡＭのテストにおいて、高いテスト品質（高い故障検出率）が得られる。
３）必要な端子数及び配線領域が少ない。
【０００６】
図４はＢＩＳＴによるＲＡＭのテスト回路の構成を示している。図４において、４０１はテストパタン作成部、４０２は期待値比較部、４０３はテスト対象のＲＡＭである。以下、上記構成のＲＡＭのテスト回路の動作を説明する。テストパタン作成部４０１にテスト開始信号が送られると、テストパタン作成部４０１はテストパタンを作成し、テスト対象ＲＡＭ４０３へテストパタンを送出する。期待値比較部４０２はＲＡＭ４０３からの出力データを受け取り、各ビットのデータごとに期待値と比較する。
【０００７】
図５は期待値比較部４０２の構成を示しており、各ビットのデータごとに期待値と比較し、全ての比較結果の論理和または論理積をとり、テストの正否判定の信号を生成する。図６はＲＡＭのテストの実行手順を示す図であり、テストパターンによるアルゴリズムテスト（Ｓ２０１）、規定時間のポーズテスト（Ｓ２０２）を繰り返し行う。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、テストパタン作成部がテストするＲＡＭの数が多くなるほど、各ビット幅に対応する比較部分（図５のＡ）が必要となるため、期待値比較部の規模が増大・複雑化し面積の増大を招くという欠点がある。また、期待値比較部は、多入力小出力論理構成のため、出力信号の制御性が悪く故障検出率が低下しやすいが、規模の増大により、より故障検出率の悪化を招くという欠点がある。
【０００９】
本発明は、上記従来の問題点を解決するもので、期待値比較部の規模を大きくすることなく、かつ故障検出率を低下させることのないＲＡＭのテスト回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この目的を達成するために本発明のＲＡＭのテスト回路は、テスト対象の複数のＲＡＭが搭載された回路に内蔵されたＲＡＭのテスト回路であって、前記複数のＲＡＭに対し、テストパタンを作成・供給するテストパタン作成部と、前記複数のＲＡＭの出力データから少なくともＲＡＭ１つ分の出力データを選択する選択部と、選択されたＲＡＭの出力データと期待値との比較を全てのＲＡＭに対して行い、全てのＲＡＭの比較結果に基づいて良否判定を行う期待値比較部とを備える。
【００１１】
上記構成によれば、複数のＲＡＭの出力データから少なくともＲＡＭ１つ分の出力データを選択し、選択されたＲＡＭの出力データごとに順次期待値との比較を行うことで、期待値比較部の規模を最大でＲＡＭ１つ分にまで縮小して複数のＲＡＭのテストが可能となるとともに、期待値比較部の入力信号を少なくする論理構成が可能となるため、故障検出率を低下させることもない。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（第一の実施の形態）
図１は本発明の第一の実施形態におけるＲＡＭのテスト回路の構成を示している。図１において、１０１はテストパタン作成部、１０２は期待値比較部、１０３はテスト対象のＲＡＭ、１０４はＲＡＭからの出力データを選択する出力データ選択部である。
【００１３】
以下、上記構成のＲＡＭのテスト回路の動作を説明する。テストパタン作成部１０１は、テスト開始命令信号を受け取ると、内部でテストパタンを作成し、ＲＡＭ１０３にテストパタンを送出する。テストパタンによるＲＡＭ１０３からの出力データは出力データ選択部１０４に送られる。出力データ選択部１０４は、それぞれのＲＡＭから出力される複数のデータのうち、１つのデータのみを選択し、期待値比較部１０２へ送出する。期待値比較部１０２は、選択された１つのデータを各ビットごとに期待値と比較し、全ての比較結果の論理和または論理積をとる。他のＲＡＭから出力されるデータについても同様の比較を行い、全てのＲＡＭの比較を行う。期待値比較部１０２は全てのＲＡＭの比較結果の論理和または論理積をとり、１ビット情報のＲＡＭテスト可否判定信号を生成する。全てのＲＡＭの比較結果の論理和または論理積は、ＲＡＭごとの全ての比較結果を入力とする多入力の論理セルをカスケードに接続することで実現できる。
【００１４】
上述のように、一つのＲＡＭごとにテストを行うことで、期待値比較部は最大ビット幅をもつＲＡＭのテストが可能な数の比較部分（図５のＡ参照）を持てばよいため、全てのＲＡＭのビット幅の総数の比較部分を必要とする従来の期待値比較部に比べて、期待値比較部の面積を縮小することができる。なお、論理セルのカスケード接続により期待値比較部の面積が増大するが、比較部分の減少により全体として規模の縮小が可能となる。
【００１５】
図２は上記構成のＲＡＭのテストの実行手順を示す図である。まず、複数のＲＡＭのうち１つ目のＲＡＭに対してアルゴリズムテストを行う（Ｓ１０２）。１つ目のＲＡＭのアルゴリズムテストが終了すると、１つ目のＲＡＭはポーズテストのフェイズに入る。また、１つ目のＲＡＭのテストアルゴリズムが終了したら、２つ目のＲＡＭのアルゴリズムテストを開始する（Ｓ２０２）。全てのＲＡＭのアルゴリズムテストが終了したら（Ｓ２０３）、全てのＲＡＭのポーズテストを定められた時間だけ行う（Ｓ２０４）。ポーズテストは、ＲＡＭへの供給クロックを一定時間停止させたのち、再度クロックを供給してデータを読み出すテストである。なお、クロック制御は、ＲＡＭのクロック端子の前段にセレクタを設け、ＢＩＳＴコントローラから制御することも可能である。ポーズテストが終了したら、次のアルゴリズムテストを１つ目のＲＡＭから開始する。全てのアルゴリズムテストに対するポーズテストを行いテストを終了する。
【００１６】
上述の手順は、各ＲＡＭのアルゴリズムテストを１つずつ行うため、従来に比べてテスト時間が長くなる。しかし、ＲＡＭのテストでは、ポーズテストがテスト全体の大部分を占める。例えば、ＲＡＭの構成が１０２４ワードで１６ビット、ＲＡＭの動作クロック周波数を１００ＭＨｚ、一度のポーズテストに必要とされるポーズ時間を２００ｍｓとすると、ＲＡＭのアルゴリズムテストに要する時間Ｔは、２クロックサイクルで１つのＲＡＭのセルをテストするとして、
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であり、０．３３ｍｓである。仮に１０個のＲＡＭのテストを考えても、３．３ｍｓにしかならず、全体のテスト時間に占める増加率は数％以下である。さらに、実際にはより小さい規模のＲＡＭもテスト対象に入っていると考えられ、この場合はよりテスト時間が短くなる。
【００１７】
（第二の実施の形態）
第一の実施の形態では、期待値比較部はテスト対象の全てのＲＡＭのうち、最大ビット幅を持つＲＡＭの出力データを比較できる数の比較部分を用意した。しかし、ＲＡＭ複数個分の出力データを比較できる数の比較部分を持つように構成する。この場合、全てのＲＡＭの各ビット幅を総計した１つのＲＡＭとみなし、そのうち任意のビットごとに期待値比較部で同時にテストする。例えば、１０個のＲＡＭを５個のＲＡＭの比較が可能な期待値比較部でテストする場合、単純には２分割のテストと考えられ、期待値比較部の規模を半分にすることができる。第二の実施の形態は、ＲＡＭの数が多く、ＲＡＭを１つづつテストすると、出力データ選択部の選択信号数が多くなる場合に有効である。
【００１８】
本発明において、図１に示すように、テストパターン作成部１０１と期待値比較部１０２とをまとめてＢＩＳＴ回路としているが、期待値比較部１０２の位置はテストパターン作成部１０１と同じユニット内であってもよく、また、同回路内の別の場所にあってもよい。
【００１９】
なお、本発明は、図６に示すように、小面積、小端子数化の実現が強く求められる移動体通信装置上に搭載する回路上に実装することに適している。また、近年、回路設計はコンピュータ上で行われるのが一般的であり、設計図は電子データにより表現されることから、本発明のＲＡＭのテスト回路を自動的に生成するようなコンピュータプログラムも本発明の内容に含まれることも言うまでも無い。
【００２０】
【発明の効果】
以上のように本発明によれば、複数のＲＡＭの出力データから少なくとも１つのＲＡＭの出力データを選択し、選択されたＲＡＭの出力データごとに順次期待値との比較を行うことで、期待値比較部の規模を最大でＲＡＭ１つ分にまで縮小して複数のＲＡＭのテストが可能となるとともに、期待値比較部の入力信号を少なくする論理構成が可能となるため、故障検出率を低下させることもない。
【図面の簡単な説明】
【図１】本発明のＲＡＭのテスト回路の構成を示す図。
【図２】図１に示したテスト回路によるテスト手順を示す図。
【図３】本発明のテスト回路を搭載する移動体通信装置の構成を示す図。
【図４】従来のＲＡＭのテスト回路の構成を示す図。
【図５】期待値比較部の構成を示す図。
【図６】図４に示したテスト回路によるテスト手順を示す図。
【符号の説明】
１０１　テストパタン作成部
１０２　期待値比較部
１０３　テスト対象ＲＡＭ
１０４　出力データ選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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