(57)【要約】【課題】下地の半導体層と独立して特性調整が行える回路素子を提供する。【解決手段】３次元的に配置された第１メタル配線３０３と第２メタル配線３０５とを、内部に抵抗体材料を埋め込んだスルーホール３０４にて接続して形成した単位抵抗素子３０６を、直列に多数連接配置する。その繰り返し数を調整することにより、所望の抵抗値を得ることができる。また、抵抗値の調整を下地の半導体層の製造プロセスと独立して行うことができる。インダクタについても同様に、水平方向に単位インダクタを直列に多数連接配置することで、所望のインダクタンスを有するインダクタを形成できる。【選択図】　　　　図８
2004040009.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた絶縁層に形成された回路素子であって、
前記絶縁層の異なる高さ位置に設けられた上下側の配線パターンと、
前記上下側の配線パターンの間の高さに設けられた少なくとも１つの中間配線パターンと、
前記中間配線パターンと前記上下側の配線パターンの間を高さ方向に結ぶ複数のスルーホールと、
を備え、
前記上下側の配線パターンと前記中間配線パターンとのそれぞれは、互いに間隔を隔てて配列した配線単位の連鎖を有しており、
前記複数のスルーホールが、前記上下側の配線パターンのその配線単位と、前記中間配線パターンの配線単位との間を順次に結んでいるとともに、各スルーホールの内部に前記回路素子の電気的特性に応じた所定の物質が埋め込まれていることを特徴とする回路素子。
【請求項２】
請求項１に記載の回路素子であって、
前記中間配線パターンを経由して前記上下側の配線パターンを２以上のスルーホールで結んだ１往復分の電気的接続体を単位構造として、前記単位構造の複数個が電気的に直列接続された状態となっていることを特徴とする回路素子。
【請求項３】
請求項１に記載の回路素子であって、
前記中間配線パターンと前記上下側の配線パターンとにおいて互いに対応する配線単位を結ぶそれぞれのスルーホールは、高さ方向においてほぼ直線的に配列していることを特徴とする回路素子。
【請求項４】
半導体基板上に設けられた絶縁層に形成される回路素子であって、
前記絶縁層の異なる高さ位置に設けられた複数の配線パターンと、
前記複数の配線パターンの間を高さ方向に結ぶ複数のスルーホールと、
を備え、
前記複数の配線パターンのそれぞれは、互いに間隔を隔てて配列した配線単位の連鎖を有しているとともに、各スルーホールの内部に前記回路素子の電気的特性に応じた所定の物質が埋め込まれ、
前記複数の配線パターンの配線単位の集合が平面視で蛇行配列していることを特徴とする回路素子。
【請求項５】
請求項４に記載の回路素子であって、
前記複数の配線パターンをスルーホールで結ぶ１往復分の電気的接続体を単位構造として、前記単位構造の複数個が電気的に直列接続された状態となっていることを特徴とする回路素子。
【請求項６】
請求項４に記載の回路素子であって、
前記所定の物質が抵抗物質であることを特徴とする回路素子。
【請求項７】
請求項４に記載の回路素子であって、
前記複数の配線パターンの配線単位の前記集合が螺旋配列しており、
前記所定の物質が導電物質であることを特徴とする回路素子。
【請求項８】
請求項７に記載の回路素子であって、
前記螺旋配列を貫通して配置され、高透磁率材料により形成された芯線、
をさらに備えることを特徴とする回路素子。
【請求項９】
請求項８に記載の回路素子であって、
前記芯線は略直線状であることを特徴とする回路素子。
【請求項１０】
請求項１ないし請求項９のいずれかに記載の回路素子を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体層集積回路用の回路素子、例えば、抵抗素子やインダクタンス素子などの素子構造に関する。
【０００２】
【従来の技術】
半導体層集積回路用の抵抗素子としては、従来より、拡散層が抵抗として用いられている。図１４および図１５は、従来の抵抗素子５００の構成例を示す図である。図１４は断面図、図１５は平面図である。そして図１６は、等価回路を示している。この構造においては、シリコン基板５０１上に、抵抗素子５００として機能する拡散層５０３が形成されている。その両端には素子分離酸化膜５０２が絶縁を目的として形成されている。拡散層５０３および素子分離酸化膜５０２の上部には層間酸化膜５０４が形成されている。そして、層間酸化膜５０４に形成されたメタル配線５０６と拡散層５０３とが、コンタクトホール５０５により接続されている。
【０００３】
また、図１７および図１８は、従来の半導体層集積回路におけるインダクタンス素子６００の構成例を示す図である。図１７は上面図、図１８は平面図である。従来のインダクタンス素子６００は、シリコン基板６０１上に形成された層間酸化膜６０２において、水平面で渦巻き状にレイアウトされた配線構造を有するメタル配線６０３を、インダクタとして用いている。
【０００４】
【発明が解決しようとする課題】
図１４ないし図１６に示す従来の抵抗素子５００の拡散層５０３のシート抵抗値は、拡散層５０３へのドーピング濃度、接合深さ、熱処理温度や時間などのプロセス条件により変化する。また、拡散層５０３は、抵抗として機能するほかに、ＭＯＳＦＥＴのソース・ドレイン領域としても機能する。従って、拡散層５０３を形成するためのプロセス条件は、トランジスタの作成条件と密接に関連することとなる。すなわち、ソース・ドレインヘのイオン注入条件、あるいは、その後の熱処理条件を変更することによりＭＯＳＦＥＴの特性を調整する場合、拡散層５０３のシート抵抗も連動して変化してしまうことが起こりうる。製造プロセスの上からは、抵抗素子の特性を、ＭＯＳＦＥＴの特性とは独立に調整、制御できることが望ましい。
【０００５】
その対策として、拡散層に代わり、抵抗体材料からなる配線を水平面内に配置することにより抵抗を形成する方法も考えられる。この場合、レイアウト面積を抑制して単位面積あたりの抵抗値を高めるには、長い配線をできるだけピッチを詰めてレイアウトする必要があるが、そうすると、配線間のショートによる抵抗値の減少が生じるという問題がある。
【０００６】
一方、図１７ないし図１８に示すような配線構造を有する従来のインダクタンス素子６００の場合、インダクタとして機能するメタル配線６０３の直下にあるシリコン基板６０１に渦電流を誘導し、渦電流損を発生させてしまうという問題がある。これを回避するためには、シリコン基板６０１を低抵抗化しなけれはならず、基板の不純物濃度に制約が生じてしまうことになる。製造プロセスの上からは、インダクタの特性を、基板の特性とは独立に調整、制御できることが望ましい。
【０００７】
これに対して特開２００１−１４４２６０では絶縁層の上下に設けた配線をスルーホールで結び、その中に抵抗物質を入れて抵抗素子を得ている。しかしながら、この技術において半導体基板の主面に平行な長さ方向での抵抗値を大きくしようとするとスルーホールを深く掘らねばならず、そのようなスルーホールの形成や、そのスルーホールの中への抵抗物質の埋め込みが困難になる。また、この特開２００１−１４４２６０の技術ではインダクタンス素子を得ることはできない。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、基板等の下地の特性とは独立に、特性を調整、制御することができる回路素子を提供することを第１の目的とする。
【０００９】
この発明の第２の目的は、第１の目的を達成した上で、半導体基板の主面に平行な方向における単位長さあたりの素子定数を大きくしつつ、安定的に製造できる回路素子を得ることである。
【００１０】
この発明の第３の目的は、第１の目的を達成しつつ、インダクタンス素子を得ることである。
【００１１】
【課題を解決するための手段】
上記課題を解決するため、請求項１の発明は、半導体基板上に設けられた絶縁層に形成された回路素子であって、前記絶縁層の異なる高さ位置に設けられた上下側の配線パターンと、前記上下側の配線パターンの間の高さに設けられた少なくとも１つの中間配線パターンと、前記中間配線パターンと前記上下側の配線パターンの間を高さ方向に結ぶ複数のスルーホールと、を備え、前記上下側の配線パターンと前記中間配線パターンとのそれぞれは、互いに間隔を隔てて配列した配線単位の連鎖を有しており、前記複数のスルーホールが、前記上下側の配線パターンのその配線単位と、前記中間配線パターンの配線単位との間を順次に結んでいるとともに、各スルーホールの内部に前記回路素子の電気的特性に応じた所定の物質が埋め込まれていることを特徴とする。
【００１２】
また、請求項２の発明は、請求項１に記載の回路素子であって、前記中間配線パターンを経由して前記上下側の配線パターンを２以上のスルーホールで結んだ１往復分の電気的接続体を単位構造として、前記単位構造の複数個が電気的に直列接続された状態となっていることを特徴とする。
【００１３】
また、請求項３の発明は、請求項１に記載の回路素子であって、前記中間配線パターンと前記上下側の配線パターンとにおいて互いに対応する配線単位を結ぶそれぞれのスルーホールは、高さ方向においてほぼ直線的に配列していることを特徴とする。
【００１４】
また、請求項４の発明は、半導体基板上に設けられた絶縁層に形成される回路素子であって、前記絶縁層の異なる高さ位置に設けられた複数の配線パターンと、前記複数の配線パターンの間を高さ方向に結ぶ複数のスルーホールと、を備え、前記複数の配線パターンのそれぞれは、互いに間隔を隔てて配列した配線単位の連鎖を有しているとともに、各スルーホールの内部に前記回路素子の電気的特性に応じた所定の物質が埋め込まれ、前記複数の配線パターンの配線単位の集合が平面視で蛇行配列していることを特徴とする。
【００１５】
また、請求項５の発明は、請求項４に記載の回路素子であって、前記複数の配線パターンをスルーホールで結ぶ１往復分の電気的接続体を単位構造として、前記単位構造の複数個が電気的に直列接続された状態となっていることを特徴とする。
【００１６】
また、請求項６の発明は、請求項４に記載の回路素子であって、前記所定の物質が抵抗物質であることを特徴とする。
【００１７】
また、請求項７の発明は、請求項４に記載の回路素子であって、前記複数の配線パターンの配線単位の前記集合が螺旋配列しており、前記所定の物質が導電物質であることを特徴とする。
【００１８】
また、請求項８の発明は、請求項７に記載の回路素子であって、前記螺旋配列を貫通して配置され、高透磁率材料により形成された芯線、をさらに備えることを特徴とする。
【００１９】
また、請求項９の発明は、請求項８に記載の回路素子であって、前記芯線は略直線状であることを特徴とする。
【００２０】
また、請求項１０の発明は、請求項１ないし請求項９のいずれかに記載の回路素子を備えることを特徴とする。
【００２１】
【発明の実施の形態】
＜実施の形態１＞
図１および図２は、この発明の実施形態である回路素子として抵抗素子２００が形成された半導体集積回路１００Ａを部分的に示す図であり、このうち図１は断面図、図２は平面図である。また、図３は等価回路を示している。図１には、シリコン基板２０１の上主面に平行な水平面をｘｙ平面とし、それと直交する高さ方向をｚ軸方向とする３次元座標を付している（以下の図も同様である）。
【００２２】
図１においては、ＣＭＯＳ構成のＭＯＳＦＥＴが形成されたシリコン基板２０１上に、図示しない上部構造とシリコン基板２０１との層間を分離する層間酸化膜２０２が形成されている。層間酸化膜２０２中の異なる高さ位置には第１〜第４メタル配線２０３，２０５，２０７，２０９が配置されている。最下位の第１メタル配線２０３では、複数の配線単位２０３ｕが、相互に間隔をあけつつ、ほぼ周期的に連鎖状に一直線に配列している。
【００２３】
第１メタル配線２０３（１Ｍ）では、複数の配線単位２０３ｕが、相互に間隔をあけつつ、ほぼ周期的に連鎖状に一直線に配列している。最上位の第４メタル配線２０９（４Ｍ）も同様であって、複数の配線単位２０９ｕが、相互に間隔をあけつつ、ほぼ周期的に連鎖状に一直線に配列している。このうち、第１メタル配線２０３の配線単位２０３ｕと、第４メタル配線２０９の配線単位２０９ｕとは、図２のように上面から見た場合に交互に位置するように配置されている。換言すれば、第１メタル配線２０３における複数の配線単位２０３ｕの連鎖と、第４メタル配線２０９における複数の配線単位２０９ｕの連鎖とは、それらの連鎖の位相が相互に逆になっている。
【００２４】
下から２番目の第２メタル配線２０５（２Ｍ）は、複数の配線単位２０５ｕが、相互に間隔をあけつつ、ほぼ周期的に連鎖状に一直線に配列しており、下から３番目のメタル配線２０７（３Ｍ）においても、複数の配線単位２０７ｕが、相互に間隔をあけつつ、ほぼ周期的に連鎖状に一直線に配列している。これらの配線単位２０５ｕ、２０７ｕのそれぞれのｘ方向の長さはほぼ等しいが、第１メタル配線２０３および第４メタル配線２０９におけるそれぞれの配線単位２０３ｕ、２０９ｕのｘ方向の長さより短い。また、配線単位２０５ｕ、２０７ｕのそれぞれのｘ方向の長さはほぼ等しく、また位置的にも相互に整合している。ｘｚ面内で見ると、４つのメタル配線２０３〜２０９は、互いに平行にｘ方向に伸びる連鎖となっている。
【００２５】
第１メタル配線２０３や第４メタル配線２０９のように最上位または最下位にあるメタル配線が「上下側メタル配線」ないしはそれを一般化した「上下側配線パターン」であり、第２メタル配線２０５や第３メタル配線２０７のようにこれらの上下側配線の高さの間に位置するメタル配線が「中間メタル配線」ないしはそれを一般化した「中間配線パターン」である。
【００２６】
そして、この実施形態では、２つの上下側メタル配線２０３，２０９の間に複数の中間メタル配線２０５、２０７が間隔を隔てて配置されていることになる。また、この実施形態では、上下方向に隣接するメタル配線の間の高さ方向の間隔すなわち、第１メタル配線２０３と第２メタル配線２０５との間の上下間隔と、第２メタル配線２０５と第３メタル配線２０７との間の上下間隔と、第３メタル配線２０７と第４メタル配線２０９との間の上下間隔とは実質的にほぼ等しい間隔とされている。また、各メタル配線の間には、例えばタングステンなどの抵抗体材料が埋め込まれた第１スルーホール（１ＴＨ）２０４、第２スルーホール（２ＴＨ）２０６、および第３スルーホール（３ＴＨ）２０８が形成されている。これらのスルーホールにより、第１メタル配線２０３、第２メタル配線２０５、第３メタル配線２０７、および第４メタル配線２０９が、電気的に直列に接続されている。すなわち、抵抗素子２００は、・・・−１Ｍ−１ＴＨ−２Ｍ−２ＴＨ−３Ｍ−３ＴＨ−４Ｍ−３ＴＨ−３Ｍ−２ＴＨ−２Ｍ−１ＴＨ−１Ｍ−・・・という繰り返しの接続がなされる構造を有している。これらにおいて、中間メタル配線２０５，２０７と上下側メタル配線２０３，２０９とにおいて互いに対応する配線単位２０５ｕ，２０７ｕ、２０３ｕ，２０９ｕを結ぶそれぞれのスルーホール２０４，２０６，２０８は、高さ方向においてほぼ直線的に配列している。
【００２７】
上述の構造の場合は、図１および図２において囲み枠にて示す単位抵抗素子２１０を単位配線パターンとして、水平方向であるｘ軸方向に直列に多数連接配置した構造であるといえる。換言すれば、中間メタル配線（中間配線パターン）を経由して上下側メタル配線（上下側配線パターン）を２以上のスルーホールで結んだ１往復分の電気的接続体を単位構造（単位抵抗素子）２１０として、この単位構造２１０の複数個が電気的に直列接続された状態となっている。この単位抵抗素子２１０を何個直列に繋げるかによって、抵抗値を所望の値に調整することができる。例えば、当該メタル配線のシート抵抗値が８０ｍΩ／□程度、スルーホール２０４〜２０８の１個当たりの抵抗は４Ω程度である場合であれば、単位抵抗素子２１０の１単位当りの抵抗は、ほぼ４Ω×６＝２４Ωであるので、２４Ω単位で抵抗値を調整することができることになる。
【００２８】
次に、上述のような構造を有する抵抗素子の製造プロセスについて概説する。図４から図７はこれを例示的に説明するための断面図である。なお、これらの図面では単位抵抗素子２１０ひとつ分のみについて図示しているが、図の横方向にこれらの構造が周期的に連続している。また、各プロセスにおける膜形成やスルーホール形成のためには、公知の成膜技術、露光技術、エッチング技術等を適宜選択して用いることができる。さらに、各プロセスの間には適宜、平坦化や密着力強化、あるいは洗浄等のための処理がなされるが、これらについては省略する。
【００２９】
まず、図４（ａ）に示すように、例えばＳｉで形成される基板２０１上に、例えばＳｉＯ２によって絶縁層としての層間酸化膜２０２（２０２ａ）が形成される。そして、例えばＡｌによって導電層としてのメタル層２０３ａが形成される（図４（ｂ））。次に、メタル層２０３ａを選択的に除去することにより、互いに間隔を隔てた複数の配線単位２０３ｕの連鎖となるようにパターニングされて、第１メタル配線２０３が形成される（図４（ｃ））。なお、図４（ｃ）ではひとつの配線単位２０３ｕのみが示されている。また、層間酸化膜２０２ａとメタル層２０３ａの間には、例えばＴｉＮによって界面層２０３ｂが形成される。なお、以下の図面における２０４ｃ、２０５ｂ、２０６ｃ、２０８ｃおよび２０９ｂも同様に界面層である。
【００３０】
第１メタル配線２０３が形成されると、第１メタル配線２０３の露出面と層間酸化膜２０２の露出面とを覆うように再び絶縁層としての層間酸化膜２０２（２０２ｂ）が形成される（図４（ｄ））。そして、図５（ａ）に示すように、層間酸化膜２０２（２０２ｂ）が選択的に除去され、第１メタル配線２０３上にスルーホール２０４となる開口２０４ａが形成される。開口２０４ａ内部に例えばＷ（タングステン）からなる抵抗層２０４ｂが埋め込まれることにより、この抵抗層２０４ｂを内包したスルーホール２０４が形成される（図５（ｂ））。スルーホール２０４の形成後、さらに層間酸化膜２０２（２０２ｂ）と抵抗層２０４ｂとの露出面を覆うように、導電層としてのメタル層２０５ａが形成される（図５（ｂ））。そして、メタル層２０５ａが界面層２０５ｂとともに選択的に除去されることにより、互いに間隔を隔てた複数の配線単位２０５ｕの連鎖へとパターニングされて、第２メタル配線２０５が形成される（図５（ｃ））。第１メタル配線２０３と第２メタル配線２０５とは、スルーホール２０４内の抵抗層２０４ｂと電気的に接触している。
【００３１】
第２メタル配線２０５が形成されると、第２メタル配線２０５の露出面と層間酸化膜２０２の露出面とを覆うように再び絶縁層としての層間酸化膜２０２（２０２ｃ）が形成される（図６（ａ））。そして、図６（ｂ）に示すように、層間酸化膜２０２（２０２ｃ）が選択的に除去され、第２メタル配線２０５上にスルーホール２０６となる開口２０６ａが形成される。開口２０６ａ内部に例えばＷ（タングステン）からなる抵抗層が埋め込まれることにより、スルーホール２０４と同様の構造を持つスルーホール２０６を得る事ができる。
【００３２】
図６（ｂ）の構造が得られた後、この構造の露出面の上に対して図５（ｂ）から図６（ｂ）までのプロセスを繰り返すことにより、図７（ａ）に示す絶縁層としての層間酸化膜２０２（２０２ｄ）内に、第３メタル配線２０７とスルーホール２０８とを得る。
【００３３】
ここでは図１の構造に対応して中間メタル配線を２つとしているが、さらに多くの中間メタル配線を設けてそれらの間をつなぐスルーホール内の抵抗層を設ける場合には、図５（ｂ）から図６（ｂ）までのプロセスを単位プロセスとして、この単位プロセスを中間メタル配線の数に応じて繰り返せばよい。第１メタル配線２０３とその上のスルーホール２０４を得る工程も、絶縁層の形成、メタル配線の形成と選択的除去、スルーホールの形成とそれへの所定物質（この実施形態の場合は抵抗性物質）の埋め込みという部分では同一であるため、単位プロセスとしてこの要部工程群を考えれば、上側メタル配線２０９以外については単位プロセスの繰返しと考えることができる。
【００３４】
下側メタル配線２０３と必要な数だけの中間メタル配線を得た後、図７（ａ）に示すメタル層２０９ａが抵抗層２０８ｂの露出面と層間酸化膜２０２（２０２ｄ）の露出面とを覆うように形成される。そして、メタル層２０９ａが界面層２０９ｂとともに選択的に除去されることにより、互いに間隔を隔てた複数の配線単位２０９ｕの連鎖へとパターニングされて、第４メタル配線２０９が得られる（図７（ｂ））。
【００３５】
これらにおいて、中間メタル配線２０５，２０７と上下側メタル配線２０３，２０９とにおいて互いに対応する配線単位２０５ｕ，２０７ｕ、２０３ｕ，２０９ｕを結ぶそれぞれのスルーホールを、高さ方向においてほぼ直線的に配列させるようにそれぞれのスルーホールを形成する際のマスクパターンの該当部分を同一とする。
【００３６】
このようにして、所望する層数およびパターンを有するメタル配線およびスルーホールからなる抵抗素子が、形成されることとなる。
【００３７】
このように、ｚｘ平面内においてスルーホールとメタル配線とを繰り返し層状に積層する２次元的な構造をとることにより、水平面内、すなわちｘｙ平面内に一直線上に抵抗素子を形成する場合に比べて、水平面内における単位面積あたりの抵抗値を高めることができる。すなわち、水平面内にてレイアウト面積を増大させることなく、単位面積あたりの抵抗値を大きくすることができる。
【００３８】
また、本実施の形態においては、このようにスルーホールを用いた配線によって抵抗素子を形成しているので、ＭＯＳＦＥＴの特性を調整するために行うドーズ量の制御や、熱処理条件の変更などとは独立に、抵抗値を制御することができる。
【００３９】
さらに、単位抵抗素子の構造は一定なので、高い抵抗が必要な場合でも、配線間にショートが生じることもない。
【００４０】
なお、各メタル配線の部分を、良導体に代わり抵抗体材料で形成してもよい。この場合は、当然ながら、回路設計においては、これらが有する抵抗値の寄与も考慮した設計がなされる。
【００４１】
＜実施の形態２＞
実施の形態１においては、単位抵抗素子はｚｘ平面内の２次元的な構造を有するのみであったが、単位抵抗素子の構造についての態様はこれに限定されない。本実施の形態においては、単位抵抗素子が３次元構造を有する場合について説明する。
【００４２】
図８は、抵抗素子３００が形成された半導体集積回路１００Ｂを部分的に示す図である。図８（ａ）は断面図である。図８（ｂ）、（ｃ）はそれぞれ、図８（ａ）のＡ方向およびＢ方向からみた平面図と断面図である。
【００４３】
図８（ａ）においては、ＣＭＯＳ構成のＭＯＳＦＥＴが形成されたシリコン基板３０１上に、層間酸化膜３０２が形成されている。層間酸化膜３０２中の異なる高さ位置には、第１メタル配線（１Ｍ）３０３と、第２メタル配線（２Ｍ）３０５とを有するレイヤがそれぞれ形成されている。第１メタル配線３０３は、水平面内において、ｙ軸方向に長手方向を有する略長方形状をなす配線単位３０３ｕが、ｘ軸方向に並ぶ配線パターンを有する。一方、第２メタル配線３０５は、水平面内において、ｘ軸方向に長手方向を有する略長方形状をなす配線単位３０５ｕが、２列にかつ互い違いに、ｘ軸方向に並ぶ配線パターンを有する。それぞれの配線単位の長手方向をその配線単位の姿勢方向とすると、第１メタル配線３０３の配線単位３０３ｕと第２メタル配線３０５の配線単位３０５ｕとは、ｘｙ平面において互いの姿勢方向が直交するように配置されている。換言すれば、各配線単位の集合が平面視で蛇行配列している。このような蛇行配列としては、この実施形態のような矩形方の蛇行でなくてもよく、ジグザグ配列などであってもよい。
【００４４】
また、第１メタル配線３０３の配線単位３０３ｕの端部と、第２メタル配線３０５の配線単位３０５ｕの端部との間には、例えばタングステンなどの抵抗体材料が埋め込まれることにより形成されたスルーホール（ＴＨ）３０４が、両者を電気的に直列に接続するように配置される。すなわち、抵抗素子３００は、・・・−１Ｍ−ＴＨ−２Ｍ−ＴＨ−１Ｍ−・・・という繰り返しの接続がなされる構造を有している。
【００４５】
上述の構造の場合は、図８において囲み枠にて示す単位抵抗素子３０６を単位配線パターンとして、水平方向であるｘ軸方向に直列に多数連接配置した構造であるといえる。この単位抵抗素子３０６を何個直列に繋げるかによって、抵抗値を所望の値に調整することができる。この構造においても、複数のメタル配線（配線パターン）を２以上のスルーホールで結んだ１往復分の電気的接続体を単位構造（単位抵抗素子）３０６として、この単位構造３０６の複数個が電気的に直列接続された状態となっている。
【００４６】
また、製造プロセスに関しては、個々のメタル層のパターニング態様やそれに応じたスルーホールの形成位置が異なる点を除いて、実施の形態１にて示したプロセスと本質的な相違はない。
【００４７】
このような構造をとることにより、本実施の形態においても、上述の実施の形態と同様に、熱処理条件の変更などとは独立に、抵抗値を制御することができる。
【００４８】
また、配線パターンの層とスルーホールとを第１メタル配線３０３と第２メタル配線３０５との間にさらに介在させることにより、さらに高い抵抗値を有する単位抵抗素子３０６により抵抗素子を構成する態様であってもよい。
【００４９】
＜実施の形態３＞
上述の実施の形態はいずれも抵抗素子の構造に係るものであったが、単位構造を繰り返しの程度によって、所望の物性値を有する回路素子を得る態様は、抵抗素子に限定されるものではない。本実施の形態においては、インダクタンス素子について説明する。
【００５０】
図９は、本実施の形態に係るインダクタンス素子４００が形成された半導体集積回路１００Ｃを部分的に示す図である。図９（ａ）は断面図である。図９（ｂ）および（ｃ）はそれぞれ、図９（ａ）のＡ方向およびＢ方向からみた平面図と断面図である。
【００５１】
図９においては、ＣＭＯＳ構成のＭＯＳＦＥＴが形成されたシリコン基板４０１上に、層間酸化膜４０２が形成されている。層間酸化膜４０２中の異なる高さ位置には、第１メタル配線（１Ｍ）４０３と、第２メタル配線（２Ｍ）４０５と、第３メタル配線（３Ｍ）４０７とを有するレイヤがそれぞれ形成されている。第１メタル配線４０３は、水平面内において、略Ｓ字形状ないしは両端で逆鈎形をなす配線単位４０３ｕが、ｘ軸方向に並ぶ配線パターンを有する。第２メタル配線４０５は、水平面内において、略正方形状をなす配線単位４０５ｕが、ｘ軸方向に２列に並ぶ配線パターンを有する。第３メタル配線４０７は、ｙ軸方向に長手方向を有する略長方形状をなす配線単位４０７ｕが、ｘ軸方向に並ぶ配線パターンを有する。ここで、第２メタル配線４０５の配線単位４０５ｕは、第１メタル配線４０３の配線単位４０３ｕの端部と、第３メタル配線４０７の配線単位４０７ｕの端部との中間に位置するように配置されている。
【００５２】
さらに、第１メタル配線４０３の配線単位４０３ｕと、第２メタル配線４０５の配線単位４０５ｕとは第１スルーホール（１ＴＨ）４０４によって、第２メタル配線４０５の配線単位４０５ｕと、第３メタル配線４０７の配線単位４０７ｕとは第２スルーホール（２ＴＨ）４０６によって、電気的に直列に接続されるように配置される。ここで、第１スルーホール４０４、および第２スルーホール４０６は、望ましくはメタル配線と同一の導体材料が埋め込まれている。すなわち、インダクタンス素子４００は、・・・−１Ｍ−１ＴＨ−２Ｍ−２ＴＨ−３Ｍ−２ＴＨ−２Ｍ−１ＴＨ−１Ｍ−・・・という繰り返しの接続がなされる構造を有している。
【００５３】
このような構造をとることにより、インダクタンス素子４００は、第１メタル配線４０３−第１スルーホール４０４−第２メタル配線４０５−第２スルーホール４０６−第３メタル配線４０７−第２スルーホール４０６−第２メタル配線４０５−第１スルーホール４０４−第１メタル配線−と続く、ｘ軸方向に延びる略螺旋構造を有する立体配線構造を備えていることとなる。このような配線構造を有することにより、起電力変化が与えられた場合に、ソレノイドコイルに近い磁場を発生させることができる。また、製造プロセスについては、スルーホールにも良導体を用いること、およびパターンニングが異なることを除いては、実施の形態１ないし２と本質的な相違はない。
【００５４】
しかも、インダクタンス素子４００は、従来と異なり、磁場の発生方向が水平方向であるので、シリコン基板４０１において渦電流が発生することもない。
【００５５】
さらに、この構造は、図９にて囲み枠にて示した単位インダクタ４０８を単位配線パターンとして、その繰り返しにより形成されているので、この単位インダクタ４０８を何個直列に繋げるかによって、インダクタンス値を所望の値に調整することができる。つまり、この構造においても、複数の配線パターンを２以上のスルーホールで結んだ１往復分の電気的接続体を単位構造（単位インダクタ）４０８として、この単位構造４０８の複数個が電気的に直列接続された状態となっている。
【００５６】
なお、本実施の形態において、第２メタル配線４０５は必ずしも必須の要素ではなく、これを含まず、図９の第１メタル配線４０３と第３メタル配線４０７に相当するメタル配線の間を、１つのスルーホールで直接に接続する態様であってもよい。
【００５７】
＜実施の形態４＞
実施の形態３に係るインダクタンス素子４００は、螺旋構造を有するが、その内部に磁性体を配することにより、そのインダクタンス値を高められる。本実施の形態では、これを説明する。
【００５８】
図１０は、本実施の形態に係るインダクタンス素子４５０が形成された半導体集積回路１００Ｄを部分的に示すを模式的に示す図である。図１０（ａ）は断面図である。図１０（ｂ）および（ｃ）はそれぞれ、図１０（ａ）のＡ方向およびＢ方向からみた平面図と断面図である。
【００５９】
図１０に示すインダクタンス素子４５０は、実施の形態４に係るインダクタンス素子４００の内部に、配線単位の集合の螺旋配列を貫通して、高透磁率を有する材料である磁性体（例えばＮｉ−Ｚｎフェライト）からなる芯線４０９が配置された構造を有する。よって、他の構成要素については、インダクタンス素子４００の対応する構成要素と同一の符号を付して、その説明を省略する。
【００６０】
芯線４０９は、インダクタンス素子４５０が有する螺旋構造における螺旋軸に相当する位置に配置される。本実施の形態の場合、図１０に囲み枠で示す単位インダクタ４５１を単位配線パターンとしてインダクタンス素子が形成されていることになる。
【００６１】
次に、上述のような構造を有するインダクタンス素子の製造プロセスについて概説する。図１１から図１３はこれを例示的に説明するための断面図である。各プロセスにおける膜形成やスルーホール形成のためには、公知の成膜技術、露光技術、エッチング技術等を適宜選択して用いることができる。また、各プロセスの間には適宜、平坦化や密着力強化、あるいは洗浄等のための処理がなされるが、これらについては省略する。
【００６２】
まず、図１１（ａ）に示すように、基板４０１上に、層間酸化膜４０２ａ、第１メタル配線４０３、層間酸化膜４０２ｂ、第１スルーホール４０３、第２メタル配線４０５、および層間酸化膜４０２ｃが順次形成されるまでのプロセスは、実施の形態１において示した抵抗素子の製造プロセスと同様である。ただし、層間酸化膜４０２ｃの膜厚は、次の芯線４０９の埋め込み高さに応じて調整される。
【００６３】
層間酸化膜４０２ｃが形成されると、芯線４０９を埋め込むための開口４０９ａが設けられ（図１１（ｂ））、そこに、例えばＮｉ−Ｚｎフェライトなどの高透磁率の磁性材料からなる芯線４０９が埋め込まれる（図１２（ａ））。
【００６４】
芯線４０９が埋め込まれると、層間酸化膜４０２ｃと芯線４０９ｂとの露出面の上に、第２スルーホールを形成するに必要な高さの分だけ層間酸化膜４０２ｄが形成され（図１２（ｂ））、開口４０６ａが設けられると（図１３（ａ））、以降は図１３（ｂ）に示すように、スルーホール４０６の形成、および第３メタル配線４０７が順次なされていく。このあたりのプロセスは第１実施形態における製造方法と同様である。
【００６５】
このように内部に磁性体の芯線４０９を備えることにより、インダクタンス素子４５０は透磁率が高いものとなり、実施の形態４に係るインダクタンス素子４００が有する効果に加え、レイアウト面積を増加させることなく、インダクタンス素子４００よりも高いインダクタンス値を得ることができる。
【００６６】
＜変形例＞
単位抵抗素子および単位インダクタの構造は、上述の例に限定されず、レイアウト面積およびデバイス構造、あるいは要求される素子の特性値（素子定数）から定まる条件に応じて、様々な構造およびレイアウトをとることができる。
【００６７】
中間配線パターンを設けるにあたっては、１つまたは複数の任意の数の配線パターンを設けることができる。
【００６８】
実施の形態４においては、芯線を１本だけ備える態様を示しているが、これには限定されず、中間配線パターンの数を適宜設定するとともに、芯線を複数配置する態様であってもよい。
【００６９】
上記の各実施形態の回路素子は、アナログ半導体集積回路における素子として特に有用であるが、デジタル半導体集積回路においても利用できる。
【００７０】
【発明の効果】
以上、説明したように、請求項１の発明によれば、回路素子の形成に際し、下地の半導体層の製造プロセスに係る制約を受けることなく、回路素子を独立して形成することが可能であり、かつ高さ方向に中間配線パターンを介して複数のスルーホールを設けているために、半導体基板の主面に平行な方向における単位長さあたりの素子定数を大きくとることができる。単一のスルーホールをいたずらに深くする場合と異なり、個々のスルーホールへの深さを制限しつつ、等価的に深さ方向へのスルーホール全体の延長を長くしている。また、個々のスルーホールは比較的浅くてもよいため、その中への物質の埋め込みが容易であって、安定的に製造できる。
【００７１】
また、請求項２の発明によれば、スルーホールで結んだ１往復分の電気的接続体を単位構造としているため、素子定数をその単位構造の素子定数の倍数として任意に選択可能である。
【００７２】
また、請求項３の発明によれば、中間配線パターンと上下側の配線パターンとにおいて互いに対応する配線単位を結ぶそれぞれのスルーホールは、高さ方向においてほぼ直線的に配列しているため、それらのスルーホールの形成に同じマスクを使用することができる。
【００７３】
また、請求項４の発明によれば、半導体層の製造プロセスに係る制約を受けることなく、回路素子を形成することができるので、所望の素子定数値を有する回路素子の形成およびその素子定数値の設定が容易となる。また、複数の配線パターンの配線単位の集合が平面視で蛇行配列しているのために絶縁層内の空間を立体的に利用していることになり、レイアウト面積の増加も抑制できる。
【００７４】
また、請求項５の発明によれば、スルーホールで結んだ１往復分の電気的接続体を単位構造としているため、素子定数をその単位構造の素子定数の倍数として任意に選択可能である。
【００７５】
また、請求項６の発明によれば、所望の抵抗値を有する回路素子の形成およびその抵抗値の設定が容易となる。
【００７６】
また、請求項７の発明によれば、絶縁層内にインダクタンス素子を形成することができるので、半導体基板側に渦電流を生じさせることなく、ソレノイドコイルが発生させる磁場に近い磁場を、発生させることができる。
【００７７】
また、請求項８の発明によれば、特にインダクタンス値を向上させることができる。
【００７８】
また、請求項９の発明によれば、芯線も単位構造の繰り返しとして形成することができ、均一な磁場を発生させることができる。
【００７９】
また、請求項１０の発明によれば、下地の半導体層の製造プロセスに係る制約を受けることなく、回路素子を独立して形成することが可能であり、かつ半導体基板の主面に平行な方向における単位長さあたりの素子定数が大きい半導体装置を、提供することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る抵抗素子２００の構造を示す断面図である。
【図２】実施の形態１に係る抵抗素子２００の構造を示す平面図である。
【図３】実施の形態１に係る抵抗素子２００の等価回路を示す図である。
【図４】抵抗素子２００の製造プロセスを説明する図である。
【図５】抵抗素子２００の製造プロセスを説明する図である。
【図６】抵抗素子２００の製造プロセスを説明する図である。
【図７】抵抗素子２００の製造プロセスを説明する図である。
【図８】実施の形態２に係る抵抗素子３００の構造を示す図である。
【図９】実施の形態３に係る抵抗素子４００の構造を示す図である。
【図１０】実施の形態４に係る抵抗素子４５０の構造を示す図である。
【図１１】インダクタンス素子４５０の製造プロセスを説明する図である。
【図１２】インダクタンス素子４５０の製造プロセスを説明する図である。
【図１３】インダクタンス素子４５０の製造プロセスを説明する図である。
【図１４】従来の抵抗素子の構造を示す断面図である。
【図１５】従来の抵抗素子の構造を示す平面図である。
【図１６】従来の抵抗素子の等価回路を示す図である。
【図１７】従来のインダクタンス素子の構造を示す図である。
【図１８】従来のインダクタンス素子の構造を示す図である。
【符号の説明】
２００，３００　抵抗素子、２０１，３０１，４０１　シリコン基板、２０２，３０３，４０２　層間酸化膜、２１０，３０６　単位抵抗素子、４００，４５０　インダクタンス素子、４０８　単位インダクタ、４０９　芯線。
【図１】
2004040009.tif 000003
【図２】
2004040009.tif 000004
【図３】
2004040009.tif 000005
【図４】
2004040009.tif 000006
【図５】
2004040009.tif 000007
【図６】
2004040009.tif 000008
【図７】
2004040009.tif 000009
【図８】
2004040009.tif 000010
【図９】
2004040009.tif 000011
【図１０】
2004040009.tif 000012
【図１１】
2004040009.tif 000013
【図１２】
2004040009.tif 000014
【図１３】
2004040009.tif 000015
【図１４】
2004040009.tif 000016
【図１５】
2004040009.tif 000017
【図１６】
2004040009.tif 000018
【図１７】
2004040009.tif 000019
【図１８】
2004040009.tif 000020