(57)【要約】 【課題】  上面上でそれぞれビット線を介してコンタクト接続され、隣接し合うビット線のうちのそれぞれ２つをプログラミングおよび読み出しするためにソース領域およびドレイン領域が選択される。しかしながら、この場合、ソース／ドレイン領域を上面でコンタクト接続するために、ビット線の適切な配置という問題が生じる。【解決手段】  ワード線（６）に対して横方向に伸びるＳＴＩ分離の態様の素子分離領域（８）は、隣接し合うメモリセルのソース／ドレイン領域（３）を分離する。金属ビット線（７）が上面に設けられ、かつ、例えば、ジグザグラインに沿ってパターニングされ、これにより、ビット線によってコンタクト接続されたメモリトランジスタのソース／ドレイン領域が、隣り合う２つのビット線によって電気的に接続される。【選択図】  なし【特許請求の範囲】
【請求項１】
仮想接地アーキテクチャを有する半導体メモリであって、
ロウおよびカラムに配置された、それぞれのメモリトランジスタを有する複数のメモリセル（１）が存在し、
該メモリトランジスタは、該半導体材料内にドーパントを導入することによって形成されたソース／ドレイン領域（３）間のチャネル領域（２）と、該チャネル領域からの電荷キャリアを捕獲するために提供されたストレージ層シーケンス（５）によって該チャネル領域から分離され、かつワード線（６）の一部分であるゲート電極（４）を有し、
該メモリセルを駆動するために、互いに間隔をあけて配置されたワード線（６）と、該ワード線に対して横方向に伸びるビット線（７）とが存在する、半導体メモリであって、
該ワード線（６）間に素子分離領域（８）が存在し、
それぞれのワード線（６）に沿う該ソース／ドレイン領域（３）の連続的な番号付けに従って、この場合、該ワード線（６）の種々の側に存在し、かつ、同じ番号をそれぞれ取得する該ワード線（６）に対して互いに対向して位置する該ソース／ドレイン領域（３）であって、
ａ）該ワード線の一方の側で、少なくともそれぞれ１つの偶数番号が付けられたソース／ドレイン領域が、素子分離領域（８）によって、該番号付けで後続の奇数の番号がつけられたソース／ドレイン領域から電気的に分離され、
ｂ）該ワード線の該反対側で、少なくともそれぞれ１つの奇数の番号が付けられたソース／ドレイン領域が、素子分離領域（８）によって、該番号付けに従う偶数番号が付けられたソース／ドレイン領域から電気的に分離され、
該ビット線（７）は、該ワード線（６）上に配置され、かつ、ワード線と、隣接し合うように配置された２つのビット線とを選択することによってメモリトランジスタがアドレス指定されるように、該ソース／ドレイン領域（３）に導通するように接続される、半導体メモリ。
【請求項２】
前記ビット線（７）は、前記ソース／ドレイン領域（３）をコンタクト接続し、これにより、それぞれのワード線（６）の種々の側に存在し、かつ、連続する番号が提供されたソース／ドレイン領域のペアが互いに導通するようにそれぞれ接続される、請求項１に記載の半導体メモリ。
【請求項３】
前記ビット線（７）は、それぞれ、ジグザグ線で延び、かつ、小さい数のソース／ドレイン領域（３）から大きい数のソース／ドレイン領域への方向と、大きい数のソース／ドレイン領域から小さい数のソース／ドレイン領域への方向に交互に伸びる、請求項２に記載の半導体メモリ。
【請求項４】
前記ビット線（７）は、メモリセル（１）のロウおよびカラムでの配置に対して対角線上に伸び、かつ、それぞれ、小さい数のソース／ドレイン領域（３）から大きい数のソース／ドレイン領域への方向に伸びる、請求項２に記載の半導体メモリ。
【請求項５】
素子分離領域（８）は、誘電体材料で充填されたＳＴＩトレンチの態様で存在し、該素子分離領域は、同じ番号を有するソース／ドレイン領域（３）のロウ間の前記ワード線（６）に対して横方向に連続的に伸びる、請求項２〜４の１つに記載の半導体メモリ。
【請求項６】
素子分離領域（８）によって互いに分離されない連続的ソース／ドレイン領域（３）の２つのワード線（６）のペア間が、互いに導通するようにそれぞれ接続され、
該ビット線（７）は、該ワード線（６）間のそれぞれ１つおきの中間空間に存在するソース／ドレイン領域（３）のペアとロウごとにコンタクト接続する、請求項１に記載の半導体メモリ。
【請求項７】
前記ソース／ドレイン領域（３）のペアは、ドーパントを導入することによって前記半導体内に形成された接続領域（１１）によって互いに接続され、
該ビット線（７）は、該ワード線（６）に対してロウで横方向に配置された該接続領域（１１）上で、それぞれコンタクト接続される、請求項６に記載の半導体メモリ。
【請求項８】
前記ビット線（７）は、互いに間隔をあけて直線で平行に配置される、請求項６または７に記載の半導体メモリ。
【請求項９】
前記ビット線（７）は金属を含む、請求項１〜８の１つに記載の半導体メモリ。
【発明の詳細な説明】
【背景技術】
【０００１】
半導体メモリは、トランジスタ構造を各々が有するメモリセルのロウまたはカラムの構造を備える。電荷トラッピングメモリセルの場合、ゲート誘電体は、３つの連続する分離層から構成されるストレージ層シーケンスとして形成され、このシーケンスの中間の層が、例えば、チャネル内の熱い電子（ＣＨＥ、ｃｈａｎｎｅｌ  ｈｏｔ  ｅｌｅｃｔｒｏｎｓ）、または、ファウラーノルドハイムトンネルによりチャネルからストレージ層に達する電子等の、チャネル領域からの電荷キャリアを捕獲（トラップ）するために適切である。このストレージ層シーケンスは、例えば、酸化物層、窒化物層、および、さらなる酸化物層の３層シーケンスであり、これらの層のうち酸化物層は、窒化物からなる実際のストレージ層の境界層をなす。電荷トラッピングメモリセルは、例えば、ホットホールまたはファウラーノルドハイムトンネルの注入によるといったコンセプトに応じて消去される。
【発明の開示】
【発明が解決しようとする課題】
【０００２】
一般的なソースアーキテクチャの場合、ソース領域をカラムのように相互接続するソース線が、半導体ボディに存在する。これと平行に、カラムごとにゲート電極を互いに接続するワード線が伸び、関連するメモリセルを選択するために用いられるワード線が延びる。ビット線は、上面上のワード線およびソース線に対して横方向に伸び、かつそれぞれのロウのドレイン領域にコンタクト接続される。この場合、半導体材料内に、ドーピング領域としてソース線およびソース／ドレイン領域のみが形成されるので、素子分離領域が間に設けられることによって、個々のメモリセルを互いに電気的に分離することが可能である。従って、半導体材料内にソース／ドレイン領域のみが配置され、しかしながら、そこに線が存在しない場合、セルが互いに電気的に分離されることもまた可能である。これは、仮想接地アーキテクチャの場合に当てはまる。この仮想接地アーキテクチャの場合、上面上でそれぞれビット線を介してコンタクト接続され、隣接し合うビット線のうちのそれぞれ２つをプログラミングおよび読み出しするためにソース領域およびドレイン領域が選択される。しかしながら、この場合、ソース／ドレイン領域を上面でコンタクト接続するために、ビット線の適切な配置という問題が生じる。
【課題を解決するための手段】
【０００３】
本発明により、仮想接地アーキテクチャを有する半導体メモリであって、ロウおよびカラムに配置された、それぞれのメモリトランジスタを有する複数のメモリセル（１）が存在し、該メモリトランジスタは、該半導体材料内にドーパントを導入することによって形成されたソース／ドレイン領域（３）間のチャネル領域（２）と、該チャネル領域からの電荷キャリアを捕獲するために提供されたストレージ層シーケンス（５）によって該チャネル領域から分離され、かつワード線（６）の一部分であるゲート電極（４）を有し、該メモリセルを駆動するために、互いに間隔をあけて配置されたワード線（６）と、該ワード線に対して横方向に伸びるビット線（７）とが存在する、半導体メモリであって、該ワード線（６）間に素子分離領域（８）が存在し、それぞれのワード線（６）に沿う該ソース／ドレイン領域（３）の連続的な番号付けに従って、この場合、該ワード線（６）の種々の側に存在し、かつ、同じ番号をそれぞれ取得する該ワード線（６）に対して互いに対向して位置する該ソース／ドレイン領域（３）であって、ａ）該ワード線の一方の側で、少なくともそれぞれ１つの偶数番号が付けられたソース／ドレイン領域が、素子分離領域（８）によって、該番号付けで後続の奇数の番号がつけられたソース／ドレイン領域から電気的に分離され、ｂ）該ワード線の該反対側で、少なくともそれぞれ１つの奇数の番号が付けられたソース／ドレイン領域が、素子分離領域（８）によって、該番号付けに従う偶数番号が付けられたソース／ドレイン領域から電気的に分離され、該ビット線（７）は、該ワード線（６）上に配置され、かつ、ワード線と、隣接し合うように配置された２つのビット線とを選択することによってメモリトランジスタがアドレス指定されるように、該ソース／ドレイン領域（３）に導通するように接続される、半導体メモリが提供され、それにより、上記目的が達成される。
【０００４】
前記ビット線（７）は、前記ソース／ドレイン領域（３）をコンタクト接続し、これにより、それぞれのワード線（６）の種々の側に存在し、かつ、連続する番号が提供されたソース／ドレイン領域のペアが互いに導通するようにそれぞれ接続されてもよい。
【０００５】
前記ビット線（７）は、それぞれ、ジグザグ線で延び、かつ、小さい数のソース／ドレイン領域（３）から大きい数のソース／ドレイン領域への方向と、大きい数のソース／ドレイン領域から小さい数のソース／ドレイン領域への方向に交互に伸びてもよい。
【０００６】
前記ビット線（７）は、メモリセル（１）のロウおよびカラムでの配置に対して対角線上に伸び、かつ、それぞれ、小さい数のソース／ドレイン領域（３）から大きい数のソース／ドレイン領域への方向に伸びてもよい。
【０００７】
素子分離領域（８）は、誘電体材料で充填されたＳＴＩトレンチの態様で存在し、該素子分離領域は、同じ番号を有するソース／ドレイン領域（３）のロウ間の前記ワード線（６）に対して横方向に連続的に伸びてもよい。
【０００８】
素子分離領域（８）によって互いに分離されない連続的ソース／ドレイン領域（３）の２つのワード線（６）のペア間が、互いに導通するようにそれぞれ接続され、該ビット線（７）は、該ワード線（６）間のそれぞれ１つおきの中間空間に存在するソース／ドレイン領域（３）のペアとロウごとにコンタクト接続してもよい。
【０００９】
前記ソース／ドレイン領域（３）のペアは、ドーパントを導入することによって前記半導体内に形成された接続領域（１１）によって互いに接続され、該ビット線（７）は、該ワード線（６）に対してロウで横方向に配置された該接続領域（１１）上で、それぞれコンタクト接続されてもよい。
【００１０】
前記ビット線（７）は、互いに間隔をあけて直線で平行に配置されてもよい。
【００１１】
前記ビット線（７）は金属を含んでもよい。
【００１２】
本発明の目的は、メモリセルが互いに電気的に分離され、かつ、メモリセルをアドレス指定するために必要とされるワード線およびビット線が上面に提供される、仮想接地アーキテクチャを有する半導体メモリを明確にすることである。
【００１３】
この目的は、請求項１に記載の特徴を有する半導体メモリにより達成される。改良点は、従属請求項から明らかになる。
【００１４】
仮想接地アーキテクチャを有する本発明の半導体メモリの場合、それ自体既知の態様で、ロウおよびカラムに配置された、それぞれのメモリトランジスタを有する複数のメモリセルが存在する。メモリトランジスタは、ドーパントを導入することによって半導体材料内に形成されたソース／ドレイン領域間に、チャネル領域と、電荷を捕獲するために提供され、かつ、ストレージ層シーケンス、特に、ワード線の一部分であるＯＮＯ層シーケンスによってチャネル領域から分離されたゲート電極とを有する。メモリセルを駆動するために提供されたワード線と、これに対して横方向に伸びるビット線とは、互いに間隔をあけて平行に設けられる。
【００１５】
上述の問題は、好ましくは、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）方で、誘電体材料で充填される凹部またはトレンチが形成された素子分離領域がワード線間に存在することによって解決される。それぞれのワード線に沿うソース／ドレイン領域の連続的な番号付けに従って、この場合、ワード線の種々の側に存在し、かつ、同じ番号をそれぞれ取得するワード線に対して互いに対向して位置するソース／ドレイン領域であって、該ワード線の一方の側で、少なくともそれぞれ１つの偶数番号が付けられたソース／ドレイン領域が、素子分離領域によって、番号付けで後続の奇数の番号がつけられたソース／ドレイン領域から電気的に分離され、ワード線の反対側で、少なくともそれぞれ１つの奇数の番号が付けられたソース／ドレイン領域が、素子分離領域によって、番号付けに従う偶数番号が付けられたソース／ドレイン領域から電気的に分離される。メモリセルによって占められた領域は、ワード線の幅と連続的な素子分離領域間の距離とによって決定される。
【００１６】
半導体メモリのある実施形態において、この素子分離領域は、ワード線に対して横方向に伸びるストリップタイプの分離トレンチによって形成され得、この場合、上面に付与されたビット線が特定の態様で構成され、ソース／ドレイン領域上にコンタクト接続される。ビット線は、少なくとも一部分において、ワード線に対して間接的にまたは斜めに、または対角線上に伸びるように配置され、これにより、それぞれのメモリセルと関連したメモリトランジスタのソース／ドレイン領域が、隣接し合う２つのビット線と接続される。このために、ビット線は、ジグザグ線になるように配置されるか、または、メモリセルのマトリクスタイプの配置上で斜めに、かつ互いに平行の対角線上の相互接続として伸び得る。しかしながら、基本的に、少なくとも部分的に、ワード線に対して斜めに、例えば、４５°の角度で配置されたビット線を有する任意の配置が可能である。
【００１７】
さらなる好ましい例示的実施形態において、ソース／ドレイン領域は、ビット線に対して横方向に配置され、同時に、ビット線をコンタクト接続するための、いわゆる「ランディングパッド（ｌａｎｄｉｎｇ  ｐａｄ）」を形成する接続領域を介して、ペアになるように接続される。この例示的実施形態において、ビット線は、従来の方法で、ワード線に対して横方向に互いに間隔をあけて平行に配置され得る。
【００１８】
半導体メモリの例は、以下において、図１〜図１１を参照して、より詳細に記載される。
【発明の効果】
【００１９】
この素子分離領域は、ワード線に対して横方向に伸びるストリップタイプの分離トレンチによって形成され得、この場合、上面に付与されたビット線が特定の態様で構成され、ソース／ドレイン領域上にコンタクト接続される。ビット線は、少なくとも一部分において、ワード線に対して間接的にまたは斜めに、または対角線上に伸びるように配置され、これにより、それぞれのメモリセルと関連したメモリトランジスタのソース／ドレイン領域が、隣接し合う２つのビット線と接続される。このために、ビット線は、ジグザグ線になるように配置されるか、または、メモリセルのマトリクスタイプの配置上で斜めに、かつ互いに平行の対角線上の相互接続として伸び得る。しかしながら、基本的に、少なくとも部分的に、ワード線に対して斜めに、例えば、４５°の角度で配置されたビット線を有する任意の配置が可能である。
【発明を実施するための最良の形態】
【００２０】
図１は、メモリセルの配置の模式的平面図を示し、メモリトランジスタによって形成されるメモリセル１が、破線で囲むことによって強調される。関連したメモリトランジスタは、ワード線の下の半導体材料内に存在するチャネル領域２、およびソース／ドレイン領域３を有する。チャネル領域上のゲート電極４は、ワード線６の一部分である。ゲート電極は、上述の半導体メモリ内で、図１に示されないストレージ層シーケンスによって形成された薄いゲート誘電体によって、チャネル領域の半導体材料から分離される。
【００２１】
ビット線７は、上面上で、ワード線に対して横方向に伸び、かつ、ワード線から電気的に分離される。ビット線は、特に、例えば、タングステンまたはケイ化タングステンであり得る金属相互接続または金属相互接続である。ビット線７は、ソース／ドレイン領域３のロウと導通するように接続される。このために、ワード線間およびワード線上で分離のために存在する誘電体が、ビット線と関連するソース／ドレイン領域との間で開けられ、ビット線の材料が、この位置で、当該のソース／ドレイン領域の半導体材料と導通するように接続される。ビット線のソース／ドレインコンタクトは、図１に丸で囲まれたバツ印によって識別される。図１の例示的実施形態において、ビット線は、ジグザグ線に沿って伸び、従って、それぞれのメモリセル１のソース／ドレイン領域が、隣接し合う２つのビット線７と接続される。従って、メモリセル１は、ワード線６および隣接し合う２つのビット線７を選択することによってアドレス指定され得る。
【００２２】
図２は、ワード線に沿う半導体メモリの垂直構造を見分けることが可能な図１に示された断面を示す。ストレージ層シーケンス５が、基板９または半導体ボディにおけるそれぞれのチャネル領域２の上に存在する。このストレージ層シーケンスは、それぞれのゲート電極４を半導体材料から電気的に分離し、プログラミング動作の間、電荷キャリアを捕獲するために提供される。この場合、ゲート電極４は、分離層１０によってビット線７から電気的に分離されるワード線６の一部分である。図２の断面に存在するビット線の部分的領域が斜線で示される。斜線で示された面に向かって右側にそれぞれ隣接するビット線７の領域は、図面の平面の後に斜めに延びるビット線の（視線の方向で）前方の側壁を表す。基板９において、個々のメモリセル間に素子分離領域８（図１にも示される）が存在し、この例示的実施形態において、ＳＴＩにより、誘電体材料でトレンチを充填する方法でワード線６に対して横方向に形成される。
【００２３】
図３は、図１に示されたワード線６に対して横方向の断面を示す。図３は、基板９におけるソース／ドレイン領域３間のチャネル領域２を示す。ストレージ層シーケンス５の一部分によってチャネル領域２からそれぞれ分離されるゲート電極４は、図面の平面に対して垂直に伸びるワード線のそれぞれ一部分である。ビット線７は、分離層１０によってワード線から電気的に分離される。分離層１０は、さらに、ワード線の側壁を覆う。その間に、ソース／ドレイン領域３上のビット線７とソース／ドレインコンタクト１７との間に導通する接続が位置する。ソース／ドレインコンタクト１７は、図１における丸で囲まれたバツ印によって示される領域をほぼ占める。
【００２４】
図４は、ビット線７は、互いに間隔をあけて直線で平行に、および、ワード線６に対してほぼ４５°の角度で伸びるように配置される例示的実施形態の図１によるメモリセルアレイの模式的平面図を示す。ビット線のこの配置の場合も、個々のメモリトランジスタは、隣り合う２つのビット線を選択することによって選択される。これらのビット線と、ワード線の１つとを選択することによって、関連するメモリセルが明確にアドレス指定される。図１および図４による例示的実施形態から、プログラムされるか、または読み出されるべきそれぞれのメモリトランジスタのソースとドレインとの間に必要な電圧が印加され得ることさえ保証されれば、ビット線７は、種々の態様で配置されることが明らかになる。
【００２５】
図５の平面図に示される例示的実施形態において、個々の部分に、図１および図４と同じ参照符号が提供される。この例示的実施形態において、ワード線６およびビット線７は、直角に交差し、それぞれ互いに間隔をあけて平行に配置される。ビット線７は、素子分離領域８の長手方向に伸びる。図１および図４による例示的実施形態とは対照的に、素子分離領域８は、連続したストリップタイプのトレンチを充填することによって形成されるのではなく、むしろ、それぞれ、メモリセルアレイのアクティブ領域と関連した接続領域１１によって遮断される。この接続領域１１は、それぞれのソース／ドレインコンタクト１７が設けられ、かつ、それぞれのビット線７が接続されたドーピング半導体材料である。従って、接続領域１１は、連続して配置された２つのソース／ドレイン領域３への導通する接続を形成する。従って、ビット線がこの配置である場合、接続領域１１により、隣接し合う２つのビット線７を介してワード線によって選択されたメモリトランジスタをプログラミングするか、または読み出すことが可能である。接続領域１１は、アクティブ領域上でビット線を相互接続するための「ランディングパッド」のタイプを形成する。
【００２６】
隣接し合う２つのビット線７の下に存在する素子分離領域８は、ビット線の長手方向に互いに対して長さの半分ずれる。このようにして、隣接し合うメモリセルを、この例示的実施形態においても互いに電気的に分離することが可能である。この例示的実施形態は、ビット線が、単純なジオメトリであるため、ビット線が簡単に生成され得るという有利な点を有する。ソース／ドレイン領域が、ワード線の長手方向に接続領域１１の両側にそれぞれ隣接するので、ソース／ドレインコンタクト１７の長手方向に第１の実施形態の変形におけるよりもより多くの空間が利用可能である。従って、ソース／ドレインコンタクト１７の位置合わせは非臨界（ｎｏｎ−ｃｒｉｔｉｃａｌ）である。なぜなら、ビット線およびコンタクトの側方へのわずかなずれが、隣接し合う２つのソース／ドレイン領域３の電気的コンタクト接続を損なうからである。
【００２７】
この例示的実施形態のアクティブ領域は、図６の平面図において別々に示される。素子分離領域８が、ビット線の長手方向に、それぞれ、接続領域１１によって遮断され、この接続領域１１は、それ自体、素子分離領域８の間でビット線の方向に存在する半導体ストリップをそれぞれソース／ドレイン領域の領域で遮断する接続領域１１によって、それぞれ遮断されることが図６において特に明確に見出され得る。素子分離領域８は、それぞれのワード線に沿う連続的なメモリセルを、ワード線の種々の側でそれぞれ交互に分離する。
【００２８】
図７は、図１の例示的実施形態の模式的回路図を示し、ここで、関連するソース／ドレインコンタクト１７を有するメモリセル１が破線で囲まれる。図８は、隣接し合う２つのソース／ドレイン領域をビット線７と接続する接続領域１１を有する図５による実施形態の模式的回路図を示す。個々の部分の参照符号は、これまでの図の参照符号に対応する。
【００２９】
図８による回路について、図９〜図１１は、それぞれ、メモリセルをプログラミング、読み出し、および、消去するために、ワード線およびビット線に印加される電位を示す。
【００３０】
図９は、図８の模式的回路図、および、メモリセル１２をプログラミングするために印加される電位を示す。９ボルトは、例えば、選択されたワード線１３上に存在する。０ボルトおよび５ボルトは、選択されたビット線１４、１５上にそれぞれ存在する。残りのワード線は、０ボルトであるが、残りのビット線は開（フローティング）である。
【００３１】
図１０は、図８の模式的回路図、および、読み出されるべきメモリセル１２を読み出すために印加される電位を示す。この場合、選択されたワード線は４ボルトであり、選択されたビット線１４、１５は、それぞれ、２ボルトおよび０ボルトである。残りのワード線は、０ボルトであるが、残りのビット線は開である。
【００３２】
図１１は、図８の模式的回路図、および、選択されたワード線１３に沿って同時に消去されるべきメモリセル１６を消去するために印加される電位を示す。連続してそれぞれ１つおきのビット線が選択され、５ボルトにされる。選択されたワード線１３は−７ボルトである。残りのワード線は０ボルトであるが、残りのビット線は開である。
【００３３】
半導体メモリを製作する際に、まず、例えば、メモリセルアレイを素子分離で包囲することによって、アクティブ領域が規定される。チャネル領域を形成するために、ドーパントを注入することによってドーピングウェルが製作される。例えば、酸化物、窒化物、および酸化物を含むシーケンス等のストレージ層シーケンスが全領域にわたって堆積される。セルアレイの外側で、このストレージ層シーケンスが除去され、かつ、駆動周辺素子であるトランジスタのゲート酸化物によって置換される。ゲート電極およびワード線の材料が堆積され、かつパターニングされる。ソース／ドレイン領域用のドーパントがワード線に対して自己整合するように注入される。さらに、駆動周辺素子であるトランジスタのために対応するソース／ドレイン領域が生成される。ワード線は、上面および側壁が電気的分離で覆われる。ソース／ドレイン領域へ注入されるよりも可能な限り前に、この分離体が付与され得る。メタライゼーションの堆積および、後続の金属のパターニングによってビット線が生成される。ビット線をソース／ドレイン領域に接続するためのコンタクトホールは、場合によっては、ワード線間に導入された誘電体に予め生成される。このコンタクトホールは、堆積した金属によって充填される。このようにして、アクティブ領域上のワード線間のコンタクトが自己整合しながら生成される。
【００３４】
上面上でそれぞれビット線を介してコンタクト接続され、隣接し合うビット線のうちのそれぞれ２つをプログラミングおよび読み出しするためにソース領域およびドレイン領域が選択される。しかしながら、この場合、ソース／ドレイン領域を上面でコンタクト接続するために、ビット線の適切な配置という問題が生じる。ワード線（６）に対して横方向に伸びるＳＴＩ分離の態様の素子分離領域（８）は、隣接し合うメモリセルのソース／ドレイン領域（３）を分離する。金属ビット線（７）が上面に設けられ、かつ、例えば、ジグザグラインに沿ってパターニングされ、これにより、ビット線によってコンタクト接続されたメモリトランジスタのソース／ドレイン領域が、隣り合う２つのビット線によって電気的に接続される。
【００３５】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。
【図面の簡単な説明】
【００３６】
【図１】図１は、メモリセルアレイにおけるワード線およびビット線の配置の模式的平面図を示す。
【図２】図２は、図１に示されたワード線に沿う断面を示す。
【図３】図３は、図１に示されるワード線に対して横方向の断面を示す。
【図４】図４は、代替的な例示的実施形態に関する図１による平面図を示す。
【図５】図５は、さらなる実施形態の変形に関する図１による平面図を示す。
【図６】図６は、図５の平面図の部分図を示す。
【図７】図７は、図１による配置の模式的回路図を示す。
【図８】図８は、図５による配置の模式的回路図を示す。
【図９】図９は、メモリセルをプログラミングする動作に関する図８による模式的回路図を示す。
【図１０】図１０は、メモリセルを読み出す動作に関する図８による模式的回路図を示す。
【図１１】図１１は、メモリセルを消去する動作に関する図８による模式的回路図を示す。
【符号の説明】
【００３７】
１        メモリセル
２        チャネル領域
３        ソース／ドレイン領域
４        ゲート電極
５        ストレージ層シーケンス
６        ワード線
７        ビット線
８        素子分離領域
９        基板
１０      分離層
１１      接続領域
１２      読み出しされるべきメモリセル
１３      選択されたワード線
１４      選択されたビット線
１５      選択されたビット線
１６      消去されるべきメモリセル
１７      ソース／ドレインコンタクト
【図１】
2004363599.tif 000002
【図２】
2004363599.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004363599.tif 000011
【図１１】
2004363599.tif 000012
【手続補正書】
【提出日】平成16年6月24日(2004.6.24)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2004363599.tif 000013