(57)【要約】【課題】構造および機能の異なる複数のデバイスを１つのチップ形成する場合においても、工程数および製造コストが低減できる半導体装置の製造方法を提供する。【解決手段】一層目のポリシリコン膜を形成し、第１デバイスのポリシリコン電極２０２ａ，２０４ａおよび第３デバイスのポリシリコン電極２０１ａ，２０３ａを形成する第１工程と、酸化シリコン膜と窒化シリコン膜からなる絶縁膜６を形成する第２工程と、前記第１デバイスおよび第３デバイスの形成領域以外の絶縁膜６を除去して半導体基板を露出する第３工程と、絶縁膜６が除去された半導体基板に二層目のポリシリコン膜を形成し、第３デバイスのポリシリコン電極２０１ｂ，２０３ｂおよび絶縁膜６を除去した半導体基板上に第２デバイス２０５〜２０８のポリシリコン電極２０５ｂ〜２０８ｂを形成する第４工程とを有する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
一層のポリシリコン電極を有する第１及び第２デバイスと、二層の第１ポリシリコン電極および第２ポリシリコン電極を有する第３デバイスを、１つの半導体基板に形成する半導体装置の製造方法であって、
前記半導体基板の全面に、一層目のポリシリコン膜を形成し、当該一層目のポリシリコン膜をパターニングして、一層目のポリシリコン膜からなる第１デバイスのポリシリコン電極および第３デバイスの第１ポリシリコン電極を形成する第１工程と、
前記第１デバイスのポリシリコン電極および第３デバイスの第１ポリシリコン電極を形成した半導体基板の全面に、保護膜となる絶縁膜を形成する第２工程と、
前記半導体基板上の前記第１デバイスおよび第３デバイスの形成領域以外の前記絶縁膜を除去して、前記半導体基板を露出する第３工程と、
前記第１及び第３デバイスの形成領域以外の絶縁膜が除去された半導体基板に酸化シリコン膜を形成した後、半導体基板の全面に二層目のポリシリコン膜を形成し、当該二層目のポリシリコン膜をパターニングして、二層目のポリシリコン膜からなる前記第３デバイスの第２ポリシリコン電極、および前記絶縁膜を除去した半導体基板上に第２デバイスのポリシリコン電極を形成する第４工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記保護膜となる絶縁膜は、酸化シリコン膜／窒化シリコン膜の二層膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記保護膜となる絶縁膜は、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の三層膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記保護膜となる絶縁膜は、熱酸化またはＣＶＤにより形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第４工程における二層目のポリシリコン膜のパターニングに際して、前記第２工程で形成する絶縁膜をエッチングストッパとして、二層目のポリシリコン膜をエッチングして、前記第１工程で形成した第１デバイスの周りにおけるポリシリコンのエッチング残りを除去することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１工程の実施前の半導体基板に酸化膜を形成する第５工程と、
前記第４工程の実施後の半導体基板に層間絶縁膜を形成する第６工程と、
前記第１デバイス及び第３デバイスに配線するため、前記層間絶縁膜にコンタクトホールをエッチングにより形成する第７工程と、
前記層間絶縁膜の形成前に、前記コンタクトホールの形成部位周辺の前記第５工程で形成した酸化膜と前記第２工程で形成した絶縁膜を除去して、半導体基板を露出する第８工程とを有することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１デバイス及び第２デバイスが、ポリシリコンゲート電極を有するＭＯＳトランジスタおよびポリシリコン抵抗素子のいずれかであることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１デバイス及び第２デバイスが、ポリシリコンゲート電極を有するＭＯＳトランジスタおよびポリシリコン抵抗素子のいずれかであって、前記保護膜となる絶縁膜を前記素子上に配置することを特徴とする請求項２または３に記載の半導体装置の製造方法。
【請求項９】
前記第３デバイスが、二層のポリシリコンゲート電極を有する二層ゲートトランジスタおよび二層のポリシリコン電極を有する容量素子のいずれかであって、前記第２工程で当該第３デバイスに形成される絶縁膜を、前記第１デバイスおよび第２デバイスに形成することを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するもので、特に、メモリ用およびロジック用デバイス等の、構造および機能の異なる複数のデバイスを１つのチップに形成する、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の多機能化のために、メモリ用およびロジック用デバイス等の構造および機能の異なる複数のデバイスを１つのチップで形成する場合、個々のデバイスの構成要素が大きく異なるため、全てのデバイスを同時に形成することはできない。
【０００３】
このため、例えば先にメモリ用デバイスを形成し、保護膜を形成して先に形成したメモリ用デバイスを保護した後で、次にロジック用デバイスを形成するといった製造方法が考えられる。
【０００４】
【発明が解決しようとする課題】
しかしながら、先に形成したデバイスを破壊等から保護するため保護膜を形成するようにすると、半導体装置を製造するための工程数が増加して、製造コストの増大を招いてしまう。
【０００５】
そこで本発明の目的は、メモリ用およびロジック用デバイス等の、構造および機能の異なる複数のデバイスを１つのチップに形成する場合においても、工程数が低減でき、従って製造コストが低減できる半導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の半導体装置の製造方法は、一層のポリシリコン電極を有する第１及び第２デバイスと、二層の第１ポリシリコン電極および第２ポリシリコン電極を有する第３デバイスを、１つの半導体基板に形成する半導体装置の製造方法であって、前記半導体基板の全面に、一層目のポリシリコン膜を形成し、当該一層目のポリシリコン膜をパターニングして、一層目のポリシリコン膜からなる第１デバイスのポリシリコン電極および第３デバイスの第１ポリシリコン電極を形成する第１工程と、前記第１デバイスのポリシリコン電極および第３デバイスの第１ポリシリコン電極を形成した半導体基板の全面に、保護膜となる絶縁膜を形成する第２工程と、前記半導体基板上の前記第１デバイスおよび第３デバイスの形成領域以外の前記絶縁膜を除去して、前記半導体基板を露出する第３工程と、前記第１及び第３デバイスの形成領域以外の絶縁膜が除去された半導体基板に酸化シリコンを形成した後、半導体基板の全面に二層目のポリシリコン膜を形成し、当該二層目のポリシリコン膜をパターニングして、二層目のポリシリコン膜からなる前記第３デバイスの第２ポリシリコン電極、および前記絶縁膜を除去した半導体基板上に第２デバイスのポリシリコン電極を形成する第４工程とを有することを特徴としている。
【０００７】
これによれば、工程途中に形成した保護膜となる絶縁膜が、第３デバイスの構成要素となると共に、先に形成された一層目のポリシリコン膜を電極とする第１デバイスの保護膜として、以後の工程に利用できる。従って、本発明においては新たな保護膜を必要としないため、前記のような複数のデバイスを１つの半導体基板に形成する場合においても、工程数が増加せず、製造コストを低減することができる。
【０００８】
請求項２と請求項３に記載の発明は、前記保護膜となる絶縁膜が、酸化シリコン膜／窒化シリコン膜の二層膜、および酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の三層膜のいずれかであることを特徴としている。
【０００９】
これらの絶縁膜は、第３デバイスの構成要素、および先に形成された一層目のポリシリコン膜を電極とする第１デバイスの保護膜として、後工程での酸化防止やエッチングストッパとして使用することで、効果的に機能させることができる。
【００１０】
請求項４に記載の発明は、前記保護膜となる絶縁膜は、熱酸化またはＣＶＤにより形成されることを特徴としている。熱酸化またはＣＶＤにより形成される絶縁膜は、第３デバイスの構成要素、および先に形成された一層目のポリシリコン膜を電極とする第１デバイスの保護膜として、後工程での酸化防止やエッチングストッパとして使用することで、効果的に機能させることができる。
【００１１】
請求項５に記載の発明は、第４工程における二層目のポリシリコン膜のパターニングに際して、二層目のポリシリコン膜をエッチングする際、第１工程で形成した第１デバイスの周りにおけるポリシリコンのエッチング残りを除去することを特徴としている。
【００１２】
これによれば、第２工程で形成した絶縁膜により先に形成した第１デバイスを保護しているため、二層目のポリシリコン膜を過剰にエッチングすることができ、第１デバイスの周りにおけるポリシリコンのエッチング残りを除去することができる。従って、エッチング残りの特別な除去工程を必要としないため、工程数および製造コストを低減することができる。
【００１３】
請求項６に記載の発明は、第１工程の実施前の半導体基板に酸化膜を形成する第５工程と、第４工程の実施後の半導体基板に層間絶縁膜を形成する第６工程と、第１デバイス及び第３デバイスに配線するため、前記層間絶縁膜にコンタクトホールをエッチングにより形成する第７工程と、層間絶縁膜の形成前に、前記コンタクトホールの形成部位周辺の前記第５工程で形成した酸化膜と前記第２工程で形成した絶縁膜を除去して、半導体基板を露出する第８工程とを有することを特徴としている。
【００１４】
これによれば、層間絶縁膜をエッチングしてコンタクトホールを形成する際には、コンタクトホールの形成部位周辺の酸化膜と絶縁膜は予め除去されている。従って、層間絶縁膜、絶縁膜、酸化膜の三層を同時にエッチングしてコンタクトホールを形成する場合に考えられる、絶縁膜と酸化膜のエッチング速度差による酸化膜への空洞形成を抑制することができる。このため、コンタクト形成時に、空洞の存在による配線のバリアメタルのカバレッジ低下を防止することができ、アロイスパイクの発生を抑制することができる。
【００１５】
請求項７と請求項８に記載の発明は、前記第１デバイス及び第２デバイスが、ポリシリコンゲート電極を有するＭＯＳトランジスタおよびポリシリコン抵抗体素子のいずれかであることを特徴としている。
【００１６】
また、請求項９に記載の発明は、前記第３デバイスが、二層のポリシリコンゲート電極を有する二層ゲートトランジスタおよび二層のポリシリコン電極を有する容量素子のいずれかであることを特徴としている。
【００１７】
これら請求項７乃至９に記載のデバイスを組み合せ、これら構造および機能の異なる複数のデバイスを本発明の製造方法により１つの半導体基板に形成することで、メモリおよびロジックといった異なる機能を１つの半導体装置で発揮させることができる。
【００１８】
【発明の実施の形態】
以下、本発明の半導体装置の製造方法を、図に基づいて説明する。
【００１９】
図１は、メモリ用デバイスとロジック用デバイスといった機能の異なる複数のデバイス２０１〜２０８が、１つの半導体基板１に形成された半導体装置１００の断面模式図である。図１のメモリ形成領域に示された各デバイスは、二層ゲートトランジスタ２０１、ＭＯＳトランジスタ２０２、容量素子２０３および抵抗素子２０４を示す。また、図１のロジック形成領域に示された各デバイスは、ＮチャネルＭＯＳトランジスタ２０５，２０７とＰチャネルＭＯＳトランジスタ２０６，２０８で、符号２１１が高耐圧のＣＭＯＳトランジスタ、符号２１２が低耐圧のＣＭＯＳトランジスタを示している。
【００２０】
図１において、メモリ形成領域にある二層ゲートトランジスタ２０１は、ＥＰＲＯＭ、ＥＥＰＲＯＭおよびフラッシュメモリ等に用いられるメモリトランジスタで、フローティングゲート２０１ａとコントロールゲート２０１ｂの二層のポリシリコン層を備えている。また、容量素子２０３も、下部電極２０３ａと上部電極２０３ｂの二層のポリシリコン層を備えている。符号６は絶縁膜で、二層ゲートトランジスタ２０１にあっては、フローティングゲート２０１ａとコントロールゲート２０１ｂの分離膜として機能し、容量素子２０３にあっては、下部電極２０３ａと上部電極２０３ｂ間の誘電体として機能している。一方、ＭＯＳトランジスタ２０２と抵抗素子２０４は、各々、一層のポリシリコン層で形成されたゲート電極２０２ａとポリシリコン抵抗体２０４ａを有している。また、ロジック形成領域にあるＭＯＳトランジスタ２０５〜２０８も、各々、一層のポリシリコン層で形成されたゲート電極２０５ｂ〜２０８ｂを有している。
【００２１】
尚、実際には半導体装置１００上に、層間絶縁膜（ＢＰＳＧ）、配線および保護膜等が形成されるが、簡単化のためにこれらの図示を省略した。
【００２２】
次に、図１に示す半導体装置１００を例にして、本発明による半導体装置の製造方法を、図２（ａ）〜（ｅ）及び図３（ａ），（ｂ）に示す工程別断面図を用いて説明する。
【００２３】
最初に、図２（ａ）に示すように、所定の不純物濃度を有するｐ型のシリコン（Ｓｉ）基板１を準備し、Ｓｉ基板１上に熱酸化膜２を形成する。その後、所定の開口部を有するレジストをマスクにしてイオン注入を行い、ウェル領域を形成する。図２（ａ）では、ロジック形成領域に３つのウェル領域３１，３２，３３が図示されているが、符号３１と３３はｎ型ウェル領域で、符号３２はｐ型ウェル領域である。ｎ型ウェル領域３１，３３の形成には、例えば、リン（Ｐ）を１×１０１３／ｃｍ２の割合でイオン注入する。ｐ型ウェル領域３２の形成には、例えばボロン（Ｂ）を３．４×１０１３／ｃｍ２の割合でイオン注入する。イオン注入後に、１１７０℃で高温熱処理（ドライブイン）を行うことによって、ウェル領域３１，３２，３３の形成が完了する。尚、簡単化のために図示を省略したが、メモリ形成領域にも、適宜、同様のウェル領域を形成してもよい。
【００２４】
次に、図２（ｂ）に示すように、チャネルストッパ４１とＬＯＣＯＳ４２を、以下のようにして形成する。
【００２５】
減圧ＣＶＤ法により、Ｓｉ基板１の全面に、図示していない窒化膜（Ｓｉ３Ｎ４）４０を形成する。次に、窒化膜４０のＬＯＣＯＳ形成部位をホトエッチングにより開口した後、所定の開口部に、例えばボロン（Ｂ）を７×１０１３／ｃｍ２の割合でイオン注入して、チャネルストッパ４１を形成する。その後、窒化膜４０の開口部に露出したＳｉ基板１を熱酸化して、ＬＯＣＯＳ４２を形成する。
【００２６】
次に、図２（ｃ）に示すように、ゲート酸化膜５０と一層目のポリシリコン５を、以下のようにして形成する。
【００２７】
窒化膜４０及び先に形成した酸化膜２を除去し、新たに熱酸化して、ゲート酸化膜５０を形成する。さらにゲート酸化膜５０の所定個所（二層ゲートトランジスタ２０１のフローティングゲート２０１ａの形成予定領域）をエッチングして、再度熱酸化し、薄いトンネル酸化膜５１を形成する。トンネル酸化膜５１は、寿命向上のため、窒化再酸化処理を施す。次に、ポリシリコン膜５を堆積し、ホトエッチングにより所定の形状にパターニングする。これにより、図１に示す二層ゲートトランジスタ２０１のフローティングゲート２０１ａ、ＭＯＳトランジスタ２０２のゲート電極２０２ａ、容量素子２０３の下部電極２０３ａ、抵抗素子２０４のポリシリコン抵抗２０４ａが形成される。
【００２８】
次に、図２（ｄ）に示すように、二層ゲートトランジスタ２０１のソース２０１ｓとドレイン２０１ｄ、およびＭＯＳトランジスタ２０２のソース２０２ｓとドレイン２０２ｄを形成した後、絶縁膜６を形成する。
【００２９】
絶縁膜６は、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜からなる三層膜である。この絶縁膜６は、図１に示す二層ゲートトランジスタ２０１にあっては、フローティングゲート２０１ａとコントロールゲート２０１ｂの分離膜として機能する構成要素であり、容量素子２０３にあっては、下部電極２０３ａと上部電極２０３ｂ間の誘電体として機能する構成要素である。またそれだけでなく、絶縁膜６は、すでに完成したＭＯＳトランジスタ２０２と抵抗素子２０４を以後の工程において保護する役割を果たす。これら２つの役割を持つ絶縁膜６は、酸化シリコン膜／窒化シリコン膜からなる二層膜であってもよい。また、絶縁膜６は、熱酸化、ＣＶＤの何れで形成してもよい。
【００３０】
尚、二層ゲートトランジスタ２０１がＥＥＰＲＯＭのメモリトランジスタでＭＯＳトランジスタ２０２がＥＥＰＲＯＭの選択とトランジスタの場合には、二層ゲートトランジスタ２０１のドレイン２０１ｄとＭＯＳトランジスタ２０２のソース２０２ｓは連結される。二層ゲートトランジスタ２０１のソース２０１ｓとドレイン２０１ｄ、およびＭＯＳトランジスタ２０２のソース２０２ｓとドレイン２０２ｄの形成は、後述するロジック形成領域のＭＯＳトランジスタ２０５，２０６，２０７，２０８のソースおよびドレイン形成と同時に行なってもよい。
【００３１】
次に、図２（ｅ）に示すように、ロジック形成領域の絶縁膜６および先に形成したゲート酸化膜５０をホトエッチングにより除去し、ゲート酸化膜５２とゲート酸化膜５３を形成する。ゲート酸化膜５２，５３の形成には半導体基板１を熱酸化するが、この際には、メモリ形成領域のすでに完成したＭＯＳトランジスタ２０２、抵抗素子２０４、フローティングゲート２０１ａおよび下部電極２０３ａは、絶縁膜６があるため酸化されない。尚、図２（ｅ）において、下部電極２０３ａの周りの絶縁膜６も除去してある。これは下部電極２０３ａの面積が広いため、周囲の絶縁膜６除去しても後の工程にほとんど影響されないことによる。勿論、下部電極２０３ａの周りの絶縁膜６を残しておいてもよい。
【００３２】
次に、図３（ａ）に示すように、二層目のポリシリコン膜７を堆積し、ホトエッチングにより所定の形状にパターニングする。
【００３３】
これにより、メモリ形成領域には、図１に示す二層ゲートトランジスタ２０１のコントロールゲート２０１ｂおよび容量素子２０３の上部電極２０３ｂが形成される。またロジック形成領域には、図１に示すＭＯＳトランジスタ２０５，２０６，２０７，２０８の各ゲート電極２０５ｂ，２０６ｂ，２０７ｂ，２０８ｂが形成される。このホトエッチングに際しては、メモリ形成領域のすでに完成したＭＯＳトランジスタ２０２、抵抗素子２０４、フローティングゲート２０１ａおよび下部電極２０３ａは、絶縁膜６がエッチングストッパとなり、エッチングされない。
【００３４】
尚、二層目のポリシリコン膜７のパターニングに際しては、二層目のポリシリコン膜７をオーバエッチングして、先に形成した第１デバイスの周りにおけるポリシリコンのエッチング残りを除去することができる。
【００３５】
例えば図４に示すように、一層目のポリシリコン５で図１に示すＭＯＳトランジスタ２０２のゲート電極２０２ａを形成した後、二層目のポリシリコン膜７を通常にエッチングすると、段差部に二層目のポリシリコン膜７のエッチング残り７１が発生する。これは、ゲート電極２０２ａの段差により、二層目のポリシリコン膜７が段差部で厚くなっているためである。
【００３６】
本発明による製造方法では、二層目のポリシリコン膜７のエッチングに際して、絶縁膜６によりＭＯＳトランジスタ２０２を保護している。これにより、ポリシリコン膜のエッチング速度が絶縁膜６のエッチング速度に較べて速いエッチング条件（ドライエッチングが望ましい）を用いて、二層目のポリシリコン膜７を過剰にエッチングすることができ、エッチング残り７１を除去することができる。従って、エッチング残り７１を除去するための特別な工程（マスク、追加エッチング）を必要としないため、工程数および製造コストを低減することができる。
【００３７】
最後に、図３（ｂ）に示すように、ＭＯＳトランジスタ２０５，２０６，２０７，２０８のソース２０５ｓ，２０６ｓ，２０７ｓ，２０８ｓとドレイン２０５ｄ，２０６ｄ，２０７ｄ，２０８ｄを形成して、図１に示した半導体装置１００が完成する。
【００３８】
以上の半導体装置１００の製造方法においては、図２（ｄ）に示す工程で形成した絶縁膜６が、二層ゲートトランジスタ２０１および容量素子２０３の構成要素となると共に、先に形成されたＭＯＳトランジスタ２０２と抵抗素子２０４の保護膜として、以後の工程に作用する。従って、本発明においては新たな保護膜を必要としないため、図１のように構造および機能の異なる複数のデバイス２０１〜２０８を１つの半導体基板１に形成する場合においても、工程数が増加せず、製造コストを低減することができる。
【００３９】
またこれにより、メモリおよびロジックといった異なる機能を、１つの半導体装置１００で発揮させることができる。
【００４０】
尚、実際には図３（ｂ）の工程の後で、ＣＶＤによる層間絶縁膜（ＢＰＳＧ）の形成、層間絶縁膜のリフロー、コンタクトおよび配線の形成、保護膜の形成があって半導体装置１００が最終的に完成する。本発明の半導体装置の製造方法において、先に形成したＭＯＳトランジスタ２０２に層間絶縁膜を介してコンタクトおよび配線を形成する場合、好ましい方法は以下のとおりである。
【００４１】
図５（ａ）に示すように、先に形成されている絶縁膜６とゲート絶縁膜５０を層間絶縁膜８と同時にエッチングしてコンタクトホールを形成すると、絶縁膜６のエッチング速度がゲート絶縁膜５０のエッチング速度より遅いため、空洞８０が形成され易い。このような空洞８０が形成されると、Ａｌ配線９２のためのバリアメタル９１を形成する際に空洞８０のところでカバレッジが低下し、最終的には配線９２のＡｌがＳｉ基板１に拡散し、アロイスパイク９４が発生することが考えられる。
【００４２】
そこで、　図５（ｂ）に示すように、コンタクト９０の形成部位に隣接する絶縁膜６とゲート絶縁膜５０を、層間絶縁膜８の形成前にドライエッチングにより除去する。これによって、絶縁膜６と接することなくウェットエッチングによって層間絶縁膜８にコンタクトホールを形成することができ、空洞８０が形成されることもない。従って、バリアメタル９１の形成に際してカバレッジが低下することもなく、アロイスパイク９４の発生も抑制することができる。
【図面の簡単な説明】
【図１】本発明により形成される半導体装置の断面模式図である。
【図２】（ａ）〜（ｅ）は、本発明による半導体装置の製造方法を示す工程別断面図である。
【図３】（ａ），（ｂ）は、本発明による半導体装置の製造方法を示す工程別断面図である。
【図４】エッチング残りの発生と、それを防止する方法を説明するための図である。
【図５】（ａ）はアロイスパイクの発生を説明するための図であり、（ｂ）はそれを防止する方法を説明するための図である。
【符号の説明】
１　シリコン（Ｓｉ）基板
１００　半導体装置
２０１　二層ゲートトランジスタ
２０１ａ　フローティングゲート
２０１ｂ　コントロールゲート
２０２　ＭＯＳトランジスタ
２０３　容量素子
２０３ａ　下部電極
２０３ｂ　上部電極
２０４　抵抗素子
２０４ａ　ポリシリコン抵抗体
２０５　高耐圧ＮチャネルＭＯＳトランジスタ
２０６　高耐圧ＰチャネルＭＯＳトランジスタ
２０７　低耐圧ＮチャネルＭＯＳトランジスタ
２０８　低耐圧ＰチャネルＭＯＳトランジスタ
２１１　高耐圧ＣＭＯＳトランジスタ
２１２　低耐圧ＣＭＯＳトランジスタ
２０２ａ，２０５ｂ，２０６ｂ，２０７ｂ，２０８ｂ　ゲート電極
５　一層目のポリシリコン（膜）
６　絶縁膜
７　二層目のポリシリコン（膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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