(57)【要約】【課題】アーリーライト動作の際、異なるカラム選択信号により制御されるビット線が隣接している部分のビット線上のデータが受ける影響を低減可能な半導体装置を提供する。【解決手段】半導体記憶装置は、ワード線Ｗが活性化されることにより第１、第２メモリセルからのデータがそれぞれ読み出される第１ビット線Ｂ３ｂ、第２ビット線Ｂ０ａを含む。第１ダミービット線ＤＢは、第１、第２ビット線の間に他のビット線を介在することなく配設され、且つ接地電位に固定される。第１センスアンプＳＡ３、第２センスアンプＳＡ０は、第１、第２ビット線上の電位をそれぞれ増幅する。接続制御部Ｓ０、Ｓ１は、ワード線が活性化された後で且つ第１、第２センスアンプの動作の前に第１ビット線または第２ビット線に書き込みデータが供給されるように制御する。【選択図】    図２
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【特許請求の範囲】
【請求項１】
ワード線が活性化されることにより第１、第２メモリセルからのデータがそれぞれ読み出される第１、第２ビット線と、
前記第１、第２ビット線の間に他のビット線を介在することなく配設され、且つ接地電位に固定された第１ダミービット線と、
前記第１、第２ビット線上の電位をそれぞれ増幅する第１、第２センスアンプと、
前記ワード線が活性化された後で且つ前記第１、第２センスアンプの動作の前に前記第１ビット線または前記第２ビット線に書き込みデータが供給されるように制御する接続制御部と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記接続制御部は、
第１制御信号の供給に応じて、前記書き込みデータが供給されたデータ線と前記第１ビット線とを接続制御する第１スイッチ部と、
前記第１制御信号と択一的に供給される第２制御信号の供給に応じて、前記書き込みデータが供給された前記データ線と前記第２ビット線とを接続制御する第２スイッチ部と、
を具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１、第２ビット線と前記第１ダミービット線とは、実質的に同じ高さに配設されることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１ダミービット線は、前記第１、第２ビット線と同じ材料により実質的に構成されることを特徴とする請求項１乃至３のいずれか１項の記載の半導体記憶装置。
【請求項５】
相互に等しい間隔を持って一様に形成された複数のビット線を具備し、
前記第１、第２ビット線、および前記第１ダミービット線は、前記複数のビット線のいずれかであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項６】
相互に等しい間隔を持って一様に形成された複数のビット線を具備し、
前記第１、第２ビット線、および前記第１ダミービット線は、前記複数のビット線のいずれかであり、
前記複数のビット線は、前記第１制御信号により前記データ線と接続制御される第１ビット線群と、前記第２制御信号により前記データ線と接続制御される第２ビット線群と、を有し、
前記第１ビット線は前記第１ビット線群に属し、前記第２ビット線は前記第２ビット線群に属することを特徴とする請求項２に記載の半導体記憶装置。
【請求項７】
前記第１ビット線は、前記第１ビット線に沿って配設された第３ビット線とともに第１ビット線対を構成し、
前記第２ビット線は、前記第２ビット線に沿って配設された第４ビット線とともに第２ビット線対を構成し、
前記第１ダミービット線は、前記第１ダミービット線と前記第１ビット線との間に前記第１ダミービット線に沿って配設され且つ接地電位に固定された第２ダミービット線とともにダミービット線対を構成する、
ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記第１ビット線対は、相互に離間する第１、第２直線にそれぞれ沿って配設され、前記第１、第３ビット線がそれぞれ前記第１直線に沿う位置と前記第２直線に沿う位置との間で順次入れ替わり、
前記第２ビット線対は、相互に離間する第３、第４直線にそれぞれ沿って配設され、前記第２、第４ビット線がそれぞれ前記第３直線に沿う位置と前記第４直線に沿う位置との間で順次入れ替わり、
前記ダミービット線対は、相互に離間する第５、第６直線にそれぞれ沿って配設され、前記第１、第２ダミービット線がそれぞれ前記第５直線に沿う位置と前記第６直線に沿う位置との間で順次入れ替わる、
ことを特徴とする請求項１乃至７のいずれか１項に記載の半導体記憶装置。
【請求項９】
第１、第２メモリセルの一部である第１、第２メモリセルトランジスタのゲートを構成し、且つ第１方向に延在するワード線と、
前記ワード線の上方で前記第１方向に延在し、前記ワード線と電気的に非接続とされた配線層と、
前記ワード線が活性化されることにより前記第１、第２メモリセルからのデータがそれぞれ読み出される第１、第２ビット線と、
前記第１、第２ビット線上の電位をそれぞれ増幅する第１、第２センスアンプと、
前記ワード線が活性化された後で且つ前記第１、第２センスアンプの動作の前に前記第１ビット線または前記第２ビット線に書き込みデータが供給されるように制御する接続制御部と、
前記第１、第２ビット線の間のみに配設され、前記ワード線と前記配線層とを電気的に接続する接続層と、
を具備することを特徴とする半導体記憶装置。
【請求項１０】
前記接続制御部は、
第１制御信号の供給に応じて、前記書き込みデータが供給されたデータ線と前記第１ビット線とを接続制御する第１スイッチ部と、
前記第１制御信号と択一的に供給される第２制御信号の供給に応じて、前記書き込みデータが供給された前記データ線と前記第２ビット線とを接続制御する第２スイッチ部と、
を具備することを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
一様に形成された複数のビット線を具備し、
前記第１、第２ビット線は、前記複数のビット線のいずれかであり、
前記複数のビット線は、前記第１制御信号により前記データ線と接続制御される第１ビット線群と、前記第２制御信号により前記データ線と接続制御される第２ビット線群と、を有し、
前記第１ビット線は前記第１ビット線群に属し、前記第２ビット線は前記第２ビット線群に属することを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記配線層は前記ワード線より低いシート抵抗値を有することを特徴とする請求項９乃至１１のいずれか１項に記載の半導体記憶装置。
【請求項１３】
前記第１ビット線は、前記第１ビット線に沿って配設された第３ビット線とともに第１ビット線対を構成し、
前記第２ビット線は、前記第２ビット線に沿って配設された第４ビット線とともに第２ビット線対を構成し、
前記第１ダミービット線は、前記第１ダミービット線と前記第１ビット線との間に前記第１ダミービット線に沿って配設され且つ接地電位に固定された第２ダミービット線とともにダミービット線対を構成する、
ことを特徴とする請求項９乃至１２のいずれか１項に記載の半導体記憶装置。
【請求項１４】
前記第１ビット線対は、相互に離間する第１、第２直線にそれぞれ沿って配設され、前記第１、第３ビット線がそれぞれ前記第１直線に沿う位置と前記第２直線に沿う位置との間で順次入れ替わり、
前記第２ビット線対は、相互に離間する第３、第４直線にそれぞれ沿って配設され、前記第２、第４ビット線がそれぞれ前記第３直線に沿う位置と前記第４直線に沿う位置との間で順次入れ替わり、
ことを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１５】
それぞれが、第１方向に沿って相互に隣接する複数のビット線を具備し、且つ前記複数のビット線のぞれぞれと接続された複数のメモリセルからのデータが読み出され、順次隣接するように配設された第１乃至第ｎ（ｎは２以上の自然数）ビット線群と、
第ｉ（ｉは１乃至ｎ−１の間の自然数）ビット線群と第ｉ＋１ビット線群との境界を形成する前記ビット線の相互間に、他のビット線を介在することなく配設され、且つ接地電位に固定された、複数の第１ダミービット線と、
前記複数のビット線のそれぞれに対して設けられ、前記複数のビット線上の電位を増幅する複数のセンスアンプと、
前記ワード線が活性化された後で且つ前記複数のセンスアンプの動作前に、前記第１乃至第ｎビット線群に書き込みデータが供給されるように制御する接続制御部と、
を具備することを特徴とする半導体記憶装置。
【請求項１６】
前記接続制御部は、いずれかが択一的に供給される第１乃至第ｎ制御信号の供給に応じて、前記書き込みデータが供給されたデータ線と前記第１乃至第ｎビット線群のいずれかを接続制御する第１乃至第ｎスイッチ部を具備することを特徴とする請求項１５に記載の半導体記憶装置。
【請求項１７】
前記第１乃至第ｉビット群が有する前記ビット線と、前記第１ダミービット線とは、実質的に同じ高さに配設されることを特徴とする請求項１５または１６に記載の半導体記憶装置。
【請求項１８】
前記第１ダミービット線は、前記第１乃至第ｉビット線群が有する前記ビット線と同じ材料により実質的に構成されることを特徴とする請求項１５乃至１８のいずれか１項の記載の半導体記憶装置。
【請求項１９】
前記ビット線は、隣接するビット線とともにビット線対を構成し、
前記第１ダミービット線は、それぞれが、前記境界を形成する前記ビット線のいずれかと前記第１ダミービット線との間に前記第１ダミービット線に沿って配設され且つ接地電位に固定された第２ダミービット線とともにダミービット線対を構成する、
ことを特徴とする請求項１５乃至１８のいずれか１項に記載の半導体記憶装置。
【請求項２０】
前記ビット線対は、相互に離間する第１、第２直線にそれぞれ沿って配設され、前記ビット線対を構成する２本のビット線がそれぞれ前記第１直線に沿う位置と前記第２直線に沿う位置との間で順次入れ替わり、
前記ダミービット線対は、相互に離間する第３、第４直線にそれぞれ沿って配設され、前記ダミービット線対を構成する２本のダミービット線がそれぞれ前記第３直線に沿う位置と前記第４直線に沿う位置との間で順次入れ替わる、
ことを特徴とする請求項１５乃至１９のいずれか１項に記載の半導体記憶装置。
【請求項２１】
メモリセルの一部であるメモリセルトランジスタを構成し、且つ第１方向に延在するワード線と、
前記ワード線の上方で前記第１方向に延在し、前記ワード線と電気的に非接続とされた配線層と、
それぞれが、前記第１方向と異なる第２方向に沿って相互に隣接する複数のビット線を具備し、且つ前記複数のビット線のぞれぞれと接続された前記メモリセルからのデータが読み出され、順次隣接するように配設された第１乃至第ｉビット線群と、
前記複数のビット線のそれぞれに対して設けられ、前記複数のビット線上の電位を増幅する複数のセンスアンプと、
前記ワード線が活性化された後で且つ前記複数のセンスアンプの動作前に、前記第１乃至第ｎビット線群のいずれかに書き込みデータが供給されるように制御する接続制御部と、
第ｉビット線群と第ｉ＋１ビット線群との境界を形成する前記ビット線の相互間のみに配設され、前記ワード線と前記配線層とを電気的に接続する接続層と、
を具備することを特徴とする半導体記憶装置。
【請求項２２】
前記接続制御部は、いずれかが択一的に供給される第１乃至第ｎ制御信号の供給に応じて、前記書き込みデータが供給されたデータ線と前記第１乃至第ｎビット線群とを接続制御する第１乃至第ｎスイッチ部を具備することを特徴とする請求項２１に記載の半導体記憶装置。
【請求項２３】
前記配線層は前記ワード線より低いシート抵抗値を有することを特徴とする請求項２１または２２に記載の半導体記憶装置。
【請求項２４】
前記ビット線は、隣接するビット線とともにビット線対を構成し、
前記第１ダミービット線は、それぞれが、前記境界を形成する前記ビット線のいずれかと前記第１ダミービット線との間に前記第１ビット線に沿って配設され且つ接地電位に固定された第２ダミービット線とともにダミービット線対を構成する、
ことを特徴とする請求項２１乃至２３のいずれか１項に記載の半導体記憶装置。
【請求項２５】
前記ビット線対は、相互に離間する第１、第２直線にそれぞれ沿って配設され、前記ビット線対を構成する２本のビット線がそれぞれ前記第１直線に沿う位置と前記第２直線に沿う位置との間で順次入れ替わることを特徴とする請求項２１乃至２４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、例えばセンスアンプが活性化する前にデータをビット線に転送しておくような書き込み動作機能を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
図１１は、一般的なＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の一部を概略的に示している。以下、このＤＲＡＭの書き込み動作を簡単に説明する。まず、１本のワード線（例えばワード線Ｗ０）が選択されることにより、このワード線と接続されたメモリセルＭＣからのデータが相補ビット線対Ｂ０〜Ｂ７に読み出される。次に、ビット線対Ｂ０〜Ｂ７上の電位がセンスアンプＳＡ０〜ＳＡ７により増幅される。次に、カラム選択信号ＣＳＬ０が供給されることにより、ビット線対Ｂ０〜Ｂ３にデータ線Ｄから書き込みデータが転送される。選択されていないビット線対Ｂ４〜Ｂ７は通常の読み出し動作を行っている（この後、リフレッシュ動作が実行される）ため、ビット線対Ｂ４〜Ｂ７にはメモリセルＭＣからのデータが読み出される。
【０００３】
上記したデータ書き込みの際、メモリセルに記憶されているデータと、このメモリセルに書き込まれるデータとが異なる場合、ビット線対の電位関係を逆転させる必要があるため、書き込み動作が遅くなる。
【０００４】
上記したような遅れを改善する方策の１つとして、一般にアーリーライト動作と呼ばれる書き込み動作が知られている。アーリーライト動作では、センスアンプが活性化する前（メモリセルからのデータが増幅される前）にデータがビット線対に転送され、ビット線対のレベルの変化がまだ小さいうちに、ビット線対をデータに応じた電位に設定する。その後、ビット線対の電位が増幅された後、メモリセルにデータが書き込まれる。このような技術の一例は、公開特許公報平２−２２６５８１に記載されている。
【０００５】
アーリーライト動作は、図１２に示すようにも説明される。まず、ＲＡＳの反転信号が立ち下がることによりローアドレス信号が取り込まれる。次に、カラムアドレス信号を取り込むための、ＣＡＳの反転信号が立ち下がる前に、書き込み動作を指定するための、ＷＲＩＴＥの反転信号を立ち下げる。このような制御により、センスアンプが活性する前にビット線対に書き込みデータが転送される。
【０００６】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【０００７】
【特許文献１】
特開平２−２２６５８１号公報
【０００８】
【発明が解決しようとする課題】
図１１に示す回路において、アーリーライト動作を行うことにより、以下に示すような問題が生じる。まず、カラム選択信号ＣＳＬ０により選択制御されるビット線対Ｂ０〜Ｂ３と、カラム選択信号ＣＳＬ１により選択制御されるビット線対Ｂ４〜Ｂ７との境界に注目する。
【０００９】
カラム選択信号ＣＳＬ０が供給されている場合のビット線対Ｂ４（ビット線Ｂ４ａ、Ｂ４ｂ）の状態、および相補ビット線対Ｂ３（ビット線Ｂ３ａ、Ｂ３ｂ）の状態を図１３（ａ）、図１３（ｂ）にそれぞれ示す。アーリーライト動作による書き込みの場合、図１３（ｂ）に示すように、時刻Ｔ２のカラム選択に先立ち、ビット線Ｂ３ｂへのデータの書き込みが始まる（ビット線Ｂ３ｂの電位が上昇し始める）。増幅が開始される前（時刻Ｔ３以前）では微小電位であるビット線Ｂ４ａは、ビット線Ｂ３ｂにより影響を受けやすい。特に、ビット線Ｂ３ｂとビット線Ｂ４ａとの電位関係が逆である場合、ビット線Ｂ４ａの電位が大きく影響を受け、ＤＲＡＭの誤動作につながる恐れが有る。このような問題は、ＤＲＡＭの高集積化および微細化の進展に伴ってビット線相互間の距離が小さくなるに連れ、より顕著となっている。
【００１０】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、アーリーライト動作の際、異なるカラム選択信号により制御されるビット線が隣接している部分のビット線上のデータが受ける影響を低減可能な半導体装置を提供しようとするものである。
【００１１】
【課題を解決するための手段】
本発明の第１の視点による半導体記憶装置は、ワード線が活性化されることにより第１、第２メモリセルからのデータがそれぞれ読み出される第１、第２ビット線と、前記第１、第２ビット線の間に他のビット線を介在することなく配設され、且つ接地電位に固定された第１ダミービット線と、前記第１、第２ビット線上の電位をそれぞれ増幅する第１、第２センスアンプと、前記ワード線が活性化された後で且つ前記第１、第２センスアンプの動作の前に前記第１ビット線または前記第２ビット線に書き込みデータが供給されるように制御する接続制御部と、を具備することを特徴とする。
【００１２】
本発明の第２の視点による半導体記憶装置は、第１、第２メモリセルの一部である第１、第２メモリセルトランジスタを構成し、且つ第１方向に延在するワード線と、前記ワード線の上方で前記第１方向に延在し、前記ワード線と電気的に非接続とされた配線層と、前記ワード線が活性化されることにより前記第１、第２メモリセルからのデータがそれぞれ読み出される第１、第２ビット線と、前記第１、第２ビット線上の電位をそれぞれ増幅する第１、第２センスアンプと、前記ワード線が活性化された後で且つ前記第１、第２センスアンプの動作の前に前記第１ビット線または前記第２ビット線に書き込みデータが供給されるように制御する接続制御部と、前記第１、第２ビット線の間のみに配設され、前記ワード線と前記配線層とを電気的に接続する接続層と、を具備することを特徴とする。
【００１３】
本発明の第３の視点による半導体記憶装置は、それぞれが、第１方向に沿って相互に隣接する複数のビット線を具備し、且つ前記複数のビット線のぞれぞれと接続された複数のメモリセルからのデータが読み出され、順次隣接するように配設された第１乃至第ｎ（ｎは２以上の自然数）ビット線群と、第ｉ（ｉは１乃至ｎ−１の間の自然数）ビット線群と第ｉ＋１ビット線群との境界を形成する前記ビット線の相互間に、他のビット線を介在することなく配設され、且つ接地電位に固定された、複数の第１ダミービット線と、前記複数のビット線のそれぞれに対して設けられ、前記複数のビット線上の電位を増幅する複数のセンスアンプと、前記ワード線が活性化された後で且つ前記複数のセンスアンプの動作前に、前記第１乃至第ｎビット線群に書き込みデータが供給されるように制御する接続制御部と、を具備することを特徴とする。
【００１４】
本発明の第４の視点による半導体記憶装置は、メモリセルの一部であるメモリセルトランジスタを構成し、且つ第１方向に延在するワード線と、前記ワード線の上方で前記第１方向に延在し、前記ワード線と電気的に非接続とされた配線層と、それぞれが、前記第１方向と異なる第２方向に沿って相互に隣接する複数のビット線を具備し、且つ前記複数のビット線のぞれぞれと接続された前記メモリセルからのデータが読み出され、順次隣接するように配設された第１乃至第ｉビット線群と、前記複数のビット線のそれぞれに対して設けられ、前記複数のビット線上の電位を増幅する複数のセンスアンプと、前記ワード線が活性化された後で且つ前記複数のセンスアンプの動作前に、前記第１乃至第ｎビット線群のいずれかに書き込みデータが供給されるように制御する接続制御部と、第ｉビット線群と第ｉ＋１ビット線群との境界を形成する前記ビット線の相互間のみに配設され、前記ワード線と前記配線層とを電気的に接続する接続層と、を具備することを特徴とする。
【００１５】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１６】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１７】
図１は、本発明の第１実施形態に係る半導体記憶装置の一部を概略的に示すブロック図である。図１に示すように、半導体記憶装置は、メモリセルアレイ部ＭＡ、カラム選択スイッチ部（接続制御部）Ｓ、制御部ＣＯＮＴを有する。カラム選択スイッチ部Ｓと制御部ＣＯＮＴとの間には、図示せぬセンスアンプが設けられる。
【００１８】
メモリセルアレイ部ＭＡは、ビット線群ＢＧ０〜ＢＧｎを有する。ビット線群ＢＧ０は、同方向に沿って設けられた複数のビット線Ｂを有する。ビット線群ＢＧ１〜ＢＧｎも同様の構成を有する。ビット線群ＢＧ０〜ＢＧｎと交わるように、ワード線Ｗ０、Ｗ１、・・・、Ｗ５１１が設けられる。メモリセルアレイ部ＭＡは、ビット線Ｂと接続されたメモリセルＭＣを有する（１つのみ図示）。ビット線群ＢＧ０〜ＢＧｎは、カラム選択スイッチ部Ｓ０〜Ｓｎによりデータ線Ｄと接続制御される。カラム選択スイッチＳ０〜Ｓｎは、制御部ＣＯＮＴからのカラム選択信号ＣＳＬ０〜ＣＳＬｎにより制御される。
【００１９】
ビット線群ＢＧ０〜ＢＧｎのそれぞれの間には、ダミービット線ＤＢが設けられる。換言すれば、ダミービット線ＤＢは、異なるカラム選択信号により制御されるビット線Ｂの塊ごとに設けられる。
【００２０】
次に、図１の半導体記憶装置の詳細な構成について説明する。図２は、図１の半導体記憶装置の一部を概略的に示す回路図である。図２には、ビット線群ＢＧ０とビット線群ＢＧ１と、それらに関連する部分のみ示されている。
【００２１】
図２に示すように、ビット線群ＢＧ０は、相補ビット線対Ｂ０〜Ｂ３を有する。ビット線対Ｂ０はビット線Ｂ０ａ、Ｂ０ｂから構成される。ビット線対Ｂ１はビット線Ｂ１ａ、Ｂ１ｂから構成される。ビット線対Ｂ２はビット線Ｂ２ａ、Ｂ２ｂから構成される。ビット線対Ｂ３はビット線Ｂ３ａ、Ｂ３ｂから構成される。各ビット線Ｂ０ａ〜Ｂ３ｂは、図１において総括的に示したビット線Ｂに対応する。
【００２２】
各ワード線Ｗ０〜Ｗ５１１とビット線Ｂ０ａ〜Ｂ３ｂとの所定の交点には、公知の構成のメモリセルＭＣが設けられる。メモリセルＭＣは、トランジスタと、トランジスタの電流通路の一端と接地端との間に設けられたキャパシタから構成される。メモリセルを構成するトランジスタのゲートは、ワード線Ｗ０〜Ｗ５１１と接続される。
【００２３】
ゲートがワード線Ｗ０と接続されたトランジスタの電流通路の他端は、例えばビット線Ｂ０ａ、Ｂ１ｂ、Ｂ２ａ、Ｂ３ｂと接続される。ゲートがワード線Ｗ１と接続されたトランジスタの電流通路の他端は、例えばビット線Ｂ０ｂ、Ｂ１ａ、Ｂ２ｂ、Ｂ３ａと接続される。ワード線Ｗ３、・・・Ｗ５０８、Ｗ５１１と接続されたトランジスタの電流通路の他端は、ワード線Ｗ０と接続されたそれらと同様に接続される。ワード線Ｗ２、・・・、Ｗ５０９、Ｗ５１０と接続されたトランジスタの電流通路の他端は、ワード線Ｗ１と接続されたそれらと同様に接続される。
【００２４】
ビット線対Ｂ０〜Ｂ３ごとにセンスアンプＳＡ０〜ＳＡ３が設けられる。センスアンプＳＡ０〜ＳＡ３は、各ビット線対Ｂ０〜Ｂ３を構成する２本のビット線間に設けられ、ビット線Ｂ０ａ〜Ｂ３ｂ上の電位を増幅する。また、センスアンプＳＡ０〜ＳＡ３の構成については詳述しないが、例えばＰチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）とＮチャネル型ＭＯＳＦＥＴからなる２つのＣＭＯＳインバータ回路を用いて実現される。典型的には、これら２つのインバータ回路の入力と出力とを交互に接続させたラッチ回路が用いられる。
【００２５】
ビット線Ｂ０ａとＢ０ｂとの間には、カラム選択スイッチＣＳ０が設けられる。カラム選択スイッチＣＳ０は、カラム選択信号ＣＳＬ０の供給に応じて、ビットからのデータをデータ線Ｄに読み出したり、データ線Ｄからのデータをビット線に転送したりする機能を有する。具体的には、カラム選択スイッチＣＳ０は、ゲートが相互に接続された２個のトランジスタを有し、これらトランジスタのそれぞれの電流通路の一端がビット線Ｂ０ａ、Ｂ０ｂと接続される。トランジスタの電流通路の他端は、それぞれデータ線Ｄ３ａ、Ｄ３ｂと接続され、ゲートにはカラム選択信号ＣＳＬ０が供給される。
【００２６】
カラム選択スイッチＣＳ１と同様に、ビット線Ｂ１ａ、Ｂ１ｂ間、ビット線Ｂ２ａ、Ｂ２ｂ間、ビット線Ｂ３ａ、Ｂ３ｂ間に、カラム選択スイッチＣＳ１、ＣＳ２、ＣＳ３がそれぞれ設けられる。カラム選択スイッチＣＳ１のトランジスタの電流通路の他端は、データ線Ｄ２ａ、２ｂと接続される。カラム選択スイッチＣＳ２のトランジスタの電流通路の他端は、データ線Ｄ１ａ、Ｄ１ｂと接続される。カラム選択スイッチＣＳ３のトランジスタの電流通路の他端は、データ線Ｄ０ａ、０ｂと接続される。
【００２７】
ビット線群ＢＧ１およびこれに属するメモリセルＭＣは、上記構成のビット線群ＢＧ０およびこれに属するメモリセルＭＣと同じ構成を有する。図１のビット線群ＢＧ２〜ＢＧｎおよびこれらに属するメモリセルＭＣも、ビット線群ＢＧ０およびこれに属するメモリセルＭＣと同様の構成を有する。
【００２８】
また、上記構成のセンスアンプＳＡ０〜ＳＡ３がビット線群ＢＧ１と接続されるように設けられる。さらに、センスアンプＳＡ０〜ＳＡ３は、図１のビット線群ＢＧ２〜ＢＧｎに対して同様に設けられる。
【００２９】
カラム選択スイッチ部Ｓ１は、カラム選択スイッチ部Ｓ０と同じ構成を有する。異なるのは、カラム選択スイッチＣＳ０〜ＣＳ３に、カラム選択信号ＣＳＬ１が供給されることである。そして、図１のカラム選択スイッチ部Ｓ２〜Ｓｎもカラム選択スイッチ部Ｓ０と同様の構成を有し、カラム選択スイッチ部Ｓ２〜Ｓｎには、カラム選択信号ＣＳＬ２〜ＣＳＬｎがそれぞれ供給される。
【００３０】
各ビット線群ＢＧ０〜ＢＧｎの両端のビット線Ｂ（ビット線群ＢＧ０〜ＢＧｎの境界を構成するビット線Ｂ）と隣接して、ビット線Ｂと平行にダミービット線ＤＢが設けられる。具体的には、以下のように設けられる。まず、ダミービット線ＤＢは、ビット線群ＢＧ０の一端のビット線Ｂ０ａと隣接して設けられる。また、ダミービット線ＤＢは、ビット線群ＢＧ０のビット線Ｂ３ｂとビット線群ＢＧ１のビット線Ｂ０ａとの間に設けられる。さらに、ダミービット線ＤＢは、ビット線群ＢＧ２のビット線Ｂ３ｂと隣接して設けられる。
【００３１】
図１、図２に示すダミービット線ＤＢは、隣接するビット線Ｂとの間に他のビット線Ｂが介在することなく設けられ、接地電位に固定されている。ダミービット線ＤＢには、メモリセルＭＣは接続されない。
【００３２】
ダミービット線ＤＢは、図１に示す各ビット線Ｂ（具体的には、図２のビット線Ｂ０ａ〜Ｂ３ｂ）と同様の構成を有する。すなわち、ダミービット線ＤＢとビット線Ｂとは同一の工程により作成され、本来ビット線として用いられるものの幾つかがダミービット線として転用される。したがって、ダミービット線ＤＢと、これらと隣接するビット線Ｂとの間の距離は、ビット線Ｂ相互間のそれと同じである。また、ダミービット線ＤＢは、例えばビット線Ｂと同じ高さの層に設けられる。また、ダミービット線ＤＢは、例えばビット線Ｂと実質的に同じ材料により構成される。また、ダミービット線ＤＢは、例えばビット線Ｂと同様の断面積を有する。
【００３３】
本発明の第１実施形態に係る半導体装置によれば、隣接し、且つ異なるカラム選択信号により接続制御されるビット線Ｂの間に、他のビット線Ｂを介在することなくダミービット線ＤＢが設けられる。また、ダミービット線ＤＢは、異なるカラム選択信号により接続制御されるビット線群ＢＧ０〜ＢＧｎのそれぞれの間に設けられる。
【００３４】
ダミービット線ＤＢと、これと隣接するビット線Ｂとの間の距離は、ビット線Ｂ相互間の距離と同じである。このため、異なるカラム選択信号により接続制御されるビット線Ｂの間の距離、または異なるカラム選択信号により制御されるビット線群ＢＧ０〜ＢＧｎのそれぞれの間の距離は増加する。したがって、異なるカラム選択信号により接続制御される２本のビット線Ｂの一方にアーリーライト動作により書き込みデータが供給された場合でも、読み出し動作中のもう一方のビット線Ｂのデータが影響を受ける可能性を大きく減ずることができる。
【００３５】
また、ダミービット線ＤＢは、ビット線Ｂと同様の構成を有する。すなわち、ビット線Ｂを形成する工程において一様に形成され、本来ビット線Ｂとして使用される配線構造の何れかがダミービット線ＤＢとして利用される。このため、従来の製造工程および方法を利用したままで、上記構成を容易に実現できる。なお、この場合、異なるカラム選択信号により接続制御されるビット線Ｂの間の距離、および異なるカラム選択信号により制御されるビット線群ＢＧ０〜ＢＧｎのそれぞれの間の距離は、ダミービット線ＤＢを設けない場合の２倍となる
ところで、例えば各ビット線群ＢＧ０〜ＢＧｎ間の間隔のみを大きくすることにより上記効果を得られる。しかしながら、この場合、全体としてみると、ビット線Ｂ間の距離が均等でなくなる。このことは、製造プロセスにおいてマイナスに寄与する。これに対し、第１実施形態によれば、このような煩雑さを回避し、現在使用している工程を有効に活用できる。
【００３６】
さらに、接地電位に固定されたダミービット線ＤＢが各ビット線群ＢＧ０〜ＢＧｎ間に設けられている。このため、各ビット線群ＢＧ０〜ＢＧｎ間の距離を単に大きくする場合に比べ、各ビット線群ＢＧ０〜ＢＧｎの両端のビット線Ｂ（ビット線Ｂ３ｂ、Ｂ０ａ）の電位が変動する可能性を大きく減じることができる。
【００３７】
また、ダミービット線ＤＢを設けることにより、メモリセルアレイ部ＭＡの面積は増加する。従来、異なるカラム選択信号により接続制御されるビット線の間で発生する問題はそれほど大きくなかった。換言すれば、正常に動作していた。しかしながら、半導体記憶装置の微細化に伴い、この問題は無視できなくなっており、この先も同様の傾向が予想される。このため、メモリセルアレイ部ＭＡの面積が多少大きくなったとしても、本実施形態を適用することは、半導体記憶装置の誤作動を防止する上で有効である。
【００３８】
なお、図２では、各ビット線群ＢＧ０〜ＢＧｎ間には、１本のダミービット線ＤＢが例として設けられが、２本以上とすることも可能である。２本設けられた例を図３に示す。各ビット線群ＢＧ０〜ＢＧｎ間の距離を大きくすることにより、この境界を形成するビット線同士間で発生するノイズを低下することができる。しかしながら、この距離を大きくすると、メモリセルアレイ部ＭＡの面積が増加してしまう。したがって、ノイズによって半導体記憶装置が誤動作を起こさない程度の距離を決定し、これに応じて本数を設定することが肝要である。この記載は、以下、第２、第３実施形態についても同様に適用される。
【００３９】
また、４つのビット線対により１つのビット線群が構成されている。しかしながら、ビット線群が、これ以外の数のビット線対を有する構成とすることもできる。第２、第３実施形態についても同様である。
【００４０】
（第２実施形態）
第２実施形態では、ビット線Ｂおよびダミービット線ＤＢに、ビット線対を構成する線が交差するいわゆるツイスト構造が採用される。図４は、本発明の第２実施形態に係る半導体記憶装置の一部を概略的に示す回路図である。全体的な構成については、図１と同様である。図４は、図２と同様に、ビット線群ＢＧ０、ＢＧ１、およびそれらに関連する部分のみ示されており、ビット線群ＢＧ２〜ＢＧｎについても、以下に説明するビット線群ＢＧ０、ＢＧ１の構成と同様である。
【００４１】
図４に示すように、ビット線対Ｂ０〜Ｂ３はツイスト構造とされている。また、ダミービット線ＤＢは、各ビット線群ＢＧ０〜ＢＧｎ間で２本設けられるとともにツイスト構造とされている。
【００４２】
次に、ツイスト構造について以下に説明する。ツイスト構造のビット線対は、同一平面において、第１直線Ｌ１と、この第１直線Ｌ１に沿った第２直線Ｌ２と、に沿って設けられる。そして、ビット線対を構成する２本のビット線は、第１直線Ｌ１と第２直線Ｌ２との間で順次入れ替わる。すなわち、ビット線対を構成する２本のビット線が、ある平面上で上下に分布して配置されており、これらビット線の上下関係が順次入れ替わるのである。
【００４３】
ツイスト構造は、典型的には、以下のような構造を有する。図５はビット線対のツイスト構造の一部を概略的に示す平面図である。図６は、同部分の斜視図である。図５、図６はともに、ビット線が交差する部分のみをを示している。
【００４４】
ビット線１２は、ビット線１１の下をくぐることにより、始め第２直線Ｌ２に沿った位置から、第１直線Ｌ１に沿った位置へと移行する。より詳しくは、以下のように構成される。まず、ビット線１２は、３つの部分１２ａ、１２ｂ、１２ｃとそれらを接続するコンタクト１３ａ、１３ｂにより形成される。第２直線Ｌ２に沿った第１部分１２ａは、コンタクト１３ａを介して、下層に形成された第２部分１２ｂと接続される。第２部分１２ｂは、屈折した結果、第１直線Ｌ１の下方の位置に移行する。ここでコンタクト１３ｂを介して、第１直線Ｌ１に沿った第３部分１２ｃと接続される。１４は層間絶縁膜である。
【００４５】
図５、図６に示す構造が順次繰り返されることにより、２本のビット線の平面上での上下関係が順次逆転する。
【００４６】
各ビット線対ＢＧ０〜ＢＧｎをツイスト構造とすることにより、ビット線Ｂ相互間で発生するカップリングノイズを相殺することができる。以下、概略を説明する。有る１つのビット線Ｂに注目すると、自身の位置が、ビット線対のもう一方のビット線と入れ替わる。また、このビット線に隣接するビット線も、他のビット線対を構成するもう一方のビット線と位置が入れ替わる。このように、全てのビット線において、自身と隣接するにビット線が次々と入れ替わる。この結果、ビット線全体に注目すると、各ビット線Ｂ間で形成されるカップリングノイズがちょうど全体に亘ってキャンセルされる。
【００４７】
なお、図５、図６に示した構造は例であり、ビット線１１、１２の位置が、入れ替わるように構成されれば良い。例えば、交差する側のビット線（図５、図６のビット線１２）が、上層を経由する形でも構わない。
【００４８】
本発明の第２実施形態に係る半導体装置によれば、第１実施形態と同様の構成のダミービット線対ＤＢは、各ビット線群ＢＧ０〜ＢＧｎ間に設けられる。このため、第１実施形態と同様の効果を得られる。
【００４９】
さらに、ビット線対Ｂ０〜Ｂ３がツイスト構造を有している。このため、各ビット線相互間でカップリングノイズを軽減することができる。
【００５０】
また、ビット線対Ｂ０〜Ｂ３、およびダミービット線対ＤＢがともにツイスト構造を有する。換言すると、ツイスト構造を有するビット線構造を形成し、そのうちの幾つかを利用して、ダミービット線対ＤＢが形成される。このため、ダミービット線対ＤＢを形成するために、ビット線構造を形成するためのマスクパターンを新たに用意したり、製造工程を変更したりする必要がない。したがって、従来の製造工程を有効に活用できる。
【００５１】
なお、ビット線対Ｂ０〜Ｂ３とダミービット線対ＤＢのいずれか一方のみをツイスト構造とすることも可能である。しかしながら、第１実施形態において記載したのと同様の理由に、ビット線対Ｂ０〜Ｂ３およびダミービット線対ＤＢの両方にツイスト構造を適用することにより、製造工程を容易にすることができる。したがって、ビット線対Ｂ０〜Ｂ３およびダミービット線対ＤＢの両方にツイスト構造を適用することが有効である。
【００５２】
（第３実施形態）
第３実施形態は、メモリセルトランジスタのゲート電極と、上層でこのゲート電極と平行に設けられた配線層とを接続するタップが各ビット線群ＢＧ０〜ＢＧｎ間に集中して設けられる。
【００５３】
図７は、本発明の第３実施形態に係る半導体記憶装置の一部を概略的に示す回路図である。全体的な構成については、図１と同様である。図７は、図２と同様に、ビット線群ＢＧ０、ＢＧ１、およびそれらに関連する部分のみ示されており、ビット線群ＢＧ２〜ＢＧｎについても、以下に説明するビット線群ＢＧ０、ＢＧ１の構成と同様である。
【００５４】
図７に示すように、半導体記憶装置は、ワード線（メモリセルトランジスタのゲート電極）Ｗ０〜Ｗ５１１と、上層でこのワード線と平行に設けられた配線層Ｉ０〜Ｉ５１１を有する。配線層Ｉ０〜Ｉ５１１は、各ワード線Ｗ０〜Ｗ５１１に対して設けられる。タップＴは、ワード線Ｗ０〜Ｗ５１１と、配線層Ｉ０〜Ｉ５１１とを接続する。このタップＴが、ビット線群ＢＧ０とビット線群ＢＧ１との間のみに集中して設けられる。ビット線群ＢＧ０とビット線群ＢＧ１との境界を形成するビット線Ｂ３ｂとビット線Ｂ０ａとの間の距離は、他のビット線Ｂ相互間の距離より大きい。すなわち、ビット線群ＢＧ０とビット線群ＢＧ１との間の距離は、ビット線Ｂ相互間の距離より大きい。よって、各ビット線群ＢＧ０〜ＢＧｎ間の距離は、ビット線Ｂ相互間の距離より大きい。
【００５５】
タップＴは、図７では、ビット線群ＢＧ０とビット線群ＢＧ１との間に２個ずつ設けられているが、これ以外の数であっても構わない。タップＴが、各ビット線群ＢＧ０〜ＢＧｎ間にのみ設けられることが肝要である。
【００５６】
次に、タップＴについて、図７のワード線Ｗ０、配線層Ｉ０、ビット線Ｂ３ａ、Ｂ３ｂ、Ｂ０ａ、Ｂ０ｂの近傍を例にとり、図８、図９を用いて説明する。図８、図９に示す部分以外の構造についても、以下の説明と同様の構造を有する。
【００５７】
図８、図９は、図７の半導体記憶装置の構造を概略的に示す断面図である。図９は、図８のＩＸ−ＩＸ線に沿った構造である。図８、図９に示すように、半導体基板３１の表面に、キャパシタ３２、ソース／ドレイン拡散領域３３が形成されている。ソース／ドレイン拡散領域３３の一方はキャパシタ３２と接続されている。ソース／ドレイン拡散領域３３相互間の半導体基板３１上には、ゲート絶縁膜（図示せぬ）を介してワード線Ｗ０が形成されている。半導体基板３１の全面を覆うように形成された層間絶縁膜３４内に、ビット線Ｂ３ａ、Ｂ３ｂ、Ｂ０ａ、Ｂ０ｂ、配線層Ｉ０が形成されている。配線層Ｉ０とワード線Ｗ０は、タップＴにより接続されている。タップＴは、層間絶縁膜３４を貫通して設けられる。配線層Ｉ０は、コンタクトによりさらに上層の配線層（ともに図示せぬ）と接続される。
【００５８】
ワード線Ｗ０は、典型的にはポリシリコンにより形成される。一方、配線層Ｉ０はワード線Ｗ０よりシート抵抗値の小さい材料、例えば金属材料により形成される。ポリシリコンは、配線層Ｉ０に多く用いられる金属より抵抗値が高い。このため、ワード線Ｗ０と別個に配線層Ｉ０を設け、これらをタップＴによって接続する構成とすることにより、ゲート電極に至るまでの電流経路の抵抗値を低減することができる。
【００５９】
本発明の第３実施形態に係る半導体記憶装置によれば、ワード線Ｗ０〜Ｗ５１１と、ワードＷ０〜Ｗ５１１と絶縁された配線層Ｉ０〜Ｉ５１１とを電気的に接続するタップＴが、各ビット線群ＢＧ０〜ＢＧｎ間のみに設けられている。このため、異なるカラム選択信号により接続制御されるビット線Ｂの間の距離、または異なるカラム選択信号により制御されるビット線群ＢＧ０〜ＢＧｎのそれぞれの間の距離は増加する。したがって、異なるカラム選択信号により接続制御される２本のビット線Ｂの一方にアーリーライト動作により書き込みデータが供給された場合でも、読み出し動作中のもう一方のビット線Ｂのデータが影響を受ける可能性を大きく減ずることができる。
【００６０】
なお、図１０に示すように、第３実施形態の半導体記憶装置のビット線対にツイスト構造を適用することも可能である。これにより、第３実施形態により得られる効果に加え、第２実施形態の説明で示したようにビット線Ｂ相互間のカップリングノイズを軽減する効果を得られる。
【００６１】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００６２】
【発明の効果】
以上、詳述したように本発明によれば、異なるカラム選択信号により接続制御される２本のビット線の一方にアーリーライト動作により書き込みデータが供給された場合でも、読み出し動作中のもう一方のビット線のデータが影響を受ける可能性を大きく減ずることができる半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体記憶装置の一部を概略的に示すブロック図。
【図２】図１の半導体記憶装置の一部を概略的に示す回路図。
【図３】本発明の第１実施形態の変形例に係る半導体記憶装置の一部を概略的に示す回路図。
【図４】本発明の第２実施形態に係る半導体記憶装置の一部を概略的に示す回路図。
【図５】ビット線対のツイスト構造の一部を概略的に示す平面図。
【図６】図５の斜視図。
【図７】本発明の第３実施形態に係る半導体記憶装置の一部を概略的に示す回路図。
【図８】図７の一部を概略的に示す断面図。
【図９】図７の一部を概略的に示す断面図。
【図１０】本発明の第３実施形態の変形例に係る半導体記憶装置の一部を概略的に示す回路図。
【図１１】一般的なＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の一部を概略的に示す回路図。
【図１２】アーリーライト動作を説明するための図。
【図１３】異なるカラム選択信号が供給されるビット線対の電位の変化を示す図。
【符号の説明】
ＭＡ…メモリセルアレイ部、Ｓ、Ｓ１〜Ｓｎ…カラム選択スイッチ部、ＣＯＮＴ…制御部、ＢＧ０〜ＢＧｎ…ビット線群、Ｗ０〜Ｗ５１１…ワード線、Ｂ、Ｂ０ａ〜Ｂ３ｂ、１１、１２…ビット線、ＭＣ…メモリセル、ＣＳ０〜ＣＳｎ…カラム選択スイッチ、ＣＳＬ０〜ＣＳＬｎ…カラム選択信号、Ｄ、Ｄ０ａ〜Ｄ３ｂ…データ線、ＤＢ…ダミービット線（対）、Ｂ０〜Ｂ３…ビット線対、ＳＡ０〜ＳＡ３…センスアンプ、Ｌ１…第１直線、Ｌ２…第２直線、１２ａ…第１部分、１２ｂ…第２部分。１２ｃ…第３部分、１３ａ、１３ｂ…コンタクト、１４、３４…層間絶縁膜、Ｉ０〜Ｉ５１１…配線層、Ｔ…タップ、３１…半導体基板、３２…キャパシタ、３３…ソース／ドレイン拡散領域。
【図１】
2004303342.tif 000003
【図２】
2004303342.tif 000004
【図３】
2004303342.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004303342.tif 000010
【図９】
2004303342.tif 000011
【図１０】
2004303342.tif 000012
【図１１】
2004303342.tif 000013
【図１２】
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【図１３】
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