(57)【要約】【課題】通常動作時の論理素子ディレイを劣化させない診断回路を備えた半導体集積回路装置を提供する。【解決手段】メモリ回路の出力部又は論理段の入力側に設けられたラッチ回路において、信号選択回路をラッチ回路のフィードバックループに設けて、かかる信号選択回路を動作モードに対応して切り替えて、通常動作のときには帰還信号を伝え、テスト動作のときにはテスト信号を入力するようにして、通常動作時のメインパスでの信号選択回路による遅延増加を防ぐようにする。【選択図】      図１
2004303287.tif 000002
【特許請求の範囲】
【請求項１】
メモリ回路の出力部又は論理段の入力側に設けられたラッチ回路を備え、
上記ラッチ回路は、通常動作のときの帰還信号又は試験動作のときのテスト信号を動作モードに対応して切り替えて帰還ループに伝える信号選択回路を有することを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記ラッチ回路は、上記メモリ回路の出力部に設けられるものであり、
上記信号選択回路は、上記動作モード信号により制御され、ラッチ出力信号又は上記メモリ回路に入力される入力信号をテスト信号として上記帰還ループに択一的に伝えるものであることを特徴とする半導体集積回路装置。
【請求項３】
請求項１において、
上記ラッチ回路は、上記メモリ回路の出力部に設けられるものであり、
上記信号選択回路は、上記動作モード信号とラッチ出力信号を受ける論理ゲート回路により構成され、
上記論理ゲート回路は、試験動作のときの動作モード信号により所定レベルの出力信号を固定的に出力し、それを上記テスト信号として帰還ループに伝えることを特徴とする半導体集積回路装置。
【請求項４】
請求項１において、
上記ラッチ回路は、上記メモリ回路の出力部に設けられるものであり、
上記ラッチ回路は、上記メモリ回路のメモリセルからの読み出し信号をスイッチ制御信号により第１インバータ回路の入力端子に伝える第１スイッチと、上記第１インバータ回路の出力信号を入力端子に受ける第２のインバータ回路と、上記第２のインバータ回路の出力信号を上記スイッチ制御信号により上記第１インバータ回路の入力端子に伝える第２スイッチとを含み、上記第２インバータ回路の出力端子からラッチ出力信号を出力するものであり、
上記信号選択回路は、上記スイッチ制御信号によりスイッチ制御されて上記メモリ回路に入力される入力信号をテスト信号として上記第１インバータ回路の入力端子に伝える第３スイッチ及び上記スイッチ制御信号を形成する信号生成回路からなり、
上記信号生成回路は、上記動作モード信号により通常動作のときには上記第３スイッチをオフ状態にし、クロックパルスを上記スイッチ制御信号として上記第１と第２スイッチを相補的にスイッチ制御し、上記動作モード信号によりテスト動作のときには上記第１スイッチと第２スイッチをオフ状態にし、上記第３スイッチをオン状態にしてなることを特徴とする半導体集積回路装置。
【請求項５】
請求項１において、
上記ラッチ回路は、上記論理段の入力部に設けられるものであり、
通常動作のときの入力信号を受ける第１ラッチ回路と、上記第１ラッチ回路の出力信号を受けて上記論理段に入力される入力信号を形成する第２ラッチ回路からなり、
上記信号選択回路は、上記第１ラッチ回路の帰還ループに設けられるものであることを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記第１ラッチ回路は、上記入力信号をスイッチ制御信号により第１インバータ回路の入力端子に伝える第１スイッチと、上記第１インバータ回路の出力信号を入力端子に受け、クロックパルスにより動作制御される第１クロックドインバータ回路と、上記第１クロックドインバータ回路の出力信号を上記スイッチ制御信号により上記第１インバータ回路の入力端子に伝える第２スイッチとを含み、上記第２ラッチ回路は、上記クロックパルスにより制御されて、上記第１ラッチ回路とは信号取り込み動作と信号保持動作とを相補的に行う回路と、上記論理段の入力部に伝えられる出力信号を形成する第２インバータ回路及びテストスキャン用の出力信号を形成する第３インバータ回路とを含み、
上記信号選択回路は、テスト用入力信号を入力端子に受け、上記スイッチ制御信号により動作制御される第２クロックドインバータ回路と、上記クロックパルスによりスイッチ制御されて上記第２クロックドインバータ回路の出力信号を上記第２スイッチの入力側に伝える第３スイッチ及び上記スイッチ制御信号を形成する信号生成回路からなり、
上記信号生成回路は、
上記動作モード信号により通常動作のときには上記２クロックドインバータ回路を非動作状態にし、上記クロックパルスを上記スイッチ制御信号として上記第１、第２スイッチに伝え、第１ラッチ回路と第２ラッチ回路により入力信号に応答して信号取り込み動作と信号保持動作とを相補的に行うようにし、
上記動作モード信号によりテスト動作のときには上記第１スイッチをオフ状態にし、第２スイッチをオン状態にし、動作状態の第２クロックドインバータ回路を通したテスト用入力信号に応答して第１ラッチ回路と第２ラッチ回路により信号取り込み動作と信号保持動作とを相補的に行うようにしてなることを特徴とする半導体集積回路装置。
【請求項７】
第１モードでは、上記ラッチ回路として動作し、
第２モードでは、上記ラッチ回路の帰還ループに設けられた信号切り替え回路を介して入力された信号をスルーする動作を行う回路を備えてなることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
上記第１モードは、通常動作モードであり、
上記第２モードは、試験動作モードであることを特徴とする半導体集積回路装置。
【請求項９】
第１入力ノードと、
前記第１入力ノードに接続される転送ゲートと、
前記第１転送ゲートに接続される出力ノードと、
前記第１転送ゲートと前記出力ノードとの間に設けられた帰還ループと、
前記帰還経路に接続される第２入力ノードとを具備し、
前記第１転送ゲートは、第１モードにおいて、クロック信号に基づいて前記入力ノードに入力されたデータを前記出力ノードに転送し、第２モードにおいて、前記入力ノードと前記出力ノードを遮断し、
前記第２モードにおいて、前記第２入力ノードにデータを入力することを特徴とする半導体集積回路装置。
【請求項１０】
請求項９において、
前記半導体集積回路装置は、前記帰還ループに設けられたマルチプレクサを更に具備し、
前記マルチプレクサは、前記出力ノードと前記第２入力ノードに接続され、前記第１モードにおいて、前記出力ノードを選択し、前記第２モードにおいて、前記第２入力ノードを選択することを特徴とする半導体集積回路装置。
【請求項１１】
請求項９において、
前記半導体集積回路装置は、前記帰還ループに設けられた第２転送ゲートを更に具備し、
前記第２転送ゲートは、前記第１モードにおいて、前記クロック信号に基づいて前記出力ノードに転送されたデータを帰還させるか否かを決定し、前記第２モードにおいて、前記第２入力ノードに入力されたデータを前記出力ノードに転送することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えば論理回路とメモリ回路を備えた半導体集積回路装置のテスト（診断）技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
大規模集積回路（以下、ＬＳＩという）のスキャンテストでは、フリップフロップ（以下ＦＦと記す）、ラッチを含む順序回路を組み合せ回路化してテストが行われる。この際、メモリ回路内に多数含まれる記憶素子を、メモリ外のＦＦ、ラッチと同様に扱うことは適当でない。スキャンテストで扱うＦＦ、ラッチの数が多くなりすぎるからである。
【０００３】
メモリ回路はＢＩＳＴ（Ｂｕｉｌｔ  ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）や機能テストで診断可能である。そこでスキャンテスト時にはメモリをブラックボックス化し、入力データをそのまま出力する、又は固定値を出力することが考えられる。この概念図を図７に示す。つまり、図７（ａ）は通常動作であり、図７（ｂ）はスキャンテスト動作である。図８にメモリマクロセルのテスト時に入力データをスルーさせる回路の例を示す。図８の回路では、モード信号ＴＥＮがハイレベル（論理１）のときテスト動作とされ、モード信号ＴＥＮがロウレベル（論理０）のとき通常動作とされる。メモリ回路の出力ラッチの出力部にマルチプレクサＭＵＸを設け、通常動作時は出力ラッチの出力信号を伝達し、テスト時はメモリ入力データを選択して伝達させる。これにより、図７（ａ）のように通常動作時はラッチの記憶値を、図７（ｂ）のようにテスト時はメモリ入力データを出力データとして出力することができる。
【０００４】
【発明が解決しようとする課題】
図８に示したような回路においては、出力ラッチのメインパス上にマルチプレクサＭＵＸが付加されるためメインパスの遅延時間が増大する。この結果、通常動作時においてメモリセルの読み出し時間が大きくなり、製品の動作周波数が遅くなってしまうという問題を有する。つまり、ＬＳＩの大規模化に伴い、ＬＳＩ診断のためにＢＩＳＴなどの回路を付加することが必須となってきた。しかし高速動作ＬＳＩでは、ＬＳＩの動作周期内に収めねばならない論理素子の遅延時間が、ＬＳＩの動作周期に対しマージンが無い場合が多い。この場合、ＬＳＩ本来の機能とは関係の無い上記のような診断回路を付加することにより、論理素子の遅延時間が大きくなり、ＬＳＩの動作速度を遅くしてしまう。
【０００５】
この発明の目的は、通常動作時の論理素子ディレイを劣化させない診断回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。メモリ回路の出力部又は論理段の入力側に設けられたラッチ回路において、信号選択回路をラッチ回路の帰還ループに設けて、通常動作のときには帰還信号を伝え、試験動作のときにはテスト信号を入力するように動作モードに対応して切り替える。
【０００７】
【発明の実施の形態】
図１には、この発明に係る半導体集積回路装置に搭載される出力ラッチの一実施例の回路図が示されている。この実施例の出力ラッチは、半導体集積回路装置に搭載されるメモリ回路の出力部に設けられるものであり、メモリセルからの読み出し信号をクロックパルスＣＬＫに同期して取り込み動作と保持動作を行う。上記出力ラッチの出力信号Ｄｏｕｔ  は、後述するような論理段に入力される入力信号とされる。
【０００８】
出力ラッチは、メモリセルからの読み出し信号を伝えるＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ２からなるＣＭＯＳスイッチと、このＣＭＯＳスイッチ（Ｑ１、Ｑ２）を通した上記読み出し信号は、インバータ回路Ｎ１と、その出力信号を受けるインバータ回路Ｎ２を通して出力信号Ｄｏｕｔ  として出力される。この実施例では、上記インバータ回路Ｎ２の出力信号が一方の入力に伝えられるマルチプレクサＭＵＸと、このマルチプレクサＭＵＸの出力信号を伝達するＰチャネルＭＯＳＦＥＴＱ３とＮチャネルＭＯＳＦＥＴＱ４からなるＣＭＯＳスイッチとが、上記出力ラッチの帰還ループとして設けられる。
【０００９】
入力信号Ｄｉｎは、上記メモリセルへの書き込み信号とされることの他、上記マルチプレクサＭＵＸの他方の入力に伝えられる。なお、同図においては、入力信号Ｄｉｎがメモリセルに伝えられ、メモリセルの信号が上記読み出し信号として出力ラッチに伝えられるよう簡略化して示されている。実際のメモリでは、メモリセルが複数のワード線とビット線（又はデータ線）の交点に複数個設けられるものであり、かかるワード線等の選択回路により選択されたメモリセルの記憶情報がセンスアンプ等を通して増幅されて出力されるものであるが、同図では上記のように省略されている。
【００１０】
この実施例では、上記出力ラッチを通常動作のときとスキャン試験動作のときとで異なる動作を行わせるようにする次のような信号生成回路が設けられる。クロックパルスＣＬＫは、ナンド（ＮＡＮＤ）ゲート回路Ｇ１の一方の入力に供給される。このナンドゲート回路Ｇ１の他方の入力には、テストイネーブル信号ＴＥＮがインバータ回路Ｎ３を通して伝えられる。上記テストイネーブル信号ＴＥＮは、制御信号として上記マルチプレクサＭＵＸに伝えられる。上記ナンドゲート回路Ｇ１の出力信号は、上記ＣＭＯＳスイッチを構成するＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ４のゲートに伝えられる。上記ナンドゲート回路Ｇ１の出力信号は、インバータ回路Ｎ４により反転されて上記ＣＭＯＳスイッチを構成するＮチャネルＭＯＳＦＥＴＱ２とＰチャネルＭＯＳＦＥＴＱ３のゲートに伝えられる。
【００１１】
上記テストイネーブル信号ＴＥＮは、通常動作のときにはロウレベル（論理０）にされ、テスト動作のときにはハイレベル（論理１）にされる。上記のように通常動作のときには、上記テストイネーブル信号ＴＥＮがロウレベルにされるので、マルチプレクサＭＵＸにおいては０側入力に対応した上記出力信号Ｄｏｕｔ  が選択される。また、ナンドゲート回路Ｇ１がゲートを開いており、クロック信号ＣＬＫが反転して伝えられる。
【００１２】
上記のような通常動作において、クロックパルスＣＬＫがハイレベルのときには、ナンドゲート回路の出力信号がロウレベルとなり、ＣＭＯＳスイッチ（Ｑ１とＱ２）をオン状態にし、ＣＭＯＳスイッチ（Ｑ３とＱ４）をオフ状態にするので、メモリセルからの読み出し信号がインバータ回路Ｎ１とＮ２からなるメインパスを通して出力信号Ｄｏｕｔ  として伝えられる。クロックパルスＣＬＫがハイレベルからロウレベルに変化すると、ナンドゲート回路Ｇ１の出力信号がハイレベルとなり、ＣＭＯＳスイッチ（Ｑ１とＱ２）をオフ状態にし、ＣＭＯＳスイッチ（Ｑ３とＱ４）をオン状態にする。これにより、帰還ループが形成されて上記メモリセルからの読み出し信号がインバータ回路Ｎ１とＮ２からなるラッチ回路により保持される。
【００１３】
上記のようにテスト動作のときには、上記テストイネーブル信号ＴＥＮがハイレベルにされるので、マルチプレクサＭＵＸにおいては１側入力に対応した上記入力信号Ｄｉｎが選択される。また、ナンドゲート回路Ｇ１は、テストキネーブル信号ＴＥＮのハイレベルによりインバータ回路Ｎ３の出力信号がロウレベルとなり、ゲートを閉じてクロックパルスＣＬＫに無関係に出力信号をハイレベルに固定する。ナンドゲート回路Ｇ１の出力信号のハイレベルにより、ＣＭＯＳスイッチ（Ｑ１とＱ２）がオフ状態にされ、ＣＭＯＳスイッチ（Ｑ３とＱ４）がオン状態にされる。これにより、メモリの上記入力信号ＤｉｎがマルチプレクサＭＵＸ、上記オン状態のＣＭＯＳスイッチ（Ｑ３とＱ４）を通して上記インバータ回路Ｎ１、Ｎ２を通し、つまりは上記出力ラッチをスルーして出力信号Ｄｏｕｔ  として出力される。
【００１４】
このようにして、通常動作時はラッチの記憶値を、テスト時はメモリ入力データＤｉｎを出力データＤｏｕｔ  として出力することができる。このとき、この実施例の出力ラッチでは、メインパス上には上記テスト用の信号経路が設けられていないので、通常動作時おいての遅延増加を防ぐことができる。つまり、前記図８の回路のようにマルチプレクサＭＵＸによる遅延増加がないので、通常動作での高速動作を実現することができる。
【００１５】
図２には、この発明に係る半導体集積回路装置に搭載される出力ラッチの他の一実施例の回路図が示されている。この実施例は、メモリマクロセルのテスト時に出力ピンを固定する例を示す。この場合、テスト信号選択回路として、前記図１のマルチプレクサＭＵＸに代えてアンド（ＡＮＤ）ゲート回路Ｇ２が用いられる。つまり、アンドゲート回路Ｇ２の一方の入力には、インバータ回路Ｎ２からのデータ出力Ｄｏｕｔ  が入力される。アンドゲート回路Ｇ２の他方の入力には、インバータ回路Ｎ３を通したテストイネーブル信号ＴＥＮが入力される。他の構成は、前記図１の実施例と同様である。
【００１６】
前記のような通常動作においては、テストイネーブル信号ＴＥＮがロウレベルにされるので、クロックパルスＣＬＫがハイレベルのときには、ナンドゲート回路Ｇ１の出力信号がロウレベルとなり、ＣＭＯＳスイッチ（Ｑ１とＱ２）をオン状態にし、ＣＭＯＳスイッチ（Ｑ３とＱ４）をオフ状態にするので、メモリセルからの読み出し信号がインバータ回路Ｎ１とＮ２からなるメインパスを通して出力信号Ｄｏｕｔ  として伝えられる。クロックパルスＣＬＫがハイレベルからロウレベルに変化すると、ナンドゲート回路Ｇ１の出力信号がハイレベルとなり、ＣＭＯＳスイッチ（Ｑ１とＱ２）をオフ状態にし、ＣＭＯＳスイッチ（Ｑ３とＱ４）をオン状態にする。これにより、帰還ループ（フィードバックループ）が形成されて上記メモリセルからの読み出し信号がインバータ回路Ｎ１とＮ２からなるラッチ回路により保持される。
【００１７】
上記のようにテスト動作のときには、上記テストイネーブル信号ＴＥＮがハイレベルにされるので、ナンドゲート回路Ｇ１がゲートを閉じてクロックパルスＣＬＫに無関係に出力信号をハイレベルに固定する。ナンドゲート回路Ｇ１の出力信号のハイレベルにより、ＣＭＯＳスイッチ（Ｑ１とＱ２）がオフ状態にされ、ＣＭＯＳスイッチ（Ｑ３とＱ４）がオン状態にされる。これにより、テストイネーブル信号ＴＥＮのハイレベルが、上記インバータ回路Ｎ３、アンドゲート回路Ｇ２、上記オン状態のＣＭＯＳスイッチ（Ｑ３とＱ４）を通して上記インバータ回路Ｎ１、Ｎ２を通して出力される。
【００１８】
この実施例では、上記のようなアンドゲート回路Ｇ２からなるテスト信号選択回路をフィードバックループ上に設けることで、前記図１の実施例と同様に通常動作時のメインパスの遅延増加を防ぎ、テスト時にはテストイネーブル信号ＴＥＮに対応した固定信号を出力することができる。
【００１９】
図３には、この発明に係る半導体集積回路装置に搭載される出力ラッチの更に他の一実施例の回路図が示されている。この実施例は、前記図１の実施例の変形例であり、メモリの入力信号Ｄｉｎが出力ラッチをスルーして出力信号Ｄｏｕｔ  として出力させられる。この実施例では、フィードバックループのＣＭＯＳスイッチとテスト信号選択用のＣＭＯＳスイッチとが切り替えられる。つまり、ＰチャネルＭＯＳＦＥＴＱ５とＮチャネルＭＯＳＦＥＴＱ６からなるテスト信号選択用のＣＭＯＳスイッチが設けられる。
【００２０】
上記ＣＭＯＳスイッチ（Ｑ５とＱ６）は、入力信号Ｄｉｎをメインパスとしてのインバータ回路Ｎ１の入力端子に伝える信号経路を構成する。このため、上記ＣＭＯＳスイッチ（Ｑ５、Ｑ６）は、フィードバックループの外に存在するが、テスト動作のときに後述するようにＣＭＯＳスイッチ（Ｑ３とＱ４）をオフ状態にさせることが条件となるから、通常動作とテスト動作との信号選択回路は、前記実施例と同様にフィードバックループに存在するものということができる。
【００２１】
上記のようにフィードバックループのＣＭＯＳスイッチ（Ｑ３とＱ４）の前記のような制御のために、テストイネーブル信号ＴＥＮとクロックパルスＣＬＫとは、ノア（ＮＯＲ）ゲート回路Ｇ３に入力され、その出力信号がＮチャネルＭＯＳＦＥＴＱ４のゲートに伝えられ、インバータ回路Ｎ４で反転された信号がＰチャネルＭＯＳＦＥＴＱ３のゲートに伝えられる。上記テスト信号選択用のＣＭＯＳスイッチを構成するＮチャネルＭＯＳＦＥＴＱ６のゲートには、テストイネーブル信号ＴＥＮが供給され、ＰチャネルＭＯＳＦＥＴＱ５のゲートには、上記テストイネーブル信号ＴＥＮがインバータ回路Ｎ３により反転させられて供給される。
【００２２】
前記のような通常動作においては、テストイネーブル信号ＴＥＮがロウレベルにされるので、ナンドゲート回路Ｇ１及びノアゲート回路Ｇ３がゲートを開いて、クロックパルスＣＬＫがハイレベルのときには、ナンドゲート回路Ｇ１の出力信号がロウレベルとなり、ＣＭＯＳスイッチ（Ｑ１とＱ２）をオン状態にし、ノアゲート回路Ｇ３の出力信号がロウレベルとなり、ＣＭＯＳスイッチ（Ｑ３とＱ４）をオフ状態にするので、メモリセルからの読み出し信号がインバータ回路Ｎ１とＮ２からなるメインパスを通して出力信号Ｄｏｕｔ  として伝えられる。
【００２３】
クロックパルスＣＬＫがハイレベルからロウレベルに変化すると、ナンドゲート回路Ｇ１の出力信号がハイレベルとなり、ＣＭＯＳスイッチ（Ｑ１とＱ２）をオフ状態にし、ノアゲート回路Ｇ３の出力信号がハイレベルとなり、ＣＭＯＳスイッチ（Ｑ３とＱ４）をオン状態にする。これにより、帰還ループが形成されて上記メモリセルからの読み出し信号がインバータ回路Ｎ１とＮ２からなるラッチ回路により保持される。
【００２４】
前記のようにテスト動作のときには、上記テストイネーブル信号ＴＥＮがハイレベルにされる。これにより、ナンドゲート回路Ｇ１は、ゲートを閉じてクロックパルスＣＬＫに無関係に出力信号をハイレベルに固定し、ノアゲート回路Ｇ３は、ゲートを閉じてクロックパルスＣＬＫに無関係に出力信号をロウレベルに固定する。上記ナンドゲート回路Ｇ１の出力信号のハイレベルにより、ＣＭＯＳスイッチ（Ｑ１とＱ２）がオフ状態にされ、上記ノアゲート回路Ｇ３の出力信号のロウレベルにより、ＣＭＯＳスイッチ（Ｑ３とＱ４）がオフ状態にされる。上記テストイネーブル信号ＴＥＮのハイレベルにより、ＣＭＯＳスイッチ（Ｑ５とＱ６）がオン状態にされ、メモリの入力信号Ｄｉｎが上記オン状態のＣＭＯＳスイッチ（Ｑ３とＱ４）を通して上記インバータ回路Ｎ１、Ｎ２を通し、つまりは上記出力ラッチをスルーして出力信号Ｄｏｕｔ  として出力される。
【００２５】
この実施例では、上記のようなＣＭＯＳスイッチ（Ｑ５とＱ６）を通した信号をフィードバックループ部に切り替えて入力させることで、通常動作時のメインパス及びフィードバックループのＣＭＯＳスイッチでの遅延増加を防ぎ、テスト時にはメモリの入力信号Ｄｉｎをスルーして出力信号Ｄｏｕｔ  として出力させることができる。
【００２６】
図４には、この発明に係る半導体集積回路装置におけるメモリと論理段の一実施例の概略回路図が示されている。この実施例の半導体集積回路装置では、メモリと論理段により１つの信号パスが構成される。つまり、メモリは、複数の論理素子（ゲート）からなる論理段のうちの１つの論理素子を構成するものと扱われる。それ故、比較的小さな規模のメモリとされる。
【００２７】
デジタル信号処理回路では、タイミング信号としてのクロックパルスに同期して動作シーケンスの制御が行われる。つまり、クロックパルスにより入力信号の取り込みを行う信号保持回路としてのフリップフロップ回路の間に論理処理を行なう論理素子段が設けられる。上記フリップフロップ回路は、取り込んだ信号をクロックパルスの１周期の間保持しているため、その保持時間内に上記論理ゲート段での所定の論理動作が行われて次段のフリップフロップ回路の入力に伝えられる必要がある。
【００２８】
上記メモリにて図８に示したような出力ラッチを含んで２．１８１ｎｓのような信号伝達遅延時間を持つ場合、同図のような論理素子を含んでパス全体では４．３５７ｎｓを要するようなデジタル回路では、動作周波数（クロックパルス）が２２９ＭＨｚとなる。メモリの出力部分に設けられたマルチプレクサＭＵＸでの遅延時間を２００ｐｓと仮定すると、前記図１の実施例のような出力ラッチを用いることにより、メモリでの信号伝達遅延時間が１．９８１ｎｓのように短くできる。この結果、同図のような論理素子を含んだパス全体でも４．１５７ｎｓのように短くできる。この結果、動作周波数（クロックパルス）に換算すると、２４１ＭＨｚのように高速化できる。つまり、本発明を適用することで、約１２ＭＨｚもの動作周波数を向上させることができる。
【００２９】
図５には、この発明に係る半導体集積回路装置に搭載されるスキャン付フリップフロップ回路の一実施例の回路図が示されている。この実施例は、フリップフロップ回路ＦＦにテスト時にスキャンデータを取り込む回路が設けられて、スキャンフリップフロップ回路が構成される。この実施例でも、テスト信号選択回路としてＣＭＯＳスイッチを用い、かかるテスト信号選択回路がフィードバックループ上に設けられることで、前記同様に通常動作時のメインパスの遅延増加を防ぐようにするものである。
【００３０】
フリップフロップ回路は、第１ラッチ回路と第２ラッチ回路及び出力インバータ回路Ｎ１３から構成される。第１ラッチ回路は、入力信号Ｄｉｎを受けるインバータ回路Ｎ１０と、このインバータ回路Ｎ１０の出力信号を伝達するＰチャネルＭＯＳＦＥＴＱ１１とＮチャネルＭＯＳＦＥＴＱ１２からなるＣＭＯＳスイッチと、このＣＭＯＳスイッチを通した信号を受けるインバータ回路Ｎ１１と、上記インバータ回路Ｎ１１の出力信号を受けるクロックドインバータ回路ＣＮ１及びクロックドインバータ回路ＣＮ１の出力信号を上記インバータ回路Ｎ１１の入力端子に伝えるＰチャネルＭＯＳＦＥＴＱ１３とＮチャネルＭＯＳＦＥＴＱ１４からなるＣＭＯＳスイッチから構成される。
【００３１】
上記第１ラッチ回路において、上記インバータ回路Ｎ１０、ＣＭＯＳスイッチ（Ｑ１１とＱ１２）及びインバータ回路Ｎ１１がメインパスを構成し、上記クロックドインバータ回路ＣＮ１とＣＭＯＳスイッチ（Ｑ１３とＱ１４）がフィードバックループを構成する。
【００３２】
第２ラッチ回路は、上記メインパスを構成するインバータ回路Ｎ１１の出力信号を伝達するＰチャネルＭＯＳＦＥＴＱ１５とＮチャネルＭＯＳＦＥＴＱ１６からなるＣＭＯＳスイッチと、このＣＭＯＳスイッチを通した信号を受けるインバータ回路Ｎ１２と、上記インバータ回路Ｎ１２の出力信号を受けるインバータ回路Ｎ１３及び上記インバータ回路Ｎ１２の出力信号を受けて反転信号を形成するインバータ回路Ｎ１４と、その出力信号を上記インバータ回路Ｎ１２の入力端子に伝えるＰチャネルＭＯＳＦＥＴＱ１７とＮチャネルＭＯＳＦＥＴＱ１８からなるＣＭＯＳスイッチとから構成される。上記インバータ回路Ｎ１３は、上記インバータ回路Ｎ１２の出力信号を受けてデータ出力信号Ｄｏｕｔ  を形成する。
【００３３】
テスト時にスキャンデータを取り込む回路は、次のような回路からなり、上記第１ラッチ回路のフィードバックループに設けられる。スキャン入力信号Ｓｉｎは、クロックドインバータ回路ＣＮ２の入力端子に供給される。このクロックドインバータ回路ＣＮ２の出力信号は、ＰチャネルＭＯＳＦＥＴＱ１７とＮチャネルＭＯＳＦＥＴＱ１８からなるＣＭＯＳスイッチを通して上記フィードバックループの上記クロックドインバータ回路ＣＮ１の出力端子とＣＭＯＳスイッチ（Ｑ１３とＱ１４）の接続点に伝えられる。また、上記第２ラッチ回路のインバータ回路Ｎ１２の出力信号を受けて、スキャン出力信号Ｓｏｕｔ  を形成するインバータ回路Ｎ１８が設けられる。
【００３４】
上記スャキン付フリップフロップ回路において、通常動作とスキャン動作とを行わせる信号生成回路が設けられる。スキャンイネーブル信号ＳＥＮとクロックパルスＣＬＫは、ノアゲート回路Ｇ１１に入力される。このノアゲート回路Ｇ１１の出力信号は、第１ラッチ回路のメインパスに設けられたＣＭＯＳスイッチのＮチャネルＭＯＳＦＥＴＱ１２のゲートと、フィードバックループに設けられたＣＭＯＳスイッチのＰチャネルＭＯＳＦＥＴＱ１３のゲートに供給される。
【００３５】
上記ノアゲート回路Ｇ１１の出力信号は、インバータ回路Ｎ１５により反転されて、上記第１ラッチ回路のメインパスに設けられたＣＭＯＳスイッチのＰチャネルＭＯＳＦＥＴＱ１１のゲートと、フィードバックループに設けられたＣＭＯＳスイッチのＮチャネルＭＯＳＦＥＴＱ１４のゲートに供給される。これにより、上記第１ラッチ回路のメインパスのＣＭＯＳスイッチ（Ｑ１１とＱ１２）と、フィードバックループのＣＭＯＳスイッチ（Ｑ１３とＱ１４）とは相補的にスイッチ制御される。
【００３６】
上記スキャンイネーブル信号ＳＥＮは、クロックドインバータ回路ＣＮ２に供給される。クロックドインバータ回路ＣＮ２は、スキャンイネーブル信号ＳＥＮがハイレベルのときには動作状態にされ、スキャン入力信号Ｓｉｎを反転して出力させる。上記クロックドインバータ回路ＣＮ２は、スキャンイネーブル信号ＳＥＮがロウレベルのときには非動作状態にされ、出力ハイインピーダンス状態にされる。
【００３７】
クロックパルスＣＬＫは、インバータ回路Ｎ１６により反転されて、第２ラッチ回路のメインパスのＣＭＯＳスイッチのＰチャネルＭＯＳＦＥＴＱ１５のゲートと、フィードバックループのＣＭＯＳスイッチのＮチャネルＭＯＳＦＥＴＱ１８のゲート及びテスト信号選択用のＣＭＯＳスイッチのＮチャネルＭＯＳＦＥＴＱ２０のゲートに伝えられる。上記インバータ回路Ｎ１６の出力信号を反転させるインバータ回路Ｎ１７の出力信号は、第２ラッチ回路のメインパスのＣＭＯＳスイッチのＮチャネルＭＯＳＦＥＴＱ１６のゲートと、フィードバックループのＣＭＯＳスイッチのＰチャネルＭＯＳＦＥＴＱ１７のゲートと、テスト信号選択用のＣＭＯＳスイッチのＰチャネルＭＯＳＦＥＴＱ１９及び第１ラッチ回路のフィードバックループのクロックドインバータ回路ＣＮ１に伝えられる。
【００３８】
通常動作においては、スキャンイネーブル信号ＳＥＮがロウレベルにされるので、ノアゲート回路Ｇ１１がゲートを開いて、クロックパルスＣＬＫを反転して伝える。つまり、クロックパルスＣＬＫがロウレベルのときには、反転信号であるハイレベルを形成して第１ラッチ回路のフィードバックループを構成するＰチャネルＭＯＳＦＥＴＱ１３をオフ状態にし、第１ラッチ回路のメインパスのＮチャネルＭＯＳＦＥＴＱ１２をオン状態にする。上記ノアゲート回路Ｇ１１の出力信号を受けるインバータ回路Ｎ１５の出力信号がロウレベルとなり、上記第１ラッチ回路のフィードバックループを構成するＮチャネルＭＯＳＦＥＴＱ１４をオフ状態にし、第１ラッチ回路のメインパスのＰチャネルＭＯＳＦＥＴＱ１１をオン状態にする。これより、第１ラッチ回路は、インバータ回路Ｎ１０を通した入力信号Ｄｉｎの取り込みを行う。
【００３９】
上記クロックパルスＣＬＫがロウレベルのとき、インバータ回路Ｎ１６の出力信号がハイレベルとなり、インバータ回路Ｎ１７の出力信号をロウレベルとする。第２ラッチ回路では、上記第１ラッチ回路とは逆に、メインパスを構成するＰチャネルＭＯＳＦＥＴＱ１５とＮチャネルＭＯＳＦＥＴＱ１６をオフ状態にし、第２ラッチ回路のフィードバックループのＮチャネルＭＯＳＦＥＴＱ１８とＰチャネルＭＯＳＦＥＴＱ１７をオン状態にする。これより、第２ラッチ回路では、それ以前に取り込んだ第１ラッチ回路の出力信号の保持動作を行う。
【００４０】
このとき、スキャンイネーブル信号ＳＥＮのロウレベルにより、クロックドインバータ回路ＣＮ２が出力ハイインピーダンス状態にされており、スキャン入力信号Ｓｉｎの取り込みが行われない。したがって、クロックパルスＣＬＫのロウレベルにより、インバータ回路Ｎ１６の出力信号がハイレベルとなり、インバータ回路Ｎ１７の出力信号がロウレベルとなって、テスト信号選択用のＣＭＯＳスイッチであるＮチャネルＭＯＳＦＥＴＱ２０とＰチャネルＭＯＳＦＥＴＱ１９がオン状態なっても上記入力信号Ｄｉｎの取り込み動作を行う第１ラッチ回路には影響を与えない。また、第１ラッチ回路のフィードバックループに設けられたクロックドインバータ回路ＣＮ１も、上記インバータ回路Ｎ１７の出力信号のロウレベルにより出力ハイインピーダンス状態にされている。
【００４１】
クロックパルスＣＬＫがロウレベルからハイレベルに変化すると、ノアドゲート回路Ｇ１１の出力信号がロウレベルとなり、前記とは逆に第１ラッチ回路ではＣＭＯＳスイッチ（Ｑ１１とＱ１２）をオフ状態にし、ＣＭＯＳスイッチ（Ｑ１３とＱ１４）をオン状態にする。また、クロックドインバータ回路ＣＮ１を動作状態にするので、フィードバックループが形成され、インバータ回路Ｎ１とクロックドインバータ回路ＣＮ１とがラッチ形態にされて保持動作を行う。
【００４２】
また、クロックパルスＣＬＫがロウレベルからハイレベルに変化すると、前記とは逆に第２ラッチ回路ではＣＭＯＳスイッチ（Ｑ１７とＱ１８）をオフ状態にし、ＣＭＯＳスイッチ（Ｑ１５とＱ１６）をオン状態にする。これにより、上記第１ラッチ回路で保持された信号を取り込んで、インバータ回路Ｎ１２及び出力インバータ回路Ｎ１３を通して出力信号Ｄｏｕｔ  を出力させる。このとき、スキャン出力信号Ｓｏｕｔ  もインバータ回路Ｎ１８から出力されるが、それを受ける次段の回路では、クロックドインバータ回路ＣＮ２に対応するスキャン入力回路が非動作状態であるので問題ない。また、このときには、テスト信号選択用のＣＭＯＳスイッチ（Ｑ１９とＱ２０）は、オフ状態にされている。
【００４３】
このようにして、通常動作ではクロックパルスＣＬＫがロウレベルからハイレベルに立ち上がるタイミングで、出力信号を論理段に伝えるとともに、入力信号Ｄｉｎの取り込みを停止するので、論理段で許容される遅延時間は、上記クロックパルスＣＬＫの１周期に相当する時間とされる。厳密には、論理段で許容される遅延時間は、上記クロックパルスＣＬＫの１周期から上記第１ラッチ回路での入力信号の取り込み時間（セットアップ時間）が差し引かれる。
【００４４】
テスト動作のときには、上記スキャンイネーブル信号ＳＥＮがハイレベルにされる。これにより、ノアゲート回路Ｇ１１は、クロックパルスＣＬＫに無関係に出力信号をロウレベルに固定する。つまり、ノアゲート回路Ｇ１１のゲートを閉じて出力信号をロウレベルに固定する。この結果、第１ラッチ回路では、メインパスのＣＭＯＳスイッチ（Ｑ１１とＱ１２）がオフ状態にされて、論理段からの入力信号Ｄｉｎの取り込みが停止される。これに替わって、上記スキャンイネーブル信号ＳＥＮのハイレベルにより、クロックドインバータ回路ＣＮ２が動作状態となり、スキャン入力信号Ｓｉｎの取り込みが可能とされる。また、上記ノアゲート回路Ｇ１１の出力信号のロウレベルによりフィードバックループのＣＭＯＳスイッチ（Ｑ１３とＱ１４）がオン状態にされる。
【００４５】
上記テスト動作においては、クロックパルスＣＬＫがロウレベルのときには、インバータ回路Ｎ１６の出力信号がハイレベルに、インバータ回路Ｎ１７の出力信号がロウレベルにされる。上記インバータ回路Ｎ１７のロウレベルにより第１ラッチ回路のフィードバックループを構成するクロックドインバータ回路ＣＮ１が出力ハイインピーダンス状態にされ、テスト信号選択用のＣＭＯＳスイッチ（Ｑ１９とＱ２０）がオン状態にされる。これより、第１ラッチ回路では、クロックインバータ回路ＣＮ１２を通したスキャン入力信号Ｓｉｎが、オン状態のＣＭＯＳスイッチ（Ｑ１３とＱ１４）を通してフィードバックループから入力されてメインパスのインバータ回路Ｎ１１の入力端子に伝えられるというスキャン入力信号Ｓｉｎの取り込みが行われる。
【００４６】
上記クロックパルスＣＬＫがロウレベルのとき、前記通常動作のときと同様に第２ラッチ回路では、上記第１ラッチ回路とは逆に、メインパスを構成するＰチャネルＭＯＳＦＥＴＱ１５とＮチャネルＭＯＳＦＥＴＱ１６をオフ状態にし、第２ラッチ回路のフィードバックループのＮチャネルＭＯＳＦＥＴＱ１８とＰチャネルＭＯＳＦＥＴＱ１７をオン状態にする。これより、第２ラッチ回路では、それ以前に取り込んだ第１ラッチ回路の出力信号の保持動作を行う。
【００４７】
クロックパルスＣＬＫがロウレベルからハイレベルに変化すると、前記とは逆に第１ラッチ回路ではテスト信号選択用のＣＭＯＳスイッチ（Ｑ１９とＱ２０）をオフ状態にし、クロックドインバータ回路ＣＮ１を動作状態にする。これにより、フィードバックループが形成され、インバータ回路Ｎ１とクロックドインバータ回路ＣＮ１とがラッチ形態にされて前記取り込んだスキャン入力信号Ｓｉｎの保持動作を行う。
【００４８】
また、クロックパルスＣＬＫがロウレベルからハイレベルに変化すると、前記通常動作のときと同様に第２ラッチ回路ではＣＭＯＳスイッチ（Ｑ１７とＱ１８）をオフ状態にし、ＣＭＯＳスイッチ（Ｑ１５とＱ１６）をオン状態にする。これにより、上記第１ラッチ回路で保持された信号を取り込んで、インバータ回路Ｎ１２及び出力インバータ回路Ｎ１４を通してスキャン出力信号Ｓｏｕｔ  を出力させる。このとき、データ出力信号Ｄｏｕｔ  もインバータ回路Ｎ１３から出力されて論理段に伝えられるが、それに対応したデータ入力信号Ｄｉｎは、第１ラッチ回路には取り込まれないから問題ない。
【００４９】
このようにして、テスト動作ではクロックパルスＣＬＫがロウレベルからハイレベルに立ち上がるタイミングで、スキャン出力信号を論理段に伝えるとともに、スキャン入力信号Ｓｉｎの取り込みを停止するので、チェーン状態に接続されたスキャン付ＦＦにテスト用の入力信号がシリアルに取り込まれる。
【００５０】
この実施例では、スキャン付フリップフロップ回路に対して、テスト信号選択回路を付加する際にテスト信号選択回路をラッチ回路のフィードバックループ部に設ける。これにより、テスト信号選択回路を付加しても、通常動作時のメインパス上にはディレイ劣化が生じない。このようにラッチ回路にテスト信号選択回路を付加しても、通常動作時での論理素子の遅延増加を防ぐことができるので、高速動作を実現することができる。
【００５１】
厳密には、スキャン付フリップフロップ回路においては、メモリの出力ラッチ回路のように論理段に入力される信号のタイミングの遅れを防ぐのではなく、上記のように第１ラッチ回路のメインパス上にはディレイ劣化が生じなくすることにより論理段から伝えられる入力信号Ｄｉｎのセットアップ時間を短くすることができる。結果としては、前記出力ラッチ回路の場合と同様に動作周波数を高くすることができる。本願発明に係る前記のような手法をスキャン付フリップフロップ回路に適用しない場合には、テスト回路を付加した際に、セットアップ時間の増加によって動作周波数が遅くなるが、本願発明の適用によって、スキャン付フリップフロップ回路を備えたテスト回路を付加しつつ、動作周波数を高くすることができる。
【００５２】
図６には、この発明に係る半導体集積回路装置の一実施例の全体ブロック図が示されている。この実施例の半導体集積回路装置は、特に制限されないが、ＤＲＡＭ（ダイナミック型ＲＡＭ）とＳＲＡＭ（スタティック型ＲＡＭ）と、それを制御するためのユーザーロジック（Ｕｓｅｒ  Ｌｏｇｉｃ）  及びテスト回路ＢＩＳＴとインターフェイス回路ＪＴＡＧからなる。上記インターフェイス回路ＪＡＴＧは、クロック端子ＴＣＫに同期し、モード設定信号ＴＭＳ及びテスト入力データＴＤＩ及びテスト出力データＴＤＯをシリアルに入出力する。
【００５３】
ＤＲＡＭは、特に制限されないが、６４Ｋワード×２８８ビット（約１８．４Ｍビット）のような大きな記憶容量を持つＤＲＡＭコアと、かかるＤＲＡＭコアに対して書き込み用に７２ビットずつの記憶容量を持つ４つのレジスタと、読み出し用の７２ビットずつの記憶容量を持つ４つのレジスタとを備える。
【００５４】
ＳＲＡＭはＤＲＡＭの入出力動作時のバッファレジスタとしての役割を持ち、特に制限されないが、それぞれが１２８ワード×７２ビット持つ書き込み用のポートが４個設けられ、それぞれが１２８ワード×７２ビット持つ読み出し用のポートが４個設けられる。ユーザーロジックは、７２ビットの単位で入出力する入出力インターフェイス部と、７２ビットずつのデータを上記ＳＲＡＭとＤＲＡＭとの間で伝達するマルチプレクサ等から構成される。
【００５５】
テスト回路ＢＩＳＴは、ユーザーロジック部とにおいてチェーン状にされてレジスタを構成するようにされたラッチ回路に対してシリアルにテストパターンを供給し、ユーザーロジック部及びＤＲＡＭやＳＲＡＭに対する動作を指示する信号をパラレルに送出させるというＭＵＸ−ＳＣＡＮ経路を備える。これにより、ＤＲＡＭやＳＲＡＭ及びユーザーロジックは、必要に応じてＭＵＸ−ＳＣＡＮの動作モードによりテスト回路ＢＩＳＴから供給されるテストパターンによって内部回路が動作させられて、それぞれ独自に判定を行うようにすることができる。
【００５６】
上記ユーザーロジックにおいて、前記図７（ａ）に示したように通常動作のときに前記ＤＲＡＭやＳＲＡＭのような比較的大きなメモリとは異なり、比較的小さな記憶容量を持つメモリのからの読み出し信号を受ける論理段が存在するので、テスト動作のときに図７（ｂ）に示すようにメモリをスルーさせた入力信号又は固定信号をテスト信号として論理段に入力させる必要がある。このような入力信号のスルー又は固定信号の生成のために、前記図１、図２又は図３のようなラッチ回路が設けられるものである。
【００５７】
上記メモリ回路として、比較的大きな記憶容量を持つ前記ＤＲＡＭやＳＲＡＭを含めてもよいが、前記図４のように信号パスの一部に組み込むと、そこでの遅延時間（メモリアクセス時間）が長くなりすぎてしまう。この実施例のＤＲＡＭやＳＲＡＭは、それぞれのメモリアクセスにクロックパルスの複数周期を費やすことが必要とされるものである。このため、上記ＤＲＡＭやＳＲＡＭは、同図でチェーン状にされてレジスタを構成するようにされたラッチ回路によりそれぞれ単独にメモリアクセスのための入力信号（アドレス、データ）を入力できるようにし、複数クロック周期の後に読み出し信号をラッチ回路に受けて上記チェーンにより回収する。
【００５８】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、クロックドインバータ回路ＣＮ１，ＣＮ２は、インバータ回路に対してクロックパルスに同期して動作電圧を供給するスイッチＭＯＳＦＥＴを設ける構成の他、インバータ回路の出力部にＣＭＯＳスイッチを設けて、上記出力ハイインピーダンスを作り出すものであってもよい。ラッチ回路のフィードバックループにテスト信号を切り替えて入力させる靴的構成は、種々の実施形態を採ることができるものである。テストイネーブル信号ＴＥＮとスキャンイネーブル信号ＳＥＮは、同じ信号を用いるものであってもよい。この発明は、テスト回路を備えた各種半導体集積回路装置に広く利用することができる。
【００５９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。メモリ回路の出力部又は論理段の入力側に設けられたラッチ回路において、信号選択回路をラッチ回路のフィードバックループに設けて、かかる信号選択回路を動作モードに対応して切り替えて、通常動作のときには帰還信号を伝え、テスト動作のときにはテスト信号を入力するようにして、通常動作時のメインパスでの信号選択回路による遅延増加を防いで高速化を実現することができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置に搭載される出力ラッチの一実施例を示す回路図である。
【図２】この発明に係る半導体集積回路装置に搭載される出力ラッチの他の一実施例を示す回路図である。
【図３】この発明に係る半導体集積回路装置に搭載される出力ラッチの更に他の一実施例を示す回路図である。
【図４】この発明に係る半導体集積回路装置におけるメモリと論理段の一実施例を示す概略回路図である。
【図５】この発明に係る半導体集積回路装置に搭載されるスキャン付フリップフロップ回路の一実施例を示す回路図である。
【図６】この発明に係る半導体集積回路装置の一実施例を示す全体ブロック図である。
【図７】この発明に先立って検討されメモリと論理段の機能テストの概念図である。
【図８】図７の機能テストに用いられる出力ラッチの一例を示す回路図である。
【符号の説明】
Ｑ１〜Ｑ２０…ＭＯＳＦＥＴ、Ｇ１〜Ｇ３，Ｇ１１…ゲート回路、ＭＵＸ…マルチプレクサ、ＦＦ…フリップフロップ回路、ＣＮ１，ＣＮ２…クロックドインバータ回路、Ｎ１〜Ｎ１８…インバータ回路、
ＳＲＡＭ…スタティック型ランダム・アクセス・メモリ、ＤＲＡＭ…ダイナミック型ランダム・アクセス・メモリ、ＪＴＡＧ…インターフェイス回路、ＢＩＳＴ…テスト回路。
【図１】
2004303287.tif 000003
【図２】
2004303287.tif 000004
【図３】
2004303287.tif 000005
【図４】
2004303287.tif 000006
【図５】
2004303287.tif 000007
【図６】
2004303287.tif 000008
【図７】
2004303287.tif 000009
【図８】
2004303287.tif 000010