(57)【要約】【課題】Ｗ−ＣＤＭＡ基地局装置における各受信側パネル間のデータ遅延のばらつき補正を比較的小さな回路規模で実現する。【解決手段】下り送信側パネル１０１と複数の下り受信側パネル１０２間の伝送路の遅延量を予め前記複数の下り受信側パネル１０２でそれぞれ測定し、該測定した遅延量を各下り受信側パネル１０２から下り送信側パネル１０１へ伝達し、伝達された遅延量によって下り送信側パネル１０１内の対応する拡散器１０４に入力する同期信号を同期信号制御回路１０８によって制御し、それぞれの下り受信側パネル１０２に対応する拡散器１０４の拡散タイミングをずらすことにより複数の下り受信側パネル１０２における下り受信データの遅延ばらつきを吸収する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
１枚の拡散多重用パネル（下り送信側パネル）と複数の変復調及び電力増幅用パネル（下り受信側パネル）間でＬＶＤＳまたは光通信による双方向高速デジタル信号伝送を行うＷ−ＣＤＭＡ基地局装置の遅延制御方法であって、
前記下り送信側パネルと前記複数の下り受信側パネル間の伝送路の遅延量を、予め前記複数の下り受信側パネルでそれぞれ測定し、該測定した遅延量を前記各下り受信側パネルから前記下り送信側パネルへ伝達し、前記遅延量によって前記下り送信側パネル内の対応する拡散器に入力する同期信号を制御し、それぞれの下り受信側パネルに対応する前記拡散器の拡散タイミングをずらすことにより、前記複数の下り受信側パネルにおける下り受信データの遅延ばらつきを吸収することを特徴とするＷ−ＣＤＭＡ基地局装置遅延制御方法。
【請求項２】
上位装置より入力されるデータをチャネライゼーションコード拡散処理とスクランブリング拡散処理と拡散された信号に振幅を与える振幅データを加味したデータのユーザ多重を行いフレーム同期信号のベースバンド信号を出力するｎ個（ｎ≧２）の拡散器と、該各拡散器から入力されるパラレルの信号をそれぞれシリアル信号に変換するｎ個の第１のシリアライザと、ｎ個の変復調及び電力増幅用パネル（下り受信側パネル）より入力されるシリアルの上り信号をそれぞれ受信しパラレルの信号に変換して前記上位装置へ出力するｎ個の第１のデシリアライザとを有する拡散多重用パネル（下り送信側パネル）と、
前記下り送信側パネルから送信される下り送信シリアルデータをパラレルデータに変換する第２のデシリアライザと、該第２のデシリアライザより出力される前記パラレルデータの変調を行う変調回路と、受信した上り信号の復調を行う復調回路と、該復調された上り信号のパラレルデータをシリアル信号に変換する第２のシリアライザとをそれぞれ有する前記ｎ個の変復調及び電力増幅用パネル（下り受信側パネル）と、
前記下り送信側パネルと前記ｎ個の下り受信側パネル間を接続するｎ個の下りデータ用ケーブル及び上りデータ用ケーブルとを備えているＷ−ＣＤＭＡ基地局装置の遅延制御システムにおいて、
前記ｎ個の下り受信側パネルにそれぞれ、前記下り送信側パネルの対応する拡散器から受信したフレーム同期信号の遅延量を測定し、該測定した遅延量データを前記下り送信側パネルへ送信する同期遅延測定手段を備え、
前記下り送信側パネルに、前記下り受信側パネルで測定された遅延量データを受信し、該受信した遅延量データに基づいて、前記ｎ個の拡散器に供給される基地局内同期信号を拡散器ごとに個別にずらす制御を行うｎ個の同期信号制御手段を備えていることを特徴とするＷ−ＣＤＭＡ基地局装置遅延制御システム。
【請求項３】
前記同期遅延測定手段は、前記ｎ個の下り受信側パネルに共通なタイミングで入力される“下り受信側パネル間同期信号”によりロードをすることが可能で各パネル間の遅延量を吸収するのに十分なｂｉｔ幅を持ったカウンタと、前記下り送信側パネルから送信されたフレーム同期Ｂｉｔから前記拡散器で付加されたフレーム同期位置を検出するフレーム同期Ｂｉｔ  Ｄｅｔｅｃｔ部と、該フレーム同期Ｂｉｔ  Ｄｅｔｅｃｔ部で検出されたフレーム同期信号が入力されたときに前記カウンタから入力されたカウント値をラッチし、該ラッチしたカウント値を遅延量データとして出力するフレーム同期Ｂｉｔ位置取得部と、前記遅延量データと前記復調回路部で復調された上り受信データの２種類のデータが入力され、同期確立動作時には前記遅延量データを選択して前記第２のシリアライザへ出力する第１のセレクタとによって構成されていることを特徴とする請求項２に記載のＷ−ＣＤＭＡ基地局装置遅延制御システム。
【請求項４】
前記同期信号制御手段は、前記下り受信側パネルから送信された遅延量データに対してどの程度前記基地局内同期信号をずらすのかの値が書き込まれているテーブルを有し、入力された前記遅延量データに基づいて前記テーブルを参照し、前記テーブルに書き込まれている値だけ前記基地局内同期信号をずらして前記拡散器へ出力する同期信号制御回路と、同期確立動作時に前記第１のデシリアライザを経由して入力された前記遅延量データを前記同期信号制御回路へ出力する第２のセレクタとによって構成されていることを特徴とする請求項２または３に記載のＷ−ＣＤＭＡ基地局装置遅延制御システム。
【請求項５】
上位装置より入力されるデータをチャネライゼーションコード拡散処理とスクランブリング拡散処理と拡散された信号に振幅を与える振幅データを加味したデータのユーザ多重を行いフレーム同期信号のベースバンド信号を出力するｎ個（ｎ≧２）の拡散器と、該各拡散器から入力されるパラレルの信号をそれぞれシリアル信号に変換するｎ個の第１のシリアライザと、ｎ個の変復調及び電力増幅用パネル（下り受信側パネル）より入力されるシリアルの上り信号をそれぞれ受信しパラレルの信号に変換して前記上位装置へ出力するｎ個の第１のデシリアライザとを有する拡散多重用パネル（下り送信側パネル）と、
前記下り送信側パネルから送信される下り送信シリアルデータをパラレルデータに変換する第２のデシリアライザと、該第２のデシリアライザより出力される前記パラレルデータの変調を行う変調回路と、受信した上り信号の復調を行う復調回路と、該復調された上り信号のパラレルデータをシリアル信号に変換する第２のシリアライザとをそれぞれ有する前記ｎ個の変復調及び電力増幅用パネル（下り受信側パネル）と、
前記下り送信側パネルと前記ｎ個の下り受信側パネル間を接続するｎ個の下りデータ用ケーブル及び上りデータ用ケーブルとを備えているＷ−ＣＤＭＡ基地局装置の遅延制御システム用いられる前記下り受信側パネルであって、
前記下り送信側パネルの対応する拡散器から受信したフレーム同期信号の遅延量を測定し、該測定した遅延量データを前記下り送信側パネルへ送信する同期遅延測定手段を備えていることを特徴とする下り受信側パネル。
【請求項６】
前記同期遅延測定手段は、前記ｎ個の下り受信側パネルに共通なタイミングで入力される“下り受信側パネル間同期信号”によりロードをすることが可能で各パネル間の遅延量を吸収するのに十分なｂｉｔ幅を持ったカウンタと、前記下り送信側パネルから送信されたフレーム同期Ｂｉｔから前記拡散器で付加されたフレーム同期位置を検出するフレーム同期Ｂｉｔ  Ｄｅｔｅｃｔ部と、該フレーム同期Ｂｉｔ  Ｄｅｔｅｃｔ部で検出されたフレーム同期信号が入力されたときに前記カウンタから入力されたカウント値をラッチし、該ラッチしたカウント値を遅延量データとして出力するフレーム同期Ｂｉｔ位置取得部と、前記遅延量データと前記復調回路部で復調された上り受信データの２種類のデータが入力され、同期確立動作時には前記遅延量データを選択して前記第２のシリアライザへ出力するセレクタとを備えていることを特徴とする請求項５に記載の下り受信側パネル。
【請求項７】
上位装置より入力されるデータをチャネライゼーションコード拡散処理とスクランブリング拡散処理と拡散された信号に振幅を与える振幅データを加味したデータのユーザ多重を行いフレーム同期信号のベースバンド信号を出力するｎ個（ｎ≧２）の拡散器と、該各拡散器から入力されるパラレルの信号をそれぞれシリアル信号に変換するｎ個の第１のシリアライザと、ｎ個の変復調及び電力増幅用パネル（下り受信側パネル）より入力されるシリアルの上り信号をそれぞれ受信しパラレルの信号に変換して前記上位装置へ出力するｎ個の第１のデシリアライザとを有する拡散多重用パネル（下り送信側パネル）と、
前記下り送信側パネルから送信される下り送信シリアルデータをパラレルデータに変換する第２のデシリアライザと、該第２のデシリアライザより出力される前記パラレルデータの変調を行う変調回路と、受信した上り信号の復調を行う復調回路と、該復調された上り信号のパラレルデータをシリアル信号に変換する第２のシリアライザとをそれぞれ有する前記ｎ個の変復調及び電力増幅用パネル（下り受信側パネル）と、
前記下り送信側パネルと前記ｎ個の下り受信側パネル間を接続するｎ個の下りデータ用ケーブル及び上りデータ用ケーブルとを備えているＷ−ＣＤＭＡ基地局装置の遅延制御システム用いられる前記下り送信側パネルであって、
前記下り受信側パネルで測定された遅延量データを受信し、該受信した遅延量データに基づいて、前記ｎ個の拡散器に供給される基地局内同期信号を拡散器ごとに個別にずらす制御を行うｎ個の同期信号制御手段を備えていることを特徴とする下り送信側パネル。
【請求項８】
前記同期信号制御手段は、前記下り受信側パネルから送信された遅延量データに対してどの程度前記基地局内同期信号をずらすのかの値が書き込まれているテーブルを有し、入力された前記遅延量データに基づいて前記テーブルを参照し、前記テーブルに書き込まれている値だけ前記基地局内同期信号をずらして前記拡散器へ出力する同期信号制御回路と、同期確立動作時に前記第１のデシリアライザを経由して入力された前記遅延量データを前記同期信号制御回路へ出力するセレクタとを備えていることを特徴とする請求項７に記載の下り送信側パネル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ−Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）基地局装置に関し、特に、基地局に設置された下り送信側パネル（拡散多重用パネル）と、該基地局のサービスエリア内に配置されている複数のアンテナにそれぞれ設置された下り受信側パネル（変復調、電力増幅用パネル）とが、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）信号を通してケーブルで接続されているＷ−ＣＤＭＡ基地局装置における遅延制御技術に関する。
【０００２】
【従来の技術】
Ｗ−ＣＤＭＡ基地局装置は、通常、基地局と、該基地局のサービスエリア内において互いに異なる位置に配置された複数のアンテナを備えており、基地局には１枚の送信側パネル（拡散多重用パネル）が設置され、各アンテナには、それぞれ受信側パネル（変復調、電力増幅用パネル）が設置される。基地局の送信側パネルと各アンテナの受信側パネル間は、ＬＶＤＳあるいは光通信による双方向高速デジタル信号を通すケーブルで接続されている。
【０００３】
この１枚の送信側パネルと複数の受信側パネル間で高速デジタル通信を行う場合、各パネル間接続の距離差が大きくなることや、ケーブルの状態などの様々な要因によりベースバンド信号に遅延ばらつきが生じてしまう。複数の受信側パネルで処理する信号において時間的なばらつきを保持したまま以降の処理を行って良いシステムであれば遅延ばらつきが生じてもなんら問題はないが、例えばダイバーシチ送信や、ＩＰＤＬ（Ｉｄｌｅ  Ｐｅｒｉｏｄ  Ｄｏｗｎ  Ｌｉｎｋ）サービス等、各受信側パネル間においてデータの遅延ばらつきを保持したまま以降の処理を行ってはならないシステムの場合、発生した遅延に対して補正をかける回路を追加しなければならない。
【０００４】
従来、公衆回線網に接続されたマスター基地局と複数のスレーブ基地局と、これらのスレーブ基地局を介して通信する複数の移動体端末局からなる移動体通信システムにおいて、各スレーブ基地局に、当該スレーブ基地局の送信タイミングをマスター基地局の送信タイミングに同期させる手段を設けることにより、各基地局間の伝播遅延のばらつきを補正している（例えば、特許文献１参照）が、Ｗ−ＣＤＭＡ基地局装置においても、受信側パネル（変復調、電力増幅用パネル）が設置される各アンテナ間の遅延ばらつきを補正する為の回路を受信側の受け口に配置しそれぞれの受信パネルごとに遅延ばらつきの補正を行い、受信側パネル間でのばらつきを抑えるという手法が考えられている。
【０００５】
図３は、Ｗ−ＣＤＭＡ基地局装置の従来の遅延量補正システムの一例を示すブロック図である。
【０００６】
図３において、Ｗ−ＣＤＭＡ基地局装置は、１枚の下り送信側パネル（拡散多重用パネル）２０１と複数の下り受信側パネル（変復調、電力増幅用パネル）２０２とが、それぞれ、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）信号を通すケーブル２０３，２１６で接続されている。
【０００７】
下り送信側パネル（拡散多重用パネル）２０１において、下り信号送信側は、上位装置より入力されるデータをチャネライゼーションコード拡散処理とスクランブリング拡散処理と拡散された信号に振幅を与える振幅データを加味したデータのユーザ多重を行いフレーム同期信号のベースバンド信号を出力する拡散器部２０４と、拡散器部２０４から出力されるパラレルの信号をシリアル信号に変換してケーブル２０３へ出力するシリアライザ（Ｓｅｒ）部２０５を備え、上り信号受信側は、受信パネル２０２よりケーブル２１６を経由して入力されるシリアル信号を受信してシリアル／パラレル変換を行い、変換したパラレル信号を上位装置側の逆拡散器へ出力するデシリアライザ（Ｄｅｓ）部２０６を備えている。
【０００８】
下り受信側パネル（変復調、電力増幅用パネル）２０２は、それぞれ、下り送信側パネル（拡散多重用パネル）２０１からケーブル２０３を経由して入力される下り送信のシリアルデータをパラレルデータにシリアル／パラレル変換するデシリアライザ（Ｄｅｓ）部２０９と、変換されたパラレルデータを一時記憶するＦＩＦＯメモリ２１０と、下り送信側パネルから受信した送信データの遅延量を測定し、ＦＩＦＯメモリ２１０から読み出す送信データの遅延量を制御する遅延制御回路部２１１と、遅延制御回路部２１１からの制御信号によりＦＩＦＯメモリ２１０のＲｅａｄ／Ｗｒｉｔｅを制御するポインタ制御部２１２と、下り送信側パネル２０１より受信した拡散データの変調を行う変調回路部２１４と、受信した上り信号の復調を行う復調回路部２１５と、復調回路部２１５から入力されるパラレルの上りデータをシリアルデータに変換してケーブル２１６へ出力するシリアライザ（Ｓｅｒ）部２１７を備えている。
【０００９】
下り送信側パネル２０１より出力される拡散データは、ケーブル２０３を経由して下り受信側パネル２０２に入力され、デシリアライザ（Ｄｅｓ）部２０９に入力してシリアル／パラレル変換処理を行われ元の伝送速度に戻りパラレルのベースバンド信号として出力変調回路２１４へ出力される。各ケーブル２０３の長さ等の要因による遅延ばらつきが存在する場合、ここでのシリアル／パラレル変換処理を行った際に各下り受信パネル２０２間で送信データに遅延ばらつきが生じる。
【００１０】
この遅延ばらつきを測定するために、デシリアライザ（Ｄｅｓ）部２０９から出力されるパラレル信号は遅延制御回路部２１１へも入力される。遅延制御回路部２１１では送信データの遅延量がどの程度であるか、どの程度下りデータを遅らせるかの判断を行い、その結果をポインタ制御部２１２へ出力する。ポインタ制御部２１２は、ＦＩＦＯメモリ２１０のＲｅａｄ／Ｗｒｉｔｅ信号を制御することにより、ＦＩＦＯメモリから出力される送信パラレルデータの遅延量を制御することにより、各受信パネル２０２間における遅延量のばらつきを吸収する。
【００１１】
【特許文献１】
特開平９−１４８９７８号公報
【００１２】
【発明が解決しようとする課題】
上記従来例において、受信側パネル２０２を設計する際に、この遅延量のばらつきを小さく想定してＦＩＦＯメモリ２１０の容量を小さくしすぎると、遅延ばらつきを吸収できなくなってしまう場合が発生する。その為、ほとんど遅延が発生しない接続関係となっている系に対してもシステム全体として起こりえる最大の遅延量を吸収できるだけの段数を持ったＦＩＦＯメモリ２１０を設置しておく必要があり、その結果、受信側パネル２０２の回路規模が増大してしまうという問題がある。
【００１３】
このように、受信側パネルに遅延補正のための回路を設ける場合、送信データを一時貯めておくためのＦＩＦＯメモリなどのメモリ装置を設ける必要があり、その場合、送信してくるデータが大きくなったり、あるいは各パネル間の遅延差が大きくなったりすると、ＦＩＦＯメモリの容量も大きく設計しなければならない。また、補正のための回路を受信パネルごとに配置する必要があり、接続する受信パネルの枚数が多くなればなるほど全体としての回路規模もそれに比例して大きくなってしまうという問題がある。
【００１４】
本発明の目的は、上記問題点に鑑み、１枚の送信側パネルと複数の受信側パネル間で高速デジタル通信を行うＷ−ＣＤＭＡ基地局装置において、各受信側パネル間におけるデータ遅延のばらつき補正を、比較的小さな回路規模で実現する手段を提供することにある。
【００１５】
【課題を解決するための手段】
本発明は、Ｗ−ＣＤＭＡ基地局において１枚の下り送信側パネルと複数の下り受信側パネル間でＬＶＤＳや光通信などの双方向高速デジタル信号伝送を行うシステムにおいて、複数の下り受信側パネル間に下り受信データの遅延ばらつきが存在する場合に、各下り受信側パネルまでの伝送路の遅延量を、各下り受信側パネルで予め測定し、該測定した遅延量を各下り受信側パネルから下り送信側パネルへ伝達し、下り送信側パネル内の各下り受信側パネルへ出力される拡散信号の拡散タイミングを各下り受信側パネルから受信した遅延量に従ってずらすことにより、下り受信側パネルでの遅延量の補正を行うことなく共通のタイミングでデータを受信することを特徴としている。
【００１６】
本発明を用いることにより下り受信側パネルに必要であった遅延補正の為の回路規模（ＦＩＦＯメモリ等）を削減することが可能となる。
【００１７】
【発明の実施の形態】
図１は、本発明のＷ−ＣＤＭＡ基地局装置遅延制御回路の実施形態を示すブロック図である。
【００１８】
Ｗ−ＣＤＭＡ基地局において、１枚の下り送信側パネル（拡散多重用パネル）１０１と複数の下り受信側パネル（変復調、電力増幅用パネル）１０２とが、ＬＶＤＳあるいは光通信用のケーブル１０３及び１１６で接続されている。
【００１９】
下り送信側パネル（拡散多重用パネル）１０１において、下り信号送信側は、上位装置より入力されるデータをチャネライゼーションコード拡散処理とスクランブリング拡散処理と拡散された信号に振幅を与える振幅データを加味したデータのユーザ多重を行いフレーム同期信号のベースバンド信号を出力する拡散器部１０４と、拡散器部１０４から入力されるパラレルの信号をパラレル／シリアル変換してケーブル１０３へ出力するシリアライザ（Ｓｅｒ）部１０５で構成されている。
【００２０】
上り信号受信側は、受信側パネル１０２よりケーブル１１６を経由して入力されるシリアルの上り信号を受信し、シリアル／パラレル変換するデシリアライザ（Ｄｅｓ）部１０６と、下り送信側パネル１０２が受信した信号の行き先を選択するセレクタ部１０７と、下り受信側パネル１０２から送信してきた遅延量データに従って基地局内同期信号を拡散器ごとに個別にずらすための制御回路１０８とで構成されている。制御回路１０８は下り受信側パネル１０２が測定して送信してきた遅延量を記憶しておくバッファ部も含んでいる。
【００２１】
下り受信側パネル（変復調、電力増幅用パネル）１０２は、下り送信側パネル（拡散多重用パネル）１０１から入力される下り送信のシリアルデータをパラレルデータにシリアル／パラレル変換するデシリアライザ（Ｄｅｓ）部１０９と、各受信側パネル１０２に共通なタイミングで入力する“下り受信側パネル間同期信号”によりロードをすることが可能でパネル間の遅延量を吸収するのに十分なだけのｂｉｔ幅を持ったカウンタ１１０と、下り送信側パネル１０１から入力されるフレーム同期Ｂｉｔより下り送信側パネルの拡散器１０４で付加されたフレーム同期位置を検出するフレーム同期Ｂｉｔ  Ｄｅｔｅｃｔ部１１１と、フレーム同期Ｂｉｔ  Ｄｅｔｅｃｔ部１１１から入力されるシリアルのフレーム同期ｂｉｔとカウンタ１１０のカウンタ値とを比較することにより入力されたフレーム同期Ｂｉｔの位置を検知し、検知したカウンタの値を出力するフレーム同期Ｂｉｔ位置取得部１１２と、フレーム同期Ｂｉｔ位置取得部１１２で検知したフレーム同期Ｂｉｔ位置情報と上り信号を選択するセレクタ部１１３と、セレクタ部１１３から入力されるパラレルの上りデータのパラレル／シリアル変換を行うシリアライザ（Ｓｅｒ）部１１７と、下り送信側パネル１０１より受信した拡散データの変調を行う変調回路部１１４と、受信した上り信号の復調を行う復調回路部１１５で構成されている。
【００２２】
図２は、本発明の実施形態における同期確立までの動作を示すフローチャートである。以下、本発明の実施形態の動作について、図１〜図２を参照して説明する。
【００２３】
下り送信側パネル１０１と下り受信側パネル１０２に電源を投入後、本来の下り並びに上りのデータ処理を開始する前に以下に示す処理を行い、下り送信側パネル１０１の送信タイミングをずらし、各下り受信側パネル１０２間での受信タイミングを揃える。
【００２４】
下り送信側パネル１０１内でまずパネルに入力する基地局内同期信号を拡散器１０４に入力する。拡散器１０４は、本来出力するパラレル信号のうち１ｂｉｔにフレーム同期信号を挿入し、残りのｂｉｔにはＡＬＬ“０”を挿入して出力する。拡散器１０４より出力されたパラレル信号はシリアライザ（Ｓｅｒ）部１０５へ入力されてシリアル信号へパラレル／シリアル変換され、所定の下り受信側パネル１０２へ接続された下りデータ用ケーブル１０３を介して送信される。
【００２５】
一方各下り受信側パネル１０２では、電源投入後、各下り受信側パネル１０２間で共通としている下り受信側パネル間同期信号をロード信号としてカウンタ１１０をカウントアップし始める。前述の下り送信側パネル１０１より送信されたフレーム同期信号しか挿入されていない信号は、各下り受信側パネル１０２で受信され、デシリアライザ（Ｄｅｓ）部１０９においてシリアル／パラレル変換されパラレル信号に戻される。この受信したパラレル信号の内、フレーム同期信号を挿入している１ｂｉｔだけを取り出しフレーム同期Ｂｉｔ  Ｄｅｔｅｃｔ部１１１へ入力する。
【００２６】
入力されたフレーム同期Ｂｉｔ  Ｄｅｔｅｃｔ部１１１へ入力された１ｂｉｔの信号は送信側パネル１０１で挿入したフレーム同期Ｂｉｔ位置を送信側パネル１０１で挿入したパターンより検出し、その位置を出力する。出力された信号はフレーム同期Ｂｉｔ位置取得部１１２に入力される。またフレーム同期Ｂｉｔ位置取得部１１２には前述のカウンタ１１０にてカウントアップされているカウント値が入力されている。
【００２７】
フレーム同期Ｂｉｔ位置取得部１１２は、フレーム同期Ｂｉｔ  Ｄｅｔｅｃｔ部１１１で検出されたフレーム同期信号が入力されたときにカウンタ１１０から入力されたカウント値をラッチする。このラッチしたカウント値が遅延量データである。ラッチされた信号（遅延量データ）はセレクタ１１３へ入力される。セレクタ部１１３には遅延量データと復調回路部１１５で復調された上り受信データの２種類のデータが入力されているが、この同期確立動作時には、遅延量データを選択してシリアライザ（Ｓｅｒ）部１１７へ出力する。
【００２８】
シリアライザ（Ｓｅｒ）部１１７に入力されたパラレルの遅延量データは、パラレル／シリアル変換され、上りデータ用ケーブル１１６へ出力される。上りデータ用ケーブル１１６は下り送信側パネル１０１のデシリアライザ（Ｄｅｓ）部１０６に接続されており、デシリアライザ（Ｄｅｓ）部１０６ではシリアル信号に変換されていた遅延量データをパラレル信号に変換する。
【００２９】
パラレル信号に変換された遅延量データはセレクタ１０７へ出力される。セレクタ１０７は１入力２出力のセレクタであり、同期確立動作時には、遅延量データを同期信号制御部１０８へ出力するようにセレクトし、通常動作時には、上り受信データを上位装置へ出力するようにセレクトする。
【００３０】
同期信号制御部１０８は、受信側パネル１０２から送信された遅延量データに対してどの程度基地局内同期信号をずらすのかの値が書き込まれているテーブルを持っており、入力してくる遅延量データに基づいてテーブルを参照し、テーブルに書き込まれている値だけ基地局内同期信号をずらして拡散器１０４へ出力する。
【００３１】
拡散器１０４では、拡散器１０４に入力される拡散するための基準となる同期信号がずらされるため、拡散するタイミングがずれ、それに伴って送信するパラレルデータもずれて出力される。
【００３２】
送信側パネル１０１に接続されている受信側パネル１０２の枚数分だけ上記の動作が行われ、各拡散器１０４に入力する同期信号を各遅延量データに従って個別に制御する。その結果、受信側パネル１０２で受信するデータはそれぞれ共通のタイミングで受信することが可能となる。
【００３３】
上記の動作によって下り送信側パネル１０１の各拡散器１０４に入力される同期信号をそれぞれ制御し、各下り受信側パネルが共通のタイミングで受信することができるようになった後は、下り送信側パネル１０１のセレクタ１０７ならびに、下り受信側パネル１０２のセレクタ１１３は本来の動作である拡散、変調、復調ができるように切り替え制御される。
【００３４】
本実施形態における同期確立動作の設定は、このＷ−ＣＤＭＡ基地局装置の運用開始時あるいは増設時等に行われ、一度設定すれば、その後は各受信側パネル１０２で受信するデータはそれぞれ共通のタイミングで受信されるので、各受信側パネル間におけるデータの遅延ばらつきが解消された状態での運用が可能となる。
【００３５】
【発明の効果】
本発明によれば、受信側のメモリ装置、並びにメモリ制御回路が不要となるので受信側パネルに必要であった遅延補正の回路を削減することができ、比較的小さな回路規模で各受信側パネル間における遅延ばらつきの補正を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態を示すブロック図である。
【図２】本実施形態の動作を説明するためのフローチャートである。
【図３】従来例を示すブロック図である。
【符号の説明】
１０１，２０１  下り送信側パネル（拡散多重用パネル）
１０２，２０２  下り受信側パネル（変復調、電力増幅用パネル）
１０３，１１６，２０３，２１６  ケーブル
１０４，２０４  拡散器
１０５，１１７，２０５，２１７  シリアライザ（Ｓｅｒ）部
１０６，１０９，２０６，２０９  デシリアライザ（Ｄｅｓ）部
１０７，１１３  セレクタ
１０８  同期信号制御回路
１１０  カウンタ
１１１  フレーム同期Ｂｉｔ  Ｄｅｔｅｃｔ部
１１２  フレーム同期Ｂｉｔ位置取得部
１１４，２１４  変調回路
１１５，２１５  復調回路
２１０  ＦＩＦＯメモリ
２１１  遅延制御回路
２１２  ポインタ制御部
【図１】
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【図２】
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【図３】
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