(57)【要約】【課題】欠陥の検出結果に基づいてチップの良／不良を高い精度で予測することができる半導体装置の製造工程中の検査結果の分析方法、分析装置、分析プログラム及び分析プログラムを記録した記録媒体並びに半導体装置の製造方法を提供する。【解決手段】その番地が付された９個の副領域のうちで欠陥が存在するもの（×）の総数ａと、その番地が付された９個の副領域のうちで欠陥が存在し且つ「動作不良」となったものＦの総数ｂとから、番地毎のｂ／ａの値ｃ（Ｋｉｌｌｅｒ　Ｒａｔｅ）を求める。その番地が付された９個の副領域のうちで欠陥が存在しないものの総数ｄと、その番地が付された９個の副領域のうちで欠陥が存在せず且つ「良好」となったものＰの総数ｅとから、番地毎のｅ／ｄの値ｆ（Ｎｏｎ　Ｋｉｌｌｅｒ　Ｒａｔｅ）を求める。そして、番地毎のｃ×ｆの値（Ｓｉｔｅ　Ｋｉｌｌｅｒ　ｒａｔｅ）を求めることにより、欠陥検査と機能検査とが関連付けられる。【選択図】　図５
2004047609.tif 000002
【特許請求の範囲】
【請求項１】
ウェハレベルで欠陥が存在する位置を特定する第１の検査の結果と、ウェハに作製されたチップが良好であるか不良であるかの検査を行う第２の検査の結果とを分析する半導体装置の製造工程中の検査結果の分析方法において、
前記ウェハの少なくとも一部をチップ単位で相互に同一の複数個の主領域に区画し、更に前記主領域を複数個の前記主領域間でパターンが共通な複数個の副領域に区画し、複数個の前記主領域間で共通の番地を前記副領域に付したテーブルを作成するテーブル作成工程と、
前記第１の検査の結果に基づいて、前記副領域毎に前記欠陥の有無の情報を前記テーブルに書き込むことにより、複数個の前記副領域のうちで前記欠陥が存在するものを特定する副領域特定工程と、
前記副領域特定工程において前記テーブルに書き込まれた情報及び前記第２の検査の結果から、前記番地毎に、
（ａ）前記欠陥が存在する副領域の総数、
（ｂ）前記欠陥が存在し、且つそれを含むチップが不良である副領域の総数、
（ｃ）前記欠陥が存在しない副領域の総数、及び
（ｄ）前記欠陥が存在せず、且つそれを含むチップが良好である副領域の総数
を求め、これらの４つの値から、前記番地毎に、その番地に欠陥が存在する場合に前記第２の検査において不良の結果が導き出される確率を示す指数を算出する基準不良指数算出工程と、
を有することを特徴とする半導体装置の製造工程中の検査結果の分析方法。
【請求項２】
ウェハレベルで欠陥が存在する位置を特定する第１の検査の結果と、ウェハに作製されたチップが良好であるか不良であるかの検査を行う第２の検査の結果とを分析する半導体装置の製造工程中の検査結果の分析装置において、
前記ウェハの少なくとも一部をチップ単位で相互に同一の複数個の主領域に区画し、更に前記主領域を複数個の前記主領域間でパターンが共通な複数個の副領域に区画し、複数個の前記主領域間で共通の番地を前記副領域に付したテーブルと、
前記第１の検査の結果に基づいて、前記副領域毎に前記欠陥の有無の情報を前記テーブルに書き込むことにより、複数個の前記副領域のうちで前記欠陥が存在するものを特定する副領域特定手段と、
前記副領域特定手段により前記テーブルに書き込まれた情報及び前記第２の検査の結果から、前記番地毎に、
（ａ）前記欠陥が存在する副領域の総数、
（ｂ）前記欠陥が存在し、且つそれを含むチップが不良である副領域の総数、
（ｃ）前記欠陥が存在しない副領域の総数、及び
（ｄ）前記欠陥が存在せず、且つそれを含むチップが良好である副領域の総数
を求め、これらの４つの値から、前記番地毎に、その番地に欠陥が存在する場合に前記第２の検査において不良の結果が導き出される確率を示す指数を算出する基準不良指数算出手段と、
を有することを特徴とする半導体装置の製造工程中の検査結果の分析装置。
【請求項３】
ウェハレベルで欠陥が存在する位置を特定する第１の検査の結果と、ウェハに作製されたチップが良好であるか不良であるかの検査を行う第２の検査の結果とを分析する半導体装置の製造工程中の検査結果の分析プログラムにおいて、
前記ウェハの少なくとも一部をチップ単位で相互に同一の複数個の主領域に区画し、更に前記主領域を複数個の前記主領域間でパターンが共通な複数個の副領域に区画し、複数個の前記主領域間で共通の番地を前記副領域に付したテーブルを作成するテーブル作成手順と、
前記第１の検査の結果に基づいて、前記副領域毎に前記欠陥の有無の情報を前記テーブルに書き込むことにより、複数個の前記副領域のうちで前記欠陥が存在するものを特定する副領域特定手順と、
前記副領域特定手順において前記テーブルに書き込まれた情報及び前記第２の検査の結果から、前記番地毎に、
（ａ）前記欠陥が存在する副領域の総数、
（ｂ）前記欠陥が存在し、且つそれを含むチップが不良である副領域の総数、
（ｃ）前記欠陥が存在しない副領域の総数、及び
（ｄ）前記欠陥が存在せず、且つそれを含むチップが良好である副領域の総数
を求め、これらの４つの値から、前記番地毎に、その番地に欠陥が存在する場合に前記第２の検査において不良の結果が導き出される確率を示す指数を算出する基準不良指数算出手順と、
をコンピュータに実行させることを特徴とする半導体装置の製造工程中の検査結果の分析プログラム。
【請求項４】
請求項３に記載の半導体装置の製造工程中の検査結果の分析プログラムを記録したことを特徴とするコンピュータ読取可能な記録媒体。
【請求項５】
ウェハレベルで欠陥が存在する位置を特定する第１の検査工程と、
ウェハの少なくとも一部をチップ単位で相互に同一の複数個の主領域に区画し、更に前記主領域を複数個の前記主領域間でパターンが共通な複数個の副領域に区画し、複数個の前記主領域間で共通の番地を前記副領域に付したテーブルを作成するテーブル作成工程と、
前記第１の検査工程における検査の結果に基づいて、前記副領域毎に前記欠陥の有無の情報を前記テーブルに書き込むことにより、複数個の前記副領域のうちで前記欠陥が存在するものを特定する副領域特定工程と、
前記ウェハに作製されたチップが良好であるか不良であるかの検査を行う第２の検査工程と、
前記副領域特定工程において前記テーブルに書き込まれた情報及び前記第２の検査工程における検査の結果から、前記番地毎に、
（ａ）前記欠陥が存在する副領域の総数、
（ｂ）前記欠陥が存在し、且つそれを含むチップが不良である副領域の総数、
（ｃ）前記欠陥が存在しない副領域の総数、及び
（ｄ）前記欠陥が存在せず、且つそれを含むチップが良好である副領域の総数
を求め、これらの４つの値から、前記番地毎に、その番地に欠陥が存在する場合に前記第２の検査工程において不良の結果が導き出される確率を示す指数を算出する基準不良指数算出工程と、
前記指数に基づいて、前記ウェハと同種のウェハについての前記第１の検査工程における検査の結果から、前記同種のウェハに作製される前記チップと同種のチップについての前記第２の検査工程における検査の結果を類推する類推工程と、
前記類推工程における類推の結果に基づいて、前記同種のチップの歩留を求める歩留算出工程と、
前記歩留に基づいて、前記チップの生産量を調整する調整工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の設計開始から出荷までの間に行われる半導体装置の製造工程中の検査結果の分析方法、分析装置、分析プログラム及び分析プログラムを記録した記録媒体並びに半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来の半導体装置の製造工程には、欠陥（ディフェクト）の検出工程が含まれている。この欠陥の検出工程は、電子顕微鏡等を使用してウェハのどの位置にどのような欠陥が存在しているかを検出するものである。このような欠陥としては、異物の堆積、配線の細り及びエッチング箇所近傍のばり等がある。また、半導体装置を完成させた後には、プローブテストにより、その半導体装置が設計どおりに動作するかを検査している。このプローブテストは、チップ毎にその動作テストを行うものである。
【０００３】
また、特開昭６１−１００９４１号公報には、現在プローブテストで多く採用されているフェイルストップ方式を採用した場合に検査項目順に従い項目別不良素子数が見かけ上減少するという問題を解決するための分析方法が開示されている。この方法では、複数のウェハの同一素子位置についてフェイルストップ方式によりプローブテストを行い、素子位置毎にプローブテストの結果の統計をとり、この統計に基づいて、歩留阻害要因究明情報を取得している。
【０００４】
【発明が解決しようとする課題】
しかしながら、欠陥の検出工程の対象である欠陥とプローブテストの対象であるチップとでは、大きさが著しく相違しており、欠陥の検出工程による検出結果とプローブテストの結果との間の相関関係を得ることができない。このため、プローブテストの結果を製造工程に反映することができない。この結果、例えば、欠陥の検出工程で検出された欠陥がどれほど重要なものであるかを判断することができず、その後のプローブテストを行って初めてその欠陥が重大なものであることが判明することがある。このような分析方法では、プローブテスト後に生産量が不足していたことが明らかになり、その後に不足分を生産する必要がある。従って、半導体装置の製造には、１乃至２ヶ月程度要するものもあり、その納期に間に合わない事態も生じうる。
【０００５】
また、特開昭６１−１００９４１号公報に記載された分析方法では、欠陥の検出工程により得られるインライン検査結果を考慮していないため、分析情報を製造工程にフィードバックすることが困難である。また、分析には多数のウェハについてのプローブテストの結果が必要であるため、分析に要する工数が多く、時間が長いという問題点もある。
【０００６】
本発明は、かかる問題点に鑑みてなされたものであって、欠陥の検出結果に基づいてチップの良／不良を高い精度で予測することができる半導体装置の製造工程中の検査結果の分析方法、分析装置、分析プログラム及び分析プログラムを記録した記録媒体並びに半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本願発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【０００８】
本発明に係る半導体装置の製造工程中の検査結果の分析方法は、ウェハレベルで欠陥が存在する位置を特定する第１の検査の結果と、ウェハに作製されたチップが良好であるか不良であるかの検査を行う第２の検査の結果とを分析する半導体装置の製造工程中の検査結果の分析方法を対象とする。そして、本分析方法は、前記ウェハの少なくとも一部をチップ単位で相互に同一の複数個の主領域に区画し、更に前記主領域を複数個の前記主領域間でパターンが共通な複数個の副領域に区画し、複数個の前記主領域間で共通の番地を前記副領域に付したテーブルを作成するテーブル作成工程と、前記第１の検査の結果に基づいて、前記副領域毎に前記欠陥の有無の情報を前記テーブルに書き込むことにより、複数個の前記副領域のうちで前記欠陥が存在するものを特定する副領域特定工程と、を有し、更に、前記副領域特定工程において前記テーブルに書き込まれた情報及び前記第２の検査の結果から、前記番地毎に、（ａ）前記欠陥が存在する副領域の総数、（ｂ）前記欠陥が存在し、且つそれを含むチップが不良である副領域の総数、（ｃ）前記欠陥が存在しない副領域の総数、及び（ｄ）前記欠陥が存在せず、且つそれを含むチップが良好である副領域の総数を求め、これらの４つの値から、前記番地毎に、その番地に欠陥が存在する場合に前記第２の検査において不良の結果が導き出される確率を示す指数を算出する基準不良指数算出工程と、を有することを特徴とする。
【０００９】
半導体装置において、致命的な欠陥が生じやすい部位はパターン等に依存している。また、欠陥には、チップの良／不良に多大な影響を与えるもの及びほとんど影響を与えないもの等がある。本発明においては、基準不良指数算出工程において、第１の検査の結果と第２の検査の結果とを関連付けているため、チップの良／不良に多大な影響を与える欠陥及びほとんど影響を与えない欠陥を容易に見極めることが可能である。従って、欠陥の検査を行うことにより、チップの良／不良を高い精度で求めることが可能である。
【００１０】
本明細書において、「ウェハレベル」とは、ウェハを個々のチップ単位にダイシングする前の状態であって、ウェハ上に１又は２以上の層が形成された状態を意味する。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置の製造工程中の検査結果の分析方法、分析装置、分析プログラム及び分析プログラムを記録した記録媒体並びに半導体装置の製造方法について添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る半導体装置の製造工程中の検査装置を示すブロック図である。
【００１２】
本実施形態には、半導体装置の製造ラインに入って（Ｆａｂ　Ｉｎ）から製造ラインから出る（Ｆａｂ　ｏｕｔ）までの間の製造工程中にウェハレベルで欠陥の有無を検査する欠陥検査手段１、及び半導体装置が製造されて製造ラインから排出された後に、チップレベルで機能試験を行う機能検査手段２が設けられている。また、欠陥検査手段１、機能検査手段２による検査結果を夫々蓄積するデータベース３及び４が設けられている。
【００１３】
更に、ウェハをチップ単位で複数個の主領域に区画し、更にこれらの主領域を複数個の副領域に区画して副領域に番地を付したサイトテーブル５が設けられている。主領域は、互いに同一の形状（例えば矩形状）及び大きさを有しており、主領域間で同一のパターンで副領域に区画されている。副領域については、各主領域に共通の主領域内の任意の点を基準として、同一の位置にあるものには同一の番地（サイト番号（ｓｉｔｅ　Ｎｏ．））が付されている。図２は、本発明の実施形態におけるサイトテーブル５の内容を示す図である。本実施形態においては、ウェハが９個の矩形状の主領域に区画されており、各主領域に直交座標（ｘｙ座標）が付されている。また、各種領域は、２５個の副領域に区画されている。なお、図２に示すテーブルにおいては、各副領域の形状が矩形状となっているが、副領域の形状は、実際に形成される配線等のパターン等を考慮して任意に選択してもよい。例えば、ある配線に沿って副領域を区画してもよく、例えばその形状が「Ｌ」の字型となっていてもよい。
【００１４】
本実施形態の検査装置には、更に、データベース３に蓄積された情報とサイトテーブル５との関連付けを行うことにより、欠陥が存在する副領域を特定する副領域特定手段６が設けられている。
【００１５】
また、この検査装置には、データベース４に蓄積された情報と副領域特定手段６により特定された欠陥が存在する副領域との関連付けを行うことにより、副領域毎に、その副領域に欠陥が存在する場合にその副領域が属する主領域についての機能検査の結果として「動作不良」が導き出される可能性を示す基準不良指数を算出する基準不良指数算出手段７が設けられている。
【００１６】
データベース３には、基準不良指数算出手段７により算出された基準不良指数も蓄積され、更に、本実施形態に係る検査装置には、他の同一の製造工程を経るウェハ又は類似した製造工程を経るウェハに含まれるチップが不良となる可能性を示す特定不良指数を、そのウェハの欠陥検査結果及び既に得られた基準不良指数に基づいて算出する特定不良指数算出手段（類推手段）８も設けられている。特定不良指数算出手段８により算出された特定不良指数は、例えば製造工程にフィードバックされる。
【００１７】
次に、上述のように構成された本実施形態の半導体装置の製造工程中の検査装置の動作、即ち半導体装置の製造工程中の検査方法について、図１及び図３を参照して説明する。図３は、本発明の実施形態に係る半導体装置の製造工程中の検査装置の動作を示すフローチャートである。
【００１８】
半導体装置の製造を開始した後、任意の膜等を形成し、欠陥検査手段１を使用してその欠陥検査を行う。この欠陥検査の対象は、例えば配線及び絶縁膜等であり、欠陥検査はウェハレベルで行う。欠陥検査の結果は、例えばウェハ内の任意の点を基準とする座標を用いてデータベース３に蓄積する。つまり、欠陥検査手段１により欠陥が存在する位置を特定し、その位置をデータベース３に蓄積する。
【００１９】
その一方で、この製造工程で使用するウェハ及びこのウェハに形成されるチップの設計データに基づいてサイトテーブル５を作成しておく。
【００２０】
そして、副領域特定手段６が、データベース３に蓄積された欠陥が存在する位置及びサイトテーブル５に基づいて、欠陥を含む副領域を特定する。図４は、副領域特定手段６により特定された結果を示すテーブルの一例である。図４中、○で囲まれた番地の副領域に欠陥が存在している。
【００２１】
上述の分析に並行して、又は分析の前若しくは後に、半導体装置を完成させ、機能検査手段２を使用してその機能検査を行う。この機能検査の対象は、個々のチップであり、チップレベルで行う。機能検査の結果は、そのチップが存在した主領域に付された直交座標（ｘｙ座標）に基づいてデータベース４に蓄積する。つまり、機能検査手段２により動作不良のチップが存在した主領域の直交座標を特定し、その座標をデータベース４に蓄積する。なお、機能検査が終了したチップは、良好であれば出荷することができる。
【００２２】
そして、基準不良指数算出手段７が、データベース４に蓄積された動作不良と判断のチップが存在した主領域の直行座標（Ｃｈｉｐ　ｘ−ｙ　座標）及び副領域特定手段６により特定された欠陥を含む副領域の番地に基づいて、副領域毎に、その副領域に欠陥が存在する場合にその副領域が属する主領域についての機能検査の結果として「動作不良」が導き出される可能性を示す基準不良指数を算出する。
【００２３】
次に、基準不良指数を算出する方法について説明する。図５は、基準不良指数を算出する方法を示す図である。
【００２４】
図５中の「Ｃｈｉｐ　ｘ−ｙ　座標」の右側に並ぶ「（１，１）」、・・・、「（３，３）」は、チップが存在した主領域の直交座標を示している。「ＰＴ」の右側に並ぶ「Ｐ」及び「Ｆ」は、機能検査（プローブテスト）の結果を示しており、「Ｐ」は良好を示し、「Ｆ」は動作不良を示す。番地の右側で「（１，１）」、・・・、「（３，３）」の下側に示された「×」は、その主領域内のその副領域に欠陥が存在していることを示している。
【００２５】
「Ｃａｌｃｕｌａｔｅ　Ｉｔｅｍ」内の「Ｄｅｆｅｃｔｉｖｅ　Ｓｉｔｅ」は、その番地が付された９個の副領域のうちで、「×」が付されたもの、即ち欠陥が存在するものの総数ａを示している。「Ｆａｉｌ　Ｗｉｔｈ　Ｄｅｆｅｃｔｉｖｅ　Ｓｉｔｅ」は、その番地が付された９個の副領域のうちで、「×」が付され、且つ「ＰＴ」の欄に「Ｆ」が付されたもの、即ち「動作不良」となったものの総数ｂを示している。「Ｋｉｌｌｅｒ　Ｒａｔｅ」は、番地毎のｂ／ａの値ｃを示している。「Ｎｏｎ　ｄｅｆｅｃｔｉｖｅ　Ｓｉｔｅ」は、その番地が付された９個の副領域のうちで、「×」が付されていないもの、即ち欠陥が存在しないものの総数ｄを示している。「Ｐａｓｓ　ｗｉｔｈ　Ｎｏｎ　ｄｅｆｅｃｔｉｖｅ　Ｓｉｔｅ」は、その番地が付された９個の副領域のうちで、「×」が付されず、且つ「ＰＴ」の欄に「Ｐ」が付されたもの、即ち「良好」となったものの総数ｅを示している。「Ｎｏｎ　Ｋｉｌｌｅｒ　Ｒａｔｅ」は、番地毎のｅ／ｄの値ｆを示している。また、「Ｓｉｔｅ　Ｋｉｌｌｅｒ　ｒａｔｅ」は、番地毎のｃ×ｆの値ｇを示している。「Ｓｉｔｅ　Ｋｉｌｌｅｒ　ｒａｔｅ」の最下段に記載された「Ａｖｅ」の値ｈは、「Ｓｉｔｅ　Ｋｉｌｌｅｒ　ｒａｔｅ」の平均値であり、「Ｓｉｔｅ　Ｋｉｌｌｅｒ　Ｒａｔｅ　／　Ａｖｅ」は、番地毎のｇ／ｈの値を示している。
【００２６】
このようにして得られた「Ｓｉｔｅ　Ｋｉｌｌｅｒ　ｒａｔｅ」の値ｇ又は「Ｓｉｔｅ　Ｋｉｌｌｅｒ　Ｒａｔｅ／Ａｖｅ」の値が基準不良指数となり、この基準不良指数が高いほど、その副領域に欠陥が存在する場合にその副領域が属する主領域についての機能検査の結果として「動作不良」が導き出される可能性が高い。
【００２７】
基準不良指数算出手段７が基準不良指数を算出した後、この基準不良指数を一旦データベース３に蓄積する。
【００２８】
その後、基準不良指数を得たウェハと同一の製造工程を経る他のウェハについて半導体装置の製造を行う。この製造工程においても、欠陥検査手段１を使用した欠陥検査を行う。この欠陥検査の結果は、基準不良指数を得たウェハの場合と同様に、データベース３に蓄積する。
【００２９】
次いで、副領域特定手段６が、新たにデータベース３に蓄積された欠陥検査の結果に基づいて欠陥が存在する副領域の番地を特定し、特定不良指数算出手段８が、既にデータベース３に蓄積されている基準不良指数及び副領域特定手段６が特定した副領域の番地に基づいて、そのウェハに形成されるチップの特定不良指数をチップ毎に算出する。
【００３０】
ここで、特定不良指数を算出する方法について説明する。図６は、新たにデータベース３に蓄積された欠陥検査の結果に基づいて作成されたテーブルを示す図である。図６中に数値が記入された番地のみに欠陥が存在しているものとする。図７は、特定不良指数を算出する方法を示す図である。
【００３１】
先ず、図６に示すように、副領域特定手段６が、欠陥が存在する副領域の番地を特定する。次いで、図７に示すように、特定不良指数算出手段８が、欠陥が存在する副領域毎に、その番地の基準不良指数、即ち「Ｓｉｔｅ　Ｋｉｌｌｅｒ　ｒａｔｅ」をデータベース３から求める。そして、主領域毎に、その主領域に属する副領域の基準不良指数のうちで最も大きい値のものを特定不良指数として特定する。この特定不良指数が、図７中の「Ｃｈｉｐ　Ｋｉｌｌｅｒ　Ｒａｔｅ」である。なお、欠陥が全く存在しない主領域の特定不良指数は、「０」とする。図８は、「Ｃｈｉｐ　Ｋｉｌｌｅｒ　Ｒａｔｅ」を行列（Ｄｅｆｅｃｔ　Ｍａｔｒｉｘ）に表したものである。
【００３２】
このような本実施形態の検査装置を使用した検査方法によれば、基準不良指数により、設計的に不良となりやすい部位を明確化することができる。例えば、図５において、「Ｓｉｔｅ　Ｋｉｌｌｅｒ　Ｒａｔｅ　／　Ａｖｅ」が１を超える番地、即ちｓｉｔｅ　Ｎｏ．　５、７、１０、１４、１５、１７、１９、２０、２３及び２５の番地を不良となりやすい部位と容易に認識することができる。従って、このような情報を設計部門にフィードバックし、このような部位の改良に重点をおくことにより、より不良のチップを発生しにくくすることが可能となる。
【００３３】
また、基準不良指数が低い番地、例えば０となっている番地については、仮にそこに欠陥が存在していても「動作不良」に至る可能性は低い。例えば、図５において、「Ｓｉｔｅ　Ｋｉｌｌｅｒ　Ｒａｔｅ　／　Ａｖｅ」が１未満の番地に欠陥が存在していても、そのチップは「動作不良」とはなりにくい。特に、「Ｓｉｔｅ　Ｋｉｌｌｅｒ　Ｒａｔｅ　／　Ａｖｅ」が０の番地、即ちｓｉｔｅ　Ｎｏ．　１乃至４、６、９、１１、１２、１６、１８、２１及び２４の番地では、欠陥が存在していても、チップが「動作不良」となることはほとんどないといえる。従って、このような番地については、欠陥検査を省略しても不具合は発生しにくく、欠陥検査の省略により、工数及び時間を短縮することが可能となると共に、検査装置の稼動に要する製造コスを低減することも可能となる（検査範囲の最適化）。
【００３４】
更に、基準不良指数を求めたウェハよりも後に処理を行うウェハについては、その特定不良指数を求めれば、機能検査を行わずとも、欠陥検査を行うのみで、そのウェハに作製されるチップが動作不良となる可能性が判明する。例えば、上述のようにして特定不良指数を算出した後、チップの歩留を見積もることもできる。１枚のウェハから作製されるチップの良品数Ｓｇは、そのウェハから作成されるチップの総数Ｓａ及び「Ｃｈｉｐ　Ｋｉｌｌｅｒ　Ｒａｔｅ」を用いて下記数式１のように表される。
【００３５】
【数１】
2004047609.tif 000003
【００３６】
従って、チップの歩留Ｙは、下記数式２のようになる。
【００３７】
【数２】
2004047609.tif 000004
【００３８】
従って、例えば欠陥検査の結果、図６に示す結果が得られた場合の歩留は、下記数式３より、０．５９となる。
【００３９】
【数３】
2004047609.tif 000005
【００４０】
そして、この歩留に基づいて、機能検査を行う前に、再生産を開始することにより、所定量の半導体装置を納期に間に合わせることが可能となる。また、歩留がコストとの関係で低いと判断した場合には、早期に処理を中止することの判断を下すこともできる。
【００４１】
なお、ウェハの全体が同一の主領域に区画されている必要はなく、１枚のウェハから複数種のチップを作製してもよい。
【００４２】
また、欠陥の大きさ別又は欠陥が発生する工程別で、番地毎の「Ｓｉｔｅ　Ｋｉｌｌｅｒ　Ｒａｔｅ」を求めることによって、より信頼度の高いデータを得ることができる。
【００４３】
更に、上述の実施例では、最初の１枚のウェハの検査結果のみに基づいて基準不良指数を設定しているが、複数枚のウェハの検査結果に基づいて基準不良指数を設定することにより、より高い正確性の基準不良指数を得ることができる。
【００４４】
本発明の実施形態は、コンピュータがプログラムを実行することによっても実現することができる。また、プログラムをコンピュータに供給するための手段、例えばかかるプログラムを記録したＣＤ−ＲＯＭ等のコンピュータ読取可能な記録媒体又はかかるプログラムを伝送するインターネット等の伝送媒体も本発明の実施形態として適用することができる。また、上記のプログラムを記録したコンピュータ読取可能な記録媒体等のプログラムプロダクトも本発明の実施形態として適用することができる。上記のプログラム、記録媒体、伝送媒体及びプログラムプロダクトは、本発明の範疇に含まれる。
【００４５】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４６】
（付記１）　ウェハレベルで欠陥が存在する位置を特定する第１の検査の結果と、ウェハに作製されたチップが良好であるか不良であるかの検査を行う第２の検査の結果とを分析する半導体装置の製造工程中の検査結果の分析方法において、
前記ウェハの少なくとも一部をチップ単位で相互に同一の複数個の主領域に区画し、更に前記主領域を複数個の前記主領域間でパターンが共通な複数個の副領域に区画し、複数個の前記主領域間で共通の番地を前記副領域に付したテーブルを作成するテーブル作成工程と、
前記第１の検査の結果に基づいて、前記副領域毎に前記欠陥の有無の情報を前記テーブルに書き込むことにより、複数個の前記副領域のうちで前記欠陥が存在するものを特定する副領域特定工程と、
前記副領域特定工程において前記テーブルに書き込まれた情報及び前記第２の検査の結果から、前記番地毎に、
（ａ）前記欠陥が存在する副領域の総数、
（ｂ）前記欠陥が存在し、且つそれを含むチップが不良である副領域の総数、
（ｃ）前記欠陥が存在しない副領域の総数、及び
（ｄ）前記欠陥が存在せず、且つそれを含むチップが良好である副領域の総数
を求め、これらの４つの値から、前記番地毎に、その番地に欠陥が存在する場合に前記第２の検査において不良の結果が導き出される確率を示す指数を算出する基準不良指数算出工程と、
を有することを特徴とする半導体装置の製造工程中の検査結果の分析方法。
【００４７】
（付記２）　前記指数に基づいて、前記ウェハと同種のウェハについての前記第１の検査の結果から、前記同種のウェハに作製される前記チップと同種のチップについての前記第２の検査の結果を類推する類推工程を有することを特徴とする付記１に記載の半導体装置の製造工程中の検査結果の分析方法。
【００４８】
（付記３）　ウェハレベルで欠陥が存在する位置を特定する第１の検査の結果と、ウェハに作製されたチップが良好であるか不良であるかの検査を行う第２の検査の結果とを分析する半導体装置の製造工程中の検査結果の分析装置において、
前記ウェハの少なくとも一部をチップ単位で相互に同一の複数個の主領域に区画し、更に前記主領域を複数個の前記主領域間でパターンが共通な複数個の副領域に区画し、複数個の前記主領域間で共通の番地を前記副領域に付したテーブルと、
前記第１の検査の結果に基づいて、前記副領域毎に前記欠陥の有無の情報を前記テーブルに書き込むことにより、複数個の前記副領域のうちで前記欠陥が存在するものを特定する副領域特定手段と、
前記副領域特定手段により前記テーブルに書き込まれた情報及び前記第２の検査の結果から、前記番地毎に、
（ａ）前記欠陥が存在する副領域の総数、
（ｂ）前記欠陥が存在し、且つそれを含むチップが不良である副領域の総数、
（ｃ）前記欠陥が存在しない副領域の総数、及び
（ｄ）前記欠陥が存在せず、且つそれを含むチップが良好である副領域の総数
を求め、これらの４つの値から、前記番地毎に、その番地に欠陥が存在する場合に前記第２の検査において不良の結果が導き出される確率を示す指数を算出する基準不良指数算出手段と、
を有することを特徴とする半導体装置の製造工程中の検査結果の分析装置。
【００４９】
（付記４）　前記指数に基づいて、前記ウェハと同種のウェハについての前記第１の検査の結果から、前記同種のウェハに作製される前記チップと同種のチップについての前記第２の検査の結果を類推する類推手段を有することを特徴とする付記３に記載の半導体装置の製造工程中の検査結果の分析装置。
【００５０】
（付記５）　ウェハレベルで欠陥が存在する位置を特定する第１の検査の結果と、ウェハに作製されたチップが良好であるか不良であるかの検査を行う第２の検査の結果とを分析する半導体装置の製造工程中の検査結果の分析プログラムにおいて、
前記ウェハの少なくとも一部をチップ単位で相互に同一の複数個の主領域に区画し、更に前記主領域を複数個の前記主領域間でパターンが共通な複数個の副領域に区画し、複数個の前記主領域間で共通の番地を前記副領域に付したテーブルを作成するテーブル作成手順と、
前記第１の検査の結果に基づいて、前記副領域毎に前記欠陥の有無の情報を前記テーブルに書き込むことにより、複数個の前記副領域のうちで前記欠陥が存在するものを特定する副領域特定手順と、
前記副領域特定手順において前記テーブルに書き込まれた情報及び前記第２の検査の結果から、前記番地毎に、
（ａ）前記欠陥が存在する副領域の総数、
（ｂ）前記欠陥が存在し、且つそれを含むチップが不良である副領域の総数、
（ｃ）前記欠陥が存在しない副領域の総数、及び
（ｄ）前記欠陥が存在せず、且つそれを含むチップが良好である副領域の総数
を求め、これらの４つの値から、前記番地毎に、その番地に欠陥が存在する場合に前記第２の検査において不良の結果が導き出される確率を示す指数を算出する基準不良指数算出手順と、
をコンピュータに実行させることを特徴とする半導体装置の製造工程中の検査結果の分析プログラム。
【００５１】
（付記６）　前記指数に基づいて、前記ウェハと同種のウェハについての前記第１の検査の結果から、前記同種のウェハに作製される前記チップと同種のチップについての前記第２の検査の結果を類推する類推手順をコンピュータに更に実行させることを特徴とする付記５に記載の半導体装置の製造工程中の検査結果の分析プログラム。
【００５２】
（付記７）　付記５又は６に記載の半導体装置の製造工程中の検査結果の分析プログラムを記録したことを特徴とするコンピュータ読取可能な記録媒体。
【００５３】
（付記８）　ウェハレベルで欠陥が存在する位置を特定する第１の検査工程と、
ウェハの少なくとも一部をチップ単位で相互に同一の複数個の主領域に区画し、更に前記主領域を複数個の前記主領域間でパターンが共通な複数個の副領域に区画し、複数個の前記主領域間で共通の番地を前記副領域に付したテーブルを作成するテーブル作成工程と、
前記第１の検査工程における検査の結果に基づいて、前記副領域毎に前記欠陥の有無の情報を前記テーブルに書き込むことにより、複数個の前記副領域のうちで前記欠陥が存在するものを特定する副領域特定工程と、
前記ウェハに作製されたチップが良好であるか不良であるかの検査を行う第２の検査工程と、
前記副領域特定工程において前記テーブルに書き込まれた情報及び前記第２の検査工程における検査の結果から、前記番地毎に、
（ａ）前記欠陥が存在する副領域の総数、
（ｂ）前記欠陥が存在し、且つそれを含むチップが不良である副領域の総数、
（ｃ）前記欠陥が存在しない副領域の総数、及び
（ｄ）前記欠陥が存在せず、且つそれを含むチップが良好である副領域の総数
を求め、これらの４つの値から、前記番地毎に、その番地に欠陥が存在する場合に前記第２の検査工程において不良の結果が導き出される確率を示す指数を算出する基準不良指数算出工程と、
前記指数に基づいて、前記ウェハと同種のウェハについての前記第１の検査工程における検査の結果から、前記同種のウェハに作製される前記チップと同種のチップについての前記第２の検査工程における検査の結果を類推する類推工程と、
前記類推工程における類推の結果に基づいて、前記同種のチップの歩留を求める歩留算出工程と、
前記歩留に基づいて、前記チップの生産量を調整する調整工程と、
を有することを特徴とする半導体装置の製造方法。
【００５４】
【発明の効果】
以上詳述したように、本発明によれば、第１の検査の結果と第２の検査の結果とを関連付けているため、チップの良／不良に多大な影響を与える欠陥及びほとんど影響を与えない欠陥を容易に見極めることができる。従って、同一のパターンを有するチップについては、欠陥の検査を行うことにより、チップの良／不良を高い精度で求めることが可能である。また、パターンが完全に同一でない場合であっても、重複した部位又は類似した部位があれば、その部位に生じる欠陥がチップの良／不良に多大な影響を与えるものであるか否かを判断するに際して参考にすることができる。そして、かかる見極めに基づいて、歩留の予測、問題が生じやすい部位の明確化及び検査工程の簡素化を実現することができる。更に、歩留の予測を早期に行うことができるため、早期に生産量の不足を補うことが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造工程中の検査装置を示すブロック図である。
【図２】本発明の実施形態におけるサイトテーブル５の内容を示す図である。
【図３】本発明の実施形態に係る半導体装置の製造工程中の検査装置の動作を示すフローチャートである。
【図４】副領域特定手段６により特定された結果を示すテーブルの一例を示す図である。
【図５】基準不良指数を算出する方法を示す図である。
【図６】新たにデータベース３に蓄積された欠陥検査の結果に基づいて作成されたテーブルを示す図である。
【図７】特定不良指数を算出する方法を示す図である。
【図８】「Ｃｈｉｐ　Ｋｉｌｌｅｒ　Ｒａｔｅ」を行列（Ｄｅｆｅｃｔ　Ｍａｔｒｉｘ）に表したものを示す図である。
【符号の説明】
１；欠陥検査手段
２；機能検査手段
３、４；データベース
５；サイトテーブル
６；副領域特定手段
７；基準不良指数算出手段
８；特定不良指数算出手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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