(57)【要約】【課題】出力バイアスの極性切換時に一方の高圧バイアスが充分に低下する前に他方の高圧バイアスをＯＮさせた場合や、ＣＰＵの誤動作により両方の極性の高圧バイアスを同時にＯＮさせてしまった場合において、高圧電源装置の故障を防止すること。【解決手段】高圧生成部を複数有し、前記直流出力電圧の印加により負荷に流れる電流を検出する負荷電流検出手段と、前記負荷電流検出手段が異常電流を検出した場合に前記高圧生成部の動作を停止する過電流保護手段とを有する画像形成装置及び高圧電源装置において、一方の高圧生成部より生成される直流出力電圧が所定の電圧以下になるまでは、他方の高圧生成部の動作を停止する保護手段を前記過電流保護手段を用いて構成する。【選択図】        図１
2004205700.tif 000002
【特許請求の範囲】
【請求項１】
昇圧トランスと、
前記昇圧トランスを駆動する駆動手段と、
前記昇圧トランスにより出力される脈流電圧を整流及び平滑して直流出力電圧を生成する平滑手段と
を含む高圧生成部を複数有し、
前記直流出力電圧の印加により負荷に流れる電流を検出する負荷電流検出手段と、
前記負荷電流検出手段が異常電流を検出した場合に前記高圧生成部の動作を停止する過電流保護手段とを有する画像形成装置及び高圧電源装置において、
一方の高圧生成部より生成される直流出力電圧が所定の電圧以下になるまでは、他方の高圧生成部の動作を停止する保護手段を前記過電流保護手段を用いて構成すること
を特徴とする画像形成装置及び高圧電源装置
【請求項２】
前記複数の高圧生成部は、各々極性の異なる直流出力電圧を生成すること
を特徴とする請求項１に記載の画像形成装置及び高圧電源装置
【請求項３】
前記複数の高圧生成部のうち、少なくとも１つ以上の高圧生成部は定電圧制御回路であること
を特徴とする請求項１〜２に記載の画像形成装置及び高圧電源装置
【請求項４】
前記保護手段、及び前記過電流保護手段は電気回路で構成されていること
を特徴とする請求項１〜３に記載の画像形成装置及び高圧電源装置
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、画像形成装置に用いられる高電圧電源装置に関する。
【０００２】
【従来の技術】
電子写真方式を採用する画像形成装置には高圧電源装置が備えられており、紙などに対する画像形成プロセスには欠かせない存在となっている。この高圧電源装置としては、例えば、帯電バイアスを出力する帯電高圧電源、現像バイアスを出力する現像高圧電源、転写バイアスを出力する転写高圧電源、定着バイアスを出力する定着高圧電源等、各種モジュール化された電源が存在する。これらの各高圧モジュールは、画像形成装置の構成に応じて異なった仕様を有しており、例えば直流電源に交流電源を重畳したものや、直流マイナス電源に直流プラス電源を重畳したもの等様々に構成されている。また、規定電圧や規定電流、定電流制御方式や定電圧制御方式、単一値出力や多段階値制御出力、負荷条件等についても様々な仕様がある。
【０００３】
この中でも、様々な条件下において一定の電圧や電流を出力できるように定電圧制御回路や定電流制御回路を用いることは必要不可欠となっている。
【０００４】
通常、定電圧制御回路には電圧検出回路が、定電流制御回路には電流検出回路が設けられている。
【０００５】
一方、定電圧制御回路に電圧検出回路及び電流検出回路の双方を設け、電流値を検出しながら定電圧制御を行う場合がある。また、定電圧制御回路に電圧検出回路及び電流検出回路の双方を設け、まず初めに電流が一定となるよう制御動作を行い、そのときの出力電圧値を検出し、前記検出電圧値を用いて演算処理を施して定電圧制御動作を行うという手法もある。
【０００６】
これは、例えば転写バイアスの場合、転写ローラ等の抵抗値は環境条件、特に湿度によって大きく変化する為、定電圧制御のみでバイアス印加を行うと、転写電流が変動し転写不良が生じやすくなるためである。また、定電流制御のみでバイアス印加を行うと、例えば転写ローラ上を通過する転写材の幅が小さい場合、「転写材の存在しない領域」が「転写材の存在する領域」よりもインピーダンスが低くなるため、「転写材の存在しない領域」に電流が流れ、「転写材の存在する領域」は電流不足により転写不良を生じやすいという問題が発生するためである。
【０００７】
また、高圧電源装置には、直流マイナス電源に直流プラス電源を重畳する手法がある。
これは、例えば転写バイアスの場合、画像形成装置のクリーニング動作時に、転写ローラに付着したトナーを除去する為、通常の転写時に使用するバイアスとは逆極性のバイアスを印加する必要があるためである。
【０００８】
さらに、前記電流検出回路の検出値により、負荷に過電流が流れたことを検知しバイアス印加を停止する過電流保護回路を設ける手法がある。
これは、過電流により画像形成装置や高圧電源装置が損傷することを防止するためである。
【０００９】
【従来例１】
図４は、直流マイナス電源に直流プラス電源を重畳する構成でプラスバイアスとマイナスバイアスの両極性のバイアスを出力し、プラスバイアスは電圧検出回路及び電流検出回路の双方を設けて定電圧制御を行い、さらに過電流保護回路を設けた従来の画像形成装置のブロック図である。
【００１０】
１は画像形成装置、２はＣＰＵ、３は高圧トランス、４は前記高圧トランス３をスイッチングするトランス駆動回路、５はヒューズ抵抗、６は高圧トランス３への供給電力を制御するトランジスタ、７は電解コンデンサ、８は定電圧制御回路、９はスナバダイオード、１０は高圧ダイオード、１１は高圧コンデンサ、１２はブリーダ抵抗、１３は高圧トランス、１４は高圧トランス１３をスイッチングするトランス駆動回路、１５はヒューズ抵抗、１６は高圧トランス１３への供給電力を制御するトランジスタ、１７は電解コンデンサ、１８は定電圧制御回路、１９はスナバダイオード、２０は高圧ダイオード、２１は高圧コンデンサ、２２はブリーダ抵抗、２３、２４は出力電圧検出抵抗、２５は交流接地用コンデンサ、２６は負荷電流検出用オペアンプ、２７は負荷電流検出抵抗、２８は位相補償用コンデンサ、２９は直流電源、３０は電流制限用抵抗、３２、３３は過電流動作閾値電圧ＶTHを決定する抵抗、３４は比較回路、３５はラッチ用ダイオード、３６、３７はプルアップ抵抗、３８、３９ＦＥＴ、４０、４１は抵抗、４２，４３はダイオード、４４，４５は抵抗、５１は負荷である。
【００１１】
次に、動作を説明する。
初めに、プラスバイアスの出力動作について説明する。
図５はＤ/Ａポート１の出力電圧と高圧出力電圧（ＨＶout）の関係である。
まず、ＣＰＵ２が所定の周波数/ＤｕｔｙのＣＬＫ１を出力する。前記ＣＬＫ１はトランス駆動回路４に送られ、トランス駆動回路４は、高圧トランス３をスイッチングする。高圧トランス３は、入力電圧を昇圧し、所定の脈流波形の高圧を発生する。高圧トランス３によって発生した所定の脈流波形の高圧は、高圧ダイオード１０及び高圧コンデンサ１１により整流され、プラス極性の高圧ＤＣバイアスが生成される。次に、ＣＰＵ２は、所望の高圧出力電圧に対応した電圧を、Ｄ/Ａポート１から抵抗４０を経由して定電圧制御回路８に出力する（Ｄ/Ａポート１の出力がＶａ以上になると、プラスバイアスが発生する）。一方、高圧出力電圧は検出抵抗２３、２４の分圧により検出される。定電圧制御回路８は、前記出力検出電圧と、ＣＰＵ２のＤ/Ａポート１からの電圧値とが等しくなるようにトランジスタ６を制御し、高圧出力電圧を所望の電圧に保つ。
一方、ＣＰＵ２のＯＮ/ＯＦＦポート及びＣＬＫ２の少なくともどちらかはＯＦＦし、マイナスバイアスの出力動作を停止しておく。
【００１２】
次に、負荷電流検出動作について説明する。
負荷５１に流れた負荷電流Ｉ負荷のＤＣ成分は、オペアンプ２６のグランドから電流制限抵抗３０、及び負荷電流検出抵抗２７、ブリーダ抵抗２２を介して高圧トランス３に戻る。オペアンプ２６の非反転入力端子には直流電源２９により電圧値Ｖａが入力されており、反転入力端子の電圧値もＶａに制御される。よって、前記負荷電流Ｉ負荷のＤＣ成分は、検出抵抗２７の抵抗値をＲ２７とすると以下の式で電圧変換され、ＣＰＵ２はＡ/Ｄポートを介して負荷電流値を検出する。
負荷電流検出電圧ＶＩ  ＝  負荷電流Ｉ負荷  ×  Ｒ２７  +  Ｖａ
一方、ＡＣ成分は、高圧コンデンサ２１、及び交流接地用コンデンサ２５からブリーダ抵抗２２を通り高圧トランス３に戻る。
【００１３】
次に過電流保護回路の動作について説明する。
前記負荷電流検出動作によって検出された負荷電流検出電圧ＶＩは比較回路３４にも入力され、比較回路３４は抵抗３２、３３によって設定された過電流動作閾値電圧ＶTHと前記負荷電流検出電圧ＶＩとを比較する。過電流動作閾値電圧ＶTH＞負荷電流検出電圧ＶＩの場合は比較回路３４の出力はオープンドレインとなりプルアップ抵抗３６によりＦＥＴ３８のゲートにＨレベルが入力される。その結果、ＦＥＴ３９のゲート電圧はＬとなりＦＥＴ３９は動作しない為、プラスバイアスは正常に出力される。一方、過電流動作閾値電圧ＶTH＜負荷電流検出電圧ＶＩの場合は比較回路３４の出力はＬとなりＦＥＴ３８のゲートにＬレベルが入力される。その結果、ＦＥＴ３９のゲート電圧はＨとなり、ＦＥＴ３９が動作してＤ/Ａポート１から定電圧制御回路８への入力電圧Ｖａ以下にし、プラスバイアスの出力動作を停止する。また、比較回路３４の出力がＬとなると、ダイオード３５が導通して過電流動作閾値電圧ＶTHがダイオード３５のＶＦ（約０.６Ｖ）まで低下する。よって、負荷電流検出電圧ＶＩが低下後の閾値電圧ＶTHL以下となるまでプラスバイアスの出力動作を停止し続ける。
【００１４】
次に、マイナスバイアスの出力動作について説明する。
ＣＰＵ２が所定の周波数/ＤｕｔｙのＣＬＫ２を出力する。前記ＣＬＫ２はトランス駆動回路１４に送られ、トランス駆動回路１４は、高圧トランス３１をスイッチングする。次に、ＣＰＵ２はＯＮ/ＯＦＦポートをＨレベルにし、定電圧制御回路１８を動作させる。定電圧制御回路１８は、抵抗４４と抵抗４５との分圧により電解コンデンサ１７の正極の電圧を検出し、高圧トランス３１への入力電圧が所定の電圧となるようにトランジスタ１６を制御する。高圧トランス３１は、入力電圧を昇圧し、所定の脈流波形の高圧を発生する。高圧トランス３１によって発生した所定の脈流波形の高圧は、高圧ダイオード２０及び高圧コンデンサ２１により整流され、マイナス極性の高圧ＤＣバイアスが生成される。生成された高圧バイアスは、ブリーダ抵抗１２を介して負荷５１に印加される。
一方、ＣＰＵ２のＤ/Ａポート１及びＣＬＫ１の少なくともどちらかはＯＦＦし、プラスバイアスの出力動作を停止しておく。
また、抵抗４１及びダイオード４２、４３は、マイナスバイアス出力時に抵抗２３と抵抗２４との間の電圧が０Ｖ以下になることを防ぎ、プラスバイアスが出力してしまうことを防止する。
【００１５】
【従来例２】
図６は、直流プラス電源に直流マイナス電源を重畳する構成でプラスバイアスとマイナスバイアスの両極性のバイアスを出力し、マイナスバイアスは電圧検出回路及び電流検出回路の双方を設けて定電圧制御を行い、さらに過電流保護回路を設けた従来の画像形成装置のブロック図である。
従来例１に記載済のものは同じ符号を付し、説明を省略する。
８１、８２はダイオード、８３、８４、８５は抵抗、８６はダイオード、８７はＦＥＴである。
【００１６】
次に、動作を説明する。
初めに、マイナスバイアスの出力動作について説明する。
図７はＤ/Ａポート１の出力電圧と高圧出力電圧（ＨＶout）の関係である。
まず、ＣＰＵ２が所定の周波数/ＤｕｔｙのＣＬＫ１を出力する。前記ＣＬＫ１はトランス駆動回路４に送られ、トランス駆動回路４は、高圧トランス３をスイッチングする。高圧トランス３は、入力電圧を昇圧し、所定の脈流波形の高圧を発生する。高圧トランス３によって発生した所定の脈流波形の高圧は、高圧ダイオード８１及び高圧コンデンサ１１により整流され、マイナス極性の高圧ＤＣバイアスが生成される。次に、ＣＰＵ２は、所望の高圧出力電圧に対応した電圧を、Ｄ/Ａポート１から抵抗４０を経由して定電圧制御回路８に出力する（Ｄ/Ａポート１の出力がＶａ以下になると、マイナスバイアスが発生する）。一方、高圧出力電圧は検出抵抗２３、２４の分圧により検出される。定電圧制御回路８は、前記出力検出電圧と、ＣＰＵ２のＤ/Ａポート１からの電圧値とが等しくなるようにトランジスタ６を制御し、高圧出力電圧を所望の電圧に保持する。
一方、ＣＰＵ２のＯＮ/ＯＦＦポート及びＣＬＫ２の少なくともどちらかはＯＦＦし、プラスバイアスの出力動作を停止しておく。
【００１７】
次に、負荷電流検出動作について説明する。
負荷５１に流れた負荷電流Ｉ負荷のＤＣ成分は、オペアンプ２６のグランドから電流制限抵抗３０、及び負荷電流検出抵抗２７、ブリーダ抵抗２２を介して高圧トランス３に戻る。オペアンプ２６の非反転入力端子には直流電源２９により電圧値Ｖａが入力されており、反転入力端子の電圧値もＶａに制御される。よって、前記負荷電流Ｉ負荷のＤＣ成分は、検出抵抗２７の抵抗値をＲ２７とすると以下の式で電圧変換され、ＣＰＵ２はＡ/Ｄポートを介して負荷電流を検出する。
負荷電流検出電圧ＶＩ  ＝  Ｖａ  -  （負荷電流Ｉ負荷  ×  Ｒ２７）
一方、ＡＣ成分は、高圧コンデンサ２１、及び交流接地用コンデンサ２５からブリーダ抵抗２２を通り高圧トランス３に戻る。
【００１８】
次に過電流保護回路の動作について説明する。
前記負荷電流検出動作によって検出された負荷電流検出電圧ＶＩは比較回路３４にも入力される。比較回路３４は過電流動作閾値電圧ＶTHと前記負荷電流検出電圧ＶＩとを比較する。過電流動作閾値電圧ＶTH＜負荷電流検出電圧ＶＩの場合は比較回路３４の出力はＬとなりＦＥＴ３８のゲートにＬレベルが入力される。その結果、ＦＥＴ８７のゲートにはＨが入力されＦＥＴ８７は動作しない為、マイナスバイアスは正常に出力される。なお、比較回路３４の出力がＬの場合、ダイオード３５が導通状態となり、過電流動作閾値電圧ＶTHは抵抗３２と、抵抗３３及びダイオード３５、抵抗８３との合成抵抗との分圧によって設定される。一方、過電流動作閾値電圧ＶTH＞負荷電流検出電圧ＶＩの場合は比較回路３４の出力はオープンドレインとなりＦＥＴ３８のゲートにＨレベルが入力される。その結果、ＦＥＴ８７のゲート電圧はＬとなり、ＦＥＴ８７が動作してＤ/Ａポート１から定電圧制御回路８への入力電圧をＶａ以上にし、マイナスバイアスの出力動作を停止する。また、比較回路３４の出力がＨとなると、ダイオード３５が非導通状態となり、過電流動作閾値電圧ＶTHが抵抗３２と抵抗３３の分圧まで上昇する。負荷電流検出電圧が上昇後の閾値電圧ＶTHＨ以上となるまでマイナスバイアスの出力動作を停止し続ける。
【００１９】
次に、プラスバイアスの出力動作について説明する。
ＣＰＵ２が所定の周波数/ＤｕｔｙのＣＬＫ２を出力する。前記ＣＬＫ２はトランス駆動回路１４に送られ、トランス駆動回路１４は、高圧トランス３１をスイッチングする。次に、ＣＰＵ２はＯＮ/ＯＦＦポートをＨレベルにし、定電圧制御回路１８を動作させる。定電圧制御回路１８は、抵抗４４と抵抗４５との分圧により電解コンデンサ１７の正極の電圧を検出し、高圧トランス３１への入力電圧が所定の電圧となるようにトランジスタ１６を制御する。高圧トランス３１は、入力電圧を昇圧し、所定の脈流波形の高圧を発生する。高圧トランス３１によって発生した所定の脈流波形の高圧は、高圧ダイオード８２及び高圧コンデンサ２１により整流され、プラス極性の高圧ＤＣバイアスが生成される。生成された高圧バイアスは、ブリーダ抵抗１２を介して負荷５１に印加される。
一方、ＣＰＵ２のＤ/Ａポート１及びＣＬＫ１の少なくともどちらかはＯＦＦし、マイナスバイアスの出力動作を停止しておく。
また、抵抗８４、抵抗８５及びダイオード８６が、プラスバイアス出力時に抵抗２３と抵抗２４との間の電圧が５Ｖ以上になることを防ぎ、マイナスバイアスが出力してしまうことを防止する。
【００２０】
上記、従来例１及び従来例２に記載の方法により、ＣＰＵ２は、所定の画像形成動作に応じて、バイアスＯＦＦやプラスバイアスもしくはマイナスバイアスの出力を制御する。例えば、画像形成時はプラスバイアスを出力し、記録紙が存在しない紙間はマイナスバイアスを出力するような制御を行う。
【００２１】
【発明が解決しようとする課題】
前述した様に、従来の画像形成装置においては、１つの高圧電源装置から、プラスバイアスとマイナスバイアスを交互に出力するような制御が行われている。しかしながら、一方の高圧電源をＯＦＦしてから実際にバイアスが低下するまでにはディレイが生じる。例えば従来例１において、ＣＰＵがマイナスバイアスのＯＦＦとプラスバイアスのＯＮを同時に切り換えた場合、高圧電源装置内にマイナスバイアスが残留した状態でプラスバイアスの出力動作が開始される。プラスバイアスが定電圧制御を行っている場合、高圧電源装置は残留したマイナスバイアスを打ち消した上で所定のプラスバイアスを出力するため、一時的に過負荷状態となり高圧電源装置の故障を招く恐れがある。上記不具合を解消する為、マイナスバイアスのＯＦＦからプラスバイアスのＯＮの間に両極性のバイアスをＯＦＦする所定のブランク期間を設ける制御が行われている。しかしながら、実際にバイアスが低下するまでのディレイ時間は負荷の状態にも依存する為、マージンをもったブランク期間の設定となってしまう。その結果、画像形成が高速化した場合や画像形成中の極性切換などのスピードが求められる場合において、画像上の不具合が生じる場合がある。また、ＣＰＵの制御が複雑となってしまう欠点がある。更には、ＣＰＵの誤動作により、プラスバイアスとマイナスバイアスを同時に出力する制御を行った場合は高圧電源装置の故障を招く恐れがある。
【００２２】
本発明は、このような従来の問題点に鑑みてなされたものであり、出力バイアスの極性切換時に一方の高圧バイアスが充分に低下する前に他方の高圧バイアスをＯＮさせた場合や、ＣＰＵの誤動作により両方の極性の高圧バイアスを同時にＯＮさせてしまった場合において、高圧電源装置の故障を防止することを目的とする。また、出力バイアスの極性切換時間を高圧電源装置に過負荷を与えない範囲で最短にすることを目的とする。
【００２３】
【課題を解決するための手段および作用】
上記目的を達成するために、本発明の請求項１に係わる画像形成装置及び高圧電源装置は、昇圧トランスと、前記昇圧トランスを駆動する駆動手段と、前記昇圧トランスにより出力される脈流電圧を整流及び平滑して直流出力電圧を生成する平滑手段とを含む高圧生成部を複数有し、前記直流出力電圧の印加により負荷に流れる電流を検出する負荷電流検出手段と、前記負荷電流検出手段が異常電流を検出した場合に前記高圧生成部の動作を停止する過電流保護手段とを有する画像形成装置及び高圧電源装置において、一方の高圧生成部より生成される直流出力電圧が所定の電圧以下になるまでは、他方の高圧生成部の動作を停止する保護手段を前記過電流保護手段を用いて構成することを特徴とする。
【００２４】
本発明の請求項２に係わる画像形成装置及び高圧電源装置は、請求項１に記載の画像形成装置及び高圧電源装置において、前記複数の高圧生成部は、各々極性の異なる直流出力電圧を生成することを特徴とする。
【００２５】
本発明の請求項３に係わる画像形成装置及び高圧電源装置は、請求項１〜２に記載の画像形成装置及び高圧電源装置において、前記複数の高圧生成部のうち、少なくとも１つ以上の高圧生成部は定電圧制御回路であることを特徴とする。
本発明の請求項４に係わる画像形成装置及び高圧電源装置は、請求項１〜３に記載の画像形成装置及び高圧電源装置において、前記保護手段、及び前記過電流保護手段は電気回路で構成されていること特徴とする。
【００２６】
【実施例】
（第１の実施例）
図1は、本発明の実施例における画像形成装置のブロック図である。
従来例１と同様に、直流マイナス電源に直流プラス電源を重畳する構成でプラスバイアスとマイナスバイアスの両極性のバイアスを出力し、プラスバイアスは電圧検出回路及び電流検出回路の双方を設けて定電圧制御を行い、さらに過電流保護回路を設けている。
従来例１の図４で記載済のものは同じ符号を付すとともに説明を省略する。
また、バイアス出力動作、負荷電流検出動作、及び過電流保護回路動作は、従来例１と同様であるため説明を省略する。
１０１はＦＥＴであり、ＦＥＴ１０１のゲートはＣＰＵ２のＯＮ/ＯＦＦポートに接続されている。
【００２７】
次に、動作を説明する。
初めに、マイナスバイアス出力時の動作について説明する。
従来例１で説明した通り、ＣＰＵ２が所定の周波数/ＤｕｔｙのＣＬＫ２を出力し、ＯＮ/ＯＦＦポートをＨレベルにすることで、抵抗２２と抵抗１２の間にマイナスバイアス  Ｖ-が発生する。また、抵抗１２、２２、２３、２４の抵抗値をＲ１２、Ｒ２２、Ｒ２３、Ｒ２４とすると、図１に示す実線の経路で下記式の電流Ｉ-が流れる。
Ｉ-  ＝  ｛（Ｖａ  -  Ｖ-） / Ｒ２２｝
+｛（Ｖａ  -  Ｖ-） / （Ｒ１２+Ｒ２３+Ｒ２４）｝
【００２８】
一方、負荷５１に流れる負荷電流Ｉ負荷は図１に示す破線の経路を通る。
その結果、ＣＰＵ２のＡ/Ｄポート及び比較回路３４には以下の電圧が入力される。
ＶＩ  ＝  Ｉ-  *  Ｒ２７    +  Ｖａ
【００２９】
次に、ＯＮ/ＯＦＦポートをＨレベルにするとＦＥＴ１０１がＯＮし、過電流動作閾値電圧ＶTHを０Ｖにする。その結果、比較回路３４の出力はＬとなり、ＦＥＴ３９が動作してＤ/Ａポート１から定電圧制御回路８への入力電圧をＬにする。その後、ＯＮ/ＯＦＦポートをＯＦＦ、すなわちマイナスバイアスをＯＦＦしてもダイオード３５が導通して過電流動作閾値電圧ＶTHがダイオード３５のＶＦ（約０.６Ｖ）まで低下しているため、Ｄ/Ａポート１から定電圧制御回路８への入力電圧はＬのままとなる。この状態でＤ/Ａポート１から電圧を出力しプラスバイアスをＯＮさせたとしても、プラスバイアスの出力動作は停止したままとなる。その後、Ｖ-の電圧が自然放電により減少し、それに伴いＩ-及び負荷電流検出電圧ＶＩも減少する。そしてＶ-が充分に低下し、過電流動作閾値電圧ＶTHL＞負荷電流検出電圧ＶＩとなると、比較回路３４の出力がＨとなり、プラスバイアスの出力動作が開始される。
【００３０】
すなわち、マイナスバイアスからプラスバイアスに出力極性を切り換えたとしても、マイナスバイアスが充分に低下した後でないとプラスバイアスの出力動作を開始しない為、高圧電源装置が過負荷状態になることを防止できる。また、ＣＰＵ２は出力極性の切換を同時に設定可能となり、制御を複雑にすることなく、高圧電源装置に過負荷を与えない範囲での最短時間で出力極性の切換が可能となる。更に、ＣＰＵ２が誤動作し、プラスバイアスとマイナスバイアスを同時に動作させても、プラスバイアスは生成されない為、高圧電源装置が過負荷状態になることを防止できる。
【００３１】
なお、本実施例ではＦＥＴ１０１を追加した。しかしながら、マイナスバイアス出力時に過電流動作閾値電圧ＶTH＜負荷電流検出電圧ＶＩとなるよう定数設定を行えばＦＥＴ１０１は不要となる。
【００３２】
（第２の実施例）
図２は、本発明の実施例における画像形成装置のブロック図である。
従来例２と同様に、直流プラス電源に直流マイナス電源を重畳する構成でプラスバイアスとマイナスバイアスの両極性のバイアスを出力し、マイナスバイアスは電圧検出回路及び電流検出回路の双方を設けて定電圧制御を行い、さらに過電流保護回路を設けている。
従来例２の図６で記載済のものは同じ符号を付すとともに説明を省略する。
また、バイアス出力動作、負荷電流検出動作、及び過電流保護回路動作は、従来例２と同様であるため説明を省略する。
１５１は抵抗、１５２はＦＥＴである。
【００３３】
次に、動作を説明する。
初めに、プラスバイアス出力時の動作について説明する。
ＣＰＵ２が所定の周波数/ＤｕｔｙのＣＬＫ２を出力し、ＯＮ/ＯＦＦポートをＨレベルにすることで、抵抗２２と抵抗１２の間にプラスバイアス  Ｖ+が発生する。また、抵抗１２、２２、２３、２４の抵抗値をＲ１２、Ｒ２２、Ｒ２３、Ｒ２４とすると、図２に示す実線の経路で下記式の電流Ｉ+が流れる。
Ｉ+  ＝  ｛（Ｖ+  -Ｖａ） / Ｒ２２｝
+｛（Ｖ+  -Ｖａ） / （Ｒ１２+Ｒ２３+Ｒ２４）｝
【００３４】
一方、負荷５１に流れる負荷電流Ｉ負荷は図２に示す破線の経路を通る。
その結果、ＣＰＵ２のＡ/Ｄポート及び比較回路３４には以下の電圧が入力される。
ＶＩ  ＝  Ｖａ  -  （Ｉ+  *  Ｒ２７）
【００３５】
次に、ＯＮ/ＯＦＦポートをＨレベルにするとＦＥＴ１０１及びＦＥＴ１５２がＯＮし、過電流動作閾値電圧ＶTHをＨ（Ｖａ以上）にする。その結果、比較回路３４の出力はＨとなり、ＦＥＴ３８及びＦＥＴ１５７が動作してＤ/Ａポート１から定電圧制御回路８への入力電圧をＨ（Ｖａ以上）にする。その後、ＯＮ/ＯＦＦポートをＯＦＦ、すなわちプラスバイアスをＯＦＦしても抵抗３２及び抵抗３３の分圧で設定される過電流動作閾値電圧ＶTHは負荷電流検出電圧ＶＩよりも大きいため、比較回路３４の出力はＨのままとなり、Ｄ/Ａポート１から定電圧制御回路８への入力電圧はＨのままとなる。この状態でＤ/Ａポート１から電圧を出力しマイナスバイアスをＯＮさせたとしても、マイナスバイアスの出力動作は停止したままとなる。その後、Ｖ+の電圧が自然放電により減少し、それに伴いＩ+も減少し、負荷電流検出電圧ＶＩが上昇する。そしてＶ+が充分に低下し、過電流動作閾値電圧ＶTH＜負荷電流検出電圧ＶＩとなると、比較回路３４の出力がＬとなり、ＦＥＴ１５７が非動作となってマイナスバイアスの出力動作が開始される。
【００３６】
すなわち、プラスバイアスからマイナスバイアスに出力極性を切り換えたとしても、プラスバイアスが充分に低下した後でないとマイナスバイアスの出力動作を開始しない為、高圧電源装置が過負荷状態になることを防止できる。また、ＣＰＵ２は出力極性の切換を同時に設定可能となり、制御を複雑にすることなく、高圧電源装置に過負荷を与えない範囲での最短時間で出力極性の切換が可能となる。更に、ＣＰＵ２が誤動作し、プラスバイアスとマイナスバイアスを同時に動作させても、マイナスバイアスは生成されない為、高圧電源装置が過負荷状態になることを防止できる。
【００３７】
なお、本実施例では抵抗１５１とＦＥＴ１０１と１５２を追加した。しかしながら、プラスバイアス出力時に過電流動作閾値電圧ＶTH＞負荷電流検出電圧ＶＩとなるよう定数設定を行えば抵抗１５１とＦＥＴ０１０と１５２は不要となる。
【００３８】
（第３の実施例）
図３は、本発明の実施例における画像形成装置のブロック図である。
直流マイナス電源に直流プラス電源を重畳する構成でプラスバイアスとマイナスバイアスの両極性のバイアスを出力し、マイナスバイアスは電圧検出回路及び電流検出回路の双方を設けて定電圧制御を行い、さらに過電流保護回路を設けている。
従来例１、及び従来例２に記載済のものは同じ符号を付すとともに説明を省略する。
また、バイアス出力動作、負荷電流検出動作、及び過電流保護回路動作は、従来例１及び従来例２と同様であるため説明を省略する。
なお、マイナスバイアスの出力動作における、Ｄ/Ａポート１の出力電圧と高圧出力電圧（ＨＶout）の関係は図７と同じである。
２０１、２０２は高圧ダイオード、２０３、２０４、２０５は抵抗、２０６はＦＥＴである。
【００３９】
次に、動作を説明する。
初めに、プラスバイアス出力時の動作について説明する。
ＣＰＵ２が所定の周波数/ＤｕｔｙのＣＬＫ１を出力し、ＯＮ/ＯＦＦポートをＨレベルにすることで、出力にプラスバイアス  Ｖ+が発生する。また、抵抗１２、２３、２４の抵抗値をＲ１２、Ｒ２３、Ｒ２４とすると、図３に示す実線の経路で下記式の電流Ｉ+が流れる。
Ｉ+  ＝  ｛（Ｖ+  -Ｖａ） / Ｒ１２｝
+｛（Ｖ+  -Ｖａ） / （Ｒ２３+Ｒ２４）｝
一方、負荷５１に流れる負荷電流Ｉ負荷は図３に示す破線の経路を通る。
その結果、ＣＰＵ２のＡ/Ｄポート及び比較回路３４には以下の電圧が入力される。
ＶＩ  ＝  Ｖａ  -  （Ｉ+  *  Ｒ２７）
【００４０】
次に、ＯＮ/ＯＦＦポートをＨレベルにするとＦＥＴ１０１及びＦＥＴ１５２がＯＮし、過電流動作閾値電圧ＶTHをＨ（Ｖａ以上）にする。その結果、比較回路３４の出力はＨとなり、ＦＥＴ３８及びＦＥＴ２０６が動作してＤ/Ａポート１から定電圧制御回路１８への入力電圧をＨ（Ｖａ以上）にする。その後、ＯＮ/ＯＦＦポートをＯＦＦ、すなわちプラスバイアスをＯＦＦしても抵抗３２及び抵抗３３の分圧で設定される過電流動作閾値電圧ＶTHは負荷電流検出電圧ＶＩよりも大きいため、比較回路３４の出力はＨのままとなり、Ｄ/Ａポート１から定電圧制御回路１８への入力電圧はＨのままとなる。この状態でＤ/Ａポート１から電圧を出力しマイナスバイアスをＯＮさせたとしても、マイナスバイアスの出力動作は停止したままとなる。その後、Ｖ+の電圧が自然放電により減少し、それに伴いＩ+も減少、その結果負荷電流検出電圧ＶＩが上昇する。そしてＶ+が充分に低下し、過電流動作閾値電圧ＶTH＜負荷電流検出電圧ＶＩとなると、比較回路３４の出力がＬとなり、ＦＥＴ２０６が非動作となってマイナスバイアスの出力動作が開始される。
【００４１】
すなわち、プラスバイアスからマイナスバイアスに出力極性を切り換えたとしても、プラスバイアスが充分に低下した後でないとマイナスバイアスの出力動作を開始しない為、高圧電源装置が過負荷状態になることを防止できる。また、ＣＰＵ２は出力極性の切換を同時に設定可能となり、制御を複雑にすることなく、高圧電源装置に過負荷を与えない範囲での最短時間で出力極性の切換が可能となる。更に、ＣＰＵ２が誤動作し、プラスバイアスとマイナスバイアスを同時に動作させても、マイナスバイアスは生成されない為、高圧電源装置が過負荷状態になることを防止できる。
なお、本実施例では抵抗１５１とＦＥＴ１０１と１５２を追加した。しかしながら、プラスバイアス出力時に過電流動作閾値電圧ＶTH＞負荷電流検出電圧ＶＩとなるよう定数設定を行えば抵抗１５１とＦＥＴ１０１と１５２は不要となる。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、出力バイアスの極性切換時に一方の高圧バイアスが充分に低下する前に他方の高圧バイアスをＯＮさせた場合や、ＣＰＵの誤動作により両方の極性の高圧バイアスを同時にＯＮさせてしまった場合において、高圧電源装置の故障を防止することが可能となる。また、出力バイアスの極性切換時間を高圧電源装置に過負荷を与えない範囲で最短にすることが可能となる。
さらに、回路構成を過電流保護回路と兼用することで、少ないコストで上記機能が達成可能となる。
【図面の簡単な説明】
【図１】実施例１における画像形成装置のブロック図
【図２】実施例２における画像形成装置のブロック図
【図３】実施例３における画像形成装置のブロック図
【図４】従来例１における画像形成装置のブロック図
【図５】従来例１におけるプラスバイアス高圧テーブル
【図６】従来例２における画像形成装置のブロック図
【図７】従来例２におけるプラスバイアス高圧テーブル
【符号の説明】
１：画像形成装置、２：ＣＰＵ、３：高圧トランス、４：トランス駆動回路、５：ヒューズ抵抗、６：トランジスタ、７：電解コンデンサ、８：定電圧制御回路、９：スナバダイオード、１０：高圧ダイオード、１１：高圧コンデンサ、１２：ブリーダ抵抗、１３：高圧トランス、１４：トランス駆動回路、１５：ヒューズ抵抗、１６：トランジスタ、１７：電解コンデンサ、１８：定電圧制御回路、１９：スナバダイオード、２０：高圧ダイオード、２１：高圧コンデンサ、２２：ブリーダ抵抗、２３、２４：出力電圧検出抵抗、２５：コンデンサ、２６：オペアンプ、２７：負荷電流検出抵抗、２８：位相補償用コンデンサ、２９：直流電源、３０：電流制限用抵抗、３２、３３：抵抗、３４：比較回路、３５：ダイオード、３６、３７：プルアップ抵抗、３８、３９：ＦＥＴ、４０、４１：抵抗、４２，４３：ダイオード、４４，４５：抵抗、５１：負荷、８１、８２：ダイオード、８３、８４、８５：抵抗、８６：ダイオード、８７：ＦＥＴ、１０１：ＦＥＴ、１５１：抵抗、１５２：ＦＥＴ、２０１、２０２：高圧ダイオード、２０３、２０４、２０５：抵抗、２０６：ＦＥＴである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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