(57)【要約】【課題】しきい値電圧の変動を防止し、半導体装置の製造歩留まりを向上する。【解決手段】半導体基板に素子分離領域を形成し（Ｓ２）、ｐ型ウエルを形成（Ｓ３）した後、ｐ型ウエルの表面にゲート絶縁膜を形成する（Ｓ４）。それから、ゲート絶縁膜の膜厚を測定し（Ｓ５）、ゲート絶縁膜上にゲート電極を形成する（Ｓ６）。そして、測定したゲート絶縁膜の膜厚の設計膜厚からのずれに応じて選択した条件でイオン注入を行い、ｐ型ウエルの不純物濃度を調整する（Ｓ７）。イオン注入の条件は、ゲート絶縁膜の膜厚の設計膜厚からのずれによるしきい値電圧のずれが補償されるように選択される。【選択図】    図１
2004363348.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜の膜厚を測定する工程、
（ｄ）前記（ｃ）工程で測定された前記膜厚が設計値からずれることによって生じるしきい値電圧のばらつきを補正する条件で前記半導体基板にイオン注入を行う工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程で測定された前記ゲート絶縁膜の膜厚が、設計値より厚い場合には設計値より不純物濃度が低くなる条件で、また、設計値より薄い場合には設計値より不純物濃度が高くなる条件で、前記（ｄ）工程のイオン注入を行うことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程の後に、
（ｅ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｆ）前記ゲート電極のゲート長を測定する工程、
（ｇ）前記（ｆ）工程で測定された前記ゲート長が設計値からずれることによって生じるしきい値電圧のばらつきを補正する膜厚の絶縁膜を、前記半導体基板上に前記ゲート電極を覆うように形成する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程の後に、
（ｅ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｆ）前記ゲート電極のゲート長を測定する工程、
（ｇ）前記（ｆ）工程で測定された前記ゲート長が設計値からずれることによって生じるしきい値電圧のばらつきを補正する条件で前記半導体基板にイオン注入を行う工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項５】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｄ）前記ゲート電極のゲート長を測定する工程、
（ｅ）前記（ｄ）工程で測定された前記ゲート長が設計値からずれることによって生じるしきい値電圧のばらつきを補正する膜厚の絶縁膜を、前記半導体基板上に前記ゲート電極を覆うように形成する工程。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｄ）工程で測定された前記ゲート電極のゲート長が、設計値より長い場合には前記絶縁膜の厚さを設計値より薄く、また、設計値より短い場合には前記絶縁膜の厚さを設計値より厚く、前記（ｅ）工程で形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項５記載の半導体装置の製造方法において、
前記絶縁膜が、酸化シリコン膜、窒化シリコン膜、または酸化シリコン膜および窒化シリコン膜の積層膜からなることを特徴とする半導体装置の製造方法。
【請求項８】
請求項５記載の半導体装置の製造方法において、
前記（ｅ）工程の後に、
前記絶縁膜を異方性エッチングして、前記ゲート電極の側壁上に前記絶縁膜の一部を残し、前記絶縁膜の他の部分を除去する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項９】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｄ）前記ゲート電極のゲート長を測定する工程、
（ｅ）前記（ｄ）工程で測定された前記ゲート長が設計値からずれることによって生じるしきい値電圧のばらつきを補正する条件で前記半導体基板にイオン注入を行う工程。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｄ）工程で測定された前記ゲート電極のゲート長が、設計値より長い場合にはドーズ量を設計値より小さくなる条件で、また、設計値より短い場合にはドーズ量を設計値より大きくなる条件で、前記（ｅ）工程のイオン注入を行うことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記（ａ）工程で準備された前記半導体基板は第１導電型の第１半導体領域を有しており、
前記（ｂ）工程では、前記第１半導体領域上に前記ゲート絶縁膜が形成され、
前記（ｃ）工程では、前記第１半導体領域上の前記ゲート絶縁膜上に前記ゲート電極が形成され、
前記（ｅ）工程では、前記第１導電型を有する不純物が前記第１半導体領域にイオン注入されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第１半導体領域のうちの前記ゲート電極の両側の領域に前記第１導電型とは逆の第２導電型を有する不純物を導入して第２導電型の第２半導体領域を形成する工程を更に有することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｅ）工程でイオン注入された前記第１導電型を有する不純物は、前記第２半導体領域に隣接する領域に導入されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、ＭＩＳＦＥＴを有する半導体装置の製造技術に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体基板上に形成したゲート絶縁膜上にゲート電極を形成し、ゲート電極をマスクにして不純物をイオン注入して低濃度の不純物拡散層を形成し、ゲート電極の側壁上にサイドウォールスペーサを形成した後、ゲート電極およびサイドウォールスペーサをマスクにして不純物をイオン注入してソース、ドレイン領域としての高濃度の不純物拡散層を形成することにより、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が形成される。
【０００３】
特開平８−３３５６９７号公報には、ゲート電極をマスクにして基板ソース拡散層およびドレイン拡散層の低濃度領域を形成するための不純物をイオン注入し、低濃度拡散層間のチャネル領域にゲート電極の中央下方にまで達する補正拡散層を形成するための不純物を斜めイオン注入し、サイドウォールスペーサ形成後、ソース拡散層およびドレイン拡散層を形成するための不純物をイオン注入する技術が記載されている（特許文献１参照）。
【０００４】
【特許文献１】
特開平８−３３５６９７号公報
【０００５】
【発明が解決しようとする課題】
本発明者の検討によれば、次のことが分かった。
【０００６】
半導体基板間でゲート絶縁膜の膜厚やゲート電極のゲート長が変動すると、形成されるＭＩＳＦＥＴのしきい値電圧が変動する。しきい値電圧の変動は、半導体装置の製造歩留まりを低下させる。このため、しきい値電圧の均一化や製造歩留まりの向上が望まれる。
【０００７】
低濃度拡散層間のチャネル領域にゲート電極の中央下方にまで達する補正拡散層を形成するための不純物を斜めイオン注入する技術では、各半導体基板に形成されたゲート電極のゲート長に合わせて不純物濃度を微調整し最適化することは困難であり、半導体基板間のゲート電極のゲート長の変動に起因したＭＩＳＦＥＴのしきい値電圧の変動を十分に抑制することはできない。このため、しきい値電圧の更なる均一化や製造歩留まりの向上が望まれる。
【０００８】
本発明の目的は、しきい値電圧を均一化できる半導体装置の製造方法を提供することにある。
【０００９】
本発明の他の目的は、半導体装置の製造歩留まりを向上できる半導体装置の製造方法を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明の半導体装置の製造方法は、ゲート絶縁膜の膜厚を測定し、測定されたゲート絶縁膜の膜厚が設計値からずれることによって生じるしきい値電圧のばらつきを補正する条件で、半導体基板にイオン注入を行うものである。
【００１３】
また、本発明の半導体装置の製造方法は、ゲート電極のゲート長を測定し、測定されたゲート長が設計値からずれることによって生じるしきい値電圧のばらつきを補正する寸法のサイドウォールスペーサをゲート電極の側壁上に形成するものである。
【００１４】
また、本発明の半導体装置の製造方法は、ゲート電極のゲート長を測定し、測定されたゲート長が設計値からずれることによって生じるしきい値電圧のばらつきを補正する条件で半導体基板にイオン注入を行うものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
（実施の形態１）
本実施形態の半導体装置の製造工程を図面を参照して説明する。図１は、本発明の一実施の形態である半導体装置、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、の製造工程を示すフローチャートである。図２〜図９は、本発明の一実施の形態である半導体装置、例えばＭＩＳＦＥＴ、の製造工程中の要部断面図である。
【００１７】
図２に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１が用意（準備）され（ステップＳ１）、半導体基板１の主面に素子分離領域２が形成される（ステップＳ２）。素子分離領域２は酸化シリコンなどからなり、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法またはＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ  ）法などにより形成される。
【００１８】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域に、例えばホウ素（Ｂ）などの不純物をイオン注入することなどによってｐ型ウエル３を形成する（ステップＳ３）。
【００１９】
次に、図３に示されるように、ｐ型ウエル３の表面にゲート絶縁膜４が形成される（ステップＳ４）。ゲート絶縁膜４は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００２０】
次に、ゲート絶縁膜４の膜厚ＴＧを測定する（ステップＳ５）。ゲート絶縁膜４の膜厚ＴＧは、例えば、偏光解析法（エリプソメトリ）を用いてエリプソメータなどによって測定することができる。
【００２１】
次に、図４に示されるように、ｐ型ウエル３のゲート絶縁膜４上にゲート電極５が形成される（ステップＳ６）。例えば、半導体基板１上に多結晶シリコン膜を形成し、その多結晶シリコン膜にリン（Ｐ）などをイオン注入して低抵抗のｎ型半導体膜とし、その多結晶シリコン膜をドライエッチングによってパターニングすることにより、多結晶シリコン膜からなるゲート電極５を形成することができる。
【００２２】
次に、測定されたゲート絶縁膜４の膜厚ＴＧに応じて選択した条件で、すなわち、測定された膜厚ＴＧが設計膜厚（設計値）Ｔ０からずれることによって生じるしきい値電圧（閾値電圧）のばらつきを補正する条件で、図５において矢印で模式的に示されるようにイオン注入（チャネルドープイオン注入）６を行う（ステップＳ７）。このイオン注入６により、調整領域（ｐ型半導体領域）７の不純物の電荷密度（不純物濃度）が調整される。イオン注入６により不純物が導入された調整領域７は、ゲート電極５の下に位置するゲート絶縁膜４の下の領域（チャネル領域）を含んでいる。このため、イオン注入６により、形成すべきＭＩＳＦＥＴのチャネル領域の不純物の電荷密度（不純物濃度）を調節し、形成されるＭＩＳＦＥＴのしきい値電圧を調整することができる。後述するように、ゲート絶縁膜４の膜厚ＴＧの設計膜厚Ｔ０からのずれに起因して生じ得るＭＩＳＦＥＴのしきい値電圧（閾値電圧、ゲートしきい値電圧）Ｖｔｈのずれを補償するように、イオン注入６の条件、例えば導入する不純物（ドーパントの種類（導電型））やドーズ量などが選択される。
【００２３】
次に、図６に示されるように、（例えばゲート電極５をマスクとして用いて）ｐ型ウエル３のゲート電極５の両側の領域にリン（Ｐ）などの不純物をイオン注入することにより、ｎ−型半導体領域（不純物拡散層）８が形成される（ステップＳ８）。
【００２４】
次に、図７に示されるように、半導体基板１の全面上に、ゲート電極５を覆うように、サイドウォールスペーサ９形成用の絶縁膜９ａを形成（堆積）する（ステップＳ９）。絶縁膜９ａは、例えば、酸化シリコン膜、窒化シリコン膜、または酸化シリコン膜と窒化シリコン膜との積層膜などからなる。それから、図８に示されるように、この絶縁膜９ａを異方性エッチングすることによって、ゲート電極５の側壁上に絶縁膜９ａの一部を残存させ、絶縁膜９ａの他の部分を除去する。これにより、ゲート電極５の側壁上に、サイドウォールまたはサイドウォールスペーサ（側壁スペーサ）９が形成される（ステップＳ１０）。
【００２５】
サイドウォールスペーサ９の形成後、図９に示されるように、ｎ＋型半導体領域（不純物拡散層）１０（ソース、ドレイン）が、（例えばゲート電極５およびサイドウォールスペーサ９をマスクとして用いて）ｐ型ウエル３のゲート電極５およびサイドウォールスペーサ９の両側の領域にリン（Ｐ）などの不純物をイオン注入することにより形成される（ステップＳ１１）。ｎ＋型半導体領域１０は、ｎ−型半導体領域８よりも不純物濃度が高い。
【００２６】
このようにして、ｐ型ウエル３にｎチャネル型のＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１１が形成される。
【００２７】
なお、図示はしないけれども、ゲート電極５およびｎ＋型半導体領域１０の表面を露出させ、例えばコバルト（Ｃｏ）膜を堆積して熱処理することによって、ゲート電極５とｎ＋型半導体領域１０との表面に、それぞれシリサイド膜を形成して、ｎ＋型半導体領域１０の拡散抵抗と、コンタクト抵抗とを低抵抗化することもできる。シリサイド膜の形成後に、未反応のコバルト膜は除去する。
【００２８】
図１０は、図９に続く半導体装置の製造工程中における要部断面図である。
【００２９】
図１０に示されるように、半導体基板１上に絶縁膜１２を形成する。絶縁膜１２は、例えば酸化シリコン膜により形成でき、あるいは相対的に薄い窒化シリコン膜と相対的に厚い酸化シリコン膜との積層膜とすることもできる。それから、必要に応じて絶縁膜１２の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などにより平坦化した後、絶縁膜１２を選択的にドライエッチングすることにより、コンタクトホール１３を形成する。コンタクトホール１３の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域１０の一部、やゲート電極５の一部などが露出される。
【００３０】
次に、コンタクトホール１３内に、タングステン（Ｗ）などからなるプラグ１４が形成される。プラグ１４は、例えば、コンタクトホール１３の内部を含む絶縁膜１２上にバリア膜として例えば窒化チタン膜１４ａを形成した後、タングステン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などによって窒化チタン膜１４ａ上にコンタクトホール１３を埋めるように形成し、絶縁膜１２上の不要なタングステン膜および窒化チタン膜１４ａをＣＭＰ法またはエッチバック法などによって除去することにより形成することができる。
【００３１】
次に、プラグ１４が埋め込まれた絶縁膜１２上に、配線１５が形成される。例えば、プラグ１４が埋め込まれた絶縁膜１２上に、チタン膜１５ａと、窒化チタン膜１５ｂと、アルミニウム膜（アルミニウム合金膜）１５ｃと、チタン膜１５ｄと、窒化チタン膜１５ｅとを順に形成し、フォトリソグラフィ法などによって所定のパターンに加工して配線１５を形成する。配線１５は、プラグ１４を介してｎ＋型半導体領域１０やゲート電極５と電気的に接続されている。配線１５は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばアルミニウム（Ａｌ）またはアルミニウム合金などの単体膜からなるアルミニウム配線や、タングステン配線、あるいは銅配線とすることもできる。その後、絶縁膜１２上に、配線１５を覆うように、層間絶縁膜が形成され、必要に応じてスルーホールおよびそこに埋め込まれるプラグが形成され、更に配線１５に電気的に接続する上層配線が形成されるが、ここではその説明は省略する。
【００３２】
ＭＩＳＦＥＴのしきい値電圧Ｖｔｈは、一般に、次のような式
Ｖｔｈ＝ＶＦＢ＋２φＦ＋ｑＤＩ／Ｃｏｘ＋Ｋ，  Ｃｏｘ＝εｏｘε０／ＴＧ
で表される。
【００３３】
ここで、Ｖｔｈはしきい値電圧、ＶＦＢはフラットバンド電圧、φＦはフェルミレベル、ｑは電子の電荷に対応する。ＤＩは、チャネル領域を構成する半導体領域における不純物の電荷密度（不純物濃度）に対応し、一般にはイオン注入などによりチャネル領域に導入されている不純物濃度に対応する。例えば、チャネル領域に導入されている不純物が、ウエル領域（ｐ型ウエル３）形成のためのイオン注入で導入した不純物だけの場合は、その不純物濃度がＤＩに対応することになる。Ｃｏｘはゲート絶縁膜の容量、Ｋは定数（デバイス固有の定数）、εｏｘはシリコン酸化膜の誘電率、ε０は真空の誘電率、ＴＧはゲート絶縁膜の膜厚に対応する。
【００３４】
上記の式からも分かるように、ＭＩＳＦＥＴのしきい値電圧Ｖｔｈは、ゲート絶縁膜の膜厚ＴＧおよび不純物の電荷密度（不純物濃度）ＤＩに比例する。
【００３５】
図１１は、ＭＩＳＦＥＴのしきい値電圧Ｖｔｈとゲート絶縁膜の膜厚ＴＧとの関係を示すグラフであり、図１２は、ＭＩＳＦＥＴのしきい値電圧Ｖｔｈと不純物の電荷密度（不純物濃度）ＤＩとの関係を示すグラフである。図１１のグラフの横軸はゲート絶縁膜の膜厚ＴＧ（任意単位：ａｒｂｉｔｒａｒｙ  ｕｎｉｔ）に対応し、図１２のグラフの横軸は不純物の電荷密度（不純物濃度）ＤＩ（任意単位：ａｒｂｉｔｒａｒｙ  ｕｎｉｔ）に対応し、図１１および図１２のグラフの縦軸はＭＩＳＦＥＴのしきい値電圧Ｖｔｈ（任意単位：ａｒｂｉｔｒａｒｙ  ｕｎｉｔ）に対応する。
【００３６】
上記の式や図１１および図１２のグラフからも分かるように、ゲート絶縁膜が厚くなると、ＭＩＳＦＥＴのしきい値電圧Ｖｔｈは高くなり、ゲート絶縁膜が薄くなると、ＭＩＳＦＥＴのしきい値電圧Ｖｔｈは低くなる。また、チャネル領域を構成する半導体領域における不純物の電荷密度（不純物濃度）ＤＩが大きくなると、ＭＩＳＦＥＴのしきい値電圧Ｖｔｈは高くなり、不純物の電荷密度（不純物濃度）ＤＩが小さくなると、ＭＩＳＦＥＴのしきい値電圧Ｖｔｈは低くなる。
【００３７】
ここで、ある半導体領域にドープされている不純物が同じ導電型の不純物同士であれば、不純物の電荷の符号は同じなので、その半導体領域の不純物の電荷密度は、各不純物濃度を合算したものとなる。一方、逆の導電型の不純物同士については電荷が相殺し合うので、不純物の電荷密度は、一方の導電型の不純物濃度から他方の導電型の不純物濃度を差し引いたものに対応する。従って、不純物の電荷密度とは、ドープされた不純物が１種類の場合はその不純物濃度に対応し、ドープされた不純物が複数の場合は、同じ導電型の不純物については各不純物濃度を足し合わせ、異なる導電型の不純物同士は一方の導電型の不純物濃度から他方の導電型の不純物濃度を差し引いたものに対応する。例えば、１０１８／ｃｍ３の不純物濃度でｐ型不純物（例えばホウ素）がドープされかつ３×１０１７／ｃｍ３の不純物濃度でｐ型不純物（例えばホウ素）が追加のイオン注入でドープされた場合、不純物の電荷密度は、両者を合算した１．３×１０１８／ｃｍ３となる。また、１０１８／ｃｍ３の不純物濃度でｐ型不純物（例えばホウ素）がドープされかつ３×１０１７／ｃｍ３の不純物濃度でｎ型不純物（例えばリン）が追加のイオン注入でドープされた場合、不純物の電荷密度は、両者の差である７×１０１７／ｃｍ３となる。なお、ドープした不純物が有する電荷の価数が２以上となる場合は、不純物の電荷密度は不純物濃度をその価数倍したものに対応し得る。上記２例はいずれもｐ型不純物の濃度の方が大きいので、ｐ型領域として機能する。ｐ型不純物とｎ型不純物とが混在する場合は、互いに相殺しあって、その不純物濃度の差の分だけが実効的な不純物（ドナーまたはアクセプタ）として機能し得る。従って、不純物の電荷密度は、その半導体領域の実効的な不純物濃度と考えることもできる。
【００３８】
図１１および図１２にも示されるように、ゲート絶縁膜４の膜厚ＴＧがゲート絶縁膜４の設計膜厚（ゲート絶縁膜４の膜厚ＴＧの設計値）Ｔ０と同じ（ＴＧ＝Ｔ０）で、かつチャネル領域を構成する半導体領域の不純物の電荷密度（不純物濃度）ＤＩが設計値（不純物濃度の設計値）Ｄ０と同じであれば、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈは設計値（しきい値電圧の設計値）Ｖ０と同じ（Ｖｔｈ＝Ｖ０）になる。
【００３９】
しきい値電圧Ｖｔｈを変動させる因子のうち、イオン注入で形成される半導体領域（不純物拡散層）の不純物の電荷密度（不純物濃度）は、ほぼ設計値（不純物濃度の設計値）Ｄ０通りの値に比較的容易に制御することができる。例えば、ほぼ設計値通りの不純物の電荷密度（不純物濃度）を有するｐ型ウエル３を比較的安定して形成することができる。このため、各半導体基板に対して同じイオン注入条件でイオン注入を行っていれば、チャネル領域を構成する半導体領域の不純物の電荷密度（不純物濃度）ＤＩは半導体基板間でそれ程変動しない。
【００４０】
それに対して、ゲート絶縁膜４は、熱酸化法などで形成された薄い酸化シリコン膜などからなり、半導体基板間でゲート絶縁膜４の膜厚が変動しやすく、設計膜厚Ｔ０通りのゲート絶縁膜４を安定して形成することは容易ではない。形成したゲート絶縁膜４の膜厚ＴＧが設計膜厚Ｔ０からずれると、形成されるＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈも設計値Ｖ０からずれてしまうことになる。例えば、形成されたゲート絶縁膜４の膜厚ＴＧがゲート絶縁膜の設計膜厚Ｔ０よりも厚い場合（ＴＧ＞Ｔ０）は、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈが設計値Ｖ０より大きく（Ｖｔｈ＞Ｖ０）なり、形成されたゲート絶縁膜４の膜厚ＴＧがゲート絶縁膜の設計膜厚Ｔ０よりも薄い場合（ＴＧ＜Ｔ０）は、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈが設計値Ｖ０より小さく（Ｖｔｈ＜Ｖ０）なってしまう。これは、ＭＩＳＦＥＴのしきい値電圧Ｖｔｈの変動（ばらつき）を引き起こし、半導体装置の製造歩留まりを低下させる。
【００４１】
本実施の形態では、ゲート絶縁膜４を形成した後、ゲート絶縁膜４の膜厚ＴＧがゲート絶縁膜の設計膜厚Ｔ０よりも厚すぎた場合（ＴＧ＞Ｔ０）は、チャネル領域を構成する半導体領域の不純物の電荷密度（不純物濃度）ＤＩが小さく（低く）なるように追加のイオン注入６を行う。ゲート絶縁膜４の膜厚ＴＧの増大によるしきい値電圧Ｖｔｈの上昇と、イオン注入６による不純物の電荷密度（不純物濃度）ＤＩの減少によるしきい値電圧Ｖｔｈの低下とを相殺させることで、しきい値電圧Ｖｔｈを一定（例えば設計値Ｖ０通りの値）に保つことができる。また、ゲート絶縁膜４の膜厚ＴＧがゲート絶縁膜の設計膜厚Ｔ０よりも薄すぎた場合（ＴＧ＜Ｔ０）は、不純物の電荷密度（不純物濃度）ＤＩが大きく（高く）なるように追加のイオン注入６を行う。ゲート絶縁膜４の膜厚ＴＧの減少によるしきい値電圧Ｖｔｈの低下と、イオン注入６による不純物の電荷密度（不純物濃度）ＤＩの増大によるしきい値電圧Ｖｔｈの上昇とを相殺させることで、しきい値電圧Ｖｔｈを一定（例えば設計値Ｖ０通りの値）に保つことができる。
【００４２】
本実施の形態では、図１にも示されるように、ゲート絶縁膜４を形成した（ステップＳ４）後、ゲート絶縁膜４の膜厚ＴＧを測定する（ステップＳ５）。そして、測定されたゲート絶縁膜４の膜厚ＴＧに応じて選択した条件でイオン注入（チャネルドープイオン注入）６が行われる（ステップＳ７）。図１３は、ゲート絶縁膜４の膜厚ＴＧを測定（ステップＳ５）してから、測定されたゲート絶縁膜４の膜厚ＴＧに応じてイオン注入６の条件を選択する工程を説明するためのフローチャートである。
【００４３】
ゲート絶縁膜４の膜厚を測定する工程（ステップＳ５）では、ゲート絶縁膜４の膜厚ＴＧは、例えばエリプソメータなどを用いて測定され、半導体基板（半導体ウエハ）１の主面の一点（一箇所）だけでゲート絶縁膜４の膜厚ＴＧを測定しても、あるいは、半導体基板１の主面の複数点（複数箇所）でゲート絶縁膜４の膜厚ＴＧを測定してもよい。半導体基板１の主面の複数点でゲート絶縁膜４の膜厚ＴＧを測定した場合は、例えば平均値などをゲート絶縁膜４の膜厚ＴＧの代表値として、その半導体基板１におけるゲート絶縁膜４の膜厚ＴＧとみなすことができる。
【００４４】
ゲート絶縁膜４の膜厚ＴＧを測定する工程（ステップＳ５）で測定されたゲート絶縁膜４の膜厚ＴＧは、例えばコンピュータなどにより、ゲート絶縁膜４の設計膜厚（ゲート絶縁膜４の膜厚の設計値）Ｔ０と比較される（ステップＳ５ａ）。そして、必要に応じて、ゲート絶縁膜４の膜厚ＴＧと設計膜厚Ｔ０との差ΔＴ（ΔＴ＝ＴＧ−Ｔ０）が算出される。それから、測定されたゲート絶縁膜４の膜厚ＴＧまたは算出された差ΔＴに応じて、イオン注入６の条件を選択する（ステップＳ５ｂ）。その選択された条件で、ステップＳ７における半導体基板１に対するイオン注入６が行われる。
【００４５】
ステップＳ７のイオン注入６では、イオン注入された不純物がゲート電極５を通過して、ゲート電極５の下に位置するゲート絶縁膜４の下のチャネル領域に導入されるようなイオン注入エネルギー（加速エネルギー）が用いられており、このイオン注入６によって調整領域（ｐ型半導体領域）７に不純物が導入され、不純物の電荷密度（不純物濃度）が調整される。調整領域７はチャネル領域を構成する半導体領域を含んでいるので、イオン注入６により、ＭＩＳＦＥＴ１１のチャネル領域を構成する半導体領域の不純物の電荷密度（不純物濃度）ＤＩを調整することができる。
【００４６】
図１４は、しきい値電圧Ｖｔｈを一定（設計値Ｖ０）とするためのゲート絶縁膜４の膜厚ＴＧとイオン注入６のドーズ量との関係を模式的に示すグラフである。図１４の横軸は、ステップＳ５で測定されたゲート絶縁膜４の膜厚ＴＧ（任意単位：ａｒｂｉｔｒａｒｙ  ｕｎｉｔ）に対応し、図１４のグラフの縦軸は、ステップＳ５ｂで選択（しステップＳ７で実行）するイオン注入６のドーズ量（任意単位：ａｒｂｉｔｒａｒｙ  ｕｎｉｔ）に対応する。
【００４７】
ステップＳ５ｂでは、ゲート絶縁膜４の膜厚ＴＧが設計膜厚Ｔ０からずれることに起因して生じ得るＭＩＳＦＥＴのしきい値電圧Ｖｔｈの設計値Ｖ０からのずれ（しきい値電圧Ｖｔｈのばらつき）を補償（補正）するように、すなわち、ゲート絶縁膜４の膜厚ＴＧが設計膜厚Ｔ０からずれてもしきい値電圧Ｖｔｈが一定（例えば設計値Ｖ０通りの値）になるように、イオン注入６の条件、例えば不純物（ドーパント）の種類（導電型）やドーズ量などが選択され、その選択された条件でステップＳ７のイオン注入６が行われる。例えば、図１４に示されるように、測定されたゲート絶縁膜４の膜厚ＴＧをゲート絶縁膜４の設計膜厚Ｔ０と比較し（ステップＳ５ａ）、ゲート絶縁膜４の膜厚ＴＧが設計膜厚Ｔ０よりも薄かった場合（ＴＧ＜Ｔ０すなわちΔＴ＝ＴＧ−Ｔ０＜０）には、ｐ型ウエル３に対して同じ導電型（ここではｐ型）の不純物（例えばホウ素（Ｂ）など）が選択されて（ステップＳ５ｂ）、イオン注入６で導入（イオン注入）される（ステップＳ７）。これにより、調整領域７の不純物の電荷密度（不純物濃度）は、イオン注入６前の不純物の電荷密度（不純物濃度）よりも大きく（高く）なる。このため、ＭＩＳＦＥＴ１１のチャネル領域を構成する半導体領域の不純物の電荷密度（不純物濃度）ＤＩはイオン注入６前よりも大きくなる。一方、測定されたゲート絶縁膜４の膜厚ＴＧをゲート絶縁膜４の設計膜厚Ｔ０と比較し（ステップＳ５ａ）、ゲート絶縁膜４の膜厚ＴＧが設計膜厚Ｔ０よりも厚かった場合（ＴＧ＞Ｔ０すなわちΔＴ＝ＴＧ−Ｔ０＞０）には、ｐ型ウエル３に対して逆の導電型の不純物（ここではｎ型の不純物、例えばリン（Ｐ）など）が選択されて（ステップＳ５ｂ）、イオン注入６で導入（イオン注入）される（ステップＳ７）。これにより、調整領域７の不純物の電荷密度（不純物濃度）は、イオン注入６前の不純物の電荷密度（不純物濃度）よりも小さく（低く）なる。このため、ＭＩＳＦＥＴ１１のチャネル領域を構成する半導体領域の不純物の電荷密度（不純物濃度）ＤＩはイオン注入６前よりも小さくなる。
【００４８】
イオン注入６のドーズ量は、ゲート絶縁膜４の膜厚ＴＧ（またはゲート絶縁膜４の膜厚ＴＧと設計膜厚Ｔ０との差ΔＴ）に応じて選択される。例えば、図１４に示されるように、ゲート絶縁膜４の膜厚ＴＧと設計膜厚Ｔ０との差（ΔＴ＝ＴＧ−Ｔ０）の絶対値（｜ΔＴ｜）が大きいほど、イオン注入６のドーズ量が大きくなり、ゲート絶縁膜４の膜厚ＴＧと設計膜厚Ｔ０との差（ΔＴ＝ＴＧ−Ｔ０）の絶対値（｜ΔＴ｜）が小さければ、イオン注入６のドーズ量は小さくなる。
【００４９】
ゲート絶縁膜４の膜厚ＴＧが設計膜厚Ｔ０からずれてもしきい値電圧Ｖｔｈの設計値Ｖ０からのずれ（しきい値電圧Ｖｔｈのばらつき）が生じないようにするには、ゲート絶縁膜４の膜厚ＴＧと設計膜厚Ｔ０との差（ΔＴ＝ＴＧ−Ｔ０）の絶対値（｜ΔＴ｜）が大きいほど、チャネル領域を構成する半導体領域の不純物の電荷密度（不純物濃度）ＤＩの設計値Ｄ０からの補正量（｜ΔＤ｜＝｜ＤＩ−Ｄ０｜）を大きくする必要がある。イオン注入６のドーズ量が大きいほど、調整領域７の不純物の電荷密度（不純物濃度）のイオン注入６の前後の変化率が大きくなり、チャネル領域を構成する半導体領域の不純物の電荷密度（不純物濃度）ＤＩの設計値Ｄ０からの補正量（｜ＤＩ−Ｄ０｜）を大きくすることができる。このため、ゲート絶縁膜４の膜厚ＴＧと設計膜厚Ｔ０との差（ΔＴ＝ＴＧ−Ｔ０）の絶対値（｜ΔＴ｜）が大きいほど、イオン注入６のドーズ量を大きくすることで、ゲート絶縁膜４の膜厚ＴＧの設計膜厚Ｔ０からのずれによるしきい値電圧Ｖｔｈの変化を相殺（補償、補正）し、形成されるＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈを一定（例えば設計値Ｖ０通りの値）に保つことができる。
【００５０】
図１４に示されるようなしきい値電圧Ｖｔｈを一定にするためのゲート絶縁膜４の膜厚ＴＧとイオン注入６の条件との相関関係（関数、検量線）を理論的または実験的に予め求めて記憶装置などに記憶させておけば、ステップＳ５ｂでゲート絶縁膜４の膜厚ＴＧ（またはゲート絶縁膜４の膜厚ＴＧと設計膜厚Ｔ０との差ΔＴ）に対応するイオン注入６の条件（不純物の種類（導電型）およびドーズ量）を記憶装置から読み出して選択し、ステップＳ７でその選択された条件（不純物の種類（導電型）およびドーズ量）でイオン注入６を行うことができる。
【００５１】
また、ゲート絶縁膜４の膜厚ＴＧと設計膜厚Ｔ０との差ΔＴの絶対値（｜ΔＴ｜）が、ＭＩＳＦＥＴのしきい値電圧Ｖｔｈをそれ程変動させない程度の値（ΔＴ０）以下であるときには（｜ΔＴ｜≦ΔＴ０）、ステップＳ７のイオン注入６を省略することもできる。また、ゲート絶縁膜４の膜厚ＴＧが設計膜厚Ｔ０よりも厚く（ＴＧ＞Ｔ０）、ｐ型ウエル３に対して逆の導電型、ここではｎ型の不純物（例えばリン（Ｐ）など）をイオン注入６で導入する場合であっても、調整領域７の導電型がｐ型ウエル３とは逆の導電型（ここではｎ型）にはならないようなドーズ量でイオン注入６が行われる。
【００５２】
上記のように、本実施の形態では、ゲート絶縁膜４の膜厚ＴＧ（またはゲート絶縁膜４の膜厚ＴＧの設計膜厚Ｔ０からのずれΔＴ）に応じて選択したイオン注入条件（不純物の種類（導電型）、ドーズ量）でイオン注入６を行い（ステップＳ７）、ｐ型ウエル３内の調整領域７の不純物の電荷密度（不純物濃度）を調整する。これにより、ゲート絶縁膜４の膜厚ＴＧの設計膜厚Ｔ０からのずれに起因したＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈの変動（設計値Ｖ０からのずれ）を補償するように、イオン注入６によりチャネル領域を構成する半導体領域の不純物の電荷密度（不純物濃度）ＤＩが調整される。このため、ゲート絶縁膜４の膜厚ＴＧの設計膜厚Ｔ０からのずれ（ΔＴ）に起因したＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈのばらつきまたは変動（設計値Ｖ０からのずれ）を抑制または防止できる。従って、ゲート絶縁膜４の膜厚ＴＧが設計膜厚Ｔ０からずれたとしても、設計値Ｖ０通りのしきい値電圧Ｖｔｈを有するＭＩＳＦＥＴ１１を形成することができる。また、たとえゲート絶縁膜４の膜厚ＴＧが複数の半導体基板間で変動したとしても、同じしきい値電圧Ｖｔｈ（設計値Ｖ０通りのしきい値電圧）を有するＭＩＳＦＥＴを、いずれの半導体基板においても安定して形成することが可能となる。従って、複数の半導体基板から製造される半導体装置（半導体チップ）の性能または特性（例えばしきい値電圧Ｖｔｈやソース・ドレイン電流Ｉｄｓなど）を均一化または安定化させることができ、半導体装置の製造歩留まりを向上することができる。また、半導体装置の信頼性を向上することができる。また、半導体ウエハを半導体チップにダイシングする前にスクライブ領域に形成したテストパターン（ＴＥＧ）を用いて行う検査工程（ウエハ検査）や半導体チップに分離した後に行う検査工程のいずれにおいても、歩留まり向上を図ることができる。
【００５３】
また、本実施の形態は、枚葉式で行う半導体装置の製造工程に適用すればより好適である。枚葉処理であれば、各工程（例えばゲート絶縁膜４の形成工程やイオン注入６工程）で半導体基板１を１枚ずつ処理するので、ゲート絶縁膜４の膜厚ＴＧを半導体基板（半導体ウエハ）毎に容易に測定することができ、各半導体基板で、ゲート絶縁膜４の膜厚ＴＧ（またはゲート絶縁膜４の膜厚ＴＧの設計膜厚Ｔ０からのずれΔＴ）に応じて選択された最適な条件でイオン注入６（ステップＳ７）を容易に行うことができる。このため、半導体基板間でのゲート絶縁膜４の膜厚ＴＧの変動によるＭＩＳＦＥＴのしきい値電圧Ｖｔｈの変動を容易かつ的確に防止することができる。
【００５４】
また、本実施の形態では、ゲート絶縁膜４の膜厚ＴＧに応じて選択されたイオン注入条件のイオン注入６（ステップＳ７）は、ゲート電極５の形成工程（ステップＳ６）の後に行っている。このイオン注入６の工程（ステップＳ７）では、ゲート電極５の下に位置するゲート絶縁膜４の表面は露出されておらず、ゲート電極５によって覆われている。このため、イオン注入６（ステップＳ７）によってゲート絶縁膜４がダメージを受けるのを防止することができる。従って、製造される半導体装置の信頼性をより向上することができる。
【００５５】
図１５は、他の実施の形態の半導体装置の製造工程を示すフローチャートである。図１６および図１７は、他の実施の形態の半導体装置の製造工程中の要部断面図であり、図３に続く製造工程中における要部断面図に対応する。ゲート絶縁膜４を形成し（ステップＳ４）、ゲート絶縁膜４の膜厚ＴＧを測定した（ステップＳ５）後、ゲート電極５の形成工程（ステップＳ６）の前に、図１５および図１６に示されるように、ゲート絶縁膜４の膜厚ＴＧに応じて選択された条件（不純物の種類（導電型）、ドーズ量）のイオン注入（チャネルドープイオン注入）６（ステップＳ７）を行い、ｐ型ウエル３のうちの調整領域（ｐ型半導体領域）７の不純物の電荷密度（不純物濃度）を調整することができる。この際のイオン注入６では、イオン注入された不純物がゲート絶縁膜４の下のｐ型ウエル３の表層領域に導入されるようなイオン注入エネルギー（加速エネルギー）が用いられ、このイオン注入６によって、ＭＩＳＦＥＴ１１のチャネル領域を構成する半導体領域の不純物の電荷密度（不純物濃度）ＤＩを調整することができる。その後、図１７に示されるように、ゲート電極５が形成される（ステップ６）。以降の工程は、図６（ステップＳ８）以降の製造工程と同様である。これにより、イオン注入６では、ゲート電極５を通過させて不純物を導入する必要がないので、ｐ型ウエル３の形成用のイオン注入工程とイオン注入エネルギーを変化させずにｐ型ウエル３（の表層領域）に不純物を導入し、ゲート絶縁膜４の膜厚ＴＧの設計膜厚Ｔ０からのずれによりしきい値電圧Ｖｔｈが変動しないように不純物の電荷密度（不純物濃度）を調節することができる。このため、イオン注入６の制御が容易になり、半導体装置の製造工程がより容易になる。
【００５６】
（実施の形態２）
上記実施の形態１では、ゲート絶縁膜の膜厚に応じて選択された条件のイオン注入を半導体基板に対して行っている。本実施の形態では、ゲート電極の側壁にゲート電極のゲート長に応じた厚みのサイドウォールスペーサを形成する。
【００５７】
図１８は、本発明の他の実施の形態である半導体装置、例えばＭＩＳＦＥＴ、の製造工程を示すフローチャートであり、上記実施の形態の図１に対応する。図１９〜図２２は、本発明の他の実施の形態である半導体装置、例えばＭＩＳＦＥＴ、の製造工程中の要部断面図であり、上記実施の形態１の図４〜図９の工程に対応する。
【００５８】
本実施の形態では、上記実施の形態１と同様にして、半導体基板１に素子分離領域２、ｐ型ウエル３およびゲート絶縁膜４を形成し、図１９に示されるように、ゲート絶縁膜４上にゲート電極５を形成した（ステップＳ６）後、ゲート電極５のゲート長ＬＧを測定する（ステップＳ２１）。ゲート電極５のゲート長ＬＧは、例えばＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：走査型電子顕微鏡）などを用いて測定することができる。
【００５９】
次に、図２０に示されるように、（例えばゲート電極５をマスクとして用いて）ｐ型ウエル３のゲート電極５の両側の領域にリン（Ｐ）などの不純物をイオン注入することにより、ｎ−型半導体領域（不純物拡散層）８を形成する（ステップＳ８）。それから、半導体基板１の全面上に、ゲート電極５を覆うように、サイドウォールスペーサ９形成用の絶縁膜９ａを形成（堆積）する（ステップＳ９ａ）。この際、ステップ２１で測定されたゲート電極５のゲート長ＬＧに応じて選択した堆積膜厚ＷＤＰの絶縁膜９ａが形成される。すなわち、測定されたゲート長ＬＧが設計値ＬＧ０からずれることによって生じるしきい値電圧のばらつきを補正する堆積膜厚ＷＤＰの絶縁膜９ａが形成される。絶縁膜９ａは、例えば、酸化シリコン膜、窒化シリコン膜、または酸化シリコン膜と窒化シリコン膜との積層膜などからなる。
【００６０】
次に、図２１に示されるように、絶縁膜９ａを異方性エッチングすることによって、ゲート電極５の側壁上に絶縁膜９ａの一部を残存させ、絶縁膜９ａの他の部分を除去する。これにより、ゲート電極５の側壁上に、サイドウォールまたはサイドウォールスペーサ（側壁スペーサ）９が形成される（ステップＳ１０）。この際、形成されるサイドウォールスペーサ９のゲート電極５の側壁上の厚みＬＳは、絶縁膜９ａの堆積膜厚ＷＤＰにほぼ対応する（ＬＳ＝ＷＤＰ）。
【００６１】
サイドウォールスペーサ９の形成後、図２２に示されるように、ｎ＋型半導体領域（不純物拡散層）１０（ソース、ドレイン）が、（例えばゲート電極５およびサイドウォールスペーサ９をマスクとして用いて）ｐ型ウエル３のゲート電極５およびサイドウォールスペーサ９の両側の領域にリン（Ｐ）などの不純物をイオン注入することにより形成される（ステップＳ１１）。ｎ＋型半導体領域１０は、ｎ−型半導体領域８よりも不純物濃度が高い。
【００６２】
このようにして、ｐ型ウエル３にｎチャネル型のＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１１が形成される。その後の工程は、上記実施の形態１（図１０の工程）とほぼ同様であるので、その説明を省略する。
【００６３】
本発明者の検討によれば、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈは、ショートチャネル効果（短チャネル効果）などにより、ゲート電極５のゲート長ＬＧに依存して変化する。また、サイドウォールスペーサ９の厚みＬＳがショートチャネル効果に影響を与え、例えばサイドウォールスペーサ９の厚みＬＳが厚いとショートチャネル効果は抑制され、サイドウォールスペーサ９の厚みＬＳが薄いとショートチャネル効果は顕著になるので、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈは、サイドウォールスペーサ９の厚みＬＳにも依存する。
【００６４】
図２３は、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈとゲート電極５のゲート長ＬＧとの関係を示すグラフである。図２４は、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈとサイドウォールスペーサ９の厚みＬＳとの関係を示すグラフである。図２３のグラフの横軸は、ゲート電極５のゲート長ＬＧ（任意単位：ａｒｂｉｔｒａｒｙ  ｕｎｉｔ）に対応し、図２４のグラフの横軸は、サイドウォールスペーサ９の厚みＬＳ（任意単位：ａｒｂｉｔｒａｒｙ  ｕｎｉｔ）に対応し、図２３および図２４のグラフの縦軸はＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈ（任意単位：ａｒｂｉｔｒａｒｙ  ｕｎｉｔ）に対応する。また、図２３には、サイドウォールスペーサ９の厚みＬＳが設計値（サイドウォールスペーサ９の厚みＬＳの設計値）ＬＳ０通りの値（ＬＳ＝ＬＳ０）である場合（図２３のグラフでは実線で示されている）のしきい値電圧Ｖｔｈのゲート長ＬＧに対する依存性だけでなく、サイドウォールスペーサ９の厚みＬＳが設計値ＬＳ０よりも大きな値ＬＳ１（ＬＳ＝ＬＳ１（ＬＳ１＞ＬＳ０））になった場合（図２３のグラフでは一点鎖線で示されている）と、サイドウォールスペーサ９の厚みＬＳが設計値ＬＳ０よりも小さな値ＬＳ２（ＬＳ＝ＬＳ２（ＬＳ２＜ＬＳ０））になった場合（図２３のグラフでは二点鎖線で示されている）とのしきい値電圧Ｖｔｈのゲート長ＬＧに対する依存性も示されている。また、図２４には、ゲート電極５のゲート長ＬＧが設計値（ゲート長ＬＧの設計値）ＬＧ０通りの値（ＬＧ＝ＬＧ０）である場合（図２４のグラフでは実線で示されている）のしきい値電圧Ｖｔｈのサイドウォールスペーサ９の厚みＬＳに対する依存性だけでなく、ゲート長ＬＧが設計値ＬＧ０よりも大きな値ＬＧ１（ＬＧ＝ＬＧ１（ＬＧ１＞ＬＧ０））になった場合（図２４のグラフでは一点鎖線で示されている）と、ゲート長ＬＧが設計値ＬＧ０よりも小さな値ＬＧ２（ＬＧ＝ＬＧ２（ＬＧ２＜ＬＧ０））になった場合（図２４のグラフでは二点鎖線で示されている）とのしきい値電圧Ｖｔｈのサイドウォールスペーサ９の厚みＬＳに対する依存性も示されている。
【００６５】
図２３に示されるように、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈは、ゲート電極５のゲート長ＬＧに依存しており、ゲート電極５のゲート長ＬＧが小さくなるとしきい値電圧Ｖｔｈが低下する傾向にある。このため、ゲート電極５のゲート長ＬＧが設計値ＬＧ０からずれると、形成されるＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈも設計値（しきい値電圧の設計値）Ｖ０からずれてしまう。これは、半導体装置の製造歩留まりを低下させる。また、図２３から分かるように、ゲート電極５のゲート長ＬＧが比較的小さい領域では、しきい値電圧Ｖｔｈのゲート長ＬＧに対する依存性はかなり大きい（図２３のグラフの傾きが大きい）。このため、半導体装置の小型化に伴いゲート電極５のゲート長ＬＧの設計値ＬＧ０を比較的小さくした場合、ゲート電極５のゲート長ＬＧの変動によるＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈの変動が大きくなり、半導体装置の製造歩留まりがより低下しやすくなる。
【００６６】
また、サイドウォールスペーサ９の厚みＬＳが厚くなるとショートチャネル効果は抑制される傾向にあるので、図２３および図２４から分かるように、サイドウォールスペーサ９の厚みＬＳが厚く（大きく）なると、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈは大きくなり、サイドウォールスペーサ９の厚みＬＳが薄く（小さく）くなると、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈは小さくなる。なお、サイドウォールスペーサ９の厚みＬＳは、半導体基板１の主面に平行な方向またはゲート電極５の側壁に略垂直な方向のサイドウォールスペーサ９の寸法（厚み、距離）に対応する。
【００６７】
このため、ゲート電極５のゲート長ＬＧが設計値ＬＧ０通りの値（ＬＧ＝ＬＧ０）となり、かつサイドウォールスペーサ９の厚みＬＳを設計値ＬＳ０通りの値（ＬＳ＝ＬＳ０）としたときに、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈも設計値Ｖ０通りの値（Ｖｔｈ＝Ｖ０）とすることができるが、ゲート電極５のゲート長ＬＧが設計値ＬＧ０とは異なる値であった場合には、サイドウォールスペーサ９の厚みＬＳを設計値ＬＳ０通りの値（ＬＳ＝ＬＳ０）にすると、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈが設計値Ｖ０からずれてしまう恐れがある。本実施の形態では、ゲート電極５を形成した後ゲート電極５のゲート長ＬＧを測定し、測定されたゲート電極５のゲート長ＬＧに応じてサイドウォールスペーサ９の厚みＬＳを調整することで、ゲート電極５のゲート長ＬＧの変動によるＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈの変動を防止（相殺）し、しきい値電圧Ｖｔｈを一定（例えば設計値Ｖ０通りの値）に保つ。サイドウォールスペーサ９の厚みＬＳは、絶縁膜９ａの堆積膜厚ＷＤＰを調節することにより、制御することができる。このため、測定されたゲート電極５のゲート長ＬＧに応じて絶縁膜９ａの堆積膜厚ＷＤＰを調整すればよい。
【００６８】
図２５は、ゲート電極５のゲート長ＬＧを測定（ステップＳ２１）してから、測定されたゲート電極５のゲート長ＬＧに応じて絶縁膜９ａの堆積膜厚ＷＤＰを選択する工程を説明するためのフローチャートである。
【００６９】
本実施の形態では、ゲート電極５の加工（形成）後、ゲート電極５のゲート長ＬＧを測定する（ステップＳ２１）。この際、半導体基板（半導体ウエハ）１の主面の一点（一箇所）だけでゲート電極５のゲート長ＬＧを測定しても、あるいは、半導体基板１の主面の複数点（複数箇所）でゲート電極５のゲート長ＬＧを測定してもよい。半導体基板１の主面の複数点でゲート電極５のゲート長ＬＧを測定した場合は、例えば平均値などをゲート電極５のゲート長ＬＧの代表値として、その半導体基板１におけるゲート電極５のゲート長ＬＧとみなすことができる。それから、測定されたゲート電極５のゲート長ＬＧに対応する堆積膜厚ＷＤＰを、例えば記憶装置に記憶されたデータなどから読み出して選択する（ステップＳ２１ａ）。そして、その選択された堆積膜厚ＷＤＰで絶縁膜９ａを半導体基板１の全面上にゲート電極５を覆うように形成（堆積）する（ステップＳ９ａ）。その後、絶縁膜９ａを異方性エッチングすることによって、ゲート電極５の側壁上にサイドウォールスペーサ９が形成される（ステップＳ１０）。形成されたサイドウォールスペーサ９の厚みＬＳは、絶縁膜９ａの堆積膜厚（膜厚）ＷＤＰに対応するので、サイドウォールスペーサ９の厚みＬＳは、ゲート電極５のゲート長ＬＧに応じて調整（選択）された厚みとなる。ステップＳ２１ａでは、ゲート電極５のゲート長ＬＧが設計値ＬＧ０からずれることに起因して生じ得るＭＩＳＦＥＴのしきい値電圧Ｖｔｈの設計値Ｖ０からのずれ（しきい値電圧Ｖｔｈのばらつき）を補償（補正）するように、すなわち、ゲート電極５のゲート長ＬＧが設計値ＬＧ０からずれてもしきい値電圧Ｖｔｈが一定（例えば設計値Ｖ０通りの値）になるように、サイドウォールスペーサ９形成用の絶縁膜９ａの堆積膜厚ＷＤＰが選択され、ステップＳ９ａではその選択された堆積膜厚ＷＤＰで絶縁膜９ａが堆積される。
【００７０】
図２６は、しきい値電圧Ｖｔｈを一定（設計値Ｖ０）とするためのゲート電極５のゲート長ＬＧと絶縁膜９ａの堆積膜厚ＷＤＰとの関係を模式的に示すグラフである。図２６の横軸は、ステップＳ２１で測定されたゲート電極５のゲート長ＬＧ（任意単位：ａｒｂｉｔｒａｒｙ  ｕｎｉｔ）に対応し、図２６のグラフの縦軸は、ステップＳ２１ａで選択（しステップＳ９ａで実行）する絶縁膜９ａの堆積膜厚ＷＤＰ（任意単位：ａｒｂｉｔｒａｒｙ  ｕｎｉｔ）に対応する。
【００７１】
図２６に示されるように、測定されたゲート電極５のゲート長ＬＧが小さいほど、絶縁膜９ａの堆積膜厚ＷＤＰを厚くする。例えば、測定されたゲート長ＬＧが設計値ＬＧ０よりも小さかった（短かった）場合（ＬＧ＜ＬＧ０）には、絶縁膜９ａの堆積膜厚ＷＤＰを設計値（堆積膜厚の設計値）Ｗ０よりも厚く（ＷＤＰ＞Ｗ０）し、測定されたゲート長ＬＧが設計値ＬＧ０よりも大きかった（長かった）場合（ＬＧ＞ＬＧ０）には、絶縁膜９ａの堆積膜厚ＷＤＰを設計値Ｗ０よりも薄く（ＷＤＰ＜Ｗ０）し、ゲート長ＬＧが設計値ＬＧ０通りであれば（ＬＧ＝ＬＧ０）、絶縁膜９ａの堆積膜厚ＷＤＰを設計値Ｗ０通りの値（ＷＤＰ＝Ｗ０）にする。
【００７２】
また、図２６に示されるようなしきい値電圧Ｖｔｈを一定にするためのゲート電極５のゲート長ＬＧと絶縁膜９ａの堆積膜厚ＷＤＰとの相関関係（関数、検量線）を理論的または実験的に予め求めて記憶装置などに記憶させておけば、ステップＳ２１ａでゲート電極５のゲート長ＬＧに対応する絶縁膜９ａの堆積膜厚ＷＤＰを記憶装置から読み出して選択し、ステップＳ９ａでその選択された堆積膜厚ＷＤＰで絶縁膜９ａの堆積を行うことができる。
【００７３】
このように、ゲート電極５のゲート長ＬＧ（またはゲート電極５のゲート長ＬＧの設計値ＬＧ０からのずれ）に応じて選択した堆積膜厚ＷＤＰで絶縁膜９ａを堆積させ（ステップＳ９ａ）、絶縁膜９ａを異方性エッチングしてサイドウォールスペーサ９を形成する（ステップＳ１０）。サイドウォールスペーサ９の厚みＬＳは、絶縁膜９ａの堆積膜厚ＷＤＰにほぼ対応する（ＬＳ＝ＷＤＰ）ので、サイドウォールスペーサ９の厚みＬＳが、ゲート電極５のゲート長ＬＧ（またはゲート電極５のゲート長ＬＧの設計値ＬＧ０からのずれ）に応じて調整された（すなわちゲート電極５のゲート長ＬＧの設計値ＬＧ０からのずれに起因したしきい値電圧Ｖｔｈの変動を補償または防止するように調整された）大きさとなる。例えば、測定されたゲート長ＬＧが設計値ＬＧ０よりも小さかった場合（ＬＧ＜ＬＧ０）には、サイドウォールスペーサ９の厚みＬＳが設計値（サイドウォールスペーサ９の厚みの設計値）ＬＳ０よりも厚く（ＬＳ＞ＬＳ０）なり、測定されたゲート長ＬＧが設計値ＬＧ０よりも大きかった場合（ＬＧ＞ＬＧ０）には、サイドウォールスペーサ９の厚みＬＳが設計値ＬＳ０よりも薄く（ＬＳ＜ＬＳ０）なり、ゲート長ＬＧが設計値ＬＧ０通りであれば（ＬＧ＝ＬＧ０）、サイドウォールスペーサ９の厚みＬＳが設計値ＬＳ０通りの値（ＬＳ＝ＬＳ０）になる。これにより、ゲート電極５のゲート長ＬＧの設計値ＬＧ０からのずれ（ΔＬ＝ＬＧ−ＬＧ０）に起因したＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈの変動（設計値Ｖ０からのずれ）を抑制または防止できる。このため、ゲート電極５のゲート長ＬＧが設計値ＬＧ０からずれたとしても、設計値Ｖ０通りのしきい値電圧Ｖｔｈを有するＭＩＳＦＥＴ１１を形成することができる。また、たとえゲート電極５のゲート長ＬＧが複数の半導体基板間で変動したとしても、同じしきい値電圧Ｖｔｈ（設計値Ｖ０通りのしきい値電圧）を有するＭＩＳＦＥＴを、いずれの半導体基板においても安定して形成することが可能となる。従って、複数の半導体基板から製造される半導体装置（半導体チップ）の性能または特性（例えばしきい値電圧Ｖｔｈやソース・ドレイン電流Ｉｄｓなど）を均一化または安定化させることができ、半導体装置の製造歩留まりを向上することができる。また、半導体装置の信頼性を向上することができる。また、半導体ウエハを半導体チップにダイシングする前にスクライブ領域に形成したテストパターン（ＴＥＧ）を用いて行う検査工程（ウエハ検査）や半導体チップに分離した後に行う検査工程のいずれにおいても、歩留まり向上を図ることができる。
【００７４】
また、本実施の形態は、枚葉式で行う半導体装置の製造工程に適用すればより好適である。枚葉処理であれば、各工程（例えばゲート電極５の形成工程やサイドウォールスペーサ９形成（絶縁膜９ａ堆積）工程）で半導体基板１を１枚ずつ処理するので、ゲート電極５のゲート長ＬＧを半導体基板（半導体ウエハ）毎に容易に測定することができ、各半導体基板で、ゲート電極５のゲート長ＬＧ（またはゲート電極５のゲート長ＬＧの設計値ＬＧ０からのずれ）に応じて調整した最適な厚み（寸法）ＬＳのサイドウォールスペーサ９を容易に形成することができる。このため、半導体基板間でのゲート電極５のゲート長ＬＧの変動によるＭＩＳＦＥＴのしきい値電圧Ｖｔｈの変動を容易かつ的確に防止することができる。
【００７５】
本実施の形態では、上記実施の形態１のようなゲート絶縁膜４の膜厚ＴＧに応じて選択した条件のイオン注入６を行わなくとも、ゲート電極５のゲート長ＬＧの変動によるしきい値電圧Ｖｔｈの変動を防止でき、半導体装置の製造歩留まりを向上することができる。また、本実施の形態を上記実施の形態１と組み合わせることもできる。すなわち、上記実施の形態１のように、測定したゲート絶縁膜４の膜厚ＴＧに応じて選択した条件でイオン注入６を行い（ステップＳ５，Ｓ５ａ，Ｓ５ｂ，Ｓ７）、かつ本実施の形態のように、測定したゲート電極５のゲート長ＬＧに応じて選択（調整）した厚み（寸法）のサイドウォールスペーサ９（またはサイドウォールスペーサ９形成用の絶縁膜９ａ）を形成する（ステップＳ２１，Ｓ２１ａ，Ｓ９ａ，Ｓ１０）こともできる。これにより、ゲート絶縁膜４の膜厚ＴＧの変動およびゲート電極５のゲート長ＬＧの変動によるしきい値電圧Ｖｔｈの変動を防止できるので、半導体装置の製造歩留まりをより的確に向上することができる。
【００７６】
（実施の形態３）
上記実施の形態２では、ゲート電極のゲート長に応じた厚みでサイドウォールスペーサ（またはサイドウォールスペーサ９形成用の絶縁膜９ａ）を形成している。本実施の形態では、ゲート電極のゲート長に応じて選択した条件でイオン注入を行う。
【００７７】
図２７は、本発明の他の実施の形態である半導体装置、例えばＭＩＳＦＥＴ、の製造工程を示すフローチャートであり、上記実施の形態の図１に対応する。図２８〜図３３は、本発明の他の実施の形態である半導体装置、例えばＭＩＳＦＥＴ、の製造工程中の要部断面図であり、上記実施の形態１の図４〜図９の工程に対応する。
【００７８】
本実施の形態では、上記実施の形態１と同様にして、半導体基板１に素子分離領域２、ｐ型ウエル３およびゲート絶縁膜４を形成し、図２８に示されるように、ゲート絶縁膜４上にゲート電極５を形成した（ステップＳ６）後、ゲート電極５のゲート長ＬＧを測定する（ステップＳ３１）。ゲート電極５のゲート長ＬＧは、例えばＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：走査型電子顕微鏡）などを用いて測定することができる。
【００７９】
次に、図２９に示されるように、（例えばゲート電極５をマスクとして用いて）ｐ型ウエル３のゲート電極５の両側の領域にリン（Ｐ）などの不純物をイオン注入することにより、ｎ−型半導体領域（不純物拡散層）８を形成する（ステップＳ８）。それから、測定されたゲート電極５のゲート長ＬＧに応じて選択した条件（ドーズ量）で、すなわち測定されたゲート長ＬＧが設計値ＬＧ０からずれることによって生じるしきい値電圧のばらつきを補正する条件（ドーズ量）で、図３０において矢印で模式的に示されるようにイオン注入３１を行い、ｐ型半導体領域３２を形成する（ステップＳ３２）。イオン注入３１では、ｐ型ウエル３と同じ導電型（ここではｐ型）の不純物（例えばホウ素（Ｂ）など）がイオン注入（導入）される。また、例えば半導体基板１の主面に対して斜め方向にイオン注入を行うことや、不純物の拡散係数の違いなどにより、ｎ−型半導体領域（不純物拡散層）８の周辺領域（または隣接領域）にイオン注入３１で不純物（例えばホウ素などのｐ型の不純物）が導入され、ｐ型半導体領域３２の不純物濃度（不純物の電荷密度）は、ｐ型ウエル３の不純物濃度（不純物の電荷密度）よりも高くなる。このイオン注入３１により、パンチスルーストッパとしてのｐ型半導体領域３２が形成される。これにより、ｎ−型半導体領域８周辺をｐ型半導体領域３２（ボロン拡散層）がとりまく構造、一般にＨａｌｏと呼ばれる構造を形成することができる。ｐ型半導体領域３２を形成することにより、ショートチャネル効果（短チャネル効果）を抑制することができる。
【００８０】
次に、図３１に示されるように、半導体基板１の全面上に、ゲート電極５を覆うように、サイドウォールスペーサ９形成用の絶縁膜９ａを形成（堆積）する（ステップＳ９）。絶縁膜９ａは、例えば、酸化シリコン膜、窒化シリコン膜、または酸化シリコン膜と窒化シリコン膜との積層膜などからなる。
【００８１】
次に、図３２に示されるように、絶縁膜９ａを異方性エッチングすることによって、ゲート電極５の側壁上に絶縁膜９ａの一部を残存させ、絶縁膜９ａの他の部分を除去する。これにより、ゲート電極５の側壁上に、サイドウォールまたはサイドウォールスペーサ（側壁スペーサ）９が形成される（ステップＳ１０）。この際、形成されるサイドウォールスペーサ９のゲート電極５の側壁上の厚みＬＳは、絶縁膜９ａの堆積膜厚ＷＤＰにほぼ対応する（ＬＳ＝ＷＤＰ）。
【００８２】
サイドウォールスペーサ９の形成後、図３３に示されるように、ｎ＋型半導体領域（不純物拡散層）１０（ソース、ドレイン）が、（例えばゲート電極５およびサイドウォールスペーサ９をマスクとして用いて）ｐ型ウエル３のゲート電極５およびサイドウォールスペーサ９の両側の領域にリン（Ｐ）などの不純物をイオン注入することにより形成される（ステップＳ１１）。ｎ＋型半導体領域１０は、ｎ−型半導体領域８よりも不純物濃度が高い。
【００８３】
このようにして、ｐ型ウエル３にｎチャネル型のＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１１が形成される。その後の工程は、上記実施の形態１（図１０の工程）とほぼ同様であるので、その説明を省略する。
【００８４】
本発明者の検討によれば、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈは、ショートチャネル効果（短チャネル効果）などにより、ゲート電極５のゲート長ＬＧに依存して変化する。また、パンチスルーストッパとしてのｐ型半導体領域３２の不純物濃度（不純物の電荷密度）がショートチャネル効果（短チャネル効果）に影響を与え、例えばイオン注入３１のドーズ量ＨＳを大きくしてｐ型半導体領域３２の不純物濃度（不純物の電荷密度）を相対的に大きくするとショートチャネル効果は抑制され、イオン注入３１のドーズ量ＨＳを小さくしてｐ型半導体領域３２の不純物濃度（不純物の電荷密度）を相対的に小さくするとショートチャネル効果は顕著になるので、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈは、ｐ型半導体領域３２を形成するためのイオン注入３１のドーズ量ＨＳにも依存することになる。
【００８５】
図３４は、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈとゲート電極５のゲート長ＬＧとの関係を示すグラフである。図３５は、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈとイオン注入３１のドーズ量ＨＳとの関係を示すグラフである。図３４のグラフの横軸は、ゲート電極５のゲート長ＬＧ（任意単位：ａｒｂｉｔｒａｒｙ  ｕｎｉｔ）に対応し、図３５のグラフの横軸は、ｐ型半導体領域３２を形成するためのイオン注入３１のドーズ量ＨＳ（任意単位：ａｒｂｉｔｒａｒｙ  ｕｎｉｔ）に対応し、図３４および図３５のグラフの縦軸はＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈ（任意単位：ａｒｂｉｔｒａｒｙ  ｕｎｉｔ）に対応する。また、図３４には、イオン注入３１のドーズ量ＨＳが設計値（イオン注入３１のドーズ量ＨＳの設計値）Ｈ０通りの値（ＨＳ＝Ｈ０）である場合（図３４のグラフでは実線で示されている）のしきい値電圧Ｖｔｈのゲート長ＬＧに対する依存性だけでなく、イオン注入３１のドーズ量ＨＳが設計値Ｈ０よりも大きな値Ｈ１（ＨＳ＝Ｈ１（Ｈ１＞Ｈ０））になった場合（図３４のグラフでは一点鎖線で示されている）と、イオン注入３１のドーズ量ＨＳが設計値Ｈ０よりも小さな値Ｈ２（ＨＳ＝Ｈ２（Ｈ２＜Ｈ０））になった場合（図３５のグラフでは二点鎖線で示されている）とのしきい値電圧Ｖｔｈのゲート長ＬＧに対する依存性も示されている。また、図３５には、ゲート電極５のゲート長ＬＧが設計値（ゲート長の設計値）ＬＧ０通りの値（ＬＧ＝ＬＧ０）である場合（図３５のグラフでは実線で示されている）のしきい値電圧Ｖｔｈのイオン注入３１のドーズ量ＨＳに対する依存性だけでなく、ゲート長ＬＧが設計値ＬＧ０よりも大きな値ＬＧ１（ＬＧ＝ＬＧ１（ＬＧ１＞ＬＧ０））になった場合（図３５のグラフでは一点鎖線で示されている）と、ゲート長ＬＧが設計値ＬＧ０よりも小さな値ＬＧ２（ＬＧ＝ＬＧ２（ＬＧ２＜ＬＧ０））になった場合（図３５のグラフでは二点鎖線で示されている）とのしきい値電圧Ｖｔｈのイオン注入３１のドーズ量ＨＳに対する依存性も示されている。
【００８６】
図３４に示されるように、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈは、ゲート電極５のゲート長ＬＧに依存しており、ゲート電極５のゲート長ＬＧが小さくなるほどしきい値電圧Ｖｔｈが低下する傾向にある。このため、ゲート電極５のゲート長ＬＧが設計値（ゲート長の設計値）ＬＧ０からずれると、形成されるＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈも設計値（しきい値電圧の設計値）Ｖ０からずれてしまう。これは、半導体装置の製造歩留まりを低下させる。また、図３４から分かるように、ゲート電極５のゲート長ＬＧが比較的小さい領域では、しきい値電圧Ｖｔｈのゲート長ＬＧに対する依存性はかなり大きい（図３４のグラフの傾きが大きい）。このため、半導体装置の小型化に伴いゲート電極５のゲート長ＬＧの設計値ＬＧ０を比較的小さくした場合、ゲート電極５のゲート長ＬＧの変動によるＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈの変動が大きくなり、半導体装置の製造歩留まりがより低下しやすくなる。
【００８７】
また、イオン注入３１のドーズ量ＨＳを大きくすると（ｐ型半導体領域３２の不純物濃度（不純物の電荷密度）を大きくすると）ショートチャネル効果が抑制される傾向にあるので、図３４および図３５から分かるように、イオン注入３１のドーズ量ＨＳが大きくなると（すなわちｐ型半導体領域３２の不純物濃度（不純物の電荷密度）が相対的に大きくなると）、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈは大きくなり、イオン注入３１のドーズ量ＨＳが小さくなると（すなわちｐ型半導体領域３２の不純物濃度（不純物の電荷密度）が相対的に小さくなると）、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈは小さくなる。
【００８８】
このため、ゲート電極５のゲート長ＬＧが設計値ＬＧ０通りの値（ＬＧ＝ＬＧ０）となり、かつイオン注入３１のドーズ量ＨＳを設計値Ｈ０通りの値（ＨＳ＝Ｈ０）としたときに、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈも設計値Ｖ０通りの値（Ｖｔｈ＝Ｖ０）とすることができるが、ゲート電極５のゲート長ＬＧが設計値ＬＧ０とは異なる値であった場合には、イオン注入３１のドーズ量ＨＳを設計値Ｈ０通りの値（ＨＳ＝Ｈ０）にすると、ＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈが設計値Ｖ０からずれてしまう恐れがある。本実施の形態では、ゲート電極５を形成した後ゲート電極５のゲート長ＬＧを測定し、測定されたゲート電極５のゲート長ＬＧに応じて、パンチスルーストッパとしてのｐ型半導体領域３２を形成するためのイオン注入３１のドーズ量ＨＳを調整することで、ゲート電極５のゲート長ＬＧの変動によるＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈの変動を防止（相殺）し、しきい値電圧Ｖｔｈを一定（例えば設計値Ｖ０通りの値）に保つ。
【００８９】
図３６は、ゲート電極５のゲート長ＬＧを測定（ステップＳ３１）してから、測定されたゲート電極５のゲート長ＬＧに応じてイオン注入３１のドーズ量ＨＳを選択する工程を説明するためのフローチャートである。
【００９０】
本実施の形態では、ゲート電極５の加工（形成）後、ゲート電極５のゲート長ＬＧを測定する（ステップＳ３１）。この際、半導体基板（半導体ウエハ）１の主面の一点（一箇所）だけでゲート電極５のゲート長ＬＧを測定しても、あるいは、半導体基板１の主面の複数点（複数箇所）でゲート電極５のゲート長ＬＧを測定してもよい。半導体基板１の主面の複数点でゲート電極５のゲート長ＬＧを測定した場合は、例えば平均値などをゲート電極５のゲート長ＬＧの代表値として、その半導体基板１におけるゲート電極５のゲート長ＬＧとみなすことができる。それから、測定されたゲート電極５のゲート長ＬＧに対応するイオン注入３１のドーズ量ＨＳを、例えば記憶装置に記憶されたデータなどから読み出して選択する（ステップＳ３１ａ）。そして、その選択されたドーズ量ＨＳで半導体基板１に対してイオン注入３１を行って、パンチスルーストッパとしてのｐ型半導体領域３２を形成する（ステップＳ３２）。形成されたｐ型半導体領域３２の不純物濃度（不純物の電荷密度）は、イオン注入３１のドーズ量ＨＳに依存するので、ｐ型半導体領域３２の不純物濃度（不純物の電荷密度）は、ゲート電極５のゲート長ＬＧに応じて調整（選択）された濃度となる。ステップＳ３１ａでは、ゲート電極５のゲート長ＬＧが設計値ＬＧ０からずれることに起因して生じ得るＭＩＳＦＥＴのしきい値電圧Ｖｔｈの設計値Ｖ０からのずれ（しきい値電圧Ｖｔｈのばらつき）を補償（補正）するように、すなわち、ゲート電極５のゲート長ＬＧが設計値ＬＧ０からずれてもしきい値電圧Ｖｔｈが一定（例えば設計値Ｖ０通りの値）になるように、イオン注入３１のドーズ量ＨＳが選択され、ステップＳ３２ではその選択されたドーズ量ＨＳでイオン注入３１が行われる。
【００９１】
図３７は、しきい値電圧Ｖｔｈを一定（設計値Ｖ０）とするためのゲート電極５のゲート長ＬＧとイオン注入３１のドーズ量ＨＳとの関係を模式的に示すグラフである。図３７の横軸は、ステップＳ３１で測定されたゲート電極５のゲート長ＬＧ（任意単位：ａｒｂｉｔｒａｒｙ  ｕｎｉｔ）に対応し、図３７のグラフの縦軸は、ステップＳ３１ａで選択（しステップＳ３２で実行）するイオン注入３１のドーズ量ＨＳ（任意単位：ａｒｂｉｔｒａｒｙ  ｕｎｉｔ）に対応する。
【００９２】
図３７に示されるように、測定されたゲート電極５のゲート長ＬＧが小さいほど、イオン注入３１のドーズ量ＨＳを大きくする。例えば、測定されたゲート長ＬＧが設計値（ゲート長の設計値）ＬＧ０よりも小さかった（短かった）場合（ＬＧ＜ＬＧ０）には、イオン注入３１のドーズ量ＨＳを設計値Ｈ０よりも大きく（ＨＳ＞Ｈ０）し、測定されたゲート長ＬＧが設計値ＬＧ０よりも大きかった（長かった）場合（ＬＧ＞ＬＧ０）には、イオン注入３１のドーズ量ＨＳを設計値Ｈ０よりも小さく（ＨＳ＜Ｈ０）し、ゲート長ＬＧが設計値ＬＧ０通りであれば（ＬＧ＝ＬＧ０）、イオン注入３１のドーズ量ＨＳを設計値Ｈ０通りの値（ＨＳ＝Ｈ０）にする。
【００９３】
また、図３７に示されるようなしきい値電圧Ｖｔｈを一定にするためのゲート電極５のゲート長ＬＧとイオン注入３１のドーズ量ＨＳとの相関関係（関数、検量線）を理論的または実験的に予め求めて記憶装置などに記憶させておけば、ステップＳ３１ａでゲート電極５のゲート長ＬＧに対応するイオン注入３１のドーズ量ＨＳを記憶装置から読み出して選択し、ステップＳ３２でその選択されたドーズ量ＨＳでイオン注入３１を行うことができる。
【００９４】
このように、ゲート電極５のゲート長ＬＧ（またはゲート電極５のゲート長ＬＧの設計値ＬＧ０からのずれ）に応じて選択したドーズ量ＨＳでイオン注入３１を行ってパンチスルーストッパとしてのｐ型半導体領域３２を形成する。これにより、ｐ型半導体領域３２の不純物濃度（不純物の電荷密度）は、ゲート電極５のゲート長ＬＧ（またはゲート電極５のゲート長ＬＧの設計値ＬＧ０からのずれ）に応じて調整された（すなわちゲート電極５のゲート長ＬＧの設計値ＬＧ０からのずれに起因したしきい値電圧Ｖｔｈの変動を補償または防止するように調整された）濃度となる。これにより、ゲート電極５のゲート長ＬＧの設計値ＬＧ０からのずれ（ΔＬ＝ＬＧ−ＬＧ０）に起因したＭＩＳＦＥＴ１１のしきい値電圧Ｖｔｈの変動（設計値Ｖ０からのずれ）を抑制または防止できる。このため、ゲート電極５のゲート長ＬＧが設計値ＬＧ０からずれたとしても、設計値Ｖ０通りのしきい値電圧Ｖｔｈを有するＭＩＳＦＥＴ１１を形成することができる。また、たとえゲート電極５のゲート長ＬＧが複数の半導体基板間で変動したとしても、同じしきい値電圧Ｖｔｈ（設計値Ｖ０通りのしきい値電圧）を有するＭＩＳＦＥＴを、いずれの半導体基板においても安定して形成することが可能となる。従って、複数の半導体基板から製造される半導体装置（半導体チップ）の性能または特性（例えばしきい値電圧Ｖｔｈやソース・ドレイン電流Ｉｄｓなど）を均一化または安定化させることができ、半導体装置の製造歩留まりを向上することができる。また、半導体装置の信頼性を向上することができる。また、半導体ウエハを半導体チップにダイシングする前にスクライブ領域に形成したテストパターン（ＴＥＧ）を用いて行う検査工程（ウエハ検査）や半導体チップに分離した後に行う検査工程のいずれにおいても、歩留まり向上を図ることができる。
【００９５】
また、本実施の形態は、枚葉式で行う半導体装置の製造工程に適用すればより好適である。枚葉処理であれば、各工程（例えばゲート電極５の形成工程やイオン注入３１工程）で半導体基板１を１枚ずつ処理するので、ゲート電極５のゲート長ＬＧを半導体基板（半導体ウエハ）毎に容易に測定することができ、各半導体基板で、ゲート電極５のゲート長ＬＧ（またはゲート電極５のゲート長ＬＧの設計値ＬＧ０からのずれ）に応じて調整した最適なドーズ量ＨＳでイオン注入３１を行ってｐ型半導体領域３２を形成することができる。このため、半導体基板間でのゲート電極５のゲート長ＬＧの変動によるＭＩＳＦＥＴのしきい値電圧Ｖｔｈの変動を容易かつ的確に防止することができる。
【００９６】
また、本実施の形態では、イオン注入３１は、ゲート電極５の形成工程（ステップＳ６）の後で、サイドウォールスペーサ９形成用の絶縁膜９ａの堆積工程（ステップＳ９）の前に行われる。また、イオン注入３１は、ｎ−型半導体領域８形成のためのイオン注入工程（ステップＳ８）の前、後、あるいは同時に行うことができる。
【００９７】
本実施の形態では、上記実施の形態１のようなゲート絶縁膜４の膜厚ＴＧに応じて選択した条件のイオン注入６を行わなくとも、ゲート電極５のゲート長ＬＧの変動によるしきい値電圧Ｖｔｈの変動を防止でき、半導体装置の製造歩留まりを向上することができる。また、本実施の形態を上記実施の形態１と組み合わせることもできる。すなわち、上記実施の形態１のように、測定したゲート絶縁膜４の膜厚ＴＧに応じて選択した条件（不純物、ドーズ量）でイオン注入６を行い（ステップＳ５，Ｓ５ａ，Ｓ５ｂ，Ｓ７）、かつ本実施の形態のように、測定したゲート電極５のゲート長ＬＧに応じて選択（調整）したドーズ量ＨＳでイオン注入３１を行う（ステップＳ３１，Ｓ３１ａ，Ｓ３２）こともできる。これにより、ゲート絶縁膜４の膜厚ＴＧの変動およびゲート電極５のゲート長ＬＧの変動によるしきい値電圧Ｖｔｈの変動を防止できるので、半導体装置の製造歩留まりをより的確に向上することができる。
【００９８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００９９】
前記実施の形態では、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明したが、導電型を逆にし、ｐチャネル型のＭＩＳＦＥＴを形成する場合についても適用できる。また、ＣＭＩＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を形成する場合についても適用できる。
【０１００】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１０１】
ゲート絶縁膜の膜厚を測定し、測定されたゲート絶縁膜の膜厚に応じて選択した条件でイオン注入を行うことにより、しきい値電圧の変動を防止できる。また、半導体装置の製造歩留まりを向上できる。
【０１０２】
また、ゲート電極のゲート長を測定し、測定されたゲート長に応じて選択した寸法のサイドウォールスペーサをゲート電極の側壁上に形成することにより、しきい値電圧の変動を防止できる。また、半導体装置の製造歩留まりを向上できる。
【０１０３】
また、ゲート電極のゲート長を測定し、測定されたゲート長に応じて選択した条件でイオン注入を行うことにより、しきい値電圧の変動を防止できる。また、半導体装置の製造歩留まりを向上できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造工程を示すフローチャートである。
【図２】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】ＭＩＳＦＥＴのしきい値電圧とゲート絶縁膜の膜厚との関係を示すグラフである。
【図１２】ＭＩＳＦＥＴのしきい値電圧と不純物の電荷密度との関係を示すグラフである。
【図１３】測定されたゲート絶縁膜の膜厚に応じてイオン注入の条件を選択する工程を説明するためのフローチャートである。
【図１４】しきい値電圧を一定とするためのゲート絶縁膜の膜厚とイオン注入のドーズ量との関係を模式的に示すグラフである。
【図１５】本発明の他の実施の形態である半導体装置の製造工程を示すフローチャートである。
【図１６】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】本発明の他の実施の形態である半導体装置の製造工程を示すフローチャートである。
【図１９】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２３】ＭＩＳＦＥＴのしきい値電圧とゲート電極のゲート長との関係を示すグラフである。
【図２４】ＭＩＳＦＥＴのしきい値電圧とサイドウォールスペーサの厚みとの関係を示すグラフである。
【図２５】測定されたゲート電極のゲート長に応じて絶縁膜の堆積膜厚を選択する工程を説明するためのフローチャートである。
【図２６】しきい値電圧を一定とするためのゲート電極のゲート長と絶縁膜の堆積膜厚との関係を模式的に示すグラフである。
【図２７】本発明の他の実施の形態である半導体装置の製造工程を示すフローチャートである。
【図２８】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中における要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中における要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中における要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中における要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中における要部断面図である。
【図３４】ＭＩＳＦＥＴのしきい値電圧とゲート電極のゲート長との関係を示すグラフである。
【図３５】ＭＩＳＦＥＴのしきい値電圧とイオン注入のドーズ量との関係を示すグラフである。
【図３６】測定されたゲート電極のゲート長に応じてイオン注入のドーズ量を選択する工程を説明するためのフローチャートである。
【図３７】しきい値電圧を一定とするためのゲート電極のゲート長とイオン注入のドーズ量との関係を模式的に示すグラフである。
【符号の説明】
１  半導体基板
２  素子分離領域
３  ｐ型ウエル
４  ゲート絶縁膜
５  ゲート電極
６  イオン注入
７  調整領域
８  ｎ−型半導体領域
９  サイドウォールスペーサ
９ａ  絶縁膜
１０  ｎ＋型半導体領域
１１  ｎチャネル型のＭＩＳＦＥＴ
１２  絶縁膜
１３  コンタクトホール
１４  プラグ
１４ａ  窒化チタン膜
１５  配線
１５ａ  チタン膜
１５ｂ  窒化チタン膜
１５ｃ  アルミニウム膜
１５ｄ  チタン膜
１５ｅ  窒化チタン膜
３１  イオン注入
３２  ｐ型半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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