(57)【要約】【課題】抵抗や接合容量を増大させることなく、浅いウェル領域および素子分離領域の深さを浅く形成でき、微細化に対応できる半導体装置を提供する。【解決手段】浅いウェル領域２０４を不純物濃度の濃い領域２２２を不純物濃度の薄い領域２２１，２２１で上下方向から挟み込む構造とし、不純物濃度の濃い領域２２２の不純物に、不純物濃度の薄い領域２２１，２２１の不純物よりも原子量の大きな不純物を用いる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板内に形成された第１導電型の深いウェル領域と、
上記第１導電型の深いウェル領域内に形成され、素子分離領域によって区分された第２導電型の浅いウェル領域を備え、
上記浅いウェル領域は、不純物濃度の濃い領域を不純物濃度の薄い領域によって上下方向から挟み込んだ構造になっており、上記不純物濃度の濃い領域の不純物は、上記不純物濃度の薄い領域の不純物より原子量が大きいことを特徴とすることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第２導電型の浅いウェル領域がＮ型の場合、
上記不純物濃度の濃い領域の不純物は砒素（Ａｓ）またはアンチモン（Ｓｂ）であり、上記不純物濃度の薄い領域の不純物は燐（Ｐ）であることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
上記第２導電型の浅いウェル領域がＰ型の場合、
上記不純物濃度の濃い領域の不純物はインジウム（Ｉｎ）であり、上記不純物濃度の薄い領域の不純物はボロン（Ｂ）であることを特徴とする半導体装置。
【請求項４】
請求項１乃至３の何れか１つに記載の半導体装置において、
上記第２導電型の浅いウェル領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極を備え、
上記ゲート電極は、上記ゲート電極に対応する上記第２導電型の浅いウェルと電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至４の何れか１つに記載の半導体装置において、上記第２導電型の浅いウェル領域の上記半導体基板表面からの深さは、１００ｎｍ以上かつ４００ｎｍ以下であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低抵抗で低容量の配線を有する半導体装置に関する。
【０００２】
【従来の技術】
携帯電話に代表される携帯機器端末は目覚ましい発展を続けているが、そのバッテリーの寿命を延ばすためにＣＭＯＳ（コンプリメンタリ・メタル・オキサイド・セミコンダクタ）ＬＳＩ（大規模集積回路）の低消費電力化が熱望されている。このＣＭＯＳＬＳＩの消費電力は、容量に比例し、電源電圧の２乗に比例する。このため、低容量化および低電源電圧化は消費電力を低減するのに有効である。特に電源電圧を低くすることが最も有効である。しかし、電源電圧を低くすると、トランジスタの駆動力が減少するため、回路の遅延時間が増大してしまうという問題が生じる。これは、電源電圧を低くするほど顕著になる。
【０００３】
これを改善する一つの方法として、トランジスタのしきい値電圧を低くすることが考えられるが、しきい値電圧の低減に伴い、ゲートオフ時のリーク電流、すなわちスタンバイリーク電流が増大するため、許容できるスタンバイリーク電流によりしきい値の下限が限定されてしまう。
【０００４】
このような問題を解決するために、ウェル領域のバイアスを変化させることにより生じる基板バイアス効果を利用した、低電圧駆動、低消費電力、かつ高速動作が可能なＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）技術として、バルク基板を用いた動的閾値動作トランジスタ（以下、ＤＴＭＯＳという）が提案されている（例えば、特許文献１参照）。
【０００５】
図３（ａ）は、そのようなＤＴＭＯＳの平面レイアウトを示し、図３（ｂ）は、図３（ａ）におけるＡ−Ａ’方向の断面を示し、図３（ｃ）は、図３（ａ）におけるＢ−Ｂ’方向の断面を示している。このＤＴＭＯＳは、半導体基板３０１上に、深いウェル領域３０２を形成し、その深いウェル領域３０２上に素子分離領域３０４により素子毎に電気的に分離されるように浅いウェル領域３０３を形成している。ゲート絶縁膜３０５上に形成されたゲート電極３０６は、高融点シリサイド膜３６１を介して第２導電型の浅いウェル領域３０３と接続されている。上記ゲート電極３０６と第２導電型の浅いウェル領域３０３とを接続するために、第２導電型の浅いウェル領域３０３の表面に、ゲート電極３０６とゲート絶縁膜３０５の一部を除去してコンタクト領域３０８が設けられている。高融点シリサイド膜３６１と浅いウェル領域３０３とをオーミック接続するための第２導電型の高濃度拡散層３２１が第２導電型の浅いウェル領域３０３中に形成されている。なお、３０７は、ソース／ドレイン領域であり、これらの領域上にも高融点シリサイド膜３６１を形成している。
【０００６】
上記ＤＴＭＯＳは、ゲート電極３０６と浅いウェル領域３０３とが電気的に接続されている。そのため、ゲート電極３０６にハイレベルの電位が与えられた時のみ浅いウェル領域３０３のポテンシャルが上昇し、基板バイアス効果により実効的なしきい値が低下することにより、駆動電流は通常のＭＯＳＦＥＴの場合に比べて増加する。このため、低電源電圧で低リーク電流を維持しながら大きな駆動電流を得ることができる。したがって、低電圧駆動で低消費電力なＭＯＳＦＥＴが実現される。
【０００７】
また、上記ＤＴＭＯＳの浅いウェル領域３０３は不純物濃度の濃い領域３１２を不純物濃度の薄い領域３１１に挟み込むように形成されている。したがって、不純物濃度の濃い領域３１２の存在により浅いウェル領域３０３の抵抗が低いので、素子のスピードを落とすことなくゲート電極３００から円滑に電位がウェルに伝わり、高速動作させることができる。また、チャネル側の不純物濃度の薄い領域により、しきい値を低く所望の値に設定することができると共に、ソース／ドレイン領域の接合容量を小さくすることができる。仮にソース／ドレイン領域との接合部分における浅いウェル領域の不純物濃度が濃いと、空乏層が延びずに接合容量が大きくなる。さらに、深いウェル領域側にある不純物濃度が薄い領域により、深いウェル領域とに纏わる接合容量を小さくすることができる。このように、不純物濃度の濃い領域を不純物濃度の薄い領域によって挟み込むことによって、容量を増大させることなく浅いウェル領域の抵抗を効果的に下げることができるのである。
【０００８】
【特許文献１】
特開平１０−１６３３４２号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、図３に示す従来技術によれば、浅いウェル領域３０３の深さが１μｍ程度であったため、それを分離する素子分離領域の深さが最低１．３μｍ必要であった。一方、従来の絶縁膜形成装置では、素子分離領域内に絶縁膜を埋め込む際に、素子分離領域のアスペクト比（素子分離領域の深さに対する幅の比）が３程度までが限界であった。したがって、素子分離領域の深さが最低１．３μｍ必要な従来技術では、完全に絶縁膜を埋め込むために素子分離領域の幅が約０．４μｍ以上必要となり、微細化できないという問題があった。また、浅いウェル領域の深さが深くなるほど、必然的に深いウェル領域の深さも深くなり、半導体基板表面方向にも深いウェル領域の広がりが大きくなるので、深いウェルの境界距離（深いＮウェル領域と深いＰウェル領域とを分離するために必要な距離）が長くなってしまい、微細化できないという問題があった。
【００１０】
そこで、本発明者は、浅いウェル領域の深さを浅くするために、不純物として隣を用いて、注入エネルギーを調整して、３３０ｎｍ程度の浅いＮウェル領域の形成を試みた。具体的には、深さ方向に均一な深さ３３０ｎｍで２×１０１７／ｃｍ３程度の低濃度領域を形成するためのイオン注入を行い、１×１０１８／ｃｍ３程度の高濃度領域を形成するためのイオン注入を、浅いウェル領域の中心に濃度ピークがくるように飛程１５０ｎｍで行った後、９００℃程度のアニール処理をすることにより形成した。
【００１１】
図４は、燐を用いて浅いＮウェル領域を形成したときの半導体基板表面から下方向への浅いウェルの実効キャリア濃度プロファイルを示している。図４（ａ）は約１μｍの深さの浅いＮウェル領域を形成した従来技術のウェル濃度プロファイルを示し、図４（ｂ）は３３０ｎｍ程度の浅いＮウェル領域を形成した結果を示している。図４（ａ），（ｂ）共に燐のみを用いて浅いＮウェル領域の形成を試みている。図４（ａ）に示す通り、浅いウェルの深さが１μｍと十分深い場合は、濃度の薄い領域で濃度の濃い領域を挟み込み良好な浅いウェルを形成することができる。
【００１２】
しかしながら、図４（ｂ）に示すように、３３０ｎｍ程度の深さの浅いウェルを形成した場合、チャネル側の濃度が設定値より著しく高くなり、しきい値電圧が制御できなくなる（設定値より大きくなる）という問題が起きた。また、高濃度領域は形成されず、半導体基板表面の濃度のほうが高くなっている。さらに、深いウェル領域との接合距離は３７０ｎｍ程度と深くなり、深いウェル領域との接合付近の濃度も濃くなり、浅いウェル領域と深いウェル領域とに纏わる容量が大きくなった。図中に点線で示しているのは注入直後のプロファイルだが、高濃度領域と半導体基板表面（グラフでは横軸深さの０に相当）との距離が近いため、高濃度領域にドープされた燐が、アニール処理時に半導体基板表面および深いウェルの方向に各々拡散して低濃度領域の濃度を高めたためと思われる。特に、隣は半導体基板表面すなわち上部に形成される絶縁膜と半導体基板との界面付近に集中するパイルアップ現象が起きているものと考えられる。以上のように、従来技術の延長線上（燐のみ）で３００ｎｍ程度の深さの浅いウェル領域を、濃度の濃い領域を薄い領域で挟み込んだ構造で形成することはできなかった。
【００１３】
そこで、本発明の目的は、抵抗や接合容量を増大させることなく、浅いウェル領域および素子分離領域の深さを浅く形成でき、微細化に対応できる半導体装置を提供することである。
【００１４】
【課題を解決するための手段】
上記の課題を解決するために、この発明の半導体装置は、
半導体基板と、
上記半導体基板内に形成された第１導電型の深いウェル領域と、
上記第１導電型の深いウェル領域内に形成され、素子分離領域によって区分された第２導電型の浅いウェル領域を備え、
上記浅いウェル領域は、不純物濃度の濃い領域を不純物濃度の薄い領域によって上下方向から挟み込んだ構造になっており、上記不純物濃度の濃い領域の不純物は、上記不純物濃度の薄い領域の不純物より原子量が大きいことを特徴とすることを特徴としている。
【００１５】
上記構成の半導体装置によれば、濃度の薄い領域の不純物より原子量が大きい不純物を用いて濃度の濃い領域を形成しているため、アニール処理などで濃い領域の不純物が濃度の薄い領域に拡散して濃度の薄い領域の不純物濃度を上昇させることがない。したがって、深さが浅く、しかも濃度の濃い領域を濃度の薄い領域で上下方向から挟み込んだ構造の浅いウェル領域、すなわちウェル配線を形成することができる。また、これに伴い素子分離領域の深さを浅く形成できる。したがって、このウェル配線を含んだ素子やＤＴＭＯＳなどの半導体装置を抵抗や接合容量を増大させることなく微細化することができる。
【００１６】
また、一実施形態の半導体装置は、上記第２導電型の浅いウェル領域がＮ型の場合、上記不純物濃度の濃い領域の不純物は砒素（Ａｓ）またはアンチモン（Ｓｂ）であり、上記不純物濃度の薄い領域の不純物は燐（Ｐ）であることを特徴としている。
【００１７】
上記構成の半導体装置によれば、Ｎ型の浅いウェル領域の濃度の濃い領域の不純物を、濃度の薄い領域の不純物である隣よりも原子量が大きい砒素またはアンチモンとしているため、アニール処理などで濃い領域の不純物が濃度の薄い領域に拡散して濃度の薄い領域の不純物濃度を上昇させることがない。したがって、深さが浅く、しかも濃度の濃い領域を濃度の薄い領域で上下方向から挟み込んだ構造のＮ型の浅いウェル領域、すなわちＮ型のウェル配線を形成することができる。また、砒素やアンチモンは、通常使用されているイオン注入機を用いてドーズ可能であることから、新たな設備投資を行うことなく所望の構造を持ったＮ型の浅いウェル領域を形成することができる。
【００１８】
また、一実施形態の半導体装置は、上記第２導電型の浅いウェル領域がＰ型の場合、上記不純物濃度の濃い領域の不純物はインジウム（Ｉｎ）であり、上記不純物濃度の薄い領域の不純物はボロン（Ｂ）であることを特徴としている。
【００１９】
上記構成の半導体装置によれば、Ｐ型の浅いウェル領域の濃度の濃い領域の不純物を、濃度の薄い領域の不純物であるボロンよりも原子量が大きいインジウムとしているため、アニール処理などで濃い領域の不純物が濃度の薄い領域に拡散して濃度の薄い領域の不純物濃度を上昇させることがない。したがって、深さが浅く、しかも濃度の濃い領域を濃度の薄い領域で上下方向から挟み込んだ構造のＰ型の浅いウェル領域、すなわちＰ型のウェル配線を形成することができる。また、インジウムは、通常使用されているイオン注入機を用いてドーズ可能であることから、新たな設備投資を行うことなく所望の構造を持ったＰ型の浅いウェル領域を形成することができる。
【００２０】
また、一実施形態の半導体装置は、上記第２導電型の浅いウェル領域上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極とを備え、上記ゲート電極は、上記ゲート電極に対応する上記第２導電型の浅いウェルと電気的に接続されていることを特徴としている。
【００２１】
上記構成の半導体装置によれば、濃度の薄い領域の不純物より原子量が大きい不純物を用いて濃度の濃い領域を形成しているため、深さが浅く、しかも濃度の濃い領域を濃度の薄い領域で上下方向から挟み込んだ構造の浅いウェル領域を形成することができる。したがって、チャネル濃度が低く保てるので所定の低いしきい値電圧を維持することができる。また、ソース／ドレイン領域と浅いウェルおよび浅いウェルと深いウェルとに纏わる接合容量を小さく保つことができる。また、素子分離領域の深さを浅く形成できるため、素子を微細化することができる。さらに、深いウェル領域の境界距離を短くできるので素子を微細化することができる。
【００２２】
また、一実施形態の半導体装置は、上記第２導電型の浅いウェル領域の上記半導体基板表面からの深さは、１００ｎｍ以上かつ４００ｎｍ以下であることを特徴としている。
【００２３】
上記構成の半導体装置によれば、上記浅いウェル領域は１００ｎｍ以上なので、ソース／ドレイン拡散層領域と上記浅いウェル領域とに纏わる接合容量を増大させることがない。また、上記浅いウェル領域の深さは４００ｎｍ以下なので、素子分離領域の深さを６００ｎｍ以下にすることができる。したがって、素子を微細化しつつ素子間を制御性良く分離することができる。
【００２４】
【発明の実施の形態】
以下、この発明の半導体装置を図示の実施の形態により詳細に説明する。
【００２５】
以下、本発明を図示の実施の形態により詳細に説明する。本発明に使用することができる半導体基板は、特に限定されないが、シリコン基板が好ましい。また、半導体基板は、Ｐ型またはＮ型の導電型を有していても良い。
【００２６】
（第１実施形態）
本発明の第１実施形態の半導体装置は、低抵抗、低容量で微細化が可能なウェル配線を実現する構造を提供するものである。
【００２７】
図１により本発明の第１実施形態の半導体装置の構成を説明する。
【００２８】
図１に示すように、第２導電型の半導体基板１０１内に、第１導電型の深いウェル領域１０３を形成している。第１導電型の深いウェル領域１０３上に、第２導電型の浅いウェル領域１０４を形成している。この浅いウェル領域１０４は、素子分離領域１０２により区分されて、素子毎に電気的に分離されている。各種ウェル領域は周知のイオン注入およびアニール技術を用いて、素子分離領域は周知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いてそれぞれ形成している。
【００２９】
上記第２導電型の浅いウェル領域１０４は、不純物濃度の濃い領域１１２を不純物濃度の薄い領域１１１，１１１により上下方向から上下方向から挟み込んだ構造になっている。このため、不純物濃度の薄い領域１１１，１１１の存在により深いウェル領域１０３との間に十分な幅の空乏層が形成されるので、接合容量を小さくすることができる。したがって、低抵抗を維持しながら、接合容量を低減させたウェル配線（浅いウェル領域に相当）を形成することができる。
【００３０】
また、第２導電型の浅いウェル領域１０４の不純物濃度が濃い領域１１２は、不純物濃度の薄い領域１１１，１１１より原子量の大きい不純物を用いて形成されている。この第１実施形態の半導体装置の形成方法を以下に説明する。
【００３１】
まず、第２導電型がＰ型の場合は、イオン注入技術を用いて、浅いウェル領域１０４全域が１×１０１６／ｃｍ３〜５×１０１７／ｃｍ３の濃度になるようにボロンイオンをドープして、不純物濃度の薄い領域１１１を形成する。
【００３２】
次に、浅いウェル領域の中央に濃度ピークがくるように、かつ、不純物濃度の濃い領域のピーク濃度が１×１０１８／ｃｍ３以上の濃度になるように、注入エネルギーやドーズ量を調整してインジウムイオンを注入する。
【００３３】
その後、周知の方法を用いて従来技術と同様なアニール処理を施すと、この第１実施形態のＰ型のウェル配線（浅いウェル領域に相当）を得ることができる。
【００３４】
次に、第２導電型がＮ型の場合は、Ｐ型の場合と同様にイオン注入技術を用いて、浅いウェル領域１０４が１×１０１６／ｃｍ３〜５×１０１７／ｃｍ３の濃度になるように燐イオンをドープして、不純物濃度の薄い領域１１１を形成する。
【００３５】
次に、浅いウェル領域の中央に濃度ピークがくるように、かつ、不純物濃度の濃い領域のピーク濃度が１×１０１８／ｃｍ３以上の濃度になるように、注入エネルギーやドーズ量を調整して砒素イオンまたはアンチモンイオンを注入する。
【００３６】
その後、周知の方法を用いて従来技術と同様なアニール処理を施すと、この第１実施形態のＮ型のウェル配線を得ることができる。
【００３７】
このようにして、深さが３３０ｎｍ程度になるように燐とアンチモンを用いて、Ｎ型の浅いウェル領域を形成した。
【００３８】
図４（ｃ）にその結果を示している。図４（ｃ）において、横軸は半導体基板表面からの深さを示し、縦軸は実効キャリア濃度を示しており、点線は注入直後のプロファイル、実線はアニール後のプロファイルをそれぞれ示している。この図４（ｃ）のように、浅いウェル領域１０４を３３０ｎｍ程度と非常に浅く形成しても、不純物濃度の濃い領域１１２を不純物濃度の薄い領域１１１，１１１で上下方向から挟み込んだ構造のウェルが形成できている。したがって、低抵抗を維持した上で、従来技術と比して、深いウェル領域１０３とに纏わる接合容量を小さくすることができる。また、その浅いウェル領域１０４を従来技術より浅く形成できることで、隣接する浅いウェル領域を分離するための素子分離領域１０２の深さを浅くすることができるので、このウェル配線を有する素子を微細化することができる。
【００３９】
また、素子分離領域の深さを具体的に示すと、濃度の薄い領域１１１の濃度が１×１０１７／ｃｍ３程度、深いウェル領域の濃度が１×１０１６／ｃｍ３程度で接した場合、その接合面から深いウェル方向に延びる空乏層は２００ｎｍ程度である。また、浅いウェル領域１０４の深さは３３０ｎｍなので、隣接する浅いウェル領域を電気的に分離するために必要な素子分離領域の深さは５３０ｎｍ程度となる。このように、従来技術（１．３μｍ）と比して、素子分離領域の深さを半分以下に浅くすることができる。ここでは、浅いＮウェル領域の高濃度領域を形成するのにアンチモンを用いたが、砒素を用いても同様な効果が得られる浅いＮウェル領域を形成することができる。また、浅いＰウェル領域の高濃度領域を形成する場合には、例えば、インジウムを用いれば、浅いＮウェル領域を形成した場合と同様な効果を持つ浅いＰウェル領域を形成することができる。
【００４０】
このように、３３０ｎｍ程度と非常に浅い深さの浅いウェル領域を形成して、しかも、従来技術と同様なアニール処理を施しても不純物濃度の薄い領域の不純物濃度を薄く保持できるのは、不純物濃度の濃い領域１１２を原子量の大きい不純物を用いて形成していることで、不純物濃度の薄い領域１１１への拡散を抑制したからである。これは、原子量の大きな不純物のシリコン基板中での拡散速度が小さいことを利用している。ここで、不純物濃度の薄い領域１１１をインジウム、砒素やアンチモンで形成しても構わないが、これらの原子量の大きい不純物は上述したようにシリコン中の拡散速度が小さいので、３３０ｎｍの深さの均一な接合を得るために深さ方向に対して何カ所にも分けて注入する必要がある。したがって、プロセスコストが大きくなる。また、原子量が大きいために特に接合付近に注入した場合は注入時の結晶欠陥による接合リークの増大も懸念されるので、好ましくない。
【００４１】
（第２実施形態）
本発明の第２実施形態では、第１実施形態の半導体装置をＤＴＭＯＳに適応させて、高速化と微細化を同時に実現するＤＴＭＯＳを提供するものである。
【００４２】
図２により本発明の第２実施形態の半導体装置の構成を説明する。図２（ａ）は、その半導体装置の平面レイアウトを示し、図２（ｂ）は、図２（ａ）におけるＡ−Ａ’方向の断面を示し、図２（ｃ）は、図２（ａ）におけるＢ−Ｂ’方向の断面を示している。
【００４３】
図２に示すように、第２導電型の半導体基板２０１内に、第１導電型の深いウェル領域２０３を形成している。第１導電型の深いウェル領域２０３上に、第２導電型の浅いウェル領域２０４を形成している。この浅いウェル領域２０４は、素子分離領域２０２により区分されて、素子毎に電気的に分離されている。各種ウェル領域は第１実施形態と同様に、周知のイオン注入およびアニール技術を用いて、素子分離領域２０２は周知のＳＴＩ形成技術を用いてそれぞれ形成している。
【００４４】
上記半導体装置のチャネル領域２３０上に、ゲート絶縁膜２０５を介して第１導電型にドープされた半導体膜からなるゲート電極２０６を形成している。一方、ゲート電極２０６と浅いウェル２０４とのコンタクト領域２２０は、ゲート絶縁膜２０５およびゲート電極２０６は除去され、そのコンタクト領域２２０において高融点シリサイド膜２０９によりゲート電極２０６と浅いウェル２０４とを接続している。高融点シリサイド膜２０９と浅いウェル２０４とが制御性良くオーミック接続されるように、第２導電型の不純物が浅いウェル領域２０４より高濃度にドープされた高濃度拡散層２１２をコンタクト領域２２０の全域に形成している。このため、第２導電型がＰ型の場合、すなわちＮＭＯＳにおいて、浅いウェル領域２０４の不純物濃度が薄くなり、ゲート電極２０６から浅いウェル領域２０４を介してのソース電極へのリーク電流の増大という問題を防止することができる。このとき、高融点シリサイド膜２０９と浅いウェル領域２０４とを制御性良くオーミック接続するためには、上記高濃度拡散層２１２の濃度は、１×１０２０〜１×１０２１／ｃｍ３程度で形成されていることが好ましい。
【００４５】
また、上記ゲート電極２０６へは、第１導電型の不純物がチャネル領域２３０上の領域２０６ａにのみドープされている。したがって、不純物がドープされていない領域２０６ｂ，２０６ｃがゲート電極長手方向の両端に形成されるため、その領域でのゲート電極２０６とソース／ドレイン領域とに纏わる容量を低減することができる。また、第２導電型の高濃度拡散層２１２を形成するときの不純物がゲート電極２０６にドープされていない。そのため、ゲート電極２０６にドープされた第１導電型の不純物が第２導電型の不純物によって相殺することがない。したがって、トランジスタの駆動力を下げることなくチャネル領域２３０とコンタクト領域２２０との距離を近づけることができるので、ゲート電極長手方向に素子を微細化することができる。
【００４６】
また、浅いウェル領域２０４は、第１実施形態の半導体装置と同じく、不純物濃度の濃い領域２２２が不純物濃度の薄い領域２２１，２２１で上下方向から挟み込んだ構造になっている。したがって、第１実施形態と同じ効果を得ることができる。これに加えて、この第２実施形態の半導体装置では、チャネル領域の不純物濃度を低く保てるので、所定の低いしきい値電圧を維持することができる。また、ソース／ドレイン領域と浅いウェル領域とに纏わる接合容量を小さく保つことができる。
【００４７】
次に、この第２実施形態の半導体装置の製造方法を以下に説明する。
【００４８】
まず、第１実施形態の半導体装置と同様に、第２導電型の半導体基板２０１内に、素子分離領域２０２を周知のＳＴＩ技術を用いて形成する。
【００４９】
次に、イオン注入技術を用いて第１導電型の深いウェル領域２０３および第２導電型の浅いウェル領域２０４をそれぞれ形成する。
【００５０】
上記第２導電型の浅いウェル領域２０４は、不純物濃度の薄い領域２２１を浅いウェル領域２０４全域に形成した後、その中央部に濃度ピークがくるように不純物濃度が濃い領域２２２を、不純物濃度の薄い領域２２１より原子量の大きい不純物をイオン注入することよって形成する。この形成方法は第１実施形態と同じ方法を用いているので、詳しい説明は省略する。
【００５１】
ゲート絶縁膜以降の形成手順は、ゲート電極２０６、ソース／ドレイン領域の拡散層のための不純物注入位置、およびゲート電極２０６と浅いウェル領域を接続するコンタクト領域２２０に形成する第２導電型の高濃度拡散層２１２のための不純物注入の注入位置が、従来技術と異なるだけで、その他は同じ形成手順を用いているため詳しい説明は省略する。
【００５２】
周知の方法により、ゲート絶縁膜２０５、ゲート電極２０６およびゲート電極側壁絶縁膜２０７を順次形成する。
【００５３】
次に、ゲート電極２０６と浅いウェル領域２０４を接続するコンタクト領域２２０を形成するためにゲート電極２０６とゲート絶縁膜２０５の一部を除去する。
【００５４】
次に、ゲート電極２０６およびソース／ドレイン領域へチャネル領域２３０のみに第１導電型の不純物を注入した後、コンタクト領域２２０のみに（ゲート電極へは不純物がドープしないように）第２導電型の不純物を注入する。
【００５５】
次に、アニール処理により注入した不純物を活性化して、ゲート電極２０６、ソース／ドレイン拡散層２０８および第２導電型の高濃度拡散層２１２を形成する。
【００５６】
次に、ゲート電極２０６、ソース／ドレイン拡散層２０８およびコンタクト領域上に高融点シリサイド膜２０９と層間絶縁膜２１０を周知の方法によりそれぞれ形成する。
【００５７】
最後に、所定の位置にコンタクト孔２１１を形成後、図示していないが、周知の技術を用いて、上部配線を形成すればこの第２実施形態の半導体装置が完成する。
【００５８】
【発明の効果】
以上より明らかなように、この発明の半導体装置によれば、不純物濃度の濃い領域を不純物濃度の薄い領域で上下方向から挟み込んだ構造の浅いウェルの深さを浅くすることが可能となるので、低抵抗や低容量を維持しながら、ウェル配線を有する素子およびＤＴＭＯＳなどの半導体装置を微細化することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の半導体装置を説明する図である。
【図２】図２（ａ）〜（ｃ）は本発明の第２実施形態の半導体装置を説明する図である。
【図３】図３（ａ）〜（ｃ）は従来の半導体装置を説明する図である。
【図４】図４（ａ）は従来技術により深く形成された浅いウェル領域、図４（ｂ）は従来技術により浅く形成された浅いウェル領域、および図４（ｃ）は本発明により浅く形成された浅いウェル領域の実効キャリア濃度のプロファイルを表す図である。
【符号の説明】
１０１，２０１…半導体基板
１０２，２０２…素子分離領域
１０３，２０３…深いウェル領域
１０４，２０４…浅いウェル領域
２０５…ゲート絶縁膜
２０６…ゲート電極
２０７…ゲート電極側壁絶縁膜
２１２…高濃度拡散層
２０８…ソース／ドレイン拡散層
２０９…高融点シリサイド膜
２１０…層間絶縁膜
２１１…コンタクト孔
２２０…コンタクト領域
２３０…チャネル領域
【図１】
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【図２】
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【図３】
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【図４】
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