(57)【要約】【課題】従来の半導体製造装置は、ウェーハ上のチップの位置に関係なく、同じプロセスばらつきを考慮した遅延係数を用いて設計することが一般的である。このような構成では、ウェーハ全体のプロセスばらつきを考慮した遅延係数を用いる必要があるため、遅延係数の最大値が大きく、かつ、最小値が小さくなり、ＬＳＩの設計が困難になる問題があった。【解決手段】本発明の半導体製造装置は、ウェーハ上のチップの位置を検知する検知手段１０と、ウェーハ上のチップの位置に応じたプロセスばらつきを求める演算手段１１と、プロセスばらつきに応じたＬＳＩのパターンを選択する選択手段１２と、選択したパターンを描画する描画手段１３を備えることを特徴とする。この構成により、遅延時間の最悪値を小さく、かつ最良値を大きくすることができ、ＬＳＩの設計を容易にすることができる。【選択図】　　　　図１
2004063815.tif 000002
【特許請求の範囲】
【請求項１】
ウェーハ上のチップの位置を検知する検知手段と、前記ウェーハ上のチップの位置に応じたプロセスばらつきを求める演算手段と、前記プロセスばらつきに応じたＬＳＩのパターンを選択する選択手段と、前記選択したＬＳＩのパターンを描画する描画手段とを備えることを特徴とする半導体製造装置。
【請求項２】
ウェーハ上のチップの位置を検知する検知手段と、前記ウェーハ上のチップの位置に応じたプロセスばらつきを求める演算手段と、ＬＳＩのパターンを設計する際に用いたプロセスばらつきの範囲内に入るようにＬＳＩのパターンを補正する補正手段と、前記補正したＬＳＩのパターンを描画する描画手段を備えることを特徴とする半導体製造装置。
【請求項３】
ウェーハ上のチップの位置とプロセスばらつきとを蓄える蓄積手段と、ウェーハ上のチップの位置とプロセスばらつきの関係を求める関係演算手段と、ウェーハ上のチップの位置を検知する検知手段と、前記ウェーハ上のチップの位置に応じたプロセスばらつきを求める演算手段と、ＬＳＩのパターンを設計する際に用いたプロセスばらつきの範囲内に入るようにＬＳＩのパターンを補正する補正手段と、前記補正したＬＳＩのパターンを描画する描画手段を備えることを特徴とする半導体製造装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体の製造装置に関するものである。
【０００２】
【従来の技術】
従来の半導体製造装置を、図５を用いて説明する。半導体の設計において、レイアウト後のシミュレーションでは、遅延時間の最悪値と遅延時間の最良値との２種類でタイミング解析を実施することが一般的である。この遅延時間の最悪値および最良値は、プロセス、電圧、温度によって決定される。従来は、ウェーハ５０上のチップ４０の位置に関係なく、同じプロセスばらつきを考慮した遅延時間の最悪値および最良値を用いて設計したパターンを用いて製造することが一般的であった。つまり、遅延時間の最悪値Ｄｗｏｒｓｔが、最悪遅延係数Ｋｗｏｒｓｔと標準遅延時間ＤＯを用いて、
Ｄｗｏｒｓｔ　＝　Ｋｗｏｒｓｔ　×　ＤＯ
として表され、遅延時間の最良値Ｄｂｅｓｔが、最良遅延係数Ｋｂｅｓｔと標準遅延時間ＤＯを用いて、
Ｄｂｅｓｔ　＝　Ｋｂｅｓｔ　×　ＤＯ
として表されるとすると、チップ４０は、遅延時間の最悪値Ｄｗｏｒｓｔ及び遅延時間の最良値Ｄｂｅｓｔの両方で動作する必要があった。
【０００３】
【発明が解決しようとする課題】
このような従来の構成では、ウェーハ全体のプロセスばらつきを考慮した遅延時間の最悪値および最良値を用いる必要があるため、遅延時間の最悪値が大きく、かつ、最良値が小さくなり、ＬＳＩの設計が困難になる問題があった。
【０００４】
本発明は、上記問題点を鑑み、遅延時間の最悪値を小さく、かつ最良値を大きくすることにより、ＬＳＩの設計を容易にすることができる半導体製造装置を提供することを目的としたものである。
【０００５】
【課題を解決するための手段】
前述した目的を達成するために、本発明の請求項１記載の半導体製造装置は、ウェーハ上のチップの位置を検知する検知手段と、前記ウェーハ上のチップの位置に応じたプロセスばらつきを求める演算手段と、前記プロセスばらつきに応じたＬＳＩのパターンを選択する選択手段と、前記選択したＬＳＩのパターンを描画する描画手段とを備えることを特徴としたものである。
【０００６】
したがって請求項１の発明によると、まず検知手段によってウェーハ上のチップの位置を検知し、次に演算手段によってウェーハ上のチップの位置に応じたプロセスばらつきを求めて、チップのプロセスばらつきを決定し、次に選択手段によってプロセスばらつきに応じたＬＳＩのパターンを選択し、最後に描画手段によって選択したＬＳＩのパターンをチップに描画し得、これによりチップのプロセスばらつきを小さくし得、以て遅延時間の最悪値を小さく、かつ最良値を大きくし得る。
【０００７】
また本発明の請求項２記載の半導体製造装置は、ウェーハ上のチップの位置を検知する検知手段と、前記ウェーハ上のチップの位置に応じたプロセスばらつきを求める演算手段と、ＬＳＩのパターンを設計する際に用いたプロセスばらつきの範囲内に入るようにＬＳＩのパターンを補正する補正手段と、前記補正したＬＳＩのパターンを描画する描画手段を備えることを特徴としたものである。
【０００８】
したがって請求項２の発明によると、まず検知手段によってウェーハ上のチップの位置を検知し、次に演算手段によってウェーハ上のチップの位置に応じたプロセスばらつきを求めて、チップのプロセスばらつきを決定し、次に補正手段によってＬＳＩのパターンを補正し、最後に描画手段によって補正したパターンをチップに描画し得、これによりチップのプロセスばらつきを小さくし得、以て遅延時間の最悪値を小さく、かつ最良値を大きくし得る。
【０００９】
そして本発明の請求項３記載の半導体製造装置は、ウェーハ上のチップの位置とプロセスばらつきとを蓄える蓄積手段と、ウェーハ上のチップの位置とプロセスばらつきの関係を求める関係演算手段と、ウェーハ上のチップの位置を検知する検知手段と、前記ウェーハ上のチップの位置に応じたプロセスばらつきを求める演算手段と、ＬＳＩのパターンを設計する際に用いたプロセスばらつきの範囲内に入るようにＬＳＩのパターンを補正する補正手段と、前記補正したＬＳＩのパターンを描画する描画手段を備えることを特徴としたものである。
【００１０】
したがって請求項３の発明によると、まず蓄積手段で蓄えたウェーハ上のチップの位置とプロセスばらつきとの情報を用いて、関係演算手段によってウェーハ上のチップの位置とプロセスばらつきの関係を求め、次に検知手段によってウェーハ上のチップの位置を検知し、次に演算手段によってウェーハ上のチップの位置に応じたプロセスばらつきを求めて、チップのプロセスばらつきを決定し、次に補正手段によってＬＳＩのパターンを補正し、最後に描画手段によって補正したパターンをチップに描画し得、これによりチップのプロセスばらつきを小さくし得、以て遅延時間の最悪値を小さく、かつ最良値を大きくし得る。
【００１１】
【発明の実施の形態】
以下に、図１〜図４を参照しながら、本発明の実施の形態に係る半導体製造装置について説明する。
【００１２】
図１は、本発明の第１の実施の形態で、請求項１に記載の半導体製造装置に対応する構成図を示している。まず２種類以上のプロセスばらつきを用意する。次に、前記プロセスばらつき各々を用いてタイミング解析を行うことで、タイミング制約を満足するＬＳＩのパターンを設計する。次に、ウェーハ上のチップの位置を検知する検知手段１０で、ウェーハ上のチップの位置を検知する。
【００１３】
次に、ウェーハ上のチップの位置に応じたプロセスばらつきを求める演算手段１１により、たとえば、ウェーハ中心からチップ中心までの距離が、或る値ａよりも小さいものと大きいものとに対するプロセスばらつきを、過去の品種におけるウェーハ上のチップの位置とプロセスばらつきのデータから統計的に決定しておき、前記ウェーハ中心からチップの中心までの距離を求め、値ａよりも大きいか小さいかによって、前記チップのプロセスばらつきを決定する。
【００１４】
次に、プロセスばらつきに応じたＬＳＩのパターンを選択する選択手段１２により、演算手段１１により決定された前記チップのプロセスばらつきに応じたＬＳＩのパターンを選択する。最後に、パターンを描画する描画手段１３により、選択手段１２で選択したＬＳＩのパターンを前記チップに描画する。
【００１５】
これによりチップのプロセスばらつきを小さくすることができ、以て遅延時間の最悪値を小さく、かつ最良値を大きくすることができ、ＬＳＩの設計を容易にできる。
【００１６】
図２は、本発明の第２の実施の態様で、請求項２に記載の半導体製造装置に対応する構成図を示している。ウェーハ全体のプロセスによる遅延時間の最悪値Ｄｗｏｒｓｔ１が、最悪遅延係数Ｋｗｏｒｓｔ１と標準遅延時間ＤＯを用いて、
Ｄｗｏｒｓｔ１　＝　Ｋｗｏｒｓｔ１　×　ＤＯ
として表され、遅延時間の最良値Ｄｂｅｓｔ１が、最良遅延係数Ｋｂｅｓｔ１と標準遅延時間ＤＯを用いて、
Ｄｂｅｓｔ１　＝　Ｋｂｅｓｔ１　×　ＤＯ
として表されるとする。この時、
Ｋｗｏｒｓｔ２　≦　Ｋｗｏｒｓｔ１
Ｋｂｅｓｔ２　≧　Ｋｂｅｓｔ１
Ｋｗｏｒｓｔ２　−　Ｋｂｅｓｔ２　＜　Ｋｗｏｒｓｔ１　−　Ｋｂｅｓｔ１
であるような、最悪遅延係数Ｋｗｏｒｓｔ２及び最良遅延係数Ｋｂｅｓｔ２を用いて表される遅延時間の最悪値Ｄｗｏｒｓｔ２及び遅延時間の最良値Ｄｂｅｓｔ２により、
Ｄｗｏｒｓｔ２　＝　Ｋｗｏｒｓｔ２　×　ＤＯ
Ｄｂｅｓｔ２　＝　Ｋｂｅｓｔ２　×　ＤＯ
を用いて、ＬＳＩのパターンを設計する。
【００１７】
次に、ウェーハ上のチップの位置を検知する検知手段１０で、ウェーハ上のチップの位置を検知する。次に、ウェーハ上のチップの位置に応じたプロセスばらつきを求める演算手段１１により、前記チップのプロセスばらつきを決定する。次に、プロセスばらつきを補正する補正手段２０により、たとえば、図４（ａ）に示すＬＳＩのパターン４１の配線幅を、図４（ｂ）に示す補正後のパターン４２のように太くすることにより、演算手段１１で求めたプロセスばらつきを補正し、ＬＳＩのパターンを設計する際に用いたプロセスばらつきの範囲内に入るようにＬＳＩのパターンを補正する。最後に、パターンを描画する描画手段１３により、前記補正したパターンを前記チップに描画する。
【００１８】
これによりチップのプロセスばらつきを小さくすることができ、以て遅延時間の最悪値を小さく、かつ最良値を大きくすることができ、ＬＳＩの設計を容易にできる。
【００１９】
図３は、本発明の第３の実施の形態で、請求項３に記載の半導体製造装置に対応する構成図を示している。まず、ウェーハ上のチップの位置とプロセスばらつきとを蓄える蓄積手段３０で蓄えた情報を用いて、ウェーハ上のチップの位置とプロセスばらつきの関係を求める関係演算手段３１で、ウェーハ上のチップの位置とプロセスばらつきの関係を求める。次に、ウェーハ上のチップの位置を検知する検知手段１０で、ウェーハ上のチップの位置を検知する。次に、前記ウェーハ上のチップの位置に応じたプロセスばらつきを求める演算手段１１により、関係演算手段３１で求めたウェーハ上のチップの位置とプロセスばらつきの関係を用いて、前記チップのプロセスばらつきを決定する。
【００２０】
次に、プロセスばらつきを補正する補正手段２０により、たとえば、図４（ａ）に示すＬＳＩのパターン４１の配線幅を、図４（ｂ）に示す補正後のパターン４２のように太くすることにより、演算手段１１で求めたプロセスばらつきを補正し、ＬＳＩのパターンを設計する際に用いたプロセスばらつきの範囲内に入るように、ＬＳＩのパターンを補正する。最後に、パターンを描画する描画手段１３により、前記補正したパターンを前記チップに描画する。
【００２１】
これによりチップのプロセスばらつきを小さくすることができ、以て遅延時間の最悪値を小さく、かつ最良値を大きくすることができ、ＬＳＩの設計を容易にできる。
【００２２】
【発明の効果】
上記した本発明の構成により、遅延時間の最悪値を小さく、かつ最良値を大きくすることができ、ＬＳＩの設計を容易にすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示し、請求項１に記載の半導体製造装置の構成図
【図２】本発明の第２の実施の形態を示し、請求項２に記載の半導体製造装置の構成図
【図３】本発明の第３の実施の形態を示し、請求項３に記載の半導体製造装置の構成図
【図４】パターンの補正を示す図
【図５】ウェーハとチップの関係を示す図
【符号の説明】
１０　　検知手段
１１　　演算手段
１２　　選択手段
１３　　描画手段
２０　　補正手段
３０　　蓄積手段
３１　　関係演算手段
４０　　チップ
４１　　パターン
４２　　補正後のパターン
５０　　ウェーハ
【図１】
2004063815.tif 000003
【図２】
2004063815.tif 000004
【図３】
2004063815.tif 000005
【図４】
2004063815.tif 000006
【図５】
2004063815.tif 000007