(57)【要約】【課題】数百にも及ぶ多数の出力側トランジスタを備えるカレントミラー回路において、給電線のための配線面積を増やすことなく、かつ給電線の配線抵抗による影響を著しく低減すること。【解決手段】一端が第１定電流源に接続され、他端が基準電位（例、グランド）に接続されたカレントミラーの第１入力側トランジスタの他に、ある所定距離だけ離れた個所に一端が第２定電流源に接続された第２入力側トランジスタを設け、これら第１、第２入力側トランジスタの間に、複数の出力側トランジスタを分散して設ける。これにより、複数の出力側トランジスタのゲート−ソース間電圧を第１、第２入力側トランジスタのゲート−ソース間電圧にほぼ等しくする。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
カレントミラーの出力側となる複数の出力側トランジスタを備えるカレントミラー回路において、
一端が第１定電流源に接続され、他端が第１電位となる第１接続箇所に接続されており、カレントミラーの入力側として動作する第１入力側トランジスタと、
前記第１入力側トランジスタからある所定距離だけ離れて設けられ、一端が第２定電流源に接続されており、カレントミラーの入力側として動作する第２入力側トランジスタと、
前記第１入力側トランジスタの前記他端と、前記第２入力側トランジスタの他端との間を接続する第１給電線と、
前記第１入力側トランジスタの前記一端と前記第２入力側トランジスタの前記一端との間を、前記給電線の抵抗よりも高抵抗で接続し電位勾配を与える第１電位線と、
前記第１入力側トランジスタと前記第２入力側トランジスタとの間に分散して配置され、前記第１給電線と前記第１電位線にそれぞれ結合されてカレントミラーの出力側として動作する、複数の出力側トランジスタを有することを特徴とするカレントミラー回路。
【請求項２】
前記第２入力側トランジスタから前記第１入力側トランジスタとは逆方向に、ある所定距離だけ離れて設けられ、一端が第３定電流源に接続されており、カレントミラーの入力側として動作する第３入力側トランジスタと、
前記第２入力側トランジスタの前記他端と、前記第３入力側トランジスタの他端との間を接続する第２給電線と、
前記第２入力側トランジスタの前記一端と前記第３入力側トランジスタの前記一端との間を、前記第２給電線の抵抗よりも高抵抗で接続し電位勾配を与える第２電位線と、
前記第２入力側トランジスタと前記第３入力側トランジスタとの間に分散して配置され、前記給電線と前記電位線にそれぞれ結合されてカレントミラーの出力側として動作する、複数の出力側トランジスタを有することを特徴とする、請求項１記載のカレントミラー回路。
【請求項３】
前記第３入力側トランジスタの前記他端が前記第１電位となる第２接続箇所に接続されていることを特徴とする、請求項２記載のカレントミラー回路。
【請求項４】
前記各電位線は、ポリシリコン線であることを特徴とする、請求項１〜３記載のカレントミラー回路。
【請求項５】
前記各入力側トランジスタ及び前記各出力側トランジスタは、Ｐ型ＭＯＳトランジスタであることを特徴とする、請求項１〜４記載のカレントミラー回路。
【請求項６】
前記各入力側トランジスタ及び前記各出力側トランジスタは、Ｎ型ＭＯＳトランジスタであることを特徴とする、請求項１〜４記載のカレントミラー回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＣＤドライバＩＣなどのアナログＩＣにおいて、ＩＣチップ内の広範囲に存在する多数の電流源を形成するカレントミラー回路に関する。
【０００２】
【従来の技術】
アナログＩＣにおいて、多数の定電流源を必要とする場合に、１つの定電流源を基準として多数の定電流源を形成するカレントミラー回路が多く用いられる。図６（ａ）は、従来から、一般的に用いられるカレントミラー回路を示す図であり、図６（ｂ）は同図（ａ）の特性図である。
【０００３】
図６（ａ）において、Ｐ型ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳ）Ｑ０のゲートに一定の基準電位Ｖｒｅｆを印加して定電流源Ｉ６１を形成する。この定電流源Ｉ６１からの定電流Ｉｒｅｆを、ドレインとゲートが接続され、ソースがグランドＧＮＤに接続されたＮ型ＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳ）Ｑｒｅｆ６に供給する。このＮＭＯＳＱｒｅｆ６をカレントミラー回路の入力側トランジスタ（即ち、ミラー源トランジスタ）とし、ＮＭＯＳＱ６１〜Ｑ６ｎを複数の出力側トランジスタ（即ち、ミラー先トランジスタ）とする。これら出力側トランジスタＱ６１〜Ｑ６ｎのソースを給電線Ｗｓ６により入力側トランジスタＱｒｅｆ６のソースに接続し、それら出力側トランジスタＱ６１〜Ｑ６ｎのゲートを電位線Ｗｐ６により入力側トランジスタＱｒｅｆ６のゲートに接続する。これにより、入力側トランジスタＱ６１〜Ｑ６ｎのゲート電位は、入力側トランジスタＱｒｅｆ６のゲート電位と等しくなる。なお、Ｖｄｄは、電源電位である。
【０００４】
しかし、給電線Ｗｓ６には、アルミなどの導電線が使用される場合でも多少の配線抵抗Ｒｗを有しており、多数の出力側トランジスタＱ６１〜Ｑ６ｎが広範囲に分散して配置される場合には、配線抵抗Ｒｗと電流による電圧降下が無視できなくなる。この状態が図６（ｂ）に示されている。
【０００５】
図６において、電位線Ｗｐ６には電流が流れないから、出力側トランジスタＱ６１〜Ｑ６ｎのゲート電位は入力側トランジスタＱｒｅｆ６と同じである。一方、出力側トランジスタＱ６１〜Ｑ６ｎのソース電位は給電線Ｗｓ６での電圧降下により、出力側トランジスタＱ６１〜Ｑ６ｎの配置位置にしたがって順次高くなる。したがって、出力側トランジスタＱ６１〜Ｑ６ｎのゲート−ソース間電圧Ｖｇｓは、入力側トランジスタＱｒｅｆ６のゲート−ソース間電圧Ｖｇｓに比べて配置位置にしたがって順次小さくなる。この結果、出力側トランジスタＱ６１〜Ｑ６ｎは、その配置される個所によっては、所期の電流とかなり異なった電流しか流すことができなくなる。
【０００６】
図７は、給電線による電圧降下の影響を避けるように、給電線をスター配置構成としたものであり、電流源Ｉ７１からの定電流Ｉｒｅｆを、ドレインとゲートが接続されたＮＭＯＳＱｒｅｆ７に供給する。このＮＭＯＳＱｒｅｆ７をカレントミラー回路の入力側トランジスタとし、ＮＭＯＳＱ７１〜Ｑ７ｎを複数の出力側トランジスタとする。これら入力側トランジスタＱｒｅｆ７、出力側トランジスタＱ７１〜Ｑ７ｎのソースを給電線Ｗｓ７ｒ、Ｗｓ７１〜Ｗｓ７ｎによりそれぞれ共通点Ｋに接続し、グランドＧＮＤに接続する。これにより、出力側トランジスタＱ７１〜Ｑ７ｎのゲート−ソース間電圧Ｖｇｓは、入力側トランジスタＱｒｅｆ７のゲート−ソース間電圧Ｖｇｓと等しくなる。
【０００７】
また、図８は、やはり、給電線による電圧降下の影響を避けるように、ゲート電圧でインターフェースせずに、電流インターフェース構成としたものである（非特許文献１参照）。図８の電流インターフェース構成のカレントミラー回路では、電流源Ｉ８１に複数ｎ個のＰＭＯＳＱ０１〜Ｑ０ｎを設け、基準電圧Ｖｒｅｆを共通に各ゲートに印加し、それぞれ定電流Ｉｒｅｆを流すようにする。それらの定電流Ｉｒｅｆが、給電線Ｗｓ８１〜Ｗｓ８ｎを通って、ドレインとゲートが接続された入力側トランジスタであるＮＭＯＳＱｒｅｆ８１〜Ｑｒｅｆ８ｎに供給される。これらの入力側トランジスタＱｒｅｆ８１〜Ｑｒｅｆ８ｎに、出力側トランジスタであるＮＭＯＳＱ８１〜Ｑ８ｎがそれぞれカレントミラー構成に接続される。これにより、各給電線Ｗｓ８１〜Ｗｓ８ｎの長さ、即ち抵抗の違いに関わらず、出力側トランジスタＱ８１〜Ｑ８ｎには、全て同じゲート−ソース間電圧Ｖｇｓが供給される。よって、所期の電流を流すことができる。
【０００８】
【非特許文献１】
Ｂｅｈｚａｄ　Ｒａｚａｖｉ著、「Ｄｅｓｉｇｎ　ｏｆ　Ａｎａｌｏｇ　ＣＭＯＳ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ」、ＭｃＧｒａｗ−Ｈｉｌｌ出版、２００１年発行、Ｓｅｃ．１８．２　Ａｎａｌｏｇ　Ｌａｙｏｕｔ　Ｔｅｃｈｎｉｑｕｅｓ、Ｐ．６４２−６４３
【０００９】
【発明が解決しようとする課題】
従来の図７のスター配置構成のカレントミラー回路では、全ての給電線Ｗｓ７ｒ、Ｗｓ７１〜Ｗｓ７ｎの抵抗を等しくするために、給電線を個別に用意し、かつ一番長い給電線の長さに合わせてその長さを揃える必要がある。また、図８の電流インターフェース構成のカレントミラーでは、カレントミラーの出力側トランジスタの数だけの給電線Ｗｓ８１〜Ｗｓ８ｎを個別に持つ必要があり、かつ個別に入力側及び出力側トランジスタからなるカレントミラー構成とする必要がある。したがって、図７，図８の従来構成のカレントミラー回路では、出力側トランジスタ数が多くなると、給電線のための配線面積が大きくなってしまう。特に、液晶ドライバＩＣなどのように数百もの出力側トランジスタを有するものでは、その配線面積が莫大なものとなるから、ＩＣチップサイズが増加してしまう。
【００１０】
そこで、本発明は、数百にも及ぶ多数の出力側トランジスタを備えるカレントミラー回路において、給電線のための配線面積を増やすことなく、かつ給電線の配線抵抗による影響を著しく低減することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１記載のカレントミラー回路は、カレントミラーの出力側となる複数の出力側トランジスタを備えるカレントミラー回路において、
一端が第１定電流源に接続され、他端が第１電位となる第１接続箇所に接続されており、カレントミラーの入力側として動作する第１入力側トランジスタと、前記第１入力側トランジスタからある所定距離だけ離れて設けられ、一端が第２定電流源に接続されており、カレントミラーの入力側として動作する第２入力側トランジスタと、前記第１入力側トランジスタの前記他端と、前記第２入力側トランジスタの他端との間を接続する第１給電線と、前記第１入力側トランジスタの前記一端と前記第２入力側トランジスタの前記一端との間を、前記給電線の抵抗よりも高抵抗で接続し電位勾配を与える第１電位線と、前記第１入力側トランジスタと前記第２入力側トランジスタとの間に分散して配置され、前記第１給電線と前記第１電位線にそれぞれ結合されてカレントミラーの出力側として動作する、複数の出力側トランジスタを有することを特徴とする。
【００１２】
請求項２記載のカレントミラー回路は、請求項１記載のカレントミラー回路において、前記第２入力側トランジスタから前記第１入力側トランジスタとは逆方向に、ある所定距離だけ離れて設けられ、一端が第３定電流源に接続されており、カレントミラーの入力側として動作する第３入力側トランジスタと、前記第２入力側トランジスタの前記他端と、前記第３入力側トランジスタの他端との間を接続する第２給電線と、前記第２入力側トランジスタの前記一端と前記第３入力側トランジスタの前記一端との間を、前記第２給電線の抵抗よりも高抵抗で接続し電位勾配を与える第２電位線と、前記第２入力側トランジスタと前記第３入力側トランジスタとの間に分散して配置され、前記給電線と前記電位線にそれぞれ結合されてカレントミラーの出力側として動作する、複数の出力側トランジスタを有することを特徴とする。
【００１３】
請求項３記載のカレントミラー回路は、請求項２記載のカレントミラー回路において、前記第３入力側トランジスタの前記他端が前記第１電位となる第２接続箇所に接続されていることを特徴とする。
【００１４】
請求項４記載のカレントミラー回路は、請求項１〜３記載のカレントミラー回路において、前記第１，第２電位線は、ポリシリコン線であることを特徴とする。
【００１５】
請求項５記載のカレントミラー回路は、請求項１〜４記載のカレントミラー回路において、前記各入力側トランジスタ及び前記各出力側トランジスタは、Ｐ型ＭＯＳトランジスタであることを特徴とする。
【００１６】
請求項６記載のカレントミラー回路は、請求項１〜４記載のカレントミラー回路において、前記各入力側トランジスタ及び前記各出力側トランジスタは、Ｎ型ＭＯＳトランジスタであることを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して、本発明のカレントミラー回路の実施の形態について説明する。
【００１８】
図１（ａ）は、本発明の第１の実施の形態に係るカレントミラー回路の構成を示す図である。この図は、ＬＣＤドライバＩＣなどのように数百もの多数のバッファの定電流を供給するためのカレントミラー回路であり、ＩＣチップ内に作り込まれている。また、図１（ｂ）は、同図（ａ）のカレントミラー回路におけるゲート電位、ソース電位を配置個所との関係で示す図である。
【００１９】
図１（ａ）において、左端、中央、及び右端にカレントミラー回路の入力側トランジスタであるＮＭＯＳＱｒｅｆ１、Ｑｒｅｆ２、Ｑｒｅｆ３が設けられている。これら入力側トランジスタＱｒｅｆ１、Ｑｒｅｆ２、Ｑｒｅｆ３は、そのドレインとゲートが接続され、その接続点同士が高抵抗の電位線Ｗｐ１により相互接続されている。また、それらのソース同士が給電線Ｗｓ１により相互接続されている。そして、中央に設けられた入力側トランジスタＱｒｅｆ２のソースが、グランド用ピンＰｇｎｄに接続され、グランドＧＮＤに接続される。左端及び右端に設けられた入力側トランジスタＱｒｅｆ１、Ｑｒｅｆ３のソースは、グランドＧＮＤに接続されない。
【００２０】
これら入力側トランジスタＱｒｅｆ１、Ｑｒｅｆ２、Ｑｒｅｆ３のドレインには、ＰＭＯＳＱ０１〜Ｑ０３を有する定電流源Ｉ１１〜Ｉ１３が接続される。これらＰＭＯＳＱ０１〜Ｑ０３のゲートには、基準電圧発生回路２１で発生された基準電位Ｖｒｅｆがゲート信号線２２を介して、印加される。したがって、定電流源Ｉ１１〜Ｉ１３から、入力側トランジスタＱｒｅｆ１、Ｑｒｅｆ２、Ｑｒｅｆ３に同じ大きさの定電流Ｉｒｅｆが供給される。これにより、入力側トランジスタＱｒｅｆ１、Ｑｒｅｆ２、Ｑｒｅｆ３のゲートとソース間には、同じ大きさのゲート−ソース間電圧Ｖｇｓが発生する。
【００２１】
なお、この実施の形態では、入力側トランジスタＱｒｅｆ１、Ｑｒｅｆ２、Ｑｒｅｆ３のサイズや、供給される定電流Ｉｒｅｆは同じ大きさとして説明している。しかし、トランジスタサイズや、定電流Ｉｒｅｆの大きさにとらわれることなく、それら入力側トランジスタのゲート−ソース間電圧Ｖｇｓが同じ大きさになるものであればよい。この点は、他の実施の形態でも同様である。
【００２２】
また、共通の基準電圧発生回路２１、ゲート信号線２２を設ける代わりに、定電流源Ｉ１１〜Ｉ１３自体に電圧源を含ませるようにしてもよい。さらに、その電流源と入力側トランジスタ（例えば、Ｉ１１とＱｒｅｆ１）とを１組のカレントミラー源回路として、所定のゲートーソース間電圧Ｖｇｓを発生するように構成することもできる。この点もまた、他の実施の形態でも同様である。
【００２３】
カレントミラー回路の出力側トランジスタであるＮＭＯＳＱ１〜Ｑｊが、左端の入力側トランジスタＱｒｅｆ１と中央の入力側トランジスタＱｒｅｆ２との間に配置されている。また、同様に、カレントミラー回路の出力側トランジスタであるＮＭＯＳＱｊ＋１〜Ｑｎが、中央の入力側トランジスタＱｒｅｆ２と右端の入力側トランジスタＱｒｅｆ３との間に配置されている。
【００２４】
これら出力側トランジスタＱ１〜Ｑｎは、その配置された位置で、そのソースが給電線Ｗｓ１に接続され、また、そのゲートが電位線Ｗｐ１に接続される。そして、出力側トランジスタＱ１〜Ｑｎのドレインは、その負荷となる回路に接続され、出力側トランジスタＱ１〜Ｑｎは定電流Ｉｒｅｆにほぼ比例した電流を流すように動作する。この出力側トランジスタＱ１〜Ｑｎは、ＬＣＤ用のドライバＩＣに用いる場合には、定電流を使用するバッファ回路の定電流源となる。
【００２５】
これら入力側トランジスタＱｒｅｆ１〜Ｑｒｅｆ３及び出力側トランジスタＱ１〜Ｑｎのソースは、例えばアルミ線などの抵抗値の低い給電線Ｗｓ１により順次に接続されるが、各接続点の間で若干の配線抵抗Ｒｗが存在する。
【００２６】
また、入力側トランジスタＱｒｅｆ１〜Ｑｒｅｆ３及び出力側トランジスタＱ１〜Ｑｎのゲートは、逆に抵抗値の高い電位線Ｗｐ１により順次接続される。各ゲートの間を高抵抗値Ｒｇを持つ抵抗を介して接続しても良いし、あるいは、それ自体高い抵抗値を持っているポリシリコン線で接続しても良い。いずれにしても、電位線Ｗｐ１に流れる電流は小さいほど良く、定電流Ｉｒｅｆに比べて無視できる程度の電流値とすることが好ましい。
【００２７】
この図１（ａ）のカレントミラー回路において、同図（ｂ）に示されるように、各出力側トランジスタＱ１〜Ｑｎに電流が流れることにより、給電線Ｗｓ１の各点の電位は、配線抵抗Ｒｗと電流との積に応じて、中央の接地点から離れるにつれて、曲線状に少しずつ高くなる。
【００２８】
しかし、本発明では、入力側トランジスタＱｒｅｆ１〜Ｑｒｅｆ３には、それぞれ同じ値の定電流Ｉｒｅｆが流れるから、それら入力側トランジスタＱｒｅｆ１〜Ｑｒｅｆ３のゲート−ソース間電圧Ｖｇｓは、図１（ｂ）のように、等しく所定値となる。
【００２９】
したがって、電位線Ｗｐ１の電位、即ち各出力側トランジスタＱ１〜Ｑｎのゲート電位は、中央の接地点での電位（即ち、所定のＶｇｓ）と、左端あるいは右端でのソース電位に入力側トランジスタＱｒｅｆ１あるいはＱｒｅｆ３で発生する所定のゲート−ソース間電圧Ｖｇｓを加算した電位とを結ぶ線上の電位となる。即ち、電位線Ｗｐ１の電位は、一定の電位勾配を持つ。
【００３０】
この結果、各出力側トランジスタＱ１〜Ｑｎのゲートーソース間には、ソース電位が曲線状に変化するために若干の誤差は生じるが、従来の図６と比較しても明らかなように、ほぼ所定の電圧Ｖｇｓが供給される。これにより、本発明では、各出力側トランジスタＱ１〜Ｑｎはほぼ所定の電流をその負荷に流すことができる。また、本発明では、従来の図７、図８のように、給電線Ｗｓ１のための配線面積を増やすことなく、かつその配線抵抗による影響を著しく低減する。
【００３１】
なお、この図１の第１の実施の形態において、例えば右端側の入力トランジスタＱｒｅｆ３や出力側トランジスタＱｊ＋１〜Ｑｎを無くして、図の中央から左側だけの構成としても同じ作用効果を得ることができる。
【００３２】
図２（ａ）は、本発明の第２の実施の形態に係るカレントミラー回路の構成を示す図であり、また、図２（ｂ）は、そのカレントミラー回路におけるゲート電位、ソース電位を配置個所との関係で示す図である。
【００３３】
図２の第２の実施の形態においては、左端及び右端の入力側トランジスタＱｒｅｆ１及びＱｒｅｆ３のソースが、それぞれグランド用ピンＰｇｎｄ１、Ｐｇｎｄ２に接続され、グランドＧＮＤに接続される。一方、中央に設けられた入力側トランジスタＱｒｅｆ２のソースは、グランドＧＮＤに接続されない。このように、図２では、グランドＧＮＤへの接続個所及び接続数が、図１と異なっているだけで、その他の構成は同様である。
【００３４】
この第２の実施の形態においては、図１のものと同様の効果を得ることができる他、何らかの原因で一方のグランドへの接続が絶たれたとき、あるいは一方のグランド用ピンが利用できない場合でも、全ての入力用トランジスタＱｒｅｆ１〜Ｑｒｅｆ３の個所において、ゲ−トーソース間電圧Ｖｇｓは、所定の値に維持される。したがって、グランドへの接続が絶たれた側のゲート電位は上昇するけれども、そのゲート電位の上昇が許容される範囲内である場合には、何らの支障なく、全体のカレントミラー回路の動作が行われる。
【００３５】
図３（ａ）は、本発明の第３の実施の形態に係るカレントミラー回路の構成を示す図であり、また、図３（ｂ）は、そのカレントミラー回路におけるゲート電位、ソース電位を配置個所との関係で示す図である。
【００３６】
図３の第３の実施の形態においては、図１の第１の実施の形態と比較して、第４の定電流源Ｉ１４と第４のカレントミラー回路用の入力側トランジスタＱｒｅｆ４を、第１の定電流源Ｉ１１と第１のカレントミラー回路用の入力側トランジスタＱｒｅｆ１及び第２の定電流源Ｉ１２と第２のカレントミラー回路用の入力側トランジスタＱｒｅｆ２との間に設けていること、また、第５の定電流源Ｉ１５と第５のカレントミラー回路用の入力側トランジスタＱｒｅｆ５を、第２の定電流源Ｉ１２と第２のカレントミラー回路用の入力側トランジスタＱｒｅｆ２及び第３の定電流源Ｉ１３と第３のカレントミラー回路用の入力側トランジスタＱｒｅｆ３及び第３の定電流源Ｉ１３と第３のカレントミラー回路用の入力側トランジスタＱｒｅｆ３との間に設けていること、の点において、異なっている。
【００３７】
この図３の第３の実施の形態においては、新しく設けた、入力側トランジスタＱｒｅｆ４、入力側トランジスタＱｒｅｆ５の点においても、ゲート−ソース間電圧Ｖｇｓは、所定の値に保たれる。これにより、図３（ｂ）に示されるように、電位線Ｗｐ１の電位勾配は、各入力用トランジスタＱｒｅｆ１〜Ｑｒｅｆ５の間で異なる。
【００３８】
したがって、第１，第２の実施の形態と同様の効果を得るほか、各出力側トランジスタＱ１〜Ｑｎにおけるゲートーソース間電圧Ｖｇｓは、所定の電圧からの誤差が少なくなる。よって、各出力側トランジスタＱ１〜Ｑｎの電流の大きさをより正確にすることができる。
【００３９】
図４（ａ）は、本発明の第４の実施の形態に係るカレントミラー回路の構成を示す図であり、また、図４（ｂ）は、そのカレントミラー回路におけるゲート電位、ソース電位を配置個所との関係で示す図である。
【００４０】
図４の第４の実施の形態においては、図３の第３の実施の形態と比較して、中央の第２の入力側トランジスタのソースをグランド用ピンＰｇｎｄ２を介してグランドＧＮＤに接続するほか、さらに、左端及び右端の入力側トランジスタＱｒｅｆ１及びＱｒｅｆ３のソースが、それぞれグランド用ピンＰｇｎｄ１、Ｐｇｎｄ３に接続され、グランドＧＮＤに接続されている。このように、図４では、グランドＧＮＤへの接続個所及び接続数が、図３と異なっているだけで、その他の構成は同様である。
【００４１】
この図４の第４の実施の形態では、図３の第３の実施の形態と同様の効果を得るほか、図４（ｂ）に示されるように、ゲート電位の上昇を全ての配置個所に亘って小さい値に抑えることができるから、電源電圧Ｖｄｄの低い場合にも、有効に利用することができる。
【００４２】
以上の各実施の形態では、Ｎ型ＭＯＳトランジスタを用いたカレントミラー回路について説明したが、逆にＰ型ＭＯＳトランジスタを用いたカレントミラー回路も全く同様に構成することができる。図５は、図１（ａ）のものに対応するＰ型ＭＯＳトランジスタを用いたカレントミラー回路の構成を例示する図である。この図５で、図１とは、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタが逆になり、電圧極性、電流方向が逆になっているだけで、対応する構成要素などには同様の記号を付しており、同様に動作を行う。なお、Ｐｖｄｄは、電源用ピンである。
【００４３】
【発明の効果】
本発明のカレントミラー回路によれば、一端が第１定電流源に接続され、他端が基準電位（例、グランド）に接続されたカレントミラーの入力側として動作する第１入力側トランジスタの他に、ある所定距離だけ離れた個所に一端が第２定電流源に接続された第２入力側トランジスタを設け、これら第１、第２入力側トランジスタの間に、カレントミラーの出力側として動作する複数の出力側トランジスタを分散して設ける。これにより、複数の出力側トランジスタのゲート−ソース間電圧Ｖｇｓを第１、第２入力側トランジスタのゲート−ソース間電圧Ｖｇｓにほぼ等しくし、給電線のための配線面積を増やすことなく、かつ給電線の配線抵抗による影響を著しく低減する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るカレントミラー回路の構成と、ゲート電位。、ソース電位を示す図。
【図２】本発明の第２の実施の形態に係るカレントミラー回路の構成と、ゲート電位、ソース電位を示す図。
【図３】本発明の第３の実施の形態に係るカレントミラー回路の構成と、ゲート電位、ソース電位を示す図。
【図４】本発明の第４の実施の形態に係るカレントミラー回路の構成と、ゲート電位、ソース電位を示す図。
【図５】本発明の他の構成例を示す図。
【図６】従来のカレントミラー回路の構成及びその特性を示す図。
【図７】従来の他のカレントミラー回路の構成を示す図。
【図８】従来の他のカレントミラー回路の構成を示す図。
【符号の説明】
Ｉ１１〜Ｉ１５　定電流源
Ｑｒｅｆ１〜Ｑｒｅｆ５　カレントミラーの入力側トランジスタ
Ｑ１〜Ｑｎ　カレントミラーの出力側トランジスタ
Ｗｓ１　給電線
Ｗｐ１　電位線
Ｐｇｎｄ　グランド用ピン
Ｐｖｄｄ　電源用ピン
２１　基準電圧発生回路
２２　ゲート信号線
Ｖｒｅｆ　基準電圧
Ｉｒｅｆ　定電流
Ｒｗ　給電線の配線抵抗
Ｒｇ　電位線の高抵抗
Ｖｇｓ　ゲート−ソース間電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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