(57)【要約】【課題】良好な特性のバイポ−ラトランジスタおよびＢｉＣＭＯＳ集積回路装置の簡易な製造方法の提供。【解決手段】エミッタ領域を形成方法として、砒素とリンの両方を導入することにより、アニール温度が低くても、エミッタ注入効率が小さくならないＮＰＮバイポーラ・トランジスタを形成できる。これは、同一基板に絶縁電界効果トランジスタが存在するＢｉＣＭＯＳ集積回路においても有効である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板層の上側表面上に第２導電型の不純物をドーピングする工程と、
前記第２導電型の不純物をドーピングした領域の上側表面上に、エミッタ領域となる第１導電型の第１の不純物をドーピングする工程と、
前記第１導電型の第１の不純物がドーピングされた領域に、第１導電型の第２の不純物をドーピングする工程と、
アニール温度が８５０度以下で、前記ドーピングされた第１導電型の第１、２の不純物を拡散させるアニール工程と、を有することを特徴とするバイポーラ型半導体装置の製造方法。
【請求項２】
前記第１の不純物は砒素であり、前記第２の不純物はリンであることを特徴とする請求項１に記載バイポーラ型半導体装置の製造方法。
【請求項３】
前記第１、２の不純物のドーズ量の総量が８×１０１５ａｔｏｍｓ／ｃｍ２以下であることを特徴とする請求項２記載のバイポーラ型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、バイポ−ラ型半導体装置およびバイポ−ラ型とＭＯＳ型半導体装置を同一基板に形成したＢｉＣＭＯＳと呼ばれる半導体集積回路装置の製造方法に関わり、定電圧出力機能や定電流出力機能を有する電源用半導体集積回路装置を含む半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】
ＣＭＯＳのソース・ドレイン接合を浅くするためには、低温化が欠かせない。特にＰＭＯＳには拡散係数の大きなボロンを使うことが必須となるためである。また、両極ゲートと呼ばれるプロセスにおいては、ＰｏｌｙＳｉゲートからゲート絶縁膜へのボロン拡散を防止するためにも低温化が重要である。低温化の目安としては８５０℃以下とすることが必要となる。
【０００３】
一方、ＢｉＣＭＯＳプロセスではＣＭＯＳのソース・ドレインとＢｉｐｏｌａｒのエミッタ領域を兼用させることが工程減となり、コスト的にも有利であるため、通常用いられる手法である。ＰＭＯＳではイオン注入のドーパントとして二フッ化ボロン、ＮＭＯＳでは砒素が使われる。しかしながら、ＣＭＯＳで必要である低温化はＢｉｐｏｌａｒ・エミッタ領域の性能を阻害する方向にある。特にＮＰＮバイポーラトランジスタのＮ型高濃度エミッタに一般的に使われる砒素は、８５０℃程度の低温で固溶度が小さく、拡散も少ないためエミッタガンメル数と呼ばれる数値が小さくなってしまう。すなわち、エミッタ注入効率を悪化させ、Ｂｉｐｏｌａｒ特性において重要であるｈＦＥを大きくすることが容易ではなくなる。
【０００４】
このため従来は、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いた高速短時間熱拡散工程を使ったり、多結晶シリコンから単結晶シリコンへの不純物拡散を利用する方法が考えられている（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開２００１−３５８，１４８号公報（第３−４頁、第４−５図）
【０００６】
【発明が解決しようとする課題】
しかしながら、通常の拡散工程に加えて高温のＲＴＡを用いることは、工程増になることはもちろんのこと、熱工程を増やすことでエミッタ領域の抵抗値等のばらつきを増加させる因子を増やすことになる。また、Ｂｉｐｏｌａｒ・エミッタ領域以外の素子にも若干の影響が出ることもまぬがれない。特にＰｏｌｙＳｉゲートからゲート絶縁膜への拡散を抑止することは困難である。また工程が複雑になり、制御性、コスト面を考慮したときに必ずしも好ましいとはいえない。さらに多結晶シリコンから単結晶シリコンへの不純物拡散を利用する方法では、工程が大幅に増大し、界面酸化膜の制御や不純物拡散の制御についても複雑にならざるを得ない。
【０００７】
本発明は以上のような点に着目してなされたもので、低温プロセス時も高特性のＣＭＯＳかつＢｉｐｏｌａｒを同時に形成することが可能であり、かつ簡便な方法を提案する。従来よりも高性能かつコスト高とならない、付加価値の高いＢｉｐｏｌａｒおよびＢｉＣＭＯＳを形成することが可能となる半導体装置の製造方法を提供することを目的としている。
【０００８】
【発明の実施の形態】
以下に、本発明の実施例を図面に基づいて説明する。図面においては、簡単のため、様々の層の厚みは誇張して示してある。
【０００９】
図１は、本発明の製造方法による半導体装置の一実施例を示す工程順模式的断面図である。
【００１０】
図１（ａ）のように、シリコン半導体基板１００、例えばＰ型の導電型で２０〜３０Ω・ｃｍの抵抗率のシリコン半導体基板に、後の工程でバイポーラトランジスタを形成する領域１０１の特定の領域にＮ型の導電型の不純物、例えば砒素を１×１０１６ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３、の濃度となるように不純物導入する。不純物導入量は、エピタキシャル成長膜１０３に形成するデバイスのコレクタと基板の電気的分離と共に、ソフトエラー及びラッチアップ耐性向上のため、好ましくは１×１０１９ａｔｍｓ／ｃｍ３〜５×１０２０ａｔｍｓ／ｃｍ３、となるようドーピングする。その後さらに、図１（ｂ）のように、シリコン半導体基板１００上にエピタキシャル成長膜１０３、例えばガスソースとしてＳｉＨ２Ｃｌ２及びＰＨ３を用いたＮ型の導電型のＣＶＤエピタキシャル成長膜を例えば抵抗率１〜３Ω・ｃｍ、膜厚１〜６μｍで形成する。なおエピタキシャル成長膜の抵抗率および膜厚は本発明において本質的ではない。
【００１１】
その後、図１（ｃ）のように、Ｌｏｃｏｓ（図示せず）形成、Ｂｉｐｏｌａｒのベース領域１０４形成、ＣＭＯＳ用のＰｏｌｙＳｉゲート（図示せず）を形成する。Ｂｉｐｏｌａｒのベース領域形成は、Ｌｏｃｏｓの形成前でも形成後でもかまわない。ベース領域の不純物を拡散させるための熱処理工程も適宜追加される。
【００１２】
次に図１（ｄ）のように、砒素を導入する。例えば、砒素のドーズ量は、１×１０１４〜１×１０１６ａｔｏｍｓ／ｃｍ２で、加速エネルギーは９０ｋｅＶである。好ましくは１×１０１５〜１×１０１６ａｔｏｍｓ／ｃｍ２である。次にリンをドーズ量１×１０１４〜７×１０１５ａｔｏｍｓ／ｃｍ２、加速エネルギー５０ｋｅＶでエミッタ領域にのみイオン注入する。砒素およびリンのドーズ量は、所望のＢｉｐｏｌａｒ特性によって適宜選択される。また、リンをイオン注入する工程が他にあれば、その工程を兼用しても良い。たとえば、ＥＳＤ保護回路用に形成する保護トランジスタのソース・ドレインにリンを導入する場合、工程を共通にすることが可能である。砒素を先にイオン注入することで、結晶格子がある程度壊され、あとでイオン注入したリンのチャネリングが防止され、通常より浅い接合となる。リンのみを導入することも可能であるが、このときはチャネリングの影響やエミッタ押し出し効果により浅いエミッタ領域を形成することは難しく、それに伴い、ベース幅の増大、エミッタ容量の増大、ｈＦＥが大きくなりすぎるなど高速のＢｉｐｏｌａｒ形成に弊害がある。砒素とリンを併用することで、トランジスタとして高い特性をえることができる。
【００１３】
その後、ドーピングされた不純物はアニール工程によりＰ型ベース領域１０４に拡散され、エミッタ領域１０５となる。アニール温度は、ＣＭＯＳのソース・ドレイン接合を浅く形成できるよう８５０℃以下に設定される。
【００１４】
以上のことにより、ＣＭＯＳのソース・ドレイン形成を阻害しない最高温度８５０℃程度の低温工程をもちいても、十分な特性をもつＢｉｐｏｌａｒトランジスタを形成することが可能である。リンの不純物導入を保護トランジスタに用いている場合にはマスク増および工程増とならずにエミッタ注入効率の高いＮＰＮ型バイポーラ・トランジスタを形成できる。また砒素単独の導入だとエミッタ・ベース耐圧が非常に小さくなる恐れがあるが、砒素に加えてリンを導入することによって、耐圧も向上するという利点もある。エミッタ抵抗とベース領域条件、を十分に考慮しつつ、砒素およびリンの導入時の加速エネルギー、ドーズ量を適宜変化させることにより、所望の特性をもつＢｉＣＭＯＳ集積回路が容易に作れる。
【００１５】
【発明の効果】
この発明は、以上説明したように、多くの複雑なプロセスを付加することなく、良好な電気特性を持つバイポ−ラトランジスタおよび、ＢｉＣＭＯＳ集積回路装置を形成できる効果を有する。
【図面の簡単な説明】
【図１】本発明のバイポ−ラトランジスタの一実施例の製造方法を示した工程順断面図である。
【符号の説明】
１００  Ｐ型基板
１０１  トランジスタ形成領域
１０２  Ｎ＋埋込み層領域
１０３  エピタキシャル成長膜
１０４  Ｐ型ベース領域
１０５  砒素Ｎ＋エミッタ領域
１０６  リンＮ＋エミッタ領域
【図１】
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