(57)【要約】【課題】  ＮＡＮＤ型フラッシュメモリのブースティングチャネル電圧を簡単に測定できる方法とそれを実現したＮＡＮＤ型フラッシュメモリを提供する。【解決手段】  第１ビットラインを介して入力される電圧の伝達を制御するための第１ストリング選択トランジスタと、前記第１ストリング選択トランジスタと第１ソース選択トランジスタとの間に接続され、入力される電圧に応じてプログラム又は消去状態を保つ複数のフラッシュメモリセルからなる第１ストリングと、第２ビットラインを介して入力される電圧の伝達を制御するための第２ストリング選択トランジスタと、前記第２ストリング選択トランジスタと第２ソース選択トランジスタとの間に接続され、入力される電圧に応じてプログラム又は消去状態を保つ複数のフラッシュメモリセルからなる第２ストリングと、前記第１又は第２ストリング選択トランジスタと前記フラッシュメモリとの接続点に連結された測定パッドとを備えて構成される。【選択図】図５
2004303396.tif 000002
【特許請求の範囲】
【請求項１】
第１ビットラインを介して入力される電圧の伝達を制御するための第１ストリング選択トランジスタと、
前記第１ストリング選択トランジスタと第１ソース選択トランジスタとの間に接続され、入力される電圧に応じてプログラム又は消去状態を保つ複数のフラッシュメモリセルからなる第１ストリングと、
第２ビットラインを介して入力される電圧の伝達を制御するための第２ストリング選択トランジスタと、
前記第２ストリング選択トランジスタと第２ソース選択トランジスタとの間に接続され、入力される電圧に応じてプログラム又は消去状態を保つ複数のフラッシュメモリセルからなる第２ストリングと、
前記第１又は第２ストリング選択トランジスタと前記フラッシュメモリとの接続点に連結された測定パッドと
を備えてなるＮＡＮＤフラッシュメモリテスト構造。
【請求項２】
第１ビットラインを介して入力される電圧の伝達を制御するための第１ストリング選択トランジスタと、
前記第１ストリング選択トランジスタと第１ソース選択トランジスタとの間に接続され、入力される電圧に応じてプログラム又は消去状態を保つ複数のフラッシュメモリセルからなる第１ストリングと、
第２ビットラインを介して入力される電圧の伝達を制御するための第２ストリング選択トランジスタと、
前記第２ストリング選択トランジスタと第２ソース選択トランジスタとの間に接続され、入力される電圧に応じてプログラム又は消去状態を保つ複数のフラッシュメモリセルからなる第２ストリングと、
前記第１又は第２ソース選択トランジスタと前記フラッシュメモリとの接続点に連結された測定パッドと
を備えてなるＮＡＮＤフラッシュメモリテスト構造。
【請求項３】
請求項１に記載のＮＡＮＤフラッシュメモリテスト構造を提供する段階と、
前記第１又は第２ストリングを選択し、選択されたストリングには０Ｖの電圧を、選択されていないストリングにはＶｃｃの電圧を印加する一方、前記選択されたストリングのプログラムしようとする列の全てのフラッシュメモリセルのコントロールゲートにプログラム電圧を、残りのフラッシュメモリセルのコントロールゲートにはパス電圧を、前記ストリング選択トランジスタのゲートには第１ゲート電圧を、前記ソース選択トランジスタには０Ｖの電圧をそれぞれ印加する段階と、
前記測定パッドとソースライン間の電圧を測定する段階と
を含んでなるＮＡＮＤフラッシュメモリテスト方法。
【請求項４】
請求項２に記載のＮＡＮＤフラッシュメモリテスト構造を提供する段階と、
前記第１又は第２ストリングを選択し、選択されたストリングには０Ｖの電圧を、選択されていないストリングにはＶｃｃの電圧を印加する一方、前記選択されたストリングのプログラムしようとする列の全てのフラッシュメモリセルのコントロールゲートにプログラム電圧を、残りのフラッシュメモリセルのコントロールゲートにはパス電圧を、前記ストリング選択トランジスタのゲートには第１ゲート電圧を、前記ソース選択トランジスタには０Ｖの電圧をそれぞれ印加する段階と、
前記測定パッドとソースライン間の電圧を測定する段階と
を含んでなるＮＡＮＤフラッシュメモリテスト方法。
【請求項５】
第１ビットラインを介して入力される電圧の伝達を制御するための第１ストリング選択トランジスタと、
前記第１ストリング選択トランジスタと第１ソース選択トランジスタとの間に接続され、入力される電圧に応じてプログラム又は消去状態を保つ複数のフラッシュメモリセルからなる第１ストリングと、
第２ビットラインを介して入力される電圧の伝達を制御するための第２ストリング選択トランジスタと、
前記第２ストリング選択トランジスタと第２ソース選択トランジスタとの間に接続され、入力される電圧に応じてプログラム又は消去状態を保つ複数のフラッシュメモリセルからなる第２ストリングと、
前記第１ストリング選択トランジスタと前記フラッシュメモリとの接続点と第１測定パッドとの間に連結された第１スイッチング素子と、
前記第２ストリング選択トランジスタと前記フラッシュメモリとの接続点と第２測定パッドとの間に連結された第２スイッチング素子と
を備えてなるＮＡＮＤフラッシュメモリテスト構造。
【請求項６】
第１ビットラインを介して入力される電圧の伝達を制御するための第１ストリング選択トランジスタと、
前記第１ストリング選択トランジスタと第１ソース選択トランジスタとの間に接続され、入力される電圧に応じてプログラム又は消去状態を保つ複数のフラッシュメモリセルからなる第１ストリングと、
第２ビットラインを介して入力される電圧の伝達を制御するための第２ストリング選択トランジスタと、
前記第２ストリング選択トランジスタと第２ソース選択トランジスタとの間に接続され、入力される電圧に応じてプログラム又は消去状態を保つ複数のフラッシュメモリセルからなる第２ストリングと、
前記第１ソース選択トランジスタと前記フラッシュメモリとの接続点と第１測定パッドとの間に連結された第１スイッチング素子と、
前記第２ストリング選択トランジスタと前記フラッシュメモリとの接続点と第２測定パッドとの間に連結された第２スイッチング素子と
を備えてなるＮＡＮＤフラッシュメモリテスト構造。
【請求項７】
請求項５又は６に記載のＮＡＮＤフラッシュメモリテスト構造において、
前記第１及び第２スイッチング素子それぞれは、ＮＭＯＳトランジスタ又はＨＶＮＭＯＳトランジスタからなる
ことを特徴とするＮＡＮＤフラッシュメモリテスト構造。
【請求項８】
請求項５に記載のＮＡＮＤフラッシュメモリテスト構造を提供する段階と、
前記第１又は第２ストリングを選択し、選択されたストリングには０Ｖの電圧を、選択されていないストリングにはＶｃｃの電圧を印加する一方、前記選択されたストリングのプログラムしようとする列の全てのフラッシュメモリセルのコントロールゲートにプログラム電圧を、残りのフラッシュメモリセルのコントロールゲートにはパス電圧を、前記ストリング選択トランジスタのゲートには第１ゲート電圧を、前記ソース選択トランジスタには０Ｖの電圧をそれぞれ印加する段階と、
前記選択されたストリングに連結されたスイッチング素子をターンオンさせる段階と、
前記測定パッドとソースライン間の電圧を測定する段階とを
含んでなるＮＡＮＤフラッシュメモリテスト方法。
【請求項９】
請求項６に記載のＮＡＮＤフラッシュメモリテスト構造を提供する段階と、
前記第１又は第２ストリングを選択し、選択されたストリングには０Ｖの電圧を、選択されていないストリングにはＶｃｃの電圧を印加する一方、前記選択されたストリングのプログラムしようとする列の全てのフラッシュメモリセルのコントロールゲートにプログラム電圧を、残りのフラッシュメモリセルのコントロールゲートにはパス電圧を、前記ストリング選択トランジスタのゲートには第１ゲート電圧を、前記ソース選択トランジスタには０Ｖの電圧をそれぞれ印加する段階と、
前記選択されたストリングに連結されたスイッチング素子をターンオンさせる段階と、
前記測定パッドとソースライン間の電圧を測定する段階と
を含んでなるＮＡＮＤフラッシュメモリテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＮＡＮＤフラッシュメモリのテスト構造及びこれを用いたＮＡＮＤフラッシュメモリのチャネル電圧の測定方法に係り、特に、チャネル電圧を測定することが可能な構造を有するＮＡＮＤフラッシュメモリテスト構造及びＮＡＮＤフラッシュメモリチャネル電圧測定方法に関する。
【背景技術】
【０００２】
最近、電気的にプログラム（書込み）と消去が可能で、電源が供給されない状態でもデータが消去されずに格納される半導体メモリ素子の需要が増加している。そして、複数のデータを格納することが可能な大容量メモリ素子の開発のために、メモリセルの高集積化技術が開発されている。このため、複数のメモリセルが直列に連結されて一本のストリングになり、複数本のストリングが一つのメモリセルアレイをなすＮＡＮＤ型フラッシュメモリ装置が提案された。
【０００３】
ＮＡＮＤ型フラッシュメモリ装置のフラッシュメモリセルは、半導体基板上にソース／ドレインの間に形成される電流通路、及び前記半導体基板上に絶縁膜を介して連結されるフローティングゲートとコントロールゲートを備えてなる。そして、前記フラッシュメモリセルのプログラム動作は、一般に、メモリセルのソース領域と半導体基板、すなわちバルク領域を接地させ、コントロールゲートに正の高電圧Ｖｐｐ（例えば、１５Ｖ〜２０Ｖ）を印加し、メモリセルのドレインにプログラムするための電圧（例えば、５〜６Ｖ）を印加して、ホットキャリアを発生させることにより行われる。前記ホットキャリアは、コントロールゲートに印加される高電圧Ｖｐｐの電界によってバルク領域の電子がフローティングゲートに蓄積され、ドレイン領域に供給される電荷が継続的に累積されて発生される。
【０００４】
前記フラッシュメモリセルの消去動作は、コントロールゲートに負の高電圧Ｖｅｒａ（例えば、−１０Ｖ）を印加し、バルク領域に所定の電圧（例えば、５Ｖ）を印加してＦ−Ｎトンネル(Fowler-Nordheim tunneling)を発生させることにより、バルク領域を共有するセクタ単位で同時に行われる。前記ＦＮトンネルは、フローティングゲートに蓄積された電子をソース領域に放出させることにより、フラッシュメモリセルが約「１Ｖ」〜「３Ｖ」の消去しきい値電圧分布を有する。
【０００５】
前記プログラム動作によってしきい値電圧が高くなったメモリセルは、読出し動作の際にドレイン領域からソース領域へ電流が注入されることが防止されて、オフされたように見える。そして、前記消去動作によってしきい値電圧が低くなったセルは、ドレイン領域からソース領域へ電流が注入されて、オンされたように見える。
【０００６】
図１は、従来のＮＡＮＤ型フラッシュメモリのレイアウト図である。
【０００７】
セルの形成される第１〜第１６セル領域Ｃｅｌｌ−１〜Ｃｅｌｌ−１６が縦方向に離隔して配置されるが、各セル領域は、横方向に増加するように配置され、セルの形成されるアクティブ領域Ａ１及びＡ２が各セル領域と交差するように縦方向に配置されている。第１セル領域ｃｅｌｌ−１の上部にドレイン選択ラインＤＳＬ１及びＤＬＳ２が縦方向に配置されるが、横方向に増加するように配置される。ドレイン選択ラインＤＳＬ２は、別の上部アレイに使用される。また、第１６セル領域Ｃｅｌｌ−１６の下部には、ソース選択ラインＳＳＬ１及びＳＳＬ２が縦方向に離隔して配置されるが、横方向に増加するように配置される。ソース選択ラインＳＳＬ２は、下部の別のアレイに使用される。ドレイン選択ラインＤＳＬ１及びＤＳＬ２の間とアクティブ領域Ａ１及びＡ２との交差領域にドレインコンタクトＤ１及びＤ２が形成される。ソース選択ラインＳＳＬ１及びＳＳＬ２の間とアクティブ領域Ａ１及びＡ２との交差領域にソースコンタクトＳ１及びＳ２が形成される。
【０００８】
図２は、図１のＡ−Ａ線に沿った断面図である。
【０００９】
トリプルウェルが形成された半導体基板１０には、フィールド酸化膜２０が形成され、フィールド領域２０間の半導体基板１０に第１〜第１６セルｃ１〜ｃ１６が形成される。第１セルｃ１の左側にはストリングを選択するためのトランジスタｄが形成されるが、このトランジスタｄのゲートがドレイン選択ラインＤＳＬ１に連結される。第１６セルｃ１６の右側には共通ソースラインと連結するためのトランジスタｓが形成されるが、このトランジスタｓのゲートがソース選択ラインＳＳＬ１に連結される。
【００１０】
図３は、図１に示したＮＡＮＤ型フラッシュメモリの回路図である。
【００１１】
第１ストリングｓｔ１には第１〜第１６セルｃ１〜ｃ１６が直列に連結されている。第１セルｃ１のドレインは、ストリング選択トランジスタｄを介して第１ビットラインｂ１に連結され、第１６セルｃ１６のソースは、ソース選択トランジスタｓを介して共通ソースラインｓ１に連結されている。第２ストリングｓｔ２は、第１ストリングｓｔ１と同一の構造を有する。
【００１２】
プログラムの際には、選択されたビットラインに０Ｖの電圧が印加され、選択されていないビットラインにＶｃｃ電圧が印加される。また、選択されたワードラインには、例えば、１８Ｖの電圧Ｖｐｇｍ、ドレイン選択ラインＤＳＬには、例えば、４.５Ｖの電圧、ソース選択ラインＳＳＬには、０Ｖの電圧がそれぞれ印加される。また、選択されていないワードラインには、例えば、１０Ｖの電圧Ｖｐａｓｓが印加される。このような電圧条件によって選択されたセルがプログラムされる。ところで、選択されていないストリング、すなわちプログラムが禁止されたストリングに、プログラム歪みを防止するために、Ｖｃｃ電圧が印加され、選択されていないワードラインに、Ｖｐａｓｓ電圧が印加され、選択されたワードラインに、Ｖｐｇｍが印加されると、選択されていないストリングにあるセルがセルフブースティング動作を行う。この際、ストリングに印加される電圧をチャネルブースティング電圧と呼び、約６Ｖ〜８Ｖの電圧を保つ。このチャネル電圧の高低によってプログラム歪みが決定される。
【００１３】
図４は、前述したチャネルブースティング電圧を改善するための選択されていないストリングの等価回路図である。
【００１４】
図３及び図４を参照してチャネルブースティング電圧を計算すると、１６セルアレイの場合、チャネルブースティング電圧Ｖｃｈは、次のようになる。
【００１５】
【数１】
2004303396.tif 000003
【００１６】
ここで、
Ｋ＝Ｃｏｎｏ＊Ｃｏｘ／（Ｃｔｏｔ＊（Ｃｏｎｏ＋Ｃｏｘ））＝Ｃｉｎｉ／Ｃｔｏｔ、
Ｖｃｈｉｎｉ(伝達ビットライン電圧)＝Ｖｃｃ−Ｖｔ＿ｓｅｌｅｃｔ（選択トランジスタのしきい値電圧）、
Ｖｔｈ１：非選択セルのしきい値電圧、
Ｖｔｈ２：選択セルのしきい値電圧、
Ｉｌｅａｋ：ストリング漏洩電流、
Ｃｏｎｏ：ＯＮＯキャパシタンス、
Ｃｏｘ：トンネル酸化膜キャパシタンス、
Ｃｔｏｔ：全体キャパシタンス
である。
【００１７】
上述した計算式によって計算されたブースティングチャネル電圧は、約１〜９Ｖの程度であり、プログラム条件によって異なる。
【００１８】
このようなブースティングチャネル電圧は、セルの特性を左右するのに重要な役割を果たし、これはプログラム歪みの分析に重要な因子として作用する。ところで、従来では、このようなブースティングチャネル電圧は、計算によってのみ分かることができたので、実際の値とは大きい差がある。実際のプログラムの際にプログラム禁止セルにプログラム歪みを誘発させるトンネル酸化膜の電界Ｅｏｘを考察すると、次のとおりである。
【００１９】
【数２】
2004303396.tif 000004
【００２０】
ここで、
Ｖｔｈ０：初期電圧、
Ｋｇ：ＯＮＯ結合比、
Ｔｏｘ：トンネル酸化膜の厚さ
である。
【００２１】
上記のように、ブースティングチャネル電圧は、Ｅｏｘの変数であって、プログラム歪みの重要因子になるが、これを測定することが可能な方法が容易ではないため、プログラム歪みの分析に困るという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
したがって、この発明は、以上のような問題点を解決するためのもので、その目的は、ＮＡＮＤ型フラッシュメモリのブースティングチャネル電圧を簡単に測定できる方法とそれを実現したＮＡＮＤ型フラッシュメモリを提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するためのこの発明に係るＮＡＮＤ型フラッシュメモリテスト構造は、第１ビットラインを介して入力される電圧の伝達を制御するための第１ストリング選択トランジスタと、前記第１ストリング選択トランジスタと第１ソース選択トランジスタとの間に接続され、入力される電圧に応じてプログラム又は消去状態を保つ複数のフラッシュメモリセルからなる第１ストリングと、第２ビットラインを介して入力される電圧の伝達を制御するための第２ストリング選択トランジスタと、前記第２ストリング選択トランジスタと第２ソース選択トランジスタとの間に接続され、入力される電圧に応じてプログラム又は消去状態を保つ複数のフラッシュメモリセルからなる第２ストリングと、前記第１又は第２ストリング選択トランジスタと前記フラッシュメモリとの接続点に連結された測定パッドとを備えてなることを特徴とする。
【００２４】
上記目的を達成するためのこの発明に係るＮＡＮＤ型フラッシュメモリテスト方法は、前述したＮＡＮＤフラッシュメモリテスト構造を提供する段階と、前記第１又は第２ストリングを選択し、選択されたストリングには０Ｖの電圧を、選択されていないストリングにはＶｃｃの電圧を印加する一方、前記選択されたストリングのプログラムしようとする列の全てのフラッシュメモリセルのコントロールゲートにプログラム電圧を、残りのフラッシュメモリセルのコントロールゲートにはパス電圧を、前記ストリング選択トランジスタのゲートには第１ゲート電圧を、前記ソース選択トランジスタには０Ｖの電圧をそれぞれ印加する段階と、前記測定パッドとソースライン間の電圧を測定する段階とを含んでなることを特徴とする。
【発明の効果】
【００２５】
この発明によれば、ＮＡＮＤ型フラッシュメモリのブースティングチャネル電圧を簡単に測定することができる。
【発明を実施するための最良の形態】
【００２６】
以下、添付図面に基づいてこの発明の好適な実施例を説明する。
【００２７】
図５は、この発明の第１実施例に係るＮＡＮＤ型フラッシュメモリのレイアウト図である。図５に示すように、セルが形成される第１〜第１６セル領域Ｃｅｌｌ−１〜Ｃｅｌｌ−１６が縦方向に離隔して配置されるが、各セル領域は横方向に増加するように配置され、セルの形成されるアクティブ領域Ａ１及びＡ２が各セル領域と交差するように縦方向に配置されている。第１セル領域Ｃｅｌｌ−１の上部にドレイン選択ラインＤＳＬ１及びＤＳＬ２が縦方向に離隔して配置されるが、横方向に増加するように配置される。ドレイン選択ラインＤＳＬ２は、別の上部アレイに使用される。また、第１６セル領域Ｃｅｌｌ−１６の下部にはソース選択ラインＳＳＬ1及びＳＳＬ２が縦方向に離隔して配置されるが、横方向に増加するように配置される。ソース選択ラインＳＳＬ２は、下部の別のアレイに使用される。ドレイン選択ラインＤＳＬ１及びＤＳＬ２の間とアクティブ領域Ａ１及びＡ２との交差領域にドレインコンタクトＤ１及びＤ２が形成される。ソース選択ラインＳＳＬ１及びＳＳＬ２の間とアクティブ領域Ａ１及びＡ２との交差領域にソースコンタクトＳ１及びＳ２が形成される。
【００２８】
また、ドレイン選択ラインＤＳＬ１と第１セル領域Ｃｅｌｌ−１との間と第２アクティブ領域Ａ２とが交差する領域に、ブースティングチャネル領域を測定するためのコンタクトＫが形成される。また、このコンタクトＫを引き出すためのメタルラインＬ１とメタルパッドＰ１が形成される。
【００２９】
図６は、図５のＡ−Ａ線に沿った状態の概略的な断面図である。
【００３０】
図６に示すように、トリプルウェルの形成された半導体基板１０には、フィールド酸化膜２０が形成され、フィールド領域２０間の半導体基板１０に第１〜第１６セルｃ１〜ｃ１６が形成される。第１セルｃ１の左側にはストリングを選択するためのトランジスタｄが形成されるが、このトランジスタｄのゲートがドレイン選択ラインＤＳＬ１に連結される。第１６セルｃ１６の右側には共通ソースラインと連結するためのトランジスタｓが形成されるが、このトランジスタｓのゲートがソース選択ラインＳＳＬ１に連結される。
【００３１】
また、第１セルｃ１とストリング選択トランジスタ（このトランジスタのゲートがドレイン選択ラインＤＳＬ１に連結される）の共通拡散領域Ｋ１を露出させるためのコンタクトＫが形成される。
【００３２】
図７は、図５に示したＮＡＮＤ型フラッシュメモリの回路図である。
【００３３】
第１ストリングｓｔ１には、第１〜第１６セルｃ１〜ｃ１６が直列に連結されている。第１セルｃ１のドレインは、ストリング選択トランジスタｄを介して第１ビットラインｂ１に連結され、第１６セルｃ１６のソースは、ソース選択トランジスタｓを介して共通ソースラインｓ１に連結されている。第２ストリングｓｔ２は、第１ストリングｓｔ１と同一の構造を有する。また、プログラムが禁止されたビットラインｂ２のストリング選択トランジスタｄと第１セルｃ１との接続点でメタルラインＬ１が引き出される。
【００３４】
次に、チャネルブースティング電圧測定方法を説明する。
【００３５】
プログラムするために選択されたビットラインには、０Ｖの電圧が印加され、選択されていないビットラインには、Ｖｃｃ電圧が印加される。また、選択されたワードラインには、例えば、１８Ｖの電圧Ｖｐｇｍ、ドレイン選択ラインＤＳＬ１には、例えば、４.５Ｖの電圧、ソース選択ラインＳＳＬ１には、０Ｖの電圧が、それぞれ印加される。また、選択されていないワードラインには、例えば、１０Ｖの電圧Ｖｐａｓｓが印加される。この状態でメタルラインＬ１と共通ソースライン間の電圧を測定すると、チャネルブースティング電圧を得ることができる。
【００３６】
図８は、この発明の第２実施例に係るＮＡＮＤ型フラッシュメモリのレイアウト図である。
【００３７】
セルの形成される第１〜第１６セル領域Ｃｅｌｌ−１〜Ｃｅｌｌ−１６が縦方向に離隔して配置されるが、各セル領域は横方向に増加するように配置され、セルの形成されるアクティブ領域Ａ１及びＡ２が各セル領域と交差するように縦方向に配置されている。第１セル領域Ｃｅｌｌ−１の上部にドレイン選択ラインＤＳＬ１及びＤＳＬ２が縦方向に離隔して配置されるが、横方向に増加するように配置される。ドレイン選択ラインＤＳＬ２は、別の上部アレイに使用される。また、第１６セル領域Ｃｅｌｌ−１６の下部には、ソース選択ラインＳＳＬ１及びＳＳＬ２が縦方向に離隔して配置されるが、横方向に増加するように配置される。ソース選択ラインＳＳＬ２は、下部の別のアレイに使用される。ドレイン選択ラインＤＳＬ１及びＤＳＬ２の間とアクティブ領域Ａ１及びＡ２との交差領域にドレインコンタクトＤ１及びＤ２が形成される。ソース選択ラインＳＳＬ１及びＳＳＬ２の間とアクティブ領域Ａ１及びＡ２との交差領域にソースコンタクトＳ１及びＳ２が形成される。
【００３８】
また、ソース選択ラインＳＳＬ１と第１６セル領域Ｃｅｌｌ−１６との間と第２アクティブ領域Ａ２とが交差する領域に、ブースティングチャネル電圧を測定するためのコンタクトｇが形成される。また、このコンタクトｇを引き出すためのメタルラインＬ２とメタルパッドＰ２が形成される。
【００３９】
図９は、図８に示したＮＡＮＤ型フラッシュメモリの回路図である。
【００４０】
第１ストリングｓｔ１には、第１〜第１６セルｃ１〜ｃ１６が直列に連結されている。第１セルｃ１のドレインは、ストリング選択トランジスタｄを介して第１ビットラインｂ１に連結され、第１６セルｃ１６のソースは、ソース選択トランジスタｓを介して共通ソースラインｓ１に連結されている。第２ストリングｓｔ２は、第１ストリングｓｔ１と同一の構造を有する。また、プログラムが禁止されたビットラインｂ２のソース選択トランジスタｓと第１６セルｃ１６との接続点でメタルラインＬ２が引き出される。
【００４１】
次に、チャネルブースティング電圧測定方法を説明する。
【００４２】
プログラムするために選択されたビットラインには、０Ｖの電圧が印加され、選択されていないビットラインには、Ｖｃｃ電圧が印加される。また、選択されたワードラインには、例えば、１８Ｖの電圧Ｖｐｇｍ、ドレイン選択ラインＤＳＬ１には、例えば、４.５Ｖの電圧、ソース選択ラインＳＳＬには、０Ｖの電圧が、それぞれ印加される。また、選択されていないワードラインには、例えば、１０Ｖの電圧Ｖｐａｓｓが印加される。この状態でメタルラインＬ２と共通ソースライン間の電圧を測定すると、チャネルブースティング電圧を得ることができる。
【００４３】
図１０は、この発明の第３実施例に係るＮＡＮＤ型フラッシュメモリのレイアウト図である。
【００４４】
セルの形成される第１〜第１６セル領域Ｃｅｌｌ−１〜Ｃｅｌｌ−１６が縦方向に離隔して配置されるが、各セル領域は横方向に増加するように配置され、セルの形成されるアクティブ領域Ａ１及びＡ２が各セル領域と交差するように縦方向に配置されている。第１セル領域Ｃｅｌｌ−１の上部にドレイン選択ラインＤＳＬ１及びＤＳＬ２が縦方向に離隔して配置されるが、横方向に増加するように配置される。ドレイン選択ラインＤＳＬ1は、別の上部アレイに使用される。また、第１６セル領域Ｃｅｌｌ−１６の下部には、ソース選択ラインＳＳＬ１及びＳＳＬ２が縦方向に離隔して配置されるが、横方向に増加するように配置される。ソース選択ラインＳＳＬ２は、下部の別のアレイに使用される。ドレイン選択ラインＤＳＬ１及びＤＳＬ２の間とアクティブ領域Ａ１及びＡ２との交差領域にドレインコンタクトＤ１及びＤ２が形成される。ソース選択ラインＳＳＬ１及びＳＳＬ２の間とアクティブ領域Ａ１及びＡ２との交差領域にソースコンタクトＳ１及びＳ２が形成される。
【００４５】
ドレイン選択ラインＤＳＬ２と第１セル領域Ｃｅｌｌ−１との間と第２アクティブ領域Ａ２が交差する領域に、ブースティングチャネル電圧を測定するための第３コンタクトｇ３が形成される。また、この第３コンタクトｇ３を引き出すためのメタルラインＬ３が形成される。
【００４６】
ドレイン選択ラインＤＳＬ１と第１セル領域Ｃｅｌｌ−１との間と第１アクティブ領域Ａ１とが交差する領域に、ブースティングチャネル電圧を測定するための第４コンタクトｇ４が形成される。また、この第４コンタクトｇ４を引き出すためのメタルラインＬ４が形成される。
【００４７】
図１１は、図１０のＡ−Ａ線に沿った概略的な断面図である。
【００４８】
トリプルウェルが形成された半導体基板１０には、フィールド酸化膜２０が形成され、フィールド領域２０間の半導体基板１０に第１〜第１６セルｃ１〜ｃ１６が形成される。第１セルｃ１の左側には、ストリングを選択するためのトランジスタｄが形成されるが、このトランジスタｄのゲートがドレイン選択ラインＤＳＬ１に連結される。第１６セルｃ１６の右側にはビットライン共通ソースラインと連結するためのトランジスタｓが形成されるが、このトランジスタｓのゲートがソース選択ラインＳＳＬ１に連結される。
【００４９】
また、第１セルｃ１とストリング選択トランジスタ−このトランジスタのゲートがドレイン選択ラインＤＳＬ１に連結される−の共通拡散領域Ｋ３を露出させるためのコンタクトｇ３が形成される。
【００５０】
図１２は、図１０に示したＮＡＮＤ型フラッシュメモリの回路図である。
【００５１】
第１ストリングｓｔ１には、第１〜第１６セルｃ１〜ｃ１６が直列に連結されている。第１セルｃ１のドレインは、ストリング選択トランジスタｄを介して第１ビットラインｂ１に連結され、第１６セルｃ１６のソースは、ソース選択トランジスタｓを介して共通ソースラインｓ１に連結されている。第２ストリングｓｔ２は、第１ストリングｓｔ１と同一の構造を有する。また、プログラムが禁止されたビットラインｂ２のストリング選択トランジスタｄと第１セルｃ１との接続点でメタルラインＬ３が引き出され、プログラムするために選択されたビットラインｂ１のストリング選択トランジスタsと第１セルｃ１との接続点でメタルラインＬ４が引き出される。メタルラインＬ３は、第１ＰＭＯＳトランジスタＰ１を介して測定パッドＱに連結され、メタルラインＬ４は、第２ＰＭＯＳトランジスタＰ２を介して測定パッドＱに連結される。第１及び第２ＰＭＯＳトランジスタＰ１及びＰ２それぞれは、それらのゲート電極に入力される電圧に応じてターンオンされる。前記ＰＭＯＳトランジスタの代わりにＨＶＮＯＳトランジスタを使用することもできる。
【００５２】
次に、チャネルブースティング電圧測定方法を説明する。
【００５３】
プログラムするために選択されたビットラインには、０Ｖの電圧が印加され、選択されていないビットラインには、Ｖｃｃ電圧が印加される。また、選択されたワードラインには、例えば、１８Ｖの電圧Ｖｐｇｍ、ドレイン選択ラインＤＳＬ１には、例えば、４.５Ｖの電圧、ソース選択ラインＳＳＬには、０Ｖの電圧が、それぞれ印加される。また、選択されていないワードラインには、例えば、１０Ｖの電圧Ｖｐａｓｓが印加される。この状態で、第１ＰＭＯＳトランジスタＰ１をターンオフさせる反面、第２ＰＭＯＳトランジスタＰ２をターンオンさせ、測定パッドＱと共通ソースライン間の電圧を測定すると、チャネルブースティング電圧を得ることができる。
【００５４】
図１３は、この発明の第４実施例に係るＮＡＮＤ型フラッシュメモリのレイアウト図である。
【００５５】
セルの形成される第１〜第１６セル領域Ｃｅｌｌ−１〜Ｃｅｌｌ−１６が縦方向に離隔して配置されるが、各セル領域は横方向に増加するように配置され、セルの形成されるアクティブ領域Ａ１及びＡ２が各セル領域と交差するように縦方向に配置されている。第１セル領域Ｃｅｌｌ−１の上部にドレイン選択ラインＤＳＬ１及びＤＳＬ２が縦方向に離隔して配置されるが、横方向に増加するように配置される。ドレイン選択ラインＤＳＬ２は、別の上部アレイに使用される。また、第１６セル領域Ｃｅｌｌ−１６の下部には、ソース選択ラインＳＳＬ１及びＳＳＬ２が縦方向に離隔して配置されるが、横方向に増加するように配置される。ソース選択ラインＳＳＬ２は、下部の別のアレイに使用される。ドレイン選択ラインＤＳＬ１及びＤＳＬ２の間とアクティブ領域Ａ１及びＡ２との交差領域にドレインコンタクトＤ１及びＤ２が形成される。ソース選択ラインＳＳＬ１及びＳＳＬ２の間とアクティブ領域Ａ１及びＡ２との交差領域にソースコンタクトＳ１及びＳ２が形成される。
【００５６】
また、ソース選択ラインＳＳＬと第１６セル領域Ｃｅｌｌ−１６との間と第２アクティブ領域Ａ２とが交差する領域に、ブースティングチャネル電圧を測定するためのコンタクトｇ５が形成される。また、このコンタクトｇ５を引き出すためのメタルラインＬ５が形成される。ソース選択ラインＳＳＬと第１６セル領域Ｃｅｌｌ−１６との間と第１アクティブ領域Ａ１とが交差する領域に、ブースティングチャネル電圧を測定するためのコンタクトｇ６が形成される。また、このコンタクトｇ６を引き出すためのメタルラインＬ６が形成される。
【００５７】
図１４は、図１３に示したＮＡＮＤ型フラッシュメモリの回路図である。
【００５８】
第１ストリングｓｔ１には、第１〜第１６セルｃ１〜ｃ１６が直列に連結されている。第１セルｃ１のドレインはストリング選択トランジスタｄを介して第１ビットラインｂ１に連結され、第１６セルｃ１６のソースは、ソース選択トランジスタｓを介して共通ソースラインｓ１に連結されている。第２ストリングｓｔ２は、第１ストリングｓｔ１と同一の構造を有する。また、プログラムが禁止されたビットラインＢ２のソース選択トランジスタｓと第１６セルｃ１６との接続点でメタルラインＬ５が引き出され、プログラムするために選択されたビットラインｂ１のソース選択トランジスタｓと第１６セルｃ１６との接続点でメタルラインＬ６が引き出される。メタルラインＬ５は、第１ＰＭＯＳトランジスタＰ３を介して測定パッドＱに連結され、メタルラインＬ６は、第２ＰＭＯＳトランジスタＰ４を介して測定パッドＱに連結される。第１及び第２ＰＭＯＳトランジスタＰ３及びＰ４それぞれは、それらのゲート電極に入力される電圧に応じてターンオンされる。
【００５９】
次に、チャネルブースティング電圧測定方法を説明する。
【００６０】
プログラムするために選択されたビットラインには、０Ｖの電圧が印加され、選択されていないビットラインには、Ｖｃｃ電圧が印加される。また、選択されたワードラインには、例えば、１８Ｖの電圧Ｖｐｇｍ、ドレイン選択ラインＤＳＬには、例えば、４.５Ｖの電圧、ソース選択ラインＳＳＬには、０Ｖの電圧が、それぞれ印加される。また、選択されていないワードラインには、例えば、１０Ｖの電圧Ｖｐａｓｓが印加される。この状態で、第１ＰＭＯＳトランジスタＰ３をターンオフさせる反面、第２ＰＭＯＳトランジスタＰ４をターンオンさせ、測定パッドＱと共通ソースライン間の電圧を測定すると、チャネルブースティング電圧を得ることができる。
【００６１】
第１及び第２ＰＭＯＳトランジスタの代わりに、ＨＶＮＭＯＳトランジスタを使用することもできる。
【００６２】
この発明は、実施例を中心として説明されたが、当分野で通常の知識を有する者であれば、このような実施例を用いて様々な形の変形及び変更が可能である。したがって、この発明は、これらの実施例に限定されるものではなく、特許請求の範囲によって限定される。
【図面の簡単な説明】
【００６３】
【図１】従来のＮＡＮＤ型フラッシュメモリのレイアウト図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】図１に示したＮＡＮＤ型フラッシュメモリの回路図である。
【図４】図３におけるプログラム禁止ビットラインの等価回路図である。
【図５】この発明の第１実施例に係るＮＡＮＤ型フラッシュメモリのレイアウト図である。
【図６】図５のＢ−Ｂ線に沿った断面図である。
【図７】図５に示したＮＡＮＤ型フラッシュメモリの回路図である。
【図８】この発明の第２実施例に係るＮＡＮＤ型フラッシュメモリのレイアウト図である。
【図９】図８に示したＮＡＮＤ型フラッシュメモリの回路図である。
【図１０】この発明の第３実施例に係るＮＡＮＤ型フラッシュメモリのレイアウト図である。
【図１１】図１０のＡ−Ａ線に沿った断面図である。
【図１２】図１０に示したＮＡＮＤ型フラッシュメモリの回路図である。
【図１３】この発明の第４実施例に係るＮＡＮＤ型フラッシュメモリのレイアウト図である。
【図１４】図１３に示したＮＡＮＤ型フラッシュメモリの回路図である。
【符号の説明】
【００６４】
Ｃｅｌｌ−１〜Ｃｅｌｌ−１６  …  第１〜第１６セル領域
ｓｔ１及びｓｔ２  …  第１及び第２ストリング
ｃｌ〜ｃｌ６  …  第１〜第１６セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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