(57)【要約】【課題】救済用アドレスデコーダを搭載せず、救済回路付き半導体記憶装置装置の面積を削減する。【解決手段】制御部５から出力されるセットアップ信号１０６によって、２ｔｏ１セレクタ３がアドレスデコーダ２に救済用アドレス信号１０２を入力するよう制御する時はアドレス比較部１内部に設けた救済信号情報保持部１２にデコードされた救済アドレスを保持するよう制御し、アドレスデコーダ２に読み書きアドレス信号１０１を入力するよう制御する時はアドレス比較部１が読み書きアドレスと救済アドレスの比較を行うよう制御する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
読み書き対象メモリアドレスと救済対象メモリアドレスを比較し、両アドレスが一致した場合は該当する読み書き対象メモリを活性化せずに対応する救済用メモリを活性化する救済回路付き半導体記憶装置において、
外部から入力される読み書き対象メモリアドレス信号および救済アドレス記憶部より出力される救済対象メモリアドレス信号をデコードする共用アドレスデコーダと、
上記共用アドレスデコーダに読み書き対象メモリアドレス信号および救済対象メモリアドレス信号のどちらを入力するかを選択する選択部と、
上記共用アドレスデコーダによりデコードされた救済対象メモリアドレスを保持する救済信号情報保持部を有し、保持された救済対象メモリアドレスと上記共用アドレスデコーダによりデコードされた読み書き対象メモリアドレスとを比較するアドレス比較部と、
上記選択部および上記アドレス比較部に対して制御信号を出力し、
制御信号により上記選択部が上記共用アドレスデコーダに救済対象メモリアドレス信号を入力するように制御されている時は、上記アドレス比較部は上記救済信号情報保持部への救済対象メモリアドレスの保持を行うよう制御し、
一方、制御信号により上記選択部が上記共用アドレスデコーダに読み書き対象メモリアドレス信号を入力するように制御されている時は、上記アドレス比較部は読み書き対象メモリアドレスと救済対象メモリアドレスの比較を行うよう制御する制御部とを備えた救済回路付き半導体記憶装置。
【請求項２】
救済アドレス記憶部を複数有する場合には、制御部は、
選択部が共用アドレスデコーダに複数の救済アドレス記憶部から出力される救済対象メモリアドレス信号を時分割で入力するよう制御されている時は、アドレス比較部は救済信号情報保持部への救済対象メモリアドレスの保持を行うよう制御し、
一方、上記選択部が上記共用アドレスデコーダに読み書き対象メモリアドレス信号を入力するように制御されている時は、上記アドレス比較部は読み書き対象メモリアドレスと救済対象メモリアドレスの比較を行うよう制御することを特徴とする請求項１記載の救済回路付き半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、救済回路付き半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図１３は、従来の救済回路付き半導体記憶装置の構造を示すブロック図である。図において４１はアドレス比較部、２はアドレスデコーダ、４は救済アドレス記憶部、６は救済用選択信号生成部、７はメモリセルアレイ、８は救済用メモリセルアレイ、４２は救済用アドレスデコーダである。アドレス比較部４１には、ＡＮＤゲート４１１とインバータゲート４１３が含まれている。
【０００３】
次に動作について説明する。
救済回路付き半導体記憶装置の外部から入力される読み書きアドレス信号１０１は、アドレスデコーダ２でデコードされる。ここで、読み書きアドレス信号１０１は読み書きを行うメモリセルのアドレスを決定する信号である。また、救済アドレス記憶部４より出力される救済用アドレス信号１０２は救済用アドレスデコーダ４２において常時デコードされる。救済用アドレス信号１０２は、救済を必要とするメモリセルのアドレスを示す信号である。
救済用アドレスデコーダ４２でデコードされた救済用アドレス信号１０２とアドレスデコーダ２でデコードされた読み書きアドレス信号１０１は、アドレス比較部４１に入力されアドレスの比較が行われる。また、この時救済アドレス記憶部４より救済回路の使用の要否を示す救済活性化信号１０３がアドレス比較部４１に入力される。アドレスデコーダ２の出力信号が示すアドレスが救済用アドレスデコーダ４２の出力信号が示すアドレスと一致し、さらに救済活性化信号１０３により救済回路の使用が選択された場合、アドレス比較部４１より救済用選択信号生成部６を介して救済用メモリセル選択信号１０８が救済用メモリセルアレイ８に出力される。救済用メモリセル選択信号１０８は選択されたアドレスに対応する救済用メモリセルを活性化する信号である。また、比較の結果アドレスが一致しないかまたは救済活性化信号１０３が救済回路未使用を示す場合には、アドレス比較部４１よりメモリセル選択信号１０７がメモリセルアレイ７に出力される。メモリセル選択信号１０７は選択されたアドレスに対応するメモリセルを活性化する信号である。
【０００４】
【発明が解決しようとする課題】
従来の救済回路付き半導体記憶装置は以上のように構成されているので、通常のアドレスデコーダに加え救済用アドレスデコーダを搭載して常時稼動させなければならず、装置の面積が増大するという課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、救済用アドレスデコーダを搭載する必要がなく、装置の面積を削減出来る救済回路付き半導体記憶装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る救済回路付き半導体記憶装置は、外部から入力される読み書き対象メモリアドレス信号および救済アドレス記憶部より出力される救済対象メモリアドレス信号をデコードする共用アドレスデコーダと、共用アドレスデコーダに読み書き対象メモリアドレス信号および救済対象メモリアドレス信号のどちらを入力するかを選択する選択部と、共用アドレスデコーダによりデコードされた救済対象メモリアドレスを保持する救済信号情報保持部を有し、保持された救済対象メモリアドレスと共用アドレスデコーダによりデコードされた読み書き対象メモリアドレスとを比較するアドレス比較部と、選択部およびアドレス比較部に対して制御信号を出力し、制御信号により選択部が共用アドレスデコーダに救済対象メモリアドレス信号を入力するように制御されている時は、アドレス比較部は救済信号情報保持部への救済対象メモリアドレスの保持を行うよう制御し、一方、制御信号により選択部が共用アドレスデコーダに読み書き対象メモリアドレス信号を入力するように制御されている時は、アドレス比較部は読み書き対象メモリアドレスと救済対象メモリアドレスの比較を行うよう制御する制御部とを備えたものである。
【０００７】
この発明に係る救済回路付き半導体記憶装置は、救済アドレス記憶部を複数有する場合には、制御部は、選択部が共用アドレスデコーダに複数の救済アドレス記憶部から出力される救済対象メモリアドレス信号を時分割で入力するよう制御されている時は、アドレス比較部は救済信号情報保持部への救済対象メモリアドレスの保持を行うよう制御し、一方、選択部が共用アドレスデコーダに読み書き対象メモリアドレス信号を入力するように制御されている時は、アドレス比較部は読み書き対象メモリアドレスと救済対象メモリアドレスの比較を行うよう制御するものである。
【０００８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１による救済回路付き半導体記憶装置の構成を示すブロック図である。図において、１はアドレス比較部、２はアドレスデコーダ（共用アドレスデコーダ）、３は２ｔｏ１セレクタ（選択部）、４は救済アドレス記憶部、５は制御部、６は救済用選択信号生成部、７はメモリセルアレイ、８は救済用メモリセルアレイ、１１はＡＮＤゲート、１２は救済信号情報保持部、１３はインバータゲート、１４はＮＯＲゲート、１５はトランスミッションゲート、５１はレディ信号生成回路、５２はセットアップ信号生成回路である。
アドレス比較部１はＡＮＤゲート１１、救済信号情報保持部１２、トランスミッションゲート１５を含み、救済信号情報保持部１２は、インバータゲート１３、ＮＯＲゲート１４を含む。また、制御部５には、レディ信号生成回路５１およびセットアップ信号生成回路５２が含まれる。
【０００９】
次に、動作について説明する。
図２は、この発明の実施の形態１による救済回路付き半導体記憶装置のタイミングチャート図である。
図に示すように、実施の形態１による救済回路付き半導体記憶装置の動作は４つの期間からなる。図では、リセット信号１０４、レディ信号１０５、セットアップ信号１０６、救済用アドレス信号１０２（救済対象メモリアドレス信号）、救済活性化信号１０３（救済回路使用の有無を示す信号）の各期間での状態を示している。以下、図１および図２を用いて各期間ごとの動作を説明する。
【００１０】
リセット期間Ａでは、装置外部から入力されるリセット信号１０４がイネーブルになり、レディ信号生成回路５１が動作してレディ信号１０５がビジー状態になる。図３にレディ信号生成回路５１の構成を示す。図において、３１はＯＲゲート、３２は遅延回路である。また、図４はレディ信号生成回路５１のタイミングチャート図である。図において期間Ｂ＜期間Ａとなる必要がある。
次にセットアップ信号生成回路５２が動作し、セットアップ信号１０６が待ち状態になる。図５にセットアップ信号生成回路５２の構成を示す。図において、３３はＮＡＮＤゲート、３４はインバータゲート、３５は遅延素子である。また、図６はセットアップ信号生成回路５２のタイミングチャート図である。図において期間Ａ＋期間Ｂ＞期間Ｃとなる必要がある。
【００１１】
次に、救済アドレス記憶部動作期間Ｂでは、リセット信号１０４はディセーブルになり、救済アドレス記憶部４において救済用アドレス信号１０２および救済活性化信号１０３の情報が記憶される。
【００１２】
次に、準備期間Ｃでは、レディ信号１０５が待ち状態になるとともに、セットアップ信号生成回路５２が動作してセットアップ信号１０６がビジー状態となる。
セットアップ信号１０６がビジー状態になると、制御部５を通してアドレス比較部１内のトランスミッションゲート１５がＯＮの状態になる。また、セットアップ信号１０６がビジー状態になることで２ｔｏ１セレクタ３の入力ポートが救済用アドレス信号１０２の入力側に切り替わる。
ここで、救済アドレス記憶部４に記憶されている救済活性化信号１０３の情報が「救済回路使用状態」を示している場合と「救済回路未使用状態」を示している場合ではアドレス比較部１は異なる動作をする。
救済活性化信号１０３が「救済回路使用状態」である時は、救済アドレス記憶部４から救済用アドレス信号１０２が２ｔｏ１セレクタ３を通してアドレスデコーダ２に入力されデコードされる。さらに、アドレス比較部１のトランスミッションゲート１５はＯＮになっているためアドレスデコーダ２でデコードされ出力される救済アドレスの情報は救済信号情報保持部１２に記憶される。この時、選択された救済アドレスについては、ＡＮＤゲート１１の入力信号ノードＣに「ＬＯＷ」が記憶され、それ以外のアドレスについてはノードＣに「ＨＩＧＨ」が記憶される。
また、救済活性化信号１０３が「救済回路未使用状態」である時は救済信号情報保持部１２の内容がリセットされ、全てのアドレスについて救済信号情報保持部１２のノードＣに「ＨＩＧＨ」が記憶される。
【００１３】
次に、通常動作期間Ｄではセットアップ信号１０６が待ち状態となり、アドレス比較部１内のトランスミッションゲート１５がＯＦＦの状態になる。さらに、セットアップ信号１０６が待ち状態になることにより２ｔｏ１セレクタ３の入力ポートが読み書きアドレス信号１０１（読み書き対象メモリアドレス信号）の入力側に切り替わる。
これにより読み書きアドレス信号１０１の情報がアドレスデコーダ２でデコードされ、アドレス比較部１において救済信号情報保持部１２に記憶された救済アドレスの情報と比較される。
読み書きアドレス信号１０１により選択されたアドレスについてＡＮＤゲート１１の入力信号ノードＤが「ＨＩＧＨ」になる。このアドレスが救済を必要とするアドレスであった場合、該当アドレスについてはＡＮＤゲート１１の入力信号ノードＣに「ＬＯＷ」が記憶されているので、メモリセル選択信号１０７は非選択となり、該当するメモリセルは活性化されない。
また、読み書きアドレス信号１０１により選択されたアドレスが救済を必要としないアドレスであった場合は、該当アドレスについてＡＮＤゲート１１の入力信号ノードＣに「ＨＩＧＨ」が記憶されているので、ノードＣ、ノードＤともに「ＨＩＧＨ」であるためメモリセル選択信号１０７は選択され、該当するメモリセルが活性化される。
【００１４】
なお、実施の形態１ではアドレス比較部１内の救済信号情報保持部１２にリセット機能付き記憶回路を用いているが、図７に示す構成にすることで救済信号情報保持部１２にはリセット機能のない記憶回路を用いてもよい。ここでは、救済活性化信号１０３が「救済回路未使用状態」の時はデコード後の信号をすべて非活性化する機能をアドレスデコーダ２の出力部に設けている。
さらに、図８に示す構成では、アドレスデコーダ２がプリデコーダ２１とメインデコーダ２２を含んでおり、救済活性化信号１０３が「救済回路未使用状態」の時はプリデコード後の信号を全て非活性化する機能をプリデコーダ２１に設けることにより、救済信号情報保持部１２にリセット機能のない記憶回路を用いることが出来る。
【００１５】
以上のように、この実施の形態１によれば、アドレス比較部１内部に救済信号情報保持部１２を設け、アドレスデコーダ２より出力される救済アドレスの情報を保持するようにした。また、制御部５から出力されるセットアップ信号１０６によって２ｔｏ１セレクタ３がアドレスデコーダ２に救済用アドレス信号１０２を入力するよう制御する時は、アドレス比較部１が救済信号情報保持部１２にデコードされた救済アドレスを保持するよう制御し、２ｔｏ１セレクタ３がアドレスデコーダ２に読み書きアドレス信号１０１を入力するよう制御する時は、アドレス比較部１が読み書きアドレスと救済アドレスを比較するよう制御するようにしたので、救済用のアドレスデコーダを搭載する必要がなく装置の面積を削減出来るという効果が得られる。
【００１６】
実施の形態２．
実施の形態１は救済アドレス記憶部が１つのみの救済回路付き半導体記憶装置であったが、実施の形態２では装置内に救済アドレス記憶部が複数含まれている。
【００１７】
図９は、この発明の実施の形態２による、救済回路付き半導体記憶装置の構成を示すブロック図である。図１と同一の符号は同一の構成要素を表す。図において、９１はアドレス比較部、９３はｎｔｏ１セレクタ（選択部）、９５は制御部である。また、救済アドレス記憶部４は実施の形態１と同様のものであるが、実施の形態２ではｎ個存在する。９９はφａ信号およびＳａ信号生成回路であり、ここではｎ個存在する。９１１はＡＮＤゲート、９１２は救済信号情報保持部、９１３はＡＮＤ−ＮＯＲゲート、９１４はＮＯＲゲートである。
アドレス比較部９１はＡＮＤゲート９１１、救済信号情報保持部９１２を含み、救済信号情報保持部９１２は、ＡＮＤ−ＮＯＲゲート９１３、ＮＯＲゲート９１４を含む。また、制御部９５はレディ信号生成回路５１およびｎ個のφａ信号およびＳａ信号生成回路９９を含む。
【００１８】
次に、動作について説明する。
図１０は、この発明の実施の形態２による救済回路付き半導体記憶装置のタイミングチャート図である。
実施の形態１と同様に、実施の形態２による救済回路付き半導体記憶装置の動作は４つの期間からなる。図では、リセット信号１０４、レディ信号１０５、ｎｔｏ１セレクタ制御信号２１０（図中、Ｓ１〜Ｓｎで表す。）、セットアップ信号１０６、状態書き込みパルス信号２０８，２０９（図中、φ１〜φｎ，Φで表す。）、救済用アドレス信号１０２、救済活性化信号１０３の各期間での状態を示している。以下、図９および図１０を用いて各期間ごとの動作を説明する。
【００１９】
リセット期間Ａでは、装置外部から入力されるリセット信号１０４がイネーブルになり、レディ信号生成回路５１が動作し、レディ信号１０５がビジー状態になる。また、信号φ１〜φｎ，Φが待ち状態を示す。φａ信号およびＳａ信号生成回路９９の構成の一例を図１１に示す。図において７１１はＮＡＮＤゲート、７１２はＡＮＤゲート、７１３はインバータゲート、７１４は遅延回路Ａ、７１５は遅延回路Ｂ、７１６は遅延回路Ｃである。また、図１２はφａ信号およびＳａ信号生成回路９９のタイミングチャートである。
【００２０】
救済アドレス記憶部動作期間Ｂでは、リセット信号１０４はディセーブルになり、救済アドレス記憶部４において、救済用アドレス信号１０２および救済活性化信号１０３の情報が記憶される。ここで、信号φ１〜φｎ，Φは待ち状態「ＬＯＷ」なのでノードＦは「ＬＯＷ」となる。またレディ信号１０２が「ＬＯＷ」であるからノードＧは「ＨＩＧＨ」となり、ノードＨは「ＬＯＷ」となる。ノードＨおよびノードＦが共に「ＬＯＷ」であるため、ノードＪは「ＨＩＧＨ」となり、救済信号情報保持部９１２はリセットされる。
【００２１】
準備期間Ｃでは、レディ信号１０５が待ち状態となる。φａ信号およびＳａ信号生成回路９９が動作し、信号Ｓ１がビジー状態になる。信号Ｓ１がビジー状態になることによってセットアップ信号１０６がビジー状態になる。さらに、信号Ｓ１がビジー状態になることによってｎｔｏ１セレクタ９３の入力ポートが第１番目のポートに切り替わる。これにより、第１番目の救済アドレス記憶部４に記憶された救済活性化信号の情報が救済活性化信号１０３に読み出される。信号φ１のパルスが信号Φに伝達されると、救済活性化信号１０３が活性状態であればノードＦが「ＨＩＧＨ」となる。
また、セットアップ信号１０６がビジー状態になることによって、２ｔｏ１セレクタ３の入力ポートが救済用アドレス信号１０２の入力側に切り替わる。これにより、第１番目の救済アドレス記憶部４に記憶された救済用アドレス信号１０２がアドレスデコーダ２でデコードされる。ここで、アドレス比較部９１内の救済信号情報保持部９１２において、ノードＦおよびノードＫが「ＨＩＧＨ」の場合、ノードＪに「ＬＯＷ」が記憶される。ノードＫが「ＬＯＷ」の場合は、ノードＪは前値を保持する。
次に、信号Ｓ１が待ち状態になると同時に信号Ｓ２がビジー状態となり、上記と同様の手順で第２番目の救済アドレス記憶部４に記憶された救済アドレスの情報が救済信号情報保持部に記憶される。以上の処理がｎ回繰り返される。
【００２２】
次に、通常動作期間Ｄでは、セットアップ信号１０６は待ち状態になる。また、信号Φが「ＬＯＷ」になることからノードＦが「ＬＯＷ」となる。さらに、セットアップ信号１０６が待ち状態になることにより、２ｔｏ１セレクタ３の入力ポートが読み書きアドレス信号１０１の入力側に切り替わる。
これにより読み書きアドレス信号１０１の情報がアドレスデコーダ２でデコードされ、アドレス比較部９１において救済信号情報保持部９１２に記憶された救済アドレスの情報と比較される。
読み書きアドレス信号１０１により選択されたアドレスについてＡＮＤゲート９１１の入力信号ノードＫが「ＨＩＧＨ」となる。このアドレスが救済を必要とするアドレスであった場合、該当アドレスについてはノードＪに「ＬＯＷ」が記憶されているので、メモリセル選択信号１０７は非選択となり、該当するメモリセルは活性化されない。
また、読み書きアドレス信号１０１により選択されたアドレスが救済を必要としないアドレスであった場合は、該当アドレスについてノードＪに「ＨＩＧＨ」が記憶されているので、メモリセル選択信号１０７は選択され、該当するメモリセルが活性化される。
【００２３】
なお、実施の形態２では救済活性化信号１０３と信号Φの論理演算を行うことによりアドレス比較ブロック９１内の救済信号情報保持部９１２への書き込み動作を制御したが、図７に示したようにアドレスデコーダ２の出力部にデコード後の信号を全て非活性化する機能を設け、救済信号情報保持部９１２への書き込み動作は信号Φのみで制御するようにしてもよい。さらに、図８に示したように、アドレスデコーダ２がプリデコーダ２１とメインデコーダ２２を含むように構成し、プリデコーダ２１にプリデコード後の信号を全て非活性化する機能を設け、救済信号情報保持部９１２への書き込み動作は信号Φのみで制御するようにしてもよい。
【００２４】
以上のように、この実施の形態２によれば、制御部９５から出力されるｎｔｏ１セレクタ制御信号２１０によってどの救済アドレス記憶部４から出力される救済用アドレス信号１０２をアドレスデコーダ２に入力するか制御し、状態書き込みパルス信号２０９によって救済信号情報保持部９１２への救済アドレスの情報の記憶を制御するようにしたので、救済用アドレスデコーダを搭載する必要がなく装置の面積を削減出来るとともに、複数の救済アドレス記憶部を持つ場合にも対応出来るという効果が得られる。
【００２５】
【発明の効果】
以上のように、この発明によれば、共用アドレスデコーダで読み書き対象メモリアドレス信号と救済対象メモリアドレス信号のデコードを時分割で行うよう制御する制御部を備え、デコードした救済対象メモリアドレスの情報をアドレス比較部内に備えた救済信号情報保持部に記憶するようにしたので、救済用アドレスデコーダを搭載する必要がなく装置の面積を削減出来る救済回路付き半導体記憶装置を得られるという効果がある。
【００２６】
この発明によれば、制御部が複数の救済アドレス記憶部からの救済対象メモリアドレス信号のデコードを共用アドレスデコーダで時分割で行うよう制御するようにしたので、救済アドレス記憶部が複数ある場合でも、救済用アドレスデコーダを搭載する必要がなく装置の面積を削減出来る救済回路付き半導体記憶装置を得られるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による救済回路付き半導体記憶装置の構成を示すブロック図である。
【図２】この発明の実施の形態１による救済回路付き半導体記憶装置のタイミングチャート図である。
【図３】この発明の実施の形態１によるレディ信号生成回路５１の構成を示すブロック図である。
【図４】この発明の実施の形態１によるレディ信号生成回路５１のタイミングチャート図である。
【図５】この発明の実施の形態１によるセットアップ信号生成回路５２の構成を示すブロック図である。
【図６】この発明の実施の形態１によるセットアップ信号生成回路５２のタイミングチャート図である。
【図７】この発明の実施の形態１による救済回路付き半導体記憶装置の変形例の構成を示すブロック図である。
【図８】この発明の実施の形態１による救済回路付き半導体記憶装置の変形例の構成を示すブロック図である。
【図９】この発明の実施の形態２による救済回路付き半導体記憶装置の構成を示すブロック図である。
【図１０】この発明の実施の形態２による救済回路付き半導体記憶装置のタイミングチャート図である。
【図１１】この発明の実施の形態２によるφａ信号およびＳａ信号生成回路９９の構成の一例を示すブロック図である。
【図１２】この発明の実施の形態２によるφａ信号およびＳａ信号生成回路９９のタイミングチャート図である。
【図１３】従来の救済回路付き半導体記憶装置の構造を示すブロック図である。
【符号の説明】
１　アドレス比較部、２　アドレスデコーダ（共用アドレスデコーダ）、３　２ｔｏ１セレクタ（選択部）、４　救済アドレス記憶部（救済アドレス記憶部）、５　制御部、６　救済用選択信号生成部、７　メモリセルアレイ、８　救済用メモリセルアレイ、１１　ＡＮＤゲート、１２　救済信号情報保持部、１３　インバータゲート、１４　ＮＯＲゲート、１５　トランスミッションゲート、２１プリデコーダ、２２　メインデコーダ、３１　ＯＲゲート、３２　遅延回路、３３　ＮＡＮＤゲート、３４　インバータゲート、３５　遅延素子、５１　レディ信号生成回路、５２　セットアップ信号生成回路、９１　アドレス比較部、９３　ｎｔｏ１セレクタ（選択部）、９５　制御部、９９　φａ信号およびＳａ信号生成回路、１０１　読み書きアドレス信号（読み書き対象メモリアドレス信号）、１０２　救済用アドレス信号（救済対象メモリアドレス信号）、１０３　救済活性化信号、１０４　リセット信号、１０５　レディ信号、１０６　セットアップ信号、１０７　メモリセル選択信号、１０８　救済用メモリセル選択信号、２０８，２０９　状態書き込みパルス信号、２１０　ｎｔｏ１セレクタ制御信号、７１１　ＮＡＮＤゲート、７１２　ＡＮＤゲート、７１３　インバータゲート、７１４　遅延回路Ａ、７１５　遅延回路Ｂ、７１６　遅延回路Ｃ、９１１　ＡＮＤゲート、９１２　救済信号情報保持部、９１３　ＡＮＤ−ＮＯＲゲート、９１４　ＮＯＲゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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