(57)【要約】【課題】基板上に第一の半導体層／第一の透明導電層／第二の半導体層／第二の透明導電層を積層してなる積層型光起電力素子において、第一の半導体層の欠陥を不活性化することにより欠陥領域の短絡電流を抑制し、積層型光起電力素子の効果を最大限に利用できるようにする。【解決手段】第二の半導体層４０４を形成する工程の前に、第一の半導体層４０２の欠陥を不活性化するために、第一の透明導電層４０３を形成する工程において、基板４０１にセルフバイアスを印加し、制御することで第一の半導体層４０２の欠陥領域以外の部分上にのみ、第一の透明導電層４０３を形成する。【選択図】　　　図４
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【特許請求の範囲】
【請求項１】
基板上に少なくとも、第一の半導体層を形成する工程と、前記第一の半導体層上に第一の透明導電層を形成する工程と、前記第一の透明導電層上に第二の半導体層を形成する工程とを有する半導体素子の製造方法であって、前記第二の半導体層を形成する工程の前に、前記第一の半導体層の欠陥を不活性化処理することを特徴とする半導体素子の製造方法。
【請求項２】
第一の半導体層の欠陥の不活性化処理は、基板のバイアス電位を制御するスパッタリング法により、前記第一の半導体層の欠陥領域以外の部分上にのみ前記第一の透明導電層を形成する処理である請求項１に記載の半導体素子の製造方法。
【請求項３】
第一の半導体層の欠陥の不活性化処理は、第一の透明導電層を形成する工程の後に、前記第一の半導体層の欠陥領域部分上の前記第一の透明導電層を不活性化する処理である請求項１に記載の半導体素子の製造方法。
【請求項４】
第一の半導体層の欠陥の不活性化処理は、基板のバイアス電位を制御するスパッタリング法により前記第一の透明導電層を形成した後に、前記第一の半導体層の欠陥領域部分上の前記第一の透明導電層を不活性化する処理である請求項１に記載の半導体素子の製造方法。
【請求項５】
前記第一の半導体層の欠陥領域部分上の前記第一の透明導電層を、除去することにより不活性化する請求項３または４に記載の半導体素子の製造方法。
【請求項６】
前記第一の半導体層の欠陥領域部分上の前記第一の透明導電層を、高抵抗化することにより不活性化する請求項３または４に記載の半導体素子の製造方法。
【請求項７】
電圧を印加することにより不活性化する請求項５または６に記載の半導体素子の製造方法。
【請求項８】
電解溶液中に浸漬し、電圧を印加することにより不活性化する請求項５または６に記載の半導体素子の製造方法。
【請求項９】
基板上に少なくとも、第一の半導体層を形成する工程と、前記第一の半導体層上に第一の透明導電層を形成する工程と、前記第一の透明導電層上に第二の半導体層を形成する工程と、前記第二の半導体層上に第二の透明導電層を形成する工程を有する半導体素子の製造方法であって、前記第二の半導体層を形成する工程の前に前記第一の半導体層の欠陥を不活性化処理し、前記第二の半導体層の欠陥を不活性化処理することを特徴とする半導体素子の製造方法。
【請求項１０】
第一の半導体層の欠陥の不活性化処理は、基板のバイアス電位を制御するスパッタリング法により、前記第一の半導体層の欠陥領域以外の部分上にのみ前記第一の透明導電層を形成する処理であり、第二の半導体層の欠陥の不活性化処理は、基板のバイアス電位を制御するスパッタリング法により、前記第二の半導体層の欠陥領域以外の部分上にのみ前記第二の透明導電層を形成する処理である請求項９に記載の半導体素子の製造方法。
【請求項１１】
第一の半導体層の欠陥の不活性化処理は、基板のバイアス電位を制御するスパッタリング法により、前記第一の半導体層の欠陥領域以外の部分上にのみ前記第一の透明導電層を形成する処理であり、第二の半導体層の欠陥の不活性化処理は、第二の透明導電層を形成する工程の後に、前記第二の半導体層の欠陥領域部分上の前記第二の透明導電層を不活性化する処理である請求項９に記載の半導体素子の製造方法。
【請求項１２】
第一の半導体層の欠陥の不活性化処理は、基板のバイアス電位を制御するスパッタリング法により、前記第一の半導体層の欠陥領域以外の部分上にのみ前記第一の透明導電層を形成する処理であり、第二の半導体層の欠陥の不活性化処理は、基板のバイアス電位を制御するスパッタリング法により前記第二の透明導電層を形成した後に、前記第二の半導体層の欠陥領域部分上の前記第二の透明導電層を不活性化する処理である請求項９に記載の半導体素子の製造方法。
【請求項１３】
第一の半導体層の欠陥の不活性化処理は、第一の透明導電層を形成する工程の後に、前記第一の半導体層の欠陥領域部分上の前記第一の透明導電層を不活性化する処理であり、第二の半導体層の欠陥の不活性化処理は、基板のバイアス電位を制御するスパッタリング法により、前記第二の半導体層の欠陥領域以外の部分上にのみ前記第二の透明導電層を形成する処理である請求項９に記載の半導体素子の製造方法。
【請求項１４】
第一の半導体層の欠陥の不活性化処理は、第一の透明導電層を形成する工程の後に、前記第一の半導体層の欠陥領域部分上の前記第一の透明導電層を不活性化する処理であり、第二の半導体層の欠陥の不活性化処理は、第二の透明導電層を形成する工程の後に、前記第二の半導体層の欠陥領域部分上の前記第二の透明導電層を不活性化する処理である請求項９に記載の半導体素子の製造方法。
【請求項１５】
第一の半導体層の欠陥の不活性化処理は、第一の透明導電層を形成する工程の後に、前記第一の半導体層の欠陥領域部分上の前記第一の透明導電層を不活性化する処理であり、第二の半導体層の欠陥の不活性化処理は、基板のバイアス電位を制御するスパッタリング法により前記第二の透明導電層を形成した後に、前記第二の半導体層の欠陥領域部分上の前記第二の透明導電層を不活性化する処理である請求項９に記載の半導体素子の製造方法。
【請求項１６】
第一の半導体層の欠陥の不活性化処理は、基板のバイアス電位を制御するスパッタリング法により前記第一の透明導電層を形成した後に、前記第一の半導体層の欠陥領域部分上の前記第一の透明導電層を不活性化する処理であり、第二の半導体層の欠陥の不活性化処理は、基板のバイアス電位を制御するスパッタリング法により、前記第二の半導体層の欠陥領域以外の部分上にのみ前記第二の透明導電層を形成する処理である請求項９に記載の半導体素子の製造方法。
【請求項１７】
第一の半導体層の欠陥の不活性化処理は、基板のバイアス電位を制御するスパッタリング法により前記第一の透明導電層を形成した後に、前記第一の半導体層の欠陥領域部分上の前記第一の透明導電層を不活性化する処理であり、第二の半導体層の欠陥の不活性化処理は、第二の透明導電層を形成する工程の後に、前記第二の半導体層の欠陥領域部分上の前記第二の透明導電層を不活性化する処理である請求項９に記載の半導体素子の製造方法。
【請求項１８】
第一の半導体層の欠陥の不活性化処理は、基板のバイアス電位を制御するスパッタリング法により前記第一の透明導電層を形成した後に、前記第一の半導体層の欠陥領域部分上の前記第一の透明導電層を不活性化する処理であり、第二の半導体層の欠陥の不活性化処理は、基板のバイアス電位を制御するスパッタリング法により前記第二の透明導電層を形成した後に、前記第二の半導体層の欠陥領域部分上の前記第二の透明導電層を不活性化する処理である請求項９に記載の半導体素子の製造方法。
【請求項１９】
基板のバイアス電位を制御するスパッタリング法で、ターゲットに第一の電源から電圧を印加し、前記基板に第二の電源から電圧を印加し、それぞれ独立してバイアス電位を制御することを特徴とする請求項２又は４又は１０乃至１３又は１５乃至１８のいずれかに記載の半導体素子の製造方法。
【請求項２０】
基板上に少なくとも、第一の半導体層と、第一の透明導電層と、第二の半導体層とをこの順で積層した半導体素子であって、前記第一の半導体層の欠陥領域以外の部分上にのみ前記第一の透明導電層が存在していることを特徴とする半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は少なくとも２つ以上の半導体層を積層した半導体素子、より具体的には少なくとも２つ以上の発電機能単位を持つ積層型光起電力素子に関わる。
【０００２】
【従来の技術】
光起電力素子は入射光エネルギーを電気エネルギーに変換する装置で、その内太陽電池は太陽光を電気エネルギーに変換するもので広い波長域の光を効率的に変換することが求められる。そのため高い変換効率を達成するためには広い波長領域全体にわたって無駄なく光を吸収する必要がある。その解決手段の１つとして異なるバンドギャップを持つ半導体層を光活性層として持つ素子を積層する積層型光起電力素子がよく知られている。この積層型光起電力素子は光入射側にバンドギャップが相対的に大きい半導体を用いた素子を配置してエネルギーの大きな短波長の光を吸収させ、その下にバンドギャップが相対的に小さい半導体を用いた素子を配置して上の素子を透過したエネルギーの低い長波長の光を吸収させることにより広い波長域で効率よく光を吸収利用するものである。
【０００３】
ここで重要な点は各々の光起電力素子に適した波長領域の光を各素子に導入することが必要であるということである。これは各々の光起電力素子がその光活性層に用いられている半導体のバンドギャップにより入射光の利用可能波長域が制約されてしまうことに理由がある。すなわち、バンドギャップよりもエネルギーが低い光子は半導体に吸収されず利用することができない。またバンドギャップより大きなエネルギーを持った光子は、吸収はされるが電子を励起した際に与えることができる電子のポテンシャルエネルギーはそのバンドギャップの大きさに制限されてしまうためにバンドギャップエネルギーと光子エネルギーの差分は利用することができない。すなわち積層型光起電力素子においてはその光入射側の素子には短波長領域の光のみを、その下の素子には長波長領域の光のみを入射させることが重要である。
【０００４】
この解決手段の一つとして上下の光起電力素子の間に選択反射層として透明導電層を設けて反射層として使うといった方法が知られている。例えば特開昭６３−７７１６７には各素子間に短波長の光を反射し長波長の光を透過する透明導電層を設けるといった方法が開示されている。また特開平２−２３７１７２にはこの透明導電層の膜厚を調整してその反射率のピークを光入射側光起電力素子の分光感度の最大波長に合わせて光入射側光起電力素子の電流値を増やすといった方法が開示されている。これらはいずれも本来入射光側の光起電力素子で吸収させたい短波長の光を前記選択反射層により入射光側の光起電力素子側へ選択的に反射させることにより、光をより有効に活用することで変換効率を上げることを目的としたものである。
【０００５】
この透明導電層は選択的な光反射の機能と同時に複数の素子を直列に接続する機能が求められる。その際、透明導電層は等価回路で考えると外部抵抗として働くため抵抗値の大きさはそのまま曲性因子の低下につながる。そのため従来透明導電層の材質は高い導電率が求められてきた。
【０００６】
一般に透明導電層はスパッタリング法により形成される。方法としては、ターゲットにＩｎ２Ｏ３−ＳｎＯ２、ＺｎＯ等の酸化物を用いてＡｒガス中でスパッタリングする方法と、Ｉｎ−Ｓｎ、Ｚｎ等の合金をＡｒとＯ２との混合ガス中でスパッタする反応性スパッタリング法の２種が提案されている。そして前者はスパッタリング直後で低電気抵抗・高透過率の膜が製造できる。
【０００７】
一方、後者の反応性スパッタリング法の利点としては、ターゲット材料が節約できること、及びターゲット交換に伴う生産停止時間が大きく減少させることができ、大量生産に適している。
【０００８】
このようにして得られる積層型光起電力素子は入射光の全ての波長域に渡って無駄なく光吸収が行われるために、入射した光エネルギーを最大限に利用出来、高い変換効率を得ることが出来る。
【０００９】
【発明が解決しようとする課題】
しかしながら、太陽電池等の大面積の光起電力素子はその面積の大きさ故に素子の欠陥領域の短絡対策が大きな問題となっている。このことに対する有効な手段として、例えば特開平６−２１４９３には、正常部分に対して短絡した欠陥領域が電流を非常に流し易いことを利用して、欠陥領域を回路的に切り離すことにより変換効率の低下を防ぐことが開示されている。成膜後すでに存在する欠陥領域の短絡を除去、あるいは短絡箇所近傍の部材を高抵抗化して、欠陥領域を不活性化し、短絡電流が流れることによる変換効率の低下を抑止する処理が施される。以降この処理をシャントパッシベーションと呼ぶ。
【００１０】
しかし、選択反射層として透明導電層を導入した積層型光起電力素子においてはシャントパッシベーションによる変換効率の低下抑止機能がうまく働かない問題が起きる。図１に示すように第一の半導体層１０２の欠陥領域１０７に第一の透明導電層１０３が、また第二の半導体層１０４の欠陥領域１０６に第二の透明導電層１０５が成膜されている。第一の透明導電層１０３と第二の透明導電層１０５は低抵抗である為、平面状の導通経路となり、第一の半導体層１０２と第二の半導体層１０４の欠陥領域１０６、１０７を短絡電流が流れ、起電力の低下を招く。ここで上記のシャントパッシベーションを行った場合、第二の半導体層１０４の欠陥は不活性化されるが、第一の半導体層の欠陥は不活性化されない。この状態で発電動作を行うと図２に示すように第一の半導体層２０２の欠陥領域２０７を通して流れる短絡電流が２次元的に集まり第一の半導体層２０２の正常部分の起電力の低下を招く。そのために素子全体の変換効率の低下を招いてしまう。
【００１１】
この様に、光電流を増やすために選択反射層として透明導電層を導入したのだが、シャントパッシベーションにより第一の半導体層の欠陥が不活性化されない為、基板と第一の透明導電層が短絡し、半導体層の特性が低下することとなる。その結果、選択反射層の本来の機能が必ずしも十分に発揮されず、変換効率の向上が不十分であり、特に第一の半導体層に内在する欠陥の数が多い場合には、積層型光起電力素子の特性は選択反射層を設けることによってむしろ低下する場合がある。
【００１２】
本発明は、これらの課題を解決し、選択反射層として透明導電層の本来の機能を高め、更に起電力の低下を伴わずに大きな光電流を持ち、結果として高い変換効率を持つ光起電力素子を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決する為、第一の半導体層の欠陥を不活性化する検討をおこなった。
【００１４】
すなわち、本発明は、基板上に少なくとも、第一の半導体層を形成する工程と、前記第一の半導体層上に第一の透明導電層を形成する工程と、前記第一の透明導電層上に第二の半導体層を形成する工程とを有する半導体素子の製造方法であって、前記第二の半導体層を形成する前に、前記第一の半導体層の欠陥を不活性化処理することを特徴とする半導体素子の製造方法である。
【００１５】
また本発明は、基板上に少なくとも、第一の半導体層を形成する工程と、前記第一の半導体層上に第一の透明導電層を形成する工程と、前記第一の透明導電層上に第二の半導体層を形成する工程と、前記第二の半導体層上に第二の透明導電層を形成する工程を有する半導体素子の製造方法であって、前記第二の半導体層を形成する工程の前に前記第一の半導体層の欠陥を不活性化処理し、前記第二の半導体層の欠陥を不活性化処理することを特徴とする半導体素子の製造方法である。
【００１６】
また本発明は、基板上に少なくとも、第一の半導体層と、第一の透明導電層と、第二の半導体層とをこの順で積層した半導体素子であって、前記第一の半導体層の欠陥領域以外の部分上にのみ前記第一の透明導電層が存在していることを特徴とする半導体素子である。
【００１７】
第一（第二）の半導体層の欠陥の不活性化処理は、
基板のバイアス電位を制御するスパッタリング法により、前記第一（第二）の半導体層の欠陥領域以外の部分上にのみ前記第一（第二）の透明導電層を形成する処理である、
若しくは、
第一（第二）の透明導電層を形成する工程後、前記第一（第二）の半導体層の欠陥領域部分上の第一（第二）の透明導電層を不活性化する処理である、
若しくは、
基板のバイアス電位を制御するスパッタリング法により前記第一（第二）の透明導電層を形成した後に、前記第一（第二）の半導体層の欠陥領域部分上の前記第一（第二）の透明導電層を不活性化する処理である、ことが好ましい。
【００１８】
また、前記第一の半導体層の欠陥領域部分上の前記第一の透明導電層を、高抵抗化または除去することにより不活性化することが好ましく、電圧を印加することまたは電解溶液中に浸漬し電圧を印加することにより不活性化するのが好適である。
【００１９】
また、基板のバイアス電位を制御するスパッタリング法で、ターゲットに第一の電源から電圧を印加し、前記基板に第二の電源から電圧を印加し、それぞれ独立してバイアス電位を制御することが好ましい。
【００２０】
【発明の実施の形態】
本発明者は、基板上に少なくとも、第一の半導体層を形成する工程と、前記第一の半導体層上に第一の透明導電層を形成する工程と、前記第一の透明導電層上に第二の半導体層を形成する工程とを有する半導体素子の製造方法であって、前記第二の半導体層を形成する前に、前記第一の半導体層の欠陥を不活性化処理することを特徴とする半導体素子の製造方法、もしくは、基板上に少なくとも、第一の半導体層を形成する工程と、前記第一の半導体層上に第一の透明導電層を形成する工程と、前記第一の透明導電層上に第二の半導体層を形成する工程と、前記第二の半導体層上に第二の透明導電層を形成する工程を有する半導体素子の製造方法であって、前記第二の半導体層を形成する前に前記第一の半導体層の欠陥を不活性化処理し、前記第二の半導体層の欠陥を不活性化処理することを特徴とする半導体素子の製造方法、によって製造された光起電力素子は、欠陥の短絡電流が抑えられ、高い変換効率を有することを見出した。
【００２１】
基板のバイアス電位を制御するスパッタリング法により、第一の半導体層の欠陥領域以外の部分上にのみ前記第一の透明導電層を形成する処理により、第一の半導体層の欠陥を不活性化できる。
【００２２】
ここで用いる真空容器内には、対向して配設されたターゲットと基板の双方にそれぞれ独立した外部電源を有している。これを用い反応性ガス（Ｏ２）を導入して、基板に発生するセルフバイアスが−２０Ｖ〜０Ｖとなるように第一の電源からターゲットに電圧を印加し、続いて、基板に−１１０Ｖ〜−２０Ｖのバイアス電位が発生するように、第二の電源により基板に電圧を印加して成膜を開始する。
【００２３】
なお、実際の成膜はターゲットと基板の双方に電圧を印加した状態で行う。従って、ターゲットのみに電圧が印加されている状態で基板のセルフバイアスが−２０Ｖ〜０Ｖとなり、ターゲットと基板の両方に電圧が印加されている状態での基板のバイアス電位が−１１０Ｖ〜−２０Ｖとなる条件が満たされれば、当初からターゲットと基板の双方に電圧を印加しても構わない。
【００２４】
ここで基板のセルフバイアスが−２０Ｖ〜０Ｖとなっているが、使用する装置の成膜室と基板の大きさの比に応じて変化するので、製造条件に合せた条件で行えばよい。また成膜中のバイアス電位を−１１０Ｖ〜−２０Ｖで行っているが、ターゲットに印加する電圧や基板とターゲットの距離により最適条件があるので、その条件で行えば良い。
【００２５】
本発明のスパッタリング法によれば、透明導電層は欠陥領域以外の部分上にのみ形成される。その理由を図３より説明する。図３は、本発明のスパッタリング法と従来のスパッタリング法を模式的にあらわしたものである。
【００２６】
従来のスパッタリング法により透明導電層３０３を形成する場合は、本発明のように基板３０１にバイアス電位を印加していないため、欠陥領域３０７及び非欠陥領域を問わず透明導電層が一様に形成されてしまう。
【００２７】
一方、本発明のスパッタリング法により透明導電層を形成する場合は、基板３０１にバイアスを印加しているため、欠陥領域３０７にマイナスの電荷が集中し、Ａｒ＋イオン（プラスイオン）は選択的に欠陥領域３０７に衝突する。これにより、欠陥領域３０７上の透明導電物の原子はすぐには弾き飛ばされる。このため、本発明のスパッタリング法により透明導電層は欠陥領域以外の部分上にのみ形成される。
【００２８】
ここで欠陥領域以外の部分上にのみ透明導電層を形成するとは、欠陥領域上に透明導電膜が全く形成されない、又はある程度形成されたとしても、欠陥領域以外の部分に比べその膜厚は非常に小さいことを意味する。具体的には積層型光起電力素子の特性において、シャントダーク（ＲｓｈＤＫ）が８０ｋΩ・ｃｍ２以上の特性を有することである。
【００２９】
以上のように、基板のバイアス電位を制御するスパッタリング法により、第一の半導体層の欠陥を不活性化できる。
【００３０】
第二の半導体層を形成する前に、第一の半導体層の欠陥領域部分上の第一の透明導電層を高抵抗化または除去することにより、第一の半導体層の欠陥を不活性化できる。第一の透明導電層の除去または高抵抗化は、例えば、半導体素子に電圧を印加して、短絡部に電流を集中的に流して発生させたジュール熱によってなされる。若しくは、電解溶液中に浸漬し、電圧を印加すること（電解パッシベーション）によってもよい。電解液は透明導電体層を容易には溶解しない濃度の塩酸、硝酸または硫酸、ＡｌＣｌ３，ＺｎＣｌ２，ＳｎＣｌ４，ＳｎＣｌ２，ＴｉＣｌ４等などの酸、または水酸化カリウム、水酸化ナトリウム等のアルカリの水溶液、あるいは金属塩の水溶液である。該金属塩としては、塩を構成する金属の標準電極電位が負で、水素過電圧の値が標準電極電位の絶対値よりも小さい金属からなる塩が用いられる。具体的には、塩化アルミニウム、硫酸マグネシウム、食塩などである。印加電圧は２〜７Ｖの範囲で行うとよい。
【００３１】
さらに、基板のバイアス電位を制御するスパッタリング法により、欠陥領域以外の部分上にのみ第一の透明導電層を形成後、第一の透明導電層を高抵抗化または除去することは、第一の半導体層の欠陥の不活性化がより確実に行えるので好ましい。基板のバイアス電位を制御するスパッタリング法で欠陥領域に微量の透明導電層が残っていたとしても、電解パッシベーションで十分に取り除くことが出来、ＲｓｈＤＫが約４５０ｋΩ・ｃｍ２まで改良される。
【００３２】
上記の作用により、第一の半導体層の欠陥が不活性化された積層型光起電力素子は、積層型光起電力素子のシャント抵抗が改善され、良好な特性、つまり高い歩留まりを有する積層型光起電力素子を得ることが可能となる。
【００３３】
なお、必要とされる特性、製造装置構成等の諸事情、コスト等を考慮して上述した第一の半導体層の欠陥の不活性化処理（基板のバイアス電位を制御したスパッタリング法、欠陥領域上の第一の透明導電層の高抵抗化又は除去）は、単独若しくは組み合わせて行うことが出来る。
【００３４】
第二の半導体層の欠陥も同様に不活性化することが出来る。
【００３５】
【実施例】
以下に、本発明の実施例を添付図面に基づいて詳しく説明するが、本発明はこれらの実施例によって何ら限定されるものではない。
【００３６】
実施例により作製される積層型光起電力素子は図４に示すように基板４０１としては導電性基板を用い、その上に反射層４０９を介して第一の半導体層４０２を設け、その上に第一の透明導電層４０３、第二の半導体層４０４、第二の透明導電層４０５を設けている。更に図には概略しか示してないが、太陽電池として機能する為に、電気を集める集電電極４１０と、表面を被覆する保護層４１１を有している。
【００３７】
〔実施例１〕
本実施例では、図５に示した装置を用い、基板のバイアス電位を−７０Ｖに設定して形成し、積層型光起電力素子を作製した。尚、図５（ａ）は平面図、図５（ｂ）は装置内部を示す断面図である。
【００３８】
半導体層を成膜したロール状の基板５０１を基板送り出し室５０２にセットし、成膜室５０３、５０４、５０５、５０６、５０７、５０８、５０９、５１０のそれぞれに基板５０１を貫通させ、基板巻き取り室５１１のロール５１２に固定した。基板５０１の寸法は幅３５６ｍｍ、厚さ０．１５ｍｍ、長さ８００ｍであった。
【００３９】
なお、図４において、導電性基板４０１は表面に凹凸をダル仕上げで残したＳＵＳ４３０、反射層４０９はアルミニウム層、第一の半導体層４０２は基板側から順にｎ型ａ−Ｓｉ層，ｉ型μＣ−Ｓｉ層，ｐ型μＣ−Ｓｉ層の積層体である。
【００４０】
続いて、真空ポンプ５４８を動作し、圧力が０．１Ｐａ以下になるまで排気した。この後、成膜室５０３、５０４、５０５、５０６、５０７、５０８、５０９、５１０にガス供給管５１３、５１４、５１５、５１６、５１７、５１８、５１９、５２０から不活性ガスとしてアルゴンガスを各々４５ｓｃｃｍ供給した。この状態で不図示の排気バルブの開度を調整して真空室内の圧力を０．３Ｐａに保った。
【００４１】
成膜室５０３、５０４、５０５、５０６、５０７、５０８、５０９、５１０のそれぞれに１００Ｗの赤外線ランプ６本セットにしたヒータユニット５２１、５２２、５２３、５２４、５２５、５２６、５２７、５２８をステンレス製の反射板と共に設けておき基板の成膜面の裏面に熱電対を接触させて２００℃になるよう温度を制御して加熱した。この成膜室の内面積は略３６０ｍｍ×６８０ｍｍであり、基板とターゲットの距離は５５ｍｍである。
【００４２】
続いて、反応性ガス（Ｏ２）を導入して、対向して配設されたターゲットに−６００Ｖの電圧を印加し、基板に−７０Ｖのセルフバイアスが発生するように、それぞれ独立した外部電源５２９、５３０、５３１、５３２、５３３、５３４、５３５、５３６、５３７により基板５０１に電圧を印加した後、サーボモータ５３８を動作し巻き取りロール５１２を回転させて、基板５０１の搬送を開始した。
【００４３】
成膜室５０３、５０４、５０５、５０６、５０７、５０８、５０９、５１０に基板５０１を通し、純度９９．９９重量％、４０ｃｍ×２５ｃｍの大きさの亜鉛ターゲット５３９、５４０、５４１、５４２、５４３、５４４、５４５、５４６を用いて、各外部電源５２９、５３０、５３１、５３２、５３３、５３４、５３５、５３６、５３７からの電力を入れアルゴンプラズマを生起し、ＺｎＯ膜を形成した。
【００４４】
こうして第１の透明導電層としてＺｎＯを成膜した基板５０１は、巻き取り室５１１で巻き取られる。この時、表面を傷つけないように、巻き取り時にポリエステルフィルムの合紙５４７を基板と基板の間に挟み込んだ。
【００４５】
この上に、第二の半導体層としてｎ型ａ−Ｓｉ層、ｉ型ａ−Ｓｉ層、ｐ型μＣ−Ｓｉ層を順に積層し、第二の透明導電層としてＩＴＯ層を設け、ロールを切断機によって、３５６ｍｍ×２４０ｍｍに切断した。
【００４６】
次に、硝酸（ｐＨ＝３）に浸漬し、パルス（２５ｍｓｅｃ×１００）状に電圧３．５Ｖを印加する処理をすることにより第二の半導体層と第二の透明導電層のシャント部分をエッチングした後、さらに集電電極を貼り、アクリルウレタンで皮膜して積層型光起電力素子を作製した。
【００４７】
そして、その積層型光起電力素子の特性を測定した。−１５０Ｖ〜２０Ｖの範囲でスパッタリング時の基板のバイアス電位を変化させて同様に積層型光起電力素子を作成し、測定を行った。その結果得られた変換効率特性を図６に、シャントダーク（ＲｓｈＤＫ）の結果を図７に示す。
【００４８】
図６の変換効率特性及び図７のＲｓｈＤＫの結果から、基板に印加するセルフバイアスは、−１１０Ｖ〜−２０Ｖが良好な範囲であることがわかる。
【００４９】
上記より、本発明による第一の透明導電層の製造方法を実施することで、積層型光起電力素子の変換効率が向上することが分かる。
【００５０】
〔実施例２〕
本実施例では、図５に示した装置で、ターゲットとして酸化亜鉛の酸化物ターゲット（純度９９．９９重量％、４０ｃｍ×２５ｃｍの大きさの酸化亜鉛ターゲット）を用い、反応ガスを導入せずに、非反応性スパッタリング法で第一の透明導電層形成した点が、実施例１と異なる。
【００５１】
実施例１と同様にして、バイアス電位を−１５０Ｖ〜２０Ｖの範囲で変化させて第一の透明導電層を形成し、積層型光起電力素子を作製した。
【００５２】
そして、その積層型光起電力素子の特性を測定し、−１５０Ｖ〜２０Ｖの範囲で基板のバイアスを変化させたもの比較を行った。そして、その結果得られた変換効率特性を図８に、ダークのシャント抵抗（ＲｓｈＤＫ）の結果を図９に示す。
【００５３】
図８の変換効率特性及び図９のＲｓｈＤＫの結果から、基板に印加するバイアス電位は、−１１０Ｖ〜−２０Ｖが良好な範囲であることがわかる。この結果は、実施例１と同様であった。
【００５４】
上記より、本発明による第一の透明導電層の製造方法を実施することで、積層型光起電力素子の変換効率が向上することが分かる。
【００５５】
すなわち、本発明によるスパッタリング法によれば、反応性スパッタリング法及び非反応性スパッタリング法共に利用できることが確認された。上記より、本発明による透明導電層の形成方法を実施することで、積層型光起電力素子の変換効率が向上する。
【００５６】
〔実施例３〕
本実施例では、図１０に示すようなバッチ処理式スパッタ装置で、第一の透明導電層形成した点が、実施例１と異なる。尚、図１０（ａ）は平面図、図１０（ｂ）は装置内部を示す断面図である。
【００５７】
実施例１と同様にして、バイアス電位を−１５０Ｖ〜２０Ｖの範囲で変化させて第一の透明導電層を形成し、積層型光起電力素子を作製した。基板の大きさは２４０ｍｍ×３５６ｍｍで、この成膜室の内面積は略３６０ｍｍ×６８０ｍｍであり、基板とターゲットの距離は５５ｍｍである。
【００５８】
そして、その積層型光起電力素子の特性を測定し、−１５０Ｖ〜２０Ｖの範囲で基板のバイアスを変化させたもの比較を行った。そして、その結果得られた変換効率特性を図１１に、ダークのシャント抵抗（ＲｓｈＤＫ）の結果を図１２に示す。
【００５９】
図１１の変換効率特性及び図１２のＲｓｈＤＫの結果から、基板に印加するバイアス電位は、−１１０Ｖ〜−２０Ｖが良好な範囲であることがわかる。この結果は、実施例１と同様であった。
【００６０】
上記より、本発明による第一の透明導電層の製造方法を実施することで、積層型光起電力素子の変換効率が向上することが分かる。
【００６１】
すなわち、本発明によるスパッタリング法によれば、ロール・ツー・ロールスパッタ装置及びバッチ式スパッタ装置共に利用できることが確認された。上記より、本発明による透明導電層の形成方法を実施することで、積層型光起電力素子の変換効率が向上する。
【００６２】
〔実施例４〕
実施例１の条件で作製した積層型光起電力素子について、第二の半導体層を成膜する前に、ＨＮＯ３溶液（ｐＨ＝３）に浸漬し、パルス（２５ｍｓｅｃ×１００）状に電圧３．５Ｖを印加する処理（電解パッシベーション）を行った時と行わなかった時のＲｓｈＤＫを測定した。また、比較のため基板のセルフバイアス電位を−１０Ｖにしてスパッタリングを行った点が実施例１と異なる条件で作製した積層型光起電力素子についても同様の測定を行った。その結果を表１に示す。
【００６３】
【表１】
2004063933.tif 000003
尚、表１中のＲｓｈＤＫ及び変換効率は、▲２▼の電解パッシベーション無し、基板のセルフバイアス−１０Ｖの時を１とした時の相対値である。
【００６４】
表中▲１▼の結果に示すように基板のバイアス電位を制御するスパッタリング法により第一の透明導電層を形成することで、ＲｓｈＤＫが実質上問題ないレベルとなっていることからわかる。
【００６５】
また表中▲３▼の結果に示すように電解パッシベーションを行うと、ＲｓｈＤＫが更に良くなっている。電解パッシベーションによって、欠陥領域の透明導電層が完全に除去されるためであると考える。
【００６６】
また表中▲４▼のように電解パッシベーションを行うだけでも、ＲｓｈＤＫが良くなっていることがわかる。
【００６７】
【発明の効果】
以上説明したように、本発明の半導体素子の製造方法によれば、半導体層の欠陥を不活性化できることから、欠陥の短絡電流を抑えることが出来る。この結果、積層型光起電力素子の効果を最大限に利用でき、歩留りが良く、低コストの積層型光起電力素子を提供できた。
【図面の簡単な説明】
【図１】従来の積層型光起電力素子の断面図である。
【図２】従来の積層型光起電力素子の断面図（発電時）である。
【図３】従来の透明導電層のスパッタリング法と、本発明の透明導電層のスパッタリング法の概略図である。
【図４】本発明の積層型光起電力素子の断面図である。
【図５】本発明の実施例１の透明導電層を形成する製造装置である。
【図６】本発明の実施例１の反応性スパッタリング方法によって透明導電層を形成したときの積層型光起電力素子の変換効率特性の結果を示すグラフである。
【図７】本発明の実施例１の反応性スパッタリング方法によって透明導電層を形成したときの積層型光起電力素子のシャントダークの結果を示すグラフである。
【図８】本発明の実施例２の非反応性スパッタリング方法によって透明導電層を形成したときの積層型光起電力素子の変換効率特性の結果を示すグラフである。
【図９】本発明の実施例２の非反応性スパッタリング方法によって透明導電層を形成したときの積層型光起電力素子のシャントダークの結果を示すグラフである。
【図１０】本発明の実施例３の透明電極層を形成する製造装置である。
【図１１】本発明の実施例３のバッチ処理の成膜装置によって透明導電層を形成したときの積層型光起電力素子の変換効率特性の結果を示すグラフである。
【図１２】本発明の実施例３のバッチ処理の成膜装置によって透明導電層を形成したときの積層型光起電力素子のシャントダークの結果を示すグラフである。
【符号の説明】
１０１、２０１、３０１、４０１、５０１、１００１　基板
１０２、２０２、３０２、４０２　第一の半導体層
１０３、２０３、３０３、４０３　第一の透明導電層
１０４、２０４、４０４　第二の半導体層
１０５、２０５、４０５　第二の透明導電層
１０６、２０６、４０６　第二の半導体層の欠陥
１０７、２０７、３０７、４０７　第一の半導体層の欠陥
４０９　反射層
４１０　集電電極
４１１　保護層
５０２　基板送り出し室
５０３、５０４、５０５、５０６、５０７、５０８、５０９、５１０　成膜室
５１１　基板巻き取り室
５１２　基板巻き取りロール
５１３、５１４、５１５、５１６、５１７、５１８、５１９、５２０　ガス供給管
５２１、５２２、５２３、５２４、５２５、５２６、５２７、５２８　ヒーターユニット
５２９、５３０、５３１、５３２、５３３、５３４、５３５、５３６、５３７
外部電源
５３８　サーボモーター
５３９、５４０、５４１、５４２、５４３、５４４、５４５、５４６　酸化亜鉛ターゲット
５４７　合紙
５４８　真空ポンプ
１００２、１００３、１００４、１００５、１００６、１００７、１００８、１００９　酸化亜鉛ターゲット
１０１０、１０１１、１０１２、１０１３、１０１４、１０１５、１０１６、１０１７　ヒーターユニット
１０１８、１０１９、１０２０、１０２１、１０２２、１０２３、１０２４、１０２５、１０４２　外部電源
１０２６、１０２７、１０２８、１０２９、１０３０、１０３１、１０３２、１０３３　成膜室
１０３４、１０３５、１０３６、１０３７、１０３８、１０３９、１０４０、１０４１　ガス供給管
【図１】
2004063933.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004063933.tif 000013
【図１１】
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【図１２】
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