(57)【要約】【課題】複数の半導体集積回路に共通ラインから個別的にデータを伝送する場合において、半導体集積回路に接続される配線数を大幅に低減する。【解決手段】この半導体集積回路は、第１の配線を介して供給される電圧に基づいて電源電圧を生成する電源回路２１と、第２の配線を介して供給されるクロック信号に同期して、第１の配線を介して供給される電圧からデータを検出するデータ検出回路２２と、第１の配線における直流レベルを検出するレベル検出回路２３と、第１の配線における直流レベルが当該半導体集積回路のために設定されているデータ入力モードに対応して定められた電圧範囲内にある場合に、第１の配線を介して供給されるデータを選択的に取得するように制御動作を行う制御回路２７とを具備する。【選択図】　図２
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【特許請求の範囲】
【請求項１】
直流電圧とデータとを重畳して供給するために用いられる第１の配線と、クロック信号を供給するために用いられる第２の配線とに接続される半導体集積回路であって、
前記第１の配線を介して供給される電圧に基づいて電源電圧を生成する電源回路と、
前記第２の配線を介して供給されるクロック信号に同期して、前記第１の配線を介して供給される電圧からデータを検出するデータ検出回路と、
前記第１の配線における直流レベルが当該半導体集積回路のために設定されているデータ入力モードに対応して定められた電圧範囲内にあるか否かを検出するレベル検出回路と、
前記第１の配線における直流レベルが当該半導体集積回路のために設定されているデータ入力モードに対応して定められた電圧範囲内にある場合に、前記第１の配線を介して供給されるデータを選択的に取得するように制御動作を行う制御回路と、
を具備する半導体集積回路。
【請求項２】
少なくとも１つのモード設定ピンの電位に基づいてデータ入力モードが設定される、請求項１記載の半導体集積回路。
【請求項３】
複数のデータ入力モードに対応して、前記電源回路が生成する電源電圧よりも高い複数の異なる電圧範囲がそれぞれ定められている、請求項１又は２記載の半導体集積回路。
【請求項４】
選択的に取得したデータを記憶する不揮発性記憶素子をさらに具備する請求項１〜３のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に半導体集積回路に関し、特に、複数個が共通ラインに同時接続され、個別的にデータが伝送される半導体集積回路に関する。
【０００２】
【従来の技術】
一般的に、複数の半導体集積回路（以下、「チップ」ともいう）にデータの伝送を行うためには、全てのチップに対してデータ及びクロック信号を供給し、データを受け取るべきチップを制御信号によって特定することが行われている。そのため、従来は、これらのチップに対して、データ伝送線、クロック信号線、電源線、制御線が配線されていた。そのような従来の半導体集積回路について、図５及び図６を参照しながら説明する。
【０００３】
図５に、従来のメモリＩＣにおけるデータ伝送の例を示す。複数のチップ１００には、データ伝送線１１０と、クロック信号線１２０と、電源（ＶＤＤ）線１３０とが接続されている。また、デコーダ２００が、データバスを介して制御信号を受け取り、制御信号をデコードして得られた複数のデコード信号を、複数の制御線１４０を介して複数のチップ１００にそれぞれ供給する。デコード信号は、個々のチップに対してデータが届いていることを知らせる。デコード信号によって指定されたチップは、クロック信号に同期してデータを受け取る。このようにして、複数のチップの内から特定のチップが指定され、選択的なデータ伝送が行なわれていた。
【０００４】
図６に、従来のＬＣＤドライバにおけるデータ伝送の例を示す。ＬＣＤパネル３００には、多数のセグメント領域３１０が設けられている。複数のチップ４００の各々は、例えば、８０個のセグメント領域３１０を駆動する。これらのチップ４００には、データ伝送線４１０と、クロック信号線４２０と、電源（ＶＤＤ）線４３０とが接続されている。また、これらのチップ４００にカスケード接続された制御線４４０を介して、チップイネーブル信号が、１つのチップから次のチップへと順次伝送される。チップイネーブル信号を受け取ったチップは、クロック信号に同期して所定数のデータを受け取り、それらのデータに基づいて８０個のセグメント領域３１０を駆動する。このようにして、複数のチップの内から特定のチップが指定され、選択的なデータ伝送が行なわれていた。
【０００５】
しかしながら、上述のデータ伝送においては、データの転送速度が高速であるか低速であるかにかかわらず、複数のチップに制御線、データ伝送線、クロック信号線、電源線の全てを配線する必要があるので、プリント配線基板等におけるパターン設計上の大きな負担となっていた。
【０００６】
【発明が解決しようとする課題】
上記の点に鑑み、本発明は、複数の半導体集積回路に接続された共通ラインから個々の半導体集積回路に個別的にデータを伝送する場合において、配線数を大幅に低減することを目的とする。
【０００７】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、直流電圧とデータとを重畳して供給するために用いられる第１の配線と、クロック信号を供給するために用いられる第２の配線とに接続される半導体集積回路であって、第１の配線を介して供給される電圧に基づいて電源電圧を生成する電源回路と、第２の配線を介して供給されるクロック信号に同期して、第１の配線を介して供給される電圧からデータを検出するデータ検出回路と、第１の配線における直流レベルが当該半導体集積回路のために設定されているデータ入力モードに対応して定められた電圧範囲内にあるか否かを検出するレベル検出回路と、第１の配線における直流レベルが当該半導体集積回路のために設定されているデータ入力モードに対応して定められた電圧範囲内にある場合に、第１の配線を介して供給されるデータを選択的に取得するように制御動作を行う制御回路とを具備する。
【０００８】
ここで、少なくとも１つのモード設定ピンの電位に基づいてデータ入力モードが設定されるようにしても良い。また、複数のデータ入力モードに対応して、前記電源回路が生成する電源電圧よりも高い複数の異なる電圧範囲がそれぞれ定められていることが望ましい。この半導体集積回路は、選択的に取得したデータを記憶する不揮発性記憶素子をさらに具備するようにしても良い。
【０００９】
以上のように構成した本発明によれば、複数の半導体集積回路に接続された共通ラインから個々の半導体集積回路に個別的にデータを伝送する場合において、各半導体集積回路にデータ入力モードを設定しておき、このデータ入力モードに対応した直流電圧にデータを重畳して供給することにより、半導体集積回路に接続される配線数を大幅に低減することができる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の接続を示す図である。本実施形態は、本発明をＬＣＤドライバに適用したものである。図１に示すように、ＬＣＤパネル１０には、多数のセグメント領域１１が設けられている。複数のチップ２０の各々は、例えば、８０個のセグメント領域１１を駆動する。これらのチップ２０には、クロック信号線４０と、ＶＤＤ／データ線５０とが接続されている。なお、本実施形態においては、複数のチップ２０にクロック信号線４０をカスケード接続しているが、これらのチップ２０にクロック信号線をパラレルに接続するようにしても良い。
【００１１】
これらのチップ２０においては、個々のチップに設定されているデータ入力モードに対応して、複数の異なるデータ検出電圧範囲が定められている。これらのチップ２０に供給すべきデータは、個々のチップに設定されているデータ入力モードに応じて定められた直流電圧に重畳されて、ＶＤＤ／データ線５０に供給される。これらのチップ２０は、ＶＤＤ／データ線５０から電源電圧ＶＤＤを得ると共に、個々のチップに設定されているデータ入力モードに対応するデータ検出電圧範囲内の直流レベルを有するデータを選択的に受け取る。
【００１２】
個々のチップに対して異なるデータ入力モードを設定するために、各チップ２０には、モード設定ピン３０が設けられている。図１に示すように２個のモード設定ピンを設ける場合には、２２＝４通りのデータ入力モードを設定することができるので、共通のＶＤＤ／データ線に４個のチップを同時に接続することが可能である。
【００１３】
このようにして、複数のチップの内から特定のチップが指定され、選択的なデータ伝送が行なわれる。従って、本実施形態によれば、図５又は図６に示す従来例のようにデータ伝送線や制御線を引き回す必要がないので、プリント配線基板等におけるパターン設計を容易にすることができる。
【００１４】
図２は、図１に示すチップの構成を示すブロック図である。図２に示すように、チップ２０は、ＶＤＤ／データ線５０を介して供給される電圧に基づいて電源電圧ＶＤＤを生成する電源回路２１と、クロック信号線４０を介して供給されるクロック信号に同期してＶＤＤ／データ線５０からデータを検出するデータ検出回路２２と、ＶＤＤ／データ線５０における直流レベルを検出するレベル検出回路２３とを有している。さらに、チップ２０は、データ検出回路２２から出力されたデータを記憶するＲＡＭ２５と、ＲＡＭ２５に記憶されているデータに基づいてＬＣＤパネル１０に含まれている複数のセグメント領域１１の電極に供給する出力信号を生成するＬＣＤインターフェース回路２６と、制御回路２７及び不揮発性記憶素子２８とを有している。
【００１５】
制御回路２７は、モード設定ピン３０の電位に基づいて、当該チップ２０に設定されているデータ入力モードを識別する。ここで、ＶＤＤ／データ線５０における直流レベルがこのデータ入力モードに対応するデータ検出電圧範囲内にあることをレベル検出回路２３が検出した場合に、制御回路２７は、データ検出回路２２又はＲＡＭ２５の動作を制御することにより、ＶＤＤ／データ線５０から供給されるデータを当該チップ２０が選択的に受け取るようにする。また、制御回路２７は、ＬＣＤインターフェース回路２６の動作を制御する。
【００１６】
本実施形態においては、制御回路２７が、ＶＤＤ／データ線５０から選択的に受け取ったデータを不揮発性記憶素子２８に記憶することにより、チップ２０の初期設定を行うことができる。なお、チップの用途によっては、複数のデータ入力モードをチップの初期設定のためにだけ使用して、その後は通常動作電圧をチップに供給して動作させるようにしても良い。その場合でも、チップの初期設定が容易になるという効果がある。
【００１７】
次に、図２に示すチップの動作について説明する。
各チップ２０のモード設定ピン３０をＶＤＤ／データ線５０又は接地電位ＧＮＤに接続することにより、各チップのデータ入力モードが設定される。これにより、各チップ２０において、ＶＤＤ／データ線５０から供給される電圧に基づいてデータを検出するために割り当てられたデータ検出電圧範囲の上限値及び下限値が設定される。これにより、複数のチップが、互いに異なるデータ検出電圧範囲を有するようになる。
【００１８】
図３は、複数のデータ入力モードに対応するデータ検出電圧範囲を示す図である。ここでは、２個のモード設定ピンを用いて４種類のデータ入力モードを設定することにより、４個のチップに対して個別的にデータを伝送する場合を示している。図３に示すように、データ入力モード１、２、３、４に対応して、４つの異なるデータ検出電圧範囲が設定されている。例えば、通常動作電圧を２．５Ｖ±１０％とすると、データ入力モード１におけるデータ検出電圧範囲が３．０Ｖ±０．１Ｖ、データ入力モード２におけるデータ検出電圧範囲が３．５Ｖ±０．１Ｖ、データ入力モード３におけるデータ検出電圧範囲が４．０Ｖ±０．１Ｖ、データ入力モード４におけるデータ検出電圧範囲が４．５Ｖ±０．１Ｖに設定される。これらのデータ検出電圧範囲に対応して直流電圧が重畳されたデータをＶＤＤ／データ線５０に供給することにより、４個のチップに対して個別的にデータを伝送することができる。
【００１９】
図４は、複数のチップに対して個別的にデータを伝送する際のタイミングを示すタイムチャートである。４個のチップに対し、個々のチップに設定されているデータ入力モードに応じて直流電圧が重畳されたＮビットのデータＤ１１、Ｄ１２、Ｄ１３、…、Ｄ１Ｎ、及び、Ｄ２１、Ｄ２２、Ｄ２３、…、Ｄ２Ｎ等が伝送される。４個のチップは、個々のチップに設定されているデータ入力モードに対応するデータ検出電圧に応じてデータを選択的に取得する。即ち、データ入力モード１のチップは、ＮビットのデータＤ１１、Ｄ１２、Ｄ１３、…、Ｄ１Ｎを選択的に取得し、データ入力モード２のチップは、ＮビットのデータＤ２１、Ｄ２２、Ｄ２３、…、Ｄ２Ｎを選択的に取得する。これにより、それぞれのデータを所望のチップに対して伝送することができる。
【００２０】
【発明の効果】
以上述べたように、本発明によれば、複数の半導体集積回路に接続された共通ラインから個々の半導体集積回路に個別的にデータを伝送する場合において、少なくとも１つのモード設定ピンの電位に基づいて各半導体集積回路にデータ入力モードを設定しておき、このデータ入力モードに対応した直流電圧にデータを重畳して供給することにより、半導体集積回路に接続される配線数を大幅に低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体集積回路の接続を示す図である。
【図２】図１に示すチップの構成を示すブロック図である。
【図３】複数のデータ入力モードに対応するデータ検出電圧範囲を示す図である。
【図４】複数のチップに対して個別的にデータを伝送する際のタイミングを示すタイムチャートである。
【図５】従来のメモリＩＣにおけるデータ伝送の例を示す図である。
【図６】従来のＬＣＤドライバにおけるデータ伝送の例を示す図である。
【符号の説明】
１０　ＬＣＤパネル
１１　セグメント領域
２０　チップ
２１　電源回路
２２　データ検出回路
２３　レベル検出回路
２５　ＲＡＭ
２６　ＬＣＤインターフェース回路
２７　制御回路
２８　不揮発性記憶素子
３０　モード設定ピン
４０　クロック信号線
５０　ＶＤＤ／データ線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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