(57)【要約】【課題】専用のヒューマンインタフェース基板や高速通信機能を有する専用の基板を不要とし、バス転送プロトコルによる転送速度の限界が無く、遠隔操作に対して高速応答する手段を備えたディジタル保護制御装置を提供する。【解決手段】全体のシステム制御を実行するバスマスタとなる演算基板内に、電気角３０°ごとの演算を全て実行するリアルタイム演算用ＣＰＵと装置外部への通信手段を備えたネットワーク通信用ＣＰＵとを独立して実装し、リアルタイム演算用ＣＰＵとネットワーク通信用ＣＰＵとの間に双方向のアクセスポートを有するデュアルポートメモリを備える。リアルタイム演算用ＣＰＵが動作起動のマスタとなり、例えば電気角３０°周期の所定周期でネットワーク通信用ＣＰＵに起動信号を印加する。【選択図】　　　　図１
2004064892.tif 000002
【特許請求の範囲】
【請求項１】
電力系統の状態信号を取込み前記電力系統に保護信号または制御信号を出力する各種入力出力ユニットと、取り込まれた前記状態信号をディジタル演算処理しその演算結果に基づいて電力系統の前記保護信号または前記制御信号を生成するとともにシステムバスを制御するシステムコントロールユニットとを有するディジタル保護制御装置において、
前記システムコントロールユニットが、取り込まれた前記状態信号をディジタル演算処理する保護制御演算プロセッサと、前記電力系統などの外部機器と信号を送受信する通信処理プロセッサと、前記保護制御演算プロセッサおよび前記通信処理プロセッサが共通にアクセスするデュアルポートメモリを備えた
ことを特徴とするディジタル保護制御装置。
【請求項２】
請求項１に記載のディジタル保護制御装置において、
前記通信処理プロセッサが、前記保護制御演算プロセッサからの所定周期の起動信号により処理する処理プログラムと、タイムスケジューリングした優先度を有するタスク処理とを併せて持つ
ことを特徴とするディジタル保護制御装置。
【請求項３】
請求項１または２に記載のディジタル保護制御装置において、
前記保護制御演算プロセッサと前記通信処理プロセッサとが、それぞれ固有の故障警報接点を有し前記各プロセッサが不具合時に外部警報を独立して発する故障警報手段を備えた
ことを特徴とするディジタル保護制御装置。
【請求項４】
請求項１ないし３のいずれか一項に記載のディジタル保護制御装置において、
前記保護制御演算プロセッサが、各演算周期ごとに演算結果情報を前記通信処理プロセッサに対して転送し、前記通信処理プロセッサが、バッテリバックアップされたメモリに前記演算結果情報を格納する
ことを特徴とするディジタル保護制御装置。
【請求項５】
請求項１ないし４のいずれか一項に記載のディジタル保護制御装置において、
前記通信処理プロセッサが、装置外部からのアクセス要求に応じて、必要なデータを通信するサーバプログラムを内蔵する
ことを特徴とするディジタル保護制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル保護制御装置に係り、特に、保護制御演算に影響を与えることなく、遠隔からの整定変更，設定変更，装置内部のデータ転送を高速に実行するに好適なディジタル保護制御装置に関する。
【０００２】
【従来の技術】
従来のディジタル保護制御装置としては、例えば、『電気協同研究』第５０巻第１号に記載されているディジタル保護リレー（第二世代ディジタルリレー）が知られている。この種の装置は、アナログ入力部，ディジタル演算処理部，整定部，出力部を備えている。
【０００３】
アナログ入力部には、例えば、折り返し誤差防止用のアナログフィルタ，サンプルホールド回路，マルチプレクサ，Ａ／Ｄ変換器，バッファを備えたディジタル信号処理装置が設けられている。
【０００４】
ディジタル信号処理装置は、高速サンプリングデータを用いるディジタルフィルタ処理用の入力基板と、保護制御演算用の演算基板とに分けられている。
入力基板は、例えば電気角３．７５°でサンプリングしてディジタルフィルタ演算を実行し、電気角３０°に１回データを保護演算部に渡している。
保護演算基板は、そのデータを取込み、保護演算アルゴリズムに基づき、演算処理を実行している。
【０００５】
この種の装置では、遠隔からの整定変更，設定変更，セーブデータの転送などの処理に専用のヒューマンインタフェース基板を備えていた。
【０００６】
【発明が解決しようとする課題】
上記『電気協同研究』第５０巻第１号の従来技術には、以下のような問題があった。
【０００７】
専用のヒューマンインタフェース基板が必要であり、装置全体の小形化，消費電力の低減，コスト削減が困難であった。遠隔運用する場合、専用のヒューマンインタフェース基板のほかに、高速通信機能を有する専用の基板を別に設ける必要があった。
【０００８】
保護制御演算を実行する基板とヒューマンインタフェース基板とがバス接続されているため、バス転送プロトコルによる転送速度の限界があり、バスインタフェースを個々に備える必要があったため、低消費電力化にも限界があった。
【０００９】
特開平９−１４９５３６号公報は、アナログ入力基板と主制御基板との間のデータのやりとりにデュアルポートメモリを用いる構成を示しているが、システムバスとバスインタフェースとを介在させているために、バス転送プロトコルによる転送速度の限界を越えることができなかった。
【００１０】
本発明の目的は、専用のヒューマンインタフェース基板や高速通信機能を有する専用の基板を不要とし、バス転送プロトコルによる転送速度の限界が無く、遠隔操作に対して高速応答する手段を備えたディジタル保護制御装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明は、上記目的を達成するために、電力系統の状態信号を取込み電力系統に保護信号または制御信号を出力する各種入力出力ユニットと、取り込まれた状態信号をディジタル演算処理しその演算結果に基づいて電力系統の保護信号または制御信号を生成するとともにシステムバスを制御するシステムコントロールユニットとを有するディジタル保護制御装置において、システムコントロールユニットが、取り込まれた状態信号をディジタル演算処理する保護制御演算プロセッサと、電力系統などの外部機器と信号を送受信する通信処理プロセッサと、保護制御演算プロセッサおよび通信処理プロセッサが共通にアクセスするデュアルポートメモリを備えたディジタル保護制御装置を提案する。
【００１２】
通信処理プロセッサは、保護制御演算プロセッサからの所定周期の起動信号により処理する処理プログラムと、タイムスケジューリングした優先度を有するタスク処理とを併せて持つことができる。
【００１３】
保護制御演算プロセッサと通信処理プロセッサとは、それぞれ固有の故障警報接点を有し各プロセッサが不具合時に外部警報を独立して発する故障警報手段を備え留異も可能である。
【００１４】
保護制御演算プロセッサが、各演算周期ごとに演算結果情報を通信処理プロセッサに対して転送し、通信処理プロセッサが、バッテリバックアップされたメモリに演算結果情報を格納するようにしてもよい。
【００１５】
通信処理プロセッサは、装置外部からのアクセス要求に応じて、必要なデータを通信するサーバプログラムを内蔵することもできる。
【００１６】
本発明においては、全体のシステム制御を実行するバスマスタとなる演算基板内に、例えば電気角３０°ごとの演算を全て実行するリアルタイム演算用ＣＰＵと装置外部への通信手段を備えたネットワーク通信用ＣＰＵとを独立して実装し、リアルタイム演算用ＣＰＵとネットワーク通信用ＣＰＵとの間に双方向のアクセスポートを有するデュアルポートメモリを備える。
【００１７】
リアルタイム演算用ＣＰＵが動作起動のマスタとなり、例えば電気角３０°周期の所定周期でネットワーク通信用ＣＰＵに起動信号を印加する。
【００１８】
ネットワーク通信用ＣＰＵは、リアルタイム演算用ＣＰＵからの動作起動に応じて動作するリアルタイムプログラムと、タイムスケジューリングされ優先度を持たせた通信タスクプログラムとを併せて備える。
【００１９】
このように、リアルタイム演算用ＣＰＵとネットワーク通信用ＣＰＵとは、デュアルポートメモリを介してコマンド形式でデータを送受信する。
【００２０】
上記リアルタイム演算用ＣＰＵとネットワーク通信用ＣＰＵとの間は、それぞれ、自ＣＰＵのメモリ空間としてデュアルポートメモリをマッピングし、独自のタイミングでアクセス可能であるため、特別なデータ転送プロトコルが不要である。
【００２１】
したがって、不要なオーバーヘッド処理、または、ハードウエアのオーバーヘッド動作がなくなるため、リアルタイム演算用ＣＰＵとネットワーク通信用ＣＰＵとの間のアクセスが高速なる。
【００２２】
デュアルポートメモリのみで結合されているので、基板間のデータ転送に必要な駆動電流が大きいドライバＩＣを備えなくてもよく、小形化と低消費電力化とが可能となる。
【００２３】
データ転送プロトコルのために必要なハードウエアも不必要なので、より小形化，低消費電力化できる。
【００２４】
ネットワーク通信用ＣＰＵは、リアルタイムに動作するプログラムとタイムスケジューリングされた優先度を持つタスク処理とを混在できるので、各種タイマを有する通信プログラムを同時に動作させ、高度な通信プロトコルに対応できる。
【００２５】
【発明の実施の形態】
次に、図１〜図６を参照して、本発明によるディジタル保護制御装置の実施形態を説明する。
【００２６】
図１は、本発明によるディジタル保護制御装置の実施形態の構成を示すブロック図である。
【００２７】
図１の保護制御装置１０００には、通信線路１０３を介して、装置外の通信線集合装置（ＨＵＢ）１ｏが接続されている。装置外の通信線集合装置（ＨＵＢ）１ｏは、保護制御装置１０００と上位システムとの情報伝送経路を形成する。
【００２８】
保護制御装置１０００には、また、伝送線路１０４を介して、ＧＰＳ　ＩＦユニット１ｐが接続されている。ＧＰＳ　ＩＦユニット１ｐは、通信衛星からの時刻情報を受信し、受信データから時刻データを生成し配信する。
【００２９】
伝送線路１０４は、ＧＰＳ　ＩＦユニット１ｐから保護制御装置１０００に時刻データを伝送する。
【００３０】
なお、通信回線網（イントラネット）１ｑは、電力会社が保有し、遠隔制御用計算機１ｒが接続されている。これらの情報通信網により、保護制御装置の整定操作や各種設定および状態表示が、遠隔地からできるようになっている。
【００３１】
図１に示す保護制御装置１０００は、入力電気量から系統事故を検出する主検出基板１００と、事故検出（ＦＤ）基板１０１と、外部制御電源（ＤＣ１１０Ｖ）から保護・制御装置内の制御電源（ＤＣ５Ｖ，ＤＣ２４Ｖ）を生成する電源ユニット１ｎとからなる。
【００３２】
事故検出基板１０１と主検出基板１００は、制御電源と保護演算に直接影響を及ぼさないパネル（１ｅ）については、共通であるが、その他のハードウエアは、完全に分離して構成されている。すなわち、装置の信頼性が確保され、一方の部品の不良で誤動作が生じないような構成となっている。ただし、入力変換器１ｆおよび１ｍは、故障率が低いので、共用する場合もある。
【００３３】
更に、事故検出基板１０１と主検出基板１００との間を光ケーブル１０２で接続し、整定値の授受やデータ伝送などを実行する場合に、お互いの基板が不良時に影響を及ぼさないようにしてある。
【００３４】
主検出基板１００において、主検出ＣＰＵ（Ｍ＿ＣＰＵ）１ａは、システム制御および保護制御演算・シーケンス処理を実行する。操作パネル１ｅは、装置の基本的な操作を実行する。入力変換器１ｆは、電力系統から取込んだ電圧，電流信号を電子回路レベル（ピーク電圧±１０Ｖ）に変換する。アナログ入力基板（ＡＩ基板）１ｂは、入力変換器１ｆから入力したアナログ信号をディジタル信号に変換するとともに、信号に含まれる高調波成分を除去する入力フィルタ処理を実行する。
【００３５】
ＰＣＭ（ＰＵＬＳＥ　ＣＯＤＥ　ＭＯＤＵＬＡＴＩＯＮ）通信基板１ｃは、電流差動リレーを構成する際に、対向端とのサンプリング同期タイミングやデータ伝送を実行する。電気−光変換（Ｅ／Ｏ）および光−電気変換（Ｏ／Ｅ）基板１ｇは、ＰＣＭ通信基板１ｃと１対１に接続する電気信号を光信号に変換する。ＤＩ／ＤＯ基板１ｄは、Ｍ＿ＣＰＵ１ａに接続され、装置外部からの接点情報などのディジタル信号を取込み、装置外部の遮断器に対する遮断指令などのディジタル信号を出力する。
【００３６】
システムバス１ｈは、Ｍ＿ＣＰＵ１ａとアナログ入力基板（ＡＩ基板）１ｂとＰＣＭ伝送基板１ｃとの間でデータを転送する。Ｉ／Ｏバス１ｉは、Ｍ＿ＣＰＵ１ａとＤＩ／ＤＯ基板１ｄとの基板間でデータを転送する。
【００３７】
事故検出基板１０１において、入力変換器１ｍは、電力系統から取込んだ電圧，電流信号を電子回路レベル（ピーク電圧±１０Ｖ）に変換する。事故検出＿ＣＰＵ（ＦＤ＿ＣＰＵ）１ｊは、入力変換器１ｍから入力したアナログ信号をディジタル信号に変換するとともに、信号に含まれる高調波成分を除去する入力フィルタ処理および事故検出のシステム制御および保護制御演算・シーケンス処理を実行する。Ｉ／Ｏバス１ｌは、ＤＩ／ＤＯ基板１ｄと事故検出＿ＣＰＵ基板１ｊとＤＩ／ＤＯ基板との基板間でデータを転送する。
【００３８】
図２は、システム制御，保護制御演算，シーケンス処理を実行する演算基板Ｍ＿ＣＰＵの構成を示すブロック図である。図２において、リアルタイム処理演算ブロック２００は、例えば電気角３０°以内（５０Ｈｚでは１．６６ｍｓ，６０Ｈｚでは１．３８ｍｓ）に、動作起動から各種演算および演算結果の出力までを実行する。
【００３９】
ネットワーク処理ブロック２０１は、割込み起動後、例えば電気角３０°でリアルタイム処理演算ブロック２００からのデータをセーブする処理を実行し、主に、スケジューリングされた各種処理をタスクレベルに分割し、例えば電気角３０°を超えて各種の通信制御処理を実行する。
【００４０】
リアルタイム処理演算ブロック２００とネットワーク処理ブロック２０１との間は、双方向のポートを有するデュアルポートメモリ（ＤＰＲＡＭ）２ｇにより密結合する。
【００４１】
リアルタイム処理演算ブロック２００は、リアルタイム処理演算用の演算ＣＰＵ（ＣＰＵ１）２ａと、ＣＰＵバス２ｉとを含んでいる。ＣＰＵバス２ｉには、ＣＰＵ１の周辺デバイスがバス接続される。
【００４２】
ＣＰＵ１の周辺デバイスとしては、ＣＰＵ１用のワーク用メモリ（ＲＡＭ）２ｂと、保護制御演算のための整定値を格納する不揮発性メモリＥＥＰＲＯＭ２ｄと、システムバスコントロールデバイス２ｅと、Ｉ／Ｏバスコントロールデバイス２ｆと、双方向のポートを有するデュアルポートメモリ（ＤＰＲＡＭ）２ｇと、ＤＰＲＡＭ２ｇの書込み制御を実行するＤＰＲＡＭ制御回路２ｃとを備える。ＤＰＲＡＭ制御回路２ｃは、ＤＰＲＡＭ制御信号であるセレクト信号，読出し信号，書込み信号Ｌ＿ＷＲ＊を出力する。
【００４３】
ＤＰＲＡＭ２ｇは、メモリアクセス競合時、後着側にＢＵＳＹ信号を出力する。ＤＰＲＡＭ制御回路２ｃは、このＢＵＳＹ信号を受けて、ＣＰＵ１に対してウエイト信号（ＷＡＩＴ１＊）を出力し、タイミング協調をとる。
【００４４】
各種演算のプログラムは、ＣＰＵ１に内蔵した不揮発性ＲＯＭ（主にフラッシュメモリ）に格納する。
【００４５】
ＣＰＵ１には、ＧＰＳ　ＩＦ２ｈからの差動信号を受信する絶縁形のＲＳ４８５回路２ｈが接続され、時刻情報をＣＰＵに取込む。ＣＰＵ１外部には、ＣＰＵ２ａ暴走時のシステムとしてロックさせるためのウオッチドッグタイマ（ＷＤＴ１）２３と装置外部に故障接点を出力するためのリレー接点（ＲＹ１）２２とが接続されており、リアルタイム演算側が万一故障した時に、装置外部に故障情報を発する。
【００４６】
ネットワーク処理ブロック２０１は、ネットワーク処理用のネットワークＣＰＵ（ＣＰＵ２）２ｊと、ＣＰＵ２のＣＰＵバス２ｖとを含んでいる。ＣＰＵバス２ｖには、ＣＰＵ２周辺デバイスがバス接続されている。
【００４７】
ＣＰＵ２の周辺デバイスとしては、ＣＰＵ２用のワーク用メモリ（ＲＡＭ）２ｋと、時計用のＲＴＣ２ｌとがある。ＲＡＭ２ｋとＲＴＣ２１とは、バックアップ回路２ｎによりバックアップされており、装置電源が喪失しても、記憶したデータは保持される。
【００４８】
バス２ｖに接続された大容量不揮発性メモリＦＲＯＭ２ｒは、上位システムに対する各種のデータや装置固有の情報などを格納している。バス２ｖには、上位システムとの通信を実行するＬＡＮコントローラ（ＬＡＮＣＥ）２ｏと、事故検出基板とのデータ送受信のための通信制御コントローラ（ＳＥＲＩＡＬ　ＣＯＮＴＲＯＬ）との２種の通信制御デバイスが接続されている。
【００４９】
ＬＡＮＣＥ２ｏは、主にＩＥＥＥ８０３．２に規定されている汎用のＴＣＰ／ＩＰプロトコルによる通信を実行する。ＬＡＮＣＥ２ｏと外部とを電気的に絶縁するために、パルストランス（ＰＵＬＳＥ　ＴＲＡＮＳ）２ｑを実装してある。
ＬＡＮＣＥ２ｏには、通信時のデータ記憶のためのバッファメモリ（ＢＵＦＦＥＲ　ＲＡＭ）２ｐをバス接続する。
【００５０】
ネットワークＣＰＵ２と事故検出基板との間の通信でも、電気的に絶縁するために、電気／光変換（Ｅ／Ｏ）および光／電気変換（Ｏ／Ｅ）モジュール２ｔを実装してある。
【００５１】
ＤＰＲＡＭ２ｇのＣＰＵ２２ｊ側からのアクセスを制御するＤＰＲＡＭ制御回路２ｍを備える。ＤＰＲＡＭ制御回路２ｍは、ＤＰＲＡＭ制御回路２ｃと同様に、ＤＰＲＡＭ制御信号であるセレクト信号，読出し信号，書込み信号Ｒ＿ＷＲ＊を出力する。
【００５２】
ＤＰＲＡＭ２ｇは、メモリアクセス競合時、後着側にＢＵＳＹ信号を出力する。ＤＰＲＡＭ制御回路２ｍは、このＢＵＳＹ信号を受けて、ＣＰＵ２に対してウエイト信号（ＷＡＩＴ２＊）を出力し、タイミング協調をとり、ＤＰＲＡＭ２ｇ内データの相互破壊を防止している。
【００５３】
ＣＰＵ１側と同様に、外部には、ＣＰＵ２２ｊが暴走した時のシステムとしてロックさせるためのウオッチドッグタイマ（ＷＤＴ２）２１と、装置外部に故障接点を出力するためのリレー接点（ＲＹ２）２０とが接続されており、ＣＰＵ１側と
同様に、万一の故障時に装置外部に故障情報を発する。
ネットワーク通信側では、ネットワーク部位の不良で保護制御装置としての機能を損なわないように、この故障情報を軽故障扱いとすることも可能である。
【００５４】
ＣＰＵ１がＤＰＲＡＭ２ｇの特定アドレスにデータを書込み、ＤＰＲＡＭからＣＰＵ２に対して割込み信号を発行し、リアルタイム演算側とネットワーク通信側とのタイミング同期をとる。
【００５５】
本発明においては、リアルタイム演算側ＣＰＵ２ａとネットワーク通信側ＣＰＵ２ｊが同一基板内にそれぞれ独立した形で実装され、データ転送に、共有メモリ（ＤＰＲＡＭ）２ｇで密結合され、ＣＰＵ１２ａとＣＰＵ２２ｊとの間でバスインタフェースを持たないので、バスインタフェースのハードウエアが不要となり、回路の大幅な小形化が実現できる。
【００５６】
バスインタフェース用の駆動電流の大きいドライバＩＣを使用しなくてもよく、基板内では、ＣＭＯＳレベルの非常に低消費電流動作が可能なため、大幅な低消費電力化を達成できる。
【００５７】
バスインタフェースに必須な転送プロトコルが不要であり、データ転送の大幅な高速化が可能である。
【００５８】
特に、セーブデータの上位系への転送やヒューマンインタフェース画面データなどデータ転送が多いシステムには、この高速化が非常に有効である。
【００５９】
当然ながら、操作側のパソコンも画面表示などの応答速度も高速にできるため、各種遠隔作業の時間を短縮できるので、運用面で効率化できる。部品点数が少ないため、故障率を低く抑制できる。
【００６０】
万一の不良時には、それぞれ別々の故障接点を備えているので、ＣＰＵ１側およびＣＰＵ２側の不良部位の特定が可能である。
【００６１】
ＣＰＵ２側の不良時には、ＣＰＵ１側には、影響を与えないで保護制御機能を損なうことなく、演算を継続させることができる。
【００６２】
ネットワークＣＰＵには、装置外部との高度な通信手段を実装でき、運用効率を高めることができる。
【００６３】
図３は、アナログ入力基板（ＡＩ基板）１ｂの構成を示すブロック図である。アナログ入力基板（ＡＩ基板）１ｂは、Ａ／Ｄ変換器の変換精度監視用の監視信号発生回路３ａと、サンプリングに伴う折り返し誤差防止用のアナログフィルタ（ＦＩＬ１〜ＦＩＬ　Ｎ）３ｂと、アナログフィルタの特性劣化を監視するために高調波監視信号を発生し印加する高調波監視信号発生回路３ｃと、複数のアナログ入力から１つの出力信号を出力するマルチプレクサ（ＭＰＸ）３ｄと、インピーダンス変換するバッファアンプ３ｅと、アナログ信号をディジタル信号に変換するＡ／Ｄ変換器３ｆと、Ａ／Ｄ変換器出力を一時格納するための双方向のポートを有するデュアルポートメモリ（ＤＰＲＡＭ）３ｇとを含んでいる。
【００６４】
また、各デバイスに制御信号を供給するタイミング制御回路３ｈと、演算ＣＰＵ用のワークメモリ３ｉと、不揮発性メモリである電気的書換え可能なＥＥＰＲＯＭ３ｊと、主にディジタルフィルタ演算を実行する高速演算ＣＰＵ３ｋと、ディジタルフィルタ演算結果を格納しＭ＿ＣＰＵ１ａとの間でデータを転送するためのデュアルポートメモリ３ｌとを含んでいる。
【００６５】
さらに、Ｍ＿ＣＰＵ１ａに対して例えば電気角３０°ごとに演算起動させるための割込み信号発生回路（ＩＮＴＥＲＵＰＴＥＲ）３ｍと、ディジタルフィルタ演算を実行する高速演算ＣＰＵのバス３ｎと、各種タイミングを生成するためのクロックを生成する発振回路３ｏとを含んでいる。
【００６６】
信号としては、高調波監視信号３０と、高調波信号の源クロック信号（例えば、１２倍高調波：６００Ｈｚまたは７２０Ｈｚ）３１と、マルチプレクサ切替え信号３２と、Ａ／Ｄ変換指令信号３３と、Ａ／Ｄ変換データをＤＰＲＡＭに書込むための書込み制御信号３４と、ＣＰＵに対して所定周期ごとに演算起動させるための割込み信号３５とがある。
【００６７】
図３に示したアナログ入力基板（ＡＩ基板）１ｂは、Ａ／Ｄ変換したデータに対して入力フィルタ処理を施し、演算結果をＤＰＲＡＭ３ｇに格納し、格納後、Ｍ＿ＣＰＵ１ａに割込み信号を発する。この動作を例えば電気角３０°ごとに繰返す。ただし、Ａ／Ｄ変換するためのサンプリング周期は、例えば電気角３０°の演算周期の整数分の１（例えば１／４）とる。
【００６８】
すなわち、アナログ入力基板（ＡＩ基板）では、例えば電気角７．５°または３．７５°のデータを用いてディジタルフィルタ演算処理を実行し、電気角３０°ごとに１回出力データを間引いて出力する。これにより、保護演算に不要な高調波成分を除去したデータを保護演算側に供給できる。
【００６９】
図４は、事故検出基板１０１の演算処理部１ｊの構成を示すブロック図である。
【００７０】
演算処理部１ｊは、Ａ／Ｄ変換器の変換精度監視用の監視信号発生回路４ａと、サンプリングに伴う折り返し誤差防止用のアナログフィルタ（ＦＩＬ１〜ＦＩＬ　Ｎ）４ｂと、アナログフィルタの特性劣化を監視するために高調波監視信号を発生し印加する高調波監視信号発生回路４ｃと、複数のアナログ入力から１つの出力信号を出力するためのマルチプレクサ（ＭＰＸ）４ｄと、インピーダンス変換するためのバッファアンプ４ｅと、アナログ信号をディジタル信号に変換するＡ／Ｄ変換器４ｆと、Ａ／Ｄ変換器出力を一時格納するための双方向のポートを有するデュアルポートメモリ（ＤＰＲＡＭ）４ｇとを含んでいる。
【００７１】
また、各デバイスに制御信号を供給するタイミング制御回路４ｈと、演算ＣＰＵ用のワークメモリ４ｉと、不揮発性メモリである電気的書換え可能なＥＥＰＲＯＭ４ｊと、主にディジタルフィルタ演算を実行する高速演算ＣＰＵ４ｋと、図１の主検出ＣＰＵ１ａとの通信を実行するための通信コントローラ４ｌと、４ｌの信号をＥ／Ｏ変換およびネットワーク通信ＣＰＵ側から送信されてくる光信号をＯ／Ｅ変換する変換モジュール４ｍとを含んでいる。
【００７２】
さらに、ディジタルフィルタ演算を実行する高速演算ＣＰＵのバス４ｎと、各種タイミングを生成するためのクロックを生成する発振回路４ｏと、図１の１０１内のＤＩ／ＤＯ基板１ｄと接続するためのＩ／Ｏバスインタフェース４ｐと、ＧＰＳ受信信号を入力するための信号変換回路（ＲＳ４８５）４ｑと、ウオッチドッグタイマ４ｒ、外部警報接点４ｓとを含んでいる。
【００７３】
信号としては、高調波監視信号４０と、高調波信号の源クロック信号（例えば１２倍高調波：６００Ｈｚまたは７２０Ｈｚ）４１と、マルチプレクサ切替え信号４２と、Ａ／Ｄ変換指令信号４３と、Ａ／Ｄ変換データをＤＰＲＡＭに書込むための書込み制御信号４４と、ＣＰＵに対して所定周期ごとに演算起動させるための割込み信号４５とがある。
【００７４】
図４に示した事故検出基板は、Ａ／Ｄ変換したデータに対して入力フィルタ処理を施し、保護制御演算，シーケンス処理，ディジタル入出力処理を実施する。これら一連の処理を例えば電気角３０°ごとに繰返す。ただし、アナログ信号のサンプリングは、例えば電気角７．５°または３．７５°ごとに実行し、ディジタルフィルタ演算は、これらの高速サンプリングされたデータを用いて演算する。例えば、サンプリングが電気角７．５°サンプリングの場合、電気角３０°の演算周期内で同じ演算処理を４回繰返す。
【００７５】
事故検出基板の演算に必要な整定値は、図１のＭ＿ＣＰＵ１ａのネットワーク通信ＣＰＵから電気的に絶縁されたシリアル通信で送信されてくる。
事故検出基板のＣＰＵでは、整定値を基板内のＥＥＰＲＯＭに格納し、必要に応じて使用する。
【００７６】
さらに、事故検出基板内でセーブしたデータや常時監視結果などの情報も上記通信で送受信する。
【００７７】
事故検出＿ＣＰＵ１ｊ外部には、Ｍ＿ＣＰＵ１ａと同様にＣＰＵ暴走時のシステムとしてロックさせるためのウオッチドッグタイマ（ＷＤＴ）４ｒと、装置外部に故障接点を出力するためのリレー接点（ＲＹ１）４ｓとが接続される。このような構成では、万一の事故検出側の故障時に装置外部に故障情報を発することが可能である。
【００７８】
図５は、主検出の演算タイミングおよび事故検出の演算タイミングを説明するタイミングチャートである。図５において、（ａ）〜（ｈ）までが主検出側、（ｉ）〜（ｌ）までが事故検出側のそれぞれのタイミングを示している。
【００７９】
（ａ）例えば電気角７．５°ごとに複数チャネルのアナログ入力信号をＡ／Ｄ変換する。
【００８０】
（ｂ）Ａ／Ｄ変換後のディジタルデータを各サンプルＤＰＲＡＭに書込む。
【００８１】
（ｃ）４サンプルに１回の割合でアナログ入力基板（ＡＩ基板）内のＣＰＵに割込み信号を印加する。
割込み周期は、電気角３０°ごとである。
【００８２】
（ｄ）割込み信号印加後、ＤＰＲＡＭに格納した４サンプル分の入力データを読出し、ディジタルフィルタ演算処理を実行する。
その後、常時監視処理および演算データを出力するとともにＭ＿ＣＰＵ基板に割込みみ信号を印加する。
【００８３】
（ｅ）アナログ入力基板（ＡＩ基板）からの割込みは、電気角３０°ごとに出力される。
【００８４】
（ｆ）ＭＣＰＵ基板内のＣＰＵ１は、アナログ入力基板（ＡＩ基板）内のＤＰＲＡＭからデータを読出し、保護制御演算（ＲＹ演算）およびＳＥＱ演算を実行する。また常時監視処理、出力処理（Ｉ／Ｏ）を実行し、ＤＰＲＡＭにセーブデータを書込む。
【００８５】
（ｇ）その後、ネットワークＣＰＵ（ＣＰＵ２）に対して割込み信号を印加する。
【００８６】
（ｈ）ネットワークＣＰＵ（ＣＰＵ２）は、割込み後、ＤＰＲＡＭのデータをバッテリバックアップされたメモリにデータを格納する。その後、上位システムおよび事故検出間の通信タスク処理を実行し、常時監視処理を実行する。これら一連の処理を電気角３０°ごとに実行する。
【００８７】
次に、事故検出処理について説明する。
【００８８】
（ｉ）電気角７．５°ごとに複数チャネルのアナログ入力信号をＡ／Ｄ変換する。
【００８９】
（ｊ）Ａ／Ｄ変換後のディジタルデータを各サンプルＤＰＲＡＭに書込む。
【００９０】
（ｋ）４サンプルに１回の割合でアナログ入力基板（ＡＩ基板）内のＣＰＵに割込み信号を印加する。割込み周期は、電気角３０°ごとである。
【００９１】
（ｌ）割込み信号印加後、ＤＰＲＡＭに格納した４サンプル分の入力データを読出し、ディジタルフィルタ演算処理，保護制御演算，主検出側（ＣＰＵ２）との通信処理，常時監視処理，出力処理（Ｉ／Ｏ）を実行する。事故検出処理についても、これら一連の処理を電気角３０°ごとに実行する。このように、電気角３０°ごとに実行する処理とタスクに分割して実行する処理とをそれぞれ併せ持ち、保護制御演算と通信処理とを併せて実現できる。
【００９２】
図６は、遠隔パソコンからの整定変更操作の処理手順を示す図である。ＰＣは、遠隔制御用の計算機を示す。アナログ入力基板（ＡＩ基板）は、例えば電気角３０°ごとにＣＰＵ１に対してデータ書込み信号と割込み信号とを印加する。ＣＰＵ１は、入力データおよび出力データをＣＰＵ２との間のＤＰＲＡＭに書込むとともに、割込み信号をＣＰＵ２に印加する。これらの処理は、例えば電気角３０°ごとに実行する。
【００９３】
次に、遠隔からの整定変更時の動作を示す。
【００９４】
（１）遠隔のパソコン（ＰＣ）から保護制御装置にネットワーク接続要求を送信する。送信先は、ネットワーク処理を実行するＣＰＵ２である。
【００９５】
（２）ＣＰＵ２は、接続確認応答信号を返送する。その後、メインメニューの画面データをＨＴＭＬ（Ｈｙｐｅｒ　Ｔｅｘｔ　Ｍａｒｋｕｐ　Ｌａｎｇｕａｇｅ）形式のデータとして送信する。送信は、例えば、ＴＣＰ／ＩＰプロトコルの上のＨＴＴＰプロトコルで実行する。パソコンでは、取込んだメインメニューデータをＨＴＭＬフォーマットのデータが表示可能なブラウザソフトで表示する。
【００９６】
（３）特定のパソコンから制御するために、保護制御するためにＣＰＵ２に対して制御権を要求する。
【００９７】
（４）ＣＰＵ２は、制御権を認めるデータを遠隔パソコン（ＰＣ）に対して送信する。
【００９８】
（５）遠隔パソコン（ＰＣ）からメインメニュー内の整定値変更を選択し、整定値変更データ送信する。
【００９９】
（６）ＣＰＵ２は、整定変更画面データを送信する。遠隔パソコン（ＰＣ）は、整定変更画面を表示する。
【０１００】
（７）遠隔パソコン（ＰＣ）は、整定変更するリレー要素を選択し、選択データ送信する。
【０１０１】
（８）ＣＰＵ２は、選択された整定変更画面データを送信する。
【０１０２】
（９）遠隔パソコン（ＰＣ）から変更する整定値データを送信し、整定変更終了コマンドを送信する。
【０１０３】
（１０）ＣＰＵ２では、当リレー要素の整定値を規定範囲内かどうかをチェックするとともに、整定データを送信する。
【０１０４】
（１１）遠隔パソコン（ＰＣ）から運用開始コマンドデータを送信する。
【０１０５】
（１２）ＣＰＵ２は、整定データ転送および整定変更コマンドをＣＰＵ１とＣＰＵ２との間のＤＰＲＡＭに書込む。
【０１０６】
（１３）ＣＰＵ１は、整定変更コマンドを認識し、ＥＥＰＲＯＭに格納してある旧整定データを新整定データに書換える。その後、整定変更に伴う積算データのクリアなどの演算初期化を実行する。
【０１０７】
（１４）ＣＰＵ１は、新整定データをリードバックし、ＣＰＵ１とＣＰＵ２との間のＤＰＲＡＭに書込む。
【０１０８】
（１５）ＣＰＵ２は、上記のリードバックした新整定値とＣＰＵ２側で保持している新整定値とを照合する。
【０１０９】
万一、不一致の場合は、再度、上記手順の処理を予め設定した回数まで実行する。
【０１１０】
ここまでは、保護制御演算は、旧整定値で実行し、次のアナログ入力基板（ＡＩ基板）からの割込みタイミングからは、新整定値で演算を実行する。
このようにすると、遠隔パソコン（ＰＣ）から一連の整定変更が可能である。
パソコンは、遠隔からのみならず、装置に直接接続して、同様な手順で変更することもできる。すなわち、リモートとローカルとで切替えて運用できる。
【０１１１】
【発明の効果】
本発明によれば、リアルタイム演算用ＣＰＵとネットワーク通信用ＣＰＵとの間に双方向のアクセスポートを有するデュアルポートメモリを備え、リアルタイム演算用ＣＰＵとネットワーク通信用ＣＰＵとは、デュアルポートメモリを介してコマンド形式でデータを送受信する。リアルタイム演算用ＣＰＵとネットワーク通信用ＣＰＵとの間は、それぞれ、自ＣＰＵのメモリ空間としてデュアルポートメモリをマッピングし、独自のタイミングでアクセス可能であるため、特別なデータ転送プロトコルが不要であり、遠隔操作時の高速応答が可能となり、保守効率が大幅に向上する。また、回路の小形化，低消費電力化，大幅な低コスト化が可能であり、故障率を低減できる。
【図面の簡単な説明】
【図１】本発明によるディジタル保護制御装置の実施形態の構成を示すブロック図である。
【図２】システム制御，保護制御演算，シーケンス処理を実行する演算基板Ｍ＿ＣＰＵ１ａの構成を示すブロック図である。
【図３】アナログ入力処理部１ｂの構成を示すブロック図である。
【図４】事故検出基板の演算処理部１ｊの構成を示すブロック図である。
【図５】主検出の演算タイミングおよび事故検出の演算タイミングを説明するタイミングチャートである。
【図６】遠隔パソコンからの整定変更操作の処理手順を示す図である。
【符号の説明】
１００　主検出基板
１０１　事故検出基板（ＦＤ検出）
１０２　光ケーブル
１０３　通信線路
１０４　伝送線路
１０００　保護制御装置
１ａ　主検出ＣＰＵ（Ｍ＿ＣＰＵ）
１ｂ　アナログ入力基板（ＡＩ基板）
１ｃ　ＰＣＭ通信モジュール
１ｄ　ＤＩ／ＤＯ基板
１ｅ　操作パネル
１ｆ　入力変換器
１ｇ　光−電気変換（Ｏ／Ｅ）基板
１ｊ　事故検出ＣＰＵ（ＦＤ＿ＣＰＵ）
１ｍ　入力変換器
１ｎ　電源ユニット
２０　ＣＰＵ
２１　ウオッチドッグタイマ２
２２　リレー接点（ＲＹ１）
２３　ウオッチドッグタイマ１
２００　リアルタイム処理演算ブロック
２０１　ネットワーク処理ブロック
２ａ　ＣＰＵ
２ｂ　光／電気変換（Ｏ／Ｅ）モジュール
２ｃ　ＤＰＲＡＭ制御回路
２ｄ　不揮発性メモリＥＥＰＲＯＭ
２ｅ　システムバスコントロールデバイス
２ｆ　Ｉ／Ｏバスコントロールデバイス
２ｇ　デュアルポートメモリ（ＤＰＲＡＭ）
２ｈ　ＧＰＳ　ＩＦ
２ｉ　ＣＰＵバス
２ｊ　ネットワークＣＰＵ（ＣＰＵ２）
２ｋ　ワーク用メモリ（ＲＡＭ）
２ｌ　ＲＴＣ
２ｍ　ＤＰＲＡＭ制御回路
２ｏ　ＬＡＮコントローラ（ＬＡＮＣＥ）
２ｐ　バッファメモリ（ＢＵＦＦＥＲ　ＲＡＭ）
２ｑ　パルストランス（ＰＵＬＳＥ　ＴＲＡＮＳ）
２ｒ　ＦＲＯＭ
２ｓ　シリアルポート制御回路
２ｔ　光／電気変換（Ｏ／Ｅ）モジュール
２ｖ　ＣＰＵバス
３ａ　監視信号発生回路
３ｂ　アナログフィルタ（ＦＩＬ１〜ＦＩＬ　Ｎ）
３ｃ　高調波監視信号発生回路
３ｄ　マルチプレクサ（ＭＰＸ）
３ｆ　Ａ／Ｄ変換器
３ｇ　デュアルポートメモリ（ＤＰＲＡＭ）
３ｈ　タイミング制御回路
３ｉ　ワークメモリ
３ｊ　ＥＥＰＲＯＭ
３ｋ　高速演算ＣＰＵ
３ｌ　デュアルポートメモリ
３ｍ　割込み信号発生回路
４ａ　監視信号発生回路
４ｂ　アナログフィルタ（ＦＩＬ１〜ＦＩＬ　Ｎ）
４ｃ　高調波監視信号発生回路
４ｄ　マルチプレクサ（ＭＰＸ）
４ｆ　Ａ／Ｄ変換器
４ｇ　ＤＰＲＡＭ
４ｈ　タイミング制御回路
４ｉ　ワークメモリ
４ｊ　ＥＥＰＲＯＭ
４ｋ　高速演算ＣＰＵ
４ｌ　通信コントローラ
４ｍ　変換モジュール
４ｏ　発振回路
４ｑ　信号変換回路（ＲＳ４８５）
４ｒ　ウオッチドッグタイマ
４ｓ　外部警報接点
【図１】
2004064892.tif 000003
【図２】
2004064892.tif 000004
【図３】
2004064892.tif 000005
【図４】
2004064892.tif 000006
【図５】
2004064892.tif 000007
【図６】
2004064892.tif 000008