(57)【要約】【課題】　１つのトランジスタとデータ貯蔵手段として１つの抵抗体を備えるメモリ素子及びその駆動法を提供する。【解決手段】　半導体基板に形成されたＮＰＮ型トランジスタ、前記トランジスタのソース領域と導電性プラグを介して連結されてビットデータ「０」または「１」が書き込まれる抵抗体及び前記抵抗体と接触した導電性プレートを備えるメモリ素子。よって、メモリ素子の集積度を高くし、メモリセルの構造が単純なために製造工程を単純化でき、リフレッシュ周期を延ばしてメモリ素子の電流消費を減らせる。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
　半導体基板と、
　前記半導体基板上に形成されたＮＰＮ型トランジスタと、
　前記トランジスタを覆うように前記半導体基板上に形成され、前記トランジスタのソース領域を露出するコンタクトホールが形成された層間絶縁膜と、
　前記コンタクトホールを充填する導電性プラグと、
　前記導電性プラグ上に形成された、ビットデータ「０」または「１」が書き込まれる抵抗体と、
　前記層間絶縁膜上に形成されて前記抵抗体と接触する導電性プレートとを備えることを特徴とするメモリ素子。
【請求項２】
　さらに前記導電性プラグと前記抵抗体の間に、電子によるトンネリングの可能な第１物質膜を備えることを特徴とする請求項１に記載のメモリ素子。
【請求項３】
　さらに前記抵抗体と前記導電性プレートの間に、電子によるトンネリングの可能な第２物質膜を備えることを特徴とする請求項１または２に記載のメモリ素子。
【請求項４】
　前記第１物質膜は、ｎ型ポリシリコン膜、ｐ型ポリシリコン膜、シリコン酸化膜またはアルミニウム酸化膜であることを特徴とする請求項２に記載のメモリ素子。
【請求項５】
　前記第２物質膜は、ｎ型ポリシリコン膜、ｐ型ポリシリコン膜、シリコン酸化膜またはアルミニウム酸化膜であることを特徴とする請求項３に記載のメモリ素子。
【請求項６】
　前記抵抗体は、外部から印加される電圧や電流の値または方向によりデータ貯蔵に必要な所定時間電荷をトラップできる非晶質誘電体膜であることを特徴とする請求項１または２に記載のメモリ素子。
【請求項７】
　前記非晶質誘電体膜は、シリコンナイトライド膜またはアルミニウム酸化膜であることを特徴とする請求項６に記載のメモリ素子。
【請求項８】
　前記抵抗体が前記シリコンナイトライド膜である場合、前記導電性プラグは前記ソース領域の物質層と同じ物質層であり、前記導電性プレートはアルミニウムプレートであることを特徴とする請求項７に記載のメモリ素子。
【請求項９】
　前記抵抗体が前記アルミニウム酸化膜である場合、前記導電性プラグは金または白金プラグであり、前記導電性プレートはアルミニウムプレートであることを特徴とする請求項７に記載のメモリ素子。
【請求項１０】
　前記抵抗体は、外部から印加される電圧や電流の量または方向によりデータ貯蔵に必要な所定時間電荷をトラップできる非晶質誘電体膜であることを特徴とする請求項３に記載のメモリ素子。
【請求項１１】
　前記非晶質誘電体膜は、シリコンナイトライド膜またはアルミニウム酸化膜であることを特徴とする請求項１０に記載のメモリ素子。
【請求項１２】
　前記抵抗体が前記シリコンナイトライド膜である場合、前記導電性プラグは前記ソース領域の物質層と同じ物質層であり、前記導電性プレートはアルミニウムプレートであることを特徴とする請求項１１に記載のメモリ素子。
【請求項１３】
　前記抵抗体が前記アルミニウム酸化膜である場合、前記導電性プラグは金または白金プラグであり、前記導電性プレートはアルミニウムプレートであることを特徴とする請求項１１に記載のメモリ素子。
【請求項１４】
　前記導電性プラグ、前記抵抗体及び前記導電性プレートよりなる物質層の厚さは、前記ビットデータ書き込みに使われる電子がトンネリングできる厚さであることを特徴とする請求項１に記載のメモリ素子。
【請求項１５】
　前記導電性プラグ、前記第１物質膜、前記抵抗体及び前記導電性プレートよりなる物質層の厚さは、前記ビットデータ書き込みに使われる電荷がトンネリングできる厚さであることを特徴とする請求項２に記載のメモリ素子。
【請求項１６】
　前記導電性プラグ、前記第１物質膜、前記抵抗体、前記第２物質膜及び前記導電性プレートよりなる物質層の厚さは、前記ビットデータ書き込みに使われる電荷がトンネリングできる厚さであることを特徴とする請求項３に記載のメモリ素子。
【請求項１７】
　前記抵抗体は、複層の非晶質誘電体膜より形成されていることを特徴とする請求項１に記載のメモリ素子。
【請求項１８】
　半導体基板と、
　前記半導体基板に形成されたＮＰＮ型トランジスタと、
　前記トランジスタを覆うように前記半導体基板上に形成され、前記トランジスタのソース領域を露出するコンタクトホールが形成された層間絶縁膜と、
　前記コンタクトホールを介して露出された前記ソース領域全面に形成された絶縁膜と、
　前記絶縁膜の全面と接触すべく前記層間絶縁膜上に形成されてビットデータ「０」または「１」が書き込まれる抵抗体と、
　前記抵抗体の全面を覆う導電性プレートとを備えることを特徴とするメモリ素子。
【請求項１９】
　さらに前記抵抗体と前記導電性プレートの間に、電子によるトンネリングの可能な物質膜を備えることを特徴とする請求項１８に記載のメモリ素子。
【請求項２０】
　前記抵抗体は、外部から印加される電圧や電流の値または方向によりデータ貯蔵に必要な所定時間電荷をトラップできる非晶質誘電体膜であることを特徴とする請求項１８あるいは１９に記載のメモリ素子。
【請求項２１】
　前記非晶質誘電体膜は、シリコンナイトライド膜またはアルミニウム酸化膜であることを特徴とする請求項２０に記載のメモリ素子。
【請求項２２】
　前記抵抗体が、前記シリコンナイトライド膜である場合、前記導電性プレートはアルミニウムプレートであることを特徴とする請求項２１に記載のメモリ素子。
【請求項２３】
　前記抵抗体が、前記アルミニウム酸化膜である場合、前記導電性プレートはアルミニウムプレートであることを特徴とする請求項２１に記載のメモリ素子。
【請求項２４】
　前記物質膜は、ｎ型ポリシリコン膜、ｐ型ポリシリコン膜、シリコン酸化膜またはアルミニウム酸化膜であることを特徴とする請求項１９に記載のメモリ素子。
【請求項２５】
　半導体基板と、前記半導体基板に形成されたＮＰＮ型トランジスタと、前記トランジスタを覆うように前記半導体基板上に形成され、前記トランジスタのソース領域を露出するコンタクトホールが形成された層間絶縁膜と、前記コンタクトホールを充填する導電性プラグと、前記導電性プラグ上に形成されてビットデータ「０」または「１」が書き込まれる抵抗体と、前記抵抗体と接触すべく前記層間絶縁膜上に形成された導電性プレートとを備えるメモリ素子のビットデータ書込み方法において、
　前記抵抗体を初期化する第１段階と、
　前記抵抗体をチャージングして前記抵抗体にビットデータ「０」または「１」を書き込む第２段階とを含むことを特徴とするメモリ素子のビットデータ書込み方法。
【請求項２６】
　前記第１段階は、前記抵抗体をフォーミングして前記抵抗体の伝導度を高くする段階であることを特徴とする請求項２５に記載のメモリ素子のビットデータ書込み方法。
【請求項２７】
　前記トランジスタのドレイン領域にフォーミング電圧を印加することを特徴とする請求項２６に記載のメモリ素子のビットデータ書込み方法。
【請求項２８】
　前記トランジスタをオン状態に保持し、前記トランジスタのドレイン領域にビットライン電圧Ｖｂを印加し、前記導電性プレートにプレート電圧Ｖｂ／２を印加して前記抵抗体にビットデータ「０」または「１」を書き込むことを特徴とする請求項２５に記載のメモリ素子のビットデータ書込み方法。
【請求項２９】
　前記ビットデータ「０」または「１」を書き込んだ後、前記トランジスタをオフにして前記ビットデータの保持時間を延ばすことを特徴とする請求項２８に記載のメモリ素子のビットデータ書込み方法。
【請求項３０】
　半導体基板と、前記半導体基板に形成されたＮＰＮ型トランジスタと、前記トランジスタを覆うように前記半導体基板上に形成され、前記トランジスタのソース領域を露出するコンタクトホールが形成された層間絶縁膜と、前記コンタクトホールを充填する導電性プラグと、前記導電性プラグ上に形成されてビットデータ「０」または「１」が書き込まれる抵抗体と、前記抵抗体と接触すべく前記層間絶縁膜上に形成された導電性プレートとを備えるメモリ素子のビットデータ書込み方法において、
　前記抵抗体を初期化する第１段階と、
　前記抵抗体の抵抗を高めて前記抵抗体にビットデータ「０」または「１」を書き込む第２段階とを含むことを特徴とするメモリ素子のビットデータ書込み方法。
【請求項３１】
　前記第１段階は前記抵抗体をフォーミングして前記抵抗体の伝導度を高くする段階であることを特徴とする請求項３０に記載のメモリ素子のビットデータ書込み方法。
【請求項３２】
　前記トランジスタのドレイン領域にフォーミング電圧を印加することを特徴とする請求項３１に記載のメモリ素子のビットデータ書込み方法。
【請求項３３】
　前記抵抗体を放電させて前記抵抗体の抵抗を高くすることを特徴とする請求項３０に記載のメモリ素子のビットデータ書込み方法。
【請求項３４】
　前記導電性プレートにプレート電圧Ｖｂ／２を印加した状態で前記トランジスタをオン状態にし、前記抵抗体の抵抗を高くすることを特徴とする請求項３３に記載のメモリ素子のビットデータ書込み方法。
【請求項３５】
　前記トランジスタをオン状態にし、前記導電性プレートにスイッチング電圧Ｖｓを印加して前記抵抗体の抵抗を高くすることを特徴とする請求項３０に記載のメモリ素子のビットデータ書込み方法。
【請求項３６】
　前記抵抗体は、非晶質誘電体膜であって、シリコンナイトライド膜またはアルミニウム酸化膜であることを特徴とする請求項３０に記載のメモリ素子のビットデータ書込み方法。
【請求項３７】
　前記抵抗体が前記シリコンナイトライド膜である場合、前記トランジスタをオン状態にし、前記トランジスタのドレイン領域にビットライン電圧Ｖｂと逆の電圧を印加し、前記導電性プレートにはプレート電圧Ｖｂ／２を印加して前記抵抗体の抵抗を高くすることを特徴とする請求項３６に記載のメモリ素子のビットデータ書込み方法。
【請求項３８】
　前記抵抗体が前記アルミニウム酸化膜である場合、前記トランジスタをオン状態にし、前記トランジスタのドレイン領域にビットライン電圧Ｖｂと異なる電圧を印加し、前記導電性プレートにはプレート電圧Ｖｂ／２を印加して前記抵抗体の抵抗を高くすることを特徴とする請求項３６に記載のメモリ素子のビットデータ書込み方法。
【請求項３９】
　半導体基板と、前記半導体基板に形成されたＮＰＮ型トランジスタと、前記トランジスタを覆うように前記半導体基板上に形成され、前記トランジスタのソース領域を露出するコンタクトホールが形成された層間絶縁膜と、前記コンタクトホールを充填する導電性プラグと、前記導電性プラグ上に形成されてビットデータ「０」または「１」が書き込まれている抵抗体と、前記抵抗体と接触すべく前記層間絶縁膜上に形成された導電性プレートとを備えるメモリ素子に書き込まれたビットデータ読取り方法において、
　前記抵抗体に流れる電流を測定して前記抵抗体に書き込まれたビットデータを読み取ることを特徴とするメモリ素子に書き込まれたビットデータの読取り方法。
【請求項４０】
　前記トランジスタのドレイン領域にセンス増幅器を連結した後、前記トランジスタをオンにして前記導電性プレートに読取り電圧Ｖｒを印加して前記抵抗体に流れる電流を測定することを特徴とする請求項３９に記載のメモリ素子に書き込まれたビットデータ読取り方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明はメモリ素子及びその駆動法に係り、詳細には１つのトランジスタとデータ貯蔵手段として機能する１つの抵抗体とを有するセルを備えるメモリ素子及びその駆動法に関する。
【背景技術】
【０００２】
　一般的にメモリ素子、特にＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）にてデータが書き込まれる単位メモリセルは１つのトランジスタと１つのキャパシタとで構成される。キャパシタはデータが書き込まれる場所、すなわちデータ貯蔵領域である。データの書き込み及び読み取り時のデータの損失や誤りを防止するためにキャパシタは一定レベルの静電容量を有していなければならない。
【０００３】
　メモリ素子がさらに高集積化されるに伴って、メモリセルにてキャパシタの占める領域も狭くなる。それにも拘わらず、データ貯蔵に必要なキャパシタの静電容量は同一のままである。
【０００４】
　制限された領域内のキャパシタの静電容量を増やすためにはキャパシタの電極面積はできるだけ広く、電極間の間隔はできるだけ狭く、電極間に挿入される誘電体は誘電率ができるだけ高いものを使用しなければならない。
【０００５】
　電極を３次元形態、例えばシリンダ状に加工すれば、キャパシタの電極面積を広くすることができるが、既存の２次元形態に比べて構造が複雑であって加工に困難が伴う。そして誘電体を薄くする場合、電極間の間隔は狭くできるが、漏れ電流が増える。また、誘電率の高い誘電体を使用する場合、電極形態変形や誘電体の厚さを薄膜化する場合に比べて、キャパシタの静電容量を大きく増やせるが、電極として使える材質が耐エッチング性の強い貴金属類に制限されるために、エッチングが困難であって製品コストも高まる問題がある。
【０００６】
　かような問題により、キャパシタをデータ貯蔵要素に使用するメモリ素子の製造工程は複雑になる。その結果、前記メモリ素子の再現性や信頼性が低くなって窮極には収率が急激に低下する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
　本発明の技術的課題は前述の従来技術の問題点を改善するものであり、単純なメモリセル構造によって高集積度を有し、製造工程を単純化でき、リフレッシュ周期を延ばして電流消費を減らせるメモリ素子を提供することにある。
　本発明が解決しようとする他の技術的課題は前記メモリ素子の駆動法を提供するところにある。
【課題を解決するための手段】
【０００８】
　前記技術的課題を達成するために、本発明は、半導体基板と、当該半導体基板に形成されたＮＰＮ型トランジスタと、前記トランジスタを覆うように半導体基板上に形成され、前記トランジスタのソース領域を露出するコンタクトホールが形成された層間絶縁膜と、前記コンタクトホールを充填する導電性プラグと、前記導電性プラグ上に形成された、ビットデータ「０」または「１」が書き込まれる抵抗体と、前記層間絶縁膜上に形成されて前記抵抗体と接触する導電性プレートとを備えることを特徴とするメモリ素子を提供する。
　前記抵抗体は、前記導電性プラグを介して前記トランジスタのソース領域と接触していることが好ましい。
　前記導電性プラグと前記抵抗体間に電子によるトンネリングの可能な第１物質膜がさらに設けられ、前記抵抗体と前記導電性プレート間には電子によるトンネリングの可能な第２物質膜が設けられていてもよい。前記第１及び第２物質膜のいずれかが、ｎ型ポリシリコン膜、ｐ型ポリシリコン膜、シリコン酸化膜またはアルミニウム酸化膜であってもよい。
【０００９】
　前記抵抗体は、好ましくは外部から印加される電圧や電流の量または方向によりデータ貯蔵に必要な所定時間電荷をトラップできる非晶質誘電体膜である。前記非晶質誘電体膜は、好ましくはシリコンナイトライド（Ｓｉ3Ｎ4）膜またはアルミニウム酸化膜（Ａｌ2Ｏ3）である。
　前記抵抗体がシリコンナイトライド膜である場合、好ましくは前記導電性プラグは前記ソース領域の物質層と同じ物質層であり、前記導電性プレートはアルミニウムプレートである。そして、前記抵抗体がアルミニウム酸化膜である場合、好ましくは前記導電性プレートはアルミニウムＡｌプレートであり、前記導電性プラグは金Ａｕや白金Ｐｔなどのような貴金属プラグである。
【００１０】
　前記導電性プラグ、前記抵抗体及び前記導電性プレートよりなる物質層の全体厚さは、好ましくは前記ビットデータ書き込みに使われる電荷がトンネリングできる厚さである。そして、前記導電性プラグ、前記第１物質膜、前記抵抗体及び前記導電性プレートよりなる物質層の全体厚さは、好ましくは前記ビットデータ書き込みに使われる電荷が直接トンネリングできる厚さである。また、前記導電性プラグ、前記第１物質膜、前記抵抗体、前記第２物質膜及び前記導電性プレートよりなる物質層の全体厚さは、好ましくは前記ビットデータ書き込みに使われる電荷がトンネリングできる厚さである。
【００１１】
　本発明はまた前記技術的課題を達成するために、半導体基板と、前記半導体基板に形成されたＮＰＮ型トランジスタと、前記トランジスタを覆うように前記半導体基板上に形成されているが、前記トランジスタのソース領域が露出されるコンタクトホールが形成された層間絶縁膜と、前記コンタクトホールを介して露出された前記ソース領域全面に形成された絶縁膜と、前記絶縁膜の全面と接触すべく前記層間絶縁膜上に形成されてビットデータ「０」または「１」が書き込まれる抵抗体と、前記抵抗体の全面を覆う導電性プレートとを備えることを特徴とするメモリ素子を提供する。
【００１２】
　前記抵抗体と前記導電性プレートの間に、電子によるトンネリングが可能な物質膜がさらに設けられていてもよい。この時、物質膜は、好ましくはｎ型ポリシリコン膜、ｐ型ポリシリコン膜、シリコン酸化膜またはアルミニウム酸化膜である。前記抵抗体は、好ましくは外部から印加される電圧や電流の量または方向によりデータ貯蔵に必要な所定時間電荷をトラップできる非晶質誘電体膜である。前記非晶質誘電体膜は、好ましくはシリコンナイトライド（Ｓｉ3Ｎ4）膜またはアルミニウム酸化膜（Ａｌ2Ｏ3）である。前記導電性プレートは、好ましくはアルミニウムプレートである。
【００１３】
　前記他の技術的課題を達成するために、本発明は、半導体基板と、前記半導体基板に形成されたＮＰＮ型トランジスタと、前記トランジスタを覆うように前記半導体基板上に形成され、前記トランジスタのソース領域を露出するコンタクトホールが形成された層間絶縁膜と、前記コンタクトホールを充填する導電性プラグと、前記導電性プラグ上に形成されてビットデータ「０」または「１」が書き込まれる抵抗体と、前記抵抗体と接触すべく前記層間絶縁膜上に形成された導電性プレートとを備えるメモリ素子のビットデータ書込み方法において、ビットデータ「０」または「１」が書き込まれる抵抗体を初期化する第１段階と、前記抵抗体をチャージングして前記抵抗体にビットデータ「０」または「１」を書き込む第２段階とを含むことを特徴とするメモリ素子のビットデータ書込み方法を提供する。
【００１４】
　前記第１段階は、好ましくはフォーミング過程によって前記抵抗体の伝導度を高くする工程である。フォーミング電圧は、好ましくはトランジスタのドレインに印加される。
【００１５】
　好ましくは、前記トランジスタをオン状態に保持し、前記トランジスタのドレイン領域にビットライン電圧（Ｖｂ）を印加し、前記導電性プレートにプレート電圧（Ｖｂ／２）を印加して前記抵抗体にビットデータ「０」または「１」を書き込む。
【００１６】
　前記ビットデータ「０」または「１」を書き込んだ後、前記トランジスタをオフにして前記ビットデータの保持時間を延ばす。
【００１７】
　本発明はまた前記他の技術的課題を達成するために、ビットデータ「０」または「１」が書き込まれる抵抗体を初期化する第１段階と、前記抵抗体の抵抗を高めて前記抵抗体にビットデータ「０」または「１」を書き込む第２段階とを含むことを特徴とするメモリ素子のビットデータ書込み方法を提供する。
【００１８】
　前記抵抗体は、前記抵抗体を放電して、前記トランジスタをオン状態にして前記導電性プレートにプレート電圧Ｖｂ／２を印加して、または前記トランジスタをオン状態にして前記導電性プレートにスイッチング電圧Ｖｓを印加することによって、抵抗を高くするようにしてもよい。
【００１９】
　前記抵抗体は、好ましくは非晶質誘電体膜であって、シリコンナイトライド膜またはアルミニウム酸化膜である。前記抵抗体が前記シリコンナイトライド膜である場合、前記トランジスタをオン状態にし、前記トランジスタのドレイン領域にビットライン電圧Ｖｂと逆の電圧を印加し、前記導電性プレートにはプレート電圧Ｖｂ／２を印加して前記抵抗体の抵抗を高くする。前記抵抗体が前記アルミニウム酸化膜である場合、前記トランジスタをオン状態にし、前記トランジスタのドレイン領域にビットライン電圧Ｖｂと異なる電圧を印加し、前記導電性プレートにはプレート電圧Ｖｂ／２を印加して前記抵抗体の抵抗を高くする。
【００２０】
　また、本発明の他の態様は、前記抵抗体に流れる電流を測定して前記抵抗体に書き込まれたビットデータを読み取ることを特徴とするメモリ素子に書き込まれたビットデータの読取り方法を提供する。前記トランジスタのドレイン領域にセンス増幅器を連結した後、前記トランジスタをオンにして前記導電性プレートにプレート電圧Ｖｂ／２を印加して前記抵抗体に流れる電流を測定する。
【００２１】
　さらに、本発明の他の態様は、半導体基板と、前記半導体基板に形成されたＮＰＮ型トランジスタと、前記トランジスタを覆うように前記半導体基板上に形成され、前記トランジスタのソース領域を露出するコンタクトホールが形成された層間絶縁膜と、前記コンタクトホールを充填する導電性プラグと、前記導電性プラグ上に形成されてビットデータ「０」または「１」が書き込まれている抵抗体と、前記抵抗体と接触すべく前記層間絶縁膜上に形成された導電性プレートとを備えるメモリ素子に書き込まれたビットデータ読取り方法において、前記抵抗体に流れる電流を測定して前記抵抗体に書き込まれたビットデータを読み取ることを特徴とするメモリ素子に書き込まれたビットデータの読取り方法を提供する。好ましくは前記トランジスタのドレイン領域にセンス増幅器を連結した後、前記トランジスタをオンにして前記導電性プレートに読取り電圧Ｖｒを印加して前記抵抗体に流れる電流を測定する。
【発明の効果】
【００２２】
　前述の如く、本発明によるメモリ素子において、薄膜の抵抗体をデータ貯蔵媒体として使用するために、従来のデータ貯蔵媒体のキャパシタを使用する時よりメモリセルの構造を単純にしつつ体積も減らせる。従って、メモリ素子の集積度を高くすることができる。そして、従来のキャパシタに比べて、本発明においてデータ貯蔵媒体に使われる抵抗体の構造ははるかに単純なために、メモリ素子の製造工程を単純化できる。また、抵抗体中に電子をより長い時間保持できるため、リフレッシュ周期を長くできる。そのため、メモリ素子の電流消費を減らすことができる。
【発明を実施するための最良の形態】
【００２３】
　以下、本発明の実施形態によるメモリ素子及びその駆動法を、添付図面を参照して詳細に説明する。この過程にて図面に示された層や領域の厚さは明細書の明確性のために誇張して示した。
　まず、図１ないし図５を参照して本発明の実施形態によるメモリ素子を説明する。
【００２４】
　第１実施形態
　本発明の第１実施形態によるメモリ素子は、半導体基板に形成されたトランジスタと、「０」や「１」のようなビットデータを保存するための手段として従来のキャパシタの代わりとなる抵抗体とを備える。
【００２５】
　具体的に、図１を参照すれば、半導体基板１０には、メモリ素子が形成される領域（以下、「活性領域」という）と、メモリ素子を分離させるためにフィールド酸化膜（または素子分離膜）が形成される領域（以下、「フィールド領域」という）とが設けられている。半導体基板１０はｐ型導電性不純物がドーピングされていることが望ましい。半導体基板１０は、メモリ素子が形成される領域にｐ型導電性不純物がドーピングされたｐウェルを有するｎ型半導体基板でもよい。半導体基板１０のフィールド領域上にはフィールド酸化膜１１が形成されている。フィールド酸化膜１１は、Ｌｏｃｏｓ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）型フィールド酸化膜である。フィールド酸化膜１１は、点線で示されたようなトレンチ型酸化膜１１ａに替えてもよい。半導体基板１０の前記活性領域の所定領域上にゲート電極１６が形成されている。ゲート電極１６と半導体基板１０間に、ゲート絶縁膜１８が存在する。また、ゲート電極１６とフィールド酸化膜１１の間に、ｎ型導電性不純物が浅くドーピングされた第１不純物領域１２及び第２不純物領域１４が存在する。ゲート電極１６の左側の第１不純物領域１２は、トランジスタのドレイン領域であり、右側の第２不純物領域１４は、トランジスタのソース領域である。第１及び第２不純物領域１２，１４と、ゲート電極１６とは、メモリ素子のＮＰＮ型トランジスタを構成する。半導体基板１０上に、層間絶縁膜２０が形成されて前記トランジスタを覆っている。第２不純物領域１４を露出する第１コンタクトホール２２が、層間絶縁膜２０に形成されている。第１コンタクトホール２２の上部は下部より幅が広い。かような第１コンタクトホール２２の下部及び上部の下部分に、導電性プラグ２４が充填されている。第１コンタクトホール２２の上部の残り、すなわち所定厚さの最上層は、「０」または「１」のようなビットデータを保存する第１貯蔵媒体２６で充填されている。
【００２６】
　第１貯蔵媒体２６は抵抗体である。前記抵抗体は、外部から印加される電圧や電流の量または方向によりデータ貯蔵に必要な所定時間電荷をトラップできる物質膜であり、例えば非晶質誘電体膜である。前記非晶質誘電体膜はシリコンナイトライド（Ｓｉ3Ｎ4）膜であることが望ましい。前記非晶質誘電体膜はアルミニウム（Ａｌ2Ｏ3）酸化膜でもよい。
【００２７】
　一方、第１貯蔵媒体２６として使用される物質によって、導電性プラグ２４の材質を替えることが望ましい。例えば、第１貯蔵媒体２６が前記の如くシリコンナイトライド膜である場合、導電性プラグ２４の材質は、第２導電性不純物領域１４、すなわちトランジスタのソース領域と同じものが望ましい。従って、この場合、導電性プラグ２４は、ｎ型導電性不純物がドーピングされたポリシリコンからなるプラグであることが望ましい。そして、第１貯蔵媒体２６がアルミニウム酸化膜である場合、導電性プラグ２４の材質は、貴金属、例えば金であることが望ましい。
【００２８】
　次に、層間絶縁膜２０上に第１貯蔵媒体２６の全面と接触する第１導電性プレート２８が形成されている。第１導電性プレート２８はラインまたはパッド状である。第１導電性プレート２８の材質はアルミニウムであることが望ましい。
【００２９】
　導電性プラグ２４、第１貯蔵媒体２６及び第１導電性プレート２８を含む物質層の全体厚さは、約１５ｎｍであることが望ましい。
【００３０】
　第１貯蔵媒体２６と導電性プラグ２４または／及び第１導電性プレート２８との間に、第１貯蔵媒体２６のデータ貯蔵機能を高めるための部材が設けられていてもよい。図２ないし図４はこれについての例を示し、以下に詳述する。
【００３１】
　図２を参照すれば、導電性プラグ２４と第１貯蔵媒体２６の間に、前記部材として第１物質膜３０が設けられている。
【００３２】
　図３を参照すれば、導電性プラグ２４と第１貯蔵媒体２６の間に、前記部材として第１物質膜３０が設けられ、第１貯蔵媒体２６と第１導電性プレート２８の間に、前記部材として第２物質膜３２が設けられている。
【００３３】
　図４は、導電性第１貯蔵媒体２６と第１導電性プレート２８の間にのみ、前記部材として第２物質膜３２を備える場合を示す。
【００３４】
　第１物質膜３０及び第２物質膜３２は、ｎ型ポリシリコン膜、ｐ型ポリシリコン膜または絶縁膜で形成されていてもよい。この時、前記絶縁膜は、シリコン酸化膜またはアルミニウム酸化膜である。
【００３５】
　前記の本発明の第１実施形態に係るメモリ素子において、第２不純物領域１４と第１導電性プレート２８の間の厚さは、第１貯蔵媒体２６にトラップされる電荷、すなわち電子がトンネリングできる厚さであることが望ましい。
【００３６】
　第２実施形態
　本発明の第２実施形態は、トランジスタと貯蔵媒体とを連結する導電性プラグを含まないメモリ素子についてのものである。
【００３７】
　具体的に、図５を参照すれば、第１実施形態によるメモリ素子のように、半導体基板１０にトランジスタが形成されており、前記トランジスタを覆い包む層間絶縁膜２０が形成されている。第２不純物領域１４を露出する第２コンタクトホール３４が、層間絶縁膜２０に形成されている。第２不純物領域１４のうち第２コンタクトホール３４を介して露出された領域に絶縁膜３６が形成されている。絶縁膜３６は、第２不純物領域１４のうち第２コンタクトホール３４を介して露出された領域を自然酸化させて形成したシリコン酸化膜が望ましいが、前記電荷の直接トンネリングが可能なものであれば、絶縁膜３６は、シリコン酸化膜の代わりに他の絶縁膜を用いてもよい。図１〜４に示す第１実施形態の第１貯蔵媒体（図１の２６参照）と同様の役割を果たす第２貯蔵媒体３８が、層間絶縁膜２０上に形成されている。第２貯蔵媒体３８は、第２コンタクトホール３４の内側壁及び底部に沿って第２コンタクトホール３４の内側に形成されて、絶縁膜３６の全面と接触している。第１実施形態の第１貯蔵媒体２６と同様に、第２貯蔵媒体３８は、「０」または「１」のようなビットデータを保存する抵抗体であることが望ましい。前記抵抗体は第１実施形態にて説明したものと同じであるので、それについての説明は省略する。第２貯蔵媒体３８上に第２導電性プレート４０が形成されている。第２導電性プレート４０の材質は、第１実施形態の第１貯蔵媒体２６と同様にアルミニウムでもよい。
【００３８】
　次に、前述の如くの本発明の実施形態に係るメモリ素子の駆動法を説明する。便宜的に、本発明の第１実施形態に係るメモリ素子の駆動法について説明するが、この駆動法は、本発明の第２実施形態にかかるメモリ素子にも適用することができる。
【００３９】
　ビットデータ書き込み
　図１を参照する。第１貯蔵媒体２６にビットデータ「０」または「１」を書き込むのに先立ち、前記ビットデータ貯蔵に適した状態にするために第１貯蔵媒体２６が初期化される。これをフォーミングと言うが、前記フォーミング過程において、第１貯蔵媒体２６に電荷、例えば電子がトラップされる。前記フォーミング過程において、トランジスタはオン状態に保持され、ビットライン（図示せず）を介して第１不純物領域１２にフォーミング電圧が印加される。第１貯蔵媒体２６のフォーミング後、第１貯蔵媒体２６の抵抗体にトラップされる電子によって、第１貯蔵媒体２６の伝導度が高くなる。前記フォーミング過程によって第１貯蔵媒体２６にトラップされた電子は、経時的に自然消失する。
【００４０】
　従って、図６に示されたように、ゲート電極１６にゲート電圧Ｖｇを印加してトランジスタをオン状態に保持する。この状態でビットライン（図示せず）を介して第１不純物領域１２にビットライン電圧Ｖｂを印加する。その後、第１導電性プレート２８にプレート電圧Ｖｂ／２を印加して、第１貯蔵媒体２６に電子を再びトラップする。前記のように、前記フォーミング過程後に、第１貯蔵媒体２６をチャージングすることにより、第１貯蔵媒体２６に多くの電子がトラップされる。このような状態を、第１貯蔵媒体２６にビットデータ「０」が書き込まれた状態と言う。ビットデータ「０」が書き込まれる場合、第１貯蔵媒体２６に電子がトラップされているために、第１貯蔵媒体２６の伝導度が高くなる。すなわち、第１貯蔵媒体２６の抵抗が低くなる。
【００４１】
　一方、前記フォーミング過程後に第１貯蔵媒体２６にトラップされた電子は、前記の如く経時的に第１貯蔵媒体２６から自然に開放される。従って、前記フォーミングが完了してから十分な時間が経過すれば、前記トラップされた電子の大部分は第１貯蔵媒体２６から自然放電され、第１貯蔵媒体２６にトラップされた電子がほとんど存在しなくなる。従って、第１貯蔵媒体２６の抵抗が高くなる。第１貯蔵媒体２６の抵抗が高くなった場合、このような第１貯蔵媒体２６の状態をビットデータ「１」が書き込まれたと言う。しかし、前記フォーミングが完了した後、第１貯蔵媒体２６から前記トラップされた電子が自然放電されるのに要する時間は、通常のビットデータ書込み時間に比べて長くなる。そのため、メモリ素子を早く駆動させるために、第１貯蔵媒体２６を放電させる時間、すなわち前記トラップされた電子が、できるだけ早く第１貯蔵媒体２６から放出されることが望ましい。
【００４２】
　最後に、図７に示されたように、第１導電性プレート２８にプレート電圧Ｖｂ／２を印加した状態でゲート電極１６にゲート電圧Ｖｇを印加してトランジスタをオン状態に保持する。そして、ビットライン（図示せず）を介して第１不純物領域１２に印加される電圧は零Ｖにする。かような電圧印加により、第１貯蔵媒体２６にトラップされた電子は迅速に放電され、第１貯蔵媒体２６はフォーミング前状態のように伝導度の低い、すなわち抵抗が高い状態となる。かように第１貯蔵媒体２６の抵抗が高い（伝導度の低い）状態をビットデータ「１」が書き込まれたと言う。
【００４３】
　かようにトラップされた電子を放出してビットデータ「１」を書き込む代わりに、スイッチング方法を介して第１貯蔵媒体２６にビットデータ「１」を書き込める。
　具体的に、図１１に示されたように、ゲート電極１６にゲート電圧Ｖｇを印加してトランジスタをオン状態とする。この状態で第１導電性プレート２８にスイッチング電圧Ｖｓを印加する。それにより、第１貯蔵媒体２６にトラップされた電子が第１貯蔵媒体２６外に放出されるので第１貯蔵媒体２６の抵抗が高くなる。すなわち、第１貯蔵媒体２６はビットデータ「１」が書き込まれた状態となる。かような書込み方法を利用すれば、単純にトラップされた電子を放出させて書き込む方法より早くビットデータ「１」を書き込める。
【００４４】
　ビットデータ「１」を書き込む他の方法を図１２に示す。図１２に示す方法においては、第１導電性プレート２８にプレート電圧Ｖｂ／２を印加し、図６に示すビットライン電圧Ｖｂとは異なる電圧Ｖｂ’を、ビットライン（図示せず）を介して第１不純物領域１２に印加して第１貯蔵媒体２６の抵抗値を変える。この方法において、前記電圧Ｖｂ’は第１貯蔵媒体２６の材質により変わる。例えば、第１貯蔵媒体２６がシリコンナイトライド（Ｓｉ3Ｎ4）膜である場合、前記電圧Ｖｂ’は、図６の前記ビットライン電圧Ｖｂと逆電圧であることが望ましく、アルミニウム酸化膜（Ａｌ2Ｏ3）である場合、前記電圧Ｖｂ’の絶対値は、図６の前記ビットライン電圧Ｖｂの絶対値と異なっていることが望ましい。
【００４５】
　一方、前記ビットデータ「０」を書き込む過程において、前記ビットデータ「０」を書き込んだ後、図８に示されたように、ゲート電極１６にゲート電圧Ｖｇが印加されなければ、第１導電性プレート２８に印加されたプレート電圧Ｖｂ／２によりオープン状態の回路が形成される。この結果、第１貯蔵媒体２６にトラップされた電子が第１貯蔵媒体２６に残留する時間がはるかに長くなる。これは第１貯蔵媒体２６にビットデータ「０」を書き込んだ後、書き込まれたデータを正常状態に保持し続けるために第１貯蔵媒体２６を再びチャージングすべき時までかかる時間、すなわちリフレッシュ周期が従来より長くなることを意味する。
【００４６】
　前記説明において、第１貯蔵媒体２６に電子がトラップされた状態を、第１貯蔵媒体２６にビットデータ「０」が書き込まれたと言い、前記トラップされた電子が放出されて第１貯蔵媒体２６の抵抗が高くなった状態をビットデータ「１」が書き込まれたとした。
　しかし、ビットデータ書き込みは、前記と反対の方法で行ってもよい。すなわち、第１貯蔵媒体２６に電子がトラップされた状態を第１貯蔵媒体２６にビットデータ「１」が書き込まれた状態と言い、第１貯蔵媒体２６にトラップされた電子を放出させて第１貯蔵媒体２６の抵抗が高くなった状態をビットデータ「０」が書き込まれた状態と言ってもよい。
【００４７】
　ビットデータ読み取り
　図９及び図１０を参照すれば、第１貯蔵媒体２６に書き込まれたビットデータは、次の２種の方法により読み取れる。
【００４８】
　第一の方法においては、第１貯蔵媒体２６からトラップされた電子を放出させ、この時第１貯蔵媒体２６に流れる電流を、ビットライン（図示せず）を介して第１不純物領域１２に連結されたセンス増幅器４２によって読み取る。
　第二の方法においては、抵抗体である第１貯蔵媒体２６自体に流れる電流をセンス増幅器４２を使用して測定する。
【００４９】
　いずれの方法においても、ビットデータ「０」を読み取る時がビットデータ「１」を読み取る時よりセンス増幅器によって測定される電流値が大きいために、双方の電流値を比較して第１貯蔵媒体２６から読み込んだビットデータが「０」であるのか「１」であるのかが分かる。
　図９は、前記第一の方法により第１貯蔵媒体２６に書き込まれたビットデータを読み取る場合の図１に示すメモリ素子の断面図である。第一の方法において、ビットラインを介して第１不純物領域１２にセンス増幅器４２を連結して、ゲート電極１６にゲート電圧Ｖｇを印加してトランジスタをオン状態にする。これと同時に第１導電性プレート２８にプレート電圧Ｖｂ／２を印加する。かような電圧印加により、第１貯蔵媒体２６に電子がトラップされている場合、すなわちビットデータ「０」が書き込まれている場合、前記トラップされた電子は第１貯蔵媒体２６から放出されてセンス増幅器４２に電流が流れ、この電流はセンス増幅器４２により測定される。第１貯蔵媒体２６にビットデータ「１」が書き込まれた場合ならば、センス増幅器４２により測定される電流値は異なるゆえに、前記測定された電流値を比較することにより第１貯蔵媒体２６にいずれのビットデータが書き込まれているかを知ることができる。
【００５０】
　図１０は、前記第二の方法により第１貯蔵媒体２６に書き込まれたビットデータを読み取る場合を示す、図７のメモリ素子の断面図である。第二の方法において、ビットラインを介して第１不純物領域１２にセンス増幅器４２を連結し、ゲート電極１６にゲート電圧Ｖｇを印加してトランジスタをオン状態にする。これと同時に第１導電性プレート２８に読取り電圧Ｖｒを印加する。この時、前記読取り電圧Ｖｒは第１貯蔵媒体２６から電子が多く放出されないほどの電圧であり、書込み電圧より低いことが望ましい。かような電圧印加により、第１貯蔵媒体２６にビットデータ「０」が書き込まれた場合、第１貯蔵媒体２６の伝導度は高い状態である。従って、第１導電性プレート２８から第１貯蔵媒体２６、導電性プラグ２４、第２不純物領域１４、ゲート電極１６下のチャンネル領域（図示せず）及び第１不純物領域１２に電流ｉが流れる。かような電流ｉはセンス増幅器４２によりその値が測定される。
【００５１】
　一方、第１貯蔵媒体２６にビットデータ「１」が書き込まれた場合、第１貯蔵媒体２６の伝導度は非常に低い状態、すなわち第１貯蔵媒体２６の抵抗は非常に高いために、センス増幅器４２により測定される電流ｉの値は、ビットデータ「０」を読み取る場合に測定された電流値より小さい。従って、前記二つの場合に測定された電流の値を比較することにより、第１貯蔵媒体２６に書き込まれたビットデータが「０」であるのかあるいは「１」であるのかが分かる。
【００５２】
　読取り電圧Ｖｒやセンス増幅器４２を用いて測定される電流値は、それぞれ半導体基板１０の第２不純物領域１４上に形成された積層物の構造により変化する。図１３及び図１４は異なる積層構造に関する時間による電流密度変化を示す。
　図１３は、基板１０上に導電性プラグ２４、シリコンナイトライド（Ｓｉ3Ｎ4）膜で形成された第１貯蔵媒体２６、及びＡｌで形成された第１導電性プレート２８が順次積層された構造の場合にビットデータ「０」を読み取る時とビットデータ「１」を読み取る時の時間による電流密度変化を示す。図１４は、導電性プラグ２４と第１貯蔵媒体２６の間にシリコン酸化膜がさらに設けられた場合の時間による電流密度変化を示す。
【００５３】
　図１３に示す結果は、読取り電圧Ｖｒが−８Ｖである場合を示し、図１４に示す結果は、読取り電圧Ｖｒが−５Ｖである場合を示す。第１導電性プラグ２４と第１貯蔵媒体２６との間にシリコン酸化膜がさらに設けられた場合、読取り電圧Ｖｒは、シリコン酸化膜が設けられていない場合よりも低くなる
【００５４】
　前述のビットデータ読み取り方法は、ビットデータの書き込みに使用された方法にかかわらず適用することができる。
【００５５】
　前記の説明にて多くの事項が具体的に記載されているが、それらは発明の範囲を限定するものとするより、望ましい実施形態の例示として解釈されるべきである。したがって、添付特許請求の範囲に示す本発明の範囲から離れずに、形状および細部における各種の変形が可能であることは当業者によって理解されるであろう。
　例えば、本発明が属する技術分野の当業者ならば、データ貯蔵媒体としてシリコンナイトライド膜やアルミニウム酸化膜の代わりに他の抵抗体を使用でき、この時導電性プラグ及び導電性プレートの材質もそれに見合う材質を使用できるであろう。また、導電性プラグとデータ貯蔵媒体間に備わった絶縁膜やデータ貯蔵媒体と導電性プレート間に備わった絶縁膜を複層の絶縁膜に替え、データ貯蔵媒体自体も電子トラップが可能な複層の絶縁膜に代替できるであろう。また、第２実施形態によるメモリ素子にて第２貯蔵媒体と第２導電性プレートの間に、第１物質膜または第２物質膜と同等な役割を果たす第３物質膜をさらに設けてもよい。ゆえに、本発明の範囲は、説明された実施形態により決まるのではなく、特許請求の範囲に記載された技術的思想により決まるのである。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１実施形態によるメモリ素子の断面図である。
【図２】図１に示されたメモリ素子の変形例を示す断面図である。
【図３】図１に示されたメモリ素子の変形例を示す断面図である。
【図４】図１に示されたメモリ素子の変形例を示す断面図である。
【図５】本発明の第２実施形態によるメモリ素子の断面図である。
【図６】図１に示されたメモリ素子を利用してビットデータ「０」を書き込む方法を説明するための断面図である。
【図７】図１に示されたメモリ素子を利用してビットデータ「１」を書き込む方法を説明するための断面図である。
【図８】図１に示されたメモリ素子のチャージの保持を示す断面図である。
【図９】図１に示されたメモリ素子に書き込まれたビットデータを読み取る方法を説明するための断面図である。
【図１０】図１に示されたメモリ素子に書き込まれたビットデータを読み取る方法を説明するための断面図である。
【図１１】図１に示されたメモリ素子にスイッチングを介して抵抗体にビットデータ「１」を書き込む過程を説明するための断面図である。
【図１２】図１に示されたメモリ素子にスイッチングを介して抵抗体にビットデータ「１」を書き込む過程を説明するための断面図である。
【図１３】ビットデータを読み取る時の時間による電流密度変化を示すグラフである。
【図１４】ビットデータを読み取る時の時間による電流密度変化を示すグラフである。
【符号の説明】
【００５７】
　１０　　半導体基板
　１１　　フィールド酸化膜
　１１ａ　トレンチ型酸化膜
　１２　　第１不純物領域
　１４　　第２不純物領域
　１６　　ゲート電極
　１８　　ゲート絶縁膜
　２０　　層間絶縁膜
　２４　　導電性プラグ
　２６　　第１貯蔵媒体
　２８　　第１導電性プレート
【図１】
2004040113.tif 000003
【図２】
2004040113.tif 000004
【図３】
2004040113.tif 000005
【図４】
2004040113.tif 000006
【図５】
2004040113.tif 000007
【図６】
2004040113.tif 000008
【図７】
2004040113.tif 000009
【図８】
2004040113.tif 000010
【図９】
2004040113.tif 000011
【図１０】
2004040113.tif 000012
【図１１】
2004040113.tif 000013
【図１２】
2004040113.tif 000014
【図１３】
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【図１４】
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