(57)【要約】【課題】メモリセルの選択において無用な電力消費が生じない記憶装置を提供し、さらに、動作の高速化と小型化、低コスト化とを図ることが可能な記憶装置を提供する。【解決手段】メモリセルからの情報の読み出し時に、読み出し用ワード線により、一つのローカルブロック内の一つのメモリセルのみの活性化を行う。具体的にはＡＮＤ回路を全メモリセルに対応して設ける。そして、ローカルブロックの一つを選択するブロック選択信号と、ローカルブロック間で共通してローカルブロック内のメモリセルの一つを選択するブロック内メモリセル選択信号とをＡＮＤ回路の入力とする。ＡＮＤ回路の出力は読み出し用ワード線に与える。指定されなかったその他のメモリセルの活性化は行われず、それらのメモリセルからローカル読み出し用ビット線に電流が流れないので無用な電力消費が生じない。【選択図】　　　　図１
2004047003.tif 000002
【特許請求の範囲】
【請求項１】
情報を記憶するメモリセルを複数備える記憶装置であって、
複数の前記メモリセルは複数のローカルブロックに分割され、
前記複数のローカルブロックの各々にはいずれも同数の前記メモリセルが含まれ、
前記メモリセルへの前記情報の書き込み時、または、前記メモリセルからの前記情報の読み出し時において、前記複数のローカルブロックの一つを指定し、かつ、前記ローカルブロックの各々において共通して同数の前記メモリセルのうちの一つを指定することにより、一つの前記ローカルブロック内の一つの前記メモリセルのみの活性化を行う
記憶装置。
【請求項２】
請求項１に記載の記憶装置であって、
複数の前記メモリセルのそれぞれに対応して設けられた複数のＡＮＤ回路
をさらに備え、
前記複数のローカルブロックの一つの指定、および、同数の前記メモリセルの一つの指定は、
前記複数のローカルブロックの一つを選択するブロック選択信号と、前記複数のローカルブロック間で共通して同数の前記メモリセルの一つを選択するブロック内メモリセル選択信号とが生成され、対応する前記複数のＡＮＤ回路のそれぞれにおいて両信号が論理演算されること
により行われる
記憶装置。
【請求項３】
請求項１に記載の記憶装置であって、
前記複数のローカルブロックのそれぞれにおいて一つずつ設けられ、各々は一つの前記ローカルブロック内の全ての前記メモリセルに共通して接続された、複数のローカル読み出し用ビット線と、
前記複数のローカル読み出し用ビット線のそれぞれに対応して設けられ、対応する前記ローカル読み出し用ビット線に各々が接続された複数のラッチ回路と、
読み出し動作時に、前記ラッチ回路を介して前記複数のローカル読み出し用ビット線のいずれかに選択的に接続されるグローバル読み出し用ビット線と
をさらに備える記憶装置。
【請求項４】
請求項３に記載の記憶装置であって、
前記ラッチ回路は、入力部および出力部を有する第１および第２のインバータを含み、
前記第１のおよび第２のインバータの互いの前記入力部と前記出力部とが接続された
記憶装置。
【請求項５】
情報を記憶するメモリセルを複数備える記憶装置であって、
複数の前記メモリセルは複数のローカルブロックに分割され、
前記複数のローカルブロックは、第１の方向および前記第１の方向と異なる第２の方向のそれぞれにおいて複数、配列され、
前記複数のローカルブロックのそれぞれにおいて一つずつ設けられ、各々は一つの前記ローカルブロック内の全ての前記メモリセルに共通して接続された、複数のローカル読み出し用ビット線と、
読み出し動作時に、前記第２の方向に延伸する支線により前記複数のローカル読み出し用ビット線のいずれかに選択的に接続され、前記第１の方向に延伸するグローバル読み出し用ビット線と、
前記第２の方向に延伸する支線により複数の前記メモリセルの全てに接続され、前記第１の方向に延伸する書き込み用ビット線と
をさらに備える記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、多値（例えば二値）の情報を記憶するメモリセルを複数有する記憶装置に関する。
【０００２】
【従来の技術】
例えば二値の情報を記憶するメモリセルを複数有する記憶装置として、例えばＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）がある。
【０００３】
ＳＲＡＭのメモリアレイ構成例を図４に示す。図４に示す通り、このＳＲＡＭメモリアレイは、複数のメモリセルＭＣが１列に連続して配置されたメモリアレイである。そして、各メモリセルＭＣには、書き込み用ビット線ＷＢＬ、反転データ書き込み用ビット線／ＷＢＬおよび読み出し用ビット線ＲＢＬがそれぞれ接続されている。なお、明細書中で記号「／」は、論理反転信号であることを意味する（以下同様）。
【０００４】
各メモリセルＭＣは、書き込み用ビット線ＷＢＬと、反転データ書き込み用ビット線／ＷＢＬおよび読み出し用ビット線ＲＢＬとの間に挟まれて配置されている。なお、メモリセルＭＣには、これらの線以外にも読み出し用ワード線および書き込み用ワード線（いずれも図４では図示せず）が接続されている。
【０００５】
図４のＳＲＡＭメモリアレイでは、書き込みデータまたは読み出しデータが伝達されるビット線、およびメモリセル選択用のワード線が、書き込み用および読み出し用のそれぞれに設けられる。よって、このＳＲＡＭメモリアレイは、同一のクロックサイクル中で書き込み動作および読み出し動作が同時に可能なマルチポート型である。
【０００６】
なお、書き込み用ビット線ＷＢＬおよび反転データ書き込み用ビット線／ＷＢＬには、両方の書き込み用ビット線を駆動するための書き込みドライバ１を介して入力データＤＩが与えられる。具体的には、書き込み用ビット線ＷＢＬには、入力データＤＩが書き込みドライバ１内のインバータＩ１を介して与えられる。また、反転データ書き込み用ビット線／ＷＢＬには、入力データＤＩが書き込みドライバ１内のインバータＩ２，Ｉ３の直列接続を介して与えられる。
【０００７】
一方、読み出し用ビット線ＲＢＬからは、データ出力線を駆動する読み出しドライバであるインバータＩ４を介して、出力データＤＯが出力される。
【０００８】
図４中のメモリセルＭＣのＳＲＡＭ回路構成例を示したのが図５である。図５に示す通り、このメモリセルＭＣは、インバータＭＩ１，ＭＩ２の互いの入力部と出力部とを接続した構成のラッチ回路と、インバータＭＩ２の出力部にソースが接続されたＮチャネルＭＯＳトランジスタＭＮ１と、インバータＭＩ１の出力部にソースが接続されたＮチャネルＭＯＳトランジスタＭＮ２とを含む。
【０００９】
なお、ＮチャネルＭＯＳトランジスタＭＮ１のドレインには書き込み用ビット線ＷＢＬが接続され、ＮチャネルＭＯＳトランジスタＭＮ２のドレインには反転データ書き込み用ビット線／ＷＢＬが接続される。また、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２のゲートには共通して書き込み用ワード線ＷＷＬが接続される。
【００１０】
メモリセルＭＣは、ラッチ回路からデータを読み出すための、ＮチャネルＭＯＳトランジスタＭＮ１のソースに接続されたインバータＭＩ３も含む。さらに、インバータＭＩ３の出力部にはＮチャネルＭＯＳトランジスタＭＮ３のソースが接続される。ＮチャネルＭＯＳトランジスタＭＮ３のドレインには読み出し用ビット線ＲＢＬが接続され、そのゲートには読み出し用ワード線ＲＷＬが接続される。
【００１１】
メモリセルＭＣは、以上のようにして複数のインバータおよびトランジスタを用いて構成される。
【００１２】
さて、図４に示したＳＲＡＭメモリアレイでは、書き込み用ビット線ＷＢＬには各メモリセルＭＣ中のＮチャネルＭＯＳトランジスタＭＮ１が、反転データ書き込み用ビット線／ＷＢＬには各メモリセルＭＣ中のＮチャネルＭＯＳトランジスタＭＮ２が、読み出し用ビット線ＲＢＬには各メモリセルＭＣ中のＮチャネルＭＯＳトランジスタＭＮ３が、それぞれ接続されている。
【００１３】
一般的にＭＯＳトランジスタ内には寄生容量が存在する。よって、ＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ３のいずれかのドレインに接続された、書き込み用ビット線ＷＢＬ、反転データ書き込み用ビット線／ＷＢＬおよび読み出し用ビット線ＲＢＬの少なくとも一つを駆動する際には、各メモリセルＭＣ中のＭＯＳトランジスタのドレイン−基板間容量がビット線の負荷として加わる。
【００１４】
そこで、負荷容量を低減するために、記憶装置内に含まれる全メモリセルを複数のローカルブロックに分割する。すなわち、いくつかのメモリセルをまとめて１ブロックとし、複数のブロックを集めて記憶装置を構成する手法が採用される。図６は、ＳＲＡＭメモリアレイのブロック化構成例を示す図である。
【００１５】
図６に示すように、ここでは、いくつかのメモリセルＭＣを含むローカルブロックＬＢ０〜ＬＢｍ（ｍは正の数）が一列に連続して配置されている。そして、ローカルブロックＬＢ０〜ＬＢｍには共通して、グローバル書き込み用ビット線ＧＷＢＬおよびグローバル読み出し用ビット線ＧＲＢＬが接続される。なお、各ローカルブロックＬＢ０〜ＬＢｍは、グローバル書き込み用ビット線ＧＷＢＬとグローバル読み出し用ビット線ＧＲＢＬとの間に挟まれて配置されている。
【００１６】
なお、グローバル書き込み用ビット線ＧＷＢＬには入力データＤＩが与えられ、一方、グローバル読み出し用ビット線ＧＲＢＬからは、データ出力線を駆動する読み出しドライバであるインバータＩ４を介して、出力データＤＯが出力される。
【００１７】
各ローカルブロックＬＢ０〜ＬＢｍ内ではそれぞれ、複数のメモリセルＭＣが１列に連続して配置される。そして、ｍ番目のブロック内の各メモリセルＭＣには、ローカル書き込み用ビット線ＬＷＢＬｍ、ローカル反転データ書き込み用ビット線／ＬＷＢＬｍおよびローカル読み出し用ビット線ＬＲＢＬｍがそれぞれ接続されている。
【００１８】
ｍ番目のブロック内において、各メモリセルＭＣは、ローカル書き込み用ビット線ＬＷＢＬｍと、ローカル反転データ書き込み用ビット線／ＬＷＢＬｍおよびローカル読み出し用ビット線ＬＲＢＬｍとの間に挟まれて配置されている。なお、メモリセルＭＣには、これらの線以外にもローカル読み出し用ワード線およびローカル書き込み用ワード線（いずれも図６では図示せず）が接続されている。
【００１９】
なお、ｍ番目のブロック内において、ローカル書き込み用ビット線ＬＷＢＬｍおよびローカル反転データ書き込み用ビット線／ＬＷＢＬｍには、両方の書き込み用ビット線を駆動するためのローカル書き込みドライバ１ｍを介してグローバル書き込み用ビット線ＧＷＢＬからの入力データＤＩが与えられる。具体的には、ローカル書き込み用ビット線ＬＷＢＬｍには、入力データＤＩがローカル書き込みドライバ１ｍ内のインバータＩ１ｍを介して与えられる。また、ローカル反転データ書き込み用ビット線／ＬＷＢＬｍには、入力データＤＩがローカル書き込みドライバ１ｍ内のインバータＩ２ｍ，Ｉ３ｍの直列接続を介して与えられる。
【００２０】
なお、グローバル書き込み用ビット線ＧＷＢＬと書き込みドライバ１ｍとの間には書き込み用セレクタＳＷｍが設けられる。書き込み用セレクタＳＷｍは、グローバル書き込み用ビット線ＧＷＢＬに与えられた入力データＤＩを適切なブロックに与えるためのスイッチ回路である。書き込み用セレクタＳＷｍは例えば、グローバル書き込み用ビット線ＧＷＢＬが一方の入力端に接続され、書き込み用ブロック選択信号ＢＷｍが他方の入力端に与えられたＡＮＤ回路で構成される。
【００２１】
一方、ローカル読み出し用ビット線ＬＲＢＬｍは、読み出し用セレクタＳＲｍを介してグローバル読み出し用ビット線ＧＲＢＬに接続される。読み出し用セレクタＳＲｍも、適切なブロックから記憶データをグローバル読み出し用ビット線ＧＲＢＬに与えるためのスイッチ回路である。読み出し用セレクタＳＲｍも例えば、ローカル読み出し用ビット線ＬＲＢＬｍが一方の入力端に接続され、読み出し用ブロック選択信号ＢＲｍが他方の入力端に与えられたＡＮＤ回路で構成される。
【００２２】
なお、上記においてはｍ番目のブロックの構成について説明したが、０番目のブロックおよびその他のブロックにおいても同様の構成である。
【００２３】
上記のようなブロック化を行えば、各メモリセルＭＣ中のＭＯＳトランジスタのドレイン−基板間容量が負荷として加わるのは、それらのメモリセルＭＣの属するブロック内のローカル書き込み用ビット線ＬＷＢＬｍ、ローカル反転データ書き込み用ビット線／ＬＷＢＬｍおよびローカル読み出し用ビット線ＬＲＢＬｍのみである。よって、例えば図４と図６においてメモリセルＭＣの総数を同じとし、図６の各ブロック内のメモリセルＭＣ数を同じとした場合には、図６のローカル書き込み用ビット線ＬＷＢＬｍ、ローカル反転データ書き込み用ビット線／ＬＷＢＬｍおよびローカル読み出し用ビット線ＬＲＢＬｍが負担する負荷容量は、図４の書き込み用ビット線ＷＢＬ、反転データ書き込み用ビット線／ＷＢＬおよび読み出し用ビット線ＲＢＬが負担する負荷容量の１／（ｍ＋１）となる。
【００２４】
各ビット線が負担する負荷容量が少なくなれば、配線遅延は抑制されるので、上記のブロック化を行うことにより、各メモリセルＭＣへの書き込み動作および読み出し動作の高速化が実現できる。
【００２５】
【発明が解決しようとする課題】
図６では各ブロック内のメモリセルＭＣへのローカル読み出し用ワード線およびローカル書き込み用ワード線は図示しなかったが、情報の書き込み時または読み出し時に行なわれるべき記憶装置内の一つのメモリセルＭＣの選択は、例えば以下のようにして実行することが考えられる。
【００２６】
すなわち、各ローカルブロックＬＢ０〜ＬＢｍに含まれるメモリセルＭＣの数を同じとし、各ローカルブロック間で共通してブロック内のメモリセルＭＣの一つを選択するブロック内メモリセル選択信号を生成すればよい。そして、ローカルブロックの選択については、書き込み用ブロック選択信号ＢＷｍまたは読み出し用ブロック選択信号ＢＲｍを用いればよい。例えばこのような技術は、特開平８−９６５７９号公報に記載されている（当該公報における図１内の符号１４で示された信号が上記ブロック内メモリセル選択信号に相当し、符号１５で示された信号が上記読み出し用ブロック選択信号ＢＲｍに相当する）。
【００２７】
しかしながら、各ローカルブロック間で共通してブロック内のメモリセルＭＣの一つを選択した場合には、各ローカルブロックごとに一つのメモリセルＭＣが活性化することになり、無用な電力消費が生じる。すなわち、例えば図６の場合、各ローカルブロックＬＢ０〜ＬＢｍのそれぞれにおいて、ブロック間で共通して一つのメモリセルＭＣ内の読み出し用ワード線ＲＷＬが活性化すると、各ローカルブロックＬＢ０〜ＬＢｍ内の一つのメモリセルＭＣ内のインバータＭＩ３からローカル読み出し用ビット線ＬＲＢＬ０〜ＬＲＢＬｍのそれぞれに電流が流れる。これはすなわち、選択されないローカルブロックにおいても、ローカル読み出し用ビット線に電流が流れて無用な電力消費が生じることを意味する。
【００２８】
また、図６のようなブロック化を行った場合、書き込み用、読み出し用のいずれものローカルのビット線とグローバルのビット線との間のインタフェースとなる回路（図６の場合、ローカル書き込みドライバ１ｍ、書き込み用セレクタＳＷｍ、読み出し用セレクタＳＲｍ）が各ブロック内で必要であった。このようなインタフェース回路の増加はチップ面積の増大を招来する要因となり、記憶装置の小型化、低コスト化の障害となる。
【００２９】
記憶装置の書き込み動作および読み出し動作の高速化のためには、各ブロックに含まれるメモリセル数を減少させればよいが、記憶容量を維持しつつ各ブロックに含まれるメモリセル数を減少させるにはブロック数の増加が必然的に伴う。ブロック数の増加はインタフェース回路の増加を意味する。よって、記憶装置の高速化と小型化、低コスト化とはトレードオフの関係にあった。
【００３０】
そこで、この発明の課題は、メモリセルの選択において無用な電力消費が生じない記憶装置を提供し、さらに、動作の高速化と小型化、低コスト化とを図ることが可能な記憶装置を提供することにある。
【００３１】
【課題を解決するための手段】
請求項１に記載の発明は、情報を記憶するメモリセルを複数備える記憶装置であって、複数の前記メモリセルは複数のローカルブロックに分割され、前記複数のローカルブロックの各々にはいずれも同数の前記メモリセルが含まれ、前記メモリセルへの前記情報の書き込み時、または、前記メモリセルからの前記情報の読み出し時において、前記複数のローカルブロックの一つを指定し、かつ、前記ローカルブロックの各々において共通して同数の前記メモリセルのうちの一つを指定することにより、一つの前記ローカルブロック内の一つの前記メモリセルのみの活性化を行う記憶装置である。
【００３２】
請求項２に記載の発明は、請求項１に記載の記憶装置であって、複数の前記メモリセルのそれぞれに対応して設けられた複数のＡＮＤ回路をさらに備え、前記複数のローカルブロックの一つの指定、および、同数の前記メモリセルの一つの指定は、前記複数のローカルブロックの一つを選択するブロック選択信号と、前記複数のローカルブロック間で共通して同数の前記メモリセルの一つを選択するブロック内メモリセル選択信号とが生成され、対応する前記複数のＡＮＤ回路のそれぞれにおいて両信号が論理演算されることにより行われる記憶装置である。
【００３３】
請求項３に記載の発明は、請求項１に記載の記憶装置であって、前記複数のローカルブロックのそれぞれにおいて一つずつ設けられ、各々は一つの前記ローカルブロック内の全ての前記メモリセルに共通して接続された、複数のローカル読み出し用ビット線と、前記複数のローカル読み出し用ビット線のそれぞれに対応して設けられ、対応する前記ローカル読み出し用ビット線に各々が接続された複数のラッチ回路と、読み出し動作時に、前記ラッチ回路を介して前記複数のローカル読み出し用ビット線のいずれかに選択的に接続されるグローバル読み出し用ビット線とをさらに備える記憶装置である。
【００３４】
請求項４に記載の発明は、請求項３に記載の記憶装置であって、前記ラッチ回路は、入力部および出力部を有する第１および第２のインバータを含み、前記第１のおよび第２のインバータの互いの前記入力部と前記出力部とが接続された記憶装置である。
【００３５】
請求項５に記載の発明は、情報を記憶するメモリセルを複数備える記憶装置であって、複数の前記メモリセルは複数のローカルブロックに分割され、前記複数のローカルブロックは、第１の方向および前記第１の方向と異なる第２の方向のそれぞれにおいて複数、配列され、前記複数のローカルブロックのそれぞれにおいて一つずつ設けられ、各々は一つの前記ローカルブロック内の全ての前記メモリセルに共通して接続された、複数のローカル読み出し用ビット線と、読み出し動作時に、前記第２の方向に延伸する支線により前記複数のローカル読み出し用ビット線のいずれかに選択的に接続され、前記第１の方向に延伸するグローバル読み出し用ビット線と、前記第２の方向に延伸する支線により複数の前記メモリセルの全てに接続され、前記第１の方向に延伸する書き込み用ビット線とをさらに備える記憶装置である。
【００３６】
【発明の実施の形態】
＜実施の形態１＞
本実施の形態は、書き込み時または読み出し時において、複数のローカルブロックの一つを指定し、かつ、ローカルブロックの各々において共通して同数のメモリセルのうちの一つを指定することにより、一つのローカルブロック内の一つのメモリセルのみの活性化を行うようにした記憶装置である。これにより、指定されなかったその他のメモリセルの活性化は行われず、メモリセルの選択において無用な電力消費が生じない記憶装置を実現できる。
【００３７】
図１は本実施の形態に係る記憶装置を示す図である。図１に示すように、この記憶装置においては、各々が同数（０番目からｎ番目（ｎは正の数）までのｎ＋１個）のメモリセルＭＣを含むローカルブロックＬＢ０〜ＬＢｍ（ｍは正の数）が、図６の記憶装置におけると同様、一列に連続して配置されている。なお、メモリセルＭＣは、例えば図５に示した、インバータＭＩ１〜ＭＩ３およびＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ３を含むＳＲＡＭ回路である。
【００３８】
そして、図６の記憶装置におけると同様、ローカルブロックＬＢ０〜ＬＢｍには共通して、グローバル読み出し用ビット線ＧＲＢＬが接続される。また、各ローカルブロックＬＢ０〜ＬＢｍ内ではそれぞれ、複数のメモリセルＭＣが１列に連続して配置される。そして、ｍ番目のブロック内の各メモリセルＭＣには、共通してローカル読み出し用ビット線ＬＲＢＬｍが接続されている。
【００３９】
ローカル読み出し用ビット線ＬＲＢＬｍは、読み出し用セレクタＳＲｍを介してグローバル読み出し用ビット線ＧＲＢＬに接続される。読み出し用セレクタＳＲｍは図６の記憶装置におけると同様、適切なブロックから記憶データをグローバル読み出し用ビット線ＧＲＢＬに与えるためのスイッチ回路である。読み出し用セレクタＳＲｍは上記のとおり例えば、ローカル読み出し用ビット線ＬＲＢＬｍが一方の入力端に接続され、読み出し用ブロック選択信号ＢＲｍが他方の入力端に与えられたＡＮＤ回路で構成される。なお、上記においてはｍ番目のブロックの構成について説明したが、０番目のブロックおよびその他のブロックにおいても同様の構成である。
【００４０】
一方、本実施の形態においては、書き込み用ビット線ＷＢＬおよび反転データ書き込み用ビット線／ＷＢＬについては、図４の記憶装置と同様にして、ローカルとグローバルとに分けずに全メモリセルに共通接続させている。すなわち、各メモリセルＭＣの全てに、一本の書き込み用ビット線ＷＢＬ、および、一本の反転データ書き込み用ビット線／ＷＢＬがそれぞれ接続されている。
【００４１】
そして、全メモリセルＭＣは、書き込み用ビット線ＷＢＬと、反転データ書き込み用ビット線／ＷＢＬおよびグローバル読み出し用ビット線ＧＲＢＬとの間に挟まれて配置されている。すなわち、各ローカルブロックＬＢ０〜ＬＢｍが、書き込み用ビット線ＷＢＬと、反転データ書き込み用ビット線／ＷＢＬおよびグローバル読み出し用ビット線ＧＲＢＬとの間に挟まれて配置されている。
【００４２】
なお、書き込み用ビット線ＷＢＬおよび反転データ書き込み用ビット線／ＷＢＬには、両方の書き込み用ビット線を駆動するための書き込みドライバ１を介して入力データＤＩが与えられる。具体的には、書き込み用ビット線ＷＢＬには、入力データＤＩが書き込みドライバ１内のインバータＩ１を介して与えられる。また、反転データ書き込み用ビット線／ＷＢＬには、入力データＤＩが書き込みドライバ１内のインバータＩ２，Ｉ３の直列接続を介して与えられる。
【００４３】
一方、グローバル読み出し用ビット線ＧＲＢＬからは、データ出力線を駆動する読み出しドライバであるインバータＩ４を介して、出力データＤＯが出力される。
【００４４】
本実施の形態においては、読み出し用ビット線についてはローカルとグローバルとに分け、書き込み用ビット線については全メモリセルに共通接続させている。
【００４５】
読み出し用ビット線については、各メモリセルＭＣ内のＮチャネルＭＯＳトランジスタＭＮ３に駆動させる必要があるので、ローカル読み出し用ビット線ＬＲＢＬｍを採用することでビット線の負荷容量を小さくでき、信号伝達の高速化が図れる。
【００４６】
一方、書き込み用ビット線については、駆動力の大きなバッファ（すなわち、ドライバ１内のインバータＩ１〜Ｉ３）で駆動することで、共通接続させた全メモリセルＭＣの負荷容量に抗することができる。よって、ローカルブロックごとにローカル書き込み用ビット線と駆動用のバッファとを設ける必要はなく、回路規模の増大を招くことはない。
【００４７】
なお、メモリセルＭＣには、これらの線以外にも、読み出し用ワード線ＲＷＬ０＿０〜ＲＷＬｎ＿０，…，ＲＷＬ０＿ｍ〜ＲＷＬｎ＿ｍおよび書き込み用ワード線（書き込み用ワード線については図１では図示せず）が接続されている。
【００４８】
本実施の形態においては、メモリセルＭＣからの情報の読み出し時に、ローカルブロックＬＢ０〜ＬＢｍの一つを指定し、かつ、ローカルブロックＬＢ０〜ＬＢｍの各々において共通して、メモリセルＭＣのうちの一つを指定する。これらの指定は、読み出し用ワード線ＲＷＬ０＿０〜ＲＷＬｎ＿０，…，ＲＷＬ０＿ｍ〜ＲＷＬｎ＿ｍにより行なわれる。これにより、一つのローカルブロック内の一つのメモリセルのみの活性化を行う。
【００４９】
具体的には、記憶装置内の全メモリセルＭＣのそれぞれに対応して、ＡＮＤ回路ＮＡ００〜ＮＡｎ０，…，ＮＡ０ｍ〜ＮＡｎｍを設ける。そして、ローカルブロックＬＢ０〜ＬＢｍの一つを選択するブロック選択信号（二値の信号である）ＢＳ０〜ＢＳｍを、対応するＡＮＤ回路ＮＡ００〜ＮＡｎ０，…，ＮＡ０ｍ〜ＮＡｎｍのそれぞれの一入力端に与える。より詳細には、例えばローカルブロックＬＢｍ内のメモリセルＭＣに対応して設けられたＡＮＤ回路ＮＡ０ｍ〜ＮＡｎｍの全ての一入力端に、共通してローカルブロックＬＢｍを選択するブロック選択信号ＢＳｍを与える。
【００５０】
同様にして、ローカルブロックＬＢ０〜ＬＢｍ間で共通してローカルブロック内のメモリセルＭＣの一つを選択するブロック内メモリセル選択信号（二値の信号である）Ｒｏｗ＿ｓｅｌ＿０〜Ｒｏｗ＿ｓｅｌ＿ｎを、対応するＡＮＤ回路ＮＡ００〜ＮＡｎ０，…，ＮＡ０ｍ〜ＮＡｎｍのそれぞれの他入力端に与える。より詳細には、例えば各ローカルブロックＬＢ０〜ＬＢｍ内の第１行目のメモリセルＭＣに対応して設けられたＡＮＤ回路ＮＡ００，ＮＡ０１，…，ＮＡ０ｍの全ての他入力端に、共通して第１行目のメモリセルを選択するブロック内メモリセル選択信号Ｒｏｗ＿ｓｅｌ＿０を与える。
【００５１】
そして、各ＡＮＤ回路ＮＡ００〜ＮＡｎ０，…，ＮＡ０ｍ〜ＮＡｎｍにおいて、両入力信号の論理積の演算を行なう。そして、各ＡＮＤ回路ＮＡ００〜ＮＡｎ０，…，ＮＡ０ｍ〜ＮＡｎｍの出力がそれぞれ、読み出し用ワード線ＲＷＬ０＿０〜ＲＷＬｎ＿０，…，ＲＷＬ０＿ｍ〜ＲＷＬｎ＿ｍに与えられて、各メモリセルＭＣ内のＮチャネルＭＯＳトランジスタＭＮ３のゲートに伝達される。
【００５２】
これにより、ローカルブロックＬＢ０〜ＬＢｍの一つの指定、および、ローカルブロックに含まれるメモリセルＭＣの一つの指定が行われ、一つのローカルブロック内の一つのメモリセルのみの活性化が可能となる。
【００５３】
よって、メモリセルＭＣのそれぞれにＡＮＤ回路を設けるだけで、容易に、一つのローカルブロック内の一つのメモリセルのみの活性化を行う記憶装置を実現できる。これにより、指定されなかったその他のメモリセルの活性化は行われず、それらのメモリセルからローカル読み出し用ビット線に電流が流れることはない。
【００５４】
よって、メモリセルの選択において無用な電力消費が生じない記憶装置を実現できる。
【００５５】
なお、本実施の形態においては、読み出し用ワード線ＲＷＬ０＿０〜ＲＷＬｎ＿０，…，ＲＷＬ０＿ｍ〜ＲＷＬｎ＿ｍに各ＡＮＤ回路ＮＡ００〜ＮＡｎ０，…，ＮＡ０ｍ〜ＮＡｎｍの出力を与える構成を示したが、この他にも例えば各メモリセル内の書き込み用ワード線（図１では図示せず）に各ＡＮＤ回路ＮＡ００〜ＮＡｎ０，…，ＮＡ０ｍ〜ＮＡｎｍの出力を与える構成としてもよい。例えば図６の記憶装置においてそのような構成を採用すれば、書き込み時に上記と同様の電力消費削減の効果がある記憶装置を実現できる。
【００５６】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る記憶装置の変形例であり、ローカル読み出し用ビット線ＬＲＢＬ０〜ＬＲＢＬｍのそれぞれに対応して、２つのインバータの互いの入力部と出力部とを接続した構成のラッチ回路を、読み出し用セレクタＳＲ０〜ＳＲｍのそれぞれの前段に設けたものである。
【００５７】
図２は本実施の形態に係る記憶装置を示す図である。図２に示すように、この記憶装置においては、実施の形態１に係る記憶装置のうち例えばローカルブロックＬＢｍにおいて、ローカル読み出し用ビット線ＬＲＢＬｍの終端部であって、読み出し用セレクタＳＲｍの前段に、インバータＩ５ｍ，Ｉ６ｍの互いの入力部と出力部とが接続された構成のラッチ回路が設けられている。そして、他のローカルブロックにおいても、同様の構成のラッチ回路が設けられている。
【００５８】
そして、読み出し動作時には、このラッチ回路を介して複数のローカル読み出し用ビット線ＬＲＢＬ０〜ＬＲＢＬｍのいずれかにグローバル読み出し用ビット線ＧＲＢＬが選択的に接続される。
【００５９】
その他の構成は実施の形態１に係る記憶装置と同様のため、説明を省略する。
【００６０】
実施の形態１に記載の記憶装置では、指定されなかったその他のメモリセルの活性化は行われないが、その場合、ローカル読み出し用ビット線の電位が浮遊状態となる。
【００６１】
さて、ローカル読み出し用ビット線にバッファを設けて信号増幅を行なうこと（例えば図２において、インバータＩ６０〜Ｉ６ｍは設けずにインバータＩ５０〜Ｉ５ｍのみを設けてこれらをバッファとして利用し、信号増幅を行なうこと）が考えられる。しかし、ローカル読み出し用ビット線の電位が浮遊状態になると、ローカル読み出し用ビット線に設けたバッファに貫通電流（すなわちインバータＩ５０〜Ｉ５ｍを構成するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ）のＮＭＯＳ，ＰＭＯＳを貫通する電流）が流れる可能性がある。
【００６２】
本実施の形態に係る記憶装置によれば、ラッチ回路がローカル読み出し用ビット線のそれぞれに対応して設けられる。よって、ローカル読み出し用ビット線の電位がＨｉまたはＬｏｗのいずれかに固定されるので浮遊状態となることはなく、ローカル読み出し用ビット線にバッファを設けて信号増幅を行なう場合であっても、バッファに貫通電流が流れることがないという利点がある。
【００６３】
＜実施の形態３＞
本実施の形態も、実施の形態１に係る記憶装置の変形例であり、複数のローカルブロックを、第１の方向および第１の方向と異なる第２の方向のそれぞれにおいて複数、配列したものである。
【００６４】
図３は本実施の形態に係る記憶装置を示す図である。図３に示すように、この記憶装置においては、ローカルブロックがＬＢ０〜ＬＢ２ｊ＋１（ｊは正の数）の２ｊ＋２個分設けられる。そして、各ローカルブロックは、方向Ｘおよび方向Ｘと直交する方向Ｙのそれぞれにおいて複数、配列される。具体的には、ローカルブロックは方向Ｙにおいて２列分、配列され、符号ＬＢの後の数が偶数であれば図３において右側の列（Ａカラム）に、奇数であれば図３において左側の列（Ｂカラム）にそれぞれ配列される。
【００６５】
そして、グローバル読み出し用ビット線ＧＲＢＬ、書き込み用ビット線ＷＢＬおよび反転データ書き込み用ビット線／ＷＢＬは、２列のローカルブロックの間に挟まれて配置されている。なお、グローバル読み出し用ビット線ＧＲＢＬも、書き込み用ビット線ＷＢＬおよび反転データ書き込み用ビット線／ＷＢＬもともに方向Ｘに延伸しており、ローカル読み出し用ビット線ＧＲＢＬは、方向Ｙに延伸する複数の支線によりローカル読み出し用ビット線ＬＲＢＬ０〜ＬＲＢＬ２ｊ＋１のそれぞれに、読み出し用セレクタＳＲ０〜ＳＲ２ｊ＋１のいずれかを介して接続される。また、書き込み用ビット線ＷＢＬおよび反転データ書き込み用ビット線／ＷＢＬは、方向Ｙに延伸する複数の支線によりメモリセルＭＣの全てに接続される。
【００６６】
なお、本実施の形態においては、実施の形態１におけるＡＮＤ回路ＮＡ００〜ＮＡｎ０，…，ＮＡ０ｍ〜ＮＡｎｍは省略され、その代わりに各メモリセルＭＣへの読み出し用ワード線としてＲＷＬ０〜ＲＷＬｎが、ＡカラムおよびＢカラムの両方のローカルブロックに共通して接続されている。
【００６７】
また、本実施の形態においては、書き込み用ワード線としてＷＷＬ００＿０〜ＷＷＬｎ０＿０，…，ＷＷＬ０ｊ＿０〜ＷＷＬｎｊ＿０が、それぞれＡカラムのローカルブロックに接続されている。そして、同様に、書き込み用ワード線としてＷＷＬ００＿１〜ＷＷＬｎ０＿１，…，ＷＷＬ０ｊ＿１〜ＷＷＬｎｊ＿１が、それぞれＢカラムのローカルブロックに接続されている。
【００６８】
その他の構成は実施の形態１に係る記憶装置と同様のため、説明を省略する。
【００６９】
このように、複数のローカルブロックが、方向ＸおよびＹのそれぞれにおいて複数、配列されれば、複数のローカルブロックの全てを例えば方向Ｘに一列に並べて、方向Ｘに延伸するグローバル読み出し用ビット線ＧＲＢＬ、書き込み用ビット線ＷＢＬおよび反転データ書き込み用ビット線／ＷＢＬを設けるだけの場合に比べ、いずれのビット線をも短くすることができる。これにより、各ビット線上での信号伝達の高速化を図ることができる。
【００７０】
また、本実施の形態に係る記憶装置によれば、読み出し用ビット線についてはローカルとグローバルとに分け、書き込み用ビット線については全メモリセルに共通接続させている。
【００７１】
読み出し用ビット線については各メモリセルＭＣに駆動させる必要があるので、ローカル読み出し用ビット線ＬＲＢＬ０〜ＬＲＢＬ２ｊ＋１を採用することでビット線の負荷容量を小さくでき、信号伝達の高速化が図れる。
【００７２】
一方、書き込み用ビット線ＷＢＬおよび反転データ書き込み用ビット線／ＷＢＬについては、駆動力の大きなバッファＩ１〜Ｉ３で駆動することで、共通接続させた全メモリセルの負荷容量に抗することができる。よって、ローカルブロックごとにローカル書き込み用ビット線と駆動用のバッファとを設ける必要はなく、回路規模の増大を招くことはない。
【００７３】
また、本実施の形態に係る記憶装置によれば、ローカルブロックを方向Ｘだけでなく方向Ｙにも複数、配列し、グローバル読み出し用ビット線ＧＲＢＬおよび書き込み用ビット線ＷＢＬ、反転データ書き込み用ビット線／ＷＢＬを、方向Ｙに延伸する支線によりローカル読み出し用ビット線ＬＲＢＬ０〜ＬＲＢＬ２ｊ＋１およびメモリセルＭＣにそれぞれ接続させている。
【００７４】
よって、複数のローカルブロックの全てを方向Ｘに一列に並べて、方向Ｘに延伸するグローバル読み出し用ビット線ＧＲＢＬ、書き込み用ビット線ＷＢＬおよび反転データ書き込み用ビット線／ＷＢＬを設けた記憶装置を複数列分、並置しただけの場合に比べ、各ビット線を共通化させて方向Ｙにおける配線数を減少させることができる。その結果、ビット線間の配線間容量を低減でき、信号伝達の高速化を図ることができる。
【００７５】
【発明の効果】
請求項１に記載の発明によれば、書き込み時または読み出し時において、複数のローカルブロックの一つを指定し、かつ、ローカルブロックの各々において共通して同数のメモリセルのうちの一つを指定することにより、一つのローカルブロック内の一つのメモリセルのみの活性化を行う。よって、指定されなかったその他のメモリセルの活性化は行われず、メモリセルの選択において無用な電力消費が生じない記憶装置を実現できる。
【００７６】
請求項２に記載の発明によれば、複数のローカルブロックの一つの指定、および、同数のメモリセルの一つの指定は、ブロック選択信号とブロック内メモリセル選択信号とが生成され、対応する複数のＡＮＤ回路のそれぞれにおいて両信号が論理演算されることにより行われる。よって、メモリセルのそれぞれにＡＮＤ回路を設けるだけで、容易に請求項１に記載の記憶装置を実現できる。
【００７７】
請求項３に記載の発明によれば、ラッチ回路がローカル読み出し用ビット線のそれぞれに対応して設けられる。請求項１に記載の記憶装置では、指定されなかったその他のメモリセルの活性化は行われないが、その場合、ローカル読み出し用ビット線の電位が浮遊状態となる。浮遊状態になると、ローカル読み出し用ビット線にバッファを設けて信号増幅を行なう場合に、バッファに貫通電流が流れる可能性がある。しかし、ラッチ回路が設けられておれば、ローカル読み出し用ビット線の電位がＨｉまたはＬｏｗのいずれかに固定されるので浮遊状態となることはなく、ローカル読み出し用ビット線にバッファを設けて信号増幅を行なう場合に、バッファに貫通電流が流れることがない。
【００７８】
請求項４に記載の発明によれば、ラッチ回路は第１および第２のインバータを含む。よって、第１および第２のインバータの一方を、ローカル読み出し用ビット線上の信号の増幅を行なうバッファとして利用できる。そして、バッファとして利用するインバータに貫通電流を生じさせないようにすることができる。
【００７９】
請求項５に記載の発明によれば、複数のローカルブロックは、第１および第２の方向のそれぞれにおいて複数、配列される。よって、複数のローカルブロックの全てを第１の方向に一列に並べて、第１の方向に延伸するグローバル読み出し用ビット線および書き込み用ビット線を設けるだけの場合に比べ、両ビット線を短くすることができる。これにより、両ビット線上での信号伝達の高速化を図ることができる。また、本発明によれば、読み出し用ビット線についてはローカルとグローバルとに分け、書き込み用ビット線については全メモリセルに共通接続させている。読み出し用ビット線については各メモリセルに駆動させる必要があるので、ローカル読み出し用ビット線を採用することでビット線の負荷容量を小さくでき、信号伝達の高速化が図れる。一方、書き込み用ビット線については、駆動力の大きなバッファで駆動することで、共通接続させた全メモリセルの負荷容量に抗することができる。よって、ローカルブロックごとにローカル書き込み用ビット線と駆動用のバッファとを設ける必要はなく、回路規模の増大を招くことはない。また、本発明によれば、複数のローカルブロックを第１の方向だけでなく第２の方向にも複数、配列し、グローバル読み出し用ビット線および書き込み用ビット線を第２の方向に延伸する支線によりローカル読み出し用ビット線およびメモリセルにそれぞれ接続させている。よって、複数のローカルブロックの全てを第１の方向に一列に並べて、第１の方向に延伸するグローバル読み出し用ビット線および書き込み用ビット線を設けた記憶装置を複数列分、並置しただけの場合に比べ、ビット線を共通化させて配線数を減少させることができる。その結果、ビット線間の配線間容量を低減でき、信号伝達の高速化を図ることができる。
【図面の簡単な説明】
【図１】実施の形態１に係る記憶装置を示す図である。
【図２】実施の形態２に係る記憶装置を示す図である。
【図３】実施の形態３に係る記憶装置を示す図である。
【図４】従来の記憶装置の例としてＳＲＡＭメモリアレイの構成例を示す図である。
【図５】ＳＲＡＭメモリセルの回路構成を示す図である。
【図６】ＳＲＡＭメモリアレイの従来のブロック化構成例を示す図である。
【符号の説明】
ＭＣ　メモリセル、ＬＢ０〜ＬＢｍ　ローカルブロック、ＮＡ００〜ＮＡｎ０，ＮＡ０ｍ〜ＮＡｎｍ　ＡＮＤ回路、Ｉ５０，Ｉ６０，Ｉ５ｍ，Ｉ６ｍ　インバータ、ＬＲＢＬ０〜ＬＲＢＬｍ　ローカル読み出し用ビット線、ＧＲＢＬ　グローバル読み出し用ビット線、ＷＢＬ　書き込み用ビット線、／ＷＢＬ　反転データ書き込み用ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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