(57)【要約】【課題】静電破壊耐性を向上させるためにバルク素子とＳＯＩ素子を同一チップ上に集積させると、従来の技術では、段差が生じてしまうために、素子分離をＳＴＩで行うことができなかった。【解決手段】ＳＯＩ基板の所望の領域のＳＯＩ層とＢＯＸ層を除去し、そこに単結晶シリコンをエピタキシャル成長させ、単結晶エピタキシャル・シリコンとＳＯＩ層の境界に成長する多結晶シリコンを除去し、化学的機械的研磨によって境界部にＳＴＩを形成することによって、バルク領域とＳＯＩ領域を電気的に素子分離する。さらに、バルク領域内およびＳＯＩ領域内の素子分離もそれぞれＳＴＩで形成することで、高集積の回路を提供する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
単結晶シリコン基板と、上記単結晶シリコン基板の一主面の第１の領域上に設けられた第１の絶縁膜と、上記第１の絶縁膜上に設けられた第１の単結晶シリコン層と、上記単結晶シリコン基板上の一主面の第２の領域上に設けられた第２の単結晶シリコン層と、上記第１の単結晶シリコン層と上記第２の単結晶シリコン層の境界部分に内部を第２の絶縁層で充填された電気的に分離するための分離溝と、上記第１の単結晶シリコン層内および上記第２の単結晶シリコン層内に第２の絶縁層で充填された電気的に分離するための分離溝を複数有することを特徴とする半導体装置。
【請求項２】
上記半導体装置において、上記第１の単結晶シリコン層の主面と上記第２の単結晶シリコン層の主面とが平坦に研磨されており、より具体的には、上記第１の単結晶シリコン層の主面と上記第２の単結晶シリコン層の主面に存在する凹部の深さおよび凸部の高さが５０ｎｍ以下に抑えられていることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、上記第２の単結晶シリコン層がエピタキシャル成長法によって形成され、上記エピタキシャル成長時に形成される多結晶シリコンが除去されていることを特徴とする半導体装置。
【請求項４】
請求項１ないし３のいずれか記載の半導体装置において、上記第１の領域に相補型電界効果トランジスタが作製されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、上記第１の単結晶シリコン層の厚さが０．１μｍ以下であり、上記相補型電界効果トランジスタが部分的空乏化型あるいは完全空乏化型の相補型電界効果トランジスタであることを特徴とする半導体装置。
【請求項６】
請求項１ないし５のいずれか記載の半導体装置において、上記第２の領域に相補型電界効果トランジスタが作製されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、上記第２の領域に作製された相補型電界効果トランジスタによって静電破壊防止のための回路が形成されていることを特徴とする半導体装置。
【請求項８】
請求項４ないし７のいずれか記載の半導体装置において、上記第１の領域に形成された相補型電界効果トランジスタのしきい値と上記第２の領域に形成された相補型電界効果トランジスタのしきい値が異なることを特徴とする半導体装置。
【請求項９】
請求項４ないし８のいずれか記載の半導体装置において、上記第２の領域に、複数の異なるしきい値を有する相補型電界効果トランジスタが作製されていることを特徴とする半導体装置。
【請求項１０】
請求項４ないし９のいずれか記載の半導体装置において、上記第１の領域に作製された部分的空乏化型あるいは完全空乏化型の相補型電界効果トランジスタのゲート絶縁膜材料として、二酸化シリコンよりも誘電率の大きい高誘電率材料を含むことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、上記ゲート絶縁膜として酸素と窒素を含有する酸窒化膜を用いたことを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、上記ゲート絶縁膜が二酸化シリコンと高誘電率材料の積層構造になっており、上記ゲート絶縁膜を構成している上記二酸化シリコンの膜厚が０．５ｎｍ以上の膜厚を有していることを特徴とする半導体装置。
【請求項１３】
請求項１０または１２記載の半導体装置において、上記ゲート絶縁膜を構成している上記高誘電率材料として、アルミニウム、ハフニウム、ジルコニウムのいずれかの酸化物、またはそれら複数の元素を含む酸化物、または酸窒化物、またはシリケイトが使われていることを特徴とする半導体装置。
【請求項１４】
請求項４ないし６のいずれか記載の半導体装置において、膜厚の異なる多水準のゲート絶縁膜が、同一基板上に集積されていることを特徴とする半導体装置。
【請求項１５】
（１）支持単結晶シリコン基板上に第１の絶縁層および第１の単結晶シリコン層を有するＳＯＩ基板上に第２の絶縁層を形成する工程、（２）上記ＳＯＩ基板の第１の領域を残して、上記ＳＯＩ基板の第２の領域の上記第１の絶縁層および上記第１の単結晶シリコン層を除去する工程、（３）全面にシリコンをエピタキシャル成長させることで、上記第２の領域に第２の単結晶シリコン層を形成し、上記第２の絶縁層の一主面上および側壁に接して多結晶シリコン層を形成する工程、（４）上記多結晶シリコン層の一部をドライエッチングにより除去し、上記第２の絶縁層を除去する工程、（５）上記第１の単結晶シリコン層と上記第２の単結晶シリコン層の境界部に、溝を形成することで、多結晶シリコン層を完全に除去し、上記第１の単結晶シリコン層内および上記第２の単結晶シリコン層内の複数の領域に、溝を形成する工程、（６）上記溝部に二酸化シリコンを充填させる工程、（７）上記ＳＯＩ基板の第１の領域および上記ＳＯＩ基板の第２の領域および上記溝上部の表面を化学的機械的研磨によって平坦化する工程、を有することを特徴とする半導体装置の製造方法。
【請求項１６】
（１）支持単結晶シリコン基板上に第１の絶縁層および第１の単結晶シリコン層を有するＳＯＩ基板上に第２の絶縁層を形成する工程、（２）上記ＳＯＩ基板の第１の領域を残して、上記ＳＯＩ基板の第２の領域の上記第１の絶縁層および上記第１の単結晶シリコン層を除去する工程、（３）上記ＳＯＩ基板の上記第２の領域に選択的にシリコンをエピタキシャル成長させることで、上記第２の領域に第２の単結晶シリコン層を形成し、上記第２の絶縁層の側壁に接して多結晶シリコン層を形成する工程、（４）上記第１の単結晶シリコン層と上記第２の単結晶シリコン層の境界部に、溝を形成することで、多結晶シリコン層を完全に除去し、上記第１の単結晶シリコン層内および上記第２の単結晶シリコン層内の複数の領域に、溝を形成する工程、（５）上記溝部に二酸化シリコンを充填させる工程、（６）上記ＳＯＩ基板の第１の領域および上記ＳＯＩ基板の第２の領域および上記溝上部の表面を化学的機械的研磨によって平坦化する工程、を有することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１ないし１４のいずれか記載の半導体装置において、上記単結晶シリコン基板の導電型と上記第２の単結晶シリコン層内に形成された一部の領域（領域Ａとする）の導電型が等しく、上記単結晶シリコン基板と上記領域Ａが接合を介さず接していることを特徴とする半導体装置。
【請求項１８】
請求項１ないし１４のいずれか記載の半導体装置において、上記単結晶シリコン基板の導電型と異なる導電型を有する領域（領域Ｂという）が上記第２の単結晶シリコン層内の一部に形成されており、上記単結晶シリコン基板と上記領域Ｂが接合を介して接していることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、同一の基板上にＳＯＩ素子とバルク素子を集積させた静電破壊耐性に優れた半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
シリコンを用いた集積回路技術は驚くべき速度で発展を続けている。微細化技術の進歩に伴って素子の寸法が縮小され、より多くの素子を１つのチップ内に集積することが可能となり、その結果、より多くの機能が実現されてきた。同時に、素子の微細化に伴う、電流駆動能力の向上と負荷容量の減少により、高速化が達成されてきた。
【０００３】
現在のシリコン素子の主流はＣＭＯＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）であり、そのチャネル長が０．１μｍを切る製品がすでに出荷されるに至っている。
【０００４】
しかし、このように微細なチャネル長をもつＣＭＯＳでは、ソース拡散層とドレイン拡散層が近づくために、チャネルが形成されていなくてもソース側の空乏層とドレイン側の空乏層がつながって電流が流れるようになるパンチ・スルーと呼ばれる現象がおこる。そのため、しきい値電圧の低下やサブ・スレッショルド特性の劣化などの、いわゆる短チャネル効果によって素子の特性が低下する。
【０００５】
そこで、更なる電流駆動能力の向上のためには、短チャネル効果の影響を受け難いＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板上にＣＭＯＳを作製することが有効であると考えられている。
【０００６】
ここで、ＳＯＩ基板とは、シリコン単結晶基板表面上に二酸化シリコン膜（埋め込み酸化膜、Ｂｕｒｉｅｄ　Ｏｘｉｄｅ，ＢＯＸ層）を介してシリコン単結晶層（ＳＯＩ層）を設けた構造をした基板である。以下ではＳＯＩ基板に作製された素子をＳＯＩ素子と呼ぶことにし、バルクのシリコン基板に作製された素子をバルク素子と呼ぶことで両者を区別する。
【０００７】
ＳＯＩ素子は、ＢＯＸ層が設けられているため、チャネルが形成されていない場合には、ソース拡散層とドレイン拡散層の間に電流が流れにくい。従って、ＳＯＩ素子はバルク素子と比べて、チャネル部分の不純物濃度を低く保ったまま、より優れた短チャネル特性を示すことができる。そのため、ＳＯＩ素子は、高濃度化に伴う不純物散乱による移動度低下をまねくことなく、高い電流駆動能力を示すことができる。また、ＳＯＩ素子はバルク素子よりも寄生容量を低減できる、放射線耐性に優れる等の特徴を有し、高性能、高信頼性が期待されている。
【０００８】
ＳＯＩ素子の優れた特徴については、たとえば、Ｄ．Ｈｉｓａｍｏｔｏ，ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ，２００１．ＩＥＤＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ．　Ｉｎｔｅｒｎａｔｉｏｎａｌ，２００１　Ｐａｇｅ（ｓ）：１９．３．１−１９．３．４に開示されている。
【０００９】
このように優れた特性を持つＳＯＩ素子であるが、これらを集積化しようとすると様々な問題が生じる。そのひとつが、瞬間的に入る異常な高電圧（サージ電圧）に対する耐性が低いことである。これは、ＳＯＩ層の膜厚が薄いために、ＳＯＩ層に流すことができる電流の上限値が制限されることに起因している。
【００１０】
この問題は、特に、ＳＯＩ素子として完全空乏化型のＣＭＯＳを用いる時に深刻となる。なぜなら、ＳＯＩ層を完全に空乏化させるためには、ＳＯＩ層の膜厚を０．１μｍ程度以下にする必要があり、ＳＯＩ層に大電流を流すことが著しく制限されるためである。従って、サージ電圧に対する耐性を上げるためにはＳＯＩ層を厚くすることが求められるが、一方で、ＳＯＩ素子を高性能化するためにはＳＯＩ層の膜厚を薄くすることが求められる、という相反する要求に対するジレンマが生ずる。
【００１１】
また、上記サージ電圧に対する耐性の問題に加えて、シリコン単結晶基板とＳＯＩ素子の間が、シリコンより熱伝導率の低い二酸化シリコンで形成されたＢＯＸ層で隔てられているため、ＳＯＩ素子の集積回路の動作中に発生する熱を有効的に外部へ逃がすことができないという問題がある。このため、動作中に発生した熱により容易に温度が上昇してしまい、温度上昇に伴う回路の誤動作を防ぐための回路設計が困難になるという問題がある。
【００１２】
このようにサージ電圧に対する耐性と発熱による温度上昇を防止するための従来の技術としては、特開平８−１０２４９８に、同一のシリコン単結晶基板上にＳＯＩ素子とバルク素子の両方を集積化することが有効であることが開示されている。上記公知例で示されているように、ＳＯＩ素子とバルク素子の両方を用い、たとえば発熱量の多い回路をバルク素子で形成することで、熱を有効的にシリコン基板に逃がすことができる。また、静電破壊防止回路をバルク領域に形成することで、ＳＯＩ素子にサージ電圧が印加されるのを防ぐことができる。さらに、ＳＯＩ層の厚さを薄くしてＳＯＩ素子を完全空乏化型のＣＭＯＳにすることで、性能を最大限に発揮した高性能のＳＯＩ素子を集積させることができる。
【００１３】
ＳＯＩ素子とバルク素子を同一チップ上に集積させることの利点は他にもある。前述のように、ＳＯＩ素子としてＣＭＯＳを使うときは、部分的、より望ましくは完全に、ＳＯＩ層を空乏化することで素子の特性を向上させることができる。そのためには、設計に用いることのできる基板濃度を制限させる必要がある。その結果、しきい値電圧の異なるＣＭＯＳをＳＯＩ素子によってつくろうとしても、その差は０．１Ｖ程度に制限される。よって、多結晶シリコンゲート電極の極性をｎ型とｐ型によってつくりわけたとしても、せいぜい４種類程度のしきい値の異なるＣＭＯＳしかつくることができないため、回路設計に大幅な制約が加わる。一方、バルク素子には、このような制限は存在しないため、高いしきい値電圧を持つＣＭＯＳと低いしきい値電圧を持つＣＭＯＳまで、自由につくりわけることができる。従って、ＳＯＩ素子とバルク素子を同一チップ上に集積させると、しきい値電圧の異なる素子を容易に作り分けることができるため、回路設計の自由度を大幅に向上させることができる。
【００１４】
【発明が解決しようとする課題】
ＳＯＩ素子とバルク素子を同一シリコン単結晶基板上に従来の技術によって集積させた場合、ＳＯＩ素子が集積化されるＳＯＩ領域とバルク素子が集積化されるバルク領域の間に０．１μｍから３．０μｍ程度の段差が生じているため、素子分離をＳｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ　（ＳＴＩ）によって行うことができず、Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ　（ＬＯＣＯＳ）によって行う必要があった。このことは、素子と素子の間の間隔（ピッチ）が０．２５μｍ程度と比較的大きい世代の製品までは、問題とならなかった。しかしながら、素子の微細化が進みピッチが０．２５μｍ程度よりも小さくなると、ＬＯＣＯＳでは、酸化する領域が小さい場合に、酸化膜が十分に成長しないため、素子分離を十分に行うことができなくなるという問題が生ずる。高性能のＭＰＵやＡＳＩＣのピッチは０．１μｍに達しており、すでにこの問題が顕在化している。また、ＬＯＣＯＳによって素子分離を行うと、ＬＯＣＯＳによって成長した酸化膜による段差が基板上に生ずるため、素子分離後の工程で高精度に加工を施すことが困難になるという問題も生ずる。
【００１５】
従って、高性能の微細素子をチップ上に高集積する場合には、素子分離をＬＯＣＯＳで形成せず、ＳＴＩで形成するのが一般的である。すなわち、ＳＴＩでは、基板上に開口を施し、全面に二酸化シリコンを堆積した後に、化学的機械的研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ，ＣＭＰ）によって表面を平坦化する。しかしながら、ＣＭＰを行うためには、二酸化シリコンを堆積する前の素子形成部の段差を５０ｎｍ程度以下にしておかなければ、シリコン基板表面の一部が削れすぎて窪みが生じてしまったり、二酸化シリコンの一部が素子形成部に残ってしまったりする。
【００１６】
先に述べたように、従来法によってＳＯＩ基板からバルク領域を形成すると、ＳＯＩ領域とバルク領域の間には０．１μｍから３．０μｍ程度の段差が生じてしまうが、ＳＴＩで素子分離を形成するためには、ＳＯＩ領域とバルク領域の間の段差をなくす必要がある。
【００１７】
また、ＳＯＩ領域とバルク領域を同一シリコン単結晶基板上に集積した場合の別の問題は、ＳＯＩ領域あるいはバルク領域のいずれか一方の領域から発生したノイズがもう一方の領域に伝播することである。このようなノイズの伝播を阻止するためには、ＳＯＩ領域とバルク領域を電気的に分離することが必要である。
【００１８】
上述のような問題に鑑み、本発明の目的はＳＯＩ素子とバルク素子を同一シリコン単結晶基板上に高集積させる場合に、素子分離をＳＴＩで行った半導体装置およびその製造方法を提供することにある。本発明の別の目的はＳＯＩ領域とバルク領域を素子分離し、ＳＯＩ領域またはバルク領域のいずれかで発生したノイズが他方の領域に伝播することをブロックできる半導体装置およびその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置はＳＯＩ領域とバルク領域が同一のシリコン単結晶基板上に集積されており、ＳＯＩ素子やバルク素子がＳＴＩで素子分離されており、なおかつ、上記ＳＯＩ領域と上記バルク領域の境界部分がＳＴＩで素子分離されていることを特徴とする。
【００２０】
また、本発明の半導体装置を製造するための製造方法は、ＳＯＩ基板の所望の領域から、ＳＯＩ層とＢＯＸ層を除去した後に、エピタキシャル成長によってシリコンを成長させることでバルク領域を形成し、素子分離を行う領域と、上記ＳＯＩ領域と上記バルク領域の境界部分の所望の領域に、開口を施した後に、上記開口部を二酸化シリコンによって埋めた後に、平坦化処理を行うことで、ＳＴＩ構造を形成することを特徴とする。このように、バルク領域の単結晶シリコンをエピタキシャル成長によって厚くすることで、バルク領域とＳＯＩ領域の段差をなくすことができ、ＳＴＩ構造を形成することができるようになる。
【００２１】
【発明の実施の形態】
以下、本発明を実施例によりさらに詳細に説明する。理解を容易にするため、図面を用いて説明し、要部は他の部分よりも拡大して示されている。各部の材質、導電型、および製造条件等は本実施例の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。
（実施例１）
図１は本発明の第１の実施例による半導体装置の完成断面図である。図２以下でその製造工程を説明する。
【００２２】
まず、図２のような、単結晶シリコン基板１、ＢＯＸ層２、そしてＳＯＩ層３とから形成されたＳＯＩ基板を用意する。ＳＯＩ基板としては、２つの単結晶シリコン基板を二酸化シリコンを介して結合させる通常の貼り合わせ法などにより作製する方法か、あるいは、Ｓｉ基板に酸素イオンを注入し、高温で熱処理を行なうＳＩＭＯＸ法（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　ＩＭｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）により作製する方法が知られている。いずれの方法によって作製されたＳＯＩ基板を用いても差し支えないが、ＳＩＭＯＸ法で作製されたＳＯＩ基板では、酸素イオンを注入する際に欠陥が発生するため、貼り合わせ法によって作製された基板を用いる方が望ましい。
【００２３】
次に、ＳＯＩ層３の表面を保護するために、表面に酸化処理を行い、図３のようにキャップ二酸化シリコン膜４を厚さ５０ｎｍ程度形成する。
【００２４】
次に、レジストを全面に塗布し、バルク領域を作製するための所望のパターンとなるように感光し、レジストマスクを用いたドライエッチングによりＳＯＩ層３とＢＯＸ層２を完全に除去した後でレジストを除去することで、図４のようなエピタキシャル・シリコン成長領域５を形成する。引き続き、ドライエッチングによってダメージを受けたエピタキシャル・シリコン成長領域５にある単結晶シリコン基板１の表面を塩酸により洗浄し、表面のシリコンを５０ｎｍ程度除去する。
【００２５】
次に、シリコンを全面にエピタキシャル成長させ、エピタキシャル・シリコン成長領域５にエピタキシャル・単結晶シリコン６を図５のように成長させる。その際、ＢＯＸ層２とＳＯＩ層３に接する領域とキャップ二酸化シリコン膜４の上部には、面方位がエピタキシャル・シリコン６と異なる多結晶シリコン７が成長する。
【００２６】
なお、エピタキシャル・単結晶シリコン６を成長させる際には、エピタキシャル・単結晶シリコン６の上部がＳＯＩ層３の上部と水平になるように膜厚を調整することが望ましい。これは、後にＳＴＩを形成するために行うＣＭＰ処理によって、エピタキシャル・単結晶シリコン６の上部やＳＯＩ層３の上部の一部に窪みが生じたり、開口部を埋める二酸化シリコンがエピタキシャル・単結晶シリコン６の上部やＳＯＩ層３の上部の一部に残ったりするのを防ぐために必要である。
【００２７】
しかし、エピタキシャル・単結晶シリコン６の上部とＳＯＩ層３の上部の高さのずれが５０ｎｍ以下におさまっていれば以下のプロセスを行う上で実用上の問題は生じない。現在のエピタキシャル成長技術を用いれば、高さのずれを５０ｎｍ以下に抑えることは可能である。
【００２８】
また、多結晶シリコン７は、エピタキシャル成長させる温度や雰囲気などの条件によっては、コンフォーマルにキャップ二酸化シリコン膜４の上部に成長しないが、キャップ二酸化シリコン膜４をストッパーとして多結晶シリコン７を選択的に除去できるので問題ない。全面にシリコンをエピタキシャル成長させる方法としては、通常のように界面から成長させる方法のほかに、全面にアモルファス・シリコン層を堆積させた後、５００℃から６００℃の高温で熱処理することで、固層エピタキシャル成長させても差し支えない。
【００２９】
次に、キャップ二酸化シリコン膜４の上部に存在する多結晶シリコン７を除去するために、レジストを全面に塗布した後、単結晶シリコン６の上部の所望領域のみにレジストマスク８が残るように感光する。
【００３０】
引き続き、レジストマスク８を用いた異方性ドライエッチングにより、キャップ二酸化シリコン膜４をストッパーとして、キャップ二酸化シリコン膜４の上部の多結晶シリコン７を除去した図６のような状態に加工する。その際、ドライエッチングによるダメージを受けて、エピタキシャル・単結晶シリコン６の一部が削れるために、ドライエッチングによるダメージによる凹部９が生ずる。従って、この凹部９に対して有効な対策を施さない限り、平坦な表面を得ることができない。
【００３１】
また、ＢＯＸ層２とＳＯＩ層３に接する領域には、多結晶シリコン７が残ってしまうため、ＳＯＩ領域とバルク領域を電気的に分離することができずに、ノイズの伝播を引き起こしてしまう。従って、この後の工程で多結晶シリコン７を除去することが望ましい。
【００３２】
次に、レジストマスク８を除去した後に、弗酸で洗浄することで、キャップ二酸化シリコン膜４を除去した図７のような状態に加工する。
【００３３】
次に酸化処理を行い、表面に１０ｎｍ程度の厚さの二酸化シリコン膜１０を形成する。引き続き、全面にナイトライド膜１１を１４０ｎｍ程度堆積して、図８の状態に加工する。
【００３４】
次にレジストを全面に塗布し、所望のパターンに感光した後に、ナイトライド膜１１を所望のパターンに加工し、レジストを除去する。引き続き、シリコンにドライエッチを施すことによって、ＳＯＩ領域とバルク領域の境界部分にＳＴＩを形成するための開口１２および、ＳＯＩ領域とバルク領域にそれぞれＳＴＩを形成するための開口１３、１４を開けた図９の状態に加工する。
【００３５】
その際、ＳＯＩ領域開口部１３の深さは、バルク領域の開口部１４およびＳＯＩ領域とバルク領域の境界部分の開口部１２より浅いが、シリコンと二酸化シリコンの間では、選択比を大きく確保することが可能であるので、同時に開口することができる。また、開口部１２，１３，１４を別々に形成しても差し支えないが、プロセスのコストを軽減するためには、同時に開口することが望ましい。この工程によって、多結晶シリコン７を除去することができ、ＳＯＩ領域とバルク領域を電気的に分離することができるようになる。
【００３６】
次に、ナイトライド膜１１と二酸化シリコン膜１０を洗浄により除去した後、表面を１０ｎｍ程度酸化する。引き続き、二酸化シリコンを６００ｎｍ程度堆積して、開口部１２，１３，１４を二酸化シリコンで埋めた後に、化学的機械的研磨によって表面を平坦化することで、ＳＴＩ部１５を形成した図１０の状態に加工する。このような状態に加工すると、ＳＯＩ領域１６とバルク領域１７の間をＳＴＩ部１５で素子分離されているため、ＳＯＩ領域またはバルク領域のいずれかで発生したノイズをもう一方の領域に伝播させることをブロックできる。
【００３７】
また、ＳＯＩ領域１６とバルク領域１７の間に存在していた凹部９は、ＳＴＩ部１５によって、完全に埋められており、ウェハ界面の全体にわたって平坦な界面を得ることができる。加えて、ＳＯＩ領域１６およびバルク領域１７のそれぞれの領域の内部にもＳＴＩ部１５によって素子分離が形成されているため、基板表面の全面にわたって段差が生じておらず、この後の工程によって作製するＳＯＩ素子およびバルク素子を高精度に加工することができる。従って、高性能のＳＯＩ素子とバルク素子の両方を同一のチップ上に容易に高集積化することができる。
【００３８】
この後、ＳＯＩ領域１６およびバルク領域１７に所望の素子を形成すればよい。たとえば、ＳＯＩ領域１６に完全空乏化型のＣＭＯＳＦＥＴより構成される高性能かつ高集積の回路を作製し、バルク領域に静電破壊防止のための保護素子、たとえば、ダイオード、サイリスタ、ゲートクランプＭＯＳＦＥＴ、ラテラル・バイポーラなどの素子から構成される静電破壊防止回路を作製することで、静電破壊防止特性に優れた高性能かつ高集積の回路を作製することができる。
【００３９】
実際に静電破壊防止回路を作製してみたところ、数百から数千ボルトの高圧にも耐えることを確認した。放電能力はデバイスの設計にもよるが、本実施例において検討してみたところ、ダイオードが最も優れており、続いて、サイリスタ、ゲートクランプＭＯＳＦＥＴ、ラテラル・バイポーラと続いた。また、ダイオードとサイリスタを併用して使うなど、それぞれの素子の優れた特性を生かすように設計を施すことが静電破壊特性を向上させる上で望ましいことも合わせて確認された。
【００４０】
ＳＯＩ素子の性能をさらに向上させるためには、完全空乏化型のＣＭＯＳＦＥＴのゲート絶縁膜として酸窒化膜を用いるか、あるいは、高誘電率ゲート絶縁膜、たとえば、アルミナ、ハフニア、シリケイトなどからなる材料を用いたゲート絶縁膜を用いることが望ましい。実際、アルミナを用いてＣＭＯＳＦＥＴを作製したところ、直接トンネル効果によるリーク電流を従来の二酸化シリコンと比較して二桁から三桁以上低減させることを確認した。
【００４１】
また、ＳＯＩ素子とバルク素子の組合せによる回路設計の自由度を広げるためには、しきい値の異なるバルク素子と高性能のＳＯＩ素子を同一基板上に集積させることが望ましい。そのためには、レジストを全面に塗布し、所望のパターンとなるように感光し、レジストマスクを介して、通常のイオン打ち込み工程を行えばよい。この工程によって、ウェル部分の基板濃度が異なるバルク素子を同一チップ上に集積させることができるため、しきい値の異なるバルク素子を同一基板上に集積させることができる。また、濃度を変化させた上で、素子特性を最適化するためには、ゲート絶縁膜の膜厚も基板濃度に合わせて変化させる方が望ましい。従って、膜厚の異なる多水準のゲート絶縁膜を有するバルク素子とＳＯＩ素子を同一チップ上に集積させると回路の性能は飛躍的に向上する。
【００４２】
図１１にチップの上部から見たレイアウトの一例を示す。ＳＯＩ領域１６とバルク領域１７の間がＳＴＩ部１５で素子分離されていることがわかる。図１０で説明したように、ＳＯＩ領域１６とバルク領域１７の内部も、それぞれ素子と素子の間はＳＴＩ部１５で素子分離されている。
【００４３】
図１０および図１１では、理解を容易にするために、ＳＴＩ部１５が拡大して表示してあるが、その幅はおよそ０．１μｍから０．５μｍ程度であるから、チップ面積に占めるＳＴＩ部１５の割合は十分に小さい。従って、本実施例に基づく方法でＳＯＩ基板を加工すると、素子をつくることのできる有効的なチップ面積の減少を最小限にとどめた上で、ＳＯＩ素子とバルク素子を同一基板上に集積することのできる、界面の平坦性に優れた半導体基板を容易に提供することができる。
（実施例２）
本実施例では、選択エピタキシャル成長技術を用いることで、実施例１の半導体装置の製造工程を短縮することを可能とする製造方法について述べる。
【００４４】
まず、実施例１と同様の製造工程を経て、図４のように、ＳＯＩ基板の所望部分からＢＯＸ層２およびＳＯＩ層３を除去したエピタキシャル・シリコン成長領域５を形成し、その後、単結晶シリコン基板１の表面を塩酸により洗浄し、表面のシリコンを５０ｎｍ程度除去する。
【００４５】
次に、図１２のように、選択エピタキシャル成長によって、エピタキシャル・シリコン成長領域５に選択的にエピタキシャル・単結晶シリコン６および多結晶シリコン７を成長させる。この工程の際には、実施例１と同様に、エピタキシャル・単結晶シリコン６の上部がＳＯＩ層３の上部と水平になるように膜厚を調整することが望ましい。
【００４６】
選択エピタキシャル成長技術を用いることで、キャップ二酸化シリコン膜４の上部に面方位がエピタキシャル・シリコン６と異なる多結晶シリコン７が成長するのを防ぐことができ、実施例１におけるナイトライドを堆積した後にレジストを用いて所望のパターンに加工しドライエッチングによって多結晶シリコン７を除去する工程を省略することができる。そのため、工程数を削減できるばかりでなく、ドライエッチングによる損傷である凹部９ができることを防ぐことができる。
【００４７】
しかし、選択エピタキシャル成長を用いると成長にかかる時間が長いという欠点もある。従って、全面エピタキシャル成長と選択エピタキシャル成長のいずれを採用するかは、製造コストや日程などによって選択の余地が残されている。
【００４８】
次に、弗酸で洗浄することで、キャップ二酸化シリコン膜４を除去した後で、酸化処理を行い、表面に１０ｎｍ程度の厚さの二酸化シリコン膜１０を形成し、その後、全面にナイトライド膜１１を１４０ｎｍ程度堆積して、図１３の状態に加工する。
【００４９】
その後レジストを全面に塗布し、パターン露光した後に、ナイトライド膜１１を所望のパターンに加工し、レジストを除去する。引き続き、シリコンにドライエッチを施すことによって、ＳＯＩ領域とバルク領域の境界部分にＳＴＩを形成するための開口１２および、ＳＯＩ領域とバルク領域にそれぞれＳＴＩを形成するための開口１３、１４を開けた図９の状態に加工する。この工程によって、ＳＯＩ領域とバルク領域の境界部分に形成された多結晶シリコン７を除去することができる。
【００５０】
この後の工程は、実施例１と全く同じであり、ナイトライド膜１１と二酸化シリコン膜１０を洗浄により除去した後、表面を１０ｎｍ程度酸化し、引き続き二酸化シリコンを６００ｎｍ程度堆積して、開口部１２，１３，１４を二酸化シリコンで埋めた後に、化学的機械的研磨によって表面を平坦化することで、ＳＴＩ部１５を形成した図１０の状態に加工する。
【００５１】
このように選択エピタキシャル成長技術を用いると、実施例１と比べて工程数を大幅に減らすことができ、なおかつ、実施例１が提供するものと同じ半導体基板を提供することが可能となる。
（実施例３）
本実施例では、実施例１または実施例２記載の方法で、図１０に示した状態に加工した後に、ウェル部にイオン打ち込みを行うことで、しきい値の調整を行う方法とその効果について詳細を開示する。
【００５２】
まず、実施例１または実施例２記載の方法で、図１０に示した状態に加工する。図１０では、理解を容易にするために、ＳＯＩ領域１６とバルク領域１７にそれぞれ１個しかＳＴＩ部１５を図示していないが、実際には、図１４に示したように、ＳＯＩ領域１６とバルク領域１７には、複数個のＳＴＩ部１５が存在する。また、理解を容易にするために、本実施例では、単結晶シリコン基板１として、ｐ型になるようにボロンなどの不純物が添加されたｐ型単結晶シリコン基板１８を用いた場合について説明する。加えて、エピタキシャル・単結晶シリコン６およびＳＯＩ層３もそれぞれｐ型に不純物が添加されて、それぞれ、ｐ型エピタキシャル・単結晶シリコン１９およびｐ型ＳＯＩ層２０とした場合について説明する。
【００５３】
ただし、ｐ型エピタキシャル・単結晶シリコン１９とｐ型ＳＯＩ層２０の不純物濃度は、一般に、設計条件によって異なる。たとえば、完全空乏化型のＭＯＳＦＥＴをＳＯＩ領域１６に形成するためにはＳＯＩ層２０の不純物濃度は、１×１０１７ｃｍ−３程度の濃度にすることが望ましい。また、バルク領域１７に、静電破壊防止回路などの比較的チャネル長の長い回路を作製するためには、ｐ型エピタキシャル・単結晶シリコン１９の不純物濃度は、１×１０１６ｃｍ−３程度の低濃度にすることが望ましい。また、バルク領域１７に微細ＭＯＳＦＥＴを作製するためには、短チャネル効果によるパンチ・スルーを防止する必要があるため、ｐ型エピタキシャル・単結晶シリコン１９の不純物濃度を１×１０１８ｃｍ−３程度の高濃度にすることが求められる。
【００５４】
これらの不純物の添加については、通常のレジストマスクを介したイオン注入を行ってもよいし、あるいは、あらかじめ、ｐ型エピタキシャル・単結晶シリコン１９をエピタキシャル成長させる際に、Ｉｎ−ｓｉｔｕに不純物を添加することもできる。ここで、ｐ型単結晶シリコン基板１８とｐ型エピタキシャル・単結晶シリコン１９は、接合を介さず電気的に接続されている。ｐ型エピタキシャル・単結晶シリコン１９に不純物を添加する際に、ｐ型単結晶シリコン基板１８に隣接した部分のｐ型エピタキシャル・単結晶シリコン１９の濃度を高く設計することで、ｐ型単結晶シリコン基板１８とｐ型エピタキシャル・単結晶シリコン１９が電気的に接続することを容易にすることができる。
【００５５】
次に、レジストを全面に塗布し、所望のパターンに加工したレジストマスクを介して、ボロン・イオンまたはリンまたは砒素などのイオン注入を行い、その後、レジストを除去する。このレジストマスクを介したイオン注入工程をレジスト・パターンの形状を変えて繰り返すことで、所望の領域に所望のドーズ量のイオンを注入することができる。たとえば、リン・イオンを注入すると、図１５に示したように、バルクｎ型ウェル２１およびＳＯＩ　ｎ型ウェル２２を形成することができる。バルクｎ型ウェル２１の濃度とＳＯＩ　ｎ型ウェル２２の濃度は一般的に、ＭＯＳＦＥＴのしきい値などの設計条件によって異なっている。以上により、バルク領域１７は、バルクｎ型ウェル領域２３およびバルクｐ型ウェル領域２４に分割され、ＳＯＩ領域１６は、ＳＯＩ　ｎ型ウェル領域２５およびＳＯＩ　ｐ型ウェル領域２６に分割されることとなる。
【００５６】
次に、所望の素子を作製すればよい。たとえば、バルクｎ型ウェル領域２３にはｐチャネルのＭＯＳＦＥＴ（ＰＭＯＳ）を作製し、バルクｐ型ウェル領域２４にはｎチャネルのＭＯＳＦＥＴ（ＮＭＯＳ）を作製し、バルク領域１７に静電破壊防止のＣＭＯＳ回路を作製することができる。一方、たとえば、ＳＯＩ　ｎ型ウェル領域２５に完全空乏化型のＰＭＯＳを作製し、ＳＯＩ　ｐ型ウェル領域２６に完全空乏化型のＮＭＯＳを作製し、高性能のＳＯＩ素子によるＣＭＯＳ回路をＳＯＩ領域１６に作製することができる。
【００５７】
実際に、上記のバルクＣＭＯＳ回路とＳＯＩ素子によるＣＭＯＳ回路を同一チップ上に集積してみたところ、様々な利点があることが検証された。まず、ｐ型単結晶シリコン基板１８は、ｐ型エピタキシャル・単結晶シリコン１９と電気的に接続されているため、たとえば、チップの裏面から電位を給電することができるので、ｐ型エピタキシャル・単結晶シリコン１９の電位は容易に調整することができる。
【００５８】
また、ＳＯＩ領域１６は、ＢＯＸ層２およびＳＴＩ部１５を介して、ｐ型単結晶シリコン基板１８とは電気的に分離されているので、ｐ型エピタキシャル・単結晶シリコン１９の電位とＳＯＩ　ｎ型ウェル２２およびｐ型ＳＯＩ層２０の電位を独立に設定することができる。従って、ＳＯＩ　ｎ型ウェル領域２５およびＳＯＩ　ｐ型ウェル領域２６に作製されるＭＯＳＦＥＴのしきい電圧を、バルク領域１７に作製されたＭＯＳＦＥＴのしきい電圧と独立に設定することができる。このことは、回路設計の自由度を大きく広げることとなる。
【００５９】
たとえば、デジタル回路を用いた場合、０あるいは１の信号に対応して、ｌｏｗ電圧とｈｉｇｈ電圧が必要になる。そして、ＳＯＩ　ｎ型ウェル領域２５に作製されたＰＭＯＳのｌｏｗ電圧とｈｉｇｈ電圧をそれぞれｌｏｗＰ１、およびｈｉｇｈＰ１とし、ＳＯＩ　ｐ型ウェル領域２６に作製されたＮＭＯＳのｌｏｗ電圧とｈｉｇｈ電圧をそれぞれｌｏｗＮ１、およびｈｉｇｈＮ１とし、バルクｎ型ウェル領域２３に作製されたＰＭＯＳのｌｏｗ電圧とｈｉｇｈ電圧をそれぞれｌｏｗＰ２、およびｈｉｇｈＰ２とし、バルクｐ型ウェル領域２４に作製されたＮＭＯＳのｌｏｗ電圧とｈｉｇｈ電圧をそれぞれｌｏｗＮ２、およびｈｉｇｈＮ２とする。
【００６０】
すると、ｌｏｗＰ１，ｌｏｗＮ１，ｌｏｗＰ２，ｌｏｗＮ２，ｈｉｇｈＰ１，ｈｉｇｈＮ１，ｈｉｇｈＰ２、およびｈｉｇｈＮ２は、それぞれすべて独立に設定することが可能となる。たとえば、ｌｏｗＮ１とｈｉｇｈＮ１をそれぞれ２Ｖと３Ｖに設定し、ｌｏｗＮ２とｈｉｇｈＮ２をそれぞれ３Ｖと５Ｖに設定したとすると、ＳＯＩ　ｐ型ウェル領域２６とバルクｐ型ウェル領域２４の間には、常に電圧がかかっているような状態にすることも可能である。
【００６１】
しきい電圧を変化させる別の方法としては、ゲート電極を通常の多結晶シリコンで形成する代わりにメタルで形成する方法もよく知られている。しかしながら、メタル・ゲート電極を用いると、素子を作製するための工程における最高処理温度を低く設定しなければならないなどの問題があった。上述のように、本発明に基づく方法を用いると、最高処理温度を低くすることなく、しきい電圧を容易に設定することが可能であることが明らかになった。
（実施例４）
本実施例では、実施例３に示した工程と同様の工程を経て、ＳＯＩ領域１６とバルク領域１７のしきい電圧を変化させるための別の構造について開示する。
【００６２】
まず、実施例１または実施例２記載の方法で、図１０に示した状態に加工する。次に、実施例３と同様のレジストマスクを介したイオン注入を行い、図１６に示した状態に加工する。実施例３と異なる点は、バルクｐ型ウェル２７が、バルクｎ型ウェル２１に囲まれるように形成されている点である。すなわち、バルク素子が、ｐ型単結晶シリコン基板１８とバルクｎ型ウェル２１の間に形成されるｐｎ接合によって、電気的に分離されている点である。これによって、ＳＯＩ領域１６とバルク領域１７のしきい電圧を独立に設定することを容易に可能にしている。また、バルクｐ型ウェル２７への給電をチップの上部から行うことでチップの裏面の電位とバルクｐ型ウェル２７の電位を独立にすることもできる。また、図１６に示したような状態と実施例３の図１５に示した状態が同一のチップ上に組み合わせて、存在していても差し支えない。
【００６３】
引き続き、図１６の状態の後は、実施例３と同様に、所望の素子による回路を形成すればよい。実際に、本実施例に基づく回路を作製することで、しきい値電圧を種々の値に変化させたバルク素子とＳＯＩ素子を同一チップ上に高集積できることが確認された。
【００６４】
【発明の効果】
本発明によれば、エピタキシャル成長技術を用いて、静電破壊耐性に強いバルク素子と高性能のＳＯＩ素子を同一チップ上に高集積させることができる。化学的機械的研磨によって、バルク領域とＳＯＩ領域をＳＴＩによって電気的に分離することで、片方の領域で発生したノイズがもう一方の領域に伝播することを防ぐことができる。また、ＳＯＩ素子とバルク素子の素子分離をそれぞれＳＴＩによって行うことで、高集積の回路を提供できる。さらに、バルク領域にあるトランジスタのしきい値を変化させることで、多水準のしきい値を有する素子と高性能のＳＯＩ素子を同一チップ上に集積することが可能となり、回路設計の自由度を大幅に広げることができる。
【図面の簡単な説明】
【図１】本発明の第１および第２の実施例による半導体装置の完成断面図。
【図２】本発明の第１の実施例に用いるＳＯＩ基板の断面図。
【図３】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図４】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図５】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図６】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図７】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図８】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図９】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図１０】本発明の第１および第２の実施例による半導体装置の完成断面図。
【図１１】本発明の第１および第２の実施例による半導体装置のレイアウト図。
【図１２】本発明の第２の実施例による半導体装置の製造工程順を示す断面図。
【図１３】本発明の第２の実施例による半導体装置の製造工程順を示す断面図。
【図１４】本発明の第３の実施例による半導体装置の製造工程順を示す断面図。
【図１５】本発明の第３の実施例による半導体装置の完成断面図。
【図１６】本発明の第４の実施例による半導体装置の完成断面図。
【符号の説明】
１…単結晶シリコン基板、２…ＢＯＸ層、３…ＳＯＩ層、４…キャップ二酸化シリコン膜、５…エピタキシャル・シリコン成長領域、６…エピタキシャル・単結晶シリコン、７…多結晶シリコン、８…レジストマスク、９…ドライエッチングによるダメージによる凹部、１０…二酸化シリコン膜、１１…ナイトライド膜、１２…開口部、１３…開口部、１４…開口部、１５…ＳＴＩ部、１６…ＳＯＩ領域、１７…バルク領域、１８…ｐ型単結晶シリコン基板、１９…ｐ型エピタキシャル・単結晶シリコン、２０…ｐ型　ＳＯＩ層、２１…バルクｎ型ウェル、２２…ＳＯＩ　ｎ型ウェル、２３…バルクｎ型ウェル領域、２４…バルクｐ型ウェル領域、２５…ＳＯＩ　ｎ型ウェル領域、２６…ＳＯＩ　ｐ型ウェル領域、２７…バルクｐ型ウェル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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