(57)【要約】【課題】Ｈ型ブリッジ回路によってモータへの通電を制御するモータ駆動装置において、Ｈ型ブリッジ回路を構成するスイッチング素子に故障があっても、モータに発電制動を作用させてフェイルセーフを図れるようにする。【解決手段】Ｈ型ブリッジ回路２を構成する第１ＦＥＴ２１〜第４ＦＥＴ２４とは別に、Ｈ型ブリッジ回路２とバッテリ３との接続を遮断する第５ＦＥＴ２５と、モータ１の両端を直接グランドＧＮＤに接続する第６ＦＥＴ２６及び第７ＦＥＴ２７を設け、モータ電流やモータ１の異常時には、第１ＦＥＴ２１，第２ＦＥＴ２２及び第５ＦＥＴ２５をＯＦＦ状態に制御し、第３ＦＥＴ２３，第４ＦＥＴ２４，第６ＦＥＴ２６及び第７ＦＥＴ２７をＯＮ状態に制御する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
Ｈ型ブリッジ回路によってモータへの通電を制御するモータ駆動装置であって、
Ｈ型ブリッジ回路を構成するスイッチング素子以外に、前記モータに発電制動を作用させる発電制動用スイッチング素子を備えたことを特徴とするモータ駆動装置。
【請求項２】
前記Ｈ型ブリッジ回路を構成するスイッチング素子を制御するＣＰＵのリセット時に、前記モータに発電制動が作用するよう構成したことを特徴とする請求項１記載のモータ駆動装置。
【請求項３】
前記Ｈ型ブリッジ回路を構成するスイッチング素子を制御するメインＣＰＵとは別のサブＣＰＵを備え、該サブＣＰＵによって前記発電制動用スイッチング素子を制御することを特徴とする請求項１記載のモータ駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｈ型ブリッジ回路によってモータへの通電を制御するモータ駆動装置に関し、詳しくは、モータに発電制動を作用させる技術に関する。
【０００２】
【従来の技術】
従来、Ｈ型ブリッジ回路を構成するスイッチング素子（トランジスタ）の制御によってモータへの通電及び通電方向を制御する構成のモータ駆動装置としては、特許文献１，２に開示されるようなものがあった。
【０００３】
また、Ｈ型ブリッジ回路の上流側（電源側）のスイッチング素子をＯＦＦ状態（非通電）とし、下流側（グランド側）のスイッチング素子をＯＮ状態（通電）とすることで、モータに発電制動を作用させる構成が知られている。
【０００４】
【特許文献１】
特開２０００−１９１１２２号公報
【特許文献２】
特開２０００−２０４５９３号公報
【０００５】
【発明が解決しようとする課題】
しかし、Ｈ型ブリッジ回路のスイッチング素子を用いてモータに発電制動を作用させる構成では、Ｈ型ブリッジ回路を構成するスイッチング素子のうちの１つでも正常にスイッチング動作しないものがあると、発電制動を作用させることができず、フェイルセーフを図ることができなくなるという問題があった。
【０００６】
また、Ｈ型ブリッジ回路のスイッチング素子を制御するＣＰＵの故障によっても、フェイルセーフを図ることができなくなるという問題があった。
本発明は上記問題点に鑑みなされたものであり、Ｈ型ブリッジ回路のスイッチング素子に不良が発生しても、発電制動を確実に作用させることができるモータ駆動装置を提供することを目的とする。
【０００７】
更に、前記Ｈ型ブリッジ回路のスイッチング素子を制御するＣＰＵの故障に対しても、発電制動を確実に作用させることができるモータ駆動装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
そのため請求項１記載の発明では、Ｈ型ブリッジ回路を構成するスイッチング素子以外に、モータに発電制動を作用させる発電制動用スイッチング素子を備える構成とした。
【０００９】
かかる構成によると、Ｈ型ブリッジ回路の上流側（電源側）のスイッチング素子を非通電とし、下流側（グランドＧＮＤ側）のスイッチング素子を通電とすることで、モータに発電制動を作用させ得ると共に、Ｈ型ブリッジ回路を構成するスイッチング素子とは別に設けた発電制動用スイッチング素子を制御することによっても、モータに発電制動を作用させ得る。
【００１０】
従って、Ｈ型ブリッジ回路を構成するスイッチング素子に故障が発生しても、発電制動用スイッチング素子によってモータに発電制動を作用させることができる。
【００１１】
請求項２記載の発明では、Ｈ型ブリッジ回路を構成するスイッチング素子を制御するＣＰＵのリセット時に、モータに発電制動が作用するよう構成した。
かかる構成によると、ＣＰＵのリセット時に、スイッチング素子のＯＮ・ＯＦＦ状態の組み合わせが、モータに発電制動が作用するＯＮ・ＯＦＦ状態の組み合わせになり、リセット動作に伴ってモータに発電制動が作用する。
【００１２】
従って、ＣＰＵの異常によってリセットがかかったときに、自動的にモータに発電制動が作用して、モータを早期に停止させることができる。
請求項３記載の発明では、Ｈ型ブリッジ回路を構成するスイッチング素子を制御するメインＣＰＵとは別のサブＣＰＵを備え、該サブＣＰＵによって発電制動用スイッチング素子を制御する構成とした。
【００１３】
かかる構成によると、Ｈ型ブリッジ回路を構成するスイッチング素子を制御することによる発電制動は、メインＣＰＵによって行われるが、発電制動用スイッチング素子を制御することによる発電制動は、サブＣＰＵによって行われる。
【００１４】
従って、Ｈ型ブリッジ回路を構成するスイッチング素子の故障、或いは、メインＣＰＵの異常時であっても、モータに発電制動を作用させることができる。
【００１５】
【発明の実施の形態】
以下に、本発明の実施形態を図に基づいて説明する。
図１は、第１の実施形態を示す図である。
【００１６】
この図１において、モータ１は、Ｈ型ブリッジ回路２によって駆動される。
前記Ｈ型ブリッジ回路２は、第１ＦＥＴ（電界効果型トランジスタ）２１，第２ＦＥＴ２２，第３ＦＥＴ２３，第４ＦＥＴ２４の４つのスイッチング素子で構成される。
【００１７】
尚、上流側の前記第１ＦＥＴ２１，第２ＦＥＴ２２はＰチャンネルで、下流側の第３ＦＥＴ２３，第４ＦＥＴ２４はＮチャンネルである。
前記Ｈ型ブリッジ回路２の上流側には第５ＦＥＴ２５が介装され、該第５ＦＥＴ２５の上流側は、スイッチＳＷを介してバッテリ３に接続される。
【００１８】
即ち、スイッチＳＷ及び第５ＦＥＴ２５を介して、バッテリ３と前記Ｈ型ブリッジ回路２とが接続される。
一方、前記Ｈ型ブリッジ回路２の下流側は、電流検出抵抗Ｒｉを介してグランドＧＮＤに接続される。
【００１９】
また、前記モータ１の両端端子は、第６ＦＥＴ２６，第７ＦＥＴ２７を介して直接グランドＧＮＤに接続されるようになっている。
尚、前記第５ＦＥＴ２５はＰチャンネルで、第６ＦＥＴ２６，第７ＦＥＴ２７はＮチャンネルである。
【００２０】
前記第１ＦＥＴ２１〜第７ＦＥＴ２７のＯＮ・ＯＦＦはＣＰＵ４によって制御され、前記ＣＰＵ４によって各第１ＦＥＴ２１〜第７ＦＥＴ２７のゲート電圧を制御するライン（制御入力ライン）は、プルアップ抵抗Ｒ１〜Ｒ７によってそれぞれ前記第５ＦＥＴ２５上流の電源側に接続されている。
【００２１】
前記ＣＰＵ４は、前記スイッチＳＷを介してバッテリ３と接続される電源回路５から電源が供給される。
また、前記ＣＰＵ４には、モータポジション要求を示す信号６が入力されると共に、モータポジションセンサ７で検出された実際のモータポジションが入力され、前記実際のモータポジションをモータポジション要求に一致させるべく、前記第１ＦＥＴ２１〜第４ＦＥＴ２４のゲート電圧をＰＷＭ制御する。
【００２２】
即ち、第１ＦＥＴ２１及び第４ＦＥＴ２４をＯＮ状態に、第２ＦＥＴ２２及び第３ＦＥＴ２３をＯＦＦ状態に制御すれば、モータ１が正転し、逆に、第１ＦＥＴ２１及び第４ＦＥＴ２４をＯＦＦ状態に、第２ＦＥＴ２２及び第３ＦＥＴ２３をＯＮ状態に制御すれば、モータ１が逆転するようになっており、前記ＣＰＵ４は、実際のモータポジションとモータポジション要求との比較に基づいて、モータ駆動の要否及びモータ回転方向を判断し、これに基づいて前記第１ＦＥＴ２１〜第４ＦＥＴ２４のゲート電圧を制御する。
【００２３】
尚、上記通常のモータ駆動状態では、前記第５ＦＥＴ２５はＯＮ状態に、前記第６ＦＥＴ２６及び第７ＦＥＴ２７はＯＦＦ状態に保持される。
また、前記ＣＰＵ４には、前記電流検出抵抗Ｒｉの端子電圧を検出することで、モータ電流を検出し、該モータ電流の異常を判定するモータ電流異常判定回路８からの異常判定信号が入力される。
【００２４】
そして、例えばモータ電流の異常が判定されたときや、モータポジションセンサ７で検出された実際のモータポジションに基づいてモータ１の故障が判定されたときには、前記ＣＰＵ４は、前記第１ＦＥＴ２１，第２ＦＥＴ２２及び第５ＦＥＴ２５をＯＦＦ状態に制御し、かつ、第３ＦＥＴ２３，第４ＦＥＴ２４，第６ＦＥＴ２６及び第７ＦＥＴ２７をＯＮ状態に制御し、モータ１に発電制動を作用させて、モータ１の過回転を防止する。
【００２５】
ここで、前記第１ＦＥＴ２１，第２ＦＥＴ２２をＯＦＦ状態に制御し、かつ、第３ＦＥＴ２３，第４ＦＥＴ２４をＯＮ状態に制御すれば、モータ１に発電制動が作用することになるが、第１ＦＥＴ２１〜第４ＦＥＴ２４のいずれかに故障が発生すると、発電制動を作用させることができなくなる。
【００２６】
しかし、本実施形態では、前記第１ＦＥＴ２１，第２ＦＥＴ２２をＯＦＦ状態に制御し、かつ、第３ＦＥＴ２３，第４ＦＥＴ２４をＯＮ状態に制御すると同時に、第５ＦＥＴ２５をＯＦＦ状態に、第６ＦＥＴ２６及び第７ＦＥＴ２７をＯＮ状態に制御して、たとえ第１ＦＥＴ２１〜第４ＦＥＴ２４の制御によってモータ１に発電制動を作用させることができなくても、第５ＦＥＴ２５〜第７ＦＥＴ２７の制御によって、モータ１に発電制動を作用させることができるようにしてある。
【００２７】
即ち、Ｈ型ブリッジ回路２を構成する４つのスイッチング素子とは別に、モータ１に発電制動を作用させる発電制動用スイッチング素子として、第５ＦＥＴ２５，第６ＦＥＴ２６及び第７ＦＥＴ２７を設けてある。
【００２８】
従って、第１ＦＥＴ２１〜第４ＦＥＴ２４のいずれかに故障が発生しても、第５ＦＥＴ２５，第６ＦＥＴ２６及び第７ＦＥＴ２７によって、モータ１に発電制動を作用させることができ、モータポジションが要求ポジションから大きく逸脱してしまうことを回避でき、確実にフェイルセーフが図られる。
【００２９】
また、半導体から構成されるスイッチング素子である第５ＦＥＴ２５，第６ＦＥＴ２６及び第７ＦＥＴ２７は応答良く動作し、以って、発電制動は応答良く作用するから、速やかにモータ１を停止させることができる。
【００３０】
更に、第５ＦＥＴ２５によって電源とＨ型ブリッジ回路２との接続が遮断されるから、第１ＦＥＴ２１〜第４ＦＥＴ２４のいずれかに故障が発生したときに、発電制動を作用させるための制御によってＨ型ブリッジ回路２の他のスイッチング素子に過電流が流れることを回避できる。
【００３１】
本実施形態では、上記構成に加えて、前記ＣＰＵ４のプログラムラン信号を監視するウォッチドッグタイマ（ＷＤＴ）９が設けられており、プログラムラン信号の異常時には、ＣＰＵ４がリセットされるようになっている。
【００３２】
一方、前記第１ＦＥＴ２１〜第７ＦＥＴ２７のゲート電圧は、ＣＰＵ４のリセット状態では、前記プルアップ抵抗Ｒ１〜Ｒ７により閾値電圧以上の正の電圧に制御され、Ｐチャンネルである第１ＦＥＴ２１，第２ＦＥＴ２２，第５ＦＥＴ２５はＯＦＦ状態になり、Ｎチャンネルでである第３ＦＥＴ２３，第４ＦＥＴ２４，第６ＦＥＴ２６，第７ＦＥＴ２７はＯＮ状態になるようにしてある。
【００３３】
従って、ＣＰＵ４がリセットされると、Ｈ型ブリッジ回路２がモータ１に発電制動を作用させるスイッチング素子のＯＮ・ＯＦＦ組み合わせ状態になり、かつ、第５ＦＥＴ２５，第６ＦＥＴ２６，第７ＦＥＴ２７もモータ１に発電制動を作用させる状態になり、ＣＰＵ４のリセットに伴って、モータ１に発電制動が作用することになる。
【００３４】
このように、ＣＰＵ４のリセットに伴ってモータ１に発電制動が作用する構成としてあれば、ＣＰＵ４の異常が発生しても、モータ１に発電制動を作用させて停止させることができ、モータポジションが要求ポジションから大きく逸脱してしまうことを回避できる。
【００３５】
図２は、第２の実施形態を示す。
この図２に示す構成は、前記図１に示した第１の実施形態に対し、プルアップ抵抗Ｒ１〜Ｒ７及びＷＤＴ９を備えず、相互監視を行うメインＣＰＵ４ａとサブＣＰＵ４ｂを備える点が異なる。
【００３６】
ここで、メインＣＰＵ４ａが、Ｈ型ブリッジ回路２を構成する第１ＦＥＴ２１〜第４ＦＥＴ２４のゲート電圧を制御し、サブＣＰＵ４ｂが、第５ＦＥＴ２５〜第７ＦＥＴ２７のゲート電圧を制御する。
【００３７】
また、前記モータ電流異常判定回路８からの異常判定信号がメインＣＰＵ４ａ，サブＣＰＵ４ｂそれぞれに入力されるようになっており、モータ電流に異常が発生すると、メインＣＰＵ４ａは、第１ＦＥＴ２１及び第２ＦＥＴ２２をＯＦＦ状態に制御すると共に、第３ＦＥＴ２３及び第４ＦＥＴ２４をＯＮ状態に制御して、モータ１に発電制動を作用させるようにし、同時に、前記サブＣＰＵ４ｂは、第５ＦＥＴ２５をＯＦＦ状態に制御し、かつ、第６ＦＥＴ２６及び第７ＦＥＴ２７をＯＮ状態に制御して、モータ１に発電制動を作用させるようにする。
【００３８】
従って、Ｈ型ブリッジ回路２を構成する第１ＦＥＴ２１〜第４ＦＥＴ２４に故障が発生していても、サブＣＰＵ４ｂによる第５ＦＥＴ２５〜第７ＦＥＴ２７の制御によって、モータ電流異常時にモータ１に発電制動を作用させ、モータ１を直ちに停止させることができる。
【００３９】
また、前記メインＣＰＵ４ａ，サブＣＰＵ４ｂには、それぞれにモータポジション要求を示す信号６及びモータポジションセンサ７で検出された実際のモータポジションが入力され、通信手段を介して相互監視を行う。
【００４０】
そして、例えばメインＣＰＵ４ａに異常が生じて正常な制御が行われなくなっていることをサブＣＰＵ４ｂが判断すると、サブＣＰＵ４ｂは、第５ＦＥＴ２５をＯＦＦ状態に制御し、かつ、第６ＦＥＴ２６及び第７ＦＥＴ２７をＯＮ状態に制御して、モータ１に発電制動を作用させ、モータ１が要求とは異なるポジションに制御されてしまうことを防止する。
【００４１】
更に、サブＣＰＵ４ｂは、メインＣＰＵ４ａに異常が生じて正常な制御が行われなくなっていることを、外部に対して通信手段を用いて伝達する。
また、サブＣＰＵ４ｂに異常が生じていて、第５ＦＥＴ２５〜第７ＦＥＴ２７が誤制御される可能性がある場合には、メインＣＰＵ４ａが、第１ＦＥＴ２１及び第２ＦＥＴ２２をＯＦＦ状態、第３ＦＥＴ２３及び第４ＦＥＴ２４をＯＮ状態に制御して、発電制動をモータ１に作用させるようにし、かつ、通信手段を用いてサブＣＰＵ４ｂの異常を外部に伝達する。
【００４２】
上記のように、前記メインＣＰＵ４ａ，サブＣＰＵ４ｂが相互監視を行う構成であれば、プログラムラン信号に基づく異常監視に比べ、より高度な異常監視が可能で、モータ１のポジションが異常制御させることをより確実に防止でき、また、スイッチング素子の誤制御により過電流がスイッチング素子に流れることを防止できる。
【００４３】
図３は、第３の実施形態を示す。
この図３に示す第３の実施形態は、図２の第２実施形態に対して、発電制動用スイッチング素子としての第５ＦＥＴ２５〜第７ＦＥＴ２６に代えて、前記モータ１の両端端子を短絡させるリレー１０と、該リレー１０のＯＮ・ＯＦＦを切換える第８ＦＥＴ２８を設け、該第８ＦＥＴ２８のＯＮ・ＯＦＦをサブＣＰＵ４ｂで制御する構成としてある。
【００４４】
前記第８ＦＥＴ２８がＯＮ状態になると、リレー１０がＯＮして、前記モータ１の両端端子が短絡され、モータ１に対して発電制動が作用する。
かかる構成において、モータ電流に異常が発生すると、メインＣＰＵ４ａは、第１ＦＥＴ２１及び第２ＦＥＴ２２をＯＦＦ状態に制御すると共に、第３ＦＥＴ２３及び第４ＦＥＴ２４をＯＮ状態に制御して、モータ１に発電制動を作用させるようにし、一方、サブＣＰＵ４ｂは、前記第８ＦＥＴ２８をＯＮ状態に制御することでリレー１０をＯＮ状態にして、モータ１に発電制動を作用させるようにする。
【００４５】
従って、Ｈ型ブリッジ回路２を構成する第１ＦＥＴ２１〜第４ＦＥＴ２４のいずれかに故障が発生していても、サブＣＰＵ４ｂによる第８ＦＥＴ２８の制御によって、モータ１に発電制動を作用させることができ、モータ１を直ちに停止させることができる。
【００４６】
また、第３の実施形態では、リレー１０と第８ＦＥＴ２８とによって、発電制動用スイッチング素子が構成されるから、第１，２実施形態に比して発電制動の応答が遅いものの、構成が簡略化され、フェイルセーフの信頼性向上を図ることができる。
【００４７】
ここで、上記実施形態から把握し得る請求項以外の技術思想について、以下にその効果と共に記載する。
（イ）請求項１〜３のいずれか１つに記載のモータ駆動装置において、前記発電制動用スイッチング素子が、前記モータの両端端子をそれぞれグランドに接続させるスイッチング素子と、前記Ｈ型ブリッジ回路と電源との間に介装されるスイッチング素子とから構成されることを特徴とするモータ駆動装置。
【００４８】
かかる構成によると、Ｈ型ブリッジ回路に対する電源供給を遮断させると共に、モータの両端端子を、Ｈ型ブリッジ回路を介さずに直接グランドに接続させることで、Ｈ型ブリッジ回路を構成するスイッチング素子が故障しても、応答良くモータに発電制動を作用させることができる。
（ロ）請求項１〜３のいずれか１つに記載のモータ駆動装置において、前記発電制動用スイッチング素子が、前記モータの両端端子を短絡させるリレーと、該リレーのＯＮ・ＯＦＦを制御するスイッチング素子とから構成されることを特徴とするモータ駆動装置。
【００４９】
かかる構成によると、モータの両端端子をリレーで短絡させることで、発電制御をモータに作用させるから、応答は遅いものの、発電制動用スイッチング素子の構成を簡便にでき、信頼性が向上する。
（ハ）請求項３記載のモータ駆動装置において、前記メインＣＰＵとサブＣＰＵとが相互監視を行って、他方を異常と判断した一方のＣＰＵが、前記モータに発電制動を作用させるべく、Ｈ型ブリッジ回路を構成するスイッチング素子又は発電制動用スイッチング素子を制御することを特徴とするモータ駆動装置。
【００５０】
かかる構成によると、メインＣＰＵとサブＣＰＵとが相互監視を行って、一方のＣＰＵが他方の異常を判断すると、前記一方のＣＰＵが、制御対象とするスイッチング素子を制御して、モータに発電制動を作用させるので、高度な異常監視を行って、モータが異常ポジションに制御されるのをより確実に防止できる。
（ニ）請求項２記載のモータ駆動装置において、
前記Ｈ型ブリッジ回路を構成するスイッチング素子、及び、前記発電制動用スイッチング素子が、トランジスタで構成されると共に、
各トランジスタの制御入力ラインがプルアップ抵抗によって電源側に接続され、
前記制御入力を前記電源側とするときの各トランジスタのＯＮ・ＯＦＦ状態の組み合わせが、前記モータに発電制動を作用させる組み合わせになるように、各トランジスタの形を予め選定してあることを特徴とするモータ駆動装置。
【００５１】
かかる構成によると、ＣＰＵがリセットされ、プルアップ抵抗によって各トランジスタの制御入力が電源側となると、このときの各トランジスタのＯＮ・ＯＦＦ状態の組み合わせは、モータに発電制動を作用させる組み合わせになり、ＣＰＵのリセット動作に伴って、モータに発電制動が作用する。
【図面の簡単な説明】
【図１】本発明に係るモータ駆動装置の第１の実施形態を示す図。
【図２】本発明に係るモータ駆動装置の第２の実施形態を示す図。
【図３】本発明に係るモータ駆動装置の第３の実施形態を示す図。
【符号の説明】
１…モータ、２…Ｈ型ブリッジ回路、３…バッテリ、４…ＣＰＵ、４ａ…メインＣＰＵ、４ｂ…サブＣＰＵ、５…電源回路、６…モータポジション要求信号、７…モータポジションセンサ、８…モータ電流異常判定回路、９…ウォッチドッグタイマ（ＷＤＴ）、１０…リレー、２１…第１ＦＥＴ、２２…第２ＦＥＴ、２３…第３ＦＥＴ、２４…第４ＦＥＴ、２５…第５ＦＥＴ、２６…第６ＦＥＴ、２７…第７ＦＥＴ、２８…第８ＦＥＴ、Ｒｉ…電流検出抵抗、Ｒ１〜Ｒ７…プルアップ抵抗
【図１】
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【図２】
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【図３】
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