(57)【要約】【課題】双方向へのデータ転送を担うデータバスを有するメモリシステムにおいて、データ転送の方向を問わず信頼性の高いデータ転送を行う。【解決手段】データバス１２の信号線は、双方向のデータ転送を担っている。即ち、ＤＩＭＭに対するデータの書き込み動作の間はメモリコントローラ１０からＤＩＭＭへのデータ転送を行い、データの読み出し動作の間はＤＩＭＭからメモリコントローラ１０へのデータ転送を行う。その信号線は終端抵抗としてインピーダンスがメモリコントローラ１０の制御される終端可変抵抗ＶＲｔ１を備えている。メモリコントローラ１０は、ＤＩＭＭに対するデータの書き込み動作の間は終端可変抵抗ＶＲｔ１のインピーダンスを書き込み動作に適した値し、データの読み出し動作の間は終端可変抵抗ＶＲｔ１のインピーダンスを読み出し動作に適した値にする。【選択図】　　　　図１
2004021916.tif 000002
【特許請求の範囲】
【請求項１】
双方向にデータを転送可能な信号線と、
前記信号線を終端する少なくとも一つの終端素子と
を備え、
前記少なくとも一つの終端素子のインピーダンスは、前記データが転送される方向に応じて可変であるデータバス。
【請求項２】
前記信号線に対して直列に接続された可変インピーダンス素子
を更に備え、
前記可変インピーダンス素子のインピーダンスは、前記データが転送される方向に応じて可変である請求項１記載のデータバス。
【請求項３】
双方向にデータを転送可能な信号線と、
前記信号線に対して直列に接続された可変インピーダンス素子と
を備え、
前記可変インピーダンス素子のインピーダンスは、前記データが転送される方向に応じて可変であるデータバス。
【請求項４】
前記信号線は、第１端及び第２端と、前記第１端と前記第２端との間から分岐する少なくとも一つの第３端とを有し、
前記少なくとも一つの第３端の各々には前記データの読み出し／書き込みが可能なメモリが接続され、
前記少なくとも一つの終端素子は、前記第２端に接続されて前記読み出し／書き込み動作に応じて異なる抵抗値を採る第１の終端可変抵抗を有する、請求項１及び請求項２のいずれか一つに記載のデータバス。
【請求項５】
前記第１端には、前記メモリに対する書き込みデータの送信と、前記メモリからの読み出しデータの受信とを行うメモリコントローラが接続され、
前記書き込みの際には前記読み出しの際よりも、前記第１の終端可変抵抗の抵抗値が小さい、請求項４記載のデータバス。
【請求項６】
前記少なくとも一つの終端素子は、前記第１端に接続されて前記読み出し／書き込み動作に応じて異なる抵抗値を採る第２の終端可変抵抗を更に有する、請求項４及び請求項５のいずれか一つに記載のデータバス。
【請求項７】
前記第１端には、前記メモリに対する書き込みデータの送信と、前記メモリからの読み出しデータの受信とを行うメモリコントローラが接続され、
前記書き込みの際には前記第２の終端可変抵抗の抵抗値を無限大にし、前記読み出しの際には前記第１の終端可変抵抗の抵抗値を無限大にする、請求項６記載のデータバス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータバスを用いてデータの授受を行う技術に関するものである。
【０００２】
【従来の技術】
図１５および図１６は、コンピュータシステムのマザーボード上に構築される従来のメモリシステムの構成を示す図である。ここでは、メモリシステムの一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を搭載したＤＩＭＭ（Ｄｕａｌ　Ｉｎｌｉｎｅ　Ｍｅｍｏｒｙ　Ｍｏｄｕｌｅ）を４個搭載するメモリシステムを示している。同図に示すように、メモリコントローラ１０と４個のＤＩＭＭ（ＤＩＭＭ０〜ＤＩＭＭ３）との間は、アドレス／コマンドバス１１、データバス１２、クロックライン１３により接続されている。
【０００３】
メモリコントローラ１０はアドレス／コマンドバス１１およびデータバス１２を介して、４個のＤＩＭＭのそれぞれの動作を制御すると共に、各ＤＩＭＭに対してデータの書き込み及び読み出しを行う。アドレス／コマンドバス１１は、メモリコントローラ１０が出力する命令信号（ＣＭＤ）およびアドレス信号（ＡＤＤ）を各ＤＩＭＭに転送するためのバスである。命令信号（ＣＭＤ）とは、メモリコントローラ１０がそれぞれのＤＩＭＭに対してデータの書き込みあるいは読み出しの指示を行うための信号である。また、アドレス信号（ＡＤＤ）とは、その書き込みあるいは読み出しの対象となるＤＲＡＭのアドレスを指定するための信号である。
【０００４】
データバス１２は、メモリコントローラ１０と各ＤＩＭＭ間のデータの転送を担うバスであり、メモリコントローラ１０と各ＤＩＭＭ間での双方向のデータ転送が可能である。即ち、メモリコントローラ１０がＤＩＭＭに対してデータの書き込みを行う場合、データバス１２はメモリコントローラ１０が出力するデータ（書き込みデータ）をＤＩＭＭへと転送し、反対にメモリコントローラ１０がＤＩＭＭに対してデータの読み出しを行う場合、ＤＩＭＭから出力されたデータ（読み出しデータ）をメモリコントローラ１０へと転送する。
【０００５】
また、データバス１２を介してメモリコントローラ１０とＤＩＭＭとの間でやりとりされる信号としては、書き込み及び読み出しの対象そのものであるデータ信号（ＤＱ）の他、メモリコントローラ１０あるいはＤＩＭＭ内のＤＲＡＭがデータを取り込む際に用いられるデータストローブ（Ｄａｔａ　Ｓｔｒｏｂｅ）信号（ＤＱＳ）や、データをマスクするための信号（ＤＭ）等がある。なお、説明の簡単のために図示は省略したが、アドレス／コマンドバス１１やデータバス１２等のメモリバスはそれぞれ複数の信号線によって構成されている。例えば、ＤＱ／ＤＱＳ／ＤＭの転送を担うデータバス１２であれば、１０８本程度の信号線により構成されるのが一般的である。
【０００６】
また、メモリコントローラ１は、メモリシステムの動作タイミングの基準となる基準周波数を有する基準クロック信号を、クロックライン１３を介してそれぞれのＤＩＭＭに送信する。
【０００７】
ここで、図１５に示した従来のメモリシステムの動作を簡単に説明する。例えば、ＤＩＭＭへのデータの書き込みを行う場合、まず、メモリコントローラ１０はアドレス／コマンドバス１１を介して、ＤＩＭＭに対しデータの書き込み指示を行う命令信号（ＣＭＤ）を出力すると共にアドレス信号（ＡＤＤ）によりその書き込みの対象となるアドレスを指定する。その後、メモリコントローラ１０がデータバス１２を介して書き込みデータをＤＩＭＭへ転送することで、指定されたアドレスに当該データが書き込まれる。
【０００８】
反対に、ＤＩＭＭからのデータの読み出しを行う場合、まず、メモリコントローラ１０はアドレス／コマンドバス１１を介して、ＤＩＭＭに対しデータの読み出し指示を行う命令信号（ＣＭＤ）を出力する共にアドレス信号（ＡＤＤ）によりその読み出しの対象となるアドレスを指定する。すると、ＤＩＭＭの指定されたアドレスに記憶されたデータが読み出される。そのデータ（読み出しデータ）はデータバス１２を介してメモリコントローラ１０へと転送され、メモリコントローラ１０によって当該読み出しデータが読み込まれる。
【０００９】
ところで、アドレス／コマンドバス１１やデータバス１２等のメモリバスにおいてデータ信号の転送の際に反射が生じると、その影響により信号歪みが発生する。従って、反射の発生を抑える目的でメモリバスの信号線路におけるインピーダンス整合をとることは重要である。よって一般に、メモリバスを構成するそれぞれの信号線は所定の終端抵抗により終端される。
【００１０】
例えば図１５では、データバス１２には、その信号線に対して直列接続された直列抵抗Ｒｓ１と、終端抵抗Ｒｔ１が備え付けられている。また、アドレス／コマンドバス１１には、その信号線に対して直列接続された直列抵抗Ｒｓ２が備え付けられている。また、終端抵抗Ｒｔは所定の電圧Ｖｔｔに接続されるが、通常Ｖｔｔは電源電圧の半分程度の電圧に設定される。なお、上記したようにメモリバスを構成する個々の信号線の図示は省略しているが、終端抵抗はメモリバスを構成する信号線のそれぞれが有している。
【００１１】
一般的に終端抵抗は、転送される信号の受信側に近い位置に接続させる方が、受信側における信号歪みをより効果的に抑えることができる。上記したようにデータバス１２は双方向の信号の転送を担っているので、ＤＩＭＭからのデータ読み出しの際のデータ転送を考慮し、データバス１２の信号線の終端抵抗を図１６のような構成としても良い。つまり、データバス１２を構成する信号線のうちメモリコントローラ１が接続された第１端側においてＤＩＭＭよりもメモリコントローラ１０に近い方に（即ち、メモリコントローラ１０とＤＩＭＭとの間）にも終端抵抗Ｒｔ２を備え付けてもよい。それにより、ＤＩＭＭからの読み出し動作の際に、メモリコントローラ１０で受信される信号の歪みを図１５の例よりも効果的に抑えることができる。
【００１２】
近年、メモリシステムの動作の高速化および低消費電力化を図るために、メモリコントローラ１０とのＤＩＭＭ間における信号の振幅は小さく抑えられる傾向にある。それに伴い、信号の振幅のマージンは減少してきており、信号歪みを抑えることの重要性はさらに高まっている。従って、メモリバスを構成する信号線に直列抵抗や終端抵抗を備え付けることでインピーダンス整合を図り、反射の影響による信号歪みを抑えることの重要性はさらに高まっている。
【００１３】
【発明が解決しようとする課題】
上記の例で示したデータバス１２のように、信号線が双方向のデータの転送を担う場合、特に転送する信号の周波数が高くなると、信号の一の方向への転送の際のインピーダンス整合と他の方向への転送の際のインピーダンス整合の両方をバランスよく保つことは困難になる。つまり、データバス１２の終端抵抗Ｒｔ１、Ｒｔ２並びに直列抵抗Ｒｓ１が信号歪みを抑える効果が、データの転送方向により異なる場合がある。その場合、ＤＩＭＭへのデータ書き込み時（メモリコントローラ１０からＤＩＭＭへのデータ転送時）と、ＤＩＭＭからのデータ読み出し時（ＤＩＭＭからメモリコントローラ１０へのデータ転送時）とで、直列抵抗や終端抵抗が信号歪みを抑える効果に違いが生じる。
【００１４】
従って、例えばＤＩＭＭへのデータ書き込み時における信号歪みを抑えるようにインピーダンスを設定された終端抵抗を使用すると、逆に、読み出し時におけるインピーダンス整合が崩れ、読み出し時におけるデータ信号の波形に歪みが生じる。その結果、データバス１２で転送される信号の振幅にある程度のマージンを持たせる必要が生じ、メモリシステムの動作の高速化および低消費電力化の妨げとなる。
【００１５】
本発明は以上のような課題を解決するためになされたものであり、双方向へのデータ転送を担うデータバスを有するメモリシステムにおいて、データ転送の方向を問わず信頼性の高いデータの転送が可能なデータバスを提供することを目的とする。
【００１６】
【課題を解決するための手段】
請求項１に記載のデータバスは、双方向にデータを転送可能な信号線と、前記信号線を終端する少なくとも一つの終端素子とを備え、前記少なくとも一つの終端素子のインピーダンスは、前記データが転送される方向に応じて可変である。
【００１７】
請求項２に記載のデータバスは、請求項１記載のデータバスにおいて、前記信号線に対して直列に接続された可変インピーダンス素子を更に備え、前記可変インピーダンス素子のインピーダンスは、前記データが転送される方向に応じて可変である。
【００１８】
請求項３に記載のデータバスは、双方向にデータを転送可能な信号線と、前記信号線に対して直列に接続された可変インピーダンス素子とを備え、前記可変インピーダンス素子のインピーダンスは、前記データが転送される方向に応じて可変である。
【００１９】
請求項４に記載のデータバスは、請求項１及び請求項３のいずれか一つに記載のデータバスにおいて、第１端及び第２端と、前記第１端と前記第２端との間から分岐する少なくとも一つの第３端とを有し、前記少なくとも一つの第３端の各々には前記データの読み出し／書き込みが可能なメモリが接続され、前記少なくとも一つの終端素子は、前記第２端に接続されて前記読み出し／書き込み動作に応じて異なる抵抗値を採る第１の終端可変抵抗を有する。
【００２０】
請求項５に記載のデータバスは、請求項４記載のデータバスにおいて、前記第１端には、前記メモリに対する書き込みデータの送信と、前記メモリからの読み出しデータの受信とを行うメモリコントローラが接続され、前記書き込みの際には前記読み出しの際よりも、前記第１の終端可変抵抗の抵抗値が小さい。
【００２１】
請求項６に記載のデータバスは、請求項４及び請求項５のいずれか一つに記載のデータバスにおいて、前記少なくとも一つの終端素子は、前記第１端に接続されて前記読み出し／書き込み動作に応じて異なる抵抗値を採る第２の終端可変抵抗を更に有する。
【００２２】
請求項７に記載のデータバスは、請求項６記載のデータバスにおいて、前記第１端には、前記メモリに対する書き込みデータの送信と、前記メモリからの読み出しデータの受信とを行うメモリコントローラが接続され、前記書き込みの際には前記第２の終端可変抵抗の抵抗値を無限大にし、前記読み出しの際には前記第１の終端可変抵抗の抵抗値を無限大にする。
【００２３】
【発明の実施の形態】
＜実施の形態１＞
図１は本発明の実施の形態１に係るデータバスが適用可能なメモリシステムの構成を示す図である。この図において、図１５と同様の要素については同一符号を付してあるので、それらについての詳細な説明は省略する。同図に示すように、本実施の形態においてはデータバス１２は信号線１２０と、これを終端する終端素子として可変抵抗ＶＲｔ（以下「終端可変抵抗」）と、直列抵抗Ｒｓ１とを備えている。信号線１２０はＤＩＭＭに対する書き込みデータの送信と、ＤＩＭＭからの読み出しデータの受信とを行うメモリコントローラ１０が直列抵抗Ｒｓ１を介して接続される第１端と、終端可変抵抗ＶＲｔが接続される第２端とを有している。第１端と第２端との間からは少なくとも１つの第３端が分岐し、第３端の各々にはＤＩＭＭが接続されている。
【００２４】
終端可変抵抗ＶＲｔのインピーダンス（抵抗値）は、外部から入力される制御信号（以下「ＲＴＣ信号」と称する）により制御可能である。例えば、メモリコントローラ１０はＤＩＭＭに対するデータの書き込みや読み出し動作の制御を行うと共に、ＲＴＣ信号を出力してもよい。このようにメモリコントローラ１０が、終端可変抵抗ＶＲｔのインピーダンスを制御するインピーダンス制御部としての機能を備えることにより、言い換えれば、インピーダンス制御部をメモリコントローラ１０に内蔵させることにより、メモリシステムの小型化を図ることができる。ＲＴＣ信号は、当該ＲＴＣ信号を伝達するためのＲＴＣライン２０を介して終端可変抵抗ＶＲｔに入力される。
【００２５】
ここで、上記したように通常データバス１２等は複数本（例えば１０８本程度）の信号線によって構成されており、それら信号線のそれぞれが終端抵抗を備える必要がある。従って、説明の簡単のために図１での図示は省略したが、実際には図２のようにデータバス１２の信号線のそれぞれに終端可変抵抗ＶＲ１〜ＶＲｎ（ｎは例えば１０８）が設けられる。
【００２６】
なお、以下の実施の形態においてもデータバス１２の信号線のそれぞれが終端抵抗を備えることとなるが、説明の簡単のために以降説明する図においてもそれら複数個の終端抵抗を図１と同様に図面上１つにまとめて示す。
【００２７】
上述したように、データバス１２が信号線が双方向の信号の転送を担う場合、特に転送する信号の周波数が高くなると、ＤＩＭＭに対するデータの書き込み時（書き込みモード：データはメモリコントローラ１０からＤＩＭＭへと転送される）および読み出し時（読み出しモード：データはメモリコントローラ１０へとＤＩＭＭから転送される）の両方でインピーダンス整合をバランスよく保つことは困難になる。そこで、本実施の形態に係るメモリシステムにおいては、それらの動作モードに応じて、即ちデータが転送される方向に応じてメモリコントローラ１０が終端可変抵抗ＶＲｔのインピーダンスを適切な設定する。
【００２８】
つまり、メモリコントローラ１０は終端可変抵抗ＶＲｔのインピーダンスを、書き込みモードでは書き込みモードに適切なインピーダンス（以下「書き込み用インピーダンス」という）に、読み出しモードでは読み出しモードに適切なインピーダンス（以下「読み出し用インピーダンス」という）に切り替える。それにより、データバス１２において動作モードを問わず信頼性の高いデータ転送が可能になる。
【００２９】
図３は、本実施の形態に係るメモリシステムの動作を示すタイミングチャートである。以下、この図に基づいて本実施の形態に係るメモリシステムの動作について説明する。説明の簡単のため、アドレス／コマンドバス１１、データバス１２ＲＴＣライン２０のいずれにおける伝播遅延も等しくｔｐｄとする。まず、初期状態ではメモリコントローラ１０によるＲＴＣ信号（ＲＴＣ）の出力は”０”であり、終端可変抵抗ＶＲｔのインピーダンスは書き込み用インピーダンスであるとする。
【００３０】
そしてメモリシステムが読み出しモードになり、メモリコントローラ１０はＤＩＭＭに対してデータの読み出しを行うとする。その場合、タイミングＴ１でメモリコントローラ１０は、アドレス／コマンドバス１１を介しＤＩＭＭ内のＤＲＡＭへ読み出し指示の命令信号（ＣＭＤ）”Ｒｅａｄ”を出力すると共に、読み出しの対象となるアドレスを指定するアドレス信号（不図示）を出力する。さらにそれと同時に、メモリコントローラ１０はＲＴＣ信号（ＲＴＣ）のレベルを”１”とし、ＲＴＣライン２０を介して終端可変抵抗ＶＲｔへと出力する。
【００３１】
タイミングＴ１でメモリコントローラ１０より出力された命令信号”Ｒｅａｄ”は、伝播遅延ｔｐｄだけ遅れてタイミングＴ２でＤＲＡＭに到達する。また、ＲＴＣ信号”１”もまた同じくタイミングＴ２で終端可変抵抗ＶＲｔに到達する。終端可変抵抗ＶＲｔは、ＲＴＣ信号”１”を受けると、自身のインピーダンスを読み出し用インピーダンスに変化させる。
【００３２】
一方、メモリコントローラ１０からＤＲＡＭに到達した命令信号”Ｒｅａｄ”は、タイミングＴ２の直後で基準クロック信号が立ち上がるタイミングＴ３でＤＲＡＭに認識される。ＤＲＡＭは命令信号”Ｒｅａｄ”を認識すると、所定のタイミングＴ４（図３の例では命令信号”Ｒｅａｄ”を認識したタイミングＴ３の２クロック後）で、アドレス信号により指定されたアドレスに記憶されているデータをデータバス１２へと出力する。図３の例では、ＤＲＡＭから連続して４ビットのデータＲＤ０〜ＲＤ３が出力される。
【００３３】
ＤＲＡＭから出力された一連のデータＲＤ０〜ＲＤ３は、伝播遅延ｔｐｄだけ遅れたタイミングＴ５からメモリコントローラ１０に到達し始め、基準クロック信号に同期したタイミング（ＤＱＳ信号のタイミング）でメモリコントローラ１０に順次読み込まれる。このとき、メモリコントローラ１０は最後のデータＲＤ３がメモリコントローラ１０によって読み込まれるタイミングＴ６までＲＴＣ信号”１”を保持し、その後”０”に戻す。そして、ＲＴＣ信号”０”は伝播遅延ｔｐｄだけ遅れてタイミングＴ７で終端可変抵抗ＶＲｔに到達する。終端可変抵抗ＶＲｔは、ＲＴＣ信号”０”を受けると、自身のインピーダンスを書き込み用インピーダンスに変化させる。
【００３４】
図３から分かるように、終端可変抵抗ＶＲｔのインピーダンスは、タイミングＴ２〜Ｔ７の間は読み出し用インピーダンスとなる。つまり、ＤＩＭＭに対して読み出しを行う間は、終端可変抵抗ＶＲｔのインピーダンスは読み出し用インピーダンスとなる。
【００３５】
なお、図示は省略するが、読み出しモード以外の期間（書き込みモードやスタンバイ状態等の期間）では、メモリコントローラ１０はＲＴＣ信号を”０”の値を維持し、終端可変抵抗ＶＲｔに書き込み用インピーダンスを維持させる。従って、メモリシステムが書き込みモードになり、メモリコントローラ１０がＤＩＭＭに対してデータの書き込みを行う間は、終端可変抵抗ＶＲｔのインピーダンスは書き込み用インピーダンスとなる。
【００３６】
以上のように、本実施の形態に係るデータバスよれば、終端可変抵抗ＶＲｔのインピーダンスは、読み出しモードの間は読み出し用インピーダンスとなり、それ以外の動作の間は書き込み用インピーダンスとなる。つまり、終端可変抵抗ＶＲｔのインピーダンスは、読み出しモードの間は読み出し用インピーダンスとなり、書き込みモードの間は書き込み用インピーダンスとなる。従って、読み出しモード、書き込みモードの動作モードを問わず、即ちデータの転送される方向を問わず、データバス１２において信頼性の高いデータの転送が可能になる。
【００３７】
なお、読み出しモード、書き込みモードのそれぞれの動作モードにおける終端可変抵抗ＶＲｔのインピーダンスの値は、例えば、実験やコンピュータシミュレーションによる解析によって得られる値や、所定の規格に基づいて得られる値等にすることが考えられる。但し、その決定の仕方は、それぞれの動作モードごとに終端抵抗を設ける目的によって異なる場合もある。
【００３８】
例えば、読み出しモードおよび書き込みモードの両方で、反射による信号歪みを抑えることを目的とする場合は、それらの動作モード両方でインピーダンス整合がとれるように、終端可変抵抗ＶＲｔの読み出し用インピーダンスおよび書き込み用インピーダンスの値を決定すればよい。
【００３９】
また例えば、読み出しモードにおいては信号波形の振幅を大きくして動作マージンを稼ぐことを主目的とし、書き込みモードにおいては反射による信号歪みを抑えることを主目的とする場合は、終端可変抵抗ＶＲｔにおける書き込み用インピーダンスの値はインピーダンス整合がとれる値、読み出し用インピーダンスの値は書き込み用インピーダンスよりも比較的大きめの値にそれぞれ決定すればよい。
【００４０】
なお、本発明の適用は、図１に示した構成のメモリシステムに限定されるものではなく、双方向のデータ転送を担う信号線を有するデータバスを備えるあらゆるデータ転送システムに対して広く適用可能であることは明らかである。
【００４１】
また、図４は実施の形態１に係るメモリシステムの変形例を示す図である。データバス１２の信号線１２０の第１端には直列抵抗Ｒｓ１と共に、信号線１２０を終端する終端可変抵抗ＶＲｔ２をさらに備えている。言い換えれば、終端素子は、信号線１２０の第２端に接続された終端可変抵抗ＶＲｔ１および信号線１２０の第１端に接続された終端可変抵抗ＶＲｔ２とを含む。終端可変抵抗ＶＲｔ１，ＶＲｔ２のそれぞれのインピーダンスは共にＲＴＣ信号により制御される。それ以外の構成は、図１に示したメモリシステムと同様である。
【００４２】
上述したように、終端抵抗は信号線上において信号の受信側に近い位置に接続させる方が、受信側における信号歪みをより効果的に抑えることができるので、この変形例によれば図１に示したメモリシステムよりもさらに、読み出しモードにおける信号歪みを効果的に抑えることができる。
【００４３】
＜実施の形態２＞
本実施の形態では、上記した実施の形態１における終端可変抵抗ＶＲｔの構成のより具体的な例を示す。本実施の形態におけるメモリシステム全体の構成および動作は、実施の形態１で説明した図１〜図３と同様であるのでここでの説明は省略する。
【００４４】
ここでは上述した例のように、読み出しモードにおいては信号波形の振幅を大きくして動作マージンを稼ぐことを主目的とし、一方書き込みモードにおいては反射による信号歪みを抑えることを主目的とする場合を考える。この場合は、終端可変抵抗ＶＲｔにおける書き込み用インピーダンスの値として書き込み動作時にインピーダンス整合がとれる値、読み出し用インピーダンスの値として書き込み用インピーダンスよりも大きい値に決定すればよい。その場合、終端可変抵抗ＶＲｔは例えば図５に示すような構成とすることができる。
【００４５】
図５において、抵抗Ｒ１０は書き込み用インピーダンス（ここでは、書き込み動作時にインピーダンス整合がとれる抵抗値）を有すし、抵抗Ｒ１１は所定のインピーダンス（抵抗値）を有し、リレーＳＷ１０はメモリコントローラ１０からのＲＴＣ信号に応じて切り替わる。同図に示すように、リレーＳＷ１０はＲＴＣ信号が”１”（即ち、読み出し動作時）のとき抵抗Ｒ１０を抵抗Ｒ１１側に接続させ、ＲＴＣ信号が”０”（即ち、読み出し動作時以外）のときは抵抗Ｒ１０を直接データバス１２の信号線１２０に接続させる。
【００４６】
終端可変抵抗ＶＲｔのインピーダンスは、終端可変抵抗ＶＲｔを図５のように構成することで、書き込み動作時にはインピーダンス整合がとれる値になり、読み出し動作時には書き込み用インピーダンスよりも大きい値になる。よって、確実且つ容易に、読み出しモードで充分な動作マージンを得ることができる共に、書き込みモードの信号歪みを抑えることができる。
【００４７】
また、この例からも明らかなように本発明に係るメモリシステムによれば、読み出しモードと書き込みモードとで終端抵抗によるそれぞれ異なる効果を得ることが可能である。
【００４８】
＜実施の形態３＞
本実施の形態においては、メモリシステムにおける終端可変抵抗ＶＲｔの制御に係る動作の他の一例を示す。なお、本実施の形態に係るメモリシステムの構成は、図１および図２に示したものと同様であるので、ここでの詳細な説明は省略する。
【００４９】
図６は、本実施の形態に係るメモリシステムの動作を示すタイミングチャートである。以下、この図に基づいて本実施の形態に係るメモリシステムの動作について説明する。まず、初期状態ではメモリコントローラ１０によるＲＴＣ信号（ＲＴＣ）の出力は”０”であり、終端可変抵抗ＶＲｔのインピーダンスは読み出し用インピーダンスであるとする。
【００５０】
そして、メモリシステムが書き込みモードになり、メモリコントローラ１０がＤＩＭＭに対してデータの書き込みを行う場合、タイミングＴ１１でメモリコントローラ１０は、アドレス／コマンドバス１１を介しＤＩＭＭ内のＤＲＡＭへ書き込み指示の命令信号（ＣＭＤ）”Ｗｒｉｔｅ”を出力すると共に、当該書き込みの対象となるアドレスを指定するアドレス信号（不図示）を出力する。さらにそれと同時に、メモリコントローラ１０はＲＴＣ信号（ＲＴＣ）のレベルを”１”とし、ＲＴＣライン２０を介して終端可変抵抗ＶＲｔへと出力する。
【００５１】
タイミングＴ１１でメモリコントローラ１０より出力された命令信号”Ｗｒｉｔｅ”は、伝播遅延ｔｐｄだけ遅れてタイミングＴ１２でＤＲＡＭに到達する。また、ＲＴＣ信号”１”もまた同じくタイミングＴ１２で終端可変抵抗ＶＲｔに到達する。終端可変抵抗ＶＲｔは、ＲＴＣ信号”１”を受けると、自身のインピーダンスを書き込み用インピーダンスに変化させる。
【００５２】
一方、メモリコントローラ１０からＤＲＡＭに到達した命令信号”Ｗｒｉｔｅ”は、タイミングＴ１２の直後で基準クロックが立ち上がるタイミングＴ１３でＤＲＡＭに認識される。メモリコントローラ１０は命令信号”Ｗｒｉｔｅ”を出力した後、さらに所定のタイミングＴ１４で、書き込みを行うデータ（ＤＱ）をデータバス１２へと出力する。図６の例では、メモリコントローラ１０から連続して４ビットのデータＷＤ０〜ＷＤ３が出力される。
【００５３】
メモリコントローラ１０から出力された一連のデータＷＤ０〜ＷＤ３は、伝播遅延ｔｐｄだけ遅れてタイミングＴ１５からＤＩＭＭ内のＤＲＡＭに到達し始める。ＤＩＭＭは、基準クロック信号に同期したタイミング（ＤＱＳ信号のタイミング）で一連のデータを読み取り、アドレス信号により指定されたアドレスに書き込む。このとき、メモリコントローラ１０は最後のデータＷＤ３の出力を終了するタイミングＴ１６まではＲＴＣ信号”１”を保持し、その後”０”に戻す。そして、ＲＴＣ信号”０”は伝播遅延ｔｐｄだけ遅れてタイミングＴ１７で終端可変抵抗ＶＲｔに到達する。終端可変抵抗ＶＲｔは、ＲＴＣ信号”０”を受けると、自身のインピーダンスを読み出し用インピーダンスに変化させる。
【００５４】
図６から分かるように、終端可変抵抗ＶＲｔのインピーダンスは、タイミングＴ１２〜Ｔ１７の間書き込み用インピーダンスとなる。つまり、終端可変抵抗ＶＲｔのインピーダンスは、ＤＲＡＭにおける書き込み動作の間は書き込み用インピーダンスとなる。
【００５５】
なお、図示は省略するが、メモリシステムが書き込みモード以外の期間（例えば読み出しモードやスタンバイ状態等の期間）では、メモリコントローラ１０はＲＴＣ信号として”０”の値を維持し、終端可変抵抗ＶＲｔは読み出し用インピーダンスを維持する。従って、メモリシステムが読み出しモードになり、メモリコントローラ１０がＤＩＭＭに対してデータの読み出しを行う間は、終端可変抵抗ＶＲｔのインピーダンスの値は読み出し用インピーダンスとなる。
【００５６】
以上のように、本実施の形態に係るデータバスによれば、終端可変抵抗ＶＲｔのインピーダンスは、書き込みモードの間は書き込み用インピーダンスとなり、それ以外の動作の間は読み出し用インピーダンスとなる。つまり、終端可変抵抗ＶＲｔのインピーダンスは、読み出しモードの間は読み出し用インピーダンスとなり、書き込みモードの間は書き込み用インピーダンスとなる。従って、読み出しモード、書き込みモードの動作モードを問わず、即ちデータが転送される方向を問わず、データバス１２において信頼性の高いデータの転送が可能になる。
【００５７】
＜実施の形態４＞
本実施の形態では、上記した実施の形態３における終端可変抵抗ＶＲｔの構成のより具体的な例を示す。本実施の形態におけるメモリシステム全体の構成は図１と同様であり、動作は図６と同様であるのでここでの説明は省略する。
【００５８】
ここでも実施の形態２と同様に、読み出しモードにおいては信号波形の振幅を大きくして動作マージンを稼ぐことを主目的とし、一方書き込みモードにおいては反射による信号歪みを抑えることを主目的とする場合を考える。その場合、終端可変抵抗ＶＲｔは例えば図７に示すような構成とすることができる。
【００５９】
図７においても、抵抗Ｒ１０は書き込み用インピーダンス（ここでは、書き込み動作時にインピーダンス整合がとれる抵抗値）を有し、抵抗Ｒ１１は所定のインピーダンスを有し、リレーＳＷ１０はメモリコントローラ１０からのＲＴＣ信号に応じて切り替わる。この図から分かるように、本実施の形態に係る終端可変抵抗ＶＲｔの構成はほぼ図５と同様である。
【００６０】
但し、実施の形態３ではメモリコントローラ１０は書き込み動作時にＲＴＣ信号”１”を出力するので、リレーＳＷ１０の動作は実施の形態２と逆になる。即ちＲＴＣ信号が”１”（即ち、書き込み動作時）のとき抵抗Ｒ１０を直接データバス１２の信号線１２０に接続させ、ＲＴＣ信号が０（即ち、書き込み動作時以外）のときは抵抗Ｒ１０を抵抗Ｒ１１側に接続させる。
【００６１】
終端可変抵抗ＶＲｔを図７のように構成することで、終端可変抵抗ＶＲｔのインピーダンスは、書き込み動作時にはインピーダンス整合がとれる値になり、書き込み動作時には書き込み用インピーダンスよりも大きい値になる。よって、確実且つ容易に、読み出しモードで充分な動作マージンを得ることができる共に、書き込みモードでの信号歪みを抑えることができる。
【００６２】
また、この例からも明らかなように本発明に係るメモリシステムによれば、読み出しモードと書き込みモードとで終端抵抗によるそれぞれ異なる効果を得ることが可能である。
【００６３】
＜実施の形態５＞
図８は実施の形態５に係るメモリシステムの構成を示す図である。同図に示すように、データバス１２の信号線１２０の第１端には直列抵抗Ｒｓ１と共に、信号線１２０を終端する終端可変抵抗ＶＲｔ２をさらに備えている。言い換えれば、本実施の形態に係る終端素子は、信号線１２０の第２端に接続された終端可変抵抗ＶＲｔ１および信号線１２０の第１端に接続された終端可変抵抗ＶＲｔ２とを含む。
【００６４】
本実施の形態においては、終端可変抵抗ＶＲｔ１のインピーダンス（抵抗値）を制御するための第１のＲＴＣ信号ＲＴＣ１と、終端可変抵抗ＶＲｔ２のインピーダンス（抵抗値）を制御するための第２のＲＴＣ信号ＲＴＣ２とが個別に与えられる。つまり、終端可変抵抗ＶＲｔ１，ＶＲｔ２とはそれぞれ個別に独立して制御される。例えば第１および第２のＲＴＣ信号ＲＴＣ１，ＲＴＣ２はメモリコントローラ１０が出力し、図８に示すように終端可変抵抗ＶＲｔ１とメモリコントローラ１０との間は第１のＲＴＣ信号を伝達するための第１のＲＴＣライン２０ａにより接続され、終端可変抵抗ＶＲｔ２とメモリコントローラ１０との間は、第２のＲＴＣ信号を伝達するための第２のＲＴＣライン２０ｂにより接続される。なお、それ以外の構成は、図１に示したメモリシステムと同様である。
【００６５】
また、このメモリシステムの動作は、図３あるいは図７に示したものと同様であってもよい。その場合、第１のＲＴＣ信号と第２のＲＴＣ信号とは常に同じ値を出力することとなり、実質的に実施の形態１において図４に示したメモリシステムと同じ構成および動作となる。しかし、メモリコントローラ１０が、終端可変抵抗ＶＲｔ１，ＶＲｔ２をそれぞれ独立して制御するので、以下に示すような動作も可能である。
【００６６】
図９は、実施の形態５に係るメモリシステムの動作の一例を示すタイミングチャートである。同図から分かるように、第１のＲＴＣ信号ＲＴＣ１の出力に関しては図３と同様の動作を行い、第２のＲＴＣ信号ＲＴＣ２の出力に関しては図７と同様の動作を行う。即ち、終端可変抵抗ＶＲｔ１のインピーダンスは、ＤＩＭＭに対するデータの読み出し動作の間（タイミングＴ３１〜Ｔ３２の間）は読み出し用インピーダンスとなり、それ以外の動作の間は書き込み用インピーダンスとなる。一方、終端可変抵抗ＶＲｔ２のインピーダンスは、ＤＩＭＭに対するデータの書き込み動作の間（タイミングＴ３３〜Ｔ３４の間）は書き込み用インピーダンスとなり、それ以外の動作の間は読み出し用インピーダンスとなる。
【００６７】
よって結果的に、終端可変抵抗ＶＲｔ１，ＶＲｔ２は、読み出し動作の間は共に読み出し用インピーダンスとなり、書き込み動作の間は共に書き込み用インピーダンスとなる。従って、読み出しモード、書き込みモードを問わず、データバス１２において信頼性の高いデータの転送が可能になる。
【００６８】
このように本実施の形態においては、終端可変抵抗ＶＲｔ１，ＶＲｔ２のインピーダンスをそれぞれ独立して個別に制御するので、制御方法の自由度が増す。また、終端可変抵抗ＶＲｔ１，ＶＲｔ２のインピーダンスの値の組み合わせにより、様々なインピーダンスの値を得ることも可能である。このことは、例えばメモリシステムが多機能化して、様々な周波数の信号の転送をデータバス１２が担う必要が生じた場合に有効であると言える。
【００６９】
＜実施の形態６＞
本実施の形態では、上記した実施の形態５における終端可変抵抗ＶＲｔ１，ＶＲｔ２の構成のより具体的な例を示す。本実施の形態において、メモリシステム全体としての構成は図８と同様であり、その動作は図９と同様であるとする。それらの図については、実施の形態５で説明したとおりであるのでここでの説明は省略する。
【００７０】
図１０は本実施の形態に係るメモリシステムにおける終端可変抵抗ＶＲｔ１，ＶＲｔ２の構成並びに動作を説明するための図である。同図に示すように、終端可変抵抗ＶＲｔ１は、書き込み用インピーダンスを有する抵抗ＲｗとリレーＳＷ１とから成り、終端可変抵抗ＶＲｔ２は読み出し用インピーダンスを有する抵抗ＲｒとリレーＳＷ２とから成る。リレーＳＷ１は第１のＲＴＣ信号（ＲＴＣ１）により制御されており、第１のＲＴＣ信号が”１”（書き込み動作時）のときＯＮ、”０”（書き込み動作時以外）のときＯＦＦとなる。一方、リレーＳＷ２は第２のＲＴＣ信号（ＲＴＣ２）により制御されており、第２のＲＴＣ信号が”１”（読み出し動作時）のときＯＮ、”０”（読み出し動作時以外）のときＯＦＦとなる。
【００７１】
よって、ＤＩＭＭに対する書き込み動作の間は、終端可変抵抗ＶＲｔ１のインピーダンスは書き込み用インピーダンス、終端可変抵抗ＶＲｔ２のインピーダンスは無限大となる。対して、読み出し動作の間は、終端可変抵抗ＶＲｔ１のインピーダンスは無限大、終端可変抵抗ＶＲｔ２のインピーダンスは読み出し用インピーダンスとなる。言い換えれば、書き込み動作の間は抵抗Ｒｗのインピーダンスのみが機能し、読み出し動作の間は抵抗Ｒｒのみが機能する。
【００７２】
また、データバス１２の信号線に対する終端可変抵抗ＶＲｔ１の接続位置は終端可変抵抗ＶＲｔ２の接続位置よりもＤＩＭＭの近くであり、一方、終端可変抵抗ＶＲｔ２の接続位置は終端可変抵抗ＶＲｔ１の接続位置よりもメモリコントローラ１０の近くである。
【００７３】
上述したように、終端抵抗は信号線上において信号の受信側に近い位置に接続させる方が、受信側における信号歪みをより効果的に抑えることができる。よって、本実施の形態によれば、書き込みモードではＤＩＭＭに入力される信号の歪みが効果的に抑えられ、読み出しモードではメモリコントローラ１０に入力される信号の歪みを効果的に抑えられる。従って、実施の形態５よりも、読み出しモードおよび書き込みモードの信号歪みを効果的に抑えることができる。
【００７４】
＜実施の形態７＞
図１１は実施の形態７に係るメモリシステムの構成を示す図である。同図に示すように、本実施の形態においては、図１５に示された従来のメモリシステムに対し、直列抵抗Ｒｓ１を可変抵抗ＶＲｓ（以下、「直列可変抵抗」と称する）に置換したメモリシステムについて説明する。つまり、データバス１２の信号線１２０が備える終端抵抗は、直列可変抵抗ＶＲｓと終端抵抗Ｒｔとから成る。また、直列可変抵抗ＶＲｓのインピーダンスは、外部から入力される制御信号（以下「ＲＳＣ信号」と称する）により制御可能である。
【００７５】
また、メモリコントローラ１０はＤＩＭＭに対するデータの書き込みや読み出し動作の制御を行うことに加え、ＲＳＣ信号を出力することにより直列可変抵抗ＶＲｓのインピーダンスを制御してもよい。このように、メモリコントローラ１０が、直列可変抵抗ＶＲｓのインピーダンスを制御するインピーダンス制御部としての機能を備えることにより、言い換えれば、インピーダンス制御部をメモリコントローラ１０に内蔵することにより、メモリシステムの小型化を図ることができる。ＲＳＣ信号は、当該ＲＳＣ信号を伝達するためのＲＳＣライン２１を介して直列可変抵抗ＶＲｓに入力される。
【００７６】
ここで、説明の簡単のために図１１での図示は省略したが、実際には図１２のようにデータバス１２の信号線のそれぞれに直列可変抵抗ＶＲａ１〜ＶＲａｎ（ｎは例えば１０８）が設けられる。また、以下の説明に用いる図においても、複数個の直列可変抵抗ＶＲｓを図１１のように図面上１つにまとめて示す。
【００７７】
なお、本実施の形態においてメモリコントローラ１０がＲＳＣ信号により直列可変抵抗ＶＲｓのインピーダンスを制御する動作は、実施の形態１あるいは３において説明したＲＴＣ信号による終端可変抵抗ＶＲｓの制御動作と同様でよい。即ち、直列可変抵抗ＶＲｓのインピーダンスは、読み出し動作の間は読み出し用インピーダンスとなり、書き込み動作の間は書き込み用インピーダンスとなる。従って、読み出しモード、書き込みモードを問わず、データバス１２において信頼性の高いデータの転送が可能になる。
【００７８】
＜実施の形態８＞
実施の形態７においては、データバス１２の信号線１２０が備える終端抵抗のインピーダンスを固定値としたが、上記実施の形態１〜６に示したような終端可変抵抗とも組み合わせ可能である。例えば、図１３は実施の形態１に係る終端可変抵抗ＶＲｔと組み合わせた場合の構成図であり、図１４は実施の形態５に係る終端可変抵抗ＶＲｔ１，ＶＲｔ２と組み合わせた場合の構成図である。
【００７９】
このような組み合わせにより、データバス１２の信号線１２０が備える終端可変抵抗および直列可変抵抗のインピーダンスを、読み出し動作の間は読み出し用インピーダンスとし、書き込み動作の間は書き込み用インピーダンスとすることが可能になる。従って、読み出しモード、書き込みモードを問わず、データバス１２において信頼性の高いデータの転送が可能になる。
【００８０】
なお、例えば図１４においては、直列可変抵抗ＶＲｓおよび終端可変抵抗ＶＲｔ１、ＶＲｔ２がそれぞれ、ＲＳＣ信号および第１、第２のＲＴＣ信号によりそれぞれ独立して制御される例を示しているが、それら全てを単一の制御信号により制御するものであっても良い。それにより、インピーダンス制御部の機能を有するメモリコントローラ１０の構成を簡略化でき、メモリシステムの小型化並びにコスト削減に寄与できる。
【００８１】
逆に、メモリコントローラ１０が直列可変抵抗ＶＲｓおよび終端可変抵抗ＶＲｔ１、ＶＲｔ２をそれぞれ独立して制御する場合は、制御方法の自由度が増すと共に、直列可変抵抗ＶＲｓおよび終端可変抵抗ＶＲｔ１、ＶＲｔ２のインピーダンスの値の組み合わせにより、様々なインピーダンスの値を得ることが可能になるという効果がある。
【００８２】
【発明の効果】
請求項１に記載のデータバスによれば、データが転送される方向に応じて終端素子のインピーダンスを異なる値に設定し、各方向でのデータの転送を適切に行うことができる。
【００８３】
請求項２に記載のデータバスによれば、データが転送される方向に応じて終端素子及び可変インピーダンス素子のインピーダンスを異なる値に設定し、各方向でのデータの転送を適切に行うことができる。
【００８４】
請求項３に記載のデータバスによれば、データが転送される方向に応じて可変インピーダンス素子のインピーダンスを異なる値に設定し、各方向でのデータの転送を適切に行うことができる。
【００８５】
請求項４に記載のデータバスによれば、第１の終端可変抵抗の抵抗値が、書き込みの際と読み出しの際とで、その各々の動作に適した値を採ることで、当該データバスは、読み出し、書き込みのいずれの動作においても、信頼性の高いデータの転送を可能とする。
【００８６】
請求項５に記載のデータバスによれば、請求項４記載のデータバスにおいて、読み出しの際には第１の終端可変抵抗の抵抗値を大きくし、データを表す信号波形の振幅を大きくしてメモリコントローラの動作マージンを稼ぐ。他方、書き込みの際には第１の終端可変抵抗の抵抗値を小さくし、メモリに与えられる信号波形の歪みを抑制する。
【００８７】
請求項６に記載のデータバスによれば、請求項４及び請求項５のいずれか一つに記載のデータバスにおいて、第２の終端可変抵抗の抵抗値が、書き込みの際と読み出しの際とで、その各々の動作に適した値を採ることで、当該データバスは、読み出し、書き込みのいずれの動作においても、信頼性の高いデータの転送を可能とする。
【００８８】
請求項７に記載のデータバスによれば、請求項６記載のデータバスにおいて、書き込み際には第２の終端可変抵抗の値を無限大にすることで第１の終端可変抵抗の抵抗値のみを機能させ、メモリに与えられるデータを表す信号波形の歪みを効果的に抑制する。他方、読み出しの際には第１の終端可変抵抗の値を無限大にすることで第２の終端可変抵抗の抵抗値のみを機能させ、メモリコントローラに与えられる波形の歪みを抑制する。
【図面の簡単な説明】
【図１】実施の形態１に係るメモリシステムの構成を示す図である。
【図２】実施の形態１に係るメモリシステムの構成を示す図である。
【図３】実施の形態１に係るメモリシステムの動作を示すタイミングチャートである。
【図４】実施の形態１に係るメモリシステムの変形例を示す図である。
【図５】実施の形態２に係るメモリシステムにおける終端可変抵抗の構成の一例を示す図である。
【図６】実施の形態３に係るメモリシステムの動作を示すタイミングチャートである。
【図７】実施の形態４に係るメモリシステムにおける終端可変抵抗の構成の一例を示す図である。
【図８】実施の形態５に係るメモリシステムの構成を示す図である。
【図９】実施の形態５に係るメモリシステムの動作の一例を示すタイミングチャートである。
【図１０】実施の形態６に係るメモリシステムにおける終端可変抵抗の構成の一例を示す図である。
【図１１】実施の形態７に係るメモリシステムの構成を示す図である。
【図１２】実施の形態７に係るメモリシステムの構成を示す図である。
【図１３】実施の形態８に係るメモリシステムの構成を示す図である。
【図１４】実施の形態８に係るメモリシステムの構成を示す図である。
【図１５】従来のメモリシステムの構成を示す図である。
【図１６】従来のメモリシステムの構成を示す図である。
【符号の説明】
１０　メモリコントローラ、１１　アドレス／コマンドバス、１２　データバス、１３　クロックライン、２０，２０ａ，２０ｂ　ＲＴＣライン、２１　ＲＳＣライン、Ｒｔ１，Ｒｔ２　終端抵抗、Ｒｓ１，Ｒｓ２　直列抵抗、ＶＲｔ，ＶＲｔ１，ＶＲｔ２　終端可変抵抗、ＶＲｓ　直列可変抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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