(57)【要約】【課題】比較的高い試験電圧をＤＵＴへ印加する場合でも、その時の負荷電流量を低い電圧範囲に変換した後、前記低い電圧範囲を所定の測定分解能で量子化変換する電流測定部を備える半導体試験装置を提供する。【解決手段】所定の一定電圧を負荷装置へ印加する印加電圧源を具備し、印加電圧源の出力端と負荷装置との間に所定の抵抗を直接に挿入して、負荷装置に流れる電流量を電圧に変換する電流電圧変換手段を具備し、同相電圧と検出電圧とを時系列に切り替えて受けて、所定の低電圧に電圧シフトし、シフトした電圧を各々受けて量子化変換した低電圧測定データを各々出力する電流測定手段を具備する差動電圧測定装置。【選択図】　　　　図３
2004020256.tif 000002
【特許請求の範囲】
【請求項１】
所定の一定電圧を負荷装置へ印加する印加電圧源と、
該印加電圧源の出力端と負荷装置との間に所定の抵抗を直接に挿入して、負荷装置に流れる電流量を電圧に変換する電流電圧変換手段と、
該印加電圧源の出力端の電圧を同相電圧とし、該電流電圧変換手段を介して負荷装置へ印加する電圧を検出電圧とし、前記両電圧間の差を電位差としたとき、該同相電圧と該検出電圧とを時系列に切り替えて受けて、所定の低電圧に電圧シフトし、シフトした電圧を各々受けて量子化変換した低電圧測定データを各々出力する電流測定手段と、
を具備することを特徴とする差動電圧測定装置。
【請求項２】
被試験デバイス（ＤＵＴ）のＩＣピンへ所定の直流電圧を印加し、その時に流れる電流を測定する機能を備える半導体試験装置において、
所定の一定電圧をＤＵＴへ印加する印加電圧源と、
該印加電圧源の出力端とＤＵＴのＩＣピンとの間に所定の抵抗を直接に挿入して、ＤＵＴに流れる電流量を電圧に変換する電流電圧変換手段と、
該印加電圧源の出力端の電圧を同相電圧とし、該電流電圧変換手段を介してＤＵＴへ印加する電圧を検出電圧とし、前記両電圧間の差を電位差としたとき、
該同相電圧と該検出電圧とを時系列に切り替えて受けて、所定の低電圧に電圧シフトし、シフトした電圧を各々受けて量子化変換した低電圧測定データを各々出力する電流測定手段と、
を具備することを特徴とする半導体試験装置。
【請求項３】
該印加電圧源は、第１のＤＡ変換器と第１の演算増幅器とを備え、
該第１のＤＡ変換器は外部から設定される設定データに基づいて所定の基準電圧を発生するものであり、
該第１の演算増幅器は電力用の演算増幅器であり、該基準電圧を正入力端に受け、ＤＵＴへ供給する試験電圧を負入力端に受け、当該第１の演算増幅器の出力端から該電流電圧変換手段を介してＤＵＴへ試験電圧として供給するものであり、
該電流電圧変換手段の両端から該同相電圧と該検出電圧として第１の該電流測定手段へ供給する、ことを特徴とする請求項２記載の半導体試験装置。
【請求項４】
該印加電圧源は、更に、該第１のＤＡ変換器が発生する基準電圧を第２の該電流測定手段へ供給する、ことを特徴とする請求項３記載の半導体試験装置。
【請求項５】
該印加電圧源は、第１のＤＡ変換器と反転増幅バッファ手段とを備え、
該第１のＤＡ変換器は外部から設定される設定データに基づいて所定の基準電圧を発生するものであり、
該反転増幅バッファ手段は電力用の反転型演算増幅器であり、該基準電圧を受け、ＤＵＴへ供給する試験電圧を受けて反転増幅し、当該反転増幅バッファ手段の出力端から該電流電圧変換手段を介してＤＵＴへ試験電圧として供給するものであり、
該電流電圧変換手段の両端から該同相電圧と該検出電圧として第３の該電流測定手段へ供給し、且つ、該第１のＤＡ変換器が発生する基準電圧を第３の該電流測定手段へ供給する、ことを特徴とする請求項２記載の半導体試験装置。
【請求項６】
第１乃至第３の該電流測定手段は、オフセット電圧付与手段とＡＤ変換器とデータ格納手段とを備え、
該オフセット電圧付与手段は該同相電圧と該検出電圧とを時系列に切り替えて受けて、所定の低電圧範囲に収まるように電圧シフトした該同相電圧に対応する第１の低電圧信号と、該検出電圧に対応する第２の低電圧信号を出力するものであり、
該ＡＤ変換器は低電圧に電圧シフトした該第１の低電圧信号と第２の低電圧信号とを時系列に受けて、各々を量子化変換した第１の測定データと第２の測定データを出力するものであり、
該データ格納手段は該第１の測定データと該第２の測定データを少なくとも１組格納可能なメモリ若しくはレジスタである、ことを特徴とする請求項２乃至５記載の半導体試験装置。
【請求項７】
第１の該電流測定手段は、当該電流測定手段へ入力する１系統の該同相電圧と該検出電圧とを受けて、何れかに切り替えて該オフセット電圧付与手段へ供給する第１の入力信号切替手段を備える、ことを特徴とする請求項３記載の半導体試験装置。
【請求項８】
第２の該電流測定手段は、複数チャンネルから該同相電圧と該検出電圧との組の複数群の入力信号を受けて、前記複数群の中の何れかの１つに切り替えて該オフセット電圧付与手段へ供給する第２の入力信号切替手段を備える、ことを特徴とする請求項４記載の半導体試験装置。
【請求項９】
第３の該電流測定手段は、複数チャンネルから該同相電圧と該検出電圧との組の複数群の入力信号を受けて、前記複数群の中の何れかの１つに切り替えて該オフセット電圧付与手段へ供給し、且つ、複数チャンネルの該第１のＤＡ変換器からの該設定電圧を受けて、前記で選択された該同相電圧若しくは該検出電圧に対応するチャンネルの該設定電圧に切り替えて該オフセット電圧付与手段へ供給する第３の入力信号切替手段を備える、ことを特徴とする請求項５記載の半導体試験装置。
【請求項１０】
該オフセット電圧付与手段は、第２のＤＡ変換器と第２の演算増幅器と第１抵抗と第２抵抗と第３抵抗とを備え、
該第２のＤＡ変換器は外部から設定されるオフセット設定データに基づいて、該同相電圧若しくは該検出電圧を所定の低電圧に電圧シフトする逆極性のオフセット電圧を発生するものであり、
該第２の演算増幅器と第１抵抗と第２抵抗とは所定増幅度の反転増幅器を構成するものであり、
該第１抵抗は該同相電圧若しくは該検出電圧を受ける入力端と該第２の演算増幅器の負入力端との間に接続され、
該第２抵抗は該第２の演算増幅器の出力端と該第２の演算増幅器の負入力端との間に接続され、
該第３抵抗は該第２のＤＡ変換器の出力端と該第２の演算増幅器の負入力端との間に接続され、
該第２の演算増幅器の正入力端は回路アースに接続される、ことを特徴とする請求項６記載の半導体試験装置。
【請求項１１】
該オフセット電圧付与手段は、第２のＤＡ変換器と第２の演算増幅器と第１抵抗と第２抵抗と第３抵抗と第４抵抗とを備え、
該第２のＤＡ変換器は外部から設定されるオフセット設定データに基づいて、該同相電圧若しくは該検出電圧を所定の低電圧に電圧シフトする同一極性のオフセット電圧を発生するものであり、
該第２の演算増幅器と第１抵抗と第２抵抗とは所定増幅度の反転増幅器を構成するものであり、
該第１抵抗は該同相電圧若しくは該検出電圧を受ける入力端と該第２の演算増幅器の負入力端との間に接続され、
該第２抵抗は該第２の演算増幅器の出力端と該第２の演算増幅器の負入力端との間に接続され、
該第３抵抗は該第２のＤＡ変換器の出力端と該第２の演算増幅器の正入力端との間に接続され、
該第４抵抗は該第２の演算増幅器の正入力端と回路アース間に接続される、ことを特徴とする請求項６記載の半導体試験装置。
【請求項１２】
該オフセット電圧付与手段は、電圧反転回路と第２の演算増幅器と第１抵抗と第２抵抗と第３抵抗とを備え、
該電圧反転回路は該印加電圧源が備える第１のＤＡ変換器から発生する基準電圧を受けて、所定の増幅度で反転増幅した所定のオフセット電圧を発生するものであり、
該第２の演算増幅器と第１抵抗と第２抵抗とは所定増幅度の反転増幅器を構成するものであり、
該第１抵抗は該同相電圧若しくは該検出電圧を受ける入力端と該第２の演算増幅器の負入力端との間に接続され、
該第２抵抗は該第２の演算増幅器の出力端と該第２の演算増幅器の負入力端との間に接続され、
該第３抵抗は該電圧反転回路の出力端と該第２の演算増幅器の負入力端との間に接続され、
該第２の演算増幅器の正入力端は回路アースに接続される、ことを特徴とする請求項６記載の半導体試験装置。
【請求項１３】
該オフセット電圧付与手段は、第２の演算増幅器と第１抵抗と第２抵抗と第３抵抗と第４抵抗とを備え、
該第２の演算増幅器と第１抵抗と第２抵抗とは所定増幅度の反転増幅器を構成するものであり、
該第１抵抗は該同相電圧若しくは該検出電圧を受ける入力端と該第２の演算増幅器の負入力端との間に接続され、
該第２抵抗は該第２の演算増幅器の出力端と該第２の演算増幅器の負入力端との間に接続され、
該第３抵抗は該印加電圧源が備える第１のＤＡ変換器から発生する基準電圧の出力端と該第２の演算増幅器の正入力端との間に接続され、
該第４抵抗は該第２の演算増幅器の正入力端と回路アース間に接続される、ことを特徴とする請求項６記載の半導体試験装置。
【請求項１４】
該オフセット電圧付与手段は、第２の演算増幅器と第１抵抗と第２抵抗と第３抵抗とを備え、
該第２の演算増幅器と第１抵抗と第２抵抗とは所定増幅度の反転増幅器を構成するものであり、
該第１抵抗は該同相電圧若しくは該検出電圧を受ける入力端と該第２の演算増幅器の負入力端との間に接続され、
該第２抵抗は該第２の演算増幅器の出力端と該第２の演算増幅器の負入力端との間に接続され、
該第３抵抗は該印加電圧源が備える第１のＤＡ変換器から発生する基準電圧の出力端と該第２の演算増幅器の負入力端との間に接続され、
該第２の演算増幅器の正入力端は回路アースに接続される、ことを特徴とする請求項６記載の半導体試験装置。
【請求項１５】
該オフセット電圧付与手段は、電圧反転回路と第２の演算増幅器と第１抵抗と第２抵抗と第３抵抗と第４抵抗とを備え、
該電圧反転回路は該印加電圧源が備える第１のＤＡ変換器から発生する基準電圧を受けて、所定の増幅度で反転増幅した所定のオフセット電圧を発生するものであり、
該第２の演算増幅器と第１抵抗と第２抵抗とは所定増幅度の反転増幅器を構成するものであり、
該第１抵抗は該同相電圧若しくは該検出電圧を受ける入力端と該第２の演算増幅器の負入力端との間に接続され、
該第２抵抗は該第２の演算増幅器の出力端と該第２の演算増幅器の負入力端との間に接続され、
該第３抵抗は該電圧反転回路の出力端と該第２の演算増幅器の正入力端との間に接続され、
該第４抵抗は該第２の演算増幅器の正入力端と回路アース間に接続される、ことを特徴とする請求項６記載の半導体試験装置。
【請求項１６】
該電流電圧変換手段は、単一の抵抗のみを備え、若しくは複数個の抵抗と切り替えリレーで所定の抵抗値に切替えできる電流測定レンジ機能を備える、ことを特徴とする請求項１又は２記載の半導体試験装置。
【請求項１７】
該オフセット電圧付与手段に備える少なくとも該第１抵抗と該第２抵抗に対し、ＤＵＴの試験に先立って、段階的な電圧を当該抵抗の両端へ印加して測定する手段と、
前記で得られた当該抵抗の非線形特性データと理想抵抗との偏差を特定する手段と、
特定された当該抵抗の非線形特性に基づいて、ＤＵＴの電流を測定して得た該同相電圧及び該検出電圧に対して当該抵抗の非線形特性が理想抵抗となるように直線補正する手段と、
を更に備えることを特徴とする請求項６乃至１５記載の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、被試験デバイス（ＤＵＴ）へ比較的高い試験電圧を印加して、その時の負荷電流量を所定の測定分解能で量子化変換できる電流測定部を備える半導体試験装置に関する。特に、ＤＵＴへ印加する高い試験電圧に依存されること無く、所定の測定分解能で量子化変換できる電流測定部を有する電圧印加電流測定（ＶＳＩＭ）、を備える半導体試験装置に関する。
【０００２】
【従来の技術】
半導体試験装置で被試験デバイス（ＤＵＴ）の直流電圧や直流電流を高精度に測定する場合、演算増幅器、周辺の抵抗、ＡＤ変換器等において、各々高精度の部品が要求される。
シリコン基板にこれら回路を実装する場合、高精度の測定を実現する為に、シリコン基板の製造プロセスが複雑になったり、レーザートリミングが必要となったり、チップサイズが大きくなったりする難点がある。
【０００３】
図１はＤＵＴに対して所望の電圧を印加し、その時の電流を測定する電圧印加電流測定（ＶＳＩＭ）を示す１チャンネルの要部回路構成である。これは、テストヘッドのピンエレクトロニクスを介してＤＵＴのＩＣピンに割り込んでＩＣピンへ流れる電流量を測定するものである。
公知のように、高電圧用のＶＳＩＭでは例えば±４０Ｖ程度迄の電圧をＤＵＴへ印加し、電流測定レンジを切り替えてピコアンペア／マイクロアンペア／ミリアンペアの広いダイナミックレンジの電流量を測定する。低電圧用のＶＳＩＭでは±１０Ｖ程度迄の電圧をＤＵＴへ印加し、電流測定レンジを切り替えてマイクロアンペア／ミリアンペアの電流量を測定する。尚、これらＶＳＩＭは半導体試験装置には所定複数台備えている。ここで、半導体試験装置及び電圧印加電流測定（ＶＳＩＭ）は公知であり技術的に良く知られている為、本願に係る要部を除き、その他の信号や構成要素、及びその詳細説明については省略する。
【０００４】
ＶＳＩＭの簡明な要部構成要素は図１（ａ）に示すように、ＤＡ変換器１０と、演算増幅器Ａ１と、電流検出抵抗手段ＲＭと、電流測定部１００とを備える。ＤＡ変換器１０は、ＤＵＴのＩＣピンへ印加すべき正負の設定電圧１０ｓを発生するものである。例えば±４０Ｖ以上の任意の電圧を発生する。
【０００５】
演算増幅器Ａ１は、上記設定電圧１０ｓを受けて、電流検出抵抗手段ＲＭを介してＤＵＴのＩＣピンへ試験電圧ＶＳとして供給するための誤差低減および電力拡大用の演算増幅器である。
【０００６】
電流検出抵抗手段ＲＭは、ＤＵＴのＩＣピンへ接続される線路に直列に挿入して備えて、当該線路に流れる電流量を数百ミリボルト程度の電位差Ｖｘに変換されるような抵抗値が使用される。この両端に発生する一方の同相電圧Ｖａと他方の検出電圧Ｖｂを電流測定部１００へ供給する。ここで、電流検出抵抗手段ＲＭは測定範囲やその他の理由で、単一の抵抗のみで電流検出抵抗手段ＲＭが構成される場合と、図１（ｃ）に示すように、複数個の抵抗と切り替えリレーで構成される電流測定レンジ機能を備えている場合とがある。
【０００７】
電流測定部１００は、上記電流検出抵抗手段ＲＭの両端の同相電圧Ｖａと、検出電圧Ｖｂを受けて、量子化変換して両者の電位差Ｖｘの測定データとして取得し、これからＤＵＴのＩＣピンへ流れる電流量を特定するものである。
図１（ｂ）は第１の内部原理回路図である。この構成要素は演算増幅器Ａ２、Ａ３と、抵抗Ｒ１，Ｒ２、Ｒ３、Ｒ４と、切替スイッチＳＷ１と、ＡＤ変換器２０とを備える例である。
【０００８】
演算増幅器Ａ３と抵抗Ｒ１，Ｒ２、Ｒ３、Ｒ４との構成は、２信号を受けて両者の電位差Ｖｘに対応する差分信号Ｖｃに変換して出力する一般的な差動増幅構成である。演算増幅器Ａ２は単なる電圧バッファである。ここで、高精度の測定を行う場合には、抵抗Ｒ１、Ｒ２の分圧比と、抵抗Ｒ３、Ｒ４の分圧比とが厳密に一致している必要性がある。
切替スイッチＳＷ１は、演算増幅器Ａ２、Ａ３のオフセット電圧等を特定するときに、回路アース側に接続を切り替えて、基準の０Ｖを測定するときの切り替えリレーである。
【０００９】
ＡＤ変換器２０は、演算増幅器Ａ３からの差分信号Ｖｃを受けて量子化変換した測定データを出力する。
【００１０】
ここで、同相電圧と分圧抵抗に伴う誤差要因について数式を示して評価する。ここでαは目的の抵抗値に対する誤差割合とし、ｎはゲイン（増幅度）とする。
各抵抗の誤差要因としては、Ｒ１＝Ｒ（１＋α）、Ｒ２＝ｎ＊Ｒ（１−α）、Ｒ３＝Ｒ（１−α）、Ｒ４＝ｎ＊Ｒ（１＋α）と見なせる。
演算増幅器Ａ２の誤差要因として、オフセット＝Ａｏとし、演算増幅器Ａ３の誤差要因として、オフセット＝Ｂｏと仮定する。
出力される差分信号Ｖｃは、Ｖｃ＝Ｖａ＊（Ｒ４／（Ｒ３＋Ｒ４））＊（（Ｒ１＋Ｒ２）／Ｒ１）−Ｖｂ＊（Ｒ２／Ｒ１）−Ａｏ＊（Ｒ２／Ｒ１）＋Ｂｏ＊（（Ｒ１＋Ｒ２）／Ｒ１）の式である。
ここで、Ｖｂ＝Ｖａ＋Ｖｘを代入すると、
Ｖｃ＝Ｖａ＊［（Ｒ４／（Ｒ３＋Ｒ４））＊（（Ｒ１＋Ｒ２）／Ｒ１）−（Ｒ２／Ｒ１）］−Ｖｘ＊（Ｒ２／Ｒ１）−Ａｏ＊（Ｒ２／Ｒ１）＋Ｂｏ＊（Ｒ２／Ｒ１＋１）となる。
同相電圧誤差ｎ１は、ｎ１＝［（Ｒ４／（Ｒ３＋Ｒ４））＊（（Ｒ１＋Ｒ２）／Ｒ１）−（Ｒ２／Ｒ１）］の式である。
ゲイン誤差ｎ２は、ｎ２＝（Ｒ２／Ｒ１）の式である。
オフセット誤差ｎ３は、ｎ３＝Ａｏ＊（Ｒ２／Ｒ１）＋Ｂｏ＊（（Ｒ１＋Ｒ２）／Ｒ１）の式である。
上記式に基づいて、同相電圧誤差ｎ１を計算すると、
ｎ１＝｛ｎ（１＋α）／［（１−α）＋ｎ（（１＋α）］｝＊｛［（１＋α）＋ｎ（（１−α）］／（１＋α）｝−［ｎ（１−α）／（１＋α）］
ここで、１−α＝Ａ、１＋α＝Ｂに置き換えると
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ここで、α＜＜１であり、α＊α、２αｎは１に対して十分に小さいので０で近似できるからして、
ｎ１’＝−４α／（１＋ｎ＋２αｎ）≒４α／（１＋ｎ）の同相電圧誤差を生じることになる。例えば、同相電圧Ｖａ＝１０Ｖ、抵抗誤差α＝０．１％、ゲインｎ＝１の数値を代入したときの同相電圧誤差は、１０Ｖ＊（４＊０．１％）／２＝２０ｍＶ、の値となる。この誤差値は大きな測定誤差要因となってしまう難点がある。
【００１１】
一方で、抵抗には電圧係数と呼ばれる抵抗素子の特異な非線形特性がある。この特異な非線形特性は、図１０の印加電圧により理想抵抗に対して非線形の偏差を生じる説明図に示すように、抵抗に印加する電圧によって抵抗値が変化してくる。
例えば、ニッケルクロム系の薄膜等を使用した高精度の抵抗では電圧係数は小さいが、モノリシックＩＣ内に形成されるポリシリコン系の抵抗では１Ｖで０．１〜０．５％の変化する場合もある。
従って、上記回路ではＶａ−Ｖｂの電位差Ｖｘだけではなく、同相電圧Ｖａによって分圧用の抵抗Ｒ１〜Ｒ４が複雑に変わるので、ニッケルクロム系等の特性の良い抵抗が必要となる難点がある。逆に、抵抗に印加される電圧が測定値となる差分信号Ｖｃに比例する場合には、抵抗素子の特異な非線形特性をキャリブレーション等によって補正することが可能である。
【００１２】
図２（ｂ）は電流測定部１０２の第２の内部原理回路図であり、特開平１１−１７４１１３号（　ＩＣテスタの電圧印加電流測定回路）の複数チャンネルのＤＵＴのＩＣピンの電流を測定する電流測定部の要部原理構成である。ここで、図２（ａ）は１チャンネルのＩＣピンの電流を測定する場合の要部原理構成例である。これは両端の同相電圧Ｖａと検出電圧Ｖｂの個々に対して、直接的にＡＤ変換してデータメモリ４６へ各々格納した後、ソフト処理により電位差Ｖｘを算出する手法である。これによれば、上記分圧用の抵抗Ｒ１〜Ｒ４を使用しないので、上記同相電圧誤差の問題は解消されている。
しかしながら、逆に、ＡＤ変換器４５に対して高入力電圧範囲で且つ高分解能なＡＤ変換器が必要となる難点がある。例えば、電位差Ｖｘが１Ｖｍａｘのときに±０．１％（±１０００）の分解能で測定する場合としたとき、試験電圧ＶＳが１Ｖの場合には１１ビット分解能（±１０００）で足りる。しかし、試験電圧ＶＳが１０Ｖの場合には１５ビット分解能（±１００００）が必要となり、試験電圧ＶＳが１００Ｖの場合には１８ビット分解能（±１０００００）の高入力電圧範囲のＡＤ変換器が必要となってくる難点がある。高入力電圧範囲で且つ高分解能に対応可能なＡＤ変換器は高価な難点がある。
【００１３】
【発明が解決しようとする課題】
上述説明したように従来技術の電流測定部においては、図２に示すように、電流検出抵抗手段ＲＭの両端の同相電圧Ｖａと、検出電圧Ｖｂを直接的にＡＤ変換器で量子化変換する構成である為に、高入力電圧範囲で且つ高分解能なＡＤ変換器が必要となる難点がある。高入力電圧範囲に対応可能なＡＤ変換器は高価である。半導体試験装置はこのＡＤ変換器を複数の数十チャンネル備える必要があるからして、試験装置が高価となる難点がある。
そこで、本発明が解決しようとする課題は、比較的高い試験電圧をＤＵＴへ印加する場合でも、その時の負荷電流量を低い電圧範囲に変換した後、前記低い電圧範囲を所定の測定分解能で量子化変換する電流測定部を備える半導体試験装置を提供することである。
また、比較的高い試験電圧をＤＵＴへ印加する場合でも、その時の負荷電流量を低い電圧範囲に変換した後、前記低い電圧範囲を所定の測定分解能で量子化変換できる電流測定部を有する電圧印加電流測定（ＶＳＩＭ）、を備える半導体試験装置を提供することである。
また、電流測定部をモノリシックＩＣ化するときに、ＩＣ上に形成する抵抗のばらつきが存在していても、測定精度に与える影響を最小限にすることが可能な回路構成の電流測定部を備える半導体試験装置を提供することである。
また、電流測定部をモノリシックＩＣ化するときに、ＩＣ上に形成する抵抗素子の特異な非線形特性が存在していても、線形補正処理をすることで測定精度に与える影響を最小限にすることが可能な回路構成の電流測定部を備える半導体試験装置を提供することである。
【００１４】
【課題を解決するための手段】
第１の解決手段を示す。ここで第９図と第１図（ａ）は、本発明に係る解決手段を示している。
上記課題を解決するために、所定の一定電圧を負荷装置（例えばＤＵＴ）へ印加する印加電圧源（例えばＤＡ変換器１０と演算増幅器Ａ１）を具備し、
印加電圧源の出力端と負荷装置との間に所定の抵抗を直接に挿入して、負荷装置に流れる電流量を電圧に変換する電流電圧変換手段（例えば電流検出抵抗手段ＲＭ）を具備し、
印加電圧源の出力端の電圧を同相電圧Ｖａと呼称し、電流電圧変換手段を介して負荷装置へ印加する電圧を検出電圧Ｖｂと呼称し、前記両電圧間の差を電位差Ｖｘと呼称したとき、
同相電圧Ｖａと検出電圧Ｖｂとを時系列に切り替えて受けて、０Ｖ付近の所定の低電圧に電圧シフトし、シフトした電圧を各々受けて量子化変換した低電圧測定データを各々出力する電流測定手段（例えば電流測定部２００）を具備し、
得られた低電圧測定データの両者間における電圧の差値を電位差Ｖｘとして求め、求めた電位差Ｖｘと上記電流電圧変換手段の抵抗値とを乗算した結果値を負荷装置へ流れる電流量とする算出手段を具備し、
以上を具備して、上記電流測定手段において低分解能のＡＤ変換器６０が適用可能とすることを特徴とする差動電圧測定装置である。
【００１５】
次に、第２の解決手段を示す。ここで第９図と第１図（ａ）は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイスのテスタピンに割り込んで、ＤＵＴのＩＣピンへ所定の直流電圧を印加し、その時に流れる電流を測定する電圧印加電流測定（ＶＳＩＭ）の機能を備える半導体試験装置において、
所定の一定電圧をＤＵＴへ印加する印加電圧源（例えばＤＡ変換器１０と演算増幅器Ａ１）を具備し、
印加電圧源の出力端とＤＵＴのＩＣピンとの間に所定の抵抗を直接に挿入して、ＤＵＴに流れる電流量を電圧に変換する電流電圧変換手段（例えば電流検出抵抗手段ＲＭ）を具備し、
印加電圧源の出力端の電圧を同相電圧Ｖａと呼称し、電流電圧変換手段を介してＤＵＴへ印加する電圧を検出電圧Ｖｂと呼称し、前記両電圧間の差を電位差Ｖｘと呼称したとき、
同相電圧Ｖａと検出電圧Ｖｂとを時系列に切り替えて受けて、０Ｖ付近の所定の低電圧に電圧シフトし、シフトした電圧を各々受けて量子化変換した低電圧測定データを各々出力する電流測定手段（例えば電流測定部２００）を具備し、
得られた低電圧測定データの両者間における電圧の差値を電位差Ｖｘとして求め、求めた電位差Ｖｘと上記電流電圧変換手段の抵抗値とを乗算した結果値をＤＵＴへ流れる電流量とする算出手段を具備し、
以上を具備して、上記電流測定手段において低分解能のＡＤ変換器６０が適用可能とすることを特徴とする半導体試験装置がある。
【００１６】
次に、第３の解決手段を示す。ここで第１図（ａ）は、本発明に係る解決手段を示している。
上述印加電圧源の一態様は、第１のＤＡ変換器１０と第１の演算増幅器Ａ１とを備え、
第１のＤＡ変換器１０は外部から設定される設定データに基づいて所定の基準電圧（設定電圧１０ｓ）を発生するものであり、
第１の演算増幅器Ａ１は電力用の演算増幅器であり、基準電圧を正入力端（非反転入力端）に受け、ＤＵＴへ供給する試験電圧ＶＳを負入力端（反転入力端）に受け、当該第１の演算増幅器Ａ１の出力端から上記電流電圧変換手段を介してＤＵＴへ試験電圧ＶＳとして供給するものであり、
第１の演算増幅器Ａ１の出力端に接続される電流電圧変換手段の両端から同相電圧Ｖａと検出電圧Ｖｂとして第１の上記電流測定手段（例えば電流測定部２００）へ供給する、ことを特徴とする上述半導体試験装置がある。
【００１７】
次に、第４の解決手段を示す。ここで第５図は、本発明に係る解決手段を示している。
上述印加電圧源の一態様としては、更に、第１のＤＡ変換器１０が発生する基準電圧を第２の上記電流測定手段へ供給する、ことを特徴とする上述半導体試験装置がある。
【００１８】
次に、第５の解決手段を示す。ここで第７図は、本発明に係る解決手段を示している。
上述印加電圧源の一態様は、第１のＤＡ変換器１０と反転増幅バッファ手段８０とを備え、
第１のＤＡ変換器１０は外部から設定される設定データに基づいて所定の基準電圧（設定電圧１０ｓ）を発生するものであり、
反転増幅バッファ手段８０は電力用の反転型演算増幅器であり、基準電圧を受け、ＤＵＴへ供給する試験電圧ＶＳを受けて所望ゲインで反転増幅し、当該反転増幅バッファ手段８０の出力端から上記電流電圧変換手段を介してＤＵＴへ試験電圧ＶＳとして供給するものであり、
第１の演算増幅器Ａ１の出力端に接続される電流電圧変換手段の両端から同相電圧Ｖａと検出電圧Ｖｂとして第３の上記電流測定手段へ供給し、且つ、第１のＤＡ変換器１０が発生する基準電圧を第３の上記電流測定手段（電流測定部２００ｂ）へ供給する、ことを特徴とする上述半導体試験装置がある。
【００１９】
次に、第６の解決手段を示す。ここで第３図（ａ、ｂ）と第５図（ｂ、ｃ）と第７図（ｂ、ｃ）は、本発明に係る解決手段を示している。
上述第１乃至第３の上記電流測定手段の一態様は、オフセット電圧付与手段とＡＤ変換器６０とデータ格納手段とを備え、
上記オフセット電圧付与手段（例えばオフセット電圧付与回路３００）は概略既知の正電圧若しくは負電圧の同相電圧Ｖａと検出電圧Ｖｂとを時系列に切り替えて受けて、所定の低電圧範囲に収まるように電圧シフトした同相電圧Ｖａに対応する第１の低電圧信号と、検出電圧Ｖｂに対応する第２の低電圧信号を出力するものであり、
上記ＡＤ変換器６０は低電圧に電圧シフトした第１の低電圧信号と第２の低電圧信号とを時系列に受けて、各々を量子化変換した第１の測定データと第２の測定データを出力するものであり、
上記データ格納手段（例えばデータメモリ４６）は第１の測定データと第２の測定データを少なくとも１組格納可能なメモリ若しくはレジスタである、ことを特徴とする上述半導体試験装置がある。
【００２０】
次に、第７の解決手段を示す。ここで第３図（ａ）と第５図（ｂ）と第７図（ｂ）は、本発明に係る解決手段を示している。
第１の上記電流測定手段の一態様としては、当該電流測定手段へ入力する１系統の同相電圧Ｖａと検出電圧Ｖｂとを受けて、何れかに切り替えて上記オフセット電圧付与手段へ供給する第１の入力信号切替手段（例えば切替スイッチＳＷ１）を備える、ことを特徴とする上述半導体試験装置がある。
【００２１】
次に、第８の解決手段を示す。ここで第３図（ｂ）は、本発明に係る解決手段を示している。
第２の上記電流測定手段の一態様としては、複数チャンネルから同相電圧Ｖａと検出電圧Ｖｂとの組の複数群の入力信号を受けて、前記複数群の中の何れかの１つに切り替えて上記オフセット電圧付与手段へ供給する第２の入力信号切替手段（例えば切替スイッチＳＷ１と切替スイッチＳＷ２）を備える、ことを特徴とする上述半導体試験装置がある。
【００２２】
次に、第９の解決手段を示す。ここで第５図（ｃ）と第７図（ｃ）は、本発明に係る解決手段を示している。
第３の上記電流測定手段の一態様としては、複数チャンネルから同相電圧Ｖａと検出電圧Ｖｂとの組の複数群の入力信号を受けて、前記複数群の中の何れかの１つに切り替えて上記オフセット電圧付与手段へ供給し、且つ、複数チャンネルの上記第１のＤＡ変換器１０からの上記設定電圧１０ｓを受けて、前記で選択された同相電圧Ｖａ若しくは検出電圧Ｖｂに対応するチャンネルの上記設定電圧１０ｓに切り替えて上記オフセット電圧付与手段へ供給する第３の入力信号切替手段（例えば切替スイッチＳＷ１と切替スイッチＳＷ２と切替スイッチＳＷ３）を備える、ことを特徴とする上述半導体試験装置がある。
【００２３】
次に、第１０の解決手段を示す。ここで第４図（ａ）と第３図は、本発明に係る解決手段を示している。
上述オフセット電圧付与手段（オフセット電圧付与回路３００）の一態様は、第２のＤＡ変換器３０と第２の演算増幅器Ａ６と第１抵抗Ｒ１と第２抵抗Ｒ２と第３抵抗Ｒ３とを備え、
第２のＤＡ変換器３０は外部から設定されるオフセット設定データに基づいて、概略既知の正電圧若しくは負電圧の同相電圧Ｖａ若しくは検出電圧Ｖｂを所定の低電圧に電圧シフトする逆極性のオフセット電圧（相殺電圧Ｖｄ）を発生するものであり、
第２の演算増幅器Ａ６と第１抵抗Ｒ１と第２抵抗Ｒ２とは所定増幅度の反転増幅器を構成するものであり、
第１抵抗Ｒ１は同相電圧Ｖａ若しくは検出電圧Ｖｂを受ける入力端と第２の演算増幅器Ａ６の負入力端との間に接続され、
第２抵抗Ｒ２は第２の演算増幅器Ａ６の出力端と第２の演算増幅器Ａ６の負入力端との間に接続され、
第３抵抗Ｒ３は第２のＤＡ変換器３０の出力端と第２の演算増幅器Ａ６の負入力端との間に接続され、
第２の演算増幅器Ａ６の正入力端は回路アースに接続されて、入力される同相電圧Ｖａ及び検出電圧Ｖｂの両者を同一条件で低電圧に電圧シフトして出力する、ことを特徴とする上述半導体試験装置がある。
【００２４】
次に、第１１の解決手段を示す。ここで第４図（ｂ）と第３図は、本発明に係る解決手段を示している。
上述オフセット電圧付与手段（オフセット電圧付与回路３００ｂ）の一態様は、第２のＤＡ変換器３０と第２の演算増幅器Ａ６と第１抵抗Ｒ１と第２抵抗Ｒ２と第３抵抗Ｒ３と第４抵抗Ｒ４とを備え、
第２のＤＡ変換器３０は外部から設定されるオフセット設定データに基づいて、概略既知の正電圧若しくは負電圧の同相電圧Ｖａ若しくは検出電圧Ｖｂを所定の低電圧に電圧シフトする同一極性のオフセット電圧（相殺電圧Ｖｄ）を発生するものであり、
第２の演算増幅器Ａ６と第１抵抗Ｒ１と第２抵抗Ｒ２とは所定増幅度の反転増幅器を構成するものであり、
第１抵抗Ｒ１は同相電圧Ｖａ若しくは検出電圧Ｖｂを受ける入力端と第２の演算増幅器Ａ６の負入力端との間に接続され、
第２抵抗Ｒ２は第２の演算増幅器Ａ６の出力端と第２の演算増幅器Ａ６の負入力端との間に接続され、
第３抵抗Ｒ３は第２のＤＡ変換器３０の出力端と第２の演算増幅器Ａ６の正入力端との間に接続され、
第４抵抗Ｒ４は第２の演算増幅器Ａ６の正入力端と回路アース間に接続されて、入力される同相電圧Ｖａ及び検出電圧Ｖｂの両者を同一条件で低電圧に電圧シフトして出力する、ことを特徴とする上述半導体試験装置がある。
【００２５】
次に、第１２の解決手段を示す。ここで第６図（ａ）と第５図は、本発明に係る解決手段を示している。
上述オフセット電圧付与手段（オフセット電圧付与回路３００ｃ）の一態様は、電圧反転回路７０と第２の演算増幅器Ａ６と第１抵抗Ｒ１と第２抵抗Ｒ２と第３抵抗Ｒ３とを備え、
電圧反転回路７０は上記印加電圧源が備える第１のＤＡ変換器１０から発生する基準電圧（設定電圧１０ｓ）を受けて、所定の増幅度で反転増幅した、同相電圧Ｖａ若しくは検出電圧Ｖｂを所定の低電圧に電圧シフトする逆極性の所定のオフセット電圧（反転電圧７０ｃ）を発生するものであり、
第２の演算増幅器Ａ６と第１抵抗Ｒ１と第２抵抗Ｒ２とは所定増幅度の反転増幅器を構成するものであり、
第１抵抗Ｒ１は同相電圧Ｖａ若しくは検出電圧Ｖｂを受ける入力端と第２の演算増幅器Ａ６の負入力端との間に接続され、
第２抵抗Ｒ２は第２の演算増幅器Ａ６の出力端と第２の演算増幅器Ａ６の負入力端との間に接続され、
第３抵抗Ｒ３は電圧反転回路７０の出力端と第２の演算増幅器Ａ６の負入力端との間に接続され、
第２の演算増幅器Ａ６の正入力端は回路アースに接続されて、入力される同相電圧Ｖａ及び検出電圧Ｖｂの両者を同一条件で低電圧に電圧シフトして出力する、ことを特徴とする上述半導体試験装置がある。
【００２６】
次に、第１３の解決手段を示す。ここで第６図（ｂ）と第５図は、本発明に係る解決手段を示している。
上述オフセット電圧付与手段（オフセット電圧付与回路３００ｄ）の一態様は、第２の演算増幅器Ａ６と第１抵抗Ｒ１と第２抵抗Ｒ２と第３抵抗Ｒ３と第４抵抗Ｒ４とを備え、
第２の演算増幅器Ａ６と第１抵抗Ｒ１と第２抵抗Ｒ２とは所定増幅度の反転増幅器を構成するものであり、
第１抵抗Ｒ１は同相電圧Ｖａ若しくは検出電圧Ｖｂを受ける入力端と第２の演算増幅器Ａ６の負入力端との間に接続され、
第２抵抗Ｒ２は第２の演算増幅器Ａ６の出力端と第２の演算増幅器Ａ６の負入力端との間に接続され、
第３抵抗Ｒ３は上記印加電圧源が備える第１のＤＡ変換器１０から発生する基準電圧（設定電圧１０ｓ）の出力端と第２の演算増幅器Ａ６の正入力端との間に接続され、
第４抵抗Ｒ４は第２の演算増幅器Ａ６の正入力端と回路アース間に接続されて、入力される同相電圧Ｖａ及び検出電圧Ｖｂの両者を同一条件で低電圧に電圧シフトして出力する、ことを特徴とする上述半導体試験装置がある。
【００２７】
次に、第１４の解決手段を示す。ここで第８図（ａ）と第７図は、本発明に係る解決手段を示している。
上述オフセット電圧付与手段（オフセット電圧付与回路３００ｅ）の一態様は、第２の演算増幅器Ａ６と第１抵抗Ｒ１と第２抵抗Ｒ２と第３抵抗Ｒ３とを備え、
第２の演算増幅器Ａ６と第１抵抗Ｒ１と第２抵抗Ｒ２とは所定増幅度の反転増幅器を構成するものであり、
第１抵抗Ｒ１は同相電圧Ｖａ若しくは検出電圧Ｖｂを受ける入力端と第２の演算増幅器Ａ６の負入力端との間に接続され、
第２抵抗Ｒ２は第２の演算増幅器Ａ６の出力端と第２の演算増幅器Ａ６の負入力端との間に接続され、
第３抵抗Ｒ３は上記印加電圧源が備える第１のＤＡ変換器１０から発生する基準電圧（設定電圧１０ｓ）の出力端と第２の演算増幅器Ａ６の負入力端との間に接続され、
第２の演算増幅器Ａ６の正入力端は回路アースに接続されて、入力される同相電圧Ｖａ及び検出電圧Ｖｂの両者を同一条件で低電圧に電圧シフトして出力する、ことを特徴とする上述半導体試験装置がある。
【００２８】
次に、第１５の解決手段を示す。ここで第８図（ｂ）と第７図は、本発明に係る解決手段を示している。
上述オフセット電圧付与手段（オフセット電圧付与回路３００ｆ）の一態様は、電圧反転回路７０と第２の演算増幅器Ａ６と第１抵抗Ｒ１と第２抵抗Ｒ２と第３抵抗Ｒ３と第４抵抗Ｒ４とを備え、
電圧反転回路７０は上記印加電圧源が備える第１のＤＡ変換器１０から発生する基準電圧（設定電圧１０ｓ）を受けて、所定の増幅度で反転増幅した、同相電圧Ｖａ若しくは検出電圧Ｖｂとは逆極性の所定のオフセット電圧（反転電圧７０ｃ）を発生するものであり、
第２の演算増幅器Ａ６と第１抵抗Ｒ１と第２抵抗Ｒ２とは所定増幅度の反転増幅器を構成するものであり、
第１抵抗Ｒ１は同相電圧Ｖａ若しくは検出電圧Ｖｂを受ける入力端と第２の演算増幅器Ａ６の負入力端との間に接続され、
第２抵抗Ｒ２は第２の演算増幅器Ａ６の出力端と第２の演算増幅器Ａ６の負入力端との間に接続され、
第３抵抗Ｒ３は電圧反転回路７０の出力端と第２の演算増幅器Ａ６の正入力端との間に接続され、
第４抵抗Ｒ４は第２の演算増幅器Ａ６の正入力端と回路アース間に接続されて、入力される同相電圧Ｖａ及び検出電圧Ｖｂの両者を同一条件で低電圧に電圧シフトして出力する、ことを特徴とする上述半導体試験装置がある。
【００２９】
次に、第１６の解決手段を示す。ここで第１図（ｃ）は、本発明に係る解決手段を示している。
上述電流電圧変換手段（例えば電流検出抵抗手段ＲＭ）の一態様としては、単一の抵抗のみを備え、若しくは複数個の抵抗と切り替えリレーで所定の抵抗値に切替えできる電流測定レンジ機能を備える、ことを特徴とする上述半導体試験装置がある。
【００３０】
次に、第１７の解決手段を示す。ここで第１０図は、本発明に係る解決手段を示している。
上述オフセット電圧付与手段（例えばオフセット電圧付与回路３００，３００ｂ，３００ｃ，３００ｄ，３００ｅ，３００ｆ）に備える少なくとも上記第１抵抗Ｒ１と上記第２抵抗Ｒ２に対し、ＤＵＴの試験に先立って、段階的な電圧を当該抵抗の両端へ印加して測定する手段を具備し、
前記で得られた当該抵抗の非線形特性データと理想抵抗との偏差を特定する手段を具備し、
特定された当該抵抗の非線形特性に基づいて、ＤＵＴの電流を測定して得た同相電圧Ｖａ及び検出電圧Ｖｂ（若しくは差値の電位差Ｖｘ）に対して当該抵抗の非線形特性が理想抵抗となるように直線補正する手段を具備し、
を更に備えることで、ポリシリコン系等でモノリシックＩＣ内に形成された当該抵抗素子の特異な非線形特性に伴う誤差要因を補正することを特徴とする上述半導体試験装置がある。
【００３１】
尚、本願発明手段は、所望により、上記解決手段における各要素手段を適宜組み合わせて、実用可能な他の構成手段としても良い。また、上記各要素に付与されている符号は、発明の実施の形態等に示されている符号に対応するものの、これに限定するものではなく、実用可能な他の均等物を適用した構成手段としても良い。
【００３２】
【発明の実施の形態】
以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。また、以下の実施の形態の説明内容によって特許請求の範囲を限定するものではないし、更に、実施の形態で説明されている要素や接続関係等が解決手段に必須であるとは限らない。更に、実施の形態で説明されている要素や接続関係等の形容／形態は、一例でありその形容／形態内容のみに限定するものではない。
【００３３】
本発明について、図３〜図９を参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付し、また重複する部位の説明は省略する。
【００３４】
図３は、本発明の、複数チャンネルのＤＵＴのＩＣピンの電流を測定する電流測定部の要部構成例であり、１チャンネルを受ける場合と複数チャンネルを受ける場合である。この構成は図２の構成例に対してオフセット電圧付与回路３００を追加して備える構成である。
オフセット電圧付与回路３００は、演算増幅器Ａ５とＡＤ変換器６０との間に挿入されて、電流検出抵抗手段ＲＭの両端の同相電圧Ｖａと、検出電圧Ｖｂを切替スイッチＳＷ１と切替スイッチＳＷ２を介して受け、演算増幅器Ａ５でバッファした結果の高電圧な高電圧信号ＶＡ５を受けて、低電圧な差分出力電圧Ｖ６０にシフトダウンさせるものである。例えば、３０Ｖ前後の同相電圧Ｖａと、検出電圧Ｖｂを、ＡＤ変換器６０で量子化変換可能な電圧範囲、例えば±１Ｖ未満の低い差分出力電圧Ｖ６０に電圧をシフトダウンさせる。
【００３５】
図４（ａ）はオフセット電圧付与回路の第１の内部構成例である。
この構成要素は、ＤＡ変換器３０と、抵抗Ｒ１、Ｒ２、Ｒ３と、演算増幅器Ａ６とを備える例である。
【００３６】
抵抗Ｒ３を除いたときにおいて、抵抗Ｒ１、Ｒ２と演算増幅器Ａ６とによる回路構成は、一般的な反転増幅構成であって、高電圧信号ＶＡ５は抵抗Ｒ１を介しての負入力端へ供給される。この負入力端は演算増幅器の演算増幅作用により、正入力端側と同一の０Ｖ状態を常に維持する帰還動作をしている。演算増幅器Ａ６の出力端は抵抗Ｒ１と抵抗Ｒ２とで決まる増幅率ｎで反転増幅された結果の差分出力電圧Ｖ６０を出力する。
【００３７】
抵抗Ｒ３とＤＡ変換器３０とは、出力される差分出力電圧Ｖ６０が、所望の０Ｖ付近へシフトダウンさせる為のオフセット付与手段であって、抵抗Ｒ３を介して演算増幅器Ａ６の負入力端へ接続されている。これにより、入力される高電圧信号ＶＡ５を相殺するように逆方向の相殺電圧Ｖｄを、抵抗Ｒ３を介して演算増幅器Ａ６の負入力端へ供給することができる。ここで、ＤＡ変換器３０は設定データ３０ｃに基づいて正電圧／負電圧の所望の電圧を発生できる。
尚、電流測定用のＤＡ変換器３０に対する設定制御は、ＤＵＴ印加用のＤＡ変換器１０側の設定変更に連動して、所望の電圧へシフトダウンできるように連動した設定制御する必要性がある。
【００３８】
この結果、ＤＡ変換器３０へ供給する設定データ３０ｃを所望に設定制御することで、入力される高電圧信号ＶＡ５に係わらず、演算増幅器Ａ６の差分出力電圧Ｖ６０は０Ｖ付近の低い差分出力電圧Ｖ６０にシフトダウンすることができる。この結果、低分解能で安価なＡＤ変換器が使用できる大きな利点が得られる。
【００３９】
図９はオフセット電圧付与回路３００による電圧のシフトダウン動作を説明する図である。ここで、図３（ａ）における一方の同相電圧Ｖａが２０Ｖとし、他方の検出電圧Ｖｂが２０．２Ｖと仮定すると、このときの電位差Ｖｘは０．２Ｖである。また、ＡＤ変換器で量子化する分解能は０．１ｍＶ単位の場合と仮定する。
前記数値条件例の場合、従来の図２に示す測定構成では、高電圧な同相電圧Ｖａと、検出電圧Ｖｂを直接ＡＤ変換器で量子化変換する構成であるからして、２０．２Ｖ迄を量子化変換できる高分解能なＡＤ変換器が必要となる。この結果、分解能２０２０００迄可能な１８ビット分解能のＡＤ変換器を適用して測定する必要性がある。
一方、本発明では０Ｖ付近へシフトダウンした低い差分出力電圧Ｖ６０の０Ｖ若しくは０．２Ｖを対象として量子化変換すれば良いからして、０．２Ｖ迄を量子化変換できる低分解能なＡＤ変換器が適用できる。この結果、分解能２０００迄可能な１１ビット分解能の安価なＡＤ変換器が適用できる大きな利点が得られる。
【００４０】
次に、上述した図４（ａ）に示す本発明のオフセット電圧付与回路３００の回路構成によれば、構成部品のバラツキに伴う測定精度の影響が最小限にできる。これについて具体的な数値例を示して以下に説明する。ここで、従来と同様に、αは目的の抵抗値に対する誤差割合とし、ｎはゲインとする。また、図３（ａ、ｂ）における演算増幅器Ａ５の誤差要因として、オフセット＝Ａｏとし、演算増幅器Ａ６の誤差要因として、オフセット＝Ｂｏと仮定する。
各抵抗の誤差要因としては、Ｒ１＝Ｒ（１＋α）、Ｒ２＝ｎ＊Ｒ（１−α）、Ｒ３＝Ｒ（１−α）と見なせる。
同相電圧Ｖａに対する同相電圧測定値Ｖａ１は、Ｖａ１＝−Ｖａ（Ｒ２／Ｒ１）＋Ｖｃ（Ｒ２／Ｒ３）＋Ａｏ（Ｒ２／Ｒ１）＋Ｂｏ（Ｒ２＋（Ｒ１／／Ｒ３））／（Ｒ１／／Ｒ３）の式である。
検出電圧Ｖｂに対する検出電圧測定値Ｖｂ１は、Ｖｂ１＝−Ｖｂ（Ｒ２／Ｒ１）＋Ｖｃ（Ｒ２／Ｒ３）＋Ａｏ（Ｒ２／Ｒ１）＋Ｂｏ（Ｒ２＋（Ｒ１／／Ｒ３））／（Ｒ１／／Ｒ３）の式である。
ここで、Ｖｂ＝Ｖａ−Ｖｘを代入する。また、同相電圧Ｖａと、検出電圧Ｖｂの温度変化等に伴うドリフト的な誤差要因は、切替スイッチＳＷ１で両信号を切り替えて短期間中に測定するからして同一と見なせる。従って、
Ｖａ１−Ｖｂ１＝（Ｖｂ−Ｖａ）（Ｒ２／Ｒ１）　＝Ｖｘ（Ｒ２／Ｒ１）
の式となる。この結果、抵抗Ｒ１、Ｒ２の誤差要因のみが測定値となるＶｘに対するゲイン誤差となる。従って、他の誤差要素は影響を受けないことが判る。
【００４１】
図４（ａ）に示す本発明回路では演算増幅器Ａ６を反転増幅器として使用し、正入力端子は回路アース（０Ｖ）へ接続しているので、反転入力端子は０Ｖ状態に帰還制御されている。
Ｖａ≒Ｖｃとした場合、抵抗Ｒ２の両端に印加される電圧はＶａ−Ｖｂの差電圧に比例する。
また、同相電圧Ｖａと検出電圧Ｖｂ測定時にＲ１の両端に印加される電圧変化はＶｘに比例し、同相電圧Ｖａに依存しない。
【００４２】
従って、抵抗素子の特異な非線形特性に伴い、印加電圧によって抵抗値が変化してくるものの、上述した図４（ａ）の回路構成によれば、抵抗Ｒ１、Ｒ２の特異な非線形特性の影響は、Ｖｘに比例した変化の最小限にできる利点を備えている。よって、精度の良いＤＵＴの電流測定が実現できる。これにより、ポリシリコン系の薄膜抵抗を適用するモノリシックＩＣの形成に対して、測定精度の影響が最小限でＩＣ化が形成可能となる大きな利点が得られる。このことは、ＩＣ化に適した優れた回路構成である。
【００４３】
次に、図４（ｂ）はオフセット電圧付与回路の第２の内部構成例である。
このオフセット電圧付与回路３００ｂの第２の内部構成は、図４（ａ）に示す構成要素に対して抵抗Ｒ４を追加し、接続を変更した構成例である。
抵抗Ｒ４は、抵抗Ｒ３と共に、ＤＡ変換器３０から出力される相殺電圧Ｖｄを所望に分圧する分圧用の抵抗である。抵抗Ｒ４の一端は回路アースに接続し、他端は演算増幅器Ａ６の正入力端と抵抗Ｒ３の一端とに接続する。抵抗Ｒ３の他端はＤＡ変換器３０の出力端に接続している。この場合はＤＵＴへ印加する試験電圧ＶＳが低い場合に適している。
測定時において、演算増幅器Ａ６の差分出力電圧Ｖ６０には、抵抗Ｒ３、Ｒ４の抵抗値のバラツキに伴う測定誤差が生じるが、電流検出抵抗手段ＲＭの両端の一方の同相電圧Ｖａを測定した同相電圧測定値Ｖａ１と、他方の検出電圧Ｖｂを測定した検出電圧測定値Ｖｂ１とが各々短時間内に測定される。その後、ソフト演算処理でＶａ１−Ｖｂ１の引き算処理される結果、短時間内における同一測定条件で使用される差分出力電圧Ｖ６０、抵抗Ｒ３、及び抵抗Ｒ４の誤差要因は、引き算処理によって誤差量が相殺される結果、実質的に誤差を生じない利点を備えてる。
【００４４】
従って、上述した図４（ｂ）の発明構成例によれば、上述図４（ａ）と同様に、抵抗Ｒ１、Ｒ２の電圧係数特性の影響は、Ｖｘに比例した変化の最小限にできる利点を備えている。よって、精度の良いＤＵＴの電流測定が実現できる。
【００４５】
次に、図５（ａ）は本発明のＤＵＴに電圧を印加し、その時の１チャンネルの電流を測定する電圧印加電流測定（ＶＳＩＭ）を示す、他の要部回路構成例である。この要部構成要素は、ＤＡ変換器１０と、演算増幅器Ａ１と、電流検出抵抗手段ＲＭと、電流測定部２００ｂとを備える。
【００４６】
ＤＡ変換器１０は、ＤＵＴのＩＣピンへ印加すべき設定電圧１０ｓを発生して演算増幅器Ａ１の正入力端へ供給し、且つ電流測定部２００ｂへも供給する接続構成である。
【００４７】
本発明の電流測定部２００ｂは、図４（ａ、ｂ）に示すオフセット電圧付与回路３００の内部構成におけるＤＡ変換器３０を削除し、代わりに上記ＤＡ変換器１０からＤＵＴへの印加用の設定電圧１０ｓを受ける内部構成としている。
図５（ｂ）は図５（ａ）に対応する１チャンネルの同相電圧Ｖａと検出電圧Ｖｂと設定電圧１０ｓとを受けて電流測定する電流測定部２００ｂの内部原理回路図である。図５（ｃ）は複数チャンネルからの同相電圧Ｖａと検出電圧Ｖｂと設定電圧１０ｓとを受けて電流測定する場合の電流測定部２００ｂの内部原理回路図である。
【００４８】
図５（ｂ、ｃ）におけるオフセット電圧付与回路３００ｃは、ＤＡ変換器１０からの設定電圧１０ｓを受け、上述した高電圧信号ＶＡ５を受けて、所望の０Ｖ付近へシフトダウンした低電圧な差分出力電圧Ｖ６０を出力する。
【００４９】
図６（ａ）はオフセット電圧付与回路３００ｃの第１の内部構成例であり、図６（ｂ）はオフセット電圧付与回路３００ｄの第２の内部構成例である。
図６（ａ）の構成要素は、電圧反転回路７０と、抵抗Ｒ１、Ｒ２、Ｒ３と、演算増幅器Ａ６とを備える例であり、図６（ｂ）の構成要素は、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４と、演算増幅器Ａ６とを備える例である。
【００５０】
電圧反転回路７０は、図６（ｃ）に示すように、入力される設定電圧１０ｓｂを受けて、この入力電圧の極性を演算増幅器Ａ７で反転増幅させた反転電圧７０ｃを出力ものである。一例として、入力電圧が＋１０Ｖのとき、−１０Ｖを出力する。但し、反転電圧７０ｃは上述したソフト演算処理によるＶａ１−Ｖｂ１の演算によって相殺されるので、精度の高い反転増幅は不要である。従って、抵抗Ｒ１１、Ｒ１２は厳密に同一抵抗値である必要性は無い。また演算増幅器Ａ７にオフセットばらつきがあっても支障とはならない。尚、他の抵抗Ｒ１、Ｒ２、Ｒ３と、演算増幅器Ａ６とは、図４の場合と同様であるからして説明を省略する。この構成では、ＤＵＴ印加用のＤＡ変換器１０を所望の電圧に設定変更しても、無負荷電流のときには常にほぼ０Ｖの状態に電圧がオフセットされる利点が得られる。更に、設定制御が簡便にできる。
【００５１】
従って、上述した図５及び図６の発明構成例によれば、ＤＡ変換器１０を共有することで、上述したＤＡ変換器３０を削除できるからして、より一層安価に構成できる利点が得られる。更に、ＤＵＴ印加用のＤＡ変換器１０側の設定変更に連動して、電流測定用の設定電圧も変更できるからして、利便性のよい設定制御が可能である。
【００５２】
次に、図７（ａ）は本発明のＤＵＴに電圧を印加し、その時の１チャンネルの電流を測定する電圧印加電流測定（ＶＳＩＭ）を示す、更に他の要部回路構成例である。この要部構成要素は、ＤＡ変換器１０と、反転増幅バッファ手段８０と、電流検出抵抗手段ＲＭと、電流測定部２００ｂとを備える。
【００５３】
ＤＡ変換器１０は、ＤＵＴのＩＣピンへ印加すべき試験電圧ＶＳに対して、電圧反転した設定電圧１０ｓを発生する。これを電流測定部２００ｂへも供給する。
【００５４】
演算増幅器Ａ１は、上記設定電圧１０ｓを受けて、電流検出抵抗手段ＲＭを介してＤＵＴのＩＣピンへ試験電圧ＶＳとして供給するための誤差低減及び電力拡大用の演算増幅器である。
反転増幅バッファ手段８０は抵抗Ｒ２１、Ｒ２２と、演算増幅器Ａ１、Ａ８とを備える。これは、ＤＡ変換器１０からの設定電圧１０ｓを受けて、電圧増幅ならびに極性反転した試験電圧ＶＳを出力し、これをＤＵＴへ供給するものである。
演算増幅器Ａ１は反転増幅構成であり、抵抗Ｒ２１とＲ２２により反転増幅する増幅率が決まる。演算増幅器Ａ８は試験電圧ＶＳをハイインピーダンスで受けて電圧バッファした後、抵抗Ｒ２２へ供給する。この結果、一例として、Ｒ２１＝Ｒ２２で、入力電圧が＋１０Ｖのとき、−１０Ｖの試験電圧ＶＳがＤＵＴへ供給される。
【００５５】
図７（ｂ）及び図７（ｃ）に示す本発明のオフセット電圧付与回路３００ｅは、演算増幅器Ａ５とＡＤ変換器６０との間に挿入されて、電流検出抵抗手段ＲＭの両端の同相電圧Ｖａと検出電圧Ｖｂとを切替スイッチＳＷ１を介し、演算増幅器Ａ５でバッファした高電圧信号ＶＡ５を介して受けて、低電圧な差分出力電圧Ｖ６０に電圧をシフトダウンさせるものである。
【００５６】
図８はオフセット電圧付与回路３００ｅの内部原理回路図である。
図８（ａ）のオフセット電圧付与回路３００ｅの構成要素は、抵抗Ｒ１、Ｒ２、Ｒ３と、演算増幅器Ａ６とを備える例であり、図８（ｂ）のオフセット電圧付与回路３００ｆの構成要素は、電圧反転回路７０と、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４と、演算増幅器Ａ６とを備える例である。これらの内部動作は図４の場合とほぼ同様であるからして説明を省略する。この結果、図７（ａ）に示すＤＡ変換器１０を共有使用できることとなる。
【００５７】
従って、上述した図７及び図８の発明構成例によれば、ＤＡ変換器１０を共有することで、上述したＤＡ変換器３０を削除できるからして、より一層安価に構成できる利点が得られる。更に、ＤＵＴ印加用のＤＡ変換器１０側の設定変更に連動して、電流測定用の設定電圧も変更できるからして、利便性のよい設定制御が可能である。無論、上述図４（ａ）と同様に、抵抗Ｒ１、Ｒ２の電圧係数特性の影響は、Ｖｘに比例した変化の最小限にできる利点を備えている。よって、精度の良いＤＵＴの電流測定が実現できる。
【００５８】
尚、本発明の技術的思想は、上述実施の形態の具体構成例、接続形態例に限定されるものではない。更に、本発明の技術的思想に基づき、上述実施の形態を適宜変形して広汎に応用してもよい。
例えば、図５（ｃ）、図７（ｃ）の構成例では、複数チャンネルからの設定電圧１０ｓを切替スイッチＳＷ３が受けて、何れかに切り替えて出力する構成例であるが、特定チャンネルのＤＡ変換器１０に直接接続した構成でも実用可能であるからして、所望により、切替スイッチＳＷ３を削除した構成としても良い。
【００５９】
また、図１０に示す抵抗素子の特異な非線形特性に対してキャリブレーション補正する手段を追加して備えても良い。即ち、補正対象とする回路部位、例えば図４に示す抵抗Ｒ１、Ｒ２に対して段階的な電圧を印加し、各印加電圧毎の差分出力電圧Ｖ６０を測定する。前記の各印加電圧毎の測定データから理想抵抗との偏差を線形補正量として予め求め、これをキャリブレーションの補正量として保存しておく。得られた補正量に基づいて、ＤＵＴの電流を測定する差分出力電圧Ｖ６０の測定データを受けて、ソフト処理により補正演算処理することにより、非直線性に伴う偏差は改善できる。この結果、ＤＵＴの電流測定の精度が更に向上できる。
【００６０】
【発明の効果】
本発明は、上述の説明内容からして、下記に記載される効果を奏する。
上述した図４（ａ）の回路構成によれば、ＤＡ変換器３０へ供給する設定データ３０ｃを所望に設定制御することで、入力される高電圧信号ＶＡ５に係わらず、演算増幅器Ａ６の差分出力電圧Ｖ６０は０Ｖ付近の低い差分出力電圧Ｖ６０にシフトダウンすることができる。この結果、低分解能で安価なＡＤ変換器が使用できる大きな利点が得られる。
上述した図４（ａ）の回路構成によれば、抵抗Ｒ１、Ｒ２の特異な非線形特性の影響は、Ｖｘに比例した変化の最小限にできる利点を備えている。よって、精度の良いＤＵＴの電流測定が実現できる。これにより、ポリシリコン系の薄膜抵抗を適用するモノリシックＩＣの形成に対して、測定精度の影響が最小限でＩＣ化が形成可能となる大きな利点が得られる。このことは、ＩＣ化に適した優れた回路構成である。
【００６１】
上述した図４（ｂ）の発明構成例によれば、上述図４（ａ）と同様に、抵抗Ｒ１、Ｒ２の電圧係数特性の影響は、Ｖｘに比例した変化の最小限にできる利点を備えている。よって、精度の良いＤＵＴの電流測定が実現できる。
上述した図５及び図６の発明構成例によれば、ＤＡ変換器１０を共有することで、上述したＤＡ変換器３０を削除できるからして、より一層安価に構成できる利点が得られる。更に、ＤＵＴ印加用のＤＡ変換器１０側の設定変更に連動して、電流測定用の設定電圧も変更できるからして、利便性のよい設定制御が可能である。
上述した図７及び図８の発明構成例によれば、ＤＡ変換器１０を共有することで、上述したＤＡ変換器３０を削除できるからして、より一層安価に構成できる利点が得られる。更に、ＤＵＴ印加用のＤＡ変換器１０側の設定変更に連動して、電流測定用の設定電圧も変更できるからして、利便性のよい設定制御が可能である。無論、上述図４（ａ）と同様に、抵抗Ｒ１、Ｒ２の電圧係数特性の影響は、Ｖｘに比例した変化の最小限にできる利点を備えている。よって、精度の良いＤＵＴの電流測定が実現できる。
従って、本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
【図１】従来の、ＤＵＴに対して所望の電圧を印加し、その時の電流を測定する電圧印加電流測定（ＶＳＩＭ）を示す１チャンネルの要部回路構成と、その内部原理回路図と、測定レンジ機能を備える電流検出抵抗手段ＲＭの例である。
【図２】従来の、１チャンネルのＩＣピンの電流を測定する場合の要部原理構成例と、複数チャンネルのＤＵＴのＩＣピンの電流を測定する電流測定部の要部原理構成である。
【図３】本発明の、複数チャンネルのＤＵＴのＩＣピンの電流を測定する電流測定部の要部構成例であり、１チャンネルを受ける場合と複数チャンネルを受ける場合である。
【図４】オフセット電圧付与回路の第１の内部構成例と、第２の内部構成例である。
【図５】本発明のＤＵＴに電圧を印加し、その時の１チャンネルの電流を測定する電圧印加電流測定（ＶＳＩＭ）を示す、他の要部回路構成例と、１チャンネルの同相電圧Ｖａと検出電圧Ｖｂと設定電圧１０ｓとを受けて電流測定する電流測定部２００ｂの内部原理回路図と、複数チャンネルからの同相電圧Ｖａと検出電圧Ｖｂと設定電圧１０ｓとを受けて電流測定する場合の電流測定部２００ｂの内部原理回路図と、電圧反転回路７０の内部構成例である。
【図６】オフセット電圧付与回路３００ｃの第１の内部構成例と第２の内部構成例である。
【図７】本発明の、ＤＵＴに電圧を印加し、その時の１チャンネルの電流を測定する電圧印加電流測定（ＶＳＩＭ）を示す、更に他の要部回路構成例と、１チャンネルの電流を測定する場合と複数チャンネルの電流を測定する場合の電流測定部２００ｂの内部構成例である。
【図８】オフセット電圧付与回路３００ｅの内部原理回路図である。
【図９】オフセット電圧付与回路３００による電圧のシフトダウン動作を説明する図である。
【図１０】印加電圧により理想抵抗に対して非線形の偏差を生じる説明図である。
【符号の説明】
Ａ１，Ａ２，Ａ３，Ａ５，Ａ６，Ａ７，Ａ８　　演算増幅器
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２　　抵抗
ＳＷ１，ＳＷ２，ＳＷ３　　切替スイッチ
１０，３０　　ＤＡ変換器
２０，４５，６０　　ＡＤ変換器
４６　　　　　　データメモリ
７０　　　　　　電圧反転回路
８０　　　　　　反転増幅バッファ手段
１００，１０２，２００ｂ　　電流測定部
３００，３００ｂ，３００ｃ，３００ｄ，３００ｅ，３００ｆ　　オフセット電圧付与回路
ＤＵＴ　　　　被試験デバイス
ＲＭ　　　　　　電流検出抵抗手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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