(57)【要約】【課題】パワーＭＯＳＦＥＴに代表されるＭＩＳ半導体装置において、オン抵抗とスイッチング時間の関係を大幅に改善し、高速スイッチング性を維持しつつ、従来よりもさらにオン抵抗を低くすること。【解決手段】ｐベース領域１２の、ゲート電極１９を挟んでｎ＋ソース領域１４の反対側でゲート電極１９に近接する位置に、ｐベース領域１２の表面から第１のｎ＋ドレイン領域１５まで達するトレンチを形成する。そして、このトレンチの側壁に沿って、ドリフト領域を兼ねる第２のドレイン領域１６を、ゲート電極１９をマスクの一部に用いたｎ型不純物のイオン注入により、ゲート電極１９に対して自己整合的に形成する。【選択図】　　　　図４
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【特許請求の範囲】
【請求項１】
半導体基板の第１の主面側に設けられた第１導電型の第１のドレイン領域と、
半導体基板の第２の主面側に設けられた第２導電型のベース領域と、
前記ベース領域の表面層に選択的に形成された第１導電型のソース領域と、
前記ベース領域の、前記ソース領域に隣接した表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極を挟んで前記ソース領域の反対側で前記ゲート電極に近接して設けられた、前記ベース領域の表面から前記第１のドレイン領域まで達するドリフト領域を兼ねる第２のドレイン領域と、
を具備することを特徴とするＭＩＳ半導体装置。
【請求項２】
半導体基板の第１の主面側に設けられた第１導電型の第１のドレイン領域と、
半導体基板の第２の主面側に設けられた第２導電型のベース領域と、
前記ベース領域の表面層に選択的に形成された第１導電型のソース領域と、
前記ベース領域の、前記ソース領域に隣接した表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記ベース領域の、前記ゲート電極を挟んで前記ソース領域の反対側の表面層に設けられた第１導電型のドリフト領域と、
前記ドリフト領域の表面から前記第１のドレイン領域まで達する第２のドレイン領域と、
を具備することを特徴とするＭＩＳ半導体装置。
【請求項３】
前記第２のドレイン領域は、高濃度にドープされた第１導電型の半導体により構成されていることを特徴とする請求項１または２に記載のＭＩＳ半導体装置。
【請求項４】
前記第２のドレイン領域は多結晶半導体により構成されていることを特徴とする請求項２に記載のＭＩＳ半導体装置。
【請求項５】
前記第２のドレイン領域は金属により構成されていることを特徴とする請求項２に記載のＭＩＳ半導体装置。
【請求項６】
前記第２のドレイン領域の内側に絶縁体領域が設けられていることを特徴とする請求項１〜５のいずれか一つに記載のＭＩＳ半導体装置。
【請求項７】
前記第２のドレイン領域の内側に、前記絶縁体領域によって前記第２のドレイン領域から隔てられた高導電体領域が設けられていることを特徴とする請求項６に記載のＭＩＳ半導体装置。
【請求項８】
前記高導電体領域にソース電位が印加されることを特徴とする請求項７に記載のＭＩＳ半導体装置。
【請求項９】
前記高導電体領域にゲート電位が印加されることを特徴とする請求項７に記載のＭＩＳ半導体装置。
【請求項１０】
前記高導電体領域と前記第２のドレイン領域との間の前記絶縁体領域の厚さは、前記ゲート絶縁膜の最も薄い部分よりも厚いことを特徴とする請求項９に記載のＭＩＳ半導体装置。
【請求項１１】
半導体基板の第１の主面側に設けられた第１導電型の第１のドレイン領域と、半導体基板の第２の主面側に設けられた第２導電型のベース領域と、前記ベース領域の表面層に選択的に形成された第１導電型のソース領域と、前記ベース領域の、前記ソース領域に隣接した表面上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極を挟んで前記ソース領域の反対側で前記ゲート電極に近接して設けられた、前記ベース領域の表面から前記第１のドレイン領域まで達するドリフト領域を兼ねる第２のドレイン領域と、を具備するＭＩＳ半導体装置を製造するにあたって、
前記ベース領域の、前記ゲート電極を挟んで前記ソース領域の反対側で前記ゲート電極に近接する位置に、前記半導体基板の第２の主面側から前記第１のドレイン領域まで達するトレンチを形成する工程と、
前記トレンチの内側、または前記トレンチの側壁に沿って前記第２のドレイン領域を形成する工程と、
を含むことを特徴とするＭＩＳ半導体装置の製造方法。
【請求項１２】
前記ゲート電極をマスクの一部に用いた第１導電型不純物のイオン注入により、前記第２のドレイン領域を前記ゲート電極に対して自己整合的に形成することを特徴とする請求項１１に記載のＭＩＳ半導体装置の製造方法。
【請求項１３】
半導体基板の第１の主面側に設けられた第１導電型の第１のドレイン領域と、半導体基板の第２の主面側に設けられた第２導電型のベース領域と、前記ベース領域の表面層に選択的に形成された第１導電型のソース領域と、前記ベース領域の、前記ソース領域に隣接した表面上にゲート絶縁膜を介して設けられたゲート電極と、前記ベース領域の、前記ゲート電極を挟んで前記ソース領域の反対側の表面層に設けられた第１導電型のドリフト領域と、前記ドリフト領域の表面から前記第１のドレイン領域まで達する第２のドレイン領域と、を具備するＭＩＳ半導体装置を製造するにあたって、
前記ドリフト領域に、前記半導体基板の第２の主面側から前記第１のドレイン領域まで達するトレンチを形成する工程と、
前記トレンチの内側、または前記トレンチの側壁に沿って前記第２のドレイン領域を形成する工程と、
を含むことを特徴とするＭＩＳ半導体装置の製造方法。
【請求項１４】
前記ゲート電極をマスクの一部に用いた第１導電型不純物のイオン注入により、前記ドリフト領域を前記ゲート電極に対して自己整合的に形成することを特徴とする請求項１３に記載のＭＩＳ半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、金属（Ｍ）−絶縁膜（Ｉ）−半導体（Ｓ）のゲート構造を有するＭＩＳ半導体装置およびその製造方法に関し、特に低オン抵抗と高速スイッチングが要求されるパワーＭＯＳＦＥＴに代表されるＭＩＳ半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来より、パワーＭＯＳＦＥＴとして縦型ＤＭＯＳＦＥＴが公知である（たとえば、特許文献１参照。）。縦型ＤＭＯＳＦＥＴは、低抵抗の第１導電型半導体基板上にエピタキシャル成長された第１導電型のドリフト領域と、このドリフト領域の表面にゲート絶縁膜を介して設けられたゲート電極と、このゲート電極をマスクとして二重拡散により形成された第２導電型のベース領域および第１導電型のソース領域と、ソース領域およびベース領域の両方に接触するソース電極と、基板裏面に形成されたドレイン電極を有する。
【０００３】
また、トレンチＭＯＳＦＥＴが公知である（たとえば、特許文献２参照。）。トレンチＭＯＳＦＥＴは、低抵抗の第１導電型半導体基板上にエピタキシャル成長された第１導電型のドリフト領域と、このドリフト領域の表面に設けられた第２導電型のベース領域と、このベース領域の表面に設けられた第１導電型のソース領域と、このソース領域の表面からベース領域を貫通してドリフト領域に達するトレンチと、このトレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、ソース領域およびベース領域の両方に接触するソース電極と、基板裏面に形成されたドレイン電極を有する。
【０００４】
また、横型パワーＭＯＳＦＥＴが公知である。横型パワーＭＯＳＦＥＴについては、たとえば、非特許文献１の中で報告されている。
【０００５】
横型パワーＭＯＳＦＥＴは、ベース領域に相当する第２導電型半導体基板の表面にゲート絶縁膜を介して設けられたゲート電極と、このゲート電極をマスクとして自己整合的に形成された第１導電型のソース領域および比較的低濃度の第１導電型のドリフト領域と、このドリフト領域に接続される第１導電型のドレイン領域と、ソース電極およびドレイン電極を有する。横型パワーＭＯＳＦＥＴでは、ソース電極とドレイン電極が半導体基板の同一表面上に存在するため、ソース電極およびドレイン電極はそれぞれ櫛歯状に形成され、対向するように配置されている。
【０００６】
また、Ｖｅｒｔｉｃａｌ　Ｄｒａｉｎ　Ｅｌｅｃｔｒｏｄｅ　ＭＯＳＦＥＴ（以下、ＶＤＥ−ＭＯＳＦＥＴとする）が公知である。ＶＤＥ−ＭＯＳＦＥＴについては、たとえば、非特許文献２の中で報告されている。
【０００７】
ＶＤＥ−ＭＯＳＦＥＴは、低抵抗の第１導電型のドレイン領域の表面に設けられたベース領域と、このベース領域の表面にゲート絶縁膜を介して設けられたゲート電極と、このゲート電極をマスクとして自己整合的に形成された第１導電型のソース領域および比較的低濃度の第１導電型のドリフト領域と、このドリフト領域とドレイン領域とを相互に接続するドレイン拡散領域と、ソース領域およびベース領域の両方に接触するソース電極と、基板裏面に形成されたドレイン電極を有する。
【０００８】
【特許文献１】
米国特許第４５９３３０２号明細書
【０００９】
【特許文献２】
米国特許第４９４１０２６号明細書
【００１０】
【非特許文献１】
Ｉ．Ｙｏｓｈｉｄａら、「Ｄｅｖｉｃｅ　Ｄｅｓｉｇｎ　ｏｆ　ａｎＩｏｎ　Ｉｍｐｌａｎｔｅｄ　Ｈｉｇｈ　Ｖｏｌｔａｇｅ　ＭＯＳＦＥＴ」，Ｓｕｐｐｌｅｍｅｎｔ　ｔｏ　ｔｈｅ　Ｊｏｕｒｎａ１　ｏｆ　ｔｈｅ　Ｊａｐａｎ　Ｓｏｃｉｅｔｙ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｉｓｉｃｓ，Ｖｏｌ．４４，ｐｐ．２４９−２５５（１９７５）
【００１１】
【非特許文献２】
Ｉ．Ｙｏｓｈｉｄａら、「Ａ　Ｈｉｇｈ　Ｐｏｗｅｒ　ＭＯＳＦＥＴｗｉｔｈ　ａ　Ｖｅｒｔｉｃａ１　Ｄｒａｉｎ　Ｅｌｅｃｔｒｏｄｅ　ａｎｄａ　Ｍｅｓｈｅｄ　Ｇａｔｅ　Ｓｔｒｕｃｔｕｒｅ」，ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．ＳＣ−１１，Ｎｏ．４，ｐｐ．４７２−４７７（１９７６）
【００１２】
【発明が解決しようとする課題】
しかしながら、上述した従来の縦型ＤＭＯＳＦＥＴでは、オン抵抗とスイッチング時間は、ともにゲート電極直下のベース領域に挟まれた部分の幅に依存しており、この幅を狭くするとスイッチング時間が短縮され、一方、この幅を広くするとオン抵抗が低くなる。つまり、低オン抵抗化と高速スイッチング化とはトレードオフの関係にあり、そのため、両者を同時に満足するレベルにするのは困難であるという問題点がある。
【００１３】
また、上述した従来のトレンチＭＯＳＦＥＴでは、縦型ＤＭＯＳＦＥＴよりもオン抵抗を低くすることが可能である。しかし、ゲート電極とドリフト領域もしくはドレイン領域とのオーバーラップ面積が縦型ＤＭＯＳＦＥＴよりもかなり大きくなってしまい、また、このオーバーラップ面積によりパワーＭＯＳＦＥＴのスイッチング時間が概ね決まるため、トレンチＭＯＳＦＥＴのスイッチング速度は縦型ＤＭＯＳＦＥＴよりも遅くなってしまうという問題点がある。
【００１４】
また、上述した従来の横型パワーＭＯＳＦＥＴでは、前記オーバーラップ面積が縦型ＤＭＯＳＦＥＴよりも１桁程度小さいため、高速スイッチング化には有利である。しかし、櫛歯状のソース電極およびドレイン電極による配線抵抗が大きいため、オン抵抗を低くすることは困難であるという問題点がある。
【００１５】
上述した従来のＶＤＥ−ＭＯＳＦＥＴは、横型パワーＭＯＳＦＥＴの高速スイッチング性を損なうことなく、横型パワーＭＯＳＦＥＴの欠点である配線抵抗の低抵抗化を図るものであり、縦型ＤＭＯＳＦＥＴのオン抵抗の１／５程度まで下げることが可能である。しかしながら、その程度の低オン抵抗化では十分とはいえず、高速スイッチング性を維持しつつ、より一層のオン抵抗の低減を実現する必要がある。
【００１６】
本発明は、上記問題点に鑑みてなされたものであって、オン抵抗とスイッチング時間の関係を大幅に改善し、高速スイッチング性を維持しつつ、従来よりもさらにオン抵抗が低いＭＩＳ半導体装置およびその製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、本発明者らは、上述した従来のＶＤＥ−ＭＯＳＦＥＴの低オン抵抗化について詳細な研究をおこない、その結果、低オン抵抗化を阻害している最大の要因はドレイン拡散領域であり、従来のドレイン拡散領域にはつぎの２つの問題点があることを見いだした。
【００１８】
すなわち、従来のＶＤＥ−ＭＯＳＦＥＴでは、ドレイン拡散領域は半導体装置の表面からの不純物拡散により形成されるが、ドレイン拡散領域がベース領域よりも深い。そのため、ドレイン拡散領域の下部での不純物濃度が低くなり、ドリフト領域とドレイン領域を接続する抵抗が十分に小さくならない。また、不純物が横方向にも拡散するため、半導体装置表面においてドレイン拡散領域の占める面積が大きくなってしまい、セルの集積度を十分に高くすることができない。
【００１９】
本発明は、上記知見に基づきなされたものであり、本発明にかかるＭＩＳ半導体装置は、ベース領域の、ゲート電極を挟んでソース領域の反対側でゲート電極に近接する位置に、ベース領域の表面から第１のドレイン領域まで達するトレンチを形成し、このトレンチの内側または側壁に沿ってドリフト領域を兼ねる第２のドレイン領域を、ゲート電極をマスクの一部に用いた第１導電型不純物のイオン注入により、ゲート電極に対して自己整合的に形成したことを特徴とする。
【００２０】
この発明によれば、ドリフト領域を兼ねる第２のドレイン領域が第１のドレイン領域に接続されているため、オン抵抗が低くなる。また、第２のドレイン領域が縦方向に伸びているため、小さな面積でドリフト領域（すなわち第２のドレイン領域）を第１のドレイン領域に接続することができ、さらには、ドリフト領域と第２のドレイン領域とが一体となっているため、より一層面積が縮小されるので、セルの集積度もより一層向上し、大幅にオン抵抗が低減される。
【００２１】
また、ドリフト領域を別に形成する必要がないため、第２のドレイン領域とドリフト領域とを別々に設ける場合よりも工程数が減る。また、ドリフト領域を兼ねる第２のドレイン領域が自己整合的に形成されるため、ゲート電極とドリフト領域（すなわち第２のドレイン領域）とのオーバーラップ面積が小さくなり、スイッチング速度が高速化されるとともに、オン抵抗やスイッチング速度のばらつきが小さくなる。また単位セルあたりの面積が小さくなる。
【００２２】
さらに、この発明において、第２のドレイン領域は、高濃度にドープされた第１導電型の半導体により構成されていてもよい。そうすれば、第２のドレイン領域を容易に製造することができる。また、第２のドレイン領域の内側に絶縁体領域が設けられた構成としてもよい。これは、トレンチ内を第１導電型の半導体で完全に埋め込むことが困難である場合に有効である。
【００２３】
また、本発明にかかるＭＩＳ半導体装置は、ドリフト領域を、ゲート電極をマスクの一部に用いた第１導電型不純物のイオン注入により、ゲート電極に対して自己整合的に形成するとともに、ドリフト領域の表面から第１のドレイン領域まで達するトレンチを形成し、このトレンチの内側または側壁に沿って第２のドレイン領域を形成したことを特徴とする。
【００２４】
この発明によれば、ドリフト領域と第１のドレイン領域とが、縦方向に伸びる第２のドレイン領域を介して電気的に接続されているため、ドリフト領域と第１のドレイン領域とを小さな面積で低抵抗に接続することができるので、オン抵抗が低くなる。また、ドリフト領域が自己整合的に形成されるため、ゲート電極とドリフト領域とのオーバーラップ面積が小さくなり、スイッチング速度が高速化されるとともに、オン抵抗やスイッチング速度のばらつきが小さくなる。また単位セルあたりの面積が小さくなる。
【００２５】
さらに、この発明において、第２のドレイン領域は、高濃度にドープされた第１導電型の半導体または多結晶半導体により構成されていてもよい。そうすれば、第２のドレイン領域を容易に製造することができる。また、第２のドレイン領域は金属により構成されていてもよく、この場合には、ドリフト領域と第１のドレイン領域を極めて低抵抗に接続することができる。また、第２のドレイン領域の内側に絶縁体領域が設けられた構成としてもよい。これは、トレンチ内を第１導電型の半導体で完全に埋め込むことが困難である場合に有効である。
【００２６】
さらに、上述した発明において、第２のドレイン領域の内側に、この絶縁体領域によって第２のドレイン領域から隔てられた高導電体領域が設けられた構成としてもよい。そうすれば、高導電体領域がフィールドプレートの役割を果たし、第２のドレイン領域でさらに空乏層が広がりやすくなる。この場合、高導電体領域にソース電位またはゲート電位が印加される構成とすれば、高導電体領域の電位が固定されるので、より効果的にフィールドプレートとしての働きをする。
【００２７】
ただし、高導電体領域をゲート電位とする場合には、高導電体領域と第２のドレイン領域との間の絶縁体領域の厚さを、ゲート絶縁膜の最も薄い部分よりも厚くしておくのが望ましい。その理由は、スイッチング速度の抵下を防ぐために、高導電体領域と第２のドレイン領域の間にある絶縁体の容量を十分に小さくする必要があるからである。
【００２８】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。以下の説明および添付図面において、ｎまたはｐを冠記した層や領域は、それぞれ電子または正孔がキャリアであることを意味する。また、ｎやｐに対して「＋」は比較的高不純物濃度であることを表す。また、以下の説明では、第１導電型をｎ、第２導電型をｐとしたが、この逆の場合でも同様である。また、パワーＭＯＳＦＥＴのチップには、主に周縁領域に耐圧を保持するためのガードリンやフィールドプレート等の耐圧構造が設けられるが、これらは本発明の本質に係わる部分ではないので、以下の説明および添付図面では、それらを省略する。
【００２９】
実施の形態１．
図１は、本発明の実施の形態１にかかるｎチャネルパワーＭＯＳＦＥＴの主電流が流れる活性部分の構成を示す部分断面図である。図１に示すように、低抵抗の第１のｎ＋ドレイン領域１５上にｐベース領域１２が形成されている。ｐベース領域１２の表面層には、ｎ＋ソース領域１４とｎドリフト領域１１が離れて形成されている。ｐベース領域１２の、ｎ＋ソース領域１４とｎドリフト領域１１とに挟まれた表面上には、ゲート絶縁膜であるゲート酸化膜１７を介してゲート電極１９が設けられている。
【００３０】
また、ｐベース領域１２の、ｎ＋ソース領域１４を挟んでゲート電極１９の反対側には、ｎ＋ソース領域１４よりも深いｐ＋ベース領域１３が設けられている。このｐ＋ベース領域１３は、高電圧サージが印加されたときのＭＯＳ構造部分の保護に役立っている。すなわち、高速スイッチングをおこなう場合、配線等の寄生インダクタンスの影響でドレイン端子に高電圧のサージが印加されることがあるが、その際に、ｐ＋ベース領域１３の直下のｐベース領域１２と第１のｎ＋ドレイン領域１５との間のｐｎ接合がブレークダウンし、それによってサージのエネルギーを吸収し、ＭＯＳ構造部分を破壊から守る。
【００３１】
また、ｐベース領域１２の内部には、ｎドリフト領域１１と第１のｎ＋ドレイン領域１５とを電気的に接続する第２のドレイン領域１６が設けられている。第２のドレイン領域１６はたとえばｎ＋半導体でできている。第２のドレイン領域１６の底部は、オン抵抗を低減するため、第１のｎ＋ドレイン領域１５に接触していればよい。特に限定しないが、図示例では、第２のドレイン領域１６の底部は第１のｎ＋ドレイン領域１５内に入り込んでいる。
【００３２】
ｐベース領域１２と第２のドレイン領域１６との間には、ｎ＋パンチスルーストッパ領域２２が設けられており、これにより空乏層が第２のドレイン領域１６まで広がるのを抑制している。ここで、第２のドレイン領域１６の不純物濃度は、ｎドリフト領域１１の不純物濃度よりも高く、またｎ＋パンチスルーストッパ領域２２の不純物濃度は、第２のドレイン領域１６の不純物濃度よりも高い。
【００３３】
たとえば、ｎドリフト領域１１の不純物濃度は２．９×１０１６ｃｍ−３であり、第２のドレイン領域１６の不純物濃度は１．２×１０１９ｃｍ−３であり、ｎ＋パンチスルーストッパ領域２２の不純物濃度は２．０×１０１９ｃｍ−３である。また、たとえば、第１のｎ＋ドレイン領域１５の不純物濃度は１．２×１０１９ｃｍ−３であり、ｐベース領域１２の不純物濃度は１．５×１０１６ｃｍ−３である。
【００３４】
また、たとえば、ｐベース領域１２の深さは３μｍであり、ｎドリフト領域１１の深さは１μｍであり、ｎ＋パンチスルーストッパ領域２２の厚さは０．５μｍである。図１において、符号１８はゲート電極１９を覆う絶縁膜である。符号２０は、ｎ＋ソース領域１４およびｐ＋ベース領域１３に接触するソース電極である。符号２１はドレイン電極である。本明細書では、半導体基板の、ドレイン電極２１が設けられる側を第１の主面とし、ソース電極２０が設けられる側を第２の主面とする。
【００３５】
つぎに、本発明の実施の形態１にかかるｎチャネルパワーＭＯＳＦＥＴの製造プロセスについて説明するが、基本的には従来のＭＯＳ半導体装置の製造プロセスを利用して作製することができるため、ここでは、特徴となる工程のみ説明する。
【００３６】
第２のドレイン領域１６を形成するにあたっては、半導体基板の第２の主面上に、所望の窓を有するマスクを形成し、その窓の部分の半導体中にトレンチを形成する。その際、第２の主面に対してトレンチ側壁が概ね垂直となるようにするのがよい。そして、その窓からトレンチ内にｎ＋半導体を埋め込む。このようにすることによって、面積の節約とセルの集積度の向上を図りながら、ｐベース領域１２等の半導体領域へ悪影響を与えることなく、第２のドレイン領域１６を容易に形成することができる。
【００３７】
また、ゲート電極１９をマスクの一部に用いて、第２の主面側から第１導電型不純物をイオン注入することにより、ｎドリフト領域１１をゲート電極１９に対して自己整合的に形成する。このようにすることによって、ゲート電極１９とｎドリフト領域１１とのオーバーラップ面積を小さくすることができるので、スイッチング速度を高速化することができるとともに、オン抵抗やスイッチング速度のばらつきを小さくすることができる。また、単位セルあたりの面積を小さくすることができる。
【００３８】
また、ゲート電極１９をマスクの一部に用いて、第２の主面側から第１導電型不純物をイオン注入することにより、ｎ＋ソース領域１４をゲート電極１９に対して自己整合的に形成する。このようにすることによって、オン抵抗やスイッチング速度のばらつきを小さくすることができる。また、単位セルあたりの面積を小さくすることができる。
【００３９】
また、第１のｎ＋ドレイン領域１５を含む半導体基板の第２の主面側から第２導電型不純物を導入することにより、ｐベース領域１２を形成する。このようにすることによって、従来のエピタキシャル成長による製造方法と比較して、ｐベース領域１２とｎドリフト領域１１の不純物濃度のばらつきを低減することができる。
【００４０】
つぎに、本発明の実施の形態１にかかるｎチャネルパワーＭＯＳＦＥＴの動作について説明する。阻止状態では、接地されているソース電極２０と同電位のｐベース領域１２と、ｎドリフト領域１１、ｎ＋パンチスルーストッパ領域２２および第１のｎ＋ドレイン領域１５とのそれぞれのｐｎ接合面で空乏層が広がり、空乏層の幅と電界強度で決まる耐圧が確保される。このとき、チャネル領域まで空乏層が広がると、空乏層がかかっている範囲のゲート絶縁膜容量が帰還容量として寄与し、スイッチング速度が低下してしまう。したがって、高速スイッチングのためには、できる限り空乏層がｎドリフト領域１１内に収まることが望ましい。これは他の実施の形態においても同様である。
【００４１】
ゲート電極１９に、ソース電極２０に対してプラスとなる電位を印加すると、ゲート酸化膜１７を介してｐベース領域１２の表面に反転層が形成され、その反転層がチャネルとして動作する。そして、キャリアである電子が、ｎ＋ソース領域１４からチャネルを通ってｎドリフト領域１１に流れ込み、さらに第２のドレイン領域１６を経由してドレイン電極２１に到達し、それによってオン状態となる。
【００４２】
上述した実施の形態１によれば、ｎドリフト領域１１がゲート電極１９をマスクの一部に用いたイオン注入により自己整合的に形成されるので、ゲート電極１９とｎドリフト領域１１とがオーバーラップする幅を、たとえば０．２μｍ程度と小さくすることができる。したがって、ゲート−ソース間容量が極めて小さくなるので、高速スイッチングが可能である。
【００４３】
また、高濃度の第２のドレイン領域１６が存在することによって、オン抵抗が十分に低くなる。したがって、オン抵抗とスイッチング時間の関係が大幅に改善され、高速スイッチング性を維持しつつ、オン抵抗が低いＭＩＳ半導体装置が得られる。第２のドレイン領域１６が多結晶半導体や金属の場合も同様である。
【００４４】
実施の形態２．
図２は、本発明の実施の形態２にかかるｎチャネルパワーＭＯＳＦＥＴの主電流が流れる活性部分の構成を示す部分断面図である。図２に示すように、実施の形態２が図１に示す実施の形態１の構成と異なるのは、主に第２のドレイン領域１６が金属で構成されていることと、第２のドレイン領域１６がｐベース領域１２および第１のｎ＋ドレイン領域１５を貫通して基板裏面のドレイン電極２１に接触していることと、第２のドレイン領域１６とソース電極２０とが絶縁膜３１により絶縁されていることである。その他の構成は実施の形態１と同じであるので、実施の形態１と同じ構成については同一の符号を付して説明を省略する。
【００４５】
ここで、金属がｐベース領域１２に直接接合すると、その接合面となるトレンチ側壁に発生しやすい微小欠陥により、ドレイン・ソース間のリーク電流不良が引き起こされるおそれがある。しかし、実施の形態２では、第２のドレイン領域１６とｐベース領域１２との間にｎ＋パンチスルーストッパ領域２２が存在することにより、このリーク電流不良の発生が回避されている。
【００４６】
実施の形態２では、第２のドレイン領域１６を形成するにあたって、ゲート電極１９を覆う絶縁膜１８に選択的に窓を開け、その絶縁膜１８をマスクとして、窓の部分の半導体中にトレンチを形成する。そして、その窓からトレンチ内に金属を埋め込む。このようにすることによって、面積の節約とセルの集積度の向上を図りながら、ｐベース領域１２等の半導体領域へ悪影響を与えることなく、金属の第２のドレイン領域１６を容易に形成することができる。
【００４７】
また、ソース電極２０を形成するにあたっては、ゲート電極１９を覆う絶縁膜１８上にさらに第２のドレイン領域１６を覆う絶縁膜３１を積層し、その絶縁膜３１に選択的に窓を開けた後、その上にソース電極２０を積層する。これによって、ゲート電極１９および第２のドレイン領域１６から絶縁されたソース電極２０が容易に形成される。なお、実施の形態２にかかるｎチャネルパワーＭＯＳＦＥＴの動作については、実施の形態１と同じであるので、説明を省略する。
【００４８】
上述した実施の形態２によれば、実施の形態１と比べて、第２のドレイン領域１６が金属でできているため、第２のドレイン領域１６の抵抗が低く、また第２のドレイン領域１６がドレイン電極２１に接触しているため、第１のｎ＋ドレイン領域１５の、抵抗成分への寄与分が低減される。したがって、高速スイッチング性を維持しつつ、実施の形態１よりもオン抵抗が低いＭＩＳ半導体装置が得られる。特に、第１のｎ＋ドレイン領域１５の薄膜化が困難である場合には、オン抵抗を低減するために極めて有効である。第２のドレイン領域１６がｎ＋半導体や多結晶半導体の場合も同様である。
【００４９】
実施の形態３．
図３は、本発明の実施の形態３にかかるｎチャネルパワーＭＯＳＦＥＴの主電流が流れる活性部分の構成を示す部分断面図である。図３に示すように、実施の形態３が図１に示す実施の形態１の構成と異なるのは、主につぎの３点である。なお、実施の形態１と同じ構成については、実施の形態１と同一の符号を付して説明を省略する。
【００５０】
第１の点は、第２のドレイン領域１６が多結晶半導体で構成されていることである。第２の点は、ソース領域が、ｎドリフト領域１１と概ね同じ深さの比較的低濃度のｎ半導体部分３２と、ｎドリフト領域１１よりも浅い比較的高濃度のｎ＋半導体部分３３とで構成されていることである。
【００５１】
第３の点は、ゲート電極が、ゲート電極とｎドリフト領域１１との間に、ゲート酸化膜１７のみを介する第１のゲート電極部分３４と、ゲート酸化膜１７上にさらに酸化膜３６が積層された厚い酸化膜部分を介する第２のゲート電極部分３５との２段構成になっていることである。ここで、第１のゲート電極部分３４と第２のゲート電極部分３５とが接続されているのは勿論である。また、第２のゲート電極部分３５は、さらにその上に積層された絶縁膜３７によりソース電極２０から絶縁されている。
【００５２】
ここで、多結晶半導体がｐベース領域１２に直接接合すると、実施の形態２と同様に、その接合面となるトレンチ側壁に発生しやすい微小欠陥により、ドレイン・ソース間のリーク電流不良が引き起こされるおそれがあるが、実施の形態３においても、ｎ＋パンチスルーストッパ領域２２の存在により、このリーク電流不良の発生が回避されている。なお、実施の形態３にかかるｎチャネルパワーＭＯＳＦＥＴの動作については、実施の形態１と同じであるので、詳細な説明を省略する。
【００５３】
上述した実施の形態３によれば、ソース領域に比較的低濃度のｎ半導体部分３２が存在するため、空乏層がソース領域側にも広がりやすくなるので、高電圧に起因するショートチャネル効果の発生を抑制することができる。また、ｎドリフト領域１１との間に厚い酸化膜部分を介する第２のゲート電極部分３５が、ｎドリフト領域１１に対するフィールドプレートとしての役割を果たすので、ゲート電極付近のｎドリフト領域１１の電界が緩和され、高耐圧化が可能となる。
【００５４】
また、空乏層の広がりがｎドリフト領域１１側に抑えられるので、第１のゲート電極部分３４の下の部分の空乏層範囲が狭くなり、帰還容量に寄与するゲート酸化膜容量が小さくなるため、高速スイッチングに適する。したがって、実施の形態１と同様に、高速スイッチング性を維持しつつ、オン抵抗が低いＭＩＳ半導体装置が得られる。第２のドレイン領域１６がｎ＋半導体や金属の場合も同様である。
【００５５】
なお、ゲート電極が３段以上の構成となっている場合も同様の効果が得られる。ただし、ゲート電極の２段目以降の部分の下に存在する絶縁膜の容量も帰還容量として寄与するので、スイッチング速度を低下させないためには、それらの容量を十分に小さくしておく必要がある。
【００５６】
実施の形態４．
図４は、本発明の実施の形態４にかかるｎチャネルパワーＭＯＳＦＥＴの主電流が流れる活性部分の構成を示す部分断面図である。図４に示すように、実施の形態４が図１に示す実施の形態１の構成と異なるのは、主にトレンチ側壁に沿ってｎドリフト領域１１と第２のドレイン領域１６とがｎ＋半導体により一体的に形成されていることと、トレンチの内部が絶縁体２３により埋め込まれていることと、パンチスルーストッパ領域が存在しないことである。その他の構成は実施の形態１と同じであるので、実施の形態１と同じ構成については同一の符号を付して説明を省略する。
【００５７】
ここで、ｎドリフト領域１１を兼ねる第２のドレイン領域１６を構成するｎ＋半導体と絶縁体２３とが接合すると、その接合面に発生しやすい微小欠陥によりドレイン・ソース間のリーク電流不良が引き起こされるおそれがある。これを回避するため、実施の形態４では、絶縁体２３は酸化膜により構成されている。このようにすると、酸化膜とｎ＋半導体との界面が安定するので、リーク電流不良を起こらなくすることができる。なお、実施の形態１と同様に、第２のドレイン領域１６とｐベース領域１２との間にｎ＋パンチスルーストッパ領域を設けても、リーク電流不良の発生を回避することができる。
【００５８】
ｎドリフト領域１１を兼ねる第２のドレイン領域１６は、トレンチ形成後に、たとえばゲート電極１９をマスクの一部に用いて、第２の主面側からトレンチ側壁に斜めイオン注入をおこなうことにより自己整合的に形成される。したがって、その形成は容易である。なお、実施の形態４にかかるｎチャネルパワーＭＯＳＦＥＴの動作については、実施の形態１と同じであるので、説明を省略する。
【００５９】
上述した実施の形態４によれば、ｎドリフト領域１１が基板表面に対して垂直方向に伸びるため、基板表面方向（横方向）の寸法を小さくすることができるので、セル密度を高くすることができる。したがって、実施の形態１と同様に、高速スイッチング性を維持しつつ、オン抵抗が低いＭＩＳ半導体装置が得られる。またトレンチ内を絶縁体２３で埋めるため、半導体で埋める場合と比べて、その埋め込みが容易である。また、同一工程で、ｎドリフト領域１１と第２のドレイン領域１６とが形成されるので、実施の形態１と比べて、工程数が減り、コスト削減を図ることができる。
【００６０】
また、実施の形態４によれば、パンチスルーストッパ領域がないことによって、第２のドレイン領域１６内に空乏層が広がるので、耐圧を確保することができる。また、トレンチ全体をｎ＋半導体で埋めた場合には内部に非空乏化領域が残るため、耐圧が得られにくくなることがあるが、実施の形態４によれば、非空乏化領域が絶縁体２３の領域に置き換わっているため、トレンチ全体に空乏層が広がりやすくなり、高耐圧を得ることが可能である。本発明者らがシミュレーションをおこなったところ、実施の形態４の構造によれば、５０Ｖ程度の耐圧が容易に確保できることが確認された。
【００６１】
実施の形態５．
図５は、本発明の実施の形態５にかかるｎチャネルパワーＭＯＳＦＥＴの主電流が流れる活性部分の構成を示す部分断面図である。図５に示すように、実施の形態５は、図４に示す実施の形態４において、トレンチを埋める絶縁体２３の一部に高導電体２４を埋め、ゲート電極１９を覆う絶縁膜１８に開けた窓を介して、その高導電体２４をソース電極２０に接触させた構成となっている。高導電体２４は、絶縁体２３により、ゲート電極１９および第２のドレイン領域１６から絶縁されている。なお、実施の形態４と同じ構成については、実施の形態４と同一の符号を付して説明を省略する。
【００６２】
高導電体２４の領域は、ｎ＋半導体もしくはｐ＋半導体、多結晶半導体、金属、またはこれらの化合物などのうちの少なくとも一つ以上により容易に形成される。たとえば、ゲート電極１９を覆う絶縁膜１８に窓を開けておくことによって、ソース電極２０と同時に高導電体２４が形成される。なお、実施の形態５にかかるｎチャネルパワーＭＯＳＦＥＴの動作については、実施の形態１と同じであるので、説明を省略する。
【００６３】
上述した実施の形態５によれば、高導電体２４がフィールドプレートの役割を果たすので、空乏層が第２のドレイン領域１６全体にわたって広がるようになるので、極めて容易に耐圧を確保することができる。さらには、高導電体２４がソース電位に固定されるため、高導電体２４はより効果的にフィールドプレートとして機能する。
【００６４】
ここで、高速スイッチングのためには、ゲート電極１９とｎドリフト領域１１とのオーバーラップ面積を小さくする必要があるが、実施の形態５では必然的に第２のドレイン領域１６が狭められてしまい、オン抵抗が高くなってしまう。そこで、オン抵抗を低くするため、第２のドレイン領域１６の不純物濃度を実施の形態１〜３よりも高くしておく必要がある。その場合でも、上述したとおり、高導電体２４のフィールドプレートの効果によって、十分に空乏層が第２のドレイン領域１６側に広がるので、耐圧を確保することができる。
【００６５】
したがって、ゲート電極１９とｎドリフト領域１１とのオーバーラップ面積を小さくして、帰還容量を小さくしつつ、第２のドレイン領域１６の不純物濃度を高めることによって、低オン抵抗化を同時に満足させることができるので、Ｒｏｎ×Ｑｇｄを劇的に改善することができる。なお、Ｒｏｎはオン抵抗であり、Ｑｇｄはゲート−ドレイン間電荷量である。
【００６６】
本発明者らが、不純物濃度１．２×１０１９ｃｍ−３の第１のｎ＋ドレイン領域１５上に、幅３．５μｍ、厚さ２．０μｍで、不純物濃度８．０×１０１５ｃｍ−３のｐベース領域１２を設け、ｎドリフト領域１１と第２のドレイン領域１６とを、幅０．２μｍで不純物濃度１．４×１０１７ｃｍ−３として一体的に形成したＭＯＳＦＥＴについてシミュレーションしたところ、耐圧は３５Ｖであり、Ｒｏｎ×Ｑｇｄは１５ｍΩ・ｎＣであった。つまり、低オン抵抗のままで帰還容量を減少させることができることが確認された。
【００６７】
なお、高導電体２４をゲート電位に固定する構成としてもよい。この場合には、高導電体２４と第２のドレイン領域１６との間の絶縁体２３の容量によってスイッチング速度が抵下するのを防ぐため、高導電体２４と第２のドレイン領域１６との間の絶縁体２３の厚さを、ゲート酸化膜（電極）１７の最も薄い部分よりも厚くしておくのが望ましい。あるいは、高導電体２４と第２のドレイン領域１６との間の絶縁体２３の誘電率を、ゲート酸化膜（電極）１７の誘電率よりも小さくしておくのが望ましい。
【００６８】
実施の形態６．
図６は、上記実施の形態１〜５の各半導体装置を第２の主面側からみたときのゲート、ソース、ドレインの平面的な配置を示す平面図である。実施の形態１〜５では、第２のドレイン領域１６はトレンチを利用して形成されているので、拡散による広がりがほとんどない。そのため、図６に示すように、Ｇで示すゲート電極５１、Ｓで示すソース領域５２およびＤで示す第２のドレイン領域５３はストライプ状に配置される。このような配置であっても、横方向拡散によるロス面積が少ないので、図７に示す従来同様の配置よりもセル密度を高めることができる。したがって、オン抵抗を低くすることができる。
【００６９】
ただし、図６に示すストライプ状の配置では、チップ面積が大きくなると、ゲート電極５１の配線抵抗によってスイッチング速度が抵下するおそれがある。これを防ぐため、実施の形態６では、ストライプ状に配置された複数のゲート電極５１を横切る複数のゲート配線５４を設け、各ゲート配線５４が各ゲート電極５１に、それらの交差点５５において接触する構成としている。
【００７０】
なお、ゲート配線５４を設ける代わりに、ゲート電極５１を、金属、または金属と多結晶半導体との化合物などの低抵抗材料で構成したり、これら低抵抗材料と多結晶半導体との２層構造にすることによって、ゲート電極５１の抵抗を低くするようにしてもよい。また、低抵抗材料で構成したゲート電極５１や、低抵抗材料と多結晶半導体との２層構造のゲート電極５１と、ゲート配線５４とをともに用いた構成とすれば、より効果的である。
【００７１】
なお、図７に示すように、ゲート電極６１をＧで示すメッシュ状とし、かつ第２のドレイン領域６３をＤで示すチェッカーボード状とした構成としてもよい。Ｓはソース領域６２である。第２のドレイン領域６３の周囲はｎドリフト領域である。
【００７２】
以下に説明する実施の形態７から実施の形態１７では、上述した実施の形態１から実施の形態５までの各半導体装置による効果を十分に生かすことが可能な平面的な配置構成や端部構成について説明する。なお、実施の形態７から実施の形態１７までの説明において、同じ構成には同一の符号を付すとともに、上述した各実施の形態と同じ構成については、上述した各実施の形態と同一の符号を付す。
【００７３】
実施の形態７．
図８は、本発明の実施の形態７にかかる半導体装置の主要部の平面的な配置を示す平面図である。図９および図１０は、それぞれ図８のＡ−Ａ’およびＢ−Ｂ’における装置端部の構成を示す部分断面図である。ただし、図８では、フローティング電極２８および絶縁膜２９が省略されている。
【００７４】
図８に示すように、たとえば平面形状が矩形状の装置において、ゲート電極１９、およびゲート電極１９を挟むように配置されたｎドリフト領域１１とｎ＋ソース領域１４は、ほぼストライプ状に形成されている。そして、ストライプの各筋は、それぞれの末端が湾曲または屈曲して隣りの筋につながっている。つまり、ゲート電極１９、ｎドリフト領域１１およびｎ＋ソース領域１４は、それらの一方の端部からもう一方の端部まで、一続きにつながっており、ＭＯＳＦＥＴが効率よく配置されるよう、途中で適当に蛇行している。
【００７５】
また、図８および図９に示すように、装置外周の、ｎ＋ソース領域１４が臨む側の辺（図８において左の辺）には、ｎ外周領域２７が、ｐベース領域１２によりｎ＋ソース領域１４から隔てられて設けられている。このような構成により、耐圧時に、ｐベース領域１２とｎ外周領域２７の間で速やかに空乏化するので、エッジの影響を受けることなく、活性部のＭＯＳＦＥＴとエッジとの間で耐圧が確保される。また、ＭＯＳＦＥＴの最終端での電界が緩和される。
【００７６】
ここで、ｎ外周領域２７は、ｎ外周領域２７からｐベース領域１２の方へ広がる空乏層がｎ＋ソース領域１４へ達しない程度に、ｎ＋ソース領域１４から十分に離れている。また、ｎ外周領域２７は、耐圧時に非空乏化領域が残る程度に十分な幅を有する。そして、フローティング電極２８が、ｎ外周領域２７に接して設けられており、耐圧時には非空乏化領域とともにおおよそドレイン電位となる。これにより、半導体装置表面の、ソース電極２０とフローティング電極２８との間の電位分布が安定化する。
【００７７】
図８において、ｎ＋ソース領域１４とｐベース領域１２との間の領域は、ソース電極２０である。図９に示すように、装置外周においては、ソース電極２０は、その外側の縁がｐ＋ベース領域１３の外側の縁よりも内側に位置するように、配置される。つまり、ソース電極２０とｐベース領域１２との間に、不純物濃度の高い部分、すなわちｐ＋ベース領域１３が存在する構成となる。これにより、たとえばソース電極２０とフローティング電極２８との間の絶縁膜２９の付近に意図しない電荷が蓄積し、その影響でｐベース領域１２の表面に反転層ができても、その反転層がｐ＋ベース領域１３で途絶えるので、漏れ電流が低減されることになる。
【００７８】
また、図８に示すように、ｎドリフト領域１１の外側領域は、第２のドレイン領域１６である。実施の形態７では、実施の形態１と同様に、ｎ＋パンチスルーストッパ領域２２が第２のドレイン領域１６に隣接して設けられている（図９または図１０参照）ので、第２のドレイン領域１６は耐圧時にも空乏化することがなく、ドレイン電位とほぼ同じになる。したがって、実施の形態７では、図８および図１０に示すように、装置外周の、第２のドレイン領域１６を終端とする辺（図８において上下および右の３辺）では、上述したｎ＋ソース領域１４が臨む側の辺におけるような耐圧構造は不要である。
【００７９】
なお、第２のドレイン領域１６を終端とする辺に、不要であるにもかかわらず、耐圧構造が設けられていてもよい。また、ｎ＋ソース領域１４が臨む側の辺が複数ある場合には、それぞれの辺について耐圧構造が必要となる。また、ｎ＋パンチスルーストッパ領域２２がない場合には、ｎ＋ソース領域１４が臨む側の辺だけでなく、第２のドレイン領域１６が臨む側の辺にも、耐圧構造が必要である。
【００８０】
また、図８に示すように、ゲート配線２５は、ゲート電極１９の任意の箇所同士を相互に接続している。図８では、ゲート配線２５とゲート電極１９との接続点を×印で示している（他の図も同じ）。これにより、ゲート電極１９の配線経路上の距離が短縮されており、一続きとなったゲート電極１９の配線経路上、ゲート駆動源から離れたところに配置されたＭＯＳＦＥＴへのゲート信号の伝搬遅延をなくしている。ゲート電極１９を広範に渡って確実かつ低抵抗で結びつけるためには、図８に示すようにゲート配線２５およびゲート電極１９が網目状につながり、いくつかの閉ループが形成されるように、ゲート配線２５を接続すると効果的である。
【００８１】
上述した実施の形態７によれば、ほぼストライプ状にＭＯＳＦＥＴが配置されており、ストライプの隣り合う筋の末端が湾曲または屈曲して隣りの筋につながっていることにより、ストライプの両端を除いて、ストライプの各筋には終端が存在しないので、耐圧時の電界集中が回避されやすくなるという効果がある。また、装置外周の、第２のドレイン領域１６を終端とする辺に耐圧構造を設ける必要がないので、耐圧構造に要する領域が不要となり、その分の無効領域を小さくすることができる。
【００８２】
実施の形態８．
図１１は、本発明の実施の形態８にかかる半導体装置の主要部の平面的な配置を示す平面図である。図１１に示すように、実施の形態８では、ほぼストライプ状にＭＯＳＦＥＴが配置され、ストライプの隣り合う筋の末端が湾曲または屈曲して隣りの筋につながっている。そして、ＭＯＳＦＥＴは、ストライプの両端同士が湾曲または屈曲してつながった環状パターンとなっている。これにより、耐圧時にストライプの各筋の末端に電界が集中する、という終端の影響が、完全に排除されている。
【００８３】
また、実施の形態８では、ＭＯＳＦＥＴの環状パターンの外側にｎ＋ソース領域１４が設けられ、内側に第２のドレイン領域１６が設けられている。したがって、ソース接地でＭＯＳＦＥＴを用いる構成の場合には、ＭＯＳＦＥＴの環状パターンの周りがアース電位となるので、同一半導体装置上にＭＯＳＦＥＴ駆動用の回路を設けるような場合には、ＭＯＳＦＥＴとその駆動回路との電気的な分離が容易となる。
【００８４】
実施の形態９．
図１２は、本発明の実施の形態９にかかる半導体装置の主要部の平面的な配置を示す平面図である。図１３は、図１２のＣ−Ｃ’における装置端部の構成を示す部分断面図である。ただし、図１２では、フローティング電極２８および絶縁膜２９が省略されている。図１２に示すように、実施の形態９では、複数の環状パターンのＭＯＳＦＥＴが配置されている。
【００８５】
ここで、ＭＯＳＦＥＴの環状パターンは、半導体装置の第２の主面側から見たときに、たとえば円形や楕円形もしくはこれらを歪めた形、三角形、四角形または六角形などのような単純な形状であるとよい。図１２に示す例では、トラック状の環状パターンとなっている。このような単純なパターンであれば、コンピュータを用いてマスク等の設計をおこなう際に、予め用意された線分や円弧を描くコマンドをいくつか組み合わせて実行するだけで作図することができる。特に、円形や正多角形の場合には、その形状の一部を描いた後に、複製や回転や反転などのコマンドを実行するだけで、非常に簡略的に作図することが可能となる。
【００８６】
また、実施の形態９のように、環状パターンのＭＯＳＦＥＴを一つの構造とみなして、これを同一装置上に複数設ける場合には、各環状パターンは合同な形状であるのが好ましい。そうすれば、マスク等の設計が簡便化される。さらに、合同な形状の環状パターンの配置は、規則正しく周期的にするのが望ましい。そうすれば、複数の環状パターンのＭＯＳＦＥＴが同一装置上に無駄なく配置されるとともに、異方性に起因するデバイス特性の不安定性が回避される。なお、実施の形態７や実施の形態８に示すような構成のＭＯＳＦＥＴが混在して配置されていてもよいのは勿論である。
【００８７】
また、図１２および図１３に示すように、実施の形態９では、環状パターンのＭＯＳＦＥＴの外側は第２のドレイン領域１６となっているが、ｎ＋パンチスルーストッパ領域２２は設けられていない。そのため、第２のドレイン領域１６に隣接して高抵抗のｎ−耐圧領域２６が設けられており、さらにその外側にｎ外周領域２７やフローティング電極２８が設けられている。このような耐圧構造により、耐圧時に空乏層が第２のドレイン領域１６を超えてｎ−耐圧領域２６まで充分に延びることができ、安定的な耐圧確保を図っている。なお、実施の形態９では、単体のＭＯＳＦＥＴとして用いる場合、半導体装置の外周がドレイン電位に近くなるので、周辺部の耐圧構造の設計が容易となる。
【００８８】
実施の形態１０．
図１４は、本発明の実施の形態１０にかかる半導体装置の主要部の平面的な配置を示す平面図である。図１４に示すように、実施の形態１０では、半導体装置の第２の主面側から見たときに、大きさの異なる複数の正方形をした環状パターンのＭＯＳＦＥＴが、同心状に配置されている。図示例では、外側から（１）第２のドレイン領域１６、（２）ｎドリフト領域１１、（３）ゲート電極１９、（４）ｎ＋ソース領域１４、（５）ソース電極２０、（６）ｎ＋ソース領域１４、（７）ゲート電極１９、（８）ｎドリフト領域１１、（９）第２のドレイン領域１６、（１０）ｎドリフト領域１１、（１１）ゲート電極１９、（１２）ｎ＋ソース領域１４、（１３）ソース電極２０、（１４）ｎ＋ソース領域１４、（１５）ゲート電極１９、（１６）ｎドリフト領域１１、（１７）第２のドレイン領域１６の順で並んでいる。
【００８９】
これら（１）〜（１７）のうち、（１）〜（５）により、最も外側となる１巡目の環状パターンのＭＯＳＦＥＴが構成されている。２巡目の環状パターンのＭＯＳＦＥＴは、（５）〜（９）により構成されている。３巡目の環状パターンのＭＯＳＦＥＴは、（９）〜（１３）により構成されている。最も内側の４巡目の環状パターンのＭＯＳＦＥＴは、（１３）〜（１７）により構成されている。このように、対称性の高い形状をした環状パターンを同心状に配置すると、放射方向に対して周期的に等間隔に並ぶので、設計が容易となる。
【００９０】
なお、図１４では、ｎ＋パンチスルーストッパ領域２２が設けられているため、図１０に示す例と同様に外周の耐圧構造部が省略されているが、ｎ＋パンチスルーストッパ領域２２がない場合には、外周に耐圧構造部が必要となる。
【００９１】
実施の形態１１．
図１５は、本発明の実施の形態１１にかかる半導体装置の主要部の平面的な配置を示す平面図である。図１５に示すように、実施の形態１１は、実施の形態１０と同様のパターンを基本構造とし、複数個の基本構造を正方格子状に並べたものである。図１５に示す例では、特に限定しないが、たとえば６個の基本構造が寄せ集められた構成となっている。このように複数の基本構造を寄せ集める構成にすると、設計の自由度が増す。なお、図１５では、ｎ＋パンチスルーストッパ領域２２が設けられているため、外周の耐圧構造部は省略されている。ｎ＋パンチスルーストッパ領域２２がない場合には、外周に耐圧構造部が必要となるのは、実施の形態１０と同様である。
【００９２】
上述した実施の形態１１のように、基本となるＭＯＳＦＥＴ構造があり、複数個の基本構造を寄せ集める場合の究極的な形態は、セル構造と呼ばれるものである。以下に説明する実施の形態１２から実施の形態１７において、半導体装置の第２の主面側からみたときの平面的な配置は、非常に微細なセルよりなる基本構造を複数個配置した場合の例である。したがって、以下の説明では、基本構造の配置に関してのみ説明し、また、該当する図（図１６〜図２１）では、基本構造の配置に関する主要な部分のみを示す。特に、ゲート配線や周囲の耐圧構造部分等については省略するが、これらは、上述した各実施の形態と同様に設けられている。なお、実施の形態１２から実施の形態１７は、基本構造がマクロな大きさの構造である場合にも、同様に成り立つ。
【００９３】
実施の形態１２．
図１６は、本発明の実施の形態１２にかかる半導体装置の主要部の平面的な配置を示す平面図である。図１６に示すように、実施の形態１２は、長方形のセルを基本構造とし、これを四角格子状に複数個配置したものである。これにより、半導体装置上に無駄なくＭＯＳＦＥＴ構造を敷き詰めることが可能となる。
【００９４】
実施の形態１３．
図１７は、本発明の実施の形態１３にかかる半導体装置の主要部の平面的な配置を示す平面図である。図１７に示すように、実施の形態１３は、正方形のセルを基本構造とし、これを三角格子状に複数個配置したものである。この例では、基本構造となるセルは対称性の高い形状であるため、設計上都合がよい。
【００９５】
実施の形態１４．
図１８は、本発明の実施の形態１４にかかる半導体装置の主要部の平面的な配置を示す平面図である。図１８に示すように、実施の形態１４は、正三角形のセルよりなる第１の基本構造と、菱形のセルよりなる第２の基本構造を、それぞれ四角格子状に複数個ずつ配置したものである。このように、複数種類の形状のセルを基本構造とし、それぞれを組み合わせて格子状に配列させることにより、半導体装置上の無効領域を容易に減らすことができる。
【００９６】
実施の形態１５．
図１９は、本発明の実施の形態１５にかかる半導体装置の主要部の平面的な配置を示す平面図である。図１９に示すように、実施の形態１５は、正三角形のセルを基本構造とし、これを正六角格子状に複数個配置したものである。このように、基本構造となるセルの形状と、それを配置する格子の形状を適切に選択することにより、双方に対して高い対称性を与えることができる。対称性が高くなることにより、設計上の利便性が増し、また、装置全体にわたって異方性が小さくなるので、不均一動作に起因した問題が起こりにくくなるという利点がある。
【００９７】
実施の形態１６．
図２０は、本発明の実施の形態１６にかかる半導体装置の主要部の平面的な配置を示す平面図である。図２０に示すように、実施の形態１６は、円形のセルを基本構造とし、これを正三角格子状に複数個配置したものである。これにより、実施の形態１５と同様に、装置全体にわたって高い対称性がある。特に、基本構造が円形であることにより、３６０°の周囲にわたって等方的であり、それによって、オン電流や耐圧時の電界などが均等に分散される。また、セルを配置する際の設計自由度が高い。
【００９８】
実施の形態１７．
図２１は、本発明の実施の形態１７にかかる半導体装置の主要部の平面的な配置を示す平面図である。図２１に示すように、実施の形態１７は、正六角形のセルを基本構造とし、これを正三角格子状に複数個配置したものである。これにより、実施の形態１５および実施の形態１６と同様に、装置全体にわたって高い対称性がある。また、六角形のセルでは、１個あたりの周辺長が長いので、オン抵抗の低減に関し、極めて有効である。また、図２１に示す例では、セルの内側が第２のドレイン領域１６、外側がｎ＋ソース領域１４となっており、セルとセルの間をつなぐゲート配線（図示せず）を設けても、その配線下の絶縁膜容量が帰還容量に寄与することがないので、高速スイッチングに有利である。
【００９９】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、トレンチ内を第２のドレイン領域１６で埋め、さらにその内側を低濃度のｎ半導体で埋め込む構成としてもよい。そうすれば、空乏層がトレンチ内にまで広がるので、耐圧を確保することができる。また、トレンチ側壁に沿って第２のドレイン領域１６を設けた場合、トレンチ内にも第２のドレイン領域１６を設ける構成としてもよい。そうすれば、より一層低抵抗化を図ることができる。また、トレンチ側壁に沿って第２のドレイン領域１６を設けた場合、トレンチ内の一部あるいは全部を高導電体で埋める、それによって第２のドレイン領域１６を拡充した構成としてもよい。このようにしても、オン抵抗を低くすることができる。
【０１００】
【発明の効果】
本発明によれば、ドリフト領域と第１のドレイン領域とを小さな面積で低抵抗に接続することができるので、オン抵抗が低くなる。また、ドリフト領域とゲート電極とのオーバーラップ面積が小さくなり、スイッチング速度が高速化される。したがって、オン抵抗とスイッチング時間の関係が大幅に改善され、高速スイッチング性を維持しつつ、オン抵抗が低いＭＩＳ半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかるｎチャネルパワーＭＯＳＦＥＴの主電流が流れる活性部分の構成を示す部分断面図である。
【図２】本発明の実施の形態２にかかるｎチャネルパワーＭＯＳＦＥＴの主電流が流れる活性部分の構成を示す部分断面図である。
【図３】本発明の実施の形態３にかかるｎチャネルパワーＭＯＳＦＥＴの主電流が流れる活性部分の構成を示す部分断面図である。
【図４】本発明の実施の形態４にかかるｎチャネルパワーＭＯＳＦＥＴの主電流が流れる活性部分の構成を示す部分断面図である。
【図５】本発明の実施の形態５にかかるｎチャネルパワーＭＯＳＦＥＴの主電流が流れる活性部分の構成を示す部分断面図である。
【図６】本発明の実施の形態６にかかる半導体装置を第２の主面側からみたときのゲート、ソース、ドレインの平面的な配置の一例を示す平面図である。
【図７】本発明の実施の形態６にかかる半導体装置を第２の主面側からみたときのゲート、ソース、ドレインの平面的な配置の他の例を示す平面図である。
【図８】本発明の実施の形態７にかかる半導体装置の主要部の平面的な配置の一例を示す平面図である。
【図９】図８のＡ−Ａ’における装置端部の構成を示す部分断面図である。
【図１０】図８のＢ−Ｂ’における装置端部の構成を示す部分断面図である。
【図１１】本発明の実施の形態８にかかる半導体装置の主要部の平面的な配置を示す平面図である。
【図１２】本発明の実施の形態９にかかる半導体装置の主要部の平面的な配置を示す平面図である。
【図１３】図１２のＣ−Ｃ’における装置端部の構成を示す部分断面図である。
【図１４】本発明の実施の形態１０にかかる半導体装置の主要部の平面的な配置を示す平面図である。
【図１５】本発明の実施の形態１１にかかる半導体装置の主要部の平面的な配置を示す平面図である。
【図１６】本発明の実施の形態１２にかかる半導体装置の主要部の平面的な配置を示す平面図である。
【図１７】本発明の実施の形態１３にかかる半導体装置の主要部の平面的な配置を示す平面図である。
【図１８】本発明の実施の形態１４にかかる半導体装置の主要部の平面的な配置を示す平面図である。
【図１９】本発明の実施の形態１５にかかる半導体装置の主要部の平面的な配置を示す平面図である。
【図２０】本発明の実施の形態１６にかかる半導体装置の主要部の平面的な配置を示す平面図である。
【図２１】本発明の実施の形態１７にかかる半導体装置の主要部の平面的な配置を示す平面図である。
【符号の説明】
１１　ｎドリフト領域
１２　ｐベース領域
１３　ｐ＋ベース領域
１４　ｎ＋ソース領域
１５　第１のｎ＋ドレイン領域
１６　第２のドレイン領域
１７　ゲート酸化膜
１８　絶縁膜
１９　ゲート電極
２０　ソース電極
２１　ドレイン電極
２２　ｎ＋パンチスルーストッパ領域
２３　絶縁体
２４　高導電体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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