(57)【要約】【課題】バーンインボード上に搭載される多数の半導体装置に対する試験を誤判定を生じることなく実施できるようにして、試験結果の信頼性を高めた半導体試験装置を提供する。【解決手段】バーンインボード３上に試験対象となる複数の半導体装置２が行列方向に沿ってマトリックス状に配列された状態で搭載される場合において、バーンインボード３上に各行ごとに形成された入出力線１１と半導体装置２の入出力ピンａとの間に、各々の入出力ピンａをこれに対応する各入出力線１１に対して断続するリレー素子１３を個別に設けている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
バーンインボード上に試験対象となる複数の半導体装置を行列方向に沿ってマトリックス状に配列された状態で搭載して当該半導体装置の試験を行う半導体試験装置において、
上記バーンインボード上に各行ごとに形成された入出力線と上記半導体装置の入出力ピンとの間に、各々の入出力ピンをこれ対応する各入出力線に対して断続するリレー素子を個別に設けていることを特徴とする半導体試験装置。
【請求項２】
上記各リレー素子は、各半導体装置を列単位に選択するスキャン信号によって同時にオン／オフ制御されるものであることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
上記各リレー素子は、フォトＭＯＳリレーからなることを特徴とする請求項１または請求項２記載の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の欠陥等の有無を試験するための半導体試験装置に係り、特には、試験結果の信頼性を高めるための技術に関する。
【０００２】
【従来の技術】
従来、半導体装置に対しては、製品の品質を保つとともに、信頼性を高めるために、試験対象となる各種の半導体装置（以下、ＤＵＴと称する）に対して所定のパターンを有するテスト信号を入力し、これに応じてＤＵＴから出力される信号を入力信号と比較することで良否の判定を行う、いわゆるテストバーンイン試験が実施されている。
【０００３】
このようなテストバーンイン試験を実施するための従来の半導体試験装置においては、図３に示すように、多数のＤＵＴ２を搭載するためのバーンインボード３が使用される。そして、各々のＤＵＴ２は、バーンインボード３上において行列方向に沿ってマトリックス状に配置されており、各ＤＵＴ２には、テスト信号を入出力する入出力ピンａと、ＤＵＴ２を起動するための起動ピンｂとを備えている。
【０００４】
また、上記のバーンインボード３上には、各行ごとにテスト信号の入出力を行う入出力線１１が、また、各列ごとにＤＵＴ２を起動するスキャン信号を入力するスキャン信号線１２が、それぞれ配線パターンとして形成されている。
【０００５】
そして、各々のＤＵＴ２は、各行ごとにその入出力ピンａが入出力線１１に、また、各列ごとに起動ピンｂがスキャン信号線１２にそれぞれ共通に接続されている。したがって、従来の場合、行単位で見ると、各ＤＵＴ２の入出力ピンａは、一つの入出力線１１を介して互いに電気的に接続された状態となっている。
【０００６】
なお、各ＤＵＴ２は、実際上は図示しないＩＣソケットにセットされ、このＩＣソケットのコンタクトピンが各配線パターンに半田付け等により電気的に接続される。
【０００７】
上記のバーンインボード３を用いて各ＤＵＴ２に対する試験を行う場合、スキャン信号が順次時分割で出力され、各スキャン信号はバーンインボード３のスキャン信号線１２を介して各列のＤＵＴ２に対して同時に与えられる。このため、１列分のＤＵＴ２が一度に起動されるので、この１列分のＤＵＴ２に対して各入出力線１１を通じてテスト信号の書き込み／読み出しの試験が並列的に実行される。
【０００８】
ところで、図３に示したような従来のバーンインボード３を使用する場合、ある１行分のＤＵＴ２の内の一つのＤＵＴ２が破損していると、この１行分に含まれる全てのＤＵＴ２が不良として誤って判断されてしまうことがある。このことについて、以下でさらに詳しく説明する。
【０００９】
いま、バーンインボード３上にＤＵＴ２がｍ行×ｎ列の個数分配列されていて、ｉ行ｊ列目にあるＤＵＴ２をＤＵＴｉｊと表記することとする。そして、たとえば２行目のＤＵＴ２１〜ＤＵＴ２ｎの内、２行２列目にあるＤＵＴ２２のみが破損して入出力ピンａがこれに隣接する接地ピン（図示せず）と電気的に接触した状態になっているような場合、このＤＵＴ２２の入出力ピンａの出力はリークが生じているために常に“０”となる。
【００１０】
この状態で、スキャン信号によって１列目のＤＵＴ１１〜ＤＵＴｍ１を起動した後、ｍ行分の全ての入出力線１１を通じてテスト信号として“１”を書き込み、続いて読み出しを実行した場合、２行１列目にあるＤＵＴ２１以外のＤＵＴ１１，ＤＵＴ３１〜ＤＵＴｍ１に接続された入出力線１１からは全て“１”が読み出される。
【００１１】
これに対して、２行１列目にあるＤＵＴ２１は、その入出力ピンａが入出力線１１を通じて２行２列目にあるＤＵＴ２２の入出力ピンａと共通に接続されているため、この２行目の入出力線１１からは“０”が読み出されてしまい、そのため、２行１列目にあるＤＵＴ２１が不良であると誤判定されることになる。
【００１２】
このような誤判定は、２行目にある他のＤＵＴ２３〜ＤＵＴ２ｎについても同様に生じるので、一つのＤＵＴ２２の破損に起因して、この２行目に含まれる全てのＤＵＴ２１〜２ｎが不良として誤って判断されてしまう結果となる。
【００１３】
上記の例は、２行２列目にあるＤＵＴ２２の入出力ピンａから常に“０”が出力されるような障害が生じている場合であるが、たとえば、同じ２行２列目にあるＤＵＴ２２の入出力ピンａがこれに隣接する電源ピン（図示せず）と電気的に接触していて常に“１”が出力される状態になっている場合にも同じような誤判定が起こる。
【００１４】
すなわち、スキャン信号によって１列目に含まれるＤＵＴ１１〜ＤＵＴｍ１を起動した後、ｍ行分の全て入出力線１１を通じてテスト信号として“０”を書き込み、続いて読み出しを実行した場合、２行１列目にあるＤＵＴ２１以外のＤＵＴ１１，ＤＵＴ３１〜ＤＵＴｍ１に接続された入出力線１１からは全て“０”が読み出されるが、２行１列目にあるＤＵＴ２１に接続された入出力線１１からは“１”が読み出されるため誤判定が生じる。
【００１５】
このような誤判定が生じるを防止するために、従来技術では、たとえば、全てのＤＵＴ２に対して同時に電源を供給するのではなく、電源線を列単位で分割して形成し、スキャン信号によって列単位でＤＵＴ２が起動されるのに同期して電源線を時分割で切り換えることにより、各ＤＵＴ２に対して列単位で電源を供給するようにした構成のものが提案されている（たとえば、特許文献１参照）。
【００１６】
また、他の従来技術として、半導体チップ内にマトリックス状に形成されたゲートアレイに対して、行選択線と列選択線とによってゲートアレイを構成するゲートセルを個別に選択できるようにし、このゲートセル単位で試験を行えるようにしたものも提案されている（たとえば、特許文献２参照）。
【００１７】
【特許文献１】
特開平１０−１９９７４号公報（第１−３頁、図１−図３）
【特許文献２】
特開平８−２４１９７３号公報（第３−４頁、図１，図４）
【００１８】
【発明が解決しようとする課題】
上記の特許文献１に記載されているような従来技術では、前述の説明のように、ある一つのＤＵＴ２の故障により電源投入時には入出力ピンａから“１”が出力される状態になっているような場合でも、列単位で電源線を切り換えることで、その故障のあるＤＵＴ２の出力は“０”となるため、テスト信号として“０”を書き込み／読み出しするときには、その故障のあるＤＵＴ２から誤った信号“１”が入出力線１１を経由して出力されて誤判定が生じるのを防止することができる。
【００１９】
しかしながら、ある一つのＤＵＴ２の入出力ピンａがこれに隣接する接地ピンと電気的に接触するなどの故障が生じている場合には、列単位で電源線を切り換えても、テスト信号として“１”を書き込み／読み出しするときには、その故障のあるＤＵＴ２を通じて入出力線１１にリークが生じているため、この入出力線１１からは誤った信号“０”が読み出されることになり、依然として誤判定が起こる。
【００２０】
さらに、特許文献１のものでは、スキャン信号により１列分のＤＵＴ２を一度に起動するのに同期して列単位で電源線を切り換えるための電源切換回路を新たに設ける必要があり、既存の電源回路をそのまま流用できないために余分なコストがかかる。
【００２１】
また、特許文献２に記載されているような従来技術は、半導体チップ内に予めテスト回路を組み込んだ、いわゆるビルトインセルフテストを実施するための技術であって、バーンインボード上に搭載された多数のＤＵＴについて製品テストを実施するものとは対象が異なる。
【００２２】
しかも、セル単位で逐次テストを実施することになるため、半導体チップ全体について試験するのに時間を要し、スキャン信号によって列単位で複数のＤＵＴを同時に試験して迅速な結果を得ようとする場合には、その技術は適用し難いという問題がある。
【００２３】
本発明は、上記の課題を解決するためになされたもので、バーンインボード上に搭載される多数のＤＵＴに対する試験を誤判定を生じることなく実施できるようにして、試験結果の信頼性を高めた半導体試験装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明は、上記の目的を達成するために、バーンインボード上に試験対象となる複数の半導体装置を行列方向に沿ってマトリックス状に配列された状態で搭載して当該半導体装置の試験を行う半導体試験装置において、次の構成を採る。
【００２５】
すなわち、本発明では、バーンインボード上に各行ごとに形成された入出力線と上記半導体装置の入出力ピンとの間に、各々の入出力ピンをこれに対応する各入出力線に対して断続するリレー素子を個別に設けていることを特徴としている。
【００２６】
これにより、スキャン信号によって１列分の半導体装置が同時に起動された場合、他の列にある半導体装置の入出力ピンはそれぞれリレー素子によって入出力線から電気的に切り離されているので、これらの他の列の半導体装置の入出力ピンからの出力信号が入出力線に重畳することがない。このため、誤判定が生じるのが確実に防止される。
【００２７】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１に係る半導体試験装置の全体構成を示すブロック図、図２は同装置のバーンインボードの構成を示す平面図であり、図３に示した従来技術と対応する構成部分には同一の符号を付す。
【００２８】
この実施の形態１における半導体試験装置１は、多数のＤＵＴ２が搭載されるバーンインボード３と、各ＤＵＴ２に対して各列単位でスキャン信号を供給するスキャン信号発生回路４と、各ＤＵＴ２に電源電圧を供給する電源回路５と、各ＤＵＴ２に対してテスト信号を入出力するテスト信号入出力回路６とを備える。
【００２９】
この実施の形態１では、図２に示すように、バーンインボード３上において行列方向に沿ってｍ×ｎ個分のＤＵＴ３がマトリックス状に配置されている。また、各ＤＵＴ２は、テスト信号が入出力される入出力ピンａと、ＤＵＴ２を起動するための起動ピンｂとを備えている。
【００３０】
一方、バーンインボード３上には、テスト信号の入出力を行う入出力線１１が各行ごとに、また、各ＤＵＴを起動するスキャン信号を入力するスキャン信号線１２が各列ごとに、それぞれ配線パターンとして形成されている。さらに、バーンインボード３上には、図示していないが、電源回路５から各ＤＵＴ２に電源を供給するための電源ラインも形成されている。
【００３１】
この実施の形態１の特徴は、バーンインボード３上に各行ごとに形成された入出力線１１とＤＵＴ２の入出力ピンａとの間に、各々の入出力ピンａをこれに対応する各入出力線１１に対して断続するリレー素子１３が個別に設けられていることである。したがって、各行ごとに配置されたＤＵＴ２は、その入出力ピンａがリレー素子１３を介して１行分の入出力線１１に対して共通に接続されている。
【００３２】
上記のリレー素子１３としては、本例では、フォトＭＯＳリレーが適用されている。このようなフォトＭＯＳリレーを使用すると、オフ時の絶縁性が高く、また、微小電圧の信号でも制御できるという利点があるものの、通常のＭＯＳトランジスタやバイポーラ型トランジスタをリレー素子として使用することも可能である。さらには、サイリスタ、トライアックなどのような制御信号に応じてスイッチング動作をするリレー素子も適用可能である。
【００３３】
そして、各列ごとに、各々のリレー素子１３のオン／オフ用の制御線は、その一端側がスキャン信号線１２に接続され、他端側が抵抗１４を介して接地されるともに、その制御線の途中にＤＵＴ２の起動ピンｂが接続されている。したがって、各ＤＵＴ２を列単位で選択するスキャン信号によって同時に列単位でリレー素子１３がオン／オフ制御される。このため、リレー素子１３のオン／オフ制御が容易で、しかもバーンインボード３上の配線パターンの引き回しが簡単になる。
【００３４】
上記のバーンインボード３を用いて各ＤＵＴ２に対する試験を行う場合、電源回路５からバーンインボード３上の全てのＤＵＴ２に同時に電源電圧が供給される。また、スキャン信号発生回路４からはスキャン信号が順次時分割で出力される。そして、各スキャン信号はバーンインボード３のスキャン信号線１２を介して各列のＤＵＴ２に対して同時に与えられる。
【００３５】
したがって、各々のスキャン信号によって１列分のＤＵＴ２が一度に起動されるが、そのタイミングに合わせて、１列分のＤＵＴ２に対して、テスト信号入出力回路６からバーンインボード３の入出力線１１を通じてテスト信号の書き込み／読み出しの試験が実行される。
【００３６】
その場合、スキャン信号によって１列分のＤＵＴ２が同時に起動されても、他の列にあるＤＵＴ２の入出力ピンａはそれぞれリレー素子１３によって入出力線１１から電気的に切り離されているので、ある１行分の入出力線１１に連なる他の列のＤＵＴ２が破損していても、その他の列のＤＵＴ２の入出力ピンａからの出力信号が入出力線１１に重畳することがない。
【００３７】
すなわち、いま、バーンインボード３上において、ｉ行ｊ列目にあるＤＵＴ２をＤＵＴｉｊと表記することとする。そして、たとえば２行目のＤＵＴ２１〜ＤＵＴ２ｎの内、２行２列目にあるＤＵＴ２２が破損してその入出力ピンａから常に“０”が出力されるような障害が生じているとした場合、リレー素子１３によって入出力ピンａは入出力線１１から電気的に切り離されているので、そのＤＵＴ２２の入出力ピンａからの信号が入出力線１１に重畳することがない。
【００３８】
したがって、スキャン信号によって１列目に含まれるＤＵＴ１１〜ｍ１を起動した後、全ての入出力線１１を通じてテスト信号として“１”を書き込み、次に読み出しを実行した場合、１列目の各ＤＵＴ１１〜ＤＵＴｍ１に接続された各々の入出力線１１からは全て“１”が読み出されることになり、誤判定は生じない。
【００３９】
また、２行２列目にある一つのＤＵＴ２２が破損してその入出力ピンａから常に“１”が出力されるような障害が生じている場合でも、リレー素子１３によって入出力ピンａは入出力線１１から電気的に切り離されているので、そのＤＵＴ２２の入出力ピンａからの信号が入出力線１１に重畳することがない。
【００４０】
したがって、スキャン信号によって１列目に含まれるＤＵＴ１１〜ＤＵＴｍ１を起動した後、全ての入出力線１１を通じてテスト信号として“０”を書き込み、次に読み出しを実行した場合、１列目の各ＤＵＴ１１〜ＤＵＴｍ１に接続された各々の入出力線１１からは全て“０”が読み出されることになり、誤判定は生じない。
【００４１】
このように、この実施の形態１では、ＤＵＴ２の入出力ピンａに対して個別にリレー素子１３を設けることにより、１行内に含まれる一つのＤＵＴ２の不良によって１行分の全てのＤＵＴ２が不良として誤って判断されてしまうといった不具合を確実に防止することができる。
【００４２】
【発明の効果】
本発明によれば、バーンインボード上に各行ごとに形成された入出力線とＤＵＴの入出力ピンとの間に、各々の入出力ピンを対応する各入出力線に対して断続するリレー素子を個別に設けているので、スキャン信号によって１列分のＤＵＴが同時に起動された場合でも、他の列にあるＤＵＴの入出力ピンはそれぞれリレー素子によって入出力線から電気的に切り離されているので、これらの他の列のＤＵＴの入出力ピンからの出力信号が入出力線に重畳することがない。このため、誤判定が生じるのを確実に防止することができる。
【００４３】
また、バーンインボード上にリレー素子を形成するだけで対処でき、電源回路は変更することなく既存のものをそのまま流用することができるので、コスト的にも有利である。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体試験装置の全体構成を示すブロック図である。
【図２】同装置のバーンインボードの構成を示す平面図である。
【図３】従来の半導体試験装置におけるバーンインボードの構成を示す平面図である。
【符号の説明】
１  半導体試験装置、２  試験対象となる半導体装置（ＤＵＴ）、ａ  入出力ピン、ｂ  起動ピン、３  バーンインボード、１１  入出力線、１２  スキャン信号線、１３  リレー素子。
【図１】
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【図２】
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【図３】
2004205391.tif 000005