(57)【要約】【課題】底部絶縁膜、中間膜、頂部絶縁膜からなる、不揮発性メモリのゲート絶縁膜内の離散化したキャリアトラップサイトへ捕獲されたキャリアを、高速ないし低電圧で放出する、または残量少なく放出することの少なくとも１つを実現する。【解決手段】キャリアが電子の場合は、該底部絶縁膜はその電子親和力において該中間膜に接する側を該第１の半導体領域に接する側より大きい電子構造とすることにより、該離散化した捕獲サイトからの電子の放出を容易とする。キャリアが正孔の場合は、前記底部絶縁膜はその価電子帯頂面に関して該中間膜に接する側を該第１の半導体領域に接する側よりエネルギーの高い電子構造とすることにより、前記離散化したキャリア捕獲サイトからの正孔の放出を容易とする。【選択図】図１（ｃ）
2004040064.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体領域と、該第１の半導体領域上に順次積層された底部絶縁膜、中間膜、頂部絶縁膜からなる第１のゲート絶縁膜と、該第１のゲート絶縁膜上に設けられた第１の導電ゲート構造から少なくとも構成され、
更に、該中間膜内、該中間膜と該底部絶縁膜界面、該中間膜と該頂部絶縁膜界面のうちの少なくとも一箇所に、離散化したキャリア捕獲サイトを設け、
該底部絶縁膜はその電子親和力において該中間膜に接する側を該第１の半導体領域に接する側より大きく構成することにより、該第１の半導体領域からの電子の注入の増加を抑えた電子構造で、底部絶縁膜を通した該離散化した捕獲サイトからの電子の放出を容易としたことを特徴とする不揮発性メモリ。
【請求項２】
第１の半導体領域と、該第１の半導体領域上に順次積層された底部絶縁膜、中間膜、頂部絶縁膜からなる第１のゲート絶縁膜と、該第１のゲート絶縁膜上に設けられた第１の導電ゲート構造から少なくとも構成され、
更に、該中間膜内、該中間膜と該底部絶縁膜界面、該中間膜と該頂部絶縁膜界面のうちの少なくとも一箇所に、離散化したキャリア捕獲サイトを設け、
前記底部絶縁膜はその価電子帯頂面に関して該中間膜に接する側を該第１の半導体領域に接する側より電子エネルギーを高く構成することにより、前記第１の半導体領域からの正孔の注入の増加を抑えた電子構造で、底部絶縁膜を通した前記離散化したキャリア捕獲サイトからの正孔の放出を容易としたことを特徴とする不揮発性メモリ。
【請求項３】
前記離散化したキャリア捕獲サイトは前記中間膜内及び前記界面のうち少なくとも一箇所に存在する前記第１のゲート絶縁膜の形成時に作りこまれた電子的な捕獲準位であることを特徴とする請求項１ないしは２記載の不揮発性メモリ。
【請求項４】
前記捕獲サイトは前記中間膜より導電度の大きい互いに絶縁された微小粒子であることを特徴とする請求項１、２いずれか記載の不揮発性メモリ。
【請求項５】
前記底部絶縁膜がシリコン酸化膜、前記中間膜がシリコン窒化膜、前記頂部絶縁膜がシリコン酸化膜で構成され、該底部シリコン酸化膜は窒化され、その中間膜側における窒化率を前記第１の半導体領域側より大きくしたことを特徴とする請求項１、２，３、４いずれか記載の不揮発性メモリ。
【請求項６】
前記頂部絶縁膜が窒化された酸化膜であることを特徴とする請求項５記載の不揮発性メモリ。
【請求項７】
前記頂部絶縁膜が酸化された窒化膜であることを特徴とする請求項５記載の不揮発性メモリ。
【請求項８】
前記中間膜がシリコンと酸素の結合を含んだシリコン窒化膜であることを特徴とする請求項５記載の不揮発性メモリ。
【請求項９】
前記底部絶縁膜がシリコン酸化膜であり、前記中間膜が該シリコン酸化膜を窒化した膜であり、前記頂部絶縁膜が該シリコン酸化膜を窒化した膜を更に酸化した膜であることを特徴とする請求項１ないしは２記載の不揮発性メモリ。
【請求項１０】
前記第１の半導体領域と接しかつ第１の導電ゲートの一方に設けられた第２の半導体領域を有することを特徴とする請求項１、２いずれか記載の不揮発性メモリ。
【請求項１１】
前記第２の半導体領域と前記第１の導電ゲートを介して離間され、第１の半導体領域と接して設けられた第３の半導体領域を有することを特徴とする請求項１０記載の不揮発性メモリ。
【請求項１２】
前記第２の半導体領域が前記第１の導電ゲート下の第１の半導体領域表面に誘起されたチャネルの電位を制御することを特徴とする請求項１０、１１いずれか記載の不揮発性メモリ。
【請求項１３】
前記第１の半導体領域は第１の導電形を有し、半導体基板表面に設けられおり、前記第１の半導体領域と半導体基板との間に第１の半導体領域と逆導電形の第４の半導体領域を設けたことを特徴とする請求項１、２いずれか記載の不揮発性メモリ。
【請求項１４】
前記第１の半導体領域は、少なくとも表面が絶縁性の支持基板上に設けられていることを特徴とする請求項１、２いずれか記載の不揮発性メモリ。
【請求項１５】
前記第１の半導体領域上に第１のゲート絶縁膜と隣接して設けられた第３のゲート絶縁膜と、
前記第１の導電ゲートと電気的に絶縁されかつ並置された状態で該第３のゲート絶縁膜上に設けられた第３の導電ゲートと、
を更に設けたことを特徴とする請求項１、２いずれか記載の不揮発性メモリ。
【請求項１６】
前記第１の半導体領域上に第１のゲート絶縁膜と隣接して設けられた第３のゲート絶縁膜と、
該第３のゲート絶縁膜上に設けられた前記第３の導電ゲートと、
前記第１の半導体領域上に前記第３のゲート絶縁膜と隣接して設けられた第２のゲート絶縁膜と、
該第２のゲート絶縁膜上に設けられた第２の導電ゲートと、を更に設け、
前記第１の導電ゲートと該第３の導電ゲートと該第２の導電ゲートとは互いに絶縁された状態で並置され、
該第２の絶縁膜は該第１の半導体領域上に順次積層された第２の底部絶縁膜、第２の中間膜、第２の頂部絶縁膜からなり、更に、該第２の中間膜内、該第２の中間膜と該第２の底部絶縁膜界面、該第２の中間膜と該第２の頂部絶縁膜界面のうちの少なくとも一箇所に電子の捕獲サイトを設けたことを特徴とする請求項１、２いずれか記載の不揮発性メモリ。
【請求項１７】
前記第１の導電ゲートから絶縁されてかつ一部重畳した位置関係で第１の半導体領域へ接触した第２の半導体領域と、
前記第３の導電ゲートから絶縁されてかつ一部重畳した位置関係で第１の半導体領域へ接触した第３の半導体領域と、をさらに設け、該第２の半導体領域と第３の半導体領域は前記第１導電ゲートと前記第３導電ゲートとを間に挟んで離間していることを特徴とする請求項１５記載の不揮発性メモリ。
【請求項１８】
前記第１の導電ゲートから絶縁されてかつ一部重畳した位置関係で第１の半導体領域へ接触した第２の半導体領域と、
前記第２の導電ゲートから絶縁されてかつ一部重畳した位置関係で第１の半導体領域へ接触した第３の半導体領域と、をさらに設け、該第２の半導体領域と第３の半導体領域は前記第１導電ゲートと前記第３導電ゲートと前記第２の導電ゲートを間に挟んで離間していることを特徴とする請求項１６記載の不揮発性メモリ。
【請求項１９】
請求項５記載のメモリと該メモリの頂部酸化膜と同時に形成された第４のゲート絶縁膜と該メモリの第１導電ゲートと同時に形成された第４の導電ゲートとを有するトランジスタを含む不揮発性メモリアレイ。
【請求項２０】
請求項１１、１７ないし１８記載の複数個のメモリの第２の半導体領域同士、第３の半導体領域同士が連続した形で接続され、かつ該連続した複数個のメモリの端部の第２半導体領域および第３の半導体領域の少なくとも一方に接続した選択トランジスタを有し、
該選択トランジスタは前記第１のゲート絶縁膜の頂部絶縁膜と同時に形成された第４のゲート絶縁膜と前記第１の導電ゲートと同時に形成された第４の導電ゲートを設けた、
ことを特徴とする不揮発性メモリアレイ。
【請求項２１】
請求項１１記載の複数個のメモリの第２の半導体領域と第３の半導体領域交互に連続した形で接続され、かつ該連続した複数個のメモリの端部の第２半導体領域および第３の半導体領域の少なくとも一方に接続した選択トランジスタを有し、
該選択トランジスタは前記第１のゲート絶縁膜の頂部絶縁膜と同時に形成された第４のゲート絶縁膜と前記第１の導電ゲートと同時に形成された第４の導電ゲートを設けた、
ことを特徴とする不揮発性メモリストリング。
【請求項２２】
前記底部絶縁膜はシリコン酸化膜であり、該底部絶縁膜を８５０℃より低い温度において、窒素原子を含むプラズマ雰囲気中および窒素ラディカルを含む雰囲気中のうち少なくとも一つの雰囲気中で表面窒化することを特徴とする請求範囲５、６、７、８ないし９記載のメモリの製造方法。
【請求項２３】
前記頂部絶縁膜は、酸素原子を含むプラズマ雰囲気中および酸素ラディカルを含む雰囲気中のうち少なくとも一つの雰囲気中で、かつ８５０℃より低い温度で、前記中間膜を表面酸化することにより形成することを特徴とする請求範囲５、６、７、８ないし９記載のメモリの製造方法。
【請求項２４】
前記頂部絶縁膜は、酸素原子を含むプラズマ雰囲気中および酸素ラディカルを含む雰囲気中のうち少なくとも一つの雰囲気中で、かつ８５０℃より低い温度で、前記中間膜を表面酸化して後、８５０℃より低い温度で化学蒸着により形成することを特徴とする請求範囲１ないし２記載のメモリの製造方法。
【請求項２５】
前記頂部絶縁膜は、前記中間膜上に８５０℃より低い温度で化学蒸着された後、酸素原子を含むプラズマ雰囲気中および酸素ラディカルを含む雰囲気中のうち少なくとも一つの雰囲気中でかつ８５０℃より低い温度でアニールすることにより形成することを特徴とする請求範囲１ないし２記載のメモリの製造方法。
【請求項２６】
前記第４のゲート絶縁膜は、前記頂部絶縁膜と同時に、酸素原子を含むプラズマ雰囲気中および酸素ラディカルを含む雰囲気中のうち少なくとも一つの雰囲気中で、かつ８５０℃より低い温度で、形成することを特徴とする請求範囲１９、２０ないし２１記載のメモリアレイの製造方法。
【請求項２７】
前記第４のゲート絶縁膜は、前記頂部絶縁膜と同時に、酸素原子を含むプラズマ雰囲気中および酸素ラディカルを含む雰囲気中のうち少なくとも一つの雰囲気中で、かつ８５０℃より低い温度で形成する工程と、さらに水蒸気酸化およびパイロジェニック酸化のうち１つにより酸化する工程とにより形成することを特徴とする請求範囲１９、２０ないし２１記載のメモリアレイの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子、更には半導体不揮発性メモリに関する。
【０００２】
【従来の技術】
不揮発性メモリの記憶手段（浮遊ゲート、ＭＯＮＯＳ［Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（金属（導電ゲートを総称する）−酸化膜−窒化膜−酸化膜−半導体）］メモリの窒化膜中のキャリア捕獲準位ないしは絶縁膜中の相互絶縁された微小粒子等の離散化したキャリア捕獲サイト）へ蓄積された電子電荷を消去する方法として、ホットホール（高エネルギーをもった正孔）注入による電荷中和、記憶手段へ捕獲された電子のＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ファウラー・ノルドハイム））トンネルまたは直接トンネルによる放出が用いられてきた。
【０００３】
絶縁膜に挟まれた微細金属粒子からなる記憶手段へ直接トンネルにより絶縁膜内を輸送される電子を利用して荷電する方法はＤ．Ｋａｈｎｇにより最初１９６７年に開示された（文献１：Ｄ．Ｋａｈｎｇ及びＳ．Ｓｚｅ著、“Ａ　ｆｌｏａｔｉｎｇ　ｇａｔｅ　ａｎｄ　ｉｔｓ　ａｐｐｌｉｃａｔｉｏｎ　ｔｏ　ｍｅｍｏｒｙ　ｄｅｖｉｃｅｓ（浮遊ゲートおよびそのメモリ装置への応用）”、Ｂｅｌｌ　Ｓｙｓｔｅｍ　Ｔｅｃｈｎｉｃａｌ　Ｊｏｕｒｎａｌ、Ｖｏｌ．４６、１９６７年、ｐ．１２８８を参照）。また、薄い酸化膜を直接トンネルで輸送される電子によりＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（金属−窒化膜−酸化膜−半導体））のキャリア捕獲準位へ電子を書き込み、放出をさせる事がＨ．Ａ．Ｒ．Ｗｅｇｅｎｅｒ等により１９６７年に開示されている（文献２：Ｈ．Ａ．Ｒ．Ｗｅｇｅｎｅｒ、Ａ．Ｊ．Ｌｉｎｃｏｌｎ、Ｈ．Ｃ．Ｐａｏ、Ｍ．Ｒ．Ｏ’Ｃｏｎｎｅｌ及びＲ．Ｅ．Ｏｌｅｋｓｉａｋ、“Ｔｈｅ　Ｖａｒｉａｂｌｅ　Ｔｈｒｅｓｈｏｌｄ　Ｔｒａｎｓｉｓｔｏｒ，ａ　ｎｅｗ　ｅｌｅｃｔｒｉｃａｌｌｙａｌｔｅｒａｂｌｅ，ｎｏｎ−ｄｅｓｔｒｕｃｔｉｖｅ　ｒｅａｄ−ｏｎｌｙ　ｓｔｏｒａｇｅ　ｄｅｖｉｃｅ（可変閾値トランジスター、新しい電気的に可変な非破壊読み出し専用蓄積装置）”、ＩＥＥＥ　ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｍｅｅｔｉｎｇ）Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ，Ｗａｓｈｉｎｇｔｏｎ　Ｄ．Ｃ．，１９６７年、を参照）。
【０００４】
不揮発性メモリの絶縁膜中の記憶手段へのホットホール注入による電子電荷の中和は林等により１９７１年世界初に開示されている（特願昭４６−４５７２７、「不揮発性メモリの記憶方法及び記憶装置」１９７１年６月出願、参照）。この実施例として、チャネルホット電子の注入により帯電された浮遊ゲート電荷のホットホールによる中和が同特願に示されている。このチャネルホット電子の注入も同特願において世界初に開示された。チャネルホット電子とはチャネルを走行する電子がチャネルのドレイン端高電界部分で高エネルギーを得たものを言う。チャネルホット電子は後にＣＨＥ（Ｃｈａｎｎｅｌ　Ｈｏｔ−Ｅｌｅｃｔｒｏｎ）と略記される様になった。
【０００５】
１６年後に、ＭＯＮＯＳメモリのキャリア捕獲準位へチャネルホット電子注入により電子を蓄積し、その電子電荷をホットホールで中和した具体例がＣ．Ｈｕ等により開示されている（文献３：Ｔ．Ｙ．Ｃｈａｎ、Ｋ．Ｋ．Ｙｏｕｎｇ、Ｃｈｅｎｍｉｎｇ　Ｈｕ　著、“Ａ　Ｔｒｕｅ　Ｓｉｎｇｌｅ−Ｔｒａｎｓｉｓｔｏｒ　Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ　ＥＥＰＲＯＭ　Ｄｅｖｉｃｅ（真の単一トランジスタ酸化膜−窒化膜−酸化膜ＥＥＰＲＯＭ装置）”、ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ、Ｖｏｌ．ＥＤＬ−８、Ｎｏ．３、１９８７、ｐ．９３−９５を参照）。このＣ．Ｈｕによる試行は、電子電荷保持時間を改善する為にＭＯＮＯＳの半導体側酸化膜（底部酸化膜）を厚くした結果、トンネルではキャリア捕獲準位への電子注入およびキャリア捕獲準位からの電子放出が非常に遅くなった為に林等が浮遊ゲートで試行した方法をＭＯＮＯＳに適用したものである。
【０００６】
一方、チャネルホット電子注入により浮遊ゲートに蓄積された電子をＦＮトンネルによる絶縁膜中の電子輸送により放出させて蓄積電荷を消去する方法は１９８０年代から試行されており、たとえばＳ．Ｍｕｋｈｅｒｊｅｅ等による報告がある（文献４：Ｓ．Ｍｕｋｈｅｒｊｅｅ、Ｔ．Ｃｈａｎｇ、Ｒ．Ｐａｎ、Ｍ．Ｋｎｅｃｈｔ、Ｄ．Ｈｕ　著“Ａ　ｓｉｎｇｌｅ　ｔｒａｎｓｉｓｔｏｒＥＥＰＲＯＭ　ｃｅｌｌ　ａｎｄ　ｉｔｓ　ｉｍｐｌｅｍｅｎｔａｔｉｏｎ　ｉｎ　ａ　５１２Ｋ　ＣＭＯＳ　ＥＥＰＲＯＭ（単一トランジスタＥＥＰＲＯＭセルおよび５１２ＫビットＣＭＯＳ・ＥＥＰＲＯＭへのその応用）”、ＩＥＥＥ　ＩＥＤＭＴｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ、ｐ．６１６．６１９、１９８５、参照）。浮遊ゲートの場合はその後も実用されて来たがＭＯＮＯＳタイプの不揮発性メモリには後に述べる問題点があった。
【０００７】
【発明が解決しようとする課題】
前記Ｃ．Ｈｕ等によって試行されたホットホールによるＭＯＮＯＳの蓄積電子の中和は次のような問題点があった。すなわち、
１．ホットホールが注入されるキャリア捕獲準位の位置とチャネルホット電子が注入されているキャリア捕獲準位の位置が必ずしも一致しないので、蓄積された電子と同量のホールを注入しても電子電荷はミクロな位置関係では中和されず、電子とホールがダイポールとしてお互いに残ってしまう。これは続く電子、ホールの注入の再現性を悪くする。
２．ホットホール注入のためのゲート及びドレイン等のバイアス電位を最適に選ばないと、注入されるホールの量が蓄積電子の量に対して容易に過不足を生ずる。
３．既に捕獲準位に蓄積されている電子の量によって上記最適バイアス電位が異なる。
４．注入されたホットホールは注入バイアス電位によっては不安定（注入後、分、時間レベルでゲート閾値電圧が経時変化する）となる。
【０００８】
これらの問題を解決する為に、消去ベリファイ操作（ｅｒａｓｅ　ｖｅｒｉｆｙ、）が行われている（文献５：Ｅ．Ａｌｏｎｉ、Ｍ．Ｇｕｔｍａｎ、Ｙ．Ｒｏｉｚｉｎ．、Ｄ．Ｆｉｎｚｉ、Ｃ．Ｉｌｈｙｕｎ、Ｉ．Ｂｌｏｏｍ、Ｄ．Ｌｅｖｙ、Ａ．Ｌａｎｎ及びＰ．Ｐａｖａｎ著、“書換え回数を改善したマイクロフラッシュメモリ装置（Ｅｎｄｕｒａｎｃｅ　Ｅｎｈａｎｃｅｍｅｎｔ　ｍｉｃｒｏＦＬＡＳＨ　Ｍｅｍｏｒｙ　Ｄｅｖｉｃｅ）”、Ｅｘｔｅｎｄｅｄ　Ａｂｓｔｒａｃｔｓ　ｏｆ　ｔｈｅ　２０００　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　Ｓｏｌｉｄ　ＳｔａｔｅＤｅｖｉｃｅｓ　ａｎｄ　Ｍａｔｅｒｉａｌｓ、ＬＣ−１１、ｐ．２９８．２９９、参照）。文献５に開示された改善された結果でも消去ベリファイ回数は書換え初期には書換えとともに増加して行き、遂には１０回以上を必要とする。また上記４．の不安定ホールについては消去ベリファイを実行した後で電荷量が変動するのでベリファイの効果が無い。
【０００９】
一方、ホットホールが注入されるキャリア捕獲準位の位置とチャネルホット電子が注入されているキャリア捕獲準位の位置が必ずしも一致しないことによる上記課題はキャリア捕獲サイトが離散化していることによる。さらに上記課題は蓄積された電子電荷をホール電荷の引き算でその効果をキャンセルしようとするものであり、一般に精度のよい引き算効果を期待するのは難しい。
【００１０】
上記の問題を避けるために、キャリア捕獲準位からＦＮトンネルにより電子を放出する方法が考えられるが、前記の様に、半導体側の底部酸化膜を厚くした場合は消去速度が遅くなる。さらに捕獲準位の電子は残留分が多くなるため導電ゲートから見たゲート閾値電圧は充分小さい値にならないことが発明者により発見された。これを避けるために低部絶縁膜の厚さを小さくすれば、記憶保持特性が悪くなるのは周知のことである。
【００１１】
上記の課題の少なくとも一つ、例えば、捕獲キャリアの短時間放出を解決する為には、捕獲されたキャリアが電子の場合を例に取ると、第１の導電ゲートへ加える消去時の負電位絶対値を単純に大きくすれば良いように思われるが、この場合はゲートから絶縁膜中に電子の注入が生じて、むしろ差し引き電子蓄積量が大きくなってしまう場合があることも発明者により見出されている。更には正孔が第１の半導体領域から注入され、これが引きがねとなりメモリの保持特性を劣化させ、書き込み特性を変化させてしまう。
【００１２】
【課題を解決する為の手段】
以下本発明の適用される不揮発性メモリは、少なくとも、
第１の導電形の第１の半導体領域と、
該第１の半導体領域上に順次形成された底部絶縁膜と中間膜と頂部絶縁膜とからなる第１のゲート絶縁膜と、
該ゲート絶縁膜上に設けられた第１の導電ゲートと、
から構成され、更に該中間膜内、該中間膜と該底部絶縁膜界面、該中間膜と該頂部絶縁膜界面のうちの少なくとも一箇所に、離散化したキャリア捕獲サイトを設けた構成からなる。
【００１３】
前記離散化した捕獲サイトは前記中間膜内及び前記界面のうち少なくとも一箇所に存在する電子的な捕獲準位で電子的に…電子、正孔を捕獲するエネルギー準位として…構成することも出来るが、互いに絶縁された微小粒子で物質として構成することも出来る。前記電子的な捕獲準位は前記中間膜を含む３層構造を積層する成膜過程で形成される。前記微小粒子は中間膜よりは導電性が高い物質で構成される。
【００１４】
前記ＭＯＮＯＳ構造は文字通りに解釈すれば、第１の導電ゲートが金属電極、底部絶縁膜が酸化膜、中間膜が窒化膜、頂部絶縁膜が酸化膜に該当するが、一般には浮遊ゲートに対する記憶手段の分類の為の代名詞に使われている場合が多い。本発明でもＭＯＮＯＳの“Ｍ”は金属には限らず、不純物を添加した導電性の多結晶シリコン、窒化チタンＴｉＮ、タングステンＷ等の金属以外の導電膜で構成したものも含む。“ＯＮＯ”は３層ゲート絶縁膜の代名詞として使用する。
【００１５】
本発明では、捕獲電子または捕獲正孔の放出の容易な電子構造を底部絶縁膜に作り込むことで前記課題を解決する。即ち、前記底部絶縁膜はその電子親和力（ｅｌｅｃｔｒｏｎ　ａｆｆｉｎｉｔｙ）において該中間膜に接する側を該第１の半導体領域に接する側より大きく構成することにより、読み出し時における該第１の半導体領域からの電子の注入の増加を抑えた状態で、底部絶縁膜を通した該電子の捕獲サイトからの電子の放出を容易とする。
【００１６】
一方、捕獲されたキャリアが正孔の場合は、本発明では、捕獲正孔の放出の容易な電子構造を前記底部絶縁膜に作り込むことで前記課題を解決する。即ち、前記第１半導体領域を基準としたゲート電位がゼロの時、前記底部絶縁膜をその価電子帯頂面に関して、前記中間膜に接する側を前記第１の半導体領域に接する側より電子エネルギーを高く構成することにより、読み出し時における前記第１の半導体領域からの正孔の注入の増加を抑えた状態で、前記底部絶縁膜を通した前記キャリアの捕獲サイトからの正孔の放出を容易とする。
【００１７】
上記の原理をエネルギーバンドダイアグラムを用いて説明する。図１、２，３，４は半導体−底部絶縁膜−中間膜−頂部絶縁膜−導電ゲート構造のエネルギーバンドダイアグラムを示す。図では導電ゲートはｎ＋半導体を用いている。図に示されている符号の意味は次の通りである。
ＣＢｓ：半導体の伝導帯（正確には伝導帯の底面。以下伝導帯については同様）
ＶＢｓ：半導体の価電子帯（正確には価電子帯の頂面。以下価電子帯については同様）
φＦｓ：半導体のフェルミレベル
ＥＢ１：底部絶縁膜と第１の半導体領域とのエネルギーバリア（電子に対する場合を示す）
ＣＢｂ：底部絶縁膜の伝導帯
ＶＢｂ：底部絶縁膜の価電子帯
ＣＢｂｓ：底部絶縁膜の半導体側の伝導帯
ＣＢｂｍ：底部絶縁膜の中間膜側の伝導帯
ＶＢｂｓ：底部絶縁膜の半導体側の価電子帯
ＶＢｂｍ：底部絶縁膜の中間膜側の価電子帯
ＥＢｍｒｔ：保持状態で電子が半導体へトンネル輸送される確率に対する底部絶縁膜のエネルギーバリア
ＥＢｍｅｒ：消去バイアス時に中間膜側からみた底部絶縁膜の電子に対するエネルギーバリア
ＥＢ１ｒ：読み出しバイアス時、書き込み時に半導体側からみた底部絶縁膜の電子に対するエネルギーバリア
ＣＢｍ：中間膜の伝導帯
ＶＢｍ：中間膜の価電子帯
ＣＢｔ：頂部絶縁膜の伝導帯
ＶＢｔ：頂部絶縁膜の価電子帯
ＣＢｇ：導電ゲートの伝導帯
ＶＢｇ：導電ゲートの価電子帯
φＦｇ：導電ゲートのフェルミレベル
χｂｓ：底部絶縁膜の半導体側の電子親和力
χｂｍ：底部絶縁膜の中間膜側の電子親和力
ＴＬｍ：中間膜中に形成されたキャリア捕獲準位
ＴＬｂ：中間膜と底部絶縁膜界面に形成されたキャリア捕獲準位
ＴＬｔ：中間膜と頂部絶縁膜界面に形成されたキャリア捕獲準位
ｅ：電子
【００１８】
図１ではバンド構造を判り易くする為に、半導体表面がフラットバンドとなる様、導電ゲートへわずかな電位を与えている。図１（ａ）は底部絶縁膜の電子親和力χｂが半導体側χｂｓも中間膜側χｂｍも大きい場合、図１（ｂ）は底部絶縁膜の電子親和力χｂが半導体側χｂｓも中間膜側χｂｍも小さい場合、図１（ｃ）は底部絶縁膜の電子親和力χｂが半導体側χｂｓは（ａ）と同様に大きく、中間膜側χｂｍは（ｂ）と同様に小さい場合を示す。本発明では図１（ｃ）の電子構造をとる。図１（ｃ）では底部絶縁膜の伝導帯が中間膜側と半導体側との間で直線で変化しているが、曲線でも本発明の効果は実現される。
【００１９】
図２は導電ゲートにキャリア捕獲準位から電子を放出する極性の電位を与えた時（消去バイアス状態）のエネルギーバンドダイアグラムを示す。図２（ａ）、図２（ｂ）、図２（ｃ）の底部絶縁膜の電子親和力χｂｓ、χｂｍの大小関係はそれぞれ図１（ａ）、図１（ｂ）、図１（ｃ）と同じである。
【００２０】
図３は導電ゲートに読み出し電位を与えた時（読み出しバイアス状態）のエネルギーバンドダイアグラムを示す。読み出し時には半導体表面にチャネルが誘起される極性の電位を与える。図３（ａ）、図３（ｂ）、図３（ｃ）の底部絶縁膜の電子親和力χｂｓ、χｂｍの大小関係は図１（ａ）、図１（ｂ）、図１（ｃ）と同じである。
【００２１】
図２を参照すると、キャリア捕獲準位から放出される電子が底部酸化膜をＦＮトンネルまたは直接トンネルにより半導体へ輸送され易い電子構造は放出される電子に対する中間膜側からみたエネルギーバリアＥＢｍｅｒの低い図２（ｂ）、図２（ｃ）である。
【００２２】
一方、図３を参照すると、読み出し時に半導体から電子が注入されて、キャリア捕獲準位に蓄積されてしまう虞の大きい（読み出しディスターブの大きい）電子構造は、半導体側からみた電子に対するエネルギーバリアＥＢ１ｒの小さい図３（ｂ）である。したがって、読み出しディスターブの少ない、電子放出の相対的に容易な電子構造は図１（ｃ）の構造である。
【００２３】
さらに図１を参照すると、図１は導電ゲートへ電位が半導体に対してほぼゼロ電位即ち記憶保持の状態を示し、キャリア捕獲準位に捕獲された電子が半導体へトンネル輸送される確率に対する障壁ＥＢｍｒｔが高いのは図１（ａ）と図１（ｃ）である。
【００２４】
したがって、底部絶縁膜の電子親和力が半導体側は（ａ）と同様に大きく、中間膜側は（ｂ）と同様に小さい本発明の電子構造（ｃ）がキャリア捕獲準位からの電子放出が比較的速いまたは低ゲート電圧で可能で、読み出しディスターブが比較的少なく、記憶保持も比較的良い。
【００２５】
一方、図４に示す様に、前記底部絶縁膜を、その価電子帯頂面に関して、半導体から見たゲート電位ゼロの時、該中間膜に接する側のエネルギーの値ＶＢｂｍを該第１の半導体領域に接する側の電子エネルギーの値ＶＢｂｓより大きく構成すると、読み出し時に前記第１の半導体領域からの正孔の注入の増加を抑えた状態で、前記底部絶縁膜を通した前記キャリアの捕獲サイトからの正孔の放出が容易となる。この場合は読み出しにおいて負ゲート電位を加えたとき、正孔の半導体側からの中間膜への注入は少なく抑えられるため、ＶＢｂｓもＶＢｂｍと同じ程度に大きくする場合に較べて読み出しディスターブは改善される。
【００２６】
【発明の実施の形態】
前記電子構造を実施する材料構造例として、ＭＯＮＯＳ構造を例に取ると、前記底部絶縁膜がシリコン酸化膜、前記中間膜がシリコン窒化膜、前記頂部絶縁膜がシリコン酸化膜で構成され、該底部シリコン酸化膜は窒化され、その中間膜側における窒化率を前記第１の半導体領域側より大きくすることで前記電子構造を具現化することが出来る。この例の場合は、電子親和力において該中間膜に接する側を該第１の半導体領域に接する側より大きくする事ができるのと、前記底部絶縁膜をその価電子帯頂部に関して該中間膜に接する側の電子エネルギーを該第１の半導体領域に接する側より大きく構成することが出来るのとの両方が実現できる。
【００２７】
なお、本発明ではシリコン酸化膜とシリコン窒化膜の呼称の差異は、２つの膜がシリコンと酸素の結合とシリコンと窒素の結合を少なくとも一方は含み、シリコンと結合する窒素の量が２つの膜のうちより多い一方の膜をシリコン窒化膜と呼び、シリコンと結合する酸素の量が２つの膜のうちより多い他方の膜をシリコン酸化膜と呼ぶ。
【００２８】
従来、ＭＯＮＯＳ構造を製造する時の底部酸化膜の窒化は、中間窒化膜の成長初期の核成長に起因する膜のミクロな凹凸を改善する為、すなわちミクロな距離での膜厚均一性を実現する為に９５０℃１時間、または１０００℃１分程度の熱窒化が使用されていた（例えば、文献６：Ｔｈｏｍａｓ　Ｂｏｅｍ、Ａｋｉｈｉｒｏ　Ｎａｋａｍｕｒａ、Ｈｉｒｏｓｈｉ　Ａｏｚａｓａ、Ｍａｃｈｉｏ　Ｙｍａｇｉｓｈｉ及びＹａｓｕｔｏｓｈｉ　Ｋｏｍａｔｓｕ著“Ｄｅｖｅｌｏｐｍｅｎｔ　ｏｆＳｕｂ−Ｑｕａｒｔｅｒ−μ　ｍ　ＭＯＮＯＳ（ｍｅｔａｌ／ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ／ｓｅｍｉｃｏｎｄｕｃｔｏｒ）　ＴｙｐｅＭｅｍｏｒｙ　Ｔｒａｎｓｉｓｔｏｒ（１／４マイクロメータ以下のＭＯＮＯＳ（金属／酸化膜／窒化膜／酸化膜／半導体）形メモリトランジスタ）”、Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ、Ｖｏｌ．３５、Ｐａｒｔ　Ｉ、Ｎｏ．２Ｂ、Ｆｅｂ．、１９９６、ｐｐ．８９８−９０１、参照）。この場合は底部酸化膜の半導体側まで窒化が浸透してしまい、中間膜側を主として窒化する事は難しかった。したがって、図１（ｂ）の様に半導体側電子親和力χｂｓも大きくなってしまって、同じ底部酸化膜厚では読み出しディスターブ、記憶の保持特性も悪くなる。
【００２９】
一方、熱窒化時の温度が９００℃より低くなると中間窒化膜のミクロな凹凸を改善する底部酸化膜への窒化効果が少なくなりミクロに平坦な中間窒化膜を実現することは難しかった。この現象は、９００℃より低温の熱窒化では底部酸化膜の窒化が充分行われないことを示唆している。これは、今までＭＯＮＯＳに適用されていた技術では本発明の電子構造を実現するには不充分で、９００℃より低い温度で底部酸化膜の表面窒化を行って本発明の電子構造を実現するのに十分効果のある製造技術を新たにＭＯＮＯＳに適用することが必要であることを示している。
【００３０】
ＭＯＮＯＳ形不揮発性メモリにおける本発明の電子構造は底部酸化膜を８５０℃より低い温度でプラズマ窒化またはラディカル窒化（以下低温窒化と総称する）する事により実現できる。本発明ではプラズマ窒化またはラディカル窒化とは、窒素原子を含むプラズマ雰囲気中または窒素ラディカルを含む雰囲気中で表面窒化することを言う。この為には、底部酸化膜上部で窒素、窒素＋水素、アンモニアなどさらに要すればＡｒ，Ｘｅなどの稀ガス等を高周波電磁界で励起して窒素プラズマを発生させて底部酸化膜上に供給するかまたは、マイクロ波、紫外線で励起された窒素、窒素＋水素、アンモニアなどから発生する窒素ラディカルを底部酸化膜上に供給する。プラズマ発生装置はＥＣＲ（Ｅｌｅｃｔｒｏｎ　Ｃｙｃｌｏｔｒｏｎ　Ｒｅｓｏｎａｎｃｅ（電子サイクロトロン共鳴））プラズマ、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ（誘導結合））プラズマなど高密度プラズマ発生装置が望ましい。
【００３１】
この場合、底部酸化膜の厚さが低温窒化後の出来あがりが２．３ｎｍ以上であり、底部酸化膜が形成されているシリコン基板の温度が８５０℃より低ければ、シリコン近傍のシリコン−窒素の化学結合は表面近傍の充分１／２以下となる。底部酸化膜が厚くなればこの上限温度も大きくなる。窒化温度が低くなれば下限膜厚は小さくなる。
【００３２】
例えば１．３ｎｍの純シリコン酸化膜をマイクロ波リモートプラズマ下５５０℃で窒化した時、底部酸化膜の物理酸化膜厚は２．３ｎｍとなり、表面近傍ではシリコンー窒素の化学結合は約１０２２個／ｃｃとなり、底部酸化膜の第１の半導体領域側ではシリコンー窒素の化学結合は１０２１個／ｃｃ以下となるので電子親和力に約０．４ｅＶの差が出来る。
【００３３】
中間窒化膜をこの上に堆積する前に低温窒化した基板を湿度の多い雰囲気に放置すると、プロセスチャンバーの内外を問わず、表面にプラズマなどの損傷により形成された未結合手等の欠陥が雰囲気中の水分、酸素と容易に結合する。このため表面層の化学結合の制御が困難になるので、これを避ける為にまず、低温窒化に用いるチャンバーは外気の漏洩の少ない構造が必要であり、かつ、使用するガスは空気、水分、有機物等の不純物の少ないガスを使用することが望ましい。
【００３４】
本発明の電子構造を実現する為には、このような装置、原料を選択してかつ、表面の低温窒化直後に低温窒化したチャンバー内で高純度窒素または水素またはアンモニアまたは稀ガス中でアニールをするか、または中間窒化膜を堆積する装置まで外気に曝さないよう高純度窒素内または超高真空内基板搬送を行うか、表面窒化を中間窒化膜堆積装置の中でｉｎ−ｓｉｔｕに行うことが望ましい。
また、この様にする事で、低温表面窒化でもその後に堆積する中間窒化膜のミクロな凹凸も改善することが出来る。
【００３５】
本発明の底部絶縁膜の厚み方向の電子構造を作成した後に高温長時間の製造プロセスを行うとこの電子構造のエネルギーバンドプロフィールが平坦化してしまう。イオン注入不純物の活性化のためのスパイクアニールなど、１分程度またはそれ以下の短時間では許容範囲には入るプロセスもあるが、中間膜としてシリコン窒化膜を使用し、その表面を熱酸化して頂部絶縁膜（この場合は酸化膜）を作る場合などは９５０℃、５０分以上の熱工程を必要とするためにエネルギーバンドプロフィールを壊してしまう。
【００３６】
これを防ぐ為には頂部酸化膜は９００℃より低い温度のＣＶＤまたはプラズマ酸化、ラジカル酸素酸化で形成することが望ましい。本発明でプラズマ酸化またはラジカル酸素酸化とは、酸素原子を含むプラズマ雰囲気中または酸素ラディカルを含む雰囲気中で酸化することを言う。この為には、中間窒化膜上部で酸素、酸素＋水素などを高周波電磁界で励起して酸素プラズマを発生させて中間窒化膜上に供給するかまたは、マイクロ波、紫外線で励起された酸素、酸素＋水素、などから発生する酸素ラディカルを中間窒化膜上に供給する。この場合、基板温度は８５０℃より低くて充分目的を達成する。
【００３７】
上記中間窒化膜のプラズマ酸化またはラジカル酸素酸化はＣＶＤで頂部酸化膜を形成する場合の前処理としても好都合である。すなわち、ＣＶＤで頂部酸化膜を中間窒化膜上に形成する時、表面にシリコンと酸素の化学結合が充分形成されていると酸化膜の核形成密度が高く、頂部酸化膜のミクロな凹凸が改善される。
【００３８】
低温ＣＶＤで形成した頂部酸化膜はリークの原因となる欠陥、キャリアの捕獲準位が直接酸化の膜に較べて多い。これを改善する為に頂部酸化膜形成後処理として酸素、酸素＋水素などを高周波電磁界で励起して酸素プラズマを発生させて頂部酸化膜上に供給するかまたは、マイクロ波、紫外線で励起された酸素、酸素＋水素、などから発生する酸素ラディカルを頂部膜上に供給してアニールする。この時の基板温度は８５０℃より低くて充分効果がある。
【００３９】
【実施例】
本発明を実施した簡単なメモリ構造を図５に示す。第１の半導体領域１００は基板１０の表面部分に設けられている。基板はＳＯＩ（ｓｉｌｉｃｏｎ　ｏｎ　ｉｎｓｕｌａｔｏｒ）基板の様に絶縁性の支持基板でもよいし、半導体基板でもよい。半導体基板の場合は第１の半導体領域と同一導電形の半導体基板でもよいし、第１の半導体領域と逆導電形の半導体基板でもよい。後者の場合は第１の半導体領域は通常ウエル（ｗｅｌｌ）と呼ばれる領域として半導体基板表面に形成される。
【００４０】
第１の半導体領域１００上に底部絶縁膜２１１、中間膜２１２、頂部絶縁膜２１３が順次積層され、第１のゲート絶縁膜２１０を形成する。更にその上に第１の導電ゲート３１０が設けられる。底部絶縁膜２１１は中間膜側の電子親和力が第１の半導体側に較べて大きい。これで本発明の基本的な構造は完成される。これを第１の実施例とする。
【００４１】
必要に応じて、図６のように第２の半導体領域１２０が第１導電ゲートの一方の側に第１の半導体に接して設けられる。これを第２の実施例とする。更に必要に応じて図７のように第３の半導体領域１３０が第１導電ゲートの他方の側に第１の半導体に接して設けられる。これを第３の実施例とする。
これら第２、３の半導体領域１２０、１３０の位置は第１の半導体表面上でも表面内でもよい。第２および第３の半導体領域は不純物原子のイオン注入、不純物を添加したエピタキシアル成長などで形成される。
【００４２】
第２および第３の半導体領域は基板１０が半導体である場合は第１の半導体領域１００と逆導電形に設計される。しかし、基板が絶縁性のＳＯＩ基板のような場合は、第１の半導体領域１００を高抵抗率とすることが出来、第１の半導体領域との間のリーク電流を小さく押さえることが可能であるので、ｐチャネルまたはｎチャネル用のドレイン・ソースなど、用いる目的に応じてｐ形またはｎ形半導体のいずれとする事も出来る。
【００４３】
上記第２または第３の半導体領域は第１の導電ゲートからキャリアの拡散距離以内に配置されていれば、該半導体領域の導電形と同一のキャリアを第１の導電ゲート下で誘起した場合はそのキャリアのフェルミレベルを該半導体領域の電位で制御できる。これは第２または第３の半導体領域のうち片方だけしか無い時も可能である。該キャリアのフェルミレベルを制御できるということは、第１の導電ゲートの電位が同一でも、第２または第３の半導体領域の電位の違いで、中間膜のキャリア捕獲準位へ該キャリアを注入する、注入しないの制御が可能であることを意味する。
【００４４】
例えば、第１の半導体領域１００がｐ形シリコン、底部絶縁膜２１１が表面を低温窒化した２．６ｎｍ厚のシリコン酸化膜、中間膜２１２が６ｎｍ厚のシリコン窒化膜、頂部絶縁膜２１３が４．５ｎｍのシリコン酸化膜、第１の導電ゲート３１０がｎ形ポリシリコン、第２の半導体領域１２０がｎ形半導体領域の場合で説明する。
【００４５】
第１の半導体領域１００に対して第１の導電ゲート３１０へ９Ｖの電位を与え、その下の第１の半導体領域１００表面へ電子のチャネルを誘起して、そこから電子をトンネル輸送により底部シリコン酸化膜２１１を通過させて中間シリコン窒化膜２１２へ注入する条件を整えた時、第２の半導体領域１２０の電位が０Ｖであれば、電子は注入されて約１ミリ秒（ｍｓｅｃ）の時間でゲート閾値電圧に約１Ｖの変化が観察されるが、第２の半導体領域の電位を４Ｖとすると、秒オーダーの時間でも電子注入によるゲート閾値電圧の０．１Ｖ以上の変化は観察されない。これを第４の実施例とする。第４の実施例は図６の断面構造でも、図７の断面構造でも実施可能である。
【００４６】
第１の導電ゲートへゲート閾値電圧Ｖｔｈａ以上の電圧を加え、第２、第３の半導体領域間の第１半導体表面にチャネルを誘起してチャネル電流を第２、第３の半導体領域の間に流す。この場合、第３の半導体領域の端部は第１の導電ゲートの端部と平面的に重畳する位置関係が望ましく、第２の半導体領域はそこからの空乏層が第１の導電ゲート下へ到達する距離以内にある必要がある。
【００４７】
第２の半導体領域の電圧を（絶対値で）増加して行くと、第２の半導体領域近傍でチャネルの電界が強くなり、その部分でキャリアの一部はいわゆるホットキャリアとなる。第２半導体領域の電位が、底部絶縁膜と第１の半導体領域とのエネルギーバリアＥＢ１ｒの電子ボルトで換算値ＶＥＢ１ｒから計算されるキャリア加速注入電圧（ＶＥＢ１ｒ−２φＦＢ１）より大きければ、ホットキャリアの一部はエネルギーバリアＥＢ１ｒを越えることの出来るエネルギをもつ。そのエネルギーを持つキャリアの内、瞬時の方向が底部絶縁膜の方向を向いているキャリアが底部絶縁膜に注入され得る。
【００４８】
注入されたキャリアが押し返されずに効率良く中間膜へ届くためにキャリア引き寄せ電圧（ＶＥＢ１ｒ＋Ｖｔｈａ−２φＦＢ１）より大きな電位を第１の導電ゲートへ与えて、キャリアを引き寄せる電界を第１のゲート絶縁膜の中に形成する。ここでφＦＢ１は第１の半導体領域のフラットバンド状態でのｍｉｄ−ｇａｐから測定したフェルミレベルを表す。
【００４９】
このようなバイアス条件を整える事で、チャネルのキャリアをエネルギーバリアＥＢ１ｒを越えて、キャリアトラップ準位などのキャリア捕獲サイトへ注入する事が出来る。これがチャネルホットキャリア注入（ＣＨＥ）注入である。他の原理で発生したホットキャリアも含めて、ホットキャリアの場合は、底部絶縁膜中をキャリアがトンネル輸送される必要が無いので、低部絶縁膜は厚く設計しても書き込み速度の低下は少ない。
これを第５の実施例とする。第５の実施例は図７および後述の図８、図９、図１０の断面構造で実施可能である。
【００５０】
上記の実施例の他に、上記のキャリアトンネル注入ないしはＣＨＥ注入さらにはＰＡＣ注入を制御するセルの構造例を述べる。ＰＡＣ注入とはソースサイド注入と後に呼ばれるようになったが、神谷らによって１９８２年に最初に開示されたホットキャリア注入方法で、下記第１の導電ゲートの第３導電ゲート側端部で形成された高電界部分で高エネルギーをキャリアが与えられ、前記底部絶縁膜と第１の半導体領域との界面のエネルギーバリアＥＢ１ｒを越えてキャリアがキャリア捕獲サイトへ注入される（文献７：Ｍ．Ｋａｍｉｙａ、Ｙ．Ｋｏｊｉｍａ、Ｙ．Ｋａｔｏ、Ｋ．Ｔａｎａｋａ、Ｙ．Ｈａｙａｓｈｉ著、”ＥＰＲＯＭ　ＣＥＬＬ　ＷＩＴＨ　ＨＩＧＨ　ＧＡＴＥ　ＩＮＪＥＣＴＩＯＮ　ＥＦＦＩＣＩＥＮＣＹ（高ゲート注入効率で電気的なプログラムが可能な読み出し専用メモリ）”、ｐ．７４１〜７４４、Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｏｆ　ＩＥＤＭ　８２（国際電子装置学会予稿集）、Ｄｅｃｅｍｂｅｒ、１９８２参照、文献７では第１の導電ゲートが浮遊ゲートとなっている。）。
【００５１】
図８は本発明の第６の実施例の断面構造例で、
前記第１の半導体領域１００上に第１のゲート絶縁膜２１０と隣接して設けられた第３のゲート絶縁膜２３０と、
前記第１の導電ゲート３１０と電気的に絶縁されかつ並置された状態で該第３のゲート絶縁膜上に設けられた第３の導電ゲート３３０と、
更に要すれば
前記第１の導電ゲートから絶縁されてかつ一部重畳した位置関係で第１の半導体領域へ接触した第２の半導体領域１２０と、
前記第３の導電ゲートから絶縁されてかつ一部重畳した位置関係で第１の半導体領域へ接触した第３の半導体領域１３０と、をさらに設け、該第２の半導体領域と第３の半導体領域は前記第１導電ゲートと前記第３導電ゲートとを間に挟んで離間している。
【００５２】
トンネル注入の制御は第３の導電ゲートを第３の導電ゲートのゲート閾値電圧Ｖｔｈｃより小さく設定して、その下のチャネルをオフ状態としておけば前記の様に第１の導電ゲートと第２の半導体領域の電位の組み合わせで可能である。
【００５３】
ＣＨＥ注入は第３の導電ゲートにＶｔｈｃを越える充分大きな（絶対値で）電位を加え、前述の様に、第１の導電ゲートに第１の半導体領域にたいしてキャリア引き寄せ電圧（ＶＥＢ１ｒ＋Ｖｔｈａ−２φＦＢ１）より大きな電位、第２の半導体領域に第３の半導体領域に対してキャリア加速注入電圧（ＶＥＢ１ｒ−２φＦＢ１）より大きな電位を与える事により実施できる。
【００５４】
本実施例の格別な効果はＰＡＣ注入で発揮される。
第３の導電ゲートにＶｔｈｃを越えるがＶｔｈｃに近い電圧を加え、第１の導電ゲートに第１の半導体領域にたいしてキャリア引き寄せ電圧（ＶＥＢ１ｒ＋Ｖｔｈａ−２φＦＢ１）より大きな電位、第２の半導体領域に第３の半導体領域に対してキャリア加速注入電圧（ＶＥＢ１ｒ−２φＦＢ１）より大きな電位を与える。このバイアス条件により、第３の導電ゲート側第１の導電ゲート端下の第１の半導体領域の表面に大きな電位差が発生し、この部分でＰＡＣ注入が起こる。
【００５５】
しかし、第１の導電ゲートの長さが短く第２の半導体領域から第１の半導体領域へ延びる空乏層の横方向の延びが同程度となると注入はむしろ第２の半導体領域近傍で生ずる。いずれの場合も注入をする為のチャネル電流は小さく、かつ効率は従来形のＣＨＥより改善されている。
【００５６】
上記ＣＨＥ注入でも、ＰＡＣ注入でも、第１の導電ゲート、または第２の半導体領域いずれの電位が上記のそれぞれの値より小さくても注入は出来ない。また第３の導電ゲートのバイアスが上記の条件をみたさないと注入は出来ない。したがって、このセルの第３の導電ゲートをワード線、第２の半導体領域をビット線、第１の導電ゲートを制御線に接続してアレイを構成した場合、あるいは、第３の導電ゲートを制御線、第２の半導体領域をビット線、第１の導電ゲートをワード線に接続してアレイを構成した場合、いずれの場合もこれらの３つの線の内２つの線が交叉してこの３条件を満たしたセルのみが選択的にプログラムできるように制御できる。
【００５７】
図９は第７の実施例の断面構造例で、
前記第１の半導体領域上に第１のゲート絶縁膜２１０と隣接して設けられた第３のゲート絶縁膜２３０と、
該第３のゲート絶縁膜上に設けられた前記第３の導電ゲート３３０と、
前記第１の半導体領域上に前記第３のゲート絶縁膜と隣接して設けられた第２のゲート絶縁膜２２０と、
該第２のゲート絶縁膜上に設けられた第２の導電ゲート３２０と、を更に設け、前記第１の導電ゲート３１０と該第３の導電ゲート３３０と該第２の導電ゲート３２０とは互いに絶縁された状態で並置され、
該第２の絶縁膜２２０は該第１の半導体領域上に順次積層された第２の底部絶縁膜２２１、第２の中間膜２２２、第２の頂部絶縁膜２２３からなり、更に、該第２の中間膜内、該第２の中間膜と該第２の底部絶縁膜界面、該第２の中間膜と該第２の頂部絶縁膜界面のうちの少なくとも一箇所に、離散化された電子の捕獲サイトを設けた構造を有する。
【００５８】
更に要すれば、
前記第１の導電ゲート３１０から絶縁されてかつ一部重畳した位置関係で第１の半導体領域１００へ接触した第２の半導体領域１２０と、
前記第２の導電ゲート３２０から絶縁されてかつ一部重畳した位置関係で第１の半導体領域１００へ接触した第３の半導体領域１３０と、をさらに設け、該第２の半導体領域１２０と第３の半導体領域１３０は前記第１導電ゲート３１０と前記第３導電ゲート３３０と前記第２の導電ゲート３２０を間に挟んで離間していることを特徴とする
【００５９】
トンネル注入の制御は第３の導電ゲートを第３の導電ゲートのゲート閾値電圧Ｖｔｈｃより小さく設定して、その下のチャネルをオフ状態としておけば前記の様に第１の導電ゲートと第２の半導体領域の電位組み合わせ、第２の導電ゲートと第３の半導体領域の電位の組み合わせで可能である。
【００６０】
第１の導電ゲート下の中間膜へホットキャリアを注入する場合は、第３の導電ゲートにＶｔｈｃを越えるがＶｔｈｃに近い電位を加え、第１の導電ゲートに第１の半導体領域にたいしてキャリア引き寄せ電圧（ＶＥＢ１ｒ＋Ｖｔｈａ−２φＦＢ１）より大きな電位、第２の半導体領域に第３の半導体領域に対してキャリア加速注入電圧（ＶＥＢ１ｒ−２φＦＢ１）より大きな電位を与える。一方、第２の導電ゲートへは第２の導電ゲートの閾値電圧Ｖｔｈｂを充分越える電位を与える。このバイアス条件により、第３の導電ゲート側第１の導電ゲート端下の第１の半導体領域の表面に大きな電位差が発生し、この部分でＰＡＣ注入が起こる。
【００６１】
しかし、第１の導電ゲートの長さが短く第２の半導体領域から第１の半導体領域へ延びる空乏層の横方向の延びが同程度となると注入はむしろ第２の半導体領域近傍で生ずる。いずれの場合も注入をする為のチャネル電流は小さく、かつ効率は従来形のＣＨＥより改善されている。
【００６２】
第２の導電ゲート下の中間膜へホットキャリアを注入する場合は、第３の導電ゲートにＶｔｈｃを越えるがＶｔｈｃに近い電位を加え、第２の導電ゲートに第１の半導体領域にたいしてキャリア引き寄せ電圧（ＶＥＢ１ｒ＋Ｖｔｈａ−２φＦＢ１）より大きな電位、第３の半導体領域に第２の半導体領域に対してキャリア加速注入電圧（ＶＥＢ１ｒ−２φＦＢ１）より大きな電位を与える。一方、第１の導電ゲートへは第１の導電ゲートの閾値電圧Ｖｔｈａを充分越える電位を与える。このバイアス条件により、第３の導電ゲート側第２の導電ゲート端下の第１の半導体領域の表面に大きな電位差が発生し、この部分でＰＡＣ注入が起こる。
【００６３】
しかし、第２の導電ゲートの長さが短く第３の半導体領域から第１の半導体領域へ延びる空乏層の横方向の延びが同程度となると注入はむしろ第３の半導体領域近傍で生ずる。いずれの場合も注入をする為のチャネル電流は小さく、かつ効率は従来形のＣＨＥより改善されている。
【００６４】
上記ホットキャリア注入では、第１の導電ゲート、第２の導電ゲート及び第２の半導体領域または第３の半導体領域のいずれの３電位が上記のそれぞれ対応する値より小さくても注入は出来ない。また第３の導電ゲートのバイアスが上記の条件をみたさないと注入は出来ない。したがって、このセルの第３の導電ゲートをワード線、第２の半導体領域を第１のビット線、第３の半導体領域を第２のビット線、第１の導電ゲートを第１制御線第２の導電ゲートを第２の制御線に接続してアレイを構成した場合、または、第３の導電ゲートを制御線、第２の半導体領域を第１のビット線、第３の半導体領域を第２のビット線、第１の導電ゲート及び第２の導電ゲートを制御線に接続してアレイを構成した場合、いずれもこれらの３つの線の内２つの線が交叉してこの３条件を満たしたセルのみが選択的にプログラムできるように制御できる。
【００６５】
前記のトンネル注入、ホットキャリア注入によって、中間膜内、中間膜と頂部絶縁膜との界面、中間膜と底部絶縁膜との界面のうちの少なくとも一箇所に形成された離散化したキャリア捕獲サイトに捕獲されかつ蓄積されたキャリアはその電荷によって電子ならば第１の導電ゲートから測定したゲート閾値電圧Ｖｔｈａを正の方向へ変化させ、正孔ならば負の方向へ変化させる。
捕獲・蓄積されたキャリアが捕獲サイトから放出されれば該ゲート閾値電圧Ｖｔｈａは、初期値の方向へ戻る。
【００６６】
本発明では捕獲サイトからのキャリアの放出は、直接トンネルまたはＦＮトンネルにより行われる。
第１の半導体領域の表面に対して、第１の導電ゲートを相対的にキャリア電荷と同じ符号の電位にバイアスする事により、キャリアを捕獲サイトから放出する。「キャリア電荷と同じ符号の電位」とはキャリアが電子ならば負、キャリアが正孔ならば正の電位を指す。
例えば、相対的に規定の負の電位を第１の導電ゲートへ与える為には、
１．第１の半導体領域を０電位として、第１の導電ゲートへ規定の負の電位を与える、
２．第１の半導体領域の電位を正の電位Ｖ１ｅｒとし、第１の導電ゲートを負の電位Ｖｇ１ｅｒとし、Ｖｇ１ｅｒ−Ｖ１ｅｒが規定の負の電位となるようにする、
３．第１の半導体領域の電位を規定の負電位と絶対値が同じ正電位として、第１の導電ゲートの電位を０とする、
等の電位の組み合わせの１つが適用される。
【００６７】
上記第４の実施例において底部絶縁膜（酸化膜）の厚さが３ｎｍで低温窒化を行わないときは、第１の導電ゲートへ１０Ｖ印加して電子を電子捕獲サイトへ捕獲した後、第１の導電ゲートへ−１０Ｖ印加して捕獲電子を放出する動作を行っても、第１の導電ゲートのゲート閾値電圧Ｖｔｈａは１秒後も初期値には戻らず、１．５Ｖだけ増加した値で留まる。一方、低温窒化を行うなどして本発明の電子構造を底部絶縁膜に実現した場合は、ゲート閾値電圧は初期値付近へ戻る。
更に、高温窒化により底部酸化膜の半導体界面まで表面と同じ程度窒化してしまうと、導電ゲートへ−１０Ｖ加えた後は、ゲート閾値電圧Ｖｔｈａは初期値より更に−２Ｖほど低くなる。かつ保持特性が劣化する。
【００６８】
本発明の第８の実施例として、ソースライン分離形アレイ（書き込みに直接トンネルまたはＦＮトンネルを用いたＡＮＤセルまたはＣＨＥ注入ＮＯＲセルから成る）に本発明を適用した場合を製造工程例も含めて以下に述べる。
Ａ１）図１０（ａ）に示す様に、公知のフォトリソグラフィ技術と高エネルギーイオン注入技術を用いて、（１００）面を主面として有するｐ形シリコン基板１０の表面領域へ、深いｎウエル１０１、ｐウエル１０２を選択的に形成する。
【００６９】
Ａ２）次いで、シャロウトレンチ（ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ）埋め込み酸化膜加工工程で用いるＣＭＰ（ｃｈｅｍｉｃａｌ　ｍｅｃｈａｎｉｃａｌ　ｐｏｌｉｓｈ化学機械研磨）ストッパー２層膜（パッド酸化膜１１とシリコン窒化膜１２）を形成し、公知のフォトリソグラフィー技術とＲＩＥ（エッチングに方向性を有するドライエッチング）技術を用いて、所望の平面形状のフォトレジスト膜１３をマスクとしてシャロウトレンチ１１０を上記ｐ形シリコン基板表面領域内へ形成する。（図１０（ｂ））
【００７０】
Ａ３）シャロウトレンチ１１０の側面と底面に熱酸化膜１１１を熱酸化で形成し、必要に応じてチャネルストップ不純物のイオン注入をシャロウトレンチ１１０底面に（図１０（ｂ）の段階で）行い、ｐ形チャネルストップ領域１０３を形成する。
【００７１】
Ａ４）シャロウトレンチ１１０に高密度プラズマ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）　ＣＶＤによりＣＶＤ埋め込み酸化膜１１２を埋め込み上記２層膜ストッパーをを利用してＣＭＰによりウエファー表面を２層膜ストッパーの上面位置まで平坦化する。
【００７２】
Ａ５）上記２層膜をエッチングしてｐウエル１０２の頂面（ｔｏｐ　ｓｕｒｆａｃｅ）を露出する。
この結果第図１０（ｃ）の断面構造が得られる。この段階では埋め込み酸化膜１１２の表面はｐウエル１０２の頂面と段差を有する場合多いが、簡単のために、以後本実施例では埋め込み酸化膜１１２とｐウエル１０２の頂面と同一レベルとして描画する。また酸化膜１１１は表示しない。
本実施例ではｐウエル１０２の頂面を含む表面領域が半導体領域１００となる。
【００７３】
Ａ６）ｐウエル１０２の頂面を窒素希釈酸素雰囲気中８５０℃で酸化して本発明の底部絶縁膜となる１．３ｎｍ〜３ｎｍの底部シリコン酸化膜２１１を成長させる。この熱酸化の場合、雰囲気ガスに窒素ガスが含まれているが、窒化膜は成長しない。ｐウエル１０２の頂面近傍は本発明の第１の半導体領域となる。
【００７４】
Ａ７）次いで上記底部酸化膜の表面を窒素を含むプラズマまたは窒素ラジカル（ｒａｄｉｃａｌ）を用いて窒化する。
窒素ラジカル窒化では、ＥＣＲ（ｅｌｅｃｔｒｏｎ　ｃｙｃｌｏｔｒｏｎ　ｒｅｓｏｎａｎｃｅ）プラズマ装置、またはマイクロ波励起プラズマ発生装置内に窒素ガス、窒素ガス＋水素、アンモニアなどを導入して（必要とあれば希釈・安定化・活性化効率向上のためにアルゴン、キセノンなど稀ガスを添加）窒素プラズマを発生させ、そこで生成される窒素ラジカルをプラズマ発生源から離れた位置で加熱したウエファー上に導き表面窒化を行う。
【００７５】
ＥＣＲプラズマ装置をラジカル発生源として用いる場合は、窒化中の基板温度は７５０℃、表面付近（深さ１ｎｍ程度まで）での窒素結合のピーク濃度は２０原子％以上とすることが出来る。
マイクロ波プラズマ装置をラジカル発生源として使う場合は、５５０℃　の基板温度で同様な窒素濃度を得ることが出来る。
プラズマ窒化の場合はＲＦ周波数で励起したＩＣＰ（ｉｎｄｕｃｔｉｖｅｌｙ　ｃｏｕｐｌｅｄ　ｐｌａｓｍａ）装置、マイクロ波スロットアンテナプラズマ装置などに窒素ガス、窒素ガス＋水素、アンモニアなどを導入して（必要とあれば希釈・安定化・活性化効率向上のためにアルゴン、キセノンなど稀ガスを添加）、高密度窒素プラズマを発生させ基板をプラズマの中に浸漬して窒化を行う。この場合は基板温度は更に１００℃（ＩＣＰ）、４００℃と低くて良い。
【００７６】
Ａ８）上記の表面窒化処理をした基板を、同一装置中の窒素ガス、稀ガスないし窒素ガス十水素ないしアンモニア雰囲気中でアニールするか、空気に曝すことなく乾燥窒素を封入したウエファーボックス中にいれてシリコン窒化膜ＣＶＤ装置へ搬送し、ジクロロシラン（ｄｉ−ｃｈｌｏｒｏ−ｓｉｌａｎｅ）とアンモニア（ａｍｍｏｎｉａ）を原料ガスとし、窒素（ｎｉｔｒｏｇｅｎ）をキャリアガスとしたアンモニア過剰の条件でシリコン窒化膜２１２を７００℃で９ｎｍ成長させる。このシリコン窒化膜は本発明の中間膜となる。
【００７７】
シリコン窒化膜のＣＶＤをする前に基板を空気に曝してしまった場合は、ＣＶＤ装置に搬送した後基板昇温前に装置内を真空に引き、基板表面に吸着した水分、および酸素を除去する工程を加えることがＣＶＤ膜の凹凸をおさえる上で望ましい。
【００７８】
Ａ９）次に頂部酸化膜２１３を８５０℃より低い温度のＣＶＤまたはプラズマないしはラディカル酸化で４．５ｎｍ成長させる。酸化する場合は窒化膜は約６ｎｍ残る。上記表面窒化により底面酸化膜に作りこまれたバンドプロフィールを維持する為には、窒化膜の酸化を低温化する必要がある。このためには、水素と酸素を基板直上で減圧燃焼させることによって低温化出来る。たとえば、基板温度８４０℃、１５分程度で従来の９５０℃、４５分の常圧パイロジェニック酸化と同様の酸化膜厚を得ることが出来る。この低温化の原因は基板表面に酸化性のラジカルが供給されるためと考えられている。
【００７９】
次工程で受ける汚染から保護する為に１０〜２０ｎｍのシリコン薄膜を成長させる。
【００８０】
Ａ１０）チャネルＶｔｈ、ソース・ドレインパンチスルー電圧、ＣＨＥ書き込みの場合の注入効率などの調整のために、上記ｐウエル頂面シリコンへ、硼素などの不純物イオン注入を上記保護シリコン薄膜・酸化膜・窒化膜・酸化膜の４層構造を通して行い（例えば、ｄｏｓｅ：１Ｅ１２〜１３ａｔｍ／ｃｍ２）、領域１０４を形成する。
この領域１０４は第１の半導体領域と共通領域である。
【００８１】
Ａ１１）上記保護シリコン膜上の自然酸化膜、汚染を希釈した緩衝弗酸溶液で除去し（保護シリコン膜表面を水素終端状態仕上げとすることが望ましい）、その上に更に多結晶シリコン薄膜３００をＣＶＤ成長させる。必要に応じてこの多結晶シリコン薄膜はｎ形ないしはｐ形不純物でドープされる。この段階の断面図を図１０（ｄ）に示す。以後図８（ｅ）からは今までの断面と直交方向の断面を示す。
【００８２】
Ａ１２）図１０（ｅ）に示す様に、所望の平面形状に加工したフォトレジスト１４をマスクとして、前記多結晶シリコン薄膜をメモリトランジスタの導電ゲート３１０の形状にエッチングする。更に必要に応じて該フォトレジストマスクを用いて上記３層膜２１３、２１２、２１１をエッチングする。
【００８３】
Ａ１３）図１０（ｆ）に示す様に、上記導電ゲート３１０をマスクとしてソース・ドレイン（１４０）不純物をイオン注入で導入する。ＡＮＤ形、ＣＨＥ注入形のアレイを形成する場合は、ＬＤＤ（１４１）用不純物（例えば、ｄｏｓｅ：５Ｅ１３〜１４ａｔｍ／ｃｍ２）の注入をして後、ゲートサイドウオール酸化膜の形成、高濃度ソース・ドレイン（１４２）不純物（例えば、ｄｏｓｅ：１Ｅ１５〜１６ａｔｍ／ｃｍ２）の注入を行う。ＮＡＮＤ形ストリング（ｓｔｒｉｎｇ）を形成するメモリトランジスタの部分では上記のイオン注入の内ＬＤＤ用不純物の注入だけが適用される。
【００８４】
Ａ１４）層間絶縁膜４０１を堆積、平坦化して、コンタクトホールをエッチングして、タングステンなどのコンタクトプラグ５０１、配線導電層の堆積、ビット線６０１、主ワード線（図示せず。図示した多結晶シリコンゲートが連続した平面形状とされローカルワード線として持ちいられている。）など必要な配線パターンにエッチング形成する。更に必要に応じて、層間絶縁膜４０２を堆積、平坦化して、コンタクトホールをエッチングして、タングステンなどのコンタクトプラグ５０２、配線導電層の堆積、ビット線６０２、主ワード線など必要な配線パターンにエッチング形成する。
【００８５】
図１０（ｇ）はメモリセルが並列に接続されたソースライン分離形アレイを構成する場合の断面を示している。
図において、ポリシリコン導電ゲートは紙面に垂直方向に延在してワード線の部分配線として使用することが出来る。
【００８６】
一方、ＮＡＮＤ形ストリングの場合はメモリセルストリングの両端に選択トランジスタを接続する。ＡＮＤ形、ＮＯＲ形のメモリセルアレイもアレイに収容するビット容量が大きくなるとローカルビット線で最小単位のビット数を接続してさらに選択トランジスタを介してメインビット線に接続する。
【００８７】
この選択トランジスタはメモリセルと別のゲート絶縁膜構成および膜厚で設計されるので、通常はゲート絶縁膜からゲート電極までは別工程で製造する。このためコスト増となる。
【００８８】
上記窒化膜の酸化に低温のラディカル酸化、またはプラズマ酸化を使用した場合、窒化膜の酸化速度とシリコンの酸化速度が近くなるので頂部酸化膜とこの選択トランジスタのゲート酸化膜、およびその後のゲート電極も同時に作成出来る。同様にメモリの周辺回路に使用するトランジスタのゲート酸化膜、導電ゲートも同時に作成出来る。
【００８９】
本発明の第９の実施例として、メモリセルと選択トランジスタないしはメモリの周辺回路に使用するトランジスタのゲート構造の同時作成例を図１１を用いて説明する。
Ｂ１）上記第８の実施例のＡ８）の後で、図１１（ａ）に示す様に、メモリセル部分にホトレジストのパターン１５を形成、これをマスクとして中間膜のシリコン窒化膜２１２をドライエッチングして底部酸化膜２１１を露出する。この後ホトレジスト１５を除去する。露出した底部酸化膜はホトレジスト工程で汚染されかつドライエッチングにより欠陥が入っている部分があるので、希釈した緩衝弗酸液でエッチングする。
【００９０】
Ｂ２）上記第８の実施例のＡ９）と同様、基板温度８４０℃１５分減圧ラディカル酸化により中間シリコン窒化膜上に４．５ｎｍの酸化膜２１３、第１の半導体領域上に７ｎｍの酸化膜２４０が成長する。（図１１（ｂ））
【００９１】
中間シリコン窒化膜上とシリコン上の同時酸化膜成長はＩＣＰプラズマなどによるプラズマ酸化によっても可能である。その時は選択性が少ないので、その後、選択トランジスタに必要なゲート酸化膜２４０の厚さが得られるまで、８５０℃より低い温度でパイロジェニック酸化（水素を酸素中で燃焼させた常圧雰囲気中でのでの熱酸化）または水蒸気酸化（水蒸気雰囲気中での熱酸化）を行う。この場合は中間シリコン窒化膜上への酸化膜成長はラディカル酸化に較べて少ないので酸化時間はシリコン上に追加成長させる酸化膜の厚さで決まる値にほぼ近い。
【００９２】
Ｂ３）図１１（ｃ）に示す様にメモリセルおよび選択トランジスタ共通の導電ゲート用材料となる多結晶シリコン薄膜３００をＣＶＤにより堆積する。多結晶シリコンは導電性を確保する為に燐をドープする。所望の平面形状に加工したフォトレジスト１６を多結晶シリコン上に形成する。
【００９３】
Ｂ４）図１１（ｄ）に示す様に、フォトレジスト１６をマスクとして、前記多結晶シリコン薄膜をメモリトランジスタの導電ゲート３１０、選択トランジスタの導電ゲート３４０の形状にエッチングする。更に必要に応じて該フォトレジストマスクを用いて上記３層膜２１３，２１２，２１１、選択トランジスタのゲート酸化膜２４０を選択エッチングする。
【００９４】
その後、上記導電ゲートをマスクとしてソース・ドレイン不純物をイオン注入で導入する。ＡＮＤ形、ＣＨＥ注入形のアレイを形成する場合、選択トランジスタおよび周辺回路の高耐圧トランジスタの場合は、ＬＤＤ（１４１）用不純物（例えば、ｄｏｓｅ：５Ｅ１３〜１４ａｔｍ／ｃｍ２）の注入をして後、ゲートサイドウオール酸化膜の形成、高濃度ソース・ドレイン（１４２）用不純物（例えば、ｄｏｓｅ：１Ｅ１５〜１６ａｔｍ／ｃｍ２）の注入を行う。
ＮＡＮＤ形ストリング（ｓｔｒｉｎｇ）を形成するメモリトランジスタ部分には上記のイオン注入の内ＬＤＤ用不純物の注入だけが適用される。
【００９５】
Ｂ５）図１１（ｅ）に示す様に、層間絶縁膜４０１を堆積、平坦化して、コンタクトホールをエッチングして、タングステンなどのコンタクトプラグ５０１、配線導電層の堆積、ビット線６０１、ワード線（メタル配線は図示せず。図示した多結晶シリコンゲートが紙面垂直方向へ連続した平面形状とされローカルワード線として用いられている。）など必要な配線パターンにエッチング形成する。図１１（ｅ）は両端に選択トランジスタを設けたＮＡＮＤストリングの構造例を示す。
【００９６】
第８の実施例では複数のメモリセルの第２の領域、第３の半導体領域が配線導電層で相互接続されてビット線を構成した場合を示したが、以下第１０の実施例として、複数のメモリセルの第２の半導体領域同士、第３の半導体領域同士を複数個連続してビット線を構成することも可能である。この場合は連続した第２ないしは第３の半導体領域はビット方向の抵抗が無視出来ないので、数十ビット〜数Ｋビット毎に配線導電層から構成されるメインビット線へ接続される。この場合選択トランジスタを介して接続することにより更にプログラムディスターブなどが改善できる。選択トランジスタのソースないしはドレイン領域は第２の半導体領域または第３の半導体領域と連続して設けられる。
【００９７】
このようなアレイにおいても、上記８５０℃より低温でプラズマ酸化またはラディカル酸化を用いるか要すればパイロジェニック酸化も併用するかして頂部酸化膜を形成すればこれと同時に選択トランジスタの第４のゲート絶縁膜を形成することが可能であり、しかも第４の導電ゲートも第１の導電ゲートと同時に形成可能である。
【００９８】
本発明の上記実施例で構成されたメモリトランジスタは、底部絶縁膜のシリコン酸化膜が２．６ｎｍ厚の場合は、直接トンネルで書き込み消去が評価された。
書き込みゲート電圧＋９Ｖの時メモリトランジスタのゲート閾値電圧が＋１Ｖ変化するのに要する時間は約１ｍｓｅｃのオーダーであった。底部絶縁膜のシリコン酸化膜を本発明のラディカルまたはプラズマ窒化しない（膜厚は同じに調整）メモリトランジスタの書き込み時間より短いが大幅な変化はなかった。消去ゲート電圧が−９Ｖの時、メモリトランジスタのゲート閾値電圧が−１Ｖ変化するのに要する時間は５０ｍｓｅｃ以下１０ｍｓｅｃのオーダーであった。第１層のシリコン酸化膜を本発明のラディカルまたはプラズマ窒化しないメモリトランジスタの消去時間は１００ｍｓｅｃのオーダーであったので約１桁の消去時間改善が得られた。本発明を適用しないメモリトランジスタは消去時間のバラツキも多かった。一方、記憶保持特性および読み出しディスターブは底部酸化膜の表面窒化を行ったメモリも行わないメモリも、それらの差異は少なかった。
【００９９】
底部酸化膜を２．９ｎｍとしてＣＨＥまたはＰＡＣ注入による電子書き込み、ＦＮないし直接トンネルによる消去を使用したメモリの書換え特性については、１０万回の書換えに対して、ゲート閾値電圧Ｖｔｈのウインドウ（書き込み時Ｖｔｈと消去時Ｖｔｈの差分）は１．５Ｖ±０．０５Ｖを保持し、書き込み時Ｖｔｈの絶対値は消去時Ｖｔｈの絶対値より変動は少なく、消去時のＶｔｈの絶対値変化も０．１Ｖ以下を実現できた。記憶保持特性は１０万回書換え前後で桁違いの変化はみられなかった。
【０１００】
本発明のゲート絶縁膜の材料構成、メモリセル構成、メモリアレイの種類は上記実施例に記載された範囲に限定されない。
【０１０１】
本発明の底部絶縁膜−中間膜−頂部絶縁膜構成は（シリコン酸化膜）−（シリコン窒化膜）−（シリコン酸化膜）に限定されない。（アルミナ）−（シリコン窒化膜）−（アルミナ）、または、（シリコン酸化膜）−（数ｎｍ〜数十ｎｍオーダーのシリコン微粒子が埋め込まれたシリコン酸化膜またはシリコン窒化膜）−（シリコン酸化膜）、など一般に、離散化したキャリア捕獲サイトへ捕獲されたキャリアをトンネル輸送で放出する動作を用いる３層絶縁膜をゲート絶縁膜として有する不揮発性メモリに本発明を適用することが出来る。
【０１０２】
また、適用メモリセルもシングルゲート、スプリットゲート、３ゲート構造等各種、適用アレイ構造も、ＡＮＤ、ＮＯＲ、ＮＡＮＤに限定されない。
【０１０３】
本発明の電子構造をゲート絶縁膜へ作りこむ事により、次の効果が期待される。
１）キャリア捕獲サイトに捕獲されたキャリアを、より短時間で排出する事を可能とする。
２）キャリア捕獲サイトに捕獲されたキャリアを、残量すくなく、排出することを可能とする。
３）キャリア捕獲サイトに捕獲されたキャリアを、読み出しディスターブの増加ないしは保持特性の劣化を抑えて、より短時間で排出する事を可能とするゲート絶縁膜を実現出来る。
４）キャリア捕獲サイトに捕獲されたキャリアを、絶対値のより小さいゲートバイアスで排出する事を可能とするゲート絶縁膜を実現出来る。
５）上記効果のいずれかを実現する一方で中間膜の膜の凹凸が改善される。
【０１０４】
本発明によれば、読み出しディスターブを大幅に悪化させず、捕獲準位からキャリアの排出を速くすることが出来るので、ＮＡＮＤストリングのように当該ストリング内のセルを読み出すときに読み出さないセルまで導電ゲートに読み出しバイアスを印加するアレイまたはストリング構成の場合は、厚膜化した底部絶縁膜に本発明の電子構造を適用したセルを用いる事によって、読み出しディスターブをおさえてかつ消去速度を落とさないアレイまたはストリングの実現が可能である。
本発明の電子構造を有する底部絶縁膜を用いることにより、消去時間、電圧が同じでも、底部絶縁膜厚を増加することができるので、記憶保持特性は改善することができる。
【０１０５】
また本発明によれば電子が捕獲される不揮発性メモリにおいて消去時に正孔注入を少なくして劣化を防ぐことができる。
【０１０６】
本発明によれば、メモリセルの頂部絶縁膜および導電ゲートと選択トランジスタないしは周辺トランジスタのゲート絶縁膜と導電ゲートを同時に作成出来るので製造工程の短縮化が可能である。
【０１０７】
なお、本発明では上記記載のすべての効果を達成される必要は無い。
【図面の簡単な説明】
【図１】本発明と従来の電子構造の違いを示す半導体・３層絶縁膜・導電ゲートのエネルギーバンドダイアグラム。（ｃ）は本発明の電子構造。
【図２】消去バイアス状態での半導体・３層絶縁膜・導電ゲートのエネルギーバンドダイアグラム。（ｃ）は本発明の電子構造。
【図３】読み出しバイアス状態での半導体・３層絶縁膜・導電ゲートのエネルギーバンドダイアグラム。（ｃ）は本発明の電子構造。
【図４】正孔放出に対する本発明の電子構造を示す半導体・３層絶縁膜・導電ゲートのエネルギーバンドダイアグラム。
【図５】本発明の実施されるメモリの断面構造。
【図６】本発明の第２実施例のメモリ断面構造。第４の実施例を実施する為にも用いられる。
【図７】本発明の第３の実施例のメモリ断面構造。第４、第５の実施例を実施する為に用いられる。
【図８】本発明の第６の実施例のメモリ断面構造。
【図９】本発明の第７の実施例のメモリ断面構造。
【図１０】本発明の第８の実施例のメモリアレイの断面図と製造工程を示す断面図。
【図１１】本発明の第９の実施例のメモリアレイの断面図と製造工程を示す断面図。
【符号の説明】
１０：基板
１１：バッファ酸化膜
１２：ＣＭＰストッパ用シリコン窒化膜
１３：所定の形状に加工されたホトレジスト
１４：所定の形状に加工されたホトレジスト
１５：所定の形状に加工されたホトレジスト
１６：所定の形状に加工されたホトレジスト
１００：第１の半導体領域
１０１：深いウエル
１０２：ウエル（表面ないしは頂面部分の一部が前記第１の半導体領域）
１０３：チャネルストッパ
１０４：不純物添加領域…第１の半導体領域と共通領域を有する
１１０：シャロウトレンチ
１１１：熱酸化膜
１１２：ＣＶＤ埋め込み酸化膜
１２０：第２の半導体領域
１３０：第３の半導体領域
１４０：ソース・ドレイン
１４１：ＬＤＤ
１４２：高濃度ソース・ドレイン
２１０：第１のゲート絶縁膜
２１１：第１の底部絶縁膜
２１２：第１の中間膜
２１３：第１の頂部絶縁膜
２２０：第２のゲート絶縁膜
２２１：第２の底部絶縁膜
２２２：第２の中間膜
２２３：第２の頂部絶縁膜
２３０：第３のゲート絶縁膜
２４０：第４のゲート絶縁膜
３０２：サイドウオール酸化膜
３１０：第１の導電ゲート
３２０：第２の導電ゲート
３３０：第３の導電ゲート
３４０：第４の導電ゲート
４０１：層間絶縁膜
４０２：層間絶縁膜
５０１：コンタクトプラグ
５０２：コンタクトプラグ
６０１：ビット線
６０２：ビット線
【図１（ａ）】
2004040064.tif 000003
【図１（ｂ）】
2004040064.tif 000004
【図１（ｃ）】
2004040064.tif 000005
【図２（ａ）】
2004040064.tif 000006
【図２（ｂ）】
2004040064.tif 000007
【図２（ｃ）】
2004040064.tif 000008
【図３（ａ）】
2004040064.tif 000009
【図３（ｂ）】
2004040064.tif 000010
【図３（ｃ）】
2004040064.tif 000011
【図４】
2004040064.tif 000012
【図５】
2004040064.tif 000013
【図６】
2004040064.tif 000014
【図７】
2004040064.tif 000015
【図８】
2004040064.tif 000016
【図９】
2004040064.tif 000017
【図１０（ａ）】
2004040064.tif 000018
【図１０（ｂ）】
2004040064.tif 000019
【図１０（ｃ）】
2004040064.tif 000020
【図１０（ｄ）】
2004040064.tif 000021
【図１０（ｅ）】
2004040064.tif 000022
【図１０（ｆ）】
2004040064.tif 000023
【図１０（ｇ）】
2004040064.tif 000024
【図１１（ａ）】
2004040064.tif 000025
【図１１（ｂ）】
2004040064.tif 000026
【図１１（ｃ）】
2004040064.tif 000027
【図１１（ｄ）】
2004040064.tif 000028
【図１１（ｅ）】
2004040064.tif 000029