(57)【要約】　　　（修正有）【課題】ディッシングの発生を防ぐ手段を講じ、微細化した集積回路においても設計通りの埋め込み配線を実現する。【解決手段】半導体装置の製造方法は、第１マスクを用いて所定の幅以下の第１トレンチを形成する工程と、第１トレンチを埋める第１埋め込み配線３５を形成する工程と、第２マスクを用いて所定の幅を超える第２トレンチ３７を形成する工程と、第２トレンチ３７を埋め、第１埋め込み配線３５と同じ配線層に設けられた第２埋め込み配線３９を形成する工程を含む。これにより、埋め込み配線を形成する際のめっき工程や研磨工程を第１、第２埋め込み配線のそれぞれに最適化した条件で行なうことができ、ディッシングの発生を抑制できる。【選択図】　図２
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【特許請求の範囲】
【請求項１】
半導体基板と、上記半導体基板上に設けられた複数の半導体素子と、上記半導体基板及び上記半導体素子の上方に設けられた第１絶縁膜と、複数の配線層とを備える半導体装置であって、
上記配線層は、
上記第１絶縁膜に設けられた第１トレンチを埋める導電体からなる第１の配線と、
上記第１絶縁膜に設けられた第２トレンチを埋める導電体からなり、上記第１の配線とは別工程により設けられた第２の配線と
を有している半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第１絶縁膜及び上記第１の配線の上に設けられた第２絶縁膜をさらに備え、
上記第２トレンチは上記第１絶縁膜から上記第２絶縁膜に亘って設けられていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
上記第１の配線と上記第２の配線とは互いに異なる材料から構成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記第１の配線の膜厚と上記第２の配線の膜厚とは互いに異なっていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置において、
上記第１絶縁膜を貫通して設けられ、上記第１トレンチ及び上記第２トレンチの少なくとも１つと上記半導体素子とを結ぶ第１のスルーホールと、
上記第１のスルーホールを埋めるプラグと
をさらに備えていることを特徴とする半導体装置。
【請求項６】
請求項１〜４のうちいずれか１つに記載の半導体装置において、
上記半導体素子に接続された下層配線と、
上記第１絶縁膜を貫通して設けられ、上記第１トレンチまたは上記第２トレンチと上記下層配線とを結ぶ第２のスルーホールと、
上記第２のスルーホールを埋めるプラグと
をさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置において、
上記第１の配線と上記第２の配線とは少なくとも一部が直接接触していることを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記第１の配線及び上記第２の配線は、タンタル、窒化タンタル、チタン、窒化チタン、タングステン、窒化タングステン、アルミニウム、銅、銀、金、白金のうち少なくとも１つを含む金属から構成されていることを特徴とする半導体装置。
【請求項９】
半導体基板の上方に第１絶縁膜を堆積する工程（ａ）と、
上記第１絶縁膜に第１トレンチを形成する工程（ｂ）と、
上記第１トレンチを含む上記第１絶縁膜上に第１導電体を堆積する工程（ｃ）と、
化学的機械的研磨により上記第１導電体を研磨し、少なくとも上記第１トレンチを埋め、且つ配線として機能する第１の導電膜を形成する工程（ｄ）と、
上記第１絶縁膜に第２トレンチを形成する工程（ｅ）と、
上記第２トレンチを含む上記第１絶縁膜上に第２導電体を堆積する工程（ｆ）と、
化学的機械的研磨により上記第２導電体を研磨し、少なくとも上記第２トレンチを埋め、且つ上記第１の導電膜と同じ配線層内の配線として機能する第２の導電膜を形成する工程（ｇ）と
を含む半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
上記工程（ｄ）の後、工程（ｅ）の前に、上記第１絶縁膜及び上記第１の導電膜上に第２絶縁膜を形成する工程をさらに含み、
上記工程（ｅ）では、上記第２トレンチが上記第１絶縁膜から上記第２絶縁膜に亘って設けられることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９または１０に記載の半導体装置の製造方法において、
上記半導体基板は下層配線をさらに有し、
上記工程（ｂ）では上記第１トレンチから上記下層配線に至る第１のスルーホールをさらに形成し、
上記工程（ｄ）は、上記第１の導電膜が上記第１のスルーホールをさらに埋めることにより、上記下層配線に接続される第１のプラグを形成する工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９または１０に記載の半導体装置の製造方法において、
上記半導体基板は下層配線をさらに有し、
上記工程（ｅ）では上記第２トレンチから上記下層配線に至る第２のスルーホールをさらに形成し、
上記工程（ｇ）は、上記第２の導電膜が上記第２のスルーホールをさらに埋めることにより、上記下層配線に接続される第１のプラグを形成する工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項９〜１２のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｅ）では、上記第２トレンチは上記第１トレンチの一部と重なって設けられ、
上記工程（ｇ）で形成される上記第２の導電膜は、上記第１の導電膜の一部と直接接触していることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９〜１３のうちいずれか１つに記載の半導体装置の製造方法において、
上記第１の導電膜と上記第２の導電膜とは、配線幅を基準として分離して形成されることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項９〜１４のうちいずれか１つに記載の半導体装置の製造方法において、
上記第１の導電膜と上記第２の導電膜とは、配線密度を基準として分離して形成されることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項９〜１５のうちいずれか１つに記載の半導体装置の製造方法において、
上記第１の導電膜と上記第２の導電膜とは互いに膜厚が異なっていることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項９〜１６のうちいずれか１つに記載の半導体装置の製造方法において、
上記第１の導電膜と上記第２の導電膜を構成する材料は互いに異なっていることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項９〜１７のうちいずれか１つに記載の半導体装置の製造方法において、
上記第１の導電膜及び上記第２の導電膜は、タンタル、窒化タンタル、チタン、窒化チタン、タングステン、窒化タングステン、アルミニウム、銅、銀、金、白金のうち少なくとも１つを含む金属から構成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、埋め込み配線を形成する技術に関する。
【０００２】
【従来の技術】
半導体装置の微細化が進むにつれ、配線の抵抗や、エレクトロマイグレーションなどの問題が表面化してきている。エレクトロマイグレーションとは、配線材料の金属原子が電子との衝突により振動し、断線などを起こす現象であり、配線抵抗と同様に、配線の断面積が小さくなるほど顕著になる。
【０００３】
このため、微細化した半導体装置では、従来のアルミニウム（Ａｌ）に代えてより低抵抗で、マイグレーション耐性のある銅（Ｃｕ）が、配線材料として用いられるようになっている。
【０００４】
ＣｕはＡｌに比べてエッチングが難しい材料であるので、Ｃｕを配線材料とする場合、あらかじめ形成したトレンチを埋めることによって配線を形成する。従来の埋め込み配線を形成する技術を、図を用いて以下に説明する。
【０００５】
図７（ａ）〜（ｃ）及び図８（ａ）〜（ｃ）は、従来の埋め込み配線の形成工程を示す断面図である。
【０００６】
まず、図７（ａ）に示す工程で、半導体または絶縁体からなる基板１１１上に例えばＳｉＯ２　からなる絶縁膜１１２を堆積し、次に絶縁膜１１２にリソグラフィー処理及びエッチングを施し、トレンチ１１３を形成する。
【０００７】
次に、図７（ｂ）に示す工程で、トレンチ１１３を含む絶縁膜１１２上にタンタルまたは窒化タンタルからなる金属膜１０２を堆積し、続いて、基板上にシード銅を堆積する。このシード銅を設けることにより、次に銅めっきを行なうことができる。
【０００８】
そして、シード銅上に電解めっき法によりＣｕ膜１１４を堆積する。
【０００９】
次に、図７（ｃ）に示す工程で、化学的機械的研磨（ＣＭＰ）によってトレンチ１１３以外の部分の絶縁膜１１２が露出するまでＣｕ膜１１４及び金属膜１０２を研磨し、埋め込み配線１１５を形成する。ここで、埋め込み配線１１５と同時に形成されるバリアメタル１０３は、Ｃｕの拡散防止膜として働く。
【００１０】
なお、Ｃｕを埋め込み配線材料に用いる場合、ＣＭＰは通常２段階に分けて行われる。
【００１１】
第１の研磨では、バリアメタルとなる金属膜１０２が露出するまでＣｕ膜１１４の研磨を行なう。この際には、Ｃｕに対して金属膜１０２を構成する窒化タンタルの研磨速度が小さくなるようにするのが一般的である。絶縁膜１１２の一部が露出することもあるので、絶縁膜の研磨速度も小さくなる条件を用いる。次に、第２の研磨では、トレンチ１１３を除く領域上の金属膜１０２を除去する。この際の研磨速度は、Ｃｕ、窒化タンタル、絶縁膜に差がない選択比の条件を使用することが多い。
【００１２】
以上の工程によって、Ｃｕを材料とする埋め込み配線が形成される。この方法により形成された配線は、一般にシングルダマシン配線と呼ばれ、タングステンなどで下層配線や半導体基板とのコンタクトホールを形成する場合に、この下層配線またはコンタクトホールに接続する形で設けられる。また、微細化大規模ロジックデバイスやメモリーデバイス、あるいはそれらを混載したデバイスではＣｕ配線が第１配線層として用いられることが多い。また、例えばパワーデバイスなど、大電流を流す必要のある配線には、最上層の電源ラインなどにＣｕの埋め込み配線が適用されることもある。
【００１３】
次に、埋め込みＣｕ配線上に、Ｃｕプラグと埋め込みＣｕ配線とを一度に形成して多層配線化する従来技術について示す。
【００１４】
図８（ａ）に示す工程は、図７（ｃ）に示す工程の続きを示している。本工程において、基板上に例えばＳｉＯ２　を約１０００ｎｍ堆積し、絶縁膜１１６を形成する。
【００１５】
次に、図８（ｂ）に示す工程で、絶縁膜１１６にリソグラフィー処理及びドライエッチングを施し、トレンチ１１７およびスルーホール１１８を形成する。続いて、絶縁膜１１６上に順にタンタルまたは窒化タンタルからなる金属膜１０４を形成した後、厚さ７００ｎｍのＣｕ膜１１９を電解めっき法により形成する。
【００１６】
次に、図８（ｃ）に示す工程で、化学的機械的研磨（ＣＭＰ）によって絶縁膜１１６が露出するまでＣｕ膜１１９及び金属膜１０４を研磨し、トレンチ１１７を埋める埋め込み配線１２０とスルーホール１１８を埋めるプラグ１２１とを形成する。
【００１７】
この方法で形成された配線は、一般にデュアルダマシン配線と呼ばれる。上述したシングルダマシン工程に比べ本工程は、スルーホールとトレンチの両方同時に導電膜を堆積し、埋め込み配線を形成することが特徴であり、最先端の多層集積回路に用いられることが多い。また、上述の例では上層配線をデュアルダマシン配線としたが、基板上に設けられた半導体素子に直接接続される第１層配線をデュアルダマシン配線としてもよい。
【００１８】
なお、従来の埋め込み配線の形成方法によれば、シングルダマシン工程、デュアルダマシン工程のいずれを用いても、同層配線は同一の材料から構成され、且つ厚みや層構造も同一となっている。仮に、配線の使用用途において互いに異なる配線材料をもちいる必要がある場合は、配線層を分けて形成する方法が一般に用いられてきた。
【００１９】
【発明が解決しようとする課題】
従来用いられてきた埋め込み配線の形成技術では、配線を形成する際にいずれもＣＭＰを用いる。上述のように、Ｃｕ膜や金属膜をＣＭＰで研磨する際には、目的とする層だけを選択的に研磨する条件を用いて不必要な研磨が行われないようにしている。
【００２０】
しかしながら、実際のＣＭＰにおいては、図７（ｃ）に示す表面段差Ｂのように、トレンチ部でディッシングと呼ばれる段差が見られることが多い。この段差は、上述の２段階の研磨のうち、第１の研磨時にすでに生じることが分かっている。第２の研磨の選択比を調節することによって、段差は多少平坦化することができるが、完全に平坦化することはできない。
【００２１】
一般に、ディッシングは配線幅や配線密度に依存して形成されることが知られている。特に、配線幅が１０μｍを越える場合には、ディッシングは顕著になり、２０μｍ以上の幅のトレンチで１００ｎｍ程度以上となる。また、配線幅が狭い場合でも、配線密度が高くなると各トレンチを埋めるＣｕが目減りし、トレンチ間の絶縁膜に応力が集中することによって絶縁膜が削られ、配線及び絶縁膜が共に凹状になるエロージョンという現象を起こす。
【００２２】
多層配線の形成時にディッシングが生じた場合、主に次のような不具合が生じる。
【００２３】
まず、図８（ｃ）に示すように、ディッシングが生じた配線上に絶縁膜を堆積し、上層の配線を形成する場合、段差が上層にも引き継がれてしまうので、ＣＭＰの際に凹状部分に研磨残りが生じてしまう。このため、例えばトレンチに隣接してプラグが設けられる場合、配線材料が残っているために図８（ｃ）に示すような配線間の短絡Ｄが起こり、装置全体が正常に動作しなくなってしまう。
【００２４】
また、ディッシングの大きさが上層の埋め込み配線を形成するためのリソグラフィー処理やエッチングの許容範囲を越える場合には、トレンチの寸法不良や開口不良も起こしやすくなる。
【００２５】
次に、ディッシングが生じると、配線の断面積が期待される大きさよりも小さくなるので、配線抵抗が大きくなる。微細化した集積回路においては、配線抵抗の増大は信号遅延を起こし、大きな問題となる。
【００２６】
また、配線の断面積が小さくなると、マイグレーションの増大も顕著になる。一定の電流が通過する場合、配線の断面積が小さいと、電流密度が大きくなるためである。このため、断線などの不具合のリスクが増大する。
【００２７】
以上のような不具合を生じるディッシングは、研磨前の段差の存在や、研磨時の配線材料に対する化学的エッチング作用、研磨パッドの物理的な弾性、研磨液中の研磨粒子などの機械的作用との複合作用により生じる。
【００２８】
研磨パッドは配線材料に比べて柔らかく、弾性を有するため、ある程度以上の幅を有する配線を形成する場合、研磨パッドが下方へたわんでしまう。このたわみにより、トレンチを埋める金属の中央部がへこんだ形で研磨してしまう。
【００２９】
また、従来の配線形成方法では、幅の狭いトレンチに空孔が残存するのを防ぐため、埋め込み性能を重視した条件で絶縁膜上に金属膜を形成する。そのため、図７（ｂ）に示すように、幅の狭いトレンチ上の金属膜の膜厚が広いトレンチ上の金属膜の膜厚よりも大きくなり、表面段差Ａが生じる。この現象は、一般にオーバーフィルと呼ばれる。
【００３０】
この表面段差Ａを平坦化するため、金属膜の厚みを一定以上とする他、ＣＭＰにおいて絶縁膜が露出してからも余分に研磨を続けるオーバー研磨を行なうことが行われている。このオーバー研磨は、初期段差を緩和するためにも用いられるが、研磨速度のばらつきによる影響を抑えるためにも用いられる。
【００３１】
しかし、このオーバー研磨は、研磨残りを防ぐ反面、ディッシングの原因ともなっている。そのため、めっき工程で生じた研磨前の表面段差が大きいほど研磨時間が長くなるとともにオーバー研磨が必要となり、ディッシングが生じやすくなる。また、金属膜の膜厚が十分でない場合には、研磨前の表面段差がそのままディッシングとして残ってしまう。
【００３２】
従来技術では、めっきにより形成される金属膜厚を増加させ、且つ研磨量を増やすことで平坦化性能を補償する方法での対策も検討されてきた。しかし、研磨量が増加するため、研磨時の絶対バラツキ量が増加し結果としてオーバー研磨量を増やさなくてはならず、かえって幅広の配線部でディッシングと呼ばれる凹形状が大きくなってしまっていた。
【００３３】
また、ディッシングを防ぐためには、配線を形成した後に絶縁膜を堆積し、上層配線を形成する前に再度ＣＭＰを行って基板上面を平坦化することも可能である。しかし、この方法では工程数が増えるので、製造コストの増加につながり、好ましくない。
【００３４】
また、従来は絶縁膜に配線機能を果たさないダミー配線を設けたり、設計ルールで、配線幅や配線密度の上限を設けるなどの対応でディッシングの発生を避けていた。しかし、これらは根本的な解決ではなく、余分な工程が必要になったり、設計に余分な制約を加えることになるので、やはり好ましくない。
【００３５】
本発明の目的は、ディッシングの発生を防ぐ手段を講じ、微細化した集積回路においても設計通りの埋め込み配線を実現することにある。
【００３６】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、上記半導体基板上に設けられた複数の半導体素子と、上記半導体基板及び上記半導体素子の上方に設けられた第１絶縁膜と、複数の配線層とを備える半導体装置であって、上記配線層は、上記第１絶縁膜に設けられた第１トレンチを埋める導電体からなる第１の配線と、上記第１絶縁膜に設けられた第２トレンチを埋める導電体からなり、上記第１の配線とは別工程により設けられた第２の配線とを有している。
【００３７】
これにより、第１の配線と第２の配線とが、例えば配線幅、配線密度などの基準によって別工程で形成されるので、ディッシングやエロージョンの発生を抑えることができる。このため、配線抵抗の予期せぬ増大、マイグレーション耐性の低下、配線不良などを効果的に防くことができる。また、第１の配線と第２の配線の深さを変えたり、材料を変更することも可能になる。
【００３８】
上記第１絶縁膜及び上記第１の配線の上に設けられた第２絶縁膜をさらに備え、上記第２トレンチは上記第１絶縁膜から上記第２絶縁膜に亘って設けられていることにより、第１の配線と第２の配線の深さを変えることができる。また、第１の配線と第２の配線の材料が異なる場合には、製造工程中の研磨条件をそれぞれの金属に適した条件に設定することで、ディッシングの発生を抑えることができる。さらに、第１の配線と第２の配線が接触している場合、第１の配線が腐食するのを防ぐことができる。
【００３９】
上記第１の配線と上記第２の配線とは互いに異なる材料から構成されていることにより、例えばコスト重視の部分と抵抗の低減や断線の防止を重視する部分で配線材料を分けるなど、必要に応じた配線の構成をとることができる。
【００４０】
上記第１の配線の膜厚と上記第２の配線の膜厚とは互いに異なっていることにより、例えば抵抗値を下げたい配線では膜厚を厚くするなど、配線幅を変えなくても、必要に応じた配線設計が可能になる。
【００４１】
本発明の半導体装置は、上記第１絶縁膜を貫通して設けられ、上記第１トレンチ及び上記第２トレンチの少なくとも１つと上記半導体素子とを結ぶ第１のスルーホールと、上記第１のスルーホールを埋めるプラグとをさらに備えていてもよい。
【００４２】
上記半導体素子に接続された下層配線と、上記第１絶縁膜を貫通して設けられ、上記第１トレンチまたは上記第２トレンチと上記下層配線とを結ぶ第２のスルーホールと、上記第２のスルーホールを埋めるプラグとをさらに備えていてもよい。
【００４３】
上記第１の配線と上記第２の配線とは少なくとも一部が直接接触していてもよい。
【００４４】
上記第１の配線及び上記第２の配線は、タンタル、窒化タンタル、チタン、窒化チタン、タングステン、窒化タングステン、アルミニウム、銅、銀、金、白金のうち少なくとも１つを含む金属から構成されていることが、電気抵抗やマイグレーション耐性の面から見て好ましい。
【００４５】
本発明の半導体装置の製造方法は、半導体基板の上方に第１絶縁膜を堆積する工程（ａ）と、上記第１絶縁膜に第１トレンチを形成する工程（ｂ）と、上記第１トレンチを含む上記第１絶縁膜上に第１導電体を堆積する工程（ｃ）と、化学的機械的研磨により上記第１導電体を研磨し、少なくとも上記第１トレンチを埋め、且つ配線として機能する第１の導電膜を形成する工程（ｄ）と、上記第１絶縁膜に第２トレンチを形成する工程（ｅ）と、上記第２トレンチを含む上記第１絶縁膜上に第２導電体を堆積する工程（ｆ）と、化学的機械的研磨により上記第２導電体を研磨し、少なくとも上記第２トレンチを埋め、且つ上記第１の導電膜と同じ配線層内の配線として機能する第２の導電膜を形成する工程（ｇ）とを含んでいる。
【００４６】
この方法により、第１導電膜と第２導電膜とを形成する工程が分離されているので、それぞれの材料を堆積する条件を最適化することで、工程（ｃ）または工程（ｆ）において生じる表面段差を小さくすることができる。その結果、オーバー研磨を行なう必要がなくなり、研磨後のディッシングの発生を抑えることができる。また、工程（ｄ）及び工程（ｇ）では、それぞれの条件に最適な研磨条件を選択することができるので、これによってもディッシングの発生を抑えることができる。また、第１導電膜と第２導電膜とを形成する工程が分離されていることで、第１の導電膜と第２の導電膜の厚さを互いに異なるものとすることができる他、第１の導電膜と第２の導電膜の材料も異なるものとすることができる。
【００４７】
上記工程（ｄ）の後、工程（ｅ）の前に、上記第１絶縁膜及び上記第１の導電膜上に第２絶縁膜を形成する工程をさらに含み、上記工程（ｅ）では、上記第２トレンチが上記第１絶縁膜から上記第２絶縁膜に亘って設けられることにより、第１の導電膜と第２の導電膜を互いに異なる膜厚とすることができ、配線幅を変えることなく抵抗値を必要に応じて変更することができる。また、第１の導電膜と第２の導電膜の構成材料が異なる場合、それぞれの材料に合わせた研磨条件を選択できるので、ディッシングの発生を抑えることができる。また、工程（ｇ）において、第１の導電膜は研磨液に触れないので、第１の導電膜が第２の導電膜に接続される場合、第１の導電膜の腐食を防ぐことができる。
【００４８】
上記半導体基板は下層配線をさらに有し、上記工程（ｂ）では上記第１トレンチから上記下層配線に至る第１のスルーホールをさらに形成し、上記工程（ｄ）は、上記第１の導電膜が上記第１のスルーホールをさらに埋めることにより、上記下層配線に接続される第１のプラグを形成する工程をさらに含むことで、第１の導電膜と第１のプラグを同時に形成することができるので、工程数を減らすことができる。
【００４９】
上記半導体基板は下層配線をさらに有し、上記工程（ｅ）では上記第２トレンチから上記下層配線に至る第２のスルーホールをさらに形成し、上記工程（ｇ）は、上記第２の導電膜が上記第２のスルーホールをさらに埋めることにより、上記下層配線に接続される第１のプラグを形成する工程をさらに含むことで、第２の導電膜と第２のプラグを同時に形成することができるので、工程数を減らすことができる。
【００５０】
上記工程（ｅ）では、上記第２トレンチは上記第１トレンチの一部と重なって設けられ、上記工程（ｇ）で形成される上記第２の導電膜は、上記第１の導電膜の一部と直接接触していてもよい。
【００５１】
上記第１の導電膜と上記第２の導電膜とは、配線幅を基準として分離して形成されることにより、配線材料を堆積する条件を配線幅に応じて最適化することにより、表面段差を小さくすることができるので、第１の導電膜及び第２の導電膜にディッシングが生じるのを防ぐことができる。また、工程（ｄ）または工程（ｇ）において、研磨条件を最適化することもできるので、ディッシングの発生を効果的に抑制することができる。
【００５２】
上記第１の導電膜と上記第２の導電膜とは、配線密度を基準として分離して形成されることにより、導電膜の材料を堆積する際の条件や、配線密度に応じて最適化することができるので、表面段差を小さくすることができ、オーバー研磨する必要がなくなり、配線密度の大きい範囲でエロージョンが発生するのを防ぐことができる。また、研磨条件を配線密度により最適化することもできるので、エロージョンが発生するのを防ぐことができる。
【００５３】
上記第１の導電膜と上記第２の導電膜とは互いに膜厚が異なっていることにより、配線幅を変えることなく用途に応じて配線抵抗を変えることができる。
【００５４】
上記第１の導電膜と上記第２の導電膜を構成する材料は互いに異なっていることにより、用途に応じた配線設計が可能になる。
【００５５】
上記第１の導電膜及び上記第２の導電膜は、タンタル、窒化タンタル、チタン、窒化チタン、タングステン、窒化タングステン、アルミニウム、銅、銀、金、白金のうち少なくとも１つを含む金属から構成されていることが好ましい。
【００５６】
【発明の実施の形態】
図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の配線形成工程を示す断面図である。
【００５７】
本実施形態の配線形成方法は、同層配線の形成を２回以上に分けて行なうことを特徴としている。以下に、本実施形態に係る配線形成工程を説明する。
【００５８】
まず、図１（ａ）に示す工程で、半導体素子が設けられた半導体基板またはＳＯＩ基板である基板３１を準備する。この基板３１は、半導体素子と上層配線との接続を目的として設けられたタングステンプラグを有している（図示せず）。
【００５９】
次に、基板３１上にＳｉＯ２　を堆積して第１絶縁膜３２を形成する。次いで、第１絶縁膜３２上にエッチングマスク（図示せず）を堆積し、リソグラフィー処理した後、第１絶縁膜３２をエッチングする。これにより、第１絶縁膜３２に深さ約３５０ｎｍの第１トレンチ３３が形成される。ここで、エッチングの際にマスクを設けるのは、幅が０．７μｍを越えるトレンチを形成するための領域上のみである。すなわち、本工程では、幅が０．７μｍ以下のトレンチのみを形成する。
【００６０】
次に、図１（ｂ）に示す工程で、第１トレンチ３３を含む第１絶縁膜３２上にタンタルあるいは窒化タンタルからなる金属膜２１を薄く堆積し、次いでシード銅を堆積する。その後、電解めっき法により基板上にＣｕを堆積し、例えば厚さが４００ｎｍのＣｕ膜３４を形成する。
【００６１】
なお、図１（ａ）に示す工程で、形成するトレンチの幅を０．７μｍ以下の配線幅に設定するのは、本工程で電解めっき法によるＣｕのオーバーフィルを起こさないトレンチの条件が、深さ３５０ｎｍ、幅０．７μｍ以下であるためである。また、本工程においてＣｕを４００ｎｍ堆積するのは、最大０．７μｍ幅のトレンチが完全に第１絶縁膜３２の最上面よりも高い位置まで堆積可能である条件であるためである。ただし、オーバーフィルが起こる条件は印加電流密度、めっき液組成などによっても変わってくる。また、トレンチの深さを変えると、オーバーフィルが発生する配線幅も変わる。
【００６２】
次に、図１（ｃ）に示す工程で、ＣＭＰによって第１絶縁膜３２が露出するまでＣｕ膜３４及び金属膜２１を研磨し、バリアメタル２２と、第１トレンチ３３を埋める第１埋め込み配線３５とをそれぞれ形成する。なお、この第１埋め込み配線３５は、基板３１上に設けられた半導体素子とプラグを介して接続されている。
【００６３】
次に、図２（ａ）に示す工程で、基板上に例えばＳｉＯ２　を堆積し、厚さ１００ｎｍの第２絶縁膜３６を形成する。その後、幅が０．７μｍを越えるトレンチを設けるための領域を開口したエッチングマスク（図示せず）を設け、これをマスクとして第２絶縁膜３６のドライエッチングを行なう。これにより、深さが５００ｎｍの第２トレンチ３７を形成する。
【００６４】
続いて、図２（ｂ）に示す工程で、第２トレンチ３７を含む基板上にタンタルまたは窒化タンタルからなる金属膜２３と、シード銅を堆積する。そして、電解めっき法により基板上に銅を堆積し、厚さ７００ｎｍのＣｕ膜３８を形成する。
【００６５】
次に、図２（ｃ）に示す工程で、ＣＭＰを行い、第２絶縁膜２６が露出するまでＣｕ膜３８及び金属膜２３を研磨する。これにより、バリアメタル２４と、第２トレンチ３７を埋める第２埋め込み配線３９とを形成する。配線幅の大きい第２埋め込み配線３９は、実際の回路中では電源ラインや接地線、メモリと論理回路とのバスなどによく使用される。
【００６６】
なお、第２埋め込み配線３９は、第１埋め込み配線３５や、半導体素子に接続されたプラグと接続される。また、ＣＭＰにおける加工圧力、研磨パッドとウエハとの相対速度、パッド硬度などの条件は、最大幅のトレンチでのディッシングが最小となるように調節する。このようにして形成された第２埋め込み配線３９は、ディッシング（表面段差）を例えば３０ｎｍ程度まで小さくすることが可能であり、従来よりもディッシングが大幅に小さくなっている。
【００６７】
次いで、図３（ａ）に示す工程で、基板上にＳｉＯ２　などを堆積して厚さ１０００ｎｍの第３絶縁膜４０を形成する。
【００６８】
次に、図３（ｂ）に示す工程で、第３絶縁膜にリソグラフィー処理及びドライエッチングを施し、第３トレンチ４１と、第２埋め込み配線３９に至るスルーホール４２とをそれぞれ形成する。その後、第３トレンチ４１とスルーホール４２とを含む第３絶縁膜４０上にタンタルまたは窒化タンタルからなる金属膜２５とシード銅とを堆積する。続いて、シード銅上に厚さ７００ｎｍ程度のＣｕを堆積し、Ｃｕ膜４３を形成する。
【００６９】
次に、図３（ｃ）に示す工程で、ＣＭＰを行って第３絶縁膜４０が露出するまで金属膜２５及びＣｕ膜４３を研磨してバリアメタル２６と、第３トレンチを埋める上層配線４１と、スルーホール４２を埋めるプラグ４６とをそれぞれ形成する。従来と異なり、上層配線４５とプラグ４６とは短絡されずに形成される。
【００７０】
以上のようにして、本実施形態の半導体装置において、埋め込み配線が形成される。
【００７１】
本実施形態の製造方法によれば、第１埋め込み配線３５と第２埋め込み配線３９とを別々の工程で形成するため、それぞれの配線幅に最適な条件でめっき工程を行なうことができる。すなわち、第１トレンチを埋める際には埋め込み性能のよい条件でめっきを行い、第２トレンチを埋める際には平坦性の良好な条件でめっきを行なう。これにより、めっきにより生じる段差が小さくなるので、オーバー研磨を行なう必要がなくなり、ディッシングを小さくすることができる。このため、配線の抵抗を設計通りとすることができる。
【００７２】
また、本実施形態では第１埋め込み配線３５と第２埋め込み配線３９の材料を共にＣｕとしたが、別個の工程で作製するため、互いに異なる材料で形成してもよい。例えば、回路の要請上、ある部分の配線材料がＡｌで、別の部分の配線材料がＣｕとしたい場合などに本実施形態の方法は好ましく用いられる。
【００７３】
また、第１埋め込み配線３５と第２埋め込み配線３９とを互いに異なる材料から形成する場合には、めっき工程やＣＭＰ工程の条件をその材料に最適な条件にすることができるので、ディッシングを極めて小さくすることができる。
【００７４】
また、配線ごとに深さを変えることもできるので、特に抵抗を低減したい配線の深さを深くすれば、より配線抵抗を低減することができる。また、所望の配線抵抗値が決まっている場合には、配線深さが深くなり、配線断面積が増加する分を逆に配線幅で縮小化し、半導体チップの微細化をあわせて実施することもできる。
【００７５】
さらに、本実施形態の例では配線幅によって配線の形成工程を分けたが、配線密度によって形成工程を分けることによって、ディッシングを小さくすると共に、エロージョンの発生を抑えることもできる。なお、よりディッシングを小さくするためには、配線幅や配線密度に応じてさらに細かく配線の形成工程を分ければ良い。この場合、ディッシングの抑制と工程数の増加とがトレードオフの関係になるので、設計に応じて最適な工程を選択すればよい。
【００７６】
また、第１埋め込み配線３５と第２埋め込み配線３９とが互いに接続されている場合、第２埋め込み配線３９を形成するためのＣＭＰ時に第１埋め込み配線３５が露出しないことにより、幅の小さい配線における腐食の発生を抑制できる。この場合には、第１埋め込み配線３５と第２埋め込み配線３９とを分ける基準を配線の腐食のしやすさに置けばよい。なお、配線の腐食のしやすさは、配線幅だけでなく配線長にも関係する。
【００７７】
また、第１埋め込み配線３５と第２埋め込み配線３９の形成工程を分けることで、幅の違うトレンチ内にバリアメタルを確実に形成できるようになる。このため、Ｃｕが基板中に拡散することによる特性劣化を防ぐことができる。
【００７８】
このように、本実施形態の配線形成工程によれば、半導体装置が微細化する場合でも、埋め込み配線を良好に形成することができ、所望の設計を行なうことができる。本実施形態の方法は、通常の半導体装置だけでなく、大電流が流れるパワー半導体装置にも好ましく用いられる。
【００７９】
次に、上記の方法で製造される半導体装置について説明する。
【００８０】
本実施形態の半導体装置は、基板３１と、基板３１上に設けられた半導体素子と、半導体素子に接続されたＣｕからなる多層の埋め込み配線とを備えている。また、同一配線層内には、幅が０．７μｍ以下で、深さが３５０ｎｍの第１埋め込み配線３５と、幅が０．７μｍを越え、深さが５００μｍの第２埋め込み配線３９とが設けられている。言い換えれば、第１埋め込み配線３５と第２埋め込み配線３９とは互いに同層配線である。ここで、本明細書における「同層配線」の定義を説明しておく。
【００８１】
図４（ａ）〜（ｃ）は、同層配線について説明するための断面図である。同図（ａ）〜（ｃ）に示す例において、第１埋め込み配線３５と第２埋め込み配線３９とは互いに同層配線である。
【００８２】
図４（ａ）に示すように、第１埋め込み配線３５の底面と第２埋め込み配線３９の底面とが同じ高さであってもよいし、図４（ｂ）に示すように、第１埋め込み配線３５の底面が第２埋め込み配線３９の底面より下方にあってもよい。また、図４（ｃ）に示すように、第１埋め込み配線３５の底面が第２埋め込み配線３９の底面より上方にあってもよい。
【００８３】
すなわち、同層配線とは、同一配線層内に設けられた配線であって、少なくとも配線の一部が互いに同じ高さに設けられている配線のことである。なお、本実施形態の方法を用いれば、図４（ａ）〜（ｃ）に示すように、第１埋め込み配線３５と第２埋め込み配線３９の底面の高さを任意に変えることができる。
【００８４】
なお、本実施形態の半導体装置の配線形成工程において、第２絶縁膜３６は必ずしも設けなくてもよい。ただし、第１埋め込み配線３５と第２埋め込み配線３９を構成する材料が異なる場合、第２絶縁膜３６を設けることで、それぞれの材料に適したＣＭＰの条件が選択できるようになる。また、第１埋め込み配線３５と第２埋め込み配線３９を互いに異なる深さにすることができる。加えて、第２絶縁膜３６を設けることで、第２埋め込み配線３９を形成するためのＣＭＰ工程において、第１埋め込み配線３５が研磨液に接触するのを防ぐことができるので、第１埋め込み配線３５の腐食を防ぐこともできる。さらに、第２絶縁膜３６を設けることで、第２埋め込み配線３９をボンディングパッドなどパッケージとの接続配線として使用することができるので、カード用途に用いられる薄いＬＳＩなどで使用する場合、チップの薄膜化が可能となる。
【００８５】
また、トレンチを埋めるＣｕはめっき以外にもＰＶＤ（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）を用いてもよいし、トレンチ幅が０．１μｍ以下の場合には埋め込み性能の高いＣＶＤによって堆積することが好ましい。
【００８６】
また、配線材料としては、Ｃｕの他に、Ａｌ、Ａｕ（金）、Ａｇ（銀）、Ｐｔ（白金）、Ｗ（タングステン）及びこれらのうちいずれかを含む合金が好ましく用いられる。性能の面からは、抵抗値が低く、マイグレーション耐性が高い材料が好ましい。タングステンはマイグレーション耐性がＣｕ以上に高いので、低抵抗が要求されない場合には好ましく用いられる。
【００８７】
なお、これらの合金に少量のＩｎ（インジウム）またはＳｎ（スズ）を加えることによってマイグレーション耐性を向上させることができる。
【００８８】
配線材料としてＣｕを用いる場合は、Ｓｉ中に拡散しやすい性質があるため、バリアメタルを設けて使用したが、絶縁膜にＣｕ拡散性がない場合など、必ずしもバリアメタルを設ける必要はない。なお、バリアメタルの材料としては、タンタル及び窒化タンタルの他に、チタン、窒化チタン、タングステン、窒化タングステンなどを用いることもできる。
【００８９】
なお、本実施形態では、上層配線と第２埋め込み配線との間にＣｕからなるプラグを設ける例を示したが、半導体素子と第１埋め込み配線とを接続するプラグもデュアルダマシン工程によってＣｕ配線としてもよい。この場合、Ｃｕが素子に直接接しないように、チタン系のバリアメタルを用いることが好ましい。
【００９０】
また、本実施形態の方法は、シングルダマシン配線及びデュアルダマシン配線のどちらにも適用できるが、トレンチとスルーホールを形成する場合にも互いに異なるマスクを用いて形成してよい。
【００９１】
−本実施形態の変形例−
本実施形態の半導体装置において、第１埋め込み配線３５と第２埋め込み配線３９とはいずれかの部分で互いに接続されている。本変形例は、第１埋め込み配線３５と第２埋め込み配線３９とが互いに直接接触する例である。
【００９２】
図５（ａ）は、本実施形態の変形例に係る半導体装置の一例を示す平面図、（ｂ）は、図５（ａ）に示すＶｂ−Ｖｂ線における断面図である。また、図６（ａ）〜（ｃ）は、本実施形態の変形例に係る半導体装置の一例を示す断面図である。
【００９３】
図５（ａ）に示すように、本変形例では、幅の広い第２埋め込み配線３９が幅の狭い第１埋め込み配線３５と直接接触している。この場合、図５（ｂ）に示すように、両配線の交差部分において第１埋め込み配線３５が第２埋め込み配線３９を貫通するように形成されていてもよい。
【００９４】
また、図６（ａ）〜（ｃ）に示すように、第２埋め込み配線３９の端部が第１埋め込み配線３５の端部と接するように両配線を設けてもよい。また、図示されていないが、第２埋め込み配線３９の底部が第１埋め込み配線の底部より上方にあってもよい。
【００９５】
【発明の効果】
本発明の半導体装置の製造方法によれば、同層の埋め込み配線を複数のマスクを用いて配線幅や配線密度などに応じて分割して形成するので、めっき工程やＣＭＰ工程を各配線に最適な条件に調節することができる。そのため、ディッシングやエロージングの発生が抑制され、配線抵抗の予期せぬ増大や断線などの不具合を防ぐことができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の配線形成工程のうち、第１トレンチを形成するまでの工程を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の配線形成工程のうち、第２トレンチを形成するまでの工程を示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の配線形成工程のうち、上層配線及びプラグを形成するまでの工程を示す断面図である。
【図４】（ａ）〜（ｃ）は、同層配線について説明するための断面図である。
【図５】（ａ）は、本発明の実施形態の変形例に係る半導体装置の一例を示す平面図であり、（ｂ）は、図５（ａ）に示すＶｂ−Ｖｂ線における断面図である。
【図６】（ａ）〜（ｃ）は、本発明の実施形態の変形例に係る半導体装置の一例を示す断面図である。
【図７】（ａ）〜（ｃ）は、従来の埋め込み配線の形成工程のうち、埋め込み配線を形成するまでの工程を示す断面図である。
【図８】（ａ）〜（ｃ）は、従来の埋め込み配線の形成工程のうち、上層の埋め込み配線及びプラグを形成するまでの工程を示す断面図である。
【符号の説明】
２１，２３，２５　　　　　　　金属膜
２２，２４，２６　　　　　　　バリアメタル
３１　　　　　　　　　　　　　基板
３２　　　　　　　　　　　　　第１絶縁膜
３３　　　　　　　　　　　　　第１トレンチ
３４，３８，４３　　　　　　　Ｃｕ膜
３５　　　　　　　　　　　　　第１埋め込み配線
３６　　　　　　　　　　　　　第２絶縁膜
３７　　　　　　　　　　　　　第２トレンチ
３９　　　　　　　　　　　　　第２埋め込み配線
４０　　　　　　　　　　　　　第３絶縁膜
４１　　　　　　　　　　　　　第３トレンチ
４２　　　　　　　　　　　　　スルーホール
４５　　　　　　　　　　　　　上層配線
４６　　　　　　　　　　　　　プラグ
【図１】
2004063995.tif 000003
【図２】
2004063995.tif 000004
【図３】
2004063995.tif 000005
【図４】
2004063995.tif 000006
【図５】
2004063995.tif 000007
【図６】
2004063995.tif 000008
【図７】
2004063995.tif 000009
【図８】
2004063995.tif 000010