(57)【要約】【課題】本発明は、ゲート電極結合によって駆動される負荷トランジスタでデータを読み取るセンシング増幅器を有するフラッシュメモリを提供することを課題とする。【解決手段】記憶されるビットデータが変わる時に、提供される駆動電流の大きさも前記ビットデータに従って変わる少なくとも一つメモリセルと、メモリセルから提供される駆動電流と第一駆動電圧とを受けるのに使われ、センシング負荷セルと、第二駆動電圧を受けるのに使われ、前記第二駆動電圧の大きさによりリファレンス電圧を生じるリファレンス負荷セルと、前記第一駆動電圧の大きさを変えるのに使われる制御回路と、前記センシング電圧と前記リファレンス電圧との差異によりメモリセルに記憶される前記ビットデータを判別する比較器とを含む。【選択図】　　　図４
2004063059.tif 000002
【特許請求の範囲】
【請求項１】
メモリにおいて、
ビットデータを記憶し、前記ビットデータにより駆動電流を提供し、記憶される前記ビットデータが変わる時に、提供される駆動電流の大きさも前記ビットデータに従って変わる少なくとも一つメモリセルと、
前記メモリセルから提供される駆動電流と第一駆動電圧とを受けるのに使われ、前記駆動電流と前記第一駆動電圧の大きさによりセンシング電圧を出力し、前記駆動電流或いは前記第一駆動電圧が変わる時に、前記センシング電圧も前記駆動電流或いは前記第一駆動電圧に従って変わるセンシング負荷セルと、
第二駆動電圧を受けるのに使われ、前記第二駆動電圧の大きさによりリファレンス電圧を生じるリファレンス負荷セルと、
前記第一駆動電圧の大きさを変えるのに使われ、前記駆動電流の大きさが変わる時に、前記センシング電圧が実質上に変わらなく維持することができ、更に前記第一駆動電圧により前記第二駆動電圧を生じ、前記第一駆動電圧が変わる時に、前記第二駆動電圧も前記第一駆動電圧に従って変わる制御回路と、
前記センシング電圧と前記リファレンス電圧との差異によりメモリセルに記憶される前記ビットデータを判別する比較器とを含んでなることを特徴とするメモリ。
【請求項２】
前記駆動電流が増加する時に、前記制御回路が前記第一駆動電圧を増加し、前記センシング電圧に一定の値を維持させることを特徴とする請求項１に記載のメモリ。
【請求項３】
前記制御回路は、予定電圧を生じる電圧発生器と、前記センシング電圧と前記予定電圧との電圧差により前記第一駆動電圧を変え、前記センシング電圧に前記予定電圧と実質上に同じくさせる第二比較器とを含むことを特徴とする請求項１に記載のメモリ。
【請求項４】
前記メモリが直流のバイアス電圧にバイアスされ、前記電圧発生器が前記バイアス電圧により前記予定電圧を生じる電圧フォローワーであることを特徴とする請求項３に記載のメモリ。
【請求項５】
前記制御回路の生じる前記第二駆動電圧が前記第一駆動電圧と実質上に等しいことを特徴とする請求項１に記載のメモリ。
【請求項６】
前記センシング負荷セルは、ＭＯＳトランジスタを含み、前記ＭＯＳトランジスタのゲート電極が前記制御回路に電気的に接続され、前記第一駆動電圧を受けるのに使われ、前記ＭＯＳトランジスタのドレイン電極が前記メモリのメモリセルに電気的に接続され、各々の前記メモリセルの提供する駆動電流を受けるのに使われることを特徴とする請求項１に記載のメモリ。
【請求項７】
前記ＭＯＳトランジスタのドレイン電極が更に前記制御回路と前記比較器に電気的に接続され、前記センシング電圧を出力するのに使われることを特徴とする請求項６に記載のメモリ。
【請求項８】
前記リファレンス負荷セルは、ＭＯＳトランジスタを含み、前記ＭＯＳトランジスタのゲート電極が前記制御回路に電気的に接続され、前記第二駆動電圧を受けるのに使われ、前記ＭＯＳトランジスタのドレイン電極が前記比較器に電気的に接続され、前記リファレンス電圧を出力するのに使われることを特徴とする請求項１に記載のメモリ。
【請求項９】
前記メモリは更に、リファレンス電流を生じるリファレンスセルを含み、前記リファレンス負荷セルの中にあるトランジスタにおけるドレイン電極が前記リファレンスセルに電気的に接続され、前記トランジスタが前記リファレンス電流によってバイアスされることができることを特徴とする請求項８に記載のメモリ。
【請求項１０】
各々の前記メモリセルは、フローティングゲート電極を有するＭＯＳトランジスタを含むことを特徴とする請求項１に記載のメモリ。
【請求項１１】
メモリにおいて、
ビットデータを記憶し、前記ビットデータにより駆動電流を提供し、記憶される前記ビットデータが変わる時に、提供される駆動電流の大きさも前記ビットデータにしたがって変わる少なくとも一つメモリセルと、
メモリセルから提供される駆動電流と第一駆動電圧とを受けるのに使われ、前記駆動電流と前記第一駆動電圧の大きさによりセンシング電圧を出力し、前記駆動電流或いは前記第一駆動電圧が変わる時に、前記センシング電圧も前記駆動電流或いは前記第一駆動電圧に従って変わるセンシング負荷セルと、
第二駆動電圧を受けるのに使われ、前記第二駆動電圧の大きさによりリファレンス電圧を生じ、前記第二駆動電圧が変わる時に、前記リファレンス電圧も前記第二駆動電圧に従って変わるリファレンス負荷セルと、
前記第二駆動電圧の大きさを制御するのに使われ、前記リファレンス電圧に一定の値を維持させ、更に前記第二駆動電圧の大きさにより前記第一駆動電圧を生じ、前記第二駆動電圧が変わらない状態の下で、前記第一駆動電圧が前記駆動電流の大きさの変化に従って変わらない制御回路と、
前記センシング電圧と前記リファレンス電圧との差異によりメモリセルに記憶される前記ビットデータを判別する比較器とを含んでなることを特徴とするメモリ。
【請求項１２】
前記制御回路は、予定電圧を生じる電圧発生器と、前記リファレンス電圧と前記予定電圧との電圧差により前記第二駆動電圧を変え、前記リファレンス電圧に前記予定電圧と実質上に同じくさせる第二比較器を含むことを特徴とする請求項１１に記載のメモリ。
【請求項１３】
前記メモリが直流のバイアス電圧にバイアスされ、前記電圧発生器が前記バイアス電圧により前記予定電圧を生じる電圧フォローワーであることを特徴とする請求項１２に記載のメモリ。
【請求項１４】
前記制御回路の生じる前記第一駆動電圧が前記第二駆動電圧と実質上に等しいことを特徴とする請求項１１に記載のメモリ。
【請求項１５】
前記センシング負荷セルは、ＭＯＳトランジスタを含み、前記ＭＯＳトランジスタのゲート電極が前記制御回路に電気的に接続され、前記第一駆動電圧を受けるのに使われ、前記ＭＯＳトランジスタのドレイン電極が前記メモリのメモリセルに電気的に接続され、各々の前記メモリセルの提供する駆動電流を受けるのに使われることを特徴とする請求項１１に記載のメモリ。
【請求項１６】
前記リファレンス負荷セルは、ＭＯＳトランジスタを含み、前記ＭＯＳトランジスタのゲート電極が前記制御回路に電気的に接続され、前記第二駆動電圧を受けるのに使われ、前記ＭＯＳトランジスタのドレイン電極が前記比較器に電気的に接続され、前記リファレンス電圧を出力するのに使われることを特徴とする請求項１１に記載のメモリ。
【請求項１７】
前記ＭＯＳトランジスタのドレイン電極が更に前記制御回路に電気的に接続され、前記制御回路に前記リファレンス電圧を出力するのに使われることを特徴とする請求項１６に記載のメモリ。
【請求項１８】
前記メモリは更に、リファレンス電流を生じるリファレンスセルを含み、前記リファレンス負荷セルの中にあるトランジスタにおけるドレイン電極が前記リファレンスセルに電気的に接続され、前記トランジスタが前記リファレンス電流によってバイアスされることができることを特徴とする請求項１７に記載のメモリ。
【請求項１９】
各々の前記メモリセルは、フローティングゲート電極を有するＭＯＳトランジスタを含むことを特徴とする請求項１１に記載のメモリ。
【請求項２０】
メモリにおいて、
ビットデータを記憶し、前記ビットデータにより駆動電流を提供し、記憶される前記ビットデータが変わる時に、提供される駆動電流の大きさも前記ビットデータにしたがって変わる少なくとも一つメモリセルと、
メモリセルから提供される駆動電流と第一駆動電圧とを受けるのに使われ、前記駆動電流と前記第一駆動電圧の大きさによりセンシング電圧を出力し、前記駆動電流或いは前記第一駆動電圧が変わる時に、前記センシング電圧も前記駆動電流或いは前記第一駆動電圧に従って変わるセンシング負荷セルと、
第二駆動電圧を受けるのに使われ、前記第二駆動電圧の大きさによりリファレンス電圧を生じ、前記第二駆動電圧が変わる時に、前記リファレンス電圧も前記第二駆動電圧に従って変わるリファレンス負荷セルと、
同時に前記第一駆動電圧及び前記第二駆動電圧の大きさを制御するのに使われ、前記第一駆動電圧が変わる時に、前記第二駆動電圧も前記第一駆動電圧に従って変わり、前記第一駆動電圧が一定の値に維持される時に、前記第二駆動電圧も一定の値に維持される制御回路と、
前記センシング電圧と前記リファレンス電圧との差異により前記メモリセルに記憶される前記ビットデータを判別する比較器とを含んでなることを特徴とするメモリ。
【請求項２１】
前記制御回路がセンシング電圧より前記第一駆動電圧及び前記第二駆動電圧を制御し、前記駆動電流が変わる時に、前記第一駆動電圧及び前記第二駆動電圧も前記駆動電流に従って変わり、
前記センシング電圧に一定の値を維持させることを特徴とする請求項２０に記載のメモリ。
【請求項２２】
前記制御回路は、予定電圧を生じる電圧発生器と、前記センシング電圧と前記予定電圧との電圧差により前記第一駆動電圧を変え、前記センシング電圧に前記予定電圧と実質上に同じくさせる第二比較器とを含むことを特徴とする請求項２１に記載のメモリ。
【請求項２３】
前記メモリが直流のバイアス電圧にバイアスされ、前記電圧発生器が前記バイアス電圧により前記予定電圧を生じる電圧フォローワーであることを特徴とする請求項２２に記載のメモリ。
【請求項２４】
前記制御回路がリファレンス電圧より前記第一駆動電圧及び前記第二駆動電圧を制御し、リファレンス電圧に一定の値を維持させることを特徴とする請求項２０に記載のメモリ。
【請求項２５】
前記制御回路は、予定電圧を生じる電圧発生器と、前記リファレンス電圧と前記予定電圧との電圧差により前記第二駆動電圧を変え、前記リファレンス電圧に前記予定電圧と実質上に同じくさせる差動増幅器を含むことを特徴とする請求項２４に記載のメモリ。
【請求項２６】
前記メモリが直流のバイアス電圧にバイアスされ、前記電圧発生器が前記バイアス電圧により前記予定電圧を生じる電圧フォローワーであることを特徴とする請求項２５に記載のメモリ。
【請求項２７】
前記制御回路が前記第一駆動電圧に前記第二駆動電圧と実質上に等しくさせることを特徴とする請求項２０に記載のメモリ。
【請求項２８】
前記センシング負荷セルは、ＭＯＳトランジスタを含み、前記ＭＯＳトランジスタのゲート電極が前記制御回路に電気的に接続され、前記第一駆動電圧を受けるのに使われ、前記ＭＯＳトランジスタのドレイン電極が前記メモリのメモリセルに電気的に接続され、各々の前記メモリセルの提供する駆動電流を受けるのに使われることを特徴とする請求項２０に記載のメモリ。
【請求項２９】
前記ＭＯＳトランジスタのドレイン電極が更に前記比較器に電気的に接続され、前記センシング電圧を出力することを特徴とする請求項２８に記載のメモリ。
【請求項３０】
前記リファレンス負荷セルは、ＭＯＳトランジスタを含み、前記ＭＯＳトランジスタのゲート電極が前記制御回路に電気的に接続され、前記第二駆動電圧を受けるのに使われ、前記ＭＯＳトランジスタのドレイン電極が前記比較器に電気的に接続され、前記リファレンス電圧を出力するのに使われることを特徴とする請求項２０に記載のメモリ。
【請求項３１】
前記メモリは更に、リファレンス電流を生じるリファレンスセルを含み、前記リファレンス負荷セルの中にあるトランジスタにおけるドレイン電極が前記リファレンスセルに電気的に接続され、前記トランジスタが前記リファレンス電流によってバイアスされることができることを特徴とする請求項３０に記載のメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリに関し、特に結合されたゲート電圧によって駆動される負荷トランジスタでデータを読み取るセンシング増幅器を有するフラッシュメモリに関する。
【０００２】
【従来の技術】
急速に発展して来た現代情報社会の中では、データを処理、情報を統合することができる各種のマイクロプロセッサーシステムが情報構築の重要な基盤になる。電子方式で動くメモリは、デジタルデータを記憶でき、更に必要な時に記憶されるデータを読み出し、マイクロプロセッサーシステムに提供するため、各種のマイクロプロセッサーシステムの中でもっとも重要な回路構築ブロックの一つである。特にフラッシュメモリは、不揮発の方式でデータを記憶し、電子操作のみで記憶されるデータを快速、有効的に読み出すことができ、また、機械動作に合わせて、データを読み取ることしかできない光学或いは磁性メディア（例えば、ディスク、光ディスク）と異なる。だから、体積が軽薄短小であり、操作便利な効率的なフラッシュメモリは、すでに幅広く各種のマイクロプロセッサーシステムの中に使われている。例えば、各種の応用チップシステム、携帯電話、個人情報端末、パソコン、デジタルカメラなどで、よくフラッシュメモリが採用されている。
【０００３】
図１を参照して下さい。図１は従来技術によるフラッシュメモリ１０の回路を表す説明図である。メモリ１０には、メモリアレイ１４が設けてあり、メモリアレイ１４の中には、複数のメモリセル（図１の中で二つメモリセル１２Ａ、１２Ｂを代表として書いた。）が設けてある。各々のメモリセルが一つビットデータを記憶するのに使われる。各々のメモリセルに対して、メモリ１０の中にも、リファレンスセルとするトランジスタＱ５が設けてある。メモリ１０にあるＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、インバータ１６Ａ、１６Ｂ及び比較器１８は、センシング増幅モジュールを構成し、各々のメモリセルの中に記憶されるデータを読み取るのに使われる。そのうち、リファレンスセルとされるトランジスタＱ５のゲート電極は、一定な値のコントロール電圧Ｖ０でバイアスを駆動し、ソース電極とドレイン電極との間に固定のリファレンス電流Ｉｐ２を提供する。トランジスタＱ３は、インバータ１６Ａと合わせて、接点Ｎｐ３の電圧でトランジスタＱ３のゲート電極の電圧をフィードバック制御する。同じように、トランジスタＱ４も、インバータ１６ＢによってトランジスタＱ４のゲート電極の電圧をフィードバック制御する。トランジスタＱ１、Ｑ２は、それぞれダイオードの形に繋がり成されることによって負荷セルとされる。そのうち、トランジスタＱ１は、センシング負荷セルとされ、そのドレイン電極とゲート電極が接点Ｎｐ１でトランジスタＱ３を介し、メモリアレイ１４に電気的に接続される。トランジスタＱ２は、リファレンス負荷セルとされ、接点Ｎｐ２でトランジスタＱ４を介し、トランジスタＱ５に電気的に接続される。比較器１８は、差動増幅器によって実現でき、二つの差動入力端（図１に開示する「＋」と「−」）がそれぞれ接点Ｎｐ１、Ｎｐ２に接続され、接点Ｎｐ１、Ｎｐ２の電圧の大きさを比較し、更に比較結果により出力端から対応する読取信号Ｓｒを出力する。メモリ１０の中では、バイアス電圧Ｖｄを直流バイアス電圧とされ、低バイアス電圧Ｖｇがバイアス電圧Ｖｄより低いもう一つ直流バイアス電圧であり、低バイアス電圧Ｖｇが接地電圧にすることができる。（即ち、０Ｖの電圧である。）
メモリ１０の中にある各々のメモリセルは、同じな基本回路構造を具える。メモリセル１２Ａを例として説明する。メモリセル１２Ａの中には、トランジスタ（Ｑｍ１）がフローティングゲート電極を具えるＭＯＳトランジスタであり、コントロール電圧Ｖｗ１によってゲート電極のバイアスを制御し、トランジスタＱａ１がアクセストランジスタとされ、もう一つのコントロール電圧Ｖｂ１によってゲート電極のバイアスを制御する。トランジスタＱｍ１がデータを記憶する時に、トランジスタＱｍ１にあるフローティングゲート電極に異なる数の電荷を注入することによって、異なるデータに対応する。例えば、トランジスタＱｍ１のフローティングゲート電極に注入される電荷が比較的に多い時に、一ビットのビットデータ「１」を記憶していることとされ、トランジスタＱｍ１のフローティングゲート電極に注入される電荷が比較的に少ない時に、一ビットのビットデータ「０」を記憶していることとされる。トランジスタＱｍ１のフローティングゲート電極に注入される電荷の数がトランジスタＱｍ１の閾値電圧に影響を与える。図１にある例で説明する。もしＰＭＯＳトランジスタＱｍ１のフローティングゲート電極に注入される負電荷が比較的に多いなら、トランジスタＱｍ１の閾値電圧の絶対値が小さくなる。トランジスタＱｍ１のゲート電極におけるコントロール電圧Ｖｗ１が一定の状態に維持される場合に、フローティングゲート電極にある負電荷が比較的に多いので、トランジスタＱｍ１の通される程度も比較的に大きく、トランジスタＱｍ１のソース電極とドレイン電極との間に通される電流も大きくなる。言い換えると、トランジスタＱｍ１のゲート電極におけるコントロール電圧Ｖｗ１が一定の状態に維持される場合に、トランジスタＱｍ１のソース電極とドレイン電極との間に通されられる電流の大きさは、トランジスタＱｍ１に記憶されているビットデータが何かを代表することができる。
【０００４】
メモリ１０が各々のメモリセルにあるデータを読み取る時に、各々のメモリセルにフローティングゲート電極を具えるトランジスタが提供できる電流の大きさによって、前記メモリセルに記憶されているビットデータを判断及び読取をする。更に図１を例として、もしメモリ１０がメモリセル１２Ａに記憶されているビットデータを読み取りたい場合、コントロール電圧Ｖｂ１がアクセストランジスタＱａ１を導通し、トランジスタＱｍ１がコントロール電圧Ｖｗ１によるゲート電極のバイアスのもとで、フローティングゲート電極に備えられる電荷量により、ソース電極とドレイン電極との間に駆動電流Ｉｐ１を提供する。駆動電流Ｉｐ１が導通されるアクセストランジスタＱａ１を通し、接点Ｎｐ３に注入する。この時、メモリアレイ１４にある他のメモリセル（メモリセル１２Ｂのようなメモリセル）が電流を提供しない。図１にあるメモリセル１２Ｂを例として、コントロール電圧Ｖｂ２がアクセストランジスタＱａ２をオフし、メモリセル１２Ｂが接点Ｎｐ３に電流を提供することをさせなくて、メモリセル１２Ａがデータを読み取ることに影響を与えない。
【０００５】
メモリセル１２Ａの提供される駆動電流Ｉｐ１が接点Ｎｐ３に注入した後に、トランジスタＱ３を通し、トランジスタＱ１に注入する。センシング負荷セルとされるトランジスタＱ１が接点Ｎｐ１で駆動電流Ｉｐ１を受けた後に、接点Ｎｐ１でセンシング電圧Ｖｐ１を印加する。同じように、リファレンス負荷セルとされるトランジスタＱ２は、トランジスタＱ５から提供されるリファレンス電流Ｉｐ２を受けた後に、接点Ｎｐ２でリファレンス電圧Ｖｐ２を印加する。続いて、図２を参照して下さい（同時に図１も参照する。）。図２は図１にある二つ負荷セルの電圧−電流関係を表す説明図であり、横軸が電圧の大きさであり、縦軸が電流の大きさである。一般の状況では、センシング負荷セルとされるトランジスタＱ１とリファレンス負荷セルとされるトランジスタＱ２は、一致されるトランジスタであり、この二つトランジスタがダイオードの形で繋がり成された後に、各々のトランジスタにおけるドレイン電極（即ち、接点Ｎｐ１、Ｎｐ２）の電圧とドレイン電極の電流との関係が曲線２０に開示するようである。前に述べたように、メモリセル１２Ａが異なるビットデータを記憶する時に、メモリセル１２Ａが大きさの異なる駆動電流Ｉｐ１を提供できる。図２に標示される電流Ｉｐ１（Ａ）Ｉｐ１（Ｂ）のように、それぞれ異なるビットデータを代表する対応される二つ大きさの異なる駆動電流である。大きさの異なる駆動電流Ｉｐ１（Ａ）、Ｉｐ１（Ｂ）が接点Ｎｐ１を介してトランジスタＱ１に注入する時に、トランジスタＱ１が曲線２０の電流−電圧関係に従って接点Ｎｐ１でそれぞれ大きさの異なるセンシング電圧Ｖｐ１（Ａ）、Ｖｐ１（Ｂ）を印加する。接点Ｎｐ１で表せる二つセンシング電圧Ｖｐ１（Ａ）、Ｖｐ１（Ｂ）に対して、トランジスタＱ５が一定の値のコントロール電圧Ｖ０でゲート電極を駆動する。そして、発生されるリファレンス電流Ｉｐ２がトランジスタＱ２を駆動でき、接点Ｎｐ２で一定の値のリファレンス電圧Ｖｐ２を印加する。比較器１８は、接点Ｎｐ１における電圧が、リファレンス電圧Ｖｐ２より大きいセンシング電圧Ｖｐ１（Ｂ）であるか、リファレンス電圧Ｖｐ２より小さいセンシング電圧Ｖｐ１（Ａ）であるかを比較した後に、等価的にメモリセル１２Ａの提供される駆動電流Ｉｐ１が大きいか小さいかを判断できる、即ち、メモリセル１２Ａに記憶されているビットデータが何かを判断でき、対応される読み取り信号Ｓｒを生じ、データを読み取る目的に達する。
【０００６】
図１にあるトランジスタＱ３とインバータ１６ＡおよびトランジスタＱ４とインバータ１６Ｂは、それぞれメモリアレイ１４とメモリセルとの負荷効果を隔てるのに使われる。接点Ｎｐ１、Ｎｐ３との間に電気的に接続されるトランジスタＱ３に対して、トランジスタＱ３の功能は、接点Ｎｐ３の電圧ができれば一定の値に維持させ、接点Ｎｐ１におけるセンシング電圧の変化に影響されない。トランジスタＱ３とセンシング増幅モジュールに対して、メモリアレイ１４にある各々のメモリセルが等価的に一つ大きい等価コンデンサＣ０と等しい（図１に標示するように）。例えば、接点Ｎｐ３の電圧が接点Ｎｐ１に従って変わる場合、等価コンデンサＣ０に充放電することと等しい。メモリセルから提供される駆動電流が必ず一部の電流を分け、等価コンデンサＣ０に充放電してから、接点Ｎｐ３の電圧を変わることができるようになる。こうしたら、ただデータの読み取りに影響を与えるだけではなく、等価コンデンサＣ０に充放電する完了を待つために、読み取る過程が起こされる時間を延長しなければならない。従って、トランジスタＱ３の功能は、接点Ｎｐ３の電圧を維持し、メモリアレイから成される等価コンデンサＣ０の大きい負荷によって起こされる上に述べた反面影響を避けることができる。トランジスタＱ３の工作原理は、下に略述する。接点Ｎｐ３の電圧が上昇する時に、インバータ１６ＡがトランジスタＱ３におけるゲート電極のバイアス電圧を対応的に下げ、ＰＭＯＳトランジスタＱ３の導通程度を増やし、接点Ｎｐ３の電圧を下げる。逆に、例えば接点Ｎｐ３の電圧が下がる場合、インバータ１６ＡがトランジスタＱ３におけるゲート電極のバイアス電圧を上げ、トランジスタＱ３の導通程度を減らし、接点Ｎｐ３の電圧を上げる。インバータ１６Ａのフィードバック制御によって、接点Ｎｐ３の電圧がほぼ一定の値に維持される。
【０００７】
従来技術によるメモリ１０の欠点が下に略述できる。まず、トランジスタＱ１、Ｑ２がそれぞれダイオードの繋がり形でセンシング負荷セルとリファレンス負荷セルに成される。図２に開示するように、この二つ負荷セルにとって、電流−電圧曲線が放物線を表す曲線２０であり、この曲線の凹みが上に向き（図２にある矢印Ａ１が指す方向）、メモリセルが提供する二つ異なる駆動電流Ｉｐ１（Ａ）、Ｉｐ１（Ｂ）の間における電流差が大きくても、曲線２０を介してそれぞれセンシング電圧Ｖｐ１（Ａ）、Ｖｐ１（Ｂ）に対応した後に、二つセンシング電圧の間の電圧差が大きくならなくて、更にこの二つセンシング電圧とリファレンス電圧Ｖｐ２（即ち、図２に標示される電圧差ｄＶ１、ｄＶ２）との差異も拡大できないことを表す。メモリ１０のデータ読み取りにおける過程は、比較器１８がはっきりセンシング電圧Ｖｐ１とリファレンス電圧Ｖｐ２との間の電圧の大きさを比較できるかによるので、もし電圧差ｄＶ１、ｄＶ２が大きくないなら、読み取る過程にあるノイズ裕度が減らされ、読み取る過程がノイズにより間違って読み取りやすくなることを招く。例えば、もし電圧差ｄＶ１が小さすぎて、ただほんのわずかなノイズが接点Ｎｐ１に侵入したら、もとがリファレンス電圧Ｖｐ２より小さいセンシング電圧Ｖｐ１（Ａ）は、ノイズ侵入によって間違ってリファレンス電圧Ｖｐ２より大きくなり、比較器１８がメモリセル１２Ａにあるデータを間違って読み取ってしまう。
【０００８】
その他、従来技術によるメモリ１０の中に負荷セルとされるトランジスタＱ１、Ｑ２におけるゲート電極が接点Ｎｐ１、Ｎｐ２の電圧に駆動され、二つトランジスタの駆動状態がそれぞれ隔たることによって、両トランジスタがそれぞれ異なるノイズに影響され、差動駆動の比較器１８が二重ノイズに影響されやすい。例えば、メモリセル１２Ａが駆動電流Ｉｐ１（Ａ）を提供するけれども、接点Ｎｐ１が正電圧ノイズに干渉され、接点Ｎｐ１のセンシング電圧Ｖｐ１が図２に標示されるセンシング電圧Ｖｐ１（Ａ）より大きくさせられる。この時、接点Ｎｐ２が負電圧ノイズに干渉され、接点Ｎｐ２のリファレンス電圧が図２に標示されるリファレンス電圧Ｖｐ２より小さくなってしまう。このように、リファレンス電圧Ｖｐ２がセンシング電圧Ｖｐ１より小さくなる可能性は十分があり、比較器１８が、メモリセル１２Ａにあるデータが駆動電流Ｉｐ１（Ｂ）に対応することを間違って判断してしまう。
【０００９】
前に述べたように、フラッシュメモリがもう幅広く各種のマイクロプロセッサーシステムに使われる。異なるマイクロプロセッサーシステムの中で、フラッシュメモリに提供できる直流バイアス電圧Ｖｄも異なっている。一部のコンピュータシステムの中で、６Ｖのバイアス電圧を提供でき、一部のモバイル装置の中で、ただ２Ｖより低いバイアス電圧をしか提供できない。同じなメモリ設計が異なるバイアス操作環境に適用されることも、ＩＴ業界が努力する目標の一つである。従来技術によるメモリ１０の欠点の一つが異なる操作環境に適用しにくいことである。このポイントを説明するために、続いて、図３を参照して下さい。基本上に、図３に開示するのは、図１にあるメモリ１０である。しかし、図３の中では、更に比較器１８とインバータ１６Ａの典型的な実施方法も一緒に記載している。図３の中で、インバータ１６ＡがＮＭＯＳトランジスタＱ１１とＰＭＯＳトランジスタＱ１２から組み成されるＣＭＯＳトランジスタによって形成される。比較器１８は、ＮＭＯＳトランジスタＱ７、Ｑ８が差動入力対に組まれ、電流源２２が前記差動入力対をバイアスするのに使われ、ＰＭＯＳトランジスタＱ９、Ｑ１０が能動負荷として使われ、接点Ｎｐ６で読取信号Ｓｒを取り出す。インバータ１６Ａと比較器１８は、直流バイアス電圧Ｖｄと低直流バイアス電圧Ｖｇでバイアスする。
【００１０】
前に述べたように、接点Ｎｐ３の電圧がトランジスタＱ３によって一定の値に維持され、この定値電圧の大きさがメモリアレイ１４のバイアスと関係するので、バイアス電圧Ｖｄの大きさが何かに関わらず、通常に接点Ｎｐ３の電圧が一定の値にされる。しかし、インバータ１６Ａの中にあるトランジスタＱ１２にとって、ゲート電極のバイアス電圧が固定であるけれども、ソース電極のバイアス電圧Ｖｄが操作環境によって変わる。このように、異なるバイアス操作環境で、トランジスタＱ１２における各々の電極の間でのバイアス状況も大幅に変わり、インバータ１６Ａが比較的によいバイアス範囲にバイアスにすることが難しくなる。インバータ１６Ｂでも類似なことが発生する。同じように、異なるバイアス操作環境で、接点Ｎｐ１でのセンシング電圧Ｖｐ１と接点Ｎｐ２でのリファレンス電圧Ｖｐ２がほぼ一定の値に維持される。（センシング電圧Ｖｐ１が変わっても、その変わる範囲が各種の操作環境にある異なるバイアス電圧の差異と比べて極めて小さい。）だから、比較器１８にあるトランジスタＱ７、Ｑ８のバイアス状況もほぼ一定に維持される。逆に、バイアス電圧ＶｄによりバイアスされるトランジスタＱ９、Ｑ１０における各々の電極のバイアス条件が異なる操作環境によって劇的に変わる。比較器１８が異なる操作環境で比較的によいバイアス状況に維持されることが難しい。前に述べた色々な原因で、従来技術によるメモリ１０の設計を色々な操作環境に適用させることが難しい。特定の操作環境に対して、改めて特定回路を設計することによって、従来技術によるメモリを正常に動かすことができる。それにより、回路を設計及び製造する時間を比較的に多く費やすので、フラッシュメモリの発展と普及に不利な影響を与えてしまう。
【００１１】
【発明が解決しようとする課題】
本発明は、従来技術によるフラッシュメモリの欠点を解決するために、結合されたゲート電圧によって駆動される負荷トランジスタでデータを読み取るセンシング増幅器を有するフラッシュメモリを提供することを課題とする。
【００１２】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、ビットデータを記憶し、前記ビットデータにより駆動電流を提供し、記憶される前記ビットデータが変わる時に、提供される駆動電流の大きさも前記ビットデータに従って変わる少なくとも一つメモリセルと、メモリセルから提供される駆動電流と第一駆動電圧とを受けるのに使われ、前記駆動電流と前記第一駆動電圧の大きさによりセンシング電圧を出力し、前記駆動電流或いは前記第一駆動電圧が変わる時に、前記センシング電圧も前記駆動電流或いは前記第一駆動電圧に従って変わるセンシング負荷セルと、第二駆動電圧を受けるのに使われ、前記第二駆動電圧の大きさによりリファレンス電圧を生じるリファレンス負荷セルと、前記第一駆動電圧の大きさを変えるのに使われ、前記駆動電流の大きさが変わる時に、前記センシング電圧が実質上に変わらなく維持することができ、更に前記第一駆動電圧により前記第二駆動電圧を生じ、前記第一駆動電圧が変わる時に、前記第二駆動電圧も前記第一駆動電圧に従って変わる制御回路と、前記センシング電圧と前記リファレンス電圧との差異によりメモリセルに記憶される前記ビットデータを判別する比較器とを含む構造によって課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。
【００１３】
以下、この発明について具体的に説明する。
【００１４】
請求項１に記載するメモリは、ビットデータを記憶し、前記ビットデータにより駆動電流を提供し、記憶される前記ビットデータが変わる時に、提供される駆動電流の大きさも前記ビットデータに従って変わる少なくとも一つメモリセルと、前記メモリセルから提供される駆動電流と第一駆動電圧とを受けるのに使われ、前記駆動電流と前記第一駆動電圧の大きさによりセンシング電圧を出力し、前記駆動電流或いは前記第一駆動電圧が変わる時に、前記センシング電圧も前記駆動電流或いは前記第一駆動電圧に従って変わるセンシング負荷セルと、第二駆動電圧を受けるのに使われ、前記第二駆動電圧の大きさによりリファレンス電圧を生じるリファレンス負荷セルと、前記第一駆動電圧の大きさを変えるのに使われ、前記駆動電流の大きさが変わる時に、前記センシング電圧が実質上に変わらなく維持することができ、更に前記第一駆動電圧により前記第二駆動電圧を生じ、前記第一駆動電圧が変わる時に、前記第二駆動電圧も前記第一駆動電圧に従って変わる制御回路と、前記センシング電圧と前記リファレンス電圧との差異によりメモリセルに記憶される前記ビットデータを判別する比較器とを含む。
【００１５】
請求項２に記載するメモリは、請求項１における駆動電流が増加する時に、前記制御回路が前記第一駆動電圧を増加し、前記センシング電圧に一定の値を維持させる。
【００１６】
請求項３に記載するメモリは、請求項１における制御回路は、予定電圧を生じる電圧発生器と、前記センシング電圧と前記予定電圧との電圧差により前記第一駆動電圧を変え、前記センシング電圧に前記予定電圧と実質上に同じくさせる第二比較器とを含む。
【００１７】
請求項４に記載するメモリは、請求項３におけるメモリが直流のバイアス電圧にバイアスされ、前記電圧発生器が前記バイアス電圧により前記予定電圧を生じる電圧フォローワーである。
【００１８】
請求項５に記載するメモリは、請求項１における制御回路の生じる前記第二駆動電圧が前記第一駆動電圧と実質上に等しい。
【００１９】
請求項６に記載するメモリは、請求項１におけるセンシング負荷セルは、ＭＯＳトランジスタを含み、前記ＭＯＳトランジスタのゲート電極が前記制御回路に電気的に接続され、前記第一駆動電圧を受けるのに使われ、前記ＭＯＳトランジスタのドレイン電極が前記メモリのメモリセルに電気的に接続され、各々の前記メモリセルの提供する駆動電流を受けるのに使われる。
【００２０】
請求項７に記載するメモリは、請求項６における前記ＭＯＳトランジスタのドレイン電極が更に前記制御回路と前記比較器に電気的に接続され、前記センシング電圧を出力するのに使われる。
【００２１】
請求項８に記載するメモリは、請求項１におけるリファレンス負荷セルは、ＭＯＳトランジスタを含み、前記ＭＯＳトランジスタのゲート電極が前記制御回路に電気的に接続され、前記第二駆動電圧を受けるのに使われ、前記ＭＯＳトランジスタのドレイン電極が前記比較器に電気的に接続され、前記リファレンス電圧を出力するのに使われる。
【００２２】
請求項９に記載するメモリは、請求項８におけるメモリは更に、リファレンス電流を生じるリファレンスセルを含み、前記リファレンス負荷セルの中にあるトランジスタにおけるドレイン電極が前記リファレンスセルに電気的に接続され、前記トランジスタが前記リファレンス電流によってバイアスされることができる。
【００２３】
請求項１０に記載するメモリは、請求項１における各々のメモリセルは、フローティングゲート電極を有するＭＯＳトランジスタを含むことを特徴とする請求項１に記載のメモリ。
【００２４】
請求項１１に記載するメモリは、ビットデータを記憶し、前記ビットデータにより駆動電流を提供し、記憶される前記ビットデータが変わる時に、提供される駆動電流の大きさも前記ビットデータにしたがって変わる少なくとも一つメモリセルと、メモリセルから提供される駆動電流と第一駆動電圧とを受けるのに使われ、前記駆動電流と前記第一駆動電圧の大きさによりセンシング電圧を出力し、前記駆動電流或いは前記第一駆動電圧が変わる時に、前記センシング電圧も前記駆動電流或いは前記第一駆動電圧に従って変わるセンシング負荷セルと、第二駆動電圧を受けるのに使われ、前記第二駆動電圧の大きさによりリファレンス電圧を生じ、前記第二駆動電圧が変わる時に、前記リファレンス電圧も前記第二駆動電圧に従って変わるリファレンス負荷セルと、前記第二駆動電圧の大きさを制御するのに使われ、前記リファレンス電圧に一定の値を維持させ、更に前記第二駆動電圧の大きさにより前記第一駆動電圧を生じ、前記第二駆動電圧が変わらない状態の下で、前記第一駆動電圧が前記駆動電流の大きさの変化に従って変わらない制御回路と、前記センシング電圧と前記リファレンス電圧との差異によりメモリセルに記憶される前記ビットデータを判別する比較器とを含む。
【００２５】
請求項１２に記載するメモリは、請求項１１における制御回路は、予定電圧を生じる電圧発生器と、前記リファレンス電圧と前記予定電圧との電圧差により前記第二駆動電圧を変え、前記リファレンス電圧に前記予定電圧と実質上に同じくさせる第二比較器を含む。
【００２６】
請求項１３に記載するメモリは、請求項１２におけるメモリが直流のバイアス電圧にバイアスされ、前記電圧発生器が前記バイアス電圧により前記予定電圧を生じる電圧フォローワーであることを特徴とする請求項１２に記載のメモリ。
【００２７】
請求項１４に記載するメモリは、請求項１１における制御回路の生じる前記第一駆動電圧が前記第二駆動電圧と実質上に等しい。
【００２８】
請求項１５に記載するメモリは、請求項１１における前記センシング負荷セルは、ＭＯＳトランジスタを含み、前記ＭＯＳトランジスタのゲート電極が前記制御回路に電気的に接続され、前記第一駆動電圧を受けるのに使われ、前記ＭＯＳトランジスタのドレイン電極が前記メモリのメモリセルに電気的に接続され、各々の前記メモリセルの提供する駆動電流を受けるのに使われる。
【００２９】
請求項１６に記載するメモリは、請求項１１における前記リファレンス負荷セルは、ＭＯＳトランジスタを含み、前記ＭＯＳトランジスタのゲート電極が前記制御回路に電気的に接続され、前記第二駆動電圧を受けるのに使われ、前記ＭＯＳトランジスタのドレイン電極が前記比較器に電気的に接続され、前記リファレンス電圧を出力するのに使われる。
【００３０】
請求項１７に記載するメモリは、請求項１６におけるＭＯＳトランジスタのドレイン電極が更に前記制御回路に電気的に接続され、前記制御回路に前記リファレンス電圧を出力するのに使われる。
【００３１】
請求項１８に記載するメモリは、請求項１７における前記メモリは更に、リファレンス電流を生じるリファレンスセルを含み、前記リファレンス負荷セルの中にあるトランジスタにおけるドレイン電極が前記リファレンスセルに電気的に接続され、前記トランジスタが前記リファレンス電流によってバイアスされること。
【００３２】
請求項１９に記載するメモリは、請求項１１における各々のメモリセルは、フローティングゲート電極を有するＭＯＳトランジスタを含む。
【００３３】
請求項２０に記載するメモリは、ビットデータを記憶し、前記ビットデータにより駆動電流を提供し、記憶される前記ビットデータが変わる時に、提供される駆動電流の大きさも前記ビットデータにしたがって変わる少なくとも一つメモリセルと、メモリセルから提供される駆動電流と第一駆動電圧とを受けるのに使われ、前記駆動電流と前記第一駆動電圧の大きさによりセンシング電圧を出力し、前記駆動電流或いは前記第一駆動電圧が変わる時に、前記センシング電圧も前記駆動電流或いは前記第一駆動電圧に従って変わるセンシング負荷セルと、第二駆動電圧を受けるのに使われ、前記第二駆動電圧の大きさによりリファレンス電圧を生じ、前記第二駆動電圧が変わる時に、前記リファレンス電圧も前記第二駆動電圧に従って変わるリファレンス負荷セルと、同時に前記第一駆動電圧及び前記第二駆動電圧の大きさを制御するのに使われ、前記第一駆動電圧が変わる時に、前記第二駆動電圧も前記第一駆動電圧に従って変わり、前記第一駆動電圧が一定の値に維持される時に、前記第二駆動電圧も一定の値に維持される制御回路と、前記センシング電圧と前記リファレンス電圧との差異により前記メモリセルに記憶される前記ビットデータを判別する比較器とを含む。
【００３４】
請求項２１に記載するメモリは、請求項２０における制御回路がセンシング電圧より前記第一駆動電圧及び前記第二駆動電圧を制御し、前記駆動電流が変わる時に、前記第一駆動電圧及び前記第二駆動電圧も前記駆動電流に従って変わり、前記センシング電圧に一定の値を維持させる。
【００３５】
請求項２２に記載するメモリは、請求項２１における制御回路は、予定電圧を生じる電圧発生器と、前記センシング電圧と前記予定電圧との電圧差により前記第一駆動電圧を変え、前記センシング電圧に前記予定電圧と実質上に同じくさせる第二比較器とを含むことを特徴とする請求項２１に記載のメモリ。
【００３６】
請求項２３に記載するメモリは、請求項２２におけるメモリが直流のバイアス電圧にバイアスされ、前記電圧発生器が前記バイアス電圧により前記予定電圧を生じる電圧フォローワーである。
【００３７】
請求項２４に記載するメモリは、請求項２０における制御回路がリファレンス電圧より前記第一駆動電圧及び前記第二駆動電圧を制御し、リファレンス電圧に一定の値を維持させる。
【００３８】
請求項２５に記載するメモリは、請求項２４における前記制御回路は、予定電圧を生じる電圧発生器と、前記リファレンス電圧と前記予定電圧との電圧差により前記第二駆動電圧を変え、前記リファレンス電圧に前記予定電圧と実質上に同じくさせる差動増幅器を含む。
【００３９】
請求項２６に記載するメモリは、請求項２５におけるメモリが直流のバイアス電圧にバイアスされ、前記電圧発生器が前記バイアス電圧により前記予定電圧を生じる電圧フォローワーである。
【００４０】
請求項２７に記載するメモリは、請求項２０における制御回路が前記第一駆動電圧に前記第二駆動電圧と実質上に等しくさせる。
【００４１】
請求項２８に記載するメモリは、請求項２０におけるセンシング負荷セルは、ＭＯＳトランジスタを含み、前記ＭＯＳトランジスタのゲート電極が前記制御回路に電気的に接続され、前記第一駆動電圧を受けるのに使われ、前記ＭＯＳトランジスタのドレイン電極が前記メモリのメモリセルに電気的に接続され、各々の前記メモリセルの提供する駆動電流を受けるのに使われる。
【００４２】
請求項２９に記載するメモリは、請求項２８におけるＭＯＳトランジスタのドレイン電極が更に前記比較器に電気的に接続され、前記センシング電圧を出力する。
【００４３】
請求項３０に記載するメモリは、請求項２０における前記リファレンス負荷セルは、ＭＯＳトランジスタを含み、前記ＭＯＳトランジスタのゲート電極が前記制御回路に電気的に接続され、前記第二駆動電圧を受けるのに使われ、前記ＭＯＳトランジスタのドレイン電極が前記比較器に電気的に接続され、前記リファレンス電圧を出力するのに使われる。
【００４４】
請求項３１に記載するメモリは、請求項３０における前記メモリは更に、リファレンス電流を生じるリファレンスセルを含み、前記リファレンス負荷セルの中にあるトランジスタにおけるドレイン電極が前記リファレンスセルに電気的に接続され、前記トランジスタが前記リファレンス電流によってバイアスされる。
【００４５】
【発明の実施の形態】
本発明は、メモリに関し、特に結合ゲート電極によって駆動される負荷トランジスタでデータを読み取るセンシング増幅器を有するフラッシュメモリに関し、ビットデータを記憶し、前記ビットデータにより駆動電流を提供し、記憶される前記ビットデータが変わる時に、提供される駆動電流の大きさも前記ビットデータに従って変わる少なくとも一つメモリセルと、メモリセルから提供される駆動電流と第一駆動電圧とを受けるのに使われ、前記駆動電流と前記第一駆動電圧の大きさによりセンシング電圧を出力し、前記駆動電流或いは前記第一駆動電圧が変わる時に、前記センシング電圧も前記駆動電流或いは前記第一駆動電圧に従って変わるセンシング負荷セルと、第二駆動電圧を受けるのに使われ、前記第二駆動電圧の大きさによりリファレンス電圧を生じるリファレンス負荷セルと、前記第一駆動電圧の大きさを変えるのに使われ、前記駆動電流の大きさが変わる時に、前記センシング電圧が実質上に変わらなく維持することができ、更に前記第一駆動電圧により前記第二駆動電圧を生じ、前記第一駆動電圧が変わる時に、前記第二駆動電圧も前記第一駆動電圧に従って変わる制御回路と、前記センシング電圧と前記リファレンス電圧との差異によりメモリセルに記憶される前記ビットデータを判別する比較器とによってフラッシュメモリを構成する。
【００４６】
かかるフラッシュメモリの構造と特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。
【００４７】
【第一の実施例】
図４を参照して下さい。図４は本発明によるメモリ３０の回路を表す説明図である。メモリ３０の中には、メモリアレイ３４を含み、メモリアレイ３４に複数のメモリセル（図４に二つメモリセル３２Ａ、３２Ｂが代表として記載されている。）が設けてあり、各々のメモリセルが一つビットデータを記憶するのに使われる。本発明の中にあるメモリアレイ３４及び各々のメモリセルの回路構造は、従来技術によるメモリ１０と同じメモリアレイ及びメモリセルとすることができ、或いは他の種類のメモリセルとすることができる。図４は、メモリ１０にある回路構造と同じメモリアレイ及びメモリセルを説明する実施例である。メモリセル３２Ａを例として、この中にフローティングゲート電極を具えるＭＯＳトランジスタＳ１と、アクセストランジスタＳａ１を含み、コントロール電圧Ｖｗ１、Ｖｂ１がそれぞれトランジスタＳ１、Ｓａ１のゲート電極を制御するのに使われる。フラッシュメモリとされるメモリ３０にある各々のメモリセルがビットデータを記憶する原理は、図１にあるメモリ１０における各々のメモリセルが動く原理と同じである。メモリセル３２Ａを例として、トランジスタＳ１のフローティングゲート電極に異なる数の電荷を注入することによって異なるビットデータを記憶する時には、コントロール電圧Ｖｗ１を固定することによるトランジスタＳ１のゲート電極におけるバイアス電圧のもとで、大きさの異なる駆動電流を提供できる。メモリアレイ３４にある各々のメモリセルに対して、メモリ３０の中にも、リファレンスセルとされるＰＭＯＳトランジスタＭ３が設けてある。そのゲート電極を一定の値のコントロール電圧Ｖｒで制御し、一定の値のリファレンス電流を提供する。トランジスタＭ３もフローティングゲート電極を具えるトランジスタであることができる。しかし、フローティングゲート電極に蓄えられる電荷が一定の値に維持される。メモリ３０も直流バイアス電圧Ｖｄでバイアスを提供し、電圧値がバイアス電圧Ｖｄより低い直流低バイアス電圧Ｖｇが接地電圧であることができる（即ち、０Ｖの電圧）。
【００４８】
本発明によるもっとも重要な改善の一つは、本発明で新しいセンシング増幅モジュールを採用したのである。図４に開示するように、メモリは、メモリアレイ３４を有する以外に、またＮＭＯＳトランジスタＭ１、Ｍ２と比較器３８と制御回路４６から組まれ、メモリアレイ３４にある各々のメモリセルに記憶されているデータを読み取るのに使われるセンシング増幅モジュールを含む。そのうち、センシング負荷セルとされるトランジスタＭ１は、ドレイン電極が接点Ｎ１でメモリアレイ３４に電気的に接続され、ゲート電極が接点Ｎ３で制御回路４６に電気的に接続され、メモリセルのデータを読み取る時に、前記メモリセルの提供する駆動電流が接点Ｎ１を経由してトランジスタＭ１に注入し、接点Ｎ１でセンシング電圧Ｖ１を印加する。メモリアレイ３４にあり、フローティングゲート電極を具える各々のメモリセルに対して、トランジスタＭ３のゲート電極が直流のコントロール電圧Ｖｒによって制御され、トランジスタＭ３が大きさの固定されるリファレンス電流Ｉ２を発生し、更にリファレンス電流Ｉ２が接点Ｎ２に注入される。ドレイン電極が接点Ｎ２に電気的に接続されるトランジスタＭ２は、リファレンス負荷セルとされる。トランジスタＭ２のゲート電極は、トランジスタＭ１のゲート電極と同じく接点Ｎ３に電気的に接続される。接点Ｎ２でのリファレンス電流Ｉ２を受けた後に、トランジスタＭ２が接点Ｎ２でリファレンス電圧Ｖ２を印加することができる。比較器３８は、センシング電圧Ｖ１とリファレンス電圧Ｖ２の大きさを比較するのに使われ、更に比較した結果によって対応される読取信号Ｓａを生じる。制御回路４６には、もう一つ比較器３６と電圧発生器４２とが設けてあり、電圧発生器４２が一定の値の予定電圧Ｖ４を生じるのに使われる。本発明による比較的によい実施例の中に、電圧発生器４２が電圧フォローワーであり、バイアス電圧Ｖｄより低い一定の値における予定電圧Ｖ４を生じることができる。例えば、予定電圧Ｖ４は、バイアス電圧Ｖｄより二つ閾値電圧を低くされる定値電圧である。比較器３６は、それぞれ接点Ｎ１と電圧発生器４２に電気的に接続される二つ入力端を含む（図４に標示する「＋」と「−」）。比較器３６の出力端が接点Ｎ３に電気的に接続され、トランジスタＭ１、Ｍ２のゲート電極におけるバイアスを同期的に制御するのに使われる駆動電圧Ｖ３を生じる。本発明の中に、比較器３６が差動増幅器によって実現できる。その目的は、センシング電圧Ｖ１と予定電圧Ｖ４との間の差異を比較することによって駆動電圧Ｖ３でトランジスタＭ１、Ｍ２をフィードバック及び駆動し、最終的に接点Ｎ１のセンシング電圧Ｖ１と電圧発生器４２の生じられる一定の値の予定電圧Ｖ４を一致させる。言い換えると、制御回路４６は、トランジスタＭ１を駆動する形で、接点Ｎ１のセンシング電圧Ｖ１を一定の値に維持する（即ち、予定電圧Ｖ４と同じな定値である。）。
【００４９】
本発明によるメモリ３０がメモリセルのデータを読み取る原理は、下のように述べられる。例えば、メモリ３０がメモリセル３２Ａのビットデータを読み取る時に、トランジスタＳ１のビットデータによって提供される駆動電流Ｉ１が、導通されるトランジスタＳａ１を経由し、接点Ｎ１でのトランジスタＭ１に注入される。続いて図５と図６を参照して下さい。図５と図６は、それぞれトランジスタＭ１、Ｍ２における電流−電圧の曲線を表す説明図である。両図は横軸が電圧の大きさ（即ち、各々のトランジスタにおけるドレイン電極−ソース電極の電圧）であり、縦軸が電流の大きさ（即ち、各々のトランジスタにおけるドレイン電極−ソース電極の電流）である。トランジスタＭ１、Ｍ２のソース電極が低バイアス電圧Ｖｇに接続されるので、図５と図６にある横軸もそれぞれ接点Ｎ１、Ｎ２での電圧を代表でき、図５と図６にある縦軸の電流もそれぞれ接点Ｎ１、Ｎ２に注入される電流である。前に述べたように、メモリセル３２Ａに蓄えられているビットデータがビット「０」或いはビット「１」であり、図５に標示するようにメモリセル３２Ａの提供できる駆動電流Ｉ１が大きさの異なる駆動電流Ｉ１（Ａ）或いはＩ１（Ｂ）である。制御回路４６にある比較器３６が接点Ｎ１の電圧を予定電圧Ｖ４に維持するので、もしトランジスタＭ１に注入される駆動電流がＩ１（Ａ）であるなら、比較器３６が接点Ｎ３でトランジスタＭ１のゲート電極を駆動し、トランジスタＭ１における電流−電圧の曲線を図５にある曲線４０Ａにし、駆動電流がＩ１（Ａ）の時に接点Ｎ１の電圧が予定電圧Ｖ４であるバイアス条件に合うことになる。逆に、もしメモリセル３２Ａの提供する駆動電流が比較的に大きな駆動電流Ｉ１（Ｂ）であるなら、接点Ｎ１の電圧を予定電圧Ｖ４に合うために、比較器３６が接点Ｎ３の駆動電圧をＶ３（Ｂ）に上げて、この時におけるトランジスタＭ１の電流−電圧の曲線を曲線４０Ｂにさせる。
【００５０】
制御回路４６にある比較器３６が、異なる駆動電流Ｉ１（Ａ）、Ｉ１（Ｂ）に対して異なる駆動電圧Ｖ３（Ａ）、Ｖ３（Ｂ）でトランジスタＭ１のゲート電極を駆動する時には、同時に接点Ｎ３を介し、同じな駆動電流でリファレンス負荷セルを駆動する。即ちトランジスタＭ２である。図６に開示するように、トランジスタＭ２のゲート電極の電圧がそれぞれ駆動電圧Ｖ３（Ａ）、Ｖ３（Ｂ）である時に、トランジスタＭ２に対応する電流−電圧の曲線がそれぞれ曲線４１Ａ、４１Ｂになる。リファレンスセルのトランジスタＭ３は、接点Ｎ２を介して固定されるリファレンス電流Ｉ２をトランジスタＭ２に注入するので、トランジスタＭ２が駆動電流Ｉ１（Ａ）、Ｉ１（Ｂ）の違いに従って駆動されて曲線４１Ａ、４１Ｂになる時に、接点Ｎ２のリファレンス電圧Ｖ２も曲線４１Ａ、４１Ｂに従ってリファレンス電圧Ｖ２（Ａ）、Ｖ２（Ｂ）に変わる。比較器３８は接点Ｎ２でのリファレンス電圧Ｖ２がセンシング電圧Ｖ１より大きいリファレンス電圧Ｖ２（Ａ）或いはセンシング電圧Ｖ１より小さいリファレンス電圧Ｖ２（Ｂ）であることを比較した後に、事実上にメモリセル３２Ａから提供される駆動電流がＩ１（Ａ）或いはＩ１（Ｂ）であることを判断でき、即ちメモリセル３２Ａに記憶されているビットデータを読み取ることができる。まとめて言うと、メモリ３０の中で、メモリセルからトランジスタＭ１に注入される駆動電流は、駆動電流Ｉ１（Ａ）或いはＩ１（Ｂ）であっても、接点Ｎ１でのセンシング電圧は、制御回路４６がトランジスタＭ１を駆動することによって一定の値（即ち、予定電圧Ｖ４である。）に維持される。逆に、制御回路４６の駆動を介し、トランジスタＭ２が接点Ｎ２のところでそれぞれ異なるリファレンス電圧Ｖ２（Ａ）、Ｖ２（Ｂ）を利用し、メモリセル３２Ａから提供される駆動電流Ｉ１（Ａ）或いはＩ１（Ｂ）を表し、更にメモリセルにあるビットデータを読み出すことができる。
【００５１】
【第二の実施例】
図７を参照して下さい。図７は本発明によるもう一つ実施例（メモリ５０）の回路を表す説明図である。簡単に説明するために、メモリ５０の中では、メモリ３０と同じな記号を標示するデバイスが同じな功能をもつ。例えば、メモリアレイ３４にあり、記憶されているビットデータによって駆動電流を提供するメモリセルであり、固定されるリファレンス電流Ｉ２を生じるトランジスタＭ３であり、センシング増幅モジュールにあり、センシング負荷セルとして使われ、センシング電圧Ｖ１を印加するトランジスタＭ１であり、リファレンス負荷セルとして使われ、リファレンス電圧Ｖ２を印加するトランジスタＭ２であり、センシング電圧Ｖ１とリファレンス電圧Ｖ２によって、データを読み取り、読取信号Ｓａを生じる比較器３８である。メモリ５０の中にも、接点Ｎ３の駆動電圧Ｖ３を制御する制御回路５６が設けてある。制御回路５６には、一定の値である予定電圧Ｖ４を生じる電圧発生器４２ともう一つ比較器３６を設ける。本発明による図４にあるメモリ３０及び図７にあるメモリ５０を比較して、メモリ５０とメモリ３０が回路構造での違うところは、メモリ５０が比較器３６に標示される「＋」「−」の入力端をそれぞれ接点Ｎ２と電圧発生器４２に電気的に接続する。言い換えると、メモリ５０では、比較器３６が接点Ｎ３での駆動電圧Ｖ３でトランジスタＭ２を駆動し、接点Ｎ２のリファレンス電圧Ｖ２を一定の値（即ち、予定電圧Ｖ４である）に維持させる。
【００５２】
図７にあるメモリ５０がメモリセルにあるビットデータを読み取る動作原理に関して、続いて図８を参照して下さい（同時に図７を参照して下さい）。図８に開示する曲線４８は、トランジスタＭ１におけるドレイン電極とソース電極との間に現れる電流−電圧の曲線である。この中、横軸が電圧の大きさであり、縦軸が電流の大きさである。同じように、メモリ５０にあるトランジスタＭ１のソース電極が固定の低バイアス電圧Ｖｇに電気的に接続されるので、図８にある横軸の電圧が接点Ｎ１のセンシング電圧Ｖ１とされることができる。リファレンスセルＭ３が接点Ｎ２に提供するリファレンス電流Ｉ２は、元々一定の値における電流であるので、もし比較器３６が接点Ｎ３の駆動電圧Ｖ３を一定の値に維持させるなら、トランジスタＭ２が接点Ｎ２でのリファレンス電圧Ｖ２を一定の値に維持することができる。例えば、メモリ５０がメモリセル３２Ａにあるデータを読み取る場合、メモリセル３２Ａが記憶されているビットデータの違いによって接点Ｎ１に大きさの異なる駆動電流Ｉ１（Ａ）、Ｉ１（Ｂ）を提供する。制御回路５６が接点Ｎ３での駆動電圧Ｖ３を一定の値に維持するので、トランジスタＭ１の電流−電圧曲線が図８にある曲線４８に維持される。メモリセルがトランジスタＭ１に提供する駆動電流がＩ１（Ａ）或いはＩ１（Ｂ）であることに対応して、トランジスタＭ１が曲線４８に従って接点Ｎ１でセンシング電圧Ｖ１（Ａ）或いはＶ１（Ｂ）を印加する。例えば、トランジスタＭ２とトランジスタＭ１が一致し、トランジスタＭ２における電流−電圧の曲線を曲線４８に類似させる場合、電流の大きさが駆動電流Ｉ１（Ａ）、Ｉ１（Ｂ）の間に入るリファレンス電流Ｉ２も接点Ｎ２でセンシング電圧Ｖ１（Ａ）、Ｖ１（Ｂ）の間に入るリファレンス電圧Ｖ２を印加する。比較器３８は、接点Ｎ１でのセンシング電圧が、接点Ｎ２でのリファレンス電圧Ｖ２より小さいセンシング電圧Ｖ１（Ａ）或いは接点Ｎ２でのリファレンス電圧Ｖ２より大きいセンシング電圧Ｖ１（Ｂ）であることを比較し、事実上にメモリセルの提供される駆動電流を判別でき、更にメモリセルに記憶されているビットデータを読み取る。ここで注意すべき点は、本発明によるトランジスタＭ１、Ｍ２が一致されてないトランジスタであってもよい。ただトランジスタＭ２がリファレンス電流Ｉ２によってセンシング電圧Ｖ１（Ａ）、Ｖ１（Ｂ）の間に入るリファレンス電圧Ｖ２をバイアスとするだけで、上述の動作原理と合わせて、メモリセルに記憶されているビットデータを読み取ることができる。リファレンス電流Ｉ２の大きさすらも駆動電流Ｉ１（Ａ）、Ｉ１（Ｂ）の間に入らなくてもよい。
【００５３】
本発明による長所が下のように略述できる。まず、図５と図８からみると、本発明によるメモリに使われる負荷セル（センシング負荷セル或いはリファレンス負荷セルを含む）のトランジスタは、ゲート電極とドレイン電極を分けてバイアスする配置で操作され、共通ソース増幅器に似る配置であるので、両トランジスタにおける凹みが下向き（図８にある矢印Ａ２が指す方向）の電流−電圧曲線であることによってセンシング電圧とリファレンス電圧との差を拡げ、本発明によるメモリにあるセンシング増幅モジュールが比較的に広い操作範囲及びノイズ裕度を有する。比較して、図１に従来技術によるメモリ１０がダイオードの形で接続されるトランジスタを負荷セルとし、図２にある凹み上向きの電流−電圧曲線をしか使えないことによって異なるセンシング電圧を印加する。センシング電圧とリファレンス電圧との差を拡げることが難しいので、操作範囲及び読み取るノイズ裕度を有効的に拡げることができない。
【００５４】
更に、本発明による二つ負荷セル（即ち、トランジスタＭ１、Ｍ２である）のゲート電極が制御回路によって一緒に駆動及び制御されるので、二つ負荷セルのゲート電極にノイズが侵入しても、二つ負荷セルのドレイン電極（即ち、接点Ｎ１、Ｎ２である。）で同相ノイズを形成し、差動駆動の比較器３８を介した後に、同相ノイズが有効的に除かれ、本発明によるメモリのデータを読み取る動作に影響を与えない。例えば、接点Ｎ３に正ノイズがあり、接点Ｎ３の駆動電圧Ｖ３を上げさせた場合、駆動電圧Ｖ３が同時にトランジスタＭ１、Ｍ２を駆動し、接点Ｎ１、Ｎ２の電圧が同時に下がり、センシング電圧とリファレンス電圧との差をそのまま維持でき、更に比較器３８が両者の大きさの関係を判断してデータを正確的に読み取る。比較して、従来技術によるメモリ１０に負荷セルとされる二つトランジスタの三電極が互いに隔てられるので、ノイズの侵入がよくノイズの二重影響を招く。
【００５５】
その他、本発明によるメモリにあるセンシング増幅モジュールの配置は、各々の接点のバイアスに対して比較的に強い制御があり、更に本発明によるメモリの設計が幅広く異なるバイアス操作環境で適用される。本発明によるメモリ３０（図４を参照して下さい。）を例として制御回路４６は、接点Ｎ１の電圧を予定電圧Ｖ４の大きさに維持することができ、接点Ｎ２の電圧の大きさを一定の範囲（即ち、リファレンス電圧Ｖ２（Ａ）とリファレンス電圧Ｖ２（Ｂ）との間）に維持することもできる。本発明は、接点Ｎ１の電圧を設定される一定の値に維持することができ、メモリアレイ３４の負荷効果を隔てることができるだけではなく、またバイアス電圧Ｖｄの大きさに合わせてメモリ３０にある比較器３６、３８が適当な範囲の中にバイアスされる。前に述べたように、センシング増幅モジュールにとって、接点Ｎ１に電気的に接続されるメモリアレイ３４が等価的に一つ大きいコンデンサであり、メモリ３０が制御回路４６の駆動を介し、接点Ｎ１の電圧を一定の値に維持させ、メモリセルから提供される駆動電流がこの等価コンデンサに充放電することをしなくて、読み取る過程にもこの等価コンデンサの負荷影響をうけない。その他、メモリアレイ３４のバイアスにも比較的によい制御があり、直流バイアスＶｄが異なる操作環境に適用するために、ただ電圧発生器４２の生じる予定電圧Ｖ４を調整するだけで、接点Ｎ１（及びＮ２）のバイアスを主動的に制御することができる。
【００５６】
制御回路の設置もセンシング負荷モジュールにある比較器３６、３８のバイアスをより強く制御することができる。図９を参照して下さい。図９の回路は、図４にあるメモリ３０を表す。しかし、図９が比較器３６、３８の典型的な実施回路をより詳しく記載する。直流のバイアス電圧Ｖｄでバイアスされる比較器３６、３８は、ＮＭＯＳトランジスタＭ５、Ｍ６、Ｍ９、Ｍ１０でそれぞれ差動入力対を形成し、ＰＭＯＳトランジスタＭ７、Ｍ８、Ｍ１１、Ｍ１２で能動負荷を形成し、電流源２３Ａ、２３Ｂが前記差動入力対をバイアスするのに使われる。本発明は、電圧発生器４２の生じる予定電圧Ｖ４で接点Ｎ１、Ｎ２の電圧変動範囲を制御することができるので、予定電圧Ｖ４がバイアス電圧Ｖｄに従って調整するだけで、比較器３６、３８にあるＮＭＯＳトランジスタのバイアスがバイアス電圧Ｖｄに従って調整されることができ、比較器３６、３８の中にバイアス電圧ＶｄでバイアスされるＰＭＯＳトランジスタと合わせ、かつ各々のトランジスタにおける各電極のバイアス範囲がバイアス電圧の変わりによって大幅に変化しなくなる。前に述べたように、本発明による実施例の中で、電圧発生器４２が電圧フォローワーであり、予定電圧Ｖ４とする電圧Ｖｄ−Ｖｃを生じ、言い換えると、バイアス電圧Ｖｄより一つ固定電圧Ｖｃが低くなる予定電圧Ｖ４を生じる。このように、本発明によるメモリ設計が各種な異なるバイアス操作環境に応用される時に、バイアス電圧が変わっても、制御回路は、バイアス電圧に従って変わる予定電圧によって接点Ｎ１、Ｎ２のバイアスを一緒に調整し、比較器３６、３８の中にあるＮ型、Ｐ型トランジスタの各電極のバイアスも一緒に調整する。これらのトランジスタが異なるバイアス電圧の操作環境の下で各電極間の電圧差も一定の範囲の中に維持され、大幅な変化がなくなる。比較して、図３の従来技術によるメモリ１０の中に、インバータ１６Ａ、１６Ｂ或いは比較器１８の中にあるトランジスタに関係なく、各Ｎ型トランジスタのバイアスがバイアス電圧Ｖｄに従って自由に設定されることができない。各Ｐ型トランジスタのバイアスがバイアス電圧Ｖｄによって決められるので、従来技術によるメモリ１０の設計が異なるバイアス操作環境に応用される時に、各Ｎ型トランジスタのバイアスが各Ｐ型トランジスタのバイアスに従って変わらなく、各トランジスタの各電極間の電圧差が異なるバイアス操作環境で大幅な変化があり、正常に働くことができず、従来技術によるメモリ１０の設計が一式の形で異なるバイアス操作環境で適用されることができない。
【００５７】
【第三の実施例】
図１０を参考して下さい。図１０は本発明によるメモリのもう一つ実施例の回路を表す説明図である。メモリ６０と本発明による図４にあるメモリ３０は同じ制御原理でデータの読み取りを行うが、メモリ３０の設計がＰ型トランジスタのメモリセルに合わせるために使われ、メモリ６０の設計がＮ型トランジスタのメモリセルに合わせるために使われる。図１０にあるメモリ６０にメモリアレイ６４が設けてあり、メモリアレイ６４がビットデータを記憶する複数のメモリセル（図１０に二つメモリセル６２Ａ、６２Ｂを代表として記載する。）を含み、各々のメモリセルが一つビットデータを記憶するのに使われる。メモリセル６２Ａを例として、このメモリセルがデータを記憶することとされ、フローティングゲート電極を具えるＮＭＯＳトランジスタＴｍ１であり、記憶されているデータの違いによって大きさが異なる駆動電流Ｉ１０の吸込み駆動能力を提供する電流シンクとして使われる。トランジスタＴａ１がアクセストランジスタである。メモリアレイ６４に対応して、リファレンスセルとされるトランジスタＴ３がＮＭＯＳトランジスタであり、一定の値のリファレンス電流Ｉ２０を駆動する（トランジスタＴ３もフローティングゲート電極を具えるトランジスタであることができる。）。メモリ６０にあるトランジスタＴ１、Ｔ２、比較器６８及び制御回路７６がセンシング負荷モジュールを形成し、トランジスタＴ１、Ｔ２がそれぞれセンシング負荷セルとリファレンス負荷セルとして使われ、それぞれ接点Ｎ１０、Ｎ２０でセンシング電圧Ｖ１０とリファレンス電圧Ｖ２０を印加する。制御回路７６にある電圧発生器７２が一定の値の予定電圧Ｖ４０を生じるのに使われ、比較器６６が接点Ｎ３０のところで駆動電圧Ｖ３０でトランジスタＴ１、Ｔ２のゲート電極を駆動し、接点Ｎ１０でのセンシング電圧Ｖ１０を予定電圧Ｖ４０に固定的に維持する。比較器６８が接点Ｎ１０、Ｎ２０のセンシング電圧Ｖ１０とリファレンス電圧Ｖ２０を比較した後に、メモリセルにあるデータを読み取ることができ、対応する読取信号Ｓａ０を生じる。メモリ６０の動作原理はメモリ３０の動作原理とほぼ同様であり、図４、図５、図６の中及び関する説明の中から類推して得られる。回路設計の長所も同じである。本発明による技術を掲示することを妨げることなく、説明を省略する。
【００５８】
【第四の実施例】
続いて、図１１を参照して下さい。図１１は、本発明によるもう一つ実施例であるメモリ７０の回路を表す説明図である。メモリ７０とメモリ６０は類似しており、Ｎ型トランジスタメモリセルに合わせて設計され、説明を簡略するために、図１１にある各記号が図１０と同じく標示されるデバイスは、同じ功能を具える。メモリ７０とメモリ６０が大きく違うところは、メモリ７０の制御回路８６にある比較器６６が接点Ｎ２０のリファレンス電圧Ｖ２０によって接点Ｎ３０の駆動電圧Ｖ３０を生じ、リファレンス電圧Ｖ２０を一定の値の予定電圧Ｖ４０に維持させる。メモリ７０の動作原理が図７にあるメモリ５０の動作原理とほぼ同様であり、図８の中及び関する説明の中から類推して得られるため、ここでは説明を省略する。
【００５９】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の技術範囲においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【００６０】
【発明の効果】
従来技術によるメモリのセンシング増幅モジュールの中に、ダイオードの形で接続されるトランジスタがセンシング負荷セルとリファレンス負荷セルとして使われ、それぞれセンシング電圧とリファレンス電圧を印加し、更にセンシング電圧とリファレンス電圧によってメモリセルにあるデータを読み取る。ダイオードの形で接続される負荷セルにおける電流−電圧曲線の特性が制限され、両負荷セルの間が互いに隔たるように配置され、更に従来技術によるメモリがセンシング増幅モジュールの中に関係する接点のバイアスを主動的に制御することができないので、従来技術によるメモリのノイズ裕度と操作範囲が制限され、ノイズに影響されやすく、その設計が異なるバイアス電圧の操作環境に幅広く適用されることができない。比較して、本発明が制御回路によってセンシング負荷セルとリファレンス負荷セルにあるトランジスタのゲート電極を統一的に制御し、自由に設定される予定電圧によってセンシング電圧或いはリファレンス電圧を一定の値に維持させるので、共通ソース増幅に似る配置の電流−電圧曲線によってセンシング電圧とリファレンス電圧との間の差異を増加する。結合されたゲート電圧によって駆動される両負荷セルは、ノイズが同相の形で現れ、差動駆動の比較器によって消され、ノイズによる影響が減少される。制御回路もセンシング増幅モジュールの中にあるバイアス制御を強化することができるので、本発明によるメモリに負荷を隔てるトランジスタ及びインバータを設ける必要がなくて、本発明によるメモリの設計が簡単に異なるバイアス電圧の操作環境に適用され、メモリ設計及び製造コストを減らすことができる。
【図面の簡単な説明】
【図１】従来技術によるフラッシュメモリの回路を表す説明図である。
【図２】図１にある負荷セルにおける電流−電圧の関係を表す説明図である。
【図３】図１にあるメモリにおける比較的に詳細な回路を表す説明図である。
【図４】本発明によるメモリにおける第一実施例の回路を表す説明図である。
【図５】図４に関する負荷セルにおける電流−電圧の曲線を表す説明図である。
【図６】図４に関する負荷セルにおける電流−電圧の曲線を表す説明図である。
【図７】本発明によるメモリにおける第二実施例の回路を表す説明図である。
【図８】図７に関する負荷セルにおける電流−電圧の曲線を表す説明図である。
【図９】図４にあるメモリにおける比較的に詳細な回路を表す説明図である
【図１０】本発明によるメモリにおける第三実施例の回路を表す説明図である。
【図１１】本発明によるメモリにおける第四実施例の回路を表す説明図である。
【符号の説明】
１０、３０、５０、６０、７０　　　メモリ
１２Ａ−１２Ｂ、３２Ａ−３２Ｂ、６２Ａ−６２Ｂ　　　メモリセル
１４、３４、６４　　　メモリアレイ
１６Ａ、１６Ｂ　　　インバータ
１８、３６、３８、６６、６８　　　比較器
２０、４０Ａ−４０Ｂ、４１Ａ−４１Ｂ、４８　　　曲線
２２、２３Ａ、２３Ｂ　　　電流源
４２、７２　　　電圧発生器
４６、５６、７６、８６　　　制御回路
Ｉｐ２、Ｉ２、Ｉ２０　　　リファレンス電流
Ｖｄ　　　バイアス電圧
Ｖｇ　　　低バイアス電圧
Ａ１、Ａ２　　　矢印
Ｃ０　　　等価コンデンサ
ｄＶ１、ｄＶ２　　　電圧差
Ｖ４、Ｖ４０　　　予定電圧
Ｓｒ、Ｓａ、Ｓａ０　　　読取信号
Ｖ３、Ｖ３０　　　駆動電圧
Ｖｐ１、Ｖｐ１（Ａ）、Ｖｐ１（Ｂ）、Ｖ１、Ｖ１（Ａ）、Ｖ１（Ｂ）、Ｖ１０センシング電圧
Ｉｐ１、Ｉｐ１（Ａ）、Ｉｐ１（Ｂ）、Ｉ１、Ｉ１（Ａ）、Ｉ１（Ｂ）、Ｉ１０駆動電流
Ｖｐ２、Ｖ２、Ｖ２（Ａ）、Ｖ２（Ｂ）、Ｖ２０　　　リファレンス電圧
Ｑ１−Ｑ１２、Ｑｍ１−Ｑｍ２、Ｑａ１−Ｑａ２、Ｍ１−Ｍ１２、Ｓａ１−Ｓａ２、Ｓ１−Ｓ２、Ｔ１−Ｔ２、Ｔａ１−Ｔａ２、Ｔｍ１−Ｔｍ２　　　　　トランジスタ
Ｖ０、Ｖｂ１、Ｖｂ２、Ｖｗ１、Ｖｗ２、Ｖｒ、Ｖｒ０、Ｖｂ１０、Ｖｂ２０、Ｖｗ１０、Ｖｗ２０　　　コントロール電圧
Ｎｐ１−Ｎｐ７、Ｎ１−Ｎ５、Ｎ１０、Ｎ２０、Ｎ３０　　　接点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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