(57)【要約】【課題】フライホール用整流素子の並列数に電気的制約されず、制御回路の駆動能力や実装面積、価格などに合わせて並列数を決定でき設計の自由度を増すことができる同期整流回路を提供する。【解決手段】かかる課題を解決するため、本発明に係る同期整流回路は、磁性部品に蓄積された励磁エネルギーを入力側へ回生若しくは出力側へ放出する形態のスイッチング電源回路に用いられる同期整流回路において、寄生素子を励磁エネルギーの回生若しくは放出の構成要素とする少なくとも１個の第１のフライホイール用半導体スイッチと、各第１のフライホイール用半導体スイッチと電流経路とが並列接続された少なくとも１個の第２のフライホイール用半導体スイッチと、各第２のフライホイール用半導体スイッチの非導通／導通を主スイッチの導通／非導通と同期して制御・駆動する制御回路とを備えることを特徴とする。【選択図】    図１
2004222368.tif 000002
【特許請求の範囲】
【請求項１】
磁性部品に蓄積された励磁エネルギーを入力側へ回生若しくは出力側へ放出する形態のスイッチング電源回路に用いられる同期整流回路において、
寄生素子を上記励磁エネルギーの回生若しくは放出の構成要素とする少なくとも１個の第１のフライホイール用半導体スイッチと、
上記各第１のフライホイール用半導体スイッチと電流経路とが並列接続された少なくとも１個の第２のフライホイール用半導体スイッチと、
上記各第２のフライホイール用半導体スイッチの非導通／導通を主スイッチの導通／非導通と同期して制御・駆動する制御回路と
を備えることを特徴とする同期整流回路。
【請求項２】
上記励磁エネルギーの回生若しくは放出を検出し、上記制御回路へ制御用信号を送出するフライバック電圧検出回路を備えることを特徴とする請求項１に記載の同期整流回路。
【請求項３】
整流回路に同期整流回路を用いたスイッチング電源回路において、
電源と、
上記電源から供給される電流を転流する半導体スイッチと、
請求項１又は請求項２に記載の同期整流回路と
を備えることを特徴とするスイッチング電源回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期整流回路及びスイッチング電源回路に関する。特に、並列接続された半導体スイッチ（例えば電界効果トランジスタ）を用いた同期整流回路を備えたスイッチング電源回路に適用できるものである。
【０００２】
【従来の技術】
同期整流回路は、整流回路を構成するダイオードの代わりに、電界効果トランジスタ（以下、「ＭＯＳＦＥＴ」と記す）やバイポーラジャンクショントランジスタ（以下、「ＢＪＴ」と記す）等を整流素子として用いた整流回路をいい、順方向電圧降下を小さくすることによって損失を低減させることができる。また、さらに損失を低減させるために、同期整流回路を構成する整流素子を並列化して、順方向電圧降下をより小さくすることにより可能とする。
【０００３】
以下では、従来の整流素子を並列化した同期整流回路について２つの例を挙げて簡単に説明する。
【０００４】
なお、以下の説明では、ＭＯＳＦＥＴの「導通」とは、チャネル部が低インピーダンス状態になり、電流が流せる状態を表す。また逆に、ＭＯＳＦＥＴの「非導通」とは、チャネル部が高インピーダンス状態になり、電流が流せない状態を表す。
【０００５】
また、ＭＯＳＦＥＴは、ボディダイオード（以下「ＢＤ」と記す）を有しており、一般的なファーストリカバリダイオード（以下、「ＦＲＤ」と記す）とほぼ同等の特性の「導通」、「非導通」となる。ここで、図６は、ＭＯＳＦＥＴの寄生素子を示した図であり、図６に示すように、ＢＤとは、ＭＯＳＦＥＴのドレインにカソード、ソースにアノードが接続されている寄生素子をいう。
【０００６】
図２は、従来の同期整流回路を備えた電源装置の回路構成例を示した構成図である。図２に示すように、同期整流回路Ｎ１０は、並列接続されたフライホイール用ＭＯＳＦＥＴＱ２、Ｑ３の駆動に、トランスＴ１からの励磁エネルギー放出によって生じるフライバック電圧ＶＦＢを利用した回路である。
【０００７】
また図３は、図２に示す同期整流回路Ｎ１０の動作による動作波形図である。
【０００８】
図３（Ａ）〜図３（Ｃ）において、信号源Ｖが高電位になると、主スイッチＱ１は導通し、トランスＴ１の１次巻き線間には入力電圧Ｖｉｎが印加される。
【０００９】
ここで、信号源Ｖが高電位になるとは、主スイッチＱ１のソース、又は、ＭＯＳＦＥＴＱ２及びＭＯＳＦＥＴＱ３のソースを基準にＭＯＳＦＥＴを導通状態にしうる電圧をいう。
【００１０】
図３示すように、トランスＴ１の巻き線比が１次側回路：２次側回路＝１：ｎである場合、トランスＴ１の２次巻き線間にはＶｉｎ×ｎとなる電圧が誘起される（図３（Ｃ）参照）。
【００１１】
そのため、トランスＴ１の２次側巻き線間に電圧が誘起されると、整流用ダイオードＤ１と、ＭＯＳＦＥＴＱ２及びＱ３を備える整流回路Ｎ１０と、インダクタＬ１及びコンデンサＣ１を備える平滑回路Ｎ４とを経て、負荷Ｎ２へ電力が供給される。
【００１２】
このとき、整流用ダイオードＤ１は順方向にバイアスされており、カソード−アノード間電圧ＶＤ１は低電位となる（図３（Ｄ）参照）。その結果、整流用ダイオードＤ１のカソード−アノード間にゲート−ソースが接続されているＭＯＳＦＥＴＱ２及びＱ３は非導通状態となる（図３（Ｅ）、（Ｆ）参照）。
【００１３】
次に、図３（Ａ）〜（Ｃ）において、信号源Ｖが低電位になると、主スイッチＱ１は非導通となるため、トランスＴ１の励磁インダクタンスＬｍと、主スイッチＱ１と、ＭＯＳＦＥＴＱ２及びＱ３と、整流用ダイオードＤ１との寄生容量による自由振動（共振）によって、主スイッチＱ１の導通時に蓄えられたトランスＴ１の励磁エネルギーが放出される。
【００１４】
ここで、信号源Ｖが低電位になるとは、主スイッチＱ１のソース、又は、ＭＯＳＦＥＴＱ２及びＭＯＳＦＥＴＱ３のソースを基準にＭＯＳＦＥＴを非導通状態にしうる電圧をいう。
【００１５】
この結果、フライバック電圧ＶＦＢが生じるが（図３（Ｃ）参照）、このフライバック電圧ＶＦＢは、トランスＴ１の２次側回路に電圧ＶＦＢ２（＝ＶＦＢ×ｎ）として誘起され（図３（Ｃ）参照）、このフライバック電圧ＶＦＢ２は整流用ダイオードＤ１のカソード−アノード間に印加され、この整流用ダイオードＤ１のカソードは高電位となる（図３（Ｄ）参照）。
【００１６】
この整流用ダイオードＤ１のカソードには、ＭＯＳＦＥＴＱ２及びＱ３のゲートが接続されているため、ＭＯＳＦＥＴＱ２及びＱ３は導通状態となる（図３（Ｅ）、（Ｆ）参照）。
【００１７】
その後、フライバックＶＦＢが無くなると（図３（Ｃ）参照）、整流用ダイオードＤ１のカソードは低電位となり（図３（Ｄ）参照）、ＭＯＳＦＥＴＱ２及びＱ３は非導通状態となるため、電流はＭＯＳＦＥＴＱ２及びＱ３のＢＤを流れる（図３（Ｅ）、（Ｆ）参照）。
【００１８】
このように、フライバック電圧ＶＦＢ２が無くなってから、主スイッチＱ１が再び導通状態になるまでの期間をＴＦＢとする。
【００１９】
以上の動作を一定周期で繰り返し、信号源Ｖの高電位期間を制御することによって、出力電圧を安定化する。
【００２０】
このように、図２に示す同期整流回路Ｎ１０は、回路構成が容易であり、またＭＯＳＦＥＴＱ２及びＱ３の入力容量がトランスＴ１の励磁エネルギー放出の際における自由振動（共振）要素となるため、並列数を増加させても駆動損失を発生させることがないという利点がある。
【００２１】
次に、図４は、別の従来の同期整流回路を備えた電源装置の回路構成例を示した構成図である。図４に示すように、同期整流回路Ｎ１１の構成例は、並列接続されたフライホイール用ＭＯＳＦＥＴＱ２及びＱ３の駆動に、駆動回路を含んだ制御回路Ｎ７を備えた回路である。また、図５は、図４に示す同期整流回路Ｎ１１の動作による動作波形図である。
【００２２】
図４において、制御回路Ｎ７は、ＭＯＳＦＥＴＱ２及びＱ３を主スイッチＱ１の導通／非導通と同期させ、かつ、主スイッチＱ１とＭＯＳＦＥＴＱ２及びＱ３の導通状態が逆となるようにする。すなわち、例えば主スイッチＱ１が導通の場合、ＭＯＳＦＥＴＱ２及びＱ３は非導通となるようにする。
【００２３】
例えば、図４の同期整流回路Ｎ１１において、主スイッチＱ１が非導通であるとき（図５（Ａ）、（Ｂ）参照）、トランスＴ１の２次巻き線の巻き始め側（黒丸側）は電圧が無くなるため、制御回路Ｎ７の入力端子が低電位となり（図５（Ｆ）参照）、制御回路Ｎ７内のインバータで反転され、制御回路Ｎ１内の駆動回路により高電位が出力される。ＭＯＳＦＥＴＱ２及びＱ３は、この高電位の出力を受け取り、導通状態になる（図５（Ｆ）参照）。
【００２４】
このように、図４に示す回帰整流回路Ｎ１１も、図２に示す同期整流回路と同様に、動作を一定周期で繰り返し、信号源Ｖの高電位期間を制御することによって、出力電圧を安定化する。
【００２５】
図４に示す同期整流回路Ｎ１１は、フライバック電圧ＶＦＢが無くなっても（図５（Ｂ）、（Ｃ）参照）、ＭＯＳＦＥＴＱ２及びＱ３が導通状態であるため、ＭＯＳＦＥＴＱ２及びＱ３のＢＤを導通しない（図５（Ｆ）参照）。その結果、図４の同期整流回路Ｎ１１は、図２に示す同期整流回路Ｎ１０より低損失な同期整流回路を実現することができる。
【００２６】
ここで、図２の同期整流回路Ｎ１０と図４の同期整流回路Ｎ１１との損失を算出する。なお、それぞれの同期整流回路の損失を算出する条件は、共に次のようなものである。また、図２の同期整流回路Ｎ１０の算出方法と図４の同期整流回路Ｎ１１の算出方法とを以下に示す。
【００２７】
まず、使用するＭＯＳＦＥＴは、ＨＡＴ２０４０Ｒ（日立製作所製：  Ｃｉｓｓ：４４００ｐＦ，Ｒｄｓ（ｏｎ）＝６．０ｍΩ，ＶＦＢＤ＝０．９Ｖ）である。ここで、Ｒｄｓ（ｏｎ）は、ＭＯＳＦＥＴ  ＯＮ抵抗（導通時のＭＯＳＦＥＴ内電流経路抵抗分）である。
【００２８】
また、ＶＦＢ２が無くなってから主スイッチＱ１が導通状態になるまでの期間ＴＦＢは主スイッチＱ１の非導通期間の２０％であり、遅延期間ＴＤＬは主スイッチＱ１の非導通期間の５％である。
【００２９】
さらに、負荷電流Ｉｏ＝２０Ａ、駆動電圧（ゲート−ソース間電圧）Ｖｇｓ＝１０Ｖ、スイッチング周波数ｆｓｗ＝２５０ｋＨｚ、ＯＮデューティ（主スイッチＱ１導通期間×ｆｓｗ）Ｄ＝０．４である。
【００３０】
図２に示す同期整流回路Ｎ１０の損失の算出方法は、下記式（１）〜（３）のようにして求める。
【００３１】
Ｐｄ＝０                                                    …（１）
Ｐｏｎ＝Ｒｄｓ（ｏｎ）／ｎ×Ｉｏ＊２×（１−Ｄ）×（１−ＴＦＢ／１００）
＋ＶＦＢ２×Ｉｏ×（１−Ｄ）×ＴＦＢ／１００                      …（２）
ここで、Ｉｏ＊２は、Ｉｏの２乗を示す。以下同様とする。
【００３２】
Ｐｌｏｓｓ＝Ｐｄ＋Ｐｏｎ                                          …（３）
また、図４に示す同期整流回路Ｎ１１の損失の算出方法は、下記式（４）〜（６）のようにして求める。
【００３３】
Ｐｄ＝Ｃｉｓｓ×Ｖｇｓ２×ｆｓｗ×ｎ                                  …（４）
Ｐｏｎ＝Ｒｄｓ（ｏｎ）／ｎ×Ｉｏ＊２×（１−Ｄ）×（１−ＴＤＬ／１００）
＋ＶＦＢ×Ｉｏ×（１−Ｄ）×ＴＤＬ／１００                      …（５）
Ｐｌｏｓｓ＝Ｐｄ＋Ｐｏｎ                                          …（６）
以上の算出方法を用いて、図２及び図４に示す同期整流回路の損失を表１に示す。
【００３４】
【表１】
2004222368.tif 000003
表１に示すように、図２の同期整流回路Ｎ１０において、並列数を増加させると合計損失が低減することがわかる。また、図４の同期整流回路Ｎ１１は、図２の同期整流回路Ｎ１０と比べて低い損失となるが、並列数４個を最小損失として、それ以上は増加することがわかる。
【００３５】
【非特許文献１】
山下、村上、谷内、金井１９９５年電子情報通信学会通信ソサエティ大会Ｂ−５９９．１９９５
【００３６】
【発明が解決しようとする課題】
しかしながら、上述した図２に示す同期整流回路Ｎ１０は、フライバック電圧ＶＦＢがなくなると、その後、ＭＯＳＦＥＴＱ２及びＱ３はチャネル部非導通状態となり、ＭＯＳＦＥＴＱ２及びＱ３のＢＤに電流が流れる（この電流の流れる期間を図３（Ｆ）の「ＢＤ導通期間」という）。
【００３７】
そして、このＢＤに電流が流れることにより、以下の３つの問題が生じるおそれがある。
【００３８】
すなわち、（１）ＭＯＳＦＥＴより大きいＢＤの順方向電圧降下（ＶＦＢ）により、導通損失が増加するおそれがある。（２）ＢＤは、上述したようにＦＲＤとほぼ同等の特性を持つため、ＢＤを導通させると逆電圧印加時（主スイッチＱ１：導通時）に逆回復特性によるサージ電流が流れる。これは損失を増加させる上、雑音を発生させるおそれがある。（３）チャネル−ドレイン接合領域にキャリアが存在し、ｄＶ／ｄｔのターンオン・スレッショルドが非常に低くなり、逆方向特性が悪くなるおそれがある。
【００３９】
また、図２の同期整流回路Ｎ１０において、ＭＯＳＦＥＴＱ２及びＱ３のＢＤを導通させないため、このＭＯＳＦＥＴＱ２及びＱ３のＢＤより順方向電圧降下の小さいショットキーバリアダイオード（以下、ＳＢＤと記す）を、ＭＯＳＦＥＴＱ２及びＱ３のＢＤと同方向で並列に接続する場合もある。しかし、このようにしても、上記非特許文献１に示されるように、素子内外部の寄生配線インダクタンスによって、電流がＭＯＳＦＥＴＱ２及びＱ３を流れにくくなるため、期待通りの効果が得られないという欠点があった。
【００４０】
また、上述した図４に示す同期整流回路Ｎ１１は、ＢＤの導通期間が無いと前述したが、現実的には制御回路Ｎ１の入出力間には構成素子による遅延期間（図５（Ｆ））ＴＤＬが生じる。このＴＤＬにはＢＤが導通するため、図２に示す同期整流回路と同様にＢＤ導通による欠点が生じるおそれがある。
【００４１】
この対策としては、図２に示す同期整流回路Ｎ１０と同様に、ＢＤより順方向電圧降下の小さいＳＢＤを用いる方法や、または遅延期間ＴＤＬを少しでも短くする方法等がある。
【００４２】
しかし、ＳＢＤを用いた場合は、ＭＯＳＦＥＴに電流が流れにくくなるという間題点が生じるおそれがあり、また、遅延期間ＴＤＬを短くする場合は、超高速素子を用いるため、非常に高価格となる。
【００４３】
さらに、図４に示す同期整流回路Ｎ１１は、制御回路Ｎ１によってＭＯＳＦＥＴＱ２及びＱ３を駆動しているため、駆動損失Ｐｄを考慮しなければならない。この駆動損失Ｐｄは、並列数を増加させるとより顕著になり、やがて素子並列化による導通損失低減分より大きくなるため、電気的特性から並列数に制約ができるという欠点があった。
【００４４】
また、図４の同期整流回路Ｎ１１は、表１に示すように、並列数が増加すると・被駆動素子の入力容量も増大するため、制御回路Ｎ１内の駆動回路の能力を高くしなければならなかった。これにより、高性能部品を使用しなければならず、高価格化という問題もある。
【００４５】
そのため、上述した課題を解決するために、フライホール用整流素子の並列数に電気的制約されず、制御回路の駆動能力や実装面積、価格などに合わせて並列数を決定でき設計の自由度を増すことができる同期整流回路が求められている。
【００４６】
【課題を解決するための手段】
かかる課題を解決するため、第１の本発明に係る同期整流回路は、磁性部品に蓄積された励磁エネルギーを入力側へ回生若しくは出力側へ放出する形態のスイッチング電源回路に用いられる同期整流回路において、寄生素子を励磁エネルギーの回生若しくは放出の構成要素とする少なくとも１個の第１のフライホイール用半導体スイッチと、各第１のフライホイール用半導体スイッチと電流経路とが並列接続された少なくとも１個の第２のフライホイール用半導体スイッチと、各第２のフライホイール用半導体スイッチの非導通／導通を主スイッチの導通／非導通と同期して制御・駆動する制御回路とを備えることを特徴とする。
【００４７】
また、第２の本発明に係るスイッチング電源回路は、整流回路に同期整流回路を用いたスイッチング電源回路において、電源と、電源から供給される電流を転流する半導体スイッチと、第１の本発明に係る同期整流回路とを備えることを特徴とする。
【００４８】
【発明の実施の形態】
（Ａ）第１の実施形態
以下、本発明に係る同期整流回路の第１の実施形態について図面を参照して説明する。
【００４９】
第１の実施形態は、並列接続された２つのフライホイール用ＭＯＳＦＥＴを備えた同期整流回路に適用した場合について説明する。
【００５０】
（Ａ−１）第１の実施形態の構成
図１は、第１の実施形態に係る同期整流回路を備えた電源装置の回路構成を示した回路図である。図１に示すように、第１の実施形態の同期整流回路は、大きく、１次側回路と２次側回路とに別れており、１次側回路から印加された電圧が、主トランスＴ１によって変圧されて２次側回路に与えられ、２次側回路において整流される。
【００５１】
１次側回路は、２次側回路へ交流電圧を与える構成を備えており、入力電源Ｖｉｎと、信号源Ｖと、主スイッチＱ１とを備えている。
【００５２】
また、２次側回路は、同期整流回路Ｎ３と、平滑回路Ｎ４と、負荷Ｎ２とを備えている。なお、同期整流回路Ｎ３は、２つの並列接続されたフライホイール用ＭＯＳＦＥＴ（以下単に「ＭＯＳＦＥＴ」という）Ｑ２及びＱ３と、制御回路Ｎ１と、整流用ダイオードＤ１とを有する。また平滑回路Ｎ４は、インダクタＬ１と、コンデンサＣ１とを備えている。
【００５３】
入力電源Ｖｉｎは、主スイッチＱ１を介してトランスＴ１へ入力電圧Ｖｉｎを印加するものである。入力電源Ｖｉｎのプラス電極は、主トランスＴ１の１次側巻き線の巻き始め端子（黒丸側）に接続し、入力電圧Ｖｉｎのマイナス電極は、信号源Ｖの一端と、主スイッチＱ１のソースと、ＧＮＤとに接続するものである。
【００５４】
主スイッチＱ１は、信号源Ｖの電位に応じて、入力電源Ｖｉｎからの入力電圧Ｖｉｎを主トランスＴ１へ与えるものである。すなわち、信号源Ｖが高電位の場合に、主スイッチＱ１は、入力電源Ｖｉｎからの入力電圧Ｖｉｎを、ソース−ドレイン間を通して、主トランスＴ１へ与えるものである。また、主スイッチＱ１のゲートは、信号源Ｖの他端と接続し、主スイッチＱ１のドレインは、主トランスＴ１の１次側巻き線の他端に接続されている。
【００５５】
主トランスＴ１は、１次側回路からの電圧を変圧して、変圧電圧を２次側回路に与える変圧手段である。具体的には、主トランスＴ１は、変圧した電圧を２次側巻き線の巻き始め端子（黒丸側）から、ＭＯＳＦＥＴＱ２及びＱ３のドレインと、インダクタＬ１の一端とに与えるものである。また、主トランスＴ１は、２次側巻き線の他端が、整流用ダイオードＤ１のカソードと、ＭＯＳＦＥＴＱ２のゲートとに接続するものである。また本実施形態において、主トランスＴ１の１次側回路と２次側回路の巻き線比は、１次側回路：２次側回路＝１：ｎとする。
【００５６】
上述したように、同期整流回路Ｎ３は、ＭＯＳＦＥＴＱ２及びＱ３と、制御回路Ｎ１と、整流用ダイオードＮ１とを有している。
【００５７】
ＭＯＳＦＥＴＱ２は、ボディダイオード（ＢＤ）を有するＭＯＳＦＥＴである。ＭＯＳＦＥＴＱ２のソース−ゲート間に、整流用ダイオードＤ１を備えており、この整流用ダイオードＤ１のカソード−アノード間電圧が低電位の場合、ＭＯＳＦＥＴＱ２は導通状態となり、カソード−アノード間電圧が高電位の場合、ＭＯＳＦＥＴＱ２は非導通状態となる。
【００５８】
ＭＯＳＦＥＴＱ３は、ボディダイオード（ＢＤ）を有するＭＯＳＦＥＴである。ＭＯＳＦＥＴＱ３のゲートは、制御回路Ｎ１の出力側と接続しており、トランスＴ１からの出力信号が制御回路Ｎ１により反転された信号が、制御回路Ｎ１から与えられるものである。従って、ＭＯＳＦＥＴＱ３の導通／非導通状態は、主スイッチＱ１の導通／非導通状態と逆になるものである。
【００５９】
整流用ダイオードＤ１のアノードは、ＭＯＳＦＥＴＱ２のソースと接続し、カソードがＭＯＳＦＥＴＱ３のゲートと接続するものである。
【００６０】
制御回路Ｎ１は、主トランスＴ１から信号を受け取り、その信号を反転させた信号をＭＯＳＦＥＴＱ３へ与えるものである。制御回路Ｎ１は、ＭＯＳＦＥＴＱ３を、主スイッチＱ１の導通／非導通と同期させ、かつ、主スイッチＱ１とＭＯＳＦＥＴＱ３との導通状態が逆となるよう駆動する回路構成となっている。従って、例えば、主スイッチＱ１が導通の場合、制御回路Ｎ１はＭＯＳＦＥＴＱ３を非導通にするものである。
【００６１】
ここで、制御回路Ｎ１の内部構成について説明する。図８は、制御回路Ｎ１の内部構成を示したブロック図である。また、図９は、制御回路Ｎ１の具体的な回路構成を示した回路構成図である。
【００６２】
図８に示すように、制御回路Ｎ１は、インバータ８１と、駆動回路８２とを備えている。インバータ８１は、制御回路Ｎ１の入力端子から入力信号を受け取り、その入力信号を反転して、駆動回路８２へ与えるものである。
【００６３】
駆動回路８２は、インバータ８１から反転された入力信号を受け取り、その信号を、ＭＯＳＦＥＴＱ３を駆動する駆動信号として、ＭＯＳＦＥＴＱ３へ与えるものである。
【００６４】
また、制御回路Ｎ１は、図９に示すように、インバーティング駆動回路９１となっており、インバータ８１と駆動回路８２とを兼用している。そのため、制御回路Ｎ１の入力端子が、Ｐ型ＭＯＳＦＥＴＱ４のゲートとＮ型ＭＯＳＦＥＴＱ５のゲートとに接続し、Ｐ型ＭＯＳＦＥＴＱ４のドレインとＮ型ＭＯＳＦＥＴＱ５のドレインとが接続し、制御回路Ｎ１の出力信号となる。なお、Ｐ型ＭＯＳＦＥＴＱ４のソースは直流電源＋Ｖｃｃに接続しており、Ｎ型ＭＯＳＦＥＴＱ５のソースはＧＮＤに接続している。
【００６５】
また、平滑回路Ｎ４は、インダクタＬ１と、コンデンサＣ１とを有している。
【００６６】
インダクタＬ１は、一端が、主トランスＴ１の２次巻き線の巻き始め端子に接続し、他端が、コンデンサＣ１の一端及び負荷Ｎ２の一端と接続するものである。
【００６７】
負荷Ｎ２は、一端がインダクタＬ１と接続し、他端が、コンデンサＣ１の他端と、整流用ダイオードＤ１のアノードと、ＭＯＳＦＥＴＱ２及びＱ３の各ソースと、ＧＮＤとに接続するものである。
【００６８】
（Ａ−２）第１の実施形態の動作
以下、本実施形態に係る同期整流回路の動作について説明する。
【００６９】
図７は、本実施形態に係る同期整流回路の動作を示した動作波形図である。
【００７０】
まず、信号源Ｖが高電位になると（図７（Ａ））、主スイッチＱ１は導通し（図７（Ｂ））、主トランスＴ１の１次巻き線間には入力電圧Ｖｉｎが印加される（図７（Ｃ））。
【００７１】
このとき、例えば、主トランスＴ１の巻き線比が、１次側回路：２次側回路＝１：ｎであるので、主トランスＴ１の２次巻き線間にはＶｉｎ×ｎなる電圧が誘起される（図７（Ｃ））。
【００７２】
このようにして電圧が誘起されて、同期整流回路Ｎ３と、平滑回路Ｎ４とを介して、負荷Ｎ２へ電力が供給される。
【００７３】
このとき整流用ダイオードＤ１は、順方向にバイアスされており、カソード−アノード間電圧ＶＤ１は低電位となる（図７（Ｄ））。
【００７４】
その結果、整流ダイオードＤ１のカソード−アノード間にゲート−ソースが接続されているＭＯＳＦＥＴＱ２は非導通状態となる（図７（Ｅ）（Ｆ））。
【００７５】
また、このとき主トランスＴ１の２次巻き線巻き始め（黒丸側）は高電位となるため（図７（Ｃ））、制御回路Ｎ１内のインバータ８１によって反転され、低電位のＭＯＳＦＥＴＱ３駆動電圧が、制御回路Ｎ１から出力される（図７（Ｇ））。そのため、ＭＯＳＦＥＴＱ３は、ＭＯＳＦＥＴＱ２と同様に、非導通状態となる（図７（Ｈ））。
【００７６】
次に、信号源Ｖが低電位になると（図７（Ａ））、主スイッチＱ１は非導通となるため（図７（Ｂ））、主トランスＴ１の励磁インダクタンスＬｍ及び主スイッチＱ１、ＭＯＳＦＥＴＱ２、Ｑ３及び整流用ダイオードＤ１の寄生容量による自由振動（共振）によって、主スイッチＱ１が導通時に前記Ｌ１に蓄えられた主トランスＴ１の励磁エネルギーは放出される（共振リセットモード）（図７（Ｃ））。
【００７７】
この励磁エネルギー放出によって生じるフライバック電圧ＶＦＢに基づいて、主トランスＴ１の２次側回路に、ＶＦＢ２（＝ＶＦＢ×ｎ）なる電圧が誘起される（図７（Ｃ））。そして、主トランスＴ１の２次巻き線巻き始め（黒丸側）は、ＭＯＳＦＥＴＱ２、Ｑ３のＢＤによってクランプされ電圧ＧＮＤ−ＶＦＢＤより低くならないため、整流用ダイオードＤ１のカソードは高電位となる。
【００７８】
なお、フライバック電圧ＶＦＢに基づいて２次側回路に誘起される電圧ＶＦＢ２は、ＭＯＳＦＥＴＱ２のゲートに印加されるため、ＭＯＳＦＥＴＱ２のゲート許容電圧ＢＶｇｓ２を超えないように各部品の定数や特性が選定されているものとする。
【００７９】
具体的には、電圧ＶＦＢ２は、下記式（８）を満足することが条件となる。
【００８０】
なお、Ｔｏｎは主スイッチＱ１の導通期間、Ｌｅは、主トランスＴ１の１次側から見た漏れインダクタンス、Ｃｏｓｓは、主スイッチの出力容量（Ｃｏｓｓ＝Ｃｄｓ＋Ｃｇｄ×Ｃｇｓ／（Ｃｇｄ＋Ｃｇｓ））、ＣＤ１は、整流用ダイオードの寄生容量（接合容量）、Ｃｏｓｓ２は、ＭＯＳＦＥＴＱ２の出力容量（Ｃｏｓｓ２＝Ｃｄｓ＋Ｃｇｄ×Ｃｇｓ／（Ｃｇｄ＋Ｃｇｓ））である。
【００８１】
【数１】
2004222368.tif 000004
ＶＦＢ２＜ＢＶｇｓ２                                              …（８）
整流用ダイオードＤ１のカソードが高電位となるため、整流用ダイオードＤ１は逆バイアスとなり非導通状態となる（図７（Ｄ））。また、整流用ダイオードＤ１のカソードにゲートが接続されているＭＯＳＦＥＴＱ２は、導通状態となる（図７（Ｅ）（Ｆ））。
【００８２】
さらにこのとき、インダクタンスＬ１が、主スイッチＱ１の導通時に蓄えられたエネルギーの放出を行うために生じる逆起電力によって、負荷Ｎ２へ供給する電流が、ＭＯＳＦＥＴＱ２、Ｑ３のＢＤを流れようとする。
【００８３】
しかし、既にＭＯＳＦＥＴＱ２が導通状態にあるため（図７（Ｆ））、電流はＭＯＳＦＥＴＱ２のＭＯＳＦＥＴチャネル部をソースからドレイン側へ流れる。その結果、主トランスＴ１の巻き始め側（黒丸側）は低電位となり、入力端子が接続されている
制御回路Ｎ１は、内部インバータで反転した高電位のＭＯＳＦＥＴＱ３駆動電圧を出力する（図７（Ｇ））。そして、ＭＯＳＦＥＴＱ３は導通状態となる（図７（Ｈ））。
【００８４】
ここで、制御回路Ｎ１内部の動作について図９を参照して説明する。ただし、入力電源＋Ｖｃｃは、制御回路Ｎ１の入力端子が高電位のとき、Ｐ型ＭＯＳＦＥＴＱ４が非導通状態となる電位とする。
【００８５】
制御回路Ｎ１の入力端子に高電位の電圧が印加されると、上記設計条件より、Ｐ型ＭＯＳＦＥＴＱ４は非導通状態となる。このとき、Ｎ型ＭＯＳＦＥＴＱ５は、導通状態となる。そのため、制御回路Ｎ１の出力から高電位の電圧が出力され、ＭＯＳＦＥＴＱ３は導通状態となる。
【００８６】
また、制御回路Ｎ１の入力端子に低電位の電圧が印加されると、Ｐ型ＭＯＳＦＥＴＱ４は導通状態なり、逆にＮ型ＭＯＳＦＥＴＱ５は非導通状態となる。そのため、制御回路Ｎ１から低電位の電圧が出力され、ＭＯＳＦＥＴＱ３を非導通状態とする。
【００８７】
以上の動作を一定周期で繰り返し、信号源Ｖの高電位期間を制御することによって、出力電圧を安定化する。
【００８８】
（Ａ−３）第１の実施形態に係る同期整流回路の駆動損失の計算
以上説明した第１の実施形態に係る同期整流回路の駆動損失Ｐｄについて計算する。
【００８９】
なお、ＭＯＳＦＥＴの入力容量をＣｉｓｓ、ゲート−ソース間電圧（駆動電圧）をＶｇｓ、スイッチング周波数をｆｓｗとする。
【００９０】
一般的にＭＯＳＦＥＴの駆動損失Ｐｄは、下記式（９）のように表される。
【００９１】
Ｐｄ＝Ｃｉｓｓ×Ｖｇｓ＊２×ｆｓｗ                                  …（９）
ここで、ゲートーソース間容量をＣｇｓ、ゲートードレイン間容量をＣｇｄとすると、Ｃｉｓｓは下記式（１０）と表される。
【００９２】
Ｃｉｓｓ＝Ｃｇｓ＋Ｃｇｄ                                        …（１０）
上記式（１０）を上記式（９）へ代入すると、Ｃｇｓ、Ｃｇｄに基づいて駆動損失Ｐｄを求めることができる。
【００９３】
Ｐｄ＝（Ｃｇｓ＋Ｃｇｄ）×Ｖｇｓ＊２×ｆｓｗ                        …（１１）
ここで、一般的に、整流用ダイオードＤ１と並列接続された容量分は、励磁エネルギー放出時に、インダクタＬ１との自由振動（共振）によって、ＭＯＳＦＥＴＱ２、Ｑ３以降の回路網に電力を放出するため、損失要因とはならない。
【００９４】
つまり、整流用ダイオードＤ１と並列に接続された容量分であるＭＯＳＦＥＴＱ２のＣｇｓは損失とはならない。
【００９５】
また、整流用ダイオードＤ１のカソード電位がインダクタＬ１との自由振動（共振）によって上昇して、ＭＯＳＦＥＴＱ２のスレッシュホールド電圧以上になるとＭＯＳＦＥＴＱ２が導通状態となるため、ドレイン−ソース間が電気的に短絡する。従って、ＭＯＳＦＥＴＱ２のＣｇｄもＣｇｓと同様に整流用ダイオードＤ１と並列に接続されたことになり、インダクタＬ１との自由振動（共振）要素となるため、ＭＯＳＦＥＴＱ２のＣｇｄも損失とはならない。
【００９６】
ここで、本実施形態に係る同期整流回路の損失と、上述した従来の同期整流回路の損失とを比較する。
【００９７】
表２は、本実施形態に係る同期整流回路の損失と、従来の同期整流回路の損失とを示した表である。なお、従来の同期整流回路の損失は表１に示したものであり、また算出条件は、以下の条件を除いて、従来の算出条件と同様である。
【００９８】
すなわち、異なる条件は、第１の実施形態の同期整流回路において、制御回路Ｎ１によって駆動されるＭＯＳＦＥＴは１個であること、及び、並列接続するＭＯＳＦＥＴはＶＦＢ２で駆動することである。
【００９９】
これらの算出条件に基づいて、第１の実施形態に係る同期整流回路の損失を算出する算出式は以下の通りである。
【０１００】
Ｐｄ＝Ｃｉｓｓ×Ｖｇｓ＊２×ｆｓｗ                                …（１２）
Ｐｏｎ＝Ｒｄｓ（ｏｎ）／ｎ×Ｉｏ＊２×（１−Ｄ）
×（１−ＴＦＢ／１００−ＴＤＬ／１００）
＋Ｒｄｓ（ｏｎ）×Ｉｏ＊２×（１−Ｄ）×ＴＦＢ／１００
＋Ｒｄｓ（ｏｎ）／（ｎ−１）×Ｉｏ＊２×（１−Ｄ）×ＴＤＬ／１００
…（１３）
Ｐｌｏｓｓ＝Ｐｄ＋Ｐｏｎ                                        …（１４）
【表２】
2004222368.tif 000005
（Ａ−４）第１の実施形態の効果
以上、本実施形態によれば、少ない並列数でも低損失、すなわち高効率を実現できることがわかる。これは、低価格化や小型化にも極めて有効である。また、フライホイール用整流素子の並列数に電気的特性による制約が無いため、制御回路Ｎ１の駆動能力や実装面積、価格に合わせて並列数を決定でき、設計の自由度を増すことができる。
【０１０１】
また、本実施形態によれば、主スイッチＱ１の非導通直後に、フライバック電圧に基づいて誘起された電圧ＶＦＢ２によって、ＭＯＳＦＥＴＱ２が導通するため、制御回路Ｎ１のＴＤＬに起因するＭＯＳＦＥＴＱ３のＢＤ導通を防ぐことができる。そして、主トランスＴ１の励磁エネルギー放出完了によってＶＦＢ２が無くなり、ＭＯＳＦＥＴＱ２が非導通状態となっても、制御回路Ｎ１によって、ＭＯＳＦＥＴＱ３が導通状態にあるため、この期間ＴＦＢのＭＯＳＦＥＴＱ２のＢＤ導通をも防ぐことができる。
【０１０２】
これらＭＯＳＦＥＴＱ２及びＱ３が、互いにＢＤ導通を防ぐことにより、前述したＢＤ導通による欠点を解決することができる。
【０１０３】
すなわち、上述の順方向電圧降下改善による低損失化、低価格化等の効果に加え、逆電圧印加時の逆回復特性によるサージ電流に起因する損失や雑音も低減できるなどの効果も期待できる。
【０１０４】
さらに、上述のように制御回路Ｎ１のＴＤＬにＭＯＳＦＥＴＱ２が導通しているため、低速素子の使用が可能となることからの低価格化も期待できる。
【０１０５】
また、第１の実施形態は、並列数を多くするほどより低損失となるため、実装面積にあまり制約を受けない、大容量・高効率電源に向いている。
【０１０６】
（Ｂ）第２の実施形態
以下、本発明に係る同期整流回路の第２の実施形態について図面を参照して説明する。
【０１０７】
第２の実施形態は、並列接続された２つのフライホイール用ＭＯＳＦＥＴを備えた同期整流回路に適用した場合であって、フライバックの電圧検出回路を備える。
【０１０８】
（Ｂ−１）第２の実施形態の構成
図１０は、第２の実施形態に係る同期整流回路を備えた電源装置の回路構成を示した回路図である。
【０１０９】
なお、図１０において、第１の実施形態と対応する構成については対応する符号を付しており、これら対応する構成についての機能説明は省略する。
【０１１０】
同期整流回路Ｎ８は、整流用ダイオードＤ１と、ＭＯＳＦＥＴＱ２と、ＭＯＳＦＥＴＱ３と、制御回路Ｎ１と、フライバック電圧検出回路Ｎ５とを備えている。
【０１１１】
フライバック電圧検出回路Ｎ５は、２つの入力端子（入力端子１及び入力端子２）を備えており、整流用ダイオードＤ１のカソードからの出力信号を入力端子１を通して受け取り、また主トランスＴ１の２次巻き線の巻き始め端子（黒丸側）からの出力信号を入力端子２から受け取り、これらの出力信号に基づいてフライバック電圧ＶＦＢを検出して、その検出結果に応じた電圧を制御回路Ｎ１に与えるものである。
【０１１２】
制御回路Ｎ１は、フライバック電圧検出回路Ｎ５からフライバック電圧の検出結果に基づく電圧を受け取り、その電圧を反転させてＭＯＳＦＥＴＱ３へ与えるものである。
【０１１３】
次に、フライバック電圧検出回路Ｎ５の回路構成について説明する。図１２は、フライバック電圧検出回路Ｎ５の回路構成のブロック図である。また、図１３は、フライバック電圧検出回路Ｎ５の具体的な回路構成について示したものである。
【０１１４】
図１２に示すように、フライバック電圧検出回路Ｎ５は、スレッシュホールド調整回路１２０１と、検出回路１２０２とを備えている。
【０１１５】
スレッシュホールド調整回路１２０１は、入力端子２を通して主トランスＴ１の出力信号を受け取り、その出力信号の電圧に応じた出力を検出回路１２０２へ与えるものである。
【０１１６】
検出回路１２０２は、入力端子１から整流用ダイオードのカソードの出力信号を受け取り、またスレッシュホールド調整回路１２０１からの出力を受け取り、これらの電圧に基づいてフライバック電圧ＶＦＢを検出し、その検出結果を出力するものである。この検出回路１２０２の出力がフライバック電圧検出回路Ｎ５の出力となる。
【０１１７】
図１３に示すように、スレッシュホールド調整回路１２０１は、ツェナーダイオードＤ２と、抵抗Ｒ３とを備えており、検出回路１２０１は、ダイオードＤ３及びＤ４と、抵抗Ｒ４、Ｒ５及びＲ６と、ＮＰＮ型ＢＪＴＱ６と、ＰＮＰ型ＢＪＴＱ７とを備えている。
【０１１８】
ツェナーダイオードＤ２は、カソードがスレッシュホールド調整回路１２０１の入力端子１と接続し、アノードが抵抗Ｒ３と検出回路１２０２のダイオードＤ３のアノードと接続するものである。また、抵抗Ｒ３は、他端がＧＮＤに接続されている。
【０１１９】
ダイオードＤ３は、アノードがツェナーダイオードＤ２のアノードと接続しており、カソードがダイオードＤ４のカソードに接続するものである。
【０１２０】
ダイオードＤ４は、アノードがスレッシュホールド調整回路１２０１の入力端子２と接続し、カソードがダイオードＤ４のカソードに接続するものである。
【０１２１】
なお、ダイオードＤ３とＤ４との接続点は、抵抗Ｒ４に接続されている。また、抵抗Ｒ４の他端は、ＮＰＮ型ＢＪＴＱ６のべ一スに接続するものである。
【０１２２】
ＮＰＮ型ＢＪＴＱ６は、ベースが抵抗Ｒ４と接続し、コレクタが抵抗Ｒ５に接続し、またエミッタがＧＮＤに接続するものである。
【０１２３】
一方、ＰＮＰ型ＢＪＴＱ７は、エミッタが直流電源＋Ｖｃｃに接続し、べースが抵抗Ｒ５に接続し、またコレクタが抵抗Ｒ６の一端に接続するものである。なお、抵抗Ｒ６の他端はＧＮＤに接続されている。また、ＰＮＰ型ＢＪＴＱ７のコレクタと抵抗Ｒ６の接続点が検出回路１２０２の出力、すなわちフライバック電圧検出回路Ｎ５の出力となる。
【０１２４】
（Ｂ−２）第２の実施形態の動作
以下、第２の実施形態に係る同期整流回路の動作について説明する。
【０１２５】
図１１（Ａ）〜（Ｃ）において、信号源Ｖが高電位になると、主スイッチＱ１は導通し、主トランスＴ１の１次巻き線間には入力電圧Ｖｉｎが印加される。
【０１２６】
主トランスＴ１の巻き線比は１次側回路：２次側回路＝１：ｎであるので、主トランスＴ１の２次巻き線間にはＶｉｎ×ｎなる電圧が誘起され、同期整流回路Ｎ９及び平滑回路Ｎ４を介して負荷Ｎ２へ電力供給される。
【０１２７】
このとき、整流用ダイオードＤ１は、順方向にバイアスされており、カソード−アノード間電圧ＶＤ１は低電位となる（図１１（Ｄ））。従って、整流用ダイオードＤ１のカソード−アノード間にそれぞれゲート−ソースが接続されているＭＯＳＦＥＴＱ２は非導通状態となる（図１１（Ｅ））。
【０１２８】
また、上述したように整流用ダイオードＤ１は、順方向にバイアスされているため、フライバック電圧検出回路Ｎ５の入力端子１は低電位となる（図１１（Ｄ））。
【０１２９】
しかし、整流用ダイオードＶＤ１が低電位であって、主トランスＴ１の２次巻き線間電圧がＶｉｎ×ｎであることから、主トランスＴ１の２次巻き線巻き始め側（黒丸側）に接続してあるフライバック電圧検出回路Ｎ５の入力端子２は高電位となる（図１１（Ｅ））。
【０１３０】
そして、ダイオードＤ４と、抵抗Ｒ４を通ってべ一スに電流が流れるためＮＰＮ型ＢＪＴＱ６は導通状態となり、抵抗Ｒ５を通ってべ一ス電流が流れる。
【０１３１】
また、ＰＮＰ型ＢＪＴＱ７も同様に導通状態となる。その結果、フライバック電圧検出回路Ｎ５の出力は高電位となり（図１１（Ｆ））、この出力を受けて制御回路Ｎ１は電位を内部インバータ８１で反転し、低電位のＭＯＳＦＥＴＱ３に駆動電圧を出力する（図１１（Ｇ））。
【０１３２】
こうして、ＭＯＳＦＥＴＱ３は、ＭＯＳＦＥＴＱ２と同様に非導通状態となる（図１１（Ｈ））。
【０１３３】
次に、信号源Ｖが低電位になると、主スイッチＱ１は非導通状態となるため、主トランスＴ１の励磁インダクタンスＬｍ、主スイッチＱ１、ＭＯＳＦＥＴＱ２及びＱ３、整流用ダイオードＤ１の寄生容量による自由振動（共振）によって、主スイッチＱ１の導通時に励磁インダクタンスＬｍに蓄えられた主トランスＴ１の励磁エネルギーは放出される（図１１（Ａ）〜（Ｃ））。
【０１３４】
この励磁エネルギー放出によって生じるフライバック電圧ＶＦＢから、主トランスＴ１の２次側回路にはＶＦＢ２（＝ＶＦＢ×ｎ）なる電圧が誘起されるため（図１１（Ｃ））、整流用ダイオードＤ１のカソードは高電位となる（図１１（Ｄ））。従って、整流用ダイオードＤ１は、逆バイアスとなり非導通状態となる（図１１（Ｄ））。
【０１３５】
また、整流用ダイオードＤ１のカソードにゲートが接続されているＭＯＳＦＥＴＱ２は導通状態となる（図１１（Ｄ）（Ｅ））。
【０１３６】
このとき、電圧ＶＦＢ２が印加される整流用ダイオードＤ１のカソードには、フライバック電圧検出回路Ｎ５の入力端子１も接続されているが、ツェナーダイオードＤ２のツェナー電圧ＶｚＤ２は主スイッチＱ１の非導通状態移行直後に、電圧ＶＦＢ２以下となるように選定してあるため、ＶＦＢ２−ＶｚＤ２なる電圧によって、ツェナーダイオードＤ２、ダイオードＤ３、抵抗Ｒ４を通ってべ一スに電流が流れ、ＮＰＮ型ＢＪＴＱ６は導通状態となる。そのため、抵抗Ｒ５を通してべ一スに電流が流れ、ＰＮＰ型ＢＪＴＱ７も導通状態となる。
【０１３７】
その結果、フライバック電圧検出回路Ｎ５の検出回路１２０２の出力、すなわちフライバック電圧検出回路Ｎ５の出力端子は高電位となり（図１１（Ｆ））、この高電位が入力される制御回路Ｎ１は、低電位の電圧を出力するため（図１１（Ｇ））、ＭＯＳＦＥＴＱ３は非導通状態となる（図１１（Ｈ））。
【０１３８】
なお、このときフライバック電圧検出回路Ｎ５の入力端子２は、ＭＯＳＦＥＴＱ２が導通状態にあるため低電位である（図１１（Ｅ））。
【０１３９】
しばらくすると、主トランスＴ１の励磁エネルギーの放出が完了に近づき、電圧ＶＦＢ２が徐々に低くなる（図１１（Ｄ））。
【０１４０】
電圧ＶＦＢ２がツェナー電圧ＶｚＤ２を下回るとツェナーダイオードＤ２、ダイオードＤ３、抵抗Ｒ４によるＮＰＮ型ＢＪＴＱ６へのべ一ス電流が無くなる。このときフライバック電圧検出回路Ｎ５の入力端子２も低電位であるため、ＮＰＮ型ＢＪＴＱ６は非導通状態となる。
【０１４１】
また、ＰＮＰ型ＢＪＴＱ７もべ一ス電流が無くなるので非導通状態となり、検出回路１２０２の出力、すなわちフライバック電圧検出回路Ｎ５の出力は低電位となる。この電位が入力される制御回路Ｎ１（図１１（Ｆ））の出力は高電位となり（図１１（Ｇ））、ＭＯＳＦＥＴＱ３はＭＯＳＦＥＴＱ２と同様に導通状態となる（図１１（Ｈ））。
【０１４２】
その後、電圧ＶＦＢ２がなくなり、ＭＯＳＦＥＴＱ２は非導通状態となる（図１１（Ｄ）（Ｅ））が、ＭＯＳＦＥＴＱ３が導通状態を維持しているため（図１１（Ｈ））、電流はＭＯＳＦＥＴＱ２のＢＤを流れることはなく、ＭＯＳＦＥＴＱ３のチャネル部を流れる。
【０１４３】
このようにフライバック電圧検出回路Ｎ５は、主スイッチＱ１の非導通期間に、電圧ＶＦＢ２の有無を検出し、この検出結果に応じた電圧を出力する。
【０１４４】
以上の動作を一定周期で繰り返し、信号源Ｖの高電位期間を制御することによって、出力電圧を安定化する。
【０１４５】
ここで、ＭＯＳＦＥＴＱ３にはＲｄｓ（ｏｎ）による導通電圧が、ＭＯＳＦＥＴＱ２及びＱ３のＢＤのＶＦＢＤより小さくなるような特性のＭＯＳＦＥＴを選定する。
【０１４６】
また、ツェナー電圧ＶｚＤ２を変えることによって、ＭＯＳＦＥＴＱ２及びＱ３が同時に導通している期間ＴＱ３を調整することができるため、使用する部品の上昇温度や損失特性を考慮してツェナーダイオードＤ２を選定することが望ましい。
【０１４７】
（Ｂ−３）第２の実施形態に係る同期整流回路の駆動損失の計算
次に、第２の実施形態に係る同期整流回路において、ＭＯＳＦＥＴＱ３に、ＭＯＳＦＥＴＱ２と製造プロセスが同一世代でパッケージの小さいＨＡＴ２０５４Ｍ（日立製作所製：Ｃｉｓｓ＝６２０ｐｆ、Ｒｄｓ（ｏｎ）＝２６．０ｍΩ）を使用した場合の損失を算出する。なお、ＭＯＳＦＥＴＱ２とＱ３とが同時に導通している期間ＴＱ３は、主スイッチＱ１の非導通期間の５％とする。
【０１４８】
また、制御回路Ｎ１で駆動するＭＯＳＦＥＴは１個で並列数の増加分はＭＯＳＦＥＴＱ２と同一の接続、動作とする。なお、第１の実施形態との用途差が明確になるように、ｆｓｗを５００ｋＨｚ、Ｉｏを５Ａとするが、その他の算出条件は、表１の算出時と同一とする。
【０１４９】
【表３】
2004222368.tif 000006
なお、ＨＡＴ２０５４ＭのＲｄｓ（ｏｎ）をＲｄｓ（ｏｎ）１、ＨＡＴ２０５４ＭのＲｄｓ（ｏｎ）をＲｄｓ（ｏｎ）２とし、駆動損失Ｐｄと導通損失Ｐｏｎ、合計損失Ｐｌｏｓｓは次の式により算出した。
【０１５０】
Ｐｄ＝Ｃｉｓｓ×Ｖｇｓ＊２×ｆｓｗ                                …（１５）
Ｐｏｎ＝Ｒｄｓ（ｏｎ）１／（ｎ−１）×Ｉｏ＊２×（１−Ｄ）
×（１−ＴＱ３／１００−ＴＦＢ／１００）
＋Ｒｄｓ（ｏｎ）２×Ｉｏ＊２×（１−Ｄ）×ＴＦＢ／１００    …（１６）
Ｐｌｏｓｓ＝Ｐｄ＋Ｐｏｎ                                        …（１７）
（Ｂ−４）第２の実施形態の効果
以上のように、第２の実施形態によれば、主スイッチＱ１の非導通時、電圧ＶＦＢ２によってＭＯＳＦＥＴＱ２が導通状態となり、その後、電圧ＶＦＢ２が無くなりＭＯＳＦＥＴＱ２が非導通となる直前にＭＯＳＦＥＴＱ３が導通状態となり、その状態が主スイッチＱ１の導通状態になるまで続くため、ＭＯＳＦＥＴＱ２及びＱ３が互いにＢＤ導通となることを防ぐことができる。
【０１５１】
その結果、第１の実施形態と同様、低損失である上に、ＢＤ導通による前述の各種間題が発生することはない。
【０１５２】
また、ＭＯＳＦＥＴＱ３の導通期間は、ＶＦＢ２が無くなる直前から主スイッチＱ１の導通となるまでの短期間であるため、損失による発熱が非常に小さい。そのため、部品温度上昇を考慮してもＭＯＳＦＥＴＱ３はパッケージを小さくすることができる。これは単に実装面積が小さくなるだけでなく、チップサイズを小さくすることができる。ＭＯＳＦＥＴは同等のプロセスで製造されている場合、チップサイズが小さいほど入力容量は小さくなる。これは、駆動電力を小さくすることができることを意味する。また、チップサイズが小さいということは、価格も低減することができる。
【０１５３】
また、表３からわかるように、第２の実施形態も第１の実施形態と同様に電気的特性による並列数の制約がないため、設計の自由度を増すことができる。また、第２の実施形態は、ＭＯＳＦＥＴＱ３の入力容量を小さくできるため、高いスイッチング周波数において第１の実施形態より損失が小さいことがわかる。よって、高いスイッチング周波数の小型・高効率電源に向いている。
【０１５４】
（Ｃ）第３の実施形態
次に、本発明に係る同整流回路の第３の実施形態について図面を参照して説明する。
【０１５５】
（Ｃ−１）第３の実施形態の構成
図１４は、第３の実施形態に係る同期整流回路を備えた電源装置の回路構成図である。
【０１５６】
図１４に示すように、第３の実施形態も、同期整流回路Ｎ９が、第１の実施形態と異なるので、この同期整流回路Ｎ９について特に詳細に説明する。
【０１５７】
なお、第１の実施形態と対応する構成要件については、対応する符号を付しており、これら構成要件の機能説明は省略する。
【０１５８】
同期整流回路Ｎ９は、ＭＯＳＦＥＴＱ２及びＱ３と、整流用ダイオードＤ１と、制御回路Ｎ６とを備えるものである。
【０１５９】
制御回路Ｎ６は、２つの入力端子（入力端子１及び入力端子２）を備えており、整流用ダイオードＤ１のカソードからの出力信号を入力端子１から受け取り、また主トランスＴ１の２次巻き線の巻き始め端子（黒丸側）からの出力信号を入力端子２から受け取り、これらの電圧に応じた出力をＭＯＳＦＥＴＱ３に与えるものである。
【０１６０】
図１６は、制御回路Ｎ６の回路構成を示したブロック図である。図１７は、制御回路Ｎ６の具体的な回路構成である。
【０１６１】
図１６に示すように、制御回路Ｎ６は、充電回路１６０１と、放電回路１６０２とを有するものである。
【０１６２】
充電回路１６０１は、整流用ダイオードＤ１のカソードから出力信号を、入力端子１を通して受け取り、その信号の電圧に応じて、出力端子からＭＯＳＦＥＴＱ３へ与えるものである。
【０１６３】
放電回路１６０２は、主トランスＴ１の２次巻き線間からの出力信号を、入力端子２を通して受け取り、その信号の電圧に応じて、ＭＯＳＦＥＴＱ３へ与えるものである。
【０１６４】
また、図１７に示すように、充電回路１６０１は、ダイオードＤ５を構成し、放電回路１６０２は、コンデンサＣ２と、抵抗Ｒ７と、ダイオードＤ６と、ＭＯＳＦＥＴＱ８とを構成する。
【０１６５】
入力端子１はダイオードＤ５のアノードに接続され、ダイオードＤ５のカソードは制御回路Ｎ６の出力端子に接続されている。
【０１６６】
また、入力端子２は、コンデンサＣ２の一端に接続され、コンデンサＣ２の他端はＭＯＳＦＥＴＱ８のゲート、抵抗Ｒ７の一端及びダイオードＤ６のカソードに接続されている。さらにＭＯＳＦＷＥＴＱ８のソースは、抵抗Ｒ７の他端、ダイオードＤ６のアノード及びＧＮＤに接続され、ＭＯＳＦＥＴＱ８のドレインは制御回路Ｎ６の出力端子に接続されている。
【０１６７】
（Ｃ−２）第３の実施形態の動作
信号源Ｖが高電位になると、主スイッチＱ１は導通し、トランスＴ１の１次巻き線間には入力電圧Ｖｉｎが印加される（図１５（Ａ）〜（Ｃ））。
【０１６８】
主トランスＴ１の巻き線比が１次側回路：２次側回路＝１：ｎであるので、主トランスＴ１の２次巻き線間には、Ｖｉｎ×ｎなる電圧が誘起され、整流回路Ｎ９、平滑回路Ｎ４を経て、負荷Ｎ２へ電力が供給される。
【０１６９】
このとき、整流用ダイオードＤ１は順方向にバイアスされており、カソード−アノード間電圧ＶＤｌは低電位となる。その結果、整流用ダイオードＤ１のカソード−アノードにそれぞれゲート−ソースが接続されているＭＯＳＦＥＴＱ２は非導通状態となる（図１５（Ｆ））。
【０１７０】
また、上述したように整流用ダイオードＤ１は順方向にバイアスされているので、制御回路Ｎ６の入力端子１は低電位となり（図１５（Ｄ））、ＶＤ１が低電位であること、主トランスＴ１の２次巻き線間電圧がＶｉｎ×ｎであることから、主トランスＴ１の２次巻き線巻き始め側（黒丸側）に接続してある制御回路Ｎ６の入力端子２は高電位となる（図１５（Ｆ））。
【０１７１】
主トランスＮ６の入力端子２が高電位となると、直後に該高電位電圧はコンデンサＣ２とＭＯＳＦＥＴＱ８の入力容量を充電するため、ＭＯＳＦＥＴＱ８のゲート−ソース間電圧が高電位となり、ＭＯＳＦＥＴＱ８が導通状態となる。
【０１７２】
ＭＯＳＦＥＴＱ８が導通状態となることから、ゲート−ソース間電位が低電位となるため（図１５（Ｇ））、ＭＯＳＦＥＴＱ３がＭＯＳＦＥＴＱ２と同様に、非導通状態となる（図１５（Ｈ））。
【０１７３】
その後、コンデンサＣ２は抵抗Ｒ７によって徐々に制御回路Ｎ６の入力端子２の高電位まで充電され、逆にＭＯＳＦＥＴＱ８の入力容量は抵抗Ｒ７によって徐々にゼロ電位まで放電される。その結果、ＭＯＳＦＥＴＱ８は非導通状態となるが、制御回路Ｎ６の充電回路入力には高電位信号がないため、ＭＯＳＦＥＴＱ３は非導通状態を維持する（図１５（Ｈ））。
【０１７４】
次に、信号源Ｖが低電位になると、主スイッチＱ１は非導通状態となるため、主トランスＴ１の励磁インダクタンスＬｍと、主スイッチＱ１と、ＭＯＳＦＥＴＱ２及びＱ３と、整流用ダイオードＤ１の寄生容量による自由振動（共振）によって、主スイッチＱ１の導通時に励起インダクタンスＬｍに蓄えたれた主トランスＴ１の励磁エネルギーは放出される（図１５（Ｃ））。
【０１７５】
この励磁エネルギー放出によって生じるフライバック電圧ＶＦＢから、主トランスＴ１の２次側にはＶＦＢ２なる電圧が誘起されるため、第１の実施形態と同様に、整流用ダイオードＤ１のカソードは高電位となる。従って、整流用ダイオードＤ１は、逆バイアスとなり非導通状態となり、整流用ダイオードＤ１のカソードにゲートが接続されているＭＯＳＦＥＴＱ２は導通状態となる（図１５（Ｅ）（Ｆ））。
【０１７６】
また、制御回路Ｎ６の入力端子１には整流用ダイオードＤ１のカソードに印加されているＶＦＢ２が入力され、ダイオードＤ５を通って、制御回路Ｎ６の出力端子へ出力される（図１５（Ｇ））。その結果、ＭＯＳＦＥＴＱ３のゲートは高電位となり、ＭＯＳＦＥＴＱ２と同様に、導通状態となる（図１５（Ｈ））。
【０１７７】
このとき、前述のようにＭＯＳＦＥＴＱ２が導通状態にあるため、制御回路Ｎ６の入力端子２は低電位であり、そのためＭＯＳＦＥＴＱ８も非導通状態にある。
【０１７８】
しばらくすると、主トランスＴ１の励磁エネルギーの放出が完了し、電圧ＶＦＢ２が無くなるため、ＭＯＳＦＥＴＱ２のゲートは低電位となり非導通状態となる（図１５（Ｅ））。
【０１７９】
しかし、ダイオードＤ５によってＭＯＳＦＥＴＱ３の入力容量放電は阻止されるため、ＭＯＳＦＥＴＱ３は導通状態を維持する（図１５（Ｇ）（Ｈ））。そのため、電流はＭＯＳＦＥＴＱ２のＢＤを流れることはなく、ＭＯＳＦＥＴＱ３のチャネル部を流れる。
【０１８０】
以上の動作を一定周期で繰り返し、信号源Ｖの高電位期間を制御することによって、出力電圧を安定化する。
【０１８１】
なお、ＭＯＳＦＥＴＱ８のゲート−ソース間には、制御回路Ｎ６の入力端子２に入力された高電位をコンデンサＣ２とＭＯＳＦＥＴＱ８の入力容量で分圧した電圧が印加されるが、この状態でＭＯＳＦＥＴＱ８が導通状態になるようにコンデンサＣ２は選定されているものとする。また、コンデンサＣ２、ＭＯＳＦＥＴＱ８の入力容量と抵抗Ｒ７の時定数は、主スイッチＱ１の導通期間を越えないように抵抗Ｒ７が選定されているものとする。
【０１８２】
（Ｃ−３）第３の実施形態に係る同期整流回路の損失の計算
ここで、第３の実施形態に係る同期整流回路の損失の算出する。なお、算出条件は、上述した第２の実施形態と同様な条件とする。
【０１８３】
【表４】
2004222368.tif 000007
なお、駆動損失Ｐｄと導通損失Ｐｏｎ、合計損失Ｐｌｏｓｓは次の式により算出した。
【０１８４】
Ｐｄ＝Ｃｉｓｓ×Ｖｇｓ＊２×ｆｓｗ                                …（１８）
Ｐｏｎ＝Ｒｄｓ（ｏｎ）／ｎ×Ｉｏ＊２×（１−Ｄ）×（１−ＴＦＢ／１００）
＋Ｒｄｓ（ｏｎ）×Ｉｏ＊２×（１−Ｄ）×ＴＦＢ／１００      …（１９）
Ｐｌｏｓｓ＝Ｐｄ＋Ｐｏｎ                                          …（２０）
（Ｃ−４）第３の実施形態の効果
以上のように、第３の実施形態によれば、主スイッチＱ１の非導通時、ＶＦＢ２によってＭＯＳＦＥＴＱ２及びＱ３が同時に導通状態となり、その後、ＶＦＢ２が無くなるとＭＯＳＦＥＴＱ２のみ非導通状態となる。ＭＯＳＦＥＴＱ３は主スイッチＱ１導通状態になるまで導通状態を維持するため、ＭＯＳＦＥＴＱ２及びＱ３はＢＤ導通とはならない。
【０１８５】
その結果、第１及び２の実施形態と同様に、低損失である上に、ＢＤ導通による前述の各種間題が発生することはない。
【０１８６】
表４からわかるように、第３の実施形態は、第１の実施形態と同等の低損失特性が得られ、電気的特性による並列数の制約もないため、設計の自由度を増すことができる。
【０１８７】
第３の実施形態は、基本的に第１の実施形態と同様の大容量・高効率電源に向いている。なお、ＭＯＳＦＥＴＱ３の入力容量充電時に自由振動（共振）構成要素となるので、フライバック電圧ＶＦＢを小さくできる分、高入力電圧の電源に向いている。
【０１８８】
（Ｄ）他の実施形態
上述した第１〜第３の実施形態において、フライホイール用ＭＯＳＦＥＴＱ２とＱ３とを２並列に接続したが、損失試算したように並列数に制限はなく、またゲート接続をＭＯＳＦＥＴＱ２と同一とするＭＯＳＦＥＴの個数とＭＯＳＦＥＴＱ３と同一とするＭＯＳＦＥＴの個数の割合にも制限はない。
【０１８９】
また、第１〜第３の実施形態において使用するＭＯＳＦＥＴの特性、チップサイズ（パッケージサイズ）は制限されることなく、用途、目的、その他の条件（制約）に応じて自由に選定するものとする。例えば、上述した第３の実施形態においてＭＯＳＦＥＴＱ２及びＱ３を同一のＭＯＳＦＥＴとしたが、ＭＯＳＦＥＴＱ２を補助スイッチとして小型の部品としても良い。
【０１９０】
さらに、上述した第１〜第３の実施形態において、制御回路Ｎ１、Ｎ５、Ｎ６の具体的な回路構成について説明したが、これら説明した回路構成に限られない。
【０１９１】
例えば、第１の実施形態に係る制御回路Ｎ１、又は、第３の実施形態に係る制御回路Ｎ６について、特開平７−２７４４９４の図３及び図５に示すような、ＭＯＳＦＥＴの導通モードに基づいて継続時間を決定する制御回路を使用してもよい。また例えば、特開平１０−１７４４３１の図３及び図６に示すような、ＭＯＳＦＥＴのゲート電荷の移動に基づいて、継続時間を決定する制御回路を使用してもよい。
【０１９２】
これらの場合、それぞれの実施形態と同様な動作を行なうように接続する必要がある。例えば、制御回路Ｎ１について、特開平７−２７４４９４の図３に示す制御回路として使用する場合、第１の実施形態ではそのままの接続により使用することができるが、第２の実施形態では、制御回路に別の入力端子を設ける必要があり、主トランスＴ１の２次巻き線巻き始め側（黒丸側）と接続させる必要がある。
【０１９３】
また、同様に制御回路Ｎ５についても、図１３で説明した回路構成に限られることなく、最終的に実施例と同様の動作をする構成で有れば良い。そして、前記ＶＦＢ２を直接検出しなくともＶＦＢを検出したり、電圧として検出しなくとも間接的に電流として検出しても良い。
【０１９４】
また、図１、１０及び１４において、１次側回路及び２次側回路のＧＮＤの接続位置は、これに限定されるものではなく、入力電源Ｖｉｎのプラス側や、負荷Ｎ２とインダクタＬ１の接続点などでも良い。同様に、インダクタＬ１の接続も図１、１０及び１４に限定されるものではなく、平滑回路Ｎ４のコンデンサＣ１とＭＯＳＦＥＴＱ２、Ｑ３の接続点に挿入しても良い。
【０１９５】
さらに、上述した第１〜第３の実施形態において、ＭＯＳＦＥＴＱ３をＭＯＳＳＦＥＴとしたが、ＢＪＴとしてもよい。また、整流回路において、整流用素子をダイオードＤ１としたが、フライホイール側整流素子と同様にＭＯＳＦＥＴとしてもよい。
【０１９６】
さらにまた、上述した第１〜第３の実施形態において、共振リセット方式一石フォワード型電源について説明したが、主トランスＴ１の励磁エネルギーを電源内部で消費せずに電源の入出力へ回生または放出する他の電源回路においても、フライホイール用整流素子の寄生容量の一部もしくは全部をそのエネルギー回生、及び、又は、放出の際の構成要素とすれば実現可能である。
【０１９７】
【発明の効果】
以上、本発明によれば、磁性部品に蓄積された励磁エネルギーを入力側へ回生若しくは出力側へ放出する形態のスイッチング電源回路に用いられる同期整流回路が、寄生素子を励磁エネルギーの回生若しくは放出の構成要素とする少なくとも１個の第１のフライホイール用半導体スイッチと、各第１のフライホイール用半導体スイッチと電流経路とが並列接続された少なくとも１個の第２のフライホイール用半導体スイッチと、各第２のフライホイール用半導体スイッチの非導通／導通を主スイッチの導通／非導通と同期して制御・駆動する制御回路とを備えるため、フライホール用整流素子の並列数に電気的制約がないため、制御回路の駆動能力や実装面積、価格などに合わせて並列数を決定でき、設計の自由度を増すことができる。
【図面の簡単な説明】
【図１】第１の実施形態に係るスイッチング電源回路の構成を示したブロック図である。
【図２】従来のスイッチング電源回路の回路構成を示したブロック図である。
【図３】従来の同期整流回路の動作を示した動作波形図である。
【図４】従来のスイッチング電源回路の構成を示したブロック図である。
【図５】従来の同期整流回路の動作を示した動作波形図である。
【図６】ＭＯＳＦＥＴの構成を示した回路図である。
【図７】第１の実施形態に係る同期整流回路の動作を示した動作波形図である。
【図８】第１の実施形態に係る制御回路の構成を示したブロック図である。
【図９】第１の実施形態に係る制御回路の回路構成の具体例を示した回路図である。
【図１０】第２の実施形態に係るスイッチング電源回路の構成を示したブロック図である。
【図１１】第２の実施形態に係る同期整流回路の動作を示した動作波形図である。
【図１２】第２の実施形態に係るフライバック電圧検出回路の構成を示したブロック図である。
【図１３】第２の実施形態に係るフライバック電圧検出回路の回路構成を示した具体例である。
【図１４】第３の実施形態に係るスイッチング電源回路の構成を示したブロック図である。
【図１５】第３の実施形態に係る同期整流回路の動作を示した動作波形図である。
【図１６】第３の実施形態に係る制御回路の構成を示したブロック図である。
【図１７】第３の実施形態に係る制御回路の回路構成の具体例を示した回路図である。
【符号の説明】
Ｑ１…主スイッチ、Ｖｉｎ…入力電源、Ｑ２、Ｑ３…電界効果トランジスタ、
Ｎ３、Ｎ８、Ｎ９…同期整流回路、Ｎ４…平滑回路、
Ｎ１、Ｎ６…制御回路、Ｎ５…フライバック電圧検出回路、
９１…インバーティング駆動回路、１２０１…スレッシュホールド調整回路、
１２０２…検出回路、１６０１…充電回路、１６０２…放電回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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