(57)【要約】【課題】ＳＲＡＭを構成する伝送トランジスターと駆動トランジスターの大きさを変更させずに、セルレシオを増加させることのできる非対称シリサイド膜を有するＳＲＡＭの構造及びその製造方法を提供する。【解決手段】非対称シリサイド膜を有するＳＲＡＭは、所定形状の下部構造を有する半導体基板１００に、所定の間隔をおいて伝送トランジスター２０及び駆動トランジスター１０が離隔して形成され、前記伝送トランジスター２０及び駆動トランジスター１０のゲート絶縁膜１０５及びゲート電極１０６の側壁にはスペーサー１０７を各々形成する。前記ゲート電極１０６の間の半導体基板内に、不純物が注入された前記伝送トランジスター２０と前記駆動トランジスター１０のソース／ドレーン電極を有し、前記伝送トランジスター領域の構造物の上部にシリサイドブロッキング膜１１０と、前記駆動トランジスターのゲート電極の上部及びソース／ドレーン電極の表面にシリサイド膜１１２を形成する。【選択図】図８
2004040119.tif 000002
【特許請求の範囲】
【請求項１】
　伝送トランジスター、駆動トランジスターを有するＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構造において、
　所定形状の下部構造を有する半導体基板と、
　前記半導体基板上に所定の間隔をおいて離隔して形成された前記伝送トランジスター及び駆動トランジスターのゲート絶縁膜及びゲート電極と、
　前記伝送トランジスターと前記駆動トランジスターのゲート電極の側壁に各々形成されたスペーサーと、
　前記ゲート電極間の半導体基板内に不純物が注入された前記伝送トランジスターと前記駆動トランジスターのソース／ドレーン電極と、
　前記伝送トランジスター領域の構造物の上部に形成されたシリサイドブロッキング膜と、
　前記駆動トランジスターのゲート電極の上部及びソース／ドレーン電極の表面に形成されたシリサイド膜と、
　を含むことを特徴とする非対称シリサイド膜を有するＳＲＡＭの構造。
【請求項２】
　前記シリサイドブロッキング膜は酸化物質で構成されることを特徴とする請求項１に記載の非対称シリサイド膜を有するＳＲＡＭの構造。
【請求項３】
　前記伝送トランジスター及び駆動トランジスターのゲート電極幅と長さは同一であることを特徴とする請求項１に記載の非対称シリサイド膜を有するＳＲＡＭの構造。
【請求項４】
　伝送トランジスター、駆動トランジスターを有するＳＲＡＭ （Ｓｔａｔｉｃ　Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の製造方法において、
　所定形状の下部構造を有する半導体基板を準備する段階と、
　前記半導体基板上に所定の間隔をおいて前記伝送トランジスターと前記駆動トランジスターのゲート絶縁膜及びゲート電極を形成する段階と、
　前記伝送トランジスターと前記駆動トランジスターのゲート電極の側壁にスペーサーを形成する段階と、
　前記ゲート電極間の半導体基板内に不純物が注入された前記伝送トランジスターと前記駆動トランジスターのソース／ドレーン電極を形成する段階と、
　前記伝送トランジスター領域の構造物の上部にだけシリサイドブロッキング膜を形成する段階と、及び
　前記駆動トランジスターのゲート電極上部及びソース／ドレーン電極の表面にシリサイド膜を形成する段階と、
　を含むことを特徴とする非対称シリサイド膜を有するＳＲＡＭの製造方法。
【請求項５】
　前記シリサイドブロッキング膜は酸化物質で構成されることを特徴とする請求項４に記載の非対称シリサイド膜を有するＳＲＡＭの製造方法。
【請求項６】
　前記伝送トランジスター及び駆動トランジスターのゲート電極幅と長さは同一であることを特徴とする請求項４に記載の非対称シリサイド膜を有するＳＲＡＭの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明はＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構造及びその製造方法に関するもので、特にＳＲＡＭを構成する伝送トランジスターと駆動トランジスターの大きさを変更させずに、セルレシオ（ｃｅｌｌ ｒａｔｉｏ）を増加させることのできる非対称シリサイド膜を有するＳＲＡＭの構造及びその製造方法に関するものである。
【背景技術】
【０００２】
　一般的に、ＳＲＡＭはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に比べてメモリ容量では劣るが、高速で動作するために容量が少なくても高速の動作が要求されるコンピュータのキャッシュメモリのようなメモリ分野で広く使われている。
【０００３】
　ＳＲＡＭセルは通常、二つの伝送トランジスターと二つの駆動トランジスターからなるフリップフロップ回路で構成されて、記憶情報はフリップフロップの入力端子と出力端子との間の電圧差、すなわちセルのノード（ｎｏｄｅ）に蓄積された電荷として保持される。また、ＳＲＡＭセルは電荷を電源（Ｖｃｃ）から駆動トランジスターのＰＭＯＳ（ｐ−ｃｈａｎｎｅｌｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスターや負荷抵抗を通じて常に補充されるので、ＤＲＡＭのようにリフレッシュ機能が要求されない。
【０００４】
　図１は一般的なＳＲＡＭセル回路を示した図面である。図１を参照すれば、ＳＲＡＭセル回路は電源端子に順に連結したＰＭＯＳトランジスター１２及びＮＭＯＳ（ｎ−ｃｈａｎｎｅｌｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスター１４からなる一組の駆動トランジスター１０と、駆動トランジスター１０のゲート電極にソースが交差連結した一組の伝送トランジスター２０で構成される。ここで駆動トランジスター１０のＰＭＯＳトランジスター１２及びＮＭＯＳトランジスター１４の共通ノードに伝送トランジスター２０のソースが交差連結する。駆動トランジスター１０のＰＭＯＳトランジスター１２のドレーンには電源端子が連結されており、ＮＭＯＳトランジスター１４のソースには接地端子が連結されている。伝送トランジスター２０のゲート電極にはワードライン（ｗｏｒｄｌｉｎｅ、ＷＬ）が連結されていて、ソースにはビットライン（ＢＬ、／ＢＬ）が連結されている。
【０００５】
　図２から図４は従来技術に係るＳＲＡＭの製造方法を説明するための図であって、これを参照すれば従来ＳＲＡＭ製造方法は次の通りである。ここで説明の簡略化のために図１に示すＳＲＡＭセルの駆動トランジスター１０のＰＭＯＳトランジスター１２と伝送トランジスター２０のＮＭＯＳトランジスターの製造工程を説明する。
【０００６】
　まず図２に示すように、半導体基板１上に素子分離膜２を形成して、その基板１内にｎ−ウェル３及びｐ−ウェル４を各々形成する。ｎ−ウェル３及びｐ−ウェル４の基板１上部には、各々伝送トランジスター２０及び駆動トランジスター（例えばＰＭＯＳトランジスター１２）のゲート絶縁膜５とゲート電極６を順に形成する。そしてゲート電極６の側壁にスペーサー７を形成し、ｎ−ウェル３に駆動トランジスターのｐ＋ソース／ドレーン８を形成し、ｐ−ウェル４に伝送トランジスター２０のｎ＋ソース／ドレーン９を形成する。ここで各ソース／ドレーン８、９はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を採用できる。
【０００７】
　その次に、図３に示すように、サリサイド工程を進行して駆動トランジスター（例えばＰＭＯＳトランジスター１２）及び伝送トランジスター２０のゲート電極６の上部及びソース／ドレーン電極８、９の表面にシリサイド膜１１を形成する。
【０００８】
　そして図４に示すように、シリサイド膜１１が形成された構造物の全体に層間絶縁膜１３を形成し、層間絶縁膜１３にコンタクトホールを形成して、導伝膜で駆動トランジスター例えばＰＭＯＳトランジスター１２）及び伝送トランジスター２０のソース／ドレーンと連結するコンタクト電極１５を形成する。
【０００９】
　前述したように構成されたＳＲＡＭセルは、セルにデータを格納するためにビットライン（ＢＬ、／ＢＬ）に互いに相反した電圧を印加した後、ワードライン（ＷＬ）に駆動電源を印加して伝送トランジスター２０をターンオンさせる。伝送トランジスター２０がターンオンすることによって、駆動トランジスター１０のＰＭＯＳ及びＮＭＯＳ共通ノードにビットライン（ＢＬ、／ＢＬ）の電圧が保持される。そして、ＳＲＡＭセルのデータを読み取るためにはビットライン（ＢＬ、／ＢＬ）に同一の電圧でプレチャージした後、ワードライン（ＷＬ）に駆動電源を印加して駆動トランジスター１０に保持された値によりビットライン（ＢＬ、／ＢＬ）が相異なる電位に変わるようになる。これをセンスアンプ（Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）で感知し、電位変化を増幅することによってデータを読み取る。
【００１０】
　一般に、従来のＳＲＡＭには安定したデータ維持機能及びデータアクセスの際にデータの安全性を確保するための、いわゆるセルレシオという主要パラメタがある。ＳＲＡＭセルのデータを読み取るためには、プレチャージされた伝送トランジスター２０がターンオンされると、いずれのビットライン（ＢＬ、／ＢＬ）の電位が変動される。この場合、駆動トランジスター１０の電流駆動力がデータ安全性を左右するようになる。このような現象を理解するためには、駆動トランジスター／伝送トランジスターの電流駆動力比率をセルレシオと定義し、この値が約２より大きい場合が好ましい。すなわち駆動トランジスターの電流値が伝送トランジスターの電流値より大きくなければならない。
【００１１】
　ところがＳＲＡＭセルでは、与えられた電子移動度とゲートキャパシタンスでセルレシオを高めるためにトランジスターの幅／長さの比率を大きくする方法がある。同一の幅に対しては、長さを減少させる方法は与えられたプロセスで支援してくれる最小値が決まっているためにやはり限界がある。また、所定の長さでトランジスターの幅を増加させる方法を主に使用しているが、これはＳＲＡＭセルの面積を増加させる結果を招いて半導体素子の高集積化を難しくする問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
　本発明の目的は、前述のような従来技術の問題点を解決するために、伝送トランジスターにはシリサイドを形成せず表面抵抗を高め、駆動トランジスターにはシリサイドを形成して表面抵抗を低くすることによって、伝送トランジスターが駆動トランジスターより電流駆動力が減少してＳＲＡＭのセル面積を増加させないでセルレシオを増加させることのできる非対称シリサイド膜を有するＳＲＡＭの構造を提供することにある。
【００１３】
　本発明の他の目的は、伝送トランジスターにはシリサイドブロッキング膜でシリサイド膜が形成されないようにし、駆動トランジスターにはシリサイド膜を形成することによって、伝送トランジスターの電流駆動力を駆動トランジスターより減少させて、ＳＲＡＭのセル面積を増加させずにセルレシオを増加させることのできる非対称シリサイド膜を有するＳＲＡＭの製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
　前述の目的を達成するために、本発明の非対称シリサイド膜を有するＳＲＡＭの構造は、伝送トランジスター、駆動トランジスターを有するＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構造において、所定形状の下部構造を有する半導体基板と、前記半導体基板上に所定の間隔をおいて離隔して形成された前記伝送トランジスター及び駆動トランジスターのゲート絶縁膜及びゲート電極と、前記伝送トランジスターと前記駆動トランジスターのゲート電極の側壁に各々形成されたスペーサーと、前記ゲート電極間の半導体基板内に不純物が注入された前記伝送トランジスターと前記駆動トランジスターのソース／ドレーン電極と、前記伝送トランジスター領域の構造物の上部に形成されたシリサイドブロッキング膜と、前記駆動トランジスターのゲート電極の上部及びソース／ドレーン電極の表面に形成されたシリサイド膜と、を含むことを特徴とする。
【００１５】
　ここで、前記シリサイドブロッキング膜は酸化物質で構成されることがよい。
【００１６】
　また、前記伝送トランジスター及び駆動トランジスターのゲート電極幅と長さは同一であることが好ましい。
【００１７】
　本発明の他の目的を達成するために、本発明の非対称シリサイド膜を有するＳＲＡＭの製造方法は、伝送トランジスター、駆動トランジスターを有するＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の製造方法において、所定形状の下部構造を有する半導体基板を準備する段階と、前記半導体基板上に所定の間隔をおいて前記伝送トランジスターと前記駆動トランジスターのゲート絶縁膜及びゲート電極を形成する段階と、前記伝送トランジスターと前記駆動トランジスターのゲート電極の側壁にスペーサーを形成する段階と、前記ゲート電極間の半導体基板内に不純物が注入された前記伝送トランジスターと前記駆動トランジスターのソース／ドレーン電極を形成する段階と、前記伝送トランジスター領域の構造物の上部にだけシリサイドブロッキング膜を形成する段階と、及び前記駆動トランジスターのゲート電極上部及びソース／ドレーン電極の表面にシリサイド膜を形成する段階と、を含むことを特徴とする。
【００１８】
　ここで、前記シリサイドブロッキング膜は酸化物質で構成されることがよい。
【００１９】
　また、前記伝送トランジスター及び駆動トランジスターのゲート電極幅と長さは同一であることが好ましい。
【発明の効果】
【００２０】
　以上のように、本発明はＳＲＡＭセルの大きさを増加させずに伝送トランジスターにはシリサイドを形成せずソース／ドレーンの表面抵抗を高めて、駆動トランジスターにはシリサイドを形成してソース／ドレーンの表面抵抗を低くすることにより、駆動トランジスターが伝送トランジスターの電流駆動力が増加し、ＳＲＡＭのセルレシオを増加させることができる。
【００２１】
　したがって、本発明は半導体素子の高集積化によってＳＲＡＭセルの大きさを縮小してもＳＲＡＭセルレシオを増加させ、製品の信頼性及び収率を向上させることができる効果がある。
【発明を実施するための最良の形態】
【００２２】
　以下、添付図面を参照して本発明の好ましい実施例について説明する。また、この実施例は本発明の権利範囲を限定するものではなく、ただ例示として提示したものであり、従来の構成と同一な部分は同一の符号及び名称を使用する。
【００２３】
　図５から図８は本発明に係る非対称シリサイド膜を有するＳＲＡＭの製造方法を説明するための工程順断面図である。これを参照すれば、本発明のＳＲＡＭ製造方法は次の通りである。ここで説明の簡略化のために、図５から図８に示すＳＲＡＭセルの駆動トランジスター１０のＰＭＯＳトランジスター１２と伝送トランジスター２０のＮＭＯＳトランジスターの製造工程に対して説明する。
【００２４】
　まず図５に示すように、先に所定の形状の下部構造を有する半導体基板１００を準備する。続いて、半導体基板１００上に素子分離膜１０２を形成し、その基板１００内にｎ−ウェル１０３及びｎ−ウェル１０４、ｐ−ウェル（不図示）を各々形成する。ｎ−ウェル１０３、１０４が形成されている部分の半導体基板１００の上部には、各々伝送トランジスター２０及び駆動トランジスター１０のゲート絶縁膜１０５とゲート電極１０６を順に形成する。
【００２５】
　この時、伝送トランジスター２０及び駆動トランジスター１０のゲート電極１０６の幅と長さは同一にするので、伝送トランジスター２０と駆動トランジスター１０のチャンネル幅と長さが同じである。その理由はＳＲＡＭセルのセルレシオを高めるためにトランジスターの大きさを変更させず、ＳＲＡＭセルの駆動トランジスター１０より伝送トランジスター２０のゲート電極及びソース／ドレーンの表面抵抗を増加させる。それによって、セルレシオを増加させることができる。
【００２６】
　そして、ゲート電極１０６の側壁にスペーサー１０７を形成し、ｎ−ウェル１０３に伝送トランジスター２０のｐ＋ソース／ドレーン１０８を形成し、ｎ−ウェル１０４に駆動トランジスター２０のｐ＋ソース／ドレーン１０８を形成して、ｎ−ウェル１０４に駆動トランジスター２０のｎ＋ソース／ドレーン１０９を形成する。ここで各ソース／ドレーン１０８、１０９はＬＤＤ構造を採用できる。
【００２７】
　それから図６に示すように、伝送トランジスター２０領域の構造物の上部にだけシリサイドブロッキング膜１１０としてシリコン酸化膜を形成する。
【００２８】
　続いて、図７に示すように、サリサイド工程を進行して駆動トランジスター１０のゲート電極１０６の上部及びソース／ドレーン１０９の表面にシリサイド膜１１２を形成する。この時、伝送トランジスター２０の領域にはシリサイドブロッキング膜１１０が形成されているために、伝送トランジスター２０のゲート電極１０６の上部及びソース／ドレーン１０８の表面にはシリサイド膜が形成されない。これによって駆動トランジスター１０のゲート電極１０６及びソース／ドレーン１０９は、シリサイド膜１１２が形成されているために表面抵抗が低くなる反面、伝送トランジスター２０のゲート電極１０６及びソース／ドレーン１０９は表面抵抗が高くなる。
【００２９】
　次に、図８に示すように、前述したような構造物全体に層間絶縁膜１１３を形成する。その次に、層間絶縁膜１１３にコンタクトホールを形成して導伝膜を介して駆動トランジスター１０及び伝送トランジスター２０のソース／ドレーン１０８、１０９と各々連結するコンタクト電極１１４をコンタクトホールに形成する。
【００３０】
　したがって、本発明は伝送トランジスター２０のゲート電極１０６及びソース／ドレーン１０８の上部にシリサイドブロッキング膜１１０を形成した後、駆動トランジスター１０にだけ選択的にシリサイド膜１１２を形成するために、伝送トランジスター２０より駆動トランジスター１０のゲート電極１０６及びソース／ドレーン１０９の表面抵抗が低くなる。したがって、伝送トランジスター２０のソース／ドレーン１０８の抵抗が駆動トランジスター１０より増加して電流駆動能力が減少するようになる。
【００３１】
　したがって、本発明の好ましい実施例によれば、伝送トランジスター２０と駆動トランジスター１０を最小サイズで全く同じ大きさで製作する場合、駆動トランジスター１０のソース／ドレーン１０９にシリサイド膜１１２が形成されており、伝送トランジスター２０のソース／ドレーン１０８にシリサイド膜１１２がないので、駆動トランジスター１０が伝送トランジスター２０より電流駆動力が大きくなり、結果的にＳＲＡＭのセルレシオが増加するようになる。
【００３２】
　一方、本明細書内で本発明をいくつかの好ましい実施例によって記述したが、当業者ならば、添付の特許請求の範囲に開示した本発明の範疇及び思想から外れずに、多くの変形及び向上がなされ得ることがわかるはずである。
【図面の簡単な説明】
【００３３】
【図１】従来の一般的なＳＲＡＭセル回路を示した図面である。
【図２】従来技術に係るＳＲＡＭの製造方法を説明するための図であって、ソース／ドレーンの形成までを示す図である。
【図３】従来技術に係るＳＲＡＭの製造方法を説明するための図であって、シリサイド膜の形成を示す図である。
【図４】従来技術に係るＳＲＡＭの製造方法を説明するための図であって、層間絶縁膜とコンタクト電極の形成を示す図である。
【図５】本発明に係る非対称シリサイド膜を有するＳＲＡＭの製造方法を説明するための図であって、ソース／ドレーンの形成までを示す図である。
【図６】本発明に係る非対称シリサイド膜を有するＳＲＡＭの製造方法を説明するための図であって、シリサイドブロッキング膜の形成を示す図である。
【図７】本発明に係る非対称シリサイド膜を有するＳＲＡＭの製造方法を説明するための図であって、シリサイド膜の形成を示す図である。
【図８】本発明に係る非対称シリサイド膜を有するＳＲＡＭの製造方法を説明するための図であって、層間絶縁膜とコンタクト電極の形成を示す図である。
【符号の説明】
【００３４】
　１，１００　基板、２，１０２　素子分離膜、３，１０３　ｎ−ウェル、４，１０４　ｐ−ウェル、５，１０５　ゲート絶縁膜、６，１０６　ゲート電極、７，１０７　スペーサー、８，９　ソース／ドレーン、１０　駆動トランジスター、１２　ＰＭＯＳトランジスター、１４　ＮＭＯＳトランジスター、１５，１１４　コンタクト電極、２０　伝送トランジスター、１０８　ｐ＋ソース／ドレーン、１０９　ｎ＋ソース／ドレーン、１１０　シリサイドブロッキング膜、１１２　シリサイド膜、１１３　層間絶縁膜。
【図１】
2004040119.tif 000003
【図２】
2004040119.tif 000004
【図３】
2004040119.tif 000005
【図４】
2004040119.tif 000006
【図５】
2004040119.tif 000007
【図６】
2004040119.tif 000008
【図７】
2004040119.tif 000009
【図８】
2004040119.tif 000010