(57)【要約】　【課題】　高集積化に伴う問題を解消しやすくするために、多値化が可能な磁気メモリを提供する。　【解決手段】　層の厚さ方向に積層された２以上のメモリ層と２以上のトンネル層とを含み、上記２以上のメモリ層が電気的に直列に接続され、上記２以上のメモリ層から選ばれる少なくとも１つからなる第１層群における磁化反転により生じる抵抗変化と、上記２以上のメモリ層から選ばれる少なくとも１つからなる第２層群における磁化反転により生じる抵抗変化とが互いに相違する磁気メモリとする。【選択図】　図４　
2004140386.tif 000002
【特許請求の範囲】
【請求項１】
層の厚さ方向に積層された２以上のメモリ層と２以上のトンネル層とを含み、前記２以上のメモリ層が電気的に直列に接続され、前記２以上のメモリ層から選ばれる少なくとも１つからなる第１層群における磁化反転により生じる抵抗変化と、前記２以上のメモリ層から選ばれる少なくとも１つからなる第２層群における磁化反転により生じる抵抗変化とが互いに相違する磁気メモリ。
【請求項２】
前記第１層群の抵抗変化をΔＲ1、前記第２層群の抵抗変化をΔＲ2として、以下の関係式が成立する請求項１に記載の磁気メモリ。
　ΔＲ1×２≦ΔＲ2 
　ただし、ΔＲ1＜ΔＲ2である。
【請求項３】
２以上の磁気抵抗素子を含み、前記２以上の磁気抵抗素子のそれぞれが、前記２以上のメモリ層から選ばれる少なくとも１つと、前記２以上のトンネル層から選ばれる少なくとも１つとを含み、かつ
　２以上の記録導線をさらに含み、前記２以上の磁気抵抗素子から選ばれ、互いに隣接する一対の磁気抵抗素子の間に、前記２以上の記録導線から選ばれる少なくとも１本の記録導線が配置されている請求項１に記載の磁気メモリ。
【請求項４】
前記２以上のメモリ層から選ばれる少なくとも２つの層を含む磁気抵抗素子を含み、前記少なくとも２つの層に、磁化反転により生じる抵抗変化が互いに相違する２つのメモリ層が含まれる請求項１に記載の磁気メモリ。
【請求項５】
前記２以上のトンネル層が、互いに膜厚が相違する２つのトンネル層を含む請求項１に記載の磁気メモリ。
【請求項６】
前記２以上のメモリ層から選ばれるＮ番目のメモリ層における抵抗変化をΔＲN、前記ΔＲNの最小値をΔＲmin、前記ΔＲNの最大値をΔＲmaxと表示したときに、以下の関係式が成立する請求項１に記載の磁気メモリ。
　ΔＲmax≧ΔＲmin×２N-1
　ただし、Ｎは２以上の整数である。
【請求項７】
前記２以上のメモリ層から選ばれるＮ番目のメモリ層における抵抗変化をΔＲN、Ｍ番目に小さいΔＲNをΔＲMと表示したときに、以下の関係式が成立する請求項１に記載の磁気メモリ。
　ΔＲM×２≦ΔＲM+1
　ただし、Ｎは２以上の整数であり、Ｍは１以上（Ｎ−１）以下の整数である。
【請求項８】
前記２以上のメモリ層が、層の厚さ方向に隣接し、磁化容易軸方向が互いに相違する一対のメモリ層を含む請求項１に記載の磁気メモリ。
【請求項９】
前記磁化容易軸方向がなす角度が２０°以上９０°以下である請求項８に記載の磁気メモリ。
【請求項１０】
前記一対のメモリ層の少なくとも一方が、２以上の磁性膜を含む積層体である請求項８に記載の磁気メモリ。
【請求項１１】
前記２以上のメモリ層と電気的に接続された非線形素子を含む請求項１に記載の磁気メモリ。
【請求項１２】
請求項１に記載の磁気メモリを層の面内方向に複数個配置した磁気メモリ装置。
【請求項１３】
層の面内方向に隣接し、磁化容易軸方向が互いに相違する一対のメモリ層を含む請求項１２に記載の磁気メモリ装置。
【請求項１４】
請求項１に記載の磁気メモリを含むシステムＬＳＩ。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、磁気メモリに関し、さらにこのメモリを用いた磁気ランダムアクセスメモリ（ＭＲＡＭ）等の磁気メモリ装置に関する。
【背景技術】
【０００２】
　トンネル磁気抵抗効果（ＴＭＲ）素子は、トンネル（バリア）層とこれを挟持する一対の磁性層を含んでいる。ＴＭＲ素子では、一対の磁性層における磁化方向の相対角度の相違に基づくスピントンネル効果が利用される。スピンバルブ型のＴＭＲ素子には、一対の磁性層として、磁化が相対的に回転しにくい固定磁性層と、磁化が相対的に回転しやすい自由磁性層とが含まれている。自由磁性層は、情報が磁化方向として記録されるメモリ層として機能する。
【０００３】
　ＴＭＲ素子を磁気メモリとしてマトリックス状に配置したＭＲＡＭでは、高集積化の進行に伴って、以下の問題が生じることが予想されている。
１．素子間隔の減少に伴う磁気クロストークにより生じる記録エラー。
２．磁性体の微細化に伴う磁化反転磁界の増加および記録電流の増大。
３．配線の微細化に伴う記録電流の制限。
４．配線の微細化に伴う抵抗上昇により生じる読み出し時のＳ／Ｎの低下。
【０００４】
　これらの問題により、例えばGbit／in2以上に至るまでに高い集積度の達成は困難であると考えられている。
【特許文献１】特開２００１−２２９６６５号公報
【特許文献２】特開平１１−３５４７２８号公報
【特許文献３】特開２００１−０１５６１１号公報
【特許文献４】特開平８−３０６０１４号公報
【特許文献５】特開２００１−３３８４８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　そこで、本発明は、高集積化しても上記のような問題が生じにくく、多値化が可能な磁気メモリを提供することを目的とする。また、本発明の別の目的は、この磁気メモリに適した磁気メモリの駆動方法を提供することにある。
【課題を解決するための手段】
【０００６】
　本発明の磁気メモリは、層の厚さ方向に積層された２以上のメモリ層と２以上のトンネル層とを含み、２以上のメモリ層が電気的に直列に接続され、上記２以上のメモリ層から選ばれる少なくとも１つからなる第１層群における磁化反転により生じる抵抗変化ΔR1と、上記２以上のメモリ層から選ばれる少なくとも１つからなる第２層群における磁化反転により生じる抵抗変化ΔR2とが互いに相違する。
【０００７】
　本発明によれば、多値化した磁気メモリを得ることができる。メモリの多値化は、メモリの微細化を抑制しつつ、情報を高密度で記録することを可能とする。本発明の磁気メモリからは、情報の非破壊読み出しが可能である。メモリの抵抗変化は、定電流または定電圧を印加したときの電圧変化または電流変化として測定できる。
【０００８】
　本発明は、上記磁気メモリに適した駆動方法も提供する。この駆動方法では、メモリ層における磁化反転が、このメモリ層を厚さ方向に通過する電流を含む複数の電流により生じる磁界により行われる。この駆動方法を本発明の磁気メモリに適用する場合は、上記電流が、上記２以上のメモリ層から選ばれ、磁化反転の対象となる少なくとも１つの層を厚さ方向に通過する。ただし、上記駆動方法は、基本的には、層の厚さ方向に電流を流しうるすべての磁気抵抗素子、およびこれを用いた磁気メモリ、に適用が可能であり、ＴＭＲ素子に限らず、いわゆるＣＰＰ（Current Perpendicular to Plane）−ＧＭＲ素子の駆動に用いてもよい。
【０００９】
　本発明によれば、円滑な磁化反転を実現できる。円滑な磁化反転は、集積度が高い磁気メモリにおける誤記録の低減に有効である。
【発明の効果】
【００１０】
　本発明によれば、多値化が可能で高集積化に適した磁気メモリを提供できる。また、磁気メモリのメモリ層における磁化反転を円滑化できる。円滑な磁化反転は、集積度が高い磁気メモリにおける誤記録の低減に有効である。
【発明を実施するための最良の形態】
【００１１】
　本発明の磁気メモリでは、複数のメモリ層から選ばれる第１層群の抵抗変化ΔＲ1と第２層群の抵抗変化ΔＲ2とが互いに相違する。これらメモリ層群に含まれるメモリ層の数に制限はないが、第１層群および第２層群がともに１つのメモリ層から構成されていてもよい。
【００１２】
　抵抗変化ΔＲ1と抵抗変化ΔＲ2との間には（ただし、ΔＲ1＜ΔＲ2）、以下の関係式（１）が成立することが好ましい。
【００１３】
　ΔＲ1×２≦ΔＲ2         　（１）
　式（１）の関係が成立すると、２つのメモリ層群からの出力の分離が容易となる。
【００１４】
　本発明の磁気メモリは、２以上の磁気抵抗素子（ＴＭＲ素子）が層の厚さ方向に積層された形態であってもよい。ＴＭＲ素子は、磁気メモリを構成するメモリ層とトンネル層とをそれぞれ少なくとも１つ含むことになる。磁気メモリには、情報の書き込みのために２以上の記録導線が配置される。この場合、上記２以上のＴＭＲ素子から選ばれ、互いに隣接する一対のＴＭＲ素子の間に、上記２以上の記録導線から選ばれる少なくとも１本の記録導線が配置されていることが好ましい。ＴＭＲ素子と少なくとも１本の記録導線とが、交互に配置されていることがより好ましい。記録導線とメモリ層との距離が小さくなると、磁化反転に要する電流量を削減できるからである。
【００１５】
　本発明の磁気メモリは、その一形態において、層の厚さ方向に積層された２以上のＴＭＲ素子を含み、この２以上のＴＭＲ素子が、互いに出力が相違する２つのＴＭＲ素子を含む。
【００１６】
　この磁気メモリでは、各ＴＭＲ素子を挟持するように記録導線を配置するとよい。Ｎ個のＴＭＲ素子を含むメモリには、少なくとも（Ｎ＋１）本の記録導線を配置するとよい。ただし、Ｎは２以上の整数である。
【００１７】
　ＴＭＲ素子は、１つのメモリ層のみを含んでいてもよいが、２以上のメモリ層を含んでいてもよい。このＴＭＲ素子は、磁気メモリを構成するメモリ層から選ばれる少なくとも２つを含むことになる。このＴＭＲ素子は、少なくとも２つのトンネル層を含んでいてもよい。この場合、１つのＴＭＲ素子に含まれる少なくとも２つのメモリ層に、磁化反転により生じる抵抗変化が互いに相違する２つのメモリ層が含まれていてもよい。
【００１８】
　本発明の磁気メモリは、その別の一形態において、層の厚さ方向に積層され、互いに出力が相違する少なくとも２つのメモリ層を含むＴＭＲ素子を備えている。
【００１９】
　磁化反転により生じる抵抗変化が互いに相違する２つのメモリ層を形成するためには、例えば、互いに膜厚が相違する２つのトンネル層を形成するとよい。トンネル層の厚さに応じて、固定磁性層／トンネル層／メモリ層（自由磁性層）として表記できる積層体のトンネル抵抗は変化する。また、スピントンネル効果も影響を受ける。トンネル抵抗が変化するため、磁化反転に伴うトンネル抵抗変化率が一定であったとしても、抵抗変化を変えることができる。トンネル層の膜厚の調整は、メモリ層の磁化反転に伴う抵抗変化を制御する方法の一つである。
【００２０】
　Ｎ個のメモリ層を含む場合、本発明の磁気メモリは、最大２N段階の抵抗変化を提供できる。ただし、Ｎは２以上の整数である。換言すれば、本発明の磁気メモリは、最大で２N値のメモリとなりうる。
【００２１】
　Ｎ番目のメモリ層における抵抗変化をΔＲN、ΔＲNの最小値をΔＲmin、ΔＲNの最大値をΔＲmaxと表示したときに、以下の関係式（２）が成立することが好ましい。
【００２２】
　ΔＲmax≧ΔＲmin×２N-1　　　（２）
　ただし、Ｎは２以上の整数である。
【００２３】
　さらに、Ｍ番目に小さいΔＲNをΔＲMと表示したときに、以下の関係式（３）が成立することが好ましい。
【００２４】
　ΔＲM×２≦ΔＲM+1　　　　　　（３）
　ただし、Ｍは１以上（Ｎ−１）以下の整数である。
【００２５】
　磁気メモリに含まれる２以上のメモリ層の厚さ方向に沿って定電流Ｉを通過させる場合には、Ｎ番目のメモリ層の磁化反転に伴って出力変化ＩΔＲが生じる。関係式（２）および／または（３）が成立すると、多値化を実現しながら、各メモリ層の磁化反転に伴う出力変化を分離しやすくなる。
【００２６】
　なお、ＩΔＲminは検出限界以上に設定することが好ましく、検出素子にもよるが、50 mV以上が適当である。
【００２７】
　上記関係式において、Ｎは、特に制限されないが、動作速度、出力、コスト等を考慮すると、２〜１０程度が好ましい。Ｎが大きくなり過ぎると、磁気メモリ全体の抵抗が高くなり、ＲＣ遅延等が無視できなくなる。また、出力も低下し、積層数の増加に伴う層表面のラフネスが大きくなって製造歩留まりが低下する。
【００２８】
　磁気メモリには、層の厚さ方向に隣接し、磁化容易軸方向が互いに相違する一対のメモリ層が含まれることが好ましい。磁化容易軸方向がなす角度は２０°以上９０°以下が好適である。磁化容易軸方向を調整すると、各メモリ層の磁化反転を制御しやすくなり、誤動作を防止しやすくなる。
【００２９】
　本発明の磁気メモリは、２以上のメモリ層と電気的に接続された非線形素子により制御するとよい。非線形素子の例には、例えばスイッチ素子、整流素子が含まれる。２以上のＴＭＲ素子を直列に接続し、各ＴＭＲ素子の間に少なくとも１本の記録導線をＴＭＲ素子と電気的に接続するように配置する場合、各記録導線の間それぞれに、非線形素子、例えば整流素子を配置するとよい。各素子を導通する電流を制御しやすくなるからである。
【００３０】
　上記磁気メモリをＭＲＡＭ等の磁気メモリ装置（メモリデバイス）として用いる場合、複数のメモリを層の面内方向に配置するとよい。このメモリ装置は、層の面内方向に隣接し、磁化容易軸方向が互いに相違する一対のメモリ層を含むことが好ましい。上記と同様、磁化容易軸方向がなす角度は２０°以上９０°以下が好適である。上記磁気メモリは、さらに例えばシステムＬＳＩに利用できる。
【００３１】
　本発明の駆動方法では、少なくとも磁化反転の対象とするメモリ層を、この層の厚さ方向に通過する電流が利用される。この第１電流に加えて、層の面内方向に沿って流れ、上記磁化反転後の磁化方向に沿った磁界を発生させる第２電流を用いてもよい。この場合は、第１電流の印加を開始した後に、第２電流の印加を開始するとよい。また、第１電流の印加を終了した後に、第２電流の印加を終了するとよい。こうして電流印加の開始および／または終了を調整すると、より円滑な磁化反転を実現できる。第２電流により生じる磁界は、メモリ層の面において、反転した後のメモリ層の磁化方向と同一方向に作用することが好ましい。
【００３２】
　層の面内方向であって第２電流とは異なる方向に沿って流れる第３電流により生じる磁界をさらに印加してもよい。この場合も、第３電流の印加を開始した後に、第２電流の印加を開始するとよい。また、第３電流の印加を終了した後に、第２電流の印加を終了するとよい。上記と同様、円滑な磁化反転のためである。
【００３３】
　第１電流および第３電流は、同時に印加してもよく、同一の記録導線から分岐した電流としてもよい。第３電流から分岐して第１電流を供給する場合は、第１電流が分岐する前の第３電流から生じる磁界と、第１電流から生じる磁界とが、磁化反転の対象とするメモリ層における磁化方向を同一方向に回転させるように作用させることが好ましい。
【００３４】
　また、２つの層における磁化反転を、少なくとも、これら２つの層の間を伸長する導線を流れる電流により生じる磁界を印加して、同時に反転させてもよい。
【００３５】
　以下、図面を参照しながら、本発明の形態についてさらに説明する。
【００３６】
　図１（ａ）、（ｂ）に、本発明の磁気メモリに使用可能な磁気抵抗素子の構造を例示する。磁気抵抗素子（ＴＭＲ素子）は、少なくとも、１つのトンネル層２と、この層２を挟持する２つの強磁性層１，３とを含んでいる（図１（ａ））。このＴＭＲ素子では、自由磁性層（メモリ層）３における磁化方向の変化に伴い、この磁化方向と固定磁性層１の磁化方向との間に磁化相対角の変化が生じる。磁化相対角の変化は、これらの層１，２，３を一部に含む回路の電圧変化または電流変化として検出される。
【００３７】
　ＴＭＲ素子には、さらに他の層を付加してもよく、例えばさらにバイアストンネル層４と非磁性導電層５とを積層しても構わない（図１（ｂ））。バイアストンネル層４により、ＭＲ変化率のバイアス依存性を改善できる。
【００３８】
　ＴＭＲ素子に、複数の固定磁性層または自由磁性層を含ませてもよい。このようなＴＭＲ素子としては、固定磁性層／トンネル層／自由磁性層／トンネル層／固定磁性層、自由磁性層／トンネル層／固定磁性層／トンネル層／自由磁性層のような積層体を含む素子が挙げられる。
【００３９】
　自由磁性層（メモリ層）３は、一軸異方性または多軸異方性を有することにより、磁化方向が２安定状態または多安定状態となる。そして、外部から印加される磁界が消失した後にも、磁化方向を情報として記憶する。通常、磁化相対角が大きくなるほど高い磁気抵抗変化率（ＭＲ変化率）が得られるため、自由磁性層３には、磁化方向の２安定状態を導入すること、即ち一軸異方性を付与して１つの磁化容易軸を設定することが好ましい。２安定状態を導入すると、自由磁性層３の磁化方向は、外部磁界により、固定磁性層１の磁化方向と平行（同一方向）または反平行（反対方向）との間を反転する。
【００４０】
　一軸異方性は、層の形状に由来する形状異方性により導入できるが、これに限らず、他の方法により付与してもよい。他の方法には、自由磁性層の磁界中での熱処理、磁界中での成膜、斜め蒸着による異方性の導入等が含まれる。
【００４１】
　固定磁性層１は、トンネル層２と反対側の面において、高保磁力層、積層フェリ、反強磁性層等と磁気的に結合させることにより、磁化方向を回転しにくくすることが好ましい。
【００４２】
　高保磁力層は、CoPt, FePt, CoCrPt, CoTaPt, FeTaPt, FeCrPt等の保磁力が100 Oe以上である材料から形成するとよい。反強磁性層は、PtMn、PtPdMn、FeMn、IrMn、NiMn等のMn含有反強磁性材料から形成するとよい。積層フェリは、磁性膜と非磁性膜の積層体であるが、磁性膜としては、例えばCoまたはFeCo, CoFeNi, CoNi, CoZrTa, CoZrB CoZrNb等のCo合金を、非磁性膜としては厚みが0.2〜1.1 nm程度のCu, Ag, Au, Ru, Rh, Ir, Re, Osまたはこれらの金属の合金もしくは酸化物を、それぞれ用いるとよい。
【００４３】
　両磁性層１，３は、少なくともトンネル層の界面近傍において、以下の材料により形成することが好ましい。
【００４４】
　1)Fe, Co, Ni, FeCo合金, NiFe合金、CoNi合金またはNiFeCo合金；2)FeN, FeTiN, FeAlN, FeSiN, FeTaN, FeCoN, FeCoTiN, FeCo(Al,Si)N, FeCoTaN等の式TMAで示される化合物、ただし、TはFe, Co, Niから選ばれる少なくとも１種、 MはMg, Ca, Ti, Zr, Hf, V, Nb, Ta, Cr, Al, Si, Mg, Ge, Gaから選ばれる少なくとも１種、ＡはN, B, O, F, Cから選ばれる少なくとも１種；3)式(Co, Fe)Eで示される化合物、ただし、EはTi, Zr, Hf, V, Nb, Ta, Cu, Bから選ばれる少なくとも１種；4)FeCr, FeSiAl, FeSi,FeAl, FeCoSi, FeCoAl, FeCoSiAl, FeCoTi, Fe(Ni)(Co)Pt, Fe(Ni)(Co)Pd, Fe(Ni)(Co)Rh, Fe(Ni)(Co)Ir, Fe(Ni)(Co)Ru, FePt等に代表される式TL で示される化合物、ただし、TはFe,Co,Niから選ばれる少なくとも１種、ＬはCu, Ag, Au, Pd, Pt, Rh, Ir, Ru, Os, Ru, Si, Ge, Al, Ga, Cr, Mo, W, V, Nb, Ta, Ti, Zr, Hf, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Luから選ばれる少なくとも１種；5)Fe3O4、式XMnSbで示される材料（ただし、XはNi, Cu, Ptから選ばれる少なくとも１種）, LaSrMnO, LaCaSrMnO, CrO2に代表されるハーフメタル材料；6)式QDJ（ただし、ＱはSc, Y, ランタノイド, Ti, Zr, Hf, V, Nb, Ta, Cr, Ni, Znから選ばれる少なくとも１種、DはV, Cr, Mn, Fe, Co, Niから選ばれる少なくとも１種、JはC, N, O, F, Sから選ばれる少なくとも１種）、あるいはGaMnN, AlMnN, GaAlMnN, AlBMnN等の式RDG （ただし、RはB, Al, Ga, Ga, Inから選ばれた１種、Dは上記に同じ、GはC, N, O, P, Sから選ばれる少なくとも１種）に代表される磁性半導体；7)ペロブスカイト型酸化物、フェライト等のスピネル型酸化物、ガーネット型酸化物；8)CaB6, CaMgB等のアルカリ土類金属の酸化物、またはこれにLa等のランタノイドを添加した強磁性体。
【００４５】
　トンネル層２およびバイアストンネル層４には、絶縁体または半導体であれば特に制限はないが、Mg, Ti, Zr, Hf, V, Nb, Ta, Crを含むIIa〜VIa族（新IUPAC表示では２〜６族）元素、La, Ceを含む ランタノイド、Zn, B, Al, Ga, Siを含むIIb〜Ivb族（１２〜１４族）元素から選ばれる元素と、F, O, C, N, Bから選ばれる少なくとも１種の元素との化合物が適当である。代表的なトンネル層用絶縁体は、Alの酸化物、窒化物、酸窒化物である。
【００４６】
　磁気抵抗素子は、実際には、基板１０上に形成された多層膜の一部となる（図２）。例えば図１（ｂ）に示した素子を挟持するように、一対の電極６，９が配置され、これら電極間には層間絶縁膜８が配置される。
【００４７】
　多層膜は、従来から用いられてきた方法、例えば、パルスレーザデポジション（ＰＬＤ）、イオンビームデポジション（ＩＢＤ）、クラスターイオンビーム、ＲＦ、ＤＣ、ＥＣＲ（Electron Cyclotron Resonance）、ヘリコン、ＩＣＰ（Inductively Coupled Plasma）、対向ターゲット等の各種スパッタリング法、ＭＢＥ（Molecular Beam Epitaxy）、イオンプレーティング法により成膜すればよい。これらいわゆるＰＶＤ（Physical Vapor Deposition）法に加え、ＣＶＤ（Chemical Vapor Deposition）法、メッキ法、ゾル−ゲル法等を用いても構わない。
【００４８】
　トンネル層は、所定の金属または合金からなる薄膜前駆体を、所定の元素、分子、イオン、ラジカルを含む適当な雰囲気内で反応させ、具体的にはフッ化、酸化、炭化、窒化、硼化等して、作製してもよい。薄膜前駆体として、F, O, C, N, Bを化学量論比以下の割合で含む不定比化合物を用いても構わない。
【００４９】
　例えばトンネル絶縁層としてAl2O3膜を成膜する場合には、AlまたはAlOX（Ｘ≦1.5）を不活性ガス雰囲気中またはAr＋O2雰囲気中で成膜し、次いでO2またはO2+不活性ガス中で酸化させて成膜するとよい。酸化等は、プラズマを発生させて行ってもよい。
【００５０】
　形成した膜の微細加工の手段としては、半導体プロセスやＧＭＲヘッド作製プロセス等で用いられる手法を適用すればよい。この手法には、イオンミリング、ＲＩＥ（Reactive Ion Etching）、ＦＩＢ（Focused Ion Beam）等の物理的または化学的エッチング法、微細パターン形成のためのステッパー技術、ＥＢ法等を用いたフォトリソグラフィー技術が含まれる。電極等の表面の平坦化のために、ＣＭＰ（Chemical Mechanical Polishing）やクラスターイオンビームエッチングを用いてもよい。
【００５１】
　本発明では、例えば、基板上に複数の磁気抵抗素子１１，１２，１３を積層し、これらの素子の間に、記録用の導線が配置される（図３（ａ），（ｂ））。なお、図３（ａ），（ｂ）では、磁気抵抗素子として、図１（ｂ）に示した素子が使用されている。
【００５２】
　これらの素子１１，１２，１３は電気的に互いに直列に接続された素子群を構成し、この素子群は、スイッチ素子５１であるMOSFETに接続される。スイッチ素子に代えて、整流素子等、例えばダイオード、クーロンブロッケイド素子、トンネルダイオード等を用いてもよい。
【００５３】
　スイッチ素子や整流素子等の非線形素子は、隣接する素子群を電気的に分離する役割を担う。非線形素子を配置しない場合には、センス感度を保持するために、最大個数１万個程度のメモリセル集合体を１ブロックとして、他のブロックと電気的に切り離す設計をするとよい。
【００５４】
　素子１１への磁界の印加には、基本的には、ワード線３１およびビット線２１を使用すればよい。同様に、素子１２に対してはビット線２１とワード線３２が、素子１３に対してはワード線３２とビット線２２が使用される。このメモリでは、各素子を挟持するように、一対の記録導線（ワード線、ビット線）が配置され、これら導線を流れる電流により生じる合成磁界が各素子に印加される。
【００５５】
　ワード線３１，３２が伸長する方向とビット線２１，２２が伸長する方向とは互いに９０°の角度をなし、互いにいわゆる「ねじれ」の位置にある。このメモリでは、ワード線３１，３２は各素子と電気的に絶縁されている。しかし、ビット線２１，２２は各素子と電気的に接続されており、情報を読み出すためのセンス線としても使用される。なお、ワード線、ビット線等の導線は、Cu，Al等により形成するとよい。
【００５６】
　この形態のように、互いに直列に接続した素子の間にワード線とビット線とを、交互に、かつ伸長する方向が互いに直交するように介在させると、情報の記録のための磁界を各素子に効率的に印加できる。
【００５７】
　記録導線は、単線に限らず、互いに平行に伸長する複数の導線から構成してもよい（図４）。図４のメモリでは、ワード線３１，３２およびビット線２１，２２を、それぞれ２本の導線から構成している。この形態は、単線路の記録導線を用いた形態（図３（ａ），（ｂ））と比較して、高い記録周波数（例えば２００ＭＨｚ以上）を用いた情報の記録に適している。なお、複線路からなる記録導線では、少なくとも１本の導線を定電位、例えばグランド電位に保持しておくとよい。
【００５８】
　情報の書き込みは、複数の素子について同時に行ってもよい。複数ビットの記録情報の書き込みを行う場合は、記録導線を共用しない素子１１，１３を選択すると磁気クロストーク等による誤記録を防止しやすいが、記録導線を共用する素子１１，１２（１２，１３）の選択は、消費電力の観点から有利である。
【００５９】
　複数ビットを同時記録する際には、瞬間最大消費電力が電源の許容量を上回ることも想定される。この場合には、記録電流の非発生時間において電源と並列に配置したコンデンサを充電し、情報の書き込み時に、電源とコンデンサとから同時に、またはコンデンサのみから記録電流を供給すればよい。
【００６０】
　図３（ａ），（ｂ）、図４に示した磁気メモリに書き込み可能な情報量について、以下に検討する。電圧検知を例にとると、磁気抵抗素子の出力変化はΔＰ（ΔＰ＝Ｉ×ΔＲ：ΔＲは抵抗変化量）と表示できる。素子１１による出力変化をΔＰ1、素子１２による出力変化をΔＰ2（ΔＰ2＝２ΔＰ1）、素子１３による出力変化をΔＰ3（ΔＰ3＝３ΔＰ1）とすると、取りうるメモリ値は７通りとなる（図５）。
【００６１】
　一方、素子１３による出力変化ΔＰ3を３ΔＰ1ではなく４ΔＰ1とすると、取りうるメモリ値は８（２3）通りとなる（図６）。
【００６２】
　ただし、図５、図６において、ΔＲは、検出可能な最小出力値以上とする必要がある。最小のΔP（Ｉ×ΔＲmin）は、50 mV以上とするとよい。出力検出素子を安価に作製できるからである。
【００６３】
　互いに直列に接続されたＮ個のメモリ層から得られるメモリ値は、最大で２N-1となる。これを実現するためには、最小出力変化ＩΔＲminに対し、最大出力がＩΔＲmin×２N-1以上であることが好ましい。また、Ｍ番目（ただし、Ｍは１以上（Ｎ−１）以下の整数）に低い出力変化ＩΔＲMに対し、Ｍ＋１番目に低い出力変化ＩΔＲM+1が、ＩΔＲM×２以上であることが好ましい。
【００６４】
　各素子についてのΔＲは、測定バイアスまたは測定電流でのＭＲ変化率と素子抵抗Ｒの積となる。ΔＲの調整は、素子抵抗Ｒの調整、例えばトンネル絶縁層の膜厚の制御により容易に行うことができる。
【００６５】
　なお、以上では、電圧検知について示したが、電流検知の場合についても同様の関係を成立させればよい。
【００６６】
　磁気抵抗素子を積層するのではなく、１つの素子内において複数のメモリ層を積層することによっても、メモリの多値化は実現できる（図７）。
【００６７】
　例えば図７に示したように、図１（ｂ）に示した素子に、さらにトンネル層７２、自由磁性層（メモリ層）７３、バイアストンネル層７４を積層すれば、１つの素子内に２つのメモリ層３，７３を含ませることができる。この素子では、固定磁性層１を中心として、この両側に、トンネル層２，７２、自由磁性層３、７２、バイアストンネル層４，７４が順次積層されている。
【００６８】
　この素子のメモリ層３，７３に対しても、互いに「ねじれ」の位置にあるビット線２１とワード線３１とを用いて記録磁界を印加し、スイッチ素子５１を用いて、このメモリの選択を行うとよい。この磁気抵抗素子を図３（ａ）、（ｂ）に示したように積層してもよい。
【００６９】
　１つの素子に複数のメモリ層が存在する場合、各メモリ層への個別の書き込みを容易にするために、メモリ層の保磁力（磁化反転磁界）を変化させてもよい。保磁力の調整は、材料、膜厚、結晶構造の制御によって、さらにはメモリ層の多層化によって行えばよい。外部磁界が印加される方向を考慮しつつ、メモリ層に形状異方性を与えてもよい。
【００７０】
　１つの磁気抵抗素子内に存在する複数のメモリ層３，７３の保磁力が実質的に同一であっても、ビット線２１およびワード線３１に対するメモリ層の位置の相違を利用すれば、メモリ層への個別の書き込みは可能である。メモリ層と記録導線との距離に応じて、磁化反転に要する電流量は相違するからである。この操作の具体例は、図１５を参照して後述する。
【００７１】
　１つの素子に含ませるメモリ層の数は、３以上であってもよい。しかし、記録導線との距離が大きくなりすぎないように、固定磁性層、自由磁性層、トンネル層を含む積層体１〜４，７２〜７４の厚さは、500nm以下が好適である。
【００７２】
　磁気メモリからの出力の検出回路は、差動増幅器を介して比較用メモリと接続することが好ましい（図８）。このように、配線抵抗を含めた比較抵抗との出力差を採用することにより、配線抵抗および基準素子抵抗をキャンセルできる。この検出回路を用いると、高Ｓ／Ｎ化が容易に実現できる。
【００７３】
　スイッチ素子５１に代えて、ダイオード、トンネルダイオードに代表される整流素子５２，５３，５４を用いても、同様のメモリを実現できる（図９（ａ），（ｂ））。
【００７４】
　このメモリでは、整流素子５２，５３，５４を、各記録導線の間に介在させているため、磁気抵抗素子１１，１２，１３の抵抗変化を個別に読み出すことができる。このメモリでは、センス線としても用いられるビット線２１，２２とともに、ワード線３１，３２も情報の読み出しに用いられる。素子１１については、ワード線３１とビット線２１との間の抵抗変化が、素子１２については、ビット線２１とワード線３２との間の抵抗変化が、素子１３については、ワード線３２とビット線２２との間の抵抗変化が、電圧または電流変化として読み出される。この形態では、素子が電気的に分離されているため、Ｓ／Ｎの向上を図りやすい。
【００７５】
　図４に示した素子においても、スイッチ素子５１に代えて、整流素子５２を用いてもよい（図１０）。
【００７６】
　本発明の磁気メモリは、上記に例示した構成に限らず、素子またはメモリ層をさらに積層してもよく、適宜、配線を変更してもよい。
【００７７】
　以下、磁気メモリの面内方向における配置について説明する。
【００７８】
　磁気メモリは、所定の数のメモリ列およびメモリ行を形成するように、マトリックス状に配置するとよい（図１１）。磁気メモリ１０１，１０２・・・２０１，２０２・・・３０１・・・３０３・・・は、ワード線３１，１３１，２３１・・・とビット線２１，１２１，２２１・・・との交点に配置される。これら記録導線への記録電流は、それぞれに配置されたスイッチ素子７０，１７０，２７０・・・７１，１７１，２７１・・・により制御される。この制御は、いわゆる２電流一致方式により行われる。図１１に示した例では、スイッチ素子７０，７１のみがon状態となって、ワード線３１とビット線２１とが交差する位置に配置された磁気メモリ１０１が選択され、このメモリ１０１に記録磁界が印加される。
【００７９】
　スイッチ素子によるアドレッシングの時間を高速化する場合、あるいは記録導線の間隔を狭めると、記録導線の間に誘導結合電流または容量性結合電流が発生し、磁気クロストークが生じることがある。この磁気クロストークを抑制するためには、記録導線の間に、結合線８１，１８１，２８１・・・９１，１９１，２９１・・・を配置するとよい（図１２）。
【００８０】
　結合線は、層の厚さ方向に存在する記録導線の間それぞれに配置するとよい（図１３）。即ち、例えば、ビット線２１，２２の伸長方向に隣接する磁気メモリ１０１，２０１の間において、結合線８１，８２は、それぞれ、ワード線３１，１３１の間、ワード線３２，１３２の間に配置される。結合線８１，８２により、隣接する一対の磁気抵抗素子１１，１１１（１２，１１２；１３，１１３）における誤記録の発生を抑制できる。結合線は、所定の定電位、例えばグランド電位に保持しておくとよい。
【００８１】
　上述のように、自由磁性層（メモリ層）には、情報の記録のために一軸異方性を付与するとよい。一軸異方性が付与された自由磁性層におけるスイッチング磁界曲線は、４回対称である理想的な形状ではなく（図１４（ａ））、この曲線を磁化困難軸方向に引き伸ばしたアステロイド曲線（図１４（ｂ））となることがある。この傾向は、軟磁性膜と高保磁力膜とを積層した２層膜のように、膜面垂直方向における異方性が一様ではないメモリ層、即ち少なくとも２つの磁性膜を含むメモリ層、において顕著となる。非磁性膜を挟む一対の磁性膜が静磁結合した積層体からなるメモリ層においては、スイッチング磁界曲線が多軸安定な形状になる場合もある。
【００８２】
　図１４（ａ）に示した磁化スイッチング曲線を有する２つのメモリ層の磁化容易軸を互いに所定の角度αだけ傾けると、一方のスイッチング曲線内であって他方の曲線外である磁化反転領域が出現する（図１７（ａ））。図１７（ａ）における点Ａで示される磁界を印加すると、スイッチング曲線がａで示されるメモリ層においてのみ磁化反転が生じ、点Ｂで示される磁界を印加すると、スイッチング曲線がｂで示されるメモリ層においてのみ磁化反転が生じる。
【００８３】
　これを利用すると、磁気クロストークを抑制しながら、所定のメモリ層への情報の記録を行うことができる。なお、メモリ層の磁化容易軸が形状異方性に依存している場合、磁化容易軸の角度αは、メモリ層３ａ、３ｂの長手方向がなす角度により表示できる（図１７（ｂ））。この場合、角度αの好ましい範囲は２０°〜７０°である。なお、便宜的に素子の面形状を矩形として示したが、素子の面形状が矩形に限られるわけではない（図１９（ｂ）〜図１９（ｅ））。
【００８４】
　同様に、図１４（ｂ）に示した磁化スイッチング曲線についても、２つのメモリ層の磁化容易軸を互いに異ならせることにより、一方のメモリ層のみを磁化反転できる磁界領域を出現させることができる（図１５）。この場合、磁化容易軸がなす好ましい角度の範囲は２０°〜９０°である。
【００８５】
　従って、磁気メモリをマトリックス状に配列したメモリ装置において、互いに隣接するメモリ層の磁化容易軸を互いに異なる方向、好ましくは２０°〜９０°、より好ましくは２０°〜７０°の角度をなす方向とすると、磁気クロストークを抑制できる（図１８）。図１８に示したＭＲＡＭでは、各メモリ層２０１，２０２，２０３・・・２１１，２１２，２１３・・・２２１，２２２，２２３・・・が、層の面内方向について隣接するメモリ層の磁化容易軸方向と２０°〜７０°の角度をなすように配置されている。
【００８６】
　メモリ層は、さらに、層の面垂直方向（層の厚さ方向）に隣接する磁化容易軸方向が互いに異なるように配置してもよい（図１６）。図１６に示したメモリ装置では、メモリ層がマトリックス状に配置された第２段のメモリ層面１２０が、メモリ層がなす第１段および第３段のメモリ層面１１０，１３０に挟持されている。第２段のメモリ層面１２０に含まれるメモリ層１２１、１２２，１２３・・・２２１，２２２，２２３・・・３２１，３２２，３２３は、面内方向において隣接するメモリ層とのみならず、当該層と面垂直方向に隣接するメモリ層とも、磁化容易軸方向が互いに異なるように配置されている。この配置によれば、メモリ層２２２は、これに隣接する上下左右すべてのメモリ層１２２，２２１，２２３，３２２，２１２，２３２との間において、磁化容易軸が互いに相違している。
【００８７】
　なお、図１６では、磁化スイッチング曲線が図１４（ｂ）で表される場合を想定して、磁化容易軸がなす角度αが９０°に設定されている。
【００８８】
　図１６、図１８では、メモリ層の面形状を矩形としたが（図１９（ａ））、メモリ層の面形状はこれに限らない（図１９（ｂ）〜図１９（ｅ））。メモリ層の形状を、頂角近傍が内側にせり出した曲線となるように変形した多角形（図１９（ｂ））、楕円（図１９（ｃ））、内角が９０°を超える多角形（図１９（ｄ）、図１９（ｅ））とすると、メモリの角形形状や情報保持の信頼性が向上する。
【００８９】
　メモリ層の磁化反転は、通常、スイッチ素子をoff状態にして行われる。スイッチ素子をon状態とするのは、センス電流を流してメモリ層の磁化状態に応じた出力変化を読み出す場合である。
【００９０】
　しかし、メモリ層を層の厚さ方向に通過する電流を用いると、メモリ層における磁化が回転する方向を決定することができる（図２０（ａ））。図２０（ａ）では、メモリ層（自由磁性層）３の磁化を反転させる際に、スイッチ素子５１がon状態となって素子を層の厚さ方向に通過する電流６３が流れ、これに伴い、メモリ層を面内方向に囲む磁界４３が発生する。この磁界４３は、メモリ層における磁化の回転をより円滑にする。ビット線２１およびワード線３１にもそれぞれ層の面内方向に電流６１，６２を流し、磁界４１，４２を発生させてもよい。
【００９１】
　ワード線３１を流れる電流６２の印加は、スイッチ素子５１を流れる電流６３の印加を開始（終了）した後に、開始（終了）することが好ましい（図２０（ｂ））。電流６３により発生する磁界４３は磁化の回転を誘導し、電流６２により発生する磁界４２は回転する磁化を所定方向に向けるからである。なお、この磁気抵抗素子では、センス線を兼用するビット線２１からスイッチ素子５１へと電流が分岐して供給されるため、電流６１，６３は同時に流れることになる。
【００９２】
　図２０（ｂ）における時間Ｔ1では、メモリ層３の磁化方向３３を横切る方向（層の短手方向）に磁界４１，４３が印加されて磁化方向３３が不安定となる（図２０（ｃ））。磁界４１のみでは、磁化反転の基点となる磁化の乱れは層の両端で生じるが、磁界４３を同時に印加することにより、一方の端部において磁化の乱れがより生じやすくなる。この場合、磁化回転の方向は、電流６３が通過する方向に沿って見た時に、換言すれば図２０（ａ）の上方から見た時に、時計回り（右回り）となる。こうして磁化方向の回転が始まる。
【００９３】
　時間Ｔ2では、さらに、当初の磁化方向と逆向き（反平行）の磁界４２が印加され、時間Ｔ3では磁界４１，４２の印加が終了して磁化方向３３が決定づけられる（図２０（ｃ））。
【００９４】
　反転した磁化を元に戻すためには、図２０（ａ）において、ワード線３２を流れる電流６２を逆向きにするとよい。磁化の回転を左回り（反時計回り）とする場合は、電流６１，６３の向きを逆にすればよい。
【００９５】
　この素子においても、メモリ層３からの読み出し動作は、電流６３により行うことができる。
【００９６】
　これらの書き込み／読み込み動作は、スイッチ素子５１に代えて、整流素子５２を用いた場合（図２１（ａ）、（ｂ））、これら素子を用いない場合（図２２（ａ），（ｂ））において、同様である。図２１（ｂ）、図２２（ｂ）は、センス電流６４による読み出し動作を示す。
【００９７】
　以上のように、本発明の駆動方法は、１つのメモリ層を有する従来型のＴＭＲ素子に適用できるが、層の厚さ方向に２以上のメモリ層が積層された磁気メモリにも適用できる。この磁気メモリでは、メモリ層の密度が高く、従来の駆動方法では所定のメモリ層における円滑な磁化反転が困難となることがあるから、上記方法を適用したときの効果も大きい。
【００９８】
　上記で作製したメモリを用いれば、図２３に基本回路を示したような、メモリ機能を搭載したプログラマブルメモリ、あるいはリコンフィギュアブルメモリを作製できる。ここでは、図７に示したメモリ１００を用いた例を示したが、使用可能な磁気メモリはこれに限らない。
【００９９】
　図２３では、Vo=Vi×(Rv+Rc)／(Ri+Rv+Rc)の関係が成立する。ここで、RcはFET2のon抵抗であり、Rvは合計４つのトンネル層を含む積層体の抵抗である。所定のメモリ層における磁化方向が固定磁性層における磁化方向と平行なときのRvをRvp、反平行なときのRvをRvapとし、反平行の時の抵抗が相対的に高いとすると、負荷回路とのゲート電圧Vdと、磁気抵抗素子の抵抗の関係をVd＜Vo= Vi×(Rvap +Rc)／(Ri+Rvap+Rc)Vd＞Vo= Vi×(Rvp +Rc)／(Ri+Rvp+Rc) のようにすることで、不揮発性リコンフィギュアブルメモリとして用いることができる。
【０１００】
　この回路は、負荷回路として論理回路を用いた場合は不揮発プログラマブル素子として、負荷回路として表示回路を用いた場合は静止画像等の不揮発保存のために使用できる。また、これら複数の機能を集積したシステムＬＳＩとして用いることも可能である。なお、図２３のＦＥＴはそれぞれウエハ上に作製することが可能である。
【０１０１】
　なお、以下の実施例に示すように、磁気メモリは磁気シールドによりパッケージするとよい。ＭＲＡＭ等のメモリ装置およびシステムＬＳＩ等についても、同様に磁気シールドを加えることが好ましい。外部からの磁気ノイズによる誤動作を抑制できるからである。磁気シールドは、汎用の磁性材料により形成すれば足りる。
【実施例１】
【０１０２】
　（実施例１）
　CMOS基板上に、図３に示したように３段の磁気抵抗素子からなる磁気メモリで集積メモリを作製した。集積メモリはセラミックパッケージに封入し、パッケージ全体には、厚さ100μmのNiFe膜を磁気シールドとしてメッキした。
【０１０３】
　磁気メモリは、図１１と同様、マトリックス状に配列し、さらに、メモリ列ごとに、比較のための磁気メモリＲ１，Ｒ２，Ｒ３・・・を配置した（図２４）。これらの磁気メモリも、３段からなる磁気抵抗素子により構成した。磁気メモリは、２５６×２５６（磁気抵抗素子の総数は２５６×２５６×３個）となるように配列した。比較のための磁気メモリは２５６個配置した。
【０１０４】
　各磁気メモリにおいて、第１段目の磁気抵抗素子として、以下に示す積層構造を作製した。
【０１０５】
　下部電極/Ta(3)/PtMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/AlO(1.0)/NiFe(2)/ AlO(1.0)/CoFe(3)/Ru(0.9)/CoFe(3)/PtMn(20)/Ta(3)/上部電極
　ここで、カッコ内の数値は、単位はnmとする膜厚であるが、AlOの膜厚は、酸化前の金属Alの膜厚である（以下において、同様）。
【０１０６】
　この素子では、トンネル層はAlOにより、メモリ層はNiFeにより、それぞれ形成されている。PtMnは、固定磁性層（CoFe/Ru/CoFe）の磁化を相対的に反転しにくくするための反強磁性層である。
【０１０７】
　第２段目の磁気抵抗素子は、２層のAlO(1.0)をそれぞれAlO(1.06)とした以外は、第１段目の素子と同様にして作製した。
【０１０８】
　第３段目の磁気抵抗素子は、２層のAlO(1.0)をそれぞれAlO(1.12)とした以外は、第１段目の素子と同様にして作製した。
【０１０９】
　これらの素子を作製した後、５kOe、280℃で１時間熱処理し、PtMnに一方向異方性を設定した。その後、各素子における各層の面形状が、この一方向異方性の向きが長手方向となるように加工した。即ち、図３（ａ）における左右方向が各層の長手方向となるように、素子の面形状を0.2μm×0.3μmとした。
【０１１０】
　各磁気抵抗素子からの出力は、配線抵抗やＣＭＯＳの抵抗を除き、１段目が40
mV、２段目が80 mV、３段目が160 mVであった。
【０１１１】
　ワード線とビット線との合成磁界により、３段からなる一連の磁気メモリに３ビットずつメモリを記録した。図３、図２４を参照して説明すると、まず、書き込むべき磁気メモリ１０１のスイッチ素子７０，７１をアドレッシングした。次いで、素子１１，１２の間を伸長するビット線２１に電流を流し、これらの素子に対して、素子の短手方向に磁界を印加しながら、ワード線３１，３２に同時に電流を流し、素子１１，１２の磁化反転を一度に行った。このように２以上の素子の磁化反転を同時に行ったのは、消費電力を削減するためである。
【０１１２】
　続いて、ビット線２２に電流を流し、素子１３に対して短手方向に磁界を印加した後、ワード線３２に電流を流し、素子１３の磁化反転を行った。
【０１１３】
　なお、ビット線およびワード線に電流を流す時間（電流のパルス幅）は、25 nsec（ナノ秒）であり、ビット線からの電流パルスが素子に到達した10 nsec後にワード線からのパルスが到達するように制御した。
【０１１４】
　次に、読み出し操作を示す。まず、磁気メモリ１０１およびこれに対応する比較磁気メモリＲ１に対応するスイッチ素子７０，７１，ＲＳをアドレッシングした。次いで、磁気メモリ１０１および比較磁気メモリＲ１にセンス電流を流した。
【０１１５】
　両素子１０１，Ｒ１から得た出力Ｖmem、Ｖrefを、図８に示した回路で増幅し、得られた出力値が８通りのメモリ値のいずれであるかを判定した。
【０１１６】
　図２４に示した回路では、センス電流が、読み出すべき磁気メモリと比較磁気メモリとに分流する。スイッチ素子を追加する必要があるが、バイアスの変動や読み取り電圧の最小値を引き下げるために、磁気メモリと比較磁気メモリとを別回路としてもよい。
【０１１７】
　さらに、複数の磁気メモリにおいて、同一段にある磁気抵抗素子を同時に書き込んだ。ここでは、素子１０１とともに、行または列方向に１つおきに素子３０１・・・１０３・・・３０３・・・を選択した。このように、行および列方向に隣接しない素子に同時に書き込むと、磁気クロストークを抑制しながら、効率的な書き込みが可能となり、消費電力も抑制できる。この場合は、各配線に並列に設けたコンデンサ部（図示省略）の充放電を利用することにより、電源の負担を軽減するとよい。
【０１１８】
　複数の素子への同時書き込みと、電流の分流を抑制する読み取りとを組み合わせると、書き込みの信号と読み取りの信号とが時間軸に対して異なることになる。この場合は、シフトレジスタやバッファメモリを用いて、入出力の信号を制御する回路を併用するとよい。
【０１１９】
　（実施例２）
　CMOS基板上に、図７に示したような２つのメモリ層３，７３を有する磁気抵抗素子からなる磁気メモリを、マトリックス状に配列して集積メモリを作製した。集積メモリには、実施例１と同様の磁気シールドを施した。ただし、図７に示した層のうち、両端のバイアストンネル層４，７４の形成は省略した。
【０１２０】
　磁気メモリの配列は、実施例１と同様とした（図２４）。この集積メモリでは、メモリ総数が２５６×２５６×２個となる。この集積メモリを１つのフレームとして、合計８フレームのＭＲＡＭを作製した。
【０１２１】
　磁気抵抗素子は、以下の膜構成とした。
【０１２２】
　下部電極/Ta(3)/NiFeCr(4)/NiFe(2)/AlO(1.0)/CoFe(3)/Ru(0.8)/CoFe(3)/ PtMn(20)/CoFe(3)/Ru(0.8)/CoFe(3)/AlO(1.06)/NiFe(2)/NiFeCr(4)/Ta(3)/上部電極
　この素子では、トンネル層がAlOにより、メモリ層がNiFeにより、それぞれ形成されている。
【０１２３】
　この多層膜に対しては、実施例１と同様の熱処理と、一方向異方性を考慮した層の加工を行った（図７における左右方向を層の長手方向とした）。
【０１２４】
　外部コイルによる均一磁界を印加して、ＭＲ変化率を測定したところ、２つのメモリ層（NiFe）の保磁力は同程度であった。各メモリ層の磁化反転による出力変化は、配線抵抗やCMOSの抵抗を除き、下部電極側のメモリ層７３について40mV、上部電極側のメモリ層３について80mV程度であった。
【０１２５】
　これらの出力変化値は、以下に示すように、形状異方性の大きさが異なるNiFe(6)およびNiFe(2)を作製し、この多層膜におけるＭＲ曲線から求めた値である。
【０１２６】
　下部電極/Ta(3)/NiFe(6)/AlO(1.0)/CoFe(3)/Ru(0.8)/CoFe(3)/ PtMn(20)/CoFe(3)/Ru(0.8)/CoFe(3)/AlO(1.06)/NiFe(2)/NiFeCr(4)/Ta(3)/上部電極
　ワード線とビット線の合成磁界により、２つのメモリ層３，７３に個別に書き込みを行った。これらメモリ層の磁化スイッチ曲線は、いずれも、ほぼ図１４（ａ）に示した形状である。しかし、メモリ層３，７３とビット線２１またはワード線３１との相対的な距離の相違により、電流に基づく磁化スイッチ曲線は、相対的に近い記録導線の方向に引き伸ばされた形状となる（図２５）。従って、点Ａに相当する合成電流を印加すると、磁化反転するのは磁化スイッチング曲線ｐを有するメモリ層３のみである。点Ｂの合成電流の印加によると、磁化スイッチング曲線ｑを有するメモリ層７３のみにおいて磁化方向が反転する。
【０１２７】
　これを利用すると、１つの磁気抵抗素子に含まれる複数のメモリ層から選択した任意のメモリ層への書き込みが可能となる。
【０１２８】
　書き込みおよび読み出しは、実施例１と同様にして行うことができる。また、このＭＲＡＭでは、８つの基本フレームで同時に１素子ずつについて読み出しを行うことにより、合計２×８ビットのメモリの読み出しを同時に行うことができる。
【０１２９】
　（実施例３）
　ガラス基板上に、図９に示したように３段の磁気抵抗素子からなる磁気メモリで集積メモリを作製した。集積メモリには、実施例１と同様の磁気シールドを施した。
【０１３０】
　磁気メモリは、図２４に示したように配列した。磁気メモリは、２５６×２５６（磁気抵抗素子の総数は２５６×２５６×３個）となるように配列し、この磁気メモリ群を１フレームとして、合計８フレームのＭＲＡＭを作製した。
【０１３１】
　磁気抵抗素子の膜構成は、３つの素子すべてにおいて、以下のとおりとした。
【０１３２】
　下部電極/Ta(3)/PtMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/AlO(1.0)/Fe(2)/AlO(1.3) /Ta(3)/上部電極
　この素子では、トンネル層がAlOにより、メモリ層がFeにより、それぞれ形成されている。Taに接するAlOはバイアストンネル層である。
【０１３３】
　この多層膜に対しては、実施例１と同様の熱処理と、一方向異方性を考慮した層の加工を行った（図９（ａ）における左右方向を層の長手方向とした）。
【０１３４】
　各磁気抵抗素子の間には、それぞれ、順方向側からpin構造を有するダイオードを整流素子５２，５３，５４として作製した。ここで、pinの各層はＣＶＤ法により成膜した。p層は、0.5%B2H6 / H2 = 100 sccm、 H2=100 sccm 、SiH4＝100 sccm　の条件で作製した。i層はSiH4とH2により、n層は、0.5%PH3/H2=100 sccm、 H2=100 sccm、 SiH4=50 sccm の条件で作製した。ここで、「0.5%」はH2に対する割合を示す。なお、これらのダイオードと磁気抵抗素子または配線との間にはTiバッファ層を形成した。
【０１３５】
　各磁気抵抗素子の出力は、配線抵抗やダイオード抵抗を除き、120mVであった。
【０１３６】
　各素子への書き込みは、実施例１と同様にして行った。
【０１３７】
　図９、図２４を参照して読み出し動作を説明する。まず、読み出すべき磁気メモリ１０１と比較磁気メモリＲ１とをアドレッシングし、その後、ワード線３１，３２をグランド電位に落とし、ビット線２２とワード線３２との間、およびビット線２１とワード線３１との間に同じ大きさのセンス電流を流した。以降は、実施例１と同様にして、まず、素子１１のメモリ値を判定し、続いて素子１２のメモリ値を判定した。こうして、１つの磁気メモリ１０１を構成する２つの磁気抵抗素子１１，１２のメモリ値を読み取った。
【０１３８】
　（実施例４）
　ガラス基板上に、図１０に示した２つのメモリ層を有する磁気抵抗素子で集積メモリを作製した。集積メモリには、実施例１と同様の磁気シールドを施した。
【０１３９】
　磁気メモリは、図２４に占めたように配列した。磁気メモリは２５６×２５６（メモリ層の総数は２５６×２５６×２個）となるように配列し、この磁気メモリ群を１フレームとして、合計８フレームのＭＲＡＭを作製した。
【０１４０】
　磁気抵抗素子は、以下の膜構成とした。
【０１４１】
　下部電極/Ta(3)/AlO(1.3)/Fe(2)/AlO(1.0)/CoFe(3)/Ru(0.8)/CoFe(3)/  PtMn(20)/CoFe(3)/Ru(0.8)/CoFe(3)/AlO(1.06)/Fe(2)/AlO(1.3)/Ta(3)/上部電極
　この素子では、トンネル層がAlOにより、メモリ層がFeにより、それぞれ形成されている。Taに接するAlOは、バイアストンネル層である。
【０１４２】
　この多層膜に対しては、実施例１と同様の熱処理と、一方向異方性を考慮した層の加工を行った（図１０における左右方向を層の長手方向とした）。
【０１４３】
　外部コイルによる均一磁界を印加して、ＭＲ変化率を測定したところ、２つのメモリ層（Fe）の保磁力は同程度であった。各メモリ層の磁化反転による出力変化は、配線抵抗やダイオードの抵抗を除き、下部電極側のメモリ層７３について40mV、上部電極側のメモリ層３について80mV程度であった。これらの出力変化は、実施例２と同様にして求めた。
【０１４４】
　以下、実施例２と同様にして、一つの素子を構成するメモリ層について個別に情報を書き込んだ、また、センス線を兼用するビット線２１からワード線３１へとセンス電流を流して、書き込んだ情報の読み出しを行った。
【０１４５】
　（実施例５）
　CMOS基板上に、図３に示したような多段の磁気抵抗素子からなる磁気メモリで集積メモリを作製した。ただし、ここでは、素子の段数は２とした。集積メモリには、実施例１と同様の磁気シールドを施した。
【０１４６】
　磁気メモリは、図２４に示したように配列した。磁気メモリは、２５６×２５６（磁気抵抗素子の総数は２５６×２５６×２個）となるように配列した。
【０１４７】
　各磁気メモリにおいて、第１段の磁気抵抗素子として、以下に示す積層構造を作製した。
【０１４８】
　下部電極/Ta(3)/PtMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/AlO(1.0)/CoFe(0.5) /NiFe(2)/CoFe(0.5)/AlO(1.0)/CoFe(3)/Ru(0.9)/CoFe(3)/PtMn(20) /Ta(3)/上部電極
　引き続き、第２段の磁気抵抗素子として、以下に示す積層構造を作製した。
【０１４９】
　下部電極/Ta(3)/IrMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/AlO(1.06)/CoFe(0.5) /NiFe(2)/CoFe(0.5)/AlO(1.06)/CoFe(3)/Ru(0.9)/CoFe(3)/IrMn(20)/Ta(3)/上部電極
　これらの素子では、トンネル層はAlOにより、メモリ層はCoFe(0.5) /NiFe(2)/CoFe(0.5)により、それぞれ形成されている。
【０１５０】
　なお、第１段の素子は、成膜後、実施例１と同様の条件でPtMnに一方向異方性を付与し、この一方向異方性の方向が長手方向になるように、層の面形状を0.2μm×0.3μmに加工した（図３（ａ）における左右方向を長手方向とした）。
【０１５１】
　一方、第２段の素子は、IrMnを磁界中で成膜することにより、PtMnと直交するように一方向異方性を設け、その後、この一方向異方性の方向が長手方向になるように、層の面形状を0.2μm×0.3μmに加工した（図３（ａ）における左右方向を短手方向とした）。こうして得た集積メモリを「メモリＡ」とする。
【０１５２】
　比較のために、上記と同様に第１段の素子を作製し、さらに第２段の素子として、AlO(1)をAlO(1.06)とした以外は第１段と同様にして、「メモリＢ」を作製した。ただし、ここでは、第１段と第２段との間において、一方向異方性の方向および層の長手方向は一致させた（図３（ａ）における左右方向を長手方向とした）。
【０１５３】
　上記両集積メモリにおいて、各磁気抵抗素子の出力は、配線抵抗やＣＭＯＳの抵抗を除き、第１段が60mV、第２段が120mVである。
【０１５４】
　こうして得た集積メモリについて、第１段の素子に、ビット線２１により層の短手方向に磁界を印加し、さらにワード線３１から磁界を印加して、磁化反転を行う操作を繰り返した。この繰り返し反転後の第２段の素子におけるメモリの誤記録の確率を測定したところ、メモリＡでは１０-8／回、メモリＢでは１０-6／回であった。ただし、誤記録には、読み出しの際の誤差によるものも含まれる。
【０１５５】
　追加のメモリを作製して検討したところ、第１段の素子における長手方向と第２段の素子の長手方向とが、互いに２０°以上９０°以下の角度をなしていると、誤記録が明らかに低減した。面内方向に隣接する素子の間においても、層の長手方向を互いに異ならせることは、誤記録の減少に有効であった。
【０１５６】
　さらに、図２６に示したように、第１段の素子１１１，１１２，２１１，２１２と、第２段の素子１２１，１２２，２２１，２２２とが厚さ方向に互いに重ならないように配置すると、読み取り精度が向上した。
【０１５７】
　引き続き、以下に示す素子を用い、上記と同様にして、集積メモリを作製した。
・メモリＩ
　第１段
　下部電極/Ta(3)/PtMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/AlO(1.0) /NiFe(2)/Ru(0.9)/NiFe(4)/AlO(1.0)/CoFe(3)/PtMn(20) /Ta(3)/上部電極
　第２段
　下部電極/Ta(3)/IrMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/AlO(1.06) /NiFe(2)/Ru(0.9)/ NiFe(4)/AlO(1.06)/CoFe(3)/PtMn(20) /Ta(3)/上部電極・メモリII
　第１段
　下部電極/Ta(3)/PtMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/AlO(1.0) /NiFe(2)/Ru(0.9)/NiFe(2)/Ru(0.9)/NiFe(2)/AlO(1.0)/CoFe(3)/Ru(0.9)/CoFe(3) /PtMn(20)/Ta(3)/上部電極
　第２段
　下部電極/Ta(3)/IrMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/AlO(1.06) /NiFe(2)/Ru(0.9)/NiFe(2)/Ru(0.9)/NiFe(2)/AlO(1.06)/CoFe(3)/Ru(0.9)/CoFe(3)/PtMn(20)/Ta(3)/上部電極・メモリIII
　第１段
　下部電極/Ta(3)/PtMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/AlO(1.0) /NiFe(1)/CoFe(1) /AlO(1.0)/CoFe(3)/Ru(0.9)/CoFe(3)/PtMn(20)/Ta(3)/上部電極
　第２段
　下部電極/Ta(3)/IrMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/AlO(1.06) /NiFe(1)/CoFe(1)/AlO(1.06)/CoFe(3)/Ru(0.9)/CoFe(3)/PtMn(20)/Ta(3)/上部電極・メモリIV
　第１段
　下部電極/Ta(3)/PtMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/AlO(1.0)/NiFe(2)　/AlO(1.0)/CoFe(3)/Ru(0.9)/CoFe(3)/PtMn(20) /Ta(3)/上部電極
　第２段
　下部電極/Ta(3)/IrMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/AlO(1.06)/NiFe(2)  /AlO(1.06)/CoFe(3)/Ru(0.9)/CoFe(3)/PtMn(20) /Ta(3)/上部電極
　メモリＩ〜IIIでは多層膜がメモリ層として用いられている。メモリＩにおいてメモリ層はNiFe(2)/Ru(0.9)/ NiFe(4)であり、メモリIIにおいてメモリ層はNiFe(2)/Ru(0.9)/ NiFe(4)/Ru(0.9)/ NiFe(4)であり、メモリIIIにおいてメモリ層はNiFe(1)/CoFe(1)である。これに対し、メモリIVにおけるメモリ層はNiFe(2)である。
【０１５８】
　各メモリにおいて、第１段の素子は、成膜後280℃、５kOeの雰囲気で１時間熱処理し、PtMnに一方向異方性を付与した後、一方向異方性の方向が長手方向になるように、各層の素子形状を0.2μm×0.3μmに加工した（図３（ａ）の左右方向を長手とした）。
【０１５９】
　各メモリにといて、第２段の素子は、IrMnを磁界中で成膜することにより、PtMnと直交する一方向異方性を設けた後、この一方向異方性の方向が長手方向となるように、各層の素子形状を0.2μm×0.3μmに加工した（図３（ａ）の左右方向を短手方向とした）。
【０１６０】
　各素子の出力は、配線抵抗やCMOSの抵抗を除き、第１段が60mV、第２段が120mVであった。
【０１６１】
　こうして得た各メモリについて、第１段の素子に、ビット線２１により層の短手方向に磁界を印加し、さらにワード線３１から磁界を印加して、磁化反転を行う操作を繰り返した。この繰り返し反転後の第２段の素子におけるメモリの誤記録の確率を測定したところ、メモリＩ〜IIIでは10-8／回、メモリIVでは10-6／回であった。ただし、誤記録には、読み出しの際の誤差によるものも含まれる。
【０１６２】
　メモリＩ〜IIIのように、メモリ層が少なくとも２種の磁性膜または少なくとも２種の磁性膜と少なくとも１種の非磁性膜との多層膜であると、スイッチング磁化曲線は単純な４回対称から崩れることになる。この結果、誤記録が減少したものと考えられる。
【０１６３】
　（実施例６）
　CMOS基板上に、図２７に示した構成の磁気抵抗素子をマトリックス状に配置したＭＲＡＭを作製し、記録方法について検討した。
【０１６４】
　磁気抵抗素子としては、以下の構成を採用した。
【０１６５】
　下部電極/Ta(3)/AlO(1.3)/Fe(2)/AlO(1.0)/CoFe(3)/Ru(0.9)/CoFe(3)/PtMn(20)  /Ta(3)/上部電極
　ここで、AlO(1.3)はバイアストンネル層４であり、Fe(2)はメモリ層３であり、AlO(1.0)はトンネル層２であり、CoFe(3)/Ru(0.9)/CoFe(3)は固定磁性層１である。PtMn(3)は、図示を省略する反強磁性層である。
【０１６６】
　多層膜は、成膜後、280℃、５kOeの雰囲気で１時間熱処理し、PtMnに一方向異方性を付与した後、この一方向異方性の方向が長手方向になるように、各層の素子形状を0.1μm×0.15μmに加工した（図２７の左右方向を長手方向とした）。
【０１６７】
　本実施例では、ワード線の位置を調整して、ワード線３１の上端とメモリ層３の下端との距離ｄを40〜100nmの範囲で適宜変更した複数の素子を作製した。
【０１６８】
　まず、ワード線３１およびビット線２１に電流６１，６２を流して、発生した合成磁界によりメモリ層の磁化反転を試みた。ｄが大きくなるにつれて磁化反転は困難となった。
【０１６９】
　さらに電流６３を流して磁化反転を行ったところ、ｄの全範囲において、誤記録の確率は減少した。このとき、ビット線２１を流れる分岐前の電流６１ａによる磁界の向きと電流６３による磁界の向きとは一致させた。
【０１７０】
　ビット線２１を流れる電流６１ａ、６１ｂの向きを逆方向として、分岐前の電流による磁界の向きと電流による磁界の向きとを逆にしたところ、誤記録減少の効果は得られなかった。分岐後よりも相対的に大きい分岐前のビット線を流れる電流による磁界が、メモリ層を垂直に流れる電流による反転アシスト効果の発揮を妨げたためと考えられる。
【産業上の利用可能性】
【０１７１】
　本発明によれば、多値化が可能で高集積化に適した磁気メモリを提供できる。また、磁気メモリのメモリ層における磁化反転を円滑化できる。円滑な磁化反転は、集積度が高い磁気メモリにおける誤記録の低減に有効である。
【図面の簡単な説明】
【０１７２】
【図１】（ａ）、（ｂ）は、それぞれ、本発明の磁気メモリに用いうる磁気抵抗素子の基本構成を示す断面図
【図２】本発明の磁気メモリに用いうる磁気抵抗素子の基本構成を周辺の部材とともに示す断面図
【図３】（ａ）、（ｂ）は、ともに本発明の磁気メモリの一形態を示す断面図であり、互いに９０°相違する方向から観察した状態を示した図
【図４】本発明の磁気メモリの別の一形態を示す断面図
【図５】本発明の磁気メモリにおけるメモリ値を説明するための図
【図６】本発明の磁気メモリにおける最大メモリ値を説明するための図
【図７】本発明の磁気メモリの一形態であって、複数のメモリ層を含む磁気抵抗素子を用いた形態を示す断面図
【図８】本発明の磁気メモリから出力を取り出す方法の一例を示すための回路図
【図９】（ａ）、（ｂ）は、それぞれ、本発明の磁気メモリのまた別の一形態を示す断面図
【図１０】本発明の磁気メモリの一形態であって、複数のメモリ層を含む磁気抵抗素子を用いた別の形態を示す断面図
【図１１】本発明の磁気メモリを面内方向に複数個配列した磁気メモリ装置の一形態を示す平面図
【図１２】本発明の磁気メモリ装置の別の一形態を示す平面図
【図１３】図１２の磁気メモリ装置における導線の位置関係を説明するための断面図
【図１４】（ａ）、（ｂ）は、それぞれ、メモリ層の磁化スイッチング曲線の例を示す図
【図１５】メモリ層の磁化スイッチング曲線と、磁化反転を可能とする合成磁界との関係を説明するための図
【図１６】本発明の磁気メモリ装置における各メモリ層の磁化容易軸の相対的な関係を示すための平面図
【図１７】（ａ）、（ｂ）は、メモリ層の磁化容易軸がなす角度αによる磁化スイッチング曲線の傾きを示し、さらにこの場合の合成磁界による磁化反転を説明するための図
【図１８】本発明のメモリ装置において、面内方向に配置されたメモリ層の磁界容易軸の関係の一例を示す平面図
【図１９】（ａ）〜（ｅ）は、それぞれ、メモリ層の面形状の例を示すための平面図
【図２０】（ａ）〜（ｃ）は、本発明の駆動方法の一例を説明するための図面であり、（ａ）は磁気メモリの断面図であり、（ｂ）は記録電流と時間との関係を示す図であり、（ｃ）はメモリ層の平面図
【図２１】（ａ）、（ｂ）は、本発明の駆動方法の別の例を説明するための磁気メモリの断面図であり、（ａ）は書き込み動作を、（ｂ）は読み出し動作をそれぞれ示す図
【図２２】（ａ）、（ｂ）は、本発明の駆動方法の別の例を説明するための磁気メモリの断面図であり、（ａ）は書き込み動作を、（ｂ）は読み出し動作をそれぞれ示す図
【図２３】本発明の磁気メモリを用いたシステムＬＳＩの一例を示す回路図
【図２４】本発明の磁気メモリを面内方向に配置した磁気メモリ装置の別の一例を示す平面図
【図２５】ワード線を通過する電流IWおよびビット線を通過する電流IBによる磁化反転を示すための磁化スイッチング曲線を示す図
【図２６】本発明の磁気メモリ装置における素子の配置の別の例を示す平面図
【図２７】本発明の実施例で作製した磁気メモリの断面図
【符号の説明】
【０１７３】
１　　　　固定磁性層２，７２　トンネル層３，７３　自由磁性層（メモリ層）４，７４　バイアストンネル層５　　　　非磁性導電層６，９　　電極８　　　　層間絶縁膜１０　　　基板１１，１２，１３　磁気抵抗素子２１，２２　　　　ビット線３１，３２　　　　ワード線４１，４２，４３　磁界５１　　　　　　　スイッチ素子５２，５３，５４　整流素子６１，６２，６３　電流７０，７１，１７０，１７１，７２，１７２　　　　　スイッチ素子１０１，１０２，１０３，２０１，２０２，２０３・・・ 磁気メモリ１２１，２２１　ビット線１３１，２３１　ワード線８１，８２，９１，１８１，１９１，２８１，２９１　結合線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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