(57)【要約】【課題】記憶容量の膨大化に伴い、全ての記憶領域へデータ書き込み読み出しを行い良否判定を行なう従来の検査手法では検査時間が増加する。【解決手段】複数の特定のビット線を個別にプリチャージ制御可能とするプリチャージ制御回路５と、そのプリチャージするビット線２ａ、２ｃ、２ｅ、２ｇに隣接するビット線２ｂ、２ｄ、２ｆ、２ｈのレベルを測定し判定する判定回路８ｂ、８ｄ、８ｆ、８ｈを備える。検査時に同時に複数のビット線をプリチャージすると共に、そのビット線と隣接するビット線のレベルを判定回路で判定する。これにより隣接ビット線間のショート不良を判別出来る。【選択図】　　図１
2004047015.tif 000002
【特許請求の範囲】
【請求項１】
アレー状に配置された複数のメモリセルと、各メモリセルに接続されるビット線および反転ビット線をプリチャージするプリチャージ回路と、前記複数のメモリセルに接続して記憶データの読出し書込みを行なう入出力回路と、前記記憶データを読出し書込みを行なうアドレスを選択するデコーダ回路と、全動作を制御する制御回路からなる半導体記憶装置であって、特定の前記ビット線および前記反転ビット線を個別にプリチャージ制御可能としたプリチャージ制御回路と、プリチャージするビット線に隣接するビット線のレベルを測定判定する判定回路を備えた半導体記憶装置。
【請求項２】
特定のプリチャージ回路を制御するプリチャージ制御回路は、複数の限定したビット線のプリチャージを同時に行い、判定回路はプリチャージするビット線に隣接するビット線のレベルを同時に良否判定するものであり、複数のビット線の前記判定回路の結果を総和して総合判定結果を出力する回路を有して、複数のビット線を同時に検査する請求項１記載の半導体記憶装置。
【請求項３】
複数のメモリセルと、これらのメモリセルに接続されるビット線をプリチャージするプリチャージ回路と、特定のビット線をディスチャージするディスチャージ回路と、任意の複数のビット線のプリチャージ制御を行なうプリチャージ制御回路と、複数のビット線のディスチャージを制御するディスチャージ制御回路と、各ビット線のレベルを測定し判定する判定回路を備えた半導体記憶装置。
【請求項４】
プリチャージ制御回路は特定のビット線のプリチャージを同時に行い、ディスチャージ制御回路は前記特定のビット線に隣接するビット線をディスチャージし、判定回路はその上でビット線のレベルを同時に良否判定し、さらにその全ての判定回路の結果を総和して総合判定結果を出力する回路を備え、複数のビット線を同時に検査する請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にＳＲＡＭ（スタティックランダムアクセスメモリ回路）でのビット線の製造時に発生する欠陥を、検査時に複数同時に検査し、検査時間の短縮化に効果を発揮する半導体記憶装置の回路構成に関するものである。
【０００２】
【従来の技術】
従来の半導体記憶装置を図１１を用いて説明する。
【０００３】
図９において、１０１はメモリセル、１０２ａ〜１０２ｈはビット線および反転ビット線、１０３ａ〜１０３ｈはプリチャージ回路、１０４はプリチャージ制御回路、１０５ａ〜１０５ｆはワード線、１０６はデコーダ（ワード線制御回路）を示している。
【０００４】
図９のように構成された半導体記憶装置において、従来の半導体記憶装置の動作について説明する。
【０００５】
通常の書込み動作は、初めにメモリセル１０１に接続される全ビット線および反転ビット線１０２ａ〜１０２ｈをプリチャージ回路１０３の制御によりプリチャージを行い、十分にプリチャージされた後、プリチャージ動作を完了し、その後、指定したアドレス入力より、デコーダ１０６の制御により入力アドレスに相当するワード線１０５をハイにさせ、同時に入出力回路であるＩ／Ｏ回路に入力されたデータ入力信号を、指定したアドレスに相当するビット線および反転ビット線１０２に印加して、所望のメモリセルにデータを書込み動作が行なわれる。
【０００６】
通常の読出し動作は、同様に全ビット線のプリチャージ動作を行いプリチャージ完了後、指定したアドレス入力より、デコーダ１０６の制御により入力アドレスに相当するワード線１０５をハイにさせ、ビット線または反転ビット線１０２をメモリセルの記憶データによりディスチャージさせる。Ｉ／Ｏ回路のセンスアンプによりビット線および反転ビット線のレベルを判定し読出し信号をＩ／Ｏ回路より出力される。
【０００７】
このような従来の半導体記憶装置の検査では、全てのビット線および反転ビット線の製造上での欠陥を検出するためには、通常の書込み読出し動作により全てのアドレス空間に対し行う必要がある。
【０００８】
【発明が解決しようとする課題】
近年の特に半導体記憶装置の搭載記憶容量の大容量化に伴い、このような従来の半導体記憶装置では、製造上の欠陥を検出するために検査時に書込み読出しを実施するアドレス空間は膨大なものとなり検査時間が増加する、という課題を有する。また製造プロセスの微細化に伴い、ビット線などの配線工程での製造上の欠陥が発生し易くなり、検査時間の短縮化が望まれている。
【０００９】
本発明は、上記の課題を解決することを可能にする技術を提供するもので、微細化に伴う配線層製造不良の判別を短期間に行なうことができる半導体記憶装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、アレー状に配置された複数のメモリセルと、各メモリセルに接続されるビット線および反転ビット線をプリチャージするプリチャージ回路と、複数のメモリセルに接続して記憶データの読出し書込みを行なう入出力回路と、記憶データを読出し書込みを行なうアドレスを選択するデコーダ回路と、全動作を制御する制御回路からなる半導体記憶装置であって、特定のビット線および反転ビット線を個別にプリチャージ制御可能としたプリチャージ制御回路と、プリチャージするビット線に隣接するビット線のレベルを測定判定する判定回路を備えたものである。
【００１１】
請求項１記載の半導体記憶装置によれば、例えばＳＲＡＭの検査時に複数のビット線の欠陥を短期間に検査するため上記のような検査回路を設けることにより、製造工程で配線層のショートなどの欠陥が隣接しているビット線間で起きていた場合、プリチャージしたビット線に隣接しているビット線にもプリチャージ電流が流れ込み、隣接ビット線のレベルも変化する。そのレベルを判定し欠陥を判別する。これにより、微細化に伴う配線層製造不良の判別を短期間に行なうことができる。
【００１２】
請求項２記載の半導体記憶装置は、請求項１において、特定のプリチャージ回路を制御するプリチャージ制御回路は、複数の限定したビット線のプリチャージを同時に行い、判定回路はプリチャージするビット線に隣接するビット線のレベルを同時に良否判定するものであり、複数のビット線の判定回路の結果を総和して総合判定結果を出力する回路を有して、複数のビット線を同時に検査するものである。
【００１３】
請求項２記載の半導体記憶装置によれば、請求項１と同様な効果のほか、複数の特定のビット線を同時にプリチャージする制御回路と、それに隣接したビット線のレベルを判定する回路で構成することにより、プリチャージ動作および判定動作を、同時に複数のビット線に対して行うので、短期間に検査可能とし、大容量化するＳＲＡＭにおいて、検査時間の短縮を図れる。これにより、近年の半導体記憶装置の大容量化による検査時間の増加を抑制し、検査時間短縮により製造コストの低減を図る半導体記憶装置の提供が可能となる。
【００１４】
請求項３記載の半導体記憶装置は、複数のメモリセルと、これらのメモリセルに接続されるビット線をプリチャージするプリチャージ回路と、特定のビット線をディスチャージするディスチャージ回路と、任意の複数のビット線のプリチャージ制御を行なうプリチャージ制御回路と、複数のビット線のディスチャージを制御するディスチャージ制御回路と、各ビット線のレベルを測定し判定する判定回路を備えたものである。
【００１５】
請求項３記載の半導体記憶装置によれば、請求項１と同様な効果がある。
【００１６】
請求項４記載の半導体記憶装置は、請求項３において、プリチャージ制御回路が特定のビット線のプリチャージを同時に行い、ディスチャージ制御回路は特定のビット線に隣接するビット線をディスチャージし、判定回路はその上でビット線のレベルを同時に良否判定し、さらにその全ての判定回路の結果を総和して総合判定結果を出力する回路を備え、複数のビット線を同時に検査するものである。
【００１７】
請求項４記載の半導体記憶装置によれば、請求項２と同様な効果がある。
【００１８】
【発明の実施の形態】
図１は本発明の第１の実施の形態の半導体記憶装置の構成図である。複数の記憶素子であるメモリセル１はアレー状に配置されて記憶素子群であるメモリアモーを形成し、各メモリセル１はビット線および反転ビット線２ａ〜２ｈに接続されている。例としてビット線を２ａ、２ｃ、２ｅ、２ｇとし、反転ビット線を２ｂ、２ｄ、２ｆ、２ｈとする。ビット線および反転ビット線はプリチャージ回路３ａ〜３ｈに接続されている。この例ではプリチャージ回路はＰｃｈトランジスタである。プリチャージトランジスタを制御する制御線４ａはトランジスタ３ａ、３ｅに接続し、制御線４ｂはトランジスタ３ｂ、３ｆに接続し、制御線４ｃはトランジスタ３ｃ、３ｇに接続し、制御線４ｄはトランジスタ３ｄ、３ｈに接続し、プリチャージ制御線４ａ、４ｂ、４ｃ、４ｄの信号をプリチャージ制御回路５は個別に制御可能とする。さらにメモリセル１の読み書きを制御するワード線６ａ〜６ｆを制御するワード線制御デコーダ７、各ビット線２ｂ、２ｄ、２ｆ、２ｈのレベルを判定する判定回路８ｂ、８ｄ、８ｆ、８ｈ、これらの判定回路の出力９ｂ、９ｄ、９ｆ、９ｈのＯＲを取り判定回路の総合結果を出すＯＲ回路１０より構成されている。１１はそのテスト回路出力である。なお全動作は制御回路により制御される。
【００１９】
図１を用い本発明の半導体記憶装置の通常の動作を説明する。
【００２０】
通常の動作は従来の半導体記憶装置と同一である。書込み動作は、初めにメモリセル１に接続される全ビット線および反転ビット線２ａ〜２ｈをプリチャージ回路３ａ〜３ｈにより全てプリチャージを行い、十分にプリチャージされた後、プリチャージ動作を完了する。その後、指定したアドレス入力より、デコーダ７により入力アドレスに相当するワード線をハイにさせる。同時にＩ／Ｏ回路（図示せず）に入力された書込み信号を指定したアドレスに相当するビット線および反転ビット線に印加して、所望のメモリセル１にデータの書込みが行なわれる。
【００２１】
読出し動作は、同様に全ビット線のプリチャージ動作を行いプリチャージ完了後、指定したアドレス入力より、そのアドレスに相当するワード線６をハイにさせ、メモリセル１の記憶データによりビット線または反転ビット線をディスチャージする。Ｉ／Ｏ回路のセンスアンプによりビット線および反転ビット線のレベルを判定し読出し信号がＩ／Ｏ回路より出力される。
【００２２】
図２は本発明の半導体記憶装置の検査時のタイミングチャートである。
【００２３】
図１と図２を用い本発明の半導体記憶装置の検査時の動作について説明する。本半導体記憶装置の検査時の動作は、初めに初期設定としてプリチャージ制御回路５により、プリチャージ制御線４ａ、４ｃの信号をローにして、プリチャージ回路によりビット線２ａ、２ｃ、２ｅ、２ｇをハイレベルへプリチャージする。同時にワード線制御デコーダ７より、ワード線６ａをハイにしてビット線および反転ビット線をメモリーセル１に接続する。したがって反転ビット線２ｂ、２ｄ、２ｆ、２ｈはインバータを介しローレベルとなる。これをプリチャージサイクルとする。
【００２４】
次の判定サイクルでワード線６ａはローにして、ビット線２ａ、２ｃ、２ｅ、２ｇのプリチャージはそのまま続ける。反転ビット線２ｂ、２ｄ、２ｆ、２ｈはフローティング状態となる。
【００２５】
正常な場合は、反転ビット線２ｂ、２ｄ、２ｆ、２ｈはローレベルを保持し続けるため、判定回路８ｂ、８ｄ、８ｆ、８ｈの出力９ｂ、９ｄ、９ｆ、９ｈは全てローとなり、ＯＲ回路１０のテスト回路出力１１はその全ての判定回路の結果を総和して総合判定結果のローレベルを示す。
【００２６】
もし、本半導体記憶装置の配線製造工程上の欠陥により、隣接する反転ビット線２ｂ―ビット線２ｃ間でブリッジなどのショート不良があった場合、判定サイクルで、プリチャージされているビット線２ｃのハイレベルに反転ビット線２ｂもチャージアップされハイレベルとなり、判定回路８ｂの出力９ｂはハイとなりＯＲ回路１０のテスト回路出力１１はハイレベルを示すことになる。
【００２７】
同様に隣接する他のビット線−反転ビット間でショート不良が発生している場合、テスト回路出力１１はハイレベルを示し、この回路方式によれば同時に複数ビット線の良否判定が可能となる。
【００２８】
図３は本発明の第２の実施の形態の半導体記憶装置の構成図である。
【００２９】
複数のメモリセル２１はアレー状に配置されビット線および反転ビット線２２ａ〜２２ｈに接続されている。例としてビット線を２２ａ、２２ｃ、２２ｅ、２２ｇとし、反転ビット線を２２ｂ、２２ｄ、２２ｆ、２２ｈとする。ビット線および反転ビット線はプリチャージ回路２３ａ〜２３ｈに接続されている。この例ではプリチャージ回路はＰｃｈトランジスタである。プリチャージトランジスタを制御する制御線２４ａはトランジスタ２３ａ、２３ｃ、２３ｅ、２３ｇに接続し、制御線２４ｂはトランジスタ２３ｂ、２３ｄ、２３ｆ、２３ｈに接続し、プリチャージ制御線２４ａ、２４ｂの信号をプリチャージ制御回路２５は個別に制御可能とする。またメモリセル１の読み書きを制御するワード線２６ａ〜２６ｆを制御するワード線制御デコーダ２７、反転ビット線２２ｂ、２２ｄ、２２ｆ、２２ｈをディスチャージするディスチャージ回路３２ｂ、３２ｄ、３２ｆ、３２ｈを有し、この例ではディスチャージ回路はＮｃｈトランジスタである。さらにディスチャージ回路を制御する制御線３３に信号を出力するディスチャージ制御回路３４、各ビット線２２ａ、２２ｃ、２２ｅ、２２ｇのレベルを判定する判定回路２８ａ、２８ｃ、２８ｅ、２８ｇ、その判定回路の出力２９ａ、２９ｃ、２９ｅ、２９ｇのＡＮＤを取り判定回路の総合結果を出すテスト回路３０により構成され、３１はそのテスト回路出力である。
【００３０】
本発明の第２の実施の形態の半導体記憶装置の通常の動作は、第１の実施の形態と同一であるので説明を省略する。
【００３１】
図４は本発明の半導体記憶装置の検査時のタイミングチャートである。
【００３２】
図３と図４を用い本発明の半導体記憶装置の第２の実施の形態の、検査時の動作について説明する。
【００３３】
本半導体記憶装置の検査時の動作は、初めに初期設定としてプリチャージ制御回路２５により、プリチャージ制御線２４ａ、２４ｂの信号をローにして、全ビット線および反転ビット線２２ａ〜２２ｈをハイレベルへプリチャージする。ワード線制御デコーダ２７より、全ワード線２６ａ〜２６ｆはローに固定しておく。これをプリチャージサイクルとする。
【００３４】
次の判定サイクルで、プリチャージ制御回路２５によりプリチャージ制御線２４ａ、２４ｂをハイにして、プリチャージ動作は停止させ、ビット線２２ａ、２２ｃ、２２ｅ、２２ｇはフローティングとする。一方、ディスチャージ制御回路３４によりディスチャージ制御線３３の信号をハイにしてディスチャージ回路３２ｂ、３２ｄ、３２ｆ、３２ｈをオンさせ、反転ビット線２２ｂ、２２ｄ、２２ｆ、２２ｈをディスチャージする。
【００３５】
正常な場合は、ビット線２２ａ、２２ｃ、２２ｅ、２２ｇはプリチャージ後のハイレベルを保持し続けるため、判定回路２８ａ、２８ｃ、２８ｅ、２８ｇの出力２９ａ、２９ｃ、２９ｅ、２９ｇはハイとなり、ＡＮＤ回路３０のテスト回路出力３１は総和して総合判定結果のハイを示す。
【００３６】
もし、本半導体記憶装置の配線製造工程上の欠陥により、隣接する反転ビット線２２ｂ―ビット線２２ｃ間でブリッジなどのショート不良があった場合、判定サイクルでは、反転ビット線２２ｂのディスチャージレベルによりビット線２２ｃをディスチャージしてローレベルとなり、判定回路２８ｃの出力２９ｃはローとなりＡＮＤ回路３０のテスト回路出力３１はローレベルを示す。
【００３７】
同様に隣接する他のビット線−反転ビット間でショート不良が発生している場合、テスト回路出力３１はローレベルを示し、この回路方式によれば同時に複数ビット線の良否判定が可能となる。
【００３８】
図５は本発明の第３の実施の形態の半導体記憶装置の構成図である。
【００３９】
メモリセル４１はアレー状に配置されビット線および反転ビット線４２ａ〜４２ｈに接続されている。例としてビット線を４２ａ、４２ｃ、４２ｅ、４２ｇとし、反転ビット線を４２ｂ、４２ｄ、４２ｆ、４２ｈとする。ビット線および反転ビット線はプリチャージ回路４３ａ〜４３ｈに接続されている。この例ではプリチャージ回路はＰｃｈトランジスタである。プリチャージトランジスタを制御する制御線４４ａはトランジスタ４３ａ、４３ｂ、４３ｅ、４３ｆに接続し、制御線４４ｃはトランジスタ４３ｃ、４３ｄ、４３ｇ、４３ｈに接続し、プリチャージ制御線４４ａ、４４ｃをプリチャージ制御回路４５は個別に制御可能とする。またメモリセル４１の読み書きを制御するワード線４６ａ〜４６ｆを制御するワード線制御デコーダ４７、ビット線および反転ビット線４２ｃ、４２ｄ、４２ｇ、４２ｈをディスチャージするディスチャージ回路５２ｃ、５２ｄ、５２ｇ、５２ｈを有し、この例ではディスチャージ回路はＮｃｈトランジスタである。さらにディスチャージ回路を制御する制御線５３に信号を出力するディスチャージ制御回路５４、各ビット線４２ｃ、４２ｄ、４２ｇ、４２ｈのレベルを判定する判定回路４８ｃ、４８ｄ、４８ｇ、４８ｈ、これらの判定回路の出力４９ｃ、４９ｄ、４９ｇ、４９ｈのＯＲを取り判定回路の総合結果を出すＯＲ回路５０により構成されている。５１はそのテスト回路出力である。
【００４０】
本発明の第３の実施の形態の半導体記憶装置の通常の動作は、第１の実施の形態と同一であるので説明を省略する。
【００４１】
図６は本発明の半導体記憶装置の検査時のタイミングチャートである。図５と図６を用い本発明の半導体記憶装置の第３の実施の形態の、検査時の動作について説明する。
【００４２】
本半導体記憶装置の検査時の動作は、初めに初期設定としてプリチャージ制御回路４５により、プリチャージ制御線４４ａの信号をローにして、ビット線および反転ビット線４２ａ、４２ｂ、４２ｅ、４２ｆをハイレベルへプリチャージする。ディスチャージ制御回路５４よりディスチャージ制御線５３の信号をハイにして、ビット線および反転ビット線４２ｃ、４２ｄ、４２ｇ、４２ｈをローレベルへディスチャージする。ワード線制御デコーダ４７より、全ワード線４６ａ〜４６ｆはローに固定しておく。これをプリチャージサイクルとする。
【００４３】
次の判定サイクルで、ディスチャージ制御回路５４によりディスチャージ制御線５３の信号をローにして、ディスチャージ動作は停止させ、ビット線４２ｃ、４２ｄ、４２ｇ、４２ｈはフローティングとする。プリチャージ制御回路４５によりプリチャージ制御線４４ａの信号をローに保持し続けプリチャージ回路４２ａ、４２ｂ、４２ｅ、４２ｆをオンさせプリチャージを継続する。
【００４４】
正常な場合は、ビット線４２ｃ、４２ｄ、４２ｇ、４２ｈはディスチャージ後のローレベルを保持し続けるため、判定回路４８ｃ、４８ｄ、４８ｇ、４８ｈの出力４９ｃ、４９ｄ、４９ｇ、４９ｈはローとなり、ＯＲ回路５０の出力５１は総和して総合判定結果のローを示す。
【００４５】
もし、本半導体記憶装置の配線製造工程上の欠陥により、隣接する反転ビット線４２ｂ―ビット線４２ｃ間でブリッジなどのショート不良があった場合、判定サイクルでは、反転ビット線４２ｂのプリチャージレベルによりビット線４２ｃはプリチャージされハイレベルとなり、判定回路４８ｃの出力４９ｃはハイとなりＯＲ回路５０の出力５１はハイレベルを示す。
【００４６】
同様に隣接する他のビット線−反転ビット間でショート不良が発生している場合、テスト回路出力５１はハイレベルを示し、この回路方式によれば同時に複数ビット線の良否判定が可能となる。
【００４７】
図７は本発明の第４の実施の形態の半導体記憶装置の構成図である。
【００４８】
メモリセル６１はアレー状に配置されビット線および反転ビット線６２ａ〜６２ｈに接続されている。例としてビット線を６２ａ、６２ｃ、６２ｅ、６２ｇとし、反転ビット線を６２ｂ、６２ｄ、６２ｆ、６２ｈとする。ビット線および反転ビット線はプリチャージ回路６３ａ〜６３ｈに接続されている。この例ではプリチャージ回路はＰｃｈトランジスタである。プリチャージトランジスタを制御する制御線６４ａはトランジスタ６３ａ、６３ｂ、６３ｅ、６３ｆに接続し、制御線６４ｃはトランジスター６３ｃ、６３ｄ、６３ｇ、６３ｈに接続し、プリチャージ制御線６４ａ、６４ｃをプリチャージ制御回路６５は個別に制御可能とする。またメモリセルの読み書きを制御するワード線６６ａ〜６６ｆを制御するワード線制御デコーダ６７、ビット線および反転ビット線６２ｃ、６２ｄ、６２ｇ、４２ｈをディスチャージするディスチャージ回路７２ｃ、７２ｄ、７２ｇ、７２ｈを有し、この例ではディスチャージ回路はＮｃｈトランジスタである。さらにディスチャージ回路を制御する制御線７３に信号を出力するディスチャージ制御回路７４、各ビット線および反転ビット線６２ａ、６３ｂ、６３ｅ、６３ｆのレベルを判定する判定回路６８ａ、６８ｂ、６８ｅ、６８ｆ、判定回路の出力６９ａ、６９ｂ、６９ｅ、６３ｆのＡＮＤを取り判定回路の総合結果を出すＡＮＤ回路７０により構成されている。７１はそのテスト回路出力である。
【００４９】
本発明の第４の実施の形態の半導体記憶装置の通常の動作は、第１の実施の形態と同一であるので説明を省略する。
【００５０】
図８は本発明の半導体記憶装置の検査時のタイミングチャートである。
図７と図８を用い本発明の第４の実施の形態の半導体記憶装置の、検査時の動作について説明する。
【００５１】
本半導体記憶装置の検査時の動作は、初めに初期設定としてプリチャージ制御回路６５により、プリチャージ制御線６４ａ、６４ｃの信号をローにして、全ビット線および反転ビット線６２ａ〜６２ｈをハイレベルへプリチャージする。ディスチャージ制御線７３の信号はロー、全ワード線６６ａ〜６６ｆはローに固定しておく。これをプリチャージサイクルとする。
【００５２】
次の判定サイクルで、プリチャージ制御回路６５によりプリチャージ制御線６４ａ、６４ｂの信号をハイにして、プリチャージ動作は停止させ、ビット線および反転ビット線６２ａ、６２ｂ、６２ｅ、６２ｆをフローティングとする。ディスチャージ制御回路７４によりディスチャージ制御線７３の信号をハイに切り替えディスチャージ回路７２ｃ、７２ｄ、７２ｇ、７２ｇをオンさせディスチャージを行なう。
【００５３】
正常な場合は、ビット線および反転ビット線６２ａ、６２ｂ、６２ｅ、６２ｆはプリチャージ後のハイレベルを保持し続けるため、判定回路６８ａ、６８ｂ、６８ｅ、６８ｆの出力線６９ａ、６９ｂ、６９ｅ、６９ｆはハイとなり、ＡＮＤ回路７０のテスト回路出力７１は総和して総合判定結果のハイを示す。
【００５４】
もし、本半導体記憶装置の配線製造工程上の欠陥により、隣接する反転ビット線６２ｂ―ビット線６２ｃ間でブリッジなどのショート不良があった場合、判定サイクルでは、ビット線６２ｃのディスチャージレベルによりビット線６２ｂはディスチャージされローレベルとなり、判定回路６８ｂの出力６９ｂはローとなりＡＮＤ回路７０のテスト回路出力７１はローレベルを示す。
【００５５】
同様に隣接する他のビット線−反転ビット間でショート不良が発生している場合、テスト回路出力７１はローレベルを示し、この回路方式によれば同時に複数ビット線の良否判定が可能となる。
【００５６】
以上のような本半導体記憶装置の実施形態によれば、メモリアレーの全てのビット線の検査を同時に検査することが可能となり、半導体記憶装置の検査時間の短縮を行える。
【００５７】
【発明の効果】
請求項１記載の半導体記憶装置によれば、例えばＳＲＡＭの検査時に複数のビット線の欠陥を短期間に検査するため上記のような検査回路を設けることにより、製造工程で配線層のショートなどの欠陥が隣接しているビット線間で起きていた場合、プリチャージしたビット線に隣接しているビット線にもプリチャージ電流が流れ込み、隣接ビット線のレベルも変化する。そのレベルを判定し欠陥を判別する。これにより、微細化に伴う配線層製造不良の判別を短期間に行なうことができる。
【００５８】
請求項２記載の半導体記憶装置によれば、請求項１と同様な効果のほか、複数の特定のビット線を同時にプリチャージする制御回路と、それに隣接したビット線のレベルを判定する回路で構成することにより、プリチャージ動作および判定動作を、同時に複数のビット線に対して行うので、短期間に検査可能とし、大容量化するＳＲＡＭにおいて、検査時間の短縮を図れる。これにより、近年の半導体記憶装置の大容量化による検査時間の増加を抑制し、検査時間短縮により製造コストの低減を図る半導体記憶装置の提供が可能となる。
【００５９】
請求項３記載の半導体記憶装置によれば、請求項１と同様な効果がある。
【００６０】
請求項４記載の半導体記憶装置によれば、請求項２と同様な効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体記憶装置の回路構成図である。
【図２】その各部のタイミングチャートである。
【図３】本発明の第２の実施の形態の半導体記憶装置の回路構成図である。
【図４】その各部のタイミングチャートである。
【図５】本発明の第３の実施の形態の半導体記憶装置の回路構成図である。
【図６】その各部のタイミングチャートである。
【図７】本発明の第４の実施の形態の半導体記憶装置の回路構成図である。
【図８】その各部のタイミングチャートである。
【図９】従来の半導体記憶装置の回路構成図である。
【符号の説明】
１　メモリセル
２ａ〜２ｈ　ビット線および反転ビット線
３ａ〜３ｈ　プリチャージ回路
４ａ〜４ｄ　プリチャージ制御線
５　プリチャージ制御回路
６ａ〜６ｆ　ワード線
７　デコーダ
８ｂ、８ｄ、８ｆ、８ｈ　判定回路
９ｂ、９ｄ、９ｆ、９ｈ　判定回路出力信号
１０　ＯＲ回路
１１　テスト回路出力
２１　メモリセル
２２ａ〜２２ｈ　ビット線および反転ビット線
２３ａ〜２３ｈ　プリチャージ回路
２４ａ、２４ｂ　プリチャージ制御線
２５　プリチャージ制御回路
２６ａ〜２６ｆ　ワード線
２７　デコーダ
２８ａ、２８ｃ、２８ｅ、２８ｇ　判定回路
２９ａ、２９ｃ、２９ｅ、２９ｇ　判定回路出力信号
３０　ＡＮＤ回路
３１　テスト回路出力
３２ｂ、３２ｄ、３２ｆ、３２ｈ　ディスチャージ回路
３３　ディスチャージ制御線
３４　ディスチャージ制御回路
４１　メモリセル
４２ａ〜４２ｈ　ビット線および反転ビット線
４３ａ〜４３ｈ　プリチャージ回路
４４ａ、４４ｃ　プリチャージ制御線
４５　プリチャージ制御回路
４６ａ〜４６ｆ　ワード線
４７　デコーダ
４８ｃ、４８ｄ、４８ｇ、４８ｈ　判定回路
４９ｃ、４９ｄ、４９ｇ、４９ｈ　判定回路出力信号
５０　ＯＲ回路
５１　テスト回路出力
５２ｃ、５２ｄ、５２ｇ、５２ｈ　ディスチャージ回路
５３　ディスチャージ制御線
５４　ディスチャージ制御回路
６１　メモリセル
６２ａ〜６２ｈ　ビット線および反転ビット線
６３ａ〜６３ｈ　プリチャージ回路
６４ａ、６４ｃ　プリチャージ制御線
６５　プリチャージ制御回路
６６ａ〜６６ｆ　ワード線
６７　デコーダ
６８ａ、６８ｂ、６８ｅ、６８ｆ　判定回路
６９ａ、６９ｂ、６９ｅ、６９ｆ　判定回路出力信号
７０　ＡＮＤ回路
７１　テスト回路出力
７２ｃ、７２ｄ、７２ｇ、７２ｈ　ディスチャージ回路
７３　ディスチャージ制御線
７４　ディスチャージ制御回路
１０１　メモリセル
１０２ａ〜１０２ｈ　ビット線および反転ビット線
１０３ａ〜１０３ｈ　プリチャージ回路
１０４　プリチャージ制御回路
１０５ａ〜１０５ｆ　ワード線
１０６　デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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