(57)【要約】【課題】素子の占有面積を低減し、半導体装置をさらに微細化することができる半導体装置を提供する。【解決手段】Ｓｉ基板１２の表面領域にｎ型のウェル１３を形成し、このウェル１３の表面領域にｐ型の第１の半導体領域１７ａ，１８ａを形成し、この第１の半導体領域１７ａ，１８ａを素子分離領域１１で分離している。このウェル１３内の素子分離領域１１下の領域には、ｐ型の第２の半導体領域２４ａを形成している。そして、この第１の半導体領域１７ａ，１８ａ上の層間絶縁膜２６部分に設けたコンタクトホールを設けて第１の半導体領域１７ａ，１８ａに第１のコンタクト２１ａ，２２ａを接続し、また、第２の半導体領域２４ａ上の素子分離領域１１及び層間絶縁膜２６部分にコンタクトホールを設けて第２の半導体領域２４ａに第２のコンタクト２５ａを接続している。【選択図】  図１
2004363249.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面領域に形成された一導電型のウェルと、
前記ウェルの表面領域に形成された異なる導電型の第１の半導体領域と、
前記第１の半導体領域を前記ウェル内において分離する素子分離領域と、
前記ウェル内の前記素子分離領域下の領域に形成された、一導電型の第２の半導体領域と、
前記第１及び第２の半導体領域にそれぞれ接続された第１及び第２のコンタクトと、
を具備したことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の表面領域にそれぞれ形成された一導電型の第１のウェル及び異なる導電型の第２のウェルと、
前記第１のウェルの表面領域に形成された異なる導電型の第１の半導体領域と、
前記第２のウェルの表面領域に形成された一導電型の第２の半導体領域と、
前記第１及び第２の半導体領域をそれぞれ前記第１及び第２のウェル内において分離する素子分離領域と、
前記第１のウェル内の前記素子分離領域下の領域に形成された、一導電型の第３の半導体領域と、
前記第２のウェル内の前記素子分離領域下の領域に形成された、異なる導電型の第４の半導体領域と、
前記第１乃至第４の半導体領域上にそれぞれ接続された第１乃至第４のコンタクトと、
を具備したことを特徴とする半導体装置。
【請求項３】
前記第３のコンタクトは、前記第３の半導体領域上の前記素子分離領域に前記第３の半導体領域表面に達する開口部が形成され、前記開口部内に導電性材料が埋め込まれることによって形成され、
前記第４のコンタクトは、前記第４の半導体領域上の前記素子分離領域に、前記第４の半導体領域表面に達する開口部が形成され、前記開口部内に導電性材料が埋め込まれることによって形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のウェル上に、ゲート絶縁膜を介して形成された第１のゲート電極と、前記第２のウェル上に、ゲート絶縁膜を介して形成された第２のゲート電極と、を具備したことを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
前記第１及び第２のゲート電極の一方の端部は、それぞれ前記素子分離領域上において、互いに接続されており、
前記第３及び第４のコンタクトの少なくともどちらかは、前記第１及び第２のゲート電極の他方の端部側の前記素子分離領域に形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１及び第２のゲート電極を一つの単位として構成するセルは、平面上に複数並んで配列されており、
前記第１及び第２のゲート電極に対して、長手方向に隣り合って形成されたセルでは、
それぞれの前記第１または第２のウェルを一体化して共有ウェルとし、かつ、
前記共有ウェルに前記第３または第４のコンタクトを、それぞれ接続して、コンタクトを共有化することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１及び第２のゲート電極の一方の端部は、前記素子分離領域上において、互いに接続されており、
前記第３及び第４のコンタクトは、前記第１及び第２のゲート電極の一方の端部側に位置する前記素子分離領域に形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記第１及び第２のゲート電極に対して、長手方向に隣り合って形成されたセルでは、ぞれぞれの前記第１のゲート電極が、垂直方向にずれて形成されるよう、平面上に複数並んで配列されていることを特徴とする請求項４乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１及び第２のゲート電極を一つの単位として構成するセルは、ＣＭＯＳ回路を構成していることを特徴とする請求項５乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第３及び第４の半導体領域の不純物濃度は、それぞれ前記第１及び第２のウェルの不純物濃度よりも高いことを特徴とする請求項２乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
半導体基板表面に、素子を分離する溝を形成する工程と、
前記半導体基板の前記溝を含む領域表面に一導電型のウェルを形成する工程と、前記ウェル内の前記溝底面に一導電型の第２の半導体領域を形成する工程と、
前記溝内に絶縁膜を埋め込むことによって、素子分離領域を形成する工程と、
前記ウェル内の前記溝間のウェル表面に異なる導電型の第１の半導体領域を形成する工程と、
前記半導体基板の表面に、層間絶縁膜を形成する工程と、
前記第１の半導体領域の表面上の前記層間絶縁膜部分に、この第１の半導体領域表面に達するコンタクトホールを形成し、このコンタクトホール内に導電性材料を埋め込むことによって、この第１の半導体領域に接続された第１のコンタクトを形成する工程と、
前記第２の半導体領域上の前記素子分離領域及び前記層間絶縁膜部分にこの第２の半導体領域表面に達するコンタクトホールを形成し、このコンタクトホール内に導電性材料を埋め込むことによって、この第２の半導体領域に接続された第２のコンタクトを形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板の表面に、素子を分離する溝を形成する工程と、
前記半導体基板の前記溝を含む領域表面に一導電型の第１のウェル及び異なる導電型の第２のウェルをそれぞれ形成する工程と、
前記第１のウェル内の前記溝底面に一導電型の第３の半導体領域を形成する工程と、
前記第２のウェル内の前記溝底面に異なる導電型の第４の半導体領域を形成する工程と、
前記溝内に絶縁膜を埋め込むことによって、素子分離領域を形成する工程と、
前記第１のウェル内の前記溝間のウェル表面に異なる導電型の第１の半導体領域を形成する工程と、
前記第２のウェル内の前記溝間のウェル表面に一導電型の第２の半導体領域を形成する工程と、
前記半導体基板表面に層間絶縁膜を形成する工程と、
前記第１の半導体領域の表面上の前記層間絶縁膜部分に、この第１の半導体領域表面に達するコンタクトホールを形成し、このコンタクトホール内に導電性材料を埋め込むことによって、この第１の半導体領域に接続された第１のコンタクトを形成する工程と、
前記第２の半導体領域の表面上の前記層間絶縁膜部分に、この第２の半導体領域表面に達するコンタクトホールを形成し、このコンタクトホール内に導電性材料を埋め込むことによって、この第２の半導体領域に接続された第２のコンタクトを形成する工程と、
前記第３の半導体領域の表面上の前記素子分離領域及び前記層間絶縁膜部分に、この第３の半導体領域表面に達するコンタクトホールを形成し、このコンタクトホール内に導電性材料を埋め込むことによって、この第３の半導体領域に接続された第３のコンタクトを形成する工程と、
前記第４の半導体領域の表面上の前記素子分離領域及び前記層間絶縁膜部分に、この第４の半導体領域表面に達するコンタクトホールを形成し、このコンタクトホール内に導電性材料を埋め込むことによって、この第４の半導体領域に接続された第４のコンタクトを形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項１３】
前記第３及び第４の半導体領域の不純物濃度は、前記第１及び第２のウェルの不純物濃度よりも高く形成されていることを特徴とする請求項１１または請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ウェルなどにＭＩＳＦＥＴが形成された半導体装置に係り、特に、この半導体装置のウェルコンタクトに関する。
【０００２】
【従来の技術】
ｎＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）及びｐＭＯＳＦＥＴを有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、演算装置などのロジック回路に用いられている。
【０００３】
図９（ａ）に、従来のＣＭＯＳ構造の半導体装置の平面図を示し、図９（ｂ）に、図９（ａ）の半導体装置のＣ−Ｃ線に沿って切断し、矢印方向に眺めた断面図を示す。
【０００４】
図９（ａ）及び図９（ｂ）に示すように、Ｓｉ基板９２表面領域に一導電型のｎ型のウェル９３及び異なる導電型のｐ型のウェル９４が形成され、このｎ型のウェル９３及びｐ型のウェル９４内に、素子分離領域９１によって分離された第１及び第２の素子形成領域９５ａ、９５ｂがそれぞれ形成されている。この素子分離領域９１は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）やＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）技術で形成される。
【０００５】
この第１及び第２の素子形成領域９５ａ、９５ｂには、それぞれｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴが形成されている。ｐＭＯＳＦＥＴでは、ｎ型のウェル９３内にこのウェルと導電型の異なるｐ型の第１及び第２の拡散領域９７ａ、９８ａがそれぞれ形成され、この第１及び第２の拡散領域９７ａ、９８ａ間には、ゲート絶縁膜を介してゲート電極９６が形成されている。また、この第１及び第２の拡散領域９７ａ、９８ａ上に導電層９９がそれぞれ形成されている。一方、ｎＭＯＳＦＥＴでは、ｐ型のウェル９４内にこのウェルと導電型の異なるｎ型の第１及び第２の拡散領域９７ｂ、９８ｂがそれぞれ形成され、この第１及び第２の拡散領域９７ｂ、９８ｂ間には、ゲート絶縁膜を介してゲート電極９６が形成され、このゲート電極９６はｐＭＯＳＦＥＴのゲート電極９６と共通接続されている。また、この第１及び第２の拡散領域９７ｂ、９８ｂ上に導電層９９がそれぞれ形成されている。
【０００６】
また、ｎ型のウェル９３には、ウェル９３と同導電型のｎ型の第１のウェルコンタクト形成領域１０５ａが形成され、この第１のウェルコンタクト形成領域１０５ａ内には、ウェル９３と同導電型のｎ型の第１のコンタクト用拡散領域１０４ａが形成されている。この第１のコンタクト用拡散領域１０４ａ上に導電層９９が形成されている。
【０００７】
同様に、ｐ型のウェル９４には、ウェル９４と同導電型のｐ型の第２のウェルコンタクト形成領域１０５ｂが形成され、この第２のウェルコンタクト形成領域１０５ｂには、ウェルと同導電型のｐ型の第２のコンタクト用拡散領域１０４ｂが形成されている。この第２のコンタクト用拡散領域１０４ｂ上に導電層９９が形成されている。
【０００８】
また、Ｓｉ基板９２表面全面には、層間絶縁膜１０７が形成され、この層間絶縁膜１０７にそれぞれ設けた開口部を通じて、第１及び第２の拡散領域９７ａ、９８ａ上の導電層９９には、第１及び第２のコンタクト１０１ａ、１０２ａが形成されている。第１及び第２の拡散領域９７ｂ、９８ｂ上の導電層９９には、第１及び第２のコンタクト１０１ｂ、１０２ｂが形成されている。ゲート電極９６には、ゲートコンタクト１０３が形成されている。第１のコンタクト用拡散領域１０４ａ上の導電層９９上には、第１のウェルコンタクト１０６ａが形成され、また、第２のコンタクト用拡散領域１０４ｂ上の導電層９９上には、第２のウェルコンタクト１０６ｂがそれぞれ形成されている。
【０００９】
そして、これらのＣＭＯＳは、平面上に、複数並んで配置されている。または、ウェルの境界に対して、折り返した構成となるように、複数並べて配置することも可能である。この場合は、上下（または左右）の２つのＣＭＯＳで、１つのウェルコンタクトを共有することができる。
【００１０】
図１０に、上記半導体装置の製造方法の工程断面を示す。図１０は、図９のＣ−Ｃ断面における工程断面図である。
【００１１】
図１０（ａ）に示すように、Ｓｉ基板９２表面にトレンチ（溝）を形成し、このトレンチ内に絶縁膜を埋め込むことによってＳＴＩなどの素子分離領域９１を形成する。この素子分離領域９１は、第１及び第２の素子形成領域９５ａ、９５ｂと第１及び第２のウェルコンタクト形成領域１０５ａ、１０５ｂを素子分離するために形成する。続いて、Ｓｉ基板９２表面にｎ型のウェル９３及びｐ型のウェル９４を形成し、第１及び第２の素子形成領域９５ａ、９５ｂに、ゲート絶縁膜を介してゲート電極（図示しない）を形成する。
【００１２】
次に、図１０（ｂ）に示すように、第１の素子形成領域９５ａのｎ型のウェル９３に、ｐ型の第１及び第２の拡散領域９７ａ、９８ａを形成する（第２の拡散領域９８ａは図示しない）。同様に、第２の素子形成領域９５ｂのｐ型のウェル９４に、ｎ型の第１及び第２の拡散領域９７ｂ、９８ｂを形成する（第２の拡散領域９８ｂは図示しない）。
【００１３】
また、第１及び第２のウェルコンタクト形成領域１０５ａ、１０５ｂ内のｎ型のウェル９３及びｐ型のウェル９４に、ｎ型の第１及びｐ型の第２のコンタクト用拡散領域１０４ａ、１０４ｂをそれぞれ形成する。次に、第１及び第２の拡散領域９７ａ、９８ａ、９７ｂ、９８ｂ、第１及び第２のコンタクト用拡散領域１０４ａ、１０４ｂ及びゲート電極上には、シリサイドからなる導電層９９をそれぞれ形成し、その後、Ｓｉ基板９２表面全面に層間絶縁膜１０７を堆積する。
【００１４】
図１０（ｃ）に示すように、第１の素子形成領域９５ａに形成された第１及び第２の拡散領域９７ａ、９８ａ上の層間絶縁膜１０７部分に、導電層９９に達する開口部（コンタクトホール）をそれぞれ形成し、これらのコンタクトホール内に導電性材料をそれぞれ埋め込むことによって、第１及び第２のコンタクト１０１ａ，１０２ａをそれぞれ形成する（第２のコンタクト１０２ａは図示しない）。
【００１５】
また、第２の素子形成領域９５ｂに形成された第１及び第２の拡散領域９７ｂ，９８ｂ上の層間絶縁膜１０７部分に、導電層９９に達するコンタクトホールを形成し、これらのコンタクトホール内に導電性材料を埋め込むことによって、第１及び第２のコンタクト１０１ｂ，１０２ｂをそれぞれ形成する（第２のコンタクト１０２ｂは図示しない）。
【００１６】
さらに、第１及び第２のウェルコンタクト形成領域１０５ａ、１０５ｂに形成された第１及び第２のコンタクト用拡散領域１０４ａ，１０４ｂ上の層間絶縁膜１０７部分に、導電層９９に達するコンタクトホールをそれぞれ形成し、これらのコンタクトホール内に導電性材料を埋め込むことによって、第１及び第２のウェルコンタクト１０６ａ、１０６ｂをそれぞれ形成する。
【００１７】
また、ゲート電極上の層間絶縁膜１０７部分に、ゲート電極に達するコンタクトホールを形成し、このコンタクトホール内に導電性材料を埋め込むことによって、図示しないゲートコンタクトを形成する。
【００１８】
この種の半導体装置として、特許文献１に、ＭＯＳＦＥＴのソース領域を配線に接続するコンタクト及びウェル領域を配線に接続するコンタクトを有するＣＭＯＳ集積回路の例が記載されている。
【００１９】
【特許文献１】
特開平１１−２０４６５７号公報（第２−３頁、図１）
【００２０】
【発明が解決しようとする課題】
このような半導体装置では、活性領域として、ＣＭＯＳを構成する第１及び第２の素子形成領域の他に、第１及び第２のウェルコンタクト形成領域を設けている。したがって、ゲート電極のフリンジ長Ｌ７、ウェルコンタクト形成領域とゲート電極間の距離Ｌ８、及び、ウェルコンタクト形成領域とウェルコンタクト（中心）間の距離Ｌ９の下限が、デザインルールによって決まっているため、ウェルコンタクト（中心）から素子形成領域までの距離Ｌ’（＝Ｌ７＋Ｌ８＋Ｌ９）以下に形成することができない。そのため、素子の占有面積を低減することができず、半導体装置をさらに微細化することができないという問題があった。
【００２１】
本発明は、上記した問題点を解決すべくなされたもので、素子の占有面積を低減し、半導体装置をさらに微細化することができる半導体装置及びその製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記した目的を達成するための本発明の一態様の半導体装置は、半導体基板と、前記半導体基板の表面領域に形成された一導電型のウェルと、前記ウェルの表面領域に形成された異なる導電型の第１の半導体領域と、前記第１の半導体領域を前記ウェル内において分離する素子分離領域と、前記ウェル内の前記素子分離領域下の領域に形成された、一導電型の第２の半導体領域と、前記第１及び第２の半導体領域にそれぞれ接続された第１及び第２のコンタクトと、を具備したことを特徴としている。
【００２３】
上記した目的を達成するための本発明の他の態様の半導体装置の製造方法は、半導体基板表面に、素子を分離する溝を形成する工程と、前記半導体基板の前記溝を含む領域表面に一導電型のウェルを形成する工程と、前記ウェル内の前記溝底面に一導電型の第２の半導体領域を形成する工程と、前記溝内に絶縁膜を埋め込むことによって、素子分離領域を形成する工程と、前記ウェル内の前記溝間のウェル表面に異なる導電型の第１の半導体領域を形成する工程と、前記半導体基板の表面に、層間絶縁膜を形成する工程と、前記第１の半導体領域の表面上の前記層間絶縁膜部分に、この第１の半導体領域表面に達するコンタクトホールを形成し、このコンタクトホール内に導電性材料を埋め込むことによって、この第１の半導体領域に接続された第１のコンタクトを形成する工程と、前記第２の半導体領域の表面上の前記素子分離領域及び前記層間絶縁膜部分に、この第２の半導体領域表面に達するコンタクトホールを形成し、このコンタクトホール内に導電性材料を埋め込むことによって、この第２の半導体領域に接続された第２のコンタクトを形成する工程と、を具備したことを特徴としている。
【００２４】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００２５】
（第１の実施の形態）
図１乃至図８に本発明の第１の実施の形態に係る半導体装置を示す。図１（ａ）に、本実施の形態の半導体装置の平面図を示し、図１（ｂ）に、図１（ａ）の半導体装置のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図を示す。
【００２６】
図１（ａ）及び図１（ｂ）に示すように、Ｓｉ基板１２表面領域に一導電型のｎ型のウェル１３及び異なる導電型のｐ型のウェル１４が形成され、このｎ型のウェル１３及びｐ型のウェル１４内に、素子分離領域１１によって分離された第１及び第２の素子形成領域１５ａ、１５ｂがそれぞれ形成されている。この素子分離領域１１は、ＳＴＩやＬＯＣＯＳ技術により形成される。
【００２７】
この第１及び第２の素子形成領域１５ａ、１５ｂには、それぞれｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴが形成されている。ｐＭＯＳＦＥＴでは、ｎ型のウェル１３内に、このウェルと導電型の異なるｐ型の第１及び第２の拡散領域１７ａ、１８ａがそれぞれ形成され、この第１及び第２の拡散領域１７ａ、１８ａ間には、ゲート絶縁膜を介してゲート電極１６が生成されている。また、この第１及び第２の拡散領域１７ａ、１８ａ上に、導電層１９がそれぞれ形成されている。
【００２８】
一方、ｎＭＯＳＦＥＴでは、ｐ型のウェル１４内にこのウェルと導電型の異なるｎ型の第１及び第２の拡散領域１７ｂ、１８ｂがそれぞれ形成され、この第１及び第２の拡散領域１７ｂ、１８ｂ間には、ゲート絶縁膜を介してゲート電極１６が生成され、このゲート電極１６の一方の端部はｐＭＯＳＦＥＴのゲート電極１６の一方の端部と共通接続されている。また、この第１及び第２の拡散領域１７ｂ、１８ｂ上に、導電層１９がそれぞれ形成されている。
【００２９】
また、このゲート電極１６の他方の端部は、第１及び第２の素子形成領域１５ａ、１５ｂの外側（図面上の上下）に存在する素子分離領域１１上に延在している。このゲート電極１６の共通接続された一方の端部及び他方の端部側で、第１及び第２の素子形成領域１５ａ、１５ｂの外側に位置する素子分離領域１１部分の下には、ｎ型のウェル１３及びｐ型のウェル１４と同導電型で、比較的高濃度なｎ型の第１及びｐ型の第２のコンタクト用拡散領域２４ａ、２４ｂがそれぞれ形成されている。
【００３０】
また、Ｓｉ基板１２表面全体には、層間絶縁膜２６が形成され、第１の素子形成領域１５ａに形成された第１及び第２の拡散領域１７ａ、１８ａ上の層間絶縁膜２６部分に、導電層１９に達する開口部（コンタクトホール）がそれぞれ形成され、これらのコンタクトホール内に導電性材料を埋め込むことによって、第１及び第２のコンタクト２１ａ、２２ａがそれぞれ形成されている。
【００３１】
同様に、第２の素子形成領域１５ｂに形成された第１及び第２の拡散領域１７ｂ、１８ｂ上の層間絶縁膜２６部分に、導電層１９に達するコンタクトホールがそれぞれ形成され、これらのコンタクトホール内に導電性材料を埋め込むことによって、第１及び第２のコンタクト２１ｂ、２２ｂがそれぞれ形成されている。
【００３２】
また、第１のコンタクト用拡散領域２４ａ上の素子分離領域１１及び層間絶縁膜２６部分には、このコンタクト用拡散領域２４ａに達するコンタクトホールが形成され、このコンタクトホール内に導電性材料を埋め込むことによって、第１のウェルコンタクト２５ａが形成されている。
【００３３】
同様に、第２のコンタクト用拡散領域２４ｂ上の素子分離領域１１及び層間絶縁膜２６部分には、このコンタクト用拡散領域２４ｂに達するコンタクトホールが形成され、このコンタクトホール内に導電性材料を埋め込むことによって、第２のウェルコンタクト２５ｂが形成されている。
【００３４】
さらに、ゲート電極１６の共通接続された一方の端部上の層間絶縁膜２６部分には、ゲート電極１６に達するコンタクトホールが形成され、このコンタクトホール内に導電性材料を埋め込むことによって、ゲートコンタクト２３が形成されている。
【００３５】
そして、これらのＣＭＯＳは、図２（ａ）に示すように、平面上に、複数並んで配置されている。または、図２（ｂ）に示すように、ウェルの境界に対して、折り返した構成となるように、複数並べて配置することも可能である。この場合は、上下（または左右）の隣り合う２つのＣＭＯＳで、１つのウェルコンタクトを共有することができる。また、図２（ｃ）に示すように、ウェルの境界に対して、折り返した構成となるように、複数並べて配置する際に、上下（または左右）の隣り合う２つのＣＭＯＳの位置をずらして形成し、１つのウェルコンタクトを共有することができる。
【００３６】
このように形成することによって、隣り合うＣＭＯＳのｎＭＯＳＦＥＴ（またはｐＭＯＳＦＥＴ）のゲート電極間の距離に対するデザインルールの制限をさらに緩和することができるため、さらに微細化が可能となる。
【００３７】
図３に、本実施の形態の半導体装置の製造方法の工程断面図を示す。図３は、図１（ａ）のＡ−Ａ断面における断面図である。
【００３８】
図３（ａ）に示すように、Ｓｉ基板１２の表面に、窒化膜３１を形成した後、この窒化膜３１をパターニングする。続いて、第１及び第２の素子形成領域１５ａ、１５ｂを素子分離するために、Ｓｉ基板１２表面にトレンチ３２（溝）を形成する。
【００３９】
次に、Ｓｉ基板１２表面にｎ型の不純物（例えば、リン）を導入してｎ型のウェル１３を形成し、続いて、低加速エネルギーでｎ型の不純物を導入し、窒化膜３１内及びトレンチ３２の表面領域にｎ型の第１のコンタクト用拡散領域２４ａを形成する。なお、第１の素子形成領域１５ａのＳｉ基板１２には、表面に窒化膜３１が形成されているため、ｎ型の不純物は導入されない。
【００４０】
次に、Ｓｉ基板１２表面にｐ型の不純物（例えば、ボロン）を導入してｐ型のウェル１４を形成し、続いて、低加速エネルギーでｐ型の不純物を導入し、窒化膜３１内及びトレンチ３２の表面領域にｐ型の第２のコンタクト用拡散領域２４ｂを形成する。なお、第２の素子形成領域１５ｂのＳｉ基板１２には、表面に窒化膜３１が形成されているため、ｐ型の不純物は導入されない。ウェル１３、１４の不純物濃度は、例えば、５×１０１７ｃｍ−３であり、第１及び第２のコンタクト用拡散領域２４ａ、２４ｂの不純物濃度は、例えば、１×１０１９ｃｍ−３  である。
【００４１】
また、第１及び第２の素子形成領域１５ａ、１５ｂに、ゲート酸化膜を介してゲート電極（図示しない）を形成する。
【００４２】
次に、図３（ｂ）に示すように、トレンチ３２に、絶縁膜を埋め込むことによってＳＴＩなどの素子分離領域１１を形成する。また、窒化膜３１を除去する。この窒化膜３１は、トレンチ３２を形成する際のハードマスクとして用いられる他、トレンチ３２に絶縁膜を埋め込んで素子分離領域１１を形成する際のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程時のストッパとして用いられる。
【００４３】
次に、図３（ｃ）に示すように、第１の素子形成領域１５ａのｎ型のウェル１３に、ｐ型の第１及び第２の拡散領域１７ａ、１８ａをそれぞれ形成する（第２の拡散領域１８ａは図示しない）。また、第２の素子形成領域１５ｂのｐ型のウェル１４に、ｎ型の第１及び第２の拡散領域１７ｂ、１８ｂをそれぞれ形成する（第２の拡散領域１８ｂは図示しない）。この第１及び第２の拡散領域１７ａ、１８ａ、１７ｂ、１８ｂの不純物濃度は、例えば、１×１０２１ｃｍ−３  である。第１及び第２の拡散領域１７ａ、１８ａ、１７ｂ、１８ｂ及びゲート電極上には、シリサイドを有する導電層１９を形成し、Ｓｉ基板１２の表面全面に層間絶縁膜２６を堆積する。
【００４４】
その後、図３（ｄ）に示すように、第１の素子形成領域１５ａに形成された第１及び第２の拡散領域１７ａ、１８ａ上の層間絶縁膜２６部分に、導電膜１９に達するコンタクトホールを形成し、コンタクトホール内に、例えば、ＴＩＮなどの導電性材料をスパッタなどによって形成（図示しない）した後、Ｗなどの導電性材料を埋め込むことによって、第１及び第２のコンタクト２１ａ，２２ａをそれぞれ形成する（第２のコンタクト２２ａは図示しない）。
【００４５】
同様に、第２の素子形成領域１５ｂに形成された第１及び第２の拡散領域１７ｂ，１８ｂ上の層間絶縁膜２６部分に、導電膜１９に達するコンタクトホールを形成し、このコンタクトホール内に、例えば、ＴＩＮなどの導電性材料をスパッタなどによって形成（図示しない）した後、Ｗなどの導電性材料を埋め込むことによって、第１及び第２のコンタクト２１ｂ，２２ｂをそれぞれ形成する（第２のコンタクト２２ｂは図示しない）。
【００４６】
また、第１及び第２のコンタクト用拡散領域２４ａ、２４ｂ上の素子分離領域１１及び層間絶縁膜２６部部に、この第１及び第２のコンタクト用拡散領域２４ａ、２４ｂに達するコンタクトホールを形成し、このコンタクトホール内に、例えば、ＴＩＮなどの導電性材料をスパッタなどによって形成した後、Ｗなどの導電性材料を埋め込むことによって、第１及び第２のウェルコンタクト２５ａ、２５ｂをそれぞれ形成する。
【００４７】
さらに、ゲート電極１６の共通接続された一方の端部上の層間絶縁膜２６部分に、導電膜１９に達するコンタクトホールホールを形成し、このコンタクトホール内に、例えば、ＴＩＮなどの導電性材料をスパッタなどによって形成した後、Ｗなどの導電性材料を埋め込むことによって、ゲートコンタクト２３を形成する。
【００４８】
本実施の形態によれば、コンタクト用拡散領域が、素子分離領域下のウェル領域に形成され、ウェルコンタクトが、素子分離領域内においてそのコンタクト用拡散領域にコンタクトしている。
【００４９】
したがって、活性領域として、ＣＭＯＳを構成する第１及び第２の素子形成領域の他に、第１及び第２のウェルコンタクト形成領域を設けていないため、図１中のウェルコンタクト（中心）から素子形成領域までの距離Ｌ（＝Ｌ２）を、図９中のＬ’よりも短く形成することができ、デザインルールによる制限を緩和することができる。よって、素子の占有面積を低減し、半導体装置をさらに微細化することができる。
【００５０】
なお、本実施の形態では、ウェルコンタクトとゲート電極間の距離Ｌ１、ウェルコンタクトと素子形成領域の距離Ｌ２、及び、隣り合うＣＭＯＳにおけるｎＭＯＳＦＥＴ（またはｐＭＯＳＦＥＴ）のゲート電極間の距離（図示しない）を、所定の大きさで形成することが好ましいが、第１及び第２のウェルコンタクト形成領域が設けられていないため、ウェルコンタクトの位置を任意に選択することによって、容易に素子の占有面積を微細化することが可能である。
【００５１】
さらに、ＣＭＯＳを構成するｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの間の素子分離領域下にも、比較的高濃度な第１及び第２のコンタクト用拡散領域が形成されている。したがって、第１及び第２のコンタクト用拡散領域が、第１の拡散領域と第１のウェルの接合や、第２の拡散領域と第２のウェルの接合から伸びる空乏層の広がりを抑制するストッパとして機能し、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの耐性を向上することが可能である。
【００５２】
（第１の変形例）
図４（ａ）に、本実施の形態の第１の変形例に係る半導体装置の平面図を示し、図４（ｂ）に、図４（ａ）の半導体装置のＢ−Ｂ線に沿って切断し、矢印方向に眺めた断面図を示す。この第１の変形例では、上記第１の実施の形態と同一構成部分には、同一符号を付して説明を省略し、異なる構成部分について説明をする。
【００５３】
第１の変形例では、図４（ａ）及び図４（ｂ）に示すように、上記第１の実施の形態における第２のウェルコンタクト２５ｂが、ゲートコンタクト２３側に形成されている。すなわち、ゲートコンタクト２３側に位置するｐ型のウェル１４内の第２のコンタクト用拡散領域２４ｂ上の素子分離領域１１及び層間絶縁膜２６部分には、第２のコンタクト用拡散領域２４ｂに達するコンタクトホールが形成され、このコンタクトホール内に、例えば、ＴＩＮなどの導電性材料をスパッタなどによって形成した後、Ｗなどの導電性材料を埋め込むことによって、第２のウェルコンタクト２５ｂが形成されている。これ以外の構成部分は、上記第１の実施の形態と同じ構成となっている。
【００５４】
なお、第１のウェルコンタクト２５ａが、ゲートコンタクト２３側に形成されてもかまわない。
【００５５】
また、図５（ａ）に、本実施の形態の第１の変形例に係る他の半導体装置の平面図を示し、図５（ｂ）に、図５（ａ）の半導体装置のＢ−Ｂ線に沿って切断し、矢印方向に眺めた断面図を示す。この第１の変形例では、上記第１の実施の形態と同一構成部分には、同一符号を付して説明を省略し、異なる構成部分について説明をする。
【００５６】
第１の変形例では、図５（ａ）及び図５（ｂ）に示すように、上記第１の実施の形態における第１のウェルコンタクト２５ａが、ゲートコンタクト２３側に形成されている。すなわち、ゲートコンタクト２３側に位置するｎ型のウェル１３内の第１のコンタクト用拡散領域２４ａ上の素子分離領域１１及び層間絶縁膜２６部分には、この第１のコンタクト用拡散領域２４ａに達するコンタクトホールが形成され、このコンタクトホール内に、例えば、ＴＩＮなどの導電性材料をスパッタなどによって形成した後、Ｗなどの導電性材料を埋め込むことによって、第２のウェルコンタクト２５ｂが形成されている。これ以外の構成部分は、上記第１の実施の形態と同じ構成となっている。
【００５７】
なお、第２のウェルコンタクト２５ｂが、ゲートコンタクト２３側に形成されてもかまわない。
【００５８】
これらのＣＭＯＳは、図６（ａ）に示すように、平面上に、複数並んで配置されている。または、図６（ｂ）に示すように、ウェルの境界に対して、折り返した構成となるように、複数並べて配置することも可能である。さらに、図６（ｃ）に示すように、ウェルの境界に対して、折り返した構成となるように、複数並べて配置する際に、第１の変形例ではｎＭＯＳＦＥＴの上下（または左右）の隣り合う２つのＣＭＯＳの位置をずらして形成する。
【００５９】
図６（ｂ）及び図６（ｃ）では、ｎＭＯＳＦＥＴの上下（または左右）の隣り合う２つのＣＭＯＳで、１つのウェルコンタクトを共有することができる。図６（ｃ）では、ｎＭＯＳＦＥＴの上下（または左右）の隣り合うのゲート電極間の距離に対するデザインルールの制限をさらに緩和することができるため、さらに微細化が可能となる。
【００６０】
（第２の変形例）
図７（ａ）に、本実施の形態の第２の変形例に係る半導体装置の平面図を示し、図７（ｂ）に、図７（ａ）の半導体装置のＢ−Ｂ線に沿って切断し、矢印方向に眺めた断面図を示す。この第２の変形例では、上記第１の実施の形態と同一構成部分には、同一符号を付して説明を省略し、異なる構成部分について説明をする。
【００６１】
第２の変形例では、図７（ａ）及び図７（ｂ）に示すように、ゲートコンタクト２３側に位置するｎ型及びｐ型のウェル１３、１４内の第１及び第２のコンタクト用拡散領域２４ａ、２４ｂ上の素子分離領域１１及び層間絶縁膜２６部部には、第１及び第２のコンタクト用拡散領域２４ａ、２４ｂに達するコンタクトホールがそれぞれ形成され、これらのコンタクトホール内に、例えば、ＴＩＮなどの導電性材料をスパッタなどによって形成した後、Ｗなどの導電性材料を埋め込むことによって、第１及び第２のウェルコンタクト２５ａ、２５ｂがそれぞれ形成されている。
【００６２】
これらのＣＭＯＳは、図８（ａ）に示すように、平面上に、複数並んで配置されている。または、図８（ｂ）に示すように、ウェルの境界に対して、折り返した構成となるように、複数並べて配置することも可能である。さらに、図８（ｃ）に示すように、ウェルの境界に対して、折り返した構成となるように、複数並べて配置する際に、ｎＭＯＳＦＥＴの上下（または左右）の隣り合う２つのＣＭＯＳの位置をずらして形成する。
【００６３】
図８（ｂ）及び図８（ｃ）では、ｎＭＯＳＦＥＴの上下（または左右）の隣り合う２つのＣＭＯＳで、１つのウェルコンタクトを共有することができる。図８（ｃ）では、ｎＭＯＳＦＥＴの上下（または左右）のゲート電極間の距離に対するデザインルールの制限をさらに緩和することができるため、さらに微細化が可能となる。
【００６４】
また、本実施の形態では、Ｓｉ基板にｎ型のウェル及びｐ型のウェルを形成することによって、ＣＭＯＳを形成した例を記載したが、ｐ型のＳｉ基板にｎ型のウェルを形成することによって、ＣＭＯＳを構成してもかまわない。また、ウェルコンタクトの個数は、１個または２個形成されている例を記載したが、任意の個数で形成することができる。
【００６５】
【発明の効果】
以上詳述したように、本発明によれば、素子の占有面積を低減し、半導体装置をさらに微細化することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の平面図及びＡ−Ａ断面における要部断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の平面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を示す図１のＡ−Ａ断面における要部断面図である。
【図４】本発明の第１の実施の形態の第１の変形例に係る半導体装置の平面図及びＢ−Ｂ断面における要部断面図である。
【図５】本発明の第１の実施の形態の第１の変形例に係る他の半導体装置の平面図及び要部断面図である。
【図６】本発明の第１の実施の形態の第１の変形例に係る半導体装置の平面図である。
【図７】本発明の第１の実施の形態の第２の変形例に係る半導体装置の平面図及びＢ−Ｂ断面における要部断面図である。
【図８】本発明の第１の実施の形態の第２の変形例に係る半導体装置の平面図である。
【図９】従来の半導体装置の平面図及びＣ−Ｃ断面における要部断面図である。
【図１０】従来の半導体装置の製造方法の工程を示す図９のＣ−Ｃ断面における要部断面図である。
【符号の説明】
１１，９１  素子分離領域
１２，９２  Ｓｉ基板
１３，９３  ｎ型のウェル
１４，９４  ｐ型のウェル
１５ａ，９５ａ  第１の素子形成領域
１５ｂ，９５ｂ  第２の素子形成領域
１６，９６  ゲート電極
１７ａ，１７ｂ，９７ａ，９７ｂ  第１の拡散領域
１８ａ，１８ｂ，９８ａ，９８ｂ  第２の拡散領域
１９，９９  導電層
２１ａ，２１ｂ，１０１ａ，１０１ｂ  第１のコンタクト
２２ａ，２２ｂ，１０２ａ，１０２ｂ  第２のコンタクト
２３，１０３  ゲートコンタクト
２４ａ，１０４ａ  第１のコンタクト用拡散領域
２４ｂ，１０４ｂ  第２のコンタクト用拡散領域
２５ａ，１０６ａ  第１のウェルコンタクト
２５ｂ，１０６ｂ  第２のウェルコンタクト
２６，１０７  層間絶縁膜
３１  窒化膜
３２  トレンチ
１０５ａ  第１のウェルコンタクト形成領域
１０５ｂ  第２のウェルコンタクト形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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