(57)【要約】【課題】窒化ガリウム系電界効果トランジスタでリセス構造を導入する際に発生する加工損傷の導入、およびリセス部分のエッチング深さが面内で安定していないことによる閾値電圧の面内バラツキを防止する。【解決手段】レーザーアブレーション法により、ゲート電極が形成される領域の表面ｎ−ＧａＮ接触層を除去する。このとき、照射するレーザーエネルギーをＧａＮ結晶のバンドギャップより大きく、ＡｌＧａＮ結晶のバンドギャップより小さく設定することで、ＡｌＧａＮ層がストッパ層の役割を果たし、表面のＧａＮ層のみを選択的に除去することができ、低損傷でかつ面内で均一な深さをもつリセス構造が作製できる。【選択図】  図１
2004363346.tif 000002
【特許請求の範囲】
【請求項１】
基板上に複数のＩＩＩ族窒化物半導体層を形成する工程と、前記ＩＩＩ族窒化物半導体層に対し表面側より所定の領域にレーザ照射を行う工程と、最表面側のＩＩＩ族窒化物半導体層に選択的に凹部を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記凹部に対し、さらに電極を設ける工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記最表面側のＩＩＩ族窒化物半導体層がＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）層であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記ＩｎｘＧａ１−ｘＮ層の層厚が１ｎｍ以上かつ５００ｎｍ以下であることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記最表面側のＩＩＩ族窒化物半導体層がＡｌｙＧａ１−ｙＮ（０≦ｙ≦１）層であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記ＡｌｙＧａ１−ｙＮ層の欠陥密度が１０７／ｃｍ２以上かつ１０１５／ｃｍ２以下であることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記ＡｌｙＧａ１−ｙＮ層のＡｌ組成を表面側で小さく奥側で大きくなるように連続的に変化させたことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記レーザ照射を行う工程の前に、前記ＩＩＩ族窒化物半導体層に対し欠陥を形成する工程を設けたことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記ＩＩＩ族窒化物半導体層を形成する工程の後かつ前記レーザ照射を行う工程の前に、前記ＩＩＩ族窒化物半導体層の上に前記レーザ光を透過する厚さのＳｉ層を形成する工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記ＩＩＩ族窒化物半導体層を形成する工程の後かつ前記レーザ照射を行う工程の前に、前記ＩＩＩ族窒化物半導体層の上に金属層を形成する工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１１】
前記Ｓｉ層または前記Ｓｉ層の厚さは、前記レーザ光を透過する厚さであることを特徴とする請求項９または１０記載の半導体装置の製造方法。
【請求項１２】
前記ＩＩＩ族窒化物半導体層に対し合金処理を行い、前記金属層と前記ＩＩＩ族窒化物半導体層との間でオーミック接合を形成する工程をさらに有することを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に（ＩｎｘＡｌ１−ｘ）ｙＧａ１−ｙＮ（０≦ｘ≦１、０≦ｙ≦１）で表されるＩＩＩ族窒化物系化合物半導体よりなる半導体装置の製造方法に関し、ＩＩＩ族窒化物系化合物半導体層に対し凹部を形成する技術に関するものである。
【０００２】
【従来の技術】
ＩＩＩ族窒化物半導体、すなわち窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）とその混晶物は、その物理的特長である広いバンドギャップと直接遷移型バンド構造を利用した光学素子への応用のみならず、破壊電界と飽和電子速度が大きいという特長を利用した電子デバイスへの応用も検討されている。特に、半絶縁性基板上にエピタキシャル成長したＡｌｘＧａ１−ｘＮ／ＧａＮ（０＜ｘ≦１）界面に現れる二次元電子ガス（２  Ｄｉｍｅｎｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ；  以下２ＤＥＧと略す）を利用するヘテロ接合電界効果トランジスタ（Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；  以下ＨＦＥＴと略す）は、高出力高周波デバイスとして開発が進められている。ＡｌＧａＮ／ＧａＮ  高電子移動度トランジスタ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ；  以下ＨＥＭＴと略称）の高性能化には、寄生抵抗、とりわけパワー、ノイズ特性に大きな影響を及ぼすソース寄生抵抗の低減が必要である。特にＧａＮ系ＦＥＴにおいては、オーミック電極−ＧａＮ結晶間の接触抵抗（Ｒｃ）がＧａＡｓ系ＦＥＴに比べ１桁程度も大きく、Ｒｃの低減がソース寄生抵抗の低減に重要である。ＧａＡｓ系ＨＥＭＴでは、Ｒｃを低減するために表面接触層（高い不純物濃度をもち、金属−半導体間接触抵抗を低減する役割をもつ層）を導入し、ゲート電極部にはリセス構造を設けたデバイス構造が実用化されている。表面接触層は、オーム性電極に対しては接触抵抗を下げる効果を発揮するが、ゲート・ショットキー電極に対しては、逆バイアス印加時のリーク電流の原因となる。このため、表面接触層をゲート電極となる領域だけエッチングにより除去し、その窪み（リセス）の中にゲート電極を形成する。
【０００３】
従来、ＩｎＧａＡｓ／ＩｎＡｌＡｓ  ＨＥＭＴに関しては、ＩｎＧａＡｓとＩｎＰでエッチング時の選択比が大きいエッチング液（硫酸または燐酸系エッチング液）を用いることで、一定のリセスエッチ深さを再現良く得ることができることが知られている（特許文献１）。
【０００４】
一方、ＧａＮ系ＨＦＥＴにドライエッチングにより本リセス構造を適用する試みも報告されている（非特許文献１、２）。本リセス構造を導入した結果、良好な特性が報告されており、最大電流密度１．３１Ａ／ｍｍ、最大相互コンダクタンス４０２ｍＳ／ｍｍが報告されている。しかしながらＧａＮ系結晶はＧａＡｓに比べ化学的に安定で化学溶液によるエッチング加工が困難である、ドライプロセスによるリセス構造の加工ではゲート下に損傷層が導入される、等の課題があり、これまでＧａＮ  ＨＦＥＴにおいてリセス構造が適用された例は数例に留まっているのが実情である。
【０００５】
また、従来、レーザアブレーション技術を用いた半導体加工技術として、特許文献２に記載されているレーザーリフトオフ技術（裏面から基板を通してＧａＮ結晶の一部をアブレーションし、基板とエピタキシャル結晶もしくは素子を剥離する）が知られている。
【０００６】
【特許文献１】
特開平１０−１０７２５８号公報
【特許文献２】
特開２００３−４６２０１号公報
【非特許文献１】
山田朋幸、見田充郎、海部勝晶、渡辺宣郎、佐野芳明、江川孝志、梅野正義、  ”リセス構造を有するＡｌＧａＮ／ＧａＮ  ＨＥＭＴ”  ＦＥＤジャーナルｖｏｌ．１１、  Ｎｏ．２、  ２０００年  、ｐｐ９０−９２
【非特許文献２】
Ｉ．  Ａｄｅｓｉｄａ，  ”Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｒｅｃｅｓｓｅｄ  Ｇａｔｅ  ＡｌＧａＮ／ＧａＮ  ＨＥＭＴｓ  ｏｎ  Ｓａｐｐｈｉｒｅ，”  Ｆｉｎａｌ  Ｐｒｏｇｒａｍ  ａｎｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  ５ｔｈ  Ｔｏｐｉｃａｌ  Ｗｏｒｋｓｈｏｐ  ｏｎ  Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ  Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ  （ＴＷＨＭ２００３），  ｐｐ１０２−１０３
【０００７】
【発明が解決しようとする課題】
ＧａＮ系ＦＥＴでリセス構造を導入する際に次のような課題があった。
【０００８】
（１）ＧａＮ結晶が化学的に安定であるため、ウェットエッチングが困難であること。
【０００９】
すなわち、従来用いられるドライエッチング法では、ゲート電極が形成される領域の結晶に高エネルギープラズマの衝突による損傷が導入され、ＦＥＴのゲート特性にリーク電流増大等の悪影響を及ぼしていた。
【００１０】
（２）リセス部分のエッチング深さが面内で安定せず、再現性も悪いため、閾値電圧が面内でばらつくとともに再現も悪いこと。
【００１１】
すなわち、この閾値電圧（Ｖｔｈ）のバラツキは、集積回路において誤動作の原因となる。Ｖｔｈの面内分布を抑えるためには、リセス部の深さを面内で一定にする必要があるが、これを実現する方法にＧａＡｓ系ＦＥＴではエッチストッパ層を用いる方法がある。本方法は、エッチング速度の異なる（すなわちエッチング選択比の高い）材料を用いて、リセス形成時のエッチングをエッチ速度の遅い材料で自動的に止めるものである。しかしながら、ＧａＮに対しては、エッチストッパ層となるエッチング選択比が大きい材料がなく、課題となっている。
【００１２】
上記課題に鑑み、本発明はＧａＮ系  ＦＥＴにおいて、レーザアブレーション法により、加工損傷を与えることなく面内均一の深さを有するリセス構造を作製する手段を提供することである。
【００１３】
【課題を解決するための手段】
上記課題を解決するために本発明の半導体装置の製造方法は、基板上に複数のＩＩＩ族窒化物半導体層を形成する工程と、前記ＩＩＩ族窒化物半導体層に対し表面側より所定の領域にレーザ照射を行う工程と、最表面側のＩＩＩ族窒化物半導体層に選択的に凹部を形成するものである。
【００１４】
この構成により、ＩＩＩ族窒化物半導体層に対し表面側より所定の領域にレーザ照射を行っているので、ＩＩＩ族窒化物半導体層に対しリセス部分を容易に設けることができる。
【００１５】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を用いてより詳細に述べる。
【００１６】
（実施の形態１）
本発明の第１の実施形態をその製造過程とともに模式的に図１に示した。図１において絶縁性または半絶縁性シリコンカーバイト（ＳｉＣ）、サファイア基板またはシリコン（Ｓｉ）よりなる基板２０１上にＡｌＮバッファ層２０２を堆積し、さらにその上に有機化学気相堆積法（Ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：以下ＭＯＣＶＤ法と略称）または分子線エピタキシー法（Ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ法：以下ＭＢＥ法と略称）でＨＦＥＴ構造（ｉ−ＧａＮチャネル層２０３、ｎ−ＡｌＧａＮ表面障壁層２０４）を堆積し、さらにその上にｎ−ＧａＮもしくはｎ−ＩｎＧａＮ表面接触層２０５を堆積する。該ｎ−ＧａＮもしくはｎ−ＩｎＧａＮ表面接触層２０５は、高い導電性を持ち、容易に電極金属とオーム性接触を実現する役割をもつ。さらにその上に分子線エピタキシャル成長（ＭＢＥ）法、有機金属気相エピタキシャル成長（ＭＯＣＶＤ）法または真空蒸着法によりシリコン（Ｓｉ）膜２０６を堆積する（図１ａ）。次に通常のドライエッチング法による素子分離、もしくは該Ｓｉ膜をマスクとして、熱酸化分離法で素子間分離を行ったのち、ゲート電極が形成される領域に対してレーザ照射（レーザ光２０７）を行い、レーザアブレーションによって表面のＳｉ層２０６、およびｎ−ＧａＮもしくはｎ−ＩｎＧａＮ接触層２０５を同時に除去し、リセス構造２０８を形成する（図１ｂ）。このとき、レーザーのエネルギーは少なくともＡｌ組成が０．１以上である表面障壁層ＡｌｘＧａ１−ｘＮのバンドギャップ（Ａｌ組成ｘ＝０．３で４．０ｅＶ）より小さく設定することで、ｎ−ＧａＮもしくはｎ−ＩｎＧａＮ表面接触層２０５ではレーザーのエネルギー吸収が起こりアブレーションされるが、ＡｌＧａＮ表面障壁層２０４ではエネルギー吸収が起こりにくくアブレーションされない。表面のＳｉ層２０６はレーザーの吸収が起き、ｎ−ＧａＮ接触層と同時にアブレーションされることでＡｌＧａＮ／ＧａＮヘテロ接合に入射するレーザー強度を調節し、ｉ−ＧａＮチャネル層２０３がアブレーションされないようにする働きを担う。この後、通常の真空蒸着、リフトオフ工程、さらに熱処理工程を行い、オーミック電極２０９、２１０をｎ−ＧａＮ表面接触層上に形成し、真空蒸着、リフトオフ工程を経てゲート電極２１１をｎ−ＧａＮを除去したリセス領域２０８に形成する（図１ｃ）。
【００１７】
上記実施の形態によれば、ＧａＮ系  ＨＦＥＴのリセス構造の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【００１８】
このとき、照射するレーザ光のエネルギーをＧａＮもしくはＩｎＧａＮ結晶のバンドギャップより大きく、ＡｌｘＧａ１−ｘＮ結晶のバンドギャップ（Ａｌ組成ｘ＝０．３で４．０ｅＶ）より小さく設定することで、バンドギャップの広いＡｌＧａＮ層では光子の吸収がほとんど起こらないため、表面のＧａＮ層のみを選択的に除去することができる。さらに、アブレーションによる加工は高エネルギー粒子の衝突はないため、低損傷でかつ面内で均一な深さをもつリセス構造が作製できる。
【００１９】
なお、ここで表面接触層２０５の厚さとしては、１ｎｍ以上かつ５００ｎｍ以下であるのが最も好ましく、このようにすればいっそう低損傷でかつ面内で均一な深さをもつリセス構造を作製することができる。
【００２０】
また、ここで用いられるＳｉ層の厚さとして、レーザアブレーションに用いられるレーザ光を透過する厚さであればよく、具体的には１ｎｍ以上５００ｎｍ以下であるのが好ましい。
【００２１】
（実施の形態２）
本発明の第２の実施形態をその製造過程とともに模式的に図２に示した。図２において絶縁性または半絶縁性ＳｉＣ、サファイアまたはＳｉよりなる基板３０１上にＡｌＮバッファ層３０２を堆積し、さらにその上にＭＯＣＶＤ法またはＭＢＥ法でＨＦＥＴ構造（ｉ−ＧａＮチャネル層３０３、ｎ−ＡｌＧａＮ表面障壁層（Ａｌ組成が０．１以上）３０４）を堆積し、さらにその上にｎ−ＩｎＧａＮ表面接触層３０５を堆積する。該ｎ−ＩｎＧａＮ表面接触層３０５は、高い導電性を持ち、容易に電極金属とオーム性接触を実現する役割をもつとともに、バンドギャップがＧａＮより小さい特徴を有している（図２ａ）。ドライエッチング法もしくは熱酸化分離法で素子間分離を行ったのち、ゲート電極が形成される領域に対してレーザ照射（レーザ光３０６）を行い、レーザアブレーションによってｎ−ＩｎＧａＮ接触層３０５を除去し、リセス領域３０７を形成する（図２ｂ）。このとき、レーザのエネルギーはＩｎＧａＮ３０５のバンドギャップより大きく、ＡｌＧａＮ表面障壁層３０４およびｉ−ＧａＮチャネル層３０３のバンドギャップより小さく設定することで、表面のｎ−ＩｎＧａＮ接触層３０５ではレーザーのエネルギー吸収が起こり、アブレーションされるが、ＡｌＧａＮ表面障壁層３０４およびｉ−ＧａＮチャネル層３０３ではエネルギー吸収が起こらず、アブレーションされない。本実施形態では、第１の実施形態に比べ、表面にＳｉ層等チャネル保護目的のレーザ吸収層を設ける必要がなく、プロセスの工程を削減することができる。この後、通常の真空蒸着、リフトオフ工程、さらに熱処理工程を行い、オーミック電極３０８、３０９をｎ−ＩｎＧａＮ表面接触層３０５上に形成し、真空蒸着、リフトオフ工程を経てゲート電極３１０をｎ−ＩｎＧａＮを除去したリセス領域３０７に形成する（図２ｃ）。
【００２２】
上記実施の形態によれば、実施の形態１と同様ＧａＮ系ＨＦＥＴのリセス構造の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【００２３】
また、ここで、ｎ−ＩｎＧａＮ表面接触層３０５を用いている、すなわち結晶表面側のバンドギャップエネルギーをＧａＮのバンドギャップ（３．４ｅＶ）以下に小さくしているので、表面から該レーザーを照射した場合に、表面ＧａＮ層で吸収されなかったレーザ光がさらにＡｌＧａＮ層を透過してＧａＮチャネル層に到達して吸収されてアブレーションが起きるというようなことを防止できる。
【００２４】
（実施の形態３）
本発明の第３の実施形態をその製造過程とともに模式的に図３に示した。図３において絶縁性または半絶縁性ＳｉＣ、サファイアまたはＳｉよりなる基板４０１上にＡｌＮバッファ層４０２を堆積し、さらにその上にＭＯＣＶＤ法またはＭＢＥ法でＨＦＥＴ構造（ｉ−ＧａＮチャネル層４０３、ｎ−ＡｌＧａＮ表面障壁層（Ａｌ組成が０．１以上）４０４）を堆積し、さらにその上にｎ−ＧａＮもしくはｎ−ＩｎＧａＮ表面接触層４０５を堆積する（図３ａ）。このとき、ｎ−ＧａＮもしくはｎ−ＩｎＧａＮ表面接触層４０５は従来のものに比べ厚く堆積している。該ｎ−ＧａＮもしくはｎ−ＩｎＧａＮ表面接触層４０５は、高い導電性を持ち、容易に電極金属とオーム性接触を実現する役割をもつ。まず、熱酸化分離法で素子間分離を行う。なお、素子間分離は通常用いられるドライエッチング法により行うことも可能である。次に、ゲートが形成される領域にレーザ照射（レーザ光４０６）を行い、ｎ−ＧａＮもしくはｎ−ＩｎＧａＮ表面接触層４０５をアブレーションにより除去し、リセス構造４０７を形成する（図３ｂ）。本レーザアブレーション工程において結晶表面から入射したレーザ光は、ｎ−ＧａＮもしくはｎ−ＩｎＧａＮ表面接触層４０５を従来のものに比べ厚くしてあることで、該ｎ−ＧａＮもしくはｎ−ＩｎＧａＮ表面接触層４０５でのみ光子吸収・アブレーションを起こし、ｉ−ＧａＮチャネル層４０３結晶に影響を及ぼさない。したがって、ｎ−ＧａＮもしくはｎ−ＩｎＧａＮ表面接触層４０５のみを選択的に除去し、リセス構造４０７を形成することができる。次にオーミック電極が形成される領域のみをドライエッチングにより表面接触層を良好なオーミック接触が得られる程度までに薄膜化する（図３ｃ）。次に通常の蒸着、リフトオフによりオーミック電極４０８、４０９とゲート電極４１０を形成する（図３ｄ）。
【００２５】
上記実施の形態によれば、実施の形態１と同様ＧａＮ系ＨＦＥＴのリセス構造の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【００２６】
（実施の形態４）
本発明の第４の実施形態をその製造過程とともに模式的に図４に示した。図４において絶縁性または半絶縁性ＳｉＣ、サファイアまたはＳｉ基板５０１上にＡｌＮバッファ層５０２を堆積し、さらにその上にＭＯＣＶＤ法またはＭＢＥ法でＨＦＥＴ構造（ｉ−ＧａＮチャネル層５０３、ｎ−ＡｌＧａＮ表面障壁層（Ａｌ組成が０．１以上）５０４）を堆積し、さらにその上に低温成長法により、高い欠陥密度を有するｎ＋−ＡｌＧａＮ層５０５を堆積する（図４ａ）。該ｎ＋−ＡｌＧａＮ表面接触層５０５は、高い導電性を持ち、容易に電極金属とオーム性接触を実現する役割をもつ。ドライエッチング法もしくは熱酸化分離法で素子間分離を行ったのち、ゲート電極が形成される領域にレーザ光５０６を照射し、レーザアブレーションによりｎ＋−ＡｌＧａＮ表面接触層５０５を除去してリセス構造５０７を形成する（図４ｂ）。このとき、表面接触層のｎ＋−ＡｌＧａＮ５０５は、通常より低い温度で成長しており、高い密度で格子欠陥が存在している。レーザアブレーションに用いるレーザーのエネルギーをＡｌＧａＮのバンドギャップより小さく設定すると、表面のｎ＋−ＡｌＧａＮ表面接触層５０５でのみバンドギャップ中にある、欠陥起因の準位を介して光子吸収が起こるため、ｎ＋−ＡｌＧａＮ表面接触層５０５だけを選択的にアブレーションさせることができる。なお、本実施形態では表面接触層５０５に高欠陥密度のＧａＮ層もしくは高欠陥密度のＩｎＧａＮ層も用いることができる。次に通常の蒸着、リフトオフによりオーミック電極５０８、５０９とゲート電極５１０を形成する（図４ｃ）。
【００２７】
ここで、ｎ＋−ＡｌＧａＮ表面接触層５０５の欠陥密度が１０７／ｃｍ２以上かつ１０１５／ｃｍ２以下であることが好ましく、このようにすればｎ＋−ＡｌＧａＮ表面接触層５０５に関するアブレーションの選択性を向上させることができる。
【００２８】
（実施の形態５）
本発明の第５の実施形態をその製造過程とともに模式的に図５に示した。図５において絶縁性または半絶縁性ＳｉＣまたはサファイアよりなる基板６０１上にＡｌＮバッファ層６０２を堆積し、さらにその上にＭＯＣＶＤ法またはＭＢＥ法でＨＦＥＴ構造（ｉ−ＧａＮチャネル層６０３、ｎ−ＡｌＧａＮ表面障壁層（Ａｌ組成が０．１以上）６０４）を堆積する。ドライエッチング法もしくは熱酸化分離法で素子間分離を行ったのち、少なくともレーザアブレーションでリセス構造を形成する領域に対して、アンモニアプラズマ６０５を照射することで、最表面からある一定の深さにダメージ層６０６が形成される（図５ａ）。次にゲートとなる領域にＡｌＧａＮのバンドギャップより小さいエネルギーをもつレーザ光６０７を照射すると、欠陥起因の準位を介した光子吸収が起こり、ダメージ層６０６のみをアブレーションすることができる（図５ｂ、図５ｃ）。本実施形態において、該ダメージ層６０６は面内で均一な深さに形成されるので、リセス構造６０８（図５ｃ）を深さの面内均一性は良好であり、またプラズマ処理の条件（出力、時間）を調節することでダメージ層６０６の深さ（厚さ）を制御できるため、結晶層構造を変えることなくリセス深さを変更することができる。なお、ダメージ層６０６の形成には、アンモニアプラズマ処理に代えてイオン注入を用いることができる。その後、蒸着、リフトオフによりオーミック電極、ゲート電極を形成する。
【００２９】
上記実施の形態によれば、実施の形態１と同様ＧａＮ系ＨＦＥＴのリセス構造の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【００３０】
なお、本実施形態では表面接触層は無かったが、ＧａＮもしくはＩｎＧａＮ表面接触層を堆積した状態でも、表面接触層の厚さよりも深いダメージ層を形成させることで実施可能である。
【００３１】
（実施の形態６）
本発明の第６の実施形態をその製造過程とともに模式的に図６に示した。図６において絶縁性または半絶縁性ＳｉＣまたはサファイアよりなる基板７０１上にＡｌＮバッファ層７０２を堆積し、さらにその上にＭＯＣＶＤ法またはＭＢＥ法でＨＦＥＴ構造（ｉ−ＧａＮチャネル層７０３、ｎ−ＡｌＧａＮ表面障壁層（Ａｌ組成が０．１以上）７０４）を堆積する。ここで該ＡｌｘＧａ１−ｘＮ層のＡｌ組成ｘを結晶表面側に向かって薄く（ｘが小さく）なるように連続的に変化させてある（図６ａ）。ドライエッチング法もしくは熱酸化分離法で素子間分離を行ったのち、レーザ光７０５を照射し、ＡｌＧａＮ表面障壁層７０４の一部をアブレーションしリセス構造７０６を形成する（図６ｂ、図６ｃ）。Ａｌ組成ｘを連続的に変化させることで表面側ＡｌＧａＮほどバンドギャップエネルギーが小さくなるため、吸収効率の高いバンド端での光子吸収がおおよそ出来なくなる程にバンドギャップが大きくなる深さまでアブレーションが起こり、面内で均一な深さをもつリセス構造７０６を作製できる（図６ｃ）。すなわち、エッチストッパ層を挿入することなくＡｌＧａＮ表面障壁層７０４を面内で均一な深さをもつ溝を作製することができる。また、レーザーの波長を変えることで、同一のエピ試料についてリセスの深さを変えることが可能である。その後、通常の蒸着、リフトオフによりオーミック電極７０７、７０８、ゲート電極７０９形成を行う（図６ｄ）。
【００３２】
上記実施の形態によれば、実施の形態１と同様ＧａＮ系ＨＦＥＴのリセス構造の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【００３３】
なお、本実施形態では表面接触層のない例を示したが、ｎ−ＧａＮまたはｎ−ＩｎＧａＮの表面接触層をＡｌＧａＮ表面障壁層上に堆積することも可能である。
【００３４】
（実施の形態７）
本発明の第７の実施形態をその製造過程とともに模式的に図７に示した。図７において絶縁性または半絶縁性のＳｉＣまたはサファイアよりなる基板８０１上にＡｌＮバッファ層８０２を堆積し、さらにその上にＭＯＣＶＤ法またはＭＢＥ法でＨＦＥＴ構造（ｉ−ＧａＮチャネル層８０３、ｎ−ＡｌＧａＮ表面障壁層（Ａｌ組成が０．１以上）８０４）を堆積し、さらにその上にｎ−ＧａＮ表面接触層８０５を堆積する。次に真空蒸着法またはスパッタ法により金属薄膜８０６を形成し、該金属薄膜８０６の上からゲートが形成される領域にレーザ光８０７を照射する（図７ａ）。このとき、レーザアブレーションによりｎ−ＧａＮ表面接触層８０５が除去される（図７ｂ）が、余剰分の光子は最表面の金属薄膜８０６で吸収させることで、ＧａＮチャネル層８０３をアブレーションされるのを防止する。次に、ドライエッチングまたは酸処理により表面の金属薄膜８０６を除去したのち、通常の蒸着、リフトオフによりオーミック電極８０９、８１０およびゲート電極８１１を形成する（図７ｃ）。
【００３５】
上記実施の形態によれば、実施の形態１と同様ＧａＮ系ＨＦＥＴのリセス構造８０８の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【００３６】
（実施の形態８）
本発明の第８の実施形態をその製造過程とともに模式的に図８に示した。図８において絶縁性または半絶縁性のＳｉＣ、またはサファイアよりなる基板９０１上にＡｌＮバッファ層９０２を堆積し、さらにその上にＭＯＣＶＤ法、またはＭＢＥ法でＨＦＥＴ構造（ｉ−ＧａＮチャネル層９０３、ｎ−ＡｌＧａＮ表面障壁層（Ａｌ組成が０．１以上）９０４）を堆積し、さらにその上にｎ−ＧａＮもしくはｎ−ＩｎＧａＮ表面接触層９０５を堆積する。ドライエッチング法もしくは熱酸化分離法で素子間分離を行ったのち、真空蒸着法またはスパッタ法によりチタン（Ｔｉ）／アルミニウム（Ａｌ）金属薄膜９０６を、デバイスの活性領域となる領域に堆積する。該Ｔｉ／Ａｌ金属膜は窒化物半導体に対して熱処理を施すことによってオーミック接触を形成できる特徴をもっている。該金属膜９０６の上からゲートが形成される領域にレーザ光９０７を照射する（図８ａ）。このとき、レーザアブレーションによりｎ−ＧａＮもしくはｎ−ＩｎＧａＮ表面接触層９０５を除去する（図８ｂ）。続いて、合金処理によりＴｉ／Ａｌオーミック電極９０９、９１０を形成する。次にゲート電極９１１をリセス構造９０８内に形成する（図８ｃ）。本実施形態では、レーザアブレーション時の表面吸収層とオーミック電極金属層を兼ねるので、金属膜を一度剥がして再度堆積する工程分を削減できる。
【００３７】
上記実施の形態によれば、実施の形態１と同様ＧａＮ系ＨＦＥＴのリセス構造の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【００３８】
なお、ここで金属層の厚さとして、レーザアブレーションに用いられるレーザ光を透過する厚さすなわちリセス部のアブレーションを起こさせるレーザ光強度を残す程度の厚さであればよく、具体的には１ｎｍ以上５００ｎｍ以下であるのが好ましい。
【００３９】
【発明の効果】
以上説明したように本発明によれば、ＧａＮ  ＨＦＥＴにおいて低損傷で面内均一なリセス構造を作製でき、閾値電圧の面内バラツキを抑制できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に関わる半導体装置の製造工程断面図
【図２】本発明の第２の実施形態に関わる半導体装置の製造工程断面図
【図３】本発明の第３の実施形態に関わる半導体装置の製造工程断面図
【図４】本発明の第４の実施形態に関わる半導体装置の製造工程断面図
【図５】本発明の第５の実施形態に関わる半導体装置の製造工程断面図
【図６】本発明の第６の実施形態に関わる半導体装置の製造工程断面図
【図７】本発明の第７の実施形態に関わる半導体装置の製造工程断面図
【図８】本発明の第８の実施形態に関わる半導体装置の製造工程断面図
【符号の説明】
２０１、３０１、４０１、５０１、６０１、７０１、８０１、９０１  基板
２０２、３０２、４０２、５０２、６０２、７０２、８０２、９０２  ＡｌＮ  バッファ層
２０３、３０３、４０３、５０３、６０３、７０３、８０３、９０３  ｉ−ＧａＮチャネル層
２０４、３０４、４０４、５０４、６０４、８０４  ｎ−ＡｌＧａＮ表面障壁層
２０５、３０５、４０５  ｎ−ＧａＮまたはｎ−ＩｎＧａＮ  表面接触層
２０６  Ｓｉ薄膜層
２０７、３０６、４０６、５０６、６０７、７０５、８０７、９０７  レーザ光
２０８、３０７、４０７、５０７、６０８、７０６、８０８、９０８  リセス構造
２０９、３０８、４０８、５０８、７０７、８０９、９０９  ソース・オーミック電極
２１０、３０９、４０９、５０９、７０８、８１０、９１０  ドレイン・オーミック電極
２１１、３１０、４１０、５１０、７０９、８１１、９１１  ゲート電極
５０５  低温成長ｎ＋−ＡｌＧａＮ表面接触層
６０５  アンモニアプラズマ
６０６  ダメージ層
７０４  ｎ−ＡｌｘＧａ１−ｘＮ層
８０５  ｎ−ＧａＮ表面接触層
８０６  金属薄膜
９０６  Ｔｉ／Ａｌ金属薄膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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