(57)【要約】【課題】昇圧ポンプの駆動能力および昇圧電圧のレベルを落とすことなく、半導体記憶装置の待機時における消費電流を低減できる内部電圧発生回路を提供する。【解決手段】分圧回路４０は、昇圧ポンプ１の駆動可能な最大出力電圧レベルＥＸＴ２の分圧電圧ＥＸＴを出力する。基準電圧発生回路２は、昇圧電圧の目標レベルに相応する第１の基準電圧ＶＲＥＦＨを出力する。レベル選択回路４１は、分圧電圧ＥＸＴと第１の基準電圧ＶＲＥＦＨとの電圧レベルとを比較して、電圧レベルの低い方の信号を選択し、第２の基準電圧ＶＲＥＦとしてレベル検知回路３に入力する。【選択図】　　　　図１
2004063019.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置の待機時においても動作状態にあり、前記半導体記憶装置の内部電圧を生成する内部電圧発生回路であって、
チャージポンプ動作によって、供給される電源電圧から駆動した電圧をもとに前記内部電圧を生成する昇圧回路と、
基準電圧を発生する基準電圧発生回路と、
前記内部電圧と前記基準電圧とを比較して、比較結果信号を前記昇圧回路に出力することにより、前記チャージポンプ動作のオン・オフを制御するレベル検知回路とを備え、
前記基準電圧発生回路は、
前記昇圧回路がその動作時において駆動可能な電圧レベルを上限とする電圧を基準電圧として前記レベル検知回路に供給する、内部電圧発生回路。
【請求項２】
前記基準電圧発生回路は、
前記内部電圧の目標レベルに対応する所定の電圧を発生する定電圧回路と、
前記昇圧回路がその動作時における駆動電圧の入力手段と、
前記所定の電圧と前記昇圧回路の駆動電圧とを比較し、電圧レベルの低い方を基準電圧として選択して前記レベル検知回路に供給する手段とを備える、請求項１に記載の内部電圧発生回路。
【請求項３】
前記駆動電圧の入力手段は、さらに、前記駆動電圧を分圧する分圧回路を含み、
分圧電圧を前記駆動電圧入力手段の出力電圧とする、請求項２に記載の内部電圧発生回路。
【請求項４】
前記レベル検知回路は、
前記内部電圧を分圧する分圧回路を含み、
前記基準電圧発生回路より供給された基準電圧と、前記分圧された内部電圧とを比較して、比較結果信号を前記昇圧回路に出力する、請求項１または２に記載の内部電圧発生回路。
【請求項５】
前記駆動電圧の入力手段は、さらに、前記駆動電圧を分圧する分圧回路と、
前記分圧回路の分圧電圧をさらに低い電圧レベルに調整可能な電圧調整回路とを含み、
前記電圧調整回路の出力電圧を前記駆動電圧入力手段の出力電圧とする、請求項２に記載の内部電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内部電圧発生回路に関し、特に、半導体記憶装置の待機時における消費電流を低減する内部電圧発生回路に関する。
【０００２】
【従来の技術】
図８は、半導体記憶装置における従来の内部電圧発生回路の一例を機能的に説明する機能ブロック図である。
【０００３】
図８を参照して、内部電圧発生回路は、昇圧ポンプ１と、基準電圧発生回路２と、レベル検知回路３と、昇圧電圧ＶＰＰを分圧するための分圧回路４と、昇圧ポンプ１の出力ノードに接続された抵抗５と、抵抗５と接地電位との間に接続されたキャパシタ６とからなる。
【０００４】
この構成において、昇圧ポンプ１よりチャージポンプ動作により駆動可能な最大出力電圧ＥＸＴ２が出力されると、キャパシタ６の容量結合により、昇圧電圧ＶＰＰが発生する。
【０００５】
さらに、昇圧電圧ＶＰＰは、分圧回路４で分圧され、分圧電圧ＶＤＩＶＨとしてレベル検知回路３の一方入力に入力される。一方、基準電圧発生回路２では、内部電圧の目標レベルに相応する電圧レベルである基準電圧ＶＲＥＦＨが設定され、レベル検知回路３の他方入力に入力される。
【０００６】
レベル検知回路３は、分圧電圧ＶＤＩＶＨおよび基準電圧ＶＲＥＦＨの２信号が入力されると、ＶＤＩＶＨの電圧レベルをＶＲＥＦＨの電圧レベルと比較し、ＶＤＩＶＨの電圧レベルがＶＲＥＦＨよりも低い場合は、Ｈ（論理ハイ）レベルの検知信号（ＰＭＰＥ信号）を昇圧ポンプ１に出力する。一方、ＶＤＩＶＨの電圧レベルが、ＶＲＥＦＨよりも高い場合は、Ｌ（論理ロー）レベルのＰＭＰＥ信号を昇圧ポンプ１に出力する。
【０００７】
さらに、昇圧ポンプ１は、ＰＭＰＥ信号がＨレベルの期間において、チャージポンプ動作を行ない、駆動可能な最大出力電圧ＥＸＴ２を発生して、キャパシタ６の容量結合により昇圧電圧ＶＰＰを発生する。一方、ＰＭＰＥ信号がＬレベルのときは、昇圧ポンプ１はチャージポンプ動作を行なわない。
【０００８】
図９は、図８の基準電圧発生回路２の一例の詳細を示す回路図である。
図９を参照して、基準電圧発生回路２は、ｐチャネルトランジスタ７および８と、ｐチャネルトランジスタ７および８に直列接続されるｎチャネルトランジスタ９および１０と、ｐチャネルトランジスタ８とカレントミラー回路を構成するｐチャネルトランジスタ１１と、抵抗１２とを含む。
【０００９】
ｐチャネルトランジスタ７および８のソースは、外部電源Ｖｄｄ１３の電源ノードに接続され、ドレインはｎチャネルトランジスタ９および１０のドレインにそれぞれ接続される。また、ｐチャネルトランジスタ８のドレインは、ｐチャネルトランジスタ７，８および１１のゲートにも接続され、ｐチャネルトランジスタ７のドレインは、ｎチャネルトランジスタ９および１０のゲートにも接続される。ｎチャネルトランジスタ９および１０のソースは接地される。ｐチャネルトランジスタ１１のソースは、外部電源Ｖｄｄ１３の電源ノードに接続され、ドレインは抵抗１２を介して接地される。ｐチャネルトランジスタ１１のドレインと抵抗１２との接続点が基準電圧ＶＲＥＦＨの出力端子を構成する。
【００１０】
図９の構成において、ｐチャネルトランジスタ７および８はカレントミラー回路を構成し、ｐチャネルトランジスタ８を流れる電流のミラー電流が、ｐチャネルトランジスタ７を介して流れる。
【００１１】
同様に、ｎチャネルトランジスタ９および１０はカレントミラー回路を構成し、ｎチャネルトランジスタ９を流れる電流のミラー電流が、ｎチャネルトランジスタ１０を介して流れる。
【００１２】
ここで、ｐチャネルトランジスタ８のドライブ電流は、ｎチャネルトランジスタ１０のドライブ電流に等しいことから、各トランジスタを流れる電流はｎチャネルトランジスタ９のドライブ電流により一意的に決定され、外部電源電圧依存性は小さい。
【００１３】
さらに、ｐチャネルトランジスタ８を流れる電流のミラー電流が、ｐチャネルトランジスタ１１および抵抗１２を介して流れ、昇圧電圧ＶＰＰの目標レベルに相当する所定の基準電圧ＶＲＥＦＨが出力される。
【００１４】
図１０は、分圧回路４の一例の詳細を示す回路図である。
分圧回路４は、昇圧電圧ＶＰＰと接地電位との間に直列に設けられた、各々ダイオード接続されたｐチャネルトランジスタ１４および１５からなり、ｐチャネルトランジスタ１５のドレインより昇圧電圧ＶＰＰの分圧電圧ＶＤＩＶＨを出力する。
【００１５】
図１１は、レベル検知回路３の一例の構成を示す回路図である。
レベル検知回路３は、昇圧電圧ＶＰＰの分圧電圧ＶＤＩＶＨと基準電圧ＶＲＥＦＨとの電位差を検出する比較器と、比較結果を反転させて検知信号ＰＭＰＥ信号を出力するインバータ１６とからなる。
【００１６】
比較器は、外部電源Ｖｄｄ１３にソースが接続された負荷としてのｐチャネルトランジスタ１６および１７と、ゲートに分圧電圧ＶＤＩＶＨを受けるｎチャネルトランジスタ１８およびゲートに基準電圧ＶＲＥＦＨを受けるｎチャネルトランジスタ１９とからなるカレントミラー差動アンプと、カレントミラー差動アンプを流れる電流を抑えるため、カレントミラー差動アンプと接地電位との間に設けられ、しきい値付近に設定されたコントロール電圧ＶＣＮＴＮをゲートに受けるｎチャネルトランジスタ２０とで構成される。
【００１７】
図１１の構成において、基準電圧ＶＲＥＦＨと分圧電圧ＶＤＩＶＨとの電圧レベルが比較され、ＶＲＥＦＨの電圧レベルがより高い場合は、ｎチャネルトランジスタ１９が強くオンされ、ｐチャネルトランジスタ１７のドレインの電位はＬレベルとなり、インバータ２１で反転され、ＨレベルのＰＭＰＥ信号が出力される。
【００１８】
一方、ＶＤＩＶＨの電圧レベルがＶＲＥＦＨよりも高い場合は、ｎチャネルトランジスタ１８が強くオンされ、ｐチャネルトランジスタ１７のドレインの電位はＨレベルとなり、インバータ２１を介してＬレベルのＰＭＰＥ信号が出力される。
【００１９】
図１２は、図８の昇圧ポンプ１の一例を詳細に示す回路図である。
昇圧ポンプ１は、図１２に示すように、ポンプ駆動信号発生回路２２とポンプ回路２３とで構成される。
【００２０】
ポンプ駆動信号発生回路２２は、奇数段遅延段２７で形成された一定周期のクロック信号をインバータ２４および２５を介して第１の入力ノードに受け、かつレベル検知回路３の出力するＰＭＰＥ信号を第２の入力ノードに受ける、２入力ＮＡＮＤ回路２８と、２入力ＮＡＮＤ回路２８の出力ノードに接続されたインバータ２６とからなり、インバータ２６の出力ノードは、ポンプ回路２３のインバータ２９および３１の入力ノードに接続される。
【００２１】
この構成において、ＰＭＰＥ信号がＨレベルのときは、奇数段遅延段２７で形成されたある一定周期のクロック信号が、ポンプ駆動信号（ＰＣＬＫ信号）として出力され、ポンプ回路２３のインバータ２９および３１の入力ノードに入力される。
【００２２】
ポンプ回路２３は、インバータ２９，３０，３１，３２，３３，３４と、キャパシタ３５および３６と、ｎチャネルトランジスタ３７，３８，３９とで構成される。
【００２３】
インバータ２９および３１の入力ノードには、ポンプ駆動信号発生回路２２の出力するＰＣＬＫ信号が入力される。
【００２４】
インバータ２９と直列に接続されたインバータ３０の出力ノード（ノードＡ）は、キャパシタ３５に接続される。ｎチャネルトランジスタ３７のソース（ノードＢ）は、キャパシタ３５およびｎチャネルトランジスタ３８のゲートに接続される。一方、ｎチャネルトランジスタ３７のゲートおよびドレインは、外部電源電圧Ｖｄｄ１３に接続される。
【００２５】
インバータ３１の出力ノードは、３段のインバータ３２，３３，３４の入力ノードに接続され、インバータ３４の出力ノード（ノードＣ）は、キャパシタ３６に接続される。
【００２６】
また、ｎチャネルトランジスタ３８のソース（ノードＤ）は、キャパシタ３６と、ｎチャネルトランジスタ３９のゲートおよびドレインに接続される。
【００２７】
以上の構成において、ポンプ回路２３は、ポンプ駆動信号発生回路２２よりＰＣＬＫ信号を受けると、昇圧動作を行ない、駆動可能な最大出力電圧であるＥＸＴ２信号を出力する。
【００２８】
図１３は、図１２のポンプ回路２３における昇圧動作を説明するタイミング図である。
【００２９】
図１３において、（ａ）は、図８のレベル検知回路３からポンプ駆動信号発生回路２２へ出力されるＰＭＰＥ信号の動作波形を示す。（ｂ）は、図１２のポンプ駆動信号発生回路２２からポンプ回路２３へ出力されるポンプ駆動信号（ＰＣＬＫ信号）の動作波形を示す。（ｃ）は、図１２のノードＡの電位を示す。（ｄ）は、図１２のノードＢの電位を示す。（ｅ）は、図１２のノードＣの電位を示す。（ｆ）は、図１２のノードＤの電位を示す。（ｇ）は、図１２のｎチャネルトランジスタ３９のソースに出力される駆動可能な最大出力電圧ＥＸＴ２を示す。
【００３０】
図１３を参照して、ＰＭＰＥ信号がＨレベルになると、図１２のポンプ駆動信号発生回路２２の奇数段遅延段２７で形成された一定周期のクロック信号がＰＣＬＫ信号として出力される。
【００３１】
次に、ＰＣＬＫ信号がＨレベルになると、図１２のノードＡの電位は接地レベルから外部電源電圧Ｖｄｄレベルに上昇し、ｎチャネルトランジスタ３７によりＶｄｄ−Ｖｔｈに充電されていたノードＢが、電荷保存則により２Ｖｄｄ−Ｖｔｈとなる。ここで、Ｖｔｈは、ｎチャネルトランジスタ３７、３８および３９のしきい値電圧である。
【００３２】
これにより、図１２のｎチャネルトランジスタ３８のゲートは、２Ｖｄｄ−Ｖｔｈとなるため、ノードＤは、しきい値Ｖｔｈの低下することなく、Ｖｄｄレベルに充電される。
【００３３】
一方、ノードＡより少し遅れてノードＣの電位は、接地レベルからＶｄｄレベルとなるため、ノードＤは、電荷保存則によりＶｄｄレベルから２Ｖｄｄレベルとなる。
【００３４】
図１２のｎチャネルトランジスタ３９は、ダイオード接続されているため、最大出力電圧であるＥＸＴ２信号は、しきい値分低下した２Ｖｄｄ−Ｖｔｈの電位に昇圧され、昇圧電圧ＶＰＰを充電する。
【００３５】
以上は、従来の内部電圧発生回路における昇圧動作である。図８に示す従来の内部電圧発生回路において、昇圧電圧ＶＰＰは、レベル検知回路３において、分圧電圧ＶＤＩＶＨとして常に基準電圧ＶＲＥＦＨと比較され、ＶＤＩＶＨの電圧レベルがＶＲＥＦＨよりも低い場合は、図１２のポンプ回路２３においてチャージポンプ動作を行なうことから、常に一定電圧に保持することが可能となる。
【００３６】
【発明が解決しようとする課題】
しかしながら、図８に示す従来の内部電圧発生回路においては、製造プロセスのばらつき等に起因して、動作電圧が外部電源電圧の下限に及んだ場合に、昇圧ポンプ１が過剰にチャージポンプ動作を行ない、半導体記憶装置の消費電流が増大するという不具合が発生していた。
【００３７】
図１４を用いて、従来の内部電圧発生回路内にて過剰動作が発生するメカニズムを説明する。
【００３８】
図１４（ａ）は、従来の内部電圧発生回路における基準電圧ＶＲＥＦＨと、これに基づいて昇圧ポンプ１において発生すべき昇圧電圧ＶＰＰと、昇圧ポンプ１の駆動可能な最大出力電圧ＥＸＴ２の外部電源電圧依存性である。
【００３９】
図１４（ｂ）は、半導体記憶装置の待機時における消費電流（スタンバイ電流）の外部電源電圧依存性である。
【００４０】
図１４（ａ）を参照して、半導体記憶装置に電源を投入した直後から、図８の基準電圧発生回路２の出力する基準電圧ＶＲＥＦＨの電圧レベルは、外部電源電圧Ｖｄｄの上昇にともなって上昇し、昇圧電圧ＶＰＰの目標レベルに相応する一定の電圧レベルに到達する。
【００４１】
レベル検知回路３では、基準電圧ＶＲＥＦＨと昇圧電圧ＶＰＰの分圧電圧ＶＤＩＶＨとの電圧レベルを対比して、ＶＤＩＶＨの電圧レベルがＶＲＥＦＨよりも低いことを検知すると、ＨレベルのＰＭＰＥ信号を出力する。
【００４２】
昇圧ポンプ１は、ＨレベルのＰＭＰＥ信号を受けると、図１２のポンプ駆動信号発生回路２２より一定周期のＰＣＬＫ信号を出力し、ＰＣＬＫ信号がＨレベル時において、ポンプ回路２３におけるチャージポンプ動作を活性化させて最大出力電圧ＥＸＴ２信号を発生し、これにより昇圧電圧ＶＰＰを充電する。
【００４３】
図１４（ａ）に示すように、昇圧電圧ＶＰＰの電圧レベルは、基準電圧ＶＲＥＦＨをレベル検知回路３にて常にモニタしていることから、電源投入直後は、ＶＲＥＦＨの電圧レベルの増加にしたがって増加し、ＶＲＥＦＨが一定の電圧レベルに達すると、これに基づいて一定の電圧レベルを生成保持する。
【００４４】
しかしながら、低い外部電源電圧Ｖｄｄレベルにおいては、図１４（ａ）において斜線で示すように、昇圧ポンプ１の最大出力電圧レベルＥＸＴ２が、発生すべき昇圧電圧ＶＰＰの電圧レベルよりも低くなる領域ができる場合がある。
【００４５】
ここで、半導体記憶装置は、通常、動作条件が標準化されており、例えば、汎用ＤＲＡＭ（ダイナミックランダムアクセスメモリ）では、電源電圧Ｖｄｄの標準値は５Ｖで、プロセスのばらつきに対応して±１０％の変動を許容する規格になっている。なお、図１４中では、点線で示す電圧レベルを外部電源電圧の下限値とする。
【００４６】
したがって、図１４（ａ）に示すように、半導体記憶装置の外部電源電圧下限（点線）が、昇圧ポンプ１の最大出力電圧レベルＥＸＴ２が、発生すべき昇圧電圧ＶＰＰの電圧レベルよりも低くなる領域（斜線領域）にまで及ぶ場合も起こりうる。
【００４７】
この斜線領域では、昇圧ポンプ１がチャージポンプ動作を行なっても、駆動可能な最大出力電圧ＥＸＴ２のレベルが低いため、所望の昇圧電圧ＶＰＰレベルにまで到達することができない。したがって、レベル検知回路３は、ＨレベルのＰＭＰＥ信号を発生しつづけることとなり、これに応じて昇圧ポンプ１は、図１２のポンプ回路２３においてチャージポンプ動作をしつづけることとなる。その結果、図１４（ｂ）に示すように、昇圧ポンプ１の過剰動作により、半導体記憶装置においては、待機時における消費電流（スタンバイ電流）の増加がみられる。
【００４８】
この昇圧ポンプ１における過剰動作は、製造プロセスの変動によりトランジスタの性能にばらつきが生じたこと等に起因して、半導体記憶装置の動作領域の下限が、図１４中に点線で示す外部電源電圧下限付近にまで及んだ場合に発生しうる。
【００４９】
さらに、半導体記憶装置の待機中にこの過剰動作が発生すると、図１４（ｂ）に示すスタンバイ電流の増大を引き起こすこととなる。
【００５０】
この過剰動作を抑制するための手段としては、図８に示す昇圧ポンプ１の最大出力電圧ＥＸＴ２の電圧レベルを上げること、あるいは基準電圧発生回路２において基準電圧ＶＲＥＦＨの電圧レベルを下げることが考えられる。
【００５１】
しかしながら、前者においては、昇圧ポンプ１の駆動能力を上げたことから通常動作領域においてもスタンバイ電流が増大することとなる。
【００５２】
また、後者においては、基準電圧ＶＲＥＦＨの電圧レベルを下げると、通常動作領域での昇圧電圧ＶＰＰまでもが低下することとなり、半導体記憶装置の活性時の動作に影響を及ぼすこととなる。
【００５３】
それゆえに、この発明の目的は、昇圧ポンプの駆動能力および昇圧電圧のレベルを落とすことなく、半導体記憶装置の待機時における消費電流を低減できる内部電圧発生回路を提供することである。
【００５４】
【課題を解決するための手段】
この発明の１つの局面は、半導体記憶装置の待機時においても動作状態にあり、半導体記憶装置の内部電圧を生成する内部電圧発生回路であって、チャージポンプ動作によって、供給される電源電圧から駆動した電圧をもとに内部電圧を生成する昇圧回路と、基準電圧を発生する基準電圧発生回路と、内部電圧と基準電圧とを比較して、比較結果信号を昇圧回路に出力することにより、チャージポンプ動作のオン・オフを制御するレベル検知回路とを備える。基準電圧発生回路は、昇圧回路がその動作時において駆動可能な電圧レベルを上限とする電圧を基準電圧としてレベル検知回路に供給する。
【００５５】
好ましくは、基準電圧発生回路は、内部電圧の目標レベルに対応する所定の電圧を発生する定電圧回路と、昇圧回路がその動作時における駆動電圧の入力手段と、所定の電圧と昇圧回路の駆動電圧とを比較し、電圧レベルの低い方を基準電圧として選択してレベル検知回路に供給する手段とを備える。
【００５６】
好ましくは、駆動電圧の入力手段は、さらに、昇圧回路の駆動電圧を分圧する分圧回路を含み、分圧電圧を駆動電圧入力手段の出力電圧とする。
【００５７】
好ましくは、レベル検知回路は、内部電圧を分圧する分圧回路を含み、基準電圧発生回路より供給された基準電圧と、分圧された内部電圧とを比較して、比較結果信号を昇圧回路に出力する。
【００５８】
この発明の別の局面によれば、駆動電圧の入力手段は、さらに、昇圧回路の駆動電圧を分圧する分圧回路と、分圧回路の分圧電圧をさらに低い電圧レベルに調整可能な電圧調整回路とを含み、電圧調整回路の出力電圧を駆動電圧入力手段の出力電圧とする。
【００５９】
したがって、この発明によれば、内部電圧発生回路において、昇圧ポンプの駆動可能な最大出力電圧を上限とする基準電圧を設定することで、半導体記憶装置の動作電圧が外部電源電圧の下限に及んだ場合に起こりうる昇圧ポンプの過剰動作を抑制できるため、半導体記憶装置のスタンバイ電流の低減が可能となる。
【００６０】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００６１】
［実施の形態１］
図１は、この発明の実施の形態１の内部電圧発生回路を機能的に説明する機能ブロック図である。
【００６２】
図１を参照して、発明の実施の形態１の内部電圧発生回路は、図８に示す従来の内部電圧発生回路に対して、昇圧ポンプ１の駆動可能な最大出力電圧レベルＥＸＴ２を分圧するための分圧回路４０と、基準電圧発生回路２の出力する第１の基準電圧ＶＲＥＦＨと分圧回路４０の出力する分圧電圧ＥＸＴの電圧レベルを比較して、電圧レベルの低い方の信号を選択し、第２の基準電圧ＶＲＥＦとしてレベル検知回路３に入力するレベル選択回路４１を有する点において相違しており、共通する部分については、説明を繰り返さない。
【００６３】
図１の構成の内部電圧発生回路とすることにより、レベル選択回路４１より出力される第２の基準電圧は、図８に示す従来の内部電圧発生回路において所定の電圧レベルに固定されていたのに対して、昇圧ポンプ１の駆動可能な最大出力電圧ＥＸＴ２を上限とする可変電圧となる。
【００６４】
したがって、レベル検知回路３においては、レベル選択回路４１より出力される第２の基準電圧ＶＲＥＦと、昇圧電圧ＶＰＰを分圧回路４にて分圧して得られる分圧電圧ＶＤＩＶＨの電圧レベルとが比較され、検知結果であるＰＭＰＥ信号が昇圧ポンプ１に出力されることとなる。
【００６５】
ここで、レベル検知回路３は、ＶＤＩＶＨの電圧レベルがＶＲＥＦよりも低いことを検知すると、ＨレベルのＰＭＰＥ信号を出力する。
【００６６】
昇圧ポンプ１は、ＨレベルのＰＭＰＥ信号を受けると、図１２のポンプ駆動信号発生回路２２より一定周期のＰＣＬＫ信号を出力し、ポンプ回路２３におけるチャージポンプ動作を活性化させて最大出力電圧ＥＸＴ２を発生し、これにより昇圧電圧ＶＰＰを充電する。
【００６７】
図２は、この発明の実施の形態１の内部電圧発生回路におけるレベル選択回路４１の一例の詳細を示す回路図である。
【００６８】
レベル選択回路４１は、ｐチャネルトランジスタ４２，４３，４４，４５と、ｎチャネルトランジスタ４６および４７とからなる。
【００６９】
ｐチャネルトランジスタ４２は、レベル選択回路４１を流れる電流をコントロールするためのトランジスタであり、ソースは、外部電源Ｖｄｄ１３の電源ノードに接続され、ドレインは、ｐチャネルトランジスタ４３，４４および４５のソースに接続される。ｐチャネルトランジスタ４２のゲートの電位ＶＣＴＮＰは、レベル選択回路４１内の電流の増加を抑えるためにしきい値付近に設定される。
【００７０】
ｐチャネルトランジスタ４３および４４のゲートは、それぞれ基準電圧発生回路２および分圧回路４０の出力端子に接続され、第１の基準電圧ＶＲＥＦＨおよび分圧電圧ＥＸＴが入力される。ｐチャネルトランジスタ４３および４４のドレインは、ｎチャネルトランジスタ４６のゲートおよびドレインに接続されるとともに、ｎチャネルトランジスタ４７のゲートに接続される。
【００７１】
ｎチャネルトランジスタ４６とｎチャネルトランジスタ４７とは、カレントミラー回路を構成し、ｎチャネルトランジスタ４６を流れる電流のミラー電流が、ｎチャネルトランジスタ４７を介して流れる。
【００７２】
ｎチャネルトランジスタ４７のドレインはダイオード接続されたｐチャネルトランジスタ４５のドレインに接続される。ｎチャネルトランジスタ４６および４７のソースは共に接地される。
【００７３】
図２に示す構成のレベル選択回路４１において、第１の基準電圧ＶＲＥＦＨおよび分圧電圧ＥＸＴが入力されると、ｐチャネルトランジスタ４３および４４のうち、より低い電圧レベルの信号が入力されたｐチャネルトランジスタが強くオンされ、ゲートの電位が、ｎチャネルトランジスタ４６および４７からなるカレントミラー回路を介してｎチャネルトランジスタ４７のドレインより第２の基準電圧ＶＲＥＦとして出力される。
【００７４】
図３は、実施の形態１の内部電圧発生回路における分圧回路４０の一例を詳細に示す回路図である。
【００７５】
図３を参照して、分圧回路４０は、ダイオード接続されたｐチャネルトランジスタ４８および４９が直列接続された構成であり、昇圧ポンプ１の最大出力電圧ＥＴＸ２が分圧されて、ｐチャネルトランジスタ４８のドレインから分圧電圧ＥＸＴが出力される。
【００７６】
図４に、実施の形態１の内部電圧発生回路における第２の基準電圧ＶＲＥＦおよび昇圧ポンプ１の最大出力電圧レベルＥＸＴ２の分圧電圧ＥＸＴの外部電源電圧依存性（図４（ａ））と、半導体記憶装置のスタンバイ電流の外部電源電圧依存性（図４（ｂ））とを示す。
【００７７】
図４（ａ）を参照して、図１の基準電圧発生回路２から出力される第１の基準電圧ＶＲＥＦＨは、電源投入後から外部電源電圧の上昇にともなって増加した後に、昇圧電圧ＶＰＰの分圧電圧ＶＤＩＶＨの目標レベルに相応する一定の電圧レベルを維持する。
【００７８】
一方、図１の昇圧ポンプ１の最大出力電圧ＥＸＴ２の分圧電圧ＥＸＴは、電源投入後から、図１２のポンプ回路２３のチャージポンプ動作により外部電源電圧に比例して増加する。
【００７９】
レベル選択回路４１において、基準電圧ＶＲＥＦＨと分圧電圧ＥＸＴとが比較され、電圧レベルの低い方を選択して出力される第２の基準電圧ＶＲＥＦは、図４（ａ）に示す電圧波形となる。
【００８０】
この波形において、図４に点線で示す外部電源電圧下限にみられた昇圧ポンプ１の最大出力電圧ＥＸＴ２の分圧電圧ＥＸＴが第１の基準電圧ＶＲＥＦＨよりも低いレベルの領域においては、分圧電圧ＥＸＴが選択されて第２の基準電圧ＶＲＥＦとして出力されている。
【００８１】
したがって、昇圧ポンプ１は、図１２のポンプ回路２３の駆動能力を超えたチャージポンプ動作を要求されないため、過剰動作が抑制される。
【００８２】
これにより、図４（ｂ）に示すように、半導体記憶装置のスタンバイ電流は、従来の内部電圧発生回路にみられた外部電源電圧下限における増加が抑えられ、低電流を保持する。
【００８３】
以上のように、実施の形態１によれば、内部電圧発生回路において基準電圧を昇圧ポンプの駆動可能な最大出力電圧を上限として設定することにより、外部電源電圧の下限に動作電圧が及んだ場合に起こりうる昇圧ポンプの過剰動作を抑制できるため、半導体記憶装置のスタンバイ電流の低減が可能となる。
【００８４】
なお、通常動作領域においては、内部電圧発生回路における第２の基準電圧は、昇圧電圧ＶＰＰが目標とする所定の電圧レベルに設定されていることから、半導体記憶装置の活性時の動作に影響を及ぼさない。
【００８５】
［実施の形態２］
図５は、この発明の実施の形態２の内部電圧発生回路を機能的に説明するための機能ブロック図である。
【００８６】
図５を参照して、実施の形態２の内部電圧発生回路は、図１に示す実施の形態１の内部電圧発生回路において分圧回路４０より出力される昇圧ポンプ１の最大出力電圧ＥＸＴ２の分圧電圧ＥＸＴを、さらに電圧レベルを調整してレベル選択回路４１に入力するための電圧調整回路５０を有する点で異なり、共通する部分については説明を繰り返さない。
【００８７】
図５の構成からなる内部電圧発生回路において、電圧調整回路５０は、分圧回路４０より昇圧ポンプ１の最大出力圧ＥＸＴ２の分圧電圧ＥＸＴを受けると、さらに低い電圧レベルに調整した調整電圧ＥＸＴＤを出力する。
【００８８】
次に、レベル選択回路４１は、基準電圧回路２からの第１の基準電圧ＶＲＥＦＨと電圧調整回路５０からの調整電圧ＥＸＴＤの電圧レベルとを比較し、電圧レベルの低い方を選択して第２の基準電圧ＶＲＥＦとして、レベル検知回路３に入力する。
【００８９】
したがって、レベル選択回路４１より出力される第２の基準電圧ＶＲＥＦは、図８に示す従来の内部電圧発生回路において所定の電圧レベルに固定されていたのに対して、昇圧ポンプ１の駆動可能な最大出力電圧ＥＸＴ２よりもさらに低い電圧レベルを上限とする可変電圧となる。
【００９０】
図６は、図５の電圧調整回路５０の一例を示す回路図である。
電圧調整回路５０は、抵抗５１および５２が直列接続された構成であり、最大出力電圧ＥＸＴ２の分圧電圧ＥＸＴが入力されると、抵抗５１および５２により分圧して、抵抗５１および５２の接続ノードを介して、分圧電圧ＥＸＴよりもさらに低い電圧レベルを有する調整電圧ＥＸＴＤを出力する。
【００９１】
図６の構成の電圧調整回路において、調整電圧ＥＸＴＤは、抵抗５１および５２の設定値に応じて分圧電圧ＥＸＴよりも低い電圧レベルにおいて調整可能となるが、外部電圧下限においても昇圧ポンプ１の駆動能力を落とすことなく、過剰動作を抑えるために、調整電圧ＥＸＴＤは、分圧電圧ＥＸＴよりも若干（約２００〜３００ｍＶ程度）低めに調整される。
【００９２】
したがって、図２に示すレベル選択回路４１のｐチャネルトランジスタ４４のゲートには、分圧電圧ＥＸＴよりもさらに低電圧の調整電圧ＥＸＴＤが入力され、ｐチャネルトランジスタ４３のゲートに入力された第１の基準電圧ＶＲＥＦＨとの間で電圧レベルの低い方が選択されて、ｐチャネルトランジスタ４５のゲートより第２の基準電圧ＶＲＥＦとしてレベル検知回路３に入力される。
【００９３】
さらに、レベル検知回路３において、第２の基準電圧ＶＲＥＦは、図１１に示すｎチャネルトランジスタ１９のゲートに入力されると、ｎチャネルトランジスタ１８のゲートに入力された昇圧電圧ＶＰＰの分圧電圧ＶＤＩＶＨと電圧レベルが比較される。
【００９４】
最後に、比較結果である検知信号ＰＭＰＥ信号がインバータ２１を介して発生すると、昇圧ポンプ１は、ＨレベルのＰＭＰＥ信号に応じて図１２のポンプ回路２３においてチャージポンプ動作を行ない、昇圧電圧ＶＰＰを充電する。
【００９５】
図７（ａ）は、この発明の実施の形態２の内部電圧発生回路における昇圧ポンプ１の最大出力電圧ＥＸＴ２の分圧電圧ＥＸＴと、第１の基準電圧ＶＲＥＦＨと、レベル選択回路４１より出力される第２の基準電圧ＶＲＥＦの外部電源電圧依存性である。
【００９６】
図７（ｂ）は、この発明の実施の形態２の内部電圧発生回路を含む半導体記憶装置におけるスタンバイ電流の外部電源電圧依存性である。
【００９７】
図７（ａ）を参照して、基準電圧発生回路２から出力される第１の基準電圧ＶＲＥＦＨは、電源投入後から外部電源電圧の上昇にともなって増加した後に、所定の電圧レベルを維持する。
【００９８】
一方、分圧回路４０から出力される分圧電圧ＥＸＴは、図１２のポンプ回路２３のチャージポンプ動作により、外部電源電圧に比例して増加する。
【００９９】
ここで、レベル選択回路４１において、第１の基準電圧ＶＲＥＦＨと分圧電圧ＥＸＴＤとが比較され、電圧レベルの低い方を選択して出力される第２の基準電圧ＶＲＥＦは、図７（ａ）に示す電圧波形となる。
【０１００】
この波形において、外部電源電圧下限にみられる分圧電圧ＥＸＴが第１の基準電圧レベルＶＲＥＦＨよりも低い領域においては、分圧電圧ＥＸＴよりもさらに電圧レベルの低い調整電圧ＥＸＴＤが選択され、第２の基準電圧ＶＲＥＦとして出力される。
【０１０１】
したがって、昇圧ポンプ１は、図１２のポンプ回路２３の駆動能力よりもさらに低い基準電圧ＶＲＥＦに基づいてチャージポンプ動作を行なうこととなる。
【０１０２】
すなわち、第２の基準電圧ＶＲＥＦの電圧レベルは、常に昇圧ポンプ１の駆動可能な最大出力電圧レベルＥＸＴ２以下であることから、昇圧ポンプ１は駆動能力以上にチャージポンプ動作をレベル検知回路３から要求されることがない。
【０１０３】
これにより、図７（ｂ）に示すように、一点鎖線で表わす従来の半導体記憶装置において外部電源電圧下限付近にみられたスタンバイ電流の増加は確実に抑制され、低電流を保持することが可能となる。
【０１０４】
以上のように、実施の形態２によれば、内部電圧発生回路における基準電圧を昇圧ポンプの駆動可能な最大出力電圧よりもわずかに低い電圧レベルを上限として設定することにより、昇圧ポンプの駆動能力を落とさずに、半導体記憶装置の動作電圧が外部電源電圧下限に至った場合に起こりうる昇圧ポンプの過剰動作は確実に抑制されることとなり、半導体記憶装置のスタンバイ電流を低減することができる。
【０１０５】
なお、通常動作領域においては、内部電圧発生回路における第２の基準電圧は、昇圧電圧ＶＰＰが目標とする所定の電圧レベルに設定されていることから、半導体記憶装置の活性時の動作に影響を及ぼさない。
【０１０６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０７】
【発明の効果】
以上のように、この発明によれば、内部電圧発生回路において基準電圧を昇圧ポンプの駆動可能な最大出力電圧を上限として設定することにより、外部電源電圧の下限に動作電圧が及んだ場合に起こりうる昇圧ポンプの過剰動作を抑制できるため、半導体記憶装置のスタンバイ電流の低減が可能となる。
【０１０８】
ここで、基準電圧は、レベル選択回路において、内部電圧の目標レベルに対応する所定の電圧と昇圧ポンプの駆動可能な最大出力電圧とを比較して、電圧レベルの低い方を選択して生成されることにより、昇圧ポンプの駆動能力を上限とする設定が可能となる。
【０１０９】
この発明の別の局面によれば、内部電圧発生回路において基準電圧を昇圧ポンプの駆動可能な最大出力電圧よりもさらに低い電圧レベルを上限として設定することにより、外部電源電圧の下限に動作電圧が及んだ場合に起こりうる昇圧ポンプの過剰動作を確実に抑制できるため、半導体記憶装置のスタンバイ電流を低減することが可能となる。
【０１１０】
なお、昇圧ポンプの駆動可能な最大出力電圧を、電圧調整回路においてわずかに低い電圧レベルに調整してレベル選択回路に入力することにより、昇圧ポンプの駆動能力を落とすことなく、昇圧ポンプの過剰動作を確実に抑制することができる。
【０１１１】
さらに、通常動作領域においては、内部電圧発生回路における基準電圧は、昇圧電圧ＶＰＰが目標とする所定の電圧レベルに設定されていることから、半導体記憶装置の活性時の動作に影響を及ぼさない。
【図面の簡単な説明】
【図１】この発明の実施の形態１の内部電圧発生回路を機能的に説明する機能ブロック図である。
【図２】この発明の実施の形態１の内部電圧発生回路におけるレベル選択回路４１の一例の詳細を示す回路図である。
【図３】この発明の実施の形態１の内部電圧発生回路における分圧回路４０の一例を詳細に示す回路図である。
【図４】実施の形態１の内部電圧発生回路における基準電圧ＶＲＥＦ、分圧電圧ＥＸＴおよびスタンバイ電流の外部電源電圧依存性を示す図である。
【図５】この発明の実施の形態２の内部電圧発生回路を機能的に説明するための機能ブロック図である。
【図６】この発明の実施の形態２の内部電圧発生回路における電圧調整回路５０の一例を示す回路図である。
【図７】この発明の実施の形態２の内部電圧発生回路における第２の基準電圧ＶＲＥＦおよびスタンバイ電流の外部電源電圧依存性を示す図である。
【図８】従来の内部電圧発生回路の一例を機能的に説明する機能ブロック図である。
【図９】従来の内部電圧発生回路における基準電圧発生回路２の一例の詳細を示す回路図である。
【図１０】従来の内部電圧発生回路における分圧回路４の一例の詳細を示す回路図である。
【図１１】従来の内部電圧発生回路におけるレベル検知回路３の一例の構成を示す回路図である。
【図１２】従来の内部電圧発生回路における昇圧ポンプ１の一例を詳細に示す回路図である。
【図１３】図１２のポンプ回路２３における昇圧動作を説明するタイミング図である。
【図１４】従来の内部電圧発生回路における基準電圧ＶＲＥＦＨと、昇圧電圧ＶＰＰと、昇圧ポンプ１の最大出力電圧ＥＸＴ２およびスタンバイ電流の外部電源電圧依存性を示す図である。
【符号の説明】
１　昇圧ポンプ、２　基準電圧発生回路、３　レベル検知回路、４　分圧回路、５　抵抗、６，３５，３６　キャパシタ、７，８，１１，１４，１５，１６，１７，４２，４３，４４，４５，４８，４９　ｐチャネルトランジスタ、９，１０，１８，１９，２０，３７，３８，３９，４６，４７　ｎチャネルトランジスタ、１２　抵抗、１３　外部電源電圧、２１，２４，２５，２６，２９，３０，３１，３２，３３，３４　インバータ、２２　ポンプ駆動信号発生回路、２３　ポンプ回路、２７　奇数段遅延段、２８　２入力ＮＡＮＤ回路、４０　分圧回路、４１　レベル選択回路、５０　電圧調整回路、５１，５２　抵抗。
【図１】
2004063019.tif 000003
【図２】
2004063019.tif 000004
【図３】
2004063019.tif 000005
【図４】
2004063019.tif 000006
【図５】
2004063019.tif 000007
【図６】
2004063019.tif 000008
【図７】
2004063019.tif 000009
【図８】
2004063019.tif 000010
【図９】
2004063019.tif 000011
【図１０】
2004063019.tif 000012
【図１１】
2004063019.tif 000013
【図１２】
2004063019.tif 000014
【図１３】
2004063019.tif 000015
【図１４】
2004063019.tif 000016