(57)【要約】【課題】不揮発性半導体記憶装置において、ノイズやチャージシェア等が発生しても、メモリセルのデータの誤読み出しの可能性を低減させる。【解決手段】メモリセルのＨ，Ｌレベルを判定するノードの電圧がしきい値電圧以下の範囲において、メモリセルに電流を供給する電流源として動作するトランジスタを飽和領域で動作するような構成にする。【選択図】　　　　図１
2004047016.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
データ読み出し時、前記複数のメモリセルから選択された１つのセルと電気的に結合されるデータ線と、
前記データ読み出し時、前記データ線の電流を検知するセンスアンプ回路とを備え、
前記センスアンプ回路は、前記データ読み出し時、前記データ線に電流を供給する第１の電流源を含み、
前記第１の電流源は、前記データ読み出し時に前記データ線と接続される第１の内部ノードと、前記第１の内部ノードと電源電圧との間に電気的に結合される第１のトランジスタとを有し、
前記センスアンプ回路は、前記データ読み出し時、前記第１の内部ノードの電圧と第１のしきい値電圧とを比較する第１の変換回路をさらに含み、
前記第１の内部ノードの電圧が前記第１のしきい値電圧以下の範囲において、前記第１のトランジスタが飽和領域で動作するように、前記第１のトランジスタのゲート電圧を設定する第１の電圧設定回路をさらに備える、不揮発性半導体記憶装置。
【請求項２】
前記第１のトランジスタは、ＰチャネルＭＯＳトランジスタであり、
前記ゲート電圧に前記第１のトランジスタのしきい値電圧を加えた電圧は、前記第１のしきい値電圧より大きい、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の電圧設定回路は、カレントミラー回路である、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記複数のメモリセルは、複数のブロックに分割され、
前記データ線と、前記センスアンプ回路と、前記第１の電圧設定回路とは、前記ブロックごとに配置される、請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記複数のメモリセルは、複数のブロックに分割され、前記データ線と、前記センスアンプ回路とは、前記ブロックごとに配置され、前記第１の電圧設定回路は、前記複数のブロックによって共有される、請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記複数のメモリセルは、複数のブロックに分割され、前記データ線と、前記センスアンプ回路とは、前記ブロックごとに配置され、
第２の電圧設定回路と、第２の電流源と、電源電圧と接地電圧の間の中間電圧を発生する中間電位発生回路とをさらに備え、
前記第２の電圧設定回路と、前記第２の電流源とは、前記ブロックごとに配置され、
前記第２の電圧設定回路は、前記各ブロックごとの前記センスアンプ回路内の前記第１の内部ノードの少なくとも１つの電圧が前記第１のしきい値電圧以下の範囲において、前記各ブロックごとの前記第１のセンスアンプ回路内の前記第１のトランジスタが飽和領域で動作するように、前記第１のトランジスタのゲート電圧をそれぞれ設定し、
前記第２の電流源は、前記中間電位に応じた前記複数の第２の電圧設定回路へそれぞれ電流を供給する、請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１の変換回路は、前記データ読み出し時、前記データ線に電流を供給するための第３の電流源と、前記第３の電流源を所定の電流量に制限する電流制限回路とを含み、
前記第３の電流源は、前記第１の内部ノードと電源電圧との間に電気的に結合される前記第２のトランジスタとを有し、
前記第１の内部ノードの電圧が前記第１のしきい値電圧以下の範囲において、前記第２のトランジスタは、飽和領域で動作する、請求項１に記載の不揮発性半導体記憶装置。
【請求項８】
前記データ読み出し時、前記第１のトランジスタと同じレベルの電流を供給する第４の電流源と、
前記データ読み出し時、前記第４の電流源と電気的に結合される比較データ線と、
前記比較データ線と電気的に結合される第５の電流源とをさらに備え、
前記第４の電流源は、前記データ読み出し時、前記比較データ線と接続される第２の内部ノードと、前記第２の内部ノードと電源電圧との間に電気的に結合される第３のトランジスタとを含み、
前記第２の内部ノードの電圧が前記第１のしきい値電圧以下の範囲において、前記第３のトランジスタが飽和領域で動作するように、前記第３のトランジスタのゲート電圧を設定する第３の電圧設定回路と、
前記第１の内部ノードと前記第２の内部ノードとの電圧の差を検出するための差動増幅回路とをさらに備え、
前記第５の電流源は、前記比較データ線から前記第３のトランジスタと同じレベルの電流を流出させ、
前記データ読み出し時、前記選択された１つのセルは、記憶データに応じて、前記第１のトランジスタの供給する電流よりも大きい電流および小さい電流のいずれか一方を前記データ線から流出させる、請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルのデータ誤読み出しの確率を低減させた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
記憶データレベルに応じて、しきい値電圧が変化するトランジスタをメモリセルとして備える不揮発性半導体記憶装置の読み出し回路には、いわゆるディスチャージ形読み出し回路および電流検出形回路などが使われている。
【０００３】
一例を挙げると、ディスチャージ形読み出し回路において、メモリセルの内容を読み出すとき、ほとんど電流を流さないメモリセルの内容の読み出し時をＬレベル読み出し時とする。一方、Ｈ，Ｌレベルを判定するノードに接続される電流源として動作するトランジスタ（以下、電流源トランジスタと称する）の飽和領域の電流よりも多くの電流を流すことができるメモリセルの内容の読み出し時をＨレベル読み出し時とする。その結果、ディスチャージ形読み出し回路はメモリセルのＨ，Ｌレベルを判定できる。
【０００４】
しかし、従来のディスチャージ形読み出し回路で使用される電流源トランジスタは、必ずしもその動作範囲が適切となるように考慮されていなかったため、データ誤読み出しの危険性があった。具体的には、Ｌレベル読み出し時において、従来のディスチャージ形読み出し回路は、データ線にノイズがのったり、チャージシェアの発生により、Ｈ、Ｌレベルを判定するノードの電圧が下降し、電流源トランジスタの飽和電流よりも少ない電流を電流源トランジスタが供給するおそれがある。そのとき、電流源トランジスタは線形領域で動作していたため、データ誤読み出しの危険性があった。
【０００５】
図１１は、従来のディスチャージ形読み出し回路の構成図である。図１１に示すように、従来のディスチャージ形読み出し回路である不揮発性半導体記憶装置１０６は、複数のメモリセルを含むメモリセルアレイ１と、データ読み出し時に、クロック信号ＣＮＴに応答してノードＮ３とノードＮ４を電気的に結合するＮチャネルＭＯＳトランジスタＮＭ１と、電源電圧ＶｃｃとＮチャネルＭＯＳトランジスタＮＭ１との間に設けられ、電流源トランジスタとして作用するＰチャネルＭＯＳトランジスタＴｒ１５と、ＰチャネルＭＯＳトランジスタＴｒ１５およびＮチャネルＭＯＳトランジスタＮＭ１の接続ノードを入力とし、入力された電圧レベルを反転して出力する反転回路３とを備える。
【０００６】
メモリセルアレイ１は、複数のメモリセルから１つのメモリセルを選択するための、ワード線、ビット線、ワード線デコーダおよびビット線デコーダ（図示せず）を含む。一例として、ＰチャネルＭＯＳトランジスタＴｒ１５のしきい値電圧は０．６Ｖであり、反転回路３のしきい値電圧は１．５Ｖであるものとする。
【０００７】
ＮチャネルＭＯＳトランジスタＮＭ１は、ノードＮ４を介してメモリセルアレイ１に接続される。常時電流を供給するＰチャネルＭＯＳトランジスタＴｒ１５のゲートは、一般的には、接地電圧ＧＮＤに接続される。
【０００８】
ノードＮ３はノイズの影響を受けにくくするため、十分に短く設計される。一方、ノードＮ４はメモリセルアレイ１との間を接続するために、ノードＮ３よりも十分に長くなってしまうのが一般的である。ノードＮ３およびノードＮ４には、寄生容量Ｃ２およびＣ１がそれぞれあり、Ｃ１＞Ｃ２の関係がある。また、電源電圧Ｖｃｃは３Ｖとする。
【０００９】
図１２は、ＰチャネルＭＯＳトランジスタＴｒ１５の電流の流れやすさを示すｋ値が１．２μＡ／Ｖ２であるときの、ＰチャネルＭＯＳトランジスタＴｒ１５の特性を示す特性曲線Ｔ１ａである。縦軸は、ＰチャネルＭＯＳトランジスタＴｒ１５が流す電流値を示す。横軸は、ノードＮ３の電圧を示す。
【００１０】
この特性曲線Ｔ１ａから、ＰチャネルＭＯＳトランジスタＴｒ１５が飽和領域で流す電流値（飽和電流）は７．２μＡである。また、特性曲線Ｔ１ａにおいて、ＰチャネルＭＯＳトランジスタＴｒ１５は、０．６Ｖより小さい電圧では飽和領域で動作し、０．６Ｖより大きい電圧では線形領域で動作する。
【００１１】
次に、図１１および図１２を用いて、Ｈ，Ｌレベル読み出し時の不揮発性半導体記憶装置１０６の動作を説明する。データを読み出さないときは、ノードＮ３の電圧は３Ｖである。
【００１２】
Ｈレベル読み出し時、選択メモリセルは、一例として、最大で１０μＡの電流を流せるものとする。出力ＯＵＴのＨ、Ｌレベルの判定は、ノードＮ３の電圧が反転回路３のしきい値電圧より小さければＨレベルとし、ノードＮ３の電圧が反転回路３のしきい値電圧より大きければＬレベルとする。
【００１３】
データ読み出し時、ＰチャネルＭＯＳトランジスタＴｒ１５の飽和電流は７．２μＡなので、選択メモリセルが流せる電流量の方が多い。そのため、Ｈ，Ｌレベルを判定するノードＮ３の電圧は下降しほぼ０Ｖになる。
【００１４】
したがって、ノードＮ３の電圧は、反転回路のしきい値電圧１．５Ｖよりも小さくなり、出力ＯＵＴはＨレベルとなる。
【００１５】
仮に、ノードＮ４にノイズがのったり、ノードＮ３とノードＮ４との間でチャージシェアが発生して、ノードＮ３の電圧が反転回路３のしきい値電圧１．５Ｖより下降したとしても、出力ＯＵＴはＨレベルになるのでデータの誤読み出しとはならない。
【００１６】
Ｌレベル読み出し時、選択メモリセルは、ほとんど電流を流さないものとする。一例として、選択メモリセルのリーク電流値は０．１μＡとする。
【００１７】
データ読み出し時、選択メモリセルは０．１μＡしか電流を流せないので、Ｈ，Ｌレベルを判定するノードＮ３の電圧はほとんど下降せず、ほぼ３Ｖである。
【００１８】
このとき、ノードＮ４にノイズがのったり、ノードＮ３とノードＮ４との間でチャージシェアが発生したとする。その結果、ノードＮ３の電圧が下降し、瞬間的に、ＰチャネルＭＯＳトランジスタＴｒ１５が線形領域で動作する、７．２μＡと６μＡとの間の電流を流したとする。このような現象が生じると、ノードＮ３の電圧は反転回路３のしきい値電圧１．５Ｖより小さくなるので、Ｌレベルデータが読み出されるべきであるにもかかわらず、出力ＯＵＴは、Ｈレベルとなりデータの誤読み出しを起こしてしまう。
【００１９】
【発明が解決しようとする課題】
このように、従来の不揮発性半導体記憶装置においては、電流源トランジスタの適正なゲート電圧レベルが特に考慮されていなかったため、結果として、Ｈ，Ｌレベルを判定するノードの電圧がしきい値電圧以下の範囲において、当該電流源トランジスタが線形領域で動作する傾向にあった。そのため、Ｌレベル読み出し時、チャージシェアまたはデータ線へのノイズ等によって、電流源トランジスタの飽和電流より少ない電流が流れたとき、電圧を判定するノードの電圧がしきい値電圧以下になることがあった。このような現象により、従来の不揮発性半導体記憶装置は、メモリセルのデータの誤読み出しを行なう可能性が高かった。
【００２０】
この発明は、この様な問題点を解決するためになされたものであって、この発明の目的は、Ｌレベル読み出し時、データ線へのノイズや、チャージシェア等の影響によって、電流源トランジスタが飽和電流以下の電流を供給しても、データの誤読み出しをしない不揮発性半導体記憶装置を提供することである。
【００２１】
【課題を解決するための手段】
請求項１に記載の不揮発性半導体記憶装置は、複数のメモリセルと、データ読み出し時、複数のメモリセルから選択された１つのセルと電気的に結合されるデータ線と、データ読み出し時、データ線の電流を検知するセンスアンプ回路とを備え、センスアンプ回路は、データ読み出し時、データ線に電流を供給する第１の電流源を含み、第１の電流源は、データ読み出し時にデータ線と接続される第１の内部ノードと、第１の内部ノードと電源電圧との間に電気的に結合される第１のトランジスタとを有し、センスアンプ回路は、データ読み出し時、第１の内部ノードの電圧と第１のしきい値電圧とを比較する第１の変換回路をさらに含み、第１の内部ノードの電圧が第１のしきい値電圧以下の範囲において、第１のトランジスタが飽和領域で動作するように、第１のトランジスタのゲート電圧を設定する第１の電圧設定回路をさらに備える。
【００２２】
請求項２に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置において、第１のトランジスタは、ＰチャネルＭＯＳトランジスタであり、ゲート電圧に第１のトランジスタのしきい値電圧を加えた電圧は、第１のしきい値電圧より大きい。
【００２３】
請求項３に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置において、第１の電圧設定回路は、カレントミラー回路である。
【００２４】
請求項４に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置において、複数のメモリセルは、複数のブロックに分割され、データ線と、センスアンプ回路と、第１の電圧設定回路とは、ブロックごとに配置される。
【００２５】
請求項５に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置において、複数のメモリセルは、複数のブロックに分割され、データ線と、センスアンプ回路とは、ブロックごとに配置され、第１の電圧設定回路は、複数のブロックによって共有される。
【００２６】
請求項６に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置において、複数のメモリセルは、複数のブロックに分割され、データ線と、センスアンプ回路とは、ブロックごとに配置され、第２の電圧設定回路と、第２の電流源と、電源電圧と接地電圧の間の中間電圧を発生する中間電位発生回路とをさらに備え、第２の電圧設定回路と、第２の電流源とは、ブロックごとに配置され、第２の電圧設定回路は、各ブロックごとのセンスアンプ回路内の第１の内部ノードの少なくとも１つの電圧が第１のしきい値電圧以下の範囲において、各ブロックごとの第１のセンスアンプ回路内の第１のトランジスタが飽和領域で動作するように、第１のトランジスタのゲート電圧をそれぞれ設定し、第２の電流源は、中間電位に応じた複数の第２の電圧設定回路へそれぞれ電流を供給する。
【００２７】
請求項７に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置において、第１の変換回路は、データ読み出し時、データ線に電流を供給するための第３の電流源と、第３の電流源を所定の電流量に制限する電流制限回路とを含み、第３の電流源は、第１の内部ノードと電源電圧との間に電気的に結合される第２のトランジスタとを有し、第１の内部ノードの電圧が第１のしきい値電圧以下の範囲において、第２のトランジスタは、飽和領域で動作する。
【００２８】
請求項８に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置において、データ読み出し時、第１のトランジスタと同じレベルの電流を供給する第４の電流源と、データ読み出し時、第４の電流源と電気的に結合される比較データ線と、比較データ線と電気的に結合される第５の電流源とをさらに備え、第４の電流源は、データ読み出し時、比較データ線と接続される第２の内部ノードと、第２の内部ノードと電源電圧との間に電気的に結合される第３のトランジスタとを含み、第２の内部ノードの電圧が第１のしきい値電圧以下の範囲において、第３のトランジスタが飽和領域で動作するように、第３のトランジスタのゲート電圧を設定する第３の電圧設定回路と、第１の内部ノードと第２の内部ノードとの電圧の差を検出するための差動増幅回路とをさらに備え、第５の電流源は、比較データ線から第３のトランジスタと同じレベルの電流を流出させ、データ読み出し時、選択された１つのセルは、記憶データに応じて、第１のトランジスタの供給する電流よりも大きい電流および小さい電流のいずれか一方をデータ線から流出させる。
【００２９】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照しながら説明する。なお、図中同一符号は同一または相当部分を示す。
【００３０】
［実施の形態１］
図１は、本発明の実施の形態１に従う不揮発性半導体記憶装置１００の構成図である。
【００３１】
図１を参照して、実施の形態１に従う不揮発性半導体記憶装置１００は、複数のメモリセルを含むメモリセルアレイ１と、センスアンプ回路１０と、電圧設定回路２０とを備える。
【００３２】
メモリセルアレイ１は、ＰチャネルＭＯＳトランジスタＡＴｒ０、ＡＴｒ１と、ＰチャネルＭＯＳトランジスタＹＴｒ０、ＹＴｒ１〜ＹＴｒ１６と、不揮発性メモリセルＦＭ０，ＦＭ１〜ＦＭ１６と、ワード線ＷＬ０と，ビット線ＢＬ０、ＢＬ１〜ＢＬ１６とを含む。このメモリセルアレイ１内の構成は、一例であって、実際には、ＰチャネルＭＯＳトランジスタ、不揮発性メモリセル、ワード線およびビット線は、メモリセルアレイ１の構成より多くある。
【００３３】
ＰチャネルＭＯＳトランジスタＡＴｒ０およびＡＴｒ１のソースは、ノードＮ４に接続される。ＰチャネルＭＯＳトランジスタＡＴｒ０のドレインは、ＰチャネルＭＯＳトランジスタＹＴｒ０、ＹＴｒ１〜ＹＴｒ１５のソースに各々接続される。ＰチャネルＭＯＳトランジスタＹＴｒ０、ＹＴｒ１〜ＹＴｒ１６のドレインは、ビット線ＢＬ０、ＢＬ１〜ＢＬ１６にそれぞれ接続される。ビット線ＢＬ０、ＢＬ１〜ＢＬ１６のそれぞれは、不揮発性メモリセルＦＭ０，ＦＭ１〜ＦＭ１６のドレインにそれぞれ接続される。ワード線ＷＬ０は、不揮発性メモリセルＦＭ０，ＦＭ１〜ＦＭ１６のコントロールゲートにそれぞれ接続される。ＰチャネルＭＯＳトランジスタＡＴｒ１のドレインは、ＰチャネルＭＯＳトランジスタＹＴｒ１６のソースに接続される。
【００３４】
ＰチャネルＭＯＳトランジスタＡＴｒ０およびＰチャネルＭＯＳトランジスタＹＴｒ０、ＹＴｒ１〜ＹＴｒ１５は、ブロック選択信号ＡＤ０、ビット線選択信号ＹＳ０〜ＹＳ１５、およびワード線選択信号ＷＳ０に応答して、ＢＬ０〜ＢＬ１５のうちの所望のビット線に接続されている所望の不揮発性メモリセルを選択する機能を有する。
【００３５】
センスアンプ回路１０は、データ読み出し時に、クロック信号ＣＮＴに応答して、ノードＮ３とノードＮ４を電気的に結合するＮチャネルＭＯＳトランジスタＮＭ１と、電源電圧ＶｃｃとＮチャネルＭＯＳトランジスタＮＭ１との間に設けられ、電流源トランジスタとして作用するＰチャネルＭＯＳトランジスタＴｒ１と、ＰチャネルＭＯＳトランジスタＴｒ１およびＮチャネルＭＯＳトランジスタＮＭ１の接続ノードを入力とし、入力された電圧レベルを反転して出力する反転回路３とを含む。一例として、ＰチャネルＭＯＳトランジスタＴｒ１のしきい値電圧は０．６Ｖであり、反転回路３のしきい値電圧は１．５Ｖであるものとする。
【００３６】
ＮチャネルＭＯＳトランジスタＮＭ１は、ノードＮ４を介してメモリセルアレイ１に接続される。ノードＮ４は、データ読み出し時、複数のメモリセルのうちの１つと電気的に結合されるデータ線に相当する。
【００３７】
電圧設定回路２０は、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に直列に接続されたＰチャネルＭＯＳトランジスタＴｒ２およびＮチャネルＭＯＳトランジスタＴｒ３と、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に直列に接続されたＰチャネルＭＯＳトランジスタＴｒ５およびＮチャネルＭＯＳトランジスタＴｒ４とを含む。また、電圧設定回路２０は、ＰチャネルＭＯＳトランジスタＴｒ１のゲート電圧を所望の値に設定する。
【００３８】
ＰチャネルＭＯＳトランジスタＴｒ２のゲートは、接地電圧ＧＮＤと接続される。ＰチャネルＭＯＳトランジスタＴｒ３のゲートおよびＮチャネルＭＯＳトランジスタＴｒ４のゲートは、ＰチャネルＭＯＳトランジスタＴｒ２およびＮチャネルＭＯＳトランジスタＴｒ３の接続ノードＮ１と接続される。ＰチャネルＭＯＳトランジスタＴｒ５のゲートは、ＰチャネルＭＯＳトランジスタＴｒ５およびＮチャネルＭＯＳトランジスタＴｒ４の接続ノードＮ２とＰチャネルＭＯＳトランジスタＴｒ１のゲートと接続される。
【００３９】
ノードＮ２およびＮ３は、ノイズの影響を受けにくくするため、十分に短く設計される。一方、ノードＮ４は、メモリセルアレイ１との間を接続するために、ノードＮ２、３よりも十分に長くなってしまうのが一般的である。ノードＮ３およびノードＮ４には、寄生容量Ｃ２およびＣ１がそれぞれあり、Ｃ１＞Ｃ２の関係がある。また、電源電圧Ｖｃｃは３Ｖとする。
【００４０】
次に、電流源トランジスタとして作用するＰチャネルＭＯＳトランジスタＴｒ１に接続され、Ｈ，Ｌレベルを判定するノードＮ３の電圧が反転回路３のしきい値電圧以下の範囲において、ＰチャネルＭＯＳトランジスタＴｒ１が飽和領域で動作するためのＰチャネルＭＯＳトランジスタＴｒ１および電圧設定回路２０内のトランジスタの特性を決める設計方法を説明する。
【００４１】
一例として、ＰチャネルＭＯＳトランジスタＴｒ１、Ｔｒ２およびＴｒ５と、ＮチャネルＭＯＳトランジスタＴｒ３およびＴｒ４のしきい値電圧を０．６Ｖとする。
【００４２】
ノードＮ３の電圧が反転回路３のしきい値電圧以下になっても、ＰチャネルＭＯＳトランジスタＴｒ１が飽和領域で動作するためには、ＰチャネルＭＯＳトランジスタＴｒ１のゲート電圧としきい値電圧を足した値が、反転回路３のしきい値電圧である１．５Ｖより大きくなることが必要最低限条件である。そのため、ＰチャネルＭＯＳトランジスタＴｒ１のゲート電圧としきい値電圧を足した値が、反転回路３のしきい値電圧である１．５Ｖにマージンとして０．６Ｖを加えた２．１Ｖになるように設計する。すなわち、ノードＮ３の電圧が２．１Ｖより小さくなれば、ＰチャネルＭＯＳトランジスタＴｒ１が飽和領域で動作するよう設計する。
【００４３】
ノードＮ３の電圧が２．１Ｖであるとしたとき、ＰチャネルＭＯＳトランジスタＴｒ１のしきい値電圧は０．６Ｖとしているので、ノードＮ２の電圧は１．５Ｖとなる。ＰチャネルＭＯＳトランジスタＴｒ１に流れる電流Ｉｄｓは、飽和領域において
Ｉｄｓ＝ｋ（Ｖｇｓ−Ｖｔｈ）２　　　　　　　　　　　　　　　　…（１）
によって求められる。Ｉｄｓは飽和領域で流れる電流値である。ｋは、値が大きいほどトランジスタがより多くの電流を流すことができる指標となる値である。Ｖｇｓはゲート−ソース間の電圧である。Ｖｔｈはしきい値電圧である。
【００４４】
一例として、ＰチャネルＭＯＳトランジスタＴｒ１が飽和領域で動作するとき、７．２μＡの電流を流すようにする。（１）式に、Ｉｄｓ＝７．２、Ｖｇｓ＝−１．５、Ｖｔｈ＝−０．６をそれぞれ代入すると、ｋ＝８．９が求められる。したがって、図２のようなｋ値が８．９μＡ／Ｖ２の特性曲線Ｔ１の特性をもった、ＰチャネルＭＯＳトランジスタＴｒ１を決定できる。
【００４５】
図２において、横軸はノードＮ３の電圧を示す。縦軸はＰチャネルＭＯＳトランジスタＴｒ１が流す電流値を示す。特性曲線Ｔ１より、ノードＮ３の電圧が２．１Ｖより小さくなれば、ＰチャネルＭＯＳトランジスタＴｒ１が飽和領域で動作することが分かる。
【００４６】
次に、ＰチャネルＭＯＳトランジスタＴｒ１およびＰチャネルＭＯＳトランジスタＴｒ５に流れる電流を等しくするために、ＰチャネルＭＯＳトランジスタＴｒ１と同じｋ値のＰチャネルＭＯＳトランジスタＴｒ５を使用する。ＰチャネルＭＯＳトランジスタＴｒ５のゲートおよびドレインは短絡されているので、ＰチャネルＭＯＳトランジスタＴｒ５の特性曲線は、図３の特性曲線Ｔ５となる。
【００４７】
図３において、横軸はノードＮ２の電圧を示す。縦軸はＮチャネルＭＯＳトランジスタＴｒ４およびＰチャネルＭＯＳトランジスタＴｒ５が流す電流値を示す。
【００４８】
ノードＮ２の電圧は１．５Ｖであるので、特性曲線Ｔ５とＮチャネルＭＯＳトランジスタＴｒ４の特性曲線Ｔ４の交点が１．５Ｖとなるように、ＮチャネルＭＯＳトランジスタＴｒ４のｋ値およびＶｇｓを決める。ここでは、一例として、ノードＮ１の電圧が設計上１．２Ｖとなるようにした。ＮチャネルＭＯＳトランジスタＴｒ４が飽和領域で流す電流値は、ノードＮ２の電圧が１．５Ｖなので、特性曲線Ｔ５より７．２μＡとなる。（１）式に、Ｉｄｓ＝７．２μＡ、Ｖｇｓ＝１．２Ｖ、Ｖｔｈ＝０．６それぞれ代入すると、ｋ＝２０が求められる。したがって、図３のようなｋ値が２０μＡ／Ｖ２の特性曲線Ｔ４の特性をもった、ＮチャネルＭＯＳトランジスタＴｒ４を決定できる。
【００４９】
次に、ＮチャネルＭＯＳトランジスタＴｒ４およびＮチャネルＭＯＳトランジスタＴｒ３に流れる電流を等しくするため、ＮチャネルＭＯＳトランジスタＴｒ４と同じｋ値のＮチャネルＭＯＳトランジスタＴｒ３を使用する。ＰチャネルＭＯＳトランジスタＴｒ２のゲートは、接地電圧ＧＮＤに接続されているので、ノードＮ１の電圧は、電源電圧Ｖｃｃである３Ｖとなる。そのため、ＰチャネルＭＯＳトランジスタＴｒ３のＶｇｓ＝３Ｖとなる。したがって、ＰチャネルＭＯＳトランジスタＴｒ３の特性曲線は、図４の特性曲線Ｔ３となる。
【００５０】
図４において、横軸はノードＮ１の電圧を示す。縦軸はＰチャネルＭＯＳトランジスタＴｒ２およびＮチャネルＭＯＳトランジスタＴｒ３が流す電流値を示す。
【００５１】
ノードＮ２の電圧は、設計上１．２Ｖとなるようにしているので、特性曲線Ｔ３とＰチャネルＭＯＳトランジスタＴｒ２の特性曲線の交点が１．２Ｖになるように、ＰチャネルＭＯＳトランジスタＴｒ２のｋ値を求める。特性曲線Ｔ３により、ノードＮ２の電圧が１．２Ｖのとき、ＮチャネルＭＯＳトランジスタＴｒ３に流れる電流は６．５μＡであることがわかる。線形領域において、ノードＮ１の電圧が１．２Ｖであるときの、ＰチャネルＭＯＳトランジスタＴｒ２に流れる電流は
Ｉｄｓ＝ｋ（（Ｖｇｓ−Ｖｔｈ）２−（Ｖｇｄ−Ｖｔｈ）２）　　　　…（２）
で求められる。（２）式に、Ｉｄｓ＝６．５、Ｖｇｓ＝−３、Ｖｔｈ＝−０．６、Ｖｇｄ＝−１．２をそれぞれ代入すると、ｋ＝１．２が求められる。したがって、図４のようなｋ値が１．２μＡ／Ｖ２の特性曲線Ｔ２の特性をもった、ＰチャネルＭＯＳトランジスタＴｒ２を決定できる。
【００５２】
以上により、ＰチャネルＭＯＳトランジスタＴｒ１および電圧設定回路２０内のトランジスタの特性を決めることができる。
【００５３】
次に、図１および図２を用いて、Ｈ，Ｌレベル読み出し時の不揮発性半導体記憶装置１００の動作を説明する。データを読み出さないときは、ノードＮ３の電圧は３Ｖである。
【００５４】
Ｈレベル読み出し時は、従来の不揮発性半導体記憶装置１０６と同様、データの誤読み出しは生じないので動作の詳細な説明は繰り返さない。
【００５５】
Ｌレベル読み出し時、選択メモリセルは、ほとんど電流を流さないものとする。一例として、選択メモリセルのリーク電流値は０．１μＡとする。
【００５６】
データ読み出し時、選択メモリセルは０．１μＡしか電流を流せないので、ノードＮ３の電圧は、ほとんど下降せず、ほぼ３Ｖである。このとき、ノードＮ４にノイズがのったり、ノードＮ３とノードＮ４との間でチャージシェアが発生したとする。その結果、ノードＮ３の電圧が下降し、ＰチャネルＭＯＳトランジスタＴｒ１の飽和電流である７．２μＡより少ない電流がノードＮ３に流れたとする。このとき、ノードＮ３の電圧は、電流源トランジスタとして作用するＰチャネルＭＯＳトランジスタＴｒ１によって、飽和領域と線形領域の境界電圧である２．１Ｖよりも小さくならない。よって、ノードＮ３の電圧は、従来の不揮発性半導体記憶装置１０６のように、反転回路のしきい値電圧である１．５Ｖより小さくなることはないので、データの誤読み出しはおきない。
【００５７】
以上説明したように、実施の形態１に従う不揮発性半導体記憶装置１００においては、電流源トランジスタとして作用するＰチャネルＭＯＳトランジスタＴｒ１に接続されているＨ、Ｌレベルを判定するノードの電圧がしきい値電圧以下の範囲において、電流源トランジスタが飽和領域で動作するよう、電流源トランジスタのゲート電圧は適切な値に設定される。その結果、データ読み出し線にノイズがのったり、チャージシェア等が発生し、電流源トランジスタの飽和電流より少ない電流が発生しても、選択メモリセルの誤読み出しをすることはない。
【００５８】
［実施の形態２］
図５は、本発明の実施の形態２に従う不揮発性半導体記憶装置１０１の構成図である。
【００５９】
図５を参照して、実施の形態２に従う不揮発性半導体記憶装置１０１は、実施の形態１に従う不揮発性半導体記憶装置１００と比較して、メモリセルアレイ１が複数のメモリセルブロックに分割されている点と、電圧設定回路２０と同様な構成の電圧設定回路２０ａおよび２０ｂをさらに備える点と、センスアンプ回路１０と同様な構成のセンスアンプ回路１０ａおよび１０ｂをさらに備える点とが異なる。それ以外の構成は、図１に示した不揮発性半導体記憶装置１００と同じであるので詳細な説明は繰り返さない。
【００６０】
センスアンプ回路１０ａおよび１０ｂは、センスアンプ回路１０と比較して、出力信号ＯＵＴに対応するものが、それぞれ出力信号ＯＵＴａおよびＯＵＴｂである点と、ノードＮ２に対応するものが、それぞれノードＮ２ａおよびＮ２ｂである点と、ノードＮ４に対応するものが、それぞれノードＮ４ａおよびＮ４ｂである点とが異なる。それ以外の構成は、図１に示したセンスアンプ回路１０と同じであるので詳細な説明は繰り返さない。
【００６１】
当該複数のメモリセルブロックは、それぞれ複数のメモリセルを有する。また、メモリセルアレイ１は、当該複数のメモリセルブロック内の複数のメモリセルから１つのメモリセルをそれぞれ選択するための、ワード線、ビット線、ワード線デコーダおよびビット線デコーダ（図示せず）を含む。
【００６２】
電圧設定回路２０、２０ａおよび２０ｂ内のＰチャネルＭＯＳトランジスタＴｒ５のゲートは、ノードＮ２、Ｎ２ａおよびＮ２ｂを介して、それぞれセンスアンプ回路１０、１０ａおよび１０ｂ内のＰチャネルＭＯＳトランジスタＴｒ１のゲートと接続される。センスアンプ回路１０、１０ａおよび１０ｂは、ノードＮ４、Ｎ４ａおよびＮ４ｂを介して、当該複数のメモリセルブロックのうち１つのメモリセルブロックにそれぞれ接続される。ノードＮ４、Ｎ４ａおよびＮ４ｂは、データ読み出し時、当該複数のメモリセルブロックのうちの１つのメモリセルブロック内の複数のメモリセルのうちの１つとそれぞれ電気的に結合される。
【００６３】
ノードＮ２、Ｎ２ａおよびＮ２ｂとノードＮ３、Ｎ３ａおよびＮ３ｂは、ノイズの影響を受けにくくするため、それぞれ十分に短く設計される。ノードＮ４、Ｎ４ａおよびＮ４ｂは、メモリセルアレイ１との間を接続するために、ノードＮ２、Ｎ２ａおよびＮ２ｂとノードＮ３、Ｎ３ａおよびＮ３ｂよりもそれぞれ十分に長くなってしまうのが一般的である。
【００６４】
電圧設定回路２０，２０ａおよび２０ｂは、センスアンプ回路１０、１０ａおよび１０ｂ内の電流源トランジスタとして作用するＰチャネルＭＯＳトランジスタＴｒ１に接続されているＨ、Ｌレベルを判定するノードＮ３、Ｎ３ａおよびＮ３ｂの少なくとも１つの電圧がしきい値電圧以下になったとする。そのとき、実施の形態１と同様に、ＰチャネルＭＯＳトランジスタＴｒ１それぞれが飽和領域で動作するよう、ＰチャネルＭＯＳトランジスタＴｒ１それぞれのゲート電圧は適切な値に設定される。
【００６５】
次に、Ｌレベル読み出し時の不揮発性半導体記憶装置１０１の動作を説明する。センスアンプ回路１０、１０ａおよび１０ｂは、当該複数のメモリセルブロックのうちの１つのメモリセルブロック内の複数のメモリセルの中のそれぞれの選択メモリセルのデータを読み出す。それぞれの選択メモリセルのデータを読み出す動作は、実施の形態１の不揮発性半導体記憶装置１００と同様なので詳細な説明は繰り返さない。
【００６６】
以上説明したように、実施の形態２に従う不揮発性半導体記憶装置１０１においては、不揮発性半導体記憶装置１０１のそれぞれの選択メモリセルのデータの出力先は、ＯＵＴ，ＯＵＴａおよびＯＵＴｂと３つあるので、同時に３つのメモリセルのデータを読み出すことができる。
【００６７】
また、不揮発性半導体記憶装置１０１は、複数のセンスアンプ回路内の電流源トランジスタに接続されているＨ、Ｌレベルを判定するノードＮ３、Ｎ３ａおよびＮ３ｂの少なくとも１つの電圧が、しきい値電圧以下の範囲において、電流源トランジスタそれぞれが飽和領域で動作するよう、電流源トランジスタそれぞれのゲート電圧は適切な値に設定されている。その結果、データ読み出し線にノイズがのったり、チャージシェア等が発生し、電流源トランジスタの飽和電流より少ない電流が発生しても、選択メモリセルの誤読み出しをすることはない。
【００６８】
さらに、不揮発性半導体記憶装置１０１は複数の電圧設定回路が複数のセンスアンプ回路の近傍にそれぞれ接続されている。したがって、不揮発性半導体記憶装置１０１は、同時に複数のデータを読み出すことができる。
【００６９】
［実施の形態３］
図６は、本発明の実施の形態３に従う不揮発性半導体記憶装置１０２の構成図である。
【００７０】
図６を参照して、実施の形態３に従う不揮発性半導体記憶装置１０２は、実施の形態２に従う不揮発性半導体記憶装置１０１と比較して、電圧設定回路２０ａおよび２０ｂを備えない点と、ノードＮ２が、センスアンプ回路１０ａおよび１０ｂ内のＰチャネルＭＯＳトランジスタＴｒ１のゲートに各々接続される点とが異なる。それ以外の構成は、図５に示した不揮発性半導体記憶装置１０１と同じであるので詳細な説明は繰り返さない。
【００７１】
電圧設定回路２０のＰチャネルＭＯＳトランジスタＴｒ５のゲートは、ノードＮ２を介して、センスアンプ回路１０、１０ａおよび１０ｂ内のＰチャネルＭＯＳトランジスタＴｒ１のゲートと各々接続される。すなわち、電圧設定回路２０は、センスアンプ回路１０、１０ａおよび１０ｂにノードＮ２を介して、電圧を分配している。ノードＮ２は実施の形態２の不揮発性半導体記憶装置１０１のノードＮ２よりも十分に長くなってしまうのが一般的である。
【００７２】
電圧設定回路２０は、センスアンプ回路１０、１０ａおよび１０ｂ内の電流源トランジスタであるＰチャネルＭＯＳトランジスタＴｒ１に接続されているＨ、Ｌレベルを判定するノードＮ３、Ｎ３ａおよびＮ３ｂの少なくとも１つの電圧がしきい値電圧以下になったとする。そのとき、実施の形態１と同様に、ＰチャネルＭＯＳトランジスタＴｒ１それぞれが飽和領域で動作するよう、ＰチャネルＭＯＳトランジスタＴｒ１それぞれのゲート電圧は適切な値に設定される。
【００７３】
Ｌレベル読み出し時の不揮発性半導体記憶装置１０２の動作は、実施の形態２に従う不揮発性半導体記憶装置１０１と同様であるので、詳細な説明は繰り返さない。
【００７４】
以上説明したように、実施の形態３に従う不揮発性半導体記憶装置１０２においては、ノードＮ２から複数のセンスアンプ回路に電圧を分配する構成となっている。その結果、ノードＮ２の配線は十分に長くなってしまうのが一般的なので、不揮発性半導体記憶装置１０１と比較して、ノイズに弱いという欠点がある。
【００７５】
しかし、不揮発性半導体記憶装置１０２は、不揮発性半導体記憶装置１０１と比較して、１つの電圧設定回路に複数のセンスアンプ回路がそれぞれ接続されている。したがって、不揮発性半導体記憶装置１０２は、不揮発性半導体記憶装置１０１と同様に同時に複数のデータを読み出すことができる。また、不揮発性半導体記憶装置１０２は、電圧設定回路は１つである。そのため、電圧設定回路を複数備える不揮発性半導体記憶装置１０１より、回路面積の縮小化が図れる。
【００７６】
［実施の形態４］
図７は、本発明の実施の形態４に従う不揮発性半導体記憶装置１０３の構成図である。
【００７７】
図７を参照して、実施の形態４に従う不揮発性半導体記憶装置１０３は、実施の形態３に従う不揮発性半導体記憶装置１０２と比較して、電圧設定回路２０の代わりに、電圧設定回路２４を備える点と、電圧設定回路２１と、電圧設定回路２１ａと、電圧設定回路２１ｂと、電流源２５と、電流源２５ａと、電流源２５ｂとをさらに備える点とが異なる。それ以外の構成は、図６に示した不揮発性半導体記憶装置１０２と同じであるので詳細な説明は繰り返さない。
【００７８】
電圧設定回路２４は、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に直列に接続されたＰチャネルＭＯＳトランジスタＴｒ２およびＮチャネルＭＯＳトランジスタＴｒ３を含む。また、電圧設定回路２４は電源電圧Ｖｃｃと接地電圧ＧＮＤの間の中間電圧を生成する。
【００７９】
電流源２５，２５ａおよび２５ｂは、ＮチャネルＭＯＳトランジスタＴｒ４、ＮチャネルＭＯＳトランジスタＴｒ４ａおよびＮチャネルＭＯＳトランジスタＴｒ４ｂをそれぞれ含む。また、電流源２５，２５ａおよび２５ｂは、電圧設定回路２４により生成された中間電圧をもとに、電圧設定回路２１，２１ａおよび２１ｂにそれぞれ電流を供給する。
【００８０】
ＮチャネルＭＯＳトランジスタＴｒ４、Ｔｒ４ａおよびＴｒ４ｂは、電流源として動作する。また、ＮチャネルＭＯＳトランジスタＴｒ４、Ｔｒ４ａおよびＴｒ４ｂは、ノードＮ５、Ｎ５ａおよびＮ５ｂと接地電圧ＧＮＤとの間にそれぞれ設けられる。
【００８１】
電圧設定回路２４内のＰチャネルＭＯＳトランジスタＴｒ２のゲートは、接地電圧ＧＮＤと接続される。ＮチャネルＭＯＳトランジスタＴｒ３のゲートは、ＰチャネルＭＯＳトランジスタＴｒ２およびＮチャネルＭＯＳトランジスタＴｒ３の接続ノードＮ１およびＮチャネルＭＯＳトランジスタＴｒ４、Ｔｒ４ａおよびＴｒ４ｂのゲートに各々接続される。
【００８２】
電圧設定回路２１、２１ａおよび２１ｂは、電源電圧ＶｃｃとノードＮ５、Ｎ５ａおよびＮ５ｂとの間にＰチャネルＭＯＳトランジスタＴｒ５をそれぞれ設ける。電圧設定回路２１、２１ａおよび２１ｂ内のＰチャネルＭＯＳトランジスタＴｒ５のゲートは、ＰチャネルＭＯＳトランジスタＴｒ５のドレインと、センスアンプ回路１０、１０ａおよび１０ｂ内のＰチャネルＭＯＳトランジスタＴｒ１のゲートとにそれぞれ接続される。
【００８３】
また、電流源２５内のＮチャネルＭＯＳトランジスタＴｒ４、Ｔｒ４ａおよびＴｒ４ｂのドレインは、ノードＮ５、Ｎ５ａおよびＮ５ｂを介して、電圧設定回路２１、２１ａおよび２１ｂ内のＰチャネルＭＯＳトランジスタＴｒ５のドレインとそれぞれ接続される。すなわち、電流源トランジスタとして作用するＮチャネルＭＯＳトランジスタＴｒ４、Ｔｒ４ａおよびＴｒ４ｂは、ノードＮ５、Ｎ５ａおよびＮ５ｂを介して、電圧設定回路２１、２１ａ、２１ｂ内のＰチャネルＭＯＳトランジスタＴｒ５に電流をそれぞれ供給している。
【００８４】
電圧設定回路２１、２１ａおよび２１ｂは、センスアンプ回路１０、１０ａおよび１０ｂ内の電流源トランジスタとして作用するＰチャネルＭＯＳトランジスタＴｒ１に接続されているＨ、Ｌレベルを判定するノードＮ３、Ｎ３ａおよびＮ３ｂの少なくとも１つの電圧がしきい値電圧以下になったとする。そのときＰチャネルＭＯＳトランジスタＴｒ１それぞれが飽和領域で動作するよう、電流源トランジスタそれぞれのゲート電圧は適切な値に設定される。
【００８５】
Ｌレベル読み出し時の不揮発性半導体記憶装置１０３の動作は、実施の形態２に従う不揮発性半導体記憶装置１０１と同様であるので、詳細な説明は繰り返さない。
【００８６】
以上説明したように、実施の形態４に従う不揮発性半導体記憶装置１０３においては、不揮発性半導体記憶装置１０２と比較して、電圧設定回路２１、２１ａおよび２１ｂおよびＮチャネルＭＯＳトランジスタＴｒ４ａおよびＴｒ４ｂをさらに備えるので、回路面積が多少大きくなってしまうという欠点がある。
【００８７】
しかし、不揮発性半導体記憶装置１０３は、電流源２５、２５ａおよび２５ｂからノードＮ５、Ｎ５ａおよびＮ５ｂを介して、電圧設定回路２１、２１ａおよび２１ｂにそれぞれ電流を供給している。そして、電圧設定回路２１、２１ａおよび２１ｂは、センスアンプ回路１０、１０ａおよび１０ｂの近傍でノードＮ２、Ｎ２ａおよびＮ２ｂの電圧をそれぞれ設定する。したがって、電流を分配する方式の不揮発性半導体記憶装置１０３は、電圧を分配する方式の不揮発性半導体記憶装置１０２と比較して、ノイズに強いという利点を持っている。
【００８８】
［実施の形態５］
図８は、本発明の実施の形態５に従う不揮発性半導体記憶装置１０４の構成図である。
【００８９】
図８を参照して、実施の形態５に従う不揮発性半導体記憶装置１０４は、実施の形態１に従う不揮発性半導体記憶装置１００と比較して、センスアンプ回路１０に代えてセンスアンプ回路１１を備える点と、反転回路３ａをさらに備える点と、電圧設定回路２０内のノード１が、反転回路３ａに接続される点とが異なる。それ以外の構成は、図１に示した不揮発性半導体記憶装置１００と同じであるので詳細な説明は繰り返さない。
【００９０】
センスアンプ回路１１は、センスアンプ回路１０と比較して、反転回路３を含まない点が異なる。それ以外の構成は、図１に示したセンスアンプ回路１０と同じであるので詳細な説明は繰り返さない。
【００９１】
反転回路３ａは、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に直列に接続されたＰチャネルＭＯＳトランジスタＴｒ８と、ＮチャネルＭＯＳトランジスタＴｒ７、Ｔｒ６とを含む。ＰチャネルＭＯＳトランジスタＴｒ８は、電流源として動作する。ＮチャネルＭＯＳトランジスタＴｒ６は、ＮチャネルＭＯＳトランジスタＴｒ４と同じ特性とする。ＰチャネルＭＯＳトランジスタＴｒ８のしきい値電圧は０．６Ｖとする。
【００９２】
ＰチャネルＭＯＳトランジスタＴｒ８のゲートおよびドレインは、ＮチャネルＭＯＳトランジスタＴｒ７のゲートおよびドレインとそれぞれ接続される。ＰチャネルＭＯＳトランジスタＴｒ８のゲートおよびＮチャネルＭＯＳトランジスタＴｒ７のゲートの接続ノードは、ノードＮ３と接続される。ＮチャネルＭＯＳトランジスタＴｒ６のゲートは、ノードＮ１と接続される。ノードＮ１、Ｎ２の電圧は、実施の形態１と同じで、それぞれ、１．２、１．５Ｖとする。また、電源電圧Ｖｃｃは３Ｖとする。反転回路３ａの論理しきい値電圧は１．５Ｖとする。
【００９３】
次に、データ読み出し時、不揮発性半導体記憶装置１０４のノードＮ３の電圧が、反転回路３ａのしきい値電圧以下になっても、電流源トランジスタとして作用するＰチャネルＭＯＳトランジスタＴｒ８が飽和領域で動作するために、反転回路３ａ内のＰチャネルＭＯＳトランジスタＴｒ８の特性を決める設計方法を説明する。
【００９４】
図９を参照して、ＮチャネルＭＯＳトランジスタＴｒ６は、ＮチャネルＭＯＳトランジスタＴｒ４と同じ特性としているので、ＮチャネルＭＯＳトランジスタＴｒ６のｋ値および特性曲線は図３の特性曲線Ｔ４と同じである特性曲線Ｔ６となる。したがって、ＮチャネルＭＯＳトランジスタＴｒ６が飽和領域において、流すことが可能な電流量は、７．２μＡである。
【００９５】
図９において、横軸はノードＮ３の電圧を示す。縦軸はＰチャネルＭＯＳトランジスタＴｒ８およびＮチャネルＭＯＳトランジスタＴｒ６が流す電流値を示す。
【００９６】
反転回路３ａの論理しきい値電圧を１．５Ｖとしているので、ノードＮ３の電圧が１．５Ｖのとき、ＰチャネルＭＯＳトランジスタＴｒ８が飽和領域で動作するように設計する。そのため、ノードＮ３の電圧を１．５Ｖとすると、ＰチャネルＭＯＳトランジスタＴｒ８のＶｇｓ＝−１．５Ｖとなる。ＰチャネルＭＯＳトランジスタＴｒ８は、ＮチャネルＭＯＳトランジスタＴｒ６によって流すことが可能な電流量が７．２μＡと制限されるので、（１）式に、Ｉｄｓ＝７．２、Ｖｇｓ＝−１．５、Ｖｔｈ＝−０．６をそれぞれ代入すると、ｋ＝８．９が求められる。したがって、図９のようなｋ値が８．９μＡ／Ｖ２の特性曲線Ｔ８の特性をもった、ＰチャネルＭＯＳトランジスタＴｒ８を決定できる。
【００９７】
次に、図８および図９を用いて、Ｌレベル読み出し時の不揮発性半導体記憶装置１０４の動作を説明する。データを読み出さないときは、ノードＮ３の電圧は３Ｖである。メモリセルアレイ１内の選択メモリセルは、ほとんど電流を流さないものとする。一例として、選択メモリセルが流すことが可能な電流値は０．１μＡとする。
【００９８】
データ読み出し時、選択メモリセルは０．１μＡしか電流を流せないので、ノードＮ３の電圧は、ほとんど下降せず、ほぼ３Ｖである。このとき、ノードＮ４にノイズがのったり、ノードＮ３とノードＮ４との間でチャージシェアが発生したとする。その結果、ノードＮ３の電圧が下降し、ＰチャネルＭＯＳトランジスタＴｒ８の飽和電流である７．２μＡより少ない電流がノードＮ３に流れたとする。このとき、ノードＮ３の電圧は、電流源トランジスタとして作用するＰチャネルＭＯＳトランジスタＴｒ８によって、飽和領域と線形領域の境界電圧である２．１Ｖよりも小さくならない。よって、ノードＮ３の電圧は、従来の不揮発性半導体記憶装置１０６のように、反転回路のしきい値電圧である１．５Ｖより小さくなることはないので、データの誤読み出しはおきない。
【００９９】
以上説明したように、実施の形態５に従う不揮発性半導体記憶装置１０４においては、電流源トランジスタであるＰチャネルＭＯＳトランジスタＴｒ８に接続されているＨ、Ｌレベルを判定するノードの電圧がしきい値電圧以下の範囲において、電流源トランジスタとして作用するＰチャネルＭＯＳトランジスタＴｒ８が飽和領域で動作するような構成にする。その結果、データ読み出し線にノイズがのったり、チャージシェア等が発生し、電流源として作用するＰチャネルＭＯＳトランジスタＴｒ８の飽和電流より少ない電流が発生しても、選択メモリセルの誤読み出しをすることはない。
【０１００】
［実施の形態６］
図１０は、本発明の実施の形態６に従う不揮発性半導体記憶装置１０５の構成図である。
【０１０１】
図１０を参照して、実施の形態６に従う不揮発性半導体記憶装置１０５は、実施の形態１に従う不揮発性半導体記憶装置１００と比較して、センスアンプ回路１０に代えてセンスアンプ回路１１を備える点と、電圧設定回路２０と同様な構成の電圧設定回路２０ａと、センスアンプ回路１１と同様な構成のセンスアンプ回路１１ａと、差動増幅回路４０と、不揮発性メモリセル３１とをさらに備える点とが異なる。それ以外の構成は、図１に示した不揮発性半導体記憶装置１００と同じであるので詳細な説明は繰り返さない。
【０１０２】
電圧設定回路２０ａは、電圧設定回路２０と比較して、ノードＮ１に対応するものがノードＮ１ａであり、ノードＮ２に対応するものがノードＮ２ａである。センスアンプ回路１１ａは、センスアンプ回路１１と比較して、ノードＮ３に対応するものがノードＮ３ａであり、ノードＮ４に対応するものがノードＮ４ａである。
【０１０３】
差動増幅回路４０は、電流源２６と、電源電圧Ｖｃｃと電流源２６との間に直列に接続されたＰチャネルＭＯＳトランジスタＴｒ１０およびＮチャネルＭＯＳトランジスタＴｒ１１と、電源電圧Ｖｃｃと電流源２６との間に直列に接続されたＰチャネルＭＯＳトランジスタＴｒ１２およびＮチャネルＭＯＳトランジスタＴｒ１３とを備える。差動増幅回路は、ノードＮ３およびＮ３ａの電圧が異なれば、出力ＯＵＴをＨレベルにする。
【０１０４】
ＰチャネルＭＯＳトランジスタＴｒ１０のゲートは、ＰチャネルＭＯＳトランジスタＴｒ１０およびＮチャネルＭＯＳトランジスタＴｒ１１の接続ノードと、ＰチャネルＭＯＳトランジスタＴｒ１２のゲートとに接続される。ＮチャネルＭＯＳトランジスタＴｒ１１のゲートは、ノードＮ３に接続される。ＮチャネルＭＯＳトランジスタＴｒ１３のゲートは、ノードＮ３ａに接続される。ＰチャネルＭＯＳトランジスタＴｒ１２およびＮチャネルＭＯＳトランジスタＴｒ１３の接続ノードは、出力ＯＵＴと接続される。
【０１０５】
ノードＮ２およびＮ２ａと、ノードＮ３およびＮ３ａと、ノードＮ４ａは、ノイズの影響を受けにくくするため、それぞれ十分に短く設計される。ノードＮ４は、メモリセルアレイ１との間を接続するために、ノードＮ２およびＮ２ａと、ノードＮ３およびＮ３ａと、ノードＮ４ａよりもそれぞれ十分に長くなってしまうのが一般的である。
【０１０６】
不揮発性メモリセル３１は、センスアンプ回路１１ａ内の電流源として作用するＰチャネルＭＯＳトランジスタＴｒ１の飽和電流と同じ電流値である７．２μＡを流す電流源として動作するように、不揮発性メモリセル３１の特性とＶｃｃ２の電圧が決定される。
【０１０７】
次に、Ｌレベル読み出し時の不揮発性半導体記憶装置１０５の動作を説明する。データを読み出さないときは、ノードＮ３およびノードＮ３ａの電圧は３Ｖである。メモリセルアレイ１内の選択メモリセルは、ほとんど電流を流さないものとする。一例として、選択メモリセルが流すことが可能な電流値は０．１μＡとする。
【０１０８】
データ読み出し時、選択メモリセルが０．１μＡしか電流を流せないので、ノードＮ３の電圧は、ほとんど下降せず、ほぼ３Ｖである。また、ノードＮ４に流れる電流値は０．１μＡである。一方、不揮発性メモリセル３１は電流を７．２μＡ流すことができるので、ノードＮ３ａの電圧は下降し、一例として１Ｖになったとする。
【０１０９】
したがって、ノードＮ３およびＮ４の電圧には差があるので、出力ＯＵＴはＨレベルである。このとき、ノードＮ４に外部からノイズがのったり、ノードＮ３とノードＮ４との間でチャージシェアが発生し、ノードＮ３の電圧が下降し、ＰチャネルＭＯＳトランジスタＴｒ１の飽和電流である７．２μＡより少ない電流がノードＮ３に流れたとする。このとき、ノードＮ３の電圧は、電流源として動作するＰチャネルＭＯＳトランジスタＴｒ１によって、実施の形態１と同様、飽和領域と線形領域の境界電圧である２．１Ｖよりも小さくならない。したがって、ノードＮ３ａの電圧は１Ｖなので、差動増幅回路４０の動作により、データの誤読み出しはおきない。
【０１１０】
以上説明したように、実施の形態６に従う不揮発性半導体記憶装置１０５は、Ｌレベル読み出し時、ノードＮ３およびＮ３ａの電圧に所定の電位差を持たすように構成される。また、不揮発性半導体記憶装置１０５においては、電流源トランジスタとして作用するＰチャネルＭＯＳトランジスタＴｒ１に接続されているＨ、Ｌレベルを判定するノードの電圧がしきい値電圧以下の範囲において、電流源トランジスタが飽和領域で動作するよう、電流源トランジスタのゲート電圧は適切な値に設定される。その結果、データ読み出し線にノイズがのったり、チャージシェア等が発生し、電流源トランジスタの飽和電流より少ない電流が発生しても、選択メモリセルの誤読み出しをすることはない。
【０１１１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１２】
【発明の効果】
請求項１〜３に記載の不揮発性半導体記憶装置は、Ｈ、Ｌレベルを判定する内部ノードの電圧がしきい値電圧以下の範囲において、センスアンプ回路内の電流源として動作するトランジスタが、飽和領域で動作する構成とすることで、メモリセルのデータの誤読み出しの確率を低減させることができる。
【０１１３】
請求項４に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置の奏する効果に加えて、複数のデータを一度に読み出すことができる。
【０１１４】
請求項５に記載の不揮発性半導体記憶装置は、請求項１および４に記載の不揮発性半導体記憶装置の奏する効果に加えて、１つの電圧設定回路から複数のセンスアンプ回路に電圧を分配することで、回路面積を縮小することができる。
【０１１５】
請求項６に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置の奏する効果に加えて、１つの電流源から複数のセンスアンプ回路に電流を分配することでノイズに対しても強く、また、複数のデータを一度に読み出すことができる。
【０１１６】
請求項７に記載の不揮発性半導体記憶装置は、Ｈ、Ｌレベルを判定する内部ノードの電圧がしきい値電圧以下になったとき、変換回路内の電流源として動作するトランジスタが、飽和領域で動作するような構成とすることで、メモリセルのデータの誤読み出しの確率を低減させることができる。
【０１１７】
請求項８に記載の不揮発性半導体記憶装置は、同様な構成の電圧設定回路と電流源を２つ設け、データ読み出し時、各電流源の内部ノードとの間に電圧差を持たせ、Ｈ、Ｌレベルを判定する内部ノードの電圧がしきい値電圧以下になったとき、メモリセルに接続されている電流源内のトランジスタが、飽和領域で動作するような構成とすることで、メモリセルのデータの誤読み出しの確率を低減させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の不揮発性半導体記憶装置の構成図である。
【図２】本発明の不揮発性半導体記憶装置で使用するＰチャネルＭＯＳトランジスタＴｒ１の特性を示す図である。
【図３】本発明の不揮発性半導体記憶装置で使用するＮチャネルＭＯＳトランジスタＴｒ４およびＰチャネルＭＯＳトランジスタＴｒ５の特性を示す図である。
【図４】本発明の不揮発性半導体記憶装置で使用するＰチャネルＭＯＳトランジスタＴｒ２およびＮチャネルＭＯＳトランジスタＴｒ３の特性を示す図である。
【図５】本発明の実施の形態２の不揮発性半導体記憶装置の構成図である。
【図６】本発明の実施の形態３の不揮発性半導体記憶装置の構成図である。
【図７】本発明の実施の形態４の不揮発性半導体記憶装置の構成図である。
【図８】本発明の実施の形態５の不揮発性半導体記憶装置の構成図である。
【図９】本発明の不揮発性半導体記憶装置で使用するＮチャネルＭＯＳトランジスタＴｒ６およびＰチャネルＭＯＳトランジスタＴｒ８の特性を示す図である。
【図１０】本発明の実施の形態６の不揮発性半導体記憶装置の構成図である。
【図１１】従来の不揮発性半導体記憶装置の構成図である。
【図１２】従来の不揮発性半導体記憶装置で使用するＰチャネルＭＯＳトランジスタＴｒ１５の特性を示す図である。
【符号の説明】
１　メモリセルアレイ、３，３ａ　反転回路、１０，１０ａ，１０ｂ，１１，１１ａ　センスアンプ回路、２０，２０ａ，２０ｂ，２１，２１ａ，２１ｂ，２４　電圧設定回路、２５，２５ａ，２５ｂ，２６　電流源、３１　不揮発性メモリセル、４０　差動増幅回路、Ｃ１，Ｃ２　寄生容量、１００，１０１，１０２，１０３，１０４，１０５，１０６　不揮発性半導体記憶装置、ＡＴｒ０，ＡＴｒ１　ＰチャネルＭＯＳトランジスタ、ＹＴｒ０，ＹＴｒ１〜ＹＴｒ１６　ＰチャネルＭＯＳトランジスタ、ＦＭ０，ＦＭ１〜ＦＭ１６　不揮発性メモリセル、ＷＬ０　ワード線、ＢＬ０，ＢＬ１〜ＢＬ１６　ビット線、ＮＭ１　ＮチャネルＭＯＳトランジスタ、Ｔｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ８，Ｔｒ１０，Ｔｒ１２，Ｔｒ１５　ＰチャネルＭＯＳトランジスタ、Ｔｒ３，Ｔｒ４，Ｔｒ６，Ｔｒ７，Ｔｒ１１，Ｔｒ１３　ＮチャネルＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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