(57)【要約】【課題】　超高速のＮＰＮトランジスタと高速のＰＮＰトランジスタとが同一チップに形成された半導体装置を、従来に比べ工程数が大幅に削減されたプロセスで製造することを可能にする。【解決手段】　各トランジスタ部において絶縁膜８に第１の開口が形成され、多結晶シリコン層１１に第１の開口より小さい第２の開口が該第１の開口と同軸に形成される。第１の開口はＮ型のエピタキシャル層５の表面から成長した単結晶層とＰ型の多結晶シリコン層１１の底面の一部から成長した多結晶層で埋められ、上記単結晶層は少なくともＰ型の単結晶シリコン層を含む。ＰＮＰトランジスタ部では、該単結晶シリコン層をエミッタ領域の一部とし、ＮＰＮトランジスタ部では、該単結晶シリコン層を活性ベース領域とする。【選択図】　　　　図１
2004040131.tif 000002
【特許請求の範囲】
【請求項１】
縦形構造のＰＮＰトランジスタとＮＰＮトランジスタとが同一基板に形成されている半導体装置を製造する方法において、
　基板の全面にＰＮＰトランジスタ部ではＰ型のエピタキシャル層またはウェル層を形成し、ＮＰＮトランジスタ部ではＮ型のエピタキシャル層またはウェル層を形成する第１の工程と、
　エピタキシャル層またはウェル層の形成された前記基板に、第１の絶縁膜、第１の多結晶シリコン層を順次積層し、露光及びエッチング処理により該第１の多結晶シリコン層を各トランジスタ部毎に分離するとともに、該分離された多結晶シリコン層をＮＰＮトランジスタ部ではＰ型に変換し、ＰＮＰトランジスタ部ではＮ型に変換する第２の工程と、
　全面に第２の絶縁膜を形成し、露光及びエッチング処理により各トランジスタ部に前記第２の絶縁膜と前記分離された第１の多結晶シリコン層とを貫通する開口を形成し、前記第１の絶縁膜を露出させる第３の工程と、
　ＮＰＮトランジスタ部をレジストパターンで保護し、ＰＮＰトランジスタ部の前記露出した第１の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のＰ型のエピタキシャル層またはウェル層の表面と前記第１の多結晶シリコン層の底面の一部とを露出させた後、該開口内で少なくともＮ型の不純物を含む選択エピタキシャル層を成長させ、該成長したエピタキシャル層の表面を熱酸化する第４の工程と、
　ＰＮＰトランジスタ部をレジストパターンで保護し、ＮＰＮトランジスタ部の前記露出した第１の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のＮ型のエピタキシャル層またはウェル層の表面と前記第１の多結晶シリコン層の底面の一部とを露出させた後、該記開口内で少なくともＰ型の不純物を含む層を含む選択エピタキシャル層を成長させ、該成長したエピタキシャル層の表面を熱酸化する第５の工程と、
　を実行することを特徴とする半導体装置の製造方法。
【請求項２】
前記第４の工程と前記第５の工程の順番を逆にしたことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第５の工程において、不純物を含まない選択エピタキシャル層を成長させ、その後にＰ型不純物を該選択エピタキシャル層内にその表面から拡散させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
縦形構造のＰＮＰトランジスタ及びＮＰＮトランジスタと横型構造のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタとが同一基板に形成されている半導体装置を製造する方法において、
　基板の全面にＰＮＰトランジスタ部及びＮＭＯＳトランジスタではＰ型のエピタキシャル層を形成し、ＮＰＮトランジスタ部及びＰＭＯＳトランジスタ部ではＮ型のエピタキシャル層を形成する第１の工程と、
　エピタキシャル層の形成された前記基板に、第１の絶縁膜、第１の多結晶シリコン層を順次積層し、露光及びエッチング処理により前記第１の多結晶シリコン層を各トランジスタ部毎に分離し、該分離された第１の多結晶シリコン層をＮＰＮトランジスタ部及びＰＭＯＳトランジスタ部ではＰ型に変換し、ＰＮＰトランジスタ部及びＮＭＯＳトランジスタ部ではＮ型に変換する第２の工程と、
　全面に第２の絶縁膜を形成し、露光及びエッチング処理により各トランジスタ部に前記第２の絶縁膜と前記分離された第１の多結晶シリコン層とを貫通する開口を形成し、前記第１の絶縁膜を露出させる第３の工程と、
　ＮＰＮトランジスタ部及びＰＮＰトランジスタ部をレジストパターンで保護し、ＰＭＯＳトランジスタ部及びＮＭＯＳトランジスタ部のそれぞれにおいて前記露出した第１の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のエピタキシャル層と前記第１の多結晶シリコン層の底面の一部とを露出させた後、前記開口内で前記基板のエピタキシャル層とストレス緩和するＳｉＧｅエピタキシャル層と該ＳｉＧｅエピタキシャル層とストレス緩和しないシリコンエピタキシャル層を順次成長させ、該成長したシリコンエピタキシャル層の表面をそれぞれ熱酸化する第４の工程と、
　ＮＰＮトランジスタ部、ＰＭＯＳトランジスタ部、及びＮＭＯＳトランジスタ部をレジストパターンで保護し、ＰＮＰトランジスタ部の前記露出した第１の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のエピタキシャル層と前記第１の多結晶シリコン層の底面の一部を露出させた後、前記開口内で少なくともＮ型の不純物を含む層を含む選択エピタキシャル層を成長させ、該成長した選択エピタキシャル層の表面を熱酸化する第５の工程と、
　ＰＮＰトランジスタ部、ＰＭＯＳトランジスタ部、及びＮＭＯＳトランジスタ部をレジストパターンで保護し、ＮＰＮトランジスタ部の前記露出した第１の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のエピタキシャル層と前記第１の多結晶シリコン層の底面の一部を露出させた後、前記開口内で少なくともＰ型の不純物を含む層を含む選択エピタキシャル層を成長させ、該成長した選択エピタキシャル層の表面を熱酸化する第６の工程と
　全面に第３の絶縁膜と第２の多結晶シリコン層を形成した後、該第２の多結晶シリコン層をエッチバックして各前記開口の側面にサイドウォール状に残存させた後、該残存する第２の多結晶シリコンをマスクとして各前記開口内の前記第３の絶縁膜及び前記熱酸化により形成された酸化膜をエッチングし、前記選択エピタキシャル層の表面を露出させた後に該表面を熱酸化することにより、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート酸化膜を形成し、更に、レジストマスクを用いてＰＭＯＳトランジスタ部及びＮＭＯＳトランジスタ部にそれぞれ閾値電圧制御のための不純物イオンの注入を行う第７の工程と、
　レジストパターンにより、ＮＰＮトランジスタ部及びＰＮＰトランジスタ部の前記開口内に前記熱酸化により形成された酸化膜を除去した後、各トランジスタ部の開口に第３の多結晶シリコン層を形成し、更に不純物イオンの注入によりＮＰＮトランジスタ部及びＰＭＯＳトランジスタ部では該第３の多結晶シリコン層をＮ型に変換し、ＰＮＰトランジスタ部及びＮＭＯＳトランジスタ部では該第３の多結晶シリコン層をＰ型に変換する第８の工程と、
　を実行することを特徴とする半導体装置の製造方法。
【請求項５】
　前記第５の工程において、不純物を含まない選択エピタキシャル層を成長させ、その後にＰ型不純物を該選択エピタキシャル層内にその表面から拡散させることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
縦型構造のＮＰＮトランジスタ及びＰＮＰトランジスタと横型構造のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタとが同一の基板に形成された半導体装置であって、
　（１）ＮＰＮトランジスタ及びＰＭＯＳトランジスタの形成されている部分では、前記基板にはＮ型のエピタキシャル層、絶縁膜、Ｐ型の多結晶シリコン層が順次積層され、前記絶縁膜に第１の開口が形成され、前記Ｐ型の多結晶シリコン層に前記第１の開口より小さい第２の開口が該第１の開口と同軸に形成され、前記第１の開口の少なくとも一部が前記Ｎ型のエピタキシャル層の表面から選択成長した単結晶層と前記Ｐ型の多結晶シリコン層の底面の一部から成長した多結晶層で埋められ、
　ＰＭＯＳトランジスタ部では、前記単結晶層はＳｉＧｅ層と該ＳｉＧｅ層にチャネルとして積層されたＮ型のシリコン層とを含み、該Ｎ型のシリコン層の表面にゲート酸化膜が形成され、前記Ｐ型の多結晶シリコン層の底面からの不純物拡散によりソース及びドレインが該Ｎ型のシリコン層内に形成されており、前記ＳｉＧｅ層は前記基板のＮ型のエピタキシャル層とはストレス緩和しているが前記Ｎ型のシリコン層とはストレス緩和しておらず、
　ＮＰＮトランジスタ部では、前記単結晶層はＳｉＧｅ：Ｃ層をベースとして含み、
　（２）ＰＮＰトランジスタ及びＮＭＯＳトランジスタの形成されている部分では、前記基板にはＰ型のエピタキシャル層、絶縁膜、Ｎ型の多結晶シリコン層が順次積層され、前記絶縁膜に第１の開口が形成され、前記Ｎ型の多結晶シリコン層に前記第１の開口より小さい第２の開口が該第１の開口と同軸に形成され、前記第１の開口の少なくとも一部が前記Ｐ型のエピタキシャル層の表面から選択成長した単結晶層と前記Ｐ型の多結晶シリコン層の底面の一部から成長した多結晶層で埋められ、
　ＮＭＯＳトランジスタ部では、前記単結晶層はＳｉＧｅ層と該ＳｉＧｅ層にチャネルとして積層されたＰ型のシリコン層とを含み、該Ｐ型のシリコン層の表面にゲート酸化膜が形成され、前記Ｎ型の多結晶シリコン層からの不純物拡散によりソース及びドレインが該Ｐ型のシリコン層内に形成されており、前記ＳｉＧｅ層は前記基板のＰ型のエピタキシャル層とはストレス緩和しているが前記Ｐ型のシリコン層とはストレス緩和しておらず、
　ＰＮＰトランジスタ部では、前記単結晶層はＳｉＧｅ層をベースとして含む、
　ことを特徴とする半導体装置。
【請求項７】
　ＰＮＰトランジスタ部の前記第２の開口を埋めるエミッタ電極としての多結晶シリコン層のドーピングレベルを、ＮＭＯＳトランジスタ部の前記第２の開口を埋めるゲート電極としての多結晶シリコン層と同じとすることにより、ＰＮＰトランジスタのエミッタ電極とＮＭＯＳトランジスタのゲート電極とを共通化したことを特徴とする請求項６に記載の半導体装置。
【請求項８】
ＰＭＯＳトランジスタ部及びＮＭＯＳトランジスタ部のウェル電位をそれぞれ独立に制御可能とする手段を設けたことを特徴とする請求項６または７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体装置及びその製造方法に関するものであり、具体的にはＮＰＮトランジスタとＰＮＰトランジスタとが同じチップに形成された半導体装置、及びこれらのバイポーラトランジスタとＭＯＳトランジスタとが同じチップに形成された半導体装置、更にこのような半導体装置の製造方法に関する。
【背景技術】
【０００２】
　バイポーラデバイス（ＢＪＴ）が、ＭＯＳデバイスと比較して優れている点の一つに高速性がある。これはトランジスタ自体の高速性及び電流駆動能力の高さに起因している。しかしながらバイポーラデバイスは消費電力が比較的大きいため、大規模な集積化には適さないというデメリットがある。
【０００３】
　ＭＯＳデバイスは、旧来のＮＭＯＳトランジスタかＰＭＯＳトランジスタのどちらかをアクティブ素子としてチップに形成した構造から、両者を同一チップ内に形成したＣＭＯＳ構造とすることにより、消費電力の大幅な低減を可能としている。
【０００４】
　一方、バイポーラデバイスにおいては、ＳｉＧｅ：ＨＢＴ（ベースにＳｉＧｅ層を用いたヘテロバイポーラトランジスタ）に代表される超高速ＮＰＮトランジスタに近い動作速度を有する高速ＰＮＰトランジスタに対するニーズが高まっている。これは、超高速のＮＰＮトランジスタ及び高速のＰＮＰトランジスタの相補型回路を基本回路としこれらを同じチップに形成することができれば、高速性能及び高駆動能力を維持したまま、あるいは更に増強した上で、消費電流を大幅に削減することが可能となり、電源回路の消費電流の低減、オペアンプの高速化及び低消費電力化等が実現されるからである。
【０００５】
　また、ＣＭＯＳデバイスの高速化に伴い、ＣＭＯＳデバイスとバイポーラデバイスとのインターフェースとして、ＰＮＰトランジスタを必須の素子とするＬＤＶＳ（Low Voltage Differential Signaling）回路を高速化する必要性が高まっており、この点からも高速のＰＮＰトランジスタに対するニーズが高まっている。
【０００６】
　しかしながら、ＰＮＰトランジスタをＳｉＧｅ：ＨＢＴ等に代表される超高速ＮＰＮトランジスタとともに同一チップに形成するには非常に複雑で工程数の多い製造プロセスが必要であり、工程数を少なくするためにはＰＮＰトランジスタの構造を極端に単純化せざるを得なく、性能が大幅に低下してしまう。
【０００７】
　また、相補型回路を実現すべく、たとえＰＮＰトランジスタを長くて複雑な工程を経てＮＰＮトランジスタと同じチップに形成したとしてもその遮断周波数ｆＴ及び最大発振周波数ｆｍａｘはいずれも２０ＧＨｚ程度であり、ＳｉＧｅ：ＨＢＴのＮＰＮトランジスタとは５倍以上の開きがある。従って、同一チップにＮＰＮトランジスタとＰＮＰトランジスタを形成し、相補型のバイポーラデバイスを実現したとしても、ＮＰＮトランジスタの遮断周波数ｆＴ及び最大発振周波数ｆｍａｘは１００ＧＨｚを超えているにも拘わらず、その動作速度はＰＮＰトランジスタの性能で制限されることになる。
【０００８】
　尚、ＮＰＮトランジスタとＰＮＰトランジスタを同一基板上に形成した構造は、例えば特許文献１に開示されているように公知である。図１３にその構造の特徴と説明する。同図（Ｂ）に示すように、この構造は、ベース電極用ポリシリコンとエミッタ電極用ポリシリコンがＰＮＰトランジスタとＮＰＮトランジスタとで逆になるような工夫がされている。自己整合技術を用い、ＴＡＴ（Turn Around Time）の短縮も実現している。トランジスタは共に縦形であり、素子面積もＮＰＮ、ＰＮＰ共に同等であり、プロファイル構造も製法から推定して基本的にＰ、Ｎが逆転した構造と考えられる。そのため、ＰＮＰトランジスタもＮＰＮに近い動作速度、耐圧特性、ＤＣ特性が得られ、電源用のみならず相補的な回路形式に適用することが可能であると思われる。但し、上記したとおり、ベースは旧来のイオン注入法に基づいているため、ＮＰＮトランジスタであっても５０ＧＨｚを越えるような遮断周波数を望むことはできないと考えられる。
【０００９】
【特許文献１】特願平６−１５９７３２号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
　本発明は上記問題に鑑みなされたものであり、超高速のＮＰＮトランジスタと高速のＰＮＰトランジスタとが同一チップに形成された半導体装置を、従来に比べ工程数が大幅に削減されたプロセスで製造できるようにすることを目的とする。
　本発明の他の目的は、超高速のＮＰＮトランジスタ及び高速のＰＮＰトランジスタに加え、更に高速のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが同一チップに形成された半導体装置を、従来に比べ工程数が大幅に削減されたプロセスで製造できるようにすることである。
【課題を解決するための手段】
【００１１】
　　上記目的を達成すべく、請求項１に記載の発明は、縦形構造のＰＮＰトランジスタとＮＰＮトランジスタとが同一基板に形成されている半導体装置を製造する方法において、
　基板の全面にＰＮＰトランジスタ部ではＰ型のエピタキシャル層またはウェル層を形成し、ＮＰＮトランジスタ部ではＮ型のエピタキシャル層またはウェル層を形成する第１の工程と、
　エピタキシャル層またはウェル層の形成された前記基板に、第１の絶縁膜、第１の多結晶シリコン層を順次積層し、露光及びエッチング処理により該第１の多結晶シリコン層を各トランジスタ部毎に分離するとともに、該分離された多結晶シリコン層をＮＰＮトランジスタ部ではＰ型に変換し、ＰＮＰトランジスタ部ではＮ型に変換する第２の工程と、
　全面に第２の絶縁膜を形成し、露光及びエッチング処理により各トランジスタ部に前記第２の絶縁膜と前記分離された第１の多結晶シリコン層とを貫通する開口を形成し、前記第１の絶縁膜を露出させる第３の工程と、
　ＮＰＮトランジスタ部をレジストパターンで保護し、ＰＮＰトランジスタ部の前記露出した第１の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のＰ型のエピタキシャル層またはウェル層の表面と前記第１の多結晶シリコン層の底面の一部とを露出させた後、該開口内で少なくともＮ型の不純物を含む選択エピタキシャル層を成長させ、該成長したエピタキシャル層の表面を熱酸化する第４の工程と、
　ＰＮＰトランジスタ部をレジストパターンで保護し、ＮＰＮトランジスタ部の前記露出した第１の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のＮ型のエピタキシャル層またはウェル層の表面と前記第１の多結晶シリコン層の底面の一部とを露出させた後、該記開口内で少なくともＰ型の不純物を含む層を含む選択エピタキシャル層を成長させ、該成長したエピタキシャル層の表面を熱酸化する第５の工程と、
　を実行することを特徴とする。
【００１２】
　請求項２に記載の発明は、請求項１に記載の発明において、前記第４の工程と前記第５の工程の順番を逆にしたことを特徴とする。
【００１３】
　請求項３に記載の発明は、請求項１に記載の発明において、前記第５の工程において、不純物を含まない選択エピタキシャル層を成長させ、その後にＰ型不純物を該選択エピタキシャル層内にその表面から拡散させることを特徴とする。
【００１４】
　上記他の目的を達成すべく、請求項４に記載の発明は、縦形構造のＰＮＰトランジスタ及びＮＰＮトランジスタと横型構造のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタとが同一基板に形成されている半導体装置を製造する方法において、
　基板の全面にＰＮＰトランジスタ部及びＮＭＯＳトランジスタではＰ型のエピタキシャル層を形成し、ＮＰＮトランジスタ部及びＰＭＯＳトランジスタ部ではＮ型のエピタキシャル層を形成する第１の工程と、
　エピタキシャル層の形成された前記基板に、第１の絶縁膜、第１の多結晶シリコン層を順次積層し、露光及びエッチング処理により前記第１の多結晶シリコン層を各トランジスタ部毎に分離し、該分離された第１の多結晶シリコン層をＮＰＮトランジスタ部及びＰＭＯＳトランジスタ部ではＰ型に変換し、ＰＮＰトランジスタ部及びＮＭＯＳトランジスタ部ではＮ型に変換する第２の工程と、
　全面に第２の絶縁膜を形成し、露光及びエッチング処理により各トランジスタ部に前記第２の絶縁膜と前記分離された第１の多結晶シリコン層とを貫通する開口を形成し、前記第１の絶縁膜を露出させる第３の工程と、
　ＮＰＮトランジスタ部及びＰＮＰトランジスタ部をレジストパターンで保護し、ＰＭＯＳトランジスタ部及びＮＭＯＳトランジスタ部のそれぞれにおいて前記露出した第１の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のエピタキシャル層と前記第１の多結晶シリコン層の底面の一部とを露出させた後、前記開口内で前記基板のエピタキシャル層とストレス緩和するＳｉＧｅエピタキシャル層と該ＳｉＧｅエピタキシャル層とストレス緩和しないシリコンエピタキシャル層を順次成長させ、該成長したシリコンエピタキシャル層の表面をそれぞれ熱酸化する第４の工程と、
　ＮＰＮトランジスタ部、ＰＭＯＳトランジスタ部、及びＮＭＯＳトランジスタ部をレジストパターンで保護し、ＰＮＰトランジスタ部の前記露出した第１の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のエピタキシャル層と前記第１の多結晶シリコン層の底面の一部を露出させた後、前記開口内で少なくともＮ型の不純物を含む層を含む選択エピタキシャル層を成長させ、該成長した選択エピタキシャル層の表面を熱酸化する第５の工程と、
　ＰＮＰトランジスタ部、ＰＭＯＳトランジスタ部、及びＮＭＯＳトランジスタ部をレジストパターンで保護し、ＮＰＮトランジスタ部の前記露出した第１の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のエピタキシャル層と前記第１の多結晶シリコン層の底面の一部を露出させた後、前記開口内で少なくともＰ型の不純物を含む層を含む選択エピタキシャル層を成長させ、該成長した選択エピタキシャル層の表面を熱酸化する第６の工程と
　全面に第３の絶縁膜と第２の多結晶シリコン層を形成した後、該第２の多結晶シリコン層をエッチバックして各前記開口の側面にサイドウォール状に残存させた後、該残存する第２の多結晶シリコンをマスクとして各前記開口内の前記第３の絶縁膜及び前記熱酸化により形成された酸化膜をエッチングし、前記選択エピタキシャル層の表面を露出させた後に該表面を熱酸化することにより、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート酸化膜を形成し、更に、レジストマスクを用いてＰＭＯＳトランジスタ部及びＮＭＯＳトランジスタ部にそれぞれ閾値電圧制御のための不純物イオンの注入を行う第７の工程と、
　レジストパターンにより、ＮＰＮトランジスタ部及びＰＮＰトランジスタ部の前記開口内に前記熱酸化により形成された酸化膜を除去した後、各トランジスタ部の開口に第３の多結晶シリコン層を形成し、更に不純物イオンの注入によりＮＰＮトランジスタ部及びＰＭＯＳトランジスタ部では該第３の多結晶シリコン層をＮ型に変換し、ＰＮＰトランジスタ部及びＮＭＯＳトランジスタ部では該第３の多結晶シリコン層をＰ型に変換する第８の工程と、
　を実行することを特徴とする。
【００１５】
　請求項５に記載の発明は、請求項４に記載の発明において、前記第５の工程において、不純物を含まない選択エピタキシャル層を成長させ、その後にＰ型不純物を該選択エピタキシャル層内にその表面から拡散させることを特徴とする。
【００１６】
　上記他の目的を達成すべく請求項６に記載の発明は、縦型構造のＮＰＮトランジスタ及びＰＮＰトランジスタと横型構造のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタとが同一の基板に形成された半導体装置において、
　（１）ＮＰＮトランジスタ及びＰＭＯＳトランジスタの形成されている部分では、前記基板にはＮ型のエピタキシャル層、絶縁膜、Ｐ型の多結晶シリコン層が順次積層され、前記絶縁膜に第１の開口が形成され、前記Ｐ型の多結晶シリコン層に前記第１の開口より小さい第２の開口が該第１の開口と同軸に形成され、前記第１の開口は前記Ｎ型のエピタキシャル層の表面から選択成長した単結晶層と前記Ｐ型の多結晶シリコン層の底面の一部から成長した多結晶層で埋められ、
　ＰＭＯＳトランジスタ部では、前記単結晶層はＳｉＧｅ層と該ＳｉＧｅ層にチャネルとして積層されたＮ型のシリコン層とを含み、該Ｎ型のシリコン層の表面にゲート酸化膜が形成され、前記Ｐ型の多結晶シリコン層の底面からの不純物拡散によりソース及びドレインが該Ｎ型のシリコン層内に形成されており、前記ＳｉＧｅ層は前記基板のＮ型のエピタキシャル層とはストレス緩和しているが前記Ｎ型のシリコン層とはストレス緩和しておらず、
　ＮＰＮトランジスタ部では、前記単結晶層はＳｉＧｅ：Ｃ層をベースとして含み、
　（２）ＰＮＰトランジスタ及びＮＭＯＳトランジスタの形成されている部分では、前記基板にはＰ型のエピタキシャル層、絶縁膜、Ｎ型の多結晶シリコン層が順次積層され、前記絶縁膜に第１の開口が形成され、前記Ｎ型の多結晶シリコン層に前記第１の開口より小さい第２の開口が該第１の開口と同軸に形成され、前記第１の開口の少なくとも一部が前記Ｐ型のエピタキシャル層の表面から選択成長した単結晶層と前記Ｐ型の多結晶シリコン層の底面の一部から成長した多結晶層で埋められ、
　ＮＭＯＳトランジスタ部では、前記単結晶層はＳｉＧｅ層と該ＳｉＧｅ層にチャネルとして積層されたＰ型のシリコン層とを含み、該Ｐ型のシリコン層の表面にゲート酸化膜が形成され、前記Ｎ型の多結晶シリコン層からの不純物拡散によりソース及びドレインが該Ｐ型のシリコン層内に形成されており、前記ＳｉＧｅ層は前記基板のＰ型のエピタキシャル層とはストレス緩和しているが前記Ｐ型のシリコン層とはストレス緩和しておらず、
　ＰＮＰトランジスタ部では、前記単結晶層はＳｉＧｅ層をベースとして含む、
　ことを特徴とする。
【００１７】
　請求項７に記載の発明は、請求項６に記載の発明において、ＰＮＰトランジスタ部の前記第２の開口を埋めるエミッタ電極としての多結晶シリコン層のドーピングレベルを、ＮＭＯＳトランジスタ部の前記第２の開口を埋めるゲート電極としての多結晶シリコン層と同じとすることにより、ＰＮＰトランジスタのエミッタ電極とＮＭＯＳトランジスタのゲート電極とを共通化したことを特徴とする。
【００１８】
　請求項８に記載の発明は、請求項６または７に記載の発明において、ＰＭＯＳトランジスタ部及びＮＭＯＳトランジスタ部のウェル電位をそれぞれ独立に制御可能とする手段を設けたことを特徴とする。
【発明の効果】
【００１９】
　本発明によれば、超高速のＮＰＮトランジスタと高速のＰＮＰトランジスタとが同一チップに形成された半導体装置を、従来に比べ工程数が大幅に削減されたプロセスで製造することが可能となる。
【００２０】
　本発明によればまた、超高速のＮＰＮトランジスタ及び高速のＰＮＰトランジスタに加え、更に高速のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが同一チップに形成された半導体装置を、従来に比べ工程数が大幅に削減されたプロセスで製造することが可能となる。
【発明を実施するための最良の形態】
【００２１】
　図１を参照して本発明に係る第１の半導体装置を説明する。同図において、（ａ）はＰＮＰトランジスタの平面図、（ｂ）は該ＰＮＰトランジスタのＢ−Ｂ断面図、（ｃ）は該ＰＮＰトランジスタのＣ−Ｃ断面図、（ｄ）はＮＰＮトランジスタの断面図である。これらのトランジスタは同一ウエハ上に形成され、ＮＰＮトランジスタは、ベース幅が３０ｎｍ以下のＳｉＧｅ：Ｃ−ＨＢＴであり、ＰＮＰトランジスタは縦形構造となっている。各素子は酸化膜を充填した約７．５μｍ深さのトレンチ７により分離される。またフィールド領域だけでなく、トレンチで囲まれた活性領域近傍まで、約１μｍ厚のフィールド酸化膜６が入り込んでいる。
【００２２】
　図１（ｂ）に示すように、ＰＮＰトランジスタでは、Ｐ型基板１上にＮ型のエピタキシャル領域２が２．５μｍあり、その上層部にＰ＋層３とＰ−エピタキシャル層４が順次積層されており、さらにその上層部にＮ型のエピタキシャル層５が存在している。ＰＮＰ及びＮＰＮトランジスタの真性領域は、平面的にはフィールド酸化膜６のバーズビーク端から延びている熱酸化膜８の端部で囲まれた単結晶領域によってほぼ規定されるが、ＰＮＰトランジスタでは、図１（ｂ）及び（ｃ）に示すようにＰ型にドーピングされた活性エミッタ領域３がこの単結晶領域だけでなく、エピタキシャル層５の一部にまで広がっている。
【００２３】
　このエミッタ領域の不純物濃度は１Ｅ１９ａｔｏｍｓ／ｃｃ程度であり、同一パターンから自己整合的に開口された熱酸化膜８端の位置でＰ＋型多結晶シリコン１１に電気的に接続されている。またＰＮＰトランジスタの真性ベース領域は、Ｎ型のエピタキシャル層５により構成され、この部分のリン濃度は、５Ｅ１６ａｔｏｍｓ／ｃｃ程度である。また、このベース領域の電極引き出しは、図１（ｃ）に示すように、トレンチに囲まれた領域内において、フィールド酸化膜端（バーズビーク端）と熱酸化膜８端との距離を十分とった部分でこの熱酸化膜８に開口パターンを形成し、Ｎ＋多結晶シリコンを埋め込んで形成した領域１６から行う。活性コレクタ領域はＰ型のエピタキシャル層４により構成され、Ｐ＋の低抵抗層３がその下層に存在する。この領域の電極引き出しは、トレンチ溝近傍の約１μｍ厚フィールド酸化膜底部にホールを形成し、そこに埋め込まれた２Ｅ１９ａｔｏｍｓ／ｃｃ程度の不純物濃度を有するＰ＋型の多結晶領域９を介して行う。
【００２４】
　次にＮＰＮトランジスタの構造を説明する。図１（ｄ）に示すように、ＮＰＮトランジスタでは、Ｎ型エピタキシャル層２、Ｎ＋層１０、及びＰＮＰトランジスタのベースと共通のＮ型エピタキシャル層５とがＰ型基板１に順次積層され、これらは埋め込みコレクタ及び活性コレクタ領域を構成する。熱酸化膜８端で囲まれた単結晶領域には、下部にＮ型の単結晶シリコン層が５０ｎｍ、中央部にＮ型Ｓｉ-Ｇｅ-Ｃ層が１０ｎｍ、上部に３０ｎｍのＰ型Ｓｉ-Ｇｅ-Ｃ層が存在する。その上方には活性エミッタ領域となるＮ型シリコン層が存在する。これらのエピタキシャル層の平面的な中心領域にはＣＶＤ酸化膜の開口が形成され、活性エミッタ領域１７は該開口を介してＮ＋型の多結晶シリコン１６と電気的に接続している。
【００２５】
　上記構造のＮＰＮトランジスタの基本パラメータは以下の通りである。
・ベース幅が３０ｎｍ以下のＳｉＧｅ：Ｃ-ＨＢＴであり、キャリアベース走行時間τＦは１．５ｐｓｅｃ以下。
・電流増幅率ｈＦＥは１００以上。
・エミッタ長が５μｍ、実効エミッタ幅が０．２μｍのときのべ−ス抵抗は５０Ω以下。
・エミッタ長が５μｍ、実効エミッタ幅が０．２μｍのときのコレクタ・ベース接合容量Ｃｊｃは７ｆＦ以下。
【００２６】
　以上の基本パラメータから遮断周波数ｆＴ及び最大発振周波数ｆｍａｘが共に１００ＧＨｚを超える超高速のトランジスタが実現される。ＰＮＰトランジスタに関しては、縦型構造とすることによりベース幅を２００ｎｍ以下にすることができるので、キャリアベース走行時間τＦを２０ｐｓｅｃ以下とすることが可能であり、それにより遮断周波数ｆＴは４ＧＨｚ以上となる。また、エミッタキャリア濃度が２Ｅ１９ａｔοｍｓ／ｃｃ、ベースキャリア濃度が５Ｅ１６ａｔｏｍｓ／ｃｃであり、電流増幅率ｈＦＥは１００以上であり、ＮＰＮトランジスタとフレームワークを共通化しているので各種の寄生容量はも大幅に低減される。またプロファイル構造から耐圧特性も良好であり、エミッタ面積も大きくベース−エミッタ電圧Ｖｂｅが小さいトランジスタが実現できる。
【００２７】
　本実施形態によれば、超高速ＮＰＮトランジスタに高速ＰＮＰトランジスタを同じチップに形成することができ、このＰＮＰトランジスタは、ＮＰＮトランジスタと比較すれば低速ではあるが、縦形構造とすることによりＮＰＮトランジスタと同等に微細化しており、電源回路用トランジスタとしては十分な性能を有する。
【００２８】
　以上説明したように本発明に係る上記第１の半導体装置によれば、超高速のＮＰＮトランジスタを用いることにより超高速のデジタル／アナログ回路が得られ、また、高速のＰＮＰトランジスタと組み合わせることにより、高速且つ低消費電力のＬＳＩを実現することができる。
【００２９】
　次に図２から図４を参照して本発明に係る半導体装置の第１の製造方法を説明する。この製造方法は、図１に示した超高速ＮＰＮトランジスタと高速ＰＮＰトランジスタとが同一チップに形成された半導体装置を製造する方法である。基板は高抵抗Ｐ型基板１０１とし、結晶面は＜１００＞とする。
【００３０】
　この基板上にリンを５Ｅ１５ａｔｏｍｓ／ｃｃ程度含んだＮ型のエピタキシャル層１０２を５．５μｍ成長させる（Ｓ１０１ａ，Ｓ１０１ｂ）。次に公知の露光及び拡散技術により、ＰＮＰトランジスタ形成部にのみ、ＰＮＰトランジスタの埋め込み拡散層となるＰ＋ＢＬ層（埋め込み層）１０３を形成する。（Ｓ１０２ａ，Ｓ１０２ｂ）。さらに全面にボロンを１Ｅ１６ａｔｏｍｓ／ｃｃ程度含んだエピタキシャル層１０４を１．０μｍ程度形成する（Ｓ１０３ａ，Ｓ１０３ｂ）。
【００３１】
　次に、公知の露光及び拡散技術により、ＮＰＮトランジスタの埋め込み拡散層となるＮ＋ＢＬ層１０５を形成した後、全面に５Ｅ１６ａｔｏｍｓ／ｃｃ程度のリンを含んだＮ型のエピタキシャル層１０６を０．６μｍ形成する（Ｓ１０４ａ，Ｓ１０４ｂ）。次に公知の第３の露光工程を含む処理によりロコス酸化を行ってフィールド酸化膜１０７を形成した後、アクティブ領域の単結晶シリコンを露出させる（Ｓ１０５ａ，Ｓ１０５ｂ）。
【００３２】
　次にアクティブ領域を１００ｎｍ熱酸化１０８した後、全面に２００ｎｍのボロンをハイドープした多結晶シリコン１０９を成長させ、第４の露光工程によりこの多結晶シリコン層をパターニングした後、Ｓｉ窒化膜１１０を２００ｎｍ形成する（Ｓ１０６ａ，Ｓ１０６ｂ）。次に、全面にＣＶＤ酸化膜１１１を５００ｎｍ形成した後、第５の露光工程によりトレンチ形成用のマスクとなるＣＶＤ酸化膜１１１及びフィールド酸化膜を異方性エッチングにより加工し、フィールド酸化膜下のＳｉ基板を露出させる。（Ｓ１０７ａ，Ｓ１０７ｂ）。次に、残存するＣＶＤ酸化膜をマスクとしてトレンチエッチを行い、７．５μｍ深さのトレンチを形成する。（Ｓ１０８ａ，Ｓ１０８ｂ）。
【００３３】
　次に、露出表面を２０ｎｍ程度酸化させた後、低圧条件でＴＥＯＳ膜（１１２）を７００ｎｍ程度成長させてトレンチを埋める。さらに全面をエッチバックし、Ｓｉ窒化膜１１０が露出した状態を終点検出としてエッチングを完了し、続いて熱リン酸を用いて残存するＳｉ窒化膜を総て除去した後、再度、Ｓｉ窒化膜１１３を２００ｎｍ形成する（Ｓ１０９ａ，Ｓ１０９ｂ）。
【００３４】
　次に、上記トレンチの形成方法と同様の方法により、トランジスタのコレクタ電極引き出し部を形成する。即ち、マスク酸化膜生成、第６の露光工程、異方性エッチングによりコレクタ電極引き出し部が形成されるホールを開口し、レジストを除去してから全面に多結晶シリコンを１μｍ形成し、エッチバックして該ホールに多結晶シリコンをプラグ状に残存させる。
【００３５】
　そして、第７の露光工程を含む処理により、ＰＮＰトランジスタを保護した状態で、リンを２Ｅ１６ａｔｏｍｓ／ｃｍ２の濃度でイオン注入し、さらに第８の露光工程を含む処理によりＮＰＮトランジスタを保護した状態で、ボロンを２Ｅ１６ａｔｏｍｓ／ｃｍ２の濃度でイオン注入し、活性化させた後にマスク酸化膜と窒化膜１１３とを除去し、再度全面にＳｉ窒化膜１１４を形成する。（Ｓ１０９ａ，Ｓ１０９ｂ）。その結果、ＰＮＰトランジスタのコレクタ電極引き出し部にはＰ＋型の多結晶シリコン１１５が形成され、またＮＰＮトランジスタのコレクタ電極引き出し部にはＮ＋型の多結晶シリコン１１６が形成される（Ｓ１１０ａ，Ｓ１１０ｂ）。
【００３６】
　尚、図示していないが、上記のコレクタ電極引き出し部の形成工程では、図１（ｃ）に示すＰＮＰトランジスタのベース電極引き出し部も同時に形成される。具体的には、上記第６の露光工程と、それに続くエッチング工程によりＮ型エピタキシャル層に接続するホールを開口し、この部分に多結晶シリコンを埋め込む。そして上記第７の露光工程と、それに続くイオン注入工程によりこのベース電極引き出し部にも選択的にリンを注入する。
【００３７】
　次に、第９の露光工程及びエッチング工程により、アクティブ領域中心部分のＳｉ窒化膜１１４と多結晶シリコン１０９とを除去して開口部を形成し、熱酸化膜１０８を露出させる。さらに全面にＳｉ窒化膜１１７を１５０ｎｍ形成した後、これを異方性エッチングする。これにより該開口部の側壁にＳｉ窒化膜がサイドウォール状に残存する（Ｓ１１１ａ，Ｓ１１１ｂ）。続いて希釈ＨＦにより、上記開口部の露出した熱酸化膜１０８をエッチングし、更に２５０ｎｍ程度サイドエッチする（Ｓ１１２ａ，Ｓ１１２ｂ）。
【００３８】
　次に、ＮＰＮトランジスタ、ＰＮＰトランジスタ共、選択エピタキシャル成長を行う。成長方法は減圧ＣＶＤ方式であり、成長条件は、９００℃の水素雰囲気で自然酸化膜を完全に除去した後、ＳｉＨ２Ｃ１２をＳｉソースガス、ＧｅＨ４をＧｅソースガス、ＳｉＣＨ６をＣａｒｂｏｎソースガス、ＰＨ３をＮ型ドーピングガス、さらに水素をキャリアガスとする。圧力は２０Ｔｏｒｒであり、選択性を得るためにＨＣｌも添加する。このような雰囲気で、Ｎ型Ｓｉを５０ｎｍ程度エピタキシャル成長させた後、Ｇｅ組成２５％、Ｃａｒｂｏｎ組成０．５％の均一プロファイルで、約５０ｎｍのＮ型エピタキシャル成長１１８ａを行った後、温度を７５０℃にランプアップさせ、５Ｅ１９ａｔｏｍｓ／ｃｃ程度のＰ型不純物を含んだ単結晶シリコン１１８ｂを２３ｎｍ成長させた後、アニール処理を行う。（Ｓ１１３ａ，Ｓ１１３ｂ）。
【００３９】
　次に、ＰＮＰトランジスタのベース多結晶シリコン以外の領域とＮＰＮトランジスタとを保護した状態で行う第１０の露光工程により、レジストパターンを形成した後、ＰＮＰトランジスタにボロンを１００ｋｅＶ、１Ｅ１５ａｔｏｍｓ／ｃｍ２の条件でイオン注入し、ＰＮＰトランジスタの活性エミッタ領域１１９を形成する。（Ｓ１１４ａ，Ｓ１１４ｂ）。
【００４０】
　次に、全面を５ｎｍ程度熱酸化させた後、全面に５０ｎｍのＣＶＤ酸化膜１２０と１５０ｎｍのＮ型多結晶シリコン１２１を順次成長させる。この工程でのサーマルバジェットにより、単結晶シリコン１１８ｂからボロンがＳｉＧｅ：Ｃ層１１８ａの表面部に拡散して初期の活性ベース領域が形成される。次に、この多結晶シリコン１２０をエッチバックし、多結晶シリコン１２０を開口部の側壁部にのみサイドウォール状に残存させ、一方、開口部の底部ではＣＶＤ酸化膜１２０の表面を露出させる。そして第１１の露光工程によりＰＮＰトランジスタのみを保護し、ＮＰＮトランジスタの露出したＣＶＤ酸化膜、及びその下の熱酸化膜を除去し、エピタキシャルシリコン層を露出させる。（Ｓ１１５ａ，Ｓ１１５ｂ）。
【００４１】
　次に全面にＮ＋型の多結晶シリコン１２２を形成し、第１２の露光工程により、ＮＰＮトランジスタのエミッタ電極となる部分を除き除去する。最後にＲＴＡ（Rapid Thermal Annealing）処理を行い、ＮＰＮトランジスタでは、再分布による最終的な活性ベース層とポリシリコンからの拡散による活性エミッタ部１２３とを再分布により形成する（Ｓ１１６ａ，Ｓ１１６ｂ）。尚、選択エピタキシャル成長工程と、ＰＮＰトランジスタの活性エミッタ形成のためのイオン注入工程の順番を逆にしてもよい。この場合、注入エネルギーは低くできる。
【００４２】
　本発明に係る上記第１の製造方法によれば、以降の配線工程を除けば、総計１２回の露光工程で超高速ＳｉＧｅ：Ｃ−ＨＢＴであるＮＰＮトランジスタと高速の縦型ＰＮＰトランジスタとを同一チップに形成することができる。また選択ＳｉＧｅ：Ｃのエピタキシャル成長は、ＮＰＮトランジスタ及びＰＮＰトランジスタの両方で行われ、ＮＰＮトランジスタではベース層が形成され、ＰＮＰトランジスタではエミッタの一部が形成される。このようにこの製造方法は、ＰＮＰトランジスタをＮＰＮトランジスタとは別個の工程で形成するものではなく、工程の共通化された整合性のよい方法となっている。
【００４３】
　また、ＮＰＮトランジスタだけを搭載したデバイスを製造する場合と比較しても、ベース形成後は追加の熱処理は一切不要であり、ＰＮＰトランジスタを搭載したことによるデバイス性能の低下は発生しない。さらにＰＮＰトランジスタのパラメータの中、ＡＣ特性に大きな影響を与える遮断周波数ｆＴや、ＤＣ特性に大きな影響を与える電流増幅率ｈＦＥは、エミッタを形成する際のイオン注入のエネルギーとドープ量によってコントロールすることができる。これらのパラメータの値は、従来の横型トランジスタの場合、平面パターンに大きく支配されていたが、上記の本発明に係る第１の製造方法では、上記したようにプロセス条件によってコントロール可能であるので高性能化が容易である。
【００４４】
　次に図５を参照して本発明に係る第２の半導体装置を説明する。第２の半導体装置は、同一チップにＭＯＳトランジスタ（ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ）とバイポーラトランジスタ（ＰＮＰトランジスタ、ＮＰＮトランジスタ）とを形成したものである。図５（ａ）にＮＭＯＳトランジスタの断面構造、図５（ｂ）にＰＭＯＳトランジスタの断面構造、図５（ｃ）にＰＮＰトランジスタの断面構造、図５（ｄ）にＮＰＮトランジスタの断面構造を示す。
【００４５】
　ＮＭＯＳトランジスタ部及びＰＮＰトランジスタ部では、Ｐ型基板２１にＮ型エピタキシャル層２２、Ｐ＋層２３、Ｐ型エピタキシャル層２４が順次積層されている。ＰＭＯＳトランジスタ部及びＮＰＮトランジスタ部では、Ｐ型基板２１にＮ型エピタキシャル層２２、Ｎ＋層３３、Ｎ型エピタキシャル層３４が順次積層されている。
【００４６】
　バイポーラトランジスタは、自己整合型２層多結晶シリコンによる縦形構造を有し、ＰＮＰトランジスタはベース３９にＳｉＧｅ層を用い、ＮＰＮトランジスタはベース４１にＳｉＧｅ：Ｃ層を用いている。ＭＯＳトランジスタは、チャネル下部に基板と格子緩和した高組成のＳｉＧｅ層を有し、その上には格子緩和していないチャネルを形成するＳｉ単結晶層２９，３７が存在する。またソース、ドレイン電極２８，３６は、バイポーラトランジスタのベース電極と同じ層に形成され、ドーピング型はＮＰＮトランジスタ及びＰＭＯＳトランジスタではＰ＋型、ＰＮＰトランジスタ及びＮＭＯＳトランジスタではＮ＋型となっている。さらにバイポーラトランジスタのエミッタ電極とＭＯＳトランジスタのゲート電極３２，３８も共通であり、ＰＮＰトランジスタ及びＮＭＯＳトランジスタではＰ＋型にドーピングされ、ＮＰＮトランジスタ及びＰＭＯＳトランジスタではＮ＋型にドーピングされている。
【００４７】
　ＭＯＳトランジスタは端部のない閉じた構造であり、図５（ｅ）及び（ｆ）の平面図に示すように各電極は楕円形や矩形の環状構造となる。またＭＯＳトランジスタのチャネル下部の電位を独立にコントロールできるようにするためポリシリコン電極２７，３５が設けられている。また各トランジスタはフィールド酸化膜２５とトレンチ２６により、互いに分離されている。
【００４８】
　上記構成の半導体装置によれば、寄生容量や寄生抵抗が小さく、且つ活性領域での信号遅延も小さいＣ−ＢｉＣＭＯＳが構成できる。バイポーラトランジスタは共にＨＢＴであり、特にＮＰＮトランジスタはＳｉＧｅ：Ｃ層を活性ベースに有する超高速タイプである。またＰＮＰトランジスタもＳｉＧｅベースのＨＢＴであり高速性能が実現される。
【００４９】
　また、ＭＯＳトランジスタはチャネル下部に基板と格子緩和したＳｉＧｅ層を有し、チャネルのシリコン層の結晶構造がひずむことによるモビリティーの増大が期待できる構造となっている。またセルフアライン縮小により、０．３５μｍのデザインルールであっても、０．１μｍ以下のゲート長が実現できる。更に、チャネル下部の電位が独立に制御できるので、トランジスタをオンにするためにゲートに印加すべき電圧が可変の（ＶＴＭＯＳ）ような使用方法も可能である。このような理由から、本実施形態によれば、高速・高集積・低消費電力・高駆動能力を有するＬＳＩを設計・製造することが可能となる。
【００５０】
　次に本発明に係る半導体装置の第２の製造方法を説明する。本方法は、前に説明した第１の製造方法を基本としており、図４のＳ１１５ａ，Ｓ１１５ｂに示した工程までは、第１の製造方法と同じであり、この工程で得られる断面構造を図６にＳ２０１ａ，Ｓ２０１ｂとして示す。
【００５１】
　本方法では、次にＮ＋の多結晶シリコン２００を選択的に成長させる。（Ｓ２０２ａ，Ｓ２０２ｂ）。ＮＰＮトランジスタではこの多結晶シリコンはエミッタ電極となる。ＰＮＰトランジスタではこの多結晶シリコン層は直接的には不要であるが、自己整合的にラテラル成長層を形成し、次の工程でマスクとして使用される。次に、レジスト２１０によりＮＰＮトランジスタを保護した後、リンを５００ｋｅＶ、１Ｅ１４ａｔｏｍｓ／ｃｍ２の条件でイオン注入する。その結果、上記多結晶シリコンのマスク効果により、ＰＮＰトランジスタの活性ベースとベース電極を接続するリンク部にキャリア濃度が増大した領域２０２が形成される（Ｓ２０３ａ，Ｓ２０３ｂ）。レジストを除去した後は真性エミッタ形成のため、ＲＴＡ処理を行う。
【００５２】
　尚、上記第２の製造方法ではＮ＋多結晶シリコン２００の選択成長を用いたが、第１の製造方法の場合と同様に、Ｎ＋多結晶シリコンを全面成長させ、露光及びエッチングによりパターン形成してもよい。但し、露光装置の照射誤差が無視できず、これに起因した抵抗の微増の可能性がある。
【００５３】
　上記第２の製造方法によれば、ＰＮＰトランジスタの真性ベースと多結晶のベース電極との接続部分の不純物濃度を真性ベースと同じ（５Ｅ１６ａｔｏｍｓ／ｃｃ）にすることができる。この領域はエピタキシャル成長によって形成され、ＮＰＮの真性コレクタと共通であるため、単純にイオン注入を行うとＰＮＰトランジスタの電流増幅率ｈＦＥの低下と、ＮＰＮトランジスタのコレクタ・ベース間の寄生容量Ｃｔｃの増加を招く。そこで、本第２の製造方法では、ＮＰＮトランジスタを保護するために露光工程が１回増加するが、自己整合的に選択成長した多結晶シリコンをマスクにして、ＰＮＰトランジスタの上記リンク部の濃度だけを効果的に増加させている。その結果としてＰＮＰトランジスタのトータルのベース抵抗が低下することになる。非自己整合的にイオン注入を行う場合には、ずれが発生し、ベース抵抗の低減効果は多少低下する。
【００５４】
　次に本発明に係る半導体装置の第３の製造方法を図７を参照して説明する。本製造方法も前に説明した第１の製造方法を基本としているが、アクティブ素子としてＮＰＮトランジスタ及びＰＮＰトランジスタに加え、ＰＮＰＮサイリスタも同じチップに形成するものである。
【００５５】
　図４のＳ１１４ａ，Ｓ１１４ｂの工程までは、第１の製造方法と同じであり、この工程で得られる断面構造を図７にＳ３０１ａ，Ｓ３０１ｂとして示す。以降はＰＮＰＮサイリスタとＮＰＮトランジスタの形成工程を示す。ＰＮＰトランジスタの形成工程は第１の製造方法と同じである。
【００５６】
　Ｓ３０１ａ，Ｓ３０１ｂの工程完了後、第１の製造方法と同様に、露出Ｓｉ面を５ｎｍ程度酸化した後、５０ｎｍのＣＶＤ酸化膜３０１、２００ｎｍの多結晶シリコン５０２を順次堆積させ、異方性エッチングにより、この多結晶シリコンをエッチバックし、側壁部にのみサイドウォール状に残存させる。ここでＰＮＰトランジスタのみを保護するレジストパターンを形成した後、ＰＮＰＮサイリスタとＮＰＮトランジスタについて、ＣＶＤ酸化膜３０１と５ｎｍの熱酸化膜をエッチングする（Ｓ３０２ａ，Ｓ３０２ｂ）。
【００５７】
　レジストを除去した後、全面に２００ｎｍのＮ＋型多結晶シリコン３０３を形成し、続いてＲＴＡ処理を行うことによりこの多結晶シリコンから不純物を拡散させることにより活性Ｎ＋拡散領域３０４を形成する（Ｓ３０３ａ，Ｓ３０３ｂ，Ｓ３０３ｃ）。以上の工程によりＮＰＮトランジスタ、ＰＮＰトランジスタ、ＰＮＰＮサイリスタが形成される。いずれも縦形構造である。
【００５８】
　上記第３の製造方法は、特別の工程を追加することなくサイリスタ素子が形成できるという利点があり、ＮＰＮトランジスタとＰＮＰトランジスタに加え、ＰＮＰＮサイリスタも縦形構造に形成できるので負性抵抗素子を必要とするデバイスの製造に有利である。
【００５９】
　次に本発明に係る半導体装置の第４の製造方法を図８を参照して説明する。
本方法も前に説明した第１の製造方法を基本とするものであり、図４のＳ１１５ａ，Ｓ１１５ｂに示した工程までは、第１の製造方法と同じであり、この工程で得られる断面構造を図８にＳ４０１ａ，Ｓ４０１ｂとして示す。
【００６０】
　本方法では、その後、ＮＰＮトランジスタだけでなくＰＮＰトランジスタについても露出したＣＶＤ酸化膜と極薄熱酸化膜をエッチングし、ドーピングしていない多結晶シリコンを２００ｎｍ程度形成させる。公知の方法により、ＰＮＰトランジスタ上の多結晶シリコンのホウ素濃度を２Ｅ２０ａｔｏｍｓ／ｃｃに選択的にドーピング４００ａし、またＮＰＮトランジスタ上の多結晶シリコンのリン濃度を３Ｅ２０ａｔｏｍｓ／ｃｃ程度に選択的にドーピング４００ｂした後、電極のパターニングを行う。その後、ＲＴＡ処理を行うことによりＮＰＮトランジスタの真正エミッタ領域を形成する（Ｓ４０２ａ，Ｓ４０２ｂ）。尚、ＰＮＰトランジスタにおいては、既に真性エミッタ領域は形成されている。
【００６１】
　本方法によれば、第１の製造方法に比べ、エミッタ抵抗の小さいＰＮＰトランジスタを形成することができる。但し、露光工程が増加し、また、Ｉｎ−ｓｉｔｕのドーピングが行えないので、多結晶シリコン４００ａ，４００ｂ中の均一化アニール処理等が必要になる場合もある。
【００６２】
　次に、本発明に係る半導体装置の第５の製造方法を図９及び図１０を参照して説明する。本方法では、同じチップにより高速なＰＮＰトランジスタ及びＮＰＮトランジスタを形成することができる。ここではウエハ基板は＜１００＞の結晶方位を持った高抵抗Ｐ型基板５０１とする（Ｓ５０１ａ，Ｓ５０１ｂ）。
【００６３】
　先ず、リンを５Ｅ１５ａｔｏｍｓ／ｃｃ程度含んだＮ型のエピタキシャル成長膜５０２を約５．５μｍ成長させ、公知の２回の露光技術、不純物拡散技術を用いて埋め込み拡散層となる領域を形成する。これによりＮＰＮトランジスタではＮ＋ＢＬ層５０４、ＰＮＰトランジスタではＰ＋ＢＬ層５０３が形成される（Ｓ５０２ａ，Ｓ５０２ｂ）。次に、全面に常圧でエピタキシャル成長を行う。膜厚は、約０．７μｍであり、ドーピングガスは流さない。この結果Ｐ＋ＢＬ層５０３上にはＰ型のエピタキシャル層５０５ａが成長し、Ｎ＋ＢＬ層５０４上にはＮ型のエピタキシャル層５０５ｂが成長する（Ｓ５０３ａ，Ｓ５０３ｂ）。これはエピタキシャル膜成長中のオートドーピング効果、即ち表面から蒸発した不純物原子が雰囲気中ガスと衝突・散乱して成長膜中に取り込まれる現象に基づくものであり、平均自由行程が短い方が有利である。
【００６４】
　次に、第３の露光工程を含む公知の技術により、ロコス酸化によるフィールド酸化膜５０６を形成する。これによりアクティブ領域が規定される。アクティブ領域上の酸化膜を除去した後（Ｓ５０４ａ，Ｓ５０４ｂ）、アクティブ領域を１００ｎｍ熱酸化５０７し、さらに全面に多結晶シリコン５０８を形成する。そして第４の露光工程とエッチング技術により、この多結晶シリコンをベース電極引き出しとなるようにエッチングし、その後、全面にＳｉ窒化膜５０９を形成する（Ｓ５０５ａ，Ｓ５０５ｂ）。
【００６５】
　次に、前に説明した第１の製造方法と同様に、第５の露光工程を含む工程により、内部が酸化膜で充填されたトレンチ５２０を形成し、第６の露光工程を含む一連の工程により、コレクタ電極部を多結晶シリコンでプラグ状に埋め込み、表面のマスク酸化膜を全て除去し、続いてＳｉ窒化膜も全て除去する。そして、第６及び第７の露光工程、これに続くリンイオンの注入工程により、ＰＮＰトランジスタのベース電極５０８ａとＮＰＮトランジスタのコレクタ電極５１２をＮ＋型にする。さらにボロンイオンの注入を行い、ＰＮＰトランジスタのコレクタ電極５１１とＮＰＮトランジスタのベース電極５０８ｂをＰ＋型にする。その後のアニール処理により、コレクタプラグから基板接続部まで不純物拡散を行い、更に全面にＳｉ窒化膜５１０を形成する（Ｓ５０６ａ，Ｓ５０６ｂ）。
【００６６】
　次に、第８の公知の露光、エッチング技術によりＳｉ窒化膜５１０と多結晶シリコン５０８とを０．５μｍ幅でエッチングし、更に全面にシリコン窒化膜を１０００Å程度生成した後、この膜をエッチバックすることにより、エッチング領域側壁部にサイドウォール状の窒化膜層５１３を残存させる。（Ｓ５０７ａ，Ｓ５０７ｂ）。次に、第９の露光工程によりＮＰＮトランジスタをレジストパターンで保護してから希釈ＨＦによりＰＮＰトランジスタ部の露出した熱酸化膜５０７をエッチングし、サイドエッチを２５０ｎｍ程度行い、多結晶シリコン５０８の底面部を一部露出させる。続いてレジストを除去してから選択エピタキシャル成長を行う（Ｓ５０８ａ，Ｓ５０８ｂ）。生成膜５１４の構成は以下の通りである。
（１）Ｐ型シリコン層、不純物濃度５Ｅ１６ａｔｏｍｓ／ｃｃ：５０ｎｍ
（２）Ｐ型ＳｉＧｅ層、不純物濃度５Ｅ１６ａｔｏｍｓ／ｃｃ：３０ｎｍ
（３）Ｎ型ＳｉＧｅ層、ピーク不純物濃度５Ｅ１９ａｔｏｍｓ／ｃｃ、：１０ｎｍ
（４）Ｎ-型ＳｉＧｅ層：２０ｎｍ
（５）Ｎ-型シリコン層：２５ｎｍ
【００６７】
　エピタキシャル成長条件は、第１の製造方法に示した条件に類似しているが、カーボンを含まず、Ｐ／Ｎ構成が逆転している。活性ベースは、ＳｉＧｅ層の幅１０ｎｍを初期幅としているが、最終的には熱拡散により４０ｎｍ程度に広がる。次にＰＮＰトランジスタ部の露出Ｓｉ面を５ｎｍ程度熱酸化５１５する（Ｓ５０９ａ，Ｓ５０９ｂ）。レジストパターンで保護してから、今度は第１０の露光工程により、ＮＰＮトランジスタ部に露出している熱酸化膜５０７を希釈ＨＦでエッチングし、２５０ｎｍ程度サイドエッチする（Ｓ５１０ａ，Ｓ５１０ｂ）。そして、この部分に第１の製造方法と同様に、選択エピタキシャル成長５１８を行い、トランジスタの真性ベースを形成する（Ｓ５１１ａ，Ｓ５１１ｂ）。
【００６８】
　本方法は、上記したように連続して行われる２回の選択エピタキシャル工程により、ＰＮＰトランジスタ、ＮＰＮトランジスタのベース形成を行い、これにより、両トランジスタをＨＢＴ化する点を特徴とする。最初に選択成長させた表面は、５ｎｍ程度熱酸化させるので２回目の選択成長時には全く影響を及ぼさない。
【００６９】
　次に、希釈ＨＦによりＰＮＰトランジスタの選択エピタキシャル表面上の酸化膜を除去してから表面を５ｎｍ程度熱酸化させ、続いてＣＶＤ酸化膜生成、多結晶シリコン生成を連続的に行う。更に、これらの膜を順次エッチングして、選択エピタキシャル表面を露出させてからノンドープの多結晶シリコン５１６を成長させる。更に、第１１、１２の露光工程、イオン注入を含む公知の工程により、ＰＮＰトランジスタ部の多結晶シリコン５１６に不純物としてボロンを１Ｅ２１ａｔｏｍｓ／ｃｍ２程度の濃度で注入してＰ＋型５１６ａとし、一方、ＮＰＮトランジスタ部の多結晶シリコン５１６に不純物として砒素またはリンを同程度の濃度で注入し、Ｎ＋型５１６ｂとする。更に、７５０℃程度で均一化アニール処理を行った後、第１３の露光工程及びエッチング工程により、各トランジスタのエミッタ電極を成形する。最後に、多結晶シリコンから不純物の拡散をＲＴＡ処理により行い真性エミッタ領域５１７ａ，５１７ｂを形成する（Ｓ５１２ａ，Ｓ５１２ｂ）。尚、本方法では、選択エピタキシャル成長をＰＮＰトランジスタ部から先に行っているが、ＮＰＮトランジスタ部から先におこなってもよい。
【００７０】
　本第５の製造方法では、トータルで１３回の露光工程により縦形のＰＮＰトランジスタとＮＰＮトランジスタの両方を形成できる。また、第１の製造方法と異なり、ＰＮＰトランジスタも縦形のＨＢＴとすることが可能であり、そのため遮断周波数が５０ＧＨｚ以上のＰＮＰトランジスタを形成することが可能である。ＮＰＮトランジスタだけでなく、ＰＮＰトランジスタも縦形構造のＨＢＴとし、これにより相補型回路を構成することにより、バイポーラデバイスの高速化のみならず低消費電力化、高駆動能力化の点でも大きなメリットが得られる。
【００７１】
　上記したように、本方法の最大の特徴は、選択エピタキシャル成長法の特性を生かし、２回に分けて選択成長を行う点である。最初にＰＮＰトランジスタ部もしくはＮＰＮトランジスタ部のみの選択成長を行い、この部分の表面を極薄酸化してから２回目の選択成長を行うことにより、２回目の選択成長部分は１回目の選択成長部分の影響を全く受けない。酸化もＲＴＯ等の方法を用い、また２回目の成長時の温度も全て８００℃以下で短時間に行うことができ、サーマルバジェットによるプロファイルの再分布も最小限に抑えられる。
【００７２】
　次に、本発明に係る半導体装置の第６の製造方法を図１１及び図１２を参照して説明する。本方法は、前に説明した本発明に係る第２の半導体装置を製造する方法、即ち同じチップにＰＮＰ、ＮＰＮ、ＰＭＯＳ、ＮＭＯＳの４種類のトランジスタを形成するものである。本方法は上記の第５の製造方法と同じ工程を多く含むので図９及び図１０も参照しながら説明する。
【００７３】
　本方法は、図９のＳ５０７ａ, Ｓ５０７ｂの工程までは第５の製造方法と同じである。本方法ではこの工程の後、第９の露光工程によりＰＮＰトランジスタとＮＭＯＳトランジスタをレジストパターンで保護してからリンイオンの注入を行い、ＮＰＮトランジスタ部では真性コレクタ領域を形成し、ＰＭＯＳトランジスタ部ではチャネル直下のリン濃度の増加した領域６０５を形成する。同様に、第１０の露光工程によりＮＰＮトランジスタとＰＭＯＳトランジスタをレジストパターンで保護してからボロンイオンの注入を行い、ＰＮＰトランジスタ部では真性コレクタ領域を形成し、ＮＭＯＳトランジスタ部ではチャネル直下のボロン濃度の増加した領域６１１を形成する。
【００７４】
　次に、第１１の露光工程により、ＰＮＰトランジスタ、ＮＰＮトランジスタをレジストパターンで保護してから露出熱酸化膜（図９の５０７相当）を除去し、２５０ｎｍ程度サイドエッチし、レジストを除去した後、エピタキシャル層の選択成長を行う。この層は２層構成であり、第１層は４０％のＧｅを含む、膜厚１００ｎｍのＳｉＧｅエピタキシャル層（Ｎ型ＳｉＧｅ層６０６、Ｐ型ＳｉＧｅ層６１２）である。第２層は、Ｇｅを含まないＳｉエピタキシャル層（多結晶シリコン層６０７、６１３）であり２５ｎｍの膜厚とする。第１層のエピタキシャル成長では、基板結晶面とＳｉＧｅエピタキシャル層との界面でストレス緩和が起こる。しかし、第２層のエピタキシャル成長では、膜厚が２５ｎｍと薄いので、下層のＧｅ組成が高いにもかかわらず界面でのストレス緩和は起こらない。
【００７５】
　その結果、ＳｉＧｅ層は立方晶の結晶構造となるが、シリコン層は正方晶の結晶構造となり、内部にストレスを受けた状態となる。またエピタキシャル成長前に、夫々のトランジスタの表面濃度を増大させるイオン注入を行っているのでオートドーピング効果により、ＰＭＯＳトランジスタはエピタキシャル層全体がＮ型に、ＮＭＯＳトランジスタはＰ型となる。以上の工程により得られる構造を拡大してＳ６０１ａ、Ｓ６０１ｂに示す。
【００７６】
　次に、このＭＯＳトランジスタ部の表面のシリコン層６０８を５ｎｍ程度熱酸化させた後、第１２の露光工程によりＰＭＯＳ及びＮＭＯＳトランジスタとＮＰＮトランジスタを保護した状態で希釈ＨＦによりＰＮＰトランジスタ部の露出熱酸化膜５０７を除去し、２５０ｎｍ程度サイドエッチする。この状態で第５の製造方法で説明したＰＮＰトランジスタの選択エピタキシャル成長を行い、真性ベース領域を形成する。この領域は３層構成であり、第１層６１８がボトムシリコン層、第２層６２０がＳｉＧｅ層、第３層６２１がキャップシリコン層である。また第２層のＳｉＧｅ層は、さらに中心部にＮ型にドープされる層を有する（Ｓ６０１ｄ）。
【００７７】
　次に、露出シリコン表面を５ｎｍ熱酸化させた後、第１３の露光工程によりＭＯＳトランジスタ部及びＰＮＰトランジスタ部を保護し、希釈ＨＦによりＮＰＮトランジスタ部の熱酸化膜５０７を除去し、２５ｎｍ程度サイドエッチを行う。そして、このＮＰＮトランジスタにも第５の製造方法で説明した真性ベース層を形成する選択エピタキシャル成長を行う（Ｓ６０１ｃ）。この層は３層構成であり、第１層がボトムシリコン層６１４、第２層がＳｉＧｅ：Ｃ層６１６、第３層がキャップシリコン層６１７である。
【００７８】
　その後、露出シリコン表面を５ｎｍ程度熱酸化した後、全面にＣＶＤ酸化膜（６２２）を５０ｎｍ程度形成し、さらに多結晶シリコン６２３を１５０ｎｍ程度形成した後、エッチバックし、この多結晶シリコンをサイドウォール状に残存させる（Ｓ６０２ａ，Ｓ６０２ｂ，Ｓ６０２ｃ，Ｓ６０２ｄ）。
【００７９】
　次に、露出した酸化膜を除去した後、ＭＯＳトランジスタのゲート酸化膜となる熱酸化膜６２４を形成する。そして、第１４及び第１５の露光工程によりＰＭＯＳトランジスタ部にはＰ＋イオン注入を行い、ＮＭＯＳトランジスタ部にはＢＦ２＋イオン注入を行う（Ｓ６０３ａ，Ｓ６０３ｂ）。
【００８０】
　次に第１６の露光工程によりＭＯＳトランジスタを保護した状態で、ＰＮＰトランジスタとＮＰＮトランジスタ表面部の熱酸化膜を除去し、全面に多結晶シリコンを２００ｎｍ成長させる。更に、第１４及び第１５の露光工程とイオン注入工程を含む処理により、ＮＭＯＳトランジスタとＰＮＰトランジスタ上部の多結晶シリコンをＰ＋型にドープし、ＰＭＯＳトランジスタとＮＰＮトランジスタ上部の多結晶シリコンをＮ＋型にドープする。そして活性化及び均一化のアニール処理を７５０℃〜８００℃で行った後、第１７の露光工程により、多結晶シリコンをバイポーラトランジスタではエミッタ電極、ＭＯＳトランジスタではゲート電極に形成し、さらにバイポーラトランジスタの真性エミッタを形成するためドライブインをＲＴＡ処理により行う（Ｓ６０４ａ，Ｓ６０４ｂ，Ｓ６０４ｃ，Ｓ６０４ｄ）。
【００８１】
　上記第６の製造方法では、ＰＮＰ及びＮＰＮのバイポーラトランジスタに加えてＮＭＯＳ及びＰＭＯＳのＭＯＳトランジスタも同じチップに形成することができる。本方法は、ＭＯＳトランジスタを完全に別に作り込むのではなく、バイポーラトランジスタと同じフレームワーク用いて共通に形成する点に特徴がある。即ち、ＮＭＯＳトランジスタは、伝導型も含めてＰＮＰトランジスタと同じフレームワーク上に形成していき、ＰＭＯＳトランジスタは伝導型も含めてＮＰＮトランジスタと同じフレームワーク上に形成して行くことを特徴とする。
【００８２】
　ＭＯＳトランジスタは、前出の本発明に係る第２の半導体装置のようにリング状の平面構造となるという条件は付くが、微細化すれば占有面積も十分小さくでき、緩和ＳｉＧｅ層上でストレスを受けたシリコン上にチャネルを有するので、モビリティーが増加し動作速度の向上が期待できる。また自己整合縮小により、０．３５μｍのデザインルールで０．１μｍ以下のゲート長も実現できる。またＰＮＰ及びＮＰＮの両トランジスタ共、ベースにＳｉＧｅ（Ｃ）構造を有し超高速性が期待できる。また製造工程においても露光工程はトータルで１７回に抑えており、各素子の工程共通化も十分に行っており、従来のＣ−ＢｉＣＭＯＳを製造する方法に比較して優位性が極めて高い。また各トランジスタの性能を決定するベース形成やチャネル形成工程以降は、余計な熱処理がほとんど加わらない方法ともなっており、全てのアクティブ素子の特性劣化が極めて小さい。また各アクティブ素子の特性に重要な影響を与える工程は、個別的にチューニング可能であり、特性の最適化も容易であり、自由度が高い点も大きな利点である。
【図面の簡単な説明】
【００８３】
【図１】本発明に係る第１の半導体装置の構造を示す図である。
【図２】本発明に係る半導体装置の第１の製造方法を説明する図である。
【図３】本発明に係る半導体装置の第１の製造方法を説明する図である。
【図４】本発明に係る半導体装置の第１の製造方法を説明する図である。
【図５】本発明に係る第２の半導体装置の構造を示す図である。
【図６】本発明に係る半導体装置の第２の製造方法を説明する図である。
【図７】本発明に係る半導体装置の第３の製造方法を説明する図である。
【図８】本発明に係る半導体装置の第４の製造方法を説明する図である。
【図９】本発明に係る半導体装置の第５の製造方法を説明する図である。
【図１０】本発明に係る半導体装置の第５の製造方法を説明する図である。
【図１１】本発明に係る半導体装置の第６の製造方法を説明する図である。
【図１２】本発明に係る半導体装置の第６の製造方法を説明する図である。
【図１３】従来の半導体装置の構造を示す図である。
【符号の説明】
【００８４】
　１　Ｐ型基板、　２　Ｎ型エピタキシャル層、　３　Ｐ＋埋め込み層、　４　Ｐ−エピタキシャル層、　５　Ｎ型エピタキシャル層、　６　フィールド酸化膜、　７　トレンチ、　８　熱酸化膜、　９　Ｐ＋多結晶シリコン、　１０　Ｎ＋多結晶シリコン、　１１　Ｐ＋多結晶シリコン、　１２　シリコン窒化膜、　１３　Ｐ＋エミッタ領域、　１４　ＣＶＤ酸化膜、　１５　多結晶シリコンサイドウォール、　１６　Ｎ＋多結晶シリコン、　１７　活性エミッタ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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