(57)【要約】【課題】動作速度の低下や消費電力の増加を抑制しながら、広い電圧範囲で低電圧系から高電圧系へのレベル・シフトを行うことができるレベルシフト回路を提供する。【解決手段】ノードＮ２がハイレベルからローレベルへ変化する際に、ｐ型ＭＯＳトランジスタＱｐ８が開放状態になってノードＮ２とノードＮ４との接続が切り離され、ノードＮ４と電源電圧ＶＤＤＨの供給線との間のインピーダンスが高くなる。同様に、ノードＮ１がハイレベルからローレベルへ変化する際に、ｐ型ＭＯＳトランジスタＱｐ７が開放状態になってノードＮ１とノードＮ３との接続が切り離され、ノードＮ３と電源電圧ＶＤＤＨの供給線との間のインピーダンスが高くなる。これにより、ノードＮ３およびノードＮ４の電圧低下が加速され、レベルシフト動作の高速化が図られる。【選択図】　　　図１
2004064632.tif 000002
【特許請求の範囲】
【請求項１】
第１の振幅をもつ入力信号に応じて、上記第１の振幅より大きい第２の振幅をもつ信号を出力するレベルシフト回路であって、
上記第２の振幅をもつ信号が出力される第１のノードおよび第２のノードと、上記第１のノードと基準電圧の供給線との間に接続され、ゲート端子に上記入力信号が入力された第１導電型の第１の絶縁ゲート型トランジスタと、
上記第１のノードと電源電圧の供給線との間に接続された第２導電型の第２の絶縁ゲート型トランジスタと、
上記第２のノードと上記基準電圧の供給線との間に接続され、ゲート端子に上記入力信号の論理レベルが反転された反転入力信号が入力された第１導電型の第３の絶縁ゲート型トランジスタと、
上記第２のノードと上記電源電圧の供給線との間に接続された第２導電型の第４の絶縁ゲート型トランジスタと、
上記第４の絶縁ゲート型トランジスタのゲート端子と上記基準電圧の供給線との間に接続され、ゲート端子に上記入力信号が入力された第１導電型の第５の絶縁ゲート型トランジスタと、
上記第２の絶縁ゲート型トランジスタのゲート端子と上記基準電圧の供給線との間に接続され、ゲート端子に上記反転入力信号が入力された第１導電型の第６の絶縁ゲート型トランジスタと、
上記第１のノードと上記第４の絶縁ゲート型トランジスタのゲート端子との間に接続された第２導電型の第７の絶縁ゲート型トランジスタと、
上記第２のノードと上記第２の絶縁ゲート型トランジスタのゲート端子との間に接続された第２導電型の第８の絶縁ゲート型トランジスタと、
上記入力信号と同一の論理レベルの第１の信号を上記第７の絶縁ゲート型トランジスタに出力する第１の信号出力回路と、
上記反転入力信号と同一の論理レベルの第２の信号を上記第８の絶縁ゲート型トランジスタに出力する第２の信号出力回路と
を有するレベルシフト回路。
【請求項２】
上記第１の信号出力回路は、
上記第１の信号の出力端子と上記基準電圧の供給線との間に接続され、ゲート端子に上記反転入力信号が入力された第１導電型の第９の絶縁ゲート型トランジスタと、
上記第１の信号の出力端子と上記電源電圧の供給線との間に接続され、ゲート端子に上記第２の信号が入力された第２導電型の第１０の絶縁ゲート型トランジスタと、
上記第１０の絶縁ゲート型トランジスタと上記電源電圧の供給線との接続ライン上に挿入された第１の負荷回路とを含み、
上記第２の信号出力回路は、
上記第２の信号の出力端子と上記基準電圧の供給線との間に接続され、ゲート端子に上記入力信号が入力された第１導電型の第１１の絶縁ゲート型トランジスタと、
上記第２の信号の出力端子と上記電源電圧の供給線との間に接続され、ゲート端子に上記第１の信号が入力された第２導電型の第１２の絶縁ゲート型トランジスタと、
上記第１２の絶縁ゲート型トランジスタと上記電源電圧の供給線との接続ライン上に挿入された第２の負荷回路とを含む、
請求項１に記載のレベルシフト回路。
【請求項３】
上記第１の負荷回路および上記第２の負荷回路は、
直列に接続された複数の第２導電型の絶縁ゲート型トランジスタを含み、当該複数の絶縁ゲート型トランジスタのゲート端子が、それぞれ基準電圧側の次段のトランジスタとの接続点に接続された、
請求項２に記載のレベルシフト回路。
【請求項４】
上記第２の絶縁ゲート型トランジスタおよび上記第４の絶縁ゲート型トランジスタと上記電源電圧の供給線との接続ライン上に挿入され、ゲート端子に所定の電圧が供給された第２導電型の第１３の絶縁ゲート型トランジスタを含む、
請求項１に記載のレベルシフト回路。
【請求項５】
上記第１の信号出力回路は、上記第７の絶縁ゲート型トランジスタのゲート端子と上記第２の絶縁ゲート型トランジスタのゲート端子とを接続する配線を含み、
上記第２の信号出力回路は、上記第８の絶縁ゲート型トランジスタのゲート端子と上記第４の絶縁ゲート型トランジスタのゲート端子とを接続する配線を含む、
請求項１に記載のレベルシフト回路。
【請求項６】
上記第２の絶縁ゲート型トランジスタおよび上記第４の絶縁ゲート型トランジスタと上記電源電圧の供給線との接続ライン上に挿入され、ゲート端子に所定の電圧が供給された第２導電型の第１３の絶縁ゲート型トランジスタを含む、
請求項５に記載のレベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はレベルシフト回路に係り、特に、低電圧系の信号を高電圧系の信号へレベル・アップするためのレベルシフト回路に関するものである。
【０００２】
【従来の技術】
集積回路の内部に用いられる電源電圧は、半導体製造プロセスの進展に伴ってますます低電圧化する傾向にあり、近年では１Ｖを下回る集積回路も珍しいものではなくなりつつある。ただし、まだ多くの集積回路では３．３Ｖ程度の電源電圧が使用されているため、集積回路間で信号を授受するための外部インターフェース回路に用いられる電源電圧については、あまり低電圧化が進んでいない。そのため、集積回路中における低電圧系の回路と外部インターフェース回路との間で信号を受け渡す場合、低電圧系の信号を高電圧系の信号へレベル・アップするためのレベルシフト回路が必要になる。
【０００３】
図５は、低電圧系の信号を高電圧系の信号へレベル・アップするための一般的なレベルシフト回路の一例を示す回路図である。
図５に示すレベルシフト回路ＬＳは、ｎ型ＭＯＳトランジスタＱｎＡ、ｎ型ＭＯＳトランジスタＱｎＢ、ｐ型ＭＯＳトランジスタＱｐＡおよびｐ型ＭＯＳトランジスタＱｐＢを有する。
【０００４】
ｎ型ＭＯＳトランジスタＱｎＡは、ノードＮ＿Ａと基準電圧ＶＳＳの供給線との間に接続される。ｎ型ＭＯＳトランジスタＱｎＢは、ノードＮ＿Ｂと基準電圧ＶＳＳの供給線との間に接続される。ｐ型ＭＯＳトランジスタＱｐＡは、ノードＮ＿Ａと電源電圧ＶＤＤＨの供給線との間に接続される。ｐ型ＭＯＳトランジスタＱｐＢは、ノードＮ＿Ｂと電源電圧ＶＤＤＨの供給線との間に接続される。ｐ型ＭＯＳトランジスタＱｐＡのゲート端子はノードＮ＿Ｂに接続され、ｐ型ＭＯＳトランジスタＱｐＢのゲート端子はノードＮ＿Ａに接続される。
【０００５】
このレベルシフト回路ＬＳには、互いに反対の論理レベル（ハイレベルまたはローレベル）を有する低電圧系の信号ＳＬ１および信号ＳＬ２が入力されており、レベルシフト回路ＬＳにおいてこの信号がレベル・アップされて、高電圧系の信号ＳＨに変換される。
信号ＳＬ１は、低電圧系の入力信号Ｓｉｎが低電圧系の電源電圧ＶＤＤＬで動作するインバータ回路ＩＮＶ＿Ａにおいて論理反転されて生成された信号であり、ｎ型ＭＯＳトランジスタＱｎＡのゲート端子に入力される。
信号ＳＬ２は、インバータ回路ＩＮＶ＿Ａの出力信号が低電圧系の電源電圧ＶＤＤＬで動作するインバータ回路ＩＮＶ＿Ｂにおいて論理反転されて生成された信号であり、ｎ型ＭＯＳトランジスタＱｎＢのゲート端子に入力される。
信号ＳＨは、レベルシフト回路ＬＳのノードＮ＿Ｂから出力される。図５に示す例では、この信号ＳＨが高電圧系の電源電圧ＶＤＤＨで動作するインバータ回路ＩＮＶ＿Ｃにおいて論理反転されて、出力信号Ｓｏｕｔが生成されている。
【０００６】
上述したレベルシフト回路ＬＳの動作について、入力信号Ｓｉｎの論理レベルがローレベルからハイレベルへ変化する場合を例に、４つの状態に分けて説明する。
【０００７】
初期状態：
入力信号Ｓｉｎがローレベルであるため、信号ＳＬ１はハイレベル、信号ＳＬ２はローレベルになっており、ｎ型ＭＯＳトランジスタＱｎＡおよびｐ型ＭＯＳトランジスタＱｐＢは導通し、ｎ型ＭＯＳトランジスタＱｎＢおよびｐ型ＭＯＳトランジスタＱｐＡは開放している。信号ＳＨは、ｐ型ＭＯＳトランジスタＱｐＢが導通しているため、電源電圧ＶＤＤＨに近い電圧でハイレベルになっている。
【０００８】
状態１：
入力信号Ｓｉｎがローレベルからハイレベルへ変化すると、信号ＳＬ１はローレベルになるので、ｎ型ＭＯＳトランジスタＱｎＡは低インピーダンス状態から高インピーダンス状態へ変化する。またこの時、信号ＳＬ２はハイレベルになるので、ｎ型ＭＯＳトランジスタＱｎＢは高インピーダンス状態から低インピーダンス状態へ変化する。
【０００９】
状態２：
ノードＮ＿Ｂには、ｐ型ＭＯＳトランジスタＱｐＢとｎ型ＭＯＳトランジスタＱｎＢとの抵抗比に応じて電源電圧ＶＤＤＨが分圧された電圧が生じている。ｎ型ＭＯＳトランジスタＱｎＢが低インピーダンス状態へ変化すると、この分圧電圧が基準電圧ＶＳＳへ向かって低下するので、ｐ型ＭＯＳトランジスタＱｐＡはゲート電圧を引き下げられて、高インピーダンス状態から低インピーダンス状態へ変化する。
【００１０】
状態３：
ｐ型ＭＯＳトランジスタＱｐＡが低インピーダンス状態へ変化すると、ノードＮ＿Ａの電圧は電源電圧ＶＤＤＨへ向かって上昇する。これにより、ｐ型ＭＯＳトランジスタＱｐＢはゲート電圧を引き上げられるため、インピーダンスが高くなる。ｐ型ＭＯＳトランジスタＱｐＢのインピーダンスが高くなると、ノードＮ＿Ｂに生じた分圧電圧が更に低下し、ｐ型ＭＯＳトランジスタＱｐＡのインピーダンスが更に低下する。こうして、ｐ型ＭＯＳトランジスタＱｐＡの低インピーダンス状態への変化と、ｐ型ＭＯＳトランジスタＱｐＢの高インピーダンス状態への変化が加速され、ノードＮＢの電圧は電源電圧ＶＤＤＨに近いハイレベルから基準電圧ＶＳＳに近いローレベルへ向かって急速に低下する。
【００１１】
状態４：
ノードＮＢの電圧が、インバータ回路ＩＮＶ＿Ｃのしきい電圧よりも下回ると、インバータ回路ＩＮＶ＿Ｃの出力信号Ｓｏｕｔはローレベルからハイレベルへ変化する。
このようにして、レベルシフト回路ＬＳにより低電圧系の信号が高電圧系の信号へレベルシフトされる。
【００１２】
【発明が解決しようとする課題】
ところで、図５に示すレベルシフト回路ＬＳが安定して動作するためには、信号ＳＨの論理レベルを反転させる際の初期において、ｐ型ＭＯＳトランジスタ（ＱｐＡ，ＱｐＢ）のインピーダンスに対しｎ型ＭＯＳトランジスタ（ＱｎＡ，ＱｎＢ）のインピーダンスを十分低くする必要がある。そのためは、ｎ型ＭＯＳトランジスタ（ＱｎＡ，ＱｎＢ）のゲート端子に、しきい電圧よりも十分大きな電圧を供給する必要がある。
【００１３】
一方、トランジスタのサイズの微細化と集積度の向上が進むにつれて、トランジスタのしきい電圧はゲート耐圧の制約を受けるようになってきている。すなわち、ゲート耐圧の高いトランジスタはこれの低いトランジスタに比べてしきい電圧を低く抑えることが難しくなってきている。汎用的な半導体製造プロセスでは、ゲート耐圧の高いトランジスタのしきい電圧が、ゲート耐圧の高いトランジスタのしきい電圧に比べて高い値に設定されている場合が多い。
【００１４】
したがって、図５に示すレベルシフト回路ＬＳでは、低電圧系と高電圧系の電圧差が大きくなると、ゲート耐圧の高いトランジスタが用いられるｎ型ＭＯＳトランジスタＱｎＡおよびｎ型ＭＯＳトランジスタＱｎＢのしきい電圧が、インバータ回路ＩＮＶ＿Ａおよびインバータ回路ＩＮＶ＿Ｂのハイレベル時の出力電圧に比べて相対的に高くなってしまい、ｎ型ＭＯＳトランジスタＱｎＡおよびｎ型ＭＯＳトランジスタＱｎＢのインピーダンスを十分に低くすることができなくなる。
【００１５】
この状態になると、論理レベルの反転が起こる際の正帰還動作が十分に働かなくなるため、論理レベルの反転が開始してから安定状態に達するまでの期間が急激に長くなり、動作速度が低下してしまう不利益が生じる。
また、レベルシフト回路ＬＳの出力信号ＳＨのレベルが長時間不安定な状態になると、電源電圧ＶＤＤＨから基準電圧ＶＳＳに流れる貫通電流が大きくなるため消費電力が増加してしまう不利益や、ホット・キャリアの影響によりトランジスタの特性の劣化が加速されて、回路の信頼性が損なわれてしまう不利益が生じる。
【００１６】
こうした不利益を回避するために、たとえば、ｎ型ＭＯＳトランジスタ（ＱｎＡ，ＱｎＢ）のチャネル幅を広くすることによって導通時のインピーダンスを低くする方法が考えられるが、この方法では電源電圧の低電圧化とともにレベルシフト回路の面積を非常に大きくしなくてはならない問題がある。
また、ｐ型ＭＯＳトランジスタ（ＱｐＡ，ＱｐＢ）の導通時のインピーダンスを高くして、ノードＮ＿ＡおよびノードＮ＿Ｂに発生させる分圧電圧を高くする方法も考えられるが、この方法ではレベルシフト回路の出力信号をローレベルからハイレベルへ変化させる時間が長くなってしまう問題がある。
【００１７】
本発明はかかる事情に鑑みてなされたものであり、その目的は、動作速度の低下や消費電力の増加を抑制しながら、広い電圧範囲で低電圧系から高電圧系へのレベル・シフトを行うことができるレベルシフト回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記の目的を達成するため、本発明のレベルシフト回路は、第１の振幅をもつ入力信号に応じて、上記第１の振幅より大きい第２の振幅をもつ信号を出力するレベルシフト回路であって、上記第２の振幅をもつ信号が出力される第１のノードおよび第２のノードと、上記第１のノードと基準電圧の供給線との間に接続され、ゲート端子に上記入力信号が入力された第１導電型の第１の絶縁ゲート型トランジスタと、上記第１のノードと電源電圧の供給線との間に接続された第２導電型の第２の絶縁ゲート型トランジスタと、上記第２のノードと上記基準電圧の供給線との間に接続され、ゲート端子に上記入力信号の論理レベルが反転された反転入力信号が入力された第１導電型の第３の絶縁ゲート型トランジスタと、上記第２のノードと上記電源電圧の供給線との間に接続された第２導電型の第４の絶縁ゲート型トランジスタと、上記第４の絶縁ゲート型トランジスタのゲート端子と上記基準電圧の供給線との間に接続され、ゲート端子に上記入力信号が入力された第１導電型の第５の絶縁ゲート型トランジスタと、上記第２の絶縁ゲート型トランジスタのゲート端子と上記基準電圧の供給線との間に接続され、ゲート端子に上記反転入力信号が入力された第１導電型の第６の絶縁ゲート型トランジスタと、上記第１のノードと上記第４の絶縁ゲート型トランジスタのゲート端子との間に接続された第２導電型の第７の絶縁ゲート型トランジスタと、上記第２のノードと上記第２の絶縁ゲート型トランジスタのゲート端子との間に接続された第２導電型の第８の絶縁ゲート型トランジスタと、上記入力信号と同一の論理レベルの第１の信号を上記第７の絶縁ゲート型トランジスタに出力する第１の信号出力回路と、上記反転入力信号と同一の論理レベルの第２の信号を上記第８の絶縁ゲート型トランジスタに出力する第２の信号出力回路とを有する。
【００１９】
本発明のレベルシフト回路によれば、入力信号に応じて第１および第５の絶縁ゲート型トランジスタが低インピーダンス状態から高インピーダンス状態に変化する場合、反転入力信号に応じて第３および第６の絶縁ゲート型トランジスタは高インピーダンス状態から低インピーダンス状態に変化する。また、入力信号と同一論理レベルの第１の信号に応じて、第７の絶縁ゲート型トランジスタは高インピーダンス状態から低インピーダンス状態に変化し、反転入力信号と同一論理レベルの第２の信号に応じて、第８の絶縁ゲート型トランジスタは低インピーダンス状態から高インピーダンス状態に変化する。第８の絶縁ゲート型トランジスタが高インピーダンス状態になると、第２の絶縁ゲート型トランジスタのゲート端子と電源電圧の供給線との間のインピーダンスが高くなるので、第６の絶縁ゲート型トランジスタの低いインピーダンスにより、このゲート端子の電圧は基準電圧に向かって急速に低下する。これにより、第２の絶縁ゲート型トランジスタが低インピーダンス状態に変化し、第１のノードの電圧は電源電圧に近いレベルへ急速に上昇する。また、第２の絶縁ゲート型トランジスタおよび第７の絶縁ゲート型トランジスタを介して供給される電源電圧により、第４の絶縁ゲート型トランジスタは急速に高インピーダンス状態に変化するため、第４の絶縁ゲート型トランジスタと第３の絶縁ゲート型トランジスタとのインピーダンスの比で決まる第２のノードの電圧は、基準電圧に近いレベルへ急速に低下する。
入力信号に応じて第１および第５の絶縁ゲート型トランジスタが高インピーダンス状態から低インピーダンス状態に変化する場合も同様である。この場合、反転入力信号に応じて第３および第６の絶縁ゲート型トランジスタは低インピーダンス状態から高インピーダンス状態に変化する。また、入力信号と同一論理レベルの第１の信号に応じて、第７の絶縁ゲート型トランジスタは低インピーダンス状態から高インピーダンス状態に変化し、反転入力信号と同一論理レベルの第２の信号に応じて、第８の絶縁ゲート型トランジスタは高インピーダンス状態から低インピーダンス状態に変化する。第７の絶縁ゲート型トランジスタが高インピーダンス状態になると、第４の絶縁ゲート型トランジスタのゲート端子と電源電圧の供給線との間のインピーダンスが高くなるので、第５の絶縁ゲート型トランジスタの低いインピーダンスにより、このゲート端子の電圧は基準電圧に向かって急速に低下する。これにより、第４の絶縁ゲート型トランジスタが低インピーダンス状態に変化し、第２のノードの電圧は電源電圧に近いレベルへ急速に上昇する。また、第４の絶縁ゲート型トランジスタおよび第８の絶縁ゲート型トランジスタを介して供給される電源電圧により、第２の絶縁ゲート型トランジスタは急速に高インピーダンス状態に変化するため、第２の絶縁ゲート型トランジスタと第１の絶縁ゲート型トランジスタとのインピーダンスの比で決まる第１のノードの電圧は、基準電圧に近いレベルへ急速に低下する。
【００２０】
また、上記第１の信号出力回路は、上記第１の信号の出力端子と上記基準電圧の供給線との間に接続され、ゲート端子に上記反転入力信号が入力された第１導電型の第９の絶縁ゲート型トランジスタと、上記第１の信号の出力端子と上記電源電圧の供給線との間に接続され、ゲート端子に上記第２の信号が入力された第２導電型の第１０の絶縁ゲート型トランジスタと、上記第１０の絶縁ゲート型トランジスタと上記電源電圧の供給線との接続ライン上に挿入された第１の負荷回路とを含んでも良い。上記第２の信号出力回路は、上記第２の信号の出力端子と上記基準電圧の供給線との間に接続され、ゲート端子に上記入力信号が入力された第１導電型の第１１の絶縁ゲート型トランジスタと、上記第２の信号の出力端子と上記電源電圧の供給線との間に接続され、ゲート端子に上記第１の信号が入力された第２導電型の第１２の絶縁ゲート型トランジスタと、上記第１２の絶縁ゲート型トランジスタと上記電源電圧の供給線との接続ライン上に挿入された第２の負荷回路とを含んでも良い。
【００２１】
また、上記第２の絶縁ゲート型トランジスタおよび上記第４の絶縁ゲート型トランジスタと上記電源電圧の供給線との接続ライン上に挿入され、ゲート端子に所定の電圧が供給された第２導電型の第１３の絶縁ゲート型トランジスタを含んでも良い。
【００２２】
【発明の実施の形態】
本発明の４つの実施形態について、図面を参照しながら説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るレベルシフト回路の構成の一例を示す回路図である。
図１に示すレベルシフト回路１００は、ｎ型ＭＯＳトランジスタＱｎ１、ｐ型ＭＯＳトランジスタＱｐ２、ｎ型ＭＯＳトランジスタＱｎ３、ｐ型ＭＯＳトランジスタＱｐ４、ｎ型ＭＯＳトランジスタＱｎ５、ｎ型ＭＯＳトランジスタＱｎ６、ｐ型ＭＯＳトランジスタＱｐ７、ｐ型ＭＯＳトランジスタＱｐ８、第１の信号出力回路１１および第２の信号出力回路１２を有する。
第１の信号出力回路１１は、ｎ型ＭＯＳトランジスタＱｎ９、ｐ型ＭＯＳトランジスタＱｐ１０、ｐ型ＭＯＳトランジスタＱｐ１４およびｐ型ＭＯＳトランジスタＱｐ１５を含む。
第２の信号出力回路１２は、ｎ型ＭＯＳトランジスタＱｎ１１、ｐ型ＭＯＳトランジスタＱｐ１２、ｐ型ＭＯＳトランジスタＱｐ１６およびｐ型ＭＯＳトランジスタＱｐ１７を含む。
ｎ型ＭＯＳトランジスタＱｎ１は、本発明の第１の絶縁ゲート型トランジスタの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ２は、本発明の第２の絶縁ゲート型トランジスタの一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ３は、本発明の第３の絶縁ゲート型トランジスタの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ４は、本発明の第４の絶縁ゲート型トランジスタの一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ５は、本発明の第５の絶縁ゲート型トランジスタの一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ６は、本発明の第６の絶縁ゲート型トランジスタの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ７は、本発明の第７の絶縁ゲート型トランジスタの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ８は、本発明の第８の絶縁ゲート型トランジスタの一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ９は、本発明の第９の絶縁ゲート型トランジスタの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ１０は、本発明の第１０の絶縁ゲート型トランジスタの一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ１１は、本発明の第１１の絶縁ゲート型トランジスタの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ１２は、本発明の第１２の絶縁ゲート型トランジスタの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ１４およびｐ型ＭＯＳトランジスタＱｐ１５で構成された回路は、本発明の第１の負荷回路の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ１６およびｐ型ＭＯＳトランジスタＱｐ１７で構成された回路は、本発明の第２の負荷回路の一実施形態である。
【００２３】
レベルシフト回路１００の上述した構成要素の接続関係を説明する。
ｎ型ＭＯＳトランジスタＱｎ１は、ノードＮ１と基準電圧ＶＳＳの供給線との間に接続され、ゲート端子に低電圧系の信号ＳＬ１が入力される。
ｐ型ＭＯＳトランジスタＱｐ２は、ノードＮ１と高電圧系の電源電圧ＶＤＤＨの供給線との間に接続される。
ｎ型ＭＯＳトランジスタＱｎ３は、ノードＮ２と基準電圧ＶＳＳの供給線との間に接続され、ゲート端子に低電圧系の信号ＳＬ２が入力される。
ｐ型ＭＯＳトランジスタＱｐ４は、ノードＮ２と電源電圧ＶＤＤＨの供給線との間に接続される。
ｎ型ＭＯＳトランジスタＱｎ５は、ｐ型ＭＯＳトランジスタＱｐ４のゲート端子と基準電圧ＶＳＳの供給線との間に接続され、ゲート端子に信号ＳＬ１が入力される。
ｎ型ＭＯＳトランジスタＱｎ６は、ｐ型ＭＯＳトランジスタＱｐ２のゲート端子と基準電圧ＶＳＳの供給線との間に接続され、ゲート端子に信号ＳＬ２が入力される。
ｐ型ＭＯＳトランジスタＱｐ７は、ノードＮ１とｐ型ＭＯＳトランジスタＱｐ４のゲート端子との間に接続される。
ｐ型ＭＯＳトランジスタＱｐ８は、ノードＮ２とｐ型ＭＯＳトランジスタＱｐ２のゲート端子との間に接続される。
【００２４】
ｎ型ＭＯＳトランジスタＱｎ９は、ノードＮ５と基準電圧ＶＳＳの供給線との間に接続され、ゲート端子に信号ＳＬ２が入力される。
ｐ型ＭＯＳトランジスタＱｐ１０は、ノードＮ５と電源電圧ＶＤＤＨの供給線との間に接続され、ゲート端子がノードＮ６に接続される。
また、ｐ型ＭＯＳトランジスタＱｐ１０と電源電圧ＶＤＤＨの供給線との接続ライン上には、ｐ型ＭＯＳトランジスタＱｐ１４およびｐ型ＭＯＳトランジスタＱｐ１５の直列回路が挿入される。ｐ型ＭＯＳトランジスタＱｐ１５のゲート端子は、ｐ型ＭＯＳトランジスタＱｐ１５とｐ型ＭＯＳトランジスタＱｐ１４との接続点に接続される。ｐ型ＭＯＳトランジスタＱｐ１４のゲート端子は、ｐ型ＭＯＳトランジスタＱｐ１４とｐ型ＭＯＳトランジスタＱｐ１０との接続点に接続される。
【００２５】
ｎ型ＭＯＳトランジスタＱｎ１１は、ノードＮ６と基準電圧ＶＳＳの供給線との間に接続され、ゲート端子に信号ＳＬ１が入力される。
ｐ型ＭＯＳトランジスタＱｐ１２は、ノードＮ６と電源電圧ＶＤＤＨの供給線との間に接続され、ゲート端子がノードＮ５に接続される。
また、ｐ型ＭＯＳトランジスタＱｐ１２と電源電圧ＶＤＤＨの供給線との接続ライン上には、ｐ型ＭＯＳトランジスタＱｐ１６およびｐ型ＭＯＳトランジスタＱｐ１７の直列回路が挿入される。ｐ型ＭＯＳトランジスタＱｐ１７のゲート端子は、ｐ型ＭＯＳトランジスタＱｐ１７とｐ型ＭＯＳトランジスタＱｐ１６との接続点に接続される。ｐ型ＭＯＳトランジスタＱｐ１６のゲート端子は、ｐ型ＭＯＳトランジスタＱｐ１６とｐ型ＭＯＳトランジスタＱｐ１２との接続点に接続される。
【００２６】
このレベルシフト回路１００には、互いに反対の論理レベルを有する低電圧系の信号ＳＬ１および信号ＳＬ２が入力されており、レベルシフト回路１００においてこの信号がレベル・アップされて、高電圧系の信号ＳＨに変換される。
信号ＳＬ１は、低電圧系の入力信号Ｓｉｎが低電圧系の電源電圧ＶＤＤＬで動作するインバータ回路ＩＮＶ１において論理反転されて生成された信号であり、ｎ型ＭＯＳトランジスタＱｎ１、ｎ型ＭＯＳトランジスタＱｎ５およびｎ型ＭＯＳトランジスタＱｎ１１のゲート端子に入力される。
信号ＳＬ２は、インバータ回路ＩＮＶ１の出力信号が低電圧系の電源電圧ＶＤＤＬで動作するインバータ回路ＩＮＶ２において論理反転されて生成された信号であり、ｎ型ＭＯＳトランジスタＱｎ３、ｎ型ＭＯＳトランジスタＱｎ６およびｎ型ＭＯＳトランジスタＱｎ９のゲート端子に入力される。
信号ＳＨは、レベルシフト回路１００のノードＮ２から出力される。図１に示す例では、この信号ＳＨが高電圧系の電源電圧ＶＤＤＨで動作するインバータ回路ＩＮＶ３において論理反転されて、出力信号Ｓｏｕｔが生成されている。
【００２７】
上述したレベルシフト回路１００の動作について、入力信号Ｓｉｎの論理レベルがローレベルからハイレベルへ変化する場合を例に、６つの状態に分けて説明する。
【００２８】
初期状態：
入力信号Ｓｉｎがローレベルの初期状態において、レベルシフト回路１００の各トランジスタの状態は次のようになっている。
（ｎ型ＭＯＳトランジスタＱｎ１，Ｑｎ５，Ｑｎ１１・・・導通）
信号ＳＬ１がハイレベルであるため、導通状態になっている。
（ｎ型ＭＯＳトランジスタＱｎ３，Ｑｎ６，Ｑｎ９・・・開放）
信号ＳＬ２がローレベルであるため、開放状態になっている。
（ｐ型ＭＯＳトランジスタＱｐ１０・・・導通）
ｎ型ＭＯＳトランジスタＱｎ１１が導通状態のため、ゲート電圧が基準電圧ＶＳＳまで引き下げられて、導通状態になっている。
（ｐ型ＭＯＳトランジスタＱｐ１２・・・開放）
ｎ型ＭＯＳトランジスタＱｎ９が開放状態、ｐ型ＭＯＳトランジスタＱｐ１０が導通状態のため、ノードＮ５の電圧が電源電圧ＶＤＤＨに向かって引き上げられて、開放状態になっている。
（ｐ型ＭＯＳトランジスタＱｐ８・・・導通）
ｎ型ＭＯＳトランジスタＱｎ１１が導通状態のため、ゲート電圧が基準電圧ＶＳＳまで引き下げられて、導通状態になっている。
（ｐ型ＭＯＳトランジスタＱｐ７・・・開放）
ｎ型ＭＯＳトランジスタＱｎ９が開放状態、ｐ型ＭＯＳトランジスタＱｐ１０が導通状態のため、ノードＮ５の電圧が電源電圧ＶＤＤＨに向かって引き上げられて、開放状態になっている。
（ｐ型ＭＯＳトランジスタＱｐ４・・・導通）
ｎ型ＭＯＳトランジスタＱｎ５が導通状態であるため、ゲート電圧が基準電圧ＶＳＳまで引き下げられて、導通状態になっている。
（ｎ型ＭＯＳトランジスタＱｎ２・・・開放）
ｎ型ＭＯＳトランジスタＱｎ３およびｎ型ＭＯＳトランジスタＱｎ６が開放状態、ｐ型ＭＯＳトランジスタＱｐ４およびｐ型ＭＯＳトランジスタＱｐ８が導通状態のため、ゲート電圧が電源電圧ＶＤＤＨに向かって引き上げられて、開放状態になっている。
【００２９】
状態１：
入力信号Ｓｉｎがローレベルからハイレベルへ変化すると、ｎ型ＭＯＳトランジスタＱｎ１、ｎ型ＭＯＳトランジスタＱｎ５およびｎ型ＭＯＳトランジスタＱｎ１１が低インピーダンス状態から高インピーダンス状態へ変化する。また、ｎ型ＭＯＳトランジスタＱｎ３、ｎ型ＭＯＳトランジスタＱｎ６およびｎ型ＭＯＳトランジスタＱｎ９が高インピーダンス状態から低インピーダンス状態へ変化する。
【００３０】
状態２：
ノードＮ２には、ｐ型ＭＯＳトランジスタＱｐ４とｎ型ＭＯＳトランジスタＱｎ３との抵抗比に応じて電源電圧ＶＤＤＨが分圧された電圧が生じている。ｎ型ＭＯＳトランジスタＱｎ３が低インピーダンス状態へ変化すると、この分圧電圧は基準電圧ＶＳＳに向かって低下するが、ｐ型ＭＯＳトランジスタＱｐ４のインピーダンスがまだ低い状態なので、その電圧低下速度はあまり速くない。
また、ｎ型ＭＯＳトランジスタＱｎ６が低インピーダンス状態へ変化すると、ｐ型ＭＯＳトランジスタＱｐ２のゲート電圧が引き下げられるので、ｐ型ＭＯＳトランジスタＱｐ２は低インピーダンス状態へ変化し、ノードＮ１の電圧は電源電圧ＶＤＤＨに向かって上昇する。
ｎ型ＭＯＳトランジスタＱｎ９が低インピーダンス状態へ変化すると、ノードＮ５の電圧が引き下げられるので、ｐ型ＭＯＳトランジスタＱｐ１２は低インピーダンス状態へ変化し、ノードＮ６の電圧は電源電圧ＶＤＤＨに向かって上昇する。
【００３１】
状態３：
ノードＮ５の電圧が低下し、ｐ型ＭＯＳトランジスタＱｐ１２が低インピーダンス状態へ変化することにより、ノードＮ６の電圧が電源電圧ＶＤＤＨに向かって上昇すると、ｐ型ＭＯＳトランジスタＱｐ１０のゲート電圧が引き上げられるため、ｐ型ＭＯＳトランジスタＱｐ１０が高インピーダンス状態へ変化し、ノードＮ５の電圧が更に低下する。このような正帰還動作によって、ノードＮ５の電圧低下およびノードＮ６の電圧上昇が加速される。
ノードＮ５の電圧低下に伴ってｐ型ＭＯＳトランジスタＱｐ７は急速に低インピーダンス状態に変化し、ノードＮ６の電圧上昇に伴ってｐ型ＭＯＳトランジスタＱｐ８は急速に高インピーダンス状態に変化する。
【００３２】
状態４：
ｐ型ＭＯＳトランジスタＱｐ８が高インピーダンス状態になると、ノードＮ４はｐ型ＭＯＳトランジスタＱｐ４から切り離された状態になるので、ノードＮ４と電源電圧ＶＤＤＨの供給線との間のインピーダンスが高くなる。このため、ノードＮ４の電圧低下が加速され、ｐ型ＭＯＳトランジスタＱｐ２は急速に低インピーダンス状態になる。
【００３３】
状態５：
ｐ型ＭＯＳトランジスタＱｐ２が低インピーダンス状態になると、ノードＮ３がｐ型ＭＯＳトランジスタＱｐ２およびｐ型ＭＯＳトランジスタＱｐ７を介して電源電圧ＶＤＤＨの供給線に接続されることになり、ｐ型ＭＯＳトランジスタＱｐ４のゲート電圧が上昇して、そのインピーダンスが高くなる。このため、ｐ型ＭＯＳトランジスタＱｐ４およびｎ型ＭＯＳトランジスタＱｎ３の抵抗比で決まるノードＮ２の電圧は急速に低下する。
【００３４】
状態６：
ノードＮ２の電圧が、インバータ回路ＩＮＶ３のしきい電圧よりも下回ると、インバータ回路ＩＮＶ３の出力信号Ｓｏｕｔはローレベルからハイレベルへ変化する。
【００３５】
以上説明したように、図１のレベルシフト回路１００によれば、ノードＮ２がハイレベルからローレベルへ変化する際に、ｐ型ＭＯＳトランジスタＱｐ８が開放状態になってノードＮ２とノードＮ４との接続が切り離され、ノードＮ４と電源電圧ＶＤＤＨの供給線との間のインピーダンスが高くなる。同様に、ノードＮ１がハイレベルからローレベルへ変化する際に、ｐ型ＭＯＳトランジスタＱｐ７が開放状態になってノードＮ１とノードＮ３との接続が切り離され、ノードＮ３と電源電圧ＶＤＤＨの供給線との間のインピーダンスが高くなる。
したがって、低電圧系と高電圧系の電圧差が大きいために、信号ＳＬ１および信号ＳＬ２のハイレベル時の電圧をｎ型ＭＯＳトランジスタＱｎ５およびｎ型ＭＯＳトランジスタＱｎ６のしきい電圧に比べて十分に大きくすることができず、これらのトランジスタの導通インピーダンスを小さくすることができない場合でも、ノードＮ３およびノードＮ４の電源電圧ＶＤＤＨに対するインピーダンスを高くすることによって、ノードＮ３およびノードＮ４の電圧を素早く低下させることができるので、レベルシフト動作を高速化することができる。
また、ノードＮ３およびノードＮ４の電源電圧ＶＤＤＨに対するインピーダンスが高くなることから、ノードＮ３およびノードＮ４の電圧を十分に低くすることができ、ｐ型ＭＯＳトランジスタＱｐ２およびｐ型ＭＯＳトランジスタＱｐ４の導通インピーダンスを低くすることができるので、この点からもレベルシフト動作を高速化することができる。
【００３６】
また、第１の信号出力回路１１におけるｐ型ＭＯＳトランジスタＱｐ１４およびｐ型ＭＯＳトランジスタＱｐ１５の直列回路、ならびに第２の出力回路１２におけるｐ型ＭＯＳトランジスタＱｐ１６およびｐ型ＭＯＳトランジスタＱｐ１７の直列回路は、何れも定電流負荷として機能しており、ノードＮ５およびノードＮ６と電源電圧ＶＤＤＨとの間のインピーダンスを高める働きを有している。これらの直列回路がない場合、第１の信号出力回路１１と第２の信号出力回路とを合わせた回路は図５のレベルシフト回路ＬＳと同等になるが、これらの直列回路を設けることでノードＮ５およびノードＮ６と電源電圧ＶＤＤＨとの間のインピーダンスが高められるので、ｎ型ＭＯＳトランジスタＱｎ９およびｎ型ＭＯＳトランジスタＱｎ１１の導通インピーダンスを十分に低くすることができない場合でも、ノードＮ５およびノードＮ６の電圧を素早く低下させることができる。これにより、ノードＮ５およびノードＮ６の電圧変化が高速化され、ｐ型ＭＯＳトランジスタＱｐ７およびｐ型ＭＯＳトランジスタＱｐ８の導通／開放動作が高速化されるので、レベルシフト動作を高速化することができる。
【００３７】
なお、ノードＮ５から出力される信号Ｓ１のハイレベル時の電圧は、ｐ型ＭＯＳトランジスタＱｐ１０による電圧降下を無視すると、２つのｐ型ＭＯＳトランジスタ（Ｑｐ１４，Ｑｐ１５）のしきい電圧だけ電源電圧ＶＤＤＨよりも低い電圧になる。また、ノードＮ６から出力される信号Ｓ２のハイレベル時の電圧も同様に、ｐ型ＭＯＳトランジスタＱｐ１２による電圧降下を無視すると、２つのｐ型ＭＯＳトランジスタ（Ｑｐ１６，Ｑｐ１７）のしきい電圧だけ電源電圧ＶＤＤＨよりも低い電圧になる。しかしながら、負荷回路として直列接続されたｐ型ＭＯＳトランジスタの段数を調節したり、これらのｐ型ＭＯＳトランジスタのゲート端子に供給するバイアス電圧を調節することによって、信号Ｓ１および信号Ｓ２のハイレベル時の電圧を適切に設定すれば、ｐ型ＭＯＳトランジスタＱｐ７およびｐ型ＭＯＳトランジスタＱｐ８の導通／開放状態を正常に制御することは可能である。信号Ｓ１および信号Ｓ２のハイレベル時の電圧は、たとえば低電圧系の電源電圧ＶＤＤＬより大きくなるように設定される。
高電圧系の電源電圧ＶＤＤＨが、この直列接続されたｐ型ＭＯＳトランジスタによる電圧降下分よりも小さくなった場合には、ノードＮ５およびノードＮ６の電圧レベルが不定になり、ｐ型ＭＯＳトランジスタＱｐ７およびｐ型ＭＯＳトランジスタＱｐ８の導通／開放状態を正常に制御することができなくなるが、この場合でも、ノードＮ１〜ノードＮ４の電圧はｎ型ＭＯＳトランジスタ（Ｑｎ１，Ｑｎ３，Ｑｎ５，Ｑｎ６）によって独立して制御されるので、レベルシフト動作は正常に行われる。またこの場合、高電圧系の電源電圧ＶＤＤＨが低下することから、たとえば貫通電流による信頼性低下など回路動作条件が緩和されるので、ｐ型ＭＯＳトランジスタＱｐ７およびｐ型ＭＯＳトランジスタＱｐ８の導通／開放状態を制御できなくなることによる不利益は低減される。
【００３８】
図１に示すレベルシフト回路１００を用いれば、たとえば図５に示すような従来のレベルシフト回路を用いる場合に比べて、低電圧系の電源電圧を低くすることができるので、回路の消費電力を低減させることができる。
【００３９】
たとえば、図１に示すレベルシフト回路１００を集積回路のインターフェース部に適用すれば、現状において多数存在している電源電圧３．３Ｖ程度の集積回路と、このようなインターフェース部を有する電源電圧１．０Ｖ程度の集積回路とを配線基板上で直接接続することができる。このため、レベルシフト用の特別な集積回路を設ける必要がなくなり、部品点数の削減と装置サイズの縮小を図ることができる。
【００４０】
また、レベルシフト可能な電圧範囲が広いため、回路に特別な変更を加えることなく様々な電圧系のレベルシフトを行うことが可能になる。このようなレベルシフト回路を集積回路の中に設けることにより、集積回路の用途を広げることができる。
【００４１】
＜第２の実施形態＞
図２は、本発明の第２の実施形態に係るレベルシフト回路の構成の一例を示す回路図であり、図２と図１の同一符号は同一の構成要素を示している。
図２のレベルシフト回路１００Ａは、図１のレベルシフト回路１００と同一の構成を有しているとともに、ｐ型ＭＯＳトランジスタＱｐ１３を有している。
ｐ型ＭＯＳトランジスタＱｐ１３は、ｐ型ＭＯＳトランジスタＱｐ２およびｐ型ＭＯＳトランジスタＱｐ４と電源電圧ＶＤＤＨの供給線との接続ライン上に挿入されており、ゲート端子に基準電圧ＶＳＳが入力されている。
【００４２】
ｐ型ＭＯＳトランジスタＱｐ１３は、ゲート端子に一定の電圧（図２の例では基準電圧ＶＳＳ）が入力されていることから、定電流源として機能する。このため、ｐ型ＭＯＳトランジスタＱｐ２およびｐ型ＭＯＳトランジスタＱｐ４に流れる電流の総和が一定値に制限されるので、一方のトランジスタに流れる電流の減少分が他方のトランジスタに流れる電流の増加分と等しくなる。すなわち、一方のトランジスタに流れる電流に生じた変化が他方のトランジスタに流れる電流に変化をもたらすので、ｐ型ＭＯＳトランジスタＱｐ２およびｐ型ＭＯＳトランジスタＱｐ４の電流変化が高速化し、レベルシフト動作が更に高速化される。
【００４３】
＜第３の実施形態＞
図３は、本発明の第３の実施形態に係るレベルシフト回路の構成の一例を示す回路図であり、図３と図１の同一符号は同一の構成要素を示している。
図３のレベルシフト回路１００Ｂは、図１のレベルシフト回路１００における第１の信号出力回路１１および第２の信号出力回路１２が簡略化されたものである。すなわち、ｐ型ＭＯＳトランジスタＱｐ７のゲート端子は、第１の信号出力回路１１の信号Ｓ１が入力される代わりに、ノードＮ４へ接続されている。また、ｐ型ＭＯＳトランジスタＱｐ８のゲート端子は、第２の信号出力回路１１の信号Ｓ２が入力される代わりに、ノードＮ３へ接続されている。
【００４４】
図１のレベルシフト回路１００において、ｎ型ＭＯＳトランジスタＱｎ９およびｎ型ＭＯＳトランジスタＱｎ６はゲート端子に同一の信号ＳＬ２が入力されているので、両者はほぼ等しいタイミングで導通または開放する。また、ｎ型ＭＯＳトランジスタＱｎ１１およびｎ型ＭＯＳトランジスタＱｎ５もゲート端子に同一の信号ＳＬ１が入力されているので、両者はほぼ等しいタイミングで導通または開放する。したがって、図３のレベルシフト回路１００Ｂのように、ｐ型ＭＯＳトランジスタＱｐ７のゲート端子をｎ型ＭＯＳトランジスタＱｎ６で駆動し、ｐ型ＭＯＳトランジスタＱｐ８のゲート端子をｎ型ＭＯＳトランジスタＱｎ５で駆動しても、図１のレベルシフト回路１００と同様なレベルシフト動作が行われる。
【００４５】
レベルシフト回路１００と比較して、レベルシフト回路１００ＢのノードＮ３およびノードＮ４と電源電圧ＶＤＤＨとの間のインピーダンスは、ｐ型ＭＯＳトランジスタＱｐ７およびｐ型ＭＯＳトランジスタＱｐ８のゲート端子のインピーダンスが付加されるだけの違いしかなく、図３のレベルシフト回路１００Ｂにおいても高いインピーダンスが維持される。したがって、図１のレベルシフト回路１００と同様に、レベルシフト回路の動作を高速化することが可能である。
【００４６】
レベルシフト回路１００と比較して、ｐ型ＭＯＳトランジスタＱｐ７およびｐ型ＭＯＳトランジスタＱｐ８のゲート端子に加わるハイレベルの電圧を高められるので、これらの導通インピーダンスをさらに低減することができる。これにより、レベルシフト動作の高速化を図ることができる。
また、レベルシフト回路１００と比較して、回路を構成するトランジスタの数を少なくすることができる。
【００４７】
＜第４の実施形態＞
図４は、本発明の第４の実施形態に係るレベルシフト回路の構成の一例を示す回路図であり、図４と図３の同一符号は同一の構成要素を示している。
図４のレベルシフト回路１００Ｃは、図３のレベルシフト回路１００Ｂと同一の構成を有しているとともに、ｐ型ＭＯＳトランジスタＱｐ１３を有している。ｐ型ＭＯＳトランジスタＱｐ１３は、ｐ型ＭＯＳトランジスタＱｐ２およびｐ型ＭＯＳトランジスタＱｐ４と電源電圧ＶＤＤＨの供給線との接続ライン上に挿入されており、ゲート端子が基準電圧ＶＳＳの供給線に接続されている。
【００４８】
ｐ型ＭＯＳトランジスタＱｐ１３は、ゲート端子に一定の電圧（図２の例では基準電圧ＶＳＳ）が供給されていることから、図２のレベルシフト回路１００Ａと同様に定電流源として機能する。したがって、レベルシフト回路１００Ａと同様にｐ型ＭＯＳトランジスタＱｐ２およびｐ型ＭＯＳトランジスタＱｐ４に流れる電流の変化が高速化されるので、レベルシフトの動作速度を更に高速化することができる。
【００４９】
なお、本発明は上述した実施形態に限定されない。
例えば、上述した実施形態では、絶縁ゲート型トランジスタとしてｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタを用いているが、本発明はこれに限定されない。たとえば、ＩＧＢＴ（ｉｎｓｕｌａｔｅｄ　ｇａｔｅ　ｂｉｐｏｌａｒ　ｔｒａｎｓｉｓｔｏｒ）などの絶縁ゲート型トランジスタを用いても本発明は実現可能である。
【００５０】
図１および図２において、ｐ型ＭＯＳトランジスタＱｐ１４およびｐ型ＭＯＳトランジスタＱｐ１５の直列回路、ならびにｐ型ＭＯＳトランジスタＱｐ１６およびｐ型ＭＯＳトランジスタＱｐ１７の直列回路は、いずれも２段のトランジスタの直列回路であるが、このトランジスタの段数は任意である。また、負荷としてトランジスタ素子の代わりに抵抗素子を用いても良い。
【００５１】
図２および図４において、ｐ型ＭＯＳトランジスタＱｐ１３のゲート端子には基準電圧ＶＳＳが供給されているが、この電圧は任意に設定可能である。
【００５２】
【発明の効果】
本発明によれば、動作速度の低下や消費電力の増加を抑制しながら、広い電圧範囲で低電圧系から高電圧系へのレベルシフトを行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るレベルシフト回路の構成の一例を示す回路図である。
【図２】本発明の第２の実施形態に係るレベルシフト回路の構成の一例を示す回路図である。
【図３】本発明の第３の実施形態に係るレベルシフト回路の構成の一例を示す回路図である。
【図４】本発明の第４の実施形態に係るレベルシフト回路の構成の一例を示す回路図である。
【図５】低電圧系の信号を高電圧系の信号へレベル・アップするための一般的なレベルシフト回路の一例を示す回路図である。
【符号の説明】
Ｑｎ１，Ｑｎ３，Ｑｎ５，Ｑｎ６，Ｑｎ９，Ｑｎ１１…ｎ型ＭＯＳトランジスタ、Ｑｐ２，Ｑｐ４，Ｑｐ７，Ｑｐ８，Ｑｐ１０，Ｑｐ１２，Ｑｐ１３〜Ｑｐ１７…ｐ型ＭＯＳトランジスタ、ＩＮＶ１〜ＩＮＶ３…インバータ回路。
【図１】
2004064632.tif 000003
【図２】
2004064632.tif 000004
【図３】
2004064632.tif 000005
【図４】
2004064632.tif 000006
【図５】
2004064632.tif 000007