(57)【要約】【課題】例えばＣＭＯＳの素子間分離がＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）によってなされる半導体装置におけるキャリアの移動度の制御を各ＭＯＳに関して独立い行うことができるようにする。【解決手段】本発明による半導体装置は、半導体基板上に、ホールをキャリアとする第１の半導体素子例えばＰＭＯＳと、電子をキャリアとする第２の半導体素子例えばＮＭＯＳとが形成されて成り、少なくとも第１および第２の半導体素子間を分離する絶縁分離用のトレンチが形成され、トレンチ内の少なくとも第１の半導体素子に隣接する側壁面側に、第１の埋込み絶縁材が充填され、トレンチ内の少なくとも第２の半導体素子に隣接する側壁面側に、第２の埋込み絶縁材が充填された構造を有して成る。【選択図】　　　　図２
2004063591.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ホールをキャリアとする第１の半導体素子と電子をキャリアとする第２の半導体素子とが形成されて成り、
少なくとも上記第１および第２の半導体素子間を分離する絶縁分離用のトレンチが形成され、
該トレンチ内の少なくとも上記第１の半導体素子に隣接する側壁面側に、第１の埋込み絶縁材が充填され、
上記トレンチ内の少なくとも上記第２の半導体素子に隣接する側壁面側に、第２の埋込み絶縁材が充填され、
上記第１の埋込み絶縁材は、上記第１の半導体素子に圧縮応力を与える埋込み絶縁材であり、
上記第２の埋込み絶縁材は、上記第２の半導体素子に引っ張り応力を与える埋込み絶縁材であることを特徴とする半導体装置。
【請求項２】
上記ホールをキャリアとする第１の半導体素子は、Ｐチャネル絶縁ゲート型電界効果トランジスタであり、
上記電子をキャリアとする第２の半導体素子は、Ｎチャネル絶縁ゲート型電界効果トランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に、ホールをキャリアとする第１の半導体素子と電子をキャリアとする第２の半導体素子とが形成され、少なくとも上記第１および第２の半導体素子間を分離する絶縁分離用のトレンチが形成されて成る半導体装置の製造方法であって、
上記半導体基板に、上記トレンチを形成する工程と、
該トレンチ内の少なくとも上記第１の半導体素子に隣接する側壁面側に、第１の埋込み絶縁材を充填する工程と、
該第１の埋込み絶縁材を充填する工程の前または後に、上記トレンチ内の少なくとも上記第２の半導体素子に隣接する側壁面側に、第２の埋込み絶縁材を充填する工程と、
上記第１および第２のトレンチに対する上記第１および第２の埋込み絶縁材の充填の後に、上記第１および第２の半導体素子を形成する工程とを有し、
上記第１の埋込み絶縁材は、上記第１の半導体素子に圧縮応力を生じる埋込み絶縁材であり、上記第２の埋込み絶縁材は、上記第２の半導体素子に引っ張り応力を生じる埋込み絶縁材であることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に、ホールをキャリアとする第１の半導体素子と電子をキャリアとする第２の半導体素子とが形成され、少なくとも上記第１および第２の半導体素子間を分離する絶縁分離用のトレンチが形成されて成る半導体装置の製造方法であって、
上記第１の半導体素子に隣接して形成される第１のトレンチを形成する工程と、
該第１のトレンチ内に第１の埋込み絶縁材を充填する工程と、
上記第１のトレンチの形成工程の前、または上記第１のトレンチ内に上記第１の埋込み絶縁材を充填する工程の後に、
上記第２の半導体素子に隣接して形成される第２のトレンチを形成する工程と、
該第２のトレンチ内に第２の埋込み絶縁材を充填する工程と、
上記第１および第２のトレンチに対する上記第１および第２の埋込み絶縁材の充填の後に、上記第１および第２の半導体素子を形成する工程とを有し、
上記第１の埋込み絶縁材は、上記第１の半導体素子に圧縮応力を生じる埋込み絶縁材であり、上記第２の埋込み絶縁材は、上記第２の半導体素子に引っ張り応力を生じる埋込み絶縁材であることを特徴とする半導体装置の製造方法。
【請求項５】
上記ホールをキャリアとする第１の半導体素子は、Ｐチャネル絶縁ゲート型電界効果トランジスタであり、
上記電子をキャリアとする第２の半導体素子は、上記Ｎチャネル絶縁ゲート型電界効果トランジスタであることを特徴とする請求項３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特にホールをキャリアとする第１の半導体素子と電子をキャリアとする第２の半導体素子とを有する半導体装置、例えばＰチャネルおよびＮチャネルの絶縁ゲート型電界効果トランジスタ（　以下ＭＯＳと略称するが、ゲート絶縁膜は酸化膜に限定されるものではない）による相補型のＭＯＳによる、いわゆるＣＭＯＳが形成され、素子間の絶縁分離がＳＴＩ（Ｓｈａｌｌｏｗ　ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）によってなされる半導体装置とその製造方法に係わる。
【０００２】
【従来の技術】
ＭＯＳの電流駆動能力（Ｉｄｓ）は、狭隘なトレンチによる絶縁分離いわゆるＳＴＩの形成プロセスなどによって発生する圧縮応力により変動することが知られている。この圧縮応力は、例えばＳｉ中の電子およびホールの移動度を変動させる。すなわち、圧縮応力によってホールの移動度は増加し、電子の移動度は低下する。
【０００３】
この圧縮応力は、ＳＴＩのトレンチ内に充填する代表的な埋込み絶縁材料のＨＤＰＣＶＤ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　）によって生じ、この圧縮応力は、例えばＮチャネルＭＯＳ（以下ＮＭＯＳという）においては電子の移動度が低下し、ＰチャネルＭＯＳ（以下ＰＭＯＳという）においては、ホールの移動度が増加する。
【０００４】
このように、共通の半導体基板上に、ホールをキャリアとする第１の半導体素子例えばＰＭＯＳと、電子をキャリアとする第２の半導体素子例えばＮＭＯＳとが形成されるＣＭＯＳにおいては、ＳＴＩによって異なる影響を受けることによって両半導体素子に関して望まれる特性を得ることが困難となる。そこで、その両半導体素子のＮＭＯＳとＰＭＯＳとが、それぞれ独立にそのキャリアの移動度を選定して所望の例えば電流駆動能力（Ｉｄｓ）が得られるようにすることが望まれる。
【０００５】
この応力を制御する方法としては、ＭＯＳの形成後に堆積される例えばＳｉＮより成る層間絶縁膜にＧｅ（ゲルマニウム）イオンを選択的にイオン注入するという方法が提案されている（「Ｌｏｃａｌ　Ｍｅｃｈａｎｉｃａｌ−Ｓｔｒｅｓｓ　Ｃｏｎｔｒｏｌ（ＬＭＣ　）：Ａ　Ｎｅｗ　Ｔｅｃｈｎｉｑｕｅ　ｆｏｒ　ＣＭＯＳ−Ｐｅｒｆｏｒｍａｎｃｅ　Ｅｎｈａｎｃｅｍｅｎｔ」Ａ．Ｓｈｉｍｉｚｕ　ｅｔｃ．　ＩＥＤＭ　Ｔｅｃｈ．Ｄｉｇ．，２００１）。
【０００６】
【発明が解決しようとする課題】
ところが、この方法による場合、半導体素子例えばＣＭＯＳの形成後に、この上に形成された例えば層間絶縁層上からＧｅのイオン注入がなされることから、このイオン注入後のアニール処理等によって、半導体素子例えばＭＯＳの性能を低下させるおそれがあり、アニール温度を７００℃程度以下とするなどの制約がある。
【０００７】
本発明においては、ＳＴＩ構造を有する半導体装置、例えばＣＭＯＳを有する半導体装置において、ＰＭＯＳおよびＮＭＯＳの双方に独立に、キャリア移動度の制御を行うことができるようにし、更に、この制御のための作業を、各ＭＯＳの形成前に行うことができるようにして、これらのキャリア移動度の制御に伴う望まないＭＯＳの特性への影響を回避するものである。
【０００８】
【課題を解決するための手段】
本発明による半導体装置は、半導体基板上に、ホールをキャリアとする第１の半導体素子例えばＰＭＯＳと、電子をキャリアとする第２の半導体素子例えばＮＭＯＳとが形成されて成り、少なくとも第１および第２の半導体素子間を分離する絶縁分離用のトレンチが形成され、トレンチ内の少なくとも第１の半導体素子に隣接する側壁面側に、第１の埋込み絶縁材が充填され、トレンチ内の少なくとも第２の半導体素子に隣接する側壁面側に、第２の埋込み絶縁材が充填された構造を有して成る。
そして、第１の埋込み絶縁材は、第１の半導体素子に圧縮応力を与える埋込み絶縁材であり、第２の埋込み絶縁材は、第２の半導体素子に引っ張り応力を与える埋込み絶縁材とする。
【０００９】
また、本発明による半導体装置の製造方法は、上述した半導体基板上に、ホールをキャリアとする第１の半導体素子と電子をキャリアとする第２の半導体素子とが形成され、少なくとも第１および第２の半導体素子間を分離する絶縁分離用のトレンチが形成されて成る半導体装置の製造方法であって、半導体基板に、トレンチを形成する工程と、トレンチ内の少なくとも第１の半導体素子に隣接する側壁面側に、第１の埋込み絶縁材を充填する工程と、この第１の埋込み絶縁材を充填する工程の前または後に、トレンチ内の少なくとも第２の半導体素子に隣接する側壁面側に、第２の埋込み絶縁材を充填する工程と、これら第１および第２のトレンチに対する第１および第２の埋込み絶縁材の充填の後に、第１および第２の半導体素子を形成する工程とを有する。
【００１０】
更に、本発明による半導体装置の製造方法は、半導体基板上に、ホールをキャリアとする第１の半導体素子と電子をキャリアとする第２の半導体素子とが形成され、少なくとも上記第１および第２の半導体素子間を分離する絶縁分離用のトレンチが形成されて成る半導体装置の製造方法であって、第１の半導体素子の形成部に隣接して形成される第１のトレンチを形成する工程と、この第１のトレンチ内に第１の埋込み絶縁材を充填する工程と、第１のトレンチの形成工程の前、もしくはこの第１のトレンチ内に第１の埋込み絶縁材を充填する工程の後に、第２の半導体素子の形成部に隣接して形成される第２のトレンチを形成する工程と、この第２のトレンチ内に第２の埋込み絶縁材を充填する工程と、第１および第２のトレンチに対する第１および第２の埋込み絶縁材の充填の後に、第１および第２の半導体素子を形成する工程とを有する。
【００１１】
そして、上述した本発明によるいずれの半導体装置の製造方法においても、その第１の埋込み絶縁材は、第１の半導体素子に圧縮応力を生じる埋込み絶縁材であり、第２の埋込み絶縁材は、第２の半導体素子に引っ張り応力を生じる埋込み絶縁材とする。
【００１２】
上述したように、本発明による半導体装置は、絶縁分離を行う第１および第２の半導体素子に隣接するトレンチの、第１および第２の半導体素子に隣接する部分に、各半導体素子に適した応力を与える第１および第２の埋込み絶縁材を充填する構造とすることから、これら第１および第２の半導体素子の個々に、独立して各ホールおよび電子の移動度を制御することができるものである。
【００１３】
また、本発明による半導体装置の製造方法によれば、いずれも、第１および第２の半導体素子の形成前において、絶縁分離用のトレンチに、各素子に圧縮応力、および引っ張り応力を与える埋込み絶縁材を充填する作業がなされることから、この応力の調整のための作業によって、この応力調整の作業における、例えば冒頭の述べた例えば熱処理による各素子の特性に望まない影響を与えることを回避することができる。
【００１４】
【発明の実施の形態】
本発明による半導体装置の一実施形態の一例を、図１および図２の各工程の概略断面図による工程図を参照して説明する。
この例においては、ＣＭＯＳを有する半導体装置に適用した場合であるが、本発明は、この実施形態および例に限定されるものではない。
【００１５】
この例においては、先ず図１Ａに示すように、基板１例えばＳｉ基板上に、基板１の表面を酸化して犠牲酸化膜２を形成した後に、この犠牲酸化膜２上に、マスク層３を形成する。
【００１６】
このマスク層３は、例えば基板１上に、ＳｉＮ層を、例えばＣＶＤ法によって形成し、フォトリソグラフィによってＳＴＩの形成部に、すなわち図示の例では、各ＭＯＳの形成部間およびこれらの周囲に開口３Ｗを形成する。
この開口３Ｗの形成は、図示しないが一旦ＳｉＮ層を全面的に形成し、この上に、フォトレジスト層４を全面的に塗布し、パターン露光および現像を行って、フォトレジスト層４に、開口４Ｗを形成する。そして、このフォトレジスト層４をエッチングマスクとして、その開口４Ｗを通じて、ＳｉＮ層によるマスク層３に開口３Ｗを穿設する。
図１Ｂに示すように、マスク層３をエッチングマスクとして、その開口３Ｗを通じて、基板１に対する選択的エッチングを行って、ＳＴＩを形成するための狭隘なトレンチ５を形成する。
トレンチ５は、例えば幅が０．０６μｍ〜５０μｍ、例えば０．１μｍ程度、深さが０．２μｍ〜０．５μｍ、例えば０．３μｍに形成する。
このトレンチの形成は、例えばＲＩＥ（反応性イオンエッチング）によって構成することができる。
そして、このＲＩＥは、例えばＣＦ４　と、ＣＨＦ３　と、Ａｒと、Ｏ２　との混合ガスを用いて、圧力１００ｍＴｏｒｒ程度、パワー２００Ｗ程度によって行うことができる。
【００１７】
図１Ｃに示すように、このトレンチ５内を埋込んで全面的に、基板１に対して圧縮応力を与える、例えばＨＤＰＣＶＤによるＳｉＯ２　からなる第１の埋込み絶縁材６１を堆積する。
この第１の埋込み絶縁材６１の形成は、例えばＳｉＨ４　と、Ｏ２　と、Ａｒとの混合ガスを用いてパワー５００Ｗで行うことができる。
【００１８】
次に、本発明においては、図２Ａに示すように、全面的に形成された第１の埋込み絶縁材６１上の、トレンチ５によって囲まれたＰＭＯＳの形成部上に、エッチングマスク層１２を形成する。このエッチングマスク層１２は、ＰＭＯＳの形成部上から、これを取り囲むトレンチ５内のほぼ中央位置まで差し渡って形成する。そして、このエッチングマスク層１２を、マスクとして、これによって覆われていない部分の第１の埋込み絶縁材６１を、例えばＲＩＥによってエッチングする。
【００１９】
このようにして、ＮＭＯＳの形成部と、その周囲のトレンチ５の、特に最終的にＮＭＯＳが形成されるＮＭＯＳ形成部と隣接する側壁面に接する第１の埋込み絶縁材６１を除去する。一方、このとき、このトレンチ５の、最終的にＰＭＯＳが形成されるＰＭＯＳ形成部に隣接する側壁面側においては、第１の埋込み絶縁材６１が残されるようにする。
【００２０】
次にエッチングマスク層１２を除去し、図２Ｂに示すように、トレンチ５の、第１の埋込み絶縁材６１によって埋め込まれていない部分を埋込んで基板１上に全面的に、基板１に対して引っ張り応力を与える第２の埋込み絶縁材６２を、例えばオゾンＯ３　とＴＥＯＳ（テトラ・エチル・オルソ・シリケート）の混合ガスによって、３００℃〜５００℃によってＳｉＯ２　を堆積して形成することができる。
【００２１】
これら第１および第２の埋込み絶縁材６１および６２を、第２の埋込み絶縁材６１の表面から、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈ）　によって、平面研磨して、図２Ｃに示すように、トレンチ５以外の第１および第２の埋込み絶縁材６１および６２を除去する。
【００２２】
図３Ａに示すように、図２Ｃにおけるマスク層３と犠牲酸化膜２を除去し、基板１の表面を露出させる。
このようにして、基板１の、所定のＮＭＯＳ形成部とＰＭＯＳ形成部間を、第１および第２の埋込み絶縁材６１および６２が充填されたトレンチ５による絶縁分離すなわちＳＴＩによって分離する。
【００２３】
図３Ｂに示すように、これら分離領域に、Ｐ型のウェル領域７Ｐと、Ｎ型のウェル領域７Ｎとを、それぞれの不純物を例えばイオン注入によって形成する。
この各ウェル領域７Ｐおよび７Ｎは、例えば図示しないが、一方の分離領域上に例えばフォトレジストによるイオン注入マスク層を形成して、外部に露呈させた他方の分離領域にＰまたはＮの不純物を導入し、次に、一旦マスク層を除去して他方の分離領域にマスク層を形成し、外部に露呈させた一方の分離領域に、ＮまたはＰの不純物を導入することによって形成することができる。
【００２４】
更に、各Ｐ型のウェル領域７Ｐと、Ｎ型のウェル領域７Ｎにそれぞれ、ゲート絶縁膜８、ゲート電極９を形成する。ゲート絶縁膜８は、埋込み絶縁材６１および６２が充填された形成されたトレンチ５によるＳＴＩ部１３をマスクとして基板１の各分離領域の表面を熱酸化することによって酸化膜を形成し、ゲート電極９は、例えば多結晶シリコン層を全面的に形成して、多結晶シリコン層と酸化膜とを所定のパターンにエッチングすることによって形成することができる。
【００２５】
このようにして形成されたゲート部をマスクとして、その両脇に、それぞれ低不純物濃度のＮ型およびＰ型のソースないしはドレイン領域１０Ｎおよび１０Ｐを、それぞれの不純物を例えばイオン注入によって導入して形成する。
この場合においても、例えばフォトレジストによるイオン注入マスクを、一方のウェル領域上を覆って形成して、他方のウェル領域上に、一方の導電型のソースないしはドレイン領域を不純物のイオン注入によって形成し、次にこのフォトレジストを除去し、他方のウェル領域上にフォトレジストを形成して、フォトレジストが除去された側のウェル領域に他方導電型の不純物をイオン注入してソースないしはドレイン領域を形成する。
【００２６】
そして、図３Ｃに示すように、各ゲート電極９の側面に絶縁層によるサイドウオール１２を形成する。これらサイドウオール１２は、先ず、全面的に、例えばＳｉＯ２　をＣＶＤによって形成し、上面から異方性エッチングすることによって、ゲート電極９の側面に沿ってすなわちゲート電極９の厚さに対応して基板面と直交する方向の厚さが実質的に大とされた絶縁層が残されて形成される。
【００２７】
図３Ｄに示すように、ウェル領域７Ｐおよび７Ｎに、ゲート電極９とサイドウオール１２とＳＴＩ部１３とをマスクとして、それぞれＰ型およびＮ型の不純物を例えばイオン注入によって導入して高不純物濃度のソースないしはドレイン領域１１Ｎおよび１１Ｐを形成する。
この場合においても、一方のウェル領域を例えばフォトレジストによって覆って他方の高不純物濃度のソースないしはドレイン領域を形成し、このフォトレジストを除去して、他方のウェル領域を例えばフォトレジストによって覆って一方の高不純物濃度のソースないしはドレイン領域を形成を形成することができる。
【００２８】
その後、同様の図３Ｄに示すように、全面的にＳｉとの反応によってシリサイドを構成する金属層を被着し、シリサイド化して導電性の高いシリサイド層１４を形成する。
このようにして、ウェル領域７Ｎおよび７ＰにそれぞれＰＭＯＳおよびＮＭＯＳが形成される。
【００２９】
このようにして本発明においては、少なくともホールをキャリアとする半導体素子としてのＰＭＯＳと隣接するトレンチ５の側壁面側が、圧縮応力を生じる第１の埋込み絶縁材６１によって埋め込まれたことによって、この圧縮応力によってＰＭＯＳのホールの移動度が高められる。片や、少なくとも電子をキャリアとする半導体素子としてのＮＭＯＳと隣接するトレンチ５の側壁面側が、引っ張り応力を生じる第２の埋込み絶縁材６２によって埋め込まれた構成とされることによってこの引っ張り応力によってＮＭＯＳの電子の移動度が高められる。
このようにするものであることから、ＰＭＯＳおよびＮＭＯＳは、それぞれ独立に所要の応力が与えられる。つまり、これらＰＭＯＳおよびＮＭＯＳは、それぞれ独立して、応力の制御、ひいてはその特性例えば各キャリアの移動度の制御がなされる。
【００３０】
また、本発明に製造方法によれば、この応力の制御のための作業、すなわち第１および第２の埋込み絶縁材６１および６２の形成を、半導体素子としてのＰＭＯＳやＮＭＯＳの形成前に行うことから、これら埋込み絶縁材６１および６２は、その形成条件、例えば温度条件等を、半導体素子への悪影響を考慮することなく選定できて、最適条件での設定が可能となるものである。
【００３１】
図１〜図３で説明した製造方法の実施形態の例では、トレンチの形成後に、第１および第２の埋込み絶縁材６１および６２の形成を行う方法によった場合であるが、第１および第２の半導体素子、例えばＰＭＯＳとＮＭＯＳとを絶縁分離するＳＴＩ部のトレンチを、ＰＭＯＳ側のトレンチとＮＭＯＳ側とのトレンチとを別工程によって形成し、それぞれのトレンチ内に各トレンチの形成後に、第１および第２の埋込み絶縁材６１および６２の充填作業を行う方法によることができる。
【００３２】
この場合の実施形態例を、図４および図５の各工程の概略断面図を参照して説明する。
この例においても、ＣＭＯＳを有する半導体装置に適用した場合であるが、本発明は、この実施形態および例に限定されるものではない。
【００３３】
この例においても、先ず図４Ａに示すように、基板１例えばＳｉ基板上に、基板１の表面を酸化して犠牲酸化膜２を形成した後に、この犠牲酸化膜２上に、マスク層３を形成する。
【００３４】
このマスク層３は、例えば基板１上に全面的に、ＳｉＮ層を、例えばＣＶＤ法によって形成し、フォトリソグラフィによってＳＴＩの形成部、特に、この実施形態の例では、一方のＮＭＯＳの形成部の周囲上に、開口３Ｗを形成する。
この開口３Ｗの形成は、全面的に形成されたＳｉＮ層上に、フォトレジスト層４を全面的に塗布し、パターン露光および現像を行って、フォトレジスト層４に、開口４Ｗを形成する。そして、このフォトレジスト層４をエッチングマスクとして、その開口４Ｗを通じて、ＳｉＮ層によるマスク層３に開口３Ｗを穿設する。
図４Ｂに示すように、マスク層３をエッチングマスクとして、その開口３Ｗを通じて、例えば前述のトレンチ５の形成と同様の方法によって基板１に対してＲＩＥを行って、この例ではＮＭＯＳの形成部を取り囲み、このＮＭＯＳの形成部の周囲に狭隘な第２のトレンチ５２を形成する。
このトレンチ５２の形成は、例えば前述したトレンチ５と、同様の幅、および深さに、トレンチ５の形成方法と同様の方法によって形成することができる。
【００３５】
図４Ｃに示すように、このトレンチ５２内を埋込んで全面的に、例えば前述した基板１に対して引っ張り応力を与える例えば第２の埋込み絶縁材６２を形成する。この第２の埋込み絶縁材６２は、前述したと同様の方法によって、すなわちＯ３　とＴＥＯＳの混合ガスによってＳｉＯ２　の堆積によって形成することができる。
【００３６】
次に、第２の埋込み絶縁材６２を、その表面から、ＣＭＰによって、平面研磨して、図４Ｄに示すように、トレンチ５２以外の第２の埋込み絶縁材６２を除去する。
【００３７】
次に、図５Ａに示すように、図４Ｄに示すように、マスク層３と犠牲酸化膜２を除去し、基板１の表面を露出させる。
このようにして、基板１の、ＮＭＯＳ形成部とＰＭＯＳ形成部間に位置し、ＮＭＯＳ形成部に隣接する位置に、第２のトレンチ５２が形成され、この第２のトレンチ５２に、第２の埋込み絶縁材６２が充填された第２のＳＴＩ部１３２が形成される。
【００３８】
次に、図５Ｂに示すように、再び基板１上に、基板１の表面を酸化して犠牲酸化膜２を形成した後に、この犠牲酸化膜２上に、マスク層３を形成する。
【００３９】
このマスク層３は、図４Ａにおけると同様に、例えば基板１上に、一旦全面的に、ＳｉＮ層を、例えばＣＶＤ法によって形成し、フォトリソグラフィによって他方のＰＭＯＳの形成部の周囲上に、開口３Ｗを形成する。
この開口３Ｗの形成は、前述したと同様に、フォトレジスト層４を全面的に塗布し、パターン露光および現像を行って、フォトレジスト層４に、開口４Ｗを形成する。そして、このフォトレジスト層４をエッチングマスクとして、その開口４Ｗを通じて、ＳｉＮ層によるマスク層３に開口３Ｗを穿設する。
【００４０】
図５Ｃに示すように、マスク層３をエッチングマスクとして、その開口３Ｗを通じて、基板１に対する選択的エッチングを行って、ＰＭＯＳの形成部を取り囲み、このＰＭＯＳの形成部の周囲に、トレンチ５の形成と同様の方法によって狭隘な第１のトレンチ５１を形成する。
【００４１】
図５Ｄに示すように、このトレンチ５１内を埋込んで全面的に、例えば前述した基板１に対して圧縮応力を与える例えば前述したと同様のＨＤＰＣＶＤによってＳｉＯ２　による第１の埋込み絶縁材６１を、例えば前述したと同様の方法によって堆積する。
【００４２】
次に、第２の埋込み絶縁材６２を、第２の埋込み絶縁材６２の表面から、ＣＭＰによって、平面研磨して、図６Ａに示すように、トレンチ５１以外の第１の埋込み絶縁材６１を除去する。
【００４３】
次に、図６Ｂに示すように、マスク層３と犠牲酸化膜２を除去し、基板１の表面を露出させる。
このようにして、基板１の、ＮＭＯＳ形成部とＰＭＯＳ形成　　　　　　　　部間に位置し、ＮＭＯＳ形成部に隣接する位置に、第１のトレンチ５１が形成され、この第１のトレンチ５１に、第１の埋込み絶縁材６１が充填された第１のＳＴＩ部１３１が形成される。
【００４４】
その後図６Ｃに示すように、第１のＳＴＩ部１３１によって他と分離された領域に図３Ｂ〜図３Ｄで説明したと同様の方法によって、Ｎ型のウェル領域７Ｎを形成し、第２のＳＴＩ部１３２によって他と分離された領域に説明したと同様の方法によって、Ｐ型のウェル領域７Ｐを形成する。
そして、これら領域７Ｎおよび７ＰにそれぞれＰＭＯＳおよびＮＭＯＳを形成する。
図６Ｃにおいて、図３Ｄに対応する部分には同一符号を付して重複説明を省略する。
【００４５】
この実施形態例による場合においても、ＰＭＯＳと隣接する側壁面側が、圧縮応力を生じる第１の埋込み絶縁材６１によって埋め込まれ、ＮＭＯＳと隣接する側壁面側が、引っ張り応力を生じる第２の埋込み絶縁材６２によって埋め込まれた構成とするものであることから、ＰＭＯＳおよびＮＭＯＳは、それぞれこれに対する応力が独立に与えられる。つまり、これらＰＭＯＳおよびＮＭＯＳは、それぞれ独立して、応力の制御、ひいてはその特性例えば各キャリアの移動度の制御がなされる。
【００４６】
また、本発明に製造方法によれば、この応力の制御のための作業、すなわち第１および第２の埋込み絶縁材６１および６２の形成を、半導体素子としてのＰＭＯＳやＮＭＯＳの形成前に行うことから、これら埋込み絶縁材６１および６２は、その形成条件、例えば温度条件等を、半導体素子への悪影響を考慮することなく選定できることから、最適条件での設定が可能となるものである。
【００４７】
尚、半導体基板１は、その全体が例えばＳｉによる半導体基板のみを指称するものではなく、絶縁性基板あるいは半絶縁性基板上に、半導体層が形成された構成を有する基板等を指称する。
また、上述の図示した各例では、基板１に、ＣＭＯＳが形成された例であるが、他の回路素子を有する集積回路等に本発明を適用することができるなど、本発明の範囲において、種々の変更を行うことができることはいうまでもない。
【００４８】
【発明の効果】
上述したように、本発明装置によれば、狭隘のトレンチによる素子の絶縁分離がなされる半導体装置において、その各ホールをキャリアとする半導体素子例えばＰＭＯＳと、電子をキャリアとする半導体素子例えばＮＭＯＳに対する異なる応力の相違を、一方に圧縮応力を生じる絶縁分離構造を、他方に引っ張り応力を生じる絶縁分離構造を採るようにしたことによって、それぞれ独立に、それぞれに適した、特性の制御を行うことができる。
【００４９】
また、本発明製造方法によれば、上述した構成によって、上述した圧縮応力を生じる絶縁分離構造と、引っ張り応力を生じる絶縁分離構造とを、半導体素子の形成前に形成することから、半導体素子への不都合な影響を回避でき、設計通りの半導体装置を構成することができるものである。
【図面の簡単な説明】
【図１】Ａ〜Ｃは、本発明による半導体装置の製造方法の一例の各工程の概略断面図（その１）である。
【図２】Ａ〜Ｃは、本発明による半導体装置の製造方法の一例の各工程の概略断面図（その２）である。
【図３】Ａ〜Ｄは、本発明による半導体装置の製造方法の一例の各工程の概略断面図（その３）である。
【図４】Ａ〜Ｄは、本発明による半導体装置の製造方法の他の一例の各工程の概略断面図（その１）である。
【図５】Ａ〜Ｃは、本発明による半導体装置の製造方法の他の一例の各工程の概略断面図（その２）である。
【図６】Ａ〜Ｃは、本発明による半導体装置の製造方法の他の一例の各工程の概略断面図（その３）である。
【符号の説明】
１・・・基板、２・・・犠牲酸化膜、３・・・マスク層、３Ｗ・・・開口、４・・・フォトレジスト層、４Ｗ・・・開口、５・・・トレンチ、６・・・埋込み絶縁材、７Ｐ・・・Ｐ型ウェル領域、７Ｎ・・・Ｎ型ウェル領域、８・・・ゲート絶縁膜、９・・・ゲート電極、１０Ｎ，１０Ｐ・・・低不純物濃度のソースないしはドレイン領域、１１Ｎ，１１Ｐ・・・高不純物濃度のソースないしはドレイン領域、１２・・・サイドウオール、１３・・・ＳＴＩ部、１３１・・・第１のＳＴＩ部、１３２・・・第２のＳＴＩ部、５１・・・第１のトレンチ、５２・・・第２のトレンチ、６１・・・第１の埋込み絶縁材、６２・・・第２の埋込み絶縁材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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