(57)【要約】【課題】　同一でない誘電率を有する誘電体を必要とする電気素子を半導体上の一平面に形成する方法を提供する。【解決手段】　高い誘電率を有する層（22）と低い誘電率を有する層（16）を含む複数の層を半導体基板（10）の上の一つの平面に形成する新規な方法が提供される。半導体基板（10）の上に絶縁物質の層（12）を介して第１のエッチストップ物質からなる層（14）と低い誘電率を有する絶縁物質からなる層（16）および第２のエッチストップ物質からなる層（18）からなるスタックを堆積する。スタックの一部がエッチングされて開口（19）が形成される。次いで、開口（19）に高い誘電率を有する絶縁物質からなる層（22）が充填される。【選択図】　図４
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【特許請求の範囲】
【請求項１】
　高い誘電率を有する層と低い誘電率を有する層を一平面に形成する方法であって、
　基板を用意し、この基板はその表面上に半導体デバイスを備えており、
　少なくとも１つの配線金属層の表面上に少なくとも１つのスタック層を堆積し、前記少なくとも１つのスタック層は、
　（ｉ）エッチストップ物質からなる下層、および
　（ii）第１の誘電率を有する誘電体からなる第１の上層、を含み、
　前記少なくとも１つのスタック層をパターン化し、そしてエッチングし、
　前記誘電体の第1の上層および前記エッチストップ物質の下層を通して少なくとも1つの開口を形成し、
　前記誘電体の第1の上層および前記エッチストップ物質の下層を通して形成された前記少なくとも1つの開口を、第２の誘電率を有する誘電体からなる第２の上層で充填し、そして
　前記誘電体の第２の上層の中または上に少なくとも１つの第１の素子を形成し、このとき前記少なくとも１つの第１の素子は前記基板の表面上に設けられた前記半導体デバイスに接続される、
以上の工程を含む方法。
【請求項２】
　上方に横たわる接合パッドを有する配線金属を前記誘電体の第１の上層の中または上に形成し、このとき前記配線金属は前記基板の表面上に設けられた前記半導体デバイスに接続される工程を更に含む、請求項１記載の方法。
【請求項３】
　前記第１の誘電率および前記第２の誘電率は測定可能な量だけの差がある、請求項１記載の方法。
【請求項４】
　前記少なくとも１つのスタック層をパターン化し、そしてエッチングする工程は、更に、
　（A）第１工程を含み、この第１工程は、前記少なくとも１つのスタック層をパターン化し、そしてエッチングする前に実施され、
　この第１工程は下記の（ｉ）および（ii）の工程を含み：
　（ｉ）エッチストップ物質からなる層を前記少なくとも１つのスタック層の表面上に堆積し、そして
　（ii）エッチレジストマスクを前記エッチストップ物質層の表面上に形成し、前記エッチレジストマスクは前記少なくとも１つのスタック層の表面を露出する少なくとも１つの開口を有し、ここで前記少なくとも１つの開口は前記少なくとも１つのスタック層を通して形成され、
　（Ｂ）第２工程を含み、この第２工程は、前記少なくとも１つのスタック層をパターン化しそしてエッチングした後に実施され、この第２工程は前記エッチレジストマスクを除去することを含む、請求項１記載の方法。
【請求項５】
　前記エッチレジストマスクはフォトレジストを含む、請求項４記載の方法。
【請求項６】
　前記形成された配線金属の上方に横たわる少なくとも１つの第２の素子を前記誘電体の第１の上層の中または上に形成し、このとき前記少なくとも１つの第２の素子は前記配線金属の上方に横たわる前記接合パッドに接続される工程を更に含む、請求項２記載の方法。
【請求項７】
　前記少なくとも１つの第２の素子はインダクタを含む、請求項６記載の方法。
【請求項８】
　前記インダクタは低誘電率誘電体の上に形成された水平らせんインダクタを含む、請求項７記載の方法。
【請求項９】
　前記少なくとも１つの第１の素子はキャパシタを含む、請求項１記載の方法。
【請求項１０】
　前記キャパシタは水平キャパシタを含む、請求項９記載の方法。
【請求項１１】
　前記キャパシタは側面キャパシタを含む、請求項９記載の方法。
【請求項１２】
　前記キャパシタは高誘電率誘電体中に形成された水平キャパシタを含む、請求項９記載の方法。
【請求項１３】
　前記キャパシタは高誘電率誘電体中に形成された側面キャパシタを含む、請求項８記載の方法。
【請求項１４】
　前記誘電体からなる第１の上層はインターメタル誘電体を含む、請求項１記載の方法。
【請求項１５】
　前記エッチストップ物質の層は窒化ケイ素および炭化ケイ素からなる物質の群から選択される、請求項１記載の方法。
【請求項１６】
　高い誘電率を有する層と低い誘電率を有する層を一平面に形成する方法であって、
　基板を用意し、この基板はその表面上に半導体デバイスを備えており、
　上方に横たわる接合パッドを有する少なくとも１つの配線金属層を前記基板の表面上に形成し、このとき前記少なくとも１つの配線金属層は前記基板の表面上に設けられた前記半導体デバイスに接続され、
　少なくとも１つの配線金属層の表面上に少なくとも１つのスタック層を堆積し、前記少なくとも１つのスタック層は、
　（ｉ）エッチストップ物質からなる下層、および
　（ii）第１の誘電率を有する誘電体からなる第１の上層、を含み、
　前記少なくとも１つのスタック層をパターン化し、そしてエッチングし、
　前記誘電体の第1の上層および前記エッチストップ物質の下層を通して少なくとも1つの開口を形成し、
　前記誘電体の第1の上層および前記エッチストップ物質の下層を通して形成された前記少なくとも1つの開口を、第２の誘電率を有する誘電体からなる第２の上層で充填し、そして
　前記誘電体の第２の上層の中または上に少なくとも１つの第１の素子を形成し、このとき前記少なくとも１つの第１の素子は前記少なくとも１つの配線金属層に接続される、
以上の工程を含む方法。
【請求項１７】
　上方に横たわる接合パッドを有する配線金属を前記誘電体の第１の上層の中または上に形成し、このとき前記配線金属は前記少なくとも１つの配線金属層上に設けられた前記接合パッドに接続される工程を更に含む、請求項１６記載の方法。
【請求項１８】
　前記第１の誘電率と前記第２の誘電率は測定可能な量だけの差がある、請求項１６記載の方法。
【請求項１９】
　前記少なくとも１つのスタック層をパターン化し、そしてエッチングする工程は、更に、
　（A）第１工程を含み、この第１工程は、前記少なくとも１つのスタック層をパターン化し、そしてエッチングする前に実施され、
　この第１工程は下記の（ｉ）および（ii）の工程を含み：
　（ｉ）エッチストップ物質からなる層を前記少なくとも１つのスタック層の表面上に堆積し、そして
　（ii）エッチレジストマスクを前記エッチストップ物質層の表面上に形成し、前記エッチレジストマスクは前記少なくとも１つのスタック層の表面を露出する少なくとも１つの開口を有し、ここで前記少なくとも１つの開口は前記少なくとも１つのスタック層を通して形成され、
　（Ｂ）第２工程を含み、この第２工程は、前記少なくとも１つのスタック層をパターン化しそしてエッチングした後に実施され、この第２工程は前記エッチレジストマスクを除去することを含む、請求項１６記載の方法。
【請求項２０】
　前記エッチレジストマスクはフォトレジストを含む、請求項１９記載の方法。
【請求項２１】
　前記形成された配線金属の上方に横たわる少なくとも１つの第２の素子を前記誘電体の第１の上層の中または上に形成し、このとき前記少なくとも１つの第２の素子は前記配線金属の上方に横たわる前記接合パッドに接続される工程を更に含む、請求項１７記載の方法。
【請求項２２】
　前記少なくとも１つの第２の素子はインダクタを含む、請求項２１記載の方法。
【請求項２３】
　前記インダクタは低誘電率誘電体の上に形成された水平らせんインダクタを含む、請求項２２記載の方法。
【請求項２４】
　前記少なくとも１つの第１の素子はキャパシタを含む、請求項１６記載の方法。
【請求項２５】
　前記キャパシタは水平キャパシタを含む、請求項２４記載の方法。
【請求項２６】
　前記キャパシタは側面キャパシタを含む、請求項２４記載の方法。
【請求項２７】
　前記キャパシタは高誘電率誘電体中に形成された水平キャパシタを含む、請求項２４記載の方法。
【請求項２８】
　前記キャパシタは高誘電率誘電体中に形成された側面キャパシタを含む、請求項２４記載の方法。
【請求項２９】
　前記誘電体からなる前記第１の上層はインターメタル誘電体を含む、請求項１６記載の方法。
【請求項３０】
　前記エッチストップ物質の層は窒化ケイ素および炭化ケイ素からなる物質の群から選択される、請求項１６記載の方法。
【請求項３１】
　高い誘電率を有する層と低い誘電率を有する層を一平面に形成する方法であって、
　基板を用意し、この基板はその表面上に半導体デバイスを備えており、
　上方に横たわる接合パッドを有する少なくとも１つの配線金属層を前記基板の表面上に形成し、このとき前記少なくとも１つの配線金属層は前記基板の表面上に設けられた前記半導体デバイスに接続され、
　少なくとも１つの配線金属層の表面上に少なくとも１つのスタック層を堆積し、前記少なくとも１つのスタック層は、
　（ｉ）エッチストップ物質からなる下層、および
　（ii）第１の誘電率を有する誘電体からなる第１の上層、を含み、
　前記少なくとも１つのスタック層をパターン化し、そしてエッチングし、
　前記誘電体の第1の上層および前記エッチストップ物質の下層を通して多数の開口を形成し、
　前記誘電体の第1の上層および前記エッチストップ物質の下層を通して形成された前記多数の開口を、多数の誘電率を有する誘電体からなる多数の層で充填し、そして
　前記誘電体の多数の層の中または上に少なくとも１つの第１の素子を形成し、このとき前記少なくとも１つの第１の素子は前記少なくとも１つの配線金属層に接続される、
以上の工程を含む方法。
【請求項３２】
　上方に横たわる接合パッドを有する配線金属を前記誘電体の第１の上層の中または上に形成し、このとき前記配線金属は前記少なくとも１つの配線金属層上に設けられた前記接合パッドに接続される工程を更に含む、請求項３１記載の方法。
【請求項３３】
　前記第１の誘電率と前記多数の誘電率のうちのそれぞれの誘電率は測定可能な量だけの差がある、請求項３１記載の方法。
【請求項３４】
　前記少なくとも１つのスタック層をパターン化し、そしてエッチングする工程は、更に、
　（A）第１工程を含み、この第１工程は、前記少なくとも１つのスタック層をパターン化し、そしてエッチングする前に実施され、
　この第１工程は下記の（ｉ）および（ii）の工程を含み：
　（ｉ）エッチストップ物質からなる層を前記少なくとも１つのスタック層の表面上に堆積し、そして
　（ii）エッチレジストマスクを前記エッチストップ物質層の表面上に形成し、前記エッチレジストマスクは前記少なくとも１つのスタック層の表面を露出する少なくとも１つの開口を有し、ここで前記少なくとも１つの開口は前記少なくとも１つのスタック層を通して形成され、
　（Ｂ）第２工程を含み、この第２工程は、前記少なくとも１つのスタック層をパターン化しそしてエッチングした後に実施され、この第２工程は前記エッチレジストマスクを除去することを含む、請求項３１記載の方法。
【請求項３５】
　前記エッチレジストマスクはフォトレジストを含む、請求項３４記載の方法。
【請求項３６】
　前記形成された配線金属の上方に横たわる少なくとも１つの第２の素子を前記誘電体の第１の上層の中または上に形成し、このとき前記少なくとも１つの第２の素子は前記配線金属の上方に横たわる前記接合パッドに接続される工程を更に含む、請求項３２記載の方法。
【請求項３７】
　前記少なくとも１つの第２の素子はインダクタを含む、請求項３６記載の方法。
【請求項３８】
　前記インダクタは低誘電率誘電体の上に形成された水平らせんインダクタを含む、請求項３７記載の方法。
【請求項３９】
　前記少なくとも１つの第１の素子はキャパシタを含む、請求項３１記載の方法。
【請求項４０】
　前記キャパシタは水平キャパシタを含む、請求項３９記載の方法。
【請求項４１】
　前記キャパシタは側面キャパシタを含む、請求項３９記載の方法。
【請求項４２】
　前記キャパシタは高誘電率誘電体中に形成された水平キャパシタを含む、請求項３９記載の方法。
【請求項４３】
　前記キャパシタは高誘電率誘電体中に形成された側面キャパシタを含む、請求項３９記載の方法。
【請求項４４】
　前記誘電体からなる第１の上層はインターメタル誘電体を含む、請求項３１記載の方法。
【請求項４５】
　前記エッチストップ物質の層は窒化ケイ素および炭化ケイ素からなる物質の群から選択される、請求項３１記載の方法。
【請求項４６】
　高い誘電率を有する層と低い誘電率を有する層を一平面に形成する方法であって、
　基板を用意し、この基板はその表面上に半導体デバイスを備えており、
　少なくとも１つの配線金属層の表面上に少なくとも１つのスタック層を堆積し、前記少なくとも１つのスタック層は、
　（ｉ）エッチストップ物質からなる下層、および
　（ii）第１の誘電率を有する誘電体からなる第１の上層、を含み、
　前記少なくとも１つのスタック層をパターン化し、そしてエッチングし、
　前記誘電体の第1の上層および前記エッチストップ物質の下層を通して多数の開口を形成し、
　前記誘電体の第1の上層および前記エッチストップ物質の下層を通して形成された前記多数の開口を、多数の誘電率を有する誘電体からなる多数の層で充填し、そして
　前記誘電体の多数の層の中または上に少なくとも１つの第１の素子を形成し、このとき前記少なくとも１つの第１の素子は前記基板の表面上に設けられた前記半導体デバイスに接続される、
以上の工程を含む方法。
【請求項４７】
　上方に横たわる接合パッドを有する配線金属を前記誘電体の第１の上層の中または上に形成し、このとき前記配線金属は前記基板の表面上に設けられた前記半導体デバイスに接続される工程を更に含む、請求項４６記載の方法。
【請求項４８】
　前記第１の誘電率と前記多数の誘電率のうちのそれぞれの誘電率は測定可能な量だけの差がある、請求項４６記載の方法。
【請求項４９】
　前記少なくとも１つのスタック層をパターン化し、そしてエッチングする工程は、更に、
　（A）第１工程を含み、この第１工程は、前記少なくとも１つのスタック層をパターン化し、そしてエッチングする前に実施され、
　この第１工程は下記の（ｉ）および（ii）の工程を含み：
　（ｉ）エッチストップ物質からなる層を前記少なくとも１つのスタック層の表面上に堆積し、そして
　（ii）エッチレジストマスクを前記エッチストップ物質層の表面上に形成し、前記エッチレジストマスクは前記少なくとも１つのスタック層の表面を露出する少なくとも１つの開口を有し、ここで前記少なくとも１つの開口は前記少なくとも１つのスタック層を通して形成され、
　（Ｂ）第２工程を含み、この第２工程は、前記少なくとも１つのスタック層をパターン化しそしてエッチングした後に実施され、この第２工程は前記エッチレジストマスクを除去することを含む、請求項４６記載の方法。
【請求項５０】
　前記エッチレジストマスクはフォトレジストを含む、請求項４９記載の方法。
【請求項５１】
　前記形成された配線金属の上方に横たわる少なくとも１つの第２の素子を前記誘電体の第１の上層の中または上に形成し、このとき前記少なくとも１つの第２の素子は前記配線金属の上方に横たわる前記接合パッドに接続される工程を更に含む、請求項４７記載の方法。
【請求項５２】
　前記少なくとも１つの第２の素子はインダクタを含む、請求項５１記載の方法。
【請求項５３】
　前記インダクタは低誘電率誘電体の上に形成された水平らせんインダクタを含む、請求項５２記載の方法。
【請求項５４】
　前記少なくとも１つの第１の素子はキャパシタを含む、請求項４６記載の方法。
【請求項５５】
　前記キャパシタは水平キャパシタを含む、請求項５４記載の方法。
【請求項５６】
　前記キャパシタは側面キャパシタを含む、請求項５４記載の方法。
【請求項５７】
　前記キャパシタは高誘電率誘電体中に形成された水平キャパシタを含む、請求項５４記載の方法。
【請求項５８】
　前記キャパシタは高誘電率誘電体中に形成された側面キャパシタを含む、請求項５４記載の方法。
【請求項５９】
　前記誘電体からなる第１の上層はインターメタル誘電体を含む、請求項４６記載の方法。
【請求項６０】
　前記エッチストップ物質の層は窒化ケイ素および炭化ケイ素からなる物質の群から選択される、請求項４６記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は集積回路デバイスの製造、特に、選択された同じでない誘電体材料を用いて一平面に受動半導体素子（passive semiconductor components）および回路を形成する方法に関する。
【背景技術】
【０００２】
　半導体デバイスは一般的に、デバイスの機能を創作するために数多くの関連する処理工程を用いて製造される。能動半導体デバイスが形成された後に、これらのデバイスは典型的に個別化され、そしてゲートアレイやＤＲＡＭセルのような基本的な副次機能素子に相互連結するか、またはより複雑なデバイスを形成するために論理回路に相互連結する形態にされる。
【０００３】
　ＭＯＳＦＥＴデバイスやＤＲＡＭセルあるいは論理デバイスのような能動半導体デバイスの形成に加えて、集積半導体デバイスの加工系列の一部としてキャパシタやインダクタのような受動素子の形成がますます使用される傾向がある。能動および受動の半導体素子の形成を統合すると、より複雑な半導体デバイスの機能の設計が容易になることに加えて費用効率が高くなる利点がある。
【０００４】
　先進の集積回路（ＩＣ）デバイスの寸法が減少し続けるのにつれて、これらの集積回路デバイスを接続して相互連絡する導体や配線素子の寸法も減少し続けてきた。特に、集積回路デバイスに直接接触する導体や配線素子の寸法は典型的に最も大きく減少し、従って先進のＩＣデバイス内の導体や配線素子の寸法も最小になっている。これらの最も精密な導体や配線素子は典型的に、第１の導体あるいは配線レベルを含み、これは集積回路デバイスに接触する。通常、第１の導体レベルはアルミニウム金属またはアルミニウム金属合金から形成される。通常、最初の配線レベルは（即ち、第１の導電性コンタクトスタッド）はタングステンから形成される。ＩＣデバイスの性能に対する要求を維持しそして高めながら、ＩＣデバイスの寸法が減少するにつれて、ＩＣデバイス内の導体や配線素子が、同時にエレクトロマイグレーションのような分解現象に対する感受性を抑えながら、高レベルの伝導性を示すことがますます重要になっている。
【０００５】
　複雑な半導体デバイスを作製する場合に、設計上考慮すべき重要な事項は、インダクタやキャパシタのような導電性または電気活性な素子を内部に形成するために使用される絶縁材料の種類を選択することである。形成される素子の性能に重要な影響を与える設計のパラメーターは、選択される材料の誘電率ｋであり、従って、多くの場合、選択材料の誘電率として低い値を有する材料を選択することが求められる。例えば、伝導性配線を埋め込むと、高い誘電率を有する絶縁材料は、配線と基板の間の寄生容量を所望されない程に増大させる。
【０００６】
　絶縁誘電体を使用する一例として酸化ケイ素が挙げられ、これは熱酸化または化学気相成長によって成長して、約３．９の誘電率を有し、そして、このＣＶＤ酸化物は約４．６の比誘電率を有する。可能な限り低い、従って理想的な誘電率は１．０であり、これは真空の誘電率であるが、空気は１．０よりわずかに大きい誘電率を有する。イントラレベル（intra-level）またはインターレベル（inter level）の誘電体材料のために使用できる誘電体材料の誘電率は変動し、例えば、典型的な値は、無機プラズマＳｉＯ２については４．１〜４．５であり、無機フッ素ドープＳｉＯ２（ＦＳＧ）については３．５であり、有機ポリシルセキオキサン（Organic Polysilsequioxane）（Ｓｉポリマー）については２．７〜３．０であり、有機ベンゾシクロブテン（ＢＣＢ）については２．７である、等。
【０００７】
　従来より、伝導性配線金属層や受動素子のような半導体デバイスが支持する機能は、絶縁材料の堆積に関して、絶縁材料の一つのレベルで形成される。設計の要求および配置の自由度を高める必要性は、絶縁材料の堆積の一つのレベルの上に形成されるという制限を受けることなく、これらの支持機能を形成できることが有利であることを示す。本発明は、半導体デバイスを形成する際のこの課題に対処する方法を提供する。
【０００８】
　米国特許６，２５８，６８８（Tsai）は高いおよび低いポリシリコンおよびインダクタプロセスを示す。
　米国特許６，０５７，２０２（Chen他）はインダクタプロセスを示す。
【０００９】
　米国特許６，００８，１０２（Alford他）は３Ｄインダクタプロセスを示す。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
　本発明の主な目的は、一つのレベルの絶縁で異なる絶縁の要件を有する多数の半導体素子を形成することを可能にする方法を提供することである。
　本発明のその他の目的は、均一でない誘電率を有する絶縁物質の層を一つのレベルで形成することである。
【課題を解決するための手段】
【００１１】
　本発明の上記目的に従って、高誘電率および低誘電率の両方を有する半導体物質の複数の層を一平面に形成する方法が提供される。選択されてそして好ましくは等しくない誘電率のパラメーターを有する複数の層が、エッチストップ物質の層を伴って点在させながら連続的に堆積される。これらの層はエッチングされて、最適の層を充填できる貫通開口を形成できる。
【発明を実施するための最良の形態】
【００１２】
　図１〜図５を用いて本発明を詳細に説明する。
　図１に示される断面図を参照して、シリコン基板の表面のような半導体表面１０の断面が示される。基板１０の表面上に、ＩＭＤ誘電体のような絶縁物質の下層１２およびＩＭＤ誘電体のような絶縁物質の上層１６を連続的に堆積する。二つの層１２および１６はエッチストップ物質からなる比較的薄い層１４により分離され、エッチストップ物質の第２の層１８が上層１６の表面上に堆積される。
【００１３】
　エッチストップ層１４および１８として、窒化ケイ素、窒化物、炭化物、および酸化物／炭化物、酸化物／窒化物などの複合膜のような数多くの入手可能なエッチストップ物質の一つを選択できる。
【００１４】
　層１４および１８として好ましい本発明のエッチストップ物質は、窒化ケイ素（ＳｉＮ）および炭化ケイ素（ＳｉＣ）である。
　層１２および層１６の材料としては、イントラレベル誘電体（Intra Level Dielectric）（ＩＬＤ）およびインターメタル誘電体（Inter Metal Dielectric）（ＩＭＤ）として典型的に供給される物質が選択できる。これらの層としては、水素シルセキオキサン（hydrogen silsesquioxane）、ＨＤＰ−ＦＳＧ（高密度プラズマフッ素ドープケイ酸塩ガラス）、フッ素ドープケイ酸塩ガラス（ＦＳＧ）、二酸化ケイ素（ドープされたまたはドープされない“酸化物”）または窒化ケイ素（“窒化物”）、オキシ窒化ケイ素、フルオロポリマー、パリレン、ポリイミド、テトラエチルオルトシリケート（ＴＥＯＳ）ベースの酸化物、ホウ−リン酸塩−ケイ酸塩−ガラス（ＢＰＳＧ）、リン−ケイ酸塩−ガラス（ＰＳＧ）、ホウ−ケイ酸塩−ガラス（ＢＳＧ）、酸化物−窒化物−酸化物（ＯＮＯ）、のような低い誘電率の誘電体が選択される。
【００１５】
　次に、図２に示すように、好ましくはフォトレジストを含むエッチレジスト物質からなるマスク２０をエッチストップ物質の層１８の表面上に形成する。エッチレジスト物質の層２０中に形成された開口１９は、表面領域の上方の層１８の表面を露出させ、この表面領域において、半導体素子が形成され、低誘電率ｋの物質の層１６中に埋め込まれるように設計される。必要に応じて、層１６は高誘電率の物質から形成されてもよい。
【００１６】
　図２で示したエッチレジストマスク２０のパターンに従ってエッチングを実施して、絶縁物質の下層１２の表面から層１８、１６および１４を除去する。このエッチングの結果が、図３の断面図に示され、ここで、パターン化され、そしてエッチングされた層１４、１６および１８が、絶縁物質の下層１２の表面の上に横たわる複数のスタック層として残留する。図３に示すように、図２のエッチレジストマスク２０は層１８の表面から除去されている。
【００１７】
　本発明の最終工程として、図４の断面図に示すように、トレンチ１９（図３）は、最適の性能を得るために高いｋ値の絶縁物質を必要とする半導体素子を形成するために、高いｋ値の絶縁物質の層２２を充填される。層２２は、図３の断面図で示される構造体の表面上に一面に堆積するものであってもよく、その後に、層１８の表面に滞留し、そして高いｋ値の絶縁物質で充填されたトレンチ１９から出る過剰の物質は、化学的機械研磨の方法によって層１８の表面上から除去される。
【００１８】
　高いｋ値の絶縁物質の層２２のために使用される物質は、例えば、酸化物−窒化物−酸化物（ＯＮＯ）、Ｓｉ３Ｎ４のようなＳｉＮ、Ｓｉ２Ｏ、タンタルペントオキシド（ＴａＯ５）のようなＴａｘＯｙ、ＨｆｘＯｙおよび類似物からなる群から選択される。
【００１９】
　図４の断面図に示される構造体は、低いｋ値の絶縁物質の層１６および、この低いｋ値の絶縁物質の層１６と同じレベルの、高いｋ値の絶縁物質の層２２を含む。
　本発明が適用された実施例として、多数の半導体素子の三次元図が図５に示される。
【００２０】
　図５で特に強調される点は以下のとおりである。
　１０は半導体の表面、好ましくは基板の表面であって、この表面上にこの実施例の半導体素子が形成されている。
【００２１】
　１２は層１０の表面上に堆積した絶縁物質からなる第１の層である。
　１４は層１２の表面上に堆積したエッチストップ物質からなる第１の層である。
　１６、１６’および１６”は層１４の表面上に堆積した絶縁物質からなる第２の層の３つの区分である。１６、１６’および１６”は金属線および配線トレースをそれらの中または上に形成するために使用される。これらの金属線および配線トレースは層１６、１６’および１６”の材料によって与えられる低いｋ値の絶縁物質を必要とする。
【００２２】
　１８は層１６の表面上に堆積したエッチストップ物質からなる第２の層である。
　２２’は高いｋ値の絶縁誘電体からなる第１の層であって、示されたこの実施例において、その中に側面のキャパシタを形成するために用いられる。
【００２３】
　２２”は高いｋ値の絶縁誘電体からなる第２の層であって、示されたこの実施例において、水平キャパシタのためのキャパシタ誘電体の層として作用し、この場合、水平キャパシタの第１プレートは素子２８であり、そして水平キャパシタの第２プレートは素子３４である
　２６はパターン化され、そしてエッチングされた金属層であって、好ましくは銅を含み、上に横たわるインダクタ３０のための接触点として作用する。
【００２４】
　２８はパターン化され、そしてエッチングされた金属層であって、好ましくは銅を含み、上に横たわるキャパシタインダクタのための第１電極のポイントとして働く。
　３０はインダクタの接触点２６と一致する位置にある低いｋ値の絶縁物質の層１６の上に横たわって形成されたインダクタである。
【００２５】
　３２は高いｋ値の絶縁層２２’を用いて形成された側面キャパシタである。
　３３は側面キャパシタ３２に対するコンタクトである。
　３４は、素子２８が第１プレートであり、そして高いｋ値の絶縁物質の層２２”がキャパシタ誘電体である水平キャパシタの第２プレートである。
【００２６】
　一実施例として提示される図５の三次元図は、本発明が高い誘電率ｋおよび低い誘電率ｋの両方を有する絶縁材料を必要とするデバイス素子の場合であっても半導体デバイス素子を一つの面に混在させることができることを示す。図５に示した実施例は、水平キャパシタ、側面または縦方向のキャパシタ、および配線トレースを一平面に形成することを示し、一方、この平面の誘電率は、インダクタをこの面の表面上に与えることができるように局在的に選択される。具体的には、インダクタが低いｋの誘電体上に横たわって形成され、側面キャパシタが高いｋの誘電体中に形成され、水平キャパシタが高いｋのキャパシタ誘電体を用いて形成される。これらの全ての素子は、配線トレースのネットワークが形成されている平面であって、最適の性能を得るための低いｋの誘電体を典型的に必要とする平面に形成される。
【００２７】
　本発明は、図１〜図５に示す層１２が除外され、従って、異なる誘電率を有する誘電体の層が基板の表面上に直接に形成される場合にも同様に適用できる。この場合、エッチストップ物質の層が基板の表面上に直接最初に堆積され、誘電体の層がこのエッチストップ物質層の上に堆積される。配線金属およびこの配線金属の上にあってこれと接触している接合パッドをこの誘電体層の中に形成することができ、更にこの層の配線金属層が、基板の表面上に形成されている半導体デバイスと電気的に接続される。
【００２８】
　図１〜図５で使用された実施例では、エッチストップ物質の層によって分離され被覆された誘電体物質からなる上方に横たわる二つの層が使用されたが、これらの二層は本発明に影響を与えることなく多数の層にまで容易に拡大できる。いくつかの追加の層が異なる電気的特性を有する領域を面内に形成するために使用されてもよいが、これら追加の層の全てがこの目的のために使用される必要はない。従って、本発明は複雑で多層の構造物を形成する方法を提供し、これによって、この構造物の一部をなす各々の素子の要件が個々に処理されて提供される。構造物の一部をなす素子は、これによって一平面に形成されることに限定はされないで、また形成された素子の重要な部分である絶縁物質の要件によって一平面に限定はされない。
【００２９】
　要約すると、本発明は、同一でない誘電率を有する誘電体を必要とする電気素子を一平面に形成する方法を提供する。
　本発明は、特定の実施態様を参照して説明されたが、本発明はこれらの態様に限定はされない。当業者は、本発明の精神を逸脱することなく、変更と修正を実施できることを理解できるであろう。従って、添付の特許請求の範囲及びそれらの均等物内にある全てのこのような変更と修正を本発明は包含するものである。
【図面の簡単な説明】
【００３０】
【図１】基板の断面図であって、その表面上にスタック層の一部である誘電体の層とエッチストップ物質の層が堆積されている。
【図２】図１で最後に形成された層の表面上にフォトレジストマスクが形成された後の基板の断面図である。
【図３】誘電体からなる上層をエッチングし、この誘電体の層を通して開口を形成した後の基板の断面図である。
【図４】形成された開口が最適の誘電体で充填された後の基板の断面図である。
【図５】本発明の適用例の三次元図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【外国語明細書】
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2004040109000002.pdf
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