(57)【要約】【課題】ＭＯＮＯＳメモリセルの高速消去を提供する。【解決手段】少なくともシリコンと酸素を含む化合物の絶縁膜からなる第１のゲート絶縁層４と、第１のゲート絶縁層４に接し，シリコン窒化膜、シリコン酸窒化膜又はアルミナ膜からなる第１の電荷蓄積層５と、第１のゲート絶縁層４より厚い，第２の絶縁層６１と第２の絶縁層６１に接した第２の電荷蓄積層６２と第２の電荷蓄積層６２に接し，第１のゲート絶縁層４よりも厚い第３の絶縁層６３とを含むゲート絶縁層と、第３の絶縁層６３上に形成された制御電極７とを有する電気的に情報を書込み消去可能なメモリセルを備え、第１のゲート絶縁層４は、第１の電荷蓄積層５よりも酸素組成の多いシリコン酸窒化膜であっても良い。第２の絶縁層と第３の絶縁層は膜厚が３ｎｍよりも厚くても良い。第２の電荷蓄積層６２にアクセプタ不純物を添加する構成を用いても良い。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくともシリコンと酸素を含む化合物の絶縁膜からなる第１のゲート絶縁層と、
前記第１のゲート絶縁層に接し，シリコン窒化膜、シリコン酸窒化膜又はアルミナ膜からなる第１の電荷蓄積層と、
前記第１のゲート絶縁層より厚い第２の絶縁層と、該第２の絶縁層に接した第２の電荷蓄積層と、該第２の電荷蓄積層に接し前記第１のゲート絶縁層よりも厚い第３の絶縁層とを含むゲート絶縁層と、
前記第３の絶縁層上に形成された制御電極
とを有する電気的に情報を書込み消去可能なメモリセルを備えることを特徴とする半導体記憶装置。
【請求項２】
前記第１のゲート絶縁層は、前記第１の電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２の電荷蓄積層の厚さは前記第１の電荷蓄積層の厚さよりも小さいことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第３の絶縁層の厚さは前記第２の絶縁層の厚さよりも小さいことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記第２の電荷蓄積層の厚さは前記第１の電荷蓄積層の厚さよりも小さく、前記第３の絶縁層の厚さは前記第２の絶縁層の厚さよりも小さいことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記第２の電荷蓄積層の電気陰性度は、前記第２の絶縁層よりも大きく、前記第３の絶縁層よりも大きいことを特徴とする請求項３又は５に記載の半導体記憶装置。
【請求項７】
前記第２の電荷蓄積層はシリコン窒化膜又はシリコン酸窒化膜からなることを特徴とする請求項３又は５に記載の半導体記憶装置。
【請求項８】
前記制御電極は、シリコンが第１に多い構成元素であり、前記制御電極のｐ型不純物密度は２×１０１９ｃｍ−３よりも多く１×１０２０ｃｍ−３よりも少ないことを特徴とする請求項１記載の半導体記憶装置。
【請求項９】
前記メモリセルは、第１の導電型の半導体領域と、前記半導体領域上に形成された第２の導電型の第１および第２の電流端子領域を有する電界効果トランジスタを更に備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項１０】
前記第１のゲート絶縁層は前記第１および第２の電流端子領域の少なくとも一方の上に接して形成され、前記第１の電流端子領域と前記制御電極との間に、前記第１の電流端子領域よりも前記制御電極の電圧が負になるような電圧を印加して、前記第１の電流端子領域と前記第１の電荷蓄積層との間に電流を流すことによって、前記電界効果トランジスタのしきい値を負にすることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記半導体領域と前記制御電極との間に、前記半導体領域よりも前記制御電極の電圧が負になるような電圧を印加して、前記半導体領域と前記第１の電荷蓄積層との間に電流を流すことによって、前記電界効果トランジスタのしきい値を負にすることを特徴とする請求項９記載の半導体記憶装置。
【請求項１２】
前記半導体領域と前記第１の電荷蓄積層との間に流す電流はホットホール電流であることを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
複数のメモリセルと、第１の選択スイッチング素子とからなるデータの再書き込み可能な第１のメモリセルユニットと、
複数のメモリセルと、第２の選択スイッチング素子とからなるデータの再書き込み可能な第２のメモリセルユニット
とを備え、前記第１及び第２のメモリセルユニットは、前記メモリセルの電界効果トランジスタの第１の電流端子領域と前記第１及び第２の選択スイッチング素子の第１の電流端子領域とをそれぞれ接続し、前記第１のメモリセルユニットの第１の選択スイッチング素子の第２の電流端子領域は、前記第２のメモリセルユニットの第２の選択スイッチング素子の第２の電流端子領域と接続され、前記複数のメモリセルユニットは同じ導電型ウェル上に形成されたことを特徴とする請求項９記載の半導体記憶装置。
【請求項１４】
前記第１及び第２のメモリセルユニットは、データ転送線と直交する方向に複数並列に形成され、前記データ転送線と直交するデータ選択線を備え、前記データ転送線と前記データ選択線は直交してメモリマトリックスを形成し、前記選択スイッチング素子に対する制御入力は、データ選択線と平行に形成された制御線に並列に接続されることを特徴とする請求項１３記載の半導体記憶装置。
【請求項１５】
少なくともシリコンと酸素を含む化合物の絶縁膜からなる第１のゲート絶縁層と、
前記第１のゲート絶縁層に接し，シリコン窒化膜、シリコン酸窒化膜又はアルミナ膜からなる第１の電荷蓄積層と、
膜厚が３ｎｍよりも厚い第２の絶縁層と、該第２の絶縁層に接した第２の電荷蓄積層と、該第２の電荷蓄積層に接し膜厚が３ｎｍよりも厚い第３の絶縁層とを含むゲート絶縁層と、
前記第３の絶縁層上に形成された制御電極
とを有する電気的に情報を書込み消去可能なメモリセルを備えることを特徴とする半導体記憶装置。
【請求項１６】
前記第１のゲート絶縁層は、前記第１の電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなることを特徴とする請求項１５記載の半導体記憶装置。
【請求項１７】
前記第２の電荷蓄積層の厚さは前記第１の電荷蓄積層の厚さよりも小さいことを特徴とする請求項１５記載の半導体記憶装置。
【請求項１８】
前記第３の絶縁膜の厚さは前記第２の絶縁膜の厚さよりも小さいことを特徴とする請求項１５記載の半導体記憶装置。
【請求項１９】
前記第２の電荷蓄積層の厚さは前記第１の電荷蓄積層の厚さよりも小さく、前記第３の絶縁膜の厚さは前記第２の絶縁膜の厚さよりも小さいことを特徴とする請求項１５記載の半導体記憶装置。
【請求項２０】
前記第２の電荷蓄積層の電気陰性度は、前記第２の絶縁層よりも大きく、前記第３の絶縁層よりも大きいことを特徴とする請求項１７又は１９に記載の半導体記憶装置。
【請求項２１】
前記第２の電荷蓄積層はシリコン窒化膜又はシリコン酸窒化膜からなることを特徴とする請求項１７又は１９に記載の半導体記憶装置。
【請求項２２】
前記制御電極は、シリコンが第１に多い構成元素であり、前記制御電極のｐ型不純物密度は２ｘ１０１９ｃｍ−３よりも多く１ｘ１０２０ｃｍ−３よりも少ないことを特徴とする請求項１５に記載の半導体記憶装置。
【請求項２３】
前記メモリセルは、第１の導電型の半導体領域と、前記半導体領域上に形成された第２の導電型の第１および第２の電流端子領域を有する電界効果トランジスタを更に備えることを特徴とする請求項１５記載の半導体記憶装置。
【請求項２４】
前記第１のゲート絶縁層は前記第１及び第２の電流端子領域の少なくとも一方の上に接して形成され、前記第１の電流端子領域と前記制御電極との間に、前記第１の電流端子領域よりも前記制御電極の電圧が負になる電圧を印加して、前記第１の電流端子領域と前記第１の電荷蓄積層との間に電流を流すことによって、前記電界効果トランジスタのしきい値を負にすることを特徴とする請求項１５記載の半導体記憶装置。
【請求項２５】
前記半導体領域と前記制御電極との間に、前記半導体領域よりも前記制御電極の電圧が負になるような電圧を印加して、前記半導体領域と前記第１の電荷蓄積層との間に電流を流すことによって、前記電界効果トランジスタのしきい値を負にすることを特徴とする請求項１５記載の半導体記憶装置。
【請求項２６】
前記半導体領域と前第１の電荷蓄積層との間に流す電流はホットホール電流であることを特徴とする請求項２５記載の半導体記憶装置。
【請求項２７】
複数のメモリセルと、第１の選択スイッチング素子とからなるデータの再書き込み可能な第１のメモリセルユニットと、
複数のメモリセルと、第２の選択スイッチング素子とからなるデータの再書き込み可能な第２のメモリセルユニット
とを備え、前記第１及び第２のメモリセルユニットは、前記メモリセルの電界効果トランジスタの第１の電流端子領域と前記第１及び第２の選択スイッチング素子の第１の電流端子領域とをそれぞれ接続し、前記第１のメモリセルユニットの第１の選択スイッチング素子の第２の電流端子領域は、前記第２のメモリセルユニットの第２の選択スイッチング素子の第２の電流端子領域と接続され、前記複数のメモリセルユニットは同じ導電型ウェル上に形成されたことを特徴とする請求項２３記載の半導体記憶装置。
【請求項２８】
前記第１及び第２のメモリセルユニットは、データ転送線と直交する方向に複数並列に形成され、前記データ転送線と直交するデータ選択線を備え、前記データ転送線と前記データ選択線は直交してメモリマトリックスを形成し、前記選択スイッチング素子に対する制御入力は、前記データ選択線と平行に形成された制御線に並列に接続されることを特徴とする請求項２７に記載の半導体記憶装置。
【請求項２９】
少なくともシリコンと酸素を含む化合物の絶縁膜からなる第１のゲート絶縁層と、
前記第１のゲート絶縁層に接し，シリコン窒化膜、シリコン酸窒化膜又はアルミナ膜からなる第１の電荷蓄積層と、
第２の絶縁層と、該第２の絶縁層に接し，ボロンの最大体積密度が前記第２の絶縁層のボロンの最大体積密度よりも大きい第４の絶縁層と、該第４の絶縁層に接し，ボロンの最大体積密度が前記第４の絶縁層のボロンの最大体積密度よりも小さい第３の絶縁層とを含むゲート絶縁層と、
前記第３の絶縁層上に形成された制御電極とを有する電気的に情報を書込み消去可能なメモリセルを備えることを特徴とする半導体記憶装置。
【請求項３０】
前記第１のゲート絶縁層は、前記第１の電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなることを特徴とする請求項２９記載の半導体記憶装置。
【請求項３１】
前記第３の絶縁膜の厚さは前記第２の絶縁膜の厚さよりも小さいことを特徴とする請求項２９記載の半導体記憶装置。
【請求項３２】
前記制御電極は、シリコンが第１に多い構成元素であり、前記制御電極のｐ型不純物密度は２ｘ１０１９ｃｍ−３よりも多く１ｘ１０２０ｃｍ−３よりも少ないことを特徴とする請求項２９記載の半導体記憶装置。
【請求項３３】
前記メモリセルは、第１の導電型の半導体領域と、前記半導体領域上に形成された第２の導電型の第１および第２の電流端子領域を有する電界効果トランジスタを更に備えることを特徴とする請求項２９記載の半導体記憶装置。
【請求項３４】
前記第１のゲート絶縁層は前記第１及び第２の電流端子領域の少なくとも一方の上に接して形成され、前記第１の電流端子領域と前記制御電極との間に、前記第１の電流端子領域よりも前記制御電極の電圧が負になるような電圧を印加して、前記第１の電流端子領域と前記第１の電荷蓄積層との間に電流を流すことによって、前記電界効果トランジスタのしきい値を負にすることを特徴とする請求項２９記載の半導体記憶装置。
【請求項３５】
前記半導体領域と前記制御電極との間に、前記半導体領域よりも前記制御電極の電圧が負になるような電圧を印加して、前記半導体領域と前記第１の電荷蓄積層との間に電流を流すことによって、前記電界効果トランジスタのしきい値を負にすることを特徴とする請求項３３記載の半導体記憶装置。
【請求項３６】
前記半導体領域と前記第１の電荷蓄積層との間に流す電流はホットホール電流であることを特徴とする請求項３５記載の半導体記憶装置。
【請求項３７】
複数のメモリセルと、第１の選択スイッチング素子とからなるデータの再書き込み可能な第１のメモリセルユニットと、
複数のメモリセルと、第２の選択スイッチング素子とからなるデータの再書き込み可能な第２のメモリセルユニット
とを備え、前記第１及び第２のメモリセルユニットは、前記メモリセルの電界効果トランジスタの第１の電流端子領域と前記第１及び第２の選択スイッチング素子の第１の電流端子領域とをそれぞれ接続し、前記第１のメモリセルユニットの第１の選択スイッチング素子の第２の電流端子領域は、前記第２のメモリセルユニットの第２の選択スイッチング素子の第２の電流端子領域と接続され、前記複数のメモリセルユニットは同じ導電型ウェル上に形成されたことを特徴とする請求項３３記載の半導体記憶装置。
【請求項３８】
前記第１及び第２のメモリセルユニットは、データ転送線と直交する方向に複数並列に形成され、前記データ転送線と直交するデータ選択線を備え、前記データ転送線と前記データ選択線は直交してメモリマトリックスを形成し、前記選択スイッチング素子に対する制御入力は、前記データ選択線と平行に形成された制御線に並列に接続されることを特徴とする請求項３７記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁層電荷蓄積層を有するメモリセルの消去特性を改善し、より高集積化を図ることができる絶縁層電荷蓄積層を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
電荷蓄積電極にチャネルから絶縁層を介してトンネル電流によって注入した電荷をディジタルビットの情報格納として用い、その電荷量に応じた金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のコンダクタンス変化を測定し，情報を読み出す、電気的書き換え可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ）等の不揮発性半導体メモリが開発されている。中でも、金属酸化膜窒化膜酸化膜半導体（ＭＯＮＯＳ）メモリは、窒化（ＳｉＮ）膜を電荷蓄積層として用いたメモリであり、例えば、ポリシリコンによって形成された浮遊ゲートを用いたメモリよりも低電圧書込み又は低電圧消去動作の可能性があることから盛んに研究されている。
【０００３】
ここで、ＭＯＮＯＳメモリは、例えば、特許文献１および特許文献２に示されているように、半導体基板、電荷を意図して通過させるシリコン酸化膜（第１のシリコン酸化膜）、シリコン窒化膜（電荷蓄積層）、シリコン窒化膜とポリシリコン領域間の電流を阻止するシリコン酸化膜（第２のシリコン酸化膜）、ポリシリコン領域の順に積層された構造を有する。
【０００４】
しかし、従来のＭＯＮＯＳメモリでは、第２のシリコン酸化膜厚と第１のシリコン酸化膜厚の差が小さいため、半導体基板から電荷蓄積層へ正孔注入を利用して消去動作を行う際に、制御電極の電子が電荷蓄積層へ注入されてしまう。このため、消去電圧を大きくすると、制御電極の電子の注入量の増加量が正孔注入量と同程度まで増加するため、消去しきい値が一定値以下より低下せず、十分に低下しない問題があった。このため、書込みしきい値と消去しきい値との分離を十分確保するのが困難な問題があった。
【０００５】
更に、第１のシリコン酸化膜厚を通過する電流をトンネル電流として正孔を注入する場合には、第２のシリコン酸化膜を通過する電子注入量の増加のため、電荷蓄積層の正電荷増加量が小さくなり消去時間が増大する問題があった。
【０００６】
また、特許文献３および特許文献４では、電荷蓄積層を多層の積層膜とし、第１のゲート絶縁層から遠くするほど膜厚を厚くする構造が挙げられている。特許文献３および特許文献４では、シリコン窒化膜とポリシリコン領域間の電流を阻止する膜の構造や膜厚の具体的条件、および、消去時に制御電極の電子が電荷蓄積層への注入される問題については開示されていない。更に、特許文献５では、第２の絶縁層を、シリコン窒化膜を熱酸化した膜と、堆積シリコン酸化膜との積層膜である例が開示されている。特許文献５でも、消去時に制御電極の電子が電荷蓄積層へ注入される問題に対してどのように積層膜を形成したらよいかについての構造や膜厚の具体的条件については開示されていない。
【０００７】
ＭＯＮＯＳ構造のバンド構造において、本発明者が消去飽和状態での電荷重心位置について発見した実験事実については、特許文献６に開示されている通りである。
【０００８】
また、ボロンをＳｉ−Ｏを含む絶縁層にドーピングすることにより、アクセプタ（電子トラップ）として働き、負電荷を持つことは、例えば、非特許文献１において報告されている。
【０００９】
【特許文献１】
米国特許第６１３７７１８号明細書
【００１０】
【特許文献２】
米国特許第６０４０９９５号明細書
【００１１】
【特許文献３】
特開平５−８２７９５号公報
【００１２】
【特許文献４】
米国特許第５，２８６，９９４号明細書
【００１３】
【特許文献５】
特開平１１−４０６８２号公報
【００１４】
【特許文献６】
特開２００３−０７８０４３号公報
【００１５】
【非特許文献１】
ジャンフランコ・パッチオーニら，“ボロン添加酸化膜中における常磁性ボロン酸化物ホール中心の電子的構造”，フィジカルレビューＢ  第６４巻（２００１年），ｐｐ．１５５２０１−１５５２０７（Ｇ．Ｐａｃｃｈｉｏｎｉ  ａｎｄ  Ｍ．Ｖｅｚｚｏｌｉ，“  Ｅｌｅｃｔｒｏｎｉｃ  ｓｔｒｕｃｔｕｒｅ  ｏｆ  ｔｈｅ  ｐａｒａｍａｇｎｅｔｉｃ  ｂｏｒｏｎ  ｏｘｙｇｅｎ  ｈｏｌｅ  ｃｅｎｔｅｒ  ｉｎ  Ｂ−ｄｏｐｅｄ  ＳｉＯ２  ，”Ｐｈｙｓｉｃａｌ  Ｒｅｖｉｅｗ  Ｂ，  Ｖｏｌ．６４，１５５２０１）．
【００１６】
【発明が解決しようとする課題】
以上述べたように、従来のＭＯＮＯＳメモリセル構造では、高速消去のために、消去電圧を大きくすると、消去しきい値が十分低下しない問題があった。また、第２のシリコン酸化膜を通過する電子注入量の増加のため、電荷蓄積層の正電荷増加量が小さくなり消去時間が増大する問題があった。
【００１７】
本発明は、上記の問題を解決すべくなされたもので、その目的とするところは、消去しきい値を十分低下させ、かつ高速消去動作可能な絶縁層電荷蓄積層を有するメモリセル構造に特徴を有する半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の特徴は、（イ）少なくともシリコンと酸素を含む化合物の絶縁膜からなる第１のゲート絶縁層と、（ロ）第１のゲート絶縁層に接し，シリコン窒化膜、シリコン酸窒化膜又はアルミナ膜からなる第１の電荷蓄積層と、（ハ）第１のゲート絶縁層より厚い第２の絶縁層と、第２の絶縁層に接した第２の電荷蓄積層と、第２の電荷蓄積層に接し第１のゲート絶縁層よりも厚い第３の絶縁層とを含むゲート絶縁層と、（二）第３の絶縁層上に形成された制御電極とを有する（ホ）電気的に情報を書込み消去可能なメモリセルを備える半導体記憶装置であることを要旨とする。
【００１９】
本発明の第２の特徴は、（イ）少なくともシリコンと酸素を含む化合物の絶縁膜からなる第１のゲート絶縁層と、（ロ）第１のゲート絶縁層に接し，シリコン窒化膜、シリコン酸窒化膜又はアルミナ膜からなる第１の電荷蓄積層と、（ハ）膜厚が３ｎｍよりも厚い第２の絶縁層と、第２の絶縁層に接した第２の電荷蓄積層と、第２の電荷蓄積層に接し膜厚が３ｎｍよりも厚い第３の絶縁層とを含むゲート絶縁層と、（二）第３の絶縁層上に形成された制御電極とを有する（ホ）電気的に情報を書込み消去可能なメモリセルを備える半導体記憶装置であることを要旨とする。
【００２０】
本発明の第３の特徴は、（イ）少なくともシリコンと酸素を含む化合物の絶縁膜からなる第１のゲート絶縁層と、（ロ）第１のゲート絶縁層に接し，シリコン窒化膜、シリコン酸窒化膜又はアルミナ膜からなる第１の電荷蓄積層と、（ハ）第２の絶縁層と、第２の絶縁層に接し，ボロンの最大体積密度が第２の絶縁層のボロンの最大体積密度よりも大きい第４の絶縁層と、第４の絶縁層に接し，ボロンの最大体積密度が第４の絶縁層のボロンの最大体積密度よりも小さい第３の絶縁層とを含むゲート絶縁層と、（二）第３の絶縁層上に形成された制御電極とを有する（ホ）電気的に情報を書込み消去可能なメモリセルを備える半導体記憶装置であることを要旨とする。
【００２１】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の実施の形態について詳細に説明する。本発明の実施の形態において、最も特徴的な点は、絶縁層電荷蓄積層を有するメモリセルにおいて、トップ絶縁層中に負の電荷を蓄積する領域を設け、シリコン窒化膜を有するメモリで消去しきい値を低減するＭＯＮＯＮＯＳ構造を実現したことに有る。尚、本発明の実施の形態における構造は従来のＭＯＮＯＳ構造に対して、絶縁層が積層されており、その構造的特徴から「ＭＯＮＯＮＯＳ」構造と呼ぶことにする。
【００２２】
（第１の実施の形態）
図１に本発明の第１の実施の形態に係る半導体記憶装置の構造例を示す。本実施の形態の構造は、従来例に比較して、第２の絶縁層（図３の６に相当する）に相当する部分に、ゲートから注入される負電荷を蓄積する第２の電荷蓄積層６２を有するようにした所に特徴がある。図１において、例えば、ボロン又はインジウム不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の間のｐ型シリコン半導体領域１に、例えば、０．５ｎｍから１０ｎｍの厚さからなるシリコン酸化膜又はオキシナイトライド膜からなる第１のゲート絶縁層４が形成されている。ここで第１のゲート絶縁層４の平面部の厚さをｔｏｘ１、シリコン酸化膜に対する比誘電率をεｏｘ１とする。更に、第１のゲート絶縁層４の上部には、例えばシリコン窒化膜、シリコン酸窒化膜、又はアルミナ膜からなる第１の電荷蓄積層５が３ｎｍから２０ｎｍの厚さで形成されている。この第１の電荷蓄積層５の平面部の厚さをｔＮ、シリコン酸化膜に対する比誘電率をεＮする。この上に、例えば、厚さ３ｎｍ以上で３０ｎｍ以下の厚さでシリコン酸化膜、オキシナイトライド膜、アルミナ（Ａｌ２Ｏ３）膜、ジルコニウムシリコン酸化膜（ＺｒＳｉＯ膜）、ハフ二ウムシリコン酸化膜（ＨｆＳｉＯ膜）、ジルコニウムシリコン酸窒化膜（ＺｒＳｉＯＮ膜）、又はハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ膜）からなる第１のブロック絶縁層（第２の絶縁層）６１が積層されている。ここで第１のブロック絶縁層（第２の絶縁層）６１の平面部の厚さをｔｏｘ２、シリコン酸化膜に対する比誘電率をεｏｘ２とする。更に、この上に、例えば、シリコン窒化膜やシリコン酸窒化膜からなる第２の電荷蓄積層６２が０．５ｎｍから１０ｎｍの厚さで形成されている。ここで電荷蓄積層６２の平面部の厚さをｔｔ、比誘電率をεｔとする。更に、この上に、例えば、厚さ３ｎｍ以上で３０ｎｍ以下の厚さでシリコン酸化膜、オキシナイトライド膜、Ａｌ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、又はＨｆＳｉＯＮ膜からなる第２のブロック絶縁層（第３の絶縁層）６３が積層されている。ここで第２のブロック絶縁層（第３の絶縁層）６３の平面部の厚さをｔｏｘ３、シリコン酸化膜に対する比誘電率をεｏｘ３とする。ここで、第１のブロック絶縁層６１は、消去ストレス時に第２の電荷蓄積層６２に蓄積された電子が第１の電荷蓄積層５へ逃げないようにするためのものである。ここで、第１のブロック絶縁層６１および第２のブロック絶縁層６３は、シリコン酸化膜又はオキシナイトライド膜である第１のゲート絶縁層４よりも厚くすることが、第１のゲート絶縁層４を通じて流れる電流よりも、第１のブロック絶縁層６１や第２のブロック絶縁層６３を通じて流れる電流を減らすことができ第２の電荷蓄積層６２から電荷が漏れるのを防ぐのに望ましい。更に、第１のブロック絶縁層６１や第２のブロック絶縁層６３は、シリコン酸化膜又はオキシナイトライド膜である場合には、ともに厚さが３ｎｍ以上とすることが、流れるキャリアが電子の場合、より書込み又は消去電界を印加した場合に流れる電流をダイレクトトンネル電流ではなくファウラー・ノルドハイム（ＦＮ）電流とし小さく保つことができ望ましい。ここで、シリコン酸化膜又は��キシナイトライド膜は、シリコン半導体の価電子帯端の正孔に対するバリア高さが、シリコン半導体の伝導帯端の伝導電子に対するバリア高さよりも１ｅＶ以上高い。このため３ｎｍ以上に厚膜化することによりシリコン酸化膜又はオキシナイトライド膜を流れる電流をほとんど伝導電子電流とすることができる。よって、第１のブロック絶縁層６１や第２のブロック絶縁層６３は、シリコン酸化膜又はオキシナイトライド膜である場合には、厚さが３ｎｍ以上とすることが、書込み又は消去電界を印加した場合に流れる電流を正孔ではなく電子が流れるようにし、第２の電荷蓄積層６２に負の電荷である電子が選択的に蓄積するようにできるので望ましい。また、第２の電荷蓄積層６２は、消去ストレスを印加した場合に電子を蓄積し、第２のブロック絶縁層６３の消去時の電界の大きさを第１のブロック絶縁層６１の電界の大きさよりも小さくするためのものである。また、電気陰性度は、第２の電荷蓄積層６２より第１のブロック絶縁層６１や第２のブロック絶縁層６３の方が小さくなる、つまり、伝導電子に対するバリア高さが第２の電荷蓄積層６２の方が小さいことが第２の電荷蓄積層６２から電荷が逃げないために必要である。これは、第１のブロック絶縁層６１や第２のブロック絶縁層６３がシリコン酸化膜や酸窒化膜であり、第２の電荷蓄積層６２がシリコン酸窒化膜である場合には、第１のブロック絶縁層６１や第２のブロック絶縁層６３の酸素組成を第２の電荷蓄積層６２よりも大きくすることにより所望の電気陰性度の関係を得ることが出来る。また、同様に、第１の電荷蓄積層５から電荷が逃げないようにするためには、第１のブロック絶縁層６１や第１のゲート絶縁層４がシリコン酸化膜や酸窒化膜であり、第１の電荷蓄積層５がシリコン酸窒化膜である場合には、第１のブロック絶縁層６１や第１のゲート絶縁層４の酸素組成を第１の電荷蓄積層５よりも大きくすればよい。
【００２３】
更に、例えば、ボロン（Ｂ）、砒素（Ａｓ）、又は、リン（Ｐ）が１ｘ１０１９ｃｍ−３から１ｘ１０２１ｃｍ−３の範囲で不純物添加された制御電極７が１０ｎｍから５００ｎｍの厚さで形成されている。ここで、制御電極７にボロンが不純物添加されている場合には、ボロン濃度は１ｘ１０２０ｃｍ−３以下とすることが、シリコン酸化膜中のボロンの異常拡散を防止し、同時形成したｐ型ＭＯＳ電界トランジスタのしきい値を安定に形成するのに望ましい。また、制御電極７のボロン濃度は１ｘ１０１９ｃｍ−３以上とすることが、制御電極７の空乏化によって、ＯＮＯＮＯ積層膜にかかる電界が小さくなり、消去時間が増大するのを防ぐのに望ましい。
【００２４】
また、第１のゲート絶縁層４にシリコン酸化膜又はシリコン酸窒化膜を用いた場合には、正孔に対するバリア高さの方が電子に対するバリア高さよりも１ｅＶ以上高く、より薄膜化しないとトンネル現象が生じず、少なくとも３．５ｎｍ以下に薄膜化しないと消去に十分な正孔のトンネル電流は得られない。よって、ｐ型シリコン半導体領域１からダイレクトトンネル現象を用いて正孔を第１の電荷蓄積層５に注入するには３．５ｎｍ以下に第１のゲート絶縁層４の平面部の厚さｔｏｘ１を限定するのがより望ましい。
【００２５】
更に、例えば、この制御電極７上に、又は、タングステンシリサイド（ＷＳｉ）又は、ニッケルシリサイド（ＮｉＳｉ），モリブデンシリサイド（ＭｏＳｉ），チタンシリサイド（ＴｉＳｉ），コバルトシリサイド（ＣｏＳｉ）、タングステン（Ｗ）、アルミニウム（Ａｌ）からなる金属裏打ち層１０が１０ｎｍから５００ｎｍの厚さで形成されていても良い。ポリシリコンによって制御電極７を形成し、金属裏打ち層１０によって、複数の制御電極７を低抵抗に接続している。
【００２６】
また、この金属裏打ち層１０の上には、例えば、シリコン窒化膜やシリコン酸化膜からなる絶縁層９が５ｎｍから５００ｎｍの厚さで形成され、更に、これら制御電極７の両側には、例えば２ｎｍから２００ｎｍの厚さのシリコン窒化膜又はシリコン酸化膜からなる側壁絶縁層８が形成されている。この側壁絶縁層８と絶縁層９とによって、制御電極７とソース領域２、ドレイン領域３、および制御電極７とコンタクトや上部配線層との電気的絶縁を保っている。また、この側壁絶縁層８を介在させてソース領域２、ドレイン領域３を作成するためのｎ型イオン注入を行うことによって、制御電極７の端でのイオン注入によるダメージを小さくすることができる。なお、コンタクトおよび上部配線層は本実施の形態の主要な構成要件でないため図では省略する。なお、本実施の形態において、書き込みおよび消去電界のばらつきによるしきい値広がりを防止するために、ｐ型シリコン半導体領域１とソース領域２との境界からｐ型半導体領域１とドレイン領域３との境界までは、均一な膜厚で４，５，６１，６２，６３からなる絶縁層が形成されていることが望ましい。
【００２７】
更に、ｐ型シリコン半導体領域１と第１のゲート絶縁層４が接する領域を挟んでソース領域２、ドレイン領域３がそれぞれ形成されている。これらソース領域２、ドレイン領域３、第１の電荷蓄積層５、および制御電極７により、第１の電荷蓄積層５に蓄積された電荷量を情報量とするＥＥＰＲＯＭメモリセルが形成されており、そのゲート長としては、０．５μｍ以下０．０１μｍ以上とする。これらソース領域２、ドレイン領域３としては、例えばリンや砒素、アンチモンを表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３となるように深さ１０ｎｍから５００ｎｍの間で拡散又はイオン注入技術を用いて形成されている。
【００２８】
尚、上記においてソース領域２及びドレイン領域３は、ＭＯＳＦＥＴのソース領域、ドレイン領域に対応する呼び名であるが、対称に形成することからどちらかをドレイン、反対側をソースと呼んでいる。一般的には、「第１の電流端子領域」、「第２の電流端子領域」と呼ぶこともできる。この場合、例えば、ソース領域２を「第１の電流端子領域」とすれば、ドレイン領域３は「第２の電流端子領域」となる。
【００２９】
図２は、本発明の第１の実施の形態に係る半導体記憶装置において、ｐ型シリコン半導体領域１上の消去時で、特に、制御電極７から電子が注入される条件でのバンド図を示す。Ｅｖは価電子帯のエネルギーレベルを表し、Ｅｃは伝導帯のエネルギーレベルを表す。また、本構造のバンド図を説明する前に、図３に示すＭＯＮＯＳ構造のバンド構造図で、本発明者が消去飽和状態での電荷重心位置について発見したことについて説明する。この実験事実は、特許文献６において既に説明した通りであるが、今度、第１の電荷蓄積層５の膜厚やブロック絶縁層６の膜厚という膜厚パラメータや消去時の制御ゲート電圧を変化させても同様の結果になること、および書込み時および消去飽和時で重心位置が異なることを新たに発見したので、その点を特に開示する。
【００３０】
図３はＭＯＮＯＳメモリに関する消去時のバンド構造図を示し、図２で第１のブロック絶縁層（第２の絶縁層）６１、第２の電荷蓄積層６２および第２のブロック絶縁層６３の部分を１つのブロック絶縁層６として置き換えた構造となっている。なお、ここでは、ブロック絶縁層６の平面部の厚さをｔｏｘ４、シリコン酸化膜に対する比誘電率をεｏｘ４とする。図２および図３において、１１は電荷蓄積層５に蓄積された電荷分布を模式的に示したもので、消去が十分行われ正孔が蓄積された場合を考え、バンドが下に凸になっている場合を示している。勿論、蓄積した電荷分布については、このような形状である必要はなく、以下の議論では基本的に電荷の重心位置のみが問題となる。
【００３１】
図４および図５では、ｐ型半導体領域１に、例えば、７Ｖから１５Ｖの間の電圧をそれぞれ逆方向、順方向に加え、ソース領域２およびドレイン領域３を浮遊状態にし、制御電極７の電圧を０Ｖとした場合で消去パルス時間を１秒とした場合において、蓄積電荷量ＱＮとトンネル酸化膜の電界ＥＯＸとの関係を、それぞれ、第１の電荷蓄積層５とブロック絶縁層６の界面、および第１のゲート絶縁層４とブロック絶縁層６の界面において測定した実験結果を示している。或いは又、ソース領域２およびドレイン領域３、ｐ型シリコン半導体領域１を０Ｖにし、制御電極７の電圧を例えば、−７Ｖから−１５Ｖとしても良い。この場合には、ｐ型シリコン半導体領域１より、ダイレクトトンネル現象によって正孔が第１のゲート絶縁層４を通過し注入される。ここで、制御電極７からＦＮトンネル現象によって電子が注入される条件で、本発明者らは、図３のＭＯＮＯＳ構造において、蓄積電荷の重心位置を、ブロック絶縁層６と第１の電荷蓄積層５との界面と近似すると、蓄積電荷量ＱＮが第１のゲート絶縁層４に印加される電界Ｅｏｘに対して、消去しきい値飽和時には一意の一次関数で与えられることを発見した。特に、ブロック絶縁層６の膜厚が５．２ｎｍ以上の範囲で、第１の電荷蓄積層５の膜厚やブロック絶縁層６の膜厚という膜厚パラメータや消去時の制御ゲート電圧を変化させても、同様の結果が得られることを発見した。なお、以下では、電界に対して、制御電極７がｐ型シリコン半導体領域１に対して正の電圧が印加される方向を正とするように符号を取る。
【００３２】
ここで、まず、実験データから、消去状態において、ＥｏｘとＱＮを導き出す式を示す。まず、消去時のｐ型シリコン半導体領域１を基準とした制御電極７の電圧をＶｐｐ、第１の電荷蓄積層５に蓄積された電荷量をＱＮ、ＱＮの電荷重心と制御電極７までの単位面積あたり容量をＣ１とし、消去時の表面バンド曲がりをφｓ（図２で下方に曲がりを正）、ＱＮ＝０とした場合の制御電極７のフラットバンド電圧をＶＦＢｉ、図３を参照して消去時には、（１）式が成立する。
【００３３】
2004363329.tif 000003
ここで、ＱＮはｐ型シリコン半導体領域１と第１のゲート絶縁層４との間の界面準位にトラップされた電荷量の絶対値よりも十分大きいとする。これは、メモリセルでは当然に充足することができる。（１）式でＭＯＮＯＳでのＯＮＯ膜のシリコン酸化膜に換算した実効膜厚がｔｅｆｆであり（２）式が成立する。、
2004363329.tif 000004
ここで、消去後にｐ型シリコン半導体領域１のバンドベンディングがない様にして測定したフラットバンド電圧をＶＦＢとすると、Ｅｏｘもガウスの定理により０となるので、式（１）より、以下の式が成立する。
【００３４】
2004363329.tif 000005
また、Ｅｏｘは（１）式および（３）式により、式（４）となる。
【００３５】
2004363329.tif 000006
以上（３），（４）式よりＱＮおよびＥＯＸは求めることができる。
【００３６】
図４は消去でしきい値飽和時におけるＱＮとＥＯＸの関係を示したものである。（■）印は電荷中心の重心位置を第１のゲート絶縁層４と第１の電荷蓄積層５の界面に設定した場合で、（□）印は電荷中心の重心位置を第１の電荷蓄積層５とブロック絶縁層６の界面に設定した場合である。また、ｔＮは６．４ｎｍから１５．９ｎｍの間で変化させ、ｔｏｘ４は５．２ｎｍから１０．０ｎｍの間で大きく変化させている。また、ｔｏｘ１は２．５８ｎｍから２．６３ｎｍの範囲となるように制御した。また、第１の電荷蓄積層５としてはシリコン窒化膜を、第１のゲート絶縁層４およびブロック絶縁層６についてはシリコン酸化膜を用いた。図４から明らかなように、電荷中心の重心位置を第１の電荷蓄積層５とブロック絶縁層６の界面に設定した場合の方が、各点のばらつきが小さい。またこの場合、ＱＮはＥＯＸの一次関数で一意に表せることを今回発見した。特に、ＱＮ［Ｃ／ｍ２］、Ｅｏｘ［Ｖ／ｍ］とすると、ＱＮ  ＝３．１×１０−１１×Ｅｏｘ＋３．２１×１０−２と表せる。なお、この関係は、消去しきい値が飽和している場合には、消去パルスが１０［ｍｓ］から１［ｓ］まで同じ一次関数で表せることが判明している。
【００３７】
次いで、ブロック絶縁層６の電界をＥｏｘ４とし、εｏｘ４＝εｏｘ１とすると、以下の式が成立する。
【００３８】
2004363329.tif 000007
（１）式から（４）式にて消去時で制御電極７から第１の電荷蓄積層５への電子注入が生じている場合の蓄積電荷量ＱＮの重心位置を第１のブロック絶縁層（第２の絶縁層）６１と第１の電荷蓄積層５との界面とした場合、εｏｘをシリコン酸化膜の誘電率として、Ｃ１はεｏｘ×εｏｘ４／ｔｏｘ４と表すことができる。一方、消去時で制御電極７から第１の電荷蓄積層５への電子注入が生じている場合のＱＮの重心位置を第１のゲート絶縁層４と第１の電荷蓄積層５との界面とした場合、εｏｘをシリコン酸化膜の誘電率として、Ｃ１はεｏｘ×（ｔＮ／εＮ＋ｔｏｘ４／εｏｘ４）と表すことができる。またＶＦＢｉは、ｐ型シリコン半導体領域１のフェルミエネルギーと制御電極７のフェルミエネルギーとの差であり、ｐ型シリコン半導体領域１に対するｎ型ポリシリコンからなる制御電極７でほぼ−１Ｖ、ｐ型半導体領域１に対するｐ型ポリシリコンからなる制御電極７でほぼ０Ｖとなり、正確には、ｐ型シリコン半導体領域１と制御電極７の不純物密度から計算によって求めることができる。更に、消去時の表面バンド曲がりφｓは、ｐ型シリコン半導体領域１に対しては蓄積側に電界が印加されるので、ほぼ０Ｖと考えて良い。これらより、Ｅｏｘ、ＱＮ、Ｅｏｘ４は（３）式から（５）式を用いて実験的にすべて求めることができる。
【００３９】
（５）式より、Ｅｏｘの変化量に対してＥｏｘ４の変化量は高々１０％程度である。これは、第１のブロック絶縁層（第２の絶縁層）６１を流れる電子電流がＦＮトンネル電流で非常に強い電界依存性を有しているのに対して、第１のゲート絶縁層４を流れる正孔電流がダイレクトトンネル電流で、ＦＮトンネル電流よりも弱い電界依存性を有しているためである。よって、第１のゲート絶縁層４を流れる正孔電流を、例えば、ホットホール電流にした場合においても、ホットホール電流はトンネル電流よりも更に弱い絶縁層印加電界依存性を有しているので、Ｅｏｘ４が僅かにしか変化しない現象は更に顕著となる。また、（５）式より明らかなように、ＱＮがＥｏｘで一意的に求まり、線形関係がある場合には、Ｅｏｘ４もＥｏｘから一意に求めることが出来る。
【００４０】
次いで、図５に書込み時、すなわち、電子注入時において、図４で用いたものと同じ構造での蓄積電荷量ＱＮとＥＯＸの関係を示す。ｐ型シリコン半導体領域１およびソース領域２およびドレイン領域３を０Ｖとし、制御電極７の電圧を７Ｖから１５Ｖの間の電圧とした場合で書込みパルス時間τｐを１ｓと１００μｓとした場合を示している。この場合には、ｐ型シリコン半導体領域１に形成された反転キャリア層、および、ソース領域２およびドレイン領域３より、主にＦＮトンネル現象によって電子が第１のゲート絶縁層４を通過し注入される。なお、書込み時の表面バンド曲がりφｓは、ｐ型シリコン半導体領域１に対しては強反転するまで電界が印加されるので、ほぼ１Ｖと考えて良い。これより、書込み時のＥｏｘ，ＱＮ，Ｅｏｘ４は（３）式から（５）式を用いて実験的にすべて求めることができる。図より、書込み時、すなわち、電子を第１のゲート絶縁層４を通じて第１の電荷蓄積層５に注入する場合には、第１のゲート絶縁層４と第１の電荷蓄積層５との界面に電荷重心があると考えるモデルの方が、第１の電荷蓄積層５とブロック絶縁層６との界面に電荷重心があるモデルよりもばらつきが小さく良く説明できる。これら消去飽和時および書込み時で電荷重心が変化することを本発明者らは今回発見し、ここに開示している。
【００４１】
以上より、電子注入時には、注入された側の界面近傍に蓄積電荷重心が存在すると考えてよい。よって、図２のバンド構造図で、第２の電荷蓄積層６２に制御電極７から電子が注入される場合には、消去フラットバンド電圧ＶＦＢを以下のように求めることができる。
【００４２】
2004363329.tif 000008
ここで、第１のブロック絶縁層６１中の電界をＥｏｘ２、第２のブロック絶縁層６３中の電界をＥｏｘ３とする。更に、第２の電荷蓄積層（第４の絶縁層）６２に蓄積された電荷の面密度をＱｔとし、ガウスの定理εｏｘ×εｏｘ２Ｅｏｘ２  ＝Ｑｔ＋εｏｘ×εｏｘ３Ｅｏｘ３を用いると、（６）式は以下のように変形される。
【００４３】
2004363329.tif 000009
（７）式より、第２のブロック絶縁層６３中の電界Ｅｏｘ３を一定とした条件では、Ｑｔが負、すなわち、電子が第２の電荷蓄積層（第４の絶縁層）６２に蓄積されているほど、消去しきい値ＶＦＢを低くできる。ここで、図２の第１のブロック絶縁層６１、第２の電荷蓄積層６２、第２のブロック絶縁層６３の積層膜のシリコン酸化膜等価厚さ（ｔｏｘ２×εｏｘ３／εｏｘ２＋ｔｔ×εｏｘ３／εｔ＋ｔｏｘ３）を図３のブロック絶縁層６のシリコン酸化膜等価厚さ（ｔｏｘ４／εｏｘ４）と等しくすれば、Ｑｔの項、すなわち、（ｔｏｘ２＋ｔｔ×εｏｘ２／εｔ）×Ｑｔ／（εｏｘ×εｏｘ２）だけ飽和した消去しきい値を深くすることができる。なぜなら、図４および式（５）で述べたＥｏｘ４とＥｏｘとの関係式より、消去しきい値が飽和する条件で第１の電荷蓄積層５およびブロック絶縁層６の膜厚、および消去制御ゲート電圧Ｖｐｐに依らず、ｔｏｘ，ＥｏｘおよびＱＮを図２と図３で等しくし、制御電極７に接するブロック絶縁層６の電界Ｅｏｘ３をＥｏｘ４と等しくすれば、飽和を生じる電界条件となることが開示されているからである。例えば、図５より第２の電荷蓄積層６２としてシリコン窒化膜を用いた場合にはＱｔ〜−１０ｆＣ／μｍ２まで蓄積可能である。例えば、更に、第１のブロック絶縁層６１，第２のブロック絶縁層６３にシリコン酸化膜、第２の電荷蓄積層６２にシリコン窒化膜を用いた場合で、第１のブロック絶縁層６１の平面部の厚さｔｏｘ２を５ｎｍ、第２の電荷蓄積層６２の平面部の厚さをｔｔを５ｎｍとすると、図２の構造よりも、（ｔｏｘ２＋ｔｔ×εｏｘ２／εｔ）×Ｑｔ／（εｏｘ×εｏｘ２）〜２．２Ｖ消去しきい値を負に設定することができる。更に、式（７）より、第１のブロック絶縁層６１、第２のブロック絶縁層６３の実効酸化膜厚、（ｔｏｘ２×εｏｘ３／εｏｘ２＋ｔｔ×εｏｘ３／εｔ＋ｔｏｘ３）を一定とした場合、ｔｏｘ３よりもｔｏｘ２をより厚膜化することにより、ＶＦＢはより低くなり望ましい。また、第１のブロック絶縁層６１、第２の電荷蓄積層６２、第２のブロック絶縁層６３の積層膜のシリコン酸化膜等価厚さをブロック絶縁層６のシリコン酸化膜等価厚さと等しくし、更に、図２および図３において、ｔｏｘ１およびｔＮを等しくする条件は、本発明の第１の実施の形態に係る半導体記憶装置でのＯＮＯ膜のシリコン酸化膜に換算した実効膜厚ｔｅｆｆを等しくすることを満足する。なお、本発明の第１の実施の形態に係る半導体記憶装置において、実効膜厚ｔｅｆｆは以下のように修正される。
【００４４】
2004363329.tif 000010
本発明の第１の実施の形態に係る半導体記憶装置の構造において、図２および図３でｔｅｆｆを互いに等しくしたが、これは、制御電極７からｐ型シリコン半導体領域１に対するゲート駆動特性や短チャネル効果を一定としており、この条件でＶｐｐを一定とした場合、ＶＦＢが小さいほど消去が深く行えるのでより望ましい。また、第１のゲート絶縁層４の膜厚を一定とし、第１のブロック絶縁層６１、第２の電荷蓄積層６２、第２のブロック絶縁層６３のシリコン酸化膜に換算した実効膜厚の和を一定に保ったこの条件は、書込み時の印加電界がほぼ同一となり、書込み速度が等しくなる条件である。これは、図５によって開示されている。よって、書込みおよび読み出しについては、ほぼ一定となる条件である。
【００４５】
本発明の第１の実施の形態に係る半導体記憶装置においては、以下の特長がある。
【００４６】
［特長１］  同じ消去フラットバンド電圧ＶＦＢまで消去する場合に、ｐ型シリコン半導体領域１から第１の電荷蓄積層５への正孔注入を利用して消去動作を行う際に、制御電極７から第１の電荷蓄積層５への電子注入を、第２の電荷蓄積層６２と負電荷Ｑｔを形成しない場合よりも遥かに抑制することができる。よって、第１の電荷蓄積層５への正孔と電子の同時注入を防止することができ、例えば、第１の電荷蓄積層５のトラップ増加や第１の電荷蓄積層５近傍の界面準位増加をより低減でき、信頼性を向上できる。同時に、例えばＯＮＯ実効膜厚ｔｅｆｆと第１のゲート絶縁層４の膜厚を一定に保つことにより書込みは従来例と同じく一定に保つことができ、書き込み速度は低下しない。よって、書込みしきい値と消去しきい値との分離を十分に確保することができ、よりデータの信頼性を向上することができる。
【００４７】
［特長２］  更に、従来例と等しい第１のゲート絶縁層４の膜厚を用いた場合でも、従来例と等しい消去しきい値を実現するのにより消去時のゲート電圧の絶対値を上昇させても消去しきい値の飽和現象が生じない。よって、消去時間を短縮することができる。この際、第１のゲート絶縁層４の膜厚を薄膜化する必要はないので、第１のゲート絶縁層４のシリコン酸化膜厚を通じて漏れる電荷量は増加せず、電子の保持特性は従来例と同様に保つことができる。また、第２の電荷蓄積層６２に負電荷を蓄積しているので、書込みしきい値を同じに設定した場合、図３で示す従来例よりも第１の電荷蓄積層５に蓄積される電荷量ＱＮの絶対値を減少させることができる。ここで、書込み時電荷量ＱＮの絶対値が増大すると、ＱＮ自身の電界効果や、電荷保持トラップの深いエネルギー準位が埋まるために、電荷保持特性の悪化を防止することができる。
【００４８】
［特長３］  第２の電荷蓄積層６２の電荷量を、消去時に制御電極７をｐ型シリコン半導体領域１に対して印加する電圧や時間を制御することにより精度良くコントロールできる。これには、例えば、一定の電圧および時間で消去を行った後、消去しきい値を測定し、基準値に達していない場合には、更に電圧又は時間を延ばして消去を行うベリファイ消去のプロセスによって実現することができる。よって、例えば、電荷保持劣化による第２の電荷蓄積層６２の電荷の減少が生じても、再び消去時に制御電極７をｐ型シリコン半導体領域１に対して印加する電圧を大きくすることにより電荷の補充が行えるので、ＩＣパッケージまで形成後や製品出荷後でも電荷の調整が行える。また、式（７）より、第１のブロック絶縁層６１、第２の電荷蓄積層６２、第２のブロック絶縁層６３の膜厚ばらつきが生じても、電荷量Ｑｔを調整することにより、飽和を生じる消去フラットバンド電圧ＶＦＢを一定に制御できる。よって、より信頼性が高い半導体記憶装置を実現することができる。なお、負電荷を有する第２の電荷蓄積層（第４の絶縁層）６２としては、例えば、Ｏ−Ｈ基を多く含むシリコン酸化膜又は酸窒化膜を、例えば、水蒸気を含む雰囲気で形成し、ドライ酸化膜よりも電子トラップ数を増大させた膜を用いてもよい。
【００４９】
［特長４］    第１のブロック絶縁層６１、第２の電荷蓄積層６２、第２のブロック絶縁層６３は、例えばボロンやインジウムなどの不純物を添加する必要がなく、第２の電荷蓄積層６２に負電荷を形成することができる。よって、例えばボロンなどの不純物をシリコン酸化膜に高濃度添加した場合に生じる耐圧劣化やリーク増大といった問題がなく、より信頼性の高い半導体記憶装置が実現できる。また、第２の電荷蓄積層６２と第２のブロック絶縁層６３とのエッチング選択比を得られる条件でゲートエッチングすれば、図１に示すように、制御電極７のエッチングを第１のブロック絶縁層６１に達しないように制御することができる。よって、より第１の電荷蓄積層５にゲートエッチングプロセスで入るダメージを低減することができる。
【００５０】
［特長５］  ソース領域２、ドレイン領域３上で第１の電荷蓄積層５が一部取り除かれているので、この取り除かれた領域上では電荷蓄積が生じにくくなる。よって、第１の電荷蓄積層５が形成された場合の、例えば、プロセス過程やソース領域２、ドレイン領域３の電圧を変化させた場合に生じる蓄積電荷量の変化を防止でき、ソース領域２、ドレイン領域２３の抵抗をより一定に保つことができる。
【００５１】
［特長６］  本発明の第１の実施の形態に係る半導体記憶装置では、ソース領域２、半導体領域１、およびドレイン領域３が形成される方向と直交する方向に制御電極７が形成することができる。よって、後で述べる実施の形態の例のように、隣接するメモリセルのソース領域２およびドレイン領域３を直列接続する構造、例えばＮＡＮＤ型構造を形成するのに適している。
【００５２】
（第１の実施の形態の変形例１）
上記では、ｐ型シリコン半導体領域１と第１の電荷蓄積層５との間に流れる電流の関係について示した。同様に、ｎ型ソース領域２又はｎ型ドレイン領域３と第１の電荷蓄積層５との間に正孔電流を流して消去を行っても良い。この場合、ｔｏｘ１，ｔＮ，ｔｏｘ２，ｔｔ，ｔｏｘ３としては、正孔電流を流すソース領域２およびドレイン領域３上の平面部の値を用いるのが合理的である。図６に消去時で、特に、制御電極７から電子が注入される条件でのバンド構造図を示す。図６では、少なくともｎ型ソース領域２又はｎ型ドレイン領域３のいずれかに、例えば、５Ｖから２０Ｖの間の電圧を加え、ｐ型シリコン半導体領域１の電圧は、電圧を印加したソース領域２，ドレイン領域３の電圧から０Ｖの間とし、制御電極７の電圧を−５Ｖから−２０Ｖとした場合で、ソース領域２，ドレイン領域３と制御電極７との間に大きな電位差を印加した場合を示している。消去はソース側又はドレイン側、およびソース、ドレイン両側のどちらで行っても構わないが、以後説明を簡略化するため、第１の電荷蓄積層５へ正孔を注入するように電圧を印加したソース領域２又はドレイン領域３をそれぞれ、ソース領域、ドレイン領域として示すことにする。この場合には、ｎ型ソース領域２、ｎ型ドレイン領域３の第１のゲート絶縁層４に接した界面近傍で正孔が生じるほどバンド曲がりが生じ、ダイレクトトンネル現象によって正孔が第１のゲート絶縁層４を通過し、第１の電荷蓄積層５に注入される。この場合、式（１）から式（７）までを導出した議論がφｓ、Ｖｐｐ，およびＶＦＢ，ＶＦＢｉの定義を置き換えることによりそのまま成立する。図６において、ｎ型ソース領域２又はｎ型ドレイン領域３の消去時の表面バンド曲がりをφｓと置き換え、ｎ型ソース領域２又はｎ型ドレイン領域３を基準とした消去制御ゲート電圧Ｖｐｐと置き換え、第１のゲート絶縁層４に印加される電界Ｅｏｘ、第１のブロック絶縁層６１に印加される電界Ｅｏｘ２、および第２のブロック絶縁層６３に印加される電界Ｅｏｘ３も矢印で示している。また、ＶＦＢｉとしては、ＱＮ＝０およびＱｔ＝０とした場合のソース領域２又はドレイン領域３を基準とした制御電極７のフラットバンド電圧と置き換え、消去後にｎ型ソース領域２、ｎ型ドレイン領域３の第１のゲート絶縁層４との界面までの間にバンドベンディングがない様にして測定したフラットバンド電圧をＶＦＢと置き換える。このようにすると、ＶＦＢｉは、ソース領域２、ドレイン領域３のフェルミエネルギーと制御電極７のフェルミエネルギーとの差であり、ｎ型ソース領域２、ｎ型ドレイン領域３に対するｎ型ポリシリコンで形成された制御電極７でほぼ０Ｖ、ｎ型ソース領域２、ｎ型ドレイン領域３に対するｐ型ポリシリコンで形成された制御電極７でほぼ１Ｖとなり、正確には、ｎ型ソース領域２、ｎ型ドレイン領域３と制御電極７の不純物密度から計算によって求めることができる。更に、消去時の表面バンド曲がりφｓは、消去時にｎ型ソース領域２、ｎ型ドレイン領域３の第１のゲート絶縁層４に接した界面近傍で正孔が生じるほどバンド曲がりが生じているので、ｎ型ソース領域２、ｎ型ドレイン領域３に対してほぼ反転していると考えて良い。この場合には、φｓは���ば−１Ｖなると考えて良い。これらより、式（７）の評価式でそのまま得られることがわかる。
【００５３】
これら解析は、ｐ型シリコン半導体領域１およびｎ型ソース領域２、ｎ型ドレイン領域３それぞれ独立に成立する。よって、ｐ型シリコン半導体領域１ではなくｎ型シリコン半導体領域１を用いた場合で、ｎ型シリコン半導体領域１から第１の電荷蓄積層５に正孔注入される場合は、上記ｎ型ソース領域２、ｎ型ドレイン領域３から第１の電荷蓄積層５に正孔注入される場合と、まったく同じ議論が成立し、式（７）を評価式に用いることができる。また、ｎ型シリコン半導体領域１を用いた場合でｐ型ソース領域２、ｐ型ドレイン領域３を形成し、ｐ型ソース領域２、ｐ型ドレイン領域３から第１の電荷蓄積層５に正孔注入される場合は、上記ｐ型シリコン半導体領域１から第１の電荷蓄積層５に正孔注入される場合と、まったく同じ議論が成立し、式（７）を評価式に用いることができる。以上、ｎ型電界効果トランジスタ、ｐ型電界効果トランジスタのいずれに対しても、本発明の第１の実施の形態に係る半導体記憶装置と同様のの効果が得られることは明らかである。上記に述べた、ｐ型シリコン半導体領域１又はソース領域２、ドレイン領域３から第１の電荷蓄積層５への正孔のダイレクトトンネル注入よる消去は、第１の電荷蓄積層５を均一に全面消去することができ、かつ、生じた正孔電流をすべてトンネル注入に使えるため、注入効率が高く、消去時の消費電力を小さくできる利点を有する。
【００５４】
更に、式（１）から式（７）までの導出は、ｐ型シリコン半導体領域１から第１の電荷蓄積層５への正孔注入の第１のゲート絶縁層４の電界に対する依存性が、制御電極７から第１の電荷蓄積層５への電子でのＦＮトンネル電子注入よりも弱い依存性を有する場合に同様に生ずることはその原理から明らかである。よって、ｐ型シリコン半導体領域１から第１の電荷蓄積層５への正孔注入がホットホールによるものである本発明の第１の実施の形態の変形例１に係る半導体記憶装置の場合は、ホットホールに対する第１のゲート絶縁層４の障壁高さはホットにしないホールに対する障壁高さよりも遥かに小さいため、ダイレクトトンネルよりも更に第１のゲート絶縁層４の電界に対する依存性が小さくなる。よって、当然に本発明の効果が得られることは明らかである。この場合、図１と同じ構造で、例えば、ソース領域２、ドレイン領域３とｐ型シリコン半導体領域１間で生じたホットホールを第１のゲート絶縁層４を通じて第１の電荷蓄積層５に注入する場合には、ｎ型ソース領域２又はｎ型ドレイン領域３のいずれかに、例えば、４Ｖから２０Ｖの間の電圧を加え、ｐ型シリコン半導体領域１の電圧は例えば０Ｖとし、制御電極７の電圧を０Ｖから−１５Ｖの間とすればよい。また、この場合、式（４）のＶｐｐとしては、ｐ型シリコン半導体領域１の電圧を基準とした制御電極７の電圧をとれば良い。更に、このホットホール注入による消去時においては、ｔｏｘ１は必ずしも３．５ｎｍよりも小さくする必要はない。また、ホットホールによる消去方法では、ソース領域２、ドレイン領域３および制御電極７に印加する電圧を、ダイレクトトンネルによる消去方法よりも小さくすることができ、より低電圧で消去動作が実現できる。このホットホール注入でも適用可能な特性は、本発明のすべての実施の形態において適用できる。
【００５５】
（第１の実施の形態の変形例２）
図７は本発明の第１の実施の形態の変形例２に係る半導体記憶装置の模式的断面構造図を示す。図７の変形例２のように、図１の構造に絶縁層９を剥離後、ソース領域２、ｐ型シリコン半導体領域１、およびドレイン領域３が形成される方向と同一方向にポリシリコン層１７を介して制御電極７と接続された制御線１０を形成することもできる。この構造によって、ＡＮＤ構造や仮想接地アレイ構造を形成することもできることは自明であろう。ここで１０は例えばボロン、リン又は砒素が１ｘ１０１９ｃｍ−３から１ｘ１０２１ｃｍ−３の範囲で不純物添加され、１０ｎｍから５００ｎｍの厚さで形成されたポリシリコン層１７として形成しても良い。１８はシリコン酸化膜又はシリコン窒化膜からなる絶縁層で、例えば、ソース領域２、ドレイン領域３の形成後に隣接する制御電極７間で埋め込み形成することにより作成することができる。
【００５６】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体記憶装置は、図８に示すように、第１の実施の形態に対して、ソース領域２、ｐ型シリコン半導体領域１、およびドレイン領域３が形成される方向と同一方向に制御電極７と接続された制御線が形成された場合を示したものである。なお、第１の実施の形態と同一の部分には、同一の符号をつけて詳しい説明は省略する。
【００５７】
本発明の第２の実施の形態に係る半導体記憶装置では、例えばシリコン酸化膜からなる素子分離絶縁層１２が、ソース領域２、ドレイン領域３上に自己整合的に形成されている点が第１の実施の形態と異なっている。第２の実施の形態においても、従来例に比較して第２の絶縁層に相当する部分に、ゲートから注入される負電荷を蓄積する第２の電荷蓄積層６２を有するようにした所に特徴がある。図８において、例えば、ボロン又はインジウム不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の間のｐ型シリコン半導体領域１に、例えば、０．５ｎｍから１０ｎｍの厚さからなるシリコン酸化膜又はオキシナイトライド膜からなる第１のゲート絶縁層４が形成されている。ここで第１のゲート絶縁層４の平面部の厚さをｔｏｘ１、シリコン酸化膜に対する比誘電率をεｏｘ１とする。この第１のゲート絶縁層４は、例えば、ストライプ状に加工され、その両側には、例えばシリコン酸化膜からなる素子分離絶縁層１２が厚さ０．０５μｍから０．５μｍの範囲で形成されている。更に、第１のゲート絶縁層４の上部と、素子分離膜１２の上部の１部には、例えばシリコン窒化膜、シリコン酸窒化膜、又はアルミナ膜からなる第１の電荷蓄積層５が３ｎｍから２０ｎｍの厚さで形成されている。この第１の電荷蓄積層５の第１のゲート絶縁層４上の平面部の厚さをｔＮ、シリコン酸化膜に対する比誘電率をεＮとする。このような形状は第１のゲート絶縁層４をｐ型シリコン半導体領域１上に全面形成し、更に第１の電荷蓄積層５を全面堆積し、第１の電荷蓄積層５をパターニングした後、酸化雰囲気によって、ｐ型シリコン半導体領域１を酸化することによって得ることができる。
【００５８】
また、素子分離絶縁層１２の下方には、例えば、ソース領域２およびドレイン領域３がリンや砒素、アンチモンを表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３となるように深さ１０ｎｍから５００ｎｍの間で拡散又はイオン注入して形成されている。これは、パターニングした第１の電荷蓄積層５をマスクとして用いることにより素子分離絶縁層１２と自己整合で形成することができる。
【００５９】
この上に、例えば、厚さ３ｎｍ以上で３０ｎｍ以下の厚さでシリコン酸化膜、オキシナイトライド膜、Ａｌ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、又はＨｆＳｉＯＮ膜からなる第１のブロック絶縁層（第２の絶縁層）６１が積層されている。ここで第１のブロック絶縁層（第２の絶縁層）６１の平面部の厚さをｔｏｘ２、シリコン酸化膜に対する比誘電率をεｏｘ２とする。更に、この上に、例えば、シリコン窒化膜やシリコン酸窒化膜からなる第２の電荷蓄積層６２が０．５ｎｍから１０ｎｍの厚さで形成されている。ここで第２の電荷蓄積層６２の平面部の厚さをｔｔ、シリコン酸化膜に対する比誘電率をεｔとする。更に、この上に、例えば、厚さ３ｎｍ以上で３０ｎｍ以下の厚さでシリコン酸化膜、オキシナイトライド膜、Ａｌ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、又はＨｆＳｉＯＮ膜からなる第２のブロック絶縁層（第３の絶縁層）６３が積層されている。ここで第２のブロック絶縁層（第３の絶縁層）６３の平面部の厚さをｔｏｘ３、シリコン酸化膜に対する比誘電率をεｏｘ３とする。ここで、第１のブロック絶縁層６１は、消去ストレス時に第２の電荷蓄積層６２に蓄積された電子が第１の電荷蓄積層５へ逃げないようにするためのものである。これら第１のブロック絶縁層（第２の絶縁層）６１、第２の電荷蓄積層（第４の絶縁層）６２および第２のブロック絶縁層（第３の絶縁層）６３の膜厚や膜質に対する望ましい形態は第１の実施の形態で説明したものと同じなので省略する。
【００６０】
更に、例えば、ボロン、砒素、又は、リンが１ｘ１０１９ｃｍ−３から１ｘ１０２１ｃｍ−３の範囲で不純物添加された制御電極７が１０ｎｍから５００ｎｍの厚さで形成されている。ここで、ボロンを添加した場合には、制御電極７のボロン濃度は１ｘ１０２０ｃｍ−３以下とすることが、シリコン酸化膜中のボロンの異常拡散を防止し、同時形成したｐ型ＭＯＳ電界トランジスタのしきい値を安定に形成するのに望ましい。また、制御電極７のボロン濃度は１ｘ１０１９ｃｍ−３以上とすることが、制御電極７の空乏化によって、ＯＮＯＮＯ積層膜にかかる電界が小さくなり、消去時間が増大するのを防ぐのに望ましい。また、第１のゲート絶縁層４にシリコン酸化膜又はシリコン酸窒化膜を用いた場合には、正孔に対するバリア高さの方が電子に対するバリア高さよりも１ｅＶ以上高く、より薄膜化しないとトンネル現象が生じず、少なくとも３．５ｎｍ以下に薄膜化しないと消去に十分な正孔のトンネル電流は得られない。よって、ｐ型シリコン半導体領域１からダイレクトトンネル現象を用いて正孔を第１の電荷蓄積層５に注入するには３．５ｎｍ以下にｔｏｘ１を限定するのがより望ましい。また、ここでは、第１のブロック絶縁層（第２の絶縁層）６１として、例えば、テトラエトキシシラン（ＴＥＯＳ）や高温酸化（ＨＴＯ）など堆積シリコン酸化膜を第１材質候補として想定したが、第１の電荷蓄積層５を酸化することによって得られるシリコン酸化膜又はシリコン酸窒化膜を用いてもよい。
【００６１】
更に、例えば、この制御電極７上に、ＷＳｉ又は、ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉ、Ｗ、Ａｌからなる制御ゲートの金属裏打ち層１０が１０ｎｍから５００ｎｍの厚さで形成されていても良い。ポリシリコンによって制御電極７を形成し、金属裏打ち層１０によって複数の制御電極７を低抵抗に接続している。
【００６２】
また、この金属裏打ち層１０の上には、例えば、シリコン窒化膜やシリコン酸化膜からなる絶縁層９が５ｎｍから５００ｎｍの厚さで形成され、なお、本発明の第２の実施の形態においても、書込みおよび消去電界のばらつきによるしきい値広がりを防止するために、ｐ型シリコン半導体領域１とソース領域２との境界からｐ型シリコン半導体領域１とドレイン領域３との境界までは、均一な膜厚で絶縁層４，５，６１，６２，６３が形成されていることが望ましい。
【００６３】
更に、ｐ型シリコン半導体領域１と第１のゲート絶縁層４が接する領域を挟んでｎ型ソース領域２、ｎ型ドレイン領域３がそれぞれ形成されている。これらソース領域２およびドレイン領域３、第１の電荷蓄積層５、および制御電極７により、第１の電荷蓄積層５に蓄積された電荷量を情報量とするＥＥＰＲＯＭメモリセルが形成されており、そのソース領域２とドレイン領域３との間隔としては、０．５μｍ以下０．０１μｍ以上とする。
【００６４】
第２の実施の形態では、第１の実施の形態の［特長１］、［特長２］、［特長３］、［特長４］、［特長５］の特長に加え、以下の特長がある。
【００６５】
［特長７］  ソース領域２、半導体領域１、およびドレイン領域３が形成される方向と同一方向に制御電極７が形成されている。よって、後で述べる実施の形態の例のように、隣接するメモリセルのソース領域２およびドレイン領域３を並列接続する構造、例えば、ＡＮＤ型や仮想接地構造を実現するのに適している。また、素子分離絶縁層１２とソース領域２、ドレイン領域３および第１の電荷蓄積層５を自己整合的に形成することができるので、それらの層間での合わせずれの余裕を確保する必要がなく、より高密度なメモリセルが実現できる。更に、１つのメモリセルに２つ有るソース又はドレイン端のそれぞれに電荷蓄積を行い、それぞれ読み出し電流の流す向きにより分離してデータ読み出しを行うことにより、１メモリセルあたり２ｂｉｔの記憶を可能とし、より高密度なメモリセルを実現できる。
【００６６】
［特長８］  第１のブロック絶縁層（第２の絶縁層）６１、第２の電荷蓄積層（第４の絶縁層）６２を素子分離絶縁層１２を形成した後に形成しているので、第１のブロック絶縁層（第２の絶縁層）６１、第２の電荷蓄積層（第４の絶縁層）６２が素子分離絶縁層１２を形成する酸化プロセスを経ることがない。よって、素子分離絶縁層１２の形成時の第１のブロック絶縁層（第２の絶縁層）６１、第２の電荷蓄積層（第４の絶縁層）６２の酸化による厚膜化の問題がなく、より均一な膜を形成することができる。また、熱工程による膜劣化が小さい膜を形成することができ、素子分離絶縁層１２の酸化プロセスに耐えない膜、例えば、Ａｌ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、又はＨｆＳｉＯＮ膜を用いることができる。更に、素子分離絶縁層１２を酸化形成する際のマスクが第１の電荷蓄積層５のみと薄いので、第１の電荷蓄積層５の熱応力による欠陥形成の頻度を減らすことができ、より信頼性の高い半導体記憶装置を実現できる。
【００６７】
（本発明の第２の実施の形態の変形例１）
図９に本発明の第２の実施の形態の変形例１に係る半導体記憶装置の模式的断面構造図を示す。変形例１では、基本的には、第２の実施の形態と同一であるが、第１のブロック絶縁層６１および第２の電荷蓄積層６２を形成した後に素子分離絶縁層１２を形成しており、第１のブロック絶縁層６１および第２の電荷蓄積層６２が分離されている。これは第２の電荷蓄積層６２を全面形成後に、リソグラフィとエッチングにより膜第２の電荷蓄積層６２、第１のブロック絶縁層６１、第１の電荷蓄積層５までエッチングを行い、素子分離絶縁層１２を形成すればよい。また、膜厚条件については、第２の実施の形態で説明したものと同じ条件を用いればよいので省略する。本変形例では、第１の実施の形態および第２の実施の形態の［特長１］、［特長２］、［特長３］、［特長４］、［特長５］、［特長７］の特長に加え，以下の特長がある。
【００６８】
［特長９］  第２の電荷蓄積層６２が第１の電荷蓄積層５と同様に素子分離絶縁層１２上で分断されており、より電子に対するバリア高さの高い第１のブロック絶縁層６１および第２のブロック絶縁層６３に囲まれている。よって、図９左右方向に第２の電荷蓄積層６２に閉じ込められた電荷が移動せず、より高温放置時の信頼性を上げることができる。なお、第２の電荷蓄積層６２は第１のブロック絶縁層６１，第２のブロック絶縁層６３に囲まれて他のメモリセルと分離されているので、例えば、変形例１では、第２の電荷蓄積層６２として、シリコン（Ｓｉ），シリコンゲルマニウム（ＳｉＧｅ）混晶、シリコンゲルマニウムカーバイド（ＳｉＧｅＣ）混晶などの導電膜を用いても良い。
【００６９】
（本発明の第２の実施の形態の変形例２）
図１０に本発明の第２の実施の形態の変形例２に係る半導体記憶装置の模式的断面構造図を示す。変形例２では、基本的には、第２の実施の形態と同一であるが、第２の実施の形態に比較して素子分離絶縁層１２が形成されていないことが異なっている。変形例２では、例えば、ソース領域２およびドレイン領域３をイオン注入技術により形成し、第１のゲート絶縁層４，第１の電荷蓄積層５，第１のブロック絶縁層６１，第２の電荷蓄積層６２，第２のブロック絶縁層６３からなる積層膜をｐ型シリコン半導体領域１上に作成し、ポリシリコンからなる制御電極７および金属裏打ち層１０を全面堆積して第１のゲート絶縁層４，第１の電荷蓄積層５，第１のブロック絶縁層６１，第２の電荷蓄積層６２，第２のブロック絶縁層６３，制御電極７，金属裏打ち層１０をパターニングすることによって、形成することができる。膜厚条件については、第２の実施の形態で説明したものと同じ条件を用いればよいので省略する。変形例２では、第１の実施の形態および第２の実施の形態の［特長１］、［特長２］、［特長３］、［特長４］、［特長７］の特長に加え、以下の特長がある。
【００７０】
［特長１０］  ソース領域２、半導体領域１、およびドレイン領域３が形成される方向と同一方向に制御電極７が形成されている。よって、後で述べる実施の形態の例のように、隣接するメモリセルのソース領域２およびドレイン領域３を並列接続する構造、例えば、ＡＮＤ型や仮想接地型メモリセルを実現するのに適している。また、素子分離絶縁層がｐ型シリコン半導体領域１、およびドレイン領域３が形成される方向に形成されていないので、第１のゲート絶縁層４，第１の電荷蓄積層５，第１のブロック絶縁層６１，第２の電荷蓄積層６２，第２のブロック絶縁層６３からなる積層膜の厚さが素子分離絶縁層形成端で変化することなく、より均一な厚さでメモリセルが実現できる。よって、書込みおよび消去のしきい値分布もより小さくすることができる。
【００７１】
以上詳細に述べた本発明の第２の実施の形態に係る半導体記憶装置が、第１の実施の形態に係る半導体記憶装置と同じ印加電圧関係で消去動作を行うことができ、消去について発明の効果を有するのは、明らかであろう。
【００７２】
（第３の実施の形態）
図１１に本発明の第３の実施の形態に係る半導体記憶装置の模式的断面構造図を示す。第１の実施の形態又は第２の実施の形態と同一の部分には、同一の符号をつけて詳しい説明は省略する。
【００７３】
本発明の第３の実施の形態に係る半導体記憶装置は、第１の実施の形態および第２の実施の形態の第２の電荷蓄積層６２ａとして、アクセプタとなる不純物を添加した絶縁層に置き換えたものである。本発明の第３の実施の形態に係る半導体記憶装置においても、従来例に比較して、第２の電荷蓄積層６２に相当する部分に、アクセプタ不純物を添加して負電荷を蓄積する第２の電荷蓄積層６２ａを有するようにした所に特徴がある。図１１において、例えば、ボロン又はインジウム不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の間のｐ型シリコン半導体領域１に、例えば、０．５ｎｍから１０ｎｍの厚さからなるシリコン酸化膜又はオキシナイトライド膜からなる第１のゲート絶縁層４が形成されている。ここで第１のゲート絶縁層４の平面部の厚さをｔｏｘ１、シリコン酸化膜に対する比誘電率をεｏｘ１とする。この第１のゲート絶縁層４は、例えば、ストライプ状に加工され、その両側には、例えばシリコン酸化膜からなる素子分離絶縁層１２（図示省略）が厚さ０．０５μｍから０．５μｍの範囲で形成されている。更に、第１のゲート絶縁層４の上部と、素子分離絶縁層１２の上部の一部には、例えばシリコン窒化膜、シリコン酸窒化膜、又はアルミナ膜からなる第１の電荷蓄積層５が３ｎｍから２０ｎｍの厚さで形成されている。第１のゲート絶縁層４上の第１の電荷蓄積層５の平面部の厚さをｔＮ、シリコン酸化膜に対する比誘電率をεＮとする。
【００７４】
この上に、例えば、０．５ｎｍ以上３０ｎｍ以下の厚さでシリコン酸化膜、オキシナイトライド膜、Ａｌ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、又はＨｆＳｉＯＮ膜からなる第１のブロック絶縁層（第２の絶縁層）６１が積層されている。ここで第１のブロック絶縁層（第２の絶縁層）６１の平面部の厚さをｔｏｘ２、シリコン酸化膜に対する比誘電率をεｏｘ２とする。更に、この上に、例えば、シリコン酸化膜、オキシナイトライド膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、又はＨｆＳｉＯＮ膜やシリコン酸窒化膜からなるアクセプタとなる不純物を添加した第２の電荷蓄積層（第４の絶縁層）６２ａが０．５ｎｍから１０ｎｍの厚さで形成されている。ここで第２の電荷蓄積層６２ａの平面部の厚さをｔｔ、シリコン酸化膜に対する比誘電率をεｔとする。また、アクセプタ不純物としてはボロンを、例えば１０１７ｃｍ−３以上添加した構造をとればよい。更に、この上に、例えば、厚さ０．５ｎｍ以上で３０ｎｍ以下の厚さでシリコン酸化膜、オキシナイトライド膜、Ａｌ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、又はＨｆＳｉＯＮ膜からなる第２のブロック絶縁層（第３の絶縁層）６３が積層されている。ここで第２のブロック絶縁層（第３の絶縁層）６３の平面部の厚さをｔｏｘ３、シリコン酸化膜に対する比誘電率をεｏｘ３とする。ここで、第１のブロック絶縁層６１は、第１の電荷蓄積層５と第１のブロック絶縁層６１との界面にアクセプタ不純物が達して界面トラップを形成するのを防止し、界面トラップ量の制御性を向上させ信頼性を向上させるための緩和層である。また、第２のブロック絶縁層６３は、制御電極７と第２のブロック絶縁層６３との界面にアクセプタ不純物が達して界面トラップを形成するのを防止し、界面トラップ量の制御性を向上させ信頼性を向上させるための緩和層である。これらより、第１のブロック絶縁層６１と第２のブロック絶縁層６３のアクセプタ不純物の最大体積密度は、第２の電荷蓄積層（第４の絶縁層）６２ａのアクセプタ不純物の最大体積密度よりも小さくされており、第１のブロック絶縁層６１、第２の電荷蓄積層６２ａおよび第２のブロック絶縁層６３を合わせた場合のアクセプタ不純物の最大体積密度のピークはそれら積層膜端ではなく積層膜中に存在するように形成されている。
【００７５】
このような構造は、例えば、第２の電荷蓄積層（第４の絶縁層）６２ａを堆積形成する際に、例えばジボランを添加して化学気相法（ＣＶＤ）によって堆積することによって得ても良いし、第２の電荷蓄積層（第４の絶縁層）膜６２ａを形成後、例えば、５ｅＶから２０ｋｅＶでボロンや弗化ボロン（ＢＦ２）を１０１４ｃｍ−２以上１０１７ｃｍ−２以下のドーズ量でイオン注入して得ても良い。更に、後述する（１０）式から明らかなように、第１のブロック絶縁層６１の厚さｔｏｘ２と第２のブロック絶縁層６３の厚さｔｔとの和を、第２のブロック絶縁層６３の厚さｔｏｘ３よりも大きく保つことが、より消去後のフラットバンド電圧ＶＦＢを低下させるのに望ましい。更に、例えば、ボロン、砒素、又は、リンが１ｘ１０１９ｃｍ−３から１ｘ１０２１ｃｍ−３の範囲で不純物添加された制御電極７が１０ｎｍから５００ｎｍの厚さで形成されている。ここで、制御電極７にボロンを添加する場合には、そのボロン濃度は１ｘ１０２０ｃｍ−３以下とすることが、シリコン酸化膜中のボロンの異常拡散を防止し、同時形成したｐ型ＭＯＳ電界トランジスタのしきい値を安定に形成するのに望ましい。また、制御電極７のボロン濃度は１ｘ１０１９ｃｍ−３以上とすることが、制御電極７の空乏化によって、ＯＮＯＮＯ積層膜にかかる電界が小さくなり、消去時間が増大するのを防ぐのに望ましい。また、第１のゲート絶縁層４にシリコン酸化膜又はシリコン酸窒化膜を用いた場合には、正孔に対するバリア高さの方が電子に対するバリア高さよりも１ｅＶ以上高く、より薄膜化しないとトンネル現象が生じず、少なくとも３．５ｎｍ以下に薄膜化しないと消去に十分な正孔のトンネル電流は得られない。よって、ｐ型シリコン半導体領域１からダイレクトトンネル現象を用いて正孔を第１の電荷蓄積層５に注入するには３．５ｎｍ以下にｔｏｘ１を限定するのがより望ましい。また、ここでは、第１のブロック絶縁層６１として、例えば、ＴＥＯＳやＨＴＯなど堆積シリコン酸化膜を第１材質候補として想定したが、第１の電荷蓄積層５を酸化することによって得るシリコン酸化膜又はシリコン酸窒化膜を用いてもよい。
【００７６】
更に、例えば、この制御電極７上に、又は、ＷＳｉ又は、ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉ、Ｗ、Ａｌからなる制御電極７の金属裏打ち層１０が１０ｎｍから５００ｎｍの厚さで形成されていても良い。ポリシリコンからなる制御電極７を形成し、金属裏打ち層１０が複数の制御電極７を低抵抗に接続している。
【００７７】
また、この金属裏打ち層１０の上には、例えば、シリコン窒化膜やシリコン酸化膜からなる絶縁層９が５から５００ｎｍの厚さで形成され、なお、本発明の第３の実施の形態においても、書込みおよび消去電界のばらつきによるしきい値広がりを防止するために、ｐ型シリコン半導体領域１とソース領域２との境界からｐ型シリコン半導体領域１とドレイン領域３との境界までは、均一な膜厚で第１のゲート絶縁層４，第１の電荷蓄積層５，第１のブロック絶縁層６１，第２の電荷蓄積層６２ａ，第２のブロック絶縁層６３が形成されていることが望ましい。
【００７８】
更に、ｐ型シリコン半導体領域１と第１のゲート絶縁層４が接する領域を挟んでｎ型ソース領域２、ｎ型ドレイン領域３がそれぞれ形成されている。これらソース領域２およびドレイン領域３、第１の電荷蓄積層５、および制御電極７により、第１の電荷蓄積層５に蓄積された電荷量を情報量とするＥＥＰＲＯＭメモリセルが形成されており、そのソース領域２とドレイン領域３との間隔としては、０．５μｍ以下０．０１μｍ以上とする。
【００７９】
本発明の第３の実施の形態に係る半導体記憶装置において、ｐ型シリコン半導体領域１上の消去時で、特に、制御電極７から電子が注入される条件でのバンド構造図を図１２に示す。本発明の第３の実施の形態に係る半導体記憶装置では、第２の電荷蓄積層６２ａ中に形成された負電荷の重心（ｃｈａｒｇｅ  ｃｅｎｔｒｏｉｄ）の第１のブロック絶縁層６１からの距離をｘｔとし、負電荷の面密度をＱｔすると、第１の実施の形態の式（６）と同様にして以下の式が成立する。
【００８０】
2004363329.tif 000011
ここで、第１のブロック絶縁層６１の電界をＥｏｘ２、第２のブロック絶縁層６３中の電界をＥｏｘ３とする。更に、第２の電荷蓄積層（第４の絶縁層）６２ａに蓄積された電荷の面密度はＱｔであるから、
2004363329.tif 000012
を用いると、式（９）は以下のように変形される。
【００８１】
2004363329.tif 000013
（１０）式より、第２のブロック絶縁層６３の電界Ｅｏｘ３を一定とした条件では、Ｑｔが負、即ち、電子が第２の電荷蓄積層（第４の絶縁層）６２ａに蓄積されているほど、消去しきい値ＶＦＢを低くできる。ここで、図２の第１のブロック絶縁層６１、第２の電荷蓄積層（第４の絶縁層）６２ａ、第２のブロック絶縁層６３からなる積層膜のシリコン酸化膜等価厚さを図３のブロック絶縁層６のシリコン酸化膜等価厚さと等しくすれば、Ｑｔの項、すなわち、（ｔｏｘ２＋ｘｔ×εｏｘ２／εｔ）×Ｑｔ／（εｏｘ×εｏｘ２）だけ飽和消去しきい値を深くすることができる。なぜなら、図４および式（５）で述べたＥｏｘ４とＥｏｘとの関係式より、消去しきい値が飽和する条件で、第１の電荷蓄積層５およびブロック絶縁層６の膜厚、および消去制御ゲート電圧Ｖｐｐに依らず、ｔｏｘ，ＥｏｘおよびＱＮを図２と図３で等しくし、制御電極７に接するブロック絶縁層６の電界Ｅｏｘ３をＥｏｘ４と等しくすれば、飽和を生じる電界条件となることが本発明の第３の実施の形態において開示されているからである。例えば、第２の電荷蓄積層６２ａとして活性化したアクセプタ（又は電子トラップ）をＮＡ〜１０１９ｃｍ−３添加し、その膜厚をｔｔを５ｎｍとするとし、Ｑｔ〜−ｑＮＡｔｔ〜８ｆＣ／μｍ２まで蓄積可能である。例えば、更に、第１のブロック絶縁層６１、第２の電荷蓄積層６２ａ、第２のブロック絶縁層６３にシリコン酸化膜を用いた場合で、第１のブロック絶縁層６１の平面部の厚さｔｏｘ２を５ｎｍ、第２の電荷蓄積層６２ａの重心位置ｘｔを２．５ｎｍとし、第１のブロック絶縁層６１、第２の電荷蓄積層６２ａおよび第２のブロック絶縁層６３の誘電率を等しくすると、図３の構造よりも、（ｔｏｘ２＋ｘｔ×εｏｘ２／εｔ）×Ｑｔ／（εｏｘ×εｏｘ２）〜１．７Ｖ消去しきい値を負に設定することができる。更に、式（１０）より、ブロック絶縁層６の実効酸化膜厚、（ｔｏｘ２×εｏｘ３／εｏｘ２＋ｔｔ×εｏｘ３／εｔ＋ｔｏｘ３）を一定とした場合、ｔｏｘ３よりもｔｏｘ２をより厚膜化することにより、ＶＦＢはより低くなり望ましい。
【００８２】
本願の構造において、図１２および図３でｔｅｆｆを互いに等しくすると、これは、制御電極７からｐ型シリコン半導体領域１に対するゲート駆動特性や短チャネル効果を一定としており、この条件で消去制御ゲート電圧Ｖｐｐを一定とした場合、消去しきい値電圧ＶＦＢが小さいほど消去が深く行えるのでより望ましい。また、第１のゲート絶縁層４の厚さを一定とし、第１のブロック絶縁層６１、第２の電荷蓄積層６２ａおよび第２のブロック絶縁層６３のシリコン酸化膜に換算した実効膜厚の和を一定に保ったこの条件は、書込み時の印加電界がほぼ同一となり、書込み速度が等しくなる条件である。これは、図５によって開示されている。よって、書込みおよび読み出しについては、ほぼ一定となる条件である。
【００８３】
（第３の実施の形態の変形例１）
上記では、ｐ型シリコン半導体領域１と第１の電荷蓄積層５との間に流れる電流の関係について示した。同様に、ｎ型ソース領域２又はｎ型ドレイン領域３と第１の電荷蓄積層５との間に正孔電流を流して消去を行っても良い。この場合、ｔｏｘ１，ｔＮ，ｔｏｘ２，ｔｔ，ｔｏｘ３としては、正孔電流を流すソース領域２、ドレイン領域３上の平面部の値を用いるのが合理的である。図１３に消去時で、特に、制御電極７から電子が注入される条件でのバンド構造図を示す。図１３では、少なくともｎ型ソース領域２又はｎ型ドレイン領域３のいずれかに、例えば、５Ｖから２０Ｖの間の電圧を加え、ｐ型シリコン半導体領域１の電圧は電圧を印加したソース領域２、ドレイン領域３の電圧から０Ｖの間とし、制御電極７の電圧を−５Ｖから−２０Ｖとした場合で、ソース領域２、ドレイン領域３と制御電極７との間に大きな電位差を印加した場合を示している。消去はソース側又はドレイン側、およびソースおよびドレインの両側、どちらで行っても構わないが、以後説明を簡略化するため、第１の電荷蓄積層５へ正孔を注入するように電圧を印加したソース領域２およびドレイン領域３をソースおよびドレインとして示すことにする。この場合には、ｎ型ソース領域２、ｎ型ドレイン領域３の、第１のゲート絶縁層４に接した界面近傍で正孔が生じるほどバンド曲がりが生じ、ダイレクトトンネル現象によって正孔が第１のゲート絶縁層４を通過し注入される。この場合、（９）式および（１０）式を導出した議論がφｓ、ＶｐｐおよびＶＦＢ，ＶＦＢｉの定義を置き換えることによりそのまま成立する。図１２において、ｎ型ソース領域２又はｎ型ドレイン領域３の消去時の表面バンド曲がりをφｓと置き換え、ｎ型ソース領域２又はｎ型ドレイン領域３を基準とした消去制御ゲート電圧Ｖｐｐと置き換え、第１のゲート絶縁層４に印加される電界Ｅｏｘ、第１のブロック絶縁層６１に印加される電界Ｅｏｘ２、および第２のブロック絶縁層６３に印加される電界Ｅｏｘ３も矢印で示している。また、ＶＦＢｉとしては、ＱＮ＝０およびＱｔ＝０とした場合のソース領域２又はドレイン領域３を基準とした制御電極７のフラットバンド電圧と置き換え、消去後にｎ型ソース領域２、ｎ型ドレイン領域３の第１のゲート絶縁層４との界面までの間にバンドベンディングがない様にして測定したフラットバンド電圧をＶＦＢと置き換える。このようにすると、ＶＦＢｉは、ソース領域２、ドレイン領域３のフェルミエネルギーと制御電極７のフェルミエネルギーとの差であり、ｎ型ソース領域２、ｎ型ドレイン領域３に対するｎ型ポリシリコンからなる制御電極７でほぼ０Ｖ、ｎ型ソース領域２、ｎ型ドレイン領域３に対するｐ型ポリシリコンからなる制御電極７でほぼ１Ｖとなり、正確には、ｎ型ソース領域２、ｎ型ドレイン領域３と制御電極７の不純物密度から計算によって求めることができる。更に、消去時の表面バンド曲がりφｓは、消去時にｎ型ソース領域２、ｎ型ドレイン領域３の第１のゲート絶縁層４に接した界面近傍で正孔が生じるほどバンド曲がりが生じているので、ｎ型ソース領域２、ｎ型ドレイン領域３に対してほぼ反転していると考えて良い。この場合には、φｓはほば−１Ｖとなると考えて良い。これら���り、（１０）式の評価式でそのまま得られることがわかる。
【００８４】
これらの解析は、ｐ型シリコン半導体領域１およびｎ型ソース領域２、ｎ型ドレイン領域３それぞれ独立に成立する。よって、ｐ型シリコン半導体領域１ではなくｎ型シリコン半導体領域１を用いた場合で、ｎ型シリコン半導体領域１から第１の電荷蓄積層５に正孔注入される場合は、上記ｎ型ソース領域２、ｎ型ドレイン領域３から第１の電荷蓄積層５に正孔注入される場合と、まったく同じ議論が成立し、（１０）式を評価式に用いることができる。また、ｎ型シリコン半導体領域１を用いた場合でｐ型ソース領域２、ｐ型ドレイン領域３を形成し、ｐ型ソース領域２、ｐ型ドレイン領域３から第１の電荷蓄積層５に正孔注入される場合は、上記ｐ型シリコン半導体領域１から第１の電荷蓄積層５に正孔注入される場合と、まったく同じ議論が成立し、（１０）式を評価式に用いることができる。以上、ｎ型電界効果トランジスタ、ｐ型電界効果トランジスタのいずれに対しても、本発明の第３の実施の形態に係る半導体記憶装置の効果が得られることは明らかである。ｐ型シリコン半導体領域１又はソース領域２、ドレイン領域３から第１の電荷蓄積層５への正孔のダイレクトトンネル注入よる消去は、第１の電荷蓄積層５を均一に全面消去することができ、かつ、生じた正孔電流をすべてトンネル注入に使えるため、注入効率が高く、消去時の消費電力を小さくできる利点を有する。
【００８５】
更に、（９）式と（１０）式の導出は、ｐ型シリコン半導体領域１から第１の電荷蓄積層５への正孔注入の第１のゲート絶縁層４の電界に対する依存性が、制御電極７から第１の電荷蓄積層５への電子でのＦＮトンネル電子注入よりも弱い依存性を有する場合に同様に生ずることはその原理から明らかである。よって、ｐ型シリコン半導体領域１から第１の電荷蓄積層５への正孔注入がホットホールによるものである本発明の第３の実施の形態の変形例１に係る半導体記憶装置の場合は、ホットホールに対する第１のゲート絶縁層４の障壁高さはホットにしないホールに対する障壁高さよりも遥かに小さいため、ダイレクトトンネルよりも更に第１のゲート絶縁層４の電界に対する依存性が小さくなる。よって、当然に本発明の第３の実施の形態に係る半導体装置と同様の効果が得られることは明らかである。この場合、図１と同じ構造で、例えば、ソース領域２、ドレイン領域３とｐ型シリコン半導体領域１間で生じたホットホールを第１のゲート絶縁層４を通じて第１の電荷蓄積層５に注入する場合には、ｎ型ソース領域２又はｎ型ドレイン領域３のいずれかに、例えば、４Ｖから２０Ｖの間の電圧を加え、ｐ型シリコン半導体領域１の電圧は例えば０Ｖとし、制御電極７の電圧を０Ｖから−１５Ｖの間とすればよい。また、この場合、（４）式の消去制御ゲート電圧Ｖｐｐとしては、ｐ型シリコン半導体領域１の電圧を基準とした制御電極７の電圧をとれば良い。更に、このホットホール注入による消去時においては、ｔｏｘ１は必ずしも３．５ｎｍよりも小さい必要はない。また、ホットホールによる消去方法では、ソース領域２、ドレイン領域３および制御電極７に印加する電圧を、前記ダイレクトトンネルによる消去方法よりも小さくすることができ、より低電圧で消去動作が実現できる。
【００８６】
本発明の第３の実施の形態およびその変形例１に係る半導体記憶装置では、本発明の第１の実施の形態に係る半導体記憶装置の［特長１］、［特長２］の第２の電荷蓄積層６２を、ボロンなどのアクセプタの添加した第２の電荷蓄積層６２ａと読み替えれば、第１の実施の形態に係る半導体記憶装置の［特長１］、［特長２］、［特長５］と同じ特徴を有する。更に以下の特徴を有する。
【００８７】
［特長１１］  本発明の第３の実施の形態に係る半導体記憶装置では、第２の電荷蓄積層６２ａに対して、アクセプタ不純物を添加しているので、本発明の第１の実施の形態や第２の実施の形態に係る半導体記憶装置で示したような第２の電荷蓄積層６２ａに電荷を注入する操作は必要ない。このため、メモリセルの電荷書込み時間を短縮し、テスト時間を短くすることができる。また、アクセプタ不純物によって束縛された負電荷を用いているので、本発明の第１の実施の形態や第２の実施の形態係る半導体記憶装置の第２の電荷蓄積層６２ａに閉じ込められた電荷よりもより安定に保持することができる。よって、第１のブロック絶縁層６１や第２のブロック絶縁層６３をより薄膜化することができ、書込みおよび消去に必要なゲート電圧を低電圧化することができる。よって、高電圧回路の面積をより縮小でき、よりチップ面積の小さな半導体記憶装置を実現することができる。
【００８８】
［特長１２］  更に、本発明の第３の実施の形態およびその変形例１に係る半導体記憶装置では、ソース領域２、ｐ型シリコン半導体領域１、およびドレイン領域３が形成される方向と直交する方向に制御電極７が形成することができる。よって、後で述べる実施の形態の例のように、隣接するメモリセルのソース領域２およびドレイン領域３を直列接続する構造、例えばＮＡＮＤ型構造を形成するのに適している。
【００８９】
（第３の実施の形態の変形例２）
図１４は本発明の第３の実施の形態の変形例２に係る半導体記憶装置の模式的断面構造図を示す。図１４の変形例２のように、図１１の構造に絶縁層９を剥離後、ソース領域２、ｐ型シリコン半導体領域１、およびドレイン領域３が形成される方向と同一方向に制御電極７と接続されたゲート制御線１０を形成することもでき、ＡＮＤ構造や仮想接地アレイ構造を形成することもできることは自明であろう。ここで１７は例えばボロン、リン又は砒素が１ｘ１０１９ｃｍ−３から１ｘ１０２１ｃｍ−３の範囲で不純物添加され、１０ｎｍから５００ｎｍの厚さで形成されたポリシリコン層であり、１８はシリコン酸化膜又はシリコン窒化膜からなる絶縁層で、例えば、ソース領域２、ドレイン領域３形成後に隣接する制御電極７間で埋め込み形成することにより作成することができる。
【００９０】
（第４の実施の形態）
本発明の第４の実施の形態に係る半導体記憶装置は、第３の実施の形態に対して、ソース領域２、ｐ型シリコン半導体領域１、およびドレイン領域３が形成される方向と同一方向に制御電極７と接続されたゲート制御線１０が形成された場合を示したものである。図１５に本発明の第４の実施の形態に係る半導体記憶装置を示す。なお、本発明の第１の実施の形態から第３の実施の形態までと同一の部分には、同一の符号をつけて詳しい説明は省略する。
【００９１】
本発明の第４の実施の形態に係る半導体記憶装置では、例えばシリコン酸化膜からなる素子分離絶縁層１２が、ソース領域２、ドレイン領域３上に自己整合的に形成されている点が第３の実施の形態と異なっている。本発明の第４の実施の形態においても、従来例に比較して第２の電荷蓄積層６２として、アクセプタとなる不純物を添加した第２の電荷蓄積層（第４の絶縁層）６２ａを有するようにした所に特徴がある。図１５において、例えば、ボロン又はインジウム不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の間のｐ型シリコン半導体領域１に、例えば、０．５ｎｍから１０ｎｍの厚さからなるシリコン酸化膜又はオキシナイトライド膜からなる第１のゲート絶縁層４が形成されている。ここで第１のゲート絶縁層４の平面部の厚さをｔｏｘ１、シリコン酸化膜に対する比誘電率をεｏｘ１とする。この第１のゲート絶縁層４は、例えば、ストライプ状に加工され、その両側には、例えばシリコン酸化膜からなる素子分離絶縁層１２が厚さ０．０５μｍから０．５μｍの範囲で形成されている。更に、第１のゲート絶縁層４の上部と、素子分離絶縁層１２の上部の一部には、例えばシリコン窒化膜からなる第１の電荷蓄積層５が３ｎｍから２０ｎｍの厚さで形成されている。第１のゲート絶縁層４上の第１の電荷蓄積層５の平面部の厚さをｔＮ、シリコン酸化膜に対する比誘電率をεＮとする。このような形状は第１のゲート絶縁層４をｐ型シリコン半導体領域１上に全面形成し、更に第１の電荷蓄積層５を全面堆積し、第１の電荷蓄積層５をパターニングした後、酸化雰囲気によって、ｐ型シリコン半導体領域１を酸化することによって得ることができる。
【００９２】
また、素子分離絶縁層１２の下方には、例えば、ｎ型ソース領域２、ｎ型ドレイン領域３がリンや砒素、アンチモンを表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３となるように深さ１０ｎｍから５００ｎｍの間で拡散又はイオン注入して形成されている。これは、パターニングした第１の電荷蓄積層５をマスクとして用いることにより素子分離絶縁層１２と自己整合で形成することができる。
【００９３】
この上に、例えば、０．５ｎｍ以上３０ｎｍ以下の厚さでシリコン酸化膜、オキシナイトライド膜、Ａｌ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、又はＨｆＳｉＯＮ膜からなる第１のブロック絶縁層（第２の絶縁層）６１が積層されている。ここで第１のブロック絶縁層（第２の絶縁層）６１の平面部の厚さをｔｏｘ２、シリコン酸化膜に対する比誘電率をεｏｘ２とする。更に、この上に、例えば、シリコン酸化膜、オキシナイトライド膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、又はＨｆＳｉＯＮ膜やシリコン酸窒化膜からなるアクセプタとなる不純物を添加した第２の電荷蓄積層（第４の絶縁層）６２ａが０．５ｎｍから１０ｎｍの厚さで形成されている。ここで第２の電荷蓄積層６２ａの平面部の厚さをｔｔ、シリコン酸化膜に対する比誘電率をεｔとする。また、前記アクセプタとしてはボロンを、例えば１０１７ｃｍ−３以上添加した構造をとればよい。このように、ボロンをＳｉ−Ｏを含む絶縁層にドーピングすることにより、負電荷を持つことは、例えば、非特許文献１において報告されている。更に、この上に、例えば、厚さ０．５ｎｍ以上で３０ｎｍ以下の厚さでシリコン酸化膜、オキシナイトライド膜、Ａｌ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、又はＨｆＳｉＯＮ膜からなる第２のブロック絶縁層（第３の絶縁層）６３が積層されている。ここで第２のブロック絶縁層（第３の絶縁層）６３の平面部の厚さをｔｏｘ３、シリコン酸化膜に対する比誘電率をεｏｘ３とする。ここで、第１のブロック絶縁層６１は、第１の電荷蓄積層５と第１のブロック絶縁層６１との界面にアクセプタ不純物が達して界面トラップを形成するのを防止し、界面トラップ量の制御性を向上させ信頼性を向上させるための緩和層である。また、第２のブロック絶縁層（第３の絶縁層）６３は、制御電極７と第２のブロック絶縁層（第３の絶縁層）６３との界面にアクセプタ不純物が達して界面トラップを形成するのを防止し、界面トラップ量の制御性を向上させ信頼性を向上させるための緩和層である。これらより、第１のブロック絶縁層６１と第２のブロック絶縁層（第３の絶縁層）６３のボロン濃度は、第２の電荷蓄積層（第４の絶縁層）６２ａのボロン濃度よりも小さくされており、第１のブロック絶縁層６１，第２の電荷蓄積層（第４の絶縁層）６２ａ，第２のブロック絶縁層（第３の絶縁層）６３を合わせた場合のボロン濃度のピークはそれら積層膜端ではなく積層膜中に存在するように形成されている。これら第１のブロック絶縁層６１，第２の電荷蓄積層（第４の絶縁層）６２ａおよび第２のブロック絶縁層（第３の絶縁層）６３の膜厚や膜質に対する望ましい形態は第３の実施の形態までで説明したものと同じなので省略する。
【００９４】
更に、例えば、ボロン、砒素、又は、リンが１ｘ１０１９ｃｍ−３から１ｘ１０２１ｃｍ−３の範囲で不純物添加された制御電極７が１０ｎｍから５００ｎｍの厚さで形成されている。ここで、制御電極７のボロン濃度は１ｘ１０２０ｃｍ−３以下とすることが、シリコン酸化膜中のボロンの異常拡散を防止し、同時形成したｐ型ＭＯＳ電界トランジスタのしきい値を安定に形成するのに望ましい。また、制御電極７のボロン濃度は１ｘ１０１９ｃｍ−３以上とすることが、制御電極７の空乏化によって、ＯＮＯＮＯ積層膜にかかる電界が小さくなり、消去時間が増大するのを防ぐのに望ましい。また、第１のゲート絶縁層４にシリコン酸化膜又はシリコン酸窒化膜を用いた場合には、正孔に対するバリア高さの方が電子に対するバリア高さよりも１ｅＶ以上高く、より薄膜化しないとトンネル現象が生じず、少なくとも３．５ｎｍ以下に薄膜化しないと消去に十分な正孔のトンネル電流は得られない。よって、ｐ型シリコン半導体領域１からダイレクトトンネル現象を用いて正孔を第１の電荷蓄積層５に注入するには３．５ｎｍ以下にｔｏｘ１を限定するのがより望ましい。また、ここでは、第１のブロック絶縁層（第２の絶縁層）６１として、例えば、ＴＥＯＳやＨＴＯなど堆積シリコン酸化膜を第１材質候補として想定したが、第１の電荷蓄積層５を酸化することによって得るシリコン酸化膜又はシリコン酸窒化膜を用いてもよい。
【００９５】
更に、例えば、この制御電極７上に、ＷＳｉ、ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉ、Ｗ、Ａｌからなる金属裏打ち層１０が１０ｎｍから５００ｎｍの厚さで形成されていても良い。ポリシリコンによって制御電極７を形成し、金属裏打ち層１０によって複数の制御電極７を低抵抗に接続している。
【００９６】
また、この金属裏打ち層１０の上には、例えば、シリコン窒化膜やシリコン酸化膜からなる絶縁層９が５  ｎｍから５００  ｎｍの厚さで形成される。なお、本発明の第４の実施の形態においても、書込みおよび消去電界のばらつきによるしきい値広がりを防止するために、ｐ型シリコン半導体領域１とソース領域２との境界からｐ型シリコン半導体領域１とドレイン領域３との境界までは、均一な膜厚で第１のゲート絶縁層４、第１の電荷蓄積層５、第１のブロック絶縁層６１、第２の電荷蓄積層６２ａ、および第２のブロック絶縁層６３が形成されていることが望ましい。
【００９７】
更に、ｐ型シリコン半導体領域１と第１のゲート絶縁層４が接する領域を挟んでｎ型ソース領域２、ｎ型ドレイン領域３がそれぞれ形成されている。これらソース領域２およびドレイン領域３、第１の電荷蓄積層５、および制御電極７により、第１の電荷蓄積層５に蓄積された電荷量を情報量とするＥＥＰＲＯＭメモリセルが形成されており、そのソース領域２とドレイン領域３との間隔としては、０．５μｍ以下０．０１μｍ以上とする。本発明の第４の実施の形態に係る半導体記憶装置では、第１の実施の形態の［特長１］、［特長２］、［特長５］および第３の実施の形態の［特長１１］に加え、以下の特長がある。
【００９８】
［特長１３］  ソース領域２、ｐ型シリコン半導体領域１、およびドレイン領域３が形成される方向と同一方向に制御電極７が形成されている。よって、後で述べる実施の形態の例のように、隣接するメモリセルのソース領域２およびドレイン領域３を並列接続する構造、例えば、ＡＮＤ型や仮想接地アレイ構造を実現するのに適している。また、素子分離絶縁層１２とソース領域２、ドレイン領域３および第１の電荷蓄積層５を自己整合的に形成することができるので、それらの層間での合わせずれの余裕を確保する必要がなく、より高密度なメモリセルが実現できる。
【００９９】
［特長１４］  第１のブロック絶縁層６１および第２の電荷蓄積層６２ａを素子分離絶縁層１２を形成した後に形成しているので、第１のブロック絶縁層６１および第２の電荷蓄積層６２ａが素子分離絶縁層１２を形成する酸化プロセスを経ることがない。よって、素子分離絶縁層１２の形成時の第１のブロック絶縁層６１および第２の電荷蓄積層６２ａの酸化による厚膜化の問題がなく、より均一な膜を形成することができる。また、第１のブロック絶縁層６１および第２の電荷蓄積層６２ａが素子分離絶縁層１２を形成する酸化プロセスを経ることがないので、熱工程による膜劣化が小さい膜を形成することができ、素子分離絶縁層１２の酸化プロセスに耐えない膜、例えば、Ａｌ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、又はＨｆＳｉＯＮ膜を用いることができる。更に、素子分離絶縁層１２を酸化形成する際のマスクが第１の電荷蓄積層５のみと薄いので、第１の電荷蓄積層５の熱応力による欠陥形成の頻度を減らすことができ、より信頼性の高い半導体記憶装置を実現できる。
【０１００】
（第４の実施の形態の変形例１）
図１６に本発明の第４の実施の形態に係る半導体記憶装置の変形例１を示す。変形例１では、基本的には、第４の実施の形態と同一であるが、第２の電荷蓄積層６２ａを形成した後に素子分離絶縁層１２を形成しており、第１のブロック絶縁層６１および第２の電荷蓄積層６２ａが分離されている。これは第２の電荷蓄積層６２ａを全面形成後に、リソグラフィとエッチングにより第２の電荷蓄積層６２ａ、第１のブロック絶縁層６１、第１の電荷蓄積層５までエッチングを行い、素子分離絶縁層１２を形成すればよい。また、膜厚条件については、本発明の第２の実施の形態に係る半導体記憶装置で説明したものと同じ条件を用いればよいので省略する。変形例１では、第１の実施の形態から第４の実施の形態の［特長１］、［特長２］、［特長５］、［特長１１］、［特長１３］に加え，以下の特長がある。
【０１０１】
［特長１５］  前述の第４の実施の形態に対して、第２の電荷蓄積層６２ａが第１の電荷蓄積層５と同様に素子分離絶縁層１２上で分断されており、より電子に対するバリア高さの高い第１のブロック絶縁層６１および第２のブロック絶縁層６３に囲まれている。よって、図１６左右方向に第２の電荷蓄積層６２ａに閉じ込められた電荷が移動せず、より高温放置時の信頼性を上げることができる。
【０１０２】
（第４の実施の形態の変形例２）
図１７に本発明の第４の実施の形態に係る半導体記憶装置の変形例２を示す。変形例２では、基本的には、第４の実施の形態と同一であるが、第４の実施の形態に比較して素子分離絶縁層１２が形成されていないことが異なっている。変形例２では、例えば、ソース領域２、ドレイン領域３をイオン注入技術により形成し、第１のゲート絶縁層４、第１の電荷蓄積層５、第１のブロック絶縁層６１、第２の電荷蓄積層６２ａ、および第２のブロック絶縁層６３からなる積層膜をｐ型シリコン半導体領域１上に作成し、制御電極７および金属裏打ち層１０を全面堆積して第１のゲート絶縁層４、第１の電荷蓄積層５、第１のブロック絶縁層６１、第２の電荷蓄積層６２ａ、第２のブロック絶縁層６３、制御電極７、および金属裏打ち層１０をパターニングすることによって、形成することができる。膜厚条件については、第２の実施の形態で説明したものと同じ条件を用いればよいので省略する。変形例２では、第１の実施の形態から第４の実施の形態の［特長１］、［特長２］、［特長１１］、［特長１３］に加え，以下の特長がある。
【０１０３】
［特長１６］  ソース領域２、半導体領域１、およびドレイン領域３が形成される方向と同一方向に制御電極７が形成されている。よって、後述する実施の形態の例のように、隣接するメモリセルのソース領域２およびドレイン領域３を並列接続する構造、例えば、ＡＮＤ型や仮想接地アレイセルを実現するのに適している。また、素子分離絶縁層１２がｐ型シリコン半導体領域１、およびドレイン領域３が形成される方向に形成されていないので、より第１のゲート絶縁層４、第１の電荷蓄積層５、およびブロック絶縁層６からなる積層膜の厚さが素子分離絶縁層１２形成端で変化することなく、より均一な厚さでメモリセルが実現できる。よって、書込みおよび消去のしきい値分布もより小さくすることができる。
【０１０４】
以上詳細に述べた本発明の第４の実施の形態の変形例２に係る半導体記憶装置が、第１の実施の形態から第３の実施の形態に係る半導体装置と同じ印加電圧関係で消去動作を行うことができ、消去について発明の効果を有するのは、明らかであろう。
【０１０５】
（第５の実施の形態）
図１８乃至図２１に本発明の第５の実施の形態に係る半導体記憶装置の回路構成、平面パターン、素子断面構造を示す。第５の実施の形態は、第１乃至第４の実施の形態において説明したメモリセルを直列に接続したＮＡＮＤセルアレイについて示したものである。第１の実施の形態から第４の実施の形態までに共通の部分は同一の符号をつけて説明を省略する。
【０１０６】
図１８に１メモリブロック（４９符号で示す）に相当する回路図を、図１９では、図１８のセルブロックを３つ並列した構造を示している。図２０および図２１はそれぞれ、図１８および図１９に対応するＮＡＮＤセルアレイブロックのＩＩ−ＩＩ線、およびＩ−Ｉ線に対応する断面図である。特に、図１９では、セル構造をわかりやすくするために、ゲート制御線１０ＷＬ０，１０ＷＬ１，１０ＷＬ２，…，１０ＷＬ１３，１０ＷＬ１４，１０ＷＬ１５…よりも下の構造のみを示している。
【０１０７】
図１８は、例えば、基板上に第１のゲート絶縁層４を介して情報となる電荷を蓄える第１の電荷蓄積層５を形成し、その上に負電荷を蓄積する第２の電荷蓄積層６２を積層した電界効果トランジスタからなる不揮発性メモリセルＭ０〜Ｍ１５が直列に接続され、一端が選択トランジスタＳ１を介してデータ転送線ＢＬに接続されている。また他の一端は選択トランジスタＳ２を介して共通ソース線ＳＬに接続されている。また、それぞれのトランジスタは、同一のウェル上に形成されている。例えば、ボロン不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の間のｐ型半導体ウェル領域１６３上に、０．５ｎｍから１０ｎｍの厚さからなるシリコン酸化膜又はオキシナイトライド膜からなる第１のゲート絶縁層４が形成されている。更に、第１のゲート絶縁層４の上部には、例えばシリコン窒化膜からなる第１の電荷蓄積層５が３ｎｍから２０ｎｍの厚さで形成されている。この上に、例えば、厚さ３ｎｍ以上で３０ｎｍ以下の厚さでシリコン酸化膜、オキシナイトライド膜、Ａｌ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、又はＨｆＳｉＯＮ膜からなる第１のブロック絶縁層（第２の絶縁層）６１が積層されている。更に、この上に、例えば、シリコン窒化膜やシリコン酸窒化膜からなる第２の電荷蓄積層６２が０．５ｎｍから１０ｎｍの厚さで形成されている。このメモリセルとしては、第１の実施の形態又は第３の実施の形態で説明したメモリセル構造を用いれば良い。なお、本発明の第６の実施の形態の第２の電荷蓄積層６２は、第３の実施の形態で示した負電荷を有する第２の電荷蓄積層（第４の絶縁層）６２で代替しても良い。
【０１０８】
更に、この上に、例えば、厚さ３ｎｍ以上で３０ｎｍ以下の厚さでシリコン酸化膜、オキシナイトライド膜、Ａｌ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、又はＨｆＳｉＯＮ膜からなる第２のブロック絶縁層（第３の絶縁層）６３が積層されている。更に、ボロン、砒素、又は、リンが１ｘ１０１９ｃｍ−３から１ｘ１０２１ｃｍ−３の範囲で不純物添加された制御電極７が１０ｎｍから５００ｎｍの厚さで形成されている。更にこの上に、ＷＳｉとポリシリコンとのスタック構造、又は、Ｗ，ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンのスタック構造からなる金属裏打ち層１０が１０ｎｍから５００ｎｍの厚さで形成されている。
【０１０９】
この金属裏打ち層１０は、図１９において隣接するメモリセルブロックで接続されるように紙面左右方向にブロック境界まで形成されており、データ選択線ＷＬ０〜ＷＬ１５および、選択ゲート制御線ＳＳＬ，ＧＳＬを形成している。なお、ｐ型半導体ウェル領域１６３は、ｎ型半導体ウェル領域１６２によってｐ型半導体基板１６１と独立に電圧印加できるようになっていることが、消去時の昇圧回路負荷を減らし消費電力を抑えるためには望ましい。また、図２０に示すように、シリコン酸化膜からなる素子分離絶縁層６４が形成されていない領域上に、ｐ型半導体ウェル領域１６３が自己整合的に形成されている。これは、例えば、ｐ型半導体ウェル領域１６３に４，５，６１，６２，６３を全面堆積した後、パターニングしてｐ型半導体ウェル領域１６３に達するまで、ｐ型半導体ウェル領域１６３を例えば０．０５〜０．５μｍの深さエッチングし、素子分離絶縁層６４を埋め込むことで形成することができる。
【０１１０】
制御電極７の両側には、図２１に示すように、例えば５ｎｍから２００ｎｍの厚さのシリコン窒化膜又はシリコン酸化膜からなる絶縁層８を挟んでソース又はドレイン領域となるｎ型拡散層１５が形成されている。これらｎ型拡散層１５と第１の電荷蓄積層５、制御電極７により、不揮発性ＥＥＰＲＯＭセルが形成されており、第１の電荷蓄積層のゲート長としては、０．５μｍ以下０．０１μｍ以上とする。これらソース又はドレイン領域となるｎ型拡散層１５としては、例えばリンや砒素、アンチモンを表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３となるように深さ１０ｎｍから５００ｎｍの間で形成されている。更に、これらｎ型拡散層１５はメモリセル同士で直列に接続され、ＮＡＮＤ接続が実現されている。また、図２１において、１０ＳＳＬ、更に、１０ＧＳＬは、それぞれ選択ゲート線ＳＳＬおよびＧＳＬに相当するブロック選択線であり、ＥＥＰＲＯＭのゲート制御線１０と同層で形成されている。これらゲート制御線１０は、例えば３ｎｍから１５ｎｍの厚さのシリコン酸化膜又はオキシナイトライド膜からなるゲート絶縁層１３ＳＳＬおよび１３ＧＳＬを介してｐ型半導体ウェル領域１６３と対向し、ＭＯＳトランジスタを形成している。ここで、制御電極７ＳＳＬおよび制御電極７ＧＳＬのゲート長は、メモリセルの制御電極７のゲート長よりも長く、例えば、１μｍ以下０．０２μｍ以上と形成することにより、ブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。ここで、制御電極７ＳＳＬおよび制御電極７ＧＳＬはメモリセルの制御電極７と同じ導電型のポリシリコンゲート電極とすることにより、メモリセルゲートとブロック選択ゲート制御線ＳＳＬ，ＧＳＬのゲートとで不純物の相互拡散による空乏化を防ぐことができ、かつ工程を削減でき望ましい。
【０１１１】
また、制御電極７ＳＳＬの片側に形成されたソース領域又はドレイン領域となるｎ型拡散層１５ｄは、例えば、ＷやＷＳｉ、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、銅、又はＡｌからなるデータ転送線３６（ＢＬ）とビット線接続電極３３ｄおよびコンタクト３１ｄを介して接続されている。コンタクト３１ｄはコンタクトホール３０ｄ内に形成されている。ここで、データ転送線３６（ＢＬ）は、隣接するメモリセルブロックで接続されるように図１９の紙面上下方向にブロック境界まで形成されている。一方、制御電極７ＧＳＬの片側に形成されたソース領域又はドレイン領域となるｎ型拡散層１５ｓは、ソース線接続電極３３ＳＬおよびコンタクト３１ｓを介してソース線ＳＬと接続されている。コンタクト３１ｓはコンタクトホール３０ｓ内に形成されている。この共通ソース線ＳＬは、隣接するメモリセルブロックで接続されるように図１９の紙面左右方向にブロック境界まで形成されている。勿論、ｎ型拡散層１５ｓを紙面左右方向にブロック境界まで形成することにより、共通ソース線ＳＬとしてもよい。これらＢＬコンタクトＣＢＬ、および、ＳＬコンタクトＣＳＬとしては、例えばｎ型又はｐ型にドープされたポリシリコンやタングステン、およびタングステンシリサイド、Ａｌ、ＴｉＮ、Ｔｉなどが充填されて、導電体領域を形成している。更に、これら共通ソース線ＳＬおよびビット線ＢＬと、ＭＯＳトランジスタとの間は、例えばＳｉＯ２やＳｉＮからなる層間膜２８によって充填されている。更に、このビット線ＢＬ上部には、例えばＳｉＯ２、ＳｉＮ、又は、ポリイミドからなる絶縁層保護層３７や、図には示していないが、例えば、Ｗ，ＡｌやＣｕからなる上部配線が形成されている。
【０１１２】
本発明の第５の実施の形態に係る半導体記憶装置では、第１の実施の形態から第４の実施の形態までの特長に加え、ｐ型半導体ウェル領域１６３を共通としており、ｐ型半導体ウェル領域１６３からトンネル注入によって複数セルを同時に消去することが可能となるため、消去時の消費電力を抑制しつつ多ビットを一括で高速消去することが可能となる。
【０１１３】
（第６の実施の形態）
図２２乃至図２６に本発明の第６の実施の形態に係る半導体記憶装置を示す。本発明の第６の実施の形態は、第５の実施の形態のＮＡＮＤセルアレイブロック４９を仮想接地アレイ型セルアレイブロックに変更したものである。第１の実施の形態から第５の実施の形態までに共通の部分は同一の符号をつけて説明を省略する。
【０１１４】
図２２、図２３、図２４、図２５、図２６はそれぞれ、仮想接地型メモリセルアレイブロックの模式的回路構成図、模式的平面パターン図、ＩＶ−ＩＶ方向の模式的断面図、ＩＶ−Ｖ方向の模式的断面図、ＩＩＩ−ＩＩＩ方向の模式的断面図ある。図２２において、メモリセルブロック４９は、ローカルデータ線１４ａ、１４ｂ間に接続された第１のメモリセルユニット４０と、ローカルデータ線１４ｂ、１４ｃ間に接続された第２のメモリセルユニット４１を備える。電荷蓄積層電極を有する電界効果トランジスタからなる不揮発性メモリセルＭ０ａ〜Ｍ１５ａが電流端子を並列に接続され、一端がブロック選択トランジスタＳ１ａを介してデータ転送線ＢＬ１ａに接続されている。また他の一端はブロック選択トランジスタＳ２を介して隣接するデータ転送線ＢＬ２に接続されている。また、それぞれのトランジスタは、同一のｐ型半導体ウェル領域１６３上に形成されている。ｎをブロックインデックス（自然数）とすると、それぞれの不揮発性メモリセルＭ０ａ〜Ｍ１５ａの制御電極は、データ選択線ＷＬ０〜ＷＬ１５に接続されている。また、データ転送線ＢＬに沿った複数のメモリセルブロックから１つのメモリセルブロックを選択してデータ転送線ＢＬに接続するため、ブロック選択トランジスタＳ１ｂの制御電極はブロック選択線ＳＳＬに接続されている。更に、ブロック選択トランジスタＳ２の制御電極はブロック選択線ＧＳＬに接続されている。更に、データ選択線ＷＬｘの伸びる方向に不揮発性メモリセルＭ０ａ〜Ｍ１５ａと隣接して、それぞれ不揮発性メモリセルＭ０ｂ〜Ｍ１５ｂが形成され、互いにローカルデータ転送線１４ｂを共有している。これにより、いわゆる仮想接地型メモリセルブロック４９（点線の領域）を形成している。ここで、第６の実施の形態では、ブロック選択ゲート制御線ＳＳＬおよびＧＳＬがメモリセルエレメントのデータ選択線ＷＬ０〜ＷＬ１５と同じ層の配線で形成されている。また１つのメモリセルブロック４９には、ブロック選択線は少なくとも１本以上あればよく、データ選択線と同一方向に形成されることが、高密度化には望ましい。第６の実施の形態では、メモリセルブロック４９に１６＝２４個のメモリセルが接続されている例を示したが、データ転送線ＢＬおよびデータ選択線ＷＬに接続するメモリセルの数は複数であればよく、２ｎ個（ｎは正の整数）であることがアドレスデコードをする上で望ましい。図２３では、セル構造をわかりやすくするために、ゲート制御線１０よりも下の構造のみを示している。図２５および図２６において、例えば、ボロン不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の間のｐ型半導体ウェル領域１６３上に、０．５ｎｍから１０ｎｍの厚さからなるシリコン酸化膜又はオキシナイトライド膜からなる第１のゲート絶縁層４が形成されている。更に、第１のゲート絶縁層４の上部には、例えばシリコン窒化膜からなる第１の電荷蓄積層５が３ｎｍから２０ｎｍの厚さで形成されている。この上に、例えば、厚さ３ｎｍ以上で３０ｎｍ以下の厚さでシリコン酸化膜、オキシナイトライド膜、Ａｌ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、又はＨｆＳｉＯＮ膜からなる第１のブロック絶縁層（第２の絶縁層）６１が積層されている。更に、この上に、例えば、シリコン窒化膜やシリコン酸窒化膜からなる第２の電荷蓄積層６２が０．５ｎｍから１０ｎｍの厚さで形成されている。このメモリセルとしては、第１の実施の形態から第４の実施の形態までで説明したメモリセルを用いれば良い。なお、第６の実施の形態の第２の電荷蓄積層６２は、第３の実施の形態および第４の実施の形態で示したアクセプタ不純物を添加した第２の電荷蓄積層（第４の絶縁層）６２ａで代替しても良い。
【０１１５】
更に、この上に、例えば、厚さ３ｎｍ以上で３０ｎｍ以下の厚さでシリコン酸化膜、オキシナイトライド膜、Ａｌ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、ＺｒＳｉＯＮ膜、又はＨｆＳｉＯＮ膜からなる第２のブロック絶縁層（第３の絶縁層）６３が積層されている。更に、ボロン、砒素、又は、リンが１ｘ１０１９ｃｍ−３から１ｘ１０２１ｃｍ−３の範囲で不純物添加された制御電極７が１０ｎｍから５００ｎｍの厚さで形成されている。更にこの上に、ＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、又は、Ｗ，ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンのスタック構造からなるゲート制御線１０が１０ｎｍから５００ｎｍの厚さで形成されている。また、セル部の層間絶縁層５６とｎ型拡散層１５は、あらかじめ第１のゲート絶縁層４を形成する部分に例えば、ポリシリコンによるマスク材を形成し、イオン注入によってｎ型拡散層１５を形成後、全面に層間絶縁層５６を堆積し、リソグラフィ、化学的機械研磨技術（ＣＭＰ）又はエッチバックによって第１のゲート絶縁層４に相当する部分の前記マスク材を選択的に取り除くことで自己整合的に形成することができる。これらメモリセルとしては、第１の実施の形態から第４の実施の形態までに説明したメモリセルを用いれば良い。
【０１１６】
更に、ポリシリコン、又は、ＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、又は、Ｗ，ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンのスタック構造からなるゲート制御線１０が１０ｎｍから５００ｎｍの厚さで形成されている。このゲート制御線１０は、図２３において隣接するメモリセルブロックで接続されるように紙面左右方向にブロック境界まで形成されており、データ選択線ＷＬ０〜ＷＬ１５および、ブロック選択ゲート制御線ＳＳＬ，ＧＳＬを形成している。なお、ｐ型半導体ウェル領域１６３は、ｎ型半導体ウェル領域１６２によってｐ型半導体基板１６１と独立に電圧印加できるよう２重ウェルになっていることが、消去時の昇圧回路負荷を減らし消費電力を抑えるためには望ましい。ただし、例えば、第１の実施の形態で述べたホットホール消去を用いて、消去にｐ型半導体ウェル領域１６３の電位を接地電位のまま変化させない場合には、２重ウェルにする必要はなく、ｐ型半導体基板１を用いても良い。
【０１１７】
図２５に示すように、メモリセルに相当するＶ−Ｖ断面においてこれらポリシリコン領域の下には、例えば５ｎｍから２００ｎｍの厚さのシリコン酸化膜又はオキシナイトライド膜からなる層間絶縁膜５６を挟んでソース又はドレイン領域となるｎ型拡散層１５が形成されている。これらｎ型拡散層１５、第１の電荷蓄積層５、および制御電極７により、第１の電荷蓄積層５に蓄積された電荷量を情報量とするＥＥＰＲＯＭセルが形成されており、そのゲート長としては、０．５μｍ以下０．０１μｍ以上とする。図２５のように、層間絶縁膜５６はｎ型拡散層１５を覆うように形成される方が、ソースドレイン端での電界集中による異常書込みを防止するのに望ましい。
【０１１８】
これらｎ型拡散層１５としては、例えばリンや砒素、アンチモンを表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３となるように深さ１０ｎｍから５００ｎｍの間で形成されている。更に、これらｎ型拡散層１５はデータ転送線方向に隣接するメモリセル同士共有され、並列接続が実現されている。
【０１１９】
また、ブロック選択線１０ＳＳＬおよび１０ＧＳＬは、それぞれ選択ゲート制御線ＳＳＬおよびＧＳＬに接続され、前記ＥＥＰＲＯＭの制御線ＷＬ０〜ＷＬ１５と同層で形成されている。ここで、図２２および図２３に示すように、ブロック選択トランジスタＳ１は、ｎ型拡散層１５および１５ｄをソース又はドレイン領域とし、ブロック選択線１０ＳＳＬをゲート電極としてＭＯＳＦＥＴとして形成されており、ブロック選択トランジスタＳ２は、ｎ型拡散層１５および１５ｓをソース又はドレイン領域とし、ブロック選択線１０ＧＳＬをゲート電極としてＭＯＳＦＥＴとして形成されている。ここで、ブロック選択線１０ＳＳＬおよび１０ＧＳＬのゲート長は、メモリセルゲート電極のゲート長よりも長く、例えば、１μｍ以下０．０２μｍ以上と形成することにより、ブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。ここで、ブロック選択線１０ＳＳＬおよび１０ＧＳＬの制御電極７ＳＳＬおよび７ＧＳＬはメモリセルの制御電極７と同じ導電型の電極とすることにより、メモリセルゲートとブロック選択ゲート制御線ＳＳＬ，ＧＳＬのゲートとで不純物の相互拡散による空乏化を防ぐことができ、かつ工程を削減でき望ましい。
【０１２０】
本発明の第６の実施の形態では、仮想接地アレイ型メモリセルを用いているので、メモリセルブロックの直列抵抗を小さく一定とすることができ、多値化した場合のしきい値を安定させるのに向いている。更に、流す電流の向きによって、１つのトランジスタに対して２つのｎ型拡散層近傍にそれぞれ１ビットずつ記憶および読み出しが出来、高密度化に望ましい。更に、第６の実施の形態では、第１の実施の形態から第４の実施の形態までの特長に加え、メモリセルが並列接続となっているため、セル電流を大きく確保することができ、高速にデータを読み出すことができる。
【０１２１】
（第７の実施の形態）
（ＡＮＤ型ＭＯＮＯＮＯＳフラッシュメモリ）
ＡＮＤ型の名称は、接続方式がＮＯＲ型と同じ並列接続であり、論理方式がＮＯＲ型と反転していることに由来する。図２７乃至図２９は本発明の第７の実施の形態に係る半導体記憶装置である。図２７は、ＡＮＤ型ＭＯＮＯＮＯＳフラッシュメモリユニットの例の模式的回路構成図、図２８は図２７に対応するＡＮＤ型ＭＯＮＯＮＯＳフラッシュメモリユニット４５の例の模式的平面パターン図、図２９は、本発明の第７の実施の形態に係る半導体記憶装置であって、ＡＮＤ型ＭＯＮＯＮＯＳフラッシュメモリで構成したマトリックスの例の回路構成図を示す。
【０１２２】
図２９に示すように、ＡＮＤ型ＭＯＮＯＮＯＳメモリセルアレイ２９５に対して、ビット線側選択ゲートは、ビット線側選択ゲート線ＳＴ１１，ＳＴ１２，ＳＴ１３と３本に分離されている。また、ソース線側選択ゲートも、ソース線側選択ゲート線ＳＴ２１，ＳＴ２２，ＳＴ２３と３本に分離されている。これらの選択ゲートには、選択ゲート制御回路（図示省略）より別々の信号を与えても良い。或いは又、所定のピッチで短絡して、選択ゲート線上を伝播する信号遅延を少なくする工夫を行っても良い。図２９において、ビット線ＢＬ１，ＢＬ２，・・・，ＢＬｎに対して直交してワード線ＷＬ１，ＷＬ２，・・・，ＷＬｍが配置されている。点線で囲まれた領域３０３がＡＮＤ型ＭＯＮＯＮＯＳメモリセルユニットを示している。ソース線ＣＳは電気的に共通に接続されている。ＡＮＤ型ＭＯＮＯＮＯＳメモリセルユニット３０３は、サブビット線ＳＵＤとサブソース線ＳＵＳの間に並列に挿入されたＭＯＮＯＮＯＳメモリセルと、サブビット線ＳＵＤをビット線に接続するビット線側選択ゲート線ＳＴ１１，ＳＴ１２，ＳＴ１３と、サブソース線ＳＵＳをソース線ＣＳに接続するソース線側選択ゲート線ＳＴ２１，ＳＴ２２，ＳＴ２３で構成される。このＭＯＮＯＮＯＳメモリセルアレイの特徴は、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬｎ、ソース線ＣＳの配線が階層化され、サブビット線ＳＵＤ、サブソース線ＳＵＳを拡散層で形成した擬似コンタクトレスの構造をとっていることである。
【０１２３】
（第８の実施の形態）
（分割ビットラインＮＯＲ型ＭＯＮＯＮＯＳフラッシュメモリ）
分割ビットライン（ＤＩ）ＮＯＲ型フラッシュメモリは、ＮＡＮＤ型フラッシュメモリと同じく単一電源動作で、書き換えスピードが高速で、メモリセルサイズが小さい特長と、ＮＯＲ型フラッシュメモリのランダムアクセスが高速な特長を合わせ持つ。メモリアレイ内のビット線とサブビット線ＳＵＤを階層構造にしており、ＤＩＮＯＲ型フラッシュメモリのユニットは、ＡＮＤ型のメモリセルユニットとほぼ等しい。メモリセルはＮＯＲ型やＮＡＮＤ型のメモリセルと同じく、ＭＯＮＯＮＯＳ型であり、メモリセルのドレインがポリシリコンで形成されたサブビット線ＳＵＤに並列に接続される。例えば、１６ＭビットＤＩＮＯＲ型フラッシュメモリの場合、サブビット線ＳＵＤには６４個のメモリセルが接続されている。メモリセルとの接続をポリシリコンと拡散層との埋め込みコンタクトで形成したことにより、メモリセルサイズの縮小化を計っている。メモリセルへの書き込み／消去のメカニズムは、ＡＮＤ型フラッシュメモリの書き込み／消去のメカニズムと同じであり、ＦＮトンネル電流で行なう。メモリセルの書き込みは、第１の電荷蓄積層へドレインから正孔を注入することにより行われる。消去は基板から第１の電荷蓄積層へチャネル全面のトンネル電流で注入する。
【０１２４】
図３０は、本発明の第９の実施の形態に係る半導体記憶装置であって、ＤＩＮＯＲ型ＭＯＮＯＮＯＳフラッシュメモリで構成した例の回路構成図を示す。ＤＩＮＯＲ型ＭＯＮＯＮＯＳフラッシュメモリは、図３０に示すように、ＤＩＮＯＲ型ＭＯＮＯＮＯＳメモリセルアレイ２８０において、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬ２０４７とサブビット線ＳＵＤを階層構造として形成し、ビット線とサブビット線ＳＵＤ間をそれぞれ選択ゲート線ＳＧＬ０１，ＳＧＬ０２，ＳＧＬ０３，選択ゲート線ＳＧＬ１１，ＳＧＬ１２，ＳＧＬ１３を介して接続している。即ち、ボトムページ側において、それぞれ３本の選択ゲート線ＳＧＬ１１，ＳＧＬ１２，ＳＧＬ１３を備え、トップページ側において、それぞれ３本の選択ゲート線ＳＧＬ０１，ＳＧＬ０２，ＳＧＬ０３を備える。ビット線側選択ゲートは選択ゲート線ＳＧＬ０１，ＳＧＬ０２，ＳＧＬ０３と３本に分離されている。また、ソース線側選択ゲートも、選択ゲート線ＳＧＬ１１，ＳＧＬ１２，ＳＧＬ１３と３本に分離されている。これらの選択ゲートには、選択ゲート制御回路（図示省略）より別々の信号を与えても良い。或いは又、所定のピッチで短絡して、選択ゲート線上を伝播する信号遅延を少なくする工夫を行っても良い。また、ＤＩＮＯＲ型メモリセルアレイにおいて、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬ２０４７と直交してワード線ＷＬ１，ＷＬ２，・・・，ＷＬ６３が配置され、各ワード線にはメモリセルが接続されている。各メモリセルのソース領域は電気的に共通に接続されて、ソース線ＳＬに共通接続されている。図３０において、点線で囲まれた領域３１３がＤＩＮＯＲ型メモリセルユニットを示している。また、黒丸●は拡散層領域を示し、白丸〇はコンタクト領域を示している。
【０１２５】
（第９の実施の形態）
（ＮＡＮＤ型ＭＯＮＯＮＯＳフラッシュメモリ）
図３１は、本発明の第１０の実施の形態に係る半導体記憶装置であって、６４ＭビットＮＡＮＤ型ＭＯＮＯＮＯＳフラッシュメモリで構成した例の回路構成図を示す。図３１に示すように、ビット線側選択ゲートはビット線側選択ゲート線ＳＳＬ１，ＳＳＬ２，ＳＳＬ３と３本に分離されている。また、ソース線側選択ゲートも、ソース線側選択ゲート線ＧＳＬ１，ＧＳＬ２，ＧＳＬ３と３本に分離されている。これらの選択ゲートには、選択ゲート制御回路（図示省略）より別々の信号を与えても良い。或いは又、所定のピッチで短絡して、選択ゲート線上を伝播する信号遅延を少なくする工夫を行っても良い。図３１の回路構成例では、列選択トランジスタの働きによって、同一の電位が与えられるように工夫されている。図３１において、ＮＡＮＤ型ＭＯＮＯＮＯＳメモリセルアレイ２７０を含むブロック０、ブロック１、・・・ブロック１０２３が配置され、周辺にはトップ・ページバッファ２９０、ボトム・ページバッファ２９１、レフト・ロウデコーダ／チャージポンプ２９２、ライト・ロウデコーダ／チャージポンプ２９３が配置されている。また、図３１において、ビット線側選択ゲート線ＳＳＬ１，ＳＳＬ２，ＳＳＬ３，ソース線側選択ゲート線ＧＳＬ１，ＧＳＬ２，ＧＳＬ３に対して平行にワード線ＷＬ０，ＷＬ１，・・・，ＷＬ１５が配置され、これらのワード線と直交して、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬ４２２３が配置されている。図３１の特徴は、ビット線側選択ゲート線ＳＳＬ１，ＳＳＬ２，ＳＳＬ３が回路的に短絡され、またソース線側選択ゲート線ＧＳＬ１，ＧＳＬ２，ＧＳＬ３が回路的に短絡される点にある。
【０１２６】
本発明は上記第１乃至第９の実施の形態に限られない。素子分離膜や絶縁層形成法自身は、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また、第１の電荷蓄積層５は、ＴｉＯ２やＡｌ２Ｏ３、あるいは、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛や、それら積層膜を用いてよい。実施の形態としては、半導体基板としてｐ型シリコン半導体領域１を想定したが、代わりにｎ型シリコン基板やシリコン・オン・インスレ−タ（ＳＯＩ）基板のＳＯＩシリコン層、又はＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む単結晶半導体基板であればよい。更に、ｐ型シリコン半導体領域１又はｐ型半導体ウェル１６３上のｎ型ＭＩＳＦＥＴの形成について述べたが、ｎ型シリコン半導体領域１上のｐ型ＭＩＳＦＥＴの形成に置き換えてもよく、その場合、上述の実施の形態のソース又はドレイン領域および半導体領域に対するｎ型をｐ型、ｐ型をｎ型と読み替え、更に、ドーピング不純物種のＡｓ、Ｐ、ＳｂをＩｎ、Ｂのいずれかと読み替えればよい。この際、ゲートはｐ型を保つものとする。また、制御電極７はシリコン半導体、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶を用いることができ、多結晶であってもよいし、これらの積層構造にしてもよい。また、アモルファスシリコン、アモルファスＳｉＧｅ混晶、又はアモルファスＳｉＧｅＣ混晶を用いることができ、これらの積層構造にしてもよい。ただし、半導体であること、特に、シリコンを含んだ半導体であることが、ｐ型電極を形成し、ゲートからの電子注入を防ぐことができ望ましい。更に、第１の電荷蓄積層５はドット状に形成されていても構わず、本方法が適用できることは言うまでもない。また、第１の実施の形態およびその変形例２、第２の実施の形態の変形例１、および、第５の実施の形態は、第２の電荷蓄積層６２がメモリセル間でそれぞれ分離されている構造となっているので、第２の電荷蓄積層６２は、例えば、Ｓｉ、又はＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、半導体層でも電気的分離が保てるので構わない。
【０１２７】
なお、本発明の第１乃至第９の実施の形態に係る半導体記憶装置において、第２の電荷蓄積層６２に電子を蓄積する方法は、例えば、消去動作において、制御電極７をｐ型シリコン半導体領域１に対して印加する電圧をより負、例えばＶｐｐｅ１にすることにより、制御電極７より電子が注入される条件とすれば良い。なお、第２の電荷蓄積層６２に電子が注入された後では、制御電極７をｐ型シリコン半導体領域１に対して印加する電圧は、前記Ｖｐｐｅ１よりも０Ｖに近い電圧とすることにより、第２の電荷蓄積層６２に電荷を注入されなくし、第１の電荷蓄積層５より電荷の注入を繰り返すことによる劣化や電荷量変動による特性変化を防ぐことができる。また、第２の電荷蓄積層６２に電子を蓄積する方法は、例えば、本発明の実施の形態に係る半導体記憶装置を形成する際のドライエッチングプロセスや高密度プラズマ（ＨＤＰ）絶縁層堆積プロセスなどのチャ−ジング現象を用いて電荷蓄積を行ってもよい。
【０１２８】
また、本発明の第１乃至第９の実施の形態に係る半導体記憶装置において、第１の電荷蓄積層５と第１のブロック絶縁膜６１との間に、他の絶縁膜が形成されていても効果があることは明白である。ただし、第１の電荷蓄積層５上に第１のブロック絶縁膜６１が直接形成されている方が積層絶縁膜の厚さを小さくし、より低い電界で書き込みおよび消去ができるので、低消費電力化でき望ましい。
【０１２９】
また、本発明の第１の実施の形態および第２の実施の形態に係る半導体記憶装置において、第２の電荷蓄積層６２の厚さは、第１の電荷蓄積層５の厚さよりも薄いことが、実効膜厚ｔｅｆｆを小さくしてより低い電界で書き込みおよび消去ができるので、低消費電力化でき望ましい。なお、このような条件でも、第１のブロック絶縁層（第２の絶縁層）６１の厚さおよび第２のブロック絶縁層（第３の絶縁層）６３の厚さが第１のゲート絶縁層４の厚さよりも厚いので、第２の電荷蓄積層６２からの電荷の損失は、第１の電荷蓄積層５からの電荷の損失よりも少なくできる。また、勿論、この条件と、前述の第１のブロック絶縁層（第２の絶縁層）６１の厚さｔｏｘ２が第２のブロック絶縁層（第３の絶縁層）６３の厚さｔｏｘ３りも厚いという条件とを組み合わせて用いることができる。
【０１３０】
（第１０の実施の形態）
本発明の実施の形態に係る半導体記憶装置の動作モードは大きく分けると３つ存在する。それぞれページモード、バイトモードおよびＲＯＭ領域を有するＥＥＰＲＯＭモードと呼ぶ。
【０１３１】
ページモードとは、図３２示すように、ＭＯＮＯＮＯＳフラッシュメモリセルアレイ６０１内のワード線６０４上に存在するメモリセル列６０６を一括してビット線６０３を介してセンスアンプ６０２内にメモリセル列６０５として読み出し、或いは一括してセンスアンプ６０２から書き込む動作を行なう。即ち、ページ単位で読み出し、書き込みを行っている。図３２において、ワード線６０４とビット線６０３の交差部分にＭＯＮＯＮＯＳメモリセル６０７が配置されている。
【０１３２】
これに対して、バイトモードとは、図３３に示すように、ＭＯＮＯＮＯＳフラッシュメモリセルアレイ６０１内のワード線６０４上に存在するＭＯＮＯＮＯＳメモリセル６０８をバイト単位でセンスアンプ６０２内にメモリセル６１３として読み出し、或いはバイト単位でセンスアンプ６０２内のメモリセル６１３からＭＯＮＯＮＯＳメモリセル６０８に対して書き込む動作を行なう。即ち、バイト単位で読み出し、書き込みを行っている点でページモードとは異なっている。
【０１３３】
一方、ＲＯＭ領域を有するＥＥＰＲＯＭモードとは、図３４に示すように、ＭＯＮＯＮＯＳフラッシュメモリセルアレイ６０１内を、ＭＯＮＯＮＯＳフラッシュメモリ６０９部分とＲＯＭ領域を有するＥＥＰＲＯＭ６１０部分に分割し、ＲＯＭ領域を有するＥＥＰＲＯＭ６１０部分をシステム的に切り替えて動作させて、ＭＯＮＯＮＯＳフラッシュメモリセルアレイ６０１内の情報をページ単位或いはバイト単位で読み出し、書き換えるという動作を行なう。ＭＯＮＯＮＯＳフラッシュメモリ６０９内の同一のワード線上のメモリセル列６１１をページ単位でＲＯＭ領域を有するＥＥＰＲＯＭ６１０側にメモリセル列６１２として読み出し、或いは書き込む例が、図３４に示されている。
【０１３４】
図３５は、図３４に示した、本発明の第１０の実施の形態に係る半導体記憶装置に使用するＲＯＭ領域を有するＥＥＰＲＯＭ型ＭＯＮＯＮＯＳフラッシュメモリの模式的回路構成図を示す。図３５に図示された回路例は３トランジスタＮＡＮＤセル構成である点に特徴を有する。即ち、１つのＮＡＮＤメモリセルに対して２つのスイッチング用トランジスタを配置して３トランジスタ／セル方式のＮＡＮＤ型ＭＯＮＯＮＯＳメモリセルアレイが構成されている。ＣＧＬはコントロールゲートライン、ＳＳＬはソース側スイッチングトランジスタ用の選択ゲート線、ＧＳＬはドレイン側スイッチングトランジスタ用の選択ゲート線を示す。行方向の１ブロック内においては、同一のＣＧＬ上のＮＡＮＤ型ＭＯＮＯＮＯＳメモリセルが１ページを構成する。列方向にビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…，ＢＬ１０２２，ＢＬ１０２３が配置されている。このような３トランジスタ／セル方式のＮＡＮＤ型ＭＯＮＯＮＯＳメモリセルを用いて、図３４に示した、ＲＯＭ領域を有するＥＥＰＲＯＭモードのＭＯＮＯＮＯＳフラッシュメモリセルアレイ６０１を実現することができる。
【０１３５】
上述した本発明の第１乃至第９の実施の形態に係る半導体記憶装置においても、それぞれページモード、バイトモードおよびＲＯＭ領域を有するＥＥＰＲＯＭモードによって動作させることができることはもちろんである。また、上述した本発明の第７乃至第９の実施の形態に係る半導体記憶装置において、ＡＮＤ型ＭＯＮＯＮＯＳフラッシュメモリ、ＤＩＮＯＲ型ＭＯＮＯＮＯＳフラッシュメモリ、ＮＡＮＤ型ＭＯＮＯＮＯＳフラッシュメモリの例について説明したが、これら３つのタイプのＭＯＮＯＮＯＳフラッシュメモリのいずれにおいても、それぞれページモード、バイトモードおよび擬似ＥＥＲＯＭモードの動作モードを実現することができることは明らかである。特に、後述するように、ＭＯＮＯＮＯＳフラッシュメモリを車載用ＬＳＩ、メモリカード、或いはＩＣカードに適用して使用する場合には、システムＬＳＩを構成するため、フラッシュメモリをシステム的に動作可能な、ＲＯＭ領域を有するＥＥＰＲＯＭモードが有利である。
【０１３６】
［システムＬＳＩ］
本発明の第１乃至第９の実施の形態に係る半導体記憶装置においては、様々な適用例が可能である。これらの適用例のいくつかを図３６乃至図５０に示す。
【０１３７】
（適用例１）
以上説明した本発明の第１乃至第６の実施の形態に係る半導体記憶装置は、単体の読出し専用メモリ（ＲＯＭ）アレイのみならず、より複雑な論理回路とＲＯＭアレイを同一半導体基板上に形成した半導体記憶装置システムとしても適用できる。図３６は、例えば、図１８および図１９や図２２および図２３で説明した前述のＭＯＮＯＮＯＳメモリセルアレイ構造を用いたコンピュータシステム２１２を示している。特に、図３６では、車載システムに対するコンピュータシステム２１２を示しており、入出力ポート２０１を通じて、車載センサ又はアクチュエータ２１１と配線により電気的に接続され、電気的信号の授受を行っている。また、コンピュータシステム２１２は、電源２１０と電源線Ｐを通じて電力を供給されている。電源２１０の出力としては１Ｖ以上５Ｖ以下の電圧となることが、後述するＲＡＭ２０３やＣＰＵ２０２、入出力ポート２０１の論理回路の電源電圧仕様を満たし、単一の電源配線で配線でき配線面積を削減できるため望ましい。なお、図において、容易に判別できるように、電源線ＰＬを太線で表示している。
【０１３８】
なお、このコンピュータシステム２１２は、入出力ポート２０１、一次記憶装置となるＲＡＭ２０１、情報演算を行うＣＰＵ２０２、およびＲＯＭ２０４を含んでおり、これらはデータバス配線およびシステム内制御線によって、データの授受が行えるようになっている。ここで、ＲＯＭ２０４は、ＣＰＵ２０２の実行するプログラムを記憶するため、さらに、例えば、個々の車両番号や車両の輸出地の情報などを記憶するための領域である。さらに、ＲＯＭ２０４はデータバスに接続されたＲＯＭ制御回路２０５を有する。このＲＯＭ制御回路２０５はデータバスやシステム内制御線を通じて与えられたＲＯＭ２０４の読み出し操作、書き込み操作、および消去操作指示によって、メモリセルの特定アドレスの読み出し操作、書き込み操作、および消去操作を行う論理回路である。更に、このＲＯＭ制御回路２０５は列デコーダおよびセンスアンプ２０６と接続され、指定された列のアドレスをデコードし、その列の書き込みデータ又は読み出しデータを授受する回路である。さらに、列デコーダおよびセンスアンプ２０６はそれぞれのデータ転送線を通じてメモリセルアレイ２０７と接続されている。一方、このＲＯＭ制御回路２０５は行デコーダおよび行ドライバ２０８と接続され、指定された行のアドレスをデコードし、その行に対応するデータ選択線に、例えば書き込み時に昇圧回路２０９から与えられた昇圧電圧を印加する回路である。ここで、昇圧回路２０９は、例えば、チャージポンプ回路を有し、前記メモリセルアレイ２０７に例えば、電源電圧以上３０Ｖ以下の高電圧を与える回路である。
【０１３９】
更に、行デコーダおよび行ドライバ２０８はそれぞれのデータ選択線を通じてメモリセルアレイ２０７と接続されている。なお、ここでメモリセルアレイ２０７は、例えば、図１８や図２０で説明したメモリセルアレイ構造を取っている。これにより、従来例よりも［特長１］、［特長２］の効果、即ち、第１の電荷蓄積層５のトラップ増加量、および第１の電荷蓄積層５近傍の界面準位増加量を低減でき、信頼性を向上できる効果を有する。更に、書き込みしきい値と消去しきい値の分離を十分確保することができ、温度上昇による電荷保持特性が劣化してもより分離を大きく確保することができる効果を有する。これらより、車載用ＬＳＩシステムでは、車内温度が民生仕様温度（例えば８５℃）よりも高くなる可能性があるため、例えば、８５℃以上の１０５℃環境での高温動作保証が要求されるが、このような環境でも本適用例の半導体記憶装置システムは信頼性の高く誤動作の少ないメモリシステムを実現できる。更に、従来例よりも書き込み時間は変化せず、消去時間を短縮することができる。これは、データ消去および書き込み時間の和、即ち、書き換え時間を短縮することができ、混載メモリ、特に１ビットずつの書き込みおよび消去が要求されるＥＥＰＲＯＭで書き換え速度を向上させることができる。
【０１４０】
さらに、［特長１］で示したように、書き込み電圧および速度を従来例と変化させない条件で、消去速度を向上させることができる。よって、書き換え時間を一定とした場合には、従来例よりも、消去時間を短く出来る分書き込み時間を長くすることができる。よって、ｐ型半導体領域１に対する制御電極７の電圧を、書き込み時に低下させることができ、より、昇圧回路で発生させる電圧を低減できる。これにより、昇圧回路のチャージポンプ回路面積を従来より削減することが可能となり、昇圧回路で消費される電力や昇圧までにかかる時間を削減できる。更に、行ドライバの回路耐圧の低いものトランジスタ素子を用いることができ、例えば、行ドライバとなるトランジスタ素子間の素子分離間隔を縮小し、より小さな行ドライバ面積を実現できる。
【０１４１】
また、高電圧が印加される昇圧回路２０９および行デーコーダおよび行ドライバ２０８と、それよりも低い電源電圧で動作するＲＯＭ制御回路２０５、列デコーダーおよびセンスアンプ２０６とをより近接させてもパンチスルーが生じないので、より小さいＲＯＭ回路面積が実現できる。勿論、本実施例において、ＲＯＭ２０４内部だけでなく、ＲＯＭと同一半導体基板上に例えば、ＣＰＵ２０２やＲＡＭ２０３を形成した混載回路を形成してもよい。このような例でも、低電圧動作するＣＰＵ２０２やＲＡＭ２０３と行デーコーダおよび行ドライバ２０８および昇圧回路２０９とをより近接させてもパンチスルーが生じないので、より小さい混載回路面積が実現できる。
【０１４２】
（適用例２）
一例として、ＭＯＮＯＮＯＳメモリセルを有するＭＯＮＯＮＯＳ半導体メモリデバイス５０を含むメモリカード６０は、図３７に示すように構成される。ＭＯＮＯＮＯＳ半導体メモリデバイス５０には、本発明の第１乃至第９の実施の形態に係る導体記憶装置が適用可能である。メモリカード６０は、図３７に示すように、外部デバイス（図示せず）から所定の信号を受信し、或いは外部デバイス（図示せず）へ所定の信号を出力するように動作可能である。
【０１４３】
ＭＯＮＯＮＯＳ半導体メモリデバイス５０を内蔵するメモリカード６０に対しては、シグナルラインＤＡＴ、コマンドラインイネーブルシグナルラインＣＬＥ、アドレスラインイネーブルシグナルラインＡＬＥおよびレディー／ビジーシグナルラインＲ／Ｂが接続されている。シグナルラインＤＡＴはデータ信号、アドレス信号或いはコマンド信号を転送する。コマンドラインイネーブルシグナルラインＣＬＥは、コマンド信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。アドレスラインイネーブルシグナルラインＡＬＥは、アドレス信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。レディー／ビジーシグナルラインＲ／Ｂは、半導体メモリデバイス５０がレディーか否かを示す信号を伝達する。
【０１４４】
（適用例３）
メモリカード６０の別の具体例は、図３８に示すように、図３７のメモリカードの例とは異なり、ＭＯＮＯＮＯＳ半導体メモリデバイス５０に加えて、更に、ＭＯＮＯＮＯＳ半導体メモリデバイス５０を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ７６を具備している。コントローラ７６は、インタフェースユニット（Ｉ／Ｆ）７１，７２と、マイクロプロセッサユニット（ＭＰＵ）７３と、バッファＲＡＭ７４と、およびインタフェースユニット（Ｉ／Ｆ）７２内に含まれるエラー訂正コードユニット（ＥＣＣ）７５とを備える。
【０１４５】
インタフェースユニット（Ｉ／Ｆ）７１は、外部デバイスとの間で所定の信号を送受信し、インタフェースユニット（Ｉ／Ｆ）７２は、ＭＯＮＯＮＯＳ半導体メモリデバイス５０との間で所定の信号を送受信する。マイクロプロセッサユニット（ＭＰＵ）７３は、論理アドレスを物理アドレスに変換する。バッファＲＡＭ７４は、データを一時的に記憶する。エラー訂正コードユニット（ＥＣＣ）７５は、エラー訂正コードを発生する。
【０１４６】
コマンド信号ラインＣＭＤ、クロック信号ラインＣＬＫ、およびシグナルラインＤＡＴはメモリカード６０に接続されている。制御信号ラインの本数、シグナルラインＤＡＴのビット幅およびコントローラ７６の回路構成は適宜修正可能である。
【０１４７】
（適用例４）
更に別のメモリカード６０の構成例は、図３９に示すように、インタフェースユニット（Ｉ／Ｆ）７１，７２、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、インタフェースユニット（Ｉ／Ｆ）７２に含まれるエラー訂正コードユニット（ＥＣＣ）７５およびＭＯＮＯＮＯＳ半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０７として実現している。このようなシステムＬＳＩチップ５０７がメモリカード６０内に搭載されている。
【０１４８】
（適用例５）
更に別のメモリカード６０の構成例は、図４０に示すように、マイクロプロセッサユニット（ＭＰＵ）７３内にＭＯＮＯＮＯＳ半導体メモリデバイス領域５０１を形成してＭＯＮＯＮＯＳメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）７１，７２、バッファＲＡＭ７４およびインタフェースユニット（Ｉ／Ｆ）７２に含まれるエラー訂正コードユニット（ＥＣＣ）７５をすべてワンチップ化して、システムＬＳＩチップ５０６として実現している。このようなシステムＬＳＩチップ５０６がメモリカード６０内に搭載されている。
【０１４９】
（適用例６）
更に別のメモリカード６０の構成例は、図４１に示すように、図３７或いは図３８において示されたＭＯＮＯＮＯＳ半導体メモリデバイス５０に代わり、ＮＡＮＤ型ＭＯＮＯＮＯＳフラッシュメモリとバイト型ＥＥＰＲＯＭで構成されるＲＯＭ領域を有するＥＥＰＲＯＭモードのＭＯＮＯＮＯＳフラッシュメモリ５０３を利用している。
【０１５０】
ＲＯＭ領域を有するＥＥＰＲＯＭモードのＭＯＮＯＮＯＳフラッシュメモリ５０３は、図３９において示されたように、コントローラ７６部分と同一チップに形成して、ワンチップ化されたシステムＬＳＩチップ５０７を構成しても良いことはもちろんである。更にまた、図４０において示されたように、マイクロプロセッサユニット（ＭＰＵ）７３内に、ＲＯＭ領域を有するＥＥＰＲＯＭモードのＭＯＮＯＮＯＳフラッシュメモリ５０３からなる半導体メモリ領域を形成してＭＯＮＯＮＯＳメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）７１，７２、バッファＲＡＭ７４をすべてワンチップ化して、システムＬＳＩチップ５０６として構成しても良いことはもちろんである。
【０１５１】
（適用例７）
図３８乃至図４１において示されたメモリカード６０の適用例としては、図４２に示すように、メモリカードホルダ８０を想定することができる。メモリカードホルダ８０は、本発明の第１乃至第９の実施の形態において詳細に説明された半導体記憶装置をＭＯＮＯＮＯＳ半導体メモリデバイス５０として備えた、メモリカード６０を収容することができる。メモリカードホルダ８０は、電子デバイス（図示されていない）に接続され、メモリカード６０と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ８０は、図３８乃至図４１に開示されたメモリカード６０内のコントローラ７６、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、エラー訂正コードユニット（ＥＣＣ）７５、インタフェースユニット（Ｉ／Ｆ）７１，７２等の複数の機能と共に、様々な機能を実行可能である。
【０１５２】
（適用例８）
図４３を参照して、更に別の適用例を説明する。メモリカード６０若しくはメモリカードホルダ８０を収容可能な接続装置９０について、図４３には開示されている。メモリカード６０若しくはメモリカードホルダ８０の内、いずれかに、ＭＯＮＯＮＯＳ半導体メモリデバイス５０或いはＭＯＮＯＮＯＳ半導体メモリデバイス領域５０１、ＭＯＮＯＮＯＳメモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのＭＯＮＯＮＯＳフラッシュメモリ５０３として、本発明の第１乃至第９の実施の形態において詳細に説明された、半導体記憶装置を備えている。メモリカード６０或いはメモリカードホルダ８０は接続装置９０に装着され、しかも電気的に接続される。接続装置９０は接続ワイヤ９２およびインタフェース回路９３を介して、ＣＰＵ９４およびバス９５を備えた回路ボード９１に接続される。
【０１５３】
（適用例９）
図４４を参照して、別の適用例を説明する。メモリカード６０若しくはメモリカードホルダ８０の内、いずれかに、ＭＯＮＯＮＯＳ半導体メモリデバイス５０或いはＭＯＮＯＮＯＳ半導体メモリデバイス領域５０１、ＭＯＮＯＮＯＳメモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのＭＯＮＯＮＯＳフラッシュメモリ５０３として、本発明の第１乃至第９の実施の形態において詳細に説明された、半導体記憶装置を備えている。メモリカード６０或いはメモリカードホルダ８０は接続装置９０に対して装着され、電気的に接続される。接続装置９０は、接続ワイヤ９２を介して、パーソナルコンピュータ（ＰＣ）３５０に接続されている。
【０１５４】
（適用例１０）
図４５を参照して、別の適用例を説明する。メモリカード６０は、ＭＯＮＯＮＯＳ半導体メモリデバイス５０或いはＭＯＮＯＮＯＳ半導体メモリデバイス領域５０１、ＭＯＮＯＮＯＳメモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのＭＯＮＯＮＯＳフラッシュメモリ５０３として、本発明の第１乃至第９の実施の形態において詳細に説明された、半導体記憶装置を備えている。このようなメモリカード６０をメモリカードホルダ８０を内蔵するデジタルカメラ６５０に適用した例を図６２は示している。
【０１５５】
（適用例１１）
本発明の第１乃至第９の実施の形態に係る半導体記憶装置の別の適用例は、図４６および図４７に示すように、ＭＯＮＯＮＯＳ半導体メモリデバイス５０とＲＯＭ４１０とＲＡＭ４２０とＣＰＵ４３０とから構成されたＭＰＵ４００と、プレーンターミナル６００とを含むＩＣ（ｉｎｔｅｒｆａｃｅ  ｃｉｒｃｕｉｔ：ＩＣ）カード５００を構成している。ＩＣカード５００はプレーンターミナル６００を介して外部デバイスと接続可能である。またプレーンターミナル６００はＩＣカード５００内において、ＭＰＵ４００に結合される。ＣＰＵ４３０は演算部４３１と制御部４３２とを含む。制御部４３２はＭＯＮＯＮＯＳ半導体メモリデバイス５０、ＲＯＭ４１０およびＲＡＭ４２０に結合されている。ＭＰＵ４００はＩＣカード５００の一方の表面上にモールドされ、プレーンターミナル６００はＩＣカード５００の他方の表面上において形成されることが望ましい。図４７において、ＭＯＮＯＮＯＳ半導体メモリデバイス５０或いはＲＯＭ４１０に対して、本発明の第１乃至第９の実施の形態において詳細に説明した半導体記憶装置を適用することができる。また、半導体記憶装置の動作上、ページモード、バイトモードおよびＲＯＭ領域を有するＥＥＲＯＭモードが可能である。
【０１５６】
（適用例１２）
更に別のＩＣカード５００の構成例は、図４８に示すように、ＲＯＭ４１０、ＲＡＭ４２０、ＣＰＵ４３０、ＭＯＮＯＮＯＳ半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０８として構成する。このようなシステムＬＳＩチップ５０８がＩＣカード５００内に内蔵されている。図４８において、ＭＯＮＯＮＯＳ半導体メモリデバイス領域５０１およびＲＯＭ４１０に対して、本発明の第１乃至第９の実施の形態において詳細に説明した半導体記憶装置を適用することができる。また、半導体記憶装置の動作上、ページモード、バイトモードおよびＲＯＭ領域を有するＥＥＲＯＭモードが可能である。
【０１５７】
（適用例１３）
更に別のＩＣカード５００の構成例は、図４９に示すように、ＲＯＭ４１０をＭＯＮＯＮＯＳ半導体メモリデバイス領域５０１内に内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのＭＯＮＯＮＯＳフラッシュメモリ５１０を構成し、更に、このＲＯＭ領域を有するＥＥＰＲＯＭモードのＭＯＮＯＮＯＳフラッシュメモリ５１０と、ＲＡＭ４２０、ＣＰＵ４３０をすべてワンチップ化して、システムＬＳＩチップ５０９を構成している。このようなシステムＬＳＩチップ５０９がＩＣカード５００内に内蔵されている。
【０１５８】
（適用例１４）
更に別のＩＣカード５００の構成例は、図５０に示すように、図４７に示したＭＯＮＯＮＯＳ半導体メモリデバイス５０において、ＲＯＭ４１０を内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのＭＯＮＯＮＯＳフラッシュメモリ５１０を構成している。このようなＲＯＭ領域を有するＥＥＰＲＯＭモードのＭＯＮＯＮＯＳフラッシュメモリ５１０は、ＭＰＵ４００内に内蔵されている点は、図４７と同様である。
【０１５９】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【０１６０】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１６１】
【発明の効果】
本発明の半導体記憶装置によれば、半導体基板から電荷蓄積層への正孔注入を利用して消去動作を行う際に、制御電極から電荷蓄積層への電子注入を、単層のブロック絶縁膜を用いた従来例よりも遥かに抑制することができる。同時に、第１のゲート絶縁層厚は一定で、また、第２の絶縁層、第２の電荷蓄積層、第３の絶縁層からなるブロック絶縁膜の部分のシリコン酸化膜に換算した実効膜厚は一定に保つことができる。よって、書込み電界は従来例と同じく一定に保つことができ、書き込み速度は低下しない。よって、書込みしきい値と消去しきい値との分離を十分に確保することができ、よりデータの信頼性を向上することができる。更に、従来例と等しい第１のシリコン酸化膜厚を用いた場合でも、従来例と等しい消去しきい値を実現するのにより消去時のゲート電圧の絶対値を上昇させることができ、消去時間を短縮することができる。この際、第１のシリコン酸化膜厚は一定なので、第１のシリコン酸化膜厚を通じて漏れる電荷量は増加せず、電子の保持特性は従来例と同じく保つことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の模式的断面構造図。
【図２】本発明の第１の実施の形態に係る半導体記憶装置において、ｐ型シリコン半導体領域１上の消去時で、特に、制御電極７から電子が注入される条件での消去時のバンド構造図。
【図３】ＭＯＮＯＳ構造の消去時のバンド構造図。
【図４】消去電界と蓄積電荷量との関係。
【図５】書込み電界と蓄積電荷量との関係。
【図６】本発明の第１の実施の形態の変形例１に係る半導体記憶装置において、消去時のバンド構造図。
【図７】本発明の第１の実施の形態の変形例２に係る半導体記憶装置の模式的断面構造図。
【図８】本発明の第２の実施の形態に係る半導体記憶装置の模式的断面構造図。
【図９】本発明の第２の実施の形態の変形例１に係る半導体記憶装置の模式的断面構造図。
【図１０】本発明の第２の実施の形態の変形例２に係る半導体記憶装置の模式的断面構造図。
【図１１】本発明の第３の実施の形態に係る半導体記憶装置の模式的断面構造図。
【図１２】本発明の第３の実施の形態に係る半導体記憶装置において、
消去時のバンド構造図。
【図１３】本発明の第３の実施の形態の変形例１に係る半導体記憶装置において、消去時のバンド構造図。
【図１４】本発明の第３の実施の形態の変形例２に係る半導体記憶装置の模式的断面構造図。
【図１５】本発明の第４の実施の形態に係る半導体記憶装置の模式的断面構造図。
【図１６】本発明の第４の実施の形態の変形例１に係る半導体記憶装置の模式的断面構造図。
【図１７】本発明の第４の実施の形態の変形例２に係る半導体記憶装置の模式的断面構造図。
【図１８】本発明の第５の実施の形態に係る半導体記憶装置の模式的回路構成図。
【図１９】本発明の第５の実施の形態に係る半導体記憶装置の模式的平面パターン構成図。
【図２０】本発明の第５の実施の形態に係る半導体記憶装置のＩＩ−ＩＩ方向の模式的断面構造図。
【図２１】本発明の第５の実施の形態に係る半導体記憶装置のＩ−Ｉ方向の模式的断面構造図。
【図２２】本発明の第６の実施の形態に係る半導体記憶装置の模式的回路構成図。
【図２３】本発明の第６の実施の形態に係る半導体記憶装置の模式的平面パターン構成図。
【図２４】本発明の第６の実施の形態に係る半導体記憶装置のＩＶ−ＩＶ方向の模式的断面構造図。
【図２５】本発明の第６の実施の形態に係る半導体記憶装置のＶ−Ｖ方向の模式的断面構造図。
【図２６】本発明の第６の実施の形態に係る半導体記憶装置のＩＩＩ−ＩＩＩ方向の模式的断面構造図。
【図２７】本発明の第７の実施の形態に係る半導体記憶装置であって、ＡＮＤ型ＭＯＮＯＮＯＳフラッシュメモリユニットの例の模式的回路構成図。
【図２８】本発明の第７の実施の形態に係る半導体記憶装置であって、ＡＮＤ型ＭＯＮＯＮＯＳフラッシュメモリユニットの例の模式的平面パターン構成図。
【図２９】本発明の第７の実施の形態に係る半導体記憶装置であって、ＡＮＤ型ＭＯＮＯＮＯＳフラッシュメモリの例の模式的回路構成図。
【図３０】本発明の第８の実施の形態に係る半導体記憶装置であって、分割ビットラインＮＯＲ型ＭＯＮＯＮＯＳフラッシュメモリで構成した例の回路構成図。ＮＡＮＤ型フラッシュメモリで構成した例の平面図。
【図３１】本発明の第９の実施の形態に係る半導体記憶装置であって、６４ＭビットＮＡＮＤ型ＭＯＮＯＮＯＳフラッシュメモリの例の模式的回路構成図。
【図３２】本発明の第１０の実施の形態に係る半導体記憶装置システムに使用するページ型ＭＯＮＯＮＯＳフラッシュメモリの模式的ブロック構成図。
【図３３】本発明の第１０の実施の形態に係る半導体記憶装置システムに使用するバイト型ＭＯＮＯＮＯＳフラッシュメモリの模式的ブロック構成図。
【図３４】本発明の第１０の実施の形態に係る半導体記憶装置システムに使用するＲＯＭ領域を有するＥＥＰＲＯＭ型ＭＯＮＯＮＯＳフラッシュメモリの模式的ブロック構成図。
【図３５】本発明の第１０の実施の形態に係る不揮発性半導体記憶装置システムに使用するＲＯＭ領域を有するＥＥＰＲＯＭ型ＭＯＮＯＮＯＳフラッシュメモリの模式的回路構成図。
【図３６】本発明の第１０の実施の形態に係る半導体記憶装置システムを適用する車載用集積回路の模式的ブロック構成図。
【図３７】本発明の第１０の実施の形態に係る半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図３８】本発明の第１０の実施の形態に係る半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図３９】本発明の第１０の実施の形態に係る半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図４０】本発明の第１０の実施の形態に係る半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図４１】本発明の第１０の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図４２】本発明の第１０の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードおよびカードホルダーの模式的構成図。
【図４３】本発明の第１０の実施の形態に係る半導体記憶装置システムを適用するメモリカードおよびそのカードホルダーを受容可能な接続装置の模式的構成図。
【図４４】本発明の第１０の実施の形態に係る半導体記憶装置システムを適用するメモリカードを内蔵し、接続ワイヤを介してパーソナルコンピュータに接続するための結合装置の模式的構成図。
【図４５】本発明の第１０の実施の形態に係る半導体記憶装置システムを適用するメモリカードを内蔵可能な、デジタルカメラシステム。
【図４６】本発明の第１０の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの模式的構成図。
【図４７】本発明の第１０の実施の形態に係る半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図４８】本発明の第１０の実施の形態に係る半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図４９】本発明の第１０の実施の形態に係る半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図５０】本発明の第１０の実施の形態に係る半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【符号の説明】
１…ｐ型シリコン半導体領域
２…ソース領域
３…ドレイン領域
４…第１のゲート絶縁層
５…第１の電荷蓄積層
６…ブロック絶縁層
７，  ７ＳＳＬ，７ＧＳＬ…制御電極（ポリシリコン領域）
８…側壁絶縁層
９，１８…絶縁層
１０…金属裏打ち層（ゲート制御線）
１０ＳＳＬ，１０ＧＳＬ…ブロック選択線
１０，１０ＷＬ０，１０ＷＬ１，  １０ＷＬ２，…，１０ＷＬ１３，  １０ＷＬ１４，１０ＷＬ１５…ゲート制御線
１１…電荷蓄積層５に蓄積された電荷分布
１２，６４…素子分離絶縁層
１３ＳＳＬ，１３ＧＳＬ…ゲート絶縁層
１４ａ，１４ｂ，１４ｃ…ローカルデータ転送線
１５，１５ｄ．１５ｓ…ｎ型拡散層
１７…ポリシリコン層
２８…層間膜
３０ｓ，３０ｄ…コンタクトホール
３１ｓ，３１ｄ…コンタクト
３３ＳＬ…ソース線接続電極
３３ｄ…ビット線接続電極
３６（ＢＬ），３６ＢＬ…データ転送線
３７…絶縁保護層
４０…第１のメモリセルユニット
４１…第２のメモリセルユニット
４５…ＡＮＤ型ＭＯＮＯＮＯＳフラッシュメモリユニット
４９…メモリセルブロック
５０…ＭＯＮＯＮＯＳ半導体メモリデバイス
５６…層間絶縁層
６０…メモリカード
６１…第１のブロック絶縁層（第２の絶縁層）
６２…第２の電荷蓄積層（第４の絶縁層）
６２ａ…アクセプタ不純物を添加した第２の電荷蓄積層（第４の絶縁層）
６３…第２のブロック絶縁層（第３の絶縁層）
７１，７２…インタフェースユニット（Ｉ／Ｆ）
７３…ＭＰＵ
７４…バッファＲＡＭ
７５…エラー訂正コードユニット
７６…コントローラ
８０…メモリカードホルダ
９０…接続装置
９１…回路ボード
９２…接続ワイヤ
９３…インタフェース回路
９４，４３０…ＣＰＵ
９５…バス
１６１…ｐ型半導体基板
１６２…ｎ型半導体ウェル領域
１６３…ｐ型半導体ウェル領域
２０１…入出力ポート
２０２…ＣＰＵ
２０３…ＲＡＭ
２０４…ＲＯＭ
２０５…ＲＯＭ制御回路
２０６…列デコーダおよびセンスアンプ
２０７…メモリセルアレイ
２０８…行デコーダおよび行ドライバ
２０９…昇圧回路
２１０…電源
２１１…車載センサ又はアクチュエータ
２１２…コンピュータシステム
２７０…ＮＡＮＤ型ＭＯＮＯＮＯＳメモリセルアレイ
２８０…分割ビットラインＮＯＲ型ＭＯＮＯＮＯＳメモリセルアレイ
２９０…トップ・ページバッファ
２９１…ボトム・ページバッファ
２９２…レフト・ロウデコーダ／チャージポンプ
２９３…ライト・ロウデコーダ／チャージポンプ
２９５…ＡＮＤ型ＭＯＮＯＮＯＳメモリセルアレイ
３０３…ＡＮＤ型ＭＯＮＯＮＯＳメモリセルユニット
３５０…パーソナルコンピュータ
３１３…ＤＩＮＯＲ型ＭＯＮＯＮＯＳメモリセルユニット
４００…ＭＰＵ
４１０…ＲＯＭ
４２０…ＲＡＭ
４３１…演算部
４３２…制御部
５００…ＩＣカード
５０１…ＭＯＮＯＮＯＳ半導体メモリデバイス領域
５０２…ＭＯＮＯＮＯＳメモリ混載ＭＰＵ
５０３，５１０…ＲＯＭ領域を有するＥＥＰＲＯＭモードのＭＯＮＯＮＯＳフラッシュメモリ
５０６，５０７，５０８，５０９…システムＬＳＩチップ
６００…プレーンターミナル
６０１…ＭＯＮＯＮＯＳフラッシュメモリセルアレイ
６０２…センスアンプ
６０３…ビット線
６０４…ワード線
６０５，６０６，６１１，６１２…メモリセル列
６０７，６０８…ＭＯＮＯＮＯＳメモリセル
６１３…メモリセル
６０９…ＭＯＮＯＮＯＳフラッシュメモリ
６１０…ＲＯＭ領域を有するＥＥＰＲＯＭ
６５０…デジタルカメラ
Ｅｖ…価電子帯のエネルギーレベル
Ｅｃ…伝導帯のエネルギーレベル
Ｅｏｘ…第１の絶縁層４中の電界
Ｅｏｘ２…第１のブロック絶縁層６１中の電界
Ｅｏｘ３…第２のブロック絶縁層６３中の電界
Ｅｏｘ４…ブロック絶縁層６中の電界
ｔｏｘ１…第１のゲート絶縁層４の平面部の厚さ
ｔｏｘ２…第１のブロック絶縁層６１の平面部の厚さ
ｔｏｘ３…第２のブロック絶縁層６３の平面部の厚さ
ｔｏｘ４…ブロック絶縁層６の平面部の厚さ
ｔＮ…第１の電荷蓄積層５の平面部の厚さ
ｔｔ…第２の電荷蓄積層６２の平面部の厚さ
εｏｘ１…第１のゲート絶縁層４の比誘電率
εｏｘ２…第１のブロック絶縁層６１の比誘電率
εＮ…第１の電荷蓄積層５の比誘電率
εｔ…第２の電荷蓄積層６２の比誘電率
Ｖｐｐ，Ｖｐｐｅ１…制御電極７の電圧（消去制御ゲート電圧）
ＱＮ…第１の電荷蓄積層５に蓄積された電荷量
Ｑｔ…電荷の面密度
ｘｔ…第２の電荷蓄積層６２中に形成された負電荷の重心の第１のブロック絶縁層からの距離
Ｃ１…ＱＮの電荷重心と制御電極７までの単位面積あたり容量
φｓ…消去時の表面バンド曲がり（図２で下方に曲がりを正）、
ＶＦＢｉ…ＱＮ＝０とした場合の制御電極７のフラットバンド電圧、（半導体領域１のフェルミエネルギーと制御電極７のフェルミエネルギーとの差）
ｔｅｆｆ…実効膜厚
ＶＦＢ…消去フラットバンド電圧（消去しきい値電圧）
ＣＢＬ，ＣＢＬ１ａ，ＣＢＬｂ，ＣＢＬ２…ビット線（ＢＬ）コンタクト
ＣＳＬ…ソース線（ＳＬ）コンタクト
Ｓ１ａ，Ｓ１ｂ，Ｓ２…選択トランジスタ
Ｍ０，Ｍ１，Ｍ２，Ｍ３，…，Ｍ１４，Ｍ１５，Ｍ０ａ，Ｍ１ａ，Ｍ２ａ，Ｍ３ａ，…，Ｍ１４ａ，Ｍ１５ａ，Ｍ０ｂ，Ｍ１ｂ，Ｍ２ｂ，Ｍ３ｂ，…，Ｍ１４ｂ，Ｍ１５ｂ…不揮発性メモリセル
ＣＧＬ…コントロールゲートライン
ＳＳＬ，ＳＳＬ１，ＳＳＬ２，  ＳＳＬ３，ＳＧＬ０１，ＳＧＬ０２，ＳＧＬ０３，ＧＳＬ，ＧＳＬ１，ＧＳＬ２，  ＧＳＬ３，ＳＧＬ１１，ＳＧＬ１２，ＳＧＬ１３，ＳＴ１１，ＳＴ１２，ＳＴ１３，ＳＴ２１，ＳＴ２２，ＳＴ２３…選択ゲート線（選択ゲート制御線）
ＢＬ，ＢＬ０，ＢＬ１，…  ，ＢＬ１０２３，ＢＬｎ，ＢＬ１ａ，ＢＬ１ｂ…ビット線（データ転送線）
ＷＬ，ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，…，ＷＬ１４，ＷＬ１５…，ＷＬｍ…ワード線（データ選択線）
ＳＬ…（共通）ソース線
ＳＵＤ…サブビット線
ＳＵＳ…サブソース線
ＣＬＥ…コマンドラインイネーブルシグナルライン
ＡＬＥ…アドレスラインイネーブルシグナルライン
ＤＡＴ…シグナルライン
Ｒ／Ｂ…レディー／ビジーシグナルライン
ＣＭＤ…コマンドシグナルライン
ＣＬＫ…クロックシグナルライン
【図１】
2004363329.tif 000014
【図２】
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【図３】
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【図４】
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【図５】
2004363329.tif 000018
【図６】
2004363329.tif 000019
【図７】
2004363329.tif 000020
【図８】
2004363329.tif 000021
【図９】
2004363329.tif 000022
【図１０】
2004363329.tif 000023
【図１１】
2004363329.tif 000024
【図１２】
2004363329.tif 000025
【図１３】
2004363329.tif 000026
【図１４】
2004363329.tif 000027
【図１５】
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【図１６】
2004363329.tif 000029
【図１７】
2004363329.tif 000030
【図１８】
2004363329.tif 000031
【図１９】
2004363329.tif 000032
【図２０】
2004363329.tif 000033
【図２１】
2004363329.tif 000034
【図２２】
2004363329.tif 000035
【図２３】
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【図２４】
2004363329.tif 000037
【図２５】
2004363329.tif 000038
【図２６】
2004363329.tif 000039
【図２７】
2004363329.tif 000040
【図２８】
2004363329.tif 000041
【図２９】
2004363329.tif 000042
【図３０】
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【図３１】
2004363329.tif 000044
【図３２】
2004363329.tif 000045
【図３３】
2004363329.tif 000046
【図３４】
2004363329.tif 000047
【図３５】
2004363329.tif 000048
【図３６】
2004363329.tif 000049
【図３７】
2004363329.tif 000050
【図３８】
2004363329.tif 000051
【図３９】
2004363329.tif 000052
【図４０】
2004363329.tif 000053
【図４１】
2004363329.tif 000054
【図４２】
2004363329.tif 000055
【図４３】
2004363329.tif 000056
【図４４】
2004363329.tif 000057
【図４５】
2004363329.tif 000058
【図４６】
2004363329.tif 000059
【図４７】
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【図４８】
2004363329.tif 000061
【図４９】
2004363329.tif 000062
【図５０】
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