(57)【要約】【課題】電圧非直線抵抗体素子において、素子のバリスタ電圧を低減できるようにし、かつ静電容量を低く抑え、エネルギー耐量を高く維持できるような構造を提する。【解決手段】電圧非直線抵抗体素子は、セラミック基体７、基体７の表面７ａに設けられている第一の電極層１１Ａ、基体７の表面７ａに設けられている第二の電極層１１Ｂ、および電圧非直線材料６を備えている。第一の電極層１１Ａが第一の突出部３Ａ、３Ｂを備えており、第二の電極層１１Ｂが第二の突出部４Ａ、４Ｂ、４Ｃを備えている。第一の突出部と第二の突出部との間に細長いギャップ９が形成されており、少なくともギャップ９が電圧非直線抵抗体材料６によって被覆されている。【選択図】　　　　　　図１
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【特許請求の範囲】
【請求項１】
セラミック基体、前記セラミック基体の表面に設けられている第一の電極層、前記セラミック基体の前記表面に設けられている第二の電極層、および電圧非直線材料を備えている電圧非直線抵抗体素子であって、
前記第一の電極層が第一の突出部を備えており、前記第二の電極層が第二の突出部を備えており、前記第一の突出部と前記第二の突出部との間に細長いギャップが形成されており、少なくとも前記ギャップが前記電圧非直線抵抗体材料によって被覆されていることを特徴とする、電圧非直線抵抗体素子。
【請求項２】
前記第一の突出部と前記第二の突出部とが略平行に延びていることを特徴とする、請求項１記載の素子。
【請求項３】
前記表面に前記ギャップが複数形成されていることを特徴とする、請求項１または２記載の素子。
【請求項４】
前記第一の突出部の先端部と前記第二の電極層との間および前記第二の突出部の先端部と前記第一の電極層との間に、それぞれ先端ギャップが形成されていることを特徴とする、請求項１〜３のいずれか一つの請求項に記載の素子。
【請求項５】
電圧非直線材料からなる基体、前記基体に内蔵されている第一の電極層、および前記基体に内蔵されている第二の電極層を備えている電圧非直線抵抗体素子であって、
前記第一の電極層と前記第二の電極層とが実質的に同じ平面に沿って形成されており、前記第一の電極層が第一の突出部を備えており、前記第二の電極層が第二の突出部を備えており、前記第一の突出部と前記第二の突出部との間に細長いギャップが形成されていることを特徴とする、電圧非直線抵抗体素子。
【請求項６】
前記第一の突出部と前記第二の突出部とが略平行に延びていることを特徴とする、請求項５記載の素子。
【請求項７】
前記ギャップが複数形成されていることを特徴とする、請求項５または６記載の素子。
【請求項８】
前記第一の突出部の先端部と前記第二の電極層との間および前記第二の突出部の先端部と前記第一の電極層との間に、それぞれ先端ギャップが形成されていることを特徴とする、請求項５〜７のいずれか一つの請求項に記載の素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、バリスタ電圧および静電容量を低減でき、エネルギー耐量を向上させ得るような電圧非直線抵抗体素子に関するものである。
【０００２】
【従来の技術】いわゆるバリスタ素子（電圧非直線抵抗体素子）は、電源回路の安定化、サージ電圧の吸収といった用途に用いられる。最近は、インターフェースなどの信号回路系における静電気対策にバリスタの需要が増加している。電子機器の超小型化、省電力化の推進により、機器の低電圧化が進むに伴い、サージだけでなく静電気放電の脅威が高まり、電子機器の静電気対策が重要課題となってきた。回路の駆動電圧が小さくなるほど、異常電圧による電子機器の誤作動や回路部品の破壊が起こりやすいからである。携帯電話やノートパソコンあるいは携帯型情報端末機器といった電子機器は、外部からの信号を受けるための様々なＩＯ端子を持つため、インターフェースケーブルの接続時等の静電気放電が直接内部信号回路にダメージを与える可能性が高い。携帯電話の場合には、アンテナ部分からの静電気放電も問題である。こうした電圧非直線抵抗体素子の従来技術としては、特開平１１−２０４３０９号公報、特開２０００−３３１８０５号公報が挙げられる。
【０００３】信号回路やアンテナ回路用の静電気放電対策用の電圧非直線抵抗体素子は、信号ラインへの影響をできる限り小さくするために、静電容量が数ｐＦから十数ｐＦといった小さなものであることが望ましい。また、信号線を伝搬してくるノイズを低減するためには、バリスタ電圧をできる限り低くすることが必要である。更に、信号線に過大な電圧が加わったときに対応するため、電圧非直線抵抗体素子は高いエネルギー耐量を有していることが必要である。
【０００４】電圧非直線抵抗体素子としては、典型的には図５、図６に示すような型の素子が知られている。図５（ａ）は、電圧非直線抵抗体素子２１Ａの平面図であり、図５（ｂ）は、素子２１ＡのＶｂ−Ｖｂ線断面図である。この素子では、セラミック基体７の表面７ａにバリスタ構造を形成している。即ち、基体７の両側面７ｃ上に外部電極２２Ａ、２２Ｂが設けられている。上面７ａには一対の対向電極２３Ａ、２３Ｂが形成されており、電極２３Ａ、２３Ｂはそれぞれ対応する外部電極に接続されている。対向電極２３Ａと２３Ｂとの間に細長いギャップ１０が形成されている。電圧非直線材料６は、対向電極２３Ａ、２３Ｂを被覆するのと共に、ギャップ１０内に充填されており、これによって対向電極２３Ａ、２３Ｂ間での抵抗値を制御する。
【０００５】図６に示す素子２１Ｂは積層型バリスタ素子である。素子２１Ｂにおいては、基体１６の上面１６ａと底面１６ｂとの間に複数層の対向電極２４Ａ，２４Ｂ、２５Ａ、２５Ｂが積層されている。電極２４Ａ、２４Ｂは外部電極２２Ｂに接続されており、電極２５Ａ、２５Ｂは外部電極２２Ａに接続されている。電極２４Ａ、２４Ｂ、電極２５Ａ、２５Ｂは、電圧非直線材料からなる基体１６内に埋設されている。
【０００６】
【発明が解決しようとする課題】図５のような素子において、バリスタ電圧Ｖ１ｍＡを低くするためには、対向電極のギャップ１０の大きさ（幅）を小さくする必要がある。ギャップ１０を小さくすると、それだけ静電容量が増大する。しかし、対向電極２３Ａと２３Ｂとの対向面の面積は、電極の厚み×幅である。このため、対向電極面積が小さく、静電容量を小さく抑えることができる。しかし、この構造では、エネルギー耐量は非常に小さく、耐サージ特性というバリスタ機能が不十分になる。
【０００７】図６の素子においては、基体１６内に複数のギャップ２６を形成できることから、エネルギー耐量を増加させることは容易である。しかし、バリスタ電圧Ｖ１ｍＡを低くするためには、対向電極のギャップ２６の大きさ（幅）を小さくする必要がある。しかし、対向電極２４Ａ、２４Ｂと２５Ａ、２５Ｂとの対向面の面積は大きく、このため静電容量が大きい。ギャップ２６を小さくすると、静電容量は一層増大する。
【０００８】本発明の課題は、一対の電極の間のギャップ間に形成された電圧非直線材料を利用した電圧非直線抵抗体素子において、素子のバリスタ電圧を低減できるようにし、かつ静電容量を低く抑え、エネルギー耐量を高く維持できるような構造を提供することである。
【０００９】
【課題を解決するための手段】本発明は、セラミック基体、セラミック基体の表面に設けられている第一の電極層、セラミック基体の表面に設けられている第二の電極層、および電圧非直線材料を備えている電圧非直線抵抗体素子であって、第一の電極層が第一の突出部を備えており、第二の電極層が第二の突出部を備えており、第一の突出部と第二の突出部との間に細長いギャップが形成されており、少なくともギャップが電圧非直線抵抗体材料によって被覆されていることを特徴とする。
【００１０】また，本発明は、電圧非直線材料からなる基体、基体に内蔵されている第一の電極層、および基体に内蔵されている第二の電極層を備えている電圧非直線抵抗体素子であって、第一の電極層と第二の電極層とが実質的に同じ平面に沿って形成されており、第一の電極層が第一の突出部を備えており、第二の電極層が第二の突出部を備えており、第一の突出部と第二の突出部との間に細長いギャップが形成されていることを特徴とする。
【００１１】本発明者は、第一の電極層に第一の突出部を設け、第二の電極層に第二の突出部を設け、第一の突出部と第二の突出部との間に細長いギャップを形成することにより、素子のバリスタ電圧を低減できるようにし、かつ静電容量を低く抑え、エネルギー耐量を高く維持することを可能とした。要約して述べると、第一の突出部と第二の突出部との間のギャップの幅を小さくすることによって、バリスタ電圧を低減できる。そして、第一の電極層と第二の電極層とが実質的に同一面上で対向していることから、電極対向面の面積が小さく、従って静電容量を比較的に低く抑制することが可能である。その上、ギャップ数を増加させること、あるいはギャップを長くすることによって、エネルギー耐量を高くすることが可能である。
【００１２】
【発明の実施の形態】以下、図面を参照しつつ、本発明を更に説明する。
図１（ａ）は、本発明の一実施形態に係る素子１の表面電極のパターンを示す平面図であり、図１（ｂ）は、図１（ａ）の素子１のＩｂ−Ｉｂ線断面図であり、図１（ｃ）は、素子１のＩｃ−Ｉｃ線断面図である。
【００１３】本例ではセラミック基体７は平板形状である。基体７の両側面７ｃ上には外部電極２Ａ、２Ｂが形成されており、各外部電極２Ａ、２Ｂの端部は表面７ａ上に延びている。７ｃは底面である。表面７ａには、外部電極２Ａ、２Ｂの縁部と平行に延びるベース電極５Ａ、５Ｂが形成されており，各ベース電極５Ａ、５Ｂは、それぞれ外部電極２Ａ、２Ｂと接続されている。ベース電極５Ａからは、電極５Ａに対して略垂直方向に延びる複数列の第一の突出部３Ａ、３Ｂが形成されている。ベース電極５Ｂからは、電極５Ｂに対して略平行な第二の突出部４Ａ、４Ｂ、４Ｃが延びている。各突出部と各ベース電極とによって、第一の電極層１１Ａ、第二の電極層１１Ｂが構成される。各突出部３Ａ、３Ｂと、各突出部４Ａ、４Ｂ、４Ｃとの間には、それぞれ細長い矩形のギャップ９が形成されている。各突出部３Ａ、３Ｂとベース電極５Ｂとの間には各先端ギャップ１０が形成されており、各突出部４Ａ、４Ｂ、４Ｃとベース電極５Ａとの間には各先端ギャップ１０が形成されている。各ギャップ９と各先端ギャップ１０とはつながっている。
【００１４】本例では、第一の突出部３Ａ、３Ｂと第二の突出部４Ａ、４Ｂ、４Ｃとの間のギャップ９の幅を小さくすることによって、バリスタ電圧を低減できる。そして、突出部３Ａ、３Ｂと突出部４Ａ、４Ｂ、４Ｃは基体表面７ａ上で対向していることから、電極対向面の面積が小さく、従って静電容量を比較的に低く抑制することが可能である。その上、先端ギャップ１０に加えて突出部間のギャップ９を設けることによって、素子のエネルギー耐量を向上させることができる。各ギャップ９を長くしたり、ギャップ９の個数を増加させることで、エネルギー耐量を一層増大させることができる。
【００１５】図２（ａ）は、本発明の一実施形態に係る素子１Ａの表面電極のパターンを示す平面図であり、図２（ｂ）は素子１ＡのＩＩｂ−ＩＩｂ線断面図であり、図２（ｃ）は素子１ＡのＩＩｃ−ＩＩｃ線断面図である。
【００１６】基体７の両側面７ｃ上には外部電極２Ａ、２Ｂが形成されており、各外部電極２Ａ、２Ｂの端部は表面７ａ上に延びている。表面７ａには、外部電極２Ａ、２Ｂの縁部と平行に延びるベース電極５Ａ、５Ｂが形成されており，各ベース電極５Ａ、５Ｂは、それぞれ外部電極２Ａ、２Ｂと接続されている。ベース電極５Ａからは、電極５Ａに対して略垂直方向に延びる一列の第一の突出部３Ａが形成されている。ベース電極５Ｂからは、電極５Ｂに対して略平行な二列の第二の突出部４Ａ、４Ｂが延びている。突出部３Ａと各突出部４Ａ、４Ｂとの間には細長い矩形のギャップ９が形成されている。突出部３Ａとベース電極５Ｂとの間には先端ギャップ１０が形成されており、各突出部４Ａ、４Ｂとベース電極５Ａとの間には各先端ギャップ１０が形成されている。各ギャップ９と各先端ギャップ１０とはつながっている。
【００１７】本例では、第一の突出部３Ａと第二の突出部４Ａ、４Ｂとの間のギャップ９の幅を小さくすることによって、バリスタ電圧を低減できる。そして、突出部３Ａと突出部４Ａ、４Ｂは基体表面７ａ上で対向していることから、電極対向面の面積が小さく、従って静電容量を比較的に低く抑制することが可能である。先端ギャップ１０に加えて突出部間のギャップ９を設けることによって、素子のエネルギー耐量を向上させることができる。各ギャップ９を長くすることで、エネルギー耐量を一層増大させることができる。
【００１８】図３（ａ）は、本発明の一実施形態に係る素子１Ｂの表面電極のパターンを示す平面図であり、図３（ｂ）は素子１ＢのＩＩＩｂ−ＩＩＩｂ線断面図であり、図３（ｃ）は素子１ＢのＩＩＩｃ−ＩＩＩｃ線断面図である。
【００１９】基体７の両側面７ｃ上には外部電極２Ａ、２Ｂが形成されており、各外部電極２Ａ、２Ｂの端部は表面７ａ上に延びている。表面７ａには、外部電極２Ａ、２Ｂの縁部と平行に延びるベース電極５Ａ、５Ｂが形成されており，各ベース電極５Ａ、５Ｂは、それぞれ外部電極２Ａ、２Ｂと接続されている。ベース電極５Ａからは、電極５Ａに対して略垂直方向に延びる一列の第一の突出部３Ａが形成されている。ベース電極５Ｂからは、電極５Ｂに対して略平行な一列の第二の突出部４Ａが延びている。突出部３Ａと突出部４Ａとの間には細長い矩形のギャップ９が形成されている。突出部３Ａとベース電極５Ｂとの間には先端ギャップ１０が形成されており、突出部４Ａとベース電極５Ａとの間には先端ギャップ１０が形成されている。ギャップ９と各先端ギャップ１０とはつながっている。
【００２０】本例でも、前記と同様に、バリスタ電圧を低減でき、静電容量を比較的に低く抑制することが可能である。その上、先端ギャップ１０に加えて突出部間のギャップ９を設けることによって、エネルギー耐量を増大させることができる。
【００２１】図４（ａ）は、本発明の一実施形態に係る素子１Ｃの表面電極のパターンを示す平面図であり、図４（ｂ）は素子１ＣのＩＶｂ−ＩＶｂ線断面図であり、図４（ｃ）は、素子１ＣのＩＶｃ−ＩＶｃ線断面図である。
【００２２】本例の素子１Ｃは電極内蔵型のバリスタである。基体１６は平板形状であり、電圧非直線材料からなっている。基体１６の両側面１６ｃ上には外部電極２Ａ、２Ｂが形成されている。１６ａは基体１６の表面であり、１６ｂは基体１６の底面である。基体１の内部には、外部電極２Ａ、２Ｂの縁部と平行に延びるベース電極１５Ａ、１５Ｂが形成されており，各ベース電極１５Ａ、１５Ｂは、それぞれ外部電極２Ａ、２Ｂと接続されている。ベース電極１５Ａからは、電極１５Ａに対して略垂直方向に延びる複数列の第一の突出部１３Ａ、１３Ｂが形成されている。ベース電極１５Ｂからは、電極１５Ｂに対して略平行な第二の突出部１４Ａ、１４Ｂ、１４Ｃが延びている。各突出部１３Ａ、１３Ｂと、各突出部１４Ａ、１４Ｂ、１４Ｃとの間には、それぞれ細長い矩形のギャップ９が形成されている。各突出部１３Ａ、１３Ｂとベース電極１５Ｂとの間には各先端ギャップ１０が形成されており、各突出部１４Ａ、１４Ｂ、１４Ｃとベース電極１５Ａとの間には各先端ギャップ１０が形成されている。各ギャップ９と各先端ギャップ１０とはつながっている。
【００２３】本例でも、第一の突出部１３Ａ、１３Ｂと第二の突出部１４Ａ、１４Ｂ、１４Ｃとの間のギャップ９の幅を小さくすることによって、バリスタ電圧を低減できる。そして、突出部１３Ａ、１３Ｂと突出部１４Ａ、１４Ｂ、１４Ｃは基体内部で実質的に同一面上で対向していることから、電極対向面の面積が小さく、従って静電容量を比較的に低く抑制することが可能である。その上、先端ギャップ１０に加えて突出部間のギャップ９を設けることによって、素子のエネルギー耐量を向上させることができる。各ギャップ９を長くしたり、ギャップ９の個数を増加させることで、エネルギー耐量を一層増大させることができる。
【００２４】好適な実施形態においては、本素子の８×２０μｓにおけるサージ耐量がすべて５Ａ以上であり、国際電気標準会議（ＩＥＣ）の定める静電気放電イミニュティ試験要求であるＩＥＣ−１０００−４−２のレベル４のＥＳＤ耐量をすべてクリアする。
【００２５】好適な実施形態においては、素子のバリスタ電圧Ｖ１ｍＡが１００Ｖ以下であり、特に好ましくは２０Ｖ以下である。
【００２６】セラミック基体の材質は特に限定されないが、絶縁性を有することが好ましく、以下のものが特に好ましい。
Ａｌ２Ｏ３、ＡｌＮ、ＺｒＯ２、ＺｎＯ
【００２７】第一の電極層、第二の電極層の材質は特に限定されないが、導電性を有する金属であることが好ましく、銀、銅、金、白金、パラジウム、ニッケルあるいはこれらの合金など、電圧非直線材料と同時焼成できるものが特に好ましい。
【００２８】第一の突出部、第二の突出部の形態は特に限定されないが、細長いストライプ状、あるいは矩形であることが好ましい。
【００２９】第一の突出部と第二の突出部との間のギャップは細長い平面形状を有している。ここで、好ましくはギャップの幅がその全長にわたって略同一である。また，ギャップの平面的形状は、縦横比が３倍以上であることが好ましく、５倍以上であることが更に好ましく、１０倍以上であることが一層好ましい。ギャップの幅は、バリスタ電圧を低減するという観点からは、１００μｍ以下であることが好ましく、５０μｍ以下であることが更に好ましい。
【００３０】電圧非直線抵抗体材料は特に限定されないが、以下のものを主成分とした材料が特に好ましい。
ＺｎＯ、ＳｒＴｉＯ３
【００３１】第一の電極層と第二の電極層とが電圧非直線材料基体内に内蔵されている場合には、第一の電極層と第二の電極層とが実質的に同じ平面に沿って形成されている必要がある。ただし、幾何学的に同一平面上に形成されている必要はなく、製造上の誤差は許容されるし、また一般的には１０μｍ以下の誤差も許容される。
【００３２】好適な実施形態においては、第一の突出部と第二の突出部とが略平行に延びている。
【００３３】また好適な実施形態においては、第一の突出部と第二の突出部との間のギャップが複数形成されている。これによって、素子のエネルギー耐量を一層増大させることができる。
【００３４】好適な実施形態においては、第一の突出部の先端部と第二の電極層との間に、ギャップと交差する方向に延びる先端ギャップを形成する。これによって素子のエネルギー耐量を一層増大させることができる。ここで、第一の突出部と第二の突出部との間のギャップと先端ギャップとの交差角度は、６０〜１２０°であることが好ましく、略垂直であることが一層好ましい。
【００３５】好適な実施形態においては、外部電極上にニッケル−スズメッキやニッケル−半田メッキ等のメッキを施す。
【００３６】本発明の素子の大きさは特に限定するものではなく、数ミリ〜数百ミクロンオーダーが一般的であるが、さらに小さくてもまた大きくてもよい。素子の外形は、通常は角柱、四角柱もしくはその角がとれた形が多いが、他の形態でもよい。
【００３７】
【実施例】以下、更に具体的な実験結果について述べる。
図１、図２、および図３に示す各素子１、１Ａ、１Ｂを製造した。具体的には、アルミナ基板７の表面７ａに、電極３Ａ、３Ｂ、４Ａ、４Ｂ、４Ｃ、５Ａ、５Ｂのパターンに合わせて銀／鉛ペーストを塗布した。
【００３８】一方、主成分のＺｎＯに副成分としてＢｉ２　Ｏ３　，Ｃｏ２　Ｏ３　，Ｓｂ２　Ｏ３　，Ａｌ２　Ｏ３　等を添加した原料に、酢酸ブチル、有機バインダ、可塑剤を加えて混合し、スラリーを得た。このスラリーを表面７ａ上に電極ペーストを被覆するように塗布した。次いで、得られた積層体を９００〜９５０℃の酸化性雰囲気下で焼成し、焼結体をえた。焼結体をバレル研磨後、基板７の両側面７ｃにニッケルメッキ電極２Ａ、２Ｂを形成し、素子１、１Ａ、１Ｂを得た。
【００３９】ここで、ギャップ９、１０の幅、電極３Ａ、３Ｂ、４Ａ、４Ｂ、４Ｃ、５Ａ、５Ｂの厚さ、電圧非直線材料層６の厚さを、表１に示すように変更した。そして、バリスタ電圧Ｖ１ｍＡ、静電容量の結果を表１に示す。
【００４０】ただし、バリスタ電圧Ｖ１ｍＡは直流電流１ｍＡを流したときのバリスタ両端子間電圧を測定し、静電容量はインピーダンスアナライザを用いて１ＭＨｚのときの値を測定した。
【００４１】
【表１】
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【００４２】
【発明の効果】以上述べたように、本発明によれば、一対の電極の間のギャップと、ギャップ間に形成された電圧非直線材料とを利用した電圧非直線抵抗体素子において、素子のバリスタ電圧を低減できるようにし、かつ静電容量を低く抑え、エネルギー耐量を高く維持できるような構造を提供できる。
【図面の簡単な説明】
【図１】図１（ａ）は、本発明の一実施形態に係る素子１の表面電極のパターンを示す平面図であり、図１（ｂ）は、図１（ａ）の素子１のＩｂ−Ｉｂ線断面図であり、図１（ｃ）は、素子１のＩｃ−Ｉｃ線断面図である。
【図２】（ａ）は、本発明の一実施形態に係る素子１Ａの表面電極のパターンを示す平面図であり、図２（ｂ）は素子１ＡのＩＩｂ−ＩＩｂ線断面図であり、図２（ｃ）は素子１ＡのＩＩｃ−ＩＩｃ線断面図である。
【図３】（ａ）は、本発明の一実施形態に係る素子１Ｂの表面電極のパターンを示す平面図であり、図３（ｂ）は素子１ＢのＩＩＩｂ−ＩＩＩｂ線断面図であり、図３（ｃ）は素子１ＢのＩＩＩｃ−ＩＩＩｃ線断面図である。
【図４】（ａ）は、本発明の一実施形態に係る素子１Ｃの表面電極のパターンを示す平面図であり、図４（ｂ）は素子１ＣのＩＶｂ−ＩＶｂ線断面図であり、図４（ｃ）は、素子１ＣのＩＶｃ−ＩＶｃ線断面図である。
【図５】（ａ）は、電圧非直線抵抗体素子２１Ａの平面図であり、図５（ｂ）は、素子２１ＡのＶｂ−Ｖｂ線断面図である。
【図６】積層型バリスタ素子を模式的に示す断面図である。
【符号の説明】
１、１Ａ、１Ｂ、１Ｃ　電圧非直線抵抗体素子　　　　２Ａ、２Ｂ　　外部電極　　　　３Ａ、３Ｂ、１３Ａ、１３Ｂ　第一の突出部　　　　４Ａ、４Ｂ、４Ｃ、１４Ａ、１４Ｂ、１４Ｃ　第二の突出部　　　　５Ａ、５Ｂ、１５Ａ、１５Ｂ　ベース電極　　　　６　電圧非直線材料　　　　７　セラミック基体　　　　７ａ　セラミック基体７の表面　　　　９　第一の突出部と第二の突出部との間のギャップ　　　　　１０　先端ギャップ　　　　１１Ａ　第一の電極層　　　　１１Ｂ　第二の電極層　　　　１６　電圧非直線材料からなる基体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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