(57)【要約】【課題】ＴＭＲ素子の高信頼性と優れた動作特性を実現できる磁気メモリ装置を提供する。【解決手段】半導体基板に形成されたトランジスタＱと、トランジスタＱを覆う層間絶縁膜上に形成されたトンネル磁気抵抗素子ＶＲと、層間絶縁膜内に埋設された、トランジスタＱのソース／ドレイン拡散層に第１の配線３１と、層間絶縁膜内の第１の配線３１より上部でトンネル磁気抵抗素子ＶＲの下に埋設された、第２層メタルによる書き込みワード線４１ａと、トンネル磁気抵抗素子ＶＲの上面に接続されて書き込みワード線４１ａと交差して配設された第３層メタルによるビット線６１とを有し、書き込みワード線４１ａは、その両エッジがトンネル磁気抵抗素子ＶＲのパターンの外側に位置するようにパターン形成されている。【選択図】　図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたトランジスタと、
前記半導体基板の前記トランジスタを覆う層間絶縁膜上に形成されたトンネル磁気抵抗素子と、
前記層間絶縁膜内に埋設されて前記トランジスタのソース／ドレイン拡散層に接続される第１の配線と、
前記層間絶縁膜内の前記第１の配線より上部で前記トンネル磁気抵抗素子の下に埋設された、書き込み時に前記トンネル磁気抵抗素子に電流磁界を与えるための第２の配線と、
前記トンネル磁気抵抗素子の上面に接続されて前記第２の配線と交差して配設された、書き込み時に前記トンネル磁気抵抗素子に電流磁界を与えると共に読み出し時にセル電流を流すための第３の配線とを有し、
前記第２の配線は、その両エッジが前記トンネル磁気抵抗素子のパターンの外側に位置するようにパターン形成されている
ことを特徴とする磁気メモリ装置。
【請求項２】
前記第１の配線は、その両エッジが前記トンネル磁気抵抗素子のパターンの外側に位置するようにパターン形成されている
ことを特徴とする請求項１記載の磁気メモリ装置。
【請求項３】
前記第１及び第２の配線は、前記トンネル磁気抵抗素子の直下の領域をトンネル磁気抵抗素子より広い幅をもって通過するようにパターン形成されている
ことを特徴とする請求項２記載の磁気メモリ装置。
【請求項４】
前記トランジスタのゲート配線は、前記トンネル磁気抵抗素子の直下の領域をトンネル磁気抵抗素子より広い幅をもって通過するようにパターン形成されている
ことを特徴とする請求項２又は３記載の磁気メモリ装置。
【請求項５】
前記トランジスタのゲート配線は、前記トンネル磁気抵抗素子の直下の領域の外側を通過するようにパターン形成されている
ことを特徴とする請求項２又は３記載の磁気メモリ装置。
【請求項６】
半導体基板と、
前記半導体基板に形成されたトランジスタと、
前記半導体基板の前記トランジスタを覆う層間絶縁膜上に形成されたトンネル磁気抵抗素子と、
前記層間絶縁膜内に埋設されて前記トランジスタのソース／ドレイン拡散層に接続される第１の配線と、
前記層間絶縁膜内の前記第１の配線より上部で前記トンネル磁気抵抗素子の下に埋設された、書き込み時に前記トンネル磁気抵抗素子に電流磁界を与えるための第２の配線と、
前記トンネル磁気抵抗素子の上面に接続されて前記第２の配線と交差して配設された、書き込み時に前記トンネル磁気抵抗素子に電流磁界を与えると共に読み出し時にセル電流を流すための第３の配線とを有し、
前記半導体基板上の前記トンネル磁気抵抗素子より下方に形成される前記第１及び第２の配線を含む全ての配線、前記トランジスタのゲート配線、配線コンタクト及びソース／ドレイン拡散層を含む素子領域の全ては、そのエッジが前記トンネル磁気抵抗素子の直下の領域の外側に位置するようにパターン形成されている
ことを特徴とする磁気メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、トンネル磁気抵抗素子を用いて電磁気的に書き込み及び読み出しを可能とした不揮発性の磁気メモリ装置に関する。
【０００２】
【従来の技術】
電磁気的にデータの書き込み及び読み出しを行う不揮発性記憶装置の一つにＭＲＡＭ（Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）がある。ＭＲＡＭでは、ランダムアクセスを実現するために、互いに直行する複数ずつの電流磁界配線がマトリクスを構成し、その各交点位置に磁気抵抗効果素子が配置される。これらの電流磁界配線を１本ずつ選択することにより、任意のビットに読み出しあるいは書き込みを行うことが出来る。
【０００３】
ＭＲＡＭにおいては、従来ＧＭＲ（Ｇｉａｎｔ　Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）を用いたメモリセルが主流であった。しかし、ＧＭＲでは、セルに“１”データと“０”データを書き込んだ時の抵抗比であるＭＲ比（Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ　Ｒａｔｉｏ）が数％であり、高性能メモリを実現するには十分ではない。これに対して、１９９６年に室温でのトンネル磁気抵抗（ＴＭＲ：Ｔｕｎｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｏ　Ｒｅｓｉｓｔｉｖｅ）動作が確認され、室温で４０％を超えるＭＲ比が確認されて以来、ＭＲＡＭセル研究の主流は一気にこのＴＭＲ素子にシフトした。
【０００４】
ＴＭＲ素子は、二つの磁性層（強磁性層）により絶縁層（トンネルバリア）を挟んだ磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）構造を有する。ＴＭＲ素子に記憶される二値情報は、二つの磁性層のスピンの向きが平行か反平行かによって定義される。ここで、“平行”とは、二つの磁性層のスピンの向きが同じである状態をいい、“反平行”とは二つの磁性層のスピンの向きが逆向きである状態をいう。
【０００５】
ＴＭＲ素子を挟んで交差する電流磁界配線の一方は、書き込みワード線であって、ＴＭＲ素子には非接触で電流磁界を与える。他方は、データ選択線（ビット線）であってＴＭＲ素子の電極に接続される。データ書き込みは、これらの書き込みワード線とデータ選択線に電流を流し、両配線に流れる電流により作られる磁界によって、ＴＭＲ素子のスピンの向きを平行又は反平行にすることで達成される。データ読み出しは、データ選択線に流れるセル電流値を検出して、データに応じてＴＭＲ素子の抵抗が異なることを検出する。
【０００６】
現在のＭＲＡＭの研究開発における大きな関心事は、上述したＴＭＲ素子を用いたＭＲＡＭをＬＳＩメモリとして製品化できるような技術を確立することにある。実用化に向けて、ＴＭＲ素子を用いたＭＲＡＭが克服せねばならない技術的なハードルの一つとして、如何に１ｎｍ程度の薄いトンネルバリア層を信頼性を保証しながら作製し、なおかつＴＭＲ素子として安定した動作を保証するかということが挙げられる。より具体的にいえば、シリコンプロセスとして発展してきたＬＳＩ技術と、磁気ヘッドを軸に発展してきたＴＭＲ膜形成技術を融合させるには、シリコンプロセスで下地に形成される凹凸を、その上部に形成されるＴＭＲ膜が許容できるレベルにまで改善せねばならないという問題がある。
【０００７】
図９は、従来のＴＭＲ−ＭＲＡＭの集積化構造を示している（Ｒ．Ｓｃｈｅｕｅｒｌｅｉｎ　ｅｔ　ａｌ．，ＩＳＳＣＣ２００，Ｄｉｇｅｓｔ　ｐｐ１２８　　参照）。図９のＴＭＲ素子ＶＲは、それぞれシリコン基板１に形成されたトランジスタと接続されるが、図ではトランジスタが見えない断面位置を示している。配線３は、トランジスタのゲート電極を連続的にパターニングしたもので、図９の断面では素子分離絶縁膜２上にある。この配線３は、読み出しワード線（Ｒ−ＷＬ）となる。
【０００８】
ＴＭＲ素子ＶＲは、トランジスタを覆い、複数の配線層が埋め込み形成された層間絶縁膜４の上に形成される。ＴＭＲ素子ＶＲの上面に接続された配線７は、読み出し及び書き込み用のビット線（Ｗ／Ｒ−ＢＬ）となる。ＴＭＲ素子ＶＲの直下に埋設された配線６ａは、書き込みワード線（Ｗ−ＷＬ）であり、配線７とは直交して配設される。
【０００９】
ＴＭＲ素子ＶＲの下部電極８は、トランジスタのソース／ドレイン拡散層と接続するためにＴＭＲ素子ＶＲの領域の外に引き出されている。この下部電極８は、コンタクトプラグ９を介し、中継用配線６ｂ，５を介してトランジスタのソース／ドレイン拡散層に接続される。
【００１０】
図９では、セル面積を出来るだけ小さくするために、ＴＭＲ素子ＶＲの幅（ＭＴＪの幅）と、この接合に下部より書き込み電流磁界を与える配線６ａの幅をほぼ等しくしている。ところが、ＬＳＩプロセスではリソグラフィー工程にて、どうしても機械的に異なる層のアラインメントを行うために、合わせずれが生じる。図９では、ＴＭＲ素子ＶＲと配線６ａのパターンにそれらの幅の半分近くのずれが生じている例を示している。その影響を分かり易く示すために、図９の破線で囲んだ部分を拡大した断面図が図１０である。
【００１１】
ＴＭＲ素子ＶＲの下部書き込み用配線６ａを形成した後、その上部は層間絶縁膜４で覆われるが、配線６ａのエッジには通常、数ｎｍ〜数１０ｎｍの段差部が残る。これは、層間絶縁膜上に配線をパターン形成する方法でも、或いは層間絶縁膜に溝を形成して配線メタルを埋め込む方法でも、避けられない。そしてその段差は、その上に層間絶縁膜を堆積しても完全に吸収はされずに、ＴＭＲ素子ＶＲの下地段差として受け継がれる。ＴＭＲ素子ＶＲは、磁性層１１，１３で挟まれたトンネルバリア１２を有し、前述のようにトンネルバリア１２は、１ｎｍ程度の非常に薄い膜であるため、下地段差が存在すると、トンネルバリア膜の信頼性や動作特性に深刻な影響を与えることが懸念される。
【００１２】
図１０では、ＴＭＲ素子ＶＲの直下の書き込み用配線６ａによる段差を問題としているが、図９に示すように配線６ａの下方には更に、トランジスタの端子配線５やゲート配線３がある。これらの配線パターンのエッジ部の段差も、多層配線工程を経ても完全には消失せず、ＴＭＲ素子の動作および信頼性に影響を与える。
【００１３】
【発明が解決しようとする課題】
以上のように、ＴＭＲ素子を用いたＭＲＡＭを実現する上で、ＴＭＲ素子とその下に形成される配線との合わせずれが、ＴＭＲ素子の信頼性や動作特性に悪影響を与えるという問題がある。
【００１４】
この発明は、ＴＭＲ素子の高信頼性と優れた動作特性を実現できる磁気メモリ装置を提供することを目的としている。
【００１５】
【課題を解決するための手段】
この発明に係る磁気メモリ装置は、半導体基板と、前記半導体基板に形成されたトランジスタと、前記半導体基板の前記トランジスタを覆う層間絶縁膜上に形成されたトンネル磁気抵抗素子と、前記層間絶縁膜内に埋設されて前記トランジスタのソース／ドレイン拡散層に接続される第１の配線と、前記層間絶縁膜内の前記第１の配線より上部で前記トンネル磁気抵抗素子の下に埋設された、書き込み時に前記トンネル磁気抵抗素子に電流磁界を与えるための第２の配線と、前記トンネル磁気抵抗素子の上面に接続されて前記第２の配線と交差して配設された、書き込み時に前記トンネル磁気抵抗素子に電流磁界を与えると共に読み出し時にセル電流を流すための第３の配線とを有し、前記第２の配線は、その両エッジが前記トンネル磁気抵抗素子のパターンの外側に位置するようにパターン形成されていることを特徴とする。
【００１６】
この発明によると、トンネル磁気抵抗素子の直下を通る第２の配線を、そのエッジがトンネル磁気抵抗素子にかからないようにパターン形成することによって、トンネル磁気抵抗素子の下地の平坦性が確保され、信頼性の高いトンネル磁気抵抗素子を得ることができる。
【００１７】
この発明において好ましくは、第１の配線を、その両エッジがトンネル磁気抵抗素子のパターンの外側に位置するようにパターン形成する。具体的には例えば、第１及び第２の配線を、トンネル磁気抵抗素子の直下の領域をトンネル磁気抵抗素子より広い幅をもって通過するようにパターン形成する。これにより、トンネル磁気抵抗素子の下地の平坦性は一層改善される。
更に好ましくは、トランジスタのゲート配線が、トンネル磁気抵抗素子の直下の領域をトンネル磁気抵抗素子より広い幅をもって通過するように、或いはトンネル磁気抵抗素子の直下の領域の外側を通過するようにパターン形成する。これにより、トンネル磁気抵抗素子の下地の平坦性は一層改善される。
【００１８】
この発明に係る磁気メモリ装置はまた、半導体基板と、前記半導体基板に形成されたトランジスタと、前記半導体基板の前記トランジスタを覆う層間絶縁膜上に形成されたトンネル磁気抵抗素子と、前記層間絶縁膜内に埋設されて前記トランジスタのソース／ドレイン拡散層に接続される第１の配線と、前記層間絶縁膜内の前記第１の配線より上部で前記トンネル磁気抵抗素子の下に埋設された、書き込み時に前記トンネル磁気抵抗素子に電流磁界を与えるための第２の配線と、前記トンネル磁気抵抗素子の上面に接続されて前記第２の配線と交差して配設された、書き込み時に前記トンネル磁気抵抗素子に電流磁界を与えると共に読み出し時にセル電流を流すための第３の配線とを有し、前記半導体基板上の前記トンネル磁気抵抗素子より下方に形成される前記第１及び第２の配線を含む全ての配線、前記トランジスタのゲート配線、配線コンタクト及びソース／ドレイン拡散層を含む素子領域の全ては、そのエッジが前記トンネル磁気抵抗素子の直下の領域の外側に位置するようにパターン形成されていることを特徴とする。
【００１９】
トンネル磁気抵抗素子より下方に形成される全てのパターンについて、そのエッジがトンネル磁気抵抗素子の直下の領域の外側に位置するようにすることで、トンネル磁気抵抗素子の下地の平坦性が良好になり、信頼性の高いトンネル磁気抵抗素子を得ることができる。
【００２０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、実施の形態１によるＭＲＡＭの１セル部のレイアウトであり、図２Ａ及び図２Ｂはそれぞれ、図１のＩ−Ｉ’及びＩＩ−ＩＩ’断面図である。メモリセルは、シリコン基板２０に形成されたＮＭＯＳトランジスタＱと、この上に積層されてトランジスタＱに直列接続されるＴＭＲ素子ＶＲにより構成される。
【００２１】
シリコン基板２０は、素子分離絶縁膜２１により素子領域が区画されて、各素子領域にトランジスタＱが形成される。トランジスタＱのゲート電極２２は、一方向に連続する読み出しワード線（Ｒ−ＷＬ）として配設される。トランジスタＱは層間絶縁膜３０で覆われ、この上に第１層メタルによる配線３１（３１ａ，３１ｂ）がパターン形成される。配線３１は、層間絶縁膜３０に埋め込まれたコンタクトプラグ３１ａ，３１ｂを介してソース／ドレイン拡散層２３にそれぞれ接続される。一方の配線３１ａは、ソース配線である。他方の配線３１ｂは、ドレインをＴＭＲ素子ＶＲに接続するための中継用配線であって、図１に示すように、トランジスタＱの領域から素子分離領域のＴＭＲ素子ＶＲが形成される領域まで延在するようにパターニングされる。
【００２２】
配線３１上は更に層間絶縁膜３０で覆われ、この上に第２層メタルによる配線４１（４１ａ，４１ｂ）が形成される。配線４１ａは、ＴＭＲ素子ＶＲの直下に位置して、書き込み時にＴＭＲ素子ＶＲに電流磁界を与えるための書き込みワード線Ｗ−ＷＬであって、読み出しワード線２２と並行して配設される。配線４１ｂは、先の中継用配線３１ｂを更にＴＭＲ素子ＶＲまで中継するための中継用配線であり、コンタクトプラグ４２を介して中継用配線３１ｂに接続される。
【００２３】
配線４１上は更に層間絶縁膜３０で覆われ、この上にＴＭＲ素子の下部電極５１が形成される。この下部電極５１は、ＴＭＲ素子領域の外にまで引き出されて、コンタクトプラグ４３を介して中継用配線４１ｂに接続される。この下部電極５１上に、書き込みワード線４１の直上に位置するように、ＴＭＲ素子ＶＲが形成される。ＴＭＲ素子ＶＲは、下部強磁性層、トンネルバリア、上部強磁性層の３層構造からなる。強磁性層の一方は、スピンの方向が固定された固着層であり、他方が記憶層となる。
【００２４】
ＴＭＲ素子ＶＲは、下部電極５１を覆う層間絶縁膜３０に埋め込まれる形で形成され、この上にＴＭＲ素子ＶＲの上面に接続される第３層メタルによる配線６１が形成される。この配線６１は、書き込みワード線４１と直交する方向に連続的に形成されて、データ選択線即ちビット線ＢＬとなる。
【００２５】
図１及び図２Ｂに示すようにこの実施の形態では、ＴＭＲ素子ＶＲの直下に形成される書き込みワード線４１ａの幅ｗ１は、合わせ余裕を見込んでＴＭＲ素子ＶＲの幅ｗ２より大きく設定されている。これにより、多少の合わせずれがあったとしとても、書き込みワード線４１ａの両エッジはＴＭＲ素子ＶＲのパターンの外側に位置する。即ち、ＴＭＲ素子ＶＲは、書き込みワード線４１ａのエッジに重なることはなくなり、薄いトンネル障壁層を持つＴＭＲ素子ＶＲの信頼性が向上し、優れた動作特性が得られる。
【００２６】
［実施の形態２］
先の実施の形態１では、図２Ｂに示すように、第１層メタル配線３１（中継用配線３１ｂ及びソース配線３１ａ）のエッジが第２層メタルの書き込みワード線４１ａと重なっている。ＴＭＲ素子ＶＲが直下の書き込みワード線４１ａのエッジにかからないとしても、更にその下の配線３１のエッジ段差の影響がＴＭＲ素子ＶＲにまで及ぶ可能性がある。
【００２７】
図３は、その様な影響をも排除した実施の形態２のセルのレイアウトであり、図４Ａ及び図４Ｂはそれぞれ、図３のＩ−Ｉ’及びＩＩ−ＩＩ’断面図である。先の実施の形態１と対応する部分には、先の実施の形態１と同一符号を付して詳細な説明は省く。
【００２８】
この実施の形態では、第１層メタル配線のうち中継用配線３１ｂは、ＴＭＲ素子ＶＲの直下の領域から離れた位置に形成する。また、ソース配線３１ａは、ＴＭＲ素子ＶＲの直下の領域で、その上に形成される書き込みワード線４１ａのエッジと丁度重なるように幅を大きくしている。ＴＭＲ素子ＶＲの幅ｗ２と書き込みワード線４１ａおよびソース配線３１ａの幅ｗ１の関係は、先の実施の形態と同様に、ｗ１＞ｗ２とする。
【００２９】
この様な配線レイアウトを採用すると、ＴＭＲ素子ＶＲの直下の書き込みワード線４１ａのみならず、更にその下のソース配線３１ａの段差のＴＭＲ素子ＶＲへの影響も除去されて、ＴＭＲ素子ＶＲの下地の平坦性はより優れたものとなり、ＴＭＲ素子のより一層の信頼性向上と動作特性向上が図られる。
【００３０】
［実施の形態３］
実施の形態２では、ＴＭＲ素子ＶＲの直下の２層メタル配線３１ａ，４１ａより更に下にあるゲート配線である読み出しワード線２２が、メタル配線３１ａ，４１ａより狭い幅をもって形成されているため、その段差がＴＭＲ素子ＶＲにまで影響する可能性がある。
【００３１】
図５は、その影響をも排除した実施の形態３のセルのレイアウトであり、図６Ａ及び図６Ｂはそれぞれ、図５のＩ−Ｉ’及びＩＩ−ＩＩ’断面図である。先の実施の形態１，２と対応する部分には、先の実施の形態１，２と同一符号を付して詳細な説明は省く。
【００３２】
この実施の形態３においては、トランジスタＱのゲート電極を延長して形成される読み出し用ワード線２２を、素子分離領域上の少なくともＴＭＲ素子ＶＲの直下の領域で幅広にして、その上に形成される書き込みワード線４１ａと実質同じ幅ｗ１をもってＴＭＲ素子ＶＲの直下を通過させている。
これにより、ＴＭＲ素子ＶＲの下地の平坦性は更に優れたものとなり、ＴＭＲ素子のより一層の信頼性向上と動作特性向上が図られる。
【００３３】
この実施の形態によると、読み出しワード線の幅を素子分離領域上で広くしているため、読み出し用ワード線の低抵抗化が図られ、読み出し速度の向上やＳ／Ｎ向上という効果も期待できる。
【００３４】
［実施の形態４］
実施の形態３のように読み出しワード線をＴＭＲ素子領域で幅広にするのは一つの方法であるが、もう一つの有効な方法は、読み出しワード線をＴＭＲ素子の直下の領域を避けて通るようにパターン形成することである。
図７はその様な実施の形態４のセルのレイアウトであり、図８Ａ及び図８Ｂはそれぞれ、図７のＩ−Ｉ’及びＩＩ−ＩＩ’断面図である。先の各実施の形態と対応する部分には、各実施の形態と同一符号を付して詳細な説明は省く。
【００３５】
図示のようにこの実施の形態では、ゲート配線である読み出しワード線２２は、一定の幅を保って、ＴＭＲ素子ＶＲの直下の領域から外れた位置を通過するように、より具体的には、第１層，第２層のメタル配線であるソース配線３１ａや書き込みワード線４１ａとも重ならないようにパターン形成している。そして、ＴＭＲ素子ＶＲに対しては、その下のソース配線３１ａおよび書き込みワード線４１ａがＴＭＲ素子ＶＲより幅広の状態で、即ち両エッジがＴＭＲ素子ＶＲの外側に位置する状態で通過するようにしている、
これにより、ＴＭＲ素子ＶＲの下地の平坦性は更に優れたものとなり、ＴＭＲ素子のより一層の信頼性向上と動作特性向上が図られる。
【００３６】
実施の形態２，３においては、シリコン基板上のトンネル磁気抵抗素子ＶＲの下方に形成される全てのパターン、即ち、第１層，第２層メタル配線、ゲート配線の他、配線コンタクト、更にソース／ドレイン拡散層を含む素子領域のパターンのエッジがトンネル磁気抵抗素子ＶＲの直下の領域の外側に位置するようにしている。この様なパターンの配慮をすることにより、トンネル磁気抵抗素子の下地の平坦性が優れたものとなり、ＴＭＲ素子の信頼性向上と動作特性向上が図られる。
【００３７】
【発明の効果】
以上述べたようにこの発明によれば、ＴＭＲ素子の下地の平坦性を確保して、ＴＭＲ−ＭＲＡＭの信頼性向上を図ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＭＲＡＭセルのレイアウトを示す図である。
【図２Ａ】図１のＩ−Ｉ’断面図である。
【図２Ｂ】図１のＩＩ−ＩＩ’断面図である。
【図３】この発明の実施の形態２によるＭＲＡＭセルのレイアウトを示す図である。
【図４Ａ】図３のＩ−Ｉ’断面図である。
【図４Ｂ】図３のＩＩ−ＩＩ’断面図である。
【図５】この発明の実施の形態３によるＭＲＡＭセルのレイアウトを示す図である。
【図６Ａ】図５のＩ−Ｉ’断面図である。
【図６Ｂ】図５のＩＩ−ＩＩ’断面図である。
【図７】この発明の実施の形態３によるＭＲＡＭセルのレイアウトを示す図である。
【図８Ａ】図７のＩ−Ｉ’断面図である。
【図８Ｂ】図７のＩＩ−ＩＩ’断面図である。
【図９】従来のＭＲＡＭセルの断面図である。
【図１０】図９の要部を拡大して示す断面図である。
【符号の説明】
２０…シリコン基板、２１…素子分離絶縁膜、２２…読み出しワード線（ゲート電極配線）、３０…層間絶縁膜、３１…第１層メタル配線、３１ａ…ソース配線、３１ｂ…中継用配線、４１…第２層メタル配線、４１ａ…書き込みワード線、４１ｂ…中継用配線、５１…下部電極、６１…第３層メタル配線（ビット線）、Ｑ…トランジスタ、ＶＲ…ＴＭＲ素子。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
2004047611.tif 000011
【図７】
2004047611.tif 000012
【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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