(57)【要約】【課題】周辺機能ブロックに対して自己テストを可能にし、テストコストの低減を実現する自己テスト機能内蔵半導体集積回路を得る。【解決手段】パッド１に接続され、ポート方向レジスタ３、ポートレジスタ４、および比較器５からなる入出力ポートと、パッド１に接続された周辺機能ブロック６とを備え、周辺機能ブロック６の出力をテストしたい場合は、ポートレジスタ４に周辺機能ブロック６の出力に対する期待値を設定すると共に、ポート方向レジスタ３に入出力ポートを入力ポートにする値を設定し、周辺機能ブロック６から出力されパッド１を経由した値とそのポートレジスタ４に設定された期待値とを比較器５で比較し、テスト判定を行う。【選択図】　　　　図１
2004021833.tif 000002
【特許請求の範囲】
【請求項１】
端子に物理的ないしは論理的に接続されるポート方向レジスタ、出力ポート時に出力値を格納するポートレジスタ、そのポートレジスタとアドレス空間を共用するポート入力信号線、および比較器からなるプログラマブル可能な入出力ポートと、
上記端子に物理的ないしは論理的に接続された周辺機能ブロックとを備え、
上記周辺機能ブロックに対して入力を与えたい場合は、上記ポート方向レジスタに上記入出力ポートを出力ポートにする値を設定し、上記ポートレジスタに設定された値を上記端子経由でその周辺機能ブロックに与え、
上記周辺機能ブロックの出力をテストしたい場合は、上記ポートレジスタにその周辺機能ブロックの出力に対する期待値を設定すると共に、上記ポート方向レジスタに上記入出力ポートを入力ポートにする値を設定し、その周辺機能ブロックから出力され上記端子を経由した値とそのポートレジスタに設定された期待値とを上記比較器で比較し、テスト判定を行うことを特徴とする自己テスト機能内蔵半導体集積回路。
【請求項２】
比較器によるテスト判定結果に応じて割り込み処理を行うことを特徴とする請求項１記載の自己テスト機能内蔵半導体集積回路。
【請求項３】
比較器によるテスト判定結果を外部ピンより外部に出力することを特徴とする請求項１記載の自己テスト機能内蔵半導体集積回路。
【請求項４】
複数の入出力ポートについて同時にテストを行う場合に、ポート方向レジスタの値の他、テスト許可信号により複数の入出力ポートについて同時にテストの許可または不許可を与えることを特徴とする請求項１記載の自己テスト機能内蔵半導体集積回路。
【請求項５】
入出力ポートの各ポートレジスタに対応して設けられ、複数の入出力ポートについて同時にテストを行う場合に、テスト許可信号により複数の入出力ポートの対応するポートレジスタに値をリロードするリロードレジスタを備えたことを特徴とする請求項４記載の自己テスト機能内蔵半導体集積回路。
【請求項６】
請求項１記載の自己テスト機能内蔵半導体集積回路がシステムに組み込まれ、電源投入後またはリセット後ないしは異常判定時ないしは診断時に、上記自己テスト機能内蔵半導体集積回路自身において自らが有する周辺機能ブロックに対してテストを行い、異常動作の早期検出と異常検出時の動作停止または上位制御ブロックに対して異常を知らせる信号の出力またはそれらの組み合せによりフェールセーフ機能を実現することを特徴とする自己テスト機能内蔵半導体集積回路を備えたシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、自己テスト機能内蔵半導体集積回路およびそれを備えたシステムに関するものである。
【０００２】
【従来の技術】
従来のマイクロコンピュータ（以下、マイコンと言う）では、外部からの入力および出力を伴うテストに対して半導体テスタを用いてテストを行っていたが、近年のマイコンの高速化に伴い、高速で高額な半導体テスタが必要となり、テストコストが大きくなってきている。
そのためマイコン内部にテスト回路が設けられた自己テスト機能内蔵半導体集積回路が構成される場合がある。
【０００３】
【発明が解決しようとする課題】
従来の自己テスト機能内蔵半導体集積回路は以上のように構成されているので、マイコン内部に設けられたテスト回路の規模が問題となり、マイコンのロジックにおいて十分なテストを行うためには、大きなテスト回路が必要となり、その分、マイコンの構成が大型化してしまう課題があった。
また、製品出荷後に、システムに組み込まれたマイコンをテストすることが難しいという課題があった。
【０００４】
この発明は上記のような課題を解決するためになされたもので、小規模の回路を追加することによって周辺機能ブロックに対して自己テストを可能にし、テストコストの低減、および製品に対するフェールセーフを実現する自己テスト機能内蔵半導体集積回路およびそれを備えたシステムを得ることを目的とする。
【０００５】
【課題を解決するための手段】
この発明に係る自己テスト機能内蔵半導体集積回路は、周辺機能ブロックの出力をテストしたい場合に、ポートレジスタに周辺機能ブロックの出力に対する期待値を設定すると共に、ポート方向レジスタに入出力ポートを入力ポートにする値を設定し、周辺機能ブロックから出力され端子を経由した値とポートレジスタに設定された期待値とを比較器で比較し、テスト判定を行うようにしたものである。
【０００６】
この発明に係る自己テスト機能内蔵半導体集積回路は、比較器によるテスト判定結果に応じて割り込み処理を行うようにしたものである。
【０００７】
この発明に係る自己テスト機能内蔵半導体集積回路は、比較器によるテスト判定結果を外部ピンより外部に出力するようにしたものである。
【０００８】
この発明に係る自己テスト機能内蔵半導体集積回路は、複数の入出力ポートについて同時にテストを行う場合に、ポート方向レジスタの値の他、テスト許可信号により複数の入出力ポートについて同時にテストの許可または不許可を与えるようにしたものである。
【０００９】
この発明に係る自己テスト機能内蔵半導体集積回路は、入出力ポートの各ポートレジスタに対応して設けられ、複数の入出力ポートについて同時にテストを行う場合に、テスト許可信号により複数の入出力ポートの対応するポートレジスタに値をリロードするリロードレジスタを備えたものである。
【００１０】
この発明に係る自己テスト機能内蔵半導体集積回路を備えたシステムは、自己テスト機能内蔵半導体集積回路がシステムに組み込まれ、電源投入後またはリセット後ないしは異常判定時ないしは診断時に、自らが有する周辺機能ブロックに対してテストを行い、異常動作の早期検出と異常検出時の動作停止または上位制御ブロックに対して異常を知らせる信号の出力またはそれらの組み合せによりフェールセーフ機能を実現するようにしたものである。
【００１１】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による自己テスト機能内蔵半導体集積回路を示す構成図であり、図において、１はパッド（端子）、２は経路選択スイッチ、３はポート方向レジスタ、４はポートレジスタ、５は比較器である。なお、ポート方向レジスタ３、ポートレジスタ４、および比較器５により入出力ポートを構成する。
６は周辺機能ブロック、７は入力信号線（ポート入力信号線）である。Ａ，Ｂは経路を示す。
図２はこの発明の実施の形態１による自己テスト機能内蔵半導体集積回路の動作を示すタイミングチャートである。
【００１２】
次に動作について説明する。
図３、図４は従来の半導体集積回路の課題を示す説明図である。
図３に示すように、ポートレジスタ４と周辺機能ブロック６とが同一のパッド１に接続されている時、ポートレジスタ４への書き込み命令で、経路Ａにより周辺機能ブロック６に対して入力を与えることができる（図４のＩＮ）。逆に、ポートレジスタ４から読み出すことにより、経路Ｂによりその時の周辺機能ブロック６の出力がパッド１を経由してポートレジスタ４の入力として入力信号線から読み出すことができる（この時、ポートレジスタ４は書き込んだ値を保持するし、読み出し値によって更新することはない）ため、周辺機能ブロック６の出力を読み出すことができる（図４のＯＵＴ）。
しかしながら、周辺機能ブロック６に対する入力および周辺機能ブロック６の出力では、同一のポートレジスタ４を使用するため、周辺機能ブロック６に対する入力および出力を同時にテストすることができない。すなわち、周辺機能ブロック６の出力値がポートレジスタ４からの読み出し期間でしかテストできないという問題がある。
【００１３】
そこで、図１に示したように、設定される値に応じて、入出力ポートを出力ポートまたは入力ポートに設定するポート方向レジスタ３と、ポート方向レジスタ３に設定される値に応じて、すなわち、ポート方向レジスタ３に設定された値が周辺機能ブロック６の出力をテストする値である場合に、ポートレジスタ４に設定された期待値と周辺機能ブロック６から出力された値とを比較し、テスト判定を行う比較器５とを設ける。
そして、周辺機能ブロック６に対して入力を与えたい場合は、ポート方向レジスタ３に入出力ポートを出力ポートにする値、例えば、“０”を設定し、経路Ａによりポートレジスタ４に設定された値をパッド１経由で周辺機能ブロック６に与える。この時、比較器５は、ポート方向レジスタ３の“０”設定により比較不許可にされる。
また、周辺機能ブロック６の出力をテストしたい場合は、ポートレジスタ４にその周辺機能ブロック６の出力に対する期待値を設定すると共に、ポート方向レジスタ３に入出力ポートを入力ポートにする値、例えば、“１”を設定し、経路Ｂにより周辺機能ブロック６から出力されパッド１を経由した値と、ポートレジスタ４に設定された期待値とを比較器５で比較し、テスト判定を行う。この時、比較器５は、ポート方向レジスタ３の“１”設定により比較許可にされる。
【００１４】
以上のように、この実施の形態１によれば、図２に示すように、ポートレジスタ４に書き込んだ値を、ポート方向レジスタ３に設定される値により、周辺機能ブロック６に対する入力値と、周辺機能ブロック６の出力値の期待値とに分け、周辺機能ブロック６の出力値が期待値と等しいか、比較器５を用いて常時比較することで、先のポートレジスタ４からの読み出し期間でしか周辺機能ブロック６の出力値が比較できない、入力と出力とを同時にテストできないという問題を解決することができる。
また、ポート方向レジスタ３による比較器５の制御について、同時に他の例えば周辺機能ブロック６の出力を表す信号を併せて制御に用いても良い。
【００１５】
実施の形態２．
この実施の形態２は、上記実施の形態１による自己テスト機能内蔵半導体集積回路において、比較器５によるテスト判定結果を割り込み要求化し、割り込み処理としてエラー処理を行うようにしたものである。
このように、エラー処理を割り込み処理として処理することができ、効率的なテスト判定を行うことができる。
【００１６】
実施の形態３．
この実施の形態３は、上記実施の形態１による自己テスト機能内蔵半導体集積回路において、比較器５によるテスト判定結果を外部ピンより外部に出力するようにしたものである。
このように、外部ピンより本装置以外にテスト判定結果を出力することができる。
【００１７】
実施の形態４．
この実施の形態４は、上記実施の形態１による自己テスト機能内蔵半導体集積回路において、同時にアクセスすることができない複数の入出力ポートについて同時にテストを行う場合に、ポート方向レジスタ３の値の他、テスト許可信号により複数の入出力ポートについて同時にテストの許可または不許可を与えるようにしたものである。
このように、ポート方向レジスタ３だけでは、複数の入出力ポートについて同時にテストを行うことができないが、テスト許可信号により複数の入出力ポートについて同時にテストの許可または不許可を与えることにより、複数の入出力ポートについて同時にテストを行うことができる。
【００１８】
実施の形態５．
図５はこの発明の実施の形態５による自己テスト機能内蔵半導体集積回路を示す構成図であり、図において、８はリロードレジスタである。その他の構成は図１と同等である。
【００１９】
次に動作について説明する。
上記実施の形態１で示した自己テスト機能内蔵半導体集積回路において、入出力ポートの各ポートレジスタ４に対応して、テスト許可信号により複数の入出力ポートの対応するポートレジスタ４に、予め設定されたリロード値をリロードするリロードレジスタ８を設ける。
複数の入出力ポートについて同時にテストを行う場合に、テスト許可信号により複数の入出力ポートの対応するポートレジスタ４にリロード値を同時にリロードすることにより、複数の入出力ポートについて同時にリロード値を与え、同時にテストを行うことができる。
【００２０】
実施の形態６．
この実施の形態６は、上記実施の形態１から上記実施の形態５による自己テスト機能内蔵半導体集積回路のうちのいずれかを用い、その自己テスト機能内蔵半導体集積回路がシステムに組み込まれ、電源投入後またはリセット後ないしは異常判定時ないしは診断時に、その自己テスト機能内蔵半導体集積回路自身において自らが有する周辺機能ブロックに対してテストを行い、異常動作の早期検出と異常検出時の動作停止または上位制御ブロックに対して異常を知らせる信号の出力またはそれらの組み合せによりフェールセーフ機能を実現するように構成したものである。
このように構成することによって、フェールセーフ機能を実現するシステムが得られる。
【００２１】
【発明の効果】
以上のように、この発明によれば、周辺機能ブロックの出力をテストしたい場合に、ポートレジスタに周辺機能ブロックの出力に対する期待値を設定すると共に、ポート方向レジスタに入出力ポートを入力ポートにする値を設定し、周辺機能ブロックから出力され端子を経由した値とポートレジスタに設定された期待値とを比較器で比較し、テスト判定を行うように構成したので、高価なテスタを用いずに多機能化した半導体集積回路のテストをセルフテスト化し、テストコストの低減を図ることができる効果がある。
【００２２】
この発明によれば、比較器によるテスト判定結果に応じて割り込み処理を行うように構成したので、エラー処理を割り込み処理として処理することができ、効率的なテスト判定を行うことができる効果がある。
【００２３】
この発明によれば、比較器によるテスト判定結果を外部ピンより外部に出力するように構成したので、本装置以外にテスト判定結果を出力することができる効果がある。
【００２４】
この発明によれば、複数の入出力ポートについて同時にテストを行う場合に、ポート方向レジスタの値の他、テスト許可信号により複数の入出力ポートについて同時にテストの許可または不許可を与えるように構成したので、複数の入出力ポートについて同時にテストを行うことができる効果がある。
【００２５】
この発明によれば、入出力ポートの各ポートレジスタに対応して設けられ、複数の入出力ポートについて同時にテストを行う場合に、テスト許可信号により複数の入出力ポートの対応するポートレジスタに値をリロードするリロードレジスタを備えるように構成したので、複数の入出力ポートについて同時に値を与え、同時にテストを行うことができる効果がある。
【００２６】
この発明によれば、自己テスト機能内蔵半導体集積回路がシステムに組み込まれ、電源投入後またはリセット後ないしは異常判定時ないしは診断時に、自らが有する周辺機能ブロックに対してテストを行い、異常動作の早期検出と異常検出時の動作停止または上位制御ブロックに対して異常を知らせる信号の出力またはそれらの組み合せによりフェールセーフ機能を実現するように構成したので、フェールセーフ機能を実現するシステムが得られる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による自己テスト機能内蔵半導体集積回路を示す構成図である。
【図２】この発明の実施の形態１による自己テスト機能内蔵半導体集積回路の動作を示すタイミングチャートである。
【図３】従来の半導体集積回路の課題を示す説明図である。
【図４】従来の半導体集積回路の課題を示す説明図である。
【図５】この発明の実施の形態５による自己テスト機能内蔵半導体集積回路を示す構成図である。
【符号の説明】
１　パッド（端子）、２　経路選択スイッチ、３　ポート方向レジスタ、４　ポートレジスタ、５　比較器、６　周辺機能ブロック、７　入力信号線（ポート入力信号線）、８　リロードレジスタ、Ａ，Ｂ　経路。
【図１】
2004021833.tif 000003
【図２】
2004021833.tif 000004
【図３】
2004021833.tif 000005
【図４】
2004021833.tif 000006
【図５】
2004021833.tif 000007