(57)【要約】【課題】　高電圧出力回路のプルアップトランジスタアレイを提供する。【解決手段】　このトランジスタアレイは、半導体基板上にエピタキシャル層が形成され、エピタキシャル層にｎ個の二重拡散トランジスタＤＭＯＳ　Ｔｒ．が横に配列される。前記各二重拡散トランジスタのソース／ドレインのうちの一つは各トランジスタに個別的に形成され、他の一つのソース／ドレインは前記ｎ個の二重拡散トランジスタが共有する。これによって、このプルアップトランジスタアレイは高電圧及び高電流の信号を出力することができ、二重拡散トランジスタの間に素子分離領域が要求されないので、素子を高集積化することができる。【選択図】　図１
2004064090.tif 000002
【特許請求の範囲】
【請求項１】
　半導体基板と、
　前記半導体基板上に形成されたエピタキシャル層と、
　前記エピタキシャル層に横に配列されたｎ個の二重拡散トランジスタと、を含み、
　前記各二重拡散トランジスタのソース／ドレインのうちの一つは各トランジスタに個別的に形成され、他の一つのソース／ドレインは前記ｎ個の二重拡散トランジスタに共有されていることを特徴とする高電圧出力回路のプルアップトランジスタアレイ。
【請求項２】
　前記二重拡散トランジスタはｎ型垂直二重拡散トランジスタであることを特徴とする請求項１に記載の高電圧出力回路のプルアップトランジスタアレイ。
【請求項３】
　前記二重拡散トランジスタはｐ型水平二重拡散トランジスタであることを特徴とする請求項１に記載の高電圧出力回路のプルアップトランジスタアレイ。
【請求項４】
　第１導電型の基板と、
　前記基板上に形成された第２導電型のエピタキシャル層と、
　前記基板と前記エピタキシャル層との間に介在された第２導電型のバリヤ層と、
　前記エピタキシャル層上に一定の間隔で一方向に配置された複数個の環形絶縁膜パターンと、
　前記各々の環形絶縁膜パターンで囲まれた領域の上部に、エッジの所定の幅が前記環形絶縁膜上に重畳されるように形成され、２次元的に配列された複数個のオープニングを有するメッシュ形態のゲートパターンと、
　前記環形絶縁膜パターンの外壁に整列されて前記環形絶縁膜パターンの間の前記エピタキシャル層内に垂直に形成されたドレイン領域と、
　前記ゲートパターンのオープニングに露出した前記エピタキシャル層内に各々形成されたソース領域と、
を含むことを特徴とする高電圧出力回路のプルアップトランジスタアレイ。
【請求項５】
　前記ドレイン領域は、
　前記第２導電型のバリヤ層に垂直に接続された第２導電型のドリフト層と、
　前記第２導電型のドリフト層内に形成された第２導電型の高濃度ドレイン層と、を含むことを特徴とする請求項４に記載の高電圧出力回路のプルアップトランジスタアレイ。
【請求項６】
　前記ソース領域は、
　前記オープニングの前記エピタキシャル層内に形成された第１導電型の本体領域と、
　前記第１導電型の本体領域内の前記エピタキシャル層の表面に形成された第２導電型高濃度ソース層と、
　前記第１導電型のピックアップ領域と、を含み、
　前記本体領域は前記第２導電型高濃度ソース層から横方向に所定の長ささらに拡散していることを特徴とする請求項４に記載の高電圧出力回路のプルアップトランジスタアレイ。
【請求項７】
　前記各ゲートパターン上に一つずつ配置されて高電圧を出力するソース電極をさらに含み、各ソース電極は前記各ゲートパターンのオープニング内に形成されたソース領域に共通に接続されていることを特徴とする請求項４に記載の高電圧出力回路のプルアップトランジスタアレイ。
【請求項８】
　前記ドレイン領域に接続された複数個のドレイン電極をさらに含み、前記ドレイン電極は高電圧に共通に接続されていることを特徴とする請求項４に記載の高電圧出力回路のプルアップトランジスタアレイ。
【請求項９】
　前記各ゲートパターンに一つずつ接続されて個別的にプルアップ信号を入力するゲート電極をさらに含むことを特徴とする請求項４に記載の高電圧出力回路のプルアップトランジスタアレイ。
【請求項１０】
　第１導電型の基板と、
　前記基板上に形成された第２導電型のエピタキシャル層と、
　前記エピタキシャル層内に形成され、一方向に一定の間隔を置いて配置された複数個の第１導電型ウェルと、
　前記第１導電型ウェルを囲む前記エピタキシャル層内に、前記第１導電型ウェルの側壁に整列されて形成されたはしご形態の第２導電型ウェルと、
　前記エピタキシャル層の上部に形成され、前記各第１導電型ウェルの側壁の上部に重畳されて各々形成された環形ゲートパターンと、
　前記エピタキシャル層と前記各ゲートパターンとの間に介在された環形絶縁膜パターンと、
　前記環形絶縁膜パターンの外側壁に整列されて前記第２導電型ウェル内に形成されたソース領域と、
　前記各環形絶縁膜パターンの内側壁に整列されて前記第１導電型ウェル内に各々形成されたドレイン領域と、
を含むことを特徴とする高電圧出力回路のプルアップトランジスタアレイ。
【請求項１１】
　前記ソース領域は、
　前記第２導電型ウェル内の前記エピタキシャル層の表面に形成された第１導電型の高濃度ソース層と第２導電型のピックアップ領域とを含み、
　前記第１導電型ソース層は前記第２導電型ピックアップ領域を囲むことを特徴とする請求項１０に記載の高電圧出力回路のプルアップトランジスタアレイ。
【請求項１２】
　前記ドレイン領域は、
　前記環形絶縁膜パターンの内側壁に整列されて前記第１導電型ウェル内に形成された第１導電型本体領域と、
　前記第１導電型本体領域内の前記エピタキシャル層の表面に形成された第１導電型の高濃度ドレイン層と、を含むことを特徴とする請求項１０に記載の高電圧出力回路のプルアップトランジスタアレイ。
【請求項１３】
　前記各ドレイン領域に一つずつ接続されて高電圧を出力するソース電極をさらに含むことを特徴とする請求項１０に記載の高電圧出力回路のプルアップトランジスタアレイ。
【請求項１４】
　前記ドレイン領域に接続されて高電圧が入力される複数個のドレイン電極をさらに含むことを特徴とする請求項１０に記載の高電圧出力回路のプルアップトランジスタアレイ。
【請求項１５】
　前記各ゲートパターンに一つずつ接続されて個別的にプルアップ信号を入力するゲート電極をさらに含むことを特徴とする請求項１０に記載の高電圧出力回路のプルアップトランジスタアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体素子の高電圧出力回路に関するものであり、さらに具体的には高電圧出力回路のプルアップトランジスタアレイに関するものである。
【背景技術】
【０００２】
　半導体素子には外部から、または素子内の他の回路から信号が入力されて所定のレベルの信号を出力する出力回路が具備されている。前記出力回路は、入力された信号を所定の電圧レベルにシフトするレベルシフト回路と、前記レベルシフト回路から出力された信号が入力されて各々ローレベルの電圧Ｖｓｓまたはハイレベルの電圧Ｖｄｄを出力するプルダウントランジスタ及びプルアップトランジスタと、を含む。
【０００３】
　通常の半導体素子は５Ｖ以下の外部入力電圧によって駆動されるので、半導体素子の出力回路においてプルアップトランジスタ及びプルダウントランジスタは一般的なＭＯＳトランジスタ構造を有する。しかし、電力素子のような高電圧駆動回路が必要な半導体素子で、一般的なＭＯＳトランジスタ構造を有するプルアップトランジスタ及びプルダウントランジスタは高い電圧及び電流に耐えることができないので、使用できない。したがって、高電圧駆動回路が必要な半導体素子は高電圧で動作が可能な二重拡散トランジスタＤＭＯＳ　Ｔｒ．を具備している。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
　本発明が解決しようとする課題は、高電圧駆動が要求される半導体素子において、高電圧出力回路のプルアップトランジスタアレイを提供することにある。
【０００５】
　本発明が解決しようとする他の課題は、トランジスタの間の隔離のための素子分離領域を除去することによって、プルアップトランジスタアレイの面積を減らすことにある。
【課題を解決するための手段】
【０００６】
　前記課題を達成するために、本発明は二重拡散トランジスタで構成されたプルアップトランジスタアレイを提供する。このトランジスタアレイは、半導体基板と、前記半導体基板上に形成されたエピタキシャル層と、前記エピタキシャル層に横に配列されたｎ個の二重拡散トランジスタＤＭＯＳ　Ｔｒ．と、を含む。前記各二重拡散トランジスタのソース／ドレインのうちの一つは、各トランジスタに個別的に形成され、他の一つのソース／ドレインは前記ｎ個の二重拡散トランジスタに共有されている。
【０００７】
　本発明の一様態において、前記二重拡散トランジスタは垂直二重拡散トランジスタＶＤＭＯＳ　Ｔｒ．であり得る。ｎチャンネル垂直二重拡散トランジスタで構成されたプルアップトランジスタアレイは第１導電型の基板と、前記基板上に形成された第２導電型のエピタキシャル層と、を含む。前記基板と前記エピタキシャル層との間に第２導電型のバリヤ層が介在され、前記エピタキシャル層上に一定の間隔で複数個の環形絶縁膜パターンが一方向に配置される。前記各々の環形絶縁膜パターンで囲まれたエピタキシャル層の上部にゲートパターンが形成される。前記ゲートパターンはエッジの所定の幅が前記環形絶縁膜上に重畳される。また、前記ゲートパターンは２次元的に配列された複数個のオープニングを有するメッシュ形態の構造である。前記ゲートパターンのオープニングに露出した前記エピタキシャル層内に各々ソース領域が形成され、前記環形絶縁膜パターンの間の前記エピタキシャル層内にドレイン領域が形成される。前記ドレイン領域は前記環形絶縁膜パターンの外壁に整列されて前記エピタキシャル層内に垂直に形成される。
【０００８】
　本発明の他の様態において、前記二重拡散トランジスタは水平二重拡散トランジスタＬＤＭＯＳ　Ｔｒ．であり得る。ｐチャンネル水平二重拡散トランジスタで構成されたプルアップトランジスタアレイは第１導電型の基板と、前記基板上に形成された第２導電型のエピタキシャル層と、前記エピタキシャル層内に形成された複数個の第１導電型ウェルと、を含む。前記第１導電型ウェルは一方向に一定の間隔を置いて配置される。前記第１導電型ウェルを囲む前記エピタキシャル層内に第２導電型ウェルが形成される。前記第２導電型ウェルは前記第１導電型ウェルの側壁に整列されたはしご形態の構造を有する。前記エピタキシャル層の上部に環形ゲートパターンが形成される。前記環形ゲートパターンは前記各第１導電型ウェルの側壁の上部に重畳される。前記エピタキシャル層と前記各ゲートパターンとの間に環形絶縁膜パターンが介在される。前記環形絶縁膜パターンの外側壁に整列されて前記第２導電型ウェル内にソース領域が形成され、前記各環形絶縁膜パターンの内側壁に整列されて前記第１導電型ウェル内に各々ドレイン領域が形成される。
【発明の効果】
【０００９】
　上述のように本発明によると、二重拡散トランジスタを使用してプルアップトランジスタアレイを形成することによって、高電圧及び高電流の信号を入出力することができ、プルアップトランジスタのアレイを構成することにおいて、二重拡散トランジスタの間に素子分離領域が要求されないように、ハイレベル信号に接続される領域を複数個のトランジスタが共有することによって、プルアップトランジスタアレイの面積を減らすことができる。
【００１０】
　結果的に、本発明による場合に、高電圧、高電流信号を入出力することができるだけでなく、半導体素子の面積を減らして高集積素子を製造することができる利点がある。
【発明を実施するための最良の形態】
【００１１】
　以下添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底的で、完全なことにし、当業者に本発明の思想が十分に伝達されるようにするために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層または基板「上」にあると言及される場合に、それは他の層または基板上に直接形成することができるもの、またはそれらの間に第３層を介在させることもできるものである。明細書全体にわたって同一の参照番号は同一の構成要素を示す。
【００１２】
　図１は本発明の第１実施の形態によるプルアップトランジスタアレイを示した平面図である。
【００１３】
　図２は図１のＩ−Ｉ′に沿って切断した本発明の第１実施の形態によるプルアップトランジスタアレイを示す断面図である。
【００１４】
　図１及び図２を参照すると、本発明によるプルアップトランジスタアレイはｎチャンネル垂直二重拡散トランジスタで構成される。本発明によるプルアップトランジスタアレイはｐ型基板５０上に形成されたｎ型エピタキシャル層５４を含む。前記ｐ型基板５０と前記ｎ型エピタキシャル層５４との間にｎ型バリヤ層５２が介在されている。前記ｎ型バリヤ層５２は前記ｎ型エピタキシャル層５４よりも高いドーピング濃度の不純物拡散層である。前記ｎ型エピタキシャル層５４上に複数個の環形絶縁膜パターン５６が所定の間隔を置いて一方向に配置される。前記各環形絶縁膜パターン５６で囲まれたｎ型エピタキシャル層５４上にゲートパターン７０が形成される。前記ゲートパターン７０のエッジの所定の幅は前記環形エピタキシャル層５４の上部に重畳される。すなわち、前記環形絶縁膜パターン５６の内側壁５６ａは前記ゲートパターン７０の下部に位置する。前記ゲートパターン７０は行及び列方向に２次元的に配列された複数個のオープニング５５が形成されたメッシュ形態の構造を有する。
【００１５】
　前記ゲートパターン７０の各オープニング５５に露出したｎ型エピタキシャル層５４内にｐ型本体領域５８が形成される。前記ｐ型本体領域５８は前記ゲートパターン７０の下部のｎ型エピタキシャル層まで側傍に所定の幅が拡散している。前記ｐ型本体領域５８内にｎ型の高濃度ソース層６２が形成される。前記ｎ型の高濃度ソース層６２は前記オープニング５５に露出したｐ型本体領域５８の表面に形成される。前記オープニング５５に露出したｐ型本体領域５８内に前記ｎ型高濃度ソース層６２に隣接してｐ型ピックアップ層６４が形成される。前記ｐ型ピックアップ層６４はトランジスタが動作する間前記ｎ型高濃度ソース層６２、前記ｐ型本体領域５８及び前記ｎ型エピタキシャル層５４が犠牲バイポーラトランジスタとして動作することを防止する。図示したように、前記ｎ型高濃度ソース層６２及び前記ｎ型エピタキシャル層５４は前記ゲートパターン７０の下部で所定の距離離隔されてトランジスタのチャンネルを定義する。前記ｐ型本体領域５８、前記ｐ型ピックアップ層６４及び前記ｎ型高濃度ソース層６２はトランジスタのソース領域６５を構成する。したがって、一つのゲートパターン７０に２次元的に配列された複数個のソース領域６５が隣接する。
【００１６】
　前記環形絶縁膜パターン５６の外側壁５６ｂに整列されて前記ｎ型エピタキシャル層５４内にｎ型ドリフト層６０が形成される。前記ｎ型ドリフト層６０は前記ｎ型エピタキシャル層５４内に垂直に形成されて、前記ｎ型バリヤ層５２に接続される。前記ｎ型ドリフト層６０内にｎ型高濃度ドレイン層６６が形成される。前記ｎ型ドリフト層６０及び前記ｎ型高濃度ドレイン層６６はドレイン領域６７を構成する。本発明でプルアップトランジスタは前記メッシュ形態のゲートパターン７０、前記ソース領域６５及び前記ドレイン領域６７を含む垂直二重拡散トランジスタＶＤＭＯＳ　Ｔｒ．である。各々の垂直二重拡散トランジスタは個別的にソース領域を含み、プルアップトランジスタアレイで複数個の垂直二重拡散トランジスタは一つのドレイン領域を共有する。例えば、前記プルアップトランジスタアレイを構成するすべての垂直二重拡散トランジスタが一つのドレイン領域を共有することもでき、所定の垂直二重拡散トランジスタからなるグループが一つのドレイン領域を共有することもできる。
【００１７】
　前記ゲートパターン７０に各々ゲート電極７４が接続され、前記各ゲートパターン７０で囲まれた２次元的に配列されたソース領域６５にソース電極７２が接続される。前記ソース電極７２は各ゲートパターン７０の上部に一つずつ配置される。前記ドレイン領域６７に複数個のドレイン電極７６が接続される。例えば、前記ドレイン電極７６は隣接した二つの環形絶縁膜パターン５６の間のドレイン領域６７に一つずつ接続され得る。図示しないが、前記ソース電極７２は一方向では半導体素子の他の領域に形成されたプルダウントランジスタのドレイン電極に一つずつ接続され、他の方向では高電圧出力段に接続される。また、前記ドレイン電極７６はハイレベル電源に接続されてハイレベル電圧が印加される。最後に、前記ゲート電極７４はレベルシフト回路に接続される。前記ゲート電極７４、前記ドレイン電極７６及び前記ソース電極７２は各々ゲートコンタクトホール７９、ドレインコンタクトホール７７及びソースコンタクトホール７５を通じて前記ゲートパターン７０、前記ドレイン領域６７及び前記ソース領域６５に接続される。前記ゲート電極７４は図示したように、前記ゲートパターン７０に直接接続され得る。しかし、前記ゲート電極７４は前記ゲートコンタクトホール７９内に満たされたコンタクトプラグを通じて接続することもできる。これは前記ドレイン電極７６及び前記ソース電極７２も同一である。
【００１８】
　上述のように、本発明の第１実施の形態によると、プルアップトランジスタアレイを垂直二重拡散トランジスタで構成することによって、高電圧出力が可能である。通常の二重拡散トランジスタは高電圧で動作するので、隣接したトランジスタと電気的隔離のために、広い素子分離領域が要求される。しかし、本発明によると、プルアップトランジスタアレイを構成する二重拡散トランジスタはハイレベル電圧が印加されるドレイン領域を共有することによって、トランジスタの間に素子分離膜が要求されず、結果的に素子の集積度を向上させることができる。
【００１９】
　図３は本発明の第２実施の形態によるプルアップトランジスタアレイを示した平面図である。
【００２０】
　図４は図３のＩＩ-ＩＩ′に沿って切断した本発明の第２実施の形態によるプルアップトランジスタアレイを示した断面図である。
【００２１】
　図３及び図４を参照すると、本発明の第２実施の形態によるプルアップトランジスタアレイはｐ型水平二重拡散トランジスタで構成される。上述の第１実施の形態のように、プルアップトランジスタアレイを構成する水平二重拡散トランジスタの間に素子分離領域が形成されない。したがって、プルアップトランジスタアレイの面積を減らすことができ、結果的に、半導体素子の集積度を高めることができる。
【００２２】
　前記プルアップトランジスタアレイはｐ型基板８０上に形成されたｎ型エピタキシャル層８２を含む。前記ｎ型エピタキシャル層８２上に素子分離膜８４が形成されてプルアップトランジスタアレイが形成される領域を限定する。前記ｎ型エピタキシャル層８２内に複数個のｐウェル８８が一方向に所定の間隔を置いて形成される。前記ｎ型エピタキシャル層８２内に前記ｐウェルの側壁８８ａに整列されたはしご形態のｎウェル８６が形成される。前記ｎウェル８６は前記ｐウェル８８の周辺を囲む。前記ｎ型エピタキシャル層８２の上部に複数個の環形ゲートパターン１００が形成される。前記環形ゲートパターン１００は前記ｐウェルの側壁８８ａの上部に各々重畳されて形成される。すなわち、前記ｐウェルの側壁８８ａは前記環形ゲートパターン１００の下部に位置する。前記環形ゲートパターン１００と前記ｎ型エピタキシャル層８２との間に環形絶縁膜パターン８４が介在される。前記環形絶縁膜パターン８４は、前記環形ゲートパターン１００のように前記ｐウェルの側壁８８ａの上部に重畳されて形成される。したがって、前記環形絶縁膜パターンの外側壁８４ｂは前記ｎウェル８６上に位置し、前記環形絶縁膜パターンの内側壁８４ａは前記ｐウェル８８上に位置する。
【００２３】
　前記ｐウェル８８内に前記環形絶縁膜パターン８４で囲まれたドレイン領域９３が形成される。前記ドレイン領域９３は前記環形絶縁膜パターンの内側壁８４ａに整列されて前記ｐウェル８８内に形成されたｐ型本体領域９０と、前記ｐ型本体領域９０内に前記エピタキシャル層８２の表面に形成されたｐ型高濃度ドレイン層９２と、を含む。
【００２４】
　前記環形絶縁膜パターン８４の間の前記ｎウェル８６内にソース領域９８が形成される。前記ソース領域９８はｐ型高濃度ソース層９４と、前記ｐ型高濃度ソース層９４に隣接したｎ型ピックアップ領域９６と、を含む。図示したように、前記ｐ型高濃度ソース層９４は前記環形絶縁膜パターン８４の周りと、前記素子分離膜８４ｃの周りとに形成され、前記ｎ型ピックアップ領域９６は前記ｐ型高濃度ソース層９４の間に形成される。
【００２５】
　前記ゲートパターン１００に各々ゲート電極１０８が接続され、前記各ドレイン領域９３にドレイン電極１０６が接続され、前記ソース領域９８に複数個のソース電極１０４が接続される。例えば、前記ソース電極１０４は隣接した二つの環形絶縁膜パターン８４の間のソース領域９８に一つずつ接続され得る。前記各ソース電極１０４は前記ｐ型高濃度ソース層９４及び前記ｎ型ピックアップ領域９６に接続される。図示しないが、半導体基板の他の領域に従来の技術と同一のプルダウントランジスタアレイが形成され、前記ドレイン電極１０６は一方向では半導体素子の他の領域に形成されたプルダウントランジスタのドレイン電極に一つずつ接続され、他の方向では高電圧出力段に接続される。また、前記ソース電極１０４はハイレベル電源に接続されてハイレベル電圧が印加される。最後に、前記ゲート電極１０８はレベルシフト回路に接続される。前記ゲート電極１０８、前記ドレイン電極１０６及び前記ソース電極１０４は各々層間絶縁膜１０２に形成されたゲートコンタクトホール１１４、ドレインコンタクトホール１１２及びソースコンタクトホール１１０を通じて前記ゲートパターン１００、前記ドレイン領域９３及び前記ソース領域９８に接続される。前記ソース電極１０４及び前記ドレイン電極１０６は各々図示したように、前記ソース領域９８及び前記ドレイン領域９３に直接接続することができる。これは前記ゲート電極１０８も同一である。これとは異なり、前記ソース電極１０４、前記ドレイン電極１０６及び前記ゲート電極１０８は各々コンタクトプラグに接続することもできる。
【００２６】
　上述のように、本発明の第２実施の形態によると、プルアップトランジスタアレイを水平二重拡散トランジスタで構成することによって、高電圧出力が可能である。また、上述の第１実施の形態のように、プルアップトランジスタアレイを構成する二重拡散トランジスタはハイレベル電圧が印加されるドレイン領域を共有することによって、トランジスタの間に素子分離膜が要求されず、結果的に素子の集積度を向上させることができる。
【産業上の利用可能性】
【００２７】
　本発明は電力素子のような高電圧駆動回路が必要な半導体素子に適用することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施の形態によるプルアップトランジスタアレイを示した平面図である。
【図２】図１のＩ−Ｉ′に沿って切断した本発明の第１実施の形態によるプルアップトランジスタアレイを示した断面図である。
【図３】本発明の第２実施の形態によるプルアップトランジスタアレイを示した平面図である。
【図４】図３のＩＩ−ＩＩ′に沿って切断した本発明の第２実施の形態によるプルアップトランジスタアレイを示した断面図である。
【符号の説明】
【００２９】
　５５　オープニング
　５６　環形絶縁膜パターン
　５６ａ　環形絶縁膜パターンの内側壁
　５６ｂ　環形絶縁膜パターンの外側壁
　６２　ｎ型の高濃度ソース層
　６４　ｐ型のピックアップ層
　６５　ソース領域
　６７　ドレイン領域
　７０　ゲートパターン
　７２　ソース電極
　７４　ゲート電極
　７５　ソースコンタクトホール
　７６　ドレイン電極
　７７　ドレインコンタクトホール
　７９　ゲートコンタクトホール
【図１】
2004064090.tif 000003
【図２】
2004064090.tif 000004
【図３】
2004064090.tif 000005
【図４】
2004064090.tif 000006