(57)【要約】【課題】ウェットエッチンク゛よる開口部の形成を精度よく行うことができる半導体装置の製造方法を得ることを目的とする。【解決手段】上面に凹凸部を有する半導体基板１上に凹凸を緩和するＳＯＧ膜４を積層し、ＳＯＧ膜４上に、ＳＯＧ膜４のウェットエッチンク゛レートよりウェットエッチンク゛レートが遅い第２の絶縁膜１０を積層し、第２の絶縁膜１０上に、第２の絶縁膜１０のウェットエッチンク゛レートよりウェットエッチンク゛レートが速く、ＳＯＧ膜４のウェットエッチンク゛レートよりウェットエッチンク゛レートが遅い上層ＴＥＯＳ膜５を積層し、上層ＴＥＯＳ膜５上にハ゜ターニンク゛されたレシ゛スト膜６を積層し、レシ゛スト膜６をマスクとして上層ＴＥＯＳ膜５のウェットエッチンク゛を行い上部開口部７を形成し、レシ゛スト膜６をマスクとして第２およ絶縁膜１０、ＳＯＧ膜４、下層ＴＥＯＳ膜３のト゛ライエッチンク゛を行い上部開口部７に連通した下部開口部８を形成する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
上面に凹凸部を有する半導体基板上に上記凹凸を緩和する第１の絶縁膜を積層する工程と、上記第１の絶縁膜上に、上記第１の絶縁膜のウェットエッチングレートよりウェットエッチングレートが遅い第２の絶縁膜を積層する工程と、上記第２の絶縁膜上に、上記第２の絶縁膜のウェットエッチングレートよりウェットエッチングレートが速く、上記第１の絶縁膜のウェットエッチングレートよりウェットエッチングレートが遅い第３の絶縁膜を積層する工程と、上記第３の絶縁膜上にパターニングされたレジスト膜を積層する工程と、上記レジスト膜をマスクとして上記第３の絶縁膜のウェットエッチングを行い上部開口部を形成する工程と、上記レジスト膜をマスクとして上記第２および第１の絶縁膜のドライエッチングを行い上記上部開口部に連通した下部開口部を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
上記第１の絶縁膜は、ＳＯＧ膜を塗布し、熱処理を加えて積層することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
上記第２の絶縁膜は、ＳｉＨ４系プラズマシリコン酸化膜、または、オキシナイトライド膜、または、窒化膜、または、スパッタシリコン酸化膜にて成り、第３の絶縁膜は、プラズマＴＥＯＳ膜にて成ることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
上記上部開口部の開口径および開口深さに応じて上記第３の絶縁膜の膜厚を決定して積層することを特徴とする請求項１ないし請求項３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、開口部形成におけるウェットエッチング時の開口形状を精度よく行うことができる半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
図８および図９は従来の半導体装置の製造方法の工程を示す断面図である。図に基づいて従来の半導体装置の製造方法について説明する。まず、半導体基板１１上に例えば配線膜１２がパターニングされ形成される。次に、この配線膜１２を覆うようにプラズマＣＶＤ法により下層ＴＥＯＳ膜１３を積層させる（図８（ａ））。この後に、平坦性を更に向上させるために、ドライエッチングプロセスにより下層ＴＥＯＳ膜１３をエッチバックする工程を行う場合もある。
【０００３】
次に、下層ＴＥＯＳ膜１３の上に、流動性の高く下面の凹凸を緩和するための例えばＳＯＧ膜と呼ばれる有機系材料を用いた酸化膜を塗布し、熱処理を加えこの膜質を安定化させＳＯＧ膜１４として積層する（図８（ｂ））。次に、ＳＯＧ膜１４上に、このＳＯＧ膜１４よりウェットエッチングレートの遅い例えばプラズマＣＶＤ法で形成する上層ＴＥＯＳ膜１５を積層する（図８（ｃ））。次に、上層ＴＥＯＳ膜１５上にレジストを塗布し、写真製版処理してパターニングされたレジスト膜１６を形成する（図９（ａ））。
【０００４】
次に、このレジスト膜１６をマスクとしてフッ酸溶液を用いたウェットエッチングを行い、上層ＴＥＯＳ膜１５に対して等方的なエッチングを行い上部開口部１７を形成する（図９（ｂ））。次に、レジスト膜１６をマスクとして、残りの上層ＴＥＯＳ膜１５、ＳＯＧ膜１４および下層ＴＥＯＳ膜１３のドライエッチングを行い、配線膜１２上に至る上部開口部１７に連通した下部開口部１８を形成しスルーホールとしての開口部１９を形成する。次に、レジスト膜１６を除去する（図９（ｃ））。
【０００５】
【発明が解決しようとする課題】
従来の半導体装置の製造方法は上記のように行われているため、ウェットエッチングにより上層ＴＥＯＳ膜の一部を開口するとき、上層ＴＥＯＳ膜の膜厚は必ずしも均一でないため、局所的に上部ＴＥＯＳ膜を突き抜けＳＯＧ膜までエッチングしてしまうことがある。そしてこのＳＯＧ膜は、ウェットエッチングレートが速いため消失し、パターン欠陥２１（図９参照）になる可能性がある。
【０００６】
また、ＳＯＧ膜を形成する際に、その膜質を安定させるために加熱処理を行う。その時にＳＯＧ膜表面に昇華性異物２０（図８参照）が発生する場合がある。よって、この昇華性異物上に形成される上層ＴＥＯＳ膜の膜厚は他の箇所より薄くなる。また、昇華性異物付近の上層ＴＥＯＳ膜の膜質が低下しウェットエッチングレートが局所的に速くなるなどにより、ウェットエッチング時の突き抜けが発生しやすくパターン欠陥２１になる可能性がある。
【０００７】
また、上層ＴＥＯＳ膜は、その特性から、ウエハ面内またはウエハごとにウェットエッチングレートのバラツキが生じるため、ウェット開口形状が安定しない。よって、ウェット開口形状が大きい場合には、突き抜けマージンが少なくなる。また小さい場合には、次工程における開口部のアルミ膜などの埋め込み特性が悪くなり、スルーホール抵抗値が大きくなるという問題点があった。
【０００８】
この発明は、上記のような問題点を解消するためになされたもので、ウェットエッチングによる開口形成を他に不具合を生じること無くかつ精度よく形成することができる半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る請求項１の半導体装置の製造方法は、上面に凹凸部を有する半導体基板上に凹凸を緩和する第１の絶縁膜を積層し、第１の絶縁膜上に、第１の絶縁膜のウェットエッチングレートよりウェットエッチングレートが遅い第２の絶縁膜を積層し、第２の絶縁膜上に、第２の絶縁膜のウェットエッチングレートよりウェットエッチングレートが速く、第１の絶縁膜のウェットエッチングレートよりウェットエッチングレートが遅い第３の絶縁膜を積層し、第３の絶縁膜上にパターニングされたレジスト膜を積層し、レジスト膜をマスクとして第３の絶縁膜のウェットエッチングを行い上部開口部を形成し、レジスト膜をマスクとして第２および第１の絶縁膜のドライエッチングを行い上部開口部に連通した下部開口部を形成するものである。
【００１０】
また、この発明に係る請求項２の半導体装置の製造方法は、請求項１において、第１の絶縁膜は、ＳＯＧ膜を塗布し、熱処理を加えて積層するものである。
【００１１】
また、この発明に係る請求項３の半導体装置の製造方法は、請求項１または請求項２において、第２の絶縁膜は、ＳｉＨ４系プラズマシリコン酸化膜、または、オキシナイトライド膜、または、窒化膜、または、スパッタシリコン酸化膜にて成り、第３の絶縁膜は、プラズマＴＥＯＳ膜にて成るものである。
【００１２】
また、この発明に係る請求項４の半導体装置の製造方法は、請求項１ないし請求項３のいずれかにおいて、上部開口部の開口径および開口深さに応じて第３の絶縁膜の膜厚を決定して積層するものである。
【００１３】
【発明の実施の形態】
実施の形態１．
図１および図２はこの発明の実施の形態１である半導体装置の製造方法を示す断面図である。図に基づいて実施の形態１の半導体装置の製造方法について説明する。まず、半導体基板１上には素子分離等が形成され、ゲート形成、ソース／ドレイン領域形成を経てトランジスタが形成されている（図示は省略する）。そしてその上層に、例えばスパッタ法にて形成したアルミ膜を、写真製版を用いてパターニングし配線膜２を形成する。
【００１４】
次に、この配線膜２を覆うようにプラズマＣＶＤ法により下層ＴＥＯＳ膜３を積層させる（図１（ａ））。この後に、平坦性を更に向上させるために、ドライエッチングプロセスにより下層ＴＥＯＳ膜３をエッチバックする工程を行う場合もある。この時点において、半導体基板１の上面に凹凸部が存在することとなる。
【００１５】
次に、下層ＴＥＯＳ膜３の上に、流動性の高く下面の凹凸を緩和するため、例えばＳＯＧ膜と呼ばれる有機系材料を用いた酸化膜を塗布し、熱処理を加えこの膜質を安定化させ第１の絶縁膜としてのＳＯＧ膜４を積層する（図１（ｂ））。この時ＳＯＧ膜４の表面には、従来の場合と同様に昇華性異物２０が発生する可能性がある。次に、ＳＯＧ膜４上に、このＳＯＧ膜４よりウェットエッチングレートの遅い第２の絶縁膜１０として、例えばＳｉＨ４系プラズマシリコン酸化膜をＣＶＤ法にて積層する。
【００１６】
次に、この第２の絶縁膜１０のウェットエッチングレートよりウェットエッチングレートが速く、ＳＯＧ膜４のウェットエッチングレートよりウェットエッチングレートが遅い第３の絶縁膜として、例えばプラズマＣＶＤ法で形成する上層ＴＥＯＳ膜５を積層する（図１（ｃ））。次に、上層ＴＥＯＳ膜５上にレジストを塗布し、写真製版処理してパターニングされたレジスト膜６を形成する（図２（ａ））。
【００１７】
次に、このレジスト膜６をマスクとしてフッ酸溶液を用いたウェットエッチングを行い、上層ＴＥＯＳ膜５に対して等方的なエッチングを行い上部開口部７を形成する（図２（ｂ））。次に、レジスト膜６をマスクとして、第２の絶縁膜１０、ＳＯＧ膜４および下層ＴＥＯＳ膜３のドライエッチングを行い、配線膜２上に至る上部開口部７に連通した下部開口部８を形成し、スルーホールとしての開口部９を形成する。次に、レジスト膜６を除去する（図２（ｃ））。
【００１８】
上記のように行われた実施の形態１の半導体装置の製造方法は、第１の絶縁膜としてのＳＯＧ膜と、第３の絶縁膜としての上層ＴＥＯＳ膜との間に、上層ＴＥＯＳ膜よりウェットエッチングレートの遅い第２の絶縁膜を形成することで、ウェットエッチング時の縦方向へのエッチングが制御され、ウェット開口時の突き抜けマージンを向上させることができ、精度に優れた開口部を形成することができる。
【００１９】
実施の形態２．
図３および図４はこの発明の実施の形態２である半導体装置の製造方法を示す断面図である。図に基づいて実施の形態２の半導体装置の製造方法について説明する。まず、上記実施の形態１と同様に、半導体基板１上には素子分離等が形成され、ゲート形成、ソース／ドレイン領域形成を経てトランジスタが形成されている（図示は省略する）。そしてその上層に、例えばスパッタ法にて形成したアルミ膜を、写真製版を用いてパターニングし配線膜２を形成する。
【００２０】
次に、この配線膜２を覆うようにプラズマＣＶＤ法により下層ＴＥＯＳ膜３を積層させる（図３（ａ））。この後に、平坦性を更に向上させるために、ドライエッチングプロセスにより下層ＴＥＯＳ膜３をエッチバックする工程を行う場合もある。この時点において、半導体基板１の上面に凹凸部が存在することとなる。
【００２１】
次に、下層ＴＥＯＳ膜３の上に、流動性の高く下面の凹凸を緩和するため、例えばＳＯＧ膜と呼ばれる有機系材料を用いた酸化膜を塗布し、熱処理を加えこの膜質を安定化させ第１の絶縁膜としてのＳＯＧ膜４を積層する（図３（ｂ））。この時ＳＯＧ膜４の表面には、昇華性異物２０が発生する可能性がある。次に、ＳＯＧ膜４上に、このＳＯＧ膜４よりウェットエッチングレートの遅い第２の絶縁膜３０として、例えばプラズマオキシナイトライド膜または窒化膜をＣＶＤ法にて積層する。
【００２２】
次に、この第２の絶縁膜３０のウェットエッチングレートよりウェットエッチングレートが速く、ＳＯＧ膜４のウェットエッチングレートよりウェットエッチングレートが遅い第３の絶縁膜として、例えばプラズマＣＶＤ法で形成する上層ＴＥＯＳ膜５を積層する（図３（ｃ））。次に、上層ＴＥＯＳ膜５上にレジストを塗布し、写真製版処理してパターニングされたレジスト膜６を形成する（図４（ａ））。
【００２３】
次に、このレジスト膜６をマスクとしてフッ酸溶液を用いたウェットエッチングを行い、上層ＴＥＯＳ膜５に対して等方的なエッチングを行い上部開口部７を形成する（図４（ｂ））。次に、レジスト膜６をマスクとして、第２の絶縁膜３０、ＳＯＧ膜４および下層ＴＥＯＳ膜３のドライエッチングを行い、配線膜２上に至る上部開口部７に連通した下部開口部８を形成し、スルーホールとしての開口部９を形成する。次に、レジスト膜６を除去する（図４（ｃ））。
【００２４】
上記のように行われた実施の形態２の半導体装置の製造方法は、第１の絶縁膜としてのＳＯＧ膜と、第３の絶縁膜としての上層ＴＥＯＳ膜との間に、上層ＴＥＯＳ膜よりウェットエッチングレートの遅い第２の絶縁膜を形成することで、ウェットエッチング時の縦方向へのエッチングが制御され、ウェット開口時の突き抜けマージンを向上させることができ、精度に優れた開口部を形成することができる。
【００２５】
実施の形態３．
図５および図６はこの発明の実施の形態３である半導体装置の製造方法を示す断面図である。図に基づいて実施の形態３の半導体装置の製造方法について説明する。まず、上記各実施の形態と同様に、半導体基板１上には素子分離等が形成され、ゲート形成、ソース／ドレイン領域形成を経てトランジスタが形成されている（図示は省略する）。そしてその上層に、例えばスパッタ法にて形成したアルミ膜を、写真製版を用いてパターニングし配線膜２を形成する。
【００２６】
次に、この配線膜２を覆うようにプラズマＣＶＤ法により下層ＴＥＯＳ膜３を積層させる（図５（ａ））。この後に、平坦性を更に向上させるために、ドライエッチングプロセスにより下層ＴＥＯＳ膜３をエッチバックする工程を行う場合もある。この時点において、半導体基板１の上面に凹凸部が存在することとなる。
【００２７】
次に、下層ＴＥＯＳ膜３の上に、流動性の高く下面の凹凸を緩和するため、例えばＳＯＧ膜と呼ばれる有機系材料を用いた酸化膜を塗布し、熱処理を加えこの膜質を安定化させ第１の絶縁膜としてのＳＯＧ膜４を積層する（図５（ｂ））。この時ＳＯＧ膜４の表面には、昇華性異物２０が発生する可能性がある。次に、ＳＯＧ膜４上に、このＳＯＧ膜４よりウェットエッチングレートの遅い第２の絶縁膜３１として、例えばシリコン酸化膜をスパッタ法にて積層する。
【００２８】
次に、この第２の絶縁膜３１のウェットエッチングレートよりウェットエッチングレートが速く、ＳＯＧ膜４のウェットエッチングレートよりウェットエッチングレートが遅い第３の絶縁膜として、例えばプラズマＣＶＤ法で形成する上層ＴＥＯＳ膜５を積層する（図５（ｃ））。次に、上層ＴＥＯＳ膜５上にレジストを塗布し、写真製版処理してパターニングされたレジスト膜６を形成する（図６（ａ））。
【００２９】
次に、このレジスト膜６をマスクとしてフッ酸溶液を用いたウェットエッチングを行い、上層ＴＥＯＳ膜５に対して等方的なエッチングを行い上部開口部７を形成する（図６（ｂ））。次に、レジスト膜６をマスクとして、第２の絶縁膜３１、ＳＯＧ膜４および下層ＴＥＯＳ膜３のドライエッチングを行い、配線膜２上に至る上部開口部７に連通した下部開口部８を形成し、スルーホールとしての開口部９を形成する。次に、レジスト膜６を除去する（図６（ｃ））。
【００３０】
上記のように行われた実施の形態３の半導体装置の製造方法は、上記各実施の形態と同様の効果を奏するのはもちろんのこと、第２の絶縁膜をスパッタ法にて形成しているため、この第２の絶縁膜の下層の第１の絶縁膜の表面の影響をうけにくい、すなわち、昇華性異物による影響を受けにくいため、より一層精度に優れた開口部を形成することができる。
【００３１】
実施の形態４．
図７はこの発明の実施の形態４の半導体装置の製造方法を示す断面図である。図に基づいて実施の形態４の半導体装置の製造方法について説明する。まず、上記実施の形態１と同様の工程を経て、ＳＯＧ膜４よりウェットエッチングレートの遅い第２の絶縁膜１００として、例えばＳｉＨ４系プラズマシリコン膜をＣＶＤ法にて積層する。次に、この第２の絶縁膜１００のウェットエッチングレートよりウェットエッチングレートが速く、ＳＯＧ膜４のウェットエッチングレートよりウェットエッチングレートが遅い第３の絶縁膜として、例えばプラズマＣＶＤ法で形成する上層ＴＥＯＳ膜５０を積層する。
【００３２】
このときの上層ＴＥＯＳ膜５０の膜厚を、後述の工程にて形成する上部開口部の径および開口深さに応じた膜厚に設定する。すなわち、上部開口部の開口径（横方向）にエッチング量を増やす形状の場合は、上層ＴＥＯＳ膜の膜厚を薄く、逆に開口深さ（縦方向）のエッチング量を増やす形状の場合には、上層ＴＥＯＳ膜の膜厚を厚く形成する。また、上層ＴＥＯＳ膜５０の膜厚が上記条件により適宜変更されたとしても、第２の絶縁膜１００の膜厚を適宜調整して、全体の合計膜厚を同一に形成することができることは言うまでもない。
【００３３】
この実施の形態４では、上記実施の形態１の場合より上層ＴＥＯＳ膜５０の膜厚が薄い場合の例を示す。次に、上層ＴＥＯＳ膜５０上にレジストを塗布し、写真製版処理してパターニングされたレジスト膜６を形成する。次に、このレジスト膜６をマスクとしてフッ酸溶液を用いたウェットエッチングを行い、上層ＴＥＯＳ膜５０に対して等方的なエッチングを行い上部開口部７０を形成する（図７（ａ））。
【００３４】
この際に形成された上部開口部７０の開口径は、上記実施の形態１にて形成された上部開口部７の開口径より大きく形成される。また、上部開口部７０の開口深さは、上記実施の形態１にて形成された上部開口部７の開口深さより浅く形成されることとなる。次に、レジスト膜６をマスクとして、第２の絶縁膜１００、ＳＯＧ膜４および下層ＴＥＯＳ膜３のドライエッチングを行い、配線膜２上に至る上部開口部７０に連通した下部開口部８０を形成し、スルーホールとしての開口部９０を形成する。次に、レジスト膜６を除去する（図７（ｂ））。
【００３５】
上記のように行われた実施の形態４の半導体装置の製造方法は、上記各実施の形態と同様の効果を奏するのはもちろんのこと、第３の絶縁膜の下層に、この第３の絶縁膜のウェットエッチングレートよりウェットエッチングレートの遅い第２の絶縁膜が存在するため、第３の絶縁膜の膜厚を調整することで、上部開口部の横方向の開口径および縦方向の開口深さを、このウェットエッチングにて独自に制御することができる。よって、所望のウェット開口形状を安定して得ることができる。そして、これによりウェットエッチングによるつき抜け抑制およびスルーホール抵抗値のバラツキの低減が実現する。
【００３６】
【発明の効果】
以上のように、この発明の請求項１によれば、上面に凹凸部を有する半導体基板上に凹凸を緩和する第１の絶縁膜を積層し、第１の絶縁膜上に、第１の絶縁膜のウェットエッチングレートよりウェットエッチングレートが遅い第２の絶縁膜を積層し、第２の絶縁膜上に、第２の絶縁膜のウェットエッチングレートよりウェットエッチングレートが速く、第１の絶縁膜のウェットエッチングレートよりウェットエッチングレートが遅い第３の絶縁膜を積層し、第３の絶縁膜上にパターニングされたレジスト膜を積層し、レジスト膜をマスクとして第３の絶縁膜のウェットエッチングを行い上部開口部を形成し、レジスト膜をマスクとして第２および第１の絶縁膜のドライエッチングを行い上部開口部に連通した下部開口部を形成するので、上部開口部を精度よく形成することができる半導体装置の製造方法を提供することが可能となる。
【００３７】
また、この発明の請求項２によれば、請求項１において、第１の絶縁膜は、ＳＯＧ膜を塗布し、熱処理を加えて積層するので、凹凸を確実に緩和する半導体装置の製造方法を提供することが可能となる。
【００３８】
また、この発明の請求項３によれば、請求項１または請求項２において、第２の絶縁膜は、ＳｉＨ４系プラズマシリコン酸化膜、または、オキシナイトライド膜、または、窒化膜、または、スパッタシリコン酸化膜にて成り、第３の絶縁膜は、プラズマＴＥＯＳ膜にて成るので、上部開口部を確実に精度よく形成することができる半導体装置の製造方法を提供することが可能となる。
【００３９】
また、この発明の請求項４によれば、請求項１ないし請求項３のいずれかにおいて、上部開口部の開口径および開口深さに応じて第３の絶縁膜の膜厚を決定して積層するので、第３の絶縁膜の膜厚により上部開口部の開口径および開口深さを所望の値に制御することができる半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図２】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図３】この発明の実施の形態２の半導体装置の製造方法を示す断面図である。
【図４】この発明の実施の形態２の半導体装置の製造方法を示す断面図である。
【図５】この発明の実施の形態３の半導体装置の製造方法を示す断面図である。
【図６】この発明の実施の形態３の半導体装置の製造方法を示す断面図である。
【図７】この発明の実施の形態４の半導体装置の製造方法を示す断面図である。
【図８】従来の半導体装置の製造方法を示す断面図である。
【図９】従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
１　半導体基板、４　ＳＯＧ膜、５，５０　上層ＴＥＯＳ膜、
６　レジスト膜、７，７０　上部開口部、８，８０　下部開口部、
１０，３０，３１，１００　第２の絶縁膜。
【図１】
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【図２】
2004047519.tif 000004
【図３】
2004047519.tif 000005
【図４】
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【図５】
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【図６】
2004047519.tif 000008
【図７】
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【図８】
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【図９】
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