(57)【要約】【課題】コンタクト領域における隣り合う配線間距離が従来よりも広く、配線同士の好ましくない短絡を回避することができる半導体装置およびその製造方法を提供する。【解決手段】半導体装置１００は、半導体基板１１０の内部または半導体基板１１０の表面上に設けられた導電体１３０と、半導体基板１１０の表面上または導電体１３０の表面上に設けられた絶縁層１５０と、絶縁層１５０を貫通して導電体１３０に達するコンタクトホール１６０と、コンタクトホール１６０の内部に充填され導電体１３０に電気的に接続された導電体１７０と、絶縁層１５０の表面領域のうちコンタクトホール１６０が設けられているコンタクト領域Ｃを通過するように延在しかつコンタクト領域Ｃ内において少なくとも一方の側辺が導電体１７０に接している配線２００とを備えている。【選択図】　図２
2004047626.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の内部または半導体基板の表面上に設けられた第１の導電体と、
前記半導体基板の表面上または第１の導電体の表面上に設けられた絶縁層と、
前記絶縁層を貫通して前記第１の導電体に達するコンタクトホールと、
前記コンタクトホールの内部に充填され、前記第１の導電体と電気的に接続された第２の導電体と、
前記絶縁層の表面領域のうち前記コンタクトホールが設けられているコンタクト領域を通過するように延在しかつ前記コンタクト領域内において少なくとも一方の側辺が前記第２の導電体に接している配線とを備えた半導体装置。
【請求項２】
前記コンタクト領域内において、前記配線の両側辺が前記第２の導電体に接することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記コンタクトホールの径は前記配線の両側辺間の距離よりも広いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記コンタクト領域の外部の前記絶縁層の表面領域においては、前記配線の両側辺は前記絶縁層に接することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記絶縁層の表面領域において複数の前記配線がほぼ平行に延在し、
前記コンタクト領域は、前記絶縁層の表面領域において前記配線が延在する方向に対してほぼ直交する方向に、他のコンタクト領域と隣り合っていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記絶縁層の表面領域において複数の前記配線がほぼ平行に延在し、
前記コンタクト領域は、前記絶縁層の表面領域において前記配線が延在する方向に対してほぼ直交する方向に、該コンタクト領域を通過する前記配線以外の配線と隣り合っていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第２の導電体はドープトポリシリコンから成り、
前記絶縁層はシリコン酸化材料から成り、
前記配線は金属材料から成ることを特徴とする請求項１から請求項６のいずれかに記載の半導体装置。
【請求項８】
半導体基板の内部または半導体基板の表面上に第１の導電体を形成するステップと、
前記半導体基板の表面上または第１の導電体の表面上に絶縁層を形成するステップと、
前記絶縁層をエッチングすることによって前記第１の導電体に達するコンタクトホールを形成するステップと、
前記コンタクトホール内に第２の導電体を堆積するステップと、
前記絶縁層の表面領域のうち前記コンタクトホールが設けられているコンタクト領域を通過する配線溝であって、前記コンタクト領域内において前記第２の導電体内に該配線溝を形成する配線溝形成ステップと、
前記配線溝に第３の導電体を充填する第３の導電体充填ステップとを具備する半導体装置の製造方法。
【請求項９】
前記第３の導電体充填ステップ前に、前記配線溝の内壁のうち、前記コンタクト領域の内部の前記第２の導電体から成る側壁と前記コンタクト領域の外部の前記絶縁層から成る側壁とをエッチング液に晒すステップをさらに具備することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２の導電体はドープトポリシリコンから成り、
前記絶縁層はシリコン酸化材料から成り、
前記配線は金属材料から成ることことを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来からＤＲＡＭやＮＡＮＤ型の半導体記憶装置（例えば、ＮＡＮＤ型Ｆｌａｓｈメモリ）にコンタクトホールおよび配線を形成する方法としてデュアルダマシン法が用いられている。
【０００３】
図７（Ａ）および図７（Ｂ）は、それぞれ従来のデュアルダマシン法を用いて形成されたＤＲＡＭ製品およびＮＡＮＤ製品のビットライン配線の一部を拡大した平面図である。図７（Ａ）および図７（Ｂ）に示されている破線楕円Ｃは、セル部のコンタクトホールが形成されているコンタクト領域Ｃを示す。
【０００４】
一般に、図７（Ａ）に示すようにＤＲＡＭのコンタクト領域Ｃは、互いに隣り合うことなく、他の配線に隣り合っている。一方で、図７（Ｂ）に示すようにＮＡＮＤ製品のメモリセル部のコンタクト領域Ｃは互いに隣り合っている。
【０００５】
図７（Ａ）および図７（Ｂ）に示すとおり、コンタクト領域Ｃは、隣り合う配線または隣り合う他のコンタクト領域Ｃの方向へ大きく突出している。それによって、コンタクト領域Ｃにおける配線間距離が小さくなるので、配線同士が短絡する危険性が高い。ＮＡＮＤ製品においてはコンタクト領域Ｃ同士が互いに隣り合っているので、特に、コンタクト領域Ｃにおいて配線同士が短絡する危険性が高い。
【０００６】
図８は、図７（Ａ）に示す半導体装置のＸ−Ｘ線に沿った断面図である。シリコン基板１０の表面領域に素子分離部２０およびドープトシリコン領域３０が設けられている。シリコン基板１０の表面上には、シリコン窒化膜４０およびシリコン酸化膜５０が形成されている。シリコン窒化膜４０およびシリコン酸化膜５０にはコンタクトホール６０が設けられ、コンタクトホール６０にはドープトポリシリコン７０が充填されている。さらに、ドープトポリシリコン７０の上およびシリコン酸化膜５０には、２種類の金属層８０、９０から成る配線２が形成されている。
【０００７】
図８に示すように、従来の半導体装置によれば、コンタクト領域Ｃ内の配線２の幅Ｌ１は、コンタクトホール６０の径Ｒよりも大きい。その結果、コンタクト領域Ｃにおける配線間距離Ｓが小さくなってしまう。このように幅Ｌ１が径Ｒよりも大きくなってしまう原因は、従来の半導体装置の製造方法にある。そこで、次に、従来の半導体装置の製造方法について述べる。
【０００８】
図９（Ａ）から図１０（Ｅ）は、従来の半導体装置の製造方法をプロセス順に示したフロー図である。
【０００９】
図９（Ａ）において、シリコン基板１０上には、トレンチキャパシタ、不純物拡散層、ゲート配線層（いずれも図示せず）および素子分離部２０が既に形成されている。シリコン基板１０の表面上に層間絶縁膜としてシリコン窒化膜４０およびシリコン酸化膜５０が堆積され、さらに平坦化されている。
【００１０】
図９（Ｂ）において、次に、フォトリソグラフィ技術およびドライエッチング法によりシリコン酸化膜５０およびシリコン窒化膜４０をエッチングする。これにより、ＤＲＡＭのセル部におけるビットラインのコンタクトホール６０を形成する。
【００１１】
図９（Ｃ）において、次に、コンタクトホール６０の底部の自然酸化膜を除去するためにフッ酸処理を施す。このときのフッ酸処理を第１のフッ酸処理とする。
【００１２】
図９（Ｄ）において、次に、ＬＰ‐ＣＶＤ法によりＮ型の不純物をドープしたドープトポリシリコン７０を堆積し、ドライエッチング法によりシリコン酸化膜５０上のポリシリコン７０およびコンタクトホール６０内にあるポリシリコン７０の一部を除去する。
【００１３】
図９（Ｅ）において、次に、フォトリソグラフィ法およびドライエッチング法により周辺回路部のコンタクトホール６１を形成する。
【００１４】
図１０（Ａ）において、フォトリソグラフィ工程における反射防止用の塗布膜９１が塗布され、図１０（Ｂ）において、フォトリソグラフィ法およびドライエッチング法により塗布膜９１およびシリコン酸化膜５０をエッチングする。これにより、ビットラインの配線溝９２を形成する。図１０（Ｃ）においてレジスト９３および塗布膜９１が除去される。
【００１５】
図１０（Ｄ）において、次に、シリコン基板１０の露出部分およびドープトポリシリコン７０の表面にある自然酸化膜を除去するためにフッ酸処理を施す。このときのフッ酸処理を第２のフッ酸処理とする。
【００１６】
図１０（Ｅ）において、次に、チタン９４をスパッタ法により堆積し、Ｎ２雰囲気中で熱処理を施す。これによって、周辺回路部のコンタクトホール６１の穴底およびセル部のドープトポリシリコン７０の表面にチタンシリサイドを形成する。コンタクトホール６１の穴底およびドープトポリシリコン７０の表面以外の残りのチタン９４は窒化される。その後、タングステンを堆積し、ＣＭＰ法によりシリコン酸化膜５０の表面上の窒化チタンおよびタングステンを除去することにより、図８に示した構造を有する半導体装置が形成される。
【００１７】
【発明が解決しようとする課題】
このような従来の製造方法によって、図９（Ｃ）に示すように、コンタクトホール６０の径は第１のフッ酸処理によって拡大されている。また、図１０（Ｄ）に示すように、ドープトポリシリコン７０の上方にあるコンタクトホール６０の径は第２のフッ酸処理によって拡大されている。
【００１８】
この第２のフッ酸処理によって、配線２の幅Ｌ１は、コンタクトホール６０の径Ｒよりも大きくなってしまう。その結果、図７（Ａ）に示したとおり、メモリセル部のビットラインの配線間距離Ｓが小さくなる。
【００１９】
この問題を解決する方策として、当初から予めコンタクトホール６０の径（図９（Ｂ）参照）やビットライン配線の幅（図１０（Ｂ）参照）を小さくしておくことが考えられる。しかし、ＤＲＡＭ製品においてセル部のビットライン配線のピッチは、メモリセル部の面積を小さくするために、フォトリソグラフィ法で形成可能な最小のデザインルールで設計されている。従って、レジストスペース寸法をさらに小さくすることは困難である。また、コンタクトホール６０を形成する際のレジストの開口パターンの径を小さくすることも、フォトリソグラフィ法の能力上限界がある。さらに、コンタクトホール６０を形成する際のレジストの開口パターンの径を小さくすることが可能であったとしても、結果としてコンタクト抵抗を上昇させるという問題に繋がる。
【００２０】
これらの問題点は、ＤＲＡＭ製品と類似構造を持った他の製品（例えば、図７（Ｂ）に示すＮＡＮＤ製品）についても同様に存在する。
【００２１】
そこで、本発明の目的は、コンタクト領域における隣り合う配線間距離が従来よりも広く、配線同士の好ましくない短絡を回避することができる半導体装置およびその製造方法を提供することである。
【００２２】
【課題を解決するための手段】
本発明に従った実施の形態による半導体装置は、半導体基板の内部または半導体基板の表面上に設けられた第１の導電体と、前記半導体基板の表面上または第１の導電体の表面上に設けられた絶縁層と、前記絶縁層を貫通して前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの内部に充填され、前記第１の導電体と電気的に接続された第２の導電体と、前記絶縁層の表面領域のうち前記コンタクトホールが設けられているコンタクト領域を通過するように延在しかつ前記コンタクト領域内において少なくとも一方の側辺が前記第２の導電体に接している配線とを備える。
【００２３】
好ましくは、前記コンタクト領域内において、前記配線の両側辺が前記第２の導電体に接する。
【００２４】
好ましくは、前記コンタクトホールの径は前記配線の両側辺間の距離よりも広い。
【００２５】
好ましくは、前記コンタクト領域の外部の前記絶縁層の表面領域においては、前記配線の両側辺は前記絶縁層に接する。
【００２６】
前記絶縁層の表面領域において複数の前記配線がほぼ平行に延在し、前記コンタクト領域は、前記絶縁層の表面領域において前記配線が延在する方向に対してほぼ直交する方向に、他のコンタクト領域と隣り合うように構成してもよい。
【００２７】
前記絶縁層の表面領域において複数の前記配線がほぼ平行に延在し、前記コンタクト領域は、前記絶縁層の表面領域において前記配線が延在する方向に対してほぼ直交する方向に、該コンタクト領域を通過する前記配線以外の配線と隣り合うように構成してもよい。
【００２８】
好ましくは、前記第２の導電体はドープトポリシリコンから成り、前記絶縁層はシリコン酸化材料から成り、前記配線は金属材料から成る。
【００２９】
本発明に従った実施の形態による半導体装置の製造方法は、半導体基板の内部または半導体基板の表面上に第１の導電体を形成するステップと、前記半導体基板の表面上または第１の導電体の表面上に絶縁層を形成するステップと、前記絶縁層をエッチングすることによって前記第１の導電体に達するコンタクトホールを形成するステップと、前記コンタクトホール内に第２の導電体を堆積するステップと、前記絶縁層の表面領域のうち前記コンタクトホールが設けられているコンタクト領域を通過する配線溝であって、前記コンタクト領域内において前記第２の導電体内に該配線溝を形成する配線溝形成ステップと、前記配線溝に第３の導電体を充填する第３の導電体充填ステップとを具備する。
【００３０】
好ましくは、前記第３の導電体充填ステップ前に、前記配線溝の内壁のうち、前記コンタクト領域の内部の前記第２の導電体から成る側壁と前記コンタクト領域の外部の前記絶縁層から成る側壁とをエッチング液に晒すステップをさらに具備する。
【００３１】
好ましくは、前記第２の導電体はドープトポリシリコンから成り、前記絶縁層はシリコン酸化材料から成り、前記配線は金属材料から成る。
【００３２】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。尚、本実施の形態は本発明を限定するものではない。
【００３３】
図１（Ａ）および図１（Ｂ）は、本発明に係る実施の形態に従った半導体装置を部分的に拡大した平面図である。図１（Ａ）はＤＲＡＭ型製品のメモリセル部および周辺回路部を示し、図１（Ｂ）はＮＡＮＤ製品のメモリセル部のみを示している。
【００３４】
図１（Ａ）および図１（Ｂ）に示す破線楕円Ｃは、メモリセル部のコンタクト領域を示す。コンタクト領域Ｃには互いにほぼ平行に延在する複数のビットライン配線２００（以下、配線２００という）が通過している。配線２００は２層の金属化合物層、例えば、窒化チタン層１８０およびタングステン層１９０から成る。コンタクト領域Ｃおよび配線２００は絶縁層として設けられているシリコン酸化膜１５０の表面に埋め込まれているので、配線２００間にはシリコン酸化膜１５０が存在し配線２００間は電気的に絶縁されている。
【００３５】
コンタクト領域Ｃの内部において、配線２００の両側辺には導電体として設けられているドープトポリシリコン１７０が接している。それによりドープトポリシリコン１７０は配線２００と電気的に接続されている。即ち、コンタクト領域Ｃの内部では、配線２００はドープトポリシリコン１７０に埋め込まれており、配線２００の両側辺はドープトポリシリコン１７０の内側に存在している。一方で、コンタクト領域Ｃの外部においては、配線２００の両側辺はシリコン酸化膜１５０と接している。また、コンタクト領域Ｃの内部における配線２００の幅Ｌ２は、コンタクト領域Ｃの外部における配線２００の幅Ｌ３に比較して狭く形成されている。
【００３６】
尚、一般に、図１（Ａ）に示すようにＤＲＡＭ製品のメモリセル部のコンタクト領域Ｃは、それら同士が互いに隣り合うことなく、配線２００と隣り合う。即ち、シリコン酸化膜１５０の表面領域において、コンタクト領域Ｃは、配線２００が延在する方向に対してほぼ直交する方向（矢印Ｄの方向）に、該コンタクト領域Ｃを通過する配線以外の配線２００と隣り合っている。
【００３７】
一方で、図１（Ｂ）に示すようにＮＡＮＤ製品のメモリセル部のコンタクト領域Ｃは互いに隣り合っている。即ち、シリコン酸化膜１５０の表面領域において、コンタクト領域Ｃは、配線２００が延在する方向に対してほぼ直交する方向（矢印Ｄの方向）に、他のコンタクト領域Ｃと隣り合っている。
【００３８】
図２は、図１（Ａ）に示す半導体装置１００のＹ−Ｙ線に沿った断面図である。シリコン基板１１０の表面領域には素子分離部１２０およびドープトシリコン領域１３０が形成されており、シリコン基板１１０の表面上にはシリコン窒化膜１４０およびシリコン酸化膜１５０が形成されている。シリコン窒化膜１４０およびシリコン酸化膜１５０にはコンタクトホール１６０が設けられている。コンタクトホール１６０はシリコン窒化膜１４０およびシリコン酸化膜１５０を貫通してドープトシリコン領域１３０に達する。コンタクトホール１６０にはドープトポリシリコン１７０が充填されており、それにより、ドープトポリシリコン１７０はドープトシリコン領域１３０と電気的に接続されている。
【００３９】
コンタクト領域Ｃにおいては、ドープトポリシリコン１７０の内側に配線２００が埋め込まれている。これによって、配線２００の両側面および底面はドープトポリシリコン１７０に接しており、配線２００はドープトポリシリコン１７０と電気的に接続される。
【００４０】
一方、コンタクト領域Ｃの外部においては、シリコン酸化膜１５０に配線２００が埋め込まれている。これにより、互いに隣り合った配線２００同士の短絡を防止している。
【００４１】
本実施の形態によれば、コンタクト領域Ｃ内の配線２００の幅Ｌ２は、コンタクトホール１６０の径Ｒよりも小さい。その結果、コンタクト領域Ｃ内におけるシリコン酸化膜１５０の表面レベルには配線２００の両側辺にドープトポリシリコン１７０が現れる。
【００４２】
また、配線２００の幅Ｌ２がコンタクトホール１６０の径Ｒよりも小さいので、互いに隣り合った配線２００間の距離Ｓ´は従来の配線間距離Ｓ（図８参照）よりも大きい。このこと（Ｓ＜Ｓ´）は、通常、メモリセル部のビットライン配線のライン幅とビットライン配線間のスペース幅との和が一定（Ｌ１＋Ｓ＝Ｒ＋Ｓ´）であり、かつ、従来における配線幅Ｌ１がコンタクトホール１６０の径Ｒよりも大きい（Ｌ１＜Ｒ）がことから導出される。
【００４３】
このように、本実施の形態によれば、配線２００間の距離Ｓ´が従来と比較して大きくなるので、メモリセル部のビットライン配線間の短絡を未然に防止することができる。
【００４４】
尚、配線２００のうちシリコン酸化膜１５０内に埋め込まれている部分のライン幅は、従来と同様に幅Ｌ３である。また、周辺回路部のコンタクトおよび配線は、ドープトポリシリコン１７０を用いることなく、窒化チタン１８０およびタングステン層１９０から成る２層の金属化合物層のみを用いて形成されている。このようにメモリセル部と周辺回路部とで異なる２種類のコンタクトを用いている理由は次の通りである。メモリセル部のコンタクトはその一部が素子分離領域１２０に接触する、いわゆる、ボーダーレスコンタクトを採用している。よって、コンタクトの接合リーク電流を抑制するためにコンタクトに金属材料を用いることができない。それに対し、周辺回路部は素子分離領域１２０に接触しない、いわゆる、ボーダードコンタクトを採用している。よって、コンタクトに金属材料が使用可能だからである。
【００４５】
次に、半導体装置１００の製造方法を説明する。図３（Ａ）から図６（Ｃ）は、半導体装置１００の製造方法をプロセス順に示したフロー図である。図３（Ａ）から図６（Ｃ）に示すプロセスによってビットライン配線およびビットラインコンタクトがデュアルダマシン法により形成される。
【００４６】
図３（Ａ）において、シリコン基板１１０上には、トレンチキャパシタ、不純物拡散層、ゲート配線層（いずれも図示せず）および素子分離部１２０が既に形成されている。シリコン基板１１０の表面上に層間絶縁膜としてシリコン窒化膜１４０およびシリコン酸化膜１５０をそれぞれ約２０ｎｍおよび約６００ｎｍの膜厚で堆積し、その後、ＣＭＰ法により平坦化する。
【００４７】
図３（Ｂ）において、メモリセル部のビットラインのコンタクト１６０を形成するために、フォトリソグラフィ法によりレジストパターン１０２がシリコン酸化膜１５０上に形成される。
【００４８】
図３（Ｃ）において、次に、ドライエッチング法によりシリコン窒化膜１４０をストッパとしてシリコン酸化膜１５０をエッチングし、さらに、ドライエッチング法によりシリコン窒化膜１４０をエッチングする。これにより、コンタクトホール１６０が形成される。その後、アッシング法によりレジストパターン１０２を除去する。
【００４９】
図４（Ａ）において、次に、コンタクトホール１６０の穴底の自然酸化膜を除去するためにフッ酸処理が施される。このときのフッ酸処理を第１のフッ酸処理とする。第１のフッ酸処理は、シリコン熱酸化膜を約５ｎｍエッチングする程度のものである。この第１のフッ酸処理によって、素子分離部１２０およびコンタクトホール１６０の側壁が幾分エッチングされる。
【００５０】
図４（Ｂ）において、次に、ＬＰ‐ＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により不純物をドープしたドープトポリシリコン１７０を約３００ｎｍの膜厚に堆積する。さらに、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法によりシリコン酸化膜１５０の表面より上のドープトポリシリコン１７０を除去する。この工程により、ドープトポリシリコン１７０がコンタクトホール１６０内に充填される。
【００５１】
図４（Ｃ）において、次に、周辺回路部のビットラインのコンタクトを形成するために、レジストパターン１０４がフォトリソグラフィ法により形成される。
【００５２】
図５（Ａ）において、次に、ドライエッチング法によりシリコン基板１１０をストッパとしてシリコン酸化膜１５０およびシリコン窒化膜１４０をエッチングする。これにより、周辺回路部にビットラインのコンタクトホール１６１を形成する。さらに、アッシング法によりレジストパターン１０４を除去する。
【００５３】
図５（Ｂ）において、次に、ビットラインの配線２００を形成するために、反射防止用の塗布膜１０６を約１００ｎｍの膜厚に塗布した後、レジストパターン１０８をフォトリソグラフィ法により形成する。
【００５４】
図５（Ｃ）において、次に、ドライエッチング法により塗布膜１０６およびシリコン酸化膜１５０、ドープトポリシリコン１７０を、シリコン酸化膜１５０の表面から約２００ｎｍの深さにエッチングする。これにより、配線２００に用いられる配線溝１９２が形成される。
【００５５】
図６（Ａ）において、次に、アッシング法によりレジストパターン１０８および塗布膜１０６を除去する。
【００５６】
図６（Ｂ）において、次に、コンタクトホール１６１の底部において露出したシリコン基板１１０にある自然酸化膜および配線溝１９２の表面（ドープトポリシリコン７０の表面）にある自然酸化膜を除去するためにフッ酸処理を施す。このときのフッ酸処理を第２のフッ酸処理とする。第２のフッ酸処理は、シリコン熱酸化膜を約５ｎｍエッチングする程度のものである。
【００５７】
第２のフッ酸処理によって、シリコン酸化膜１５０がエッチングされるので、メモリセル部におけるシリコン酸化膜１５０内に形成される配線溝１９３の側壁がエッチングされる。それにより、配線溝１９３のライン幅が拡がる。また、周辺回路部におけるコンタクトホール１６１の径も同様に第２のフッ酸処理によって拡がる。
【００５８】
一方で、メモリセル部におけるコンタクト領域の配線溝１９２はドープトポリシリコン１７０の内側に形成され、配線溝１９２の側面はドープトポリシリコン１７０から成る。ポリシリコンはシリコン酸化膜よりもフッ酸によるエッチング速度が遅いので、配線溝１９２のライン幅は配線溝１９３に比較して拡がらない。もし、配線溝１９２のライン幅が拡がった場合であっても、配線溝１９２の幅がドープトポリシリコン１７０の幅以下である限りは、コンタクト領域Ｃ（図１参照）の幅が拡がらないので問題はない。
【００５９】
図６（Ｃ）において、次に、スパッタ法によりチタン層１７９を約３０ｎｍの膜厚に堆積する。さらに、窒素ガス雰囲気中で熱処理を施すことによって、コンタクト領域Ｃ内における配線溝１９２の側面および底面にあるチタン層１７９の一部、並びに、コンタクトホール１６１の底面にあるチタン層１７９をチタンシリサイドにし、その他のチタン層１７９を窒化チタン層１８０にする。この熱処理により形成された窒化チタン層１８０は配線の一部として用いられ、チタンシリサイドはコンタクトのために用いられる。尚、コンタクト領域Ｃ内においてチタン層１７９のいずれの部分がチタンシリサイドになるかは明確でないので、チタンシリサイドは図示していない。
【００６０】
その後、タングステン層１９０を約４００ｎｍの膜厚に堆積し、ＣＭＰ法によりシリコン酸化膜１５０の表面レベルまで窒化チタン層１８０およびタングステン層１９０を除去する。この工程により、図２に示すビットラインのコンタクトおよびビットラインの配線が形成される。
【００６１】
本実施の形態による半導体装置の製造方法では、第２のフッ酸処理において、配線溝１９２の側壁にはドープトポリシリコン１７０が存在する。よって、第２のフッ酸処理により配線溝１９２が横方向に拡大することが防止される。それにより、図１（Ａ）に示すとおり、コンタクト領域Ｃの幅が従来よりも小さくなり、配線２００同士が短絡することを防止できる。
【００６２】
以上では図１（Ａ）に示したＤＲＡＭ製品に関して記述してきたが、本実施の形態はこれに限らず類似の構造を有する他の製品についても適用可能である。例えば、図１（Ｂ）に示すようにＮＡＮＤ製品にも適用可能である。
【００６３】
図１（Ｂ）に示すＮＡＮＤ製品の場合、メモリセル部のコンタクト領域Ｃ間の間隔は、図７（Ｂ）に示す従来のＮＡＮＤ製品のコンタクト領域Ｃ間の間隔よりも広くなる。よって、ＮＡＮＤ製品においても、配線２００同士が短絡することを防止できる。
【００６４】
尚、図１に示すように、本実施の形態によれば、配線２００はシリコン酸化膜１５０の表面において部分的に異なる材料に接している。即ち、コンタクト領域Ｃ内にある配線２００の両側辺はドープトポリシリコン１７０に接し、コンタクト領域Ｃの外部にある配線２００の両側辺はシリコン酸化膜１５０に接している。
【００６５】
コンタクト領域Ｃの外部にもドープトポリシリコン１７０が存在する場合には、コンタクト領域Ｃの外部においても配線２００がドープトポリシリコン等の配線２００よりも高抵抗の導電体に接することになり、配線２００のライン幅は、配線２００の幅に該導電体の幅を加算しなければならない。従って、配線の抵抗を本実施の形態と同程度に低く維持しようとするとライン幅が広くなってしまい、その結果、配線同士が短絡する危険性が高くなる。一方で、配線のライン幅を本実施の形態と同程度に狭く維持しようとすると配線抵抗が高くなってしまい、その結果、半導体装置の動作速度の低下を招く。
【００６６】
従って、コンタクト領域Ｃ内のみにドープトポリシリコン１７０が存在することによって、幅が狭くかつ低抵抗である配線を形成することが可能になる。
【００６７】
本実施の形態に含まれる各構成要素の材料は特に限定しない。例えば、シリコン基板１１０はガリウムを含む半導体であってもよい。ドープトシリコン１３０に代えて配線２００よりも下層にある金属配線を採用してもよい。ドープトシリコン１３０に代えて金属配線を採用した場合、半導体装置は多層配線構造になる。シリコン酸化膜１５０は炭素を含む絶縁材料であってもよい。さらに、配線２００にはタングステン層１９０が使用されているが、タングステン層１９０に代えて他の低抵抗の金属、例えば、銅やアルミニウムなどを使用してもよい。
【００６８】
【発明の効果】
本発明に従った半導体装置によれば、コンタクト領域における隣り合う配線間距離が従来よりも広く、配線同士の好ましくない短絡を回避することができる。
【００６９】
また、本発明に従った半導体装置の製造方法によれば、コンタクト領域における隣り合う配線間距離が従来よりも広く、配線同士の好ましくない短絡を回避した半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態に従った半導体装置を部分的に拡大した平面図。
【図２】図１（Ａ）に示す半導体装置１００のＹ−Ｙ線に沿った断面図。
【図３】半導体装置１００の製造方法をプロセス順に示したフロー図。
【図４】図３に続く半導体装置１００の製造方法をプロセス順に示したフロー図。
【図５】図４に続く半導体装置１００の製造方法をプロセス順に示したフロー図。
【図６】図５に続く半導体装置１００の製造方法をプロセス順に示したフロー図。
【図７】従来のデュアルダマシン法を用いて形成されたＤＲＡＭ製品およびＮＡＮＤ製品のビットライン配線の一部を拡大した平面図。
【図８】図７（Ａ）に示す半導体装置のＸ−Ｘ線に沿った断面図。
【図９】従来の半導体装置の製造方法をプロセス順に示したフロー図。
【図１０】図９に続く従来の半導体装置の製造方法をプロセス順に示したフロー図。
【符号の説明】
１００　半導体装置
１１０　シリコン基板
１２０　素子分離部
１３０　ドープトシリコン領域
１４０　シリコン窒化膜
１５０　シリコン酸化膜
１６０、１６１　コンタクトホール
１７０　ドープトポリシリコン
１８０　窒化チタン（またはシリサイド）
１９０　タングステン層
１９２、１９３　配線溝
２００　ビットライン配線
Ｃ　コンタクト領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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