(57)【要約】【課題】半導体基板上の回路について不良のデータ送付が不要な半導体装置、その製造方法、及びその検査方法を提供すること。【解決手段】半導体回路の接続用パッド３を備える半導体基板１と、半導体基板１上に形成され接続用パッド３に導電接続される再配線４と、再配線４上に導電接続されるバンプ８と、バンプ８の形成部位を除いて再配線４上に形成された保護膜７を備える半導体装置において、保護膜７の所定の位置に開口部９を設け、開口部９から露出する再配線４を半導体回路の検査用パッド１０とした。従って、接続用パッド３と検査用パッド１０は導電接続されているため、ＣＳＰ化後に基板１上の半導体回路の電気的検査を行うことができ、不良品に直接マークすることで不良データを後工程に送付する手間を省くことができる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
半導体回路への接続用パッドをその表面に備える半導体基板と、前記半導体基板上に形成され前記接続用パッドに電気的に接続される再配線と、前記再配線上に電気的に接続される接続端子としてのバンプと、前記バンプの形成部位を除いて前記再配線上に形成され、当該再配線を保護する保護膜とを備える半導体装置において、
前記保護膜の所定の位置に、前記再配線が露出する開口部を形成し、前記開口部から露出する前記再配線を前記半導体回路の検査用パッドとすることを特徴とする半導体装置。
【請求項２】
前記検査用パッドは、前記接続用パッド上の前記再配線部に設けられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
接続用パッドをその表面に備える半導体基板上において、当該接続用パッドに電気的に接続されるように再配線を形成する工程と、前記再配線上に電気的に接続される接続端子としてのバンプを形成する工程と、前記バンプの形成部位を除いて前記再配線上を保護する保護膜を形成する工程を具備する半導体装置の製造方法において、
前記保護膜の所定の位置に、前記再配線が露出する開口部を形成する工程を備え、この開口部から露出する前記再配線を、前記半導体回路の検査用パッドとして利用することを特徴とする半導体装置の製造方法。
【請求項４】
前記検査用パッドは、前記接続用パッド上に形成されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記半導体装置は、請求項３又は請求項４に記載の製造方法により形成された後に、ウエハ状態のまま電気的に検査されることを特徴とする半導体装置の検査方法。
【請求項６】
前記検査用パッドに検査用プローブを当接することにより、前記半導体装置が電気的に検査されることを特徴とする請求項５に記載の半導体装置の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、再配線により接続端子を再配列する半導体装置、その製造方法、及びその検査方法に関するものである。
【０００２】
【従来の技術】
近年半導体パッケージは、高密度半導体パッケージであるＣＳＰ（Ｃｈｉｐ　Ｓｃａｌｅ　Ｐａｃｋａｇｅ　或いはＣｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ）が注目され、様々な技術が検討・開発されている。
【０００３】
ここで、ＣＳＰの一例を図６に示す。半導体基板１上には、半導体回路の接続用パッド３が形成されており、再配線４が接続用パッド３に電気的に接続されている。そして、当該再配線４が例えばエリアアレイ状に再配置されたバンプ８に電気的に接続されている。その際、再配線４上は、バンプ８との接続箇所を除いて保護膜７により保護されている。従って、半導体基板１上の回路の電気的検査は、半導体基板１上に再配線４やバンプ８を形成するＣＳＰ化工程の前に、ウエハ状態のまま例えば専用のプローブカードを半導体回路の接続用パッドに接触させることにより行われる。
【０００４】
【発明が解決しようとする課題】
しかしながら、電気的検査により断線等の不良と判断された半導体基板１は、次工程であるＣＳＰ化工程での汚染を防ぐため、その場で基板１表面に不良マークを付けるインキングはせずに、次工程以降へ不良データを送付して、例えばダイシング後の外観検査時に不良チップとして処理しなければならないという煩わしさがある。
【０００５】
本発明は上記問題点に鑑み、半導体基板上の回路について不良データの送付が不要な半導体装置、その製造方法、及びその検査方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成する為に、請求項１に記載の半導体装置は、半導体回路への接続用パッドをその表面に備える半導体基板と、半導体基板上に形成され接続用パッドに電気的に接続される再配線と、再配線上に電気的に接続される接続端子としてのバンプと、バンプの成形部位を除いて再配線上に形成され、再配線を保護する保護膜とを備えており、保護膜の所定の位置に再配線が露出する開口部を形成し、開口部から露出する再配線を半導体回路の検査用パッドとすることを特徴とする。
【０００７】
従来、半導体基板上の半導体回路の良否判定は、ＣＳＰ化工程の前に実施され、その際汚れ等の問題から不良の半導体基板上にインキングはされずに、その不良データを次工程以降へ送る必要があった。しかしながら、上記のように、半導体回路の接続用パッドに電気的に接続された検査用パッドを用いることで、ＣＳＰ化後に半導体回路の電気的検査を行うことが可能となり、半導体回路に問題があった場合は、半導体基板上にインキングを行うことができるため、不良データを次工程へ送る手間を省くことができる。
【０００８】
請求項２に記載のように、接続用パッド上の再配線部に検査用パッドが形成されていることが好ましい。半導体回路の電気的検査のため、接続用パッド上以外の再配線部を検査用パッドとした場合、再配線部の細さから検査用プローブとの接触により断線等が発生する恐れがある。しかし、接続用パッド上の再配線部は、接続用パッド上に再配線が形成され、金属が２層となることにより金属層に厚さがあり、検査用プローブの接触に対する耐久性も高い。従って、接続用パッド上に検査用パッドを設けることにより、半導体回路の電気的検査を行う上での信頼性を高めることができる。
【０００９】
また、従来ワイヤボンディングされる半導体基板において、半導体回路の電気的な検査を行う際、接続用パッドにプローブカード等の検査用プローブが当接されるが、そういった半導体基板をＣＳＰ化するに当たって、ＣＳＰ化後の電気的検査のために新たに検査用プローブや検査用プログラムを開発・製作する必要があった。しかしながら、接続用パッド上の再配線部が露出するように、保護膜に開口部を形成し、開口部から露出した再配線を検査用パッドとすることにより、接続用パッドの位置と検査用パッドの位置がほぼ一致することから、従来の接続パッド用に作られた検査用プローブを、検査用パッドに用いることが可能となる。従って、新たに検査用プローブを開発及び製作する必要はなく、その検査プログラムも従来のものをそのまま使用できるため、製造コストを低減することができる。
【００１０】
請求項３及び請求項４に記載した半導体装置の製造方法は、請求項１及び請求項２に記載の半導体装置を製造するためのもので、その作用効果は、請求項１及び請求項２に記載した発明と同様であり、その説明を省略する。
【００１１】
請求項５に記載のように、上述した請求項３又は請求項４の製造方法により形成された半導体装置は、ウエハ状態のまま電気的に検査されることが好ましい。
【００１２】
本半導体装置は、再配線上の保護膜に開口部を設け、開口部に露出した再配線を半導体回路の検査用パッドとしている。従って、検査用パッドは半導体回路の接続用パッドに電気的に接続されているため、ウエハ状態のままＣＳＰ化する半導体装置の製造においても、その状態で半導体回路の電気的検査を行うことができる。また、請求項６に記載のように、検査用パッドにプローブカード等の検査用プローブが当接されることにより、半導体回路の電気的検査が一括して行われてもよい。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図に基づいて説明する。
（第１の実施の形態）
図１は、本実施の形態における半導体装置の断面図を示す。図１に基づいて、本発明の半導体装置の構造を説明する。
【００１４】
半導体基板１としては、例えばシリコン基板からなり、その表面に図示されないトランジスタや抵抗等の素子と、それらの素子に接続された配線２により半導体回路が形成されており、配線２の端部には接続用パッド３が形成されている。配線２及び接続用パッド３に用いられる材料としては、導電性に優れた金属であれば良く、例えばＡｌ，Ａｕ，Ｃｕ，Ｎｉ，Ａｇ等の内少なくとも１種類が用いられる。
【００１５】
接続用パッド３は、半導体基板１の例えば周辺部に設けられており、再配線４との接続箇所を除いて、配線２とともにその表面を例えばシリコン窒化膜からなるパッシベーション膜５にて覆われている。また、パッシベーション膜５の上部には、接続用パッド３と再配線４の接続箇所を除いて例えばポリイミドからなる層間絶縁膜６が形成されている。
【００１６】
そして、接続用パッド３に電気的に接続されつつ層間絶縁膜６の表面の所定の範囲にわたって、再配線４が形成されている。再配線４は、導電性に優れた金属からなり、例えばＡｕ，Ｃｕ，Ｎｉ，Ａｌ，Ａｇ等の内少なくとも１種類が用いられる。
【００１７】
再配線４上には再配線４を保護するための保護膜７が設けられている。但し、保護膜７は、バンプ８の接続箇所及び再配線４が露出する開口部９の部分について、保護膜７が取り除かれている。
【００１８】
そして、そのバンプ８の接続箇所において、例えば図示されないプリント基板等との接続端子として、再配線４と電気的に接続されるようにバンプ８が形成されている。バンプ８としては、例えばはんだボールが用いられる。
【００１９】
また、再配線４が露出する様に保護膜７が取り除かれて、所定の位置に形成された開口部９において、その開口部９から露出した再配線４が検査用パッド１０とされる。開口部９の設けられる位置としては、再配線４が形成されている範囲で、且つバンプ８との接続箇所以外の範囲に任意に設定することができる。但し、図１で示すように、接続用パッド３上の再配線４が露出するように開口部９が設けられることが好ましい。例えば、接続用パッド３上以外の再配線４が露出するように開口部９を設けた場合、検査用パッド１０に半導体回路の電気的検査のために図示されない検査用プローブを接触させることにより、細い再配線４が断線するといった不具合を起こす可能性がある。従って、接続用パッド３上の再配線４が露出するように開口部９を設け、露出した再配線４を検査用パッド１０とする。すると、検査用パッド１０に検査用プローブを接触させても、接続箇所の金属が、再配線４と接続用パッド３の２層からなるため、プローブの接触に対する耐久性が増し、断線等の危険性を低減できる。
【００２０】
次に、本半導体装置の製造工程の詳細を図２（ａ）〜（ｅ）に基づいて説明する。尚、図２（ａ）〜（ｅ）は、製造工程における工程別断面図である。
【００２１】
図２（ａ）に示すように例えばシリコン基板からなる半導体基板１上に、図示されないトランジスタや抵抗等の素子とともに回路を形成する配線２と、配線２に電気的に接続され外部端子との接続に用いられる接続用パッド３が形成される。そして、接続用パッド３に再配線４が接続する箇所を除いて、接続用パッド３と配線２が、絶縁保護されるように例えばシリコン窒化膜からなるパッシベーション膜５が形成される。尚、パッシベーション膜５としては、シリコン窒化膜以外にシリコン酸化膜を用いても良い。
【００２２】
次に、パッシベーション膜２の上層として、例えばスピンコート法等により一面に層間絶縁膜６が形成される。層間絶縁膜６としては、例えばポリイミドが用いられる。ここで、図２（ｂ）に示すように、接続用パッド３を再配線４と接続するために、層間絶縁膜６に開口部を設ける必要がある。従って、フォトリソグラフィにより開口部を設ける範囲にマスクをし、それ以外の層間絶縁膜６を硬化させた後、ケミカルドライエッチング（以下ＣＤＥ処理という）を用いて、接続用パッド３と再配線４を接続する範囲の層間絶縁膜６を除去する。
【００２３】
層間絶縁膜６の形成後、図２（ｃ）に示すように、再配線４が形成される。再配線４の下地層として、層間絶縁膜６の表面に図示されないシード層が形成される。シード層としては、例えばＣｕ等の金属が用いられ、層間絶縁膜６上に例えばスパッタ等により形成される。シード層はその上層に設けられる再配線４の成長を促進させるために形成されるため、再配線４と同じ金属を用いることが好ましい。そして、シード層の形成後、所定の範囲に再配線４を設けるようレジスト１１を形成し、その後、再配線４が例えば電解メッキ法により形成される。再配線４としては、導電性に優れた金属が用いられ、例えばＡｕ，Ｃｕ，Ｎｉ，Ａｌ，Ａｇ等の内少なくとも１種類が用いられる。
【００２４】
再配線４の形成後、レジスト１１の剥離とレジスト１１下部のシード層の除去を行い、図２（ｄ）に示すように保護膜７の形成を行う。先ず、全面に渡って例えばポリイミドからなる保護膜７をスピンコート法等により形成する。その後、フォトリソグラフィによりバンプ８の接続箇所及び検査用パッド１０を形成するための開口部９の部分をマスクし、保護膜７の硬化を行った後、例えばＣＤＥ処理によりバンプ８の接続箇所及び検査用パッド１０を形成するための開口部９のエッチングを行う。その結果、図２（ｄ）に示されるように、バンプ形成部１２と検査用パッド１０形成のための開口部９が形成される。
【００２５】
次いで、図２（ｅ）に示すように、バンプ８の形成を行う。図２（ｄ）にて形成されたバンプ形成部１２に例えばフラックスが印刷され、その後バンプ８として例えばはんだボールが搭載される。尚、用いられるはんだボールは、その材料として鉛−錫共晶はんだが用いられ、その融点は１８３℃である。搭載されたはんだボールは、その状態で、リフローはんだ付けが行われ、再配線４に電気的に接続される。このときのリフロー条件としては、バンプピッチやバンプ径によっても異なるが、例えば上述のはんだボールを溶融するため、ピーク温度がパッケージの表面で約２３０℃程度とする。そして、バンプ８が再配線４に接続された後、フラックスの除去がなされ、ウエハ状態から１個１個の半導体チップへ切り分ける図示されないダイシングが行われる。
【００２６】
このように、本発明の半導体装置は、再配線４を保護する保護膜７の所定の位置に開口部９を形成し、その開口部９から再配線４を露出させる構造を有していることから、露出した再配線４を半導体回路の電気的検査に用いる検査用パッド１０とすることができる。従って、半導体基板１に再配線４、バンプ８を形成してＣＳＰ化した後に、半導体基板上の回路の電気的検査を実行することができる。
【００２７】
また、本例においては、図３に示すように、１つのバンプ８に対して例えば２つの検査用パッド１０を再配線４を介して接続することができる。従来構造のＣＳＰにおいては、１つのバンプ８に２本の検査用プローブを当接しにくく、１本のプローブをバンプ８に接続させることとなり、プローブ自体のインピーダンス分の誤差が生じる。しかし、図３のように、２つの検査用パッド１０の一方のパッド１０に所定の電圧を印加し（フォース）、他方をセンシング専用のパッド１０とすることで、検査用プローブ（針）部分のインピーダンスによる誤差を無くすこともできる。
【００２８】
次に、半導体回路の電気的検査について図４及び図５に基づき説明する。尚、図４及び図５は半導体装置の検査の流れを示す図であり、図４は本発明のフロー図、図５は従来構造のＣＳＰにおけるフロー図である。
【００２９】
図５に示すように、先ずシリコンウエハ等の半導体基板１上に、例えばトランジスタや抵抗等の素子を含む回路が形成される（ステップ３０）。回路形成後、ウエハ上の何点かにおいて素子単体の電気的検査が行われ（ステップ３１）、ステップ３１の測定により得られた値が所定の管理値を外れている場合には、そのウエハは不良品として処分される。
【００３０】
ステップ３１の検査にてＯＫだったウエハについて、半導体回路の基本的性能および特性が検査される（ステップ３２）。この際、半導体回路の接続用パッド３にプローブカード等の図示されない検査用プローブを接触させることにより検査が実施される。検査の結果、不良として判断された半導体チップは、次工程のＣＳＰ化（ステップ３４）における汚染を防止するため、半導体チップ上に不良であることの目印であるインキングはされず、ステップ３３のようにステップ３６のダイシング後検査まで、不良データを送付する。この間、ステップ３４にてＣＳＰ化されたウエハ上の複数の半導体装置は、ステップ３５にて新たに接続端子として形成されたバンプ８の電気的検査を行い、その後１つ１つの半導体装置に切り分けられる。
【００３１】
切り分けられた半導体装置は、半導体装置毎に外観検査が実施され、検査後にプリント基板等に搭載される。そして、最後に製品規格に基づいて外観及び電気的な検査が実施され（ステップ３６）、合格となったものが半導体装置として出荷される。尚、ステップ３６の工程中のいずれかのタイミングで、上述した不良データに基づき、不良チップの除去（ステップ３７）が実行される。
【００３２】
このように、半導体回路の電気的検査をステップ３２で実行しても、その検査の後に、ＣＳＰ化工程（ステップ３４）があるため、不良チップに印をつけることができない。従って、ステップ３７で不良品を除去するまで不良データ（ステップ３３）を送付する必要があり、非常に煩わしい。また、ＣＳＰ化工程を半導体回路の電気的検査の前に実行しようとしても、従来構造は図６にされるように、バンプ８と接続される箇所を除いて、再配線４が保護膜７により完全に保護されているため、ＣＳＰ化後に半導体回路の電気的検査を実行することができない。
【００３３】
しかしながら、本発明においては図１に示すようなＣＳＰ構造を取ることによって、図４に示す検査フローが可能となる。その構成は図５の示す従来例と重複する部分が多くあるため、特に異なる部分を重点的に示すものとする。
【００３４】
本発明においても、従来同様、半導体基板１上に回路の形成がなされた後、回路上の素子の検査が実行される（ステップ２０，２１）。そして、ステップ２１にて良品と判断されたウエハ上の半導体基板についてのみ、ステップ２２に示すように、ＣＳＰ化が実行される。その際、図２で示した製造工程を経て、保護膜７の所定の位置に開口部９が形成され、その開口部９から再配線４が露出することで検査用パッド１０が形成される。従って、保護膜７から露出した検査用パッド１０は、半導体回路の接続用パッド３に電気的に接続しているので、検査用プローブを当接することができ、ＣＳＰ化工程の後、半導体回路の電気的検査が実行される（ステップ２３）。
【００３５】
また、従来は半導体回路の電気的検査後にＣＳＰ化工程があったため、不良チップにインキングができず、ステップ３３に示すように不良データをステップ３６のダイシング後検査まで送付する必要があった。しかしながら、本例においては、ステップ２２にてＣＳＰ化工程を先に実施し、その後半導体回路の電気的検査をステップ２３にて実行するため、回路不良と判定された半導体チップに例えばレーザーやインク等のマーカーを用いて、直接インキングすることができ、検査工程のステップを短縮することができる。
【００３６】
さらに、半導体基板１をＣＳＰ化した後に半導体回路の電気的検査を行うため、同じタイミングでバンプ８の電気的な検査を実行することもでき、検査工程を短縮することができる。
【００３７】
以上より、本発明の半導体装置においては、保護膜７に開口部９を設け、その開口部９から露出した再配線４を半導体回路の検査用パッド１０とすることにより、ＣＳＰ化工程の後に、半導体回路の電気的検査を実行することができる。従って、半導体回路の電気的検査により回路不良と判定された個々の半導体装置に、直接インキングをすることができるため、不良品を除去する後工程まで不良データを送付する手間を省くことができる。さらに、半導体回路の電気的検査時に同時にバンプ検査を行うことにより、検査工程のステップを短縮することもできる。
【００３８】
尚、本例においては、バンプ８部の保護膜７の除去と同時に、開口部９の保護膜７除去の例を示したが、それ以外にもバンプ８形成後に開口部９の形成のため、所定位置の保護膜７のエッチング除去を別途実施しても良い。また、保護膜７の形成時にマスクをし、保護膜形成と同時に開口部９を設けても良い。
【００３９】
また、本例においては、半導体回路の接続用パッド３に接続した再配線４について保護膜７に開口部９を形成し、開口部９から露出する再配線４を検査用パッド１０とする例を示したが、その際、保護膜７への開口部９の形成は、電気的検査等に必要な再配線４に対してのみ行われても良い。すなわち、半導体基板１上の回路の電気的検査に必要な接続用パッド３のみ選別し、それに接続された再配線４にのみ検査用パッド１０が形成されていても良い。
【図面の簡単な説明】
【図１】本発明における半導体装置の断面図である。
【図２】（ａ）〜（ｅ）は全て、半導体装置の製造工程を示す工程別断面図である。
【図３】本発明における半導体装置の平面概念図である。
【図４】本発明における半導体装置の検査フロー図である。
【図５】従来のＣＳＰ構造を有する半導体装置の検査フロー図である。
【図６】従来のＣＳＰ構造を有する半導体装置の断面図の一例である。
【符号の説明】
１・・・半導体基板、３・・・接続用パッド、４・・・再配線、７・・・保護膜、８・・・バンプ、９・・・開口部、１０・・・検査用パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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