(57)【要約】【課題】クロスポイント型ＦｅＲＡＭのキャパシタ面積を増大できるとともに、製品性能及び作業効率を向上できる半導体装置の製造方法及び半導体装置を提供する。【解決手段】上部電極補助層２Ｃの形状加工に用いる上部電極補助層形成用マスクＭ１をハードマスク材から形成し、この上部電極補助層形成用マスクＭ１を下部電極層２Ａの形状加工時にも残しておき、このマスクＭ１を利用して、上部電極層２Ｄを形成する前の段階で、上部電極層２Ｄ及び下部電極層２Ａの交差部面積よりも大きな強誘電体キャパシタＣの形成領域を形成する。【選択図】        図１
2004363117.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、一の方向に延びる下部電極層と、他の方向に延びる上部電極層とが強誘電体層及び上部電極補助層を介して積層され、前記下部電極層と前記上部電極層との交差部に強誘電体キャパシタが形成されてなる半導体装置の製造方法において、
前記下部電極層又は前記上部電極補助層の形状加工に用いるマスクを利用して、前記上部電極層を形成する前に、強誘電体キャパシタの形成領域を決定することを特徴とする半導体装置の製造方法。
【請求項２】
前記強誘電体キャパシタの形成領域を、前記一の方向の寸法が前記上部電極層の幅よりも大きくなるように形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記強誘電体キャパシタの形成領域を、前記他の方向の寸法が前記下部電極層の幅よりも大きくなるように形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
半導体基板上に、一の方向に延びる下部電極層と、他の方向に延びる上部電極層とが強誘電体層及び上部電極補助層を介して積層され、前記下部電極層と前記上部電極層との交差部に強誘電体キャパシタが形成されてなる半導体装置の製造方法において、
前記半導体基板上に、下部電極層形成用膜、強誘電体層形成用膜、及び上部電極補助層形成用膜をこの順で形成する工程と、
前記上部電極補助層形成用膜上に、上部電極補助層形成用マスクを形成する工程と、
前記上部電極補助層形成用マスクを利用して、強誘電体キャパシタ形成領域に前記上部電極補助層を形成する工程と、
前記上部電極補助層形成用マスクを残した状態で、前記強誘電体層形成用膜上に、下部電極層形成用マスクを形成する工程と、
前記上部電極補助層形成用マスク及び前記下部電極層形成用マスクを利用して、前記強誘電体キャパシタ形成領域及び該強誘電体キャパシタ形成領域を含むように前記一の方向に延びる下部電極層形成領域に、前記強誘電体層及び前記下部電極層を形成する工程と、
前記上部電極補助層形成用マスク及び前記下部電極層形成用マスクが除去された後の前記半導体基板の上面全体に、絶縁層を形成する工程と、
前記絶縁層の上面に、前記上部電極補助層の前記強誘電体キャパシタ形成領域となる上面を露出させる工程と、
前記上部電極補助層の上面を露出させた後の前記絶縁層上に、前記強誘電体キャパシタ形成領域を含むように、前記他の方向に延びる前記上部電極層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記上部電極補助層形成用マスクを、前記下部電極層形成用マスクよりもエッチング耐性を有する材料で形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記下部電極層形成用マスクを、前記上部電極補助層形成用マスクよりもエッチング耐性を有する材料で形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記上部電極補助層形成用マスクを利用して、前記上部補助電極層を、前記上部電極層及び前記下部電極層の交差部形成予定面積よりも大きな寸法で形成することを特徴とする請求項４乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
半導体基板上に、一の方向に延びる下部電極層と、他の方向に延びる上部電極層とが強誘電体層及び上部電極補助層を介して積層され、前記下部電極層と前記上部電極層との交差部に強誘電体キャパシタが形成されてなる半導体装置において、
前記強誘電体キャパシタの形成領域は、前記下部電極層と前記上部電極層との前記交差部の面積よりも大きな寸法であることを特徴とする半導体装置。
【請求項９】
前記強誘電体キャパシタの形成領域は、前記一の方向の寸法が前記上部電極層の幅よりも大きな寸法であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記強誘電体キャパシタの形成領域は、前記他の方向の寸法が前記下部電極層の幅よりも大きな寸法であることを特徴とする請求項８又は９に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の強誘電体キャパシタを備えた半導体装置の製造方法及び半導体装置に関し、特に、複数の強誘電体キャパシタを均一な寸法で形成するために有効な技術に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高集積化及び微細化が進むにつれ、強誘電体キャパシタを備えた半導体装置として、行列状に配列された上部電極層及び下部電極層が強誘電体層を介して積層され、上部電極層と下部電極層との各交差部に、複数の強誘電体キャパシタが形成されたクロスポイント型ＦｅＲＡＭが注目されている（例えば、特許文献１参照）。
【０００３】
クロスポイント型ＦｅＲＡＭの一般的な製造方法として、図５を参照して説明する。図５は、従来の半導体装置の一製造工程を示す断面図である。
まず、図示しないが、ＭＯＳトランジスタなどが形成された半導体基板上に形成された層間絶縁層の上面に、公知のスパッタ法を用いて、下部電極層形成用膜（図示せず）、強誘電体層形成用膜（図示せず）、及び上部電極補助層形成用膜２００ｃをこの順で成膜しておく。そして、図５（ａ）に示すように、上部電極補助層形成用膜２００ｃのさらに上面に、列方向（図５における左右方向）に下部電極層を形成するためのパターンが形成された下部電極層形成用マスクＭ１００を形成する。
【０００４】
次に、図５（ｂ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、下部電極層形成領域以外の上部電極補助層形成用膜２００ｃ、強誘電体層形成用膜（図示せず）、下部電極層形成用膜（図示せず）を一括して除去し、層間絶縁層１００上の下部電極層形成領域のみに、下部電極層（図示せず）、強誘電体層（図示せず）、及び上部電極補助層２００Ｃからなるキャパシタ形成用積層体を複数配列する。
【０００５】
次に、図５（ｃ）に示すように、下部電極層形成領域にキャパシタ形成用積層体が形成された層間絶縁層の上面全体に、公知のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて絶縁層３００を形成する。
そして、この絶縁層３００の上面全体に、公知のエッチバック或いはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｃｉｎｇ）法などを用いて平坦化処理を施した後、絶縁層３００の上面から強誘電体キャパシタＣの形成領域となる上部電極補助層２００Ｃの上面に至るビアホールＶ１００を形成する。
【０００６】
次に、図５（ｄ）に示すように、ビアホールＶ１００が形成された絶縁層３００の上面全体に、公知のスパッタ法を用いて上部電極層形成用膜（図示せず）を形成した後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、上部電極層２００Ｄを、強誘電体キャパシタＣの形成領域を含む上部電極形成領域に行方向（図５における上下方向）に複数形成する。このとき、上部電極形成用膜の形状加工を行うエッチングによって、キャパシタ形成用積層体のうち、強誘電体キャパシタＣの形成領域以外の上部電極補助層２００Ｃは除去し、下部電極層２００Ａ上の強誘電体層２００Ｂを露出させるようにする。
【０００７】
このようにして、行列状に形成された上部電極層２００Ｄ及び下部電極層２００Ａは強誘電体層２００Ｂ及び上部電極補助層２００Ｃを介して積層され、上部電極層２００Ｄと下部電極層２００Ａとの各交差部に、複数の強誘電体キャパシタＣを形成することができる。
【０００８】
【特許文献１】
特開平９−１１６１０７号公報
【０００９】
【発明が解決しようとする課題】
ところで、上述したクロスポイント型ＦｅＲＡＭの製造方法においては、上部電極補助層形成用膜２００ｃ、強誘電体層形成用膜、及び下部電極層形成用膜を一括してエッチングしているため、三層の合わせズレが発生しないという利点を有する。しかしながら、異なる材料が積層された三層を一括してエッチングするため、加工精度が良好ではなく、同一半導体基板上に形成される複数の強誘電体キャパシタを同一寸法で形成することが困難であるとともに、エッチング工程に要する作業効率が良好ではないという問題があった。
【００１０】
また、強誘電体キャパシタＣは、行列状に形成される下部電極層２００Ａ及び上部電極層２００Ｄの交差部にセルフアラインによって形成されるため、強誘電体キャパシタＣの寸法は、下部電極層２００Ａ及び上部電極層２００Ｄの線幅を調整することで決定されている。つまり、強誘電体キャパシタＣの寸法を大きくしたい場合には、下部電極層２００Ａ及び上部電極層２００Ｄの線幅を大きく形成する必要があるため、下部電極層２００Ａ及び上部電極層２００Ｄが格子状に形成されるキャパシタアレイ領域自体が大きくなり、装置全体の面積が増大してしまうという問題があった。
【００１１】
本発明は、上記事情に鑑みてなされたものであり、クロスポイント型ＦｅＲＡＭの製品性能及び作業効率を向上させるとともに、下部電極層及び上部電極層の線幅寸法を変えることなく、強誘電体キャパシタの寸法制御を実現できる半導体装置の製造方法及び半導体装置を提供することを課題としている。
【００１２】
【課題を解決するための手段】
このような課題を解決するために、本発明に係る第一の半導体装置の製造方法は、半導体基板上に、一の方向に延びる下部電極層と、他の方向に延びる上部電極層とが強誘電体層及び上部電極補助層を介して積層され、前記下部電極層と前記上部電極層との交差部に強誘電体キャパシタが形成されてなる半導体装置の製造方法において、前記下部電極層又は前記上部電極補助層の形状加工に用いるマスクを利用して、前記上部電極層を形成する前に、強誘電体キャパシタの形成領域を決定することを特徴とするものである。
【００１３】
また、本発明に係る第一の半導体装置の製造方法において、前記強誘電体キャパシタの形成領域を、前記一の方向の寸法が前記上部電極層の幅よりも大きくなるように形成することを特徴とするものである。
さらに、本発明に係る第一の半導体装置の製造方法において、前記強誘電体キャパシタの形成領域を、前記他の方向の寸法が前記下部電極層の幅よりも大きくなるように形成することを特徴とするものである。
【００１４】
本発明に係る第二の半導体装置の製造方法は、半導体基板上に、一の方向に延びる下部電極層と、他の方向に延びる上部電極層とが強誘電体層及び上部電極補助層を介して積層され、前記下部電極層と前記上部電極層との交差部に強誘電体キャパシタが形成されてなる半導体装置の製造方法において、前記半導体基板上に、下部電極層形成用膜、強誘電体層形成用膜、及び上部電極補助層形成用膜をこの順で形成する工程と、前記上部電極補助層形成用膜上に、上部電極補助層形成用マスクを形成する工程と、前記上部電極補助層形成用マスクを利用して、強誘電体キャパシタ形成領域に前記上部電極補助層を形成する工程と、前記上部電極補助層形成用マスクを残した状態で、前記強誘電体層形成用膜上に、下部電極層形成用マスクを形成する工程と、前記上部電極補助層形成用マスク及び前記下部電極層形成用マスクを利用して、前記強誘電体キャパシタ形成領域及び該強誘電体キャパシタ形成領域を含むように前記一の方向に延びる下部電極層形成領域に、前記強誘電体層及び前記下部電極層を形成する工程と、前記上部電極補助層形成用マスク及び前記下部電極層形成用マスクが除去された後の前記半導体基板の上面全体に、絶縁層を形成する工程と、前記絶縁層の上面に、前記上部電極補助層の前記強誘電体キャパシタ形成領域となる上面を露出させる工程と、前記上部電極補助層の上面を露出させた後の前記絶縁層上に、前記強誘電体キャパシタ形成領域を含むように前記他の方向に延びる前記上部電極層を形成する工程と、を備えることを特徴とするものである。
【００１５】
また、本発明に係る第二の半導体装置の製造方法において、前記上部電極補助層形成用マスクを、前記下部電極層形成用マスクよりもエッチング耐性を有する材料で形成することを特徴とするものである。
さらに、本発明に係る第二の半導体装置の製造方法において、前記下部電極層形成用マスクを、前記上部電極補助層形成用マスクよりもエッチング耐性を有する材料で形成することを特徴とするものである。
【００１６】
さらに、本発明に係る第二の半導体装置の製造方法において、前記上部電極補助層形成用マスクを利用して、前記上部電極補助層を、前記上部電極層及び前記下部電極層の交差部形成予定面積よりも大きな寸法で形成することを特徴とするものである。
本発明に係る半導体装置は、半導体基板上に、一の方向に延びる下部電極層と、他の方向に延びる上部電極層とが強誘電体層及び上部電極補助層を介して積層され、前記下部電極層と前記上部電極層との交差部に強誘電体キャパシタが形成されてなる半導体装置において、前記強誘電体キャパシタの形成領域は、前記下部電極層と前記上部電極層との前記交差部の面積よりも大きな寸法であることを特徴とするものである。
【００１７】
また、本発明に係る半導体装置において、前記強誘電体キャパシタの形成領域は、前記一の方向の寸法が前記上部電極層の幅よりも大きな寸法であることを特徴とするものである。
さらに、本発明に係る半導体装置において、前記強誘電体キャパシタの形成領域は、前記他の方向の寸法が前記下部電極層の幅よりも大きな寸法であることを特徴とするものである。
【００１８】
このように、本発明に係る半導体装置の製造方法によれば、下部電極層又は上部電極補助層の形状加工に用いるマスクを利用して、上部電極層を形成する前に、強誘電体キャパシタの形成領域を決定するようにしたことによって、強誘電体キャパシタの寸法を、上部電極層と下部電極層との交差部面積以外の寸法で形成することができるため、上部電極層及び下部電極層の線幅を変更することなく、強誘電体キャパシタの寸法を調整することが可能となる。
【００１９】
ここで、上部電極補助層形成用マスクを、下部電極層形成用マスクよりもエッチング耐性を有する材料で形成することによって、下部電極層の形状加工工程においても上部電極補助層形成用マスクは除去されないため、強誘電体キャパシタの形成領域は、上部電極補助層形成用マスクと同一寸法で形成できる。
また、下部電極層形成用マスクを、上部電極補助層形成用マスクよりもエッチング耐性を有する材料で形成することによって、下部電極層の形状加工工程において下部電極層形成用マスクからはみだした上部電極補助層形成用マスクは除去されるため、強誘電体キャパシタの一の方向（下部電極層の延びる方向）の寸法は、上部電極補助層形成用マスクの寸法に合わせて形成され、且つ、強誘電体キャパシタの他の方向（上部電極層の延びる方向）の寸法は、下部電極層形成用マスクの寸法に合わせて形成される。
【００２０】
すなわち、強誘電体キャパシタの形成領域を、上部電極層及び下部電極層の交差部面積よりも大きくなるように形成したことによって、キャパシタアレイ領域の面積を増大させることなく、強誘電体キャパシタの寸法のみを大きく形成できるため、強誘電体キャパシタの優れた製品性能及び装置の小型化を実現することが可能となる。
【００２１】
また、エッチング耐性の異なる上部電極補助層形成用マスク又は下部電極層形成用マスクを利用して、強誘電体キャパシタの形成領域を決定するようにしたことによって、従来のように上部電極補助層、強誘電体層、及び下部電極層の三層を一括して形状加工するのではなく、一層ずつ形状加工するようにしても、各層間での合わせズレを抑制することができる。
【００２２】
すなわち、強誘電体キャパシタを構成する各層間での合わせズレを生じることなく、強誘電体キャパシタの加工精度を向上させることができるため、安定した製品性能を有する強誘電体キャパシタの微細化を実現するとともに、エッチング工程に要する作業効率を良好にすることが可能となる。
さらに、強誘電体キャパシタの加工精度を向上させることによって、同一半導体基板上に形成される複数の強誘電体キャパシタを、同一寸法で形成することができるため、半導体装置の製品性能を向上させることが可能となる。
【００２３】
本発明の半導体装置によれば、強誘電体キャパシタの形成領域が、下部電極層及び前記上部電極層の交差部面積よりも大きな寸法としたことによって、交差部のみに強誘電体キャパシタが形成されていた従来の構成と比較して、強誘電体キャパシタの製品性能を向上させることが可能となる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、本実施形態は、本発明の一例を示すものであって、本発明は本実施形態に限定されるものではない。
＜第一実施形態＞
図１は、本発明の半導体装置の一構成例を示し、（ａ）は平面図、（ｂ）は図１（ａ）に示す半導体装置の１Ａ−１Ａ線に沿った断面図、（ｃ）は図１（ａ）に示す半導体装置の１Ｂ−１Ｂ線に沿った断面図である。
【００２５】
本実施形態における半導体装置１００Ａは、図１（ａ）に示すように、半導体基板（図示せず）上に、行方向（図１（ａ）に示す左右方向）に複数配列された下部電極層２Ａと、列方向（図１（ａ）に示す上下方向）に形成された上部電極層２Ｄとの各交差部に複数の強誘電体キャパシタＣを備えたクロスポイント型ＦｅＲＡＭを構成している。
【００２６】
強誘電体キャパシタＣは、図１（ｂ）及び図１（ｃ）に示すように、半導体基板上に形成された層間絶縁層１の上面に順次積層された、下部電極層２Ａと、強誘電体層２Ｂと、上部電極補助層２Ｃと、上部電極層２Ｄと、から構成されている。そして、図１（ａ）に示すように、強誘電体キャパシタＣを構成する下部電極層２Ａ、強誘電体層２Ｂ、及び上部電極補助層２Ｃからなる積層体は、行方向の寸法Ｗ１が上部電極層２Ｄの幅寸法Ｗ２よりも大きく、且つ、列方向の寸法Ｗ３が下部電極層２Ａの幅寸法Ｗ４よりも大きく形成されている。
【００２７】
また、図１（ｂ）に示すように、行方向に配列された下部電極層２Ａのうち、強誘電体キャパシタＣの形成領域以外の上面には、強誘電体層２Ｂを介して絶縁層３が形成されている。ここで、強誘電体キャパシタＣの形成領域以外の強誘電体層２Ｂは完全に除去し、下部電極層２Ａの上面に直接絶縁層３が形成されていてもよい。
【００２８】
一方、図１（ｃ）に示すように、列方向に配列された上部電極層２Ｄのうち、強誘電体キャパシタＣの形成領域以外の下面には、層間絶縁層１上に絶縁層３が形成されている。そして、上部電極補助層２Ｃと上部電極層２Ｄとは、強誘電体キャパシタＣの形成領域のみでビアホールＶ１を介して接続されている。
次に、本実施形態における半導体装置１００Ａの製造方法について説明する。
【００２９】
図２は、本発明における半導体装置の一製造工程を示す平面図である。
本実施形態における半導体装置１００Ａの製造方法は、まず、予めＭＯＳトランジスタが形成された半導体基板の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる層間絶縁層１を厚さ１５００ｎｍとなるように形成しておく。
【００３０】
次いで、図２（ａ）に示すように、層間絶縁層１の上面全体に、公知のスパッタ法などを用いて、Ｐｔなどからなる下部電極層形成用膜（図示せず）、ＳＢＴ（ＳｒＢｉ２  Ｔａ２  Ｏ９  ）やＰＺＴ（Ｐｂ（ＺｒＸ  Ｔｉ１−Ｘ  ）Ｏ３  ）などからなる強誘電体層形成用膜（ここでは図示せず）と、Ｐｔなどからなる上部電極補助層形成用膜２０Ｃとを各２００ｎｍの厚みとなるようにこの順で成膜する。
【００３１】
続いて、この上部電極補助層２０Ｃの上面全体に、公知のスパッタ法などを用いて、ＴｉＮ膜やＷ膜などのハードマスク材からなる上部電極補助層形成用マスクＭ１を形成するための膜（図示せず）を厚さ１００ｎｍとなるように成膜する。  そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、上部電極補助層形成用膜２０Ｃ上の強誘電体キャパシタＣの形成領域に、上部電極補助層形成用マスクＭ１を形成する。ここで、上部電極補助層形成用マスクＭ１は、強誘電体キャパシタＣの形成領域を、上部電極層と下部電極層との交差部形成予定領域よりも大きな寸法で形成可能な形状を有しており、この上部電極補助層形成用マスクＭ１の形状によって、強誘電体キャパシタＣの形成領域寸法が決定される。
【００３２】
次いで、図２（ｂ）に示すように、上部電極補助層形成用マスクＭ１を利用して、上部電極補助層形成用膜２０Ｃが除去可能な条件で公知のエッチングを行い、強誘電体キャパシタＣの形成領域以外の上部電極補助層２Ｃを除去する。ここで、強誘電体キャパシタＣの形成領域以外の層間絶縁層１上には、強誘電体層形成用膜２０Ｂが露出し、上部電極補助層形成用マスクＭ１直下の強誘電体キャパシタＣの形成領域には、上部電極補助層２Ｃが形成される。ここで、強誘電体キャパシタＣの形成領域以外の強誘電体層形成用膜２０Ｂは完全に除去し、強誘電体キャパシタＣの形成領域以外の層間絶縁層１上には、下部電極層２Ａが露出するようにしてもよい。
【００３３】
次いで、図２（ｃ）に示すように、上部電極補助層形成用マスクＭ１が形成された層間絶縁層１の上面全体に、公知のスピン塗布法などを用いて、ノボラック系樹脂などのレジストマスク材からなる下部電極層形成用マスクＭ２を形成するための膜（図示せず）を形成する。
そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、強誘電体キャパシタＣの形成領域に形成された上部電極補助層形成用マスクＭ１の上面を含むように、行方向に延びる下部電極層形成領域に、下部電極層形成用マスクＭ２を形成する。
【００３４】
次いで、図２（ｄ）に示すように、上部電極補助層形成用マスクＭ１及び下部電極層形成用マスクＭ２を利用して、強誘電体層形成用膜２０Ｂ及び下部電極層用膜（図示せず）を除去可能な条件で公知のエッチングを行い、下部電極層形成用マスクＭ２で覆われた下部電極層２Ａの形成領域には、層間絶縁層１上に、下部電極層及び強誘電体層２Ｂの積層体を複数行形成する。また、下部電極層を形成するためのエッチング工程でもハードマスク材からなる上部電極補助層形成用マスクＭ１は除去されず、このマスクＭ１で覆われた強誘電体キャパシタＣの形成領域には、層間絶縁層１上に、下部電極層、強誘電体層２Ｂ、及び上部電極補助層２Ｃの積層体が形成される。そして、強誘電キャパシタＣの形成領域及び下部電極層２Ａの形成領域以外では、強誘電体層形成用膜２０Ｂ及び下部電極層形成用膜が除去され、層間絶縁層１が露出した状態となる。その後、公知の技術を用いて、上部電極補助層形成用マスクＭ１及び下部電極形成用マスクＭ２を除去する。
【００３５】
次いで、図２（ｅ）に示すように、下部電極層の形成領域に強誘電体層２Ｂが露出し、強誘電体キャパシタＣの形成領域に上部電極補助層２Ｃが露出している層間絶縁層１の上面全体に、公知のＣＶＤ法などを用いて、シリコン酸化膜などからなる絶縁層３を形成する。
そして、絶縁層３の上面全体に、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｃｉｎｇ）法で平坦化処理を行った後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、絶縁層３の上面から上部電極補助層２Ｃの上面に至るビアホールＶ１を形成する。
【００３６】
続いて、ビアホールＶ１が形成された絶縁層３の上面全体に、公知のスパッタ法を用いて、Ｐｔからなる上部電極層形成用膜（図示せず）を形成する。そして、公知のフォトリソグラフィ技術及びエッチングを用いて、図１に示すように、強誘電体キャパシタＣの形成領域を含むように、列方向に延びる上部電極層２Ｄを複数列形成する。
【００３７】
ここで、上部電極層２Ｄと下部電極層２Ａとが格子状に配列され、この各交差部に、この交差部の寸法よりも大きな強誘電体キャパシタＣが配置されたクロスポイント型ＦｅＲＡＭを完成させる。
このように、第一実施形態における半導体装置１００Ａの製造方法によれば、上部電極補助層形成用マスクＭ１を、下部電極層形成用マスクＭ２よりもエッチング耐性を有するハードマスク材から構成し、このマスクＭ１を利用して、強誘電体キャパシタＣの形成領域を決定するようにしたことによって、強誘電体キャパシタＣの寸法を、上部電極補助層形成用マスクＭ１の寸法（つまり、上部電極層２Ｄと下部電極層２Ａとの交差部面積以外の寸法）で形成することができる。よって、上部電極層２Ｄ及び下部電極層２Ａの線幅寸法を変更することなく、強誘電体キャパシタＣの寸法を調整することが可能となる。
【００３８】
また、第一実施形態における半導体装置１００Ａの製造方法によれば、上部電極補助層形成用マスクＭ１を、行方向の寸法が上部電極層２Ｄの幅Ｗ２よりも大きく、且つ、列方向の寸法が下部電極層２Ａの幅Ｗ４よりも大きくなるように形成したことによって、強誘電体キャパシタＣの形成領域を、上部電極層２Ｄ及び下部電極層２Ａの交差部面積よりも大きく形成することができる。よって、装置全体の大きさを増大させることなく、強誘電体キャパシタＣの製品性能を向上させることが可能となる。
【００３９】
また、ハードマスク材から構成した上部電極補助層形成用マスクＭ１を利用して、強誘電体キャパシタＣの形成領域を決定するようにしたことによって、従来のように上部電極補助層２Ｃ、強誘電体層２Ｂ、及び下部電極層２Ａの三層を一括して形状加工するのではなく、一層ずつ形状加工するようにしても、各層間での合わせズレを抑制することができる。
【００４０】
よって、強誘電体キャパシタＣの各層間での合わせズレを生じることなく、強誘電体キャパシタＣの加工精度を向上させることができるため、安定した製品性能を有する強誘電体キャパシタＣの微細化を実現するとともに、エッチング工程に要する作業効率を良好にすることが可能となる。
さらに、強誘電体キャパシタＣの加工精度が向上することで、同一半導体基板上に形成される複数の強誘電体キャパシタＣを、同一寸法で形成することができるため、半導体装置１００Ａの製品性能を向上させることが可能となる。
＜第二実施形態＞
図３は、本発明の半導体装置の他の構成例を示し、（ａ）は平面図、（ｂ）は図３（ａ）に示す半導体装置の３Ａ−３Ａ線に沿った断面図、（ｃ）は図３（ａ）に示す半導体装置の３Ｂ−３Ｂ線に沿った断面図である。
【００４１】
本実施形態における半導体装置１００Ｂは、第一実施形態で示した半導体装置１００Ａにおいて、強誘電体キャパシタＣを構成する下部電極層２Ａ、強誘電体層２Ｂ、及び上部電極補助層２Ｃからなる積層体は、行方向（図３における左右方向）の寸法Ｗ１が上部電極層２Ｄの幅寸法Ｗ２よりも大きく、且つ、列方向（図３における上下方向）の寸法Ｗ３は下部電極層２Ａの幅寸法Ｗ４と同一寸法で形成されている。
【００４２】
次に、本実施形態における半導体装置１００Ｂの製造方法について説明する。
図４は、本発明の半導体装置の他の製造工程を示す平面図である。
本実施形態における半導体装置１００Ｂは、図４（ａ）〜（ｃ）に示すように、第一実施形態で示した半導体装置１００Ａの製造方法と同一工程を経て、上部電極補助層２Ｃに用いた後の上部電極補助層形成用マスクＭ３上に、さらに下部電極層形成用マスクＭ４を形成する。このとき、第一実施形態で説明した半導体装置１００Ａの製造方法と異なる点は、上部電極補助層形成用マスクＭ３を、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ，塗布ガラス）材で形成し、下部電極層形成用マスクをハードマスク材で形成したことである。
【００４３】
このため、図４（ｄ）に示すように、上部電極補助層形成用マスクＭ３上に、下部電極形成用マスクＭ４が形成された状態で、強誘電体層形成用膜２０Ｂ及び下部電極層形成用膜（図示せず）を除去可能な条件で公知のエッチングを行うと、エッチング耐性の小さな上部電極補助層形成用マスクＭ３はともに除去され、エッチング耐性の大きな下部電極層形成用マスクＭ４は除去されない。このため、下部電極層形成用マスクＭ４で覆われた下部電極層２Ａの形成領域には、層間絶縁層１上に、下部電極層２Ａ及び強誘電体層２Ｂの積層体が複数行形成され、上部電極補助層形成用マスクＭ３で覆われた強誘電体キャパシタＣの形成領域には、下部電極層形成用マスクＭ４が上面に形成された部分の層間絶縁層１上に、下部電極層（図示せず）、強誘電体層２Ｂ、及び上部電極補助層２Ｃからなる積層体が形成され、この段階で強誘電体キャパシタＣの形成領域寸法が決定される。すなわち、ハードマスク材からなる下部電極層形成用マスクＭ４及びＳＯＧ材からなる上部電極補助層形成用マスクＭ３を用いてエッチングを行うことで、上部電極補助層形成用マスクＭ３を用いて形成された強誘電体キャパシタＣの形成領域が一部除去され、その列方向の寸法Ｗ３は下部電極層２Ａの幅寸法Ｗ４と同一となる。その後、公知の技術を用いて、下部電極層形成用マスクＭ４及び上部電極補助層形成用マスクＭ３を除去する。
【００４４】
次いで、図４（ｅ）に示すように、第一実施形態で示した半導体装置１００Ａの製造方法と同一工程を経て、層間絶縁層１０の上面全体に絶縁層３を形成した後、ビアホールＶ２を形成する。
続いて、第一の実施形態で示した半導体装置１００Ａの製造方法と同一工程を経て、図３（ｂ）、（ｃ）に示すように、強誘電体キャパシタＣの形成領域を含むように行方向に延びる上部電極層２Ｄの形成領域に、上部電極層２Ｄを複数列形成する。
【００４５】
このように、第二実施形態における半導体装置１００Ｂの製造方法によれば、下部電極層形成用マスクＭ４を、上部電極補助層形成用マスクＭ３よりもエッチング耐性を有するハードマスク材から構成し、このマスクＭ４を利用して、上部電極層２Ｄを形成する前に、強誘電体キャパシタＣの形成領域を決定するようにしたことによって、強誘電体キャパシタＣの行方向の寸法Ｗ１を、上部電極補助層形成用マスクＭ４と同一寸法で形成し、且つ、強誘電体キャパシタＣの列方向の寸法Ｗ４を、下部電極層形成用マスクＭ４と同一寸法で形成することができる。よって、上部電極層２Ｄ及び下部電極層２Ａの線幅寸法を変更することなく、強誘電体キャパシタＣの寸法を調整することが可能となる。
【００４６】
また、第二実施形態における半導体装置１００Ｂの製造方法によれば、上部電極補助層形成用マスクＭ３の行方向の寸法を、上部電極層２Ｄの幅Ｗ２よりも大きくしたことによって、強誘電体キャパシタＣの寸法を上部電極層２Ｄ及び下部電極層２Ａの交差部面積よりも大きく形成することができる。よって、第一実施形態で示した効果と同様に、装置全体の大きさを増大させることなく、強誘電体キャパシタＣの製品性能を向上させることが可能となる。
【００４７】
また、ハードマスク材から構成した下部電極層形成用マスクＭ４を利用して、強誘電体キャパシタＣの形成領域を決定するようにしたことによって、第一の実施形態で示した効果と同様に、強誘電体キャパシタＣの各層間での合わせズレを生じることなく、強誘電体キャパシタＣの加工精度を向上させることができるため、安定した製品性能を有する強誘電体キャパシタＣの微細化を実現するとともに、エッチング工程に要する作業効率を良好にすることが可能となる。
【００４８】
なお、第一及び第二実施形態においては、絶縁層３の上面に、上部電極補助層２Ｃの上面を露出させる手段として、絶縁層３の上面から上部電極補助層２Ｃに至るビアホールＶ１、Ｖ２を形成するようにしたが、これに限らず、絶縁層３の平坦化処理を行った後、全面エッチバックによって上部電極補助層２Ｃの上面を露出させるようにしても構わない。
【００４９】
また、第一及び第二実施形態においては、強誘電体キャパシタＣにＭＯＳトランジスタが接続される場合について説明したが、強誘電体キャパシタＣに接続可能な半導体素子であればこれに限らず適宜変更することができる。具体的には、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどその他のＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタなどが挙げられる。
【図面の簡単な説明】
【図１】本実施形態における半導体装置の一構成例を示し、（ａ）は平面図、（ｂ）は図１（ａ）に示す１Ａ−１Ａ線に沿った断面図、（ｃ）は図１（ａ）に示す半導体装置の１Ｂ−１Ｂ線に沿った断面図である。
【図２】本実施形態における半導体装置の一製造工程を示す断面図である。
【図３】本実施形態における半導体装置の他の構成例を示し、（ａ）は平面図、（ｂ）は図１（ａ）に示す３Ａ−３Ａ線に沿った断面図、（ｃ）は図１（ａ）に示す半導体装置の３Ｂ−３Ｂ線に沿った断面図である。
【図４】本実施形態における半導体装置の他の製造工程を示す平面図である。
【図５】従来の半導体装置の一製造工程を示す平面図である。
【符号の説明】１、１００…層間絶縁層。２Ａ、２００Ａ…下部電極層。２Ｂ、２００Ｂ…強誘電体層。２０Ｂ…強誘電体層形成用膜。２Ｃ…、２００Ｃ…上部電極補助層。２０Ｃ、２００ｃ…上部電極補助層形成用膜。２Ｄ、２００Ｄ…上部電極層。３、３００…絶縁層。Ｃ…強誘電体キャパシタ。Ｍ１、Ｍ３、Ｍ１００…上部電極補助層形成用マスク。Ｍ２、Ｍ４…下部電極層形成用マスク。Ｖ１、Ｖ２、Ｖ１００…ビアホール。
【図１】
2004363117.tif 000003
【図２】
2004363117.tif 000004
【図３】
2004363117.tif 000005
【図４】
2004363117.tif 000006
【図５】
2004363117.tif 000007