(57)【要約】【課題】サイドウォールスペーサの形状劣化を抑制しつつ、半導体基板表面の欠陥層を除去する。【解決手段】半導体基板１上に積層された酸化珪素膜の異方性エッチングを行うことにより、コントロールゲート電極７およびフローティングゲート電極４の側壁にサイドウォールスペーサ８ａ、８ｂをそれぞれ形成した後、酸化珪素膜のエッチングに比べＳｉに対する酸化珪素膜の選択比が小さな条件に切り替えて半導体基板１の表面をエッチングすることにより、半導体基板１上の表面層が除去された堀り込み部９ａ、９ｂを形成する。【選択図】      図４
2004363122.tif 000002
【特許請求の範囲】
【請求項１】
第１ゲート絶縁膜を介して半導体基板上に形成されたフローティングゲート電極と、
前記フローティングゲート電極上に形成された酸化層と、
第２ゲート絶縁膜を介し前記酸化層上に端部がかかるようにして前記半導体基板上に形成されたコントロールゲート電極と、
前記コントロールゲート電極および前記フローティングゲート電極の側壁にそれぞれ設けられ、少なくとも下部領域が垂直に切り立ったサイドウォールスペーサと、
前記フローティングゲート電極側の前記半導体基板内に形成されたソース層と、
前記コントロールゲート電極側の前記半導体基板内に形成されたドレイン層と、
前記ドレイン層および前記ソース層が形成された半導体基板の表面層が除去された表面層除去領域とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１ゲート絶縁膜を介して半導体基板上に形成されたフローティングゲート電極と、
前記フローティングゲート電極上に形成された酸化層と、
第２ゲート絶縁膜を介し前記酸化層上に端部がかかるようにして前記半導体基板上に形成されたコントロールゲート電極と、
前記コントロールゲート電極および前記フローティングゲート電極の側壁にそれぞれ設けられ、少なくとも下部領域が垂直に切り立ったサイドウォールスペーサと、
前記フローティングゲート電極側の前記半導体基板内に形成されたソース層と、
前記コントロールゲート電極側のサイドウォールスペーサを介し前記半導体基板内に形成されたドレイン層と、
前記ドレイン層および前記ソース層の表面に形成された掘り込み部とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記ドレイン層上に形成された第１シリサイド層と、
前記酸化層上のコントロールゲート電極の端部から所定間隔だけ隔てて、前記コントロールゲート電極上に形成された第２シリサイド層とを備えることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記掘り込み部の深さは、２００〜５００Åの範囲内であることを特徴とする請求項２または３記載の不揮発性半導体記憶装置。
【請求項５】
第１ゲート絶縁膜を半導体基板上に形成する工程と、
上部に酸化層が設けられたフローティングゲート電極を前記第１ゲート絶縁膜上に形成する工程と、
第２ゲート絶縁膜を前記半導体基板上に形成する工程と、
前記酸化層上に一端が配置され、前記第２ゲート絶縁膜を介して前記半導体基板上に他端が配置されたコントロールゲート電極を形成する工程と、
前記フローティングゲート電極側の前記半導体基板内にソース層を形成する工程と、
前記ソース層が形成された前記半導体基板上に絶縁膜を積層する工程と、
前記絶縁膜をエッチングすることにより、前記コントロールゲート電極および前記フローティングゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記コントロールゲート電極側の前記半導体基板内にドレイン層を形成する工程と、
前記絶縁膜のエッチングに比べ前記半導体基板に対する前記絶縁膜の選択比が小さな条件により、前記半導体基板の表面をエッチングする工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
第１ゲート絶縁膜を半導体基板上に形成する工程と、
前記第１ゲート絶縁膜が形成された半導体基板上に第１多結晶シリコン層を積層する工程と、
前記第１多結晶シリコン層上に酸化防止膜を形成する工程と、
前記酸化防止膜に開口部を形成する工程と、
前記開口部が形成された酸化防止膜をマスクとして前記第１多結晶シリコン層の熱酸化を行うことにより、前記第１多結晶シリコン層の上部に酸化層を形成する工程と、
前記酸化防止膜を除去する工程と、
前記酸化層をマスクとして前記第１多結晶シリコン層をエッチングすることにより、前記酸化層を上部に有するフローティングゲート電極を形成する工程と、
前記半導体基板上に第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜が形成された半導体基板上に第２多結晶シリコン層を積層する工程と、
前記第２多結晶シリコン層をパターニングすることにより、前記酸化層上に一端が配置され、前記第２ゲート絶縁膜を介して前記半導体基板上に他端が配置されたコントロールゲート電極を形成する工程と、
前記コントロールゲート電極側の前記半導体基板上を覆う第１フォトレジスト層を形成する工程と、
前記第１フォトレジスト層、前記フローティングゲート電極および前記コントロールゲート電極をマスクとしてイオン注入を行うことにより、前記フローティングゲート電極側の前記半導体基板内にソース層を形成する工程と、
前記ソース層が形成された前記半導体基板上に絶縁膜を積層する工程と、
前記絶縁膜をエッチングすることにより、前記コントロールゲート電極および前記フローティングゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記絶縁膜のエッチングに比べ前記半導体基板に対する前記絶縁膜の選択比が小さな条件により、前記半導体基板の表面をエッチングする工程と、
前記フローティングゲート電極側の前記半導体基板上を覆う第２フォトレジスト層を形成する工程と、
前記第２フォトレジスト層、前記フローティングゲート電極、前記コントロールゲート電極および前記サイドウォールスペーサをマスクとしてイオン注入を行うことにより、前記コントロールゲート電極側の前記半導体基板内にドレイン層を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
端部が前記コントロールゲート電極上にかかるようにして前記ソース層を覆う酸化膜を形成する工程と、
前記酸化膜が形成された半導体基板上にシリサイド形成用金属膜を形成する工程と、
前記シリサイド形成用金属膜をシリコンと反応させることにより、前記ドレイン層および前記コントロールゲート電極上にシリサイド層を形成する工程とをさらに備えることを特徴とする請求項６記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関し、特に、スプリットゲート型フラッシュメモリセルに適用して好適なものである。
【０００２】
【従来の技術】
従来のスプリットゲート型フラッシュメモリセルでは、例えば、特許文献１に開示されているように、コントロールゲート電極の高電圧が印加された際のドレイン層にかかる電界を緩和するために、コントロールゲート電極の側壁にサイドウォールスペーサを設けたものがある。
【０００３】
一方、メモリセルを素子分離するため、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などの素子分離膜を半導体基板上に形成すると、半導体基板の表面に微細な亀裂が発生し、半導体基板の表面にリーク電流が流れるため、特性が劣化する。このため、サイドウォールスペーサの形成時にオーバーエッチングを行うことにより、半導体基板の表面を除去することが行われている。
【０００４】
【特許文献１】
特開２００２−２９９４７７号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、サイドウォールスペーサのエッチング条件と同じ条件で半導体基板の表面をエッチングすると、サイドウォールスペーサのオーバーエッチング量も大きくなる。このため、サイドウォールスペーサの形状が三角形になり、サイドウォールスペーサの形状制御が困難になるため、メモリセルのしきい値Ｖｔｈのバラツキが大きくなるという問題があった。
【０００６】
そこで、本発明の目的は、サイドウォールスペーサの形状劣化を抑制しつつ、半導体基板表面の欠陥層を除去することが可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することである。
【０００７】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る不揮発性半導体記憶装置によれば、第１ゲート絶縁膜を介して半導体基板上に形成されたフローティングゲート電極と、前記フローティングゲート電極上に形成された酸化層と、第２ゲート絶縁膜を介し前記酸化層上に端部がかかるようにして前記半導体基板上に形成されたコントロールゲート電極と、前記コントロールゲート電極および前記フローティングゲート電極の側壁にそれぞれ設けられ、少なくとも下部領域が垂直に切り立ったサイドウォールスペーサと、前記フローティングゲート電極側の前記半導体基板内に形成されたソース層と、前記コントロールゲート電極側の前記半導体基板内に形成されたドレイン層と、前記ドレイン層および前記ソース層が形成された半導体基板の表面層が除去された表面層除去領域とを備えることを特徴とする。
【０００８】
これにより、サイドウォールスペーサの形状制御を安定して行うことが可能となり、メモリセルのしきい値のバラツキを低減することが可能となるとともに、半導体基板表面の欠陥層を除去することを可能として、半導体基板表面のリーク電流を低減することが可能となる。
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、第１ゲート絶縁膜を介して半導体基板上に形成されたフローティングゲート電極と、前記フローティングゲート電極上に形成された酸化層と、第２ゲート絶縁膜を介し前記酸化層上に端部がかかるようにして前記半導体基板上に形成されたコントロールゲート電極と、前記コントロールゲート電極および前記フローティングゲート電極の側壁にそれぞれ設けられ、少なくとも下部領域が垂直に切り立ったサイドウォールスペーサと、前記フローティングゲート電極側の前記半導体基板内に形成されたソース層と、前記コントロールゲート電極側のサイドウォールスペーサを介し前記半導体基板内に形成されたドレイン層と、前記ドレイン層および前記ソース層の表面に形成された掘り込み部とを備えることを特徴とする。
【０００９】
これにより、サイドウォールスペーサの下部領域が垂直に切り立った状態で、ドレイン層およびソース層の表面層を除去することが可能となり、サイドウォールスペーサの形状制御を安定して行うことが可能となるとともに、半導体基板表面の欠陥層を除去することが可能となる。このため、メモリセルのしきい値のバラツキを低減することが可能となるとともに、半導体基板表面のリーク電流を低減することが可能となり、不揮発性半導体記憶装置の製造歩留りを向上させることが可能となる。
【００１０】
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、前記ドレイン層上に形成された第１シリサイド層と、前記酸化層上のコントロールゲート電極の端部から所定間隔だけ隔てて、前記コントロールゲート電極上に形成された第２シリサイド層とを備えることを特徴とする。
これにより、フローティングゲート電極上にコントロールゲート電極の端部が配置された場合においても、コントロールゲート電極上の第２シリサイド層とフローティングゲート電極とがショートすることを防止しつつ、コントロールゲート電極およびドレイン層の低抵抗化を図ることが可能となる。
【００１１】
また、本発明の一態様に係る不揮発性半導体記憶装置によれば、前記掘り込み部の深さは、２００〜５００Åの範囲内であることを特徴とする。
これにより、ソース層およびドレイン層の抵抗の増大を抑制しつつ、半導体基板表面に掘り込み部を形成することが可能となり、動作特性の劣化を抑制しつつ、半導体基板表面のリーク電流を低減することが可能となる。
【００１２】
また、本発明の一態様に係る不揮発性半導体記憶装置の製造方法によれば、第１ゲート絶縁膜を半導体基板上に形成する工程と、上部に酸化層が設けられたフローティングゲート電極を前記第１ゲート絶縁膜上に形成する工程と、第２ゲート絶縁膜を前記半導体基板上に形成する工程と、前記酸化層上に一端が配置され、前記第２ゲート絶縁膜を介して前記半導体基板上に他端が配置されたコントロールゲート電極を形成する工程と、前記フローティングゲート電極側の前記半導体基板内にソース層を形成する工程と、前記ソース層が形成された前記半導体基板上に絶縁膜を積層する工程と、前記絶縁膜をエッチングすることにより、前記コントロールゲート電極および前記フローティングゲート電極の側壁にサイドウォールスペーサを形成する工程と、前記コントロールゲート電極側の前記半導体基板内にドレイン層を形成する工程と、前記絶縁膜のエッチングに比べ前記半導体基板に対する前記絶縁膜の選択比が小さな条件により、前記半導体基板の表面をエッチングする工程とを備えることを特徴とする。
【００１３】
これにより、サイドウォールスペーサ形成時のエッチング条件を変更することで、サイドウォールスペーサがエッチングされることを抑制しつつ、半導体基板の表面をエッチングすることが可能となる。このため、製造工程の煩雑化を抑制しつつ、サイドウォールスペーサの形状制御を安定して行うことが可能となるとともに、コントロールゲート電極の高さの変動を抑制することが可能となり、メモリセルのしきい値のバラツキを低減することが可能となるとともに、半導体基板表面の欠陥層を除去することを可能として、半導体基板表面のリーク電流を低減することが可能となる。
【００１４】
また、本発明の一態様に係る不揮発性半導体記憶装置の製造方法によれば、第１ゲート絶縁膜を半導体基板上に形成する工程と、前記第１ゲート絶縁膜が形成された半導体基板上に第１多結晶シリコン層を積層する工程と、前記第１多結晶シリコン層上に酸化防止膜を形成する工程と、前記酸化防止膜に開口部を形成する工程と、前記開口部が形成された酸化防止膜をマスクとして前記第１多結晶シリコン層の熱酸化を行うことにより、前記第１多結晶シリコン層の上部に酸化層を形成する工程と、前記酸化防止膜を除去する工程と、前記酸化層をマスクとして前記第１多結晶シリコン層をエッチングすることにより、前記酸化層を上部に有するフローティングゲート電極を形成する工程と、前記半導体基板上に第２ゲート絶縁膜を形成する工程と、前記第２ゲート絶縁膜が形成された半導体基板上に第２多結晶シリコン層を積層する工程と、前記第２多結晶シリコン層をパターニングすることにより、前記酸化層上に一端が配置され、前記第２ゲート絶縁膜を介して前記半導体基板上に他端が配置されたコントロールゲート電極を形成する工程と、前記コントロールゲート電極側の前記半導体基板上を覆う第１フォトレジスト層を形成する工程と、前記第１フォトレジスト層、前記フローティングゲート電極および前記コントロールゲート電極をマスクとしてイオン注入を行うことにより、前記フローティングゲート電極側の前記半導体基板内にソース層を形成する工程と、前記ソース層が形成された前記半導体基板上に絶縁膜を積層する工程と、前記絶縁膜をエッチングすることにより、前記コントロールゲート電極および前記フローティングゲート電極の側壁にサイドウォールスペーサを形成する工程と、前記絶縁膜のエッチングに比べ前記半導体基板に対する前記絶縁膜の選択比が小さな条件により、前記半導体基板の表面をエッチングする工程と、前記フローティングゲート電極側の前記半導体基板上を覆う第２フォトレジスト層を形成する工程と、前記第２フォトレジスト層、前記フローティングゲート電極、前記コントロールゲート電極および前記サイドウォールスペーサをマスクとしてイオン注入を行うことにより、前記コントロールゲート電極側の前記半導体基板内にドレイン層を形成する工程とを備えることを特徴とする。
【００１５】
これにより、サイドウォールスペーサ形成時のエッチング条件を変更することで、サイドウォールスペーサがエッチングされることを抑制しつつ、半導体基板の表面をエッチングすることが可能となり、メモリセルのしきい値のバラツキを低減することが可能となるとともに、半導体基板表面のリーク電流を低減することが可能となる。
【００１６】
また、本発明の一態様に係る不揮発性半導体記憶装置の製造方法によれば、端部が前記コントロールゲート電極上にかかるようにして前記ソース層を覆う酸化膜を形成する工程と、前記酸化膜が形成された半導体基板上にシリサイド形成用金属膜を形成する工程と、前記シリサイド形成用金属膜をシリコンと反応させることにより、前記ドレイン層および前記コントロールゲート電極上にシリサイド層を形成する工程とをさらに備えることを特徴とする。
【００１７】
これにより、酸化層上のコントロールゲート電極の端部から所定間隔だけ隔ててシリサイド層を形成することが可能となるとともに、ソース層上にシリサイド層を形成することなく、ドレイン層上にシリサイド層を形成することが可能となる。このため、フローティングゲート電極上にコントロールゲート電極の端部が配置された場合においても、コントロールゲート電極上のシリサイド層とフローティングゲート電極とがショートすることを防止しつつ、コントロールゲート電極およびドレイン層の低抵抗化を図ることが可能となる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態に係る不揮発性半導体記憶装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る不揮発性半導体記憶装置の概略構成を示す平面図である。
【００１９】
図１において、メモリセルには、フローティングゲート電極４が設けられるとともに、フローティングゲート電極４の両側には、ドレイン層１０ａおよびソース層１０ｂがそれぞれ設けられている。
そして、フローティングゲート電極４が設けられたメモリセルはマトリックス状に配列され、ドレイン層１０ａは、列方向に隣接する１対のメモリセルで共用され、ドレイン層１０ａを共用する１対のメモリセルは、ＳＴＩ２を介して行方向に分離されている。
【００２０】
また、フローティングゲート電極４を挟んでドレイン層１０ａの反対側には、行方向に伸びるソース層１０ｂが配置され、ソース層１０ｂは、列方向に隣接する２行分のメモリセルで共用されている。
また、フローティングゲート電極４上に端部がかかるようにして、ワードラインＷＬ１〜ＷＬ６が行方向に配設されている。また、列方向には、各ワードラインＷＬ１〜ＷＬ６と交差するようにして、ビットラインＢＬ１〜ＢＬ７が配設され、各ビットラインＢＬ１〜ＢＬ７は、ビットコンタクトＨ１を介してドレイン層１０ａと接続されている。また、列方向には、ソース配線Ｖｓｓが配設され、ソース配線Ｖｓｓは、ソースコンタクトＨ２を介して各ソース層１０ｂと接続されている。
【００２１】
図２（ａ）は、図１のＡ−Ａ´腺で切断した断面図、図２（ｂ）は、図１のＢ−Ｂ´腺で切断した断面図である。
図２において、半導体基板１には、ドレイン層１０ａを行方向（Ｂ−Ｂ´方向）に分離するＳＴＩ２が埋め込まれている。そして、ＳＴＩ２が埋め込まれた半導体基板１上には、ゲート絶縁膜３を介してフローティングゲート電極４が形成され、フローティングゲート電極４の上部には、酸化層５が形成されている。また、一端が酸化層５を介してフローティングゲート電極４上に配置されるとともに、他端がゲート絶縁膜６を介して半導体基板１上に配置されたコントロールゲート電極７が形成されている。そして、同一行に配置されたコントロールゲート電極７は、図１の共通のワードラインＷＬ１〜ＷＬ６にそれぞれ接続されている。
【００２２】
また、コントロールゲート電極７およびフローティングゲート電極４の側壁には、少なくとも下部領域が垂直に切り立った状態でサイドウォールスペーサ８ａ、８ｂがそれぞれ形成されている。そして、コントロールゲート電極７側の半導体基板１には、半導体基板１上の表面層が除去された堀り込み部９ａが形成されるとともに、フローティングゲート電極４側の半導体基板１には、半導体基板１上の表面層が除去された堀り込み部９ｂが形成され、ＳＴＩ２の形成により発生した半導体基板１表面の亀裂層が除去されている。
【００２３】
そして、堀り込み部９ｂが設けられたフローティングゲート電極４側の半導体基板１内には、ドレイン層１０ａが形成されるとともに、堀り込み部９ａが設けられたコントロールゲート電極７側の半導体基板１内には、ソース層１０ｂが形成されている。そして、ドレイン層１０ａ上にはシリサイド層１１ａが形成されるともに、コントロールゲート電極７上には、酸化層５上のコントロールゲート電極７の端部から所定間隔だけ隔ててシリサイド層１１ｂが形成されている。そして、コントロールゲート電極７上には、層間絶縁膜１２を介してビットラインＢＬが列方向（Ａ−Ａ´方向）に形成されている。
【００２４】
そして、図２のメモリセルの消去動作を行う場合、図１のソース配線Ｖｓｓをグランド電位に保持し、全てのメモリセルのソース層１０ｂをグランド電位に保持するとともに、全てのビットラインＢＬ１〜ＢＬ７をグランド電位に保持し、全てのメモリセルのドレイン層１０ａをグランド電位に保持する。さらに、選択されたワードラインＷＬ１〜ＷＬ６に１１〜１３Ｖの高電圧を印加し、選択されたワードラインＷＬ１〜ＷＬ６に接続されているメモリセルのコントロールゲート電極７に１１〜１３Ｖの高電圧を印加するとともに、非選択のワードラインＷＬ１〜ＷＬ６をグランド電位に保持し、非選択のワードラインＷＬ１〜ＷＬ６に接続されているメモリセルのコントロールゲート電極７をグランド電位に保持する。
【００２５】
そして、ドレイン層１０ａおよびソース層１０ｂがグランド電位に保持された状態で、コントロールゲート電極７に１１〜１３Ｖの高電圧が印加されると、コントロールゲート電極７とフローティングゲート電極４との間には高電界がかかり、コントロールゲート電極７とフローティングゲート電極４との間にＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）トンネル電流が流れる。このため、フローティングゲート電極４の電子がコントロールゲート電極７側に引き抜かれ、選択されたメモリセルに記憶されたデータの消去を行うことができる。
【００２６】
ここで、図２（ａ）に示すように、フローティングゲート電極４上の酸化層５を楕円状に形成し、フローティングゲート電極４の端部を尖らせることにより、フローティングゲート電極４の端部に電界を集中させることができる。このため、フローティングゲート電極４の電子をコントロールゲート電極７側に効率よく引き抜くことが可能となり、書き換え回数を増加させることを可能として、スプリットゲート型フラッシュメモリの寿命を向上させることが可能となる。
【００２７】
なお、スプリットゲート型フラッシュメモリでは、選択されたワードラインＷＬ１〜ＷＬ６に接続されている全てのメモリセルに対して一括して消去動作が行われ、全てのワードラインＷＬ１〜ＷＬ６を同時に選択することにより、全てのメモリセルの消去動作を一括して行うことができる。
次に、図２のメモリセルの書き込み動作を行う場合、図１のソース配線Ｖｓｓに１０〜１１Ｖの高電圧を印加し、全てのメモリセルのソース層１０ｂに１０〜１１Ｖの高電圧を印加する。また、選択されたビットラインＢＬ１〜ＢＬ７に１Ｖの電圧を印加し、選択されたビットラインＢＬ１〜ＢＬ７に接続されているメモリセルのドレイン層１０ａに１Ｖの電圧を印加するとともに、非選択のビットラインＢＬ１〜ＢＬ７に２Ｖの電圧を印加し、非選択のビットラインＢＬ１〜ＢＬ７に接続されているメモリセルのドレイン層１０ａに２Ｖの電圧を印加する。さらに、選択されたワードラインＷＬ１〜ＷＬ６に１．８Ｖの低電圧を印加し、選択されたワードラインＷＬ１〜ＷＬ６に接続されているメモリセルのコントロールゲート電極７に１．８Ｖの低電圧を印加するとともに、非選択のワードラインＷＬ１〜ＷＬ６をグランド電位に保持し、非選択のワードラインＷＬ１〜ＷＬ６に接続されているメモリセルのコントロールゲート電極７をグランド電位に保持する。
【００２８】
そして、コントロールゲート電極７下のチャネル領域のしきい値Ｖｔｈが、例えば、０．５Ｖであるとすると、選択されたワードラインＷＬ１〜ＷＬ６に接続されているメモリセルのチャネル領域は反転状態となる。このため、選択されたビットラインＢＬ１〜ＢＬ７を介してドレイン層１０ａに１Ｖが印加されている場合、選択されたワードラインＷＬ１〜ＷＬ６に接続されているメモリセルには、ソース層１０ｂからドレイン層１０ａに向かって電流が流れる。一方、コントロールゲート電極７下のチャネル領域のしきい値Ｖｔｈが、例えば、０．５Ｖである場合、非選択のワードラインＷＬ１〜ＷＬ６に接続されているメモリセルのチャネル領域は空乏状態となり、非選択のワードラインＷＬ１〜ＷＬ６に接続されているメモリセルには、ソース層１０ｂからドレイン層１０ａに向かう電流が流れない。
【００２９】
そして、ソース層１０ｂには１０〜１１Ｖの高電圧が印加されているため、ソース層１０ｂとフローティングゲート電極４との容量カップリングによりフローティングゲート電極４の電位が持ち上げられ、チャネル領域とフローティングゲート電極４との間に高電界が発生する。このため、ソース層１０ｂからドレイン層１０ａに向かって電流が流れると、チャネル領域を流れる電子は高電界により加速されてホットエレクトロンとなり、フローティングゲート電極４に電子が注入される。この結果、選択されたワードラインＷＬ１〜ＷＬ６およびビットラインＢＬ１〜ＢＬ７に接続されているメモリセルには電荷が蓄積され、選択されたメモリセルにデータを書き込むことができる。
【００３０】
次に、図２のメモリセルの読み出し動作を行う場合、図１のソース配線Ｖｓｓをグランド電位に保持し、全てのメモリセルのソース層１０ｂをグランド電位に保持する。また、選択されたビットラインＢＬ１〜ＢＬ７に１Ｖの低電圧を印加し、選択されたビットラインＢＬ１〜ＢＬ７に接続されているメモリセルのドレイン層１０ａに１Ｖの低電圧を印加するとともに、非選択のビットラインＢＬ１〜ＢＬ７をグランド電位に保持し、非選択のビットラインＢＬ１〜ＢＬ７に接続されているメモリセルのドレイン層１０ａをグランド電位に保持する。さらに、選択されたワードラインＷＬ１〜ＷＬ６に３±０．３Ｖの電圧を印加し、選択されたワードラインＷＬ１〜ＷＬ６に接続されているメモリセルのコントロールゲート電極７に３±０．３Ｖの電圧を印加するとともに、非選択のワードラインＷＬ１〜ＷＬ６をグランド電位に保持し、非選択のワードラインＷＬ１〜ＷＬ６に接続されているメモリセルのコントロールゲート電極７をグランド電位に保持する。
【００３１】
そして、ビットラインＢＬ１〜ＢＬ７およびワードラインＷＬ１〜ＷＬ６で選択されたメモリセルが消去状態にある場合、選択されたメモリセルのフローティングゲート電極４の電子が引き抜かれている。このため、消去状態にあるメモリセルのフローティングゲート電極４下のチャネル領域はオンしており、選択されたビットラインＢＬ１〜ＢＬ７を介してドレイン層１０ａに１Ｖが印加されている場合、選択されたワードラインＷＬ１〜ＷＬ６に接続されているメモリセルには、ドレイン層１０ａからソース層１０ｂに向かって電流が流れる。
【００３２】
一方、ビットラインＢＬ１〜ＢＬ７およびワードラインＷＬ１〜ＷＬ６で選択されたメモリセルが書き込み状態にある場合、選択されたメモリセルのフローティングゲート電極４には電子が蓄積されている。このため、書き込み状態にあるメモリセルのフローティングゲート電極４下のチャネル領域はオフしており、選択されたビットラインＢＬ１〜ＢＬ７を介してドレイン層１０ａに１Ｖが印加されている場合においても、選択されたワードラインＷＬ１〜ＷＬ６に接続されているメモリセルには、ドレイン層１０ａからソース層１０ｂに向かって流れる電流が消去状態に比べて小さくなる。このため、選択されたメモリセルに流れる電流の大きさをセンスアンプで検出することにより、選択されたメモリセルの消去状態および書き込み状態を判別することができる。
【００３３】
また、非選択のワードラインＷＬ１〜ＷＬ６をグランド電位に保持し、非選択のワードラインＷＬ１〜ＷＬ６に接続されているメモリセルのコントロールゲート電極７をグランド電位に保持することにより、コントロールゲート電極７下のチャネル領域をオフすることができる。このため、非選択のメモリセルが過剰消去状態にある場合においても、非選択のメモリセルが常に導通状態になることを防止することができ、選択されたメモリセルの読み出し動作を正常に行うことが可能となる。
【００３４】
ここで、図２のサイドウォールスペーサ８ａ、８ｂの下部領域を垂直に切り立たせるとともに、半導体基板１上の表面層が除去された堀り込み部９ａ、９ｂを形成することにより、サイドウォールスペーサ８ａ、８ｂの形状制御を安定して行うことが可能となるとともに、半導体基板１表面の欠陥層を除去することが可能となる。このため、メモリセルのしきい値のバラツキを低減することが可能となるとともに、半導体基板１表面のリーク電流を低減することが可能となり、不揮発性半導体記憶装置の製造歩留りを向上させることが可能となる。
【００３５】
なお、掘り込み部９ａ、９ｂの深さは、２００〜５００Åの範囲内であることが好ましい。これにより、ソース層１０ｂおよびドレイン層１０ａの抵抗の増大を抑制しつつ、半導体基板１表面に掘り込み部を形成することが可能となり、動作特性の劣化を抑制しつつ、半導体基板１表面のリーク電流を低減することが可能となる。
【００３６】
また、ドレイン層１０ｂ上にはシリサイド層が形成されないようにするともに、コントロールゲート電極７上には、酸化層５上のコントロールゲート電極７の端部から所定間隔だけ隔ててシリサイド層１１ｂを形成することにより、フローティングゲート電極４上にコントロールゲート電極７の端部が配置された場合においても、コントロールゲート電極７上のシリサイド層１１ｂとフローティングゲート電極４とがショートすることを防止しつつ、コントロールゲート電極１１ｂおよびドレイン層９ａの低抵抗化を図ることが可能となる。
【００３７】
図３〜図５は、本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
図３（ａ）において、熱酸化により、ゲート絶縁膜３を半導体基板１上に形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜３が形成された半導体基板１に多結晶シリコン層４´を積層し、窒化珪素膜などの酸化防止膜２１を多結晶シリコン層４´上に形成する。
【００３８】
次に、図３（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜２１をパターニングすることにより、酸化防止膜２１に開口部２１´を形成する。
次に、図３（ｃ）に示すように、開口部２１´が形成された酸化防止膜２１をマスクとして多結晶シリコン層４´の熱酸化を行うことにより、多結晶シリコン層４´の上部に酸化層５を選択的に形成する。
【００３９】
次に、図３（ｄ）に示すように、多結晶シリコン層４´上の酸化防止膜２１を除去する。そして、多結晶シリコン層４´の上部に選択的に形成された酸化層５をマスクとして多結晶シリコン層４´をエッチングすることにより、酸化層５を上部に有するフローティングゲート電極４を形成する。
次に、図４（ａ）に示すように、熱酸化により、半導体基板１上にゲート絶縁膜６を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜６が形成された半導体基板１上に多結晶シリコン層を積層する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、酸化層５を介してフローティングゲート電極４上に一端が配置され、ゲート絶縁膜６を介して半導体基板１上に他端が配置されたコントロールゲート電極７を形成する。
【００４０】
次に、図４（ｂ）に示すように、フォトリソグラフィー技術を用いることにより、コントロールゲート電極７側の半導体基板１上を覆うフォトレジスト層Ｒ１を形成する。そして、フォトレジスト層Ｒ１、フローティングゲート電極４およびコントロールゲート電極７をマスクとしてイオン注入を半導体基板１に行うことにより、フローティングゲート電極４側の半導体基板１内にソース層１０ｂを形成する。
【００４１】
次に、図４（ｃ）に示すように、フォトレジスト層Ｒ１を除去する。そして、ＣＶＤなどの方法により、ソース層１０ｂが形成された半導体基板１上に酸化珪素膜を積層する。そして、半導体基板１上に積層された酸化珪素膜の異方性エッチングを行うことにより、コントロールゲート電極７およびフローティングゲート電極４の側壁にサイドウォールスペーサ８ａ、８ｂをそれぞれ形成する。ここで、酸化珪素膜をエッチングする場合、Ｓｉに対する酸化珪素膜の選択比が大きな条件で酸化珪素膜をエッチングすることが好ましい。例えば、酸化珪素膜のエッチング条件として、ＣＨＦ３／ＣＦ４／Ａｒを含む混合ガスを用いることができる。具体的には、例えば、ＣＨＦ３／ＣＦ４／Ａｒの流量を３０ｓｃｃｍ、３０ｓｃｃｍ、６００ｓｃｃｍにそれぞれ設定するとともに、パワーを１３００Ｗに設定することができる。
【００４２】
これにより、コントロールゲート電極７の高さのバラツキを抑制しつつ、酸化珪素膜を効率よくエッチングすることができ、サイドウォールスペーサ８ａ、８ｂの形状制御を安定して行うことが可能となる。
次に、図４（ｄ）に示すように、サイドウォールスペーサ８ａ、８ｂを形成するためのエッチング中に半導体基板１の表面が露出されると、エッチング条件を切り替えて半導体基板１の表面をエッチングすることにより、半導体基板１上の表面層が除去された堀り込み部９ａ、９ｂを形成する。
【００４３】
ここで、半導体基板１の表面をエッチングする場合、酸化珪素膜のエッチングに比べＳｉに対する酸化珪素膜の選択比が小さな条件により、半導体基板１の表面をエッチングすることが好ましい。例えば、半導体基板１の表面をエッチングする場合、窒化珪素膜をエッチングするための条件を用いることができ、半導体基板１のエッチング条件として、ＣＨＦ３／ＣＦ４／Ａｒ／Ｏ２を含む混合ガスを用いることができる。具体的には、例えば、ＣＨＦ３／ＣＦ４／Ａｒ／Ｏ２の流量を５ｓｃｃｍ、７０ｓｃｃｍ、８００ｓｃｃｍ、１３ｓｃｃｍにそれぞれ設定するとともに、パワーを５００Ｗに設定することができる。
【００４４】
これにより、サイドウォールスペーサ８ａ、８ｂ形成時のエッチング条件を変更することで、サイドウォールスペーサ８ａ、８ｂがエッチングされることを抑制しつつ、半導体基板１の表面をエッチングすることが可能となる。このため、製造工程の煩雑化を抑制しつつ、サイドウォールスペーサ８ａ、８ｂの形状制御を安定して行うことが可能となるとともに、コントロールゲート電極７の高さの変動を抑制することが可能となり、メモリセルのしきい値のバラツキを低減することが可能となるとともに、半導体基板１表面の欠陥層を除去することを可能として、半導体基板１表面のリーク電流を低減することが可能となる。
【００４５】
また、半導体基板１の表面をエッチングする場合、エンドポイント信号を監視することにより、半導体基板１の表面が露出した時点でエッチング条件を安定して切り替えることが可能となり、堀り込み部９ａ、９ｂの深さを精度よく制御することが可能となる。
次に、図５（ａ）に示すように、フォトリソグラフィー技術を用いることにより、フローティングゲート電極４側の半導体基板１上を覆うフォトレジスト層Ｒ２を形成する。そして、フォトレジスト層Ｒ２、フローティングゲート電極４、コントロールゲート電極７およびサイドウォールスペーサ８ａ、８ｂをマスクとして半導体基板１にイオン注入を行うことにより、コントロールゲート電極７側の半導体基板１内にドレイン層１０ａを形成する。
【００４６】
次に、図５（ｂ）に示すように、フォトレジスト層Ｒ２を除去する。そして、ＣＶＤなどの方法により、ドレイン層１０ａが形成された半導体基板１上に酸化珪素膜２２を積層する。そして、フォトリソグラフィー技術およびエッチング技術を用いることにより、端部がコントロールゲート電極７上にかかるようにしてソース層１０ｂが覆われるように酸化珪素膜２２をパターニングする。そして、スパッタなどの方法により、ＷやＭｏなどのシリサイド形成用金属膜２３を全面に積層する。
【００４７】
次に、図５（ｃ）に示すように、熱処理により、シリサイド形成用金属膜２３をＳｉと反応させることで、ドレイン層１０ａおよびコントロールゲート電極７上にシリサイド層１１ａ、１１ｂをそれぞれ形成する。
これにより、酸化層５上のコントロールゲート電極７の端部から所定間隔だけ隔ててシリサイド層１１ｂを形成することが可能となるとともに、ソース層１０ｂ上にシリサイド層を形成することなく、ドレイン層１０ａ上にシリサイド層１１を形成することが可能となる。このため、フローティングゲート電極４上にコントロールゲート電極７の端部が配置された場合においても、コントロールゲート電極７上のシリサイド層１１ｂとフローティングゲート電極４とがショートすることを防止しつつ、コントロールゲート電極７およびドレイン層１０ａの低抵抗化を図ることが可能となる。
【図面の簡単な説明】
【図１】一実施形態に係る不揮発性半導体記憶装置の構成を示す平面図。
【図２】一実施形態に係る不揮発性半導体記憶装置の構成を示す断面図。
【図３】一実施形態に係る不揮発性半導体記憶装置の製造方法を示す図。
【図４】一実施形態に係る不揮発性半導体記憶装置の製造方法を示す図。
【図５】一実施形態に係る不揮発性半導体記憶装置の製造方法を示す図。
【符号の説明】
ＷＬ１〜ＷＬ６  ワードライン、ＢＬ１〜ＢＬ７、ＢＬ  ビットラインＶｓｓソース配線、Ｈ１  ビットコンタクト、Ｈ２  ソースコンタクト、１  半導体基板、２  ＳＴＩ、３、６  ゲート絶縁膜、４  フローティングゲート電極、５酸化層、７  コントロールゲート電極、８ａ、８ｂ  サイドウォールスペーサ、９ａ、９ｂ  堀り込み部、１０ａ  ドレイン層、１０ｂ  ソース層、１１ａ、１１ｂ  シリサイド層、１２  層間絶縁膜、４´  多結晶シリコン層、２１  酸化防止膜、２１´  開口部、Ｐ１、Ｐ２  イオン注入、Ｒ１、Ｒ２  フォトレジスト
【図１】
2004363122.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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