(57)【要約】【課題】本発明は、ゲート先作りのＮＡＮＤ型フラッシュメモリにおいて、ＳＴＩを形成するためのＣＭＰ処理のマージンが低下するのを改善できるようにすることを最も主要な特徴とする。【解決手段】たとえば、セルアレイ２１は、第１の膜厚を有するＶｃｃ酸化膜２１ａを用いて形成する。このセルアレイ２１に隣接するロウデコーダ回路３１は、上記Ｖｃｃ酸化膜２１ａよりも厚い、第２の膜厚を有するＶｐｐ酸化膜３１ａを用いて形成する。また、上記ロウデコーダ回路３１に近接して設けられるガードリング４１およびダミーＡＡパターン５１は、上記Ｖｐｐ酸化膜３１ａと同じ膜厚の、Ｖｐｐ酸化膜４１ａ，５１ａをそれぞれ用いて形成する構成とされている。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
第１の膜厚を有する第１のゲート絶縁膜を備えて形成されたメモリセルアレイと、
前記第１のゲート絶縁膜よりも厚い、第２の膜厚を有する第２のゲート絶縁膜を備えて形成された高耐圧系トランジスタ部と、
前記第２のゲート絶縁膜を備えて形成された周辺回路部と
を具備したことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記周辺回路部はガードリングであり、前記メモリセルアレイが形成されるウェル領域内に配置されていることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記周辺回路部はガードリングであり、前記メモリセルアレイおよび前記高耐圧系トランジスタ部の相互間に配置されていることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記ガードリングは、前記高耐圧系トランジスタ部に隣接して配置されていることを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
前記周辺回路部は、前記高耐圧系トランジスタ部の周辺に配置されたダミーパターンであることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項６】
前記高耐圧系トランジスタ部は、ロウデコーダ回路を構成することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項７】
前記第２のゲート絶縁膜は、基板の表面部に埋設されていることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項８】
基板上に、第１の膜厚を有する第１のゲート絶縁膜、第１のゲート電極膜および第１のマスク絶縁膜を順に堆積する工程と、
前記第１のゲート絶縁膜、前記第１のゲート電極膜および前記第１のマスク絶縁膜を、アレイ領域にのみ残存させる工程と、
前記アレイ領域を除く、周辺領域の一方の領域には、前記第１のゲート絶縁膜よりも厚い第２の膜厚を有する第２のゲート絶縁膜を、前記周辺領域の他方の領域には、前記第１のゲート絶縁膜と同じ第１の膜厚を有する第３のゲート絶縁膜を、それぞれ作り分ける工程と、
前記第１のマスク絶縁膜、前記第２のゲート絶縁膜および前記第３のゲート絶縁膜上に、それぞれ、第２のゲート電極膜および前記第１のマスク絶縁膜よりも厚い第２のマスク絶縁膜を順に堆積する工程と、
前記第１のマスク絶縁膜上の、前記第２のマスク絶縁膜および前記第２のゲート電極膜を剥離する工程と、
前記アレイ領域および前記周辺領域の各領域の相互間にそれぞれ対応する、前記基板の表面部に素子分離用の溝を形成する工程と、
全面に、埋め込み絶縁膜を堆積する工程と、
前記埋め込み絶縁膜の上面を研磨して平坦化する工程と
を備えてなることを特徴とする不揮発性半導体メモリ装置の製造方法。
【請求項９】
前記埋め込み絶縁膜の平坦化には、化学的機械研磨（ＣＭＰ）法が用いられることを特徴とする請求項８に記載の不揮発性半導体メモリ装置の製造方法。
【請求項１０】
前記周辺領域の一方の領域には、高耐圧系トランジスタ部を含むロウデコーダ回路が、前記周辺領域の他方の領域には、ガードリングやダミーパターンを含む周辺回路部が、それぞれ形成されることを特徴とする請求項８に記載の不揮発性半導体メモリ装置の製造方法。
【請求項１１】
基板上に、第１の膜厚を有する第１のゲート絶縁膜、第１のゲート電極膜および第１のマスク絶縁膜を順に堆積する工程と、
前記第１のゲート絶縁膜、前記第１のゲート電極膜および前記第１のマスク絶縁膜を、アレイ領域にのみ残存させる工程と、
前記アレイ領域を除く、周辺領域には、前記第１のゲート絶縁膜よりも厚い第２の膜厚を有する第２のゲート絶縁膜を形成する工程と、
前記第１のマスク絶縁膜および前記第２のゲート絶縁膜上に、それぞれ、前記第１のゲート電極膜よりも薄い第２のゲート電極膜および第２のマスク絶縁膜を順に堆積する工程と、
前記第１のマスク絶縁膜上の、前記第２のマスク絶縁膜および前記第２のゲート電極膜を剥離する工程と、
前記アレイ領域および前記周辺領域の相互間にそれぞれ対応する、前記基板の表面部に素子分離用の溝を形成する工程と、
全面に、埋め込み絶縁膜を堆積する工程と、
前記埋め込み絶縁膜の上面を研磨して平坦化する工程と
を備えてなることを特徴とする不揮発性半導体メモリ装置の製造方法。
【請求項１２】
前記埋め込み絶縁膜の平坦化には、化学的機械研磨（ＣＭＰ）法が用いられることを特徴とする請求項１１に記載の不揮発性半導体メモリ装置の製造方法。
【請求項１３】
前記第２のマスク絶縁膜は、前記第１のマスク絶縁膜とほぼ同じ高さを有して形成されることを特徴とする請求項１１に記載の不揮発性半導体メモリ装置の製造方法。
【請求項１４】
前記周辺領域には、高耐圧系トランジスタ部を含むロウデコーダ回路が形成されることを特徴とする請求項１１に記載の不揮発性半導体メモリ装置の製造方法。
【請求項１５】
基板上の周辺領域に対し、あらかじめ段差凹部を形成する工程と、
前記段差凹部内に、第１の膜厚を有する第１のゲート絶縁膜を形成する工程と、
前記基板上のアレイ領域に、前記第１のゲート絶縁膜よりも薄い第２の膜厚を有する第２のゲート絶縁膜を形成する工程と、
前記第１，第２のゲート絶縁膜上に、それぞれ、第１，第２のゲート電極膜および第１，第２のマスク絶縁膜を順に堆積する工程と、
前記アレイ領域および前記周辺領域の相互間にそれぞれ対応する、前記基板の表面部に素子分離用の溝を形成する工程と、
全面に、埋め込み絶縁膜を堆積する工程と、
前記埋め込み絶縁膜の上面を研磨して平坦化する工程と
を備えてなることを特徴とする不揮発性半導体メモリ装置の製造方法。
【請求項１６】
前記段差凹部は、前記第１のゲート絶縁膜の膜厚に一致することを特徴とする請求項１５に記載の不揮発性半導体メモリ装置の製造方法。
【請求項１７】
前記第１，第２のゲート電極膜および前記第１，第２のマスク絶縁膜は、それぞれ、ほぼ同じ膜厚を有して形成されることを特徴とする請求項１５に記載の不揮発性半導体メモリ装置の製造方法。
【請求項１８】
前記周辺領域には、高耐圧系トランジスタ部を含むロウデコーダ回路が構成されることを特徴とする請求項１５に記載の不揮発性半導体メモリ装置の製造方法。
【請求項１９】
前記埋め込み絶縁膜の平坦化には、化学的機械研磨（ＣＭＰ）法が用いられることを特徴とする請求項１５に記載の不揮発性半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体メモリ装置およびその製造方法に関するもので、特に、浮遊ゲート電極を有するとともに、周辺部とセル部とで二種類以上の厚さの異なるゲート酸化膜を有するゲート先作り（または、ゲート酸化膜先作りとも言う）のＮＡＮＤ型フラッシュ（Ｆｌａｓｈ）メモリに関する。
【０００２】
【従来の技術】
近年、トレンチ構造を採用し、かつ、膜厚の異なる複数のゲート酸化膜を有して、ゲート先作りプロセスにより形成されるＮＡＮＤ型Ｆｌａｓｈメモリが開発されている。
【０００３】
しかしながら、このＮＡＮＤ型Ｆｌａｓｈメモリの場合、たとえば図５（ａ）に示すように、セル部（セル／Ｖｃｃ系）１０１とＶｐｐ部（Ｖｐｐ系）１０２とで、シリコン（Ｓｉ）基板１０３上のゲート酸化膜１０１ａ，１０２ａの膜厚が異なる。そのため、ゲート電極１０１ｂ，１０２ｂ上の、ＳｉＮ膜（ストッパーＳｉＮ膜）１０１ｃ，１０２ｃの上面に段差ａが生じる。
【０００４】
この段差ａは、たとえば図５（ｂ）に示すように、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）の形成において、ＳｉＮ膜１０１ｃ，１０２ｃをストッパーとして埋め込み絶縁膜１０４の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理した際に、Ｖｐｐ部１０２のＳｉＮ膜１０２ｃの膜厚を、セル部１０１のＳｉＮ膜１０１ｃの膜厚よりも減少させる原因となる。ＳｉＮ膜１０２ｃの膜厚の減少は、ゲート酸化膜１０２ａまでの距離（ｈ）を縮める結果となる。これにより、ゲート酸化膜１０２ａは、ＣＭＰ処理後のエッチング処理（たとえば、ウェット処理）によるダメージを受けやすくなるため、ゲートリークなどの不良を招く場合がある。
【０００５】
特に、このＮＡＮＤ型Ｆｌａｓｈメモリは、たとえば図６に示すように、上記セル部１０１に相当するセルアレイ領域（Ｃｅｌｌ　Ａｒｒａｙ）１１０に隣接した周辺領域（Ｖｐｐ部１０２に相当）に、高耐圧系のロウデコーダ回路１１１が存在する。このロウデコーダ回路１１１は、通常、Ｖｐｐ系のゲート酸化膜（Ｖｐｐ酸化膜）１０２ａを用いて形成されている。つまり、ＮＡＮＤ型Ｆｌａｓｈメモリのロウデコーダ回路１１１には、高耐圧系のトランジスタが存在する。
【０００６】
これに対し、上記セルアレイ領域１１０、このセルアレイ領域１１０と上記ロウデコーダ回路１１１との間に存在するガードリング１１２、および、上記ロウデコーダ回路１１１の周辺のダミーＡＡパターン１１３の形成には、一般に、Ｖｃｃ系のゲート酸化膜（Ｖｃｃ酸化膜）１０１ａが用いられる。そのため、ＳＴＩの形成において、埋め込み絶縁膜１０４をＣＭＰ処理する際に、ＳｉＮ膜１０１ｃに比べて、ロウデコーダ回路１１１のＳｉＮ膜１０２ｃが大きく減少し、これが上記した不良を発生させる原因となっている。
【０００７】
【発明が解決しようとする課題】
上記したように、従来においては、ゲート先作りプロセスによって膜厚の異なる複数のゲート酸化膜を有するＮＡＮＤ型Ｆｌａｓｈメモリを容易に実現できるものの、ＳＴＩを形成する際のＣＭＰ処理において、ロウデコーダ回路のストッパーＳｉＮ膜が大きく減少されることにより、その下のゲート酸化膜がダメージを受けやすくなるため、ゲートリークなどの不良を招くという問題があった。
【０００８】
そこで、この発明は、高耐圧系トランジスタ部のゲート酸化膜がダメージを受けやすくなるのを抑制でき、ゲートリークなどの不良の発生を防止することが可能な不揮発性半導体メモリ装置およびその製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、この発明の不揮発性半導体メモリ装置にあっては、第１の膜厚を有する第１のゲート絶縁膜を備えて形成されたメモリセルアレイと、前記第１のゲート絶縁膜よりも厚い、第２の膜厚を有する第２のゲート絶縁膜を備えて形成された高耐圧系トランジスタ部と、前記第２のゲート絶縁膜を備えて形成された周辺回路部とを具備したことを特徴とする。
【００１０】
また、この発明の不揮発性半導体メモリ装置の製造方法にあっては、基板上に、第１の膜厚を有する第１のゲート絶縁膜、第１のゲート電極膜および第１のマスク絶縁膜を順に堆積する工程と、前記第１のゲート絶縁膜、前記第１のゲート電極膜および前記第１のマスク絶縁膜を、アレイ領域にのみ残存させる工程と、前記アレイ領域を除く、周辺領域の一方の領域には、前記第１のゲート絶縁膜よりも厚い第２の膜厚を有する第２のゲート絶縁膜を、前記周辺領域の他方の領域には、前記第１のゲート絶縁膜と同じ第１の膜厚を有する第３のゲート絶縁膜を、それぞれ作り分ける工程と、前記第１のマスク絶縁膜、前記第２のゲート絶縁膜および前記第３のゲート絶縁膜上に、それぞれ、第２のゲート電極膜および前記第１のマスク絶縁膜よりも厚い第２のマスク絶縁膜を順に堆積する工程と、前記第１のマスク絶縁膜上の、前記第２のマスク絶縁膜および前記第２のゲート電極膜を剥離する工程と、前記アレイ領域および前記周辺領域の各領域の相互間にそれぞれ対応する、前記基板の表面部に素子分離用の溝を形成する工程と、全面に、埋め込み絶縁膜を堆積する工程と、前記埋め込み絶縁膜の上面を研磨して平坦化する工程とを備えてなることを特徴とする。
【００１１】
また、この発明の不揮発性半導体メモリ装置の製造方法にあっては、基板上に、第１の膜厚を有する第１のゲート絶縁膜、第１のゲート電極膜および第１のマスク絶縁膜を順に堆積する工程と、前記第１のゲート絶縁膜、前記第１のゲート電極膜および前記第１のマスク絶縁膜を、アレイ領域にのみ残存させる工程と、前記アレイ領域を除く、周辺領域には、前記第１のゲート絶縁膜よりも厚い第２の膜厚を有する第２のゲート絶縁膜を形成する工程と、前記第１のマスク絶縁膜および前記第２のゲート絶縁膜上に、それぞれ、前記第１のゲート電極膜よりも薄い第２のゲート電極膜および第２のマスク絶縁膜を順に堆積する工程と、前記第１のマスク絶縁膜上の、前記第２のマスク絶縁膜および前記第２のゲート電極膜を剥離する工程と、前記アレイ領域および前記周辺領域の相互間にそれぞれ対応する、前記基板の表面部に素子分離用の溝を形成する工程と、全面に、埋め込み絶縁膜を堆積する工程と、前記埋め込み絶縁膜の上面を研磨して平坦化する工程とを備えてなることを特徴とする。
【００１２】
さらに、この発明の不揮発性半導体メモリ装置の製造方法にあっては、基板上の周辺領域に対し、あらかじめ段差凹部を形成する工程と、前記段差凹部内に、第１の膜厚を有する第１のゲート絶縁膜を形成する工程と、前記基板上のアレイ領域に、前記第１のゲート絶縁膜よりも薄い第２の膜厚を有する第２のゲート絶縁膜を形成する工程と、前記第１，第２のゲート絶縁膜上に、それぞれ、第１，第２のゲート電極膜および第１，第２のマスク絶縁膜を順に堆積する工程と、前記アレイ領域および前記周辺領域の相互間にそれぞれ対応する、前記基板の表面部に素子分離用の溝を形成する工程と、全面に、埋め込み絶縁膜を堆積する工程と、前記埋め込み絶縁膜の上面を研磨して平坦化する工程とを備えてなることを特徴とする。
【００１３】
この発明の不揮発性半導体メモリ装置によれば、メモリセルアレイと高耐圧系トランジスタ部との間の、ストッパーＳｉＮ膜の上面でのグローバル段差を小さくできるようになる。これにより、ＣＭＰ処理によって高耐圧系トランジスタ部のストッパーＳｉＮ膜が大きく減少されるのを防ぐことができ、ＣＭＰ処理のマージンを向上させることが可能となるものである。
【００１４】
また、この発明の不揮発性半導体メモリ装置の製造方法によれば、ＳＴＩを形成する際のＣＭＰ処理でのストッパーとなるＳｉＮ膜をセル部と周辺部（Ｖｐｐ部）とで作り分けできるようになる。これにより、周辺部のＳｉＮ膜の膜厚をセル部よりも厚く形成することが容易に可能となり、ＣＭＰ処理のマージンを向上できるようになるものである。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる、ゲート先作り（または、ゲート酸化膜先作り）プロセスにより形成されたＮＡＮＤ型Ｆｌａｓｈメモリの構成例を示すものである。なお、同図（ａ）は要部を示す平面図であり、同図（ｂ）は図（ａ）のｂ−ｂ線にほぼ対応する断面構造を示す拡大図である。
【００１７】
このＮＡＮＤ型Ｆｌａｓｈメモリの場合、Ｓｉ基板１１上のアレイ領域には、セルアレイ（Ｃｅｌｌ　Ａｒｒａｙ）２１が形成されている。また、このセルアレイ２１に隣接した周辺領域には、高耐圧系のロウデコーダ回路（高耐圧系トランジスタ部）３１が形成されている。また、上記セルアレイ２１と上記ロウデコーダ回路３１との間には、周辺回路部としてのガードリング４１が形成されている。さらに、上記周辺領域には、上記ロウデコーダ回路３１に隣接して、上記ロウデコーダ回路３１の周辺のダミーＡＡパターン（周辺回路部）５１が形成されている。
【００１８】
上記セルアレイ２１は、たとえば、上記Ｓｉ基板１１の表面部に、Ｎ−ウェル領域（Ｃｅｌｌ　Ｎｗｅｌｌ）２１Ａが形成され、さらに、このＮ−ウェル領域２１Ａ内にＰ−ウェル領域（Ｃｅｌｌ　Ｐｗｅｌｌ）２１Ｂが形成されている。そして、そのＰ−ウェル領域２１Ｂの表面部に、第１の膜厚を有する第１のゲート絶縁膜であるＶｃｃ系のゲート酸化膜（Ｖｃｃ酸化膜）２１ａを介して、ポリゲート電極（第１のゲート電極膜）２１ｂおよびＣＭＰ処理でのストッパーとなるＳｉＮ膜（第１のマスク絶縁膜）２１ｃが積層されて、複数のメモリセル（図示していない）が形成されるようになっている。
【００１９】
これに対し、上記ロウデコーダ回路３１、上記ガードリング４１および上記ダミーＡＡパターン５１は、それぞれ、上記ゲート酸化膜２１ａよりも厚い、第２の膜厚を有する第２のゲート絶縁膜である高耐圧系（Ｖｐｐ系）のゲート酸化膜（Ｖｐｐ酸化膜）３１ａ，４１ａ，５１ａを用いて形成されている。
【００２０】
すなわち、上記ロウデコーダ回路３１は、たとえば、上記Ｓｉ基板１１の表面部に、Ｖｐｐ酸化膜３１ａを介して、ポリゲート電極（第２のゲート電極膜）３１ｂおよびＣＭＰ処理でのストッパーとなるＳｉＮ膜（第２のマスク絶縁膜）３１ｃが積層されて、高耐圧系トランジスタ（図示していない）が形成されるようになっている。
【００２１】
上記ガードリング４１は、たとえば、上記各ウェル領域２１Ａ，２１Ｂの表面部およびＮ−ウェル領域（ＮＷ）４１Ａの表面部に、それぞれ、Ｖｐｐ酸化膜４１ａを介して、ポリゲート電極（第２のゲート電極膜）４１ｂおよびＣＭＰ処理でのストッパーとなるＳｉＮ膜（第２のマスク絶縁膜）４１ｃが積層されて形成されるようになっている。
【００２２】
上記ダミーＡＡパターン５１は、たとえば、上記Ｓｉ基板１１の表面部に、Ｖｐｐ酸化膜５１ａを介して、ポリゲート電極（第２のゲート電極膜）５１ｂおよびＣＭＰ処理でのストッパーとなるＳｉＮ膜（第２のマスク絶縁膜）５１ｃが積層されて形成されるようになっている。
【００２３】
そして、各領域（２１，４１，３１，５１）の相互間には、それぞれ、絶縁膜を埋め込んでなるＳＴＩ構造の分離領域１２が形成されている。
【００２４】
このように、従来はＶｃｃ系の酸化膜を用いて形成されていたガードリングおよびロウデコーダ回路の周辺のダミーパターンを、高耐圧系の酸化膜領域内に形成するようにしている。
【００２５】
すなわち、ガードリング４１およびダミーＡＡパターン５１を、Ｖｐｐ系の酸化膜４１ａ，５１ａを用いて形成するようにしている。これにより、ロウデコーダ回路３１の高耐圧系トランジスタ周りの、ストッパーＳｉＮ膜３１ｃの上面の段差（図５中にａで示すグローバル段差）を解消できるようになる。その結果、ＳｉＮ膜３１ｃが大きく減少するのを防いで、Ｖｐｐ酸化膜３１ａまでの距離（ｈ）を十分に確保することが可能となる。
【００２６】
つまり、このような構成とした場合、少なくともガードリング４１とロウデコーダ回路３１との間、および、ロウデコーダ回路３１とダミーＡＡパターン５１との間において、ＳｉＮ膜３１ｃの残膜だけが大きく減少するのを回避できる。したがって、従来の、ＮＡＮＤ型Ｆｌａｓｈメモリはロウデコーダ部に高耐圧系トランジスタを有するするため、ゲート先作りプロセスを用いた場合には、ＣＭＰ処理のマージンを下げるという不具合を改善することが可能となる。よって、ロウデコーダ回路３１のＶｐｐ酸化膜３１ａがダメージを受けやすくなるのを抑制でき、ゲートリークなどの不良の発生を防止し得るようになるものである。
【００２７】
（第２の実施形態）
図２は、本発明の第２の実施形態にかかる、ゲート先作り（または、ゲート酸化膜先作り）プロセスにより形成されるＮＡＮＤ型Ｆｌａｓｈメモリの製造方法を示すものである。
【００２８】
まず、たとえば図２（ａ）に示すように、Ｓｉ基板１１上のアレイ領域（セル部）に、第１の膜厚を有するＶｃｃ酸化膜（第１のゲート絶縁膜）２１ａ、ポリゲート電極（第１のゲート電極膜）２１ｂ、および、ストッパーＳｉＮ膜（第１のマスク絶縁膜）２１ｃをそれぞれ形成するために、上記Ｓｉ基板１１上に各種の材料を堆積させる。その後、パターニング処理を行って、アレイ領域以外の、周辺領域（Ｖｐｐ系／Ｖｃｃ系）に形成された上記Ｖｃｃ酸化膜２１ａ、上記ポリゲート電極２１ｂおよび上記ストッパーＳｉＮ膜２１ｃをそれぞれ剥離し、周辺領域のＳｉ基板１１を露出させる。
【００２９】
続いて、たとえば図２（ｂ）に示すように、Ｓｉ基板１１上の周辺領域の一方の領域（Ｖｐｐ系）には、上記Ｖｃｃ酸化膜２１ａよりも厚い、第２の膜厚を有するＶｐｐ酸化膜（第２のゲート絶縁膜）３１ａを、また、周辺領域の他方の領域（Ｖｃｃ系）には、上記Ｖｃｃ酸化膜２１ａと同じ、第１の膜厚を有するＶｃｃ酸化膜（第３のゲート絶縁膜）４１ａ’，５１ａ’を、それぞれ形成する。
【００３０】
その後、上記ストッパーＳｉＮ膜２１ｃ、上記Ｖｐｐ酸化膜３１ａおよび上記Ｖｃｃ酸化膜４１ａ’，５１ａ’上に、それぞれ、ポリゲート電極材６１ｂおよびストッパーＳｉＮ膜材６１ｃを順に堆積する。
【００３１】
この際、ストッパーＳｉＮ膜材６１ｃの膜厚は、上記ストッパーＳｉＮ膜２１ｃよりも厚いものとする。
【００３２】
続いて、たとえば図２（ｃ）に示すように、セル部の、上記ストッパーＳｉＮ膜２１ｃ上に形成された、上記ポリゲート電極材６１ｂおよび上記ストッパーＳｉＮ膜材６１ｃを剥離する。これにより、Ｖｐｐ系の領域の、上記Ｖｐｐ酸化膜３１ａ上には、ポリゲート電極（第２のゲート電極膜）３１ｂおよびストッパーＳｉＮ膜（第２のマスク絶縁膜）３１ｃが、また、Ｖｃｃ系の領域の、上記Ｖｃｃ酸化膜４１ａ’，５１ａ’上には、ポリゲート電極（第２のゲート電極膜）４１ｂ，５１ｂおよびストッパーＳｉＮ膜（第２のマスク絶縁膜）４１ｃ，５１ｃが、それぞれ積層される。
【００３３】
この後、たとえば図２（ｄ）に示すように、セル部および周辺領域のＶｐｐ系／Ｖｃｃ系の各領域の相互間にそれぞれ対応する、上記Ｓｉ基板１１の表面部に素子分離用の溝７１を形成する（ＳＴＩ加工）。そして、埋め込み絶縁膜７２を堆積させ、ＣＭＰ処理による平坦化を行って、ＳＴＩ構造の分離領域１２の形成が行われる。
【００３４】
しかる後、上記セル部に対してはメモリセルの、上記Ｖｐｐ系の領域に対してはロウデコーダ回路（高耐圧系トランジスタ）の、上記Ｖｃｃ系の領域に対してはガードリングおよびダミーＡＡパターンの形成（いずれも図示していない）がそれぞれに行われて、ＮＡＮＤ型Ｆｌａｓｈメモリが実現される。
【００３５】
この実施形態の場合、周辺領域（Ｖｃｃ系，Ｖｐｐ系）のＳｉＮ膜材６１ｃ（３１ｃ，４１ｃ，５１ｃ）の膜厚を、セル部のＳｉＮ膜２１ｃの膜厚に比べ、厚くなるように形成する。これにより、ＣＭＰ処理でのＳｉＮ膜３１ｃの膜厚の減少を防ぐことができ、Ｖｐｐ酸化膜３１ａまでの距離ｈ１およびＶｃｃ酸化膜４１ａ’，５１ａ’までの距離ｈ２を十分に大きくとることが可能となる。したがって、ＣＭＰ処理後の工程によるゲート酸化膜（Ｖｐｐ酸化膜３１ａ）ヘのダメージを防止でき、結果として、ＣＭＰ処理でのマージンを大きくすることが可能となるものである。
【００３６】
このように、ＳＴＩのためのＣＭＰ処理でのストッパーとなるＳｉＮ膜の膜厚を、セル部と周辺領域とで作り分けることができるようにする、つまり、Ｖｐｐ系の領域のＳｉＮ膜の膜厚をセル部よりも厚く形成できるようにすることで、工程的に高耐圧系トランジスタのＳｉＮ膜の残膜厚を増やすことが可能となって、ＣＭＰ処理のマージンを向上し得るものである。
【００３７】
しかも、この第２の実施形態によれば、上述した第１の実施形態の場合のように、Ｖｃｃ系の領域に形成されるガードリング４１およびダミーＡＡパターン５１の、そのＶｃｃ酸化膜４１ａ’，５１ａ’の膜厚を、わざわざ、Ｖｐｐ酸化膜３１ａと同じ膜厚にする必要がない。
【００３８】
（第３の実施形態）
図３は、本発明の第３の実施形態にかかる、ゲート先作り（または、ゲート酸化膜先作り）プロセスにより形成されるＮＡＮＤ型Ｆｌａｓｈメモリの製造方法を示すものである。ここでは、セルアレイが形成されるセル部とガードリングおよびダミーＡＡパターンが形成されるＶｃｃ系の領域とを同一の構成とした場合について説明する。
【００３９】
まず、たとえば図３（ａ）に示すように、Ｓｉ基板１１上のアレイ領域（セル部）とＶｃｃ系の領域とに、第１の膜厚を有するＶｃｃ酸化膜（第１のゲート絶縁膜）２１ａ，４１ａ’，５１ａ’、ポリゲート電極（第１のゲート電極膜）２１ｂ，４１ｂ，５１ｂ、および、ストッパーＳｉＮ膜（第１のマスク絶縁膜）２１ｃ，４１ｃ，５１ｃをそれぞれ形成するために、上記Ｓｉ基板１１上に各種の材料を堆積させる。その後、パターニング処理を行って、アレイ領域およびＶｃｃ系の領域以外の、周辺領域のＶｐｐ系の領域に形成された上記Ｖｃｃ酸化膜２１ａ，４１ａ’，５１ａ’、上記ポリゲート電極２１ｂ，４１ｂ，５１ｂおよび上記ストッパーＳｉＮ膜２１ｃ，４１ｃ，５１ｃをそれぞれ剥離し、Ｖｐｐ系の領域のＳｉ基板１１を露出させる。
【００４０】
続いて、たとえば図３（ｂ）に示すように、Ｓｉ基板１１上のＶｐｐ系の領域に、上記Ｖｃｃ酸化膜２１ａよりも厚い、第２の膜厚を有するＶｐｐ酸化膜（第２のゲート絶縁膜）３１ａを形成する。
【００４１】
その後、上記ストッパーＳｉＮ膜２１ｃ，４１ｃ，５１ｃおよび上記Ｖｐｐ酸化膜３１ａ上に、それぞれ、ポリゲート電極材６１ｂおよびストッパーＳｉＮ膜材６１ｃを順に堆積する。
【００４２】
この際、ポリゲート電極材６１ｂの膜厚は、上記ポリゲート電極２１ｂ，４１ｂ，５１ｂよりも薄いものとする。また、上記ストッパーＳｉＮ膜２１ｃ，４１ｃ，５１ｃの上面とほぼ同じ高さとなるように、上記ストッパーＳｉＮ膜材６１ｃを堆積させる。
【００４３】
続いて、たとえば図３（ｃ）に示すように、セル部およびＶｃｃ系の領域の、上記ストッパーＳｉＮ膜２１ｃ，４１ｃ，５１ｃ上に形成された、上記ポリゲート電極材６１ｂおよび上記ストッパーＳｉＮ膜材６１ｃを剥離する。これにより、Ｖｐｐ系の領域の、上記Ｖｐｐ酸化膜３１ａ上には、ポリゲート電極（第２のゲート電極膜）３１ｂおよびストッパーＳｉＮ膜（第２のマスク絶縁膜）３１ｃが積層される。
【００４４】
この後、たとえば図３（ｄ）に示すように、セル部およびＶｐｐ系／Ｖｃｃ系の各領域の相互間にそれぞれ対応する、上記Ｓｉ基板１１の表面部に素子分離用の溝７１を形成する（ＳＴＩ加工）。そして、埋め込み絶縁膜７２を堆積させ、ＣＭＰ処理による平坦化を行って、ＳＴＩ構造の分離領域１２の形成が行われる。
【００４５】
しかる後、上記セル部に対してはメモリセルの、上記Ｖｐｐ系の領域に対してはロウデコーダ回路（高耐圧系トランジスタ）の、上記Ｖｃｃ系の領域に対してはガードリングおよびダミーＡＡパターンの形成（いずれも図示していない）がそれぞれに行われて、ＮＡＮＤ型Ｆｌａｓｈメモリが実現される。
【００４６】
この実施形態の場合、ロウデコーダ回路（高耐圧系トランジスタ部）のストッパーＳｉＮ膜３１ｃの上面とセル部のストッパーＳｉＮ膜２１ｃの上面とを、ほぼ同一の高さに揃えて形成することが容易に可能となる。これにより、ＣＭＰ処理でのＳｉＮ膜３１ｃの膜厚の減少を防ぐことができ、Ｖｐｐ酸化膜３１ａまでの距離を十分に大きくとることが可能となる。したがって、ＣＭＰ処理後の工程によるゲート酸化膜（Ｖｐｐ酸化膜３１ａ）へのダメージを防止でき、結果として、ＣＭＰの処理でのマージンを大きくすることが可能となるものである。
【００４７】
このように、ＳＴＩのためのＣＭＰ処理でのストッパーとなるＳｉＮ膜の膜厚を、セル部とＶｐｐ系の領域とで作り分けることができるようにする、つまり、Ｖｐｐ系の領域のＳｉＮ膜の上面の高さをセル部のＳｉＮ膜の上面の高さに揃えて形成できるようにすることで、工程的に高耐圧系トランジスタのＳｉＮ膜の残膜厚を増やすことが可能となって、ＣＭＰ処理のマージンを向上し得るものである。
【００４８】
また、この第３の実施形態の場合も、上述した第２の実施形態の場合と同様に、Ｖｐｐ酸化膜３１ａだけを、Ｖｃｃ酸化膜４１ａ’，５１ａ’の膜厚よりも厚く形成できる。
【００４９】
（第４の実施形態）
図４は、本発明の第４の実施形態にかかる、ゲート先作り（または、ゲート酸化膜先作り）プロセスにより形成されるＮＡＮＤ型Ｆｌａｓｈメモリの製造方法を示すものである。ここでは、セルアレイが形成されるセル部とガードリングおよびダミーＡＡパターンが形成されるＶｃｃ系の領域とを同一の構成とした場合について説明する。
【００５０】
まず、たとえば図４（ａ）に示すように、ＰＥＰ（Ｐｈｏｔｏ　Ｅｎｇｒａｖｉｎｇ　Ｐｒｏｃｅｓｓ）およびドライエッチングの技術を用いて、Ｓｉ基板１１の表面をエッチングする。これにより、Ｓｉ基板１１の表面の、Ｖｐｐ系の領域に凹部８１を形成し、セル部およびＶｃｃ系の領域よりも表面の高さを低くする。
【００５１】
この際、上記凹部８１の深さは、そこに形成されるＶｐｐ酸化膜の厚さとほぼ同一とされる。
【００５２】
続いて、たとえば図４（ｂ）に示すように、上記Ｓｉ基板１１上のＶｐｐ系の領域に形成された上記凹部８１内に、第１の膜厚を有するＶｐｐ酸化膜（第１のゲート絶縁膜）３１ａを形成する。
【００５３】
また、上記Ｓｉ基板１１上のアレイ領域（セル部）およびＶｃｃ系の領域に、上記Ｖｐｐ酸化膜３１ａよりも薄い、第２の膜厚を有するＶｃｃ酸化膜（第２のゲート絶縁膜）２１ａ，４１ａ’，５１ａ’を形成する。
【００５４】
その後、上記Ｖｃｃ酸化膜２１ａ，４１ａ’，５１ａ’および上記Ｖｐｐ酸化膜３１ａ上に、それぞれ、ポリゲート電極材６１ｂおよびストッパーＳｉＮ膜材６１ｃを順に堆積する。
【００５５】
これにより、セル部およびＶｃｃ系の領域の、上記Ｖｃｃ酸化膜２１ａ，４１ａ’，５１ａ’上には、ポリゲート電極（第２のゲート電極膜）２１ｂ，４１ｂ，５１ｂおよびストッパーＳｉＮ膜（第２のマスク絶縁膜）２１ｃ，４１ｃ，５１ｃが積層される。また、Ｖｐｐ系の領域の、上記Ｖｐｐ酸化膜３１ａ上には、ポリゲート電極（第１のゲート電極膜）３１ｂおよびストッパーＳｉＮ膜（第１のマスク絶縁膜）３１ｃが積層される。
【００５６】
この場合、Ｖｐｐ酸化膜３１ａを凹部８１に形成することにより、上記ストッパーＳｉＮ膜３１ｃの上面の高さを、上記ストッパーＳｉＮ膜２１ｃ，４１ｃ，５１ｃの上面の高さにほぼ一致させることができる。
【００５７】
続いて、たとえば図４（ｃ）に示すように、セル部／Ｖｃｃ系およびＶｐｐ系の各領域の相互間にそれぞれ対応する、上記Ｓｉ基板１１の表面部に素子分離用の溝７１を形成する（ＳＴＩ加工）。そして、埋め込み絶縁膜７２を堆積させ、ＣＭＰ処理による平坦化を行って、ＳＴＩ構造の分離領域１２の形成が行われる。
【００５８】
しかる後、上記セル部に対してはメモリセルの、上記Ｖｐｐ系の領域に対してはロウデコーダ回路（高耐圧系トランジスタ）の、上記Ｖｃｃ系の領域に対してはガードリングおよびダミーＡＡパターンの形成（いずれも図示していない）がそれぞれに行われて、ＮＡＮＤ型Ｆｌａｓｈメモリが実現される。
【００５９】
この実施形態の場合、Ｖｐｐ系の領域の、Ｓｉ基板１１の表面の位置が、Ｖｐｐ酸化膜３１ａの膜厚の分だけ、セル部よりも下げられている。このため、ＳｉＮ膜３１ｃの上面の高さを、セル部におけるＳｉＮ膜２１ｃの上面の高さに一致させることが容易に可能となる。これにより、ＣＭＰ処理でのＳｉＮ膜３１ｃの膜厚の減少を防ぐことができ、Ｖｐｐ酸化膜３１ａまでの距離を十分に大きくとることが可能となる。したがって、ＣＭＰ処理後の工程によるゲート酸化膜（Ｖｐｐ酸化膜３１ａ）ヘのダメージを防止でき、結果として、ＣＭＰ処理でのマージンを大きくすることが可能となるものである。
【００６０】
このように、ＳＴＩのためのＣＭＰ処理でのストッパーとなるＳｉＮ膜の膜厚を、セル部と周辺領域とで作り分けることができるようにする、つまり、Ｖｐｐ系の領域のＳｉＮ膜をセル部のＳｉＮ膜と同じ膜厚により形成できるようにすることで、工程的に高耐圧系トランジスタのＳｉＮ膜の残膜厚を増やすことが可能となって、ＣＭＰ処理のマージンを向上し得るものである。
【００６１】
この第４の実施形態の場合も、上述した第２，第３の実施形態の場合と同様に、Ｖｐｐ酸化膜３１ａだけを、Ｖｃｃ酸化膜４１ａ’，５１ａ’の膜厚よりも厚く形成できる。
【００６２】
その他、本発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００６３】
【発明の効果】
以上、詳述したようにこの発明によれば、高耐圧系トランジスタ部のゲート酸化膜がダメージを受けやすくなるのを抑制でき、ゲートリークなどの不良の発生を防止することが可能な不揮発性半導体メモリ装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるＮＡＮＤ型Ｆｌａｓｈメモリの一例を示す構成図。
【図２】本発明の第２の実施形態にかかるＮＡＮＤ型Ｆｌａｓｈメモリの製造方法を説明するために示す工程断面図。
【図３】本発明の第３の実施形態にかかるＮＡＮＤ型Ｆｌａｓｈメモリの製造方法を説明するために示す工程断面図。
【図４】本発明の第４の実施形態にかかるＮＡＮＤ型Ｆｌａｓｈメモリの製造方法を説明するために示す工程断面図。
【図５】従来技術とその問題点を説明するために示す、ＮＡＮＤ型Ｆｌａｓｈメモリの工程断面図。
【図６】従来のＮＡＮＤ型Ｆｌａｓｈメモリの構成例を示す平面図。
【符号の説明】
１１…Ｓｉ基板
１２…ＳＴＩ構造の分離領域
２１…セルアレイ
２１Ａ…Ｎ−ウェル領域
２１Ｂ…Ｐ−ウェル領域
２１ａ…Ｖｃｃ酸化膜
２１ｂ…ポリゲート電極
２１ｃ…ＳｉＮ膜（ストッパーＳｉＮ膜）
３１…高耐圧系のロウデコーダ回路
３１ａ…Ｖｐｐ酸化膜
３１ｂ…ポリゲート電極
３１ｃ…ＳｉＮ膜（ストッパーＳｉＮ膜）
４１…ガードリング
４１Ａ…Ｎ−ウェル領域
４１ａ…Ｖｐｐ酸化膜
４１ａ’…Ｖｃｃ酸化膜
４１ｂ…ポリゲート電極
４１ｃ…ＳｉＮ膜（ストッパーＳｉＮ膜）
５１…ダミーＡＡパターン
５１ａ…Ｖｐｐ酸化膜
５１ａ’…Ｖｃｃ酸化膜
５１ｂ…ポリゲート電極
５１ｃ…ＳｉＮ膜（ストッパーＳｉＮ膜）
６１ｂ…ポリゲート電極材
６１ｃ…ストッパーＳｉＮ膜材
７１…素子分離用の溝
７２…埋め込み絶縁膜
８１…凹部
【図１】
2004047541.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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