(57)【要約】【課題】良好な特性を得ることができる薄膜トランジスタ及びその作製方法の提供、画素部及び駆動回路で各々所望の特性を有する薄膜トランジスタ及びその作製方法の提供を課題とする。【解決手段】本発明は、絶縁表面上に下部電極を形成し、前記下部電極と重なるように半導体を形成し、前記半導体上にゲート絶縁膜及び金属膜をスパッタリング法により連続的に形成し、前記金属膜をエッチングしてゲート電極を形成し、前記ゲート電極及びレジストマスクを用いて、前記半導体に不純物元素を添加し、前記ゲート絶縁膜及び前記不純物元素が添加された半導体にＲＴＡを行うことを特徴とする。【選択図】　図１
2004140123.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面上に下部電極を形成し、
前記下部電極と重なるように半導体を形成し、
前記半導体上にゲート絶縁膜及び金属膜をスパッタリング法により連続的に形成し、
前記金属膜をエッチングしてゲート電極を形成し、
前記ゲート電極及びレジストマスクを用いて、前記半導体に不純物元素を添加し、
前記ゲート絶縁膜及び前記不純物元素が添加された半導体にＲＴＡを行うことを特徴とする薄膜トランジスタの作製方法。
【請求項２】
絶縁表面上に下部電極を形成し、
前記下部電極上にスパッタリング法により第１ゲート絶縁膜を形成し、
前記第１絶縁膜に接し、かつ前記下部電極と重なる第１半導体と、前記下部電極と重ならない第２半導体とを形成し、
前記第１及び前記第２半導体上に第２ゲート絶縁膜及び金属膜をスパッタリング法により連続的に形成し、
前記金属膜をエッチングして前記第２半導体上のみにゲート電極を形成し、
前記ゲート電極及び前記第１半導体上に形成したレジストマスクを用いて、前記第１及び前記第２半導体に不純物元素を添加し、
前記基板における第１の方向から前記下部電極及び前記第１半導体のみにＲＴＡを行い、
前記基板における第２の方向から前記ゲート電極及び前記第２半導体のみにＲＴＡを行うことを特徴とする薄膜トランジスタの作製方法。
【請求項３】
請求項１において、
前記ゲート絶縁膜は、スパッタリング法により連続的に形成された酸化珪素膜及び窒化珪素膜を有することを特徴とする薄膜トランジスタの作製方法。
【請求項４】
請求項２において、
前記第１及び前記第２ゲート絶縁膜は、スパッタリング法により連続的に形成された酸化珪素膜及び窒化珪素膜を有し、
前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚よりも薄いことを特徴とする薄膜トランジスタの作製方法。
【請求項５】
請求項２において、
前記下部電極は、スパッタリング法により連続的に形成された第１及び第２導電層を有し、
前記ゲート電極は、スパッタリング法により連続的に形成された第３及び第４導電層を有し、
前記第１及び前記第４導電層は第１の材料から形成され、前記第２及び前記第３導電層は第２の材料から形成され、前記第１及び前記第２の材料は互いに光吸収率が異なることを特徴とする薄膜トランジスタの作製方法。
【請求項６】
請求項１又は請求項２において、
前記ＲＴＡは、ランプを用いて６００〜８００度の温度で１〜２４０秒行うことを特徴とする薄膜トランジスタの作製方法。
【請求項７】
絶縁表面上の下部電極と、
前記下部電極上の第１ゲート絶縁膜と、
前記ゲート絶縁膜に接し、かつ前記下部電極に重なる第１半導体と、前記下部電極に重ならない第２半導体と、
前記第１及び第２半導体上の第２ゲート絶縁膜と、
前記第２半導体上のみのゲート電極とを有し、
前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚よりも薄く、
前記第１及び前記第２ゲート絶縁膜は、スパッタリング法により連続的に形成された酸化珪素膜及び窒化珪素膜を有し、
前記下部電極は第１及び第２導電層を有し、前記ゲート電極は第３及び第４導電層を有し、
前記第１及び前記第４導電層は第１の材料から形成され、前記第２及び前記第３導電層は第２の材料から形成され、前記第１及び前記第２の材料は互いに光吸収率が異なることを特徴とする薄膜トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（ＴＦＴ）に代表される絶縁ゲート型電界効果トランジスタ及びその作製方法に関する。
【０００２】
【従来の技術】
近年、液晶表示装置や発光装置などの表示装置は、携帯機器向けの需要の増加から、活発に開発が進められている。絶縁体上に多結晶半導体（ポリシリコン）により形成されたトランジスタを用いて、画素や駆動回路を形成する技術は、小型化及び低消費電力化に大きく貢献するため、活発に開発が進められている。
【０００３】
その一例として、薄膜トランジスタのサイズを大きくしたり、歪み点が７００度以下のガラス基板の損傷を懸念したりすることなく、ソース領域及びドレイン領域の活性化の効率を高めるため、トップゲート型のトランジスタを構成する多結晶シリコンの下部に金属膜を配置しているものがある（例えば、特許文献１参照）。またアニール工程にＲＴＡ（ｒａｐｉｄ　ｔｈｅｒｍａｌ　ａｎｎｅａｌ）を採用することで、生産性及び表示品質を向上させるために、トップゲート型のトランジスタを構成する多結晶シリコンの下部にＲＴＡ用の多結晶シリコン膜を配置しているものがある（例えば、特許文献２参照）。
【０００４】
【特許文献１】特開２００１−１０２５８５号公報
【特許文献２】特開平５−５３１４３号公報
【０００５】
【発明が解決しようとする課題】
トランジスタのゲート絶縁膜は、真空チャンバーを具備したＣＶＤ装置を用いて、ＣＶＤ法により作製される。しかしながら、ＣＶＤ装置はＳｉＨ４、ＮＨ３等の危険性の高い可燃性ガスを使用している点や成膜レート出しを頻繁に行う必要性から、その維持に労力が必要となる。一方、スパッタ装置は、Ａｒ、Ｎ２、Ｘｅ等の不活性ガスを使用しており、その構成は簡単である。しかしながら、薄膜トランジスタのゲート絶縁膜として、スパッタリング法により形成された膜を用いると、絶縁耐圧が悪く、良好な特性（しきい値、移動度など）を得ることが難しいという課題が生ずる。そこで本発明は、薄膜の作製にスパッタリング法を用いることで装置の管理を簡便にし、さらに、スパッタリング法により形成されたゲート絶縁膜を用いても良好な特性を得ることができる薄膜トランジスタ及びその作製方法の提供を課題とする。
【０００６】
また、絶縁表面上に画素部及び駆動回路を一体形成した場合、両者で求められる素子の特性が異なる。例えば、駆動回路部には応答速度の良好な素子が求められ、画素部には絶縁耐圧の良好な素子が求められる。そこで本発明は、画素部及び駆動回路で各々所望の特性を有する薄膜トランジスタ及びその作製方法の提供を課題とする。
【０００７】
【課題を解決するための手段】
上述した従来技術の課題を解決するために、本発明においては以下の手段を講じる。
【０００８】
本発明は、ゲート絶縁膜をスパッタリング法で成膜した場合であっても、所望の絶縁耐圧が得られる程度にゲート絶縁膜を厚く形成し、さらにＴＦＴを構成する半導体とゲート電極の間の容量を減りにくくするために、各々の層に用いる薄膜の誘電率を考慮して、ＴＦＴとして所望の容量が得られるように設定する。具体的には、ゲート絶縁膜を２層構造とし、１層目として酸化珪素膜（誘電率：約３．５）を形成し、２層目として窒化珪素膜（誘電率：約７．５）をスパッタリング法で連続的に形成する。そうすると、所望の絶縁耐圧及び容量を得ることができる。
【０００９】
また本発明は、ＴＦＴ特性の向上のため、ゲート絶縁膜に対する加熱処理及び半導体層に添加された不純物元素の活性化処理を同時に瞬間熱アニール（ＲＴＡ、ｒａｐｉｄ　ｔｈｅｒｍａｌ　ａｎｎｅａｌ）法を用いて行う。ＲＴＡ法は、１〜２４０秒程度の短時間に高温でアニールを行う手法である。ＲＴＡを行う際、基板温度は７００℃を要し、基板全体を加熱するＧＲＴＡを行うと、ガラス基板は熱的に脆弱なため、そりなどが生じる。そこで本発明は、所望の箇所にのみ加熱処理を行うランプ（代表的にはハロゲンランプ）を用いたＬＲＴＡ（局所加熱ともよぶ）を行う。そうすると、半導体層及びゲート絶縁膜は約７００度に加熱されるが、基板の温度は約４００度となるため、該基板の損傷を防止することができる。本処理により、スパッタリング法でゲート絶縁膜が作製されたＴＦＴであっても、そのＣＶ特性（容量の電圧依存性）が改善され、ヒステリシスがよくなり、信頼性が向上する。またＲＴＡは短時間で行うことができるため、完成までに至る所要時間が減少し、その生産性の向上が期待される。
【００１０】
さらに、本発明は、求められる特性が異なる２つのトランジスタを同一の作製工程により形成する。より詳しくは、ボトムゲート型とトップゲート型のトランジスタを同一の作製工程により形成する。そして本構成では、ＲＴＡを行うことで、トランジスタを構成する絶縁膜と半導体の熱処理を同時に行う。この際、ボトムゲート型のトランジスタには基板の裏面側からＲＴＡを行い、トップゲート型のトランジスタには基板の表面側からＲＴＡを行う。本処理では、一度に加熱する領域を小さくできる点から、基板の損傷をさらに抑制することができる。そして、本作製工程を経て形成されるボトムゲート型のトランジスタは、ゲート絶縁膜が薄く、応答速度に良好な特性を有する。一方、トップゲート型のトランジスタは、ゲート絶縁膜がボトムゲート型よりも厚く、絶縁耐圧が良好で、且つリーク電流の少ない特性を有する。両トランジスタは、例えば、前者は駆動回路に適用され、後者は画素部に適用される。
【００１１】
本発明の薄膜トランジスタの作製方法は、
絶縁表面上に下部電極を形成し、前記下部電極と重なるように半導体を形成し、
前記半導体上にゲート絶縁膜並びに金属膜をスパッタリング法により連続的に形成し、
前記金属膜をエッチングしてゲート電極を形成し、
前記ゲート電極及びレジストマスクを用いて、前記半導体に不純物元素を添加し、
前記ゲート絶縁膜及び前記不純物元素が添加された半導体にＲＴＡを行うことを特徴とする。
【００１２】
本発明の薄膜トランジスタの作製方法は、
絶縁表面上に下部電極を形成し、前記下部電極上にスパッタリング法により第１ゲート絶縁膜を形成し、
前記第１絶縁膜に接し、かつ前記下部電極と重なる第１半導体と、前記下部電極と重ならない第２半導体とを形成し、
前記第１及び前記第２半導体上に第２ゲート絶縁膜並びに金属膜をスパッタリング法により連続的に形成し、
前記金属膜をエッチングして前記第２半導体上のみにゲート電極を形成し、
前記ゲート電極及び前記第１半導体上に形成したレジストマスクを用いて、前記第１及び前記第２半導体に不純物元素を添加し、
前記基板における第１の方向から前記下部電極及び前記第１半導体のみにＲＴＡを行い、
前記基板における第２の方向から前記ゲート電極及び前記第２半導体のみにＲＴＡを行うことを特徴とする。
【００１３】
本発明の薄膜トランジスタは、絶縁表面上の下部電極と、
前記下部電極上の第１ゲート絶縁膜と、
前記ゲート絶縁膜に接し、かつ前記下部電極に重なる第１半導体と、前記下部電極に重ならない第２半導体と、
前記第１及び第２半導体上の第２ゲート絶縁膜と、
前記第２半導体上のみのゲート電極とを有し、
前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚よりも薄く、
前記第１及び前記第２ゲート絶縁膜は、スパッタリング法により連続的に形成された酸化珪素膜及び窒化珪素膜を有し、
前記下部電極は第１及び第２導電層を有し、前記ゲート電極は第３及び第４導電層を有し、
前記第１及び前記第４導電層は第１の材料から形成され、前記第２及び前記第３導電層は第２の材料から形成され、前記第１及び前記第２の材料は互いに光吸収率が異なることを特徴とする。
【００１４】
【発明の実施の形態】
（実施の形態１）
本発明の実施の形態について、図１〜３を用いて説明する。ここでは、本発明の薄膜トランジスタの作製方法を用いて、ＣＭＯＳ回路で構成される駆動回路と、Ｎチャネル型ＴＦＴ（スイッチング用）及びＰチャネル型ＴＦＴ（駆動用）を有する画素部とを同一基板上に形成する作製工程について説明する。
【００１５】
基板１０は、石英基板、シリコン基板、金属基板、ステンレス基板、本工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いる（図２（Ａ））。本形態ではガラス基板１０を用いた。
【００１６】
次に、基板１０上に、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜及び酸化窒化珪素膜などの絶縁膜から成る下地膜１１を１００〜５００ｎｍの厚さに形成する。本形態では、公知の方法（スパッタリング法、プラズマＣＶＤ法など）を用いて、酸化珪素膜１１を２５０ｎｍの厚さに形成した。
【００１７】
下地膜１１上に、Ｗ−Ｓｉ、Ａｇ、ＴａＮなどのＲＴＡの処理温度に耐えうる耐熱性に優れた性質の金属を、所望の形状になるように所定のパターニング及びエッチングを行って、下部電極１２〜１５を５０〜５００ｎｍの厚さに形成する。本形態では、下部電極１２〜１５として、Ｗ−ＳｉをＷのターゲットを用いたスパッタリング法で、２００ｎｍの厚さに形成した。この下部電極１２〜１５は、後に形成される半導体層を覆う形状となる。下部電極１２〜１５を設けることにより、後に形成される半導体層に入射される光を遮断するため、リーク電流の発生を抑制する効果が得られる。またリーク電流の発生を抑制することで、クロストークの発生も抑制することができる。
【００１８】
そして、下部電極１２〜１５を覆うように、絶縁膜から成る下地膜１６を形成する。下地膜１６を２層構造で形成する場合には、公知の方法（スパッタリング法、プラズマＣＶＤ法など）を用いて、下地膜１６の１層目として絶縁膜１１ａを１０〜２００ｎｍの厚さに形成し、２層目として絶縁膜１１ｂを５０〜２００ｎｍの厚さに形成する。本形態では、スパッタリング法を用いて、下地膜１６の１層目として窒化酸化珪素膜１６ａを５０ｎｍの厚さに形成し、２層目として酸化窒化珪素膜１６ｂを５０ｎｍの厚さに形成した。なお下地膜１６は２層構造に限らず、単層又は３層以上積層させた構造でも良い。
【００１９】
続いて、下地膜１６上に半導体層１８〜２１を形成する（図２（Ｂ））。半導体層１８〜２１は公知の方法（スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）により２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで半導体膜を成膜する。次いで前記半導体膜を公知の結晶化法（レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等）を用いて結晶化させる。そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層１８〜２１を形成する。なお前記半導体膜としては、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜などを用いても良い。
【００２０】
本形態では、プラズマＣＶＤ法を用いて、膜厚５０ｎｍの非晶質珪素膜を成膜した。その後、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行って結晶質珪素膜を形成した。その後、フォトリソグラフィ法を用いたパターニング処理によって半導体層１８〜２１を形成した。
【００２１】
なお、レーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、ＹＡＧレーザ等が挙げられ、後者の固体レーザとしては、Ｃｒ、Ｎｄ等がドーピングされたＹＡＧ、ＹＶＯ４等の結晶を使ったレーザ等が挙げられる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２〜第４高調波を適用するのが好ましい。上記レーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光して、半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜７００ｍＪ／ｃｍ２（好ましくは２００〜３００ｍＪ／ｃｍ２）とすると良い。またＹＡＧレーザを用いる場合には、その第２高調波を用いてパルス発振周波数１〜３００Ｈｚとし、レーザーエネルギー密度を３００〜１０００ｍＪ／ｃｍ２（好ましくは３５０〜５００ｍＪ／ｃｍ２）とすると良い。そして幅１００〜１０００μｍ（好ましくは幅４００μｍ）で線状に集光したレーザ光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率（オーバーラップ率）を５０〜９８％として行っても良い。
【００２２】
但し、本形態では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に５０〜１００ｎｍの非晶質珪素膜を形成し、加熱処理（ＲＴＡ法、ファーネスアニール炉を用いた熱アニール等）を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪素膜中の金属元素の含有量を低減または除去することができる。また半導体層１８〜２１を形成後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピング（チャネルドーピング）を行ってもよい。
【００２３】
次いで、半導体層１８〜２１を覆うゲート絶縁膜２２を形成する。ゲート絶縁膜２２はスパッタリング法を用いて、膜厚を３０〜２００ｎｍとして珪素を含む絶縁膜で形成する。本形態では、ゲート絶縁膜２２を２層構造とし、１層目として酸化珪素膜２２ａを３０ｎｍ形成し、２層目として窒化珪素膜２２ｂを２０ｎｍ形成した。
本発明では、このようにゲート絶縁膜２２をスパッタリング法により作製する。スパッタ装置はＡｒ等の不活性ガスを使用しており、その構成が簡単であるため、プラズマＣＶＤ法（ＣＶＤ装置）を用いる場合と比較して、装置の維持に労力がかからない。
また、絶縁耐圧を向上させるためには、一般的にゲート絶縁膜を厚く形成することが好ましい。一方、半導体とゲート電極の間の容量は、ゲート絶縁膜に採用する薄膜の誘電率とその膜厚に依存する。つまり、ゲート絶縁膜の厚さは、絶縁耐圧と容量の兼ね合いから設定される。そこで本発明は、所望の絶縁耐圧が得られる程度にゲート絶縁膜を厚く形成する。さらに本発明は、ＴＦＴを構成する半導体とゲート電極の間の容量を減りにくくするために、誘電率において、酸化珪素膜（ＳｉＯ２、約３．５）よりも高い窒化珪素膜（ＳｉＮ、約７．５）を酸化珪素膜の上層に積層して形成する。そうすると、絶縁耐圧を向上させ、且つ容量を充分なものとすることができる。
つまり、酸化珪素膜の誘電率は約３．８に対し、窒化珪素膜の誘電率は約７．５であるので、酸化珪素膜で形成するゲート絶縁膜に窒化珪素膜を含有させることで、実質的にはゲート絶縁膜の薄膜化を図るのと同等の効果を得ることができる。また、ゲートリークを低減することが可能となり、スケーリング則に基づいた素子の微細化に対し、有利な効果を得ることができる。さらに、緻密な窒化珪素膜をゲート絶縁膜の構成部材として用いることにより、外部から侵入する不純物を素子する保護膜として機能させることができ、ゲート絶縁膜と半導体との間で清浄な界面を形成することができる。すなわち、水素を含有せず、熱処理により固定電荷を含まない緻密なゲート絶縁膜を形成することが可能であることは、トランジスタの特性安定化に寄与する。
【００２４】
なおゲート絶縁膜２２は２層構造に限らず、３層以上の構造にしてもよいし、また酸化珪素膜、窒化珪素膜以外の材料を用いて構成してもよいが、各々の層に用いる薄膜の誘電率を考慮して、ＴＦＴとして所望の容量が得られるように設定する。
【００２５】
そして、ゲート絶縁膜２２上に膜厚２０〜１００ｎｍの第１の導電膜２３と、膜厚１００〜４００ｎｍの第２の導電膜２４とを積層形成する。本形態では、第１の導電膜２３として、Ｔａのターゲットを用いた窒素を含む雰囲気内におけるスパッタリング法で、ＴａＮ膜を３０ｎｍの厚さに形成した。また第２の導電膜２４として、Ｗのターゲットを用いたスパッタリング法で、Ｗ膜を３７０ｎｍの厚さに形成した。
なお、ゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本形態では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタリング法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現した。
【００２６】
なお第１及び第２の導電膜２３、２４を構成する材料は特に限定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やＡｇＰｄＣｕ合金で形成してもよい。
【００２７】
本発明では、ゲート絶縁膜２２と第１及び第２の導電膜２３、２４の形成を同じ方法（スパッタリング法）を用いて行うため、ゲート絶縁膜２２から第１及び第２の導電膜２３、２４の形成までを連続的に行うことができる。その結果、微粒子などの物理的汚染や周辺環境からの化学汚染を防ぐことができる。
【００２８】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク２９を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。（図２（Ｃ））
【００２９】
本形態では第１のエッチング条件として、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ４とＣｌ２とＯ２とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加した。そしてこの第１のエッチング条件によりＷ膜をエッチングして第１の導電層２３の端部をテーパー形状とした。
【００３０】
続いて、レジストからなるマスク２９を除去せずに第２のエッチング条件に変更し、エッチング用ガスにＣＦ４とＣｌ２とを用い、それぞれのガス流量比を３０：３０（ｓｃｃｍ）とし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して１５秒程度のエッチングを行った。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加した。第２のエッチング条件では第１及び第２の導電膜２３、２４とも同程度にエッチングを行った。なお、ゲート絶縁膜２２上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００３１】
上記の第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１及び第２の導電層２３、２４の端部がテーパー形状となる。こうして、第１のエッチング処理により第１の形状の導電層２５〜２８を形成した。なお図２（Ｃ）には図示しないが、ゲート絶縁膜２２においては、第１の形状の導電層２５〜２８で覆われない領域が５〜２０ｎｍ程度エッチングされ、膜厚が薄くなった領域が形成された。
【００３２】
次いで、レジストからなるマスク２９を除去せずに第２のエッチング処理を行う。（図２（Ｄ））第２のエッチング処理では、エッチングガスにＳＦ６とＣｌ２とＯ２を用い、それぞれのガス流量比を２４：１２：２４（ｓｃｃｍ）とし、１．３Ｐａの圧力でコイル側の電力に７００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して２５秒程度のエッチングを行った。基板側（試料ステージ）にも１０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加した。こうして、Ｗ膜を選択的にエッチングして、第２の形状の導電層３０〜３３を形成した。このとき、第１の導電層３０ａ〜３３ａは、ほとんどエッチングされない。
【００３３】
そして、レジストからなるマスク２９を除去せずに第１のドーピング処理を行い、半導体層１８〜２１にＮ型を付与する不純物元素を低濃度に添加する。第１のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０１３〜５×１０１４／ｃｍ２とし、加速電圧を４０〜８０ｋｅＶとして行う。またＮ型を付与する不純物元素としては、１５族に属する元素を用いれば良く、代表的にはリン（Ｐ）又は砒素（Ａｓ）を用いる。本形態では、イオンドープ法でドーズ量を５．０×１０１３／ｃｍ２、加速電圧を５０ｋｅＶ、Ｎ型を付与する不純物元素としてＰ（リン）を用いて、自己整合的に第１の不純物領域３４〜３７を形成した。このとき、第２の形状の導電層３０〜３３がＮ型を付与する不純物元素に対するマスクとなっており、第１の不純物領域３４〜３７には１×１０１８〜１×１０２０／ｃｍ３の濃度範囲でＮ型を付与する不純物元素が添加された。
【００３４】
続いてレジストからなるマスク２９を除去した後、新たにレジストからなるマスク３８を形成して、第１のドーピング処理よりも高い加速電圧で第２のドーピング処理を行う（図３（Ａ））。イオンドープ法の条件はドーズ量を１×１０１３〜３×１０１５／ｃｍ２とし、加速電圧を６０〜１２０ｋｅＶとして行う。第２のドーピング処理は第２の導電層３０ｂ〜３３ｂを不純物元素に対するマスクとして用い、第１の導電層３０ａ〜３３ａのテーパー部の下部に位置する半導体１８〜２１に不純物元素が添加されるようにドーピング処理を行う。
【００３５】
本形態では、ドーズ量を３．０×１０１５／ｃｍ２とし、加速電圧を６５ｋｅＶの条件下でドーピング処理を行った結果、第１の導電層と重なる第２の不純物領域（Ｌｏｖ領域）３９、４０には１×１０１８〜５×１０１９／ｃｍ３の濃度範囲でＮ型を付与する不純物元素が添加された。また第３の不純物領域４１、４２には１×１０１９〜５×１０２１／ｃｍ３の濃度範囲でＮ型を付与する不純物元素が添加された。また、半導体層１８、２０において、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域（本発明では総称してチャネル形成領域とよぶ）４３、４４が形成された。
【００３６】
なお、半導体層１８、２０上にレジスト３８を適宜形成することで、Ｌｏｖ領域ではなく、ＬＤＤ領域を設けたＴＦＴを形成してもよい。またドーピング処理を行う条件を適宜変えて、１回のみ又は３回以上のドーピング処理で所望の不純物領域を形成しても良い。
【００３７】
次いで、レジストからなるマスク３８を除去した後、新たにレジストからなるマスク６３を形成する（図３（Ｂ））。その後、第３のドーピング処理を行い、Ｐチャネル型ＴＦＴの活性層となる半導体層に、前記第１の導電型とは反対の導電型を付与する不純物元素が添加された不純物領域を形成する。本形態では、第２の導電層３１ｂ、３３ｂを不純物元素に対するマスクとして用いて、Ｐ型を付与する不純物元素を添加し、自己整合的に第４の不純物領域４５、４６及び第５の不純物領域４７、４８を形成した。また、ドーズ量が１×１０１６／ｃｍ２、加速電圧が８０ｋｅＶの条件下で、ジボラン（Ｂ２Ｈ６）を用いたイオンドープ法で形成した。なお第４の不純物領域４５、４６及び第５の不純物領域４７、４８にはそれぞれ異なる濃度でリンが添加されている。しかし、いずれの領域においても、第３のドーピング処理によって、Ｐ型を付与する不純物元素の濃度が１×１０１９〜５×１０２１ａｔｏｍｓ／ｃｍ３となるようにドーピング処理された。
【００３８】
また、ドーピング処理を行う条件を適宜変えて、２回以上の複数回のドーピング処理で所望の不純物領域を形成しても良い。
【００３９】
次いで図３（Ｃ）に示すように、レジストからなるマスク４５を除去し、ゲート絶縁膜２２に対する加熱処理及び半導体層に添加された不純物元素の活性化処理を同時に行う。本処理は、好適には６００〜８００度の温度、１〜２４０秒程度の短時間でＲＴＡ法を用いて行う。このとき、各々の材料の熱の吸収率の相違から、半導体層及びゲート絶縁膜は約７００度に加熱されるが、基板１０の温度は約４００度となるため、該基板１０の損傷を抑制することができる。また、１〜２４０秒程度の急速加熱を行うことで、前記温度範囲であっても歪み点が７００度以下の熱的に脆弱なガラス基板に対しても同質の効果を得ると共に熱による歪みを抑えることが可能となる。
ゲート絶縁膜に対する熱処理により、膜中に取り込まれた微少なシリコンクラスターを酸化もしくは窒化させ、また内部歪みを緩和して膜中欠陥密度、界面欠陥密度を低減させることができる。
なお、下部電極１１〜１５は熱を蓄積する作用を有するため、半導体層には下部電極１１〜１５からも効率的に熱が供給されて、活性化の効率を高めることができる。さらに、本処理により、スパッタリング法でゲート絶縁膜が作製されたＴＦＴであっても、そのＣＶ特性（容量の電圧依存性）が改善され、ヒステリシスがよくなり、信頼性が向上する。このＣＶ特性の改善については、本出願人の出願である特願２００２−２２６０５６号を参照するとよい。なお本ＲＴＡの工程は、層間絶縁膜を形成した後に行ってもよい。
【００４０】
そして、絶縁膜からなる第１の層間絶縁膜４９を形成する（図３（Ｄ））。この第１の層間絶縁膜４９としては、プラズマＣＶＤ法またはスパッタリング法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本形態では、プラズマＣＶＤ法により膜厚１００ｎｍの酸化窒化珪素膜４９を形成した。
【００４１】
第１の層間絶縁膜４９上に、第２の層間絶縁膜５０を形成する。第２の層間絶縁膜５０としては、ＣＶＤ法によって形成された酸化珪素膜、ＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）法又はスピンコート法によって塗布された酸化珪素膜、アクリル等の有機絶縁膜又は非感光性の有機絶縁膜が０．７〜５μｍ（好ましくは２〜４μｍ）の厚さで形成する。本形態では、ＣＶＤ法で膜厚１．６μｍのアクリル膜５０を形成した。なお第２の層間絶縁膜５０は、基板上１０に形成されたＴＦＴによる凹凸を緩和し、平坦化する意味合いが強いので、平坦性に優れた膜が好ましい。
【００４２】
次に、第２の層間絶縁膜５０上に、第３の層間絶縁膜５１を形成する。第３の層間絶縁膜５１は、スパッタリング法で、窒化珪素膜または窒化酸化珪素膜を０．１〜０．２μｍの厚さで形成する。本形態では、スパッタリング法で、窒化珪素膜５１を０．１μｍの厚さで形成した。
【００４３】
第１乃至第３層間絶縁膜４９〜５１を設けることにより、酸素や空気中の水分をはじめ各種イオン性の不純物の侵入を阻止するブロッキング作用を得ることができる。
【００４４】
そして、ドライエッチング又はウエットエッチングを用い、コンタクトホールを形成する（図１（Ａ））。本形態では、第１乃至第３の層間絶縁膜４９〜５１及びゲート絶縁膜２２をエッチングし、第３の不純物領域４１、４２、第４の不純物領域４５、４６に達するコンタクトホールを形成した。
【００４５】
次いで、各不純物領域と電気的に接続される配線５２〜５９を形成する。本形態では、配線５２〜５９は、膜厚１００ｎｍのＴｉ膜、膜厚３５０ｎｍのＡｌ膜、膜厚１００ｎｍのＴｉ膜をスパッタリング法で連続形成して積層し、所望の形状にパターニング及びエッチングを行って形成した。なお、三層構造に限らず、二層以下の構造、四層以上の積層構造にしてもよい。また配線の材料としては、Ａｌ、Ｔｉに限らず、他の導電膜を用いても良い。
【００４６】
以上の工程により、Ｎチャネル型ＴＦＴ５９とＰチャネル型ＴＦＴ６０からなるＣＭＯＳ回路を有する駆動回路部と、Ｎチャネル型ＴＦＴ（スイッチング用ＴＦＴ）６１と、Ｐチャネル型ＴＦＴ（駆動用ＴＦＴ）６２とを有する画素部を同一基板上に形成することができる。
【００４７】
駆動回路部のＮチャネル型ＴＦＴ５９は、ゲート電極の一部を構成する第１の導電層３０ａと重なる低濃度不純物領域（Ｌｏｖ領域）３９、ソース領域またはドレイン領域として機能する高濃度不純物領域４１を有する。このＮチャネル型ＴＦＴ５９と配線５３で接続されＣＭＯＳ回路を形成するＰチャネル型ＴＦＴ６０は、ゲート電極の一部を構成する第１の導電層３１ａと重なる低濃度不純物領域（Ｌｏｖ領域）４７、ソース領域またはドレイン領域として機能する高濃度不純物領域４５を有する。
【００４８】
画素部のＮチャネル型ＴＦＴ６１は、ゲート電極の一部を構成する第１の導電層３２ａと重なる低濃度不純物領域（Ｌｏｖ領域）４０、ソース領域またはドレイン領域として機能する高濃度不純物領域４２を有する。また、Ｐチャネル型ＴＦＴ６２は、ゲート電極の一部を構成する第１の導電層３３ａと重なる低濃度不純物領域４８（Ｌｏｖ領域）、ソース領域またはドレイン領域として機能する高濃度不純物領域４６を有する。
【００４９】
本発明では、各ＴＦＴ５９〜６２の半導体層の下部には、下部電極が設けられている。そのため、しきい値電圧が安定化し、該しきい値電圧のバラツキを緩和することができる。
【００５０】
また本発明では、Ｌｏｖ領域を形成するため、ゲート電極にはトップハット型といわれる二層構造を採用している。この構造は、第１の電極（下層）と第２の電極（上層）のエッチングレートの違いから自己整合的に形成される。ここで、ＲＴＡを行うためには、第１の電極（下層）を形成し、加熱処理を行う必要のある部分、つまり活性層を覆うように第１の電極をパターニング及びエッチングを行い、その後該ＲＴＡを行う必要がある。そして、第２の電極を形成し、該第２の電極のパターニング及びエッチングを行う。つまり計２回のパターニング工程が必要となる。また、下部電極を形成する場合は、さらにもう１回のパターニング工程が必要となる。
しかしながら、本発明は、ＴＦＴを構成するゲート電極に耐熱性のある材料を用いることで、該ゲート電極作製後にＲＴＡを行う。また本発明では、ゲート絶縁膜からゲート電極の作製まで連続的に行うことができる。つまり、下部電極を形成するためのパターニング工程と、ゲート電極を形成するためのパターニング工程の合わせて２回のパターニング工程により、下部電極並びにゲート電極を形成することができる。上記構成を有する本発明は、作製工程が簡略化するため、製造歩留まりが改善され、製造コストを低減することができる。
【００５１】
（実施の形態２）
本発明の実施の形態について、図１、４、５を用いて説明する。ここでは、ＣＭＯＳ回路で構成される駆動回路と、スイッチング用ＴＦＴ及び駆動用ＴＦＴを有する画素部とが同一基板上に形成される作製工程について説明する。
【００５２】
基板７０は、石英基板、シリコン基板、金属基板、ステンレス基板、本工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いる（図４（Ａ））。本形態ではガラス基板７０を用いた。
【００５３】
次いで、基板７０上に絶縁膜から成る下地膜７１を５０〜５００ｎｍの厚さに形成する。本形態では、下地膜１７として、公知の方法（スパッタリング法、プラズマＣＶＤ法など）を用いて、酸化珪素膜を１００ｎｍの厚さに形成した。
【００５４】
下地膜１１上に、膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層して形成する。第１及び第２導電膜にはＷ−Ｓｉ、Ａｇ、ＴａＮなどのＲＴＡの処理温度に耐えうる耐熱性を有し、且つ光吸収率の異なる金属を用いる。そして、第１及び第２導電膜を形成した後、所望の形状になるように所定のパターニング及びエッチングを行って、下部電極を５０〜５００ｎｍ（好ましくは１００〜３００ｎｍ）の厚さに形成する。本形態では、Ａｇのターゲットを用いたスパッタリング法で第１の導電膜を形成し、Ｔａのターゲットを用いたスパッタリング法で第２の導電膜を形成し、第１及び第２導電膜に所定のパターニング及びエッチングを行って、２００ｎｍの厚さで下部電極７２、７３を形成した。なお図４（Ａ）では、下部電極７２、７３は１層構造で図示している。
【００５５】
次いで、下部電極７２、７３を覆うゲート絶縁膜７４を形成する。ゲート絶縁膜７４はスパッタリング法を用いて、膜厚を５〜１００ｎｍとして珪素を含む絶縁膜で形成する。本形態では、ゲート絶縁膜７４の１層目として窒化珪素膜を７ｎｍ形成し、２層目として酸化珪素膜を３ｎｍ形成した。なお図４（Ａ）では、ゲート絶縁膜７４はその膜厚が薄いため、１層構造で図示している。
【００５６】
上記ゲート絶縁膜７４は、下部電極７２、７３を形成した後に成膜される。そのため、後に形成されるゲート絶縁膜７９のように、ゲート電極８５、８６と重ならない部分が膜減りすることがないため、比較的膜厚を薄くすることができる。
【００５７】
続いて、ゲート絶縁膜７４上に半導体層７５〜７８を形成する（図４（Ｂ））。半導体層７５〜７８は公知の方法により２５〜８０ｎｍの厚さで形成する。次いで前記半導体膜を公知の結晶化法を用いて結晶化させる。そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層７５〜７８を形成する。なお前記半導体膜としては、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜などを用いても良い。
【００５８】
本形態では、プラズマＣＶＤ法を用いて、膜厚５５ｎｍの非晶質珪素膜を成膜した。その後、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行って結晶質珪素膜を形成した。その後、フォトリソグラフィ法を用いたパターニングによって半導体層７５〜７８を形成した。
【００５９】
なお、本形態では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に５０〜１００ｎｍの非晶質珪素膜を形成し、加熱処理を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪素膜中の金属元素の含有量を低減または除去することができる。なお半導体層７５〜７８を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピング（チャネルドーピング）を行ってもよい。
【００６０】
次いで、半導体層７５〜７８を覆うゲート絶縁膜７９を形成する。ゲート絶縁膜７９はスパッタリング法を用いて、膜厚を３０〜２００ｎｍとして珪素を含む絶縁膜で形成する。本形態では、ゲート絶縁膜２２の１層目として酸化珪素膜７９ａを３０ｎｍ形成し、２層目として窒化珪素膜７９ｂを２０ｎｍ形成した。
本発明では、このようにゲート絶縁膜７９をスパッタリング法により作製する。スパッタ装置はＡｒ等の不活性ガスを使用しており、その構成が簡単であるため、プラズマＣＶＤ法（ＣＶＤ装置）を用いる場合と比較して、装置の維持に労力がかからない。
また、ゲート絶縁膜の厚さは、絶縁耐圧と容量の兼ね合いから設定される。そこで本発明は、所望の絶縁耐圧が得られる程度にゲート絶縁膜を厚く形成する。さらに本発明は、ＴＦＴを構成する半導体とゲート電極の間の容量を減りにくくするために、誘電率において、酸化珪素膜（ＳｉＯ２、約３．５）よりも高い窒化珪素膜（ＳｉＮ、約７．５）を酸化珪素膜の上層に積層して形成する。その結果、絶縁耐圧を向上させ、且つ容量を充分なものとすることができる。
つまり、酸化珪素膜の比誘電率約３．８に対し、窒化珪素膜の比誘電率は約７．５であるので、酸化珪素膜で形成するゲート絶縁膜に窒化珪素膜を含有させることで、実質的にはゲート絶縁膜の薄膜化を図るのと同等の効果を得ることができる。また、ゲートリークを低減することが可能となり、スケーリング則に基づいた素子の微細化に対し、有利な効果を得ることができる。さらに、緻密な窒化珪素膜をゲート絶縁膜の構成部材として用いることにより、外部から侵入する不純物を素子する保護膜として機能させることができ、ゲート絶縁膜と半導体との間で清浄な界面を形成することができる。
なおゲート絶縁膜２２は２層構造に限らず、３層以上の構造にしてもよいし、また酸化珪素膜、窒化珪素膜以外の材料を用いて構成してもよいが、各々の層に用いる薄膜の誘電率を考慮して、ＴＦＴとして所望の容量が得られるように設定する。
【００６１】
次いで、ゲート絶縁膜７９上に膜厚２０〜１００ｎｍの第１の導電膜８０と、膜厚１００〜４００ｎｍの第２の導電膜８１とを積層形成する。本形態では、第１の導電膜８０であるＴａＮ膜は、Ｔａのターゲットを用いた窒素を含む雰囲気内におけるスパッタリング法で３０ｎｍの厚さに形成した。また第２の導電膜８１であるＡｇ膜は、Ａｇのターゲットを用いたスパッタリング法で、３７０ｎｍの厚さに形成した。
【００６２】
なお第１及び第２の導電膜８０、８１を構成する材料は特に限定されないが、ＲＴＡの処理温度に耐えうる耐熱性を有し、且つ光吸収率の異なる金属を用いる。また本発明は、ゲート絶縁膜２２と第１及び第２の導電膜２３、２４の形成を同じ方法（スパッタリング法）を用いて行うため、ゲート絶縁膜２２から第１及び第２の導電膜２３、２４の形成までを連続的に行うことができる。その結果、微粒子などの物理的汚染や周辺環境からの化学汚染を防ぐことができる。
【００６３】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク８４を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。（図４（Ｃ））
【００６４】
本形態では第１のエッチング条件として、ＩＣＰエッチング法を用い、エッチング用ガスにＣＦ４とＣｌ２とＯ２とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加した。そしてこの第１のエッチング条件によりＡｇ膜をエッチングして第１の導電層８０の端部をテーパー形状とした。
【００６５】
続いて、レジストからなるマスク８４を除去せずに第２のエッチング条件に変更し、エッチング用ガスにＣＦ４とＣｌ２とを用い、それぞれのガス流量比を３０：３０（ｓｃｃｍ）とし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して１５秒程度のエッチングを行った。基板側にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加した。第２のエッチング条件では第１及び第２の導電層８０、８１とも同程度にエッチングを行った。なお、ゲート絶縁膜７９上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００６６】
上記の第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１及び第２の導電層８０、８１の端部がテーパー形状となる。こうして、第１のエッチング処理により第１の形状の導電層８２、８３を形成した。なお図４（Ｃ）には図示していないが、ゲート絶縁膜７９においては、第１の形状の導電層８２、８３で覆われない領域が５〜５０ｎｍ程度エッチングされ、膜厚が薄くなった領域が形成された。
【００６７】
なお、本形態では、半導体層７７、７８上に形成された第１及び第２導電膜８０、８１はエッチングにより消失した。しかしながら、半導体層７５、７６上に形成された第１の形状の導電層８２、８３と同様に、半導体層７７、７８上に第１の形状の導電層を形成してもよい。そうすると、半導体層７７、７８に不純物元素を添加する際のマスクとして用いることができる。
【００６８】
次いで、レジストからなるマスク８７を除去せずに第２のエッチング処理を行う。（図４（Ｄ））第２のエッチング処理では、エッチングガスにＳＦ６とＣｌ２とＯ２を用い、それぞれのガス流量比を２４：１２：２４（ｓｃｃｍ）とし、１．３Ｐａの圧力でコイル側の電力に７００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して２５秒程度のエッチングを行った。基板側（試料ステージ）にも１０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加した。こうして、Ｗ膜を選択的にエッチングして、第２の形状の導電層８５、８６を形成した。このとき、第１の導電層８５ａ、８６ａは、ほとんどエッチングされない。
【００６９】
そしてレジストからなるマスク８７を除去し、半導体層７７、７８において、チャネル形成領域となる部分に、新たにレジストからなるマスク９２を形成する。そして、第１のドーピング処理を行い、半導体層７５〜７８にＮ型を付与する不純物元素を低濃度に添加する。第１のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０１３〜５×１０１４／ｃｍ２とし、加速電圧を４０〜８０ｋｅＶとして行う。本形態ではドーズ量を５．０×１０１３／ｃｍ２、加速電圧を５０ｋｅＶとし、第２の形状の導電層８５、８６及びレジスト９２がＮ型を付与する不純物元素に対するマスクとなって、自己整合的に第１の不純物領域８８〜９１を形成した。そして第１の不純物領域８８〜９１には１×１０１８〜１×１０２０／ｃｍ３の濃度範囲でＮ型を付与する不純物元素が添加された。
【００７０】
続いてレジストからなるマスク９２を除去した後、新たにレジストからなるマスク９３を形成して、第１のドーピング処理よりも高い加速電圧で第２のドーピング処理を行う（図５（Ａ））。イオンドープ法の条件はドーズ量を１×１０１３〜３×１０１５／ｃｍ２とし、加速電圧を６０〜１２０ｋｅＶとして行う。第２のドーピング処理は第２の導電層８５ｂとレジスト９３を不純物元素に対するマスクとして用い、第１の導電層８５ａのテーパー部の下部に位置する半導体層に不純物元素が添加されるようにドーピングを行う。
【００７１】
本形態では、ドーズ量を３．０×１０１５／ｃｍ２とし、加速電圧を６５ｋｅＶの条件下でドーピング処理を行った結果、第１の導電層と重なる第２の不純物領域（Ｌｏｖ領域）９４には１×１０１８〜５×１０１９／ｃｍ３の濃度範囲でＮ型を付与する不純物元素を添加された。また第３の不純物領域９５、９６には１×１０１９〜５×１０２１／ｃｍ３の濃度範囲でＮ型を付与する不純物元素を添加された。また、半導体層７５、７７において、チャネル形成領域９７、９８が形成された。
【００７２】
そして、レジストからなるマスク９３を除去した後、新たにレジストからなるマスク９９を形成する（図５（Ｂ））。その後、第３のドーピング処理を行い、Ｐチャネル型ＴＦＴの活性層となる半導体層に、前記第１の導電型とは反対の導電型を付与する不純物元素が添加され、第４の不純物領域１００、１０１及び第５の不純物領域１０２を形成する。
【００７３】
第３のドーピング処理では、第２の導電層８６ｂとレジスト９９を不純物元素に対するマスクとして用いる。こうして、Ｐ型を付与する不純物元素を添加し、自己整合的に第４の不純物領域１００、１０１及び第５の不純物領域１０２を形成する。
【００７４】
本形態では、第４の不純物領域１００、１０１及び第５の不純物領域１０２はジボラン（Ｂ２Ｈ６）を用いたイオンドープ法で形成する。イオンドープ法の条件としては、ドーズ量を１×１０１６／ｃｍ２、加速電圧を８０ｋｅＶとした。なお、第４の不純物領域１００、１０１及び第５の不純物領域１０２にはそれぞれ異なる濃度でリンが添加されている。しかし、いずれの領域においても、第３のドーピング処理によって、Ｐ型を付与する不純物元素の濃度が１×１０１９〜５×１０２１ａｔｏｍｓ／ｃｍ３となるようにドーピング処理されたため、Ｐチャネル型ＴＦＴとして問題なく動作する。
【００７５】
また、ドーピング処理を行う条件を適宜変えて、２回以上のドーピング処理で所望の不純物領域を形成しても良い。
【００７６】
上記作製工程を経て形成されるボトムゲート型のトランジスタは、ゲート絶縁膜が薄く、応答速度に良好な特性を有するトランジスタである。一方、トップゲート型のトランジスタは、ゲート絶縁膜がボトムゲート型よりも厚く、絶縁耐圧が良好で、且つリーク電流の少ないトランジスタである。そして、例えば、前者のボトムゲート型のトランジスタは駆動回路部に適用され、後者のトップゲート型のトランジスタは画素部に適用される。このように、本発明では、求められる２つの特性のトランジスタを同一の作製工程により形成することができる。
【００７７】
次いで、レジストからなるマスク９９を除去し、ゲート絶縁膜７９に対する加熱処理及び半導体層に添加された不純物元素の加熱処理を同時に行う（図５（Ｃ））。この加熱処理はラピッドサーマルアニール法（ＲＴＡ法）を用いて行う。本発明では、基板７０の裏面側と表面側とで区別して行う。より詳しくは、ボトムゲート型のトランジスタには基板７０の裏面側（第１の方向ともよぶ）からＲＴＡを行い、トップゲート型のトランジスタには基板７０の表面側（第２の方向ともよぶ）からＲＴＡを行う。このＲＴＡにより、半導体層及びゲート絶縁膜は約７００度に加熱されるが、基板１０の温度は約４００度となる点、またＲＴＡにより一度に加熱する領域を小さくすることができる点から、該基板１０の損傷を抑制することができる。また本処理により、そのＣＶ特性が改善され、ヒステリシスがよくなり、信頼性が向上する。このＣＶ特性の改善については、本出願人の出願である特願２００２−２２６０５６号を参照するとよい。
【００７８】
なお、下部電極７２、７３、ゲート電極８５、８６は両者とも２層構造である。そして、下部電極７２、７３は、スパッタリング法により連続的に形成された第１及び第２導電層を有し、ゲート電極８５、８６は、スパッタリング法により連続的に形成された第３及び第４導電層を有する。前記第１及び前記第４導電層は第１の材料から形成され、前記第２及び前記第３導電層は第２の材料から形成される。そして、第１の材料と、第２の材料は互いに光吸収率が異なる。
そのため、例えば第１の方向からＲＴＡを行う場合、ランプから発せられる光は、ゲート電極８５、８６の第３導電層に反射する。また第２の方向からＲＴＡを行う場合、ランプから発せられる光は下部電極７２、７３の第２導電層に反射する。
【００７９】
そして、絶縁膜からなる第１の層間絶縁膜１０２を形成する（図５（Ｄ））。この第１の層間絶縁膜４９としては、プラズマＣＶＤ法またはスパッタリング法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本形態では、プラズマＣＶＤ法により膜厚１００ｎｍの酸化窒化珪素膜１０２を形成した。
【００８０】
第１の層間絶縁膜１０２上に、第２の層間絶縁膜１０３を形成する。第２の層間絶縁膜１０３としては、ＣＶＤ法によって形成された酸化珪素膜、ＳＯＧ法又はスピンコート法によって塗布された酸化珪素膜、アクリル等の有機絶縁膜又は非感光性の有機絶縁膜が０．７〜５μｍの厚さで形成される。本形態では、ＣＶＤ法で膜厚１．６μｍのアクリル膜１０３を形成した。なお第２の層間絶縁膜１０３には、基板上７０に形成されたＴＦＴによる凹凸を緩和し、平坦化する意味合いが強いので、平坦性に優れた膜が好ましい。
【００８１】
次いで、第２の層間絶縁膜１０３上に、第３の層間絶縁膜１０４を形成する。第３の層間絶縁膜１０４は、スパッタリング法で、窒化珪素膜または窒化酸化珪素膜を０．１〜０．２μｍの厚さで形成する。本形態では、スパッタリング法で、窒化珪素膜５１を０．１μｍの厚さで形成した。
【００８２】
次いで、ドライエッチング又はウエットエッチングを用い、コンタクトホールを形成する（図１（Ｂ））。本形態では、第１乃至第３の層間絶縁膜１０２〜１０４及びゲート絶縁膜７９をエッチングし、第３の不純物領域９５及び９６、第４の不純物領域１００及び１０１に達するコンタクトホールを形成した。
【００８３】
次いで、各不純物領域と電気的に接続される配線１０５〜１１１を形成する。本形態では、配線１０５〜１１１は、膜厚１００ｎｍのＴｉ膜、膜厚３５０ｎｍのＡｌ膜、膜厚１００ｎｍのＴｉ膜をスパッタリング法で連続形成して積層し、所望の形状にパターニング及びエッチングして形成した。なお、三層構造に限らず、二層以下の構造又は四層以上の積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用いても良い。
【００８４】
以上の工程により、Ｎチャネル型ＴＦＴ１１２とＰチャネル型ＴＦＴ１１３からなるＣＭＯＳ回路を有する駆動回路部と、Ｎチャネル型ＴＦＴ（スイッチング用ＴＦＴ）１１４とＰチャネル型ＴＦＴ（駆動用ＴＦＴ）１１５とを有する画素部を同一基板上に形成することができる
【００８５】
駆動回路部のＮチャネル型ＴＦＴ１１２は、ゲート電極の一部を構成する第１の導電層８５ａと重なる低濃度不純物領域（Ｌｏｖ領域）９４、ソース領域またはドレイン領域として機能する高濃度不純物領域９５を有する。このＮチャネル型ＴＦＴ１１２と配線１０６で接続されＣＭＯＳ回路を形成するＰチャネル型ＴＦＴ１１３は、ゲート電極の一部を構成する第１の導電層８６ａと重なる低濃度不純物領域（Ｌｏｖ領域）１０２、ソース領域またはドレイン領域として機能する高濃度不純物領域１００を有する。
【００８６】
画素部のＮチャネル型ＴＦＴ１１４は、ソース領域またはドレイン領域として機能する高濃度不純物領域９６を有する。また、Ｐチャネル型ＴＦＴ１１５は、ソース領域またはドレイン領域として機能する高濃度不純物領域１０１を有する。
【００８７】
本形態は、実施の形態１と自由に組み合わせることができる。
【００８８】
（実施の形態３）
本発明の実施の形態について、図６、７を用いて説明する。本形態では、本発明のＴＦＴを用いて表示装置を作成した場合の断面構造について説明する。
【００８９】
上述の実施の形態１に示した作製工程により、絶縁表面上に駆動回路部及び画素部に配置されるＴＦＴを形成後（図１（Ａ））、駆動用ＴＦＴ６２の配線５７と電気的に接続されるように、透明導電膜からなる第１の電極１２５を形成する。透明導電膜としては仕事関数の大きい材質を用いて作製することが望ましく、一例としては、酸化インジウムと酸化スズの化合物（ＩＴＯ）、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム、窒化チタンなどが挙げられる。本形態では第１の電極１２５として、スパッタリング法で、０．１μｍの厚さでＩＴＯ膜を形成した。
【００９０】
なお本形態では、配線５７を形成後、該配線５７に電気的に接続されるように透明導電膜を形成する方法を示したが、他の方法で形成してもよい。例えば、透明導電膜を形成し、該透明導電膜をパターン加工した後、ＴＦＴの配線５７を形成してもよい。そのときの断面構造を図６（Ｄ）に示す。また、ＴＦＴの配線５７を形成した後、絶縁膜を形成し、その後配線５７に達するように絶縁膜にコンタクトホールを開口する。そして、配線５７と電気的に接続されるように透明導電膜を形成してもよい。そのときの断面構造を図６（Ｅ）に示す。
【００９１】
次いで、第１の電極１２５の端面を覆うように絶縁膜１２８を形成する。絶縁膜１２８を形成する材料は特に限定されず、無機又は有機の材料で形成することができるが、感光性の有機物を使用して形成すると、開口部の形状が発光層を蒸着する際に段切れなどが起こりにくいものとなるため好ましい。例えば、絶縁膜１２８の材料としてネガ型の感光性樹脂を用いた場合、図７（Ａ）のように、絶縁膜１２８の上端部に第１の曲率半径を有する曲面、絶縁膜１２８の下端部に第２の曲率半径を有する曲面を有するように形成される。第１及び第２の曲率半径は、０．２μｍ〜３μｍ、また前記開口部の壁面のＩＴＯに対する角度は３５°以上とすることが好ましい。また、ポジ型の感光性樹脂を用いた場合、開口部の形状は図７（Ｂ）のように絶縁膜の上端部は曲率半径を有する曲面となる。また、絶縁膜１２８の開口部をドライエッチングで作製した場合は図７（Ｃ）に示すような形状となる。
【００９２】
その後、ＰＶＡ（ポリビニルアルコール）系の多孔質体を用いて拭い、ゴミ等の除去を行う。本形態では、ＰＶＡの多孔質体を用いた拭浄により、ＩＴＯや絶縁膜をエッチングしたときに発生する微粉（ゴミ）の除去を行った。
【００９３】
次いで、第１の電極１２５と接するように発光層１２６を形成する。発光層１２６は、蒸着法、塗布法（スピンコート法、インクジェット法など）により形成される。本形態では、蒸着装置を用いて、蒸着源を移動させながら蒸着を行った。例えば、真空度が５×１０−３Ｔｏｒｒ（０．６６５Ｐａ）以下、好ましくは１０−４〜１０−６Ｔｏｒｒまで真空排気された成膜室で蒸着を行った。蒸着の際、抵抗加熱により、予め有機化合物は気化されており、蒸着時にシャッターが開くことによって基板の方向へ飛散する。つまり、気化された有機化合物は、上方に飛散し、メタルマスクに設けられた開口部を通って基板に蒸着され、発光層２５６が形成された。
【００９４】
なお、発光層１２６の蒸着前処理に、全体にＰＥＤＯＴを塗布し、ベークを行ってもよい。このとき、ＰＥＤＯＴはＩＴＯとの濡れ性が良くないため、一旦ＰＥＤＯＴを塗布後、水洗し、再度ＰＥＤＯＴを塗布することが好ましい。その後、常圧で加熱を行って水分を飛ばしてから、減圧雰囲気で加熱を行う。
【００９５】
本発明は、発光素子を構成する第１及び第２の電極間に設けられる一つ又は複数の層を総称して発光層１２６とよぶ。発光層１２６は、低分子系有機化合物材料、高分子系有機化合物材料、或いは、両者を適宣組み合わせて形成することが可能である。また、電子輸送性材料と正孔輸送性材料を適宜混合させた混合層、又はそれぞれの接合界面に混合領域を形成した混合接合を形成しても良い。また、有機系の材料のほかに無機系の発光材料を使用しても良い。さらに、発光層１２６の構造も特に限定されず、低分子材料からなる層を積層した構造、高分子材料からなる層と低分子材料からなる層とを積層した構造でもよい。
【００９６】
続いて発光層１２６上に、第２の電極１２７を形成する。第２の電極１２７は、仕事関数の小さい金属（Ｌｉ、Ｍｇ、Ｃｓ）を含む薄膜、Ｌｉ、Ｍｇ等を含む薄膜上に積層した透明導電膜との積層膜で形成する。膜厚は陰極として作用するように適宜設定すればよいが、０．０１〜１μｍ程度の厚さに公知の方法（電子ビーム蒸着法など）で形成する。但し、電子ビーム蒸着法を用いる場合、加速電圧が高すぎると放射線を発生し、ＴＦＴにダメージを与えてしまう。しかし、加速電圧が低すぎても成膜速度が下がり、生産性が低下する。そのため、第２の電極１２７を陰極として作用しうる膜厚より過剰には成膜しないようにする。第２の電極１２７が薄いと、成膜速度が遅くても生産性に大きな影響は現れない。しかしながら、陰極の膜厚が薄いことで高抵抗化してしまう問題も発生するが、陰極上に低抵抗金属であるＡｌなどを抵抗加熱蒸着やスパッタリング法などで形成し、積層構造とすることで解決する。本形態では、第２の電極１２７として電子ビーム蒸着法でＡｌ−Ｌｉを０．１μｍの厚さで形成した。
【００９７】
次に、絶縁膜１２８及び第２の電極１２７上に、保護膜１２９を成膜する。保護膜１２９は、水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、ＤＬＣ膜、窒化炭素膜、ＲＦスパッタリング法で形成された窒化珪素膜等を用いるのが望ましい。またその膜厚は、１０〜２００ｎｍ程度とするのが望ましい。本形態では、スパッタリング法を用いて、窒化珪素膜を１００ｎｍの厚さで形成した。
【００９８】
これまでの工程において形成された、第１の電極１２５、発光層１２６及び第２の電極１２７の積層体が発光素子１３０に相当する。第１の電極１２５は陽極、第２の電極１２７は陰極に相当する。本発明では、発光素子１３０の励起状態には一重項励起と三重項励起があるが、発光はどちらの励起状態を経てもよい。
【００９９】
図６（Ｂ）には発光素子を用いた表示装置における一画素の上面図を示す。図６（Ｂ）には、画素電極１２５まで形成した状態を示す。図６（Ｂ）の上面図において、Ａ−Ｂ−Ｃに対応した断面図が図６（Ａ）に相当する。また図６（Ｃ）は、図６（Ｂ）に対応した一画素の回路図を示す。図６（Ｂ）（Ｃ）において、１４及び１５は下部電極、１２１はソース線、１２２はゲート線、１２３は電源線、１２４は容量素子、１２５は第１の電極（画素電極）、６１はスイッチング用ＴＦＴ、６２は駆動用ＴＦＴに相当する。
【０１００】
本形態では基板１０側（底面）から発光素子３０から発せられる光を取り出す、所謂下面出射を行う場合を示した。しかし、基板１０の表面から光を取り出す、所謂上面出射を行うようにしてもよい。その場合、第１の電極１２５を陰極、第２の電極１２７を陽極に相当するように形成し、さらに第２の電極１２７は透明材料で形成するとよい。また、駆動用ＴＦＴ６２はＮチャネル型ＴＦＴで形成することが好ましい。なお、駆動用ＴＦＴ６２の導電型は適宜変更しても構わないが、容量素子１２４は該駆動用ＴＦＴ６２のゲート・ソース間電圧を保持するように配置する。なお本形態では、本発明の薄膜トランジスタと発光素子を用いた発光装置の場合を示したが、液晶表示装置などの他の表示装置に用いてもよい。
【０１０１】
本形態は、実施の形態１、２と自由に組み合わせることができる。
【０１０２】
（実施の形態４）
本発明の実施の形態について、図８を用いて説明する。図８は、ＴＦＴが形成された基板をシーリング材によって封止することによって形成された表示パネルの上面図であり、図８（Ｂ）は図８（Ａ）のＢ−Ｂ’における断面図、図８（Ｃ）（Ｄ）は図８（Ａ）のＡ−Ａ’における断面図である。なお図８（Ｃ）はＴＦＴ基板の方向に光を発する下面出射を行う表示パネル、図８（Ｄ）は対向基板の方向に光を発する上面出射を行う表示パネルの断面図である。
【０１０３】
図８（Ａ）〜（Ｄ）において、基板４０１上には、画素部（表示部）４０２、該画素部４０２を囲むように設けられた信号線駆動回路４０３、走査線駆動回路４０４ａ、４０４ｂが配置され、これらを囲むようにしてシール材４０６が設けられている。画素部４０２の構造については、上述の実施の形態及びその説明を参照すれば良い。シール材４０６としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）が用いられる。
【０１０４】
このシール材４０６は、信号線駆動回路４０３、走査線駆動回路４０４ａ、４０４ｂの一部に重畳させて設けても良い。
図８（Ｃ）に示した表示パネルでは、シール材４０６を用いてシーリング材４０７が設けられ、基板４０１、シール材４０６及びシーリング材４０７によって密閉空間４０８が形成される。シーリング材４０７には予め凹部の中に吸湿剤（酸化バリウムもしくは酸化カルシウム等）４０９が設けられ、上記密閉空間４０８の内部において、水分や酸素等を吸着して清浄な雰囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細かいメッシュ状のカバー材４１０で覆われている。カバー材４１０は空気や水分は通すが、吸湿剤４０９は通さない。なお、密閉空間４０８は、窒素もしくはアルゴン等の希ガスで充填しておけばよく、不活性であれば樹脂もしくは液体で充填することも可能である。
また図８（Ｄ）の表示パネルでは、シール材４０６を用いて透明な対向基板４２１が設けられ、基板４０１、対向基板４２１及びシール材４０６によって密閉空間４２２が形成される。対向基板４２１には、カラーフィルタ４２０と該カラーフィルタを保護する保護膜４２３が設けられる。画素部４０２に配置された発光素子から発せられる光は、該カラーフィルタ４２０を介して外部に放出され、表示パネルでは多色表示を行う。密閉空間４２２は、不活性な樹脂もしくは液体などで充填される。なお、多色表示を行う際には、発光層がＲＧＢの各々の色を発するように設定するか、白色発光をする発光層を設けた画素を配置しカラーフィルタや色変換層を用いるように設定してもよい。
【０１０５】
基板４０１上には、信号線駆動回路４０３及び走査線駆動回路４０４ａ、４０４ｂに信号を伝達するための入力端子部４１１が設けられ、該入力端子部４１１へはＦＰＣ４１２を介してビデオ信号等のデータ信号が伝達される。入力端子部４１１の断面は、図８（Ｂ）に示す通りであり、走査線もしくは信号線と同時に形成された配線からなる入力配線４１３とＦＰＣ４１２側に設けられた配線４１５とを、導電体４１６を分散させた樹脂４１７を用いて電気的に接続してある。なお、導電体４１６としては、球状の高分子化合物に金もしくは銀といったメッキ処理を施したものを用いれば良い。
【０１０６】
本形態では、発光素子を用いた発光パネルに本発明を適用した例を示したが、液晶表示素子を用いた液晶パネルに本発明を適用してもよい。
【０１０７】
本形態は、実施の形態１〜３と自由に組み合わせることができる。
【０１０８】
（実施の形態５）
本発明が適用される電子機器として、ビデオカメラ、ディジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図９に示す。
【０１０９】
図９（Ａ）は発光装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明は表示部２００３に適用することができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０１１０】
図９（Ｂ）はディジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明は、表示部２１０２に適用することができる。
【０１１１】
図９（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明は、表示部２２０３に適用することができる。
【０１１２】
図９（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明は、表示部２３０２に適用することができる。
【０１１３】
図９（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明は表示部Ａ、Ｂ２４０３、２４０４に適用することができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０１１４】
図９（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明は、表示部２５０２に適用することができる。
【０１１５】
図９（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明は、表示部２６０２に適用することができる。
【０１１６】
図９（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明は、表示部２７０３に適用することができる。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。
【０１１７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また本実施の形態の電子機器には、実施の形態１〜５に示したいずれの構成を用いても良い。
【０１１８】
【発明の効果】
本発明では、ゲート絶縁膜をスパッタリング法により作製する。スパッタ装置はＡｒ等の不活性ガスを使用しており、その構成が簡単であるため、ＣＶＤ装置を用いる場合と比較して、装置の維持に労力がかからない。また、本発明は、所望の絶縁耐圧が得られる程度にゲート絶縁膜を厚く形成し、さらにＴＦＴを構成する半導体とゲート電極の間の容量を減りにくくするために、各々の層に用いる薄膜の誘電率を考慮して、ＴＦＴとして所望の容量が得られるように設定している。具体的には、ゲート絶縁膜を２層構造とし、１層目として酸化珪素膜（誘電率：約３．５）を形成し、２層目として窒化珪素膜（誘電率：約７．５）を形成する。その結果、所望の絶縁耐圧、容量を得ることができる。
【０１１９】
さらに、本発明は、ゲート絶縁膜に対する加熱処理及び半導体層に添加された不純物元素の活性化処理を同時にＲＴＡ法を用いて行う。このとき、半導体層及びゲート絶縁膜は約７００度に加熱されるが、基板の温度は約４００度となるため、該基板の損傷を抑制することができる。また本処理により、スパッタリング法でゲート絶縁膜が作製されたＴＦＴであっても、そのＣＶ特性が改善され、ヒステリシスがよくなり、信頼性が向上する。なお、本発明の第２の形態では、ボトムゲート型のトランジスタには基板の裏面側からＲＴＡを行い、トップゲート型のトランジスタには基板の表面側からＲＴＡを行う。そうすると、一度に加熱する領域を小さくすることができる点から、該基板の損傷をさらに抑制することができる。またＲＴＡは短時間で行うことができるため、作製工程における所要時間が減少し、生産性が向上する。
【０１２０】
また本発明の第１の形態では、各ＴＦＴの半導体層の下部には、下部電極が設けられている。そのため、しきい値電圧が安定化し、該しきい値電圧のバラツキを緩和することができる。また第１の形態では、Ｌｏｖ領域を形成するため、ゲート電極にはトップハット型といわれる二層構造を採用している。しかし、ゲート絶縁膜からゲート電極の作製まで連続的に行うことができるため、下部電極を形成するためのパターニング工程と、ゲート電極を形成するためのパターニング工程の合わせて２回のパターニング工程により、下部電極並びにゲート電極を形成することができる。その結果、作製工程が簡略化するため、製造歩留まりが改善され、製造コストを低減することができる。
【０１２１】
本発明の第２の形態では、求められる２つの特性のトランジスタを同一の作製工程により形成することができる。より詳しくは、本発明の第２の作製工程を経て形成されるボトムゲート型のトランジスタは、ゲート絶縁膜が薄く、応答速度に良好な特性を有するトランジスタである。一方、トップゲート型のトランジスタは、ゲート絶縁膜がボトムゲート型よりも厚く、絶縁耐圧が良好で、且つリーク電流の少ないトランジスタである。
【図面の簡単な説明】
【図１】本発明の薄膜トランジスタの断面構造を示す図。
【図２】本発明の薄膜トランジスタの作製方法を示す図。
【図３】本発明の薄膜トランジスタの作製方法を示す図。
【図４】本発明の薄膜トランジスタの作製方法を示す図。
【図５】本発明の薄膜トランジスタの作製方法を示す図。
【図６】本発明の薄膜トランジスタの断面構造を示す図。
【図７】本発明の薄膜トランジスタの断面構造を示す図。
【図８】表示パネルを示す図。
【図９】電子機器を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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