(57)【要約】【課題】ショットキー・ソース／ドレインＭＯＳＦＥＴを効果的に微細化することができる半導体装置及びその製造方法を提供する。【解決手段】サイドウォール５を形成した後、全面に２層の金属膜６及び７を順次堆積する。下層の金属膜６としては、Ｐ型トランジスタを形成する場合には、例えばＰｔ膜を形成し、Ｎ型トランジスタを形成する場合には、例えばＥｒ膜を形成する。上層の金属膜７としては、例えばＮｉ膜、Ｃｏ膜又はＴｉ膜を形成する。続いて、例えば、４００℃で３０分間程度の熱処理を行うことにより、金属膜６及び７と半導体基板１とを反応させる。化合物膜８は、例えばＥｒＳｉ、ＰｔＳｉ、ＴｉＳｉ又はＮｉＳｉ膜等からなり、化合物膜９は、例えばＮｉＳｉ膜、ＣｏＳｉ膜又はＴｉＳｉ膜等からなる。化合物膜９の存在により、化合物膜８とソース配線１０Ｓ及びドレイン配線１０Ｄとの間のコンタクト抵抗を従来のものよりも低下させることができる。【選択図】　図１
2004140262.tif 000002
【特許請求の範囲】
【請求項１】
半導体からなるチャネルと、
前記チャネルに接するソース及びドレインと、
夫々、前記ソース及びドレインに接続されたソース配線及びドレイン配線と、
を有し、
前記ソース及びドレインの少なくとも一方は、少なくとも、
金属又は金属と半導体との化合物からなり、前記チャネルにショットキー接合された第１の膜と、
前記第１の膜とは異なる金属又は金属と半導体との化合物からなり、前記ソース配線又はドレイン配線に接する第２の膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記チャネルは、互いにヘテロ接合された複数の半導体膜を有し、
前記第１の膜は、夫々前記複数の半導体膜にショットキー接合された複数の金属膜又は金属と半導体との化合物膜から構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記チャネルは、ＳｉＧｅ膜と、前記ＳｉＧｅ膜上に形成されたＳｉ膜と、を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２の膜の抵抗は、前記第１の膜の抵抗よりも低いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板上に形成された絶縁層と、
を有し、
前記チャネルは、前記絶縁層上に形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
表面に半導体領域を備えた基板上に、ゲート絶縁膜、ゲート電極及びサイドウォールを形成する工程と、
前記半導体領域に接するソース及びドレインを形成する工程と、
夫々、前記ソース及びドレインに接続されたソース配線及びドレイン配線を形成する工程と、
を有する半導体装置の製造方法であって、
前記ソース及びドレインを形成する工程は、前記ソース及びドレインの少なくとも一方において、金属又は金属と半導体との化合物からなり、前記半導体領域にショットキー接合される第１の膜、及び前記第１の膜とは異なる金属又は金属と半導体との化合物からなり、前記ソース配線又はドレイン配線に接する第２の膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記半導体領域は、互いにヘテロ接合された複数の半導体膜を有し、
前記第１の膜を形成する工程において、夫々前記複数の半導体膜にショットキー接合された複数の金属膜又は金属と半導体との化合物膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体領域は、ＳｉＧｅ膜と、前記ＳｉＧｅ膜上に形成されたＳｉ膜と、を有することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の膜を形成する工程において、前記第２の膜として、その抵抗が前記第１の膜の抵抗よりも低い膜を形成することを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記基板として、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、を有する基板を使用することを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体からなるチャネルに対してソース及びドレインがショットキー接合された電界効果型トランジスタ（ショットキー・ソース／ドレインＭＯＳＦＥＴ）を備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近時、ＭＯＳＦＥＴに対する微細化及び高速化の要請に対して、ショットキー・ソース／ドレインＭＯＳＦＥＴが開発されている。従来のショットキー・ソース／ドレインＭＯＳＦＥＴでは、半導体からなるチャネルに対して金属からなるソース及びドレインがショットキー接合されている。
【０００３】
このような従来の構造のショットキー・ソース／ドレインＭＯＳＦＥＴはソース‐チャネル接合間に形成されるショットキーバリアによって、その電流電圧特性が決定される。
【０００４】
【非特許文献１】
「ショットキ・ソース・ドレイン技術を歪みＳｉＧｅＭＯＳＦＥＴに導入」、日経マイクロデバイス、２００２年８月号、ｐ．５１
【０００５】
【発明が解決しようとする課題】
しかしながら、このソース‐チャネル接合のショットキーバリアを決定するために選択した金属によってソース及びドレイン領域の抵抗率も決定されてしまう。このため、従来の構造では、微細化によるＣＭＯＳの性能向上及び集積度向上に際し、ソース・ドレイン領域の面積縮小効果に伴うソース・ドレイン領域の抵抗値の増大に対応することができないという問題がある。
【０００６】
本発明は、かかる問題点に鑑みてなされたものであって、ショットキー・ソース／ドレインＭＯＳＦＥＴを効果的に微細化することができる半導体装置及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本願発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【０００８】
本願の第１の発明に係る半導体装置は、半導体からなるチャネルと、前記チャネルに接するソース及びドレインと、夫々、前記ソース及びドレインに接続されたソース配線及びドレイン配線と、を有している。そして、この半導体装置は、前記ソース及びドレインの少なくとも一方は、少なくとも、金属又は金属と半導体との化合物からなり、前記チャネルにショットキー接合された第１の膜と、前記第１の膜とは異なる金属又は金属と半導体との化合物からなり、前記ソース配線又はドレイン配線に接する第２の膜と、を有することを特徴とする。
【０００９】
本発明に係る第２の半導体装置の製造方法は、表面に半導体領域を備えた基板上に、ゲート絶縁膜、ゲート電極及びサイドウォールを形成する工程と、前記半導体領域に接するソース及びドレインを形成する工程と、夫々、前記ソース及びドレインに接続されたソース配線及びドレイン配線を形成する工程と、を有する半導体装置の製造方法を対象とする。そして、この製造方法は、前記ソース及びドレインを形成する工程は、前記ソース及びドレインの少なくとも一方において、金属又は金属と半導体との化合物からなり、前記半導体領域にショットキー接合される第１の膜、及び前記第１の膜とは異なる金属又は金属と半導体との化合物からなり、前記ソース配線又はドレイン配線に接する第２の膜を形成する工程を有することを特徴とする。
【００１０】
本発明においては、ソース及びドレインの少なくとも一方において、チャネル（半導体領域）にショットキー接合された第１の膜と、前記ソース配線又はドレイン配線に接する第２の膜とが形成されており、第１の膜及び第２の膜が互いに異なる材料からなる。従って、第２の膜の抵抗を、第１の膜の抵抗とは独立して制御できるため、本発明をＣＭＯＳに適用することにより、その性能向上及び集積度向上のために微細化した場合でも、面積縮小効果に伴う抵抗値の増大を回避することが可能である。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置及びその製造方法について添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、半導体装置の構造をその製造方法と共に説明する。
【００１２】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１乃至図３は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００１３】
本実施形態においては、先ず、図１（ａ）に示すように、Ｓｉ基板等の半導体基板１の表面に素子分離絶縁膜２を選択的に形成することにより、素子活性領域を区画する。次いで、素子活性領域内において、半導体基板１上に、ゲート絶縁膜３、ゲート電極４及びサイドウォール５を形成する。なお、半導体基板１は、真性半導体からなることが好ましいが、不純物が導入されていてもよい。
【００１４】
次に、図１（ｂ）に示すように、全面に２層の金属膜６及び７を順次堆積する。下層の金属膜６としては、Ｐ型トランジスタを形成する場合には、例えばＰｔ膜を形成し、Ｎ型トランジスタを形成する場合には、例えばＥｒ膜又はＳｍ膜を形成する。また、Ｔｉ膜又はＮｉ膜を形成してもよい。Ｔｉ膜又はＮｉ膜を形成した場合には、電圧の印加方向によって、Ｐ型トランジスタ又はＮ型トランジスタのいずれとしても動作可能である。上層の金属膜７としては、例えばＮｉ膜、Ｃｏ膜又はＴｉ膜を形成する。金属膜６及び７の厚さは、例えば１０ｎｍ程度である。
【００１５】
続いて、例えば、４００℃で３０分間程度の熱処理を行うことにより、金属膜６及び７と半導体基板１とを反応させる。この結果、図１（ｃ）に示すように、半導体基板１の表面に、半導体と金属との化合物膜８及び９が形成される。なお、化合物膜８及び９の積層関係については、金属膜６と半導体基板１とが反応して形成された化合物膜８が、金属膜７と半導体基板１とが反応して形成された化合物膜９と半導体基板１との間に挟まれるようにして形成される。化合物膜８は、例えばＥｒＳｉ、ＰｔＳｉ、ＳｍＳｉ、ＴｉＳｉ又はＮｉＳｉ膜等からなり、化合物膜９は、例えばＮｉＳｉ膜、ＣｏＳｉ膜又はＴｉＳｉ膜等からなる。
【００１６】
その後、図２（ａ）に示すように、金属膜６及び７の未反応の部分を除去する。
【００１７】
次に、図２（ｂ）に示すように、層間絶縁膜１１、ソース配線１０Ｓ、ゲート配線１０Ｇ及びドレイン配線１０Ｄの形成を行う。ソース配線１０Ｓ及びドレイン配線１０Ｄは、いずれも化合物膜９に接続される。
【００１８】
そして、図３に示すように、更に複数の層間絶縁膜２１及び配線２２を形成し、最上層にカバー膜２３を形成することにより、半導体装置を完成させる。
【００１９】
このようにして製造された半導体装置の構造は、ショットキー・ソース／ドレインＭＯＳＦＥＴにおいて、ソース及びドレインに、ショットキーバリア変調用のＥｒＳｉ又はＰｔＳｉ等からなる化合物膜８だけでなく、その上にＮｉＳｉ、ＣｏＳｉ又はＴｉＳｉ等からなる化合物膜９が形成されている。また、半導体と金属との化合物及び金属では、不純物が固溶限付近までドーピングされた半導体層よりも、キャリア密度が１桁以上高く、抵抗値も著しく低い。このため、本実施形態によれば、化合物膜９の存在により、化合物膜８とソース配線１０Ｓ及びドレイン配線１０Ｄとの間のコンタクト抵抗を従来のものよりも低下させることができる。特に、ＮｉＳｉは、その抵抗率が極めて低いので、その効果が著しい。
【００２０】
また、積層シリサイド構造では、寄生抵抗の低減が期待できる。本実施形態では、化合物膜８及び９の積層シリサイド構造をソース及びドレインに採用しているため、寄生抵抗の低減により、素子面積の縮小に伴う高集積化並びにＤＣ特性及び高周波特性の向上等が可能となる。
【００２１】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図４乃至図６は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００２２】
本実施形態においては、図４（ａ）に示すように、基板として、Ｓｉ基板等の半導体基板１３上に、絶縁層１４及びシリコン層１５が形成されたＳＯＩ基板１２を使用する。そして、先ず、図４（ａ）に示すように、シリコン層１５の表面に素子分離絶縁膜２を選択的に形成することにより、素子活性領域を区画する。このとき、素子分離絶縁膜２は、例えば絶縁層１４まで到達するようにして形成する。絶縁層１４の厚さは、例えば１００ｎｍ程度であり、シリコン層１５の厚さは、例えば２０ｎｍ乃至３０ｎｍ程度である。次いで、素子活性領域内において、シリコン層１５上に、ゲート絶縁膜３、ゲート電極４及びサイドウォール５を形成する。なお、シリコン層１５は、真性半導体からなることが好ましいが、不純物が導入されていてもよい。
【００２３】
次に、図４（ｂ）に示すように、シリコン層１５を１０ｎｍ程度エッチングする。このときのエッチング法としては、例えばＴＭＡＨ（テトラ・メチル・アンモニウム・ハイドロオキサイド）を使用したウェットエッチング又はＲＩＥ（反応性イオンエッチング）を採用する。
【００２４】
次いで、図４（ｃ）に示すように、全面に金属膜６を順次堆積する。金属膜６としては、Ｐ型トランジスタを形成する場合には、例えばＰｔ膜を形成し、Ｎ型トランジスタを形成する場合には、例えばＥｒ膜又はＳｍ膜を形成する。また、Ｔｉ膜又はＮｉ膜を形成してもよい。金属膜６の厚さは、例えば１０ｎｍ程度である。
【００２５】
続いて、例えば、４００℃で３０分間程度の熱処理を行うことにより、金属膜６とシリコン層１５とを反応させる。この結果、図５（ａ）に示すように、絶縁層１４上に、シリコンと金属との化合物膜８が形成される。このとき、シリコン層１５の露出している範囲は、全て金属膜６と反応するが、ゲート絶縁膜３の下方には、シリコン層１５の一部が反応せずに残存する。化合物膜８は、例えばＥｒＳｉ、ＰｔＳｉ、ＳｍＳｉ、ＴｉＳｉ又はＮｉＳｉ膜等からなる。
【００２６】
その後、図５（ｂ）に示すように、金属膜６の未反応の部分を除去する。
【００２７】
次に、図５（ｃ）に示すように、全面に金属膜７を順次堆積する。金属膜７としては、例えばＮｉ膜、Ｃｏ膜又はＴｉ膜を形成する。金属膜７の厚さは、例えば１０ｎｍ程度である。
【００２８】
次いで、例えば、４００℃乃至７００℃で３０分間程度の熱処理を行うことにより、金属膜７と化合物膜８中のシリコンとを反応させる。この結果、図６（ａ）に示すように、絶縁層１４上に、シリコンと金属との化合物膜９が形成される。化合物膜８の露出している範囲は、全て金属膜７と反応するが、サイドウォール５の下方には、化合物膜８の一部が反応せずに残存する。化合物膜９は、例えばＮｉＳｉ膜、ＣｏＳｉ膜又はＴｉＳｉ膜等からなる。
【００２９】
続いて、図６（ｂ）に示すように、金属膜７の未反応の部分を除去する。
【００３０】
その後、図６（ｃ）に示すように、層間絶縁膜１１、ソース配線１０Ｓ、ゲート配線１０Ｇ及びドレイン配線１０Ｄの形成を行う。そして、図示しないが、更に層間絶縁膜、配線及びカバー膜等を形成して、半導体装置を完成させる。
【００３１】
このようにして製造された半導体装置の構造は、第１の実施形態と同様に、ショットキー・ソース／ドレインＭＯＳＦＥＴにおいて、ソース及びドレインに、ショットキーバリア変調用のＥｒＳｉ又はＰｔＳｉ等からなる化合物膜８だけでなく、この化合物膜８とソース配線１０Ｓ及びドレイン配線１０Ｄとの間に化合物膜９が形成されている。このため、本実施形態によっても、第１の実施形態と同様の効果が得られる。
【００３２】
更に、本実施形態では、素子活性領域が素子分離絶縁膜２及び絶縁層１４により完全に包囲されているため、即ち完全空乏（フルデプレッション）型とされているため、外部への電流の漏れが防止されるという効果も得られる。
【００３３】
なお、第２の実施形態の完全空乏型に対し、シリコン層１５を厚く形成して部分空乏（パーシャルデプレッション）型を採用してもよい。部分空乏型を採用したときの構造を図７に示す。部分空乏型では、完全空乏型のようにリーク電流を完全に防止することはできないが、第１の実施形態と同様の効果は得られる。
【００３４】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図８乃至図１０は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００３５】
本実施形態においても、第２の実施形態と同様に、図８（ａ）に示すように、ＳＯＩ基板１２のシリコン層１５の表面に素子分離絶縁膜２を選択的に形成することにより、素子活性領域を区画する。このとき、素子分離絶縁膜２は、例えば絶縁層１４まで到達するようにして形成する。絶縁層１４の厚さは、例えば１００ｎｍ程度であり、シリコン層１５の厚さは、例えば２０ｎｍ乃至３０ｎｍ程度である。次いで、素子活性領域内において、シリコン層１５上に、ゲート絶縁膜３、ゲート電極４及びサイドウォール５を形成する。なお、シリコン層１５は、真性半導体からなることが好ましいが、不純物が導入されていてもよい。
【００３６】
次に、図８（ｂ）に示すように、シリコン層１５の露出している部分を全てエッチングすることにより、絶縁層１４を露出させる。このときのエッチング法としては、例えばＴＭＡＨによるウェットエッチング又はＲＩＥ（反応性イオンエッチング）を採用する。
【００３７】
次いで、図８（ｃ）に示すように、全面に金属膜６を順次堆積する。金属膜６としては、Ｐ型トランジスタを形成する場合には、例えばＰｔ膜を形成し、Ｎ型トランジスタを形成する場合には、例えばＥｒ膜又はＳｍ膜を形成する。また、Ｔｉ膜又はＮｉ膜を形成してもよい。金属膜６の厚さは、例えば１０ｎｍ程度である。
【００３８】
続いて、例えば、４００℃で３０分間程度の熱処理を行うことにより、金属膜６とシリコン層１５とを反応させる。この結果、図９（ａ）に示すように、絶縁層１４とサイドウォール５との間に、シリコンと金属との化合物膜８が形成される。このとき、ゲート絶縁膜３の下方には、シリコン層１５の一部が反応せずに残存する。化合物膜８は、例えばＥｒＳｉ、ＰｔＳｉ、ＳｍＳｉ、ＴｉＳｉ又はＮｉＳｉ膜等からなる。
【００３９】
その後、図９（ｂ）に示すように、金属膜６の未反応の部分を除去する。
【００４０】
次に、図９（ｃ）に示すように、全面に金属膜７を順次堆積する。金属膜７としては、例えばＮｉ膜、Ｃｏ膜又はＴｉ膜を形成する。金属膜７の厚さは、例えば１０ｎｍ程度である。
【００４１】
次いで、例えば、４００℃乃至７００℃で３０分間程度の熱処理を行うことにより、金属膜７と化合物膜８中のシリコンとを反応させる。この結果、図１０（ａ）に示すように、絶縁層１４とサイドウォール５との間に、シリコンと金属との化合物膜９が形成される。このとき、化合物膜９とシリコン層１５との間には、化合物膜８が残存する。化合物膜９は、例えばＮｉＳｉ膜、ＣｏＳｉ膜又はＴｉＳｉ膜等からなる。
【００４２】
続いて、図１０（ｂ）に示すように、金属膜７の未反応の部分を除去する。
【００４３】
その後、図１０（ｃ）に示すように、層間絶縁膜１１、ソース配線１０Ｓ、ゲート配線１０Ｇ及びドレイン配線１０Ｄの形成を行う。そして、図示しないが、更に層間絶縁膜、配線及びカバー膜等を形成して、半導体装置を完成させる。
【００４４】
このようにして製造された半導体装置の構造は、第１の実施形態と同様に、ショットキー・ソース／ドレインＭＯＳＦＥＴにおいて、ソース及びドレインに、ショットキーバリア変調用のＥｒＳｉ又はＰｔＳｉ等からなる化合物膜８だけでなく、この化合物膜８とソース配線１０Ｓ及びドレイン配線１０Ｄとの間に化合物膜９が形成されている。このため、本実施形態によっても、第１の実施形態と同様の効果が得られる。
【００４５】
更に、第２の実施形態と同様に、フルデプレッション型の構造が採用されているので、電流の漏れが防止される。
【００４６】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図１１乃至図１３は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００４７】
本実施形態においては、図１１（ａ）に示すように、ダブルゲート構造を採用する。即ち、ＳＯＩ基板１２の半導体基板１３の絶縁層１４と接する表面に、バックゲート１６を形成しておく。バックゲート１６は、例えば次のような２種の方法により形成することができるが、その方法は特に限定されるものではない。
【００４８】
第１の方法では、ダマシン法を採用して、半導体基板１３の表面に溝を形成し、この溝内に金属膜を埋め込み、平坦化することにより、バックゲート１６を形成する。その後、絶縁層１４及びシリコン層１５を半導体基板１３上に形成する。
【００４９】
第２の方法では、ＳＯＩ基板１２に対して、イオン注入を行い、バックゲート１６を直接形成する。
【００５０】
そして、本実施形態では、バックゲート１６を備えたＳＯＩ基板１２を使用して、第３の実施形態と同様の工程を行う。
【００５１】
即ち、先ず、図１１（ａ）に示すように、層間絶縁膜２、ゲート絶縁膜３、ゲート電極４及びサイドウォール５を形成する。次に、図１１（ｂ）に示すように、金属膜６を形成する。次いで、熱処理を行うことにより、図１１（ｃ）に示すように、化合物膜８を形成する。
【００５２】
続いて、図１２（ａ）に示すように、金属膜６の未反応の部分を除去する。その後、図１２（ｂ）に示すように、金属膜７を形成し、熱処理を行うことにより、図１２（ｃ）に示すように、化合物膜８を形成する。
【００５３】
次に、図１３（ａ）に示すように、金属膜７の未反応の部分を除去する。次いで、図１３（ｂ）に示すように、層間絶縁膜１１、ソース配線１０Ｓ、ゲート配線１０Ｇ及びドレイン配線１０Ｄを形成する。そして、図示しないが、更に層間絶縁膜、配線及びカバー膜等を形成して、半導体装置を完成させる。
【００５４】
このようにして製造された半導体装置では、第３の実施形態と同様の効果が得られる。また、ダブルゲート構造を採用しているため、更なる微細化に対応することが可能である。
【００５５】
なお、バックゲート構造を第２の実施形態に対して適用することも可能である。
【００５６】
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。図１４は、本発明の第５の実施形態に係る半導体装置の構造を示す断面図である。
【００５７】
本実施形態は、第１の実施形態に対して、積層型のチャネルを適用したものである。即ち、本実施形態では、図１４に示すように、半導体基板１上に、ＳｉＧｅ膜１７及びＳｉ膜１８が順次積層され、この部分がチャネルとされている。また、ＳｉＧｅ膜１７には、半導体基板（Ｓｉ基板）１との格子定数との相違により、多量の歪みが導入されており、このような膜は、歪みＳｉＧｅとよばれる。また、Ｓｉ膜１８にも、ＳｉＧｅ膜との格子定数との相違により、多量の歪みが導入されている場合もある。
【００５８】
このように構成された第５の実施形態においては、第１の実施形態と同様の効果の他に、ひずみＳｉを採用したことにより、動作の高速化という効果が得られる。
【００５９】
ここで、第５の実施形態に係る半導体装置を製造する方法について説明する。
【００６０】
先ず、半導体基板１上に、化学気相成長（ＣＶＤ）法によりＳｉＧｅ膜１７を堆積する。ＳｉとＧｅとの原子数比は、例えば０．７：０．３である。また、ＳｉＧｅ膜１７の厚さは、例えば１０ｎｍ程度である。次に、ＳｉＧｅ膜１７上に、ＣＶＤ法によりＳｉ膜１８を堆積する。Ｓｉ膜１８の厚さは、例えば５ｎｍ程度である。
【００６１】
その後、第１の実施形態と同様に、素子分離絶縁膜２を形成する工程から半導体装置を完成させるまでの工程を行う。このようにして、第５の実施形態に係る半導体装置を得ることができる。
【００６２】
（第６乃至第８の実施形態）
次に、本発明の第６乃至第８の実施形態について説明する。図１５乃至第１７は、夫々本発明の第６乃至第８の実施形態に係る半導体装置の構造を示す断面図である。
【００６３】
図１５乃至図１７に示すように、第６乃至第８の実施形態は、夫々第２乃至第４の実施形態に対して、第５の実施形態と同様に、積層型のチャネルを適用したものである。
【００６４】
これらの実施形態によっても、夫々第２乃至第４の実施形態により得られる効果の他に、動作の高速化という効果が得られる。
【００６５】
なお、第２乃至第４の実施形態では、ＳＯＩ基板１２を使用しているため、絶縁層１４上にシリコン層１５が形成されているが、シリコン層１５の替わりにＳｉＧｅ層が形成されていてもよい。即ち、図６乃至第８の実施形態のように、半導体基板上の絶縁膜上にＳｉＧｅ膜を成膜した後、Ｓｉ膜を形成することなく、素子分離絶縁膜の形成等を行ってもよい。
【００６６】
また、第５乃至第８の実施形態のように積層型のチャネルを適用する場合には、チャネルを構成する層毎にショットキー接合する層をソース及びドレインに設けてもよい。但し、この場合でも、配線と接続される部分には、低抵抗の層（化合物膜９に相当）を設ける必要はある。チャネルを構成する層毎にショットキー接合する層を設けることにより、チャネルを構成する層毎に、ショットキー接合に最適な材料を選択することが可能となる。
【００６７】
また、上述のようなショットキー接合は、必ずしもソース及びドレインの双方に設けられている必要はなく、少なくとも一方に設けられていれば、そのソース又はドレインにおいて、本発明の効果が得られる。
【００６８】
更に、ソース及びドレインの少なくとも一方において、積層膜の全部又は一部が化合物膜ではなく、金属膜となっていてもよい。このような半導体装置を製造するためには、例えば、図４（ｂ）及び図８（ｂ）に示すように、半導体領域のエッチングを行った後に、金属膜を蒸着等の方法により形成し、その後この金属膜をシリサイド化させずに半導体装置を完成させたり、図５（ｂ）及び図９（ｂ）に示すように、化合物膜を形成した後に、その原料膜である金属膜を除去し、他の金属膜を蒸着等の方法により形成し、その後この金属膜をシリサイド化させずに半導体装置を完成させたりすればよい。
【００６９】
以下、本発明の諸態様を付記としてまとめて記載する。
【００７０】
（付記１）　半導体からなるチャネルと、
前記チャネルに接するソース及びドレインと、
夫々、前記ソース及びドレインに接続されたソース配線及びドレイン配線と、
を有し、
前記ソース及びドレインの少なくとも一方は、少なくとも、
金属又は金属と半導体との化合物からなり、前記チャネルにショットキー接合された第１の膜と、
前記第１の膜とは異なる金属又は金属と半導体との化合物からなり、前記ソース配線又はドレイン配線に接する第２の膜と、
を有することを特徴とする半導体装置。
【００７１】
（付記２）　前記チャネルは、互いにヘテロ接合された複数の半導体膜を有し、
前記第１の膜は、夫々前記複数の半導体膜にショットキー接合された複数の金属膜又は金属と半導体との化合物膜から構成されていることを特徴とする付記１に記載の半導体装置。
【００７２】
（付記３）　前記チャネルは、ＳｉＧｅ膜と、前記ＳｉＧｅ膜上に形成されたＳｉ膜と、を有することを特徴とする付記２に記載の半導体装置。
【００７３】
（付記４）　前記第２の膜の抵抗は、前記第１の膜の抵抗よりも低いことを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【００７４】
（付記５）　前記第２の膜は、Ｎｉ、Ｃｏ及びＴｉからなる群から選択された少なくとも１種の金属元素を含有することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【００７５】
（付記６）　半導体基板と、
前記半導体基板上に形成された絶縁層と、
を有し、
前記チャネルは、前記絶縁層上に形成されていることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
【００７６】
（付記７）　前記半導体基板の表面に、前記チャネルに整合するようにして形成されたバックゲートを有することを特徴とする付記６に記載の半導体装置。
【００７７】
（付記８）　前記第１の膜は、前記絶縁層に接していることを特徴とする付記６又は７に記載の半導体装置。
【００７８】
（付記９）　前記チャネルは、完全空乏化されていることを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。
【００７９】
（付記１０）　表面に半導体領域を備えた基板上に、ゲート絶縁膜、ゲート電極及びサイドウォールを形成する工程と、
前記半導体領域に接するソース及びドレインを形成する工程と、
夫々、前記ソース及びドレインに接続されたソース配線及びドレイン配線を形成する工程と、
を有する半導体装置の製造方法であって、
前記ソース及びドレインを形成する工程は、前記ソース及びドレインの少なくとも一方において、金属又は金属と半導体との化合物からなり、前記半導体領域にショットキー接合される第１の膜、及び前記第１の膜とは異なる金属又は金属と半導体との化合物からなり、前記ソース配線又はドレイン配線に接する第２の膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【００８０】
（付記１１）　前記半導体領域は、互いにヘテロ接合された複数の半導体膜を有し、
前記第１の膜を形成する工程において、夫々前記複数の半導体膜にショットキー接合された複数の金属膜又は金属と半導体との化合物膜を形成することを特徴とする付記１０に記載の半導体装置の製造方法。
【００８１】
（付記１２）　前記半導体領域は、ＳｉＧｅ膜と、前記ＳｉＧｅ膜上に形成されたＳｉ膜と、を有することを特徴とする付記１１に記載の半導体装置の製造方法。
【００８２】
（付記１３）　前記第２の膜を形成する工程において、前記第２の膜として、その抵抗が前記第１の膜の抵抗よりも低い膜を形成することを特徴とする付記１０乃至１２のいずれか１項に記載の半導体装置の製造方法。
【００８３】
（付記１４）　前記第２の膜を形成する工程において、前記第２の膜として、Ｎｉ、Ｃｏ及びＴｉからなる群から選択された少なくとも１種の金属元素を含有する膜を形成することを特徴とする付記１０乃至１３のいずれか１項に記載の半導体装置の製造方法。
【００８４】
（付記１５）　前記基板として、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、を有する基板を使用することを特徴とする付記１０乃至１４のいずれか１項に記載の半導体装置の製造方法。
【００８５】
（付記１６）　前記基板として、前記半導体基板の表面に形成されたバックゲートを有する基板を使用し、
前記ゲート絶縁膜、ゲート電極及びサイドウォールを形成する工程において、前記ゲート電極を前記バックゲートに整合するようにして形成することを特徴とする付記１５に記載の半導体装置の製造方法。
【００８６】
（付記１７）　前記ソース及びドレインを形成する工程において、前記第１の膜を前記絶縁層に接するようにして形成することを特徴とする付記１５又は１６に記載の半導体装置の製造方法。
【００８７】
（付記１８）　前記基板として、前記半導体領域が完全空乏化されている基板を使用することを特徴とする付記１０乃至１７のいずれか１項に記載の半導体装置の製造方法。
【００８８】
（付記１９）　前記第１の膜及び第２の膜を形成する工程は、
前記半導体領域に第１及び第２の金属膜を順次形成する工程と、
前記半導体領域と前記第１の金属膜とを反応させることにより、第１の化合物膜を前記第１の膜として形成すると共に、前記半導体領域と前記第２の金属膜とを反応させることにより、第２の化合物膜を前記第２の膜として形成する工程と、
を有することを特徴とする付記１０乃至１８のいずれか１項に記載の半導体装置の製造方法。
【００８９】
（付記２０）　前記第１の膜及び第２の膜を形成する工程は、
前記サイドウォールをマスクとして前記半導体領域に窪みを形成する工程と、
前記窪み内に第１の金属膜を形成する工程と、
前記半導体領域と前記第１の金属膜とを反応させることにより、第１の化合物膜を前記第１の膜として形成する工程と、
前記第１の金属膜のうち前記半導体領域と反応しなかった部分を除去する工程と、
前記窪み内に第２の金属膜を形成する工程と、
前記半導体領域と前記第２の金属膜とを反応させることにより、第２の化合物膜を前記第２の膜として形成する工程と、
前記第２の金属膜のうち前記半導体領域と反応しなかった部分を除去する工程と、
を有することを特徴とする付記１０乃至１８のいずれか１項に記載の半導体装置の製造方法。
【００９０】
（付記２１）　前記第１の膜及び第２の膜を形成する工程は、
前記サイドウォールをマスクとして前記半導体領域をエッチングすることにより、前記絶縁層を露出させる工程と、
前記半導体領域の残存部に接するように第１の金属膜を形成する工程と、
前記残存部と前記第１の金属膜とを反応させることにより、第１の化合物膜を前記第１の膜として形成する工程と、
前記第１の金属膜のうち前記残存部と反応しなかった部分を除去する工程と、
前記半導体領域の残存部に接するように第２の金属膜を形成する工程と、
前記残存部と前記第２の金属膜とを反応させることにより、第２の化合物膜を前記第２の膜として形成する工程と、
前記第２の金属膜のうち前記残存部と反応しなかった部分を除去する工程と、を有することを特徴とする付記１５乃至１８のいずれか１項に記載の半導体装置の製造方法。
【００９１】
【発明の効果】
以上詳述したように、本発明によれば、第２の膜の抵抗を、第１の膜の抵抗とは独立して制御できるため、寄生抵抗を低減することができる。この結果、ＤＣ特性及び高周波特性等を向上させることができると共に、ＣＭＯＳ等の性能の向上並びに集積度の向上のために微細化した場合でも、面積縮小効果に伴う抵抗値の増大を回避することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】同じく、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図であって、図１に示す工程の次工程を示す図である。
【図３】同じく、第１の実施形態に係る半導体装置の製造方法を示す断面図であって、図２に示す工程の次工程を示す図である。
【図４】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】同じく、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図であって、図４に示す工程の次工程を示す図である。
【図６】同じく、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図であって、図５に示す工程の次工程を示す図である。
【図７】同じく、第２の実施形態に係る半導体装置の製造方法を示す断面図であって、図４に示す工程の次工程を示す図である。
【図８】本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】同じく、第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図であって、図８に示す工程の次工程を示す図である。
【図１０】同じく、第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図であって、図９に示す工程の次工程を示す図である。
【図１１】本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】同じく、第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図であって、図１１に示す工程の次工程を示す図である。
【図１３】同じく、第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図であって、図１２に示す工程の次工程を示す図である。
【図１４】本発明の第５の実施形態に係る半導体装置の構造を示す断面図である。
【図１５】本発明の第６の実施形態に係る半導体装置の構造を示す断面図である。
【図１６】本発明の第７の実施形態に係る半導体装置の構造を示す断面図である。
【図１７】本発明の第８の実施形態に係る半導体装置の構造を示す断面図である。
【符号の説明】
１；半導体基板
２；素子分離絶縁膜
３；ゲート絶縁膜
４；ゲート電極
５；サイドウォール
６、７；金属膜
８、９；化合物膜
１０Ｇ；ゲート配線
１０Ｓ；ソース配線
１０Ｄ；ドレイン配線
１１；層間絶縁膜
１２；ＳＯＩ基板
１３；半導体基板
１４；絶縁層
１５；シリコン層
１６；バックゲート
１７；ＳｉＧｅ膜
１８；Ｓｉ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004140262.tif 000009
【図８】
2004140262.tif 000010
【図９】
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【図１０】
2004140262.tif 000012
【図１１】
2004140262.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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