(57)【要約】【課題】製造条件の変動の影響を受けにくい基板電位検出回路を備えた半導体装置を提供する。【解決手段】ＶＢＢ制御回路３４は、負電位である基板電位ＶＢＢを受けて電源電位ＩＮＴＶＤＤと接地電位との間の分圧電位を出力する中間電位発生回路７２と、分圧電位を受けて基板電位が所望の値に対して高いか低いかを判定するインバータ７４とを含む。インバータ７４の論理しきい値は、（１／２）×ＩＮＴＶＤＤである。ＶＢＢ＝ＶＲＥＦＢ−（１／２）×ＩＮＴＶＤＤが成立するときに分圧電位は正確に（１／２）×ＩＮＴＶＤＤとなる。ＶＲＥＦＢを変える事でＶＢＢの検出電位を任意に選択でき、かつ、製造条件の変動の影響を受けにくい検出回路が実現できる。【選択図】　　　　図４
2004047564.tif 000002
【特許請求の範囲】
【請求項１】
負電位の基板電位を内部で発生する半導体装置であって、
電源電位と接地電位との間の電位差の２分の１だけ、前記基板電位の目標電位よりも高い第１の参照電位を発生する第１の参照電位発生回路と、
前記基板電位を受けて電源電位と接地電位との間の中間の分圧電位を出力する中間電位発生回路とを備え、
前記中間電位発生回路は、
ソースが前記電源電位に結合され、ゲートに前記参照電位を受け、ドレインから前記中間電位を出力する第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのドレインと前記接地電位が与えられる接地ノードとの間に接続され、ゲートに前記基板電位を受ける第２のＰチャネルＭＯＳトランジスタとを含み、
前記中間電位を受けて前記基板電位と前記目標電位との大小判定を行なう判定回路と、
前記判定回路の出力に応じて前記基板電位を負電位方向に駆動する負電位発生回路とをさらに備える、半導体装置。
【請求項２】
前記第１のＰチャネルＭＯＳトランジスタのバックゲートは、前記電源電位に結合され、
前記第２のＰチャネルＭＯＳトランジスタのバックゲートは、前記第１のＰチャネルＭＯＳトランジスタのドレインに接続される、請求項１に記載の半導体装置。
【請求項３】
前記判定回路は、
論理しきい値が前記電源電位と前記接地電位との間の電位差の２分の１であり、前記中間電位を受けるインバータを含む、請求項１に記載の半導体装置。
【請求項４】
前記判定回路は、
前記電源電位と前記接地電位との間の電位差の２分の１だけ、前記接地電位よりも高い第２の参照電位を発生する第２の参照電位発生回路と、
前記第２の参照電位と前記中間電位とを比較する比較回路とを含む、請求項１に記載の半導体装置。
【請求項５】
負電位の基板電位を内部で発生する半導体装置であって、
前記基板電位を受けて電源電位と接地電位との間の中間電位を出力する中間電位発生回路を備え、
前記中間電位発生回路は、
前記電源電位が与えられる電源ノードにソースが接続され、ドレインから前記中間電位を出力する第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのドレインにソースが接続され、前記接地電位が与えられる接地ノードにゲートが接続され、前記第１のＰチャネルＭＯＳトランジスタのゲートにドレインが接続される第２のＰチャネルＭＯＳトランジスタと、
前記第２のＰチャネルＭＯＳトランジスタのドレインと前記接地ノードとの間に接続され、ゲートに前記基板電位を受ける第３のＰチャネルＭＯＳトランジスタとを含み、
前記中間電位を受けて前記基板電位と前記基板電位の目標電位との大小判定を行なう判定回路と、
前記判定回路の出力に応じて前記基板電位を負電位方向に駆動する負電位発生回路とをさらに備える、半導体装置。
【請求項６】
前記第１〜第３のＰチャネルＭＯＳトランジスタの各々は、バックゲートとソースとが接続される、請求項５に記載の半導体装置。
【請求項７】
前記判定回路は、
論理しきい値が前記電源電位と前記接地電位との間の電位差の３分の２であり、前記中間電位を受けるインバータを含む、請求項５に記載の半導体装置。
【請求項８】
前記判定回路は、
前記電源電位と前記接地電位との間の電位差の３分の２だけ、前記接地電位よりも高い参照電位を発生する参照電位発生回路と、
前記参照電位と前記中間電位とを比較する比較回路とを含む、請求項５に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には、半導体装置内部にて負電圧の基板電位を発生する基板電位検出回路を含む半導体装置に関する。
【０００２】
【従来の技術】
図１０は、基板電位検出回路５０２を含む従来の半導体装置の構成を示すブロック図である。
【０００３】
図１０を参照して、半導体装置では、内蔵する機能回路５００が負電圧の基板電位ＶＢＢを必要とし、かつ、外部から負電圧電源が供給されない場合には内部で負電圧を発生しなければならない。そのため、半導体装置には、負電圧である基板電位ＶＢＢを出力する負電圧発生回路５０４と、基板電位ＶＢＢを受け発生電位が適切か否かを判定し負電圧発生回路５０４の制御を行なう基板電位検出回路５０２とが設けられる。負電圧発生回路５０４としては、チャージポンプ回路等が用いられる。
【０００４】
図１１は、図１０における基板電位検出回路５０２の第１の構成例を示す回路図である。
【０００５】
図１１を参照して、基板電位検出回路５０２は、基板電位ＶＢＢを受けて電源電位ＶＤＤと接地電位との間の中間的な分圧電位を出力する中間電位発生回路５７２と、中間電位発生回路５７２の出力を受けて反転しきい値に対しての大小判定を行ない制御信号／ＥＮを出力するインバータ５７４とを含む。
【０００６】
中間電位発生回路５７２は、ソースおよびバックゲートが電源電位ＶＤＤに結合されドレインがノードＮ５０に接続されゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタ５７６と、ソースおよびバックゲートがノードＮ５０に接続されドレインが接地ノードに接続されゲートに基板電位ＶＢＢを受けるＰチャネルＭＯＳトランジスタ５７８とを含む。ノードＮ５０からは、電源電位ＶＤＤと接地電位との間の中間的な分圧電位が出力される。
【０００７】
インバータ５７４は、ソースおよびバックゲートが電源電位ＶＤＤに結合されドレインがノードＮ５１に接続されゲートがノードＮ５０に接続されるＰチャネルＭＯＳトランジスタ５８０と、ノードＮ５１と接地ノードとの間に接続されゲートがノードＮ５０に接続されるＮチャネルＭＯＳトランジスタ５８２とを含む。ノードＮ５１からは、制御信号／ＥＮが出力される。
【０００８】
図１２は、中間電位発生回路５７２に入力される基板電位ＶＢＢとノードＮ５０から出力される分圧電位との関係を示した図である。
【０００９】
図１１、図１２を参照して、ＰチャネルＭＯＳトランジスタ５７６とＰチャネルＭＯＳトランジスタ５７８とが同じ電気特性を有する場合には、
ＶＢＢ＝−（１／２）×ＶＤＤ
となったときにＰチャネルＭＯＳトランジスタ５７６，５７８のバイアス条件が等しくなる。ＰチャネルＭＯＳトランジスタ５７６，５７８のバイアス条件が等しいと、これらのトランジスタによって電源電圧は２分の１に分圧される。すると、ノードＮ５０から出力される分圧電位は（１／２）×ＶＤＤとなる。
【００１０】
また、
ＶＢＢ＜−（１／２）×ＶＤＤ
のときには、分圧電位は（１／２）×ＶＤＤより小さくなる。
【００１１】
一方、
ＶＢＢ＞−（１／２）×ＶＤＤ
のときには、分圧電位は（１／２）×ＶＤＤより大きくなる。
【００１２】
図１３は、図１１におけるインバータ５７４の入出力特性を示す図である。
図１１、図１３を参照して、インバータ５７４は、入力電圧が論理しきい値より小さい場合には“Ｈ”論理を出力し、入力電圧が論理しきい値よりも大きい場合には、“Ｌ”論理を出力する。
【００１３】
インバータ５７４の論理しきい値は、（１／２）×ＶＤＤに設定しておく。すると、
ＶＢＢ＜−（１／２）×ＶＤＤ
のときには、基板電位検出回路５０２は、“Ｈ”を出力する。一方、
ＶＢＢ＞−（１／２）×ＶＤＤ
のときには基板電位検出回路５０２は、“Ｌ”を出力する。
【００１４】
すなわち、ＰチャネルＭＯＳトランジスタ５７６，５７８の電気的特性を等しくし、インバータ５７４の論理しきい値を（１／２）×ＶＤＤに選択することにより、基板電位検出回路５０２は、入力される基板電位ＶＢＢが−（１／２）×ＶＤＤと一致する点を境界として出力を変化させる。この一致する点の電位を検出電位と呼ぶこととする。
【００１５】
【発明が解決しようとする課題】
図１１に示す従来の基板電位検出回路において−（１／２）×ＶＤＤ以外の電位を検出電位として設定したい場合もある。この場合には、２つの方法が考えられる。第１の方法は、ＰチャネルＭＯＳトランジスタ５７６の電気的特性とＰチャネルＭＯＳトランジスタ５７８の電気的特性とを意図的に変えて基板電位ＶＢＢが所望の値になったときにノードＮ５０から出力される分圧電位が（１／２）×ＶＤＤとなるようにすることである。第２の方法は、インバータ５７４の論理しきい値を（１／２）×ＶＤＤから変更することである。
【００１６】
ＰチャネルＭＯＳトランジスタ５７６の電気的特性とＰチャネルＭＯＳトランジスタ５７８の電気的特性とを異なるように設定するには、ＰチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈを変えたりチャネル部分の抵抗値を変えるなどの方策が用いられる。しかしながら、製造条件の変動等でトランジスタの電気的特性が変化すると、所望の異なる電気特性が得られず所望の分圧電位が得られない。
【００１７】
また、インバータ５７４の論理しきい値を変更する場合にも問題がある。インバータの論理しきい値は、インバータを構成するプルアップ素子とプルダウン素子の両方の特性で決まる。このため、プルアップ側がＰチャネルＭＯＳトランジスタ、プルダウン側がＮチャネルＭＯＳトランジスタで形成されるコンプリメンタリ型（ＣＭＯＳ）半導体装置においては、製造条件の変動等でＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのコンプリメンタリ特性が変化すると所望の論理しきい値が得られない問題がある。
【００１８】
以上の２つの事情により、図１１に示した従来例では、任意の基板電位を検出する場合には所望の検出電圧が安定的には得られないという問題が生じる。
【００１９】
図１４は、第２の構成例である基板電位検出回路５０２ａの構成を示した回路図である。
【００２０】
図１４を参照して、基板電位検出回路５０２ａは、図１１に示した基板電位検出回路５０２の構成において、インバータ５７４に代えて電圧判定回路５７４ａを含む。
【００２１】
電圧判定回路５７４ａは、電源電位ＶＤＤの２分の１の参照電位を出力する参照電位出力回路５８６と、参照電位出力回路５８６の出力と中間電位発生回路５７２の出力とを比較し制御信号ＥＮを出力する比較回路５８８とを含む。
【００２２】
参照電位出力回路５８６は、ソースおよびバックゲートが電源電位ＶＤＤに結合されドレインおよびゲートがノードＮ５２に接続されるＰチャネルＭＯＳトランジスタ５９０と、ソースおよびバックゲートがノードＮ５２に接続されゲートおよびドレインが接地ノードに接続されるＰチャネルＭＯＳトランジスタ５９２とを含む。比較回路５８８のプラス入力ノードはノードＮ５０に接続され、比較回路５８８のマイナス入力ノードはノードＮ５２に接続される。
【００２３】
図１５は、比較回路５８８の入出力特性を示す図である。
図１４、図１５を参照して、比較回路５８８は、プラス入力ノードに与えられた電位とマイナス入力ノードに与えられた電位との差を増幅して出力する。マイナス入力ノードに加えられた電位が図１１に示した従来例におけるインバータ５７４の論理しきい値の役割を果たす。
【００２４】
マイナス入力ノードに入力される電位は（１／２）×ＶＤＤである。プラス入力ノードに入力される電位がこの電位より小さい場合には、比較回路５８８は“Ｌ”論理を出力する。一方、プラス入力ノードに入力される電位が（１／２）×ＶＤＤよりも大きい場合は、比較回路５８８は“Ｈ”論理を出力する。
【００２５】
すなわち、
ＶＢＢ＜−（１／２）×ＶＤＤ
の場合に、基板電位検出回路５０２ａは“Ｌ”論理を出力する。一方、
ＶＢＢ＞−（１／２）×ＶＤＤ
の場合には、基板電位検出回路５０２ａは“Ｈ”論理を出力する。つまり、基板電位検出回路５０２ａの検出電位は−（１／２）×ＶＤＤである。
【００２６】
基板電位検出回路５０２ａを用いて−（１／２）×ＶＤＤ以外の基板電位を検出する場合には、基板電位検出回路５０２の場合に問題となったインバータの論理しきい値の調整の問題は発生しない。比較回路５８８のマイナス入力ノードに加えられたアナログ的に発生する電位を境にして論理判定が行なわれるためである。
【００２７】
しかし、中間電位発生回路５７２において（１／２）×ＶＤＤ以外の分圧電位を得るための問題点は図１１に示した回路と同様の問題として残る。つまり製造条件の変動等によってトランジスタの電気的特性が変化すると、所望の異なる分圧電位を得ることができない。
【００２８】
この発明の目的は、−（１／２）×ＶＤＤ以外の基板電位を検出する場合において、所望の基板電位の検出を安定的に行なうことが可能な半導体装置を提供することである。
【００２９】
【課題を解決するための手段】
請求項１に記載の半導体装置は、負電位の基板電位を内部で発生する半導体装置であって、電源電位と接地電位との間の電位差の２分の１だけ、基板電位の目標電位よりも高い第１の参照電位を発生する第１の参照電位発生回路と、基板電位を受けて電源電位と接地電位との間の中間の分圧電位を出力する中間電位発生回路とを備え、中間電位発生回路は、ソースが電源電位に結合され、ゲートに参照電位を受け、ドレインから中間電位を出力する第１のＰチャネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタのドレインと接地電位が与えられる接地ノードとの間に接続され、ゲートに基板電位を受ける第２のＰチャネルＭＯＳトランジスタとを含み、中間電位を受けて基板電位と目標電位との大小判定を行なう判定回路と、判定回路の出力に応じて基板電位を負電位方向に駆動する負電位発生回路とをさらに備える。
【００３０】
請求項２に記載の半導体装置は、請求項１に記載の半導体装置の構成において、第１のＰチャネルＭＯＳトランジスタのバックゲートは、電源電位に結合され、第２のＰチャネルＭＯＳトランジスタのバックゲートは、第１のＰチャネルＭＯＳトランジスタのドレインに接続される。
【００３１】
請求項３に記載の半導体装置は、請求項１に記載の半導体装置の構成に加えて、判定回路は、論理しきい値が電源電位と接地電位との間の電位差の２分の１であり、中間電位を受けるインバータを含む。
【００３２】
請求項４に記載の半導体装置は、請求項１に記載の半導体装置の構成に加えて、判定回路は、電源電位と接地電位との間の電位差の２分の１だけ接地電位よりも高い第２の参照電位を発生する第２の参照電位発生回路と、第２の参照電位と中間電位とを比較する比較回路とを含む。
【００３３】
請求項５に記載の半導体装置は、負電位の基板電位を内部で発生する半導体装置であって、基板電位を受けて電源電位と接地電位との間の中間電位を出力する中間電位発生回路を備え、中間電位発生回路は、電源電位が与えられる電源ノードにソースが接続され、ドレインから中間電位を出力する第１のＰチャネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタのドレインにソースが接続され、接地電位が与えられる接地ノードにゲートが接続され、第１のＰチャネルＭＯＳトランジスタのゲートにドレインが接続される第２のＰチャネルＭＯＳトランジスタと、第２のＰチャネルＭＯＳトランジスタのドレインと接地ノードとの間に接続され、ゲートに基板電位を受ける第３のＰチャネルＭＯＳトランジスタとを含み、中間電位を受けて基板電位と基板電位の目標電位との大小判定を行なう判定回路と、判定回路の出力に応じて基板電位を負電位方向に駆動する負電位発生回路とをさらに備える。
【００３４】
請求項６に記載の半導体装置は、請求項５に記載の半導体装置の構成に加えて、第１〜第３のＰチャネルＭＯＳトランジスタの各々は、バックゲートとソースとが接続される。
【００３５】
請求項７に記載の半導体装置は、請求項５に記載の半導体装置の構成に加えて、判定回路は、論理しきい値が電源電位と接地電位との間の電位差の３分の２であり、中間電位を受けるインバータを含む。
【００３６】
請求項８に記載の半導体装置は、請求項５に記載の半導体装置の構成に加えて、判定回路は、電源電位と接地電位との間の電位差の３分の２だけ、接地電位よりも高い参照電位を発生する参照電位発生回路と、参照電位と中間電位とを比較する比較回路とを含む。
【００３７】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００３８】
［実施の形態１］
図１は、本発明の実施の形態１の半導体装置１の構成を示す概略ブロック図である。なお、本明細書では、基板電位が必要となる半導体装置の一例として半導体記憶装置に適用した場合を説明するが、本発明は基板電位を必要とする半導体装置であればこれに限らず適用することができる。
【００３９】
図１を参照して、半導体装置１は、各々が行列状に配列される複数のメモリセルを有するメモリセルアレイ１４と、アドレス信号Ａ０〜Ａ１２を受け、内部行アドレスＸ、内部列アドレスＹを出力するアドレスバッファ５と、制御信号／ＯＥ、／ＲＡＳ、／ＣＡＳ、／ＷＥを取込み、内部制御信号ＩＮＴＺＲＡＳ、ＩＮＴＺＣＡＳ、ＩＮＴＺＷＥを出力する制御信号入力バッファ６とを含む。
【００４０】
メモリセルアレイ１４は、行列状に配置されたメモリセルＭＣと、メモリセルＭＣの行に対応して設けられる複数のワード線ＷＬと、メモリセルＭＣの列に対応して設けられるビット線対ＢＬＰとを含む。図１では、各１つのメモリセルＭＣ、ワード線ＷＬおよびビット線対ＢＬＰが代表的に示される。
【００４１】
半導体装置１は、さらに、アドレスバッファ５から内部アドレス信号を受け、かつ、制御信号入力バッファ６から内部制御信号ＩＮＴＺＲＡＳ、ＩＮＴＺＣＡＳ、ＩＮＴＺＷＥを受けて各ブロックに制御信号を出力するコントロール回路８を含む。
【００４２】
コントロール回路８は、内部制御信号ＩＮＴＺＲＡＳ、ＩＮＴＺＣＡＳ、ＩＮＴＺＷＥを受けてセンスアンプを活性化する信号Ｓ０や、センスアンプ帯のイコライズ回路を活性化させるイコライズ信号ＢＬＥＱを出力する回路を含んでいる。
【００４３】
半導体装置１は、さらに、アドレスバッファ５から与えられた行アドレス信号Ｘをデコードするロウデコーダ１０を含む。ロウデコーダ１０は、メモリセルアレイ１４の内部のアドレス指定された行（ワード線）を選択状態へ駆動するためのワードドライバ（図示せず）を含む。
【００４４】
半導体装置１は、さらに、アドレスバッファ５から与えられた内部列アドレスＹをデコードして列選択信号を発生するコラムデコーダ１２と、メモリセルアレイ１４の選択行に接続されるメモリセルＭＣのデータの検知および増幅を行なう複数のセンスアンプが配置されるセンスアンプ帯１６とを含む。
【００４５】
半導体装置１は、さらに、外部から書込データを受けて内部書込データを生成する入力バッファ２２と、入力バッファ２２からの内部書込データを増幅して選択メモリセルへ伝達するライトドライバと、選択メモリセルから読出されたデータを増幅するプリアンプと、このプリアンプからのデータをさらにバッファ処理して外部に出力する出力バッファ２０とを含む。図１では、プリアンプとライトドライバは１つのブロックとしてブロック１８として示される。
【００４６】
半導体装置１は、さらに、外部から与えられる電源電位ＥＸＴＶＤＤを受けて内部電源電位ＩＮＴＶＤＤを出力する内部電源電位発生回路２４と、電源電位ＥＸＴＶＤＤを受けて基板電位ＶＢＢを出力する基板電位発生回路２６とを含む。基板電位ＶＢＢは、たとえば、メモリセルアレイ１４に供給される。
【００４７】
図２は、図１における基板電位発生回路２６の構成を示したブロック図である。
【００４８】
図２を参照して、基板電位発生回路２６は、参照電位ＶＲＥＦＢを出力するＶＲＥＦＢ発生回路３２と、基板電位ＶＢＢと参照電位ＶＲＥＦＢとを受けて制御信号／ＥＮまたは制御信号ＥＮを出力するＶＢＢ制御回路３４と、ＶＢＢ制御回路３４の出力に応じて活性化／非活性化されて基板電位ＶＢＢを負電位方向に駆動するチャージポンプ３６とを含む。
【００４９】
図３は、図２におけるＶＲＥＦＢ発生回路３２の構成を示した回路図である。図３を参照して、ＶＲＥＦＢ発生回路３２は、電源電位ＥＸＴＶＤＤが与えられる電源ノードとノードＮ１との間に接続される抵抗４２と、ノードＮ１と接地ノードとの間に接続されるキャパシタ１４４と、ソースがノードＮ１に接続されゲートおよびドレインがノードＮ２に接続されるＰチャネルＭＯＳトランジスタ４８と、ノードＮ１とノードＮ４との間に直列に接続される抵抗４６、ＰチャネルＭＯＳトランジスタ５０とを含む。ＰチャネルＭＯＳトランジスタ５０のゲートはノードＮ２に接続される。
【００５０】
ＶＲＥＦＢ発生回路３２は、さらに、電源電位ＥＸＴＶＤＤが与えられるノードとノードＮ３との間に接続されゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタ５２と、ノードＮ３と接地ノードとの間に接続されゲートがノードＮ４に接続されるＮチャネルＭＯＳトランジスタ５４と、ノードＮ２と接地ノードとの間に接続されゲートがノードＮ３に接続されるＮチャネルＭＯＳトランジスタ５６と、ノードＮ２と接地ノードとの間に接続されゲートがノードＮ４に接続されるＮチャネルＭＯＳトランジスタ５８と、ドレインおよびゲートがノードＮ４に接続されソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ６０とを含む。
【００５１】
ＶＲＥＦＢ発生回路３２は、さらに、ノードＮ１とノードＮ５との間に接続されゲートがノードＮ２に接続されるＰチャネルＭＯＳトランジスタ６２と、ノードＮ５と接地ノードとの間に直列に接続されゲートが共にノードＮ５に接続されるＮチャネルＭＯＳトランジスタ６４，６６とを含む。ノードＮ５からは参照電位ＶＲＥＦＢが出力される。
【００５２】
図４は、図２におけるＶＢＢ制御回路３４の構成を示した回路図である。
図４を参照して、ＶＢＢ制御回路３４は、参照電位ＶＲＥＦＢと基板電位ＶＢＢとを受けて電源電位ＩＮＴＶＤＤと接地ノードとの間の中間的な電位を出力する中間電位発生回路７２と、中間電位発生回路７２の出力を受けて所定の論理しきい値との比較を行ない制御信号／ＥＮを出力するインバータ７４とを含む。
【００５３】
中間電位発生回路７２は、ソースおよびバックゲートが電源電位ＩＮＴＶＤＤに結合されゲートに参照電位ＶＲＥＦＢを受けドレインがノードＮ１０に接続されるＰチャネルＭＯＳトランジスタ７６と、ソースおよびバックゲートがノードＮ１０に接続されゲートに基板電位ＶＢＢを受けドレインが接地ノードに接続されるＰチャネルＭＯＳトランジスタ７８とを含む。
【００５４】
インバータ７４は、ソースおよびバックゲートが電源電位ＩＮＴＶＤＤが与えられるノードに接続されドレインがノードＮ１１に接続されゲートがノードＮ１０に接続されるＰチャネルＭＯＳトランジスタ８０と、ノードＮ１１と接地ノードとの間に接続されゲートがノードＮ１０に接続されるＮチャネルＭＯＳトランジスタ８２とを含む。ノードＮ１１からは制御信号／ＥＮが出力される。
【００５５】
ＰチャネルＭＯＳトランジスタ７６，７８の電気的特性は等しく設定されており、ＰチャネルＭＯＳトランジスタ７６のゲートに接地電位とは異なる参照電位ＶＲＥＦＢが与えられる点が中間電位発生回路７２の特徴である。
【００５６】
以下動作について説明する。
ＰチャネルＭＯＳトランジスタ７６，７８の電気的特性は等しいので、
ＶＢＢ＝ＶＲＥＦＢ−（１／２）×ＶＤＤ
が成立する場合には、ノードＮ１０から分圧電位として（１／２）×ＶＤＤが出力される。また、
ＶＢＢ＜ＶＲＥＦＢ−（１／２）×ＶＤＤ
である場合には、分圧電位は（１／２）×ＶＤＤより小さくなる。一方、
ＶＢＢ＞ＶＲＥＦＢ−（１／２）×ＶＤＤ
である場合には、分圧電位は（１／２）×ＶＤＤより大きくなる。
【００５７】
インバータ７４の入出力特性は、図１３に示した特性と同様であるので、
ＶＢＢ＜ＶＲＥＦＢ−（１／２）×ＶＤＤ
の場合には、ＶＢＢ制御回路３４は“Ｈ”論理を出力する。逆に、
ＶＢＢ＞ＶＲＥＦＢ−（１／２）×ＶＤＤ
の場合には、ＶＢＢ制御回路３４は“Ｌ”論理を出力する。
【００５８】
すなわち、このＶＢＢ制御回路３４の検出電位は、ＶＲＥＦＢ−（１／２）×ＶＤＤである。
【００５９】
したがって、任意の基板電位を検出したい場合には、参照電位ＶＲＥＦＢを
ＶＢＢ＝ＶＲＥＦＢ−（１／２）×ＶＤＤ
の関係を満たすように設定する。すなわち、
ＶＲＥＦＢ＝ＶＢＢ＋（１／２）×ＶＤＤ
に目標とするＶＢＢの値を代入して、与えるべき参照電位を求めればよい。
【００６０】
これにより、所望の検出電位においてＰチャネルＭＯＳトランジスタ７６，７８のバイアス条件が同一となる。したがって、トランジスタの電気的特性が製造条件の変動等によって変わったとしても、半導体装置中に近接して設けられているＰチャネルＭＯＳトランジスタ７６，７８の電気的特性は同じように変動するので、検出電位において中間電位発生回路７２は正確に（１／２）×ＶＤＤの分圧電位を出力することができる。
【００６１】
したがって、中間電位発生回路７２の出力する分圧電位を（１／２）×ＶＤＤをしきい値として判定するインバータ７４によって、検出電位は正確に判定される。
【００６２】
以上説明したように、実施の形態１では、−（１／２）×ＶＤＤ以外の基板電位を基板電位の目標値として設定でき、この基板電位を発生することができ、かつ、製造条件の変動の影響を受けにくい半導体装置を実現することができる。
【００６３】
［実施の形態１の変形例］
図５は、ＶＢＢ制御回路３４ａの構成を示した回路図である。
【００６４】
図５を参照して、ＶＢＢ制御回路３４ａは、図４に示したＶＢＢ制御回路３４の構成においてインバータ７４に代えて電圧判定回路７４ａを含む。
【００６５】
電圧判定回路７４ａは、参照電位発生回路８６と比較回路８８とを含む。
参照電位発生回路８６は、バックゲートおよびソースが電源電位ＩＮＴＶＤＤが与えられるノードに接続されゲートおよびドレインがノードＮ１２に接続されるＰチャネルＭＯＳトランジスタ９０と、ソースおよびバックゲートがノードＮ１２に接続されドレインおよびゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタ９２とを含む。
【００６６】
ＰチャネルＭＯＳトランジスタ９０，９２の電気的特性を等しくしておくと、２つのトランジスタのバイアス条件が等しいので、ノードＮ１２からは参照電位として（１／２）×ＩＮＴＶＤＤが出力される。ＶＢＢ制御回路３４ａでは、比較回路８８のマイナス入力ノードに与えられる参照電位が図４におけるインバータ７４の論理しきい値の役割を果たす。
【００６７】
図６は、図５における比較回路８８の構成を示した回路図である。
図６を参照して、比較回路８８は、電源電位ＶＤＤにソースおよびバックゲートが結合されゲートおよびドレインがノードＮ１３に接続されるＰチャネルＭＯＳトランジスタ９４と、電源電位ＶＤＤにバックゲートおよびソースが結合されゲートがノードＮ１３に接続されドレインがノードＮ１５に接続されるＰチャネルＭＯＳトランジスタ９５と、ノードＮ１３とノードＮ１４との間に接続されゲートがプラス入力ノードＩＮ＋に接続されるＮチャネルＭＯＳトランジスタ９６と、ノードＮ１５とノードＮ１４との間に接続されゲートがマイナス入力ノードＩＮ−に接続されるＮチャネルＭＯＳトランジスタ９７と、ノードＮ１４と接地ノードとの間に接続されゲートにバイアス電位ＶＢＩＡＳを受けるＮチャネルＭＯＳトランジスタ９８とを含む。
【００６８】
再び図５を参照して、ＶＢＢ制御回路３４ａの動作について説明する。
比較回路８８のマイナス入力ノードに与えられた電位が（１／２）×ＩＮＴＶＤＤであれば、
ＶＢＢ＜ＶＲＥＦＢ−（１／２）×ＩＮＴＶＤＤ
の場合にＶＢＢ制御回路３４ａは“Ｌ”論理を出力する。逆に、
ＶＢＢ＞ＶＲＥＦＢ−（１／２）×ＩＮＴＶＤＤ
の場合にＶＢＢ制御回路３４ａは“Ｈ”論理を出力する。
【００６９】
つまり、ＶＢＢ制御回路３４ａの検出電位は、ＶＲＥＦＢ−（１／２）×ＶＤＤである。
【００７０】
実施の形態１の変形例の場合でも、実施の形態１の場合と同様に、任意の基板電位を検出するには、検出したい基板電位ＶＢＢに対し、ＰチャネルＭＯＳトランジスタ７６のゲートに入力する参照電位ＶＲＥＦＢを
ＶＢＢ＝ＶＲＥＦＢ−（１／２）×ＶＤＤ
の関係を満たすように設定する。
【００７１】
これにより、基板電位ＶＢＢが目標値になったときにノードＮ１０からは電源電位ＩＮＴＶＤＤを正確に２分の１に分圧した電位が出力される。さらに、比較回路８８を用いて電位差を増幅しているので、製造条件の変動等によってＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのコンプリメンタリ特性が変化した場合も、意図した基板電位の設定を得ることができるという特徴がある。
【００７２】
［実施の形態２］
図７は、実施の形態２において用いられるＶＢＢ制御回路３４ｂの構成を示す回路図である。
【００７３】
図７を参照して、ＶＢＢ制御回路３４ｂは、基板電位ＶＢＢを受けて電源電位ＩＮＴＶＤＤと接地電位との間の中間的な電位である分圧電位を出力する中間電位発生回路７２ｂと、中間電位発生回路７２ｂの出力を受けて論理しきい値と比較を行ない制御信号／ＥＮを出力するインバータ７４ｂとを含む。
【００７４】
中間電位発生回路７２ｂは、ソースおよびバックゲートが電源電位ＩＮＴＶＤＤに結合されドレインがノードＮ２１に接続されゲートがノードＮ２２に接続されるＰチャネルＭＯＳトランジスタ１０２と、ノードＮ２１にソースおよびバックゲートが接続されドレインがノードＮ２２に接続されゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタ１０４と、ソースおよびバックゲートがノードＮ２２に接続されドレインが接地ノードに接続されゲートに基板電位ＶＢＢを受けるＰチャネルＭＯＳトランジスタ１０６とを含む。
【００７５】
インバータ７４ｂは、電源電位ＩＮＴＶＤＤにソースおよびバックゲートが結合されノードＮ２３にドレインが接続されゲートがノードＮ２１に接続されるＰチャネルＭＯＳトランジスタ１０８と、ノードＮ２３と接地ノードとの間に直列に接続されるＮチャネルＭＯＳトランジスタ１１０，１１２とを含む。ＮチャネルＭＯＳトランジスタ１１０，１１２のゲートは共にノードＮ２１に接続されている。またノードＮ２３からは制御信号／ＥＮが出力される。
【００７６】
図８は、図７における中間電位発生回路７２ｂの分圧電位を説明するための図である。
【００７７】
図７、図８を参照して、内部電源電位ＩＮＴＶＤＤが３．０Ｖであるときに基板電位ＶＢＢは−１．０Ｖとなる。このときにノードＮ２２の電位は１．０Ｖの、ノードＮ２１の２．０Ｖとなっている。つまり、基板電位ＶＢＢが−（１／３）×ＩＮＴＶＤＤの場合に電源電位ＩＮＴＶＤＤをほぼ正確に３分の１に分圧していることがわかる。
【００７８】
ＰチャネルＭＯＳトランジスタ１０２，１０４，１０６が同じ電気的特性を有する場合には、
ＶＢＢ＝−（１／３）×ＩＮＴＶＤＤ
となると３つのトランジスタのバイアス条件が等しくなる。すると、電源電位ＩＮＴＶＤＤは３等分に分圧されるのでノードＮ２１からは（２／３）×ＩＮＴＶＤＤが出力される。すなわち、
ＶＢＢ＜−（１／３）×ＶＤＤ
の場合には、分圧電位は（２／３）×ＶＤＤより大きくなる。また、
ＶＢＢ＞−（１／３）×ＶＤＤ
の場合には、分圧電位は（２／３）×ＶＤＤより小さくなる。
【００７９】
ここで、インバータ７４ｂの論理しきい値は、（２／３）×ＶＤＤに設定されている。したがって、分圧電位が（２／３）×ＶＤＤより小さい場合にはインバータ７４ｂは制御信号／ＥＮとして“Ｈ”論理を出力する。一方、分圧電位が（２／３）×ＶＤＤより大きい場合には、インバータ７４ｂは制御信号／ＥＮとして“Ｌ”を出力する。
【００８０】
以上よりＶＢＢ制御回路３４ｂは、
ＶＢＢ＜−（１／３）×ＶＤＤ
の場合に“Ｌ”論理を出力する。一方、ＶＢＢ制御回路３４ｂは、
ＶＢＢ＞−（１／３）×ＶＤＤ
の場合に“Ｈ”論理を出力する。つまりこのＶＢＢ制御回路３４ｂの検出電位は−（１／３）×ＶＤＤである。
【００８１】
中間電位発生回路７２ｂは、検出電位において、ＰチャネルＭＯＳトランジスタ１０２，１０４，１０６のバイアス条件が同一となる。したがって、製造条件の変動等によってＰチャネルＭＯＳトランジスタ１０２，１０４，１０６の電気的特性が変化しても、この変化が３つのトランジスタに同様に生じて３つのトランジスタの電気的特性が同じである限り、検出電位において電源電位ＩＮＴＶＤＤを正確に３分の１に分圧できるという特徴がある。また、実施の形態１のように、ＶＲＥＦＢを出力する参照電位発生回路が不要なので、検出電位は限定されるが回路規模を小さくできる。
【００８２】
［実施の形態２の変形例］
図９は、実施の形態２の変形例において用いられるＶＢＢ制御回路３４ｃの構成を示した回路図である。
【００８３】
図９を参照して、ＶＢＢ制御回路３４ｃは、図７に示したＶＢＢ制御回路３４ｂの構成においてインバータ７４ｂに代えて電圧判定回路７４ｃを含む。
【００８４】
電圧判定回路７４ｃは、参照電位発生回路１２０と比較回路１２２とを含む。参照電位発生回路１２０は、バックゲートおよびソースが電源電位ＩＮＴＶＤＤに結合されゲートおよびドレインがノードＮ３１に接続されるＰチャネルＭＯＳトランジスタ１２４と、ソースおよびバックゲートがノードＮ３１に接続されドレインおよびゲートがノードＮ３２に接続されるＰチャネルＭＯＳトランジスタ１２６と、ソースおよびバックゲートがノードＮ３２に接続されドレインおよびゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタ１２８とを含む。
【００８５】
ＰチャネルＭＯＳトランジスタ１２４，１２６，１２８の電気的特性を等しくしておくと、３つのトランジスタのバイアス条件が等しくなる。したがって、３つのトランジスタによって、電源電位は３分の１ずつに分圧される。このとき、ノードＮ３１からは参照電位として（２／３）×ＩＮＴＶＤＤが出力される。ＶＢＢ制御回路３４ｃでは、比較回路１２２のマイナス入力ノードに与えられる参照電位が図７におけるインバータ７４ｂの論理しきい値の役割を果たす。
【００８６】
なお、比較回路１２２は、図６で説明した比較回路８８と同様な構成を有するので説明は繰り返さない。
【００８７】
次に、ＶＢＢ制御回路３４ｃの動作について説明する。
比較回路１２２のマイナス入力ノードに与えられた電位が（２／３）×ＩＮＴＶＤＤであり、ＶＢＢが検出電位である−（１／３）×ＩＮＴＶＤＤのときに中間電位発生回路７２ｂは分圧電位（２／３）×ＩＮＴＶＤＤを出力する。したがって、
ＶＢＢ＜−（１／３）×ＩＮＴＶＤＤ
の場合にＶＢＢ制御回路３４ｃは“Ｌ”論理を出力する。逆に、
ＶＢＢ＞−（１／３）×ＩＮＴＶＤＤ
の場合にＶＢＢ制御回路３４ｃは“Ｈ”論理を出力する。
【００８８】
実施の形態２の変形例の場合でも、実施の形態２の場合と同様に、基板電位ＶＢＢが目標値−（１／３）×ＩＮＴＶＤＤになったときにノードＮ２１からは電源電位ＩＮＴＶＤＤを正確に３分の２に分圧した電位が出力される。さらに、比較回路１２２を用いて電位差を増幅しているので、製造条件の変動等によってＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのコンプリメンタリ特性が変化した場合も、意図した基板電位の設定を得ることができるという特徴がある。
【００８９】
本発明では、以上の実施の形態に示した構成によって、高精度の基板電位検出回路を得ることができる。
【００９０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９１】
【発明の効果】
請求項１〜３に記載の半導体装置は、製造条件の変動の影響を受けにくく、基板電位の目標電位を任意に選択できる。
【００９２】
請求項４に記載の半導体装置は、請求項１に記載の半導体装置の奏する効果に加えて、分圧電位の判定についても製造条件の変動の影響を受けにくくすることができる。
【００９３】
請求項５〜７に記載の半導体装置は、製造条件の変動の影響を受けにくく、回路規模を小さく抑えつつ、基板電位の目標電位を電源電位の−（１／３）倍に選択できる。
【００９４】
請求項８に記載の半導体装置は、請求項５に記載の半導体装置の奏する効果に加えて、分圧電位の判定についても製造条件の変動の影響を受けにくくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置１の構成を示す概略ブロック図である。
【図２】図１における基板電位発生回路２６の構成を示したブロック図である。
【図３】図２におけるＶＲＥＦＢ発生回路３２の構成を示した回路図である。
【図４】図２におけるＶＢＢ制御回路３４の構成を示した回路図である。
【図５】ＶＢＢ制御回路３４ａの構成を示した回路図である。
【図６】図５における比較回路８８の構成を示した回路図である。
【図７】実施の形態２において用いられるＶＢＢ制御回路３４ｂの構成を示す回路図である。
【図８】図７における中間電位発生回路７２ｂの分圧電位を説明するための図である。
【図９】実施の形態２の変形例において用いられるＶＢＢ制御回路３４ｃの構成を示した回路図である。
【図１０】基板電位検出回路５０２を含む従来の半導体装置の構成を示すブロック図である。
【図１１】図１０における基板電位検出回路５０２の第１の構成例を示す回路図である。
【図１２】中間電位発生回路５７２に入力される基板電位ＶＢＢとノードＮ５０から出力される分圧電位との関係を示した図である。
【図１３】図１１におけるインバータ５７４の入出力特性を示す図である。
【図１４】第２の構成例である基板電位検出回路５０２ａの構成を示した回路図である。
【図１５】比較回路５８８の入出力特性を示す図である。
【符号の説明】
１　半導体装置、５　アドレスバッファ、６　制御信号入力バッファ、８　コントロール回路、１０　ロウデコーダ、１２　コラムデコーダ、１４　メモリセルアレイ、１６　センスアンプ帯、１８　ブロック、２０　出力バッファ、２２入力バッファ、２４　内部電源電位発生回路、２６　基板電位発生回路、３２ＶＲＥＦＢ発生回路、３４，３４ａ，３４ｂ，３４ｃ　ＶＢＢ制御回路、３６チャージポンプ、４２，４６　抵抗、４８〜６６，７６〜８２，９０〜１１２，１２４〜１２８　トランジスタ、７２，７２ｂ　中間電位発生回路、７４，７４ｂ　インバータ、７４ａ，７４ｃ　電圧判定回路、８６，１２０　参照電位発生回路、８８，１２２　比較回路、１４４　キャパシタ、ＭＣ　メモリセル、ＷＬ　ワード線。
【図１】
2004047564.tif 000003
【図２】
2004047564.tif 000004
【図３】
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【図４】
2004047564.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2004047564.tif 000013
【図１２】
2004047564.tif 000014
【図１３】
2004047564.tif 000015
【図１４】
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【図１５】
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