(57)【要約】【課題】ゲート長を短くした場合であっても、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのいずれにおいても良好な電気的特性を実現し得るＣＭＯＳ構造を有する半導体装置及びその製造方法を提供する。【解決手段】第１のゲート電極２０ａと；サイドウォールスペーサ２２ａと；第１導電型の第１の不純物拡散領域２４ａと；第２導電型の第１のポケット領域２６とを有する第１のトランジスタ１６ａと、第２のゲート電極２０ｂと；第１のサイドウォールスペーサとほぼ等しい厚さの第２のサイドウォールスペーサ２２ｂと；第２導電型の第２の不純物拡散領域３０ａと；第１導電型の第２のポケット領域３２とを有する第２のトランジスタ１６ｂとを有し、第１の不純物拡散領域と第１のゲート電極とが重なりあっている部分の長さと、第２の不純物拡散領域と第２のゲート電極とが重なりあっている部分の長さとが、ほぼ等しくなっている。【選択図】　図１
2004063746.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜を介して形成された第１のゲート電極と；前記第１のゲート電極の側面に形成された第１のサイドウォールスペーサと；前記第１のゲート電極の両側の前記半導体基板内に形成された第１導電型の第１の不純物拡散領域と；前記第１の不純物拡散領域に隣接して形成された第２導電型の第１のポケット領域とを有する第１のトランジスタと、
前記半導体基板上に第２の絶縁膜を介して形成された第２のゲート電極と；前記第２のゲート電極の側面に形成され、前記第１のサイドウォールスペーサとほぼ等しい厚さの第２のサイドウォールスペーサと；前記第２のゲート電極の両側の前記半導体基板内に形成された第２導電型の第２の不純物拡散領域と；前記第２の不純物拡散領域に隣接して形成された第１導電型の第２のポケット領域とを有する第２のトランジスタとを有し、
前記第１の不純物拡散領域と前記第１のゲート電極とが重なりあっている部分の長さと、前記第２の不純物拡散領域と前記第２のゲート電極とが重なりあっている部分の長さとが、ほぼ等しい
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２のポケット領域には、ドーパント不純物であるＩｎが、ドーズ量４×１０１３ｃｍ−２以上で導入されている
ことを特徴とする半導体装置。
【請求項３】
半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側面にサイドウォールスペーサを形成する工程と、
前記ゲート電極の両側の前記半導体基板内である第１の領域に、第１導電型のドーパント不純物を導入する工程と、
前記第１の領域を包含する領域である前記半導体基板内の第２の領域を、第２導電型のドーパント不純物を導入することにより非晶質化する工程と、
前記第１導電型のドーパント不純物と前記第２導電型のドーパント不純物とを活性化する熱処理を行うことにより、前記第１導電型の不純物拡散領域と前記第２導電型のポケット領域とを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第２導電型のドーパント不純物は、Ｉｎであり、
前記第２の領域を非晶質化する工程では、ドーズ量が４×１０１３ｃｍ−２以上となるようにＩｎを導入する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項３又は４記載の半導体装置の製造方法において、
前記第１導電型のドーパント不純物は、Ａｓである
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特にＣＭＯＳ構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近時では、微細化に伴い、ＭＯＳトランジスタのゲート長が短くなる傾向にある。
【０００３】
しかし、ゲート長を単に短くした場合には、トランジスタをオフさせることができなくなってしまう。
【０００４】
このため、ゲート電極の側面にサイドウォールスペーサを形成し、サイドウォールスペーサが形成されたゲート電極に自己整合でドーパント不純物をイオン注入することにより、ソース／ドレイン拡散層のエクステンション領域を形成することが行われている。
【０００５】
側面にサイドウォールスペーサが形成されたゲート電極に自己整合でドーパント不純物を導入すれば、ドーパント不純物が導入される領域をオフセットすることができるため、ゲート電極を短くした場合であっても、トランジスタをオフさせることが可能となる。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＰＭＯＳトランジスタのエクステンション領域を形成する際にドーパント不純物として用いられるＢは、熱処理時における拡散速度が速い一方、ＮＭＯＳトランジスタのエクステンション領域を形成する際にドーパント不純物として用いられるＡｓは、熱処理時における拡散速度が遅い。このため、ＣＭＯＳ構造を有する半導体装置においては、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのいずれか一方において良好な電気的特性を得ることができない場合があった。
【０００７】
図１２（ａ）に示すように、ゲート電極１２０の側面にサイドウォールスペーサ１２２を薄めに形成した場合には、ゲート長の短い良好な電気的特性を有するＮＭＯＳトランジスタ１１６ｂが得られる一方、ＰＭＯＳトランジスタ１１６ａにおいてはチャネル長が極めて短くなってしまい、正常にオフすることができなくなってしまう。
【０００８】
一方、図１２（ｂ）に示すように、ゲート電極１２０の側面にサイドウォールスペーサ１２２を厚めに形成した場合には、ＮＭＯＳトランジスタ１２６ｂとＰＭＯＳトランジスタ１２６ａのいずれもオン・オフは可能であるものの、ＮＭＯＳトランジスタ１２６ｂにおいてはエクステンション領域１３０とゲート電極１２０とがオーバーラップする部分の長さが短くなりすぎてしまう。
【０００９】
図１３は、ゲート電極とエクステンション領域とがオーバーラップしている部分の長さと、飽和電流との関係を示すグラフである（参考文献：Ｓ．　Ｔｈｏｍｐｓｏｎ　ｅｔａｌ．　Ｓｙｍｐ．　ｏｎ　ＶＬＳＩ　Ｔｅｃｈ．　Ｐ．１３２，　１９９８）。横軸はゲート電極とエクステンション領域とがオーバーラップしている部分の長さを示しており、縦軸は飽和電流ＩＤＳＡＴを示している。なお、図１３は、ＮＭＯＳトランジスタについて測定したものである。図中の■は、ゲート絶縁膜の膜厚ＴＯＸが４．５ｎｍ、電源電圧ＶＣＣが１．８Ｖ、ゲート長ＬＥが０．１２μｍの場合であり、▲はＴＯＸ、ＶＣＣ、ＬＥをそれぞれ０．７倍した場合であり、●はＴＯＸ、ＶＣＣ、ＬＥをそれぞれ０．５倍した場合である。いずれの場合も、電源電圧ＶＣＣは１．８Ｖであり、ゲート長ＬＥは０．１２μｍである。図１３から分かるように、エクステンション領域とゲート電極とがオーバーラップしている部分の長さが短くなりすぎると、寄生抵抗の増加を招き、オン電流の低下を招いてしまう。このように、サイドウォールスペーサを厚めに形成した場合には、良好な電気的特性を有するＰＭＯＳトランジスタは得られる一方、ＮＭＯＳトランジスタにおいてはオン電流の低下を招いてしまう。
【００１０】
このように、ＣＭＯＳ構造を有する半導体装置では、ゲート長を更に短くしよとすると、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのいずれかにおいて良好な電気的特性が得られなくなってしまっていた。
【００１１】
本発明の目的は、ゲート長を短くした場合であっても、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのいずれにおいても良好な電気的特性を実現し得るＣＭＯＳ構造を有する半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的は、半導体基板上に第１の絶縁膜を介して形成された第１のゲート電極と；前記第１のゲート電極の側面に形成された第１のサイドウォールスペーサと；前記第１のゲート電極の両側の前記半導体基板内に形成された第１導電型の第１の不純物拡散領域と；前記第１の不純物拡散領域に隣接して形成された第２導電型の第１のポケット領域とを有する第１のトランジスタと、前記半導体基板上に第２の絶縁膜を介して形成された第２のゲート電極と；前記第２のゲート電極の側面に形成され、前記第１のサイドウォールスペーサとほぼ等しい厚さの第２のサイドウォールスペーサと；前記第２のゲート電極の両側の前記半導体基板内に形成された第２導電型の第２の不純物拡散領域と；前記第２の不純物拡散領域に隣接して形成された第１導電型の第２のポケット領域とを有する第２のトランジスタとを有し、前記第１の不純物拡散領域と前記第１のゲート電極とが重なりあっている部分の長さと、前記第２の不純物拡散領域と前記第２のゲート電極とが重なりあっている部分の長さとが、ほぼ等しいことを特徴とする半導体装置により達成される。
【００１３】
また、上記目的は、半導体基板上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側面にサイドウォールスペーサを形成する工程と、前記ゲート電極の両側の前記半導体基板内である第１の領域に、第１導電型のドーパント不純物を導入する工程と、前記第１の領域を包含する領域である前記半導体基板内の第２の領域を、第２導電型のドーパント不純物を導入することにより非晶質化する工程と、前記第１導電型のドーパント不純物と前記第２導電型のドーパント不純物とを活性化する熱処理を行うことにより、前記第１導電型の不純物拡散領域と前記第２導電型のポケット領域とを形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００１４】
【発明の実施の形態】
本発明の一実施形態による半導体装置及びその製造方法を図１乃至図６を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。
【００１５】
（半導体装置）
まず、本実施形態による半導体装置について図１を用いて説明する。
【００１６】
図１に示すように、ｐ形のシリコン基板１０には、ｎ形ウェル１２が形成されている。
【００１７】
シリコン基板１０には、素子領域１４ａ、１４ｂを画定する素子分離領域１５が形成されている。
【００１８】
紙面右側の素子領域１４ａには、ＰＭＯＳトランジスタ１６ａが形成されており、紙面左側の素子領域１４ｂには、ＮＭＯＳトランジスタ１６ｂが形成されている。
【００１９】
まず、紙面右側の素子領域１４ａに形成されたＰＭＯＳトランジスタ１６ａについて説明する。
【００２０】
素子領域１４ａ上には、例えばＳｉＯ２より成るゲート絶縁膜１８が形成されている。
【００２１】
ゲート絶縁膜１８上には、例えばポリシリコンより成るゲート電極２０ａが形成されている。
【００２２】
ゲート電極２０ａの側面には、例えばＳｉＮより成るサイドウォールスペーサ２２ａが形成されている。サイドウォールスペーサ２２ａの厚さは、例えば５〜２０ｎｍとなっている。
【００２３】
側面にサイドウォールスペーサ２２ａが形成されたゲート電極２０ａの両側のシリコン基板１０中には、エクステンションソース／ドレインの浅い領域を構成するｐ形のエクステンション領域２４ａが形成されている。エクステンション領域２４ａには、ドーパント不純物としてＢ（ボロン）が導入されている。Ｂのドーズ量は、例えば２×１０１４〜２×１０１５ｃｍ−２となっている。エクステンション領域２４ａの端部とゲート電極２０ａの端部とは、互いにオーバーラップしている。エクステンション領域２４ａとゲート電極２０ａとのオーバーラップ容量は、片側で例えば０．２５［ｆＦ／μｍ］となっている。なお、オーバーラップ容量とは、ゲート電極とゲート電極下のソース／ドレインとがオーバーラップする領域、即ちオーバーラップ領域の容量のことである。オーバーラップ容量は、オーバーラップ領域の長さに比例する。
【００２４】
また、サイドウォールスペーサ２２ａが形成されたゲート電極２０ａの両側のシリコン基板１０中には、ｎ形のポケット領域２６が形成されている。ポケット領域２６は、エクステンション領域２４ａに隣接して形成されている。ポケット領域２６には、ドーパント不純物としてＡｓが導入されている。Ａｓのドーズ量は、例えば１．６×１０１３〜８×１０１３ｃｍ−２となっている。なお、ポケット領域２６は、空乏層の広がりを抑えて短チャネル効果を抑制するためのものである。
【００２５】
サイドウォールスペーサ２２の側面には、更にサイドウォールスペーサ２８が形成されている。
【００２６】
側面にサイドウォールスペーサ２２、２８が形成されたゲート電極２０の両側のシリコン基板１０には、エクステンションソース／ドレインの深い領域を構成するｐ形の不純物拡散領域２４ｂが形成されている。不純物拡散領域２４ｂには、ドーパント不純物としてＢが導入されている。Ｂのドーズ量は、例えば４×１０１５〜１×１０１６ｃｍ−２となっている。
【００２７】
エクステンション領域２４ａと不純物拡散領域２４ｂとによりエクステンションソース／ドレイン構造のソース／ドレイン拡散層２４が構成されている。
【００２８】
こうして、紙面右側の素子領域１４ａに、ＰＭＯＳトランジスタ１６ａが形成されている。
【００２９】
次に、紙面左側の素子領域１４ｂに形成されたＮＭＯＳトランジスタ１６ｂについて説明する。
【００３０】
素子領域１４ｂ上には、ゲート絶縁膜１８を介して、ゲート電極２０ｂが形成されている。
【００３１】
ゲート電極２０ｂの側面には、上記と同様に、サイドウォールスペーサ２２ｂが形成されている。サイドウォールスペーサ２２ｂの厚さは、上記と同様に、例えば５〜２０ｎｍとなっている。
【００３２】
サイドウォールスペーサ２２ｂが形成されたゲート電極２０ｂの両側のシリコン基板１０中には、エクステンションソース／ドレインの浅い領域を構成するｎ形のエクステンション領域３０ａが形成されている。エクステンション領域３０ａには、ドーパント不純物としてＡｓが導入されている。Ａｓのドーズ量は、例えば４×１０１４〜２×１０１５ｃｍ−２となっている。エクステンション領域３０ａの端部とゲート電極２０の端部とは、互いにオーバーラップしている。エクステンション領域３０ａとゲート電極２０ｂとがオーバーラップしている部分の長さは、エクステンション領域２４ａとゲート電極２０ａとがオーバーラップしている部分の長さと、ほぼ等しくなっている。エクステンション領域３０ａとゲート電極２０ｂとのオーバーラップ容量は、エクステンション領域２４ａとゲート電極２０ａとのオーバーラップ容量と同様に、片側で例えば０．２５［ｆＦ／μｍ］となっている。
【００３３】
側面にサイドウォールスペーサ２２ｂ、２８ｂが形成されたゲート電極２０ｂの両側のシリコン基板１０中には、ｐ形のポケット領域３２が形成されている。ポケット領域３２は、不純物拡散領域３０ａに隣接して形成されている。ポケット領域３２には、ドーパント不純物としてＩｎが導入されている。Ｉｎのドーズ量は、例えば４×１０１３〜８×１０１３ｃｍ−２と高くなっている。
【００３４】
なお、本実施形態でＩｎのドーズ量を高く設定している理由は、本実施形態による半導体装置の製造方法を説明する際に詳述する。
【００３５】
サイドウォールスペーサ２２ｂの側面には、上記と同様に、更にサイドウォールスペーサ２８ｂが形成されている。
【００３６】
サイドウォールスペーサ２２ｂ、２８ｂが形成されたゲート電極２０ｂの両側のシリコン基板１０には、エクステンションソース／ドレインの深い領域を構成するｎ形の不純物拡散領域３０ｂが形成されている。
【００３７】
エクステンション領域３０ａと不純物拡散領域３０ｂとによりエクステンションソース／ドレイン構造のソース／ドレイン拡散層３０が構成されている。
【００３８】
こうして、紙面左側の素子領域１４ｂに、ＮＭＯＳトランジスタ１６ｂが形成されている。
【００３９】
本実施形態による半導体装置は、エクステンション領域３０ａとゲート電極２６ｂとが互いにオーバーラップしている部分の長さと、エクステンション領域２４ａとゲート電極２６ａとが互いにオーバーラップしている部分の長さとが、ほぼ等しく設定されていることに主な特徴がある。
【００４０】
従来の半導体装置では、ＰＭＯＳトランジスタにおいてエクステンション領域とゲート電極とがオーバーラップしている部分の長さと、ＮＭＯＳトランジスタにおいてエクステンション領域とゲート電極とがオーバーラップしている部分の長さとが大きく異なるため、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのいずれか一方において良好な電気的特性が得られない場合があった。
【００４１】
これに対し、本実施形態では、エクステンション領域３０ａとゲート電極２６ｂとが互いにオーバーラップしている部分の長さと、エクステンション領域２４ａとゲート電極２６ａとが互いにオーバーラップしている部分の長さとがほぼ等しくなっている。このため、本実施形態によれば、ゲート長を短くした場合であっても良好な電気的特性を実現し得るＣＭＯＳ構造を有する半導体装置を提供することができる。
【００４２】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２乃至図６を用いて説明する。図２乃至図６は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００４３】
まず、図２（ａ）に示すように、ｐ型のシリコン基板１０に、例えばイオン注入法によりｎ形ウェル１２を形成する。
【００４４】
次に、例えばＳＴＩ法により、素子領域１４ａ、１４ｂを画定する素子分離領域１５を形成する。
【００４５】
次に、素子領域１４ａ、１４ｂの表面に、例えば熱酸化法により、例えばＳｉＯ２より成る膜厚２ｎｍのゲート絶縁膜１８を形成する。
【００４６】
次に、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのポリシリコン膜を形成する。この後、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングする。これにより、ポリシリコンより成るゲート電極２０ａ、２０ｂが形成される。
【００４７】
次に、全面に、例えばＣＶＤ法により、膜厚１０〜２５ｎｍのＳｉＮ膜を形成する。この後、ＳｉＮ膜を異方性エッチングする。こうして、ゲート電極２０ａ、２０ｂの側面に、ＳｉＮより成るサイドウォールスペーサ２２ａ、２２ｂが形成される（図２（ｂ）参照）。サイドウォールスペーサ２２ａ、２２ｂの厚さは、例えば５〜２０ｎｍ程度となるようにする。
【００４８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜３４を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜３４をパターニングする。こうして、フォトレジスト膜３４に、ＰＭＯＳトランジスタが形成される領域を露出する開口部３６が形成される（図３（ａ）参照）。
【００４９】
次に、側面にサイドウォールスペーサ２２ａが形成されたゲート電極２０ａとフォトレジスト膜３４とをマスクとして、イオン注入法により、Ｂイオンを注入する。イオン注入条件は、例えば、加速電圧を０．２〜０．５ｋｅＶとし、ドーズ量を２×１０１４〜２×１０１５とする。こうして、エクステンションソース／ドレインの浅い領域を構成するｐ型のエクステンション領域２４ａが形成される。
【００５０】
なお、シリコン基板１０の表面近傍領域は、Ｂイオンの注入により非晶質化される。Ｂイオンの注入により非晶質化された領域である非晶質領域２５は、図中、破線を用いて表されている。Ｂは質量が小さい元素であるため、非晶質領域２５はシリコン基板１０の深い領域に形成されることはなく、シリコン基板１０の表面近傍領域にのみ形成される。
【００５１】
次に、図３（ｂ）に示すように、側面にサイドウォールスペーサ２２ａが形成されたゲート電極２０ａとフォトレジスト膜３４とをマスクとして、イオン注入法により、Ａｓイオンを注入する。イオン注入条件は、例えば以下のようにする。加速電圧は、例えば３０〜６０ｋｅＶとする。Ａｓイオンを注入する角度は、シリコン基板１０表面の法線に対して例えば３０度とする。ドーズ量は、例えば１．６×１０１３〜８×１０１３ｃｍ−２とする。この際、Ａｓイオンを４方向から注入する。１方向当たりのドーズ量は、０．４×１０１３〜２×１０１３ｃｍ−２とする。こうして、ｎ型のポケット領域２６が形成される。
【００５２】
なお、Ａｓは質量が比較的小さい元素であるため、シリコン基板１０の深い領域まで非晶質領域２５が形成されることはない。
【００５３】
この後、フォトレジスト膜３４を除去する。
【００５４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜３８を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜３８をパターニングする。こうして、フォトレジスト膜３８に、ＮＭＯＳトランジスタが形成される領域を露出する開口部４０が形成される（図４（ａ）参照）。
【００５５】
次に、側面にサイドウォールスペーサ２２ｂが形成されたゲート電極２０ｂとフォトレジスト膜３８とをマスクとして、イオン注入法により、Ａｓイオンを注入する。イオン注入条件は、例えば、加速電圧を０．５〜５ｋｅＶとし、ドーズ量を４×１０１４〜２×１０１５とする。こうして、エクステンションソース／ドレインの浅い領域を構成するｎ型のエクステンション領域３０ａが形成される。
【００５６】
なお、シリコン基板１０の表面近傍領域は、Ａｓイオンの注入により非晶質化される。Ａｓイオンの注入により非晶質化された領域である非晶質領域３１は、図中、破線を用いて表されている。Ａｓは質量が比較的小さい元素であるため、非晶質領域３１はシリコン基板１０の深い領域に形成されることはなく、シリコン基板１０の表面近傍領域にのみ形成される。
【００５７】
次に、図４（ｂ）に示すように、側面にサイドウォールスペーサ２２ｂが形成されたゲート電極２０ｂとフォトレジスト膜３８とをマスクとして、イオン注入法により、Ｉｎイオンを導入する。Ｉｎイオンを導入するのは、ポケット領域３２を形成するとともに、エクステンション領域３０ａを包含する領域を非晶質化するためである。ＩｎはＢ等と比較して質量が大きい元素であるため、エクステンション領域３０ａを包含する領域を非晶質化することが可能である。イオン注入条件は、例えば以下のように設定する。加速電圧は、例えば３０〜１２０ｋｅＶとする。Ｉｎイオンを注入する角度は、シリコン基板１０の表面の法線に対して例えば１５〜３０度とする。ドーズ量は、例えば、４×１０１３〜８×１０１３ｃｍ−２とする。１方向当たりのドーズ量は、１×１０１３〜２×１０１３ｃｍ−２とする。こうして、ｐ型のポケット領域３２が形成されるとともに、エクステンション領域３０ａを包含するように非晶質領域３３が形成される。
【００５８】
なお、一般に、ポケット領域を形成するために導入されるＩｎのドーズ量は２×１０１３ｃｍ−２程度であるが、本実施形態では、ポケット領域３２を形成するのみならず、エクステンション領域３０ａを包含するように非晶質領域３３を形成する必要もあるため、Ｉｎのドーズ量を４×１０１３〜８×１０１３ｃｍ−２と高く設定している。本実施形態では、Ｉｎのドーズ量が高いため、ポケット領域３２が深くかつ広く形成される。
【００５９】
また、Ｉｎのドーズ量は、４×１０１３〜８×１０１３ｃｍ−２に限定されるものではなく、更にドーズ量を高く設定してもよい。即ち、エクステンション領域３０ａを包含する非晶質領域３３を形成し得るように、Ｉｎのドーズ量を適宜設定すればよい。
【００６０】
次に、図５（ａ）に示すように、全面に、例えばＣＶＤ法により、膜厚４０〜１２０ｎｍのＳｉＮ膜を形成する。この後、ＳｉＮ膜を異方性エッチングする。こうして、側面にサイドウォールスペーサ２２ａ、２２ｂが形成されたゲート電極２０ａ、２０ｂの側面に、ＳｉＮより成るサイドウォールスペーサ２８ａ、２８ｂが更に形成される。サイドウォールスペーサ２８ａ、２８ｂの厚さは、例えば３０〜１００ｎｍ程度となるようにする。
【００６１】
次に、図５（ｂ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜４２を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜４２をパターニングする。こうして、フォトレジスト膜４２に、ＰＭＯＳトランジスタが形成される領域を露出する開口部４４が形成される。
【００６２】
次に、側面にサイドウォールスペーサ２８ｂが形成されたゲート電極２０ａとフォトレジスト膜４２とをマスクとして、イオン注入法により、Ｂイオンを注入する。イオン注入条件は、例えば２〜４ｋｅＶとし、ドーズ量を４×１０１５〜１×１０１６ｃｍ−２とする。こうして、エクステンションソース／ドレインの深い領域を構成するｐ型のエクステンション領域２４ｂが形成される。エクステンション領域２４ａと不純物拡散領域２４ｂとにより、エクステンションソース／ドレイン構造のソース／ドレイン領域２４が形成される。
【００６３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜４６を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜４６をパターニングする。こうして、フォトレジスト膜４６に、ＮＭＯＳトランジスタ１６ｂが形成される領域を露出する開口部４８が形成される。
【００６４】
次に、側面にサイドウォールスペーサ２２ａ、２８ａが形成されたゲート電極２０ａとフォトレジスト膜４６とをマスクとして、イオン注入法により、Ｐイオンを注入する。イオン注入条件は、例えば加速電圧を３〜８ｋｅＶとし、ドーズ量を４×１０１５〜１×１０１６ｃｍ−２とする。こうして、エクステンションソース／ドレインの深い領域を構成するｎ型のエクステンション領域３０ｂが形成される。エクステンション領域３０ａと不純物拡散領域３０ｂとにより、エクステンションソース／ドレイン構造のソース／ドレイン領域３０が形成される。
【００６５】
次に、ＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）法により、ドーパント不純物を活性化するための熱処理を行う。熱処理温度は、例えば９５０〜１１００℃とする。熱処理時間は、例えば０．１〜１０秒とする。
【００６６】
ＰＭＯＳトランジスタ１６ａが形成される領域では、エクステンション領域２４ａは特に非晶質化されていないため、熱処理の際、エクステンション領域２４ａのＢは増速拡散することなく、通常の速度で拡散する。一方、ＮＭＯＳトランジスタ１６ｂが形成される領域においては、エクステンション領域３０ａを包含するように非晶質領域３３が形成されているため、エクステンション領域３０ａのＡｓは増速拡散する。このため、ＮＭＯＳトランジスタ１６ｂが形成される領域に形成されたエクステンション領域３０ａのＡｓは、ＰＭＯＳトランジスタ１６ａが形成される領域に形成されたエクステンション領域２４ａのＢとほぼ同様の速度で拡散する。このため、エクステンション領域３０ａとゲート電極２０ｂとが互いにオーバーラップしている部分の長さと、エクステンション領域２４ａとゲート電極２０ａとが互いにオーバーラップしている部分の長さとが、ほぼ等しくなる。
【００６７】
こうして、本実施形態による半導体装置が製造される。
【００６８】
このように、本実施形態によれば、ゲート電極２０ｂの両側に高いドーズ量でＩｎを導入するため、エクステンション領域３０ａを包含するように非晶質領域３３を形成することができる。このため、本実施形態によれば、ＮＭＯＳトランジスタ１６ａが形成される領域において、エクステンション領域３０ａのＡｓを増速拡散させることができる。一方、ＰＭＯＳトランジスタが形成される領域においては、エクステンション領域２４ａは非晶質化されていないため、Ｂが増速拡散することはない。このため、本実施形態によれば、エクステンション領域３０ａとゲート電極２０ｂとがオーバーラップしている部分の長さと、エクステンション領域２４ａとゲート電極２０ａとがオーバーラップしている部分の長さとをほぼ等しくすることができる。このため、本実施形態によれば、ゲート長を短くした場合であっても、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのいずれにおいても所望の電気的特性を得ることが可能となる。従って、本実施形態によれば、ゲート長を短くした場合であっても良好な電気的特性を実現しうるＣＭＯＳ構造を有する半導体装置を提供することができる。
【００６９】
（評価結果）
次に、本実施形態による半導体装置の評価結果を図７及び図８を用いて説明する。
【００７０】
図７は、ゲート長とオフ電流との関係を示すグラフである。横軸はゲート長Ｌｓｅｍを示しており、縦軸はオフ電流Ｉｏｆｆを示している。
【００７１】
図８は、オン電流とオフ電流との関係を示すグラフである。横軸はオン電流Ｉｏｎを示しており、縦軸はオフ電流Ｉｏｆｆを示している。
【００７２】
図中の●は、本実施形態による半導体装置の場合、具体的には、ゲート電極の側面にサイドウォールスペーサを形成し、ポケット領域を形成する際のＩｎのドーズ量を２×１０１４ｃｍ−２と高く設定した場合を示している。
【００７３】
図中の□は、ゲート電極の側面にサイドウォールスペーサを形成し、ポケット領域を形成する際のＩｎのドーズ量を２×１０１３ｃｍ−２と低く設定した場合を示している。
【００７４】
図中の■は、ゲート電極の側面にサイドウォールスペーサを形成せず、ポケット領域を形成する際のＩｎのドーズ量を２×１０１３ｃｍ−２と低く設定した場合を示している。
【００７５】
なお、いずれの場合においても、ドレイン電圧Ｖｄを１Ｖに設定して測定を行った。
【００７６】
図７に示すように、オフ電流Ｉｏｆｆが例えば３０ｎＡ／μｍとなるときのゲート長Ｌｓｅｍは、■の場合より□の場合の方が短く、□の場合より●の場合の方が短い。このことから、●の場合、即ち本実施形態の場合には、ゲート電極を短くした場合であっても、オフ電流を抑制し得ることが分かる。
【００７７】
また、図８に示すように、オフ電流Ｉｏｆｆが例えば３０ｎＡ／μｍとなる場合のオン電流は、□の場合より●や■の場合の方が大きい。このことから、●の場合、即ち本実施形態の場合には、オフ電流を小さく抑え得るとともに、オン電流を大きく確保し得ることが分かる。
【００７８】
（変形例）
次に、本実施形態による半導体装置の変形例を図９を用いて説明する。図９は、本変形例による半導体装置を示す断面図である。
【００７９】
本変形例による半導体装置は、サイドウォールスペーサ５０が、ゲート電極２０ａ、２０ｂの側面から張り出すように形成されていることに主な特徴がある。
【００８０】
図９に示すように、ゲート電極２０ａ、２０ｂの側面には、それぞれ、ゲート電極２０ａ、２０ｂの側面から張り出すように形成されたサイドウォールスペーサ５０ａ、５０ｂが形成されている。サイドウォールスペーサ５０ａ、５０ｂは、シリコン酸化膜５２とシリコン窒化膜５４とを積層した構造となっている。
【００８１】
なお、このような形状のサイドウォールスペーサ５０ａ、５０ｂが形成されたゲート電極２０ａは、ノッチ型のゲート電極と称される。
【００８２】
このように、サイドウォールスペーサ５０ａ、５０ｂがゲート電極２０ａ、２０ｂの側面から張り出すように形成されていてもよい。
【００８３】
次に、本変形例による半導体装置の製造方法を図１０及び図１１を用いて説明する。図１０及び図１１は、本変形例による半導体装置の製造方法を示す工程断面図である。
【００８４】
まず、ゲート電極２０ａ、２０ｂを形成する工程までは、図２（ａ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【００８５】
次に、図１０（ａ）に示すように、全面に、例えばＣＶＤ法により、膜厚８ｎｍのシリコン酸化膜５２を形成する。
【００８６】
次に、全面に、例えばＣＶＤ法により、膜厚６ｎｍのシリコン窒化膜５４を形成する。
【００８７】
次に、図１０（ｂ）に示すように、シリコン酸化膜５２に対して高い選択比で、シリコン窒化膜５４を異方性エッチングする。
【００８８】
次に、図１１（ａ）に示すように、シリコン窒化膜５４に対して高い選択比で、シリコン酸化膜５２をウエットエッチングする。こうして、シリコン酸化膜５２とシリコン窒化膜５４とが積層されて成るサイドウォールスペーサ５０ａ、５０ｂが形成される。
【００８９】
この後の半導体装置の製造方法は、図３（ａ）乃至図６（ｂ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する（図１１（ｂ）参照）。
【００９０】
こうして本実施形態による半導体装置が製造される。
【００９１】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００９２】
例えば、上記実施形態では、エクステンション領域３０ａのすべてを包含するように非晶質領域３３を形成したが、必ずしもエクステンション領域３０ａのすべてを非晶質領域３３により包含しなくてもよい。少なくともゲート電極２０ｂの直下の近傍領域に非晶質領域３３を形成すれば、ゲート電極２０ｂの直下の近傍領域においてＡｓを増速拡散させることができるためである。少なくともゲート電極２０ｂの直下の近傍領域においてＡｓを増速拡散させることができれば、ＮＭＯＳトランジスタ１６ｂにおいてエクステンション領域３０ａとゲート電極２０ｂとがオーバーラップしている部分の長さと、ＰＭＯＳトランジスタ１６ａにおいて不純物拡散領域２４ａとゲート電極２０ａとがオーバーラップしている部分の長さとを、ほぼ等しくすることが可能である。
【００９３】
また、上記実施形態では、サイドウォールスペーサ２２ａ、２２ｂの材料としてＳｉＮを用いる場合を例に説明したが、サイドウォールスペーサ２２ａ、２２ｂの材料はＳｉＮに限定されるものではない。例えば、サイドウォールスペーサ２２ａ、２２ｂの材料としてＳｉＯ２等を用いてもよい。
【００９４】
また、上記実施形態では、サイドウォールスペーサ２２ａ、２２ｂが単層構造の場合を例に説明したが、積層構造のサイドウォールスペーサ２２ａ、２２ｂを形成してもよい。例えば、ＳｉＯ２膜とＳｉＮ膜とを積層して成る積層構造のサイドウォールスペーサ２２ａ、２２ｂを形成してもよい。
【００９５】
また、上記実施形態では、エクステンション領域３０ａにドーパント不純物としてＡｓを導入する場合を例に説明したが、エクステンション領域３０ａに導入するドーパント不純物はＡｓに限定されるものではなく、例えばドーパント不純物としてＰやＳｂ等を用いてもよい。エクステンション領域３０ａにドーパント不純物としてＰやＳｂ等を導入した場合も、エクステンション領域３０ａにドーパント不純物としてＡｓを導入した場合と同様に、熱処理の際に、ドーパント不純物を増速拡散することが可能である。
【００９６】
【発明の効果】
以上の通り、本発明によれば、ＮＭＯＳトランジスタを形成する領域において、ゲート電極の両側に高いドーズ量でＩｎを導入するため、エクステンション領域を包含するように非晶質領域を形成することができる。このため、本発明によれば、熱処理の際に、ＮＭＯＳトランジスタが形成される領域において、エクステンション領域のＡｓを増速拡散させることができる。一方、ＰＭＯＳトランジスタが形成される領域においては、エクステンション領域は非晶質化されていないため、熱処理の際に、Ｂが増速拡散することはない。このため、本発明によれば、ＮＭＯＳトランジスタにおいてエクステンション領域とゲート電極とがオーバーラップしている部分の長さと、ＰＭＯＳトランジスタにおいてエクステンション領域とゲート電極とがオーバーラップしている部分の長さとをほぼ等しくすることができる。このため、本発明によれば、ゲート長を短くした場合であっても、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのいずれにおいても所望の電気的特性を得ることが可能となる。従って、本発明によれば、ゲート長を短くした場合であっても良好な電気的特性を実現しうるＣＭＯＳ構造を有する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態による半導体装置を示す断面図である。
【図２】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】ゲート長とオフ電流との関係を示すグラフである。
【図８】オン電流とオフ電流との関係を示すグラフである。
【図９】本発明の一実施形態の変形例による半導体装置を示す断面図である。
【図１０】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１１】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１２】提案されている半導体装置を示す概略図である。
【図１３】ゲート電極とエクステンション領域とがオーバーラップしている部分の長さと、飽和電流との関係を示すグラフである。
【符号の説明】
１０…シリコン基板
１２…ｎ形ウェル
１４ａ、１４ｂ…素子領域
１５…素子分離領域
１６ａ…ＰＭＯＳトランジスタ
１６ｂ…ＮＭＯＳトランジスタ
１８…ゲート絶縁膜
２０ａ、２０ｂ…ゲート電極
２２ａ、２２ｂ…サイドウォールスペーサ
２４…ソース／ドレイン拡散層
２４ａ…エクステンション領域
２４ｂ…不純物拡散領域
２５…非晶質領域
２６…ポケット領域
２８ａ、２８ｂ…サイドウォールスペーサ
３０…ソース／ドレイン拡散層
３０ａ…エクステンション領域
３０ｂ…不純物拡散領域
３１…非晶質領域
３２…ポケット領域
３３…非晶質領域
３４…フォトレジスト膜
３６…開口部
３８…フォトレジスト膜
４０…開口部
４２…フォトレジスト膜
４４…開口部
４６…フォトレジスト膜
４８…開口部
５０ａ、５０ｂ…サイドウォールスペーサ
５２…シリコン酸化膜
５４…シリコン窒化膜
１１６ａ…ＰＭＯＳトランジスタ
１１６ｂ…ＮＭＯＳトランジスタ
１２０…ゲート電極
１２２…サイドウォールスペーサ
１２６ａ…ＰＭＯＳトランジスタ
１２６ｂ…ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004063746.tif 000011
【図１０】
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【図１１】
2004063746.tif 000013
【図１２】
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【図１３】
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