(57)【要約】【課題】セルアレイ領域におけるビット線コンタクトの幅を小さく形成し、セルアレイ面積を縮小することが可能になるとともに、ワード線およびビット線コンタクトを低抵抗化し、ジャンクションリークを改善することが可能になる半導体装置およびその製造方法を提供する【解決手段】ポリシリコンゲート電極１５を用いた転送ゲートトランジスタを含むダイナミック型メモリセルのアレイが形成されたセルアレイ領域１１と、セルアレイ周辺トランジスタを含む周辺回路が形成されたセルアレイ外領域１２と、セルアレイ領域内において、ビット線コンタクト２３を共有するように隣り合って配置された転送ゲートトランジスタのポリシリコンゲート電極間でゲート側壁・スペース絶縁膜１６を介して自己整合的に形成された導電性シリコンを用いたビット線コンタクト２３とを具備する。【選択図】    図１
2004303966.tif 000002
【特許請求の範囲】
【請求項１】
ポリシリコンゲート電極を用いた転送ゲートトランジスタを含むダイナミック型メモリセルのアレイがシリコン基板上に形成されたセルアレイ領域と、
前記シリコン基板上にセルアレイ周辺トランジスタを含む周辺回路が形成されたセルアレイ外領域と、
前記セルアレイ領域内において、ビット線コンタクトを共有するように隣り合って配置された転送ゲートトランジスタのポリシリコンゲート電極間でゲート側壁絶縁膜を介して自己整合的に形成された導電性シリコンを用いたビット線コンタクト
とを具備することを特徴とする半導体装置。
【請求項２】
前記ビット線コンタクトは、その底面が前記転送ゲートトランジスタのドレイン拡散層に直接にコンタクトしており、その上面はサリサイドプロセスによりシリサイドが形成されており、
前記ポリシリコンゲート電極を含むワード線の上面はサリサイドプロセスによりシリサイドが形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート側壁絶縁膜は前記ビット線コンタクトとほぼ同じ高さまで形成されており、前記ゲート電極上のキャップ絶縁膜が存在しない状態で前記ワード線上面はサリサイドプロセスによりシリサイドが形成されており、前記ワード線上面のシリサイドよりも前記ビット線コンタクト上面のシリサイドの方が高い位置に存在していることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ワード線上面のシリサイドと前記ビット線コンタクト上面のシリサイドは同じ材質であることを特徴とする請求項２または３記載の半導体装置。
【請求項５】
前記セルアレイ外領域において、前記セルアレイ周辺トランジスタのポリシリコンゲート電極の上面および前記セルアレイ周辺トランジスタのドレイン／ソース領域として前記シリコン基板に選択的に形成された形成された拡散層の表面がそれぞれサリサイドプロセスによりシリサイドが形成されており、
前記セルアレイ周辺トランジスタのポリシリコンゲート電極の側面に形成されたゲート側壁絶縁膜は前記ポリシリコンゲート電極より高い位置まで延びている
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記ダイナミック型メモリセルは、前記転送ゲートトランジスタとトレンチキャパシタとからなる埋め込みストラップ型トレンチセルであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記ダイナミック型メモリセルは、前記転送ゲートトランジスタとトレンチキャパシタとからなる表面ストラップ型トレンチセルであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項８】
前記ダイナミック型メモリセルは、前記転送ゲートトランジスタとスタックキャパシタとからなるキャパシタ・オーバー・ビット線型スタックセルであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項９】
前記ダイナミック型メモリセルは、前記転送ゲートトランジスタとスタックキャパシタとからなるキャパシタ・アンダー・ビット線型スタックセルであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項１０】
前記ダイナミック型メモリセルは、前記シリコン基板にＦＩＮ  型構造で形成された転送ゲートトランジスタとトレンチキャパシタとからなる表面ストラップ型トレンチセルであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項１１】
ポリシリコンゲート電極を用いた転送ゲートトランジスタとキャパシタとからなるメモリセルのアレイがシリコン基板上に形成されたセルアレイ領域と、前記シリコン基板上にセルアレイ周辺トランジスタを含む周辺回路が形成されたセルアレイ外領域と、前記セルアレイ領域内において、ビット線コンタクトを共有するように隣り合って配置された転送ゲートトランジスタのポリシリコンゲート電極間でゲート側壁絶縁膜を介して自己整合的に形成された導電性シリコンを用いたビット線コンタクトとを備えた半導体装置を製造する際、
ゲート電極の形成、ゲート間ギャップの埋め込みと平坦化、セルフアラインプロセスによるビット線コンタクトの形成、ゲートキャップ絶縁膜の剥離、サリサイドプロセスの順に実施する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特に半導体記憶装置のメモリセルアレイにおけるビット線コンタクトの構造およびその形成方法に関するもので、例えばダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）もしくはＤＲＡＭ混載デバイスに使用されるものである。
【０００２】
【従来の技術】
ＤＲＡＭもしくはＤＲＡＭ混載デバイスのセルアレイ領域を形成する際、従来は、サリサイドプロセス（Ｓａｌｉｃｉｄｅ  Ｐｒｏｃｅｓｓ）によってメモリセルの転送ゲート用の絶縁ゲート型トランジスタ（ＭＯＳＦＥＴ）のポリシリコンゲート電極およびドレイン・ソース領域の各上面にシリサイド層を形成した後に、隣り合う２個のＭＯＳＦＥＴの共有ドレイン領域上にビット線コンタクトを形成していた。この場合、サリサイドプロセス後のポリシリコンゲート電極上にキャップ絶縁膜（例えばＳｉＮ  膜）を形成することが困難であったので、隣り合う２個のポリシリコンゲート電極に対して自己整合的なビット線コンタクト、つまり、セルフアラインコンタクト（Ｓｅｌｆ−ａｌｉｇｎ  ｃｏｎｔａｃｔ、以下、ＳＡＣ  と記す）を形成することができなかった。
【０００３】
そこで、ビット線コンタクト形成部の隣り合うポリシリコンゲート電極相互間のスペースを大きく設計し、セルフアラインを用いずにビット線コンタクトを形成していたが、セルアレイの面積が増大してしまうという問題があった。また、シリコン基板のセルアレイ領域内のドレイン・ソース領域の上面に直接にシリサイドを形成（シリサイデーション）していたので、ジャンクションリークの劣化などが懸念されていた。
【０００４】
なお、特許文献１には、周辺回路にのみサリサイドプロセスが実施されたＤＲＡＭが開示されており、特許文献２には、セルアレイ領域におけるゲートコンタクト以外の部分にサリサイドプロセスが実施されたＤＲＡＭが開示されている。
【０００５】
【特許文献１】
特開２００１−８５６４３号公報
【０００６】
【特許文献２】
特開２００１−９１５３５号公報
【０００７】
【発明が解決しようとする課題】
上記したように従来のＤＲＡＭもしくはＤＲＡＭ混載デバイスのメモリセルアレイにおけるビット線コンタクトを形成する際、セルフアラインコンタクトを形成することができないという問題があった。
【０００８】
本発明は上記の問題点を解決すべくなされたもので、セルアレイ領域におけるビット線コンタクトの幅を小さく形成し、セルアレイ面積を縮小することが可能になるとともに、ワード線およびビット線コンタクトを低抵抗化し、ジャンクションリークを改善することが可能になる半導体装置およびその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、ポリシリコンゲート電極を用いた転送ゲートトランジスタを含むダイナミック型メモリセルのアレイがシリコン基板上に形成されたセルアレイ領域と、前記シリコン基板上にセルアレイ周辺トランジスタを含む周辺回路が形成されたセルアレイ外領域と、前記セルアレイ領域内において、ドレイン領域を共有するように隣り合って配置された転送ゲートトランジスタの各ポリシリコンゲート電極間でゲート側壁絶縁膜を介して自己整合的に形成された導電性シリコンを用いたビット線コンタクトとを具備することを特徴とする。
【００１０】
本発明の半導体装置の製造方法は、ポリシリコンゲート電極を用いた転送ゲートトランジスタとキャパシタとからなるメモリセルのアレイがシリコン基板上に形成されたセルアレイ領域と、前記シリコン基板上にセルアレイ周辺トランジスタを含む周辺回路が形成されたセルアレイ外領域と、前記セルアレイ領域内において、ドレイン領域を共有するように隣り合って配置された転送ゲートトランジスタの各ポリシリコンゲート電極間でゲート側壁絶縁膜を介して自己整合的に形成された導電性シリコンを用いたビット線コンタクトとを備えた半導体装置を製造する際、ゲート電極の形成、ゲート間ギャップの埋め込みと平坦化、セルフアラインプロセスによるビット線コンタクトの形成、ゲートキャップ絶縁膜の剥離、サリサイドプロセスの順に実施する工程を含むことを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１２】
＜第１の実施形態（ＢＳ型トレンチＤＲＡＭ）＞
図１は、本発明の第１の実施形態として、シリコン基板上に埋め込みストラップ（ＢＳ）型トレンチセル（ＤＲＡＭセル）のアレイが形成されたＤＲＡＭの断面構造の一部を概略的に示している。
【００１３】
図１において、１０は基板表層部のウエル領域、１１はセルアレイ領域、１２はセルアレイ外領域である。１３は基板表層部に選択的に形成されたシャロー・トレンチ型の素子分離（ＳＴＩ）  領域である。セルアレイ領域１１には、ＢＳ型トレンチセルのアレイが形成され、セルアレイ外領域１２には周辺トランジスタを含む周辺回路が形成される。ＢＳ型トレンチセルは、ＢＳ型トレンチキャパシタと転送ゲート用トランジスタ（ＮＭＯＳＦＥＴ  ）とからなる。
【００１４】
１４は基板上に薄く形成されたゲート絶縁膜、１５は基板上に前記ゲート絶縁膜１４を介して形成されたＮＭＯＳＦＥＴ  のポリシリコンゲート電極（セルアレイ領域１１ではワード線の一部）、１６はセルアレイ領域１１の転送ゲート用トランジスタのゲート側壁・スペース絶縁膜、１８および１９は転送ゲート用トランジスタのドレイン領域およびソース領域として基板表層部に選択的に形成された不純物拡散層（Ｎ＋）である。１７はセルアレイ外領域１２の周辺トランジスタのゲート側壁・スペース絶縁膜、１８ａおよび１９ａは周辺トランジスタのドレイン領域およびソース領域として基板表層部に選択的に形成された不純物拡散層（Ｎ＋）である。
【００１５】
ＢＳ型トレンチキャパシタは、トレンチ内面にキャパシタ絶縁膜２０を介してトレンチ内部にストレージノードとして導電性ポリシリコン２１が埋め込まれており、導電性ポリシリコン２１の上面を覆うようにカラー絶縁膜２２が形成されている。この場合、カラー絶縁膜２２より少し低い位置までキャパシタ絶縁膜２０が形成されており、キャパシタ絶縁膜２０とカラー絶縁膜２２との隙間を通じてトレンチ内部の導電性ポリシリコン２１が転送ゲート用ＮＭＯＳＦＥＴ  のソース領域１９に連なっている。
【００１６】
２３はセルフアラインプロセスによって形成されたビット線コンタクトであり、このビット線コンタクト２３は、ドレイン領域１８を共有するように隣り合って配置された２個の転送ゲート用トランジスタの各ポリシリコンゲート電極１５間で、ゲート側壁・スペース絶縁膜１６を介して自己整合的に形成された導電性シリコン（例えばポリシリコンプラグ）からなり、上記共有ドレイン領域１８の上面にコンタクトしている。
【００１７】
セルアレイ領域１１のゲート側壁・スペース絶縁膜１６およびセルアレイ外領域１２のゲート側壁・スペース絶縁膜１７は、ビット線コンタクト２３とほぼ同じ高さまで形成されており、ポリシリコンゲート電極１５の上面、ポリシリコンプラグ（ビット線コンタクト２３）の上面およびセルアレイ外領域１２におけるドレイン領域１８ａ／ソース領域１９ａ  の上面にシリサイド層２４が形成されている。
【００１８】
２５は層間絶縁膜、２６はメタル配線コンタクト、２７はメタル配線であり、メタル配線２７はセルアレイ領域１１のビット線、セルアレイ外領域１２におけるゲート配線、ドレイン配線およびソース配線を含む。
【００１９】
セルアレイ領域の製造過程では、ポリシリコンゲート電極１５上にキャップ絶縁膜（例えば  ＳｉＮ）が形成された状態で、ポリシリコンゲート電極１５およびキャップ絶縁膜の側面に残るようにゲート側壁・スペース絶縁膜１６が形成された後、所望のポリシリコンゲート電極１５相互間にポリシリコンプラグが埋め込まれることによって自己整合的にビット線コンタクト２３が形成される。この後、ポリシリコンゲート電極１５を含むワード線上面およびポリシリコンプラグ上面にシリサイド層２４が形成される。
【００２０】
これにより、ワード線上面のシリサイド層２４よりもポリシリコンプラグ上面のシリサイド層２４の方が高い位置に存在している。この場合、ワード線上面のシリサイド層２４とポリシリコンプラグ上面のシリサイド層２４は、それぞれ同じ材質（例えばＣｏ／Ｔｉ／ＴｉＮ  の順に膜が下層から上層に積層された構造）である。
【００２１】
一方、図１中のセルアレイ外領域１２においては、セルアレイ領域１１内の転送ゲート用トランジスタと同様に、製造過程では周辺トランジスタのポリシリコンゲート電極１５上にキャップ絶縁膜（例えば  ＳｉＮ）が形成された状態で、ポリシリコンゲート電極１５およびキャップ絶縁膜の側面に残るようにゲート側壁・スペース絶縁膜１７が形成されている。したがって、ゲート側壁・スペース絶縁膜１７は、ゲート電極１５より高く、セルアレイ領域１１内のポリシリコンプラグ２３とほぼ同じ高さまで形成されている。そして、ゲート電極１５上のキャップ絶縁膜が除去された状態で、サリサイドプロセスによりゲート電極１５の上面および周辺トランジスタ部のＳｉ基板表面のドレイン領域１８ａ／ソース領域１９ａの上面にそれぞれシリサイド層２４が形成されることによって、低抵抗化されている。
【００２２】
上記したような構成のＤＲＡＭを製造する際、セルアレイ領域１１内の基板面のシリサイデーションを行うことなく、ＳＡＣ  プロセスを用いてビット線コンタクト２３をポリシリコンプラグで形成する。この後、サリサイドプロセスを用いて、セルアレイ領域１１におけるポリシリコンゲート電極１５（ワード線の一部）の上面およびビット線コンタクト２３の上面、セルアレイ領域外におけるポリシリコンゲート電極１５の上面およびソース領域１８ａ／ソース領域１９ａの上面にシリサイド層２４を形成し、低抵抗化することができる。この際、セルアレイ領域１１における基板表面を直接にシリサイデーションすることがなく、ジャンクションリークを改善することが可能になる。
【００２３】
また、上記したようにＳＡＣ  プロセスを用いて導電性シリコンでビット線コンタクト２３を形成することによって、ビット線コンタクト２３の幅を小さく形成し、ビット線コンタクト形成部の隣り合うポリシリコンゲート電極１５相互間のスペースを従来例よりも狭くし、セルアレイの面積を縮小することが可能になる。
【００２４】
図２乃至図１４は、図１に示したような構成のＢＳ型トレンチセルを用いるＤＲＡＭの製造工程を概略的に示す。
【００２５】
まず、図２に示すように、セルアレイ領域１１にトレンチキャパシタ（２０，２１，２２）の形成→ＢＳの形成→素子分離構造（図示せず）の形成→ウエル領域１０の形成→ゲート酸化膜１４の形成→ポリシリコンゲート電極形成用のポリシリコン層１５ａ  の堆積→ストッパＳｉＮ  膜３４ａ  の堆積→マスクＢＳＧ  膜３５ａ  の堆積→キャップＳｉＮ  膜３６ａの堆積の順に実施する。
【００２６】
次に、図３に示すように、ＰＥＰ  （写真蝕刻）工程によりゲート電極を形成するためのレジストパターン（図示せず）を形成し、このレジストパターンをエッチングマスクとしてＲＩＥ  （反応性イオンエッチング）工程を行うことによって、キャップＳｉＮ  膜３６ａ  、マスクＢＳＧ  膜３５ａ  をパターンニングする。
【００２７】
次に、図４に示すように、前記パターンニングされたマスクＳｉＮ  膜３６ａ  、マスクＢＳＧ  膜３５ａ  をエッチングマスクとするＲＩＥ  を行うことによって、ポリシリコン層１５ａ  をパターンニングし、ポリシリコンゲート電極１５を形成する。これにより、ポリシリコンゲート電極１５上にキャップ絶縁膜（キャップＳｉＮ  膜３６、マスクＢＳＧ膜３５、ストッパＳｉＮ  膜３４）が残された状態になる。
【００２８】
この後、図５に示すように、酸化を行い、ゲート絶縁膜（Ｏｘ  膜）  １４およびゲート表面保護膜（Ｏｘ）５１を形成する。そして、トランジスタのＬＤＤ  構造のドレイン／ソースの低濃度領域を形成するためのイオンインプラを行う。
【００２９】
次に、図６に示すように、ＣＶＤ  法によりＳｉＮ  層を堆積し、ＲＩＥ  を行うことによってセルアレイ領域１１におけるゲート表面保護膜（Ｏｘ）５１上にゲート側壁スペーサＳｉＮ  膜（バリアーＳｉＮ  膜）６１を形成する。そして、セルアレイ領域のトランジスタのドレイン／ソースの高濃度領域を形成するためのイオンインプラを行う。
【００３０】
さらに、図７に示すように、ＣＶＤ  法によりＴＥＯＳ膜７１ａ  を堆積し、ＲＩＥ  を行うことによってセルアレイ外領域におけるゲート側壁スペーサＴＥＯＳ膜７１を形成する。この際、セルアレイ領域１１のポリシリコンゲート電極１５相互間がＴＥＯＳ膜７１ａ  で埋まった状態になる。そして、セルアレイ外領域１２のトランジスタのドレイン／ソースの高濃度領域を形成するためのイオンインプラを行う。
【００３１】
次に、図８に示すように、ＣＶＤ  法によりＢＳＧ  膜（またはＢＰＳＧ膜）を堆積し、ＣＭＰ  （化学的機械研磨）により平坦化を行うことによって、セルアレイ外領域１２のゲート間ギャップへのＢＳＧ  膜（またはＢＰＳＧ膜）２５１  の埋め込みを行う。
【００３２】
その後、図９に示すように、ＰＥＰ  工程とＲＩＥ  工程を行い、セルアレイ領域１１のポリシリコンゲート電極１５相互間に埋まっているスペーサ膜（ＳｉＮ膜）６１  をバリアーとしてＴＥＯＳ膜７１ａ  を除去するＳＡＣ  プロセスによって、隣り合う２個のトランジスタで共有されているドレイン領域（図１中の１８参照）上にビット線コンタクト用のホール９１を形成する。
【００３３】
次に、図１０に示すように、ＣＶＤ  法を用いてＰ  型アモルファスシリコン（Ｐ−ａＳｉ）  を堆積して平坦化を行うことによってビット線コンタクト２３を埋め込み、その上部のリセスエッチングを行う。その後、図１１に示すように、ポリシリコンゲート電極１５上のゲート表面保護膜５１とキャップＳｉＮ  膜３６をエッチバックする。
【００３４】
次に、図１２に示すように、ポリシリコンゲート電極１５上のマスクＢＳＧ  膜３５およびストッパＳｉＮ  膜３４、セルアレイ領域外１２におけるソース領域（図１中の１９ａ参照）／ドレイン領域（図１中の１８ａ  参照）上のＢＳＧ  膜２５１  を剥離する。
【００３５】
そして、図１３に示すように、セルアレイ領域外１２におけるソース領域／ドレイン領域上のゲート絶縁膜１４を除去した後、サリサイドプロセスによって、ポリシリコンゲート電極１５の上面、ビット線コンタクト２３の上面およびセルアレイ領域外１２におけるソース／ドレイン領域の上面にシリサイド層２４を形成する。このサリサイドプロセスにおいては、まず、スパッタ法によりＣｏ膜、Ｔｉ膜、ＴｉＮ  膜を形成し、第１回目の高速熱処理（ＲＴＡ）  、非反応性のウェットエッチング、第２回目の高速熱処理（ＲＴＡ）  を順次行う。
【００３６】
次に、図１４に示すように、層間絶縁膜２５として、ライナーＳｉＮ  膜２５２  、ＮＳＧ膜（あるいは  Ｏ３  ＴＥＯＳ膜）２５３  を堆積し、ＣＭＰ  工程を行い、さらにプラズマＴＥＯＳ膜２５４  の堆積を行う。その後、図１中に示したようなメタル配線コンタクト２６とメタル配線２７を形成する。なお、表示の簡単化のために、図１中に示したセルアレイ領域１１におけるソース領域１９／ドレイン領域１８，セルアレイ領域外１２におけるソース領域１９ａ  ／ドレイン領域１８ａ  の図示は省略している。
【００３７】
なお、前記した図６および図７に示した工程の一部を、セルアレイ領域１１とセルアレイ外領域１２とで別のプロセスにより実施することも可能である。
【００３８】
＜第２の実施形態（ＳＳ型トレンチＤＲＡＭ）＞
図１５は、本発明の第２の実施形態として、シリコン基板上に表面ストラップ（ＳＳ）型トレンチセルのアレイが形成されたＤＲＡＭの断面構造の一部を概略的に示している。
【００３９】
図１５中に示すＳＳ型トレンチセルは、図１中に示したＢＳ型トレンチセルと比べて、トレンチキャパシタのトレンチ内埋め込み導電層（ストレージノード）２１の表面と転送ゲート用トランジスタのソース領域１９が、ＳＡＣ  プロセスによって導電性シリコン（ゲート電極１５と同じ材質）で形成されたストレージノードコンタクト１５０  を介して接続されており、このストレージノードコンタクト１５０  の上面にシリサイド層２４が形成されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００４０】
このような構成のＳＳ型トレンチセルを用いるＤＲＡＭの製造工程は、図２乃至図１４を参照して前述したＢＳ型トレンチセルを用いるＤＲＡＭの製造工程に準じて行う。即ち、トレンチキャパシタの形成→素子分離構造の形成→ウエル領域１０の形成→ポリシリコンゲート電極１５の形成→ゲート間ギャップの埋め込みと平坦化→ＳＡＣプロセスによるストレージノードコンタクト１５０  およびビット線コンタクト２３の形成→ゲートキャップ絶縁膜の剥離→サリサイドプロセス→層間絶縁膜２５の形成→メタル配線コンタクト２６とメタル配線２７の形成の順に実施する。
【００４１】
この際、図９中に示したようにビット線コンタクト用のコンタクトホール９１を形成すると同時に、図９中のＡ部に示すように、トレンチ内部に埋め込まれている導電性ポリシリコン２１と転送ゲートトランジスタのソース領域１９とを接続するためのストレージノード用のコンタクトホールも形成する。そして、ストレージノードコンタクト１５０  をビット線コンタクト２３と同時に形成し、その上面にシリサイド層１４をビット線コンタクト２３と同様に形成する。
【００４２】
＜第３の実施形態（ＣＯＢ  型スタックＤＲＡＭ）＞
図１６は、本発明の第３の実施形態として、シリコン基板上にキャパシタ・オーバー・ビット線（ＣＯＢ）  型スタックセルのアレイが形成されたＤＲＡＭの断面構造の一部を概略的に示している。
【００４３】
図１６中に示すＣＯＢ  型スタックセルは、図１中に示したＢＳ型トレンチセルと比べて、トレンチセルの代わりに、ビット線より下層側にスタックセルが形成されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００４４】
図１６中に示す構成のＣＯＢ  型スタックセルを用いるＤＲＡＭの製造工程は、素子分離構造の形成→ウエル領域１０の形成→ポリシリコンゲート電極１５の形成→ゲート間ギャップの埋め込みと平坦化→ＳＡＣ  プロセスによるストレージノードコンタクト１５０  およびビット線コンタクト２３の形成→ゲートキャップ絶縁膜の剥離→サリサイド→層間絶縁膜２５の形成→メタル配線コンタクト２６とメタル配線２７の形成→層間絶縁膜２５ａ  の形成→スタックキャパシタ１６０  →メタル配線コンタクト２６ａ  とビット線２７ａ  の形成の順に実施する。
【００４５】
＜第４の実施形態（ＣＵＢ  型スタックＤＲＡＭ）＞
図１７は、本発明の第４の実施形態として、シリコン基板上にキャパシタ・アンダー・ビット線（ＣＵＢ）  型スタックセルのアレイが形成されたＤＲＡＭの断面構造の一部を概略的に示している。
【００４６】
図１７中に示すＣＵＢ  型スタックセルは、図１中に示したＢＳ型トレンチセルと比べて、トレンチセルの代わりに、ビット線より上層側にスタックセルが形成されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００４７】
図１７中に示す構成のＣＵＢ  型スタックセルを用いるＤＲＡＭの製造工程は、素子分離構造の形成→ウエル領域１０の形成→ポリシリコンゲート電極１５の形成→ゲート間ギャップの埋め込みと平坦化→ＳＡＣ  プロセスによるストレージノードコンタクト１５０  およびビット線コンタクト２３の形成→ゲートキャップ絶縁膜の剥離→サリサイド→層間絶縁膜２５の形成→メタル配線コンタクト２６とメタル配線２７の形成→層間絶縁膜２５ａ  の形成→スタックキャパシタ１７０  の形成の順に実施する。
【００４８】
＜第５の実施形態（ＦＩＮ  型トランジスタを有するＳＳ型トレンチＤＲＡＭ）＞
図１８は、本発明の第５の実施形態として、シリコン基板上にＦＩＮ  型トランジスタを有するＳＳ型トレンチセルのアレイが形成されたＤＲＡＭの断面構造の一部を概略的に示している。
【００４９】
図１８中に示すＦＩＮ  型トランジスタを有するＳＳ型トレンチセルは、図１５中に示したＳＳ型トレンチセルと比べて、転送ゲート用トランジスタとして、ＦＩＮ  構造を有するトランジスタの形成部１８０  が設けられている点が異なり、その他は同じであるので図１５中と同一符号を付している。
【００５０】
図１８中に示すＦＩＮ  型トランジスタの形成部１８０  では、基板表面にアクティブエリアを突出させるように形成し、この凸状のアクティブエリアの上面にキャップ絶縁膜（例えばＳｉＮ  膜）を形成し、アクティブエリアの側壁にゲート絶縁膜を介してポリシリコンゲート電極を形成し、アクティブエリアの側壁表面をチャネルとする構造を有する。
【００５１】
このような構成のＦＩＮ  型トランジスタを有するＳＳ型トレンチセルを用いるＤＲＡＭの製造工程は、素子分離構造の形成→ウエル領域１０の形成→ＦＩＮ  型トランジスタのゲートポリシリコンの堆積と平坦化→ＳＳ型トレンチキャパシタの形成→ＦＩＮ  型トランジスタのゲート電極の形成→周辺トランジスタのゲート電極１５の形成→ゲート間ギャップの埋め込みと平坦化→ＳＡＣ  プロセスによるストレージノードコンタクト１５０  およびビット線コンタクト２３の形成→ゲートキャップ絶縁膜の剥離→サリサイドプロセス→層間絶縁膜２５の形成→メタル配線コンタクト２６とメタル配線２７の形成の順に実施する。
【００５２】
【発明の効果】
上述したように本発明の半導体装置およびその製造方法によれば、セルアレイ領域におけるビット線コンタクトの幅を小さく形成し、セルアレイ面積を縮小することが可能になるとともに、ワード線およびビット線コンタクトを低抵抗化し、ジャンクションリークを改善することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態として、シリコン基板上に埋め込みストラップ（ＢＳ）型トレンチセルのアレイが形成されたＤＲＡＭの構造の一部を概略的に示す断面図。
【図２】図１のＤＲＡＭの製造工程の一部を示す断面図。
【図３】図２の工程に続く工程を示す断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図４の工程に続く工程を示す断面図。
【図６】図５の工程に続く工程を示す断面図。
【図７】図６の工程に続く工程を示す断面図。
【図８】図７の工程に続く工程を示す断面図。
【図９】図８の工程に続く工程を示す断面図。
【図１０】図９の工程に続く工程を示す断面図。
【図１１】図１０の工程に続く工程を示す断面図。
【図１２】図１１の工程に続く工程を示す断面図。
【図１３】図１２の工程に続く工程を示す断面図。
【図１４】図１３の工程に続く工程を示す断面図。
【図１５】本発明の第２の実施形態として、シリコン基板上に表面ストラップ（ＳＳ）型トレンチセルのアレイが形成されたＤＲＡＭの構造の一部を概略的に示す断面図。
【図１６】本発明の第３の実施形態として、シリコン基板上にキャパシタ・オーバー・ビット線（ＣＯＢ）  型スタックセルのアレイが形成されたＤＲＡＭの構造の一部を概略的に示す断面図。
【図１７】本発明の第４の実施形態として、シリコン基板上にキャパシタ・アンダー・ビット線（ＣＵＢ）  型スタックセルのアレイが形成されたＤＲＡＭの構造の一部を概略的に示す断面図。
【図１８】本発明の第５の実施形態として、シリコン基板上にＦＩＮ  型トランジスタを有するＳＳ型トレンチセルのアレイが形成されたＤＲＡＭの構造の一部を概略的に示す断面図。
【符号の説明】
１０…ウエル領域、１１…セルアレイ領域、１２…セルアレイ外領域、１３…素子分離（ＳＴＩ）  領域、１４…ゲート絶縁膜、１５…ポリシリコンゲート電極、１６…ゲート側壁・スペース絶縁膜、１７…ゲート側壁・スペース絶縁膜、１８…転送ゲート用ＮＭＯＳＦＥＴ  のドレイン領域（Ｎ＋拡散層）、１９…転送ゲート用ＮＭＯＳＦＥＴ  のソース領域（Ｎ＋拡散層）、１８ａ  …周辺トランジスタのドレイン領域（Ｎ＋拡散層）、１９ａ  …周辺トランジスタのソース領域（Ｎ＋拡散層）、２０…キャパシタ絶縁膜、２１…トレンチ内部の導電性ポリシリコン（ストレージノード）、２２…カラー絶縁膜、２３…ビット線コンタクト、２４…シリサイド層、２５…層間絶縁膜、２６…メタル配線コンタクト、２７…メタル配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【手続補正書】
【提出日】平成16年5月6日(2004.5.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ポリシリコンゲート電極を用いた転送ゲートトランジスタを含むダイナミック型メモリセルのアレイがシリコン基板上に形成されたセルアレイ領域と、
前記シリコン基板上にセルアレイ周辺トランジスタを含む周辺回路が形成されたセルアレイ外領域と、
前記セルアレイ領域内において、ビット線コンタクトを共有するように隣り合って配置された転送ゲートトランジスタのポリシリコンゲート電極間でゲート側壁絶縁膜を介して自己整合的に形成された導電性シリコンを用いたビット線コンタクト
とを具備することを特徴とする半導体装置。
【請求項２】
前記ビット線コンタクトは、その底面が前記転送ゲートトランジスタのドレイン拡散層に直接にコンタクトしており、その上面はサリサイドプロセスによりシリサイドが形成されており、
前記ポリシリコンゲート電極を含むワード線の上面はサリサイドプロセスによりシリサイドが形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート側壁絶縁膜は前記ビット線コンタクトとほぼ同じ高さまで形成されており、前記ゲート電極上のキャップ絶縁膜が存在しない状態で前記ワード線上面はサリサイドプロセスによりシリサイドが形成されており、前記ワード線上面のシリサイドよりも前記ビット線コンタクト上面のシリサイドの方が高い位置に存在していることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記セルアレイ外領域において、前記セルアレイ周辺トランジスタのポリシリコンゲート電極の上面および前記セルアレイ周辺トランジスタのドレイン／ソース領域として前記シリコン基板に選択的に形成された形成された拡散層の表面がそれぞれサリサイドプロセスによりシリサイドが形成されており、
前記セルアレイ周辺トランジスタのポリシリコンゲート電極の側面に形成されたゲート側壁絶縁膜は前記ポリシリコンゲート電極より高い位置まで延びている
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
ポリシリコンゲート電極を用いた転送ゲートトランジスタとキャパシタとからなるメモリセルのアレイがシリコン基板上に形成されたセルアレイ領域と、前記シリコン基板上にセルアレイ周辺トランジスタを含む周辺回路が形成されたセルアレイ外領域と、前記セルアレイ領域内において、ビット線コンタクトを共有するように隣り合って配置された転送ゲートトランジスタのポリシリコンゲート電極間でゲート側壁絶縁膜を介して自己整合的に形成された導電性シリコンを用いたビット線コンタクトとを備えた半導体装置を製造する際、
ゲート電極の形成、ゲート間ギャップの埋め込みと平坦化、セルフアラインプロセスによるビット線コンタクトの形成、ゲートキャップ絶縁膜の剥離、サリサイドプロセスの順に実施する工程を含むことを特徴とする半導体装置の製造方法。