(57)【要約】【課題】低インダクタンス及び有用なキャパシタンス値を維持し、制御されたＥＳＲ特性を有する多層セラミックコンデンサを提供すること。【解決手段】多層セラミックコンデンサ２０ａは、少なくとも１つの第１の電極要素２２を形成する複数の第１の導電層を備えている。複数の第２の電極要素２４は、選択された第１の電極要素２２と対向している。内部電極要素２２及び２４は、誘電材料の本体２６の内部にスタック配列されている。多層終端部３２及び３４の各々は、多層セラミックコンデンサ２０ａに接着された内部層２８及び内部層２８にメッキされた外部層３０を備えている。このような構成により、高周波インダクタンスが小さい、制御されたＥＳＲを示し、かつ、有用なキャパシタンス値を維持することができる多層セラミックコンデンサが提供される。【選択図】　図２Ａ
2004047983.tif 000002
【特許請求の範囲】
【請求項１】
低インダクタンスで、かつ、制御された抵抗特性を備
えた多層セラミックコンデンサであって、
各々が、それぞれ少なくとも１つの第１の電極要素を形成する複数の第１の導電層と、
各々が、それぞれ少なくとも１つの第２の電極要素を形成する複数の第２の導電層と、
多層セラミックコンデンサ本体を形成するように、個々の前記複数の第１及び第２の導電層が挟まれ、前記少なくとも１つの第１の電極要素の各々が、前記少なくとも１つの第２の電極要素の１つと対向する複数の誘電層と、
内部抵抗層及び外部導電層を備え、前記少なくとも１つの第１の電極要素の各々に電気接続された少なくとも１つの第１の多層終端部と、
前記内部抵抗層及び前記外部導電層を備え、前記少なくとも１つの第２の電極要素の各々に電気接続された少なくとも１つの第２の多層終端部と
を備えたことを特徴とする多層セラミックコンデンサ。
【請求項２】
前記第１及び第２の多層終端部の前記内部抵抗層の各々が、前記多層コンデンサ本体上に焼成された厚膜抵抗または重合体接着剤によって前記多層コンデンサ本体に貼付けられた厚膜抵抗のいずれかからなることを特徴とする請求項１に記載の多層セラミックコンデンサ。
【請求項３】
前記第１及び第２の多層終端部の前記内部抵抗層の各々が、メッキされた薄膜抵抗層またはスパッタされた薄膜抵抗層のいずれかからなることを特徴とする請求項１に記載の多層セラミックコンデンサ。
【請求項４】
前記第１及び第２の多層終端部の前記外部導電層が、ニッケル（Ｎｉ）、ニッケル−クロム合金（Ｎｉ／Ｃｒ）、銀（Ａｇ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）及び鉛−スズ合金（Ｐｂ／Ｓｎ）からなるグループから選択された材料からなることを特徴とする請求項１に記載の多層セラミックコンデンサ。
【請求項５】
前記内部抵抗層が、酸化ルテニウム及びガラスフリットの混合物からなることを特徴とする請求項１に記載の多層セラミックコンデンサ。
【請求項６】
前記第１及び第２の多層終端部の各々が、前記内部抵抗層と外部導電層の間の中間はんだ障壁層からなることを特徴とする請求項１に記載の多層セラミックコンデンサ。
【請求項７】
前記第１及び第２の多層終端部の各々が、前記第１及び第２の電極要素の露出部分にメッキされた少なくとも１つの金属フラッシュ部分からなり、その上に前記内部抵抗層が提供されていることを特徴とする請求項１に記載の多層セラミックコンデンサ。
【請求項８】
前記第１の多層終端部中の前記金属フラッシュ部分が、前記第１の電極要素の各々に電気接続され、かつ、前記第２の多層終端部中の前記金属フラッシュ部分が、前記第２の電極要素の各々に電気接続されていることを特徴とする請求項１に記載の多層セラミックコンデンサ。
【請求項９】
前記第１及び第２の電極要素の各々が、蛇行形状、メッシュ形状及び螺旋形状からなるグループから選択された形状に形成されていることを特徴とする請求項１に記載の多層セラミックコンデンサ。
【請求項１０】
選択された個々の前記第１及び第２の電極要素が、抵抗材料からなることを特徴とする請求項１に記載の多層セラミックコンデンサ。
【請求項１１】
選択された前記複数の誘電層が、損失性誘電材料からなることを特徴とする請求項１に記載の多層セラミックコンデンサ。
【請求項１２】
各々が、それぞれ少なくとも１つの第１の電極要素を形成する複数の第１の導電層と、
各々が、それぞれ少なくとも１つの第２の電極要素を形成する複数の第２の導電層と、
多層セラミックコンデンサ本体を形成するように、個々の前記複数の第１及び第２の導電層が挟まれ、前記少なくとも１つの第１の電極要素の各々が、前記少なくとも１つの第２の電極要素の１つと対向する複数の誘電層と、
前記多層セラミックコンデンサ本体の一部を貫通して形成され、かつ、終端部材料が充填され、該終端部材料が、前記第１の電極要素の各々を電気接続する役割を果たす少なくとも１つの第１のビアと
を備えたことを特徴とする多層セラミックコンデンサ。
【請求項１３】
前記多層セラミックコンデンサ本体の一部を貫通して形成され、かつ、終端部材料が充填された少なくとも１つの第２のビアを備え、該第２のビアを充填している前記終端部材料が、前記第２の電極要素の各々を電気接続する役割を果たすことを特徴とする請求項１２に記載の多層セラミックコンデンサ。
【請求項１４】
選択された前記第１のビア及び前記第２のビアを充填している前記終端部材料が、抵抗材料からなることを特徴とする請求項１３に記載の多層セラミックコンデンサ。
【請求項１５】
前記抵抗材料が酸化ルテニウムからなることを特徴とする請求項１４に記載の多層セラミックコンデンサ。
【請求項１６】
選択された前記第１及び第２のビアを充填している前記終端部材料に加えられたはんだボールを備えたことを特徴とする請求項１３に記載の多層セラミックコンデンサ。
【請求項１７】
前記第１及び第２の電極要素の各々が、蛇行形状、メッシュ形状、螺旋形状、Ｌ形、Ｏ形及びＵ形からなるグループから選択された形状に形成されていることを特徴とする請求項１２に記載の多層セラミックコンデンサ。
【請求項１８】
前記多層コンデンサ本体の周囲に加えられた少なくとも１つの外部終端部層と、
前記ビアを充填している前記終端部材料を、前記外部終端部に接続するための、前記多層セラミックコンデンサ本体の選択された外部位置に沿って提供された接続層と
を備えたことを特徴とする請求項１２に記載の多層セラミックコンデンサ。
【請求項１９】
前記ビアを充填している前記終端部材料が導電材料からなり、かつ、前記接続層が抵抗材料からなることを特徴とする請求項１８に記載の多層セラミックコンデンサ。
【請求項２０】
前記ビアを充填している前記終端部材料が抵抗材料からなり、かつ、前記接続層が導電材料からなることを特徴とする請求項１８に記載の多層セラミックコンデンサ。
【請求項２１】
前記接続層が抵抗ビアキャップに対応し、かつ、前記ビアを充填している前記終端部材料が導電材料からなることを特徴とする請求項１８に記載の多層セラミックコンデンサ。
【請求項２２】
前記ビアの内部表面をコーティングしている前記終端部材料が抵抗材料からなり、前記ビアを充填している前記終端部材料の残りが導電材料からなることを特徴とする請求項１２に記載の多層セラミックコンデンサ。
【請求項２３】
選択された前記第１及び第２の電極要素の各々が、抵抗材料からなることを特徴とする請求項１２に記載の多層セラミックコンデンサ。
【請求項２４】
前記第１及び第２の電極要素の各々が、蛇行形状、メッシュ形状及び螺旋形状からなるグループから選択された形状に形成されていることを特徴とする請求項１２に記載の多層セラミックコンデンサ。
【請求項２５】
選択された前記複数の誘電材料が、損失性誘電材料からなることを特徴とする請求項１２に記載の多層セラミックコンデンサ。
【請求項２６】
各々が、それぞれ少なくとも１つの第１の電極要素を形成する複数の第１の導電層と、
各々が、それぞれ少なくとも１つの第２の電極要素を形成する複数の第２の導電層と、
多層セラミックコンデンサ本体を形成するように個々の前記複数の第１及び第２の導電層が挟まれ、前記少なくとも１つの第１の電極要素の各々が、前記少なくとも１つの第２の電極要素の１つと対向する複数の誘電層と、
前記多層セラミックコンデンサ本体の選択された表面に沿って設けられた、第１及び第２の導電パッドと、
前記多層コンデンサ本体の周囲に加えられ、かつ、前記第１の電極要素の各々及び前記第１の導電パッドに電気接続された第１の抵抗材料層と、
前記多層セラミックコンデンサ本体の周囲に加えられ、かつ、前記第２の電極要素の各々及び前記第２の導電パッドに電気接続された第２の抵抗材料層と
を備えたことを特徴とする多層セラミックコンデンサ。
【請求項２７】
前記第１及び第２の導電パッドに結合されたはんだボールを備えたことを特徴とする請求項２６に記載の多層セラミックコンデンサ。
【請求項２８】
選択された前記第１及び第２の電極要素が、抵抗材料からなることを特徴とする請求項２６に記載の多層セラミックコンデンサ。
【請求項２９】
前記第１及び第２の電極要素の各々が、蛇行形状、メッシュ形状及び螺旋形状からなるグループから選択された形状に形成されていることを特徴とする請求項２６に記載の多層セラミックコンデンサ。
【請求項３０】
選択された前記複数の誘電層が、損失性誘電材料からなることを特徴とする請求項２６に記載の多層セラミックコンデンサ。
【請求項３１】
各々が、それぞれ少なくとも１つの第１の電極要素を形成する複数の第１の導電層と、
各々が、それぞれ少なくとも１つの第２の電極要素を形成する複数の第２の導電層と、
多層セラミックコンデンサ本体を形成するように個々の前記複数の第１および第２の導電層が挟まれ、前記第１の電極要素の各々が、前記第２の電極要素の１つと対向する複数の誘電層と、
選択された前記第１の電極要素及び前記第２の電極要素から延び、かつ、前記多層セラミックコンデンサ本体の選択された個々の面に露出し、該面に抵抗材料が印刷された複数の電極タブ部分と
を備えたことを特徴とする多層セラミックコンデンサ。
【請求項３２】
前記抵抗材料が酸化ルテニウムからなることを特徴とする請求項３１に記載の多層セラミックコンデンサ。
【請求項３３】
第１及び第２の個々の終端部を備え、選択された前記複数の電極タブ部分が、少なくとも１つの第１の電極要素の各々を前記第１の終端部に接続し、かつ、選択された前記複数の電極タブ部分が、少なくとも１つの第２の電極要素の各々を前記第２の終端部に接続することを特徴とする請求項３１に記載の多層セラミックコンデンサ。
【請求項３４】
前記多層セラミックコンデンサ本体の一部を貫通して形成され、かつ、終端部材料が充填された、少なくとも１つの個々の第１及び第２のビアを備え、前記第１のビアを充填している前記終端部材料が、前記第１の電極要素の各々を電気接続し、かつ、前記第２のビアを充填している前記終端部材料が、前記第２の電極要素の各々を電気接続することを特徴とする請求項３１に記載の多層セラミックコンデンサ。
【請求項３５】
前記第１及び第２のビアを充填している前記終端部材料が、抵抗材料からなることを特徴とする請求項３４に記載の多層セラミックコンデンサ。
【請求項３６】
選択された前記第１及び第２の電極要素が、抵抗材料からなることを特徴とする請求項３１に記載の多層セラミックコンデンサ。
【請求項３７】
選択された前記複数の誘電層が、損失性誘電材料からなることを特徴とする請求項３１に記載の多層セラミックコンデンサ。
【請求項３８】
前記複数の電極タブ部分の各々が、該電極タブ部分の実効抵抗が予め定められた量を超過するよう、所定の表面積で形成されていることを特徴とする請求項３１に記載の多層セラミックコンデンサ。
【請求項３９】
各々が、それぞれ少なくとも１つの第１の電極要素を形成する複数の第１の導電層と、
各々が、それぞれ少なくとも１つの第２の電極要素を形成する複数の第２の導電層と、
多層セラミックコンデンサ本体を形成するように個々の前記複数の第１及び第２の導電層が挟まれ、前記第１の電極要素の各々が、前記第２の電極要素の１つと対向する複数の誘電層と、
選択された前記第１の電極要素及び前記第２の電極要素から延び、かつ、前記多層セラミックコンデンサ本体の選択された個々の面に露出した複数の電極タブ部分と、
選択された前記複数の電極タブ部分及び前記電極タブ部分が延びている個々の第１及び第２の電極要素中に拡散され、導電率を変更する材料と
を備えたことを特徴とする多層セラミックコンデンサ。
【請求項４０】
前記導電率を変更する材料が、クロムからなることを特徴とする請求項３９に記載の多層セラミックコンデンサ。
【請求項４１】
第１及び第２の個々の終端部を備え、選択された前記複数の電極タブ部分が、少なくとも１つの第１の電極要素の各々を前記第１の終端部に接続し、かつ、選択された前記複数の電極タブ部分が、少なくとも１つの第２の電極要素の各々を前記第２の終端部に接続することを特徴とする請求項３９に記載の多層セラミックコンデンサ。
【請求項４２】
前記多層セラミックコンデンサ本体の一部を貫通して形成され、かつ、終端部材料が充填された、少なくとも１つの個々の第１及び第２のビアを備え、前記第１のビアを充填している前記終端部材料が、前記第１の電極要素の各々を電気接続し、かつ、前記第２のビアを充填している前記終端部材料が、前記第２の電極要素の各々を電気接続することを特徴とする請求項３９に記載の多層セラミックコンデンサ。
【請求項４３】
前記第１及び第２のビアを充填している前記終端部材料が、抵抗材料からなることを特徴とする請求項４２に記載の多層セラミックコンデンサ。
【請求項４４】
選択された前記第１及び第２の電極要素が、蛇行形状、メッシュ形状及び螺旋形状からなるグループから選択された形状で形成されていることを特徴とする請求項３９に記載の多層セラミックコンデンサ。
【請求項４５】
選択された前記第１及び第２の電極要素が、抵抗材料からなることを特徴とする請求項３９に記載の多層セラミックコンデンサ。
【請求項４６】
選択された前記複数の誘電層が、損失性誘電材料からなることを特徴とする請求項３９に記載の多層セラミックコンデンサ。
【請求項４７】
前記複数の電極タブ部分の各々が、該電極タブ部分の実効抵抗が予め決められた量を超過するよう、所定の表面積で形成されていることを特徴とする請求項３９に記載の多層セラミックコンデンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、等価直列抵抗（ＥＳＲ）が制御された低インダクタンスの多層セラミックコンデンサに関し、より詳細には、高周波性能を向上させるための多層セラミックコンデンサアセンブリに関する。さらに、本発明は、より低い高周波インダクタンスおよび制御された等価直列抵抗（ＥＳＲ；ｅｑｕｉｖａｌｅｎｔｓｅｒｉｅｓｒｅｓｉｓｔａｎｃｅ）を示す多層セラミックコンデンサに関する。
【背景技術】
【０００２】
より高速のマイクロプロセッサチップの開発、ならびにこれらのマイクロプロセッサチップに電力を供給するために使用される電力変換回路およびこれらのマイクロプロセッサチップによって駆動される回路の双方の小型化により、実効静電容量を維持しつつ有用なＥＳＲ値を有する、フットプリントが小さく、かつ、インダクタンスの小さいコンデンサの需要が増加している。このようなコンデンサは、論理ゲートを電流が流れている間に同時にスイッチングすることにより、電源バスの両端間に意図しない電源雑音（すなわち電圧変動）が生成されることを理由に必要とされている。このような電圧変動は、意図しない論理ゲートのスイッチングを引き起こすという望ましくない結果をもたらしている。
【０００３】
この雑音問題を処理するために、回路内の論理ゲートをスイッチングし、かつ、リフレッシュするための局部エネルギー源として作用する減結合コンデンサ（ｄｅｃｏｕｐｌｉｎｇｃａｐａｃｉｔｏｒ）が使用されているが、この業界の動向は、より低い電圧、より高い周波数で動作するシステムに向かっているため、等価直列抵抗を大きくする一方で、そのキャパシタンスを維持し、かつ、そのインダクタンスを最小化する、ＥＳＲが制御された低インダクタンスコンデンサを設計する必要がある。このようなコンデンサは、コンデンサに接続されている論理ゲートをリフレッシュするためのエネルギー源として働く一方で、あらゆる電圧変動内の電力スパイクに耐える能力を有することになる。
【０００４】
従来、巻き拡張ホイルセクション（ｗｏｕｎｄ，ｅｘｔｅｎｄｅｄｆｏｉｌｓｅｃｔｉｏｎ）を展伸加工（ｆｌａｔｔｅｎｉｎｇ）し、かつ、拡張ホイルセクションを端子片に溶接し、さらには拡張ホイルセクションに沿って、間隔を隔てた位置でホイル（ｆｏｉｌ；箔）をへり溶接（ｅｄｇｅｗｅｌｄｉｎｇ）した低インダクタンス巻きコンデンサが提供されている。他の巻きコンデンサは、金属結合を生成するために、拡張ホイルエッジ（ｅｘｔｅｎｄｅｄｆｏｉｌｅｄｇｅ）を、好ましくはソーイング（ｓａｗｉｎｇ）によって変形させることにより、低インダクタンスかつ低ＥＳＲ性能を提供している。タブは、ホイル端の近傍に取り付けられ、それにより、圧延プロセス中に複数のタブを挿入する必要のない、丸い巻込みコンデンサ（ｒｏｌｌｅｄｃａｐａｃｉｔｏｒ）を提供している。このようなコンデンサはすでに開示されており（例えば、特許文献１参照）、その内容を参照することによりそのすべてが本明細書に組み込まれるものである。
【０００５】
セラミック容量要素に使用される極めて限られた特定の誘電材料と組み合わせたセラミック電極／金属電極を使用した、より小さいインピーダンスおよびより小さいＥＳＲを可能にする他のコンデンサ、すなわち多重要素コンデンサが提供されている。このようなコンデンサはすでに開示されており（例えば、特許文献２参照）、その内容を参照することによりそのすべてが本明細書に組み込まれるものである。
【０００６】
上述した手法は、その目的は有用ではあるが、いずれの手法においても、低インダクタンスおよびデバイスの実効静電容量を維持しつつ、コンデンサのＥＳＲを大きくすることはできない。また、上述した手法も、デバイスが今日のエレクトロニクスに必要なより高い周波数で動作している間、有効に機能していない。今日のシステムは、多くのコンデンサを並列使用しているため、回路中の結合抵抗（インピーダンス）が、特に回路共振周波数において極端に小さくなっている。回路は、このような周波数およびその共振周波数の高調波でリンギングする固有の傾向がある。この現象により、不要な電気雑音が回路に生成され、それにより望ましくない不要な無線周波数（ＲＦ）信号が過度に放出されている。ＥＳＲを若干大きくすることにより、これらの望ましくない現象を抑制することができる。また、制御された回路インピーダンスにより、一般的に、電子デバイスの隣接する機能ステージ間の整合がより良好になり、かつ、電源から機能集積回路（ＩＣ）、特定用途向けＩＣ（ＡＳＩＣ）、プロセッサあるいは他のコンポーネントへの電力転送を大きくすることができる。同時に、低インダクタンスおよびその実効静電容量を維持することによってのみ、デバイスは、回路中におけるその機能を発揮し続けることができる。
【０００７】
ＥＳＲの特性は、他の知られているコンデンサ実施形態によっても改善されている。例えば、標準的な動作周波数におけるＥＳＲが最小化されたコンデンサおよびその対応する製造方法が、それぞれ開示されている（例えば、特許文献３及び４参照）。また、ＥＳＲ特性およびインピーダンス特性が改善された多層セラミック（ＭＬＣ）コンデンサが提供されている（例えば、特許文献５参照）。また、ＥＳＲが小さく、かつ、ＥＳＲの変化率が小さいコンデンサが開示されている（例えば、特許文献６参照）。
【０００８】
さらに、インダクタンス特性の改善を対象としたコンデンサ技術についても知られており、概ねキャパシタンスが大きく、かつ、インダクタンスの小さい、導電層と誘電層が交番する多層コンデンサに関する特許が発行されている（例えば、特許文献７参照）。また、高周波アプリケーションに使用される低インピーダンスアセンブリが開示されている（例えば、特許文献８参照）。浮遊インダクタンスの量を最少化するために設計されたコンデンサモジュールに関する特許が発行され（例えば、特許文献９参照）、また、多重ピンマトリックスコンデンサに関する、インダクタンス品質を低減するための態様を提供する特許が発行されている（例えば、特許文献１０参照）。
【０００９】
さらに、他の特定の性能特性を念頭に置いて設計された電子デバイスが知られており、エネルギー密度が高く、かつ、比エネルギーの大きい、破壊電圧の高い高性能コンデンサが開示されている（例えば、特許文献１１及び１２参照）。また、概ね広範囲の動作周波数レンジに渡って性能が改善されたコンデンサを対象とした特許が発行されている（例えば、特許文献１３参照）。
【００１０】
特定の望ましいコンデンサ構成が、複数の終端部層を備えた周辺終端部態様を使用して達成されており、多層端部終端部を備えたＭＬＣコンデンサが開示されている（例えば、特許文献１４および特許文献１５参照）。
【００１１】
多層電子構造またはこのようなデバイスを製造するための材料に関する、その他の参考文献がある（例えば、特許文献１６〜２３参照）。
【００１２】
現在の技術の必要性および知られているコンデンサ構成の欠点に鑑みて、今日の電子システムに必要なより高い周波数で動作することができる、ＥＳＲが制御された低インダクタンスコンデンサが提供されることが望ましい。特に、コンデンサを接続する回路内の論理ゲートのリフレッシュに必要なエネルギーを提供しつつ、電圧変動をフィルタリングするために動作することができる、ＥＳＲが制御された低インダクタンスの多層セラミックコンデンサが提供されることが望ましい。
【００１３】
多層コンデンサの分野および他の専用電子デバイスの分野においては、様々な態様およびその他の特徴が知られているが、本明細書において検討した問題のすべてを概ね処理した設計は、未だに出現していない。上述したすべての米国特許明細書の開示は、その内容を参照することにより、あらゆる目的に対して、本明細書に組み込まれるものである。
【００１４】
【文献１】
米国特許第４，５０９，１００号明細書
【文献２】
米国特許第５，９７３，９０７号明細書
【文献３】
米国特許第４，１６４，００６号明細書
【文献４】
米国特許第４，１０７，８３４号明細書
【文献５】
米国特許第４，４９９，５２４号明細書
【文献６】
米国特許第５，００６，９６４号明細書
【文献７】
米国特許第４，８５３，８２７号明細書
【文献８】
米国特許第５，３１３，３６３号明細書
【文献９】
米国特許第５，１４２，４３９号明細書
【文献１０】
米国特許第４，９１６，５７６号明細書
【文献１１】
米国特許第５，４８６，２７７号明細書
【文献１２】
米国特許第５，４１４，５８８号明細書
【文献１３】
米国特許第５，７２９，４５０号明細書
【文献１４】
米国特許第４，７４０，８６３号明細書
【文献１５】
米国特許第５，７１２，７５８号明細書
【文献１６】
米国特許第５，１８５，６９０号明細書
【文献１７】
米国特許第５，９５２，０４０号明細書
【文献１８】
米国特許第５，８０８，８５６号明細書
【文献１９】
米国特許第５，６８０，６８５号明細書
【文献２０】
米国特許第５，６０３，１４７号明細書
【文献２１】
米国特許第４，９４９，２１７号明細書
【文献２２】
米国特許第４，７０４，６５７号明細書
【文献２３】
米国特許第５，１３２，６１３号明細書
【考案の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、減結合コンデンサに関し、より高い周波数回路で動作するための前述の様々な限界、欠点およびその他諸々を処理し、かつ、認識するものである。より詳細には、本発明は、ＥＳＲが制御され、かつ、インダクタンスの小さい多層セラミック減結合コンデンサに関し、前述の様々な限界、欠点およびその他諸々を処理し、かつ、認識するものである。したがって、本発明により、多層セラミックコンデンサが提供される。
【００１６】
したがって、本発明の主な目的は、多層セラミックコンデンサを提供することである。これに関連して、本発明の他の目的は、より速度の速い回路に使用するための多層セラミックコンデンサを提供することである。さらに、本発明の他の目的は、低インダクタンスおよび有用なキャパシタンス値を維持する一方で、制御されたＥＳＲ特性を有する多層セラミックコンデンサを提供することである。
【００１７】
本発明のさらに他の主な目的は、多層セラミックコンデンサを製造する方法を提供することである。さらに本発明の他の目的は、制御されたＥＳＲ値を有する多層セラミックコンデンサを製造する方法を提供することである。これに関連して、本発明の他の目的は、低インダクタンスおよび有用なキャパシタンス値を維持しつつ、このようなコンデンサを製造する方法を提供することである。
【００１８】
本発明のさらに他の主な目的は、論理ゲートをリフレッシュし、かつ、現在の高周波電子回路では当たり前の電力スパイクをフィルタリングすることができる減結合コンデンサを提供することである。これに関連して、本発明の他の目的は、このような減結合コンデンサを、ＥＳＲが制御された低インダクタンス多層セラミックコンデンサの形態で提供することである。さらに、本発明の他の目的は、数十ミリオームから数百ミリオームのＥＳＲ値を有するこのような多層セラミック減結合コンデンサを提供することである。
【課題を解決するための手段】
【００１９】
本発明によれば、多層セラミックコンデンサは、それぞれ少なくとも１つの第１の電極要素を形成する複数の第１の導電層を備えており、前述の目的を達成するために、このような第１の電極要素の各々は、第１の終端部に電気接続されている。また、誘電層が、このような複数の第１の導電層の各々の上に配置されている。さらに、それぞれ少なくとも１つの第２の電極要素を形成する複数の第２の導電層が、誘電層の各々の上に配置され、第２の終端部に電気接続されている。また、追加誘電層が、複数の第２の導電層の各々の上に配置されている。
【００２０】
完成した多層セラミックコンデンサは、複数の第１の電極要素および複数の第２の電極要素を交互に備えており、第１の電極要素の各々が、少なくとも１つの第２の電極要素の１つと対向するスタック（ｓｔａｃｋ）を形成している。第１および第２の終端部は、抵抗層、メッキ導電層、はんだ障壁層等を含む複数の材料層を取り囲んでいる。このような材料層は、様々な順序で提供されている。
【００２１】
本発明による、層化されたこのような終端部の一例示的な開示は、第１および第２の個々の終端部のための第１および第２の終端部層に関している。第１の内部終端部層が、知られている任意の終端部方法を使用して多層セラミックコンデンサに接着され、この第１の内部終端部層の上に、少なくとも１つの外部終端部層がメッキされている。このような実施形態では、内部終端部層は、導電メッキ層または厚膜抵抗のいずれかを備えている。例示的な厚膜抵抗コンポーネントは、約５０対５０の二酸化ルテニウム（ＲｕＯ２）とガラスフリットまたは他のいくつかの適切な材料の混合物で形成されている。同様に、内部終端部層は、有機抵抗材料、すなわちメッキあるいはスパッタが施された、抵抗材料に転換することができるニッケル、クロムあるいはタンタルなど、抵抗特性を有する、あるいは抵抗特性を持たせることができる材料からなっている。内部抵抗層を取り囲んでメッキされる導電終端部層は、Ｎｉ、Ｎｉ／Ｃｒ、Ａｇ、Ｐｄ、Ｓｎ、Ｐｂ／Ｓｎ等からなっている。このようなコンデンサが卑金属（ｂａｓｅｍｅｔａｌ）コンデンサである他の実施形態では、Ｎ２焼成抵抗材料が、終端部または終端部の一部として使用されている。
【００２２】
開示技術による、制御された抵抗特性を備えた他の例示的な多層終端部は、内部層、外部層および中間層からなる、第１および第２の３層終端部に対応している。内部層は、例えば、焼成された厚膜抵抗または重合体接着剤で貼付けられた厚膜抵抗のいずれかからなっている。また、内部層は、既に開示したメッキ抵抗材料に対応している。中間層は、はんだ障壁層、例えば内部抵抗層にメッキされたＮｉはんだ障壁層からなっている。外部層は、メッキされたＮｉ、Ｎｉ／Ｃｒ、Ａｇ、Ｐｄ、Ｓｎ、Ｐｂ／Ｓｎ、または他の適切なメッキはんだなどの導電層からなっている。
【００２３】
開示技術による、制御された抵抗特性を備えたさらに他の例示的な多層終端部は、メッキされた第１の端部終端部層の上に、第２、第３および第４のラップアラウンド層（ｗｒａｐ―ａｒｏｕｎｄｌａｙｅｒ）が設けられた、第１および第２の４層終端部に対応している。より詳細には、第１の端部層は、コンデンサデバイスの、通常、デバイスの周囲に沿って内部電極要素が露出する端部表面にメッキまたは焼成された導電材料、すなわち金属「フラッシュ」に対応している。第１の導電層を覆っている、デバイスの選択された隣接表面を包み込んでいることが好ましい第２の層は、制御されたインピーダンスをコンデンサデバイスに付与する、厚膜抵抗、すなわちメッキされた抵抗材料層からなっている。同じくラップアラウンド層であることが好ましい第３の層は、はんだ障壁層、例えば、第２の抵抗層の上にメッキされたＮｉはんだ障壁層からなっている。第４の外部層は、メッキされたＮｉ、Ｎｉ／Ｃｒ、Ａｇ、Ｐｄ、Ｓｎ、Ｐｂ／Ｓｎ、または他の適切なメッキはんだなどの導電層からなっている。
【００２４】
本発明による様々な他の実施形態を形成するために、上述した例示的な多層抵抗終端部の各々を変更し、あるいは組み合わせることができることを理解すべきである。例えば、開示したように、様々な種類の、様々な量の材料を、様々な順序で提供し、それにより、すべて本発明の精神および範囲内である様々な多層終端部を形成することができる。
【００２５】
例示的な他の実施形態では、それぞれ少なくとも１つの第１の電極要素を形成する複数の第１の導電層を備えた多層セラミックコンデンサが提供される。このような第１の電極要素の各々は、第１の終端部に電気接続されている。また、誘電層が、このような複数の第１の導電層の各々の上に配置されている。さらに、それぞれ少なくとも１つの第２の電極要素を形成する複数の第２の導電層が、誘電層の各々の上に配置され、第２の終端部に電気接続されている。また、付加的な誘電層が、複数の第２の導電層の各々の上に配置されている。
【００２６】
完成した多層セラミックコンデンサは、複数の第１の電極要素および複数の第２の電極要素を交互に備えており、第１の電極要素の各々が、少なくとも１つの第２の電極要素の１つと対向するスタックを形成している。このような複数の第１および第２の電極要素の各々は、電流経路の長さを長くするために、平らなプレート以外の形状に形成されている。螺旋、メッシュあるいは蛇行パターンを始めとする複数の代替形状を使用して、デバイスを貫通するより長い電流経路を提供することにより、コンデンサの等価直列抵抗（ＥＳＲ）を大きくすることができる。
【００２７】
他の例示的な他の実施形態では、それぞれ少なくとも１つの第１の電極要素を形成する複数の第１の導電層を備えた多層セラミックコンデンサが提供される。このような第１の電極要素の各々は、第１の終端部に電気接続されている。また、誘電層が、このような複数の第１の導電層の各々の上に配置されている。さらに、それぞれ少なくとも１つの第２の電極要素を形成する複数の第２の導電層が、誘電層の各々の上に配置され、第２の終端部に電気接続されている。また、付加的な誘電層が、複数の第２の導電層の各々の上に配置されている。
【００２８】
完成した多層セラミックコンデンサは、複数の第１の電極要素および複数の第２の電極要素を交互に備えており、第１の電極要素の各々が、少なくとも１つの第２の電極要素の１つと対向するスタックを形成している。第１および第２の終端部の少なくとも１つは、多層セラミックコンデンサを貫通するビア（ｖｉａ）を備えている。このようなビアは、両方ではなく、複数の第１の電極要素または複数の第２の電極要素のいずれか一方に電気接続されている。このようなビアには、ＲｕＯ２または他の適切な厚膜もしくは重合体抵抗材料が充填されている。このようなビアと直接電気接触していない方の電極要素は、孔が穿たれた平らなプレートを始めとする任意の適切な形状にすることができ、あるいはデバイスの本体を貫通するビアの通路を妨害することのない他の任意の形状にすることができる。
【００２９】
さらに他の例示的な他の実施形態では、それぞれ少なくとも１つの第１の電極要素を形成する複数の第１の導電層を備えた多層セラミックコンデンサが提供される。このような第１の電極要素の各々は、第１の終端部に電気接続されている。また、誘電層が、このような複数の第１の導電層の各々の上に配置されている。さらに、それぞれ少なくとも１つの第２の電極要素を形成する複数の第２の導電層が、誘電層の各々の上に配置され、第２の終端部に電気接続されている。また、追加的な誘電層が、複数の第２の導電層の各々の上に配置されている。
【００３０】
完成した多層セラミックコンデンサは、複数の第１の電極要素および複数の第２の電極要素を交互に備えており、第１の電極要素の各々が、少なくとも１つの第２の電極要素の１つと対向するスタックを形成している。このような電極要素の一部またはすべては、抵抗材料からなっている。この開示では、電極要素は、低温の共焼成（ｃｏ―ｆｉｒｅｄ）セラミックを使用して形成されている。このような材料の１つはＲｕＯ２である。他の開示では、電極要素は、ＲｕＯ２を使用する場合に類似した、より高い温度を使用して形成されている。このような材料には、Ｎｉ／Ｃｒ合金、Ｎｉ／Ｐ合金あるいはＰｄ／Ａｇ合金、および様々な窒化物、および／または他の適切な材料がある。
【００３１】
さらに他の例示的な他の実施形態では、複数の第１の電極要素および複数の第２の電極要素を交互に備え、第１の電極要素の各々が、複数の第２の電極要素の少なくとも１つと対向するスタックを形成する多層セラミックコンデンサが提供される。この他の実施形態では、誘電材料が損失性（つまり、電気エネルギーを減衰あるいは散逸させることができる）誘電材料に変更されており、それにより、このような多層セラミックコンデンサの製造中に、制御された抵抗能力を提供している。
【００３２】
他の例示的な他の実施形態では、それぞれ複数の第１の電極要素および複数の第２の電極要素を形成する、複数の第１の導電層および複数の第２の導電層を備えた多層セラミックコンデンサが提供される。このような第１および第２の電極要素は交互に配置されており、したがって、互いに対向するスタックを形成している。このような電極要素の各々は、終端部に電気接続されている。第１の電極要素は、第１の極性の終端部に接続され、第２の電極要素は、第２の極性の終端部に接続されている。第１の極性と第２の極性は、相対する極性になっている。
【００３３】
このような実施形態では、電極要素の各々は、拡張電極タブ部分によって、それぞれの終端部に電気接続されている。通常、このようなタブは、ニッケルなどの電気導電材料からなっている。この他の実施形態では、タブを構成している材料の導電率を変更することができる追加材料が、タブ構造材料中に拡散されている。したがって、このような追加材料は、電極要素自体の一部にも拡散されている。タブ構造材料に追加することができるこのような追加材料の１つは、クロムである。このようにタブ構造（実施形態によっては、電極要素にも）に材料を追加することにより、デバイスを構築している間に、そのデバイスのＥＳＲを制御することができる。
【００３４】
前述した例示的な実施形態に対する他の実施形態では、内部電極要素をそれぞれの終端部に接続しているタブ構造は、電極要素自体に類似した従来の導電材料ではなく、それに代わって抵抗材料で形成されている。電極タブを抵抗材料で印刷することにより、ＥＳＲが制御された本技術による他の実施形態が提供される。前述した例示的な実施形態に対するさらに他の実施形態では、電流が流れる表面積を狭くするためにタブ構造の幅が狭くなっており、それにより、所定の値に対するＥＳＲを大きくしている。
【００３５】
最後に、他の例示的な他の実施形態では、それぞれ少なくとも１つの第１の電極要素を形成する複数の第１の導電層を備えた多層セラミックコンデンサが提供される。このような第１の電極要素の各々は、少なくとも１つの第１の終端部に電気接続されている。また、誘電層が、このような複数の第１の導電層の各々の上に配置されている。さらに、それぞれ少なくとも１つの第２の電極要素を形成する複数の第２の導電層が、誘電層の各々の上に配置され、少なくとも１つの第２の終端部に電気接続されている。また、付加的な誘電層が、複数の第２の導電層の各々の上に配置されていることもできる。
【００３６】
完成した多層セラミックコンデンサは、複数の第１の電極要素および複数の第２の電極要素を交互に備えており、第１の電極要素の各々が、少なくとも１つの第２の電極要素の１つと対向するスタックを形成している。このような複数の第１および第２の終端部の少なくとも１つは、多層セラミックコンデンサを貫通するビアを充填する抵抗材料または導電材料のいずれかからなっている。このようなビアは、両方ではなく、複数の第１の電極要素または複数の第２の電極要素のいずれか一方に電気接続されている。多層セラミックコンデンサの外側の抵抗表面を使用して、多層セラミックコンデンサのどこかで、少なくとも１つのビアが少なくとも１つの同一極性の終端部に接続されている。他の方法としては、半径方向の抵抗印刷を使用して、多層セラミックコンデンサのどこかで、少なくとも１つのビアおよびその抵抗材料キャップを、少なくとも１つの終端部に接続することもできる。
【００３７】
開示技術によるさらに他の実施形態により、それぞれ少なくとも１つの電極要素を備えた、第１および第２の内部導電層を備えたコンデンサデバイスが提供される。この第１および第２の内部導電層のスタックには、選択された第１および第２の電極要素が互いに対向するように誘電層が挟まれている。デバイスの選択された頂部層または底部層の上に、導電パッドまたは他の終端部接続部が設けられていることが好ましく、さらに、デバイスの、内部電極要素が露出している端部に沿って、制御された厚膜抵抗、すなわちメッキされた抵抗層が設けられていることが好ましい。抵抗要素は、内部電極要素と外部導電終端部部分の間に電気接続が形成されるよう、導電パッドが設けられた表面を包み込んでいる。
【００３８】
開示技術の他の目的および利点については、以下の詳細な説明の中で示されており、あるいは当分野技術者には、以下の詳細な説明から明らかになるであろう。また、本明細書により、本発明の精神および範囲を逸脱することなく、本発明の様々な実施形態および用途の中で、とりわけ例を挙げて説明し、かつ、考察する特徴および材料に対する変更および変形形態を実践することができることをさらに理解すべきである。このような変形形態には、上述した、かつ、考察した手段、特徴および材料と等価の手段、特徴および材料の代用、および様々な部品、要素、特徴等の機能的または位置的逆転が含まれるが、これらに限定されるものではない。
【００３９】
さらに、本発明による様々な実施形態および現時点で好ましい様々な実施形態には、本発明による方法ステップ、特徴、要素、あるいはそれらの等価物（図には明白に示されていない、あるいは詳細説明の中で言及されていない方法ステップ、特徴、またはそれらの構成の組合せを含む）の様々な組合せまたは構成が含まれていることを理解すべきである。
【００４０】
本発明のこれらおよびその他の方法ステップ、特徴、態様および利点については、本明細書の以下の部分を参照することにより、より良く理解されよう。本明細書に組み込まれ、かつ、本明細書の一部をなす添付の図面は、本発明の少なくとも１つの実施形態を示したものであり、開示技術の原理を記述と共に説明したものである。
【発明を実施するための最良の形態】
【００４１】
次に、本発明の好ましい実施形態について説明する。それらの実施形態については、添付の図面に完全に示されている。このような実施形態は、本発明を説明するためのものであって、この実施形態によって本発明が制限されるものではない。本発明の精神および範囲を逸脱することなく、様々な改変および変形形態を加えることができることは、当分野技術者には明らかであろう。例えば、一実施形態の一部として図に示し、あるいは説明する特徴を他の実施形態に使用して、さらに他の実施形態をもたらすことができる。望ましい特定のユーザ基準を満たすために、材料および／または特性が選択された、さらに他の実施形態を実践することもできる。したがって、本発明は、このような改変および変形形態を、本発明の特徴およびそれらの等価物の範囲内として包含することを意図している。
【００４２】
上述したように、本発明は、詳細には、高い動作周波数で有用なキャパシタンス値を維持する一方で、インダクタンスが小さく、かつ、等価直列抵抗（ＥＳＲ）が制御された多層セラミックコンデンサに関している。図１のインピーダンス対周波数のグラフに示すように、典型的なコンデンサのインピーダンスＺ（曲線Ａで示す）は、周波数が、インピーダンスがコンデンサのＥＳＲに等しくなるポイントである共振周波数に近づくにつれて小さくなっている。開示技術による特定の実施形態の性能（曲線Ｂで示す）は、典型的なコンデンサの性能曲線に概ね従う一方で、共振時（したがって、インピーダンスがＥＳＲである）におけるインピーダンスが、従来の多層コンデンサの性能より多少高くなっている点で異なっている。ＥＳＲが高くなっていることにより、デバイスによるＲＦ信号の放出がより最少化され、かつ、電子デバイス内の隣接する機能ステージのインピーダンス整合が促進される。この性能改善は、本明細書において説明するあらゆる好ましい多数の他の実施形態を通して達成されている。
【００４３】
本発明による第１実施形態では、図２Ａ、図２Ｂ、図２Ｃおよび図２Ｄに示すように、多層セラミックコンデンサは多層終端部を備えている。このような多層終端部の少なくとも１つの層は、制御された付加的ＥＳＲが個々のコンデンサデバイスに提供されるよう、抵抗材料からなっている。図２Ａ、図２Ｂ、図２Ｃおよび図２Ｄは、多層セラミックコンデンサ２０ａ、２０ｂ、２０ｃおよび２０ｐをそれぞれ示している。本発明によれば、例示的セラミックコンデンサの各々は、それぞれ少なくとも１つの第１の電極要素２２を形成する複数の第１の導電層を備えている。複数の第２の電極要素２４は、選択された第１の電極要素２２と対向している。これらの電極要素２２および２４は、誘電層２６の内部にスタック配列されている。このようなスタック配列は、セラミックコンデンサ２０ａ、２０ｂ、２０ｃおよび２０ｐのデバイス本体を形成するために、複数の誘電層２６が挟まれ、かつ、圧縮された第１および第２の導電層の配列として言い換えることができる。図２Ａ、図２Ｂ、図２Ｃおよび図２Ｄに開示するコンデンサ実施形態によれば、第１および第２の終端部は複数の層からなっており、そのうちの少なくとも１つは、抵抗材料に対応している。
【００４４】
図２Ａに示す例示的な実施形態によれば、多層終端部３２および３４の各々は、知られている任意の終端部方法を使用してコンデンサ本体２０ａに接着された内部層２８、および内部層２８にメッキされた外部層３０を備えている。このような実施形態では、このような内部層２８は、約５０対５０の二酸化ルテニウム（ＲｕＯ２）とガラスフリットまたは他のいくつかの適切な材料の混合物である。他の方法としては、内部層２８は有機抵抗材料からなっている。このような内部層２８は、強力な接着結合を誘電層２６に提供し、かつ、優れた熱膨張特性を提供している。このような材料の場合、すべてのコンデンサに固有の熱衝撃問題（つまり、連続的に加熱かつ冷却され、終端部３２および３４がセラミック本体２０から分離する情況）が軽減される。内部層２８にメッキされ、内部層２８を完全に取り囲む外部層３０は、Ｎｉ、Ｎｉ／Ｃｒ、Ａｇ、Ｐｄ、Ｓｎ、Ｓｎ／Ｐｄ等からなっている。このようなコンデンサが卑金属からなる場合、他の方法として、Ｎ２焼成抵抗材料を終端部３２および３４に使用することもできる。
【００４５】
図２Ｂは、スタック構成を形成するために誘電層２６が挟まれた第１の電極要素２２および第２の電極要素２４を備えた図２Ａと類似のデバイス本体を有する、本発明による例示的多層コンデンサ２０ｂを示した図である。第１および第２の終端部３２’および３４’は、それぞれ内部層１０、外部層１４および中間層１２からなる３層構成に対応している。内部層１０は、例えば、焼成された厚膜抵抗または重合体接着剤で張付けられた厚膜抵抗のいずれかからなっている。他の方法としては、内部層１０は、既に開示した、メッキされた抵抗材料に対応している。中間層１２は、はんだ障壁層、例えば、内部抵抗層１０の上にメッキされたＮｉはんだ障壁層からなっている。また、外部層１４は、メッキされたＮｉ、Ｎｉ／Ｃｒ、Ａｇ、Ｐｄ、Ｓｎ、Ｐｂ／Ｓｎ、または他の適切なメッキはんだなどの導電層からなっている。
【００４６】
図２Ｃは、スタック構成を形成するために誘電層２６が挟まれた第１の電極要素２２および第２の電極要素２４を備えた図２Ａおよび図２Ｂと類似のデバイス本体を有する、本発明による例示的な多層セラミックコンデンサ２０ｃを示した図である。第１および第２の終端部３２”および３４”は、第１のメッキされた終端部層１６の頂部に、第２、第３および第４のラップアラウンド層が設けられた４層構成に対応している。より詳細には、第１の終端部層１６は、コンデンサデバイスの、通常、デバイスの周囲に沿って内部電極要素２２および２４が露出する端部表面にメッキまたは焼成された導電材料すなわち金属「フラッシュ」に対応している。第１の導電層１６を覆っている、デバイスの選択された隣接表面を包み込んでいることが好ましい第２の層１０は、制御されたインピーダンスをコンデンサデバイスに付与する、厚膜抵抗、すなわちメッキされた抵抗材料層からなっている。同じくラップアラウンド層であることが好ましい第３の層１２は、はんだ障壁層、例えば、第２の抵抗層の上にメッキされたＮｉはんだ障壁層からなっている。また、第４の外部層１４は、メッキされたＮｉ、Ｎｉ／Ｃｒ、Ａｇ、Ｐｄ、Ｓｎ、Ｐｂ／Ｓｎ、または他の適切なメッキはんだなどの導電層からなっている。
【００４７】
また、図２Ｃに示す例示的な容量実施形態２０ｃに関しては、内部メッキ層１６が、図に示すような連続したメッキ材料層である必要がないことを理解すべきである。デバイスの、内部電極が露出する周囲に、導電材料のメッキを施すだけの十分な時間だけ、スタック化されたデバイス本体（終端部を持たない）を適切なメッキ槽に浸すことができる。これにより、メッキ層１６の個々の部分が、デバイスの周囲に沿って効果的に形成される。メッキ槽により長く浸すことにより、このような個々の部分が共に拡張し、図２Ｃに示すようなメッキ材料層１６が形成される。露出した内部電極位置に導電材料を徐々に増加させるこのプロセスは、電極への付着を容易にしている。また、当分野においては容易に理解される、メッキ槽への露出以外の代替プロセスを利用して、本発明による導電メッキ部１６を形成することもできる。このような態様を、本発明によって開示される他の終端部と共に利用することができることをさらに理解すべきである。
【００４８】
図２Ｄは、図２Ｃのメッキ材料層１６に関連して考察した導電部分の特定の実施例を示した図である。図２Ｄに示す例示的な容量実施形態２０ｐは、スタック構成を形成するために、誘電層２６が挟まれた第１の電極要素２２および第２の電極要素２４をそれぞれ備えた図２Ａ〜図２Ｃと類似のデバイス本体を示している。第１および第２の終端部３２”’および３４”’は、図２Ａに関連して説明した内部層２８および外部層３０を備えた２層構成にそれぞれ対応している。終端部層２８および３０を加える前に、導電部２３が、図２Ｄに示すデバイス本体上に形成される。これらの導電部は、デバイスの周囲に沿った露出電極位置に形成されたメッキ材料部分を表している。導電部２３を、導電部２３が相互に拡張するよう、徐々にさらに十分に増加させることにより、図２Ｃの層１６のように連続した層が形成される。
【００４９】
図３Ａおよび図３Ｂは、合理的により小さいインダクタンスおよび有用な容量値を維持し、かつ、セラミックコンデンサ２０ｄおよび２０ｅのＥＳＲをさらに大きくするために、本発明による好ましいあらゆる実施形態に使用することができる他の電極要素１２４および２２４の設計を示した図である。図３Ａは、蛇行設計を示したもので、経路の長さが長くなっているため、電極要素の抵抗が大きくなっている。蛇行レイアウトの各々の「脚」の内部に生成されるインダクタンスの増加は、隣接する「脚」に生成される、実質的に等しく、かつ、相対するインダクタンスによって相殺される。その結果、低インダクタンスのいくつかの面が犠牲にはなるが、実効ＥＳＲが大きくなる。コンデンサ実施形態中の電極要素１２４の各々は、周囲の終端部１３４に接続されている。また、対向する、図３Ａの設計と類似した構成の電極を利用し、かつ、周囲の終端部１３２に接続することもできる。このような対向する電極要素を、本発明による多層セラミックコンデンサに使用する場合、誘電層１２６によって分離されることが好ましい。
【００５０】
図３Ｂは、メッシュパターン２２４全体に渡って交差した多数の「脚」によって、上述した蛇行パターン１２４と同様に機能する、メッシュ設計の電極要素２２４を示したものである。また、このようなパターンは、多層デバイスを貫通する、より長い電流経路を提供し、それにより実効ＥＳＲが大きくなっている。
【００５１】
図４に示す第２実施形態では、本発明による多層セラミックコンデンサ２０ｆは、それぞれ少なくとも１つの第１の電極要素２２を形成する複数の第１の導電層を備え、このような第１の電極要素２２の各々は、第１の終端部３６に電気接続されている。このような終端部３６は、多層セラミックコンデンサ２０ｆを貫通して開口したビアであり、抵抗材料が完全に充填されているか、あるいはビアの内部に沿って抵抗材料がコーティングされている。
【００５２】
さらに、誘電層２６が、このような複数の第１の電極要素２２の各々の上に配置されている。また、それぞれ少なくとも１つの第２の電極要素２４を形成する複数の第２の導電層が、誘電層２６の各々の上に配置され、相対する極性の終端部に電気接続されている。
【００５３】
したがって、完成した多層セラミックコンデンサ２０ｆは、複数の第１の電極要素２２および複数の第２の電極要素２４を交互に備え、第１の電極要素２２の各々が、少なくとも１つの第２の電極要素２４の１つと対向し、かつ、介在する誘電層２６によって分離されたスタックを形成している。第１の電極要素の各々は、概ね平らなプレートであるか、あるいは図３Ａおよび図３Ｂに関連して上述した他の要素構成のいずれか１つである。このような終端部ビア３６との電気接触を回避する必要のある第２の電極要素の形状は、当分野で知られているＬ形、Ｏ形あるいはＵ形のいずれかである。終端部ビア３６には、はんだボール３８が付着され、印刷回路基板すなわち外部回路へのデバイスの電気接続を容易にしている。
【００５４】
図５に示す第３実施形態では、それぞれ少なくとも１つの第１の電極要素２２を形成する複数の第１の導電層を備えた多層セラミックコンデンサ２０ｇが提供される。このような第１の電極要素２２の各々は、第１の終端部に電気接続されている。また、誘電層２６が、このような複数の第１の導電層の各々の上に配置されている。さらに、それぞれ少なくとも１つの第２の電極要素２４を形成する複数の第２の導電層が、誘電層２６の各々の上に配置され、第２の終端部３４に電気接続されている。
【００５５】
完成した多層セラミックコンデンサ２０ｇは、複数の第１の電極要素２２および複数の第２の電極要素２４を交互に備え、第１の電極要素２２の各々が、少なくとも１つの第２の電極要素２４の１つと対向するスタックを形成している。このような電極要素２２および２４の一部またはすべては、抵抗材料からなっている。この実施形態によれば、電極要素２２および２４は、低温共焼成セラミックを使用して形成されている。このような材料の１つはＲｕＯ２である。他の実施形態では、このような電極要素２２および２４は、ＲｕＯ２を使用する場合に類似した、より高い温度を使用して形成されている。このような材料には、Ｎｉ／Ｃｒ合金、Ｎｉ／Ｐ合金あるいはＰｄ／Ａｇ合金、および様々な窒化物、および／または他の適切な材料がある。このような多種多様な材料を使用することにより、製造者は、製造プロセスおよび完成デバイスに対する望ましいＥＳＲに基づいて、適切な材料を選択することができる。
【００５６】
図６Ａは、本発明によるさらに他の実施形態を示した図である。これまでと同様、セラミック多層コンデンサ２０ｈが提供されている。このような多層セラミックコンデンサ２０ｈは、それぞれ少なくとも１つの第１の電極要素２２を形成する複数の第１の導電層を備えている。このような第１の電極要素２２の各々は、第１の終端部に電気接続されている。このような複数の第１の導電層の各々の上に、誘電層２６が配置されている。さらに、それぞれ少なくとも１つの第２の電極要素２４を形成する複数の第２の導電層が、誘電層２６の各々の上に配置され、第２の終端部３４に電気接続されている。
【００５７】
完成した多層セラミックコンデンサは、複数の第１の電極要素２２および複数の第２の電極要素２４を交互に備え、第１の電極要素２２の各々が、少なくとも１つの第２の電極要素２４の１つと対向するスタックを形成している。この好ましい例示的実施形態では、誘電材料は、当分野技術者に知られている任意の方法によって、損失性の材料に作られていてもよい。誘電体を損失性にすることにより、誘電体中の電子流に対する抵抗が小さくなり、したがって、デバイスの散逸率（ＤＦ；ｄｉｓｓｉｐａｔｉｏｎｆａｃｔｏｒ）が大きくなっている。これは、デバイスのインピーダンスを大きくする効果に対応している。
【００５８】
図６Ｂに示すように、本発明による第５実施形態では、それぞれ少なくとも１つの第１の電極要素２２を形成する複数の第１の導電層を備えた多層セラミックコンデンサ２０ｉが提供される。このような第１の電極要素２２の各々は、第１の終端部に電気接続されている。また、誘電層２６が、このような複数の第１の導電層の各々の上に配置されている。さらに、それぞれ少なくとも１つの第２の電極要素２４を形成する複数の第２の導電層が、誘電層２６の各々の上に配置され、第２の終端部３４に電気接続されている。
【００５９】
完成した多層セラミックコンデンサは、複数の第１の電極要素２２および複数の第２の電極要素２４を交互に備え、第１の電極要素２２の各々が、少なくとも１つの第２の電極要素２４の１つと対向するスタックを形成している。第１の電極要素２２または第２の電極要素２４は、多層セラミックコンデンサ２０ｉの周囲まで完全に延びているか、あるいは多層セラミックコンデンサの完全に境界内のより大きい電極要素から、多層セラミックコンデンサ２０ｉの周囲まで延びたタブ部分が設けられている。電極要素から延びた何らかのタブ構造を備えた内部電極要素２２および２４は、通常、電気を電極要素２２および２４から終端部３２および３４へ容易に伝導し、かつ、製造が容易で、材料の接着が容易でかつ信頼性が高く、また、熱衝撃特性が良好な材料からなっている。電極要素およびタブ構造３８の形成に頻繁に使用されているこのような材料の１つは、ニッケルである。
【００６０】
図６Ｂに示す例示的な実施形態によれば、電極要素２４の、多層セラミックコンデンサの周囲まで延びた部分３７は、クロムを拡散させたニッケルなどの抵抗合金で形成されている。この構成は、終端部する前に、クロム、リンあるいは窒化物などの拡散可能な材料を、多層セラミックコンデンサ２０ｉの外部にコーティングすることによって達成される。抵抗合金部３７の代替材料の選択肢には、Ｎｉ／ＰまたはＰｄ／Ａｇ合金および様々な窒化物が含まれている。また、この部分は、高温の非酸化大気中に晒され、拡散合金部３７が形成されることが好ましい。このプロセスは、層化された多層セラミックコンデンサのスタックを初期焼成した後に実施することができ、そのために、多層セラミックコンデンサ２０ｉを、より高い焼成温度ではなく、せいぜい摂氏二三百度程度の温度に晒すことができる点で有利である。このような拡散抵抗合金部３７を備えた多層セラミックコンデンサにより、タブまたは電極要素２２および２４の、多層セラミックコンデンサの周囲まで延びた部分の抵抗を大きくする一方で、必要な導電率が多層セラミックコンデンサに提供され、それにより、多層セラミックコンデンサ２０ｉ全体のＥＳＲの値を決定することができる。
【００６１】
既に言及したように、多層セラミックコンデンサの多くは、多層セラミックコンデンサの内部に完全に含まれた、電極要素を周囲終端部に電気接続するためのタブ構造を備えた内部電極要素を備えている。図７Ａに示す、本発明による第６実施形態によれば、制御されたＥＳＲを多層セラミックコンデンサ２０ｊに付加する一方で、電極要素２４を周囲終端部３４に接続するタブ構造３８が改変されている。同様に改変されたタブを、電極要素２２および終端部３２（図示せず）に使用することもできる。このような多層セラミックコンデンサ２０ｊによれば、電極要素２２、２４および終端部３２および３４は、選択された導電材料に対応しているが、電極タブ部分３８には、電極要素とその対応する終端部の間に電気接続がもたらされ、かつ、同じく制御された追加ＥＳＲ値が多層セラミックコンデンサ２０ｊに提供されるよう、抵抗材料が印刷されている。
【００６２】
他の方法としては、開示技術によれば、タブ構造３８の構造を変更することによって、同様の結果を得ることができる。図７Ｂに示すように、第２の電極要素２４をその終端部３４に接続しているタブ構造３８の幅を狭くし、それにより、電気エネルギーの流路を制限し、タブ構造の抵抗を大きくすることができる。多層セラミックコンデンサ２０ｋの内部における抵抗のこのような増加により、多層セラミックコンデンサ２０ｋの総合ＥＳＲが直接増加する。このような方法の場合、より狭いプロファイル４０に対して、タブ構造３８の幅を慎重に操作することにより、製造者は、多層セラミックコンデンサ２０ｋのＥＳＲ値を制御することができる。
【００６３】
図８Ａおよび図８Ｂに示す、本発明による第８実施形態では、多層セラミックコンデンサ２０ｌは、それぞれ少なくとも１つの第１の電極要素２２を形成する複数の第１の導電層を備えている。このような第１の電極要素２２の各々は、第１の終端部３６に電気接続されている。また、誘電層２６が、このような複数の第１の導電層の各々の上に配置されている。さらに、それぞれ少なくとも１つの第２の電極要素２４を形成する複数の第２の導電層が、誘電層２６の各々の上に配置され、相対する極性の第２の終端部に電気接続されている。
【００６４】
完成した多層セラミックコンデンサ２０ｌは、複数の第１の電極要素２２および複数の第２の電極要素２４を交互に備え、第１の電極要素２２の各々が、少なくとも１つの第２の電極要素２４の１つと対向するスタックを形成している。第１の終端部は、電気接続部が複数の第１の電極要素２２を備えるよう、終端部３６が完全に、あるいは部分的に充填されたビアからなっている。図８Ａに示すビアを充填している終端部材料３６は、導電材料または抵抗材料のいずれかからなっている。終端部材料３６は、多層セラミックコンデンサ２０ｌの外部表面上の抵抗層または導電層４２によって、側部終端部３４に電気接続されている。ビア終端部材料３６が導電性の場合、導電層４２は抵抗性であることが好ましく、また、ビア終端部材料３６が抵抗性の場合は、導電層４２は導電性であることが好ましい。図８Ｂは、図８Ａに示す抵抗層または導電層４２の代替図であり、導電層４２に隣接する貫通ビア中の終端部材料３６の構成を示している。
【００６５】
図９Ａおよび図９Ｂは、本発明による、制御された抵抗を提供するためのさらに他の実施形態を示したものである。図８Ａおよび図８Ｂと同様、貫通ビアが多層セラミックコンデンサ２０ｍに提供され、電極要素２２に接続するために、終端部３６が充填されている。同様の充填ビア構成を提供して、対向する電極要素２４に接続することができる。コンデンサ本体２０ｍの外部表面上の導電層４６と連絡した導電ビアキャップまたは抵抗ビアキャップ４４が、周囲の終端部３４への接続を提供し、同様に、対向する周囲の終端部（図示せず）への接続を提供している。終端部３６は、抵抗材料でビアを完全に、あるいは部分的に充填し、あるいは半径方向の抵抗印刷を利用して、ビアの内部表面のみをこのような材料でコーティングすることができる。また、終端部３６は、本発明の特定の実施形態における、より一般的な抵抗材料ではなく、導電材料からなっている。図９Ｂは、図９Ａに示す多層セラミックコンデンサ２０ｍの他の実施形態を示した図である。
【００６６】
図１０は、開示技術によるさらに他の例示的な多層セラミックコンデンサの実施形態を示した図で、それぞれ少なくとも１つの電極要素を構成する第１および第２の内部導電層を備えた多層セラミックコンデンサ２０ｎが示されている。第１および第２の内部導電層のスタックには、選択された第１および第２の電極要素２２および２４が互いに対向するように誘電層２６が挟まれている。導電パッド４８または他の終端部接続部が、多層セラミックコンデンサの選択された頂部層または底部層の上に設けられていることが好ましい。また、制御された厚膜抵抗すなわちメッキ抵抗層５０が、多層セラミックコンデンサの、内部電極要素２２および２４が露出する端部に沿って設けられていることが好ましい。抵抗要素５０は、内部電極要素２２および２４と外部導電終端部部分４８の間に電気接続が形成されるよう、導電パッド４８が設けられた表面を包み込んでいる。はんだボール３８を導電パッド４８に付加することにより、特定のコンポーネントの好みの取付けを容易にするオプションがさらに提供されている。
【００６７】
以上、開示技術によるいくつかの好ましい実施形態について、特定の用語および多層セラミックコンデンサを使用して説明したが、以上の説明は、単に説明目的のものに過ぎない。使用されている用語は、限定するための用語ではなく、説明するための用語である。当分野技術者には、特許請求の範囲の各請求項に示す本発明の精神または範囲を逸脱することなく、変更および変形形態を加えることができることを理解すべきである。また、他の様々な実施形態の態様を、全面的あるいは部分的に交換することができることを理解すべきである。したがって、本発明の精神および範囲を、本明細書に含まれている好ましいバージョンの説明に限定してはならない。
【図面の簡単な説明】
【００６８】
【図１】本発明による多層セラミックコンデンサの例示的なインピーダンス対周波数曲線と比較した典型的な多層コンデンサの例示的なインピーダンス対周波数曲線をグラフに示した図である。
【図２Ａ】本発明による多層終端部を備えた多層セラミックコンデンサの第１実施形態の横断面図である。
【図２Ｂ】本発明による他の多層終端部を備えた、図２Ａに示すような例示的な多層セラミックコンデンサの横断面図である。
【図２Ｃ】本発明による他の多層終端部を備えた、図２Ａおよび図２Ｂに示すような例示的な多層セラミックコンデンサの横断面図である。
【図２Ｄ】本発明によるさらに他の多層終端部を備えた、図２Ａ、図２Ｂおよび図２Ｃに示すような例示的な多層セラミックコンデンサの横断面図である。
【図３Ａ】本発明の好ましい実施形態による例示的な容量要素のオーバヘッド斜視図である。
【図３Ｂ】本発明の好ましい他の実施形態による例示的な容量要素のオーバヘッド斜視図である。
【図４】本発明による多層セラミックコンデンサの第２実施形態の部分横断面図である。
【図５】本発明による多層セラミックコンデンサの第３実施形態の部分横断面図である。
【図６Ａ】本発明による多層セラミックコンデンサの第４実施形態の部分横断面図である。
【図６Ｂ】本発明による多層セラミックコンデンサの第５実施形態の部分横断面図である。
【図７Ａ】本発明による多層セラミックコンデンサの第６実施形態の部分横断面図である。
【図７Ｂ】本発明による多層セラミックコンデンサの第７実施形態の部分横断面図である。
【図８Ａ】本発明による多層セラミックコンデンサの第８実施形態の部分横断面図である。
【図８Ｂ】図８Ａに示す例示的な他のタブ構造の部分オーバヘッド斜視図である。
【図９Ａ】本発明による多層セラミックコンデンサの第９実施形態の部分横断面図である。
【図９Ｂ】図９Ａに示す例示的な多層セラミックコンデンサの部分オーバヘッド斜視図である。
【図１０】本発明による多層セラミックコンデンサの第１０実施形態の部分横断面図である。
【符号の説明】
【００６９】
１０、２８　内部層（内部抵抗層）
１２　中間層
１４、３０　外部層
１６　終端部層（導電層、内部メッキ層、メッキ材料層、導電メッキ部）
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈ、２０ｉ、２０ｊ、２０ｋ、２０ｌ、２０ｍ、２０ｎ、２０ｐ　多層セラミックコンデンサ（コンデンサ本体、コンデンサデバイス）
２２、２４、１２４、２２４　電極要素
２３　導電部
２６、１２６　誘電層
３２、３２’、３２”、３２”’、３４、３４’、３４”、３４”’、３６、１３２、１３４　終端部（終端部ビア）
３７　抵抗合金部（拡散合金部）
３８　はんだボール（タブ構造）
４２　抵抗層または導電層
４４　導電ビアキャップまたは抵抗ビアキャップ
４６　導電層
４８　導電パッド（導電終端部）
５０　厚膜抵抗（メッキ抵抗層、抵抗要素）
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【外国語明細書】
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