(57)【要約】【課題】写真製版および異方性ドライエッチングの回数を削減して製造工程を簡略化するとともに、キャパシタを形成しない領域において、エッチングストッパ膜の存在に起因して製造工程が複雑になることを防止し、また、コンタクトプラグに不具合が生じることを防止した半導体装置の製造方法を提供する。【解決手段】レジストマスクＲＭ２を用いて異方性ドライエッチングを施し、少なくとも層間絶縁膜５を貫通する開口部ＯＰ３を形成する。開口部ＯＰ３の底部にエッチングストッパ膜４が露出した後も異方性ドライエッチングを続行し、エッチングストッパ膜４をエッチングマスクとして、層間絶縁膜３を貫通してソース・ドレイン領域１１および１３に達するコンタクトホールＣＨ１を形成することで、開口部ＯＰ３とコンタクトホールＣＨ１とを同じエッチング工程で同時に得る。【選択図】　　　　図４
2004047754.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタを有した回路領域を備える多層構造の半導体装置の製造方法であって、
（ａ）半導体基板上に第１の層間絶縁膜を形成する工程と、
（ｂ）前記第１の層間絶縁膜の全面にエッチングストッパ膜を形成する工程と、
（ｃ）前記キャパシタを有した回路領域においては、前記キャパシタの下部電極と前記エッチングストッパ膜よりも下層の構成とを電気的に接続する第１のコンタクトプラグの断面積にほぼ等しい開口面積を有する第１の開口部を有するように前記エッチングストッパ膜をパターニングする工程と、
（ｄ）前記エッチングストッパ膜上に第２の層間絶縁膜を形成する工程と、
（ｅ）前記キャパシタを有した回路領域において、前記第１の開口部の配設領域の上部を含む前記第２の層間絶縁膜の所定領域を、前記エッチングストッパ膜に達するまで異方性ドライエッチングにより除去し、その後も当該エッチングを続行して、前記第１の開口部下部の前記第１の層間絶縁膜を除去することで、前記キャパシタの外形を規定するキャパシタ開口部と、前記第１のコンタクトプラグ形成のための第１のコンタクトホールとを同時に形成する工程と、
（ｆ）前記キャパシタ開口部内に前記キャパシタを形成する工程と、を備える半導体装置の製造方法。
【請求項２】
前記工程（ｆ）は、
前記キャパシタ開口部の内壁に沿うとともに、前記第１のコンタクトホール内を埋め込むように導電体膜を形成して、前記下部電極と同時に前記第１のコンタクトプラグを形成する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程（ｆ）は、
前記下部電極の表面に沿うようにキャパシタ誘電体膜を形成した後、前記キャパシタ誘電体膜の表面上から、前記キャパシタ開口部の周囲の前記第２の層間絶縁膜上にかけて上部電極を形成する工程を含む、請求項２記載の半導体装置の製造方法。
【請求項４】
前記半導体装置は、前記キャパシタを有さない回路領域を前記半導体基板上にさらに備え、
前記工程（ｃ）は、前記キャパシタを有さない回路領域においては、前記エッチングストッパ膜よりも上層の構成と下層の構成とを電気的に接続する第２のコンタクトプラグの断面積よりも大きな開口面積を有する第２の開口部を有するように前記エッチングストッパ膜をパターニングする工程を含み、
前記工程（ｆ）の後に、
（ｇ）前記第２のコンタクトプラグ形成のための第２のコンタクトホールを、前記第２の開口部の配設領域に対応する部分の前記第１および第２の層間絶縁膜中に設ける工程と、
（ｈ）前記第２のコンタクトホール内を埋め込むように導電体膜を形成して、前記第２のコンタクトプラグを形成する工程と、をさらに備える、請求項１記載の半導体装置の製造方法。
【請求項５】
前記半導体装置は、前記キャパシタを有さない回路領域を前記半導体基板上にさらに備え、
前記工程（ｃ）は、前記キャパシタを有さない回路領域においては、前記エッチングストッパ膜を完全に除去する工程を含み、
前記工程（ｆ）の後に、
（ｇ）前記第２のコンタクトプラグ形成のための第２のコンタクトホールを、前記第１および第２の層間絶縁膜中に設ける工程と、
（ｈ）前記第２のコンタクトホール内を埋め込むように導電体膜を形成して、前記第２のコンタクトプラグを形成する工程と、をさらに備える、請求項１記載の半導体装置の製造方法。
【請求項６】
前記工程（ａ）は、
前記第１の層間絶縁膜をシリコン酸化膜で形成する工程を含み、
前記工程（ｂ）は、
前記エッチングストッパ膜をシリコン窒化膜で形成する工程を含み、
前記工程（ｄ）は、
前記第２の層間絶縁膜をシリコン酸化膜で形成する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項７】
半導体基板上に配設された層間絶縁膜の表面内に埋め込まれたキャパシタを有した回路領域と、前記キャパシタを有さない回路領域とを備える多層構造の半導体装置であって、
前記層間絶縁膜の下主面に配設され、前記キャパシタを前記層間絶縁膜の表面内に埋め込むためのキャパシタ開口部の底面位置を規定するエッチングストッパ膜と、
前記キャパシタを有さない回路領域において配設され、前記エッチングストッパ膜よりも上層の構成と下層の構成とを電気的に接続するコンタクトプラグと、を備え、
前記エッチングストッパ膜は、前記キャパシタを有さない回路領域においては、前記コンタクトプラグの断面積よりも大きな開口面積の開口部を有し、
前記コンタクトプラグは、前記開口部を通して前記エッチングストッパ膜よりも上層の構成と下層の構成とを電気的に接続する、半導体装置。
【請求項８】
半導体基板上に配設された層間絶縁膜の表面内に埋め込まれたキャパシタを有した回路領域と、前記キャパシタを有さない回路領域とを備える多層構造の半導体装置であって、
前記層間絶縁膜の下主面に配設され、前記キャパシタを前記層間絶縁膜の表面内に埋め込むためのキャパシタ開口部の底面位置を規定するエッチングストッパ膜を備え、
前記エッチングストッパ膜は、前記キャパシタを有さない回路領域においては完全に除去されている、半導体装置。
【請求項９】
前記キャパシタは、
前記キャパシタ開口部の内壁に沿うように配設された下部電極と、
前記下部電極の表面に沿うように配設されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜の表面上から、前記キャパシタ開口部の周囲の前記層間絶縁膜上にかけて配設された上部電極と、を備える請求項７または請求項８記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にメモリセル部などのキャパシタを有した領域と、ロジック回路などのキャパシタを有さない領域とが共通の半導体基板上に配設された半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置、特にダイナミックＲＡＭ（ＤＲＡＭ）では、高集積化、大容量化が進むに伴い、製造工程数が増え、製造期間が長くなる傾向にある。この解決策として、製造工程の簡略化を図ることが最も重要な要素となっている。
【０００３】
以下、製造工程を順に示す断面図である図１６〜図２４を用いて、円筒型キャパシタを有するＤＲＡＭの従来の製造方法について説明する。なお、図１６〜図２４はＤＲＡＭの一部の構成を示しているだけであり、各要素の個数等はこれに限定されるものではない。
【０００４】
図１６はＤＲＡＭ９０のメモリセル領域ＭＲと、メモリセル領域ＭＲの周辺に形成された、ロジック回路、センスアンプ、デコーダなどのキャパシタを有さない周辺回路領域ＬＲとを示す部分断面図である。なお、ＤＲＡＭ９０の最終構成は、最終工程を示す図２４において示される。
【０００５】
まず、図１６に示す工程において、シリコン基板１を準備し、シリコン基板１の主面表面内に、素子分離絶縁膜２を選択的に形成して、メモリセル領域ＭＲおよび周辺回路領域ＬＲを規定するとともに、メモリセル領域ＭＲおよび周辺回路領域ＬＲのそれぞれにおいて、活性領域ＡＲを規定する。
【０００６】
次に、従来からの手法により、メモリセル領域ＭＲの活性領域ＡＲにおいて、基板表面内に選択的に配設されたソース・ドレイン領域１１、１２、１３、ソース・ドレイン領域１１と１２の端縁上部間、およびソース・ドレイン領域１２と１３の端縁上部間に渡るように、選択的に配設されたゲート絶縁膜２１、それぞれのゲート絶縁膜２１の上部に配設されたゲート電極２２を形成する。また、それぞれのゲート電極２２の側面を覆うようにサイドウォール絶縁膜２３を配設して、ＭＯＳトランジスタを形成する。
【０００７】
周辺回路領域ＬＲの活性領域ＡＲにおいては、基板表面内に選択的に配設されたソース・ドレイン領域１４および１５、ソース・ドレイン領域１４と１５の端縁上部間に渡るように配設されたゲート絶縁膜３１、ゲート絶縁膜３１の上部に配設されたゲート電極３２を形成する。また、ゲート電極３２の側面を覆うようにサイドウォール絶縁膜３３を配設して、ＭＯＳトランジスタを形成する。
【０００８】
そして、これら、メモリセル領域ＭＲおよび周辺回路領域ＬＲを覆うように、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜等で層間絶縁膜３を形成する。
【０００９】
なお、メモリセル領域ＭＲにおいては、ソース・ドレイン領域１２の上方の層間絶縁膜３中にはビット線４２が選択的に形成され、ビット線４２は、コンタクトプラグ４１を介してソース・ドレイン領域１２に電気的に接続される構成となっている。
【００１０】
次に、図１７に示す工程において、層間絶縁膜３上全面にレジストを塗布し、写真製版技術によりコンタクトプラグ形成用のレジストパターンを転写してレジストマスクＲＭ１１を形成する。図Ｂにおいては、メモリセル領域ＭＲの層間絶縁膜３のみにコンタクトホールＣＨ１１を設けるレジストパターンを有するレジストマスクＲＭ１１を示している。
【００１１】
その後、当該レジストマスクＲＭ１１を用いて異方性ドライエッチングを施すことで、層間絶縁膜３を貫通してソース・ドレイン領域１１および１３に達するコンタクトホールＣＨ１１を形成する。
【００１２】
次に、レジストマスクＲＭ１１を除去した後、図１８に示す工程において、層間絶縁膜３の全面に、例えばＣＶＤ法によってポリシリコン膜を形成して、コンタクトホールＣＨ１１を埋め込む。その後、層間絶縁膜３上のポリシリコン膜をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）によって除去し、コンタクトホールＣＨ１１内に電極プラグとなるコンタクトプラグ５１を形成する。
【００１３】
その後、層間絶縁膜３の全面に、シリコン窒化膜でエッチングストッパ膜４を形成する。
【００１４】
次に、図１９に示す工程において、エッチングストッパ膜４の全面に、シリコン酸化膜等で層間絶縁膜５を形成し、層間絶縁膜５上全面にレジストを塗布し、写真製版技術によりキャパシタ形成用のレジストパターンを転写してレジストマスクＲＭ１２を形成する。キャパシタ形成用のレジストパターンは、コンタクトプラグ５１の上部に対応する部分が開口されたパターンである。
【００１５】
次に、図２０に示す工程において、レジストマスクＲＭ１２を用いて異方性ドライエッチングを施し、層間絶縁膜５およびエッチングストッパ膜４を貫通して層間絶縁膜３に到達する円筒状の開口部ＯＰ１１を形成する。なお、開口部ＯＰ１１は、それぞれコンタクトプラグ５１の形成領域に対応して設けられ、開口部ＯＰ１１の底部にコンタクトプラグ５１の上端面が露出する。
【００１６】
なお、層間絶縁膜５のエッチングに際しては、エッチングがエッチングストッパ膜４で停止するようにエッチング条件を選択する。
【００１７】
ここで、開口部ＯＰ１１は、後に形成される円筒型キャパシタの外形に合わせて形成されており、開口部ＯＰ１１内に円筒型キャパシタが形成される。
【００１８】
次に、レジストマスクＲＭ１２を除去した後、図２１に示す工程において、開口部ＯＰ１１の内壁に沿って、例えばＣＶＤ法によってポリシリコン膜を形成して、キャパシタ下部電極５２を形成する。
【００１９】
その後、キャパシタ下部電極５２の表面に沿ってキャパシタ誘電体膜５３を形成する。そして、さらに、キャパシタ誘電体膜５３の表面上から、開口部ＯＰ１１の周囲の層間絶縁膜５上にかけて、例えばポリシリコン膜を形成し、キャパシタ上部電極５４を形成することで、円筒型キャパシタＣＰが得られる。なお円筒型キャパシタＣＰは抜き円筒型（ｉｎｔｅｒｉｏｒ　ｔｙｐｅ）とも呼称される。
【００２０】
次に、図２２に示す工程において、メモリセル領域ＭＲおよび周辺回路領域ＬＲの全面に、シリコン酸化膜等で層間絶縁膜６を形成する。
【００２１】
そして、図２３に示す工程において、メモリセル領域ＭＲにおいては、異方性ドライエッチングにより層間絶縁膜６を貫通して層間絶縁膜５上のキャパシタ上部電極５４に到達するコンタクトホールＣＨ１２を形成し、また、周辺回路領域ＬＲにおいては、異方性ドライエッチングにより層間絶縁膜６および５、エッチングストッパ膜４および層間絶縁膜３を貫通して、ソース・ドレイン領域１４および１５に到達するコンタクトホールＣＨ１３を形成する。
【００２２】
次に、図２４に示す工程において、コンタクトホールＣＨ１２およびＣＨ１３内に、例えばスパッタリング法によって金属膜（例えばタングステン膜）を充填して、それぞれ、コンタクトプラグ６１および７１を形成する。そして、コンタクトプラグ６１および７１に接続されるように、金属配線層６２および７２をパターニングすることでＤＲＡＭ９０が得られる。なお、層間絶縁膜６の上部に、さらに層間絶縁膜や配線層が形成される場合もあるが、それらについては図示および説明を省略する。
【００２３】
【発明が解決しようとする課題】
以上説明したように、スタックトキャパシタを有した半導体装置の従来の製造方法においては、電極プラグであるコンタクトプラグ５１と、円筒形キャパシタＣＰとを形成するために、少なくとも２回の写真製版および複数回の異方性ドライエッチングが必要であり、製造工程が複雑で、製造コストが高くなるという問題があった。
【００２４】
また、図２３を用いて説明したように、周辺回路領域ＬＲ、すなわちキャパシタを形成しない領域において、ソース・ドレイン領域１４および１５に到達するコンタクトホールＣＨ１３を形成する場合、層間絶縁膜３、５および６だけでなく、エッチングストッパ膜４も除去することになるが、シリコン酸化膜とシリコン窒化膜とでは異方性ドライエッチングの条件が異なるので、エッチング対象に合わせてのエッチング条件の変更が必要であり、製造工程が複雑になる要因となっていた。
【００２５】
また、コンタクトホールＣＨ１３の形成後、その底面であるシリコン基板１の表面に形成される自然酸化膜を除去するために、フッ酸（ＨＦ）等の薬液を用いたウエットエッチングを行うが、その際には、シリコン酸化膜である層間絶縁膜３、５および６も若干、エッチングされることになる。しかしシリコン窒化膜であるエッチングストッパ膜４は殆ど除去されず、結果として、図２５に示すように、コンタクトホールＣＨ１３内に庇のようにエッチングストッパ膜４が突出することになる。
【００２６】
この状態で、図２４を用いて説明したように、コンタクトホールＣＨ１３内に金属材料を充填しようとしても、少なくともエッチングストッパ膜４の庇の直下には金属膜が形成されず（図２６参照）、カバレッジが低下する。また、場合によっては、エッチングストッパ膜４の庇より下層には金属膜が形成されなくなる可能性もある。
【００２７】
本発明は上記のような問題点を解消するためになされたもので、写真製版および異方性ドライエッチングの回数を削減して製造工程を簡略化するとともに、キャパシタを形成しない領域において、エッチングストッパ膜の存在に起因して製造工程が複雑になることを防止し、また、エッチングストッパ膜の存在に起因して、コンタクトプラグに不具合が生じることを防止した半導体装置の製造方法を提供することを目的とする。
【００２８】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置の製造方法は、キャパシタを有した回路領域を備える多層構造の半導体装置の製造方法であって、半導体基板上に第１の層間絶縁膜を形成する工程（ａ）と、前記第１の層間絶縁膜の全面にエッチングストッパ膜を形成する工程（ｂ）と、前記キャパシタを有した回路領域においては、前記キャパシタの下部電極と前記エッチングストッパ膜よりも下層の構成とを電気的に接続する第１のコンタクトプラグの断面積にほぼ等しい開口面積を有する第１の開口部を有するように前記エッチングストッパ膜をパターニングする工程（ｃ）と、前記エッチングストッパ膜上に第２の層間絶縁膜を形成する工程（ｄ）と、前記キャパシタを有した回路領域において、前記第１の開口部の配設領域の上部を含む前記第２の層間絶縁膜の所定領域を、前記エッチングストッパ膜に達するまで異方性ドライエッチングにより除去し、その後も当該エッチングを続行して、前記第１の開口部下部の前記第１の層間絶縁膜を除去することで、前記キャパシタの外形を規定するキャパシタ開口部と、前記第１のコンタクトプラグ形成のための第１のコンタクトホールとを同時に形成する工程（ｅ）と、前記キャパシタ開口部内に前記キャパシタを形成する工程（ｆ）とを備えている。
【００２９】
本発明に係る請求項２記載の半導体装置の製造方法は、前記工程（ｆ）が、前記キャパシタ開口部の内壁に沿うとともに、前記第１のコンタクトホール内を埋め込むように導電体膜を形成して、前記下部電極と同時に前記第１のコンタクトプラグを形成する工程を含んでいる。
【００３０】
本発明に係る請求項３記載の半導体装置の製造方法は、前記工程（ｆ）が、前記下部電極の表面に沿うようにキャパシタ誘電体膜を形成した後、前記キャパシタ誘電体膜の表面上から、前記キャパシタ開口部の周囲の前記第２の層間絶縁膜上にかけて上部電極を形成する工程を含んでいる。
【００３１】
本発明に係る請求項４記載の半導体装置の製造方法は、前記半導体装置が、前記キャパシタを有さない回路領域を前記半導体基板上にさらに備え、前記工程（ｃ）は、前記キャパシタを有さない回路領域においては、前記エッチングストッパ膜よりも上層の構成と下層の構成とを電気的に接続する第２のコンタクトプラグの断面積よりも大きな開口面積を有する第２の開口部を有するように前記エッチングストッパ膜をパターニングする工程を含み、前記工程（ｆ）の後に、前記第２のコンタクトプラグ形成のための第２のコンタクトホールを、前記第２の開口部の配設領域に対応する部分の前記第１および第２の層間絶縁膜中に設ける工程（ｇ）と、前記第２のコンタクトホール内を埋め込むように導電体膜を形成して、前記第２のコンタクトプラグを形成する工程（ｈ）とをさらに備えている。
【００３２】
本発明に係る請求項５記載の半導体装置の製造方法は、前記半導体装置が、前記キャパシタを有さない回路領域を前記半導体基板上にさらに備え、前記工程（ｃ）は、前記キャパシタを有さない回路領域においては、前記エッチングストッパ膜を完全に除去する工程を含み、前記工程（ｆ）の後に、前記第２のコンタクトプラグ形成のための第２のコンタクトホールを前記第１および第２の層間絶縁膜中に設ける工程（ｇ）と、前記第２のコンタクトホール内を埋め込むように導電体膜を形成して、前記第２のコンタクトプラグを形成する工程（ｈ）とをさらに備えている。
【００３３】
本発明に係る請求項６記載の半導体装置の製造方法は、前記工程（ａ）が、前記第１の層間絶縁膜をシリコン酸化膜で形成する工程を含み、前記工程（ｂ）は、前記エッチングストッパ膜をシリコン窒化膜で形成する工程を含み、前記工程（ｄ）は、前記第２の層間絶縁膜をシリコン酸化膜で形成する工程を含んでいる。
【００３４】
本発明に係る請求項７記載の半導体装置は、半導体基板上に配設された層間絶縁膜の表面内に埋め込まれたキャパシタを有した回路領域と、前記キャパシタを有さない回路領域とを備える多層構造の半導体装置であって、前記層間絶縁膜の下主面に配設され、前記キャパシタを前記層間絶縁膜の表面内に埋め込むためのキャパシタ開口部の底面位置を規定するエッチングストッパ膜と、前記キャパシタを有さない回路領域において配設され、前記エッチングストッパ膜よりも上層の構成と下層の構成とを電気的に接続するコンタクトプラグと、を備え、前記エッチングストッパ膜は、前記キャパシタを有さない回路領域においては、前記コンタクトプラグの断面積よりも大きな開口面積の開口部を有し、前記コンタクトプラグは、前記開口部を通して前記エッチングストッパ膜よりも上層の構成と下層の構成とを電気的に接続する。
【００３５】
本発明に係る請求項８記載の半導体装置は、半導体基板上に配設された層間絶縁膜の表面内に埋め込まれたキャパシタを有した回路領域と、前記キャパシタを有さない回路領域とを備える多層構造の半導体装置であって、前記層間絶縁膜の下主面に配設され、前記キャパシタを前記層間絶縁膜の表面内に埋め込むためのキャパシタ開口部の底面位置を規定するエッチングストッパ膜を備え、前記エッチングストッパ膜は、前記キャパシタを有さない回路領域においては完全に除去されている。
【００３６】
本発明に係る請求項９記載の半導体装置は、前記キャパシタが、前記キャパシタ開口部の内壁に沿うように配設された下部電極と、前記下部電極の表面に沿うように配設されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜の表面上から、前記キャパシタ開口部の周囲の前記層間絶縁膜上にかけて配設された上部電極とを備えている。
【００３７】
【発明の実施の形態】
＜Ａ．実施の形態１＞
＜Ａ−１．製造方法＞
本発明に係る実施の形態１の製造方法について、円筒型キャパシタを有するＤＲＡＭ１００の製造工程を順に示す断面図である図１〜図８を用いて説明する。なお、図１〜図８はＤＲＡＭ１００の一部の構成を示しているだけであり、各要素の個数等はこれに限定されるものではない。
【００３８】
図１〜図８はＤＲＡＭ１００のメモリセル領域ＭＲと、メモリセル領域ＭＲの周辺に形成された、ロジック回路、センスアンプ、デコーダなどのキャパシタを有さない周辺回路領域ＬＲとを示す部分断面図である。なお、ＤＲＡＭ１００の最終構成は、最終工程を示す図８において示される。
【００３９】
まず、図１に示す工程において、シリコン基板１を準備し、シリコン基板１の主面表面内に、素子分離絶縁膜２を選択的に形成して、メモリセル領域ＭＲおよび周辺回路領域ＬＲを規定するとともに、メモリセル領域ＭＲおよび周辺回路領域ＬＲのそれぞれにおいて、活性領域ＡＲを規定する。
【００４０】
次に、従来からの手法により、メモリセル領域ＭＲの活性領域ＡＲにおいて、基板表面内に選択的に配設されたソース・ドレイン領域１１、１２、１３、ソース・ドレイン領域１１と１２の端縁上部間、およびソース・ドレイン領域１２と１３の端縁上部間に渡るように、選択的に配設されたゲート絶縁膜２１、それぞれのゲート絶縁膜２１の上部に配設されたゲート電極２２を形成する。また、それぞれのゲート電極２２の側面を覆うようにサイドウォール絶縁膜２３を配設して、ＭＯＳトランジスタを形成する。
【００４１】
周辺回路領域ＬＲの活性領域ＡＲにおいては、基板表面内に選択的に配設されたソース・ドレイン領域１４および１５、ソース・ドレイン領域１４と１５の端縁上部間に渡るように配設されたゲート絶縁膜３１、ゲート絶縁膜３１の上部に配設されたゲート電極３２を形成する。また、ゲート電極３２の側面を覆うようにサイドウォール絶縁膜３３を配設して、ＭＯＳトランジスタを形成する。
【００４２】
そして、これら、メモリセル領域ＭＲおよび周辺回路領域ＬＲを覆うように、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜等で層間絶縁膜３を形成する。
【００４３】
なお、メモリセル領域ＭＲにおいては、ソース・ドレイン領域１２の上方の層間絶縁膜３中にはビット線４２が選択的に形成され、ビット線４２は、コンタクトプラグ４１を介してソース・ドレイン領域１２に電気的に接続される構成となっている。
【００４４】
次に、図２に示す工程において、層間絶縁膜３の全面に、シリコン窒化膜でエッチングストッパ膜４を形成する。なお、エッチングストッパ膜には、後に円筒型キャパシタを形成する層間絶縁膜および層間絶縁膜３に対してエッチング選択比が１以上となる材質を使用すれば良く、シリコン窒化膜に限定されるものではない。
【００４５】
その後、エッチングストッパ膜４上全面にレジストを塗布し、写真製版技術によりメモリセル領域ＭＲおよび周辺回路領域ＬＲにおいて、コンタクトプラグ形成用のレジストパターンを転写して、レジストマスクＲＭ１を形成する。
【００４６】
ここで、周辺回路領域ＬＲにおけるレジストパターンは、実際に形成されるコンタクトプラグの断面積よりも大きな開口面積の開口部ＯＰ２２を有するように形成される。
【００４７】
なお、メモリセル領域ＭＲにおけるレジストパターンは、実際に形成されるコンタクトプラグの断面積と同程度の開口面積の開口部ＯＰ２１を有するように形成すれば良い。
【００４８】
そして、レジストマスクＲＭ１を用いて、異方性ドライエッチングを施すことでエッチングストッパ膜４を選択的に除去し、メモリセル領域ＭＲにおいては開口部ＯＰ１を、周辺回路領域ＬＲにおいては開口部ＯＰ２を設ける。
【００４９】
なお、開口部ＯＰ１は、後の工程で形成されるソース・ドレイン領域１１および１３に達するコンタクトホールの形成領域に対応して設けられ、開口部ＯＰ２は、後の工程で形成されるソース・ドレイン領域１４および１５に達するコンタクトホールの形成領域に対応して設けられる。
【００５０】
次に、レジストマスクＲＭ１を除去した後、図３に示す工程において、メモリセル領域ＭＲおよび周辺回路領域ＬＲの全面に、例えばＣＶＤ法により、シリコン酸化膜等で層間絶縁膜５を形成する。
【００５１】
その後、層間絶縁膜５上全面にレジストを塗布し、写真製版技術によりキャパシタ形成用のレジストパターンを転写してレジストマスクＲＭ２を形成する。キャパシタ形成用のレジストパターンは、エッチングストッパ膜４に設けられた開口部ＯＰ１の上部に対応する部分が開口されたパターンを有している。
【００５２】
次に、図４に示す工程において、レジストマスクＲＭ２を用いて異方性ドライエッチングを施し、少なくとも層間絶縁膜５を貫通する円筒型の開口部ＯＰ３（キャパシタ開口部）を形成する。ここで、開口部ＯＰ３は、後に形成される円筒型キャパシタの外形に合わせて形成されており、開口部ＯＰ３内に円筒型キャパシタが形成される。
【００５３】
開口部ＯＰ３の底部にエッチングストッパ膜４が露出した後も異方性ドライエッチングを続行し、エッチングストッパ膜４に設けられた開口部ＯＰ１下部の層間絶縁膜３にもエッチングが及ぶようにする。
【００５４】
すなわち、エッチングストッパ膜４をエッチングマスクとして、層間絶縁膜３を貫通してソース・ドレイン領域１１および１３に達するコンタクトホールＣＨ１を形成することで、開口部ＯＰ３とコンタクトホールＣＨ１とを同じエッチング工程で同時に得ることができる。
【００５５】
ここで、エッチングストッパ膜４の厚さは、層間絶縁膜３に対するエッチング選択比と、層間絶縁膜３の厚さとに基づいて設定され、少なくともコンタクトホールＣＨ１がシリコン基板１主面に到達するまでは、エッチングストッパ膜４が完全に除去されることがない厚さに設定される。なお、開口部ＯＰ３の底部にエッチングストッパ膜４が残っても良く、また、完全に除去されても良いが、以後の説明では、エッチングストッパ膜４が完全に除去された場合を例に採って説明する。なお、エッチングストッパ膜４は、完全に除去された場合もそうでない場合も、開口部ＯＰ３の底面位置を規定することになる。
【００５６】
次に、レジストマスクＲＭ２を除去した後、図５に示す工程において、開口部ＯＰ３の内壁に沿うとともに、コンタクトホールＣＨ１内を埋め込むように、例えばＣＶＤ法によってポリシリコン膜を形成して、キャパシタ下部電極５２と同時に、キャパシタ下部電極５２とソース・ドレイン領域１１および１３とを電気的に接続するコンタクトプラグ５１（電極プラグ）を形成する。
【００５７】
ここで、キャパシタ下部電極５２およびコンタクトプラグ５１の材質はポリシリコンに限定されるものではなく、導電性の材料（導電体膜）であれば良い。
【００５８】
その後、キャパシタ下部電極５２の表面に沿ってキャパシタ誘電体膜５３を形成する。そして、さらに、キャパシタ誘電体膜５３の表面上から、開口部ＯＰ１１の周囲の層間絶縁膜５上にかけて、例えばポリシリコン膜を形成し、キャパシタ上部電極５４を形成することで、メモリセル領域ＭＲに円筒型キャパシタＣＰが形成される。なお円筒型キャパシタＣＰは抜き円筒型（ｉｎｔｅｒｉｏｒ　ｔｙｐｅ）とも呼称される。
【００５９】
次に、図６に示す工程において、メモリセル領域ＭＲおよび周辺回路領域ＬＲの全面に、シリコン酸化膜等で層間絶縁膜６を形成する。なお、メモリセル領域ＭＲと周辺回路領域ＬＲとで層間絶縁膜６の主面の高さが一致するように、ＣＭＰ等によって平坦化する。
【００６０】
そして、図７に示す工程において、メモリセル領域ＭＲにおいては、異方性ドライエッチングにより層間絶縁膜６を貫通して層間絶縁膜５上のキャパシタ上部電極５４に到達するコンタクトホールＣＨ２を形成し、また、周辺回路領域ＬＲにおいては、異方性ドライエッチングにより層間絶縁膜６、５および３を貫通して、ソース・ドレイン領域１４および１５に到達するコンタクトホールＣＨ３を形成する。
【００６１】
ここで、コンタクトホールＣＨ３は、エッチングストッパ膜４の開口部ＯＰ２に対応する部分に設けられ、また、先に説明したように、開口部ＯＰ２の開口面積は実際に形成されるコンタクトプラグ、すなわちコンタクトホールＣＨ３の断面積よりも大きく形成されているので、コンタクトホールＣＨ３の形成に際しては、エッチングストッパ膜４をエッチングする必要がなく、シリコン酸化膜である層間絶縁膜６、５および３のみをエッチングすれば良く、エッチング条件を途中で変更するなどの操作が不要である。
【００６２】
次に、図８に示す工程において、コンタクトホールＣＨ２およびＣＨ３内に導電体膜、例えばスパッタリング法によって金属膜（ＴｉＮ等のバリアメタル膜と、タングステン膜等との多層膜）を充填して、それぞれ、コンタクトプラグ６１および７１を形成する。そして、コンタクトプラグ６１および７１に接続されるように、金属配線層６２および７２をパターニングすることでＤＲＡＭ１００が得られる。
【００６３】
なお、層間絶縁膜６の上部に、さらに層間絶縁膜や配線層が形成される場合もあるが、それらについては図示および説明を省略する。
【００６４】
＜Ａ−２．作用効果＞
以上説明したように、本発明に係る実施の形態１の製造方法によれば、メモリセル領域ＭＲにおけるコンタクトプラグ５１形成のためのコンタクトホールＣＨ１とキャパシタＣＰ形成のための開口部ＯＰ１の形成が２回の写真製版と２回の異方性ドライエッチングにより可能となり、また、ＣＶＤ法等による１回の成膜工程で、コンタクトプラグ５１およびキャパシタ下部電極５２が形成されるので、製造工程を大幅に簡略化でき、製造コストを削減することができる。
【００６５】
また、周辺回路領域ＬＲにおけるコンタクトホールＣＨ３の形成に際しては、エッチングストッパ膜４をエッチングする必要がなく、シリコン酸化膜である層間絶縁膜６、５および３のみをエッチングすれば良いので、エッチング条件を途中で変更するなどの操作が不要となり、製造工程を簡略化して、製造コストを低減できる。
【００６６】
また、コンタクトホールＣＨ３は、エッチングストッパ膜４に係合することなく形成されるので、コンタクトホールＣＨ３形成後に、その底面のシリコン基板１上に形成される自然酸化膜を除去するためにフッ酸（ＨＦ）等によるウエットエッチングを施し、その結果コンタクトホールＣＨ３が広がった場合でも、コンタクトホールＣＨ３内にエッチングストッパ膜４が庇のように突出することがない。
【００６７】
従って、コンタクトプラグ６１の形成に際して、コンタクトホールＣＨ３内に金属膜を形成する場合に、エッチングストッパ膜４の突出部に起因して、金属膜のカバレッジが低下する等の問題が発生せず、コンタクトプラグに不具合が生じることを防止でき、製造歩留まりが向上して、製造コストを低減することができる。
【００６８】
＜Ｂ．実施の形態２＞
＜Ｂ−１．製造方法＞
本発明に係る実施の形態２の製造方法について、円筒型キャパシタを有するＤＲＡＭ２００の製造工程を順に示す断面図である図９〜図１５を用いて説明する。なお、図９〜図１５はＤＲＡＭ２００の一部の構成を示しているだけであり、各要素の個数等はこれに限定されるものではない。
【００６９】
図９〜図１５はＤＲＡＭ２００のメモリセル領域ＭＲと、メモリセル領域ＭＲの周辺に形成された、ロジック回路、センスアンプ、デコーダなどのキャパシタを有さない周辺回路領域ＬＲとを示す部分断面図である。なお、ＤＲＡＭ２００の最終構成は、最終工程を示す図１５において示される。
【００７０】
なお、図９に示す構成に至るまでの工程は、本発明に係る実施の形態１において図１を用いて説明した工程と同じであり、説明は省略する。また、以下の説明において、実施の形態１におけるＤＲＡＭ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７１】
図１を用いて説明した工程を経て、複数のＭＯＳトランジスタが形成されたシリコン基板１上に層間絶縁膜３を形成した後、図９に示す工程において、層間絶縁膜３の全面に、シリコン窒化膜でエッチングストッパ膜４を形成する。
【００７２】
その後、エッチングストッパ膜４上全面にレジストを塗布し、写真製版技術によりメモリセル領域ＭＲにおいては、コンタクトプラグ形成用のレジストパターンを有し、周辺回路領域ＬＲにおいてはレジストパターンを有さないレジストマスクＲＭ３を形成する。
【００７３】
なお、メモリセル領域ＭＲにおけるレジストパターンは、実際に形成されるコンタクトプラグの断面積と同程度の開口面積の開口部ＯＰ２１を有するように形成する。
【００７４】
そして、レジストマスクＲＭ３を用いて、異方性ドライエッチングを施すことでエッチングストッパ膜４を選択的に除去し、メモリセル領域ＭＲにおいて開口部ＯＰ１を形成し、周辺回路領域ＬＲにおいては層間絶縁膜３上のエッチングストッパ膜４を完全に除去する。
【００７５】
なお、開口部ＯＰ１は、後の工程で形成されるソース・ドレイン領域１１および１３に達するコンタクトホールの形成領域に対応して設けられる。
【００７６】
次に、レジストマスクＲＭ３を除去した後、図１０に示す工程において、メモリセル領域ＭＲおよび周辺回路領域ＬＲの全面に、例えばＣＶＤ法により、シリコン酸化膜等で層間絶縁膜５を形成する。
【００７７】
その後、層間絶縁膜５上全面にレジストを塗布し、写真製版技術によりキャパシタ形成用のレジストパターンを転写してレジストマスクＲＭ４を形成する。キャパシタ形成用のレジストパターンは、エッチングストッパ膜４に設けられた開口部ＯＰ１の上部に対応する部分が開口されたパターンを有している。
【００７８】
次に、図１１に示す工程において、レジストマスクＲＭ４を用いて異方性ドライエッチングを施し、少なくとも層間絶縁膜５を貫通する開口部ＯＰ３を形成する。開口部ＯＰ３の底部にエッチングストッパ膜４が露出した後も異方性ドライエッチングを続行し、エッチングストッパ膜４に設けられた開口部ＯＰ１下部の層間絶縁膜３にもエッチングが及ぶようにする。
【００７９】
すなわち、エッチングストッパ膜４をエッチングマスクとして、層間絶縁膜３を貫通してソース・ドレイン領域１１および１３に達するコンタクトホールＣＨ１を形成する。
【００８０】
次に、レジストマスクＲＭ４を除去した後、図１２に示す工程において、開口部ＯＰ３の内壁に沿うとともに、コンタクトホールＣＨ１内を埋め込むように、例えばＣＶＤ法によってポリシリコン膜を形成して、キャパシタ下部電極５２と同時に、キャパシタ下部電極５２とソース・ドレイン領域１１および１３とを電気的に接続するコンタクトプラグ５１を形成する。
【００８１】
その後、キャパシタ下部電極５２の表面に沿ってキャパシタ誘電体膜５３を形成する。そして、さらに、キャパシタ誘電体膜５３の表面上から、開口部ＯＰ１１の周囲の層間絶縁膜５上にかけて、例えばポリシリコン膜を形成し、キャパシタ上部電極５４を形成することで、メモリセル領域ＭＲに円筒型キャパシタＣＰが形成される。
【００８２】
次に、図１３に示す工程において、メモリセル領域ＭＲおよび周辺回路領域ＬＲの全面に、シリコン酸化膜等で層間絶縁膜６を形成する。なお、メモリセル領域ＭＲと周辺回路領域ＬＲとで層間絶縁膜６の主面の高さが一致するように、ＣＭＰ等によって平坦化する。
【００８３】
そして、図１４に示す工程において、メモリセル領域ＭＲにおいては、異方性ドライエッチングにより層間絶縁膜６を貫通して層間絶縁膜５上のキャパシタ上部電極５４に到達するコンタクトホールＣＨ２を形成し、また、周辺回路領域ＬＲにおいては、異方性ドライエッチングにより層間絶縁膜６、５および３を貫通して、ソース・ドレイン領域１４および１５に到達するコンタクトホールＣＨ３を形成する。
【００８４】
ここで、コンタクトホールＣＨ３は、エッチングストッパ膜４の開口部ＯＰ２に対応する部分に設けられ、また、先に説明したように、周辺回路領域ＬＲからはエッチングストッパ膜４が除去されているので、コンタクトホールＣＨ３の形成に際しては、エッチングストッパ膜４をエッチングする必要がなく、シリコン酸化膜である層間絶縁膜６、５および３のみをエッチングすれば良く、エッチング条件を途中で変更するなどの操作が不要である。
【００８５】
次に、図１５に示す工程において、コンタクトホールＣＨ２およびＣＨ３内に導電体膜、例えばスパッタリング法によって金属膜（ＴｉＮ等のバリアメタル膜と、タングステン膜等との多層膜）を充填して、それぞれ、コンタクトプラグ６１および７１を形成する。そして、コンタクトプラグ６１および７１に接続されるように、金属配線層６２および７２をパターニングすることでＤＲＡＭ２００が得られる。
【００８６】
なお、層間絶縁膜６の上部に、さらに層間絶縁膜や配線層が形成される場合もあるが、それらについては説明を省略する。
【００８７】
＜Ｂ−２．作用効果＞
以上説明したように、本発明に係る実施の形態２の製造方法によれば、メモリセル領域ＭＲにおけるコンタクトプラグ５１形成のためのコンタクトホールＣＨ１とキャパシタＣＰ形成のための開口部ＯＰ１の形成が２回の写真製版と２回の異方性ドライエッチングにより可能となり、また、ＣＶＤ法等による１回の成膜工程で、コンタクトプラグ５１およびキャパシタ下部電極５２が形成されるので、製造工程を大幅に簡略化でき、製造コストを削減することができる。
【００８８】
また、周辺回路領域ＬＲからはエッチングストッパ膜４が除去されているので、周辺回路領域ＬＲにおけるコンタクトホールＣＨ３の形成に際しては、エッチングストッパ膜４をエッチングする必要がなく、シリコン酸化膜である層間絶縁膜６、５および３のみをエッチングすれば良いので、エッチング条件を途中で変更するなどの操作が不要となり、製造工程を簡略化して、製造コストを低減できる。
【００８９】
また、コンタクトホールＣＨ３がエッチングストッパ膜４に係合することが皆無となるので、コンタクトプラグ６１の形成に際して、コンタクトホールＣＨ３内に金属膜を形成する場合に、エッチングストッパ膜４の突出部に起因して、金属膜のカバレッジが低下する等の問題が発生せず、コンタクトプラグに不具合が生じることを防止でき、製造歩留まりが向上して、製造コストを低減することができる。
【００９０】
また、エッチングストッパ膜４の形成のためのレジストマスクＲＭ３のパターン形状が簡略化されているので、位置合わせすべき要素が少なく、製造工程が簡略化される。また、レジストマスクＲＭ３形成のための転写マスクも簡略化されたパターンとなり、製造コストを削減できる。
【００９１】
＜Ｃ．変形例＞
以上説明した実施の形態１および２においては、周辺回路領域ＬＲにおいて、ソース・ドレイン領域１４および１５に到達するコンタクトホールＣＨ３を例に採って、コンタクトホールＣＨ３がエッチングストッパ膜４に係合しない構成を説明したが、エッチングストッパ膜の上層の構成と下層の構成とを接続するコンタクトホールであれば、本実施の形態と同様の構成を採用することで、当該コンタクトホールがエッチングストッパ膜に係合することを防止できる。
【００９２】
また、以上の説明ではＤＲＡＭを例に採り、キャパシタを有さない領域を、周辺回路領域ＬＲとして説明したが、キャパシタを有さない領域はこれに限定されるものではなく、例えば、ＤＲＡＭを有する半導体装置において、ＤＲＡＭのメモリセル領域と、ＤＲＡＭ以外の回路領域について本発明を適用しても良い。
【００９３】
また、以上説明した実施の形態１および２においては、キャパシタを有する領域と、キャパシタを有しない領域とを有する半導体装置を例に採って説明したが、その構成の形成のためにはエッチングストッパ膜を必要とする領域と、エッチングストッパ膜を必要としない領域とを共通の半導体基板上に有する半導体装置に対しても本発明は有効である。
【００９４】
また、以上説明した実施の形態１および２においては、コンタクトプラグ５１および７１がシリコン基板１に直接接続される構成を示したが、シリコン基板１に直接接続されるのではなく、シリコン基板１に直接接続されるプラグにコンタクトプラグ５１および７１が接続され、当該プラグを介して電気的にシリコン基板１に接続されるような構成であっても、本発明を適用することは有効である。
【００９５】
【発明の効果】
本発明に係る請求項１記載の半導体装置の製造方法によれば、キャパシタを有した回路領域における第１のコンタクトプラグ形成のための第１のコンタクトホールとキャパシタ形成のためのキャパシタ開口部の形成が２回の写真製版と２回の異方性ドライエッチングにより可能となるので、製造工程を大幅に簡略化でき、製造コストを削減することができる。
【００９６】
本発明に係る請求項２記載の半導体装置の製造方法によれば、１回の成膜工程で、第１のコンタクトプラグおよび下部電極が形成されるので、製造工程を大幅に簡略化でき、製造コストを削減することができる。
【００９７】
本発明に係る請求項３記載の半導体装置の製造方法によれば、抜き円筒型のキャパシタが得られる。
【００９８】
本発明に係る請求項４記載の半導体装置の製造方法によれば、キャパシタを有さない回路領域における第２のコンタクトホールの形成に際しては、エッチングストッパ膜をエッチングする必要がなく、第１および第２の層間絶縁膜のみをエッチングすれば良いので、エッチング条件を途中で変更するなどの操作が不要となり、製造工程を簡略化して、製造コストを低減できる。また、第２のコンタクトホールがエッチングストッパ膜に係合しないので、第２のコンタクトプラグの形成に際して、第２のコンタクトホール内に導電体膜を埋め込む場合に、エッチングストッパ膜の突出部に起因して、導電体膜のカバレッジが低下する等の問題が発生せず、第２のコンタクトプラグに不具合が生じることを防止でき、製造歩留まりが向上して、製造コストを低減することができる。
【００９９】
本発明に係る請求項５記載の半導体装置の製造方法によれば、キャパシタを有さない回路領域における第２のコンタクトホールの形成に際しては、エッチングストッパ膜をエッチングする必要がなく、第１および第２の層間絶縁膜のみをエッチングすれば良いので、エッチング条件を途中で変更するなどの操作が不要となり、製造工程を簡略化して、製造コストを低減できる。また、第２のコンタクトホールがエッチングストッパ膜に係合することが皆無となるので、第２のコンタクトプラグの形成に際して、第２のコンタクトホール内に導電体膜を埋め込む場合に、エッチングストッパ膜の突出部に起因して、導電体膜のカバレッジが低下する等の問題が発生せず、第２のコンタクトプラグに不具合が生じることを防止でき、製造歩留まりが向上して、製造コストを低減することができる。
【０１００】
本発明に係る請求項６記載の半導体装置の製造方法によれば、エッチングストッパ膜が、第２の層間絶縁膜に対してはエッチングストッパとして確実に機能し、第１の層間絶縁膜に対してはエッチングマスクとして確実に機能する。
【０１０１】
本発明に係る請求項７記載の半導体装置によれば、キャパシタを有さない回路領域において、コンタクトプラグがエッチングストッパ膜に係合しない構成を得ることができ、コンタクトプラグの形成に際して、コンタクトホール内に導電体膜を埋め込む場合に、エッチングストッパ膜の突出部に起因して、導電体膜のカバレッジが低下する等の問題が発生せず、コンタクトプラグに不具合が生じることを防止できる。
【０１０２】
本発明に係る請求項８記載の半導体装置によれば、キャパシタを有さない回路領域において、コンタクトプラグがエッチングストッパ膜に係合することが皆無な構成を得ることができ、コンタクトプラグの形成に際して、コンタクトホール内に導電体膜を埋め込む場合に、エッチングストッパ膜の突出部に起因して、導電体膜のカバレッジが低下する等の問題が発生せず、コンタクトプラグに不具合が生じることを防止できる。
【０１０３】
本発明に係る請求項９記載の半導体装置によれば、抜き円筒型のキャパシタを有した半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図２】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図３】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図４】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図５】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図６】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図７】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図８】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図９】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１０】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１１】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１２】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１３】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１４】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１５】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１６】従来の半導体装置の製造工程を説明する断面図である。
【図１７】従来の半導体装置の製造工程を説明する断面図である。
【図１８】従来の半導体装置の製造工程を説明する断面図である。
【図１９】従来の半導体装置の製造工程を説明する断面図である。
【図２０】従来の半導体装置の製造工程を説明する断面図である。
【図２１】従来の半導体装置の製造工程を説明する断面図である。
【図２２】従来の半導体装置の製造工程を説明する断面図である。
【図２３】従来の半導体装置の製造工程を説明する断面図である。
【図２４】従来の半導体装置の製造工程を説明する断面図である。
【図２５】従来の半導体装置の製造上の問題点を説明する図である。
【図２６】従来の半導体装置の製造上の問題点を説明する図である。
【符号の説明】
３，５　層間絶縁膜、４　エッチングストッパ膜、５１，６１　コンタクトプラグ、５２　キャパシタ下部電極、５３　キャパシタ誘電体膜、５４　キャパシタ上部電極、ＣＰ　円筒型キャパシタ。
【図１】
2004047754.tif 000003
【図２】
2004047754.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004047754.tif 000009
【図８】
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【図９】
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【図１０】
2004047754.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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