(57)【要約】【課題】アルミニウムを材料とする配線を有する電極基板及び電気光学装置の製造方法において、配線欠陥のない電極基板、表示欠陥がなく表示特性の良い電気光学装置を得る。【解決手段】基板上６０に、半導体層１、これを覆うようにＢＨＦによるエッチングレートが４ｎｍ／秒以下のゲート絶縁膜２を形成し、ゲート絶縁膜２上にチタン膜３４、アルミニウムを含む膜３５、窒化チタン膜３６を順次成膜する。その後、チタン膜３４とアルミニウムを含む膜３５、窒化チタン膜３６との積層膜をパターニングして配線３３を得る。このようにゲート絶縁膜の膜質を限定することによりチタン膜の結晶配向状態を制御し、結晶方位（１１１）面に優先配向した結晶性の良い平坦なアルミニウム膜３５を成膜できヒロック発生が抑制された配線を得ることができる。【選択図】　　図２
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【特許請求の範囲】
【請求項１】
基板と、前記基板上に配置され、緩衝フッ酸溶液に対するエッチングレートが４ｎｍ／秒以下である酸化ケイ素膜と、前記酸化ケイ素膜上に配置され、チタン層上にアルミニウムを含む層を積層した配線を具備することを特徴とする電極基板。
【請求項２】
前記配線は、前記アルミニウムを含む層上に立方晶系窒化チタンを積層していることを特徴とする請求項１に記載の電極基板。
【請求項３】
前記基板上には、前記配線からなる第１配線と、該第１配線と絶縁して交差する第２配線とが配置されてなることを特徴とする請求項１または請求項２に記載の電極基板。
【請求項４】
前記基板上にはチャネル領域となる半導体層、該半導体層を覆うように前記酸化ケイ素膜が形成されており、前記半導体層に相対した位置に前記配線と同層からなるゲート電極を形成する工程を具備することを特徴とする請求項１から請求項３のいずれか一項に記載の電極基板。
【請求項５】
基板と、前記基板上に配置されたチャネル領域となる半導体層と、前記半導体層を覆って配置された緩衝フッ酸溶液に対するエッチングレートが４ｎｍ／秒以下である酸化ケイ素膜と、前記酸化ケイ素膜上に前記半導体層に相対して配置され、チタン層上にアルミニウムを含む層を積層したゲート電極とを具備することを特徴とする電極基板。
【請求項６】
前記ゲート電極は、前記アルミニウムを含む層上に、立方晶系窒化チタンが積層されていることを特徴とする請求項５に記載の電極基板。
【請求項７】
前記チタン層は４０ｎｍ以上の膜厚を有することを特徴とする請求項１から請求項６のいずれか一項に記載の電極基板。
【請求項８】
前記酸化ケイ素膜は、テトラエチルオルソシリケートガスを用いてＣＶＤ法により成膜されてなることを特徴とする請求項１から請求項７のいずれか一項に記載の電極基板。
【請求項９】
請求項１から請求項８のいずれか一項に記載の電極基板と該電極基板に対向して配置された対向電極とを有すること特徴とする電気光学装置。
【請求項１０】
基板上に緩衝フッ酸溶液に対するエッチングレートが４ｎｍ／秒以下である酸化ケイ素膜を成膜する工程と、前記酸化ケイ素膜上にチタン膜を形成する工程と、前記チタン膜上にアルミニウムを含む膜を成膜して積層膜を形成する工程とを具備することを特徴とする電極基板の製造方法。
【請求項１１】
前記アルミニウムを含む膜上にチタンを含む膜を成膜して積層膜を形成する工程とを具備することを特徴とする請求項１０に記載の電極基板の製造方法。
【請求項１２】
前記積層膜を所定の形状にパターニングして第１配線を形成する工程と、前記第１配線と絶縁し、交差して第２配線を形成する工程とを具備することを特徴とする請求項１０または請求項１１に記載の電極基板の製造方法。
【請求項１３】
前記基板上にはチャネル領域となる半導体層、該半導体層を覆って前記酸化ケイ素膜が形成されており、前記積層膜をパターニングして前記半導体層に相対する位置にゲート電極を形成する工程を具備することを特徴とする請求項１０から請求項１２のいずれか一項に記載の電極基板の製造方法。
【請求項１４】
前記チタン膜は４０ｎｍ以上の膜厚を有することを特徴とする請求項１０から請求項１３のいずれか一項に記載の電極基板の製造方法。
【請求項１５】
前記酸化ケイ素膜は、テトラエチルオルソシリケートガスを用いてＣＶＤ法により成膜されてなることを特徴とする請求項１０から請求項１４のいずれか一項に記載の電極基板の製造方法。
【請求項１６】
電極基板と該電極基板に対向して配置される対向電極とを有する電気光学装置の製造方法であって、前記電極基板は請求項１０から請求項１５のいずれか一項に記載の製造方法により製造されることを特徴とする電気光学装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電極基板及び電気光学装置に属し、特に、チタンとアルミニウムとの積層構造を有する配線を具備する場合に、ヒロックの発生が抑制された電極基板及び電気光学装置に属する。
【０００２】
【従来の技術】
一般に、薄膜トランジスタ（以下、ＴＦＴという。）をスイッチング素子として有するアクティブマトリクス型の液晶装置の場合、ＴＦＴアレイ基板と対向基板との間に液晶層などの電気光学物質が挟持して構成される。
【０００３】
かかるＴＦＴアレイ基板は、基板上に、お互いに交差して配置された複数の走査線及び複数のデータ線、走査線及びデータ線の交差部ごとに配置された走査線及びデータ線に電気的に接続される薄膜トランジスタ、薄膜トランジスタに電気的に接続された画素電極とから構成されている。薄膜トランジスタは、半導体層上にゲート絶縁膜を介して、走査線と同層で、かつ電気的に接続したゲート電極が配置され構成される。そして、その上に絶縁膜を介してデータ線と同層からなるソース電極、ドレイン電極が形成され、データ線とソース電極とは電気的に接続している。
【０００４】
ところで、液晶装置を携帯型情報端末のような機器に用いる場合、極力その消費電力を軽減したいという要請が近年強くなっている。液晶装置を構成するＴＦＴアレイ基板の消費電力の低減には配線である走査線の低抵抗化が有効である。そこで従来用いられてきたクロム、タンタルなどの材料にかわり、低抵抗のアルミニウムを用いることが注目されている。アルミニウムはその特性上耐熱性や耐薬品性に留意する必要があるので、アルミニウムの下層にチタン層、上層に窒化チタン層を配置した積層構造の配線とすることが行われている。
【０００５】
上述のようなチタン、アルミニウム、窒化チタンの積層構造からなる配線を有するＴＦＴアレイ基板は、次のような形成工程を経て形成される。
【０００６】
まず、ガラス基板上にポリシリコンからなるチャネル領域となる半導体層を形成し、ＳｉＯ２膜（酸化ケイ素膜）からなるゲート絶縁膜を形成する。次に、ゲート絶縁膜上に全面にチタン膜、アルミニウム膜、窒化チタン膜とを順次積層して積層膜を形成する。この積層膜を所定の形状にパターニングすることによりチャネル領域に相対する位置にゲート電極を有する走査線を形成する。その後、走査線、ゲート電極を覆うようにゲート絶縁膜上に絶縁膜を形成し、この絶縁膜上に、ソース電極、ドレイン電極、データ線を形成する。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述の製法により形成されたＴＦＴアレイ基板においては、例えアルミニウム層上に窒化チタン層を積層してもヒロックと呼ばれる突起が生じるという問題があった。このヒロックが発生すると、走査線を覆う絶縁膜をヒロックが突き破り、絶縁膜上に形成されるデータ線と走査線とが短絡する場合がある。短絡が発生すると、この短絡した走査線及びデータ線に電気的に接続する画素電極は任意の表示が行えず、走査線、データ線それぞれの線方向の線欠陥が生じ、液晶装置の表示品位を著しく低下させるという問題があった。
【０００８】
上述のようなヒロックに関して、特開平１０−１３５４６２号には次にような技術が記載されている。すなわち、配線の下層に配置される絶縁膜に吸収された水が脱離することによりヒロックが増大することに着目し、水の脱離を阻害するための膜を配線と絶縁膜との間に介在させるという技術である。しかしながら、この技術では、ヒロックの増大を防止できるものの、ヒロックの発生という根本的な問題自体は解決することができない。
【０００９】
本発明は上述した問題点に鑑みなされたものであり、チタン層、アルミニウムを含む層を有する配線を用いる場合に、ヒロックの発生を抑制し、短絡不良のない高品質の電極基板及び電気光学装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明はチタン層上にアルミニウムを含む層が積層された配線の下層として、緩衝フッ酸溶液（ＢＨＦ）に対するエッチングレートが限定された膜質の酸化ケイ素膜を用いることにより、平坦性の良いヒロックの発生を抑制する配線を形成できることを発明者によって見いだされなされたものである。
【００１１】
すなわち、本発明の電極基板は、基板と、前記基板上に配置され、緩衝フッ酸溶液（ＢＨＦ　５０％フッ酸：４０％フッ化アンモニウム＝１：６室温。以降特に記載がない限り、緩衝フッ酸溶液はこの条件で使用する。）に対するエッチングレートが４ｎｍ／秒以下である酸化ケイ素膜と、前記酸化ケイ素膜上に配置され、チタン層上にアルミニウムを含む層を積層した配線を具備することを特徴とする。
【００１２】
このような構成によれば、特定の膜質を有する酸化ケイ素膜を用いることにより結晶方位（１１１）面に優先配向したアルミニウムを含む層を得ることができ、平坦でヒロック発生が抑制された膜質の良い配線を得る効果を有する。これは、緩衝フッ酸溶液に対するウエットエッチングレートが４ｎｍ／秒以下、更に好ましくは３ｎｍ／秒以下の膜質の酸化ケイ素膜を下地としてチタン層を形成すると、チタン層の結晶構造が結晶方位（００２）面に優先配向して形成されやすくなることによるためである。アルミニウムを含む層は単一の結晶方位（１１１）面に優先配向している結晶構造を有する場合にヒロックの発生が少ない。このアルミニウムを含む層の結晶方位（１１１）面はチタン層の結晶方位（００２）面と面間隔の整合性がよいため、結晶方位（００２）面に優先配向したチタン層上にアルミニウムを含む層を形成することによって、結晶方位（１１１）面に単一優先配向したアルミニウムを含む層を得ることができる。アルミニウムを含む層としてはアルミニウム単体、例えばアルミニウムと銅の合金といったアルミニウム合金などがある。
【００１３】
更に、前記配線は、前記アルミニウムを含む層上にチタンを含む層を積層していることを特徴とする。このような構成によれば、チタンを含む層によりアルミニウムを含む層を保護するとともに更にヒロックの発生を抑制することができるという効果を有する。窒化チタンを用いる場合にはその結晶系を立方晶系とすることがヒロック抑制効果を得るのに好ましい。
【００１４】
更に、前記基板上には、前記配線からなる第１配線と、該第１配線と絶縁して交差する第２配線とが配置されてなることを特徴とする。このような構成によれば、第１配線のヒロック発生が抑制されているため、ヒロックによる第１配線と第２配線との短絡を防止し、短絡欠陥のない電極基板を得るという効果を有する。
【００１５】
更に、前記基板上にはチャネル領域となる半導体層、該半導体層を覆うように前記酸化ケイ素膜が形成されており、前記半導体層に相対した位置に前記配線と同層からなるゲート電極を形成する工程を具備することを特徴とする。このような構成によれば、半導体層を有するスイッチング素子のゲート電極の形成時においても、上述の配線と同様に、ヒロック発生が抑制されたゲート電極を得ることができ、スイッチング特性の良いスイッチング素子を有し、更に膜質の良い配線を有する電極基板を得るという効果を有する。
【００１６】
また、本発明の電極基板は、基板と、前記基板上に配置されたチャネル領域となる半導体層と、前記半導体層を覆って配置された緩衝フッ酸溶液に対するエッチングレートが４ｎｍ／秒以下好ましくは３ｎｍ／秒以下である酸化ケイ素膜と、前記酸化ケイ素膜上に前記半導体層に相対して配置され、チタン層上にアルミニウムを含む層を積層したゲート電極とを具備することを特徴とする。このような構成によれば、半導体層を有するスイッチング素子のゲート電極の形成時に、平坦でヒロック発生が抑制されたゲート電極を得ることができるので、スイッチング特性の良いスイッチング素子を有する電極基板を得るという効果を有する。
【００１７】
更に、前記ゲート電極は、前記アルミニウムを含む層上に、チタンを含む層が積層されていることを特徴とする。このような構成によれば、ヒロックの発生を更に抑制することができるという効果を有する。
【００１８】
更に、上述した電極基板は、前記チタン層は４０ｎｍ以上の膜厚を有することを特徴とする。このような構成によれば、４０ｎｍ以上の膜厚とすることによりアルミニウムを含む層の下地層として結晶性の良い平坦なチタン層を得ることができるので、アルミニウムを含む層を積層した場合にも、平坦な表面を得ることができ、基板面内で均一な膜質の配線またはゲート電極を得るという効果を有する。ここで、チタン層の膜厚はその抵抗率を考慮すると１００ｎｍ以下とすることが望ましい。
【００１９】
本発明の電気光学装置は、上述に記載の電極基板と該電極基板に対向して配置された対向電極とを有すること特徴とする。このような構成によれば、消費電力を低減し、大画面化、高精細化が可能な表示ばらつきのない表示特性の良い電気光学装置を得るという効果を有する。
【００２０】
本発明の電極基板の製造方法は、基板上に緩衝フッ酸溶液に対するエッチングレートが４ｎｍ／秒以下好ましくは３ｎｍ／秒以下である酸化ケイ素膜を成膜する工程と、前記酸化ケイ素膜上にチタン膜を形成する工程と、前記チタン膜上にアルミニウムを含む膜を成膜し積層膜を形成する工程とを具備することを特徴とする。
【００２１】
このような構成によれば、特定の膜質を有する酸化ケイ素膜を用いることにより結晶方位（１１１）面に単一優先配向したアルミニウムを含む膜を得ることができ、平坦でヒロック発生が抑制された膜質の良いアルミニウムを含む膜を得ることができる。そして、このようなチタン膜とアルミニウムを含む膜との積層膜を有する膜を所定の形状にパターニングすることにより、膜質の良い配線やスイッチング素子のゲート電極を得るという効果を有する。これは、緩衝フッ酸溶液に対するエッチングレートが４ｎｍ／秒以下、更に好ましくは３ｎｍ／秒以下の膜質の酸化ケイ素膜を下地としてチタン膜を形成すると、チタン膜の結晶構造が結晶方位（００２）面に優先配向して形成されやすくなることによるものと考えられる。アルミニウムを含む膜は結晶方位（１１１）面に単一優先配向している結晶構造を有する場合にヒロックの発生が少なく、このアルミニウムを含む膜の結晶方位（１１１）面はチタン膜の結晶方位（００２）面と面間隔の整合性が良いため、結晶方位（００２）面に優先配向したチタン膜上にアルミニウムを含む膜を成膜することによって、結晶方位（１１１）面に単一優先配向したアルミニウムを含む膜を得ることができる。また、アルミニウムを含む膜としてはアルミニウム単体、例えばアルミニウムと銅の合金といったアルミニウム合金などがある。
【００２２】
更に、前記アルミニウムを含む膜上にチタンを含む膜を成膜し積層膜を形成する工程とを具備することを特徴とする。このような構成によれば、アルミニウムを含む層を保護するとともに更にヒロックの発生を抑制することができるという効果を有する。
【００２３】
更に、前記積層膜を所定の形状にパターニングして第１配線を形成する工程と、前記第１配線と絶縁し、交差して第２配線を形成する工程とを具備することを特徴とする。このような構成によれば、第１配線のヒロック発生が抑制されているため、ヒロックによる第１配線と第２配線との短絡を防止し、短絡欠陥のない電極基板を得るという効果を有する。
【００２４】
さらに、前記基板上にはチャネル領域となる半導体層、該半導体層を覆って前記酸化ケイ素膜が形成されており、前記積層膜をパターニングして前記半導体層に相対する位置にゲート電極を形成する工程を具備する。このような構成によれば、半導体層を有するスイッチング素子のゲート電極の形成時に、平坦でヒロック発生が抑制されたゲート電極を得ることができ、スイッチング特性の良いスイッチング素子を得るという効果を有する。
【００２５】
更に、前記チタン膜は４０ｎｍ以上の膜厚を有することを特徴とする。このような構成によれば、４０ｎｍ以上の膜厚とすることによりアルミニウムを含む真膜の下地膜として結晶性の良い平坦なチタン膜を得ることができるので、アルミニウムを含む膜を積層した場合にも、平坦な表面を得ることができ、基板面内で均一な膜質の配線またはゲート電極を得るという効果を有する。ここで、チタン膜の膜厚はその抵抗率を考慮すると１００ｎｍ以下とすることが望ましい。
【００２６】
本発明の電気光学装置に製造方法は、電極基板と該電極基板に対向して配置される対向電極とを有する電気光学装置の製造方法であって、前記電極基板は上述の製造方法により製造されることを特徴とする。このような構成によれば、消費電力を低減し、大画面化、高精細化が可能な表示ばらつきのない表示特性の良い電気光学装置を得るという効果を有する。
【００２７】
【発明の実施の形態】
（電極基板の製造方法）
本発明の実施の形態には、電極基板として半導体層を有する半導体基板を例にあげ、特に半導体基板に形成される配線について図１、２を用いて説明する。図１は半導体基板の部分概略図を示し、図２はその製造方法を説明するための図である。
【００２８】
図１に示すように、半導体基板は、例えばガラスなどからなる基板６０上に、ポリシリコン層１が配置され、これを覆うように酸化シリコン膜からなるゲート絶縁膜２が配置されている。更に、ポリシリコン層１の一部に対応した位置に配線３３が配置されている。配線３３は３層構造かならり、下からチタン層、アルミニウム・銅合金層、窒化チタン層となっている。チタン層の膜厚は４０ｎｍ以上とすることにより、結晶性、平坦性が良く、上に成膜するアルミニウム・銅合金層の配向性を向上させることができ、ここでは５０ｎｍとした。アルミニウム・銅合金層の膜厚は１００〜１０００ｎｍとし、ここでは４００ｎｍとした。窒化チタン層は５０〜１５０ｎｍとし、５０ｎｍ以上とすることによりヒロック発生を抑制することができ、ここでは１００ｎｍとした。尚、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２９】
次に半導体基板の製造方法を図２を用いて説明する。
【００３０】
図２（ａ）に示すように、ＰＥＣＶＤ法またはＬＰ（ｌｏｗ　ｐｒｅｓｓｕｒｅ）ＣＶＤ法によりａ−Ｓｉ膜を３０〜１００ｎｍ程度の厚みで形成し、これにエキシマレーザ光を照射することにより結晶化した後、所定の形状にパターニングをしてポリシリコン層１を得る。
【００３１】
次に、図２（ｂ）に示すように、ＰＥＣＶＤ法（ｐｌａｓｍａ　ｅｎｈａｎｃｅｄ　ｃｈｅｍｉｃａｌｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）により、ＴＥＯＳ（テトラエチルオルソシリケート）を原料ガスとして、５０〜１２０ｎｍの膜厚、ここでは７５ｎｍの膜厚の酸化ケイ素膜からなるゲート絶縁膜２を基板全面に形成する。このゲート絶縁膜２は緩衝フッ酸溶液に対するエッチングレートが３．５ｎｍ／秒であった。ゲート絶縁膜２形成後、基板をアルカリ系洗浄液など酸化ケイ素膜を浸食しにくい洗浄液を用いて洗浄した。ここで、洗浄液としては希フッ化水素などの酸化ケイ素膜浸食性液は用いずに、アルカリ系、硫酸系などの洗浄液を用いることが好ましい。
次に、図２（ｃ）に示すように、スパッタリング法によりチタン膜３４、アルミニウム・銅合金膜３５、窒化チタン膜３６を順次積層して成膜する。詳細には、まず、半導体層及びゲート絶縁膜が形成された基板を反応室に搬入させ、５０ｎｍの膜厚のチタン膜３４を成膜する。チタン膜形成後、チタン膜３４が成膜された基板を別の反応室内に搬入させ、チタン膜３４上に４００ｎｍの膜厚でアルミニウム・銅合金膜３５を成膜する。アルミニウム・銅合金膜成膜後、基板を反応室から別の反応室内に基板を搬入させる。反応室内にアルゴンと窒素の混合ガスを導入し、チタンターゲーットを使用して１００ｎｍの膜厚の窒化チタン膜３６を成膜する。次に図２（ｄ）に示すように、所定の形状となるようにチタン膜３４とアルミニウム・銅合金膜３５、窒化チタン膜３６とを同時にパターニングして配線３３を得る。
【００３２】
この時のチタン膜の結晶配向性を評価したものを図１５（ａ）に示す。図１５（ａ）の試料では積層膜の他の信号成分を排除するために、チタン単膜を成膜し評価してある。チタンの下地膜となった酸化ケイ素膜の緩衝フッ酸溶液に対するエッチングレートは約３．５ｎｍ／秒である。一方緩衝フッ酸溶液に対するエッチングレートが約９ｎｍ／秒の酸化ケイ素膜上に、同様にチタン単膜を成膜し結晶配向性を評価したものが図１５（ｂ）である。両者を比較して明らかなように、図１５（ａ）の試料の信号強度は図１５ｂ（ｂ）の２倍以上の値を示している。即ち緩衝フッ酸溶液に対するエッチングレートが小さい酸化ケイ素膜上にチタン膜を形成すると、チタンの結晶性が向上することを意味している。
【００３３】
さらにチタン膜の上にアルミニウム・銅合金膜を成膜し、その結晶配向性を評価したものが図１６（ａ）及び（ｂ）である。下地膜とした酸化ケイ素膜の緩衝フッ酸溶液に対するエッチングレートは図１６（ａ）が約３．５ｎｍ／秒であり、図１６（ｂ）が約９ｎｍ／秒である。両者を比較して明らかなように、図１５（ａ）の試料の信号強度は図１５ｂ（ｂ）の約１．５倍の値を示している。即ち緩衝フッ酸溶液に対するエッチングレートが小さい酸化ケイ素膜上にチタン膜、アルミニウム・銅合金膜を積層にて形成すると、チタンのみならずアルミニウム・銅合金膜の結晶性も向上することを意味している。
【００３４】
また、成膜後のアルミニウム・銅合金膜３５の結晶構造は、結晶方位（１１１）面に優先配向しており結晶方位（２００）面は検出されなかった。ここで、結晶性はＸ線回折測定機（機器名　ＲＩＮＩＴ−１４００）を用いて測定している。
【００３５】
このような製造工程を経て形成された配線３３は、上述のようにアルミニウムの結晶構造が結晶方位（１１１）面に優先配向し、かつ優れた結晶性を有した膜である。そして、このときに良好な平坦性を得ることができ、配線３３とこの配線３３上に絶縁膜（図示せず）を介して形成される配線（図示せず）との短絡を未然に防止し、信頼性の高い半導体基板を製造できた。
【００３６】
図１７はチタン膜の上にアルミニウム・銅合金膜を積層成膜した試料をＡＦＭにて表面平均粗さを評価したものである。下地膜とした酸化ケイ素膜の緩衝フッ酸溶液に対するエッチングレートは図１７（ａ）が約３．５ｎｍ／秒であり、図１６（ｂ）が約９ｎｍ／秒である。これらは緩衝フッ酸溶液に対するエッチングレートが小さい酸化ケイ素膜上にチタン膜、アルミニウム・銅合金膜を積層にて形成すると、平坦性の良い膜が形成できることを意味している。
【００３７】
また、このような製造工程を経て形成された半導体基板は、後工程で例えば４００℃以上の高温処理工程を経ても、配線のヒロックの発生を抑制することができた。
【００３８】
図１８は緩衝フッ酸溶液に対するエッチングレートが約３．５ｎｍ／秒の酸化ケイ素膜上にチタン膜、アルミニウム・銅合金膜、窒化チタン膜を積層した試料を４５０℃３時間の熱処理した状態を示した写真である。熱処理を施した後でも良好な平坦性を保持していることが判る。
【００３９】
図１９は、ガラス基板上に、ＢＨＦによるエッチングレートが３．５ｎｍ／秒の酸化ケイ素膜、チタン膜、アルミニウム・銅合金膜、窒化チタン膜を順次積層した積層膜の表面状態を示す。図１９（ａ）ではチタン膜の膜厚を４００ｎｍ、図１９（ｂ）ではチタン膜の膜厚を２００ｎｍとしている。図に示すように、アルミニウム合金膜の下層となるチタン膜の膜厚を厚くすることにより、積層膜の表面粗さが小さくなることがわかる。
【００４０】
上記実施形態及び実験結果では、アルミニウムを含む膜としてアルミニウム・銅合金を用いたが、アルミニウム単体、銅以外の他の金属との合金からなるアルミニウム合金でもよい。
【００４１】
（電気光学装置の製造方法）
本実施形態においては、スイッチング素子を用いる電気光学装置として液晶装置を例にあげており、スイッチング素子として薄膜トランジスタを用い、薄膜トランジスタのゲート電極、配線としての走査線及びこれと同層からなる層に、上述の電極基板の実施形態のチタン膜、アルミニウム・銅合金膜、窒化チタン膜の積層膜をパターニングして形成したものを用いている。
【００４２】
以下に本実施形態において、図３から図５を参照して説明する。
【００４３】
図３は、液晶装置の画像形成領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。図４は、データ線、走査線、画素電極などが形成されたＴＦＴアレイ基板の表示領域における複数の画素群の平面図である。図５は、液晶装置の表示領域及び周辺駆動回路領域の縦断面図を示し、画素領域の縦断面図は、図４のＡ−Ａ’の断面図である。尚、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００４４】
図３において、液晶装置は、表示領域とこれを制御する周辺駆動回路領域とから構成される。
【００４５】
表示領域は、平行に配置された容量線３ｂ及び走査線３と、走査線３と交差して配置されたデータ線６と、これら走査線３とデータ線６との交差部毎にマトリクス状に配置された画素電極９ａと、画素電極９ａを制御するための薄膜トランジスタ（以下、ＴＦＴと称する）３０とからなる。画像信号が供給されるデータ線６にはＴＦＴ３０のソースが電気的に接続され、走査信号が供給される走査線３にはＴＦＴ３０のゲートが電気的に接続している。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。
【００４６】
一方、周辺駆動回路領域は、走査線駆動回路１０４、データ線駆動回路１０１、サンプリング回路３０１、プリチャージ回路２０１からなる。走査線駆動回路１０４は、外部制御回路から供給される電源、基準クロックＣＬＹ及びその反転クロック等に基づいて、所定タイミングで走査線３に走査信号Ｇ１、Ｇ２、…、Ｇｍをパルス的に線順次で印加する。データ線駆動回路１０１は、外部制御回路から供給される電源、基準クロックＣＬＸ及びその反転クロック等に基づいて、走査線駆動回路１０４が走査信号Ｇ１、Ｇ２、…、Ｇｍを印加するタイミングに合わせて、データ線６毎にサンプリング回路駆動信号としてのシフトレジスタからの転送信号Ｘ１、Ｘ２、…、Ｘｎを、サンプリング回路３０１にサンプリング回路駆動信号線３０６を介して所定タイミングで供給する。プリチャージ回路２０１は、スイッチング素子として、例えばＴＦＴ２０２を各データ線６毎に備えており、プリチャージ信号線２０４がＴＦＴ２０２のドレイン又はソース電極に接続されており、プリチャージ回路駆動信号線２０６がＴＦＴ２０２のゲート電極に接続されている。そして、動作時には、プリチャージ信号線２０４を介して、外部電源からプリチャージ信号ＮＲＳを書き込むために必要な所定電圧の電源が供給され、プリチャージ回路駆動信号線２０６を介して、各データ線６について画像信号Ｓ１、Ｓ２、…、Ｓｎの供給に先行するタイミングでプリチャージ信号ＮＲＳを書き込むように、外部制御回路からプリチャージ回路駆動信号ＮＲＧが供給される。プリチャージ回路２０１は、好ましくは中間階調レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎに相当するプリチャージ信号ＮＲＳ（画像補助信号）を供給する。サンプリング回路３０１は、ＴＦＴ３０２を各データ線６毎に備えており、画像信号線３０４がＴＦＴ３０２のソース電極に接続されており、サンプリング回路駆動信号線３０６がＴＦＴ３０２のゲート電極に接続されている。そして、画像信号線３０４を介して、画像信号Ｓ１、Ｓ２、…、Ｓｎが入力されると、これらをサンプリングする。即ち、サンプリング回路駆動信号線３０６を介してデータ線駆動回路１０１からサンプリング回路駆動信号としての転送信号Ｘ１、Ｘ２、…、Ｘｎが入力されると、画像信号線３０４夫々からの画像信号Ｓ１、Ｓ２、…、Ｓｎをデータ線６ａに順次印加する。
【００４７】
尚、本実施形態においては、表示領域中のＴＦＴ３０の半導体層としてポリシリコンを用いているため、周辺駆動回路に用いられるＴＦＴと表示領域中のＴＦＴ３０と同一基板上で同一工程で形成することが可能であるが、周辺駆動回路の一部を別基板に形成し、これを外付けすることも可能である。
【００４８】
図４において、液晶装置のＴＦＴアレイ基板上には、マトリクス状に複数の透明な画素電極９ａが設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６、走査線３（点線）及び容量線３ｂ（点線）が設けられている。データ線６は縦方向に延伸した形状に形成され、データ線６の一部であるソース６ａはコンタクトホール５ａを介してポリシリコン膜からなる半導体層１（左下がりの斜線部）のうち後述のソース領域に電気的に接続されており、データ線６はソース６ａ付近で、その幅が広くなるように形成されている。データ線６と同層で形成されたドレイン６ｂはコンタクトホール５ｂを介して半導体層１のうち後述のドレイン領域に電気的に接続しており、更に、ドレイン６ｂはコンタクトホール８を介して画素電極９ａと電気的接続されている。また、半導体層１のうちチャネル領域に対向するように走査線３が配置され、走査線３はゲート電極として機能し、本実施形態においては、半導体層１と走査線３とが重なり合う箇所は２カ所となっており、ダブルゲート構造となっている。尚、図面上、走査線３と半導体層１とが平面的に重なる部分、即ちゲート電極に対応する位置の半導体層は走査線によって隠れ、図示されていない。容量線３ｂは、走査線３に沿ってほぼ直線状に伸び、データ線６と交差する箇所からデータ線６に沿って突出した突出部を有し、この突出部にほぼ対応して半導体層の一部が配置されている。容量線３ｂは、画素電極９ａの一部と平面的に重なり合い、この領域で容量を形成し、更に、画素電極９ａと容量を形成している。半導体層１は、データ線６及び走査線３の下に延設されて、同じくデータ線６及び走査線３に沿って伸びる容量線３ｂ部分に絶縁膜２を介して対向配置されて、容量を形成している。
【００４９】
次に図５の断面図に示すように、液晶装置１００は、ＴＦＴアレイ基板１０と、これに対向配置される対向基板８０との間に液晶層５０を備えている。
【００５０】
ＴＦＴアレイ基板１０は、表示領域においては、ガラス基板６０上に酸化シリコンからなる下地膜１２、ポリシリコンからなる半導体層１が配置されている。半導体層１上には、ＢＨＦによるエッチングレートが４ｎｍ／秒以下の酸化ケイ素膜からなるゲート絶縁膜２が配置されている。ゲート絶縁膜２上には、それぞれ下からチタン層、アルミニウム・銅合金層、窒化チタン層と積層された層構造の走査線３（図示せず）、走査線の一部であるゲート電極３ａ、容量線３ｂが配置されている。そして、走査線３、ゲート電極３ａ及び容量線３ｂを覆うように絶縁膜４が配置されている。絶縁膜４上には、同層で形成されたデータ線６、データ線６の一部であるソース６ａ、ドレイン６ｂが配置されている。ソース６ａは、ゲート絶縁膜２、絶縁膜４に形成されたコンタクトホール５ａにより後述で説明する半導体層１のソース領域と電気的に接続され、ドレイン６ｂは、絶縁膜４に形成されたコンタクトホール５ｂにより、後述で説明する半導体層１のドレイン領域と電気的に接続される。更に、データ線６、ソース６ａ、ドレイン６ｂを覆って層間絶縁膜７が配置され、層間絶縁膜７に形成されたコンタクトホール８によりドレイン６ｂは、層間絶縁膜７上に配置されるＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）膜からなる画素電極９ａと電気的に接続している。最後に、画素電極を覆って、ポリイミドからなる配向膜１６が配置される。ここで、表示領域中のＴＦＴの半導体層１は、ＬＤＤ（ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａｉｎ）構造を有し、詳細については後述する。
【００５１】
また、ＴＦＴアレイ基板１０の周辺駆動回路領域においては、相補型トランジスタ構造が採用されている。図５に示すように、相補型トランジスタ構造は、Ｎチャネル型ＴＦＴ１３０ａ、Ｐチャネル型ＴＦＴ１３０ｂを有し、ガラス基板６０上に配置された下地層１２上にＮチャネル型の半導体層１、Ｐチャネル型の半導体層１とが配置され、これらを覆うように、ゲート絶縁膜であるゲート絶縁膜２が配置されている。ゲート絶縁膜２上には半導体層のチャネル領域に相当する位置にゲート電極１０３が配置されている。更に、ゲート電極１０３を覆って、絶縁膜４が配置され、絶縁膜４上に配置されたソース電極１０６ａ、１０７ａ、ドレイン電極１０６ｂ、１０７ｂは、それぞれ、対応する半導体層１のソース領域またはドレイン領域に電気的に接続している。そして、これら相補型トランジスタ構造のＴＦＴ上には層間絶縁膜７が配置されている。また、ＮチャネルＴＦＴの半導体層はＬＤＤ構造を有している。
【００５２】
他方、対向基板８０は、ガラス基板２０上にマトリクス状に形成された遮光膜２３、これを覆って順次形成されたＩＴＯ膜からなる対向電極２１、ポリイミドからなる配向膜１６とから構成されている。
【００５３】
次にＴＦＴアレイ基板の製造方法について図６〜図１４を用いて説明する。図６〜図１４は、表示領域及び周辺回路領域における断面であり、表示領域は図４の線Ａ−Ａ’で切断したときの断面である。
【００５４】
まず、図６（ａ）に示すように、ガラス基板６０上に、ＰＥ（ｐｌａｓｍａ　ｅｎｈａｎｃｅｄ）ＣＶＤ法またはＥＣＲ（ｅｌｅｃｔｒｏｎ　ｃｙｃｌｏｔｒｏｎ　ｒｅｓｏｎａｎｃｅ）ＣＶＤ法により、下地膜１２として、ＳｉＯ２膜を２００〜５００ｎｍ程度の厚みで形成する。この下地膜は、ガラス基板６０表面の汚れやガラス基板中に含まれる不純物等がＴＦＴ３０の特性の劣化を引き起こすことを防止する機能を有する。
【００５５】
次に、図６（ｂ）に示すように、ＰＥＣＶＤ法またはＬＰ（ｌｏｗ　ｐｒｅｓｓｕｒｅ）ＣＶＤ法により、下地膜上にａ−Ｓｉ膜４０１ａを３０〜１００ｎｍ程度の厚みで積層する。
【００５６】
次に、図６（ｃ）に示すように、ａ−Ｓｉ膜にＫｒＦまたはＸｅＣｌなどのエキシマレーザ光を３００〜６００ｍＪ／ｃｍ２照射することにより、ａ−Ｓｉ膜を結晶化させ、ｐ−Ｓｉ膜４０１ｂを得る。エキシマレーザ光の照射強度、照射時間などはａ−Ｓｉ膜の膜厚、膜質などにより適宜調整する。本実施形態においては、レーザアニールにより低温で、ポリシリコン層を得ることができるため、基板としてシリコン基板よりも安価なガラス基板を採用することができる。
【００５７】
次に、図６（ｄ）に示すように、表示領域及び周辺駆動回路領域のそれぞれのＴＦＴの半導体層に相当する形状にレジスト膜４０２を形成する。
【００５８】
次に、図７（ａ）に示すように、レジスト膜４０２をマスクとして、ｐ−Ｓｉ膜４０１ｂを塩素系ガスを用いてＲＩＥ（ｒｅａｃｔｉｖｅ　ｉｏｎ　ｅｔｃｈｉｎｇ）により、エッチングし、ｐ−Ｓｉ層１を形成する。尚、ＲＩＥのようなドライエッチング以外に、弗硝酸を用いてエッチングするなど薬液を用いるウエットエッチングを使用することもできる。
【００５９】
次に図７（ｂ）に示すように、レジスト膜４０２を剥離後、図７（ｃ）に示すように、ＰＥＣＶＤ法により、ＴＥＯＳ（テトラエチルオルソシリケート）を原料ガスとして、５０〜１２０ｎｍの膜厚、ここでは７５ｎｍの膜厚の酸化ケイ素膜からなるゲート絶縁膜２を基板全面に形成する。このゲート絶縁膜２はＢＨＦに対するエッチングレートが約３．５ｎｍ／秒であった。
【００６０】
次に図７（ｄ）に示すように、表示領域の半導体層１のうち、容量として機能する領域に対応する部分が除去された形状のレジスト膜４０３を形成する。そして、このレジスト膜４０３をマスクにし、イオン注入法により、不純物としてリンイオンを５×１０１４〜１０１６個／ｃｍ２のドーズ量にて、半導体層１に注入し、容量電極１ｆを形成する。注入後、レジスト膜４０３を剥離する。
【００６１】
その酸化ケイ素膜を浸食しにくい洗浄液を用いて洗浄した。ここで、洗浄液としては希フッ化水素などの酸化ケイ素膜浸食性液は用いずに、浸食性の低いアルカリ系、硫酸系などの洗浄液を用いることが好ましく、これにより後に成膜するチタン膜の配向性を維持することができる。
【００６２】
次に、図８（ａ）に示すように、ゲート絶縁膜２上に、スパッタリング法によりチタン膜３４、アルミニウム・銅合金膜３５、窒化チタン膜３６を順次積層して成膜する。
【００６３】
次に、図８（ｂ）に示すように、走査線、ゲート電極、容量線に相当する形状のレジスト膜４０４を形成する。これをマスクとして、図８（ｃ）に示すように、弗素系または塩素系ガスを用いて、ＲＩＥ法によりチタン膜３４、アルミニウム・銅合金膜３５、窒化チタン膜３６をエッチングする。エッチング後、レジスト膜４０４を剥離して、図９（ａ）に示すように、下層がチタン層、上層がアルミニウム・銅合金層からなる積層構造に窒化チタン層が積層された３層構造の、走査線３、ゲート電極３ａ、１０３、容量線３ｂを得る。
【００６４】
次に、図９（ｂ）に示すように、表示領域を全て覆い、かつ周辺回路領域のＰチャネル型のＴＦＴとなる半導体層に対応した位置のみレジストが除去されたレジスト膜４０５を形成する。この後、レジスト膜４０５とＰチャネル型のＴＦＴに対応するゲート電極１０３をマスクとして、半導体膜１に５×１０１４〜１０１６個／ｃｍ２のボロンイオンをイオン注入法により注入し、ゲート電極１０３に対して自己整合したチャネル領域１ａ、ソース・ドレイン領域１ｇ、１ｈを有する半導体層１を得る。
【００６５】
次に、図９（ｃ）に示すように、レジスト膜４０５を（剥離液名）により剥離する。
【００６６】
その後、図９（ｄ）に示すように、周辺回路領域のＰチャネル型ＴＦＴとなる半導体層に対応した位置にレジスト膜４０６を形成する。次に、このレジスト膜４０６と、ゲート電極３ａ、Ｎチャネル型ＴＦＴに対応するゲート電極１０３、容量線３ｂをマスクとして、半導体層１に１×１０１３〜２×１０１４個／ｃｍ２のリンイオンをイオン注入法により注入する。これにより、周辺回路領域では、ゲート電極１０３に対して自己整合したチャネル領域１ａ、後に形成される高濃度ソース領域、高濃度ドレイン領域よりも不純物濃度の低い低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃを有するＮチャネル型ＴＦＴに対応する半導体層１を得る。また、表示領域においては、２カ所のチャネル領域１ａ（片方のみ図示）、この２カ所のチャネル領域を挟むように形成され、後に形成する高濃度ソース領域、高濃度ドレイン領域よりも不純物濃度の低い低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃを有する半導体１を得る。
【００６７】
次に、剥離液によりレジスト膜４０６を剥離する。その後、図１０（ａ）に示すように、レジスト膜４０７を形成する。図に示すように、レジスト膜４０７は、周辺駆動回路領域のＮチャネル型ＴＦＴのゲート電極１０３と表示領域中のゲート電極３ａのそれぞれの周辺部を覆い、かつＰチャネル型ＴＦＴの半導体層を覆う形状を有している。次に、レジスト膜４０７をマスクとして、半導体層１に５×１０１４〜１０１６個／ｃｍ２のドーズ量にてリンイオンをイオン注入法により注入する。この後、レジスト膜４０７を剥離する。これにより、図１０（ｂ）に示すように、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃよりも高い不純物濃度を有する高濃度ソース領域１ｄ、高濃度ドレイン領域１ｅを有する半導体層を得ることができる。従って、表示領域中のＴＦＴと周辺駆動回路領域のＮチャネル型ＴＦＴはＬＤＤ構造を有する半導体層となる。
【００６８】
次に、図１０（ｃ）に示すように、ゲート電極１０３、３ａ、容量線３ｂを覆うように、ＰＥＣＶＤ法により、原料ガスとしてＴＥＯＳとオゾンガスを用いて、１５００ｎｍの厚みのＳｉＯ２からなる絶縁膜４を形成する。この後、不純物イオンを活性化させるため、４００℃の温度条件で活性化加熱処理（活性化アニール処理）を行う。
【００６９】
次に、図１０（ｄ）に示すように、周辺回路領域の各ＴＦＴのソース・ドレイン領域と後に形成されるソース・ドレインとを接続するためのコンタクトホール及び、表示領域のＴＦＴのソース領域と後に形成されるソースとを接続するためのコンタクトホール、表示領域のＴＦＴのドレイン領域と後に形成されるドレインとを接続するためのコンタクトホールに相当する形状にパターニングされたレジスト膜４０９を形成する。
【００７０】
図１１（ａ）に示すように、レジスト膜４０９をマスクとして、絶縁膜４をエッチングして、コンタクトホール５、５ａ、５ｂを形成する。その後、レジスト膜４０９を剥離して、図１１（ｂ）の構造を得る。
【００７１】
次に、図１１（ｃ）に示すように、絶縁膜４上に、ＰＶＤ法により３００〜１０００ｎｍの膜厚のアルミニウム・チタニウム膜４１０を形成する。更に、図１１（ｄ）に示すように、アルミニウム膜・チタニウム膜４１０上に、データ線、ソース、ドレインに相当する箇所が除去された形状のレジスト膜４１１を形成する。
【００７２】
次に、図１２（ａ）に示すように、レジスト膜４１１をマスクとしてアルミニウム・チタニウム膜４１０を塩素系ガスを用いてＲＩＥ法によりエッチング後、レジスト膜４１１を剥離する。これにより、図１２（ｂ）に示すように、周辺回路領域では、Ｎチャネル型ＴＦＴ及びＰチャネル型ＴＦＴの半導体層のソース領域、ドレイン領域にそれぞれ電気的に接続したソース電極１０６ａ、１０７ａ、ドレイン電極１０６ｂ、１０７ｂを得る。表示領域においては、半導体層のソース領域、ドレイン領域にそれぞれ電気的に接続されたソース電極６ａを兼ねるデータ線６、ドレイン電極６ｂを得る。
【００７３】
次に図１２（ｃ）に示すように、ソース電極、ドレイン電極、データ線を覆って層間絶縁膜７をＴＥＯＳと酸素ガスとの混合ガスを原料ガスとしてＰＥＣＶＤ法により形成する。ここで、層間絶縁膜７の成膜方法としては、常圧ＣＶＤ法を用いてもよく、また、原料ガスとして、ＴＥＯＳとオゾンガスの混合ガス、またはＳｉＨ４と酸素ガスの混合ガスを用いてもよい。また、無機膜だけでなく、アクリル系などの有機膜を用いることもでき、この場合、無機膜と比較して膜厚の厚い膜を得やすいため、平坦化膜としても用いることができる。
【００７４】
次に図１２（ｄ）に示すように、層間絶縁膜７上に、ドレイン６ｂと後に形成する画素電極とを接続するコンタクトホールに対応した箇所のレジストが除去されたレジスト膜４１３を形成する。その後、図１３（ａ）に示すように、レジスト膜４１３をマスクとして層間絶縁膜７をＲＩＥ法またはウエットエッチング法などによりエッチングし、レジスト膜４１３を剥離して、図１３（ｂ）に示すように、コンタクトホール８を有する層間絶縁膜７を得る。
【００７５】
次に、図１３（ｃ）に示すように、層間絶縁膜７上に、スパッタ法により５０〜２００ｎｍ程度の厚みのＩＴＯ膜４１４を成膜する。その後、図１４（ａ）に示すように、ＩＴＯ膜４１４上に画素電極形状に対応したレジスト膜４１５を形成し、これをマスクとしてＩＴＯ膜４１４を、王水系またはＨＢｒにてウエットエッチングするか、またはＣＨ４またはＨＩ等のガスを用いてＲＩＥ法によるドライエッチングをすることにより、図１４（ｂ）に示すように、画素電極９ａを得る。
【００７６】
上述のように、本実施形態においては、チタン層とアルミニウム・銅合金層の積層構造を有する配線を形成する際に、配線の下層に位置する酸化ケイ素膜の膜質を限定することにより、チタン膜の結晶構造を制御し、このチタン膜を下地とするアルミニウム・銅合金膜の結晶構造をヒロック発生を抑制するような結晶構造とすることができる。これにより、欠陥のない薄膜トランジスタを得ることができ、また走査線とデータ線との短絡を防止するため、表示欠陥のない、表示特性の良い液晶装置を得ることができる。
【図面の簡単な説明】
【図１】実施形態の電極基板の縦断面図を示す。
【図２】実施形態の電極基板の製造プロセスを順に追って示す工程図である。
【図３】実施形態の液晶装置における画像形成領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等の等価回路である。
【図４】実施形態の液晶装置の表示領域におけるデータ線、走査線、画素電極、が形成されたＴＦＴアレイ基板の平面図である。
【図５】実施形態の液晶装置の周辺回路領域、表示領域それぞれにおける縦断面図を示し、表示領域における縦断面図は図４の線Ａ−Ａ’で切断したときの断面図である。
【図６】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その１）である。
【図７】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その２）である。
【図８】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その３）である。
【図９】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その４）である。
【図１０】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その５）である。
【図１１】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その６）である。
【図１２】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その７）である。
【図１３】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その８）である。
【図１４】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その９）である。
【図１５】酸化ケイ素膜の膜質の違いによるチタン膜の結晶状態の違いを示す図である。
【図１６】酸化ケイ素膜の膜質の違いによるチタン膜及びアルミニウム・銅合金積層膜の結晶状態の違いを示す図である。
【図１７】酸化ケイ素膜の膜質の違いによるチタン膜、アルミニウム・銅合金積層膜の表面粗さの違いを示す図である。
【図１８】本発明を適用した配線膜の熱処理後の状態を示す図である。
【図１９】チタン膜の膜厚の違いによる積層膜の表面状態の違いを示す図である。
【符号の説明】
１…半導体層
２…ゲート絶縁膜
３…走査線
３ａ…ゲート電極
４…絶縁膜
６…データ線
６ａ…ソース電極
７…層間絶縁膜
９ａ…画素電極
３３…配線
３４…チタン膜
３５…アルミニウム・銅合金膜
３６…窒化チタン膜
６０…基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【手続補正書】
【提出日】平成15年7月8日(2003.7.8)
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に形成されたチタン層と、
前記チタン層上に形成されたアルミニウムを含む層と、
前記アルミニウムを含む層上に立方晶系窒化チタンを積層した配線を具備することを特徴とする基板。
【請求項２】
前記基板上には、前記配線からなる第１配線と、該第１配線上で絶縁膜を介して交差する第２配線とが配置されてなることを特徴とする請求項１に記載の基板。
【請求項３】
基板上にチャネル領域を有する半導体層と、
前記半導体層を覆って配置された酸化ケイ素膜と、
前記酸化ケイ素膜上の前記チャネル領域に相対した位置において、チタン層と、前記チタン層上に形成されたアルミニウムを含む層と、前記アルミニウムを含む層上に立方晶系窒化チタンを積層して形成されたゲート電極を具備することを特徴とする基板。
【請求項４】
前記チタン層は４０ｎｍ以上の膜厚を有することを特徴とする請求項１ないし請求項３のいずれか一項に記載の基板。
【請求項５】
請求項１から請求項４のいずれか一項に記載の基板を有することを特徴とする電気光学装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
【課題を解決するための手段】
本発明は、基板上に形成されたチタン層と、前記チタン層上に形成されたアルミニウムを含む層と、前記アルミニウムを含む層上に立方晶系窒化チタンを積層することにより、平坦性の良いヒロックの発生を抑制する配線を形成できることを発明者によって見いだされなされたものである。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
すなわち、本発明の基板は、基板上に形成されたチタン層と、前記チタン層上に形成されたアルミニウムを含む層と、前記アルミニウムを含む層上に立方晶系窒化チタンを積層した配線を具備することを特徴とする。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
また、本発明の基板は、基板上にチャネル領域を有する半導体層と、前記半導体層を覆って配置された酸化ケイ素膜と、前記酸化ケイ素膜上の前記チャネル領域に相対した位置において、チタン層と、前記チタン層上に形成されたアルミニウムを含む層と、前記アルミニウムを含む層上に立方晶系窒化チタンを積層して形成されたゲート電極を具備することを特徴とする。このような構成によれば、半導体層を有するスイッチング素子のゲート電極の形成時においても、上述の配線と同様に、ヒロック発生が抑制されたゲート電極を得ることができ、スイッチング特性の良いスイッチング素子を有し、更に膜質の良い配線を有する基板を得るという効果を有する。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
更に、本発明の基板は、前記チタン層は４０ｎｍ以上の膜厚を有することを特徴とする。このような構成によれば、４０ｎｍ以上の膜厚とすることによりアルミニウムを含む層の下地層として結晶性の良い平坦なチタン層を得ることができるので、アルミニウムを含む層を積層した場合にも、平坦な表面を得ることができ、基板面内で均一な膜質の配線またはゲート電極を得るという効果を有する。ここで、チタン層の膜厚はその抵抗率を考慮すると１００ｎｍ以下とすることが望ましい。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明の電気光学装置は、上述に記載の基板を有することを特徴とする。このような構成によれば、消費電力を低減し、大画面化、高精細化が可能な表示ばらつきのない表示特性の良い電気光学装置を得るという効果を有する。


【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】削除
【補正の内容】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】削除
【補正の内容】
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】削除
【補正の内容】
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】削除
【補正の内容】
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】削除
【補正の内容】