(57)【要約】【課題】高速動作が可能なスタティック型フリップフロップ回路を提供する。【解決手段】マスター回路１およびスレーブ回路２は、データ保持用差動対を構成するトランジスタのサイズがデータ読み出し用差動対を構成するトランジスタよりも小さく設定されている。さらに、データ保持用差動対の電流がデータ読み出し用差動対の電流よりも小さくなり、かつデータ保持用差動対の電流が当該データ保持用差動対を構成するトランジスタの許容電流以下となるような高速動作速度領域で、フリップフロップ回路を動作させる。【選択図】　　　図１
2004040301.tif 000002
【特許請求の範囲】
【請求項１】
スタティック型フリップフロップ回路において、
第１のデータ読み込み用差動対と、前記第１のデータ読み込み用差動対を構成するトランジスタよりもサイズが小さなトランジスタにより構成される第１のデータ保持用差動対と、前記第１のデータ読み込み用差動対および前記第１のデータ保持用差動対に接続される第１の電流源回路とを具備するマスター回路と、
第２のデータ読み込み用差動対と、前記第２のデータ読み込み用差動対を構成するトランジスタよりもサイズが小さなトランジスタにより構成される第２のデータ保持用差動対と、前記第２のデータ読み込み用差動対および前記第２のデータ保持用差動対に接続される第２の電流源回路とを具備するスレーブ回路とを有し、
前記フリップフロップ回路は、前記第１および第２のデータ保持用差動対の電流が前記第１および第２のデータ読み込み用差動対の電流よりも小さくなり、かつ前記第１および第２のデータ保持用差動対の電流が当該データ保持用差動対を構成するトランジスタの許容電流以下となるような動作速度領域で動作を行うことを特徴とするスタティック型フリップフロップ回路。
【請求項２】
スタティック型フリップフロップ回路において、
第１のデータ読み込み用差動対と、前記第１のデータ読み込み用差動対を構成するトランジスタよりもサイズが小さなトランジスタにより構成される第１のデータ保持用差動対と、前記第１のデータ読み込み用差動対および前記第１のデータ保持用差動対に接続される第１の電流源回路とを具備するマスター回路と、
第２のデータ読み込み用差動対と、前記第２のデータ読み込み用差動対を構成するトランジスタよりもサイズが小さなトランジスタにより構成される第２のデータ保持用差動対と、前記第２のデータ読み込み用差動対および前記第２のデータ保持用差動対に接続される第２の電流源回路とを具備するスレーブ回路と、
前記第１および第２の電流源回路に接続され、前記第１および第２のデータ読み込み用差動対の電流と前記第１および第２のデータ保持用差動対の電流を、前記フリップフロップ回路の動作速度に応じて制御するための電流制御端子とを有することを特徴とするスタティック型フリップフロップ回路。
【請求項３】
前記フリップフロップ回路は、当該フリップフロップ回路の動作速度が最高動作速度から低下した場合に、前記電流制御端子によって、前記第１および第２のデータ保持用差動対の電流が当該データ保持用差動対を構成するトランジスタの許容電流以下となるように調整される、請求項２に記載のスタティック型フリップフロップ回路。
【請求項４】
スタティック型フリップフロップ回路において、
第１のデータ読み込み用差動対と、前記第１のデータ読み込み用差動対を構成するトランジスタよりもサイズが小さなトランジスタにより構成される第１のデータ保持用差動対と、前記第１のデータ読み込み用差動対および前記第１のデータ保持用差動対に接続される第１の電流源回路とを具備するマスター回路と、
第２のデータ読み込み用差動対と、前記第２のデータ読み込み用差動対を構成するトランジスタよりもサイズが小さなトランジスタにより構成される第２のデータ保持用差動対と、前記第２のデータ読み込み用差動対および前記第２のデータ保持用差動対に接続される第２の電流源回路とを具備するスレーブ回路と、
前記マスター回路の前記第１の電流源回路とクロック信号が入力される端子との間に配置された第１の積分回路と、
前記スレーブ回路の前記第２の電流源回路とクロック補信号が入力される端子との間に配置された第２の積分回路とを有することを特徴とするスタティック型フリップフロップ回路。
【請求項５】
前記フリップフロップ回路は、当該フリップフロップ回路の動作速度が最高動作速度から低下した場合に、前記第１および第２の積分回路によって、前記第１および第２のデータ保持用差動対の電流が当該データ保持用差動対を構成するトランジスタの許容電流以下となるように調整される、請求項４に記載のスタティック型フリップフロップ回路。
【請求項６】
スタティック型フリップフロップ回路において、
第１のデータ読み込み用差動対と、前記第１のデータ読み込み用差動対を構成するトランジスタよりもサイズが小さなトランジスタにより構成される第１のデータ保持用差動対と、前記第１のデータ読み込み用差動対および前記第１のデータ保持用差動対に接続される第１の電流源回路とを具備するマスター回路と、
第２のデータ読み込み用差動対と、前記第２のデータ読み込み用差動対を構成するトランジスタよりもサイズが小さなトランジスタにより構成される第２のデータ保持用差動対と、前記第２のデータ読み込み用差動対および前記第２のデータ保持用差動対に接続される第２の電流源回路とを具備するスレーブ回路と、
前記マスター回路の前記第１の電流源回路とクロック信号が入力される端子との間に配置された第１のローパスフィルタ回路と、
前記スレーブ回路の前記第２の電流源回路とクロック補信号が入力される端子との間に配置された第２のローパスフィルタ回路とを有することを特徴とするスタティック型フリップフロップ回路。
【請求項７】
前記フリップフロップ回路は、当該フリップフロップ回路の動作速度が最高動作速度から低下した場合に、前記第１および第２のローパスフィルタ回路によって、前記第１および第２のデータ保持用差動対の電流が当該データ保持用差動対を構成するトランジスタの許容電流以下となるように調整される、請求項６に記載のスタティック型フリップフロップ回路。
【請求項８】
スタティック型フリップフロップ回路において、
第１のデータ読み込み用差動対と、前記第１のデータ読み込み用差動対を構成するトランジスタよりもサイズが小さなトランジスタにより構成され、第１のローパスフィルタ回路を介して並列に接続された２つの差動対からなる第１のデータ保持用差動対と、前記第１のデータ読み込み用差動対および前記第１のデータ保持用差動対に接続される第１の電流源回路とを具備するマスター回路と、
第２のデータ読み込み用差動対と前記第２のデータ読み込み用差動対を構成するトランジスタよりもサイズが小さなトランジスタにより構成され、第２のローパスフィルタ回路を介して並列に接続された２つの差動対からなる第２のデータ保持用差動対と、前記第２のデータ読み込み用差動対および前記第２のデータ保持用差動対に接続される第２の電流源回路とを具備するスレーブ回路とを有することを特徴とするスタティック型フリップフロップ回路。
【請求項９】
前記フリップフロップ回路は、当該フリップフロップ回路の動作速度が最高動作速度から低下した場合に、前記第１および第２のローパスフィルタ回路によって、前記第１および第２のデータ保持用差動対の電流が当該データ保持用差動対を構成するトランジスタの許容電流以下となるように調整される、請求項８に記載のスタティック型フリップフロップ回路。
【請求項１０】
スタティック型フリップフロップ回路において、
第１のデータ読み込み用差動対と、前記第１のデータ読み込み用差動対を構成するトランジスタよりもサイズが小さなトランジスタにより構成され、インダクタを含む第１の回路を介して並列に接続された２つの差動対からなる第１のデータ保持用差動対と、前記第１のデータ読み込み用差動対および前記第１のデータ保持用差動対に接続される第１の電流源回路とを具備するマスター回路と、
第２のデータ読み込み用差動対と、前記第２のデータ読み込み用差動対を構成するトランジスタよりもサイズが小さなトランジスタにより構成され、インダクタを含む第２の回路を介して並列に接続された２つの差動対からなる第２のデータ保持用差動対と、前記第２のデータ読み込み用差動対および前記第２のデータ保持用差動対に接続される第２の電流源回路とを具備するスレーブ回路とを有することを特徴とするスタティック型フリップフロップ回路。
【請求項１１】
前記フリップフロップ回路は、当該フリップフロップ回路の動作速度が最高動作速度から低下した場合に、前記第１および第２の回路によって、前記第１および第２のデータ保持用差動対の電流が当該データ保持用差動対を構成するトランジスタの許容電流以下となるように調整される、請求項１０に記載のスタティック型フリップフロップ回路。
【請求項１２】
前記フリップフロップ回路は、当該フリップフロップ回路の動作速度が最高動作速度から低下した場合に、当該動作速度によって、前記第１および第２のデータ保持用差動対の電流が当該データ保持用差動対を構成するトランジスタの許容電流以下となるように調整される、請求項４，６，８，１０のいずれか１項に記載のスタティック型フリップフロップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ読み出し用差動対とデータ保持用差動対とをマスター回路側およびスレーブ回路側において各々有し、クロック信号に同期してデータ入力論理値を更新するスタティック型フリップフロップ回路に関し、特に、高速で動作可能なＥＣＬ（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ）やＳＣＦＬ（Ｓｏｕｒｃｅ　Ｃｏｕｐｌｅｄ　ＦＥＴ　Ｌｏｇｉｃ）を用いたスタティック型フリップフロップ回路に関する。
【０００２】
【従来の技術】
図７は、ＥＣＬ基本回路を用いた従来のスタティック型フリップフロップ回路の一構成例を示す回路図である。
【０００３】
図７を参照すると、本従来例のスタティック型フリップフロップ回路は、マスター回路１およびスレーブ回路２の２つのラッチ回路を有している。なお、ＧＮＤはグランド端子、ＶＥＥは電源端子、ＶＣＳは定電流源端子である。
【０００４】
マスター回路１は、抵抗体Ｒ１，Ｒ２およびトランジスタＱ１，Ｑ２，Ｑ５からなるデータ読み込み回路と、抵抗体Ｒ１，Ｒ２、トランジスタＱ３，Ｑ４，Ｑ６、トランジスタＱ８，Ｑ９、および抵抗体Ｒ６，Ｒ７からなるデータ保持用正帰還回路と、トランジスタＱ５，Ｑ６の共通エミッタに接続されたトランジスタＱ７および抵抗体Ｒ５からなる電流源回路とを有している。
【０００５】
スレーブ回路２は、抵抗体Ｒ３，Ｒ４およびトランジスタＱ１０，Ｑ１１，Ｑ１４からなるデータ読み込み回路と、抵抗体Ｒ３，Ｒ４、トランジスタＱ１２，Ｑ１３，Ｑ１５、トランジスタＱ１７，Ｑ１８、および抵抗体Ｒ９，Ｒ１０からなるデータ保持用正帰還回路と、トランジスタＱ１４，Ｑ１５の共通エミッタに接続されたトランジスタＱ１６および抵抗体Ｒ８からなる電流源回路とを有している。
【０００６】
なお、トランジスタＱ１〜Ｑ７および抵抗体Ｒ１，Ｒ２，Ｒ５と、トランジスタＱ１０〜Ｑ１６および抵抗体Ｒ３，Ｒ４，Ｒ８とは、それぞれ上下２段の差動対からなる縦積みゲートを構成する。トランジスタＱ８，Ｑ９および抵抗体Ｒ６，Ｒ７と、トランジスタＱ１７，Ｑ１８および抵抗体Ｒ９，Ｒ１０とは、それぞれエミッタホロワ回路を構成する。マスター回路１の電流源回路とスレーブ回路２の電流源回路は共通の定電流源端子ＶＣＳに接続され、各電流源回路には一定の電流が流れるように構成されている。
【０００７】
ここで、データ信号ＤがトランジスタＱ１のベースに入力され、データ補信号ＤＢがトランジスタＱ２のベースに入力され、クロック信号ＣＫがトランジスタＱ５，Ｑ１５のベースに入力され、クロック補信号ＣＫＢがトランジスタＱ６，Ｑ１４のベースに入力され、マスター回路１の出力端子Ｑ’，ＱＢ’にスレーブ回路２の入力端子（トランジスタＱ１０，Ｑ１１のベース）が接続され、スタティック型フリップフロップ回路が構成される。なお、出力端子Ｑ，Ｑ’は真信号の出力端子であり、出力端子ＱＢ，ＱＢ’は補信号の出力端子である。
【０００８】
以下に、図７に示したスタティック型フリップフロップ回路の動作について説明する。
【０００９】
クロック信号ＣＫがハイレベルになると、トランジスタＱ５が導通状態となり、トランジスタＱ１，Ｑ２からなる差動対に電流パスが形成される。マスター回路１に入力されるデータ信号Ｄとデータ補信号ＤＢは、トランジスタＱ１，Ｑ２からなる差動対によって反転され、トランジスタＱ８，Ｑ９を介してレベルシフトされてマスター回路１の出力端子Ｑ’，ＱＢ’に取り出される。このとき、トランジスタＱ６はローレベルのクロック補信号ＣＫＢが入力されて非導通状態であるため、トランジスタＱ３，Ｑ４からなる差動対には電流が流れない。したがって、マスター回路１の出力端子Ｑ’，ＱＢ’に取り出された信号は、スレーブ回路２には伝搬されずに、出力端子Ｑ’，ＱＢ’に保持される。
【００１０】
次に、クロック信号ＣＫがローレベルになり、クロック補信号ＣＫＢがハイレベルになると、トランジスタＱ６が導通状態となり、トランジスタＱ３，Ｑ４からなる差動対に電流パスが形成される。このため、マスター回路１の出力端子Ｑ’，ＱＢ’に取り出された信号はトランジスタＱ３，Ｑ４およびトランジスタＱ１０，Ｑ１１に伝搬される。
【００１１】
トランジスタＱ３，Ｑ４からなる差動対には、エミッタホロワ回路により正帰還がかかっているため、クロック信号ＣＫがローレベルの間はマスター回路１の出力信号が保持される。一方、スレーブ回路２に伝搬されたマスター回路１の出力信号は、トランジスタＱ１０，Ｑ１１からなる差動対により反転され、トランジスタＱ１７，Ｑ１８を介してレベルシフトされてスレーブ回路２の出力端子Ｑ，ＱＢに取り出される。このとき、トランジスタＱ１５はローレベルのクロック信号ＣＫが入力されて非導通状態であるため、トランジスタＱ１２，Ｑ１３からなる差動対には電流が流れない。したがって、スレーブ回路２の出力端子Ｑ，ＱＢに取り出された信号は、出力端子Ｑ，ＱＢに保持される。
【００１２】
このように、スレーブ回路２の出力端子Ｑ，ＱＢに取り出される信号は、クロック信号ＣＫがハイレベルからローレベルに変化するときに、レベルが反転する動作を繰り返す。
【００１３】
図７に示したスタティック型フリップフロップ回路においては、マスター回路１の遅延時間は、クロック信号ＣＫが入力されてデータがエミッタホロワ回路に出力されるまでの時間Ｔ１と、正帰還を有する差動対（トランジスタＱ３，Ｑ４）および次段のスレーブ回路２の入力差動対（トランジスタＱ１０，Ｑ１１）を駆動するまでの時間Ｔ２との和で表される。この遅延時間が短いほどスタティック型フリップフロップ回路は高速に動作することになる。遅延時間Ｔ２は、正帰還を有する差動対（トランジスタＱ３，Ｑ４）および次段のスレーブ回路２の入力差動対（トランジスタＱ１０，Ｑ１１）のミラー容量に大きく影響される。
【００１４】
特開平５−４８４０２号公報には、上記の遅延時間Ｔ２に関するミラー容量のうち、正帰還を有する差動対（トランジスタＱ３，Ｑ４）のミラー容量の低減を図ることにより、高速動作を可能としたスタティック型フリップフロップ回路が開示されている。
【００１５】
図８を参照すると、上記の特許公報に開示されたスタティック型フリップフロップ回路においては、マスター回路１のトランジスタＱ５とスレーブ回路２のトランジスタＱ１４で差動対を構成し、その差動対の共通エミッタに電流源回路を構成するトランジスタＱ７と抵抗体Ｒ５を接続している。また、マスター回路１のトランジスタＱ６とスレーブ回路２のトランジスタＱ１５で差動対を構成し、その差動対の共通エミッタに電流源回路を構成するトランジスタＱ１６と抵抗体Ｒ８を接続している。
【００１６】
上述のように図８に示したスタティック型フリップフロップ回路においては、データ読み込み回路およびデータ保持用正帰還回路を電流源回路を含めた上で分離し、別々のトランジスタＱ７，Ｑ１６によってマスター回路側とスレーブ回路側との間で電流切り替えを行う回路構成をとっている。それにより、データ保持用正帰還回路に流れる電流をデータ読み込み回路に流れる電流と比較して小さく設計することが可能になる。
【００１７】
正帰還を有する差動対のミラー容量Ｃｍは、その差動対を構成するトランジスタのコレクタ容量をＣｃとし、その差動対の電圧増幅率をＡｏとすると、
Ｃｍ＝Ｃｃ（１＋Ａｏ）
で表すことができる。ここで、データ保持用正帰還回路の差動対を構成するトランジスタの動作電流を小さくすれば、電圧増幅率Ａｏを小さくすることができ、データ保持用正帰還回路の差動対のミラー容量Ｃｍを小さくすることが可能となる。その結果、上記の遅延時間Ｔ２のうちデータ保持用正帰還回路の差動対を駆動するまでの遅延時間が小さくなり、その分スタティック型フリップフロップ回路を高速に動作させることが可能となる。
【００１８】
【発明が解決しょうとする課題】
図８に示したスタティック型フリップフロップ回路においては、マスター回路およびスレーブ回路の各データ読み込み回路の差動対と各データ保持用正帰還回路の差動対とをそれぞれ組み合わせることにより、データ保持用正帰還回路の差動対の動作電流を独立に小さくすることが可能である。しかしながら、この回路構成では、回路のレイアウトが複雑になるばかりではなく、信号配線との交差部分が増えて信号配線の寄生容量が増加する。その結果、フリップフロップ回路の本来の処理速度の低下や、信号波形のジッタの増加を引き起こしてしまう。
【００１９】
そこで本発明の目的は、別々のトランジスタによってマスター回路側とスレーブ回路側との間で電流切り替えを行う構成を用いることなく、データ保持用正帰還回路の差動対のミラー容量を低減することにより、高速動作を可能とするスタティック型フリップフロップ回路を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するために本発明によるスタティック型フリップフロップ回路は、第１のデータ読み込み用差動対と、前記第１のデータ読み込み用差動対を構成するトランジスタよりもサイズが小さなトランジスタにより構成される第１のデータ保持用差動対と、前記第１のデータ読み込み用差動対および前記第１のデータ保持用差動対に接続される第１の電流源回路とを具備するマスター回路と、第２のデータ読み込み用差動対と、前記第２のデータ読み込み用差動対を構成するトランジスタよりもサイズが小さなトランジスタにより構成される第２のデータ保持用差動対と、前記第２のデータ読み込み用差動対および前記第２のデータ保持用差動対に接続される第２の電流源回路とを具備するスレーブ回路とを有し、前記フリップフロップ回路は、前記第１および第２のデータ保持用差動対の電流が前記第１および第２のデータ読み込み用差動対の電流よりも小さくなり、かつ前記第１および第２のデータ保持用差動対の電流が当該データ保持用差動対を構成するトランジスタの許容電流以下となるような動作速度領域で動作を行うことを特徴としている。
【００２１】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態によるスタティック型フリップフロップ回路の回路図である。ここでは、トランジスタに、バイポーラトランジスタを用いた回路構成を示している。
【００２３】
図１を参照すると、本発明の第１の実施形態によるスタティック型フリップフロップ回路は、マスター回路１およびスレーブ回路２の２つのラッチ回路を有している。なお、ＧＮＤはグランド端子、ＶＥＥは電源端子である。
【００２４】
マスター回路１は、抵抗体Ｒ１，Ｒ２およびトランジスタＱ１，Ｑ２，Ｑ５からなるデータ読み込み回路と、抵抗体Ｒ１，Ｒ２、トランジスタＱ３，Ｑ４，Ｑ６、トランジスタＱ８，Ｑ９、および抵抗体Ｒ６，Ｒ７からなるデータ保持用正帰還回路と、トランジスタＱ５，Ｑ６の共通エミッタに接続されたトランジスタＱ７および抵抗体Ｒ５からなる電流源回路とを有している。
【００２５】
スレーブ回路２は、抵抗体Ｒ３，Ｒ４およびトランジスタＱ１０，Ｑ１１，Ｑ１４からなるデータ読み込み回路と、抵抗体Ｒ３，Ｒ４、トランジスタＱ１２，Ｑ１３，Ｑ１５、トランジスタＱ１７，Ｑ１８、および抵抗体Ｒ９，Ｒ１０からなるデータ保持用正帰還回路と、トランジスタＱ１４，Ｑ１５の共通エミッタに接続されたトランジスタＱ１６および抵抗体Ｒ８からなる電流源回路とを有している。
【００２６】
データ保持用差動対を構成するトランジスタ（トランジスタＱ３，Ｑ４，Ｑ６，Ｑ１２，Ｑ１３，Ｑ１５）のサイズは、データ読み込み用差動対を構成するトランジスタ（トランジスタＱ１，Ｑ２，Ｑ５，Ｑ１０，Ｑ１１，Ｑ１４）よりも小さく設定されている。図１では、データ読み込み用差動対が２μｍ×１０μｍのエミッタサイズのトランジスタを使用しているのに対して、データ保持用差動対は、２μｍ×５μｍのエミッタサイズのトランジスタを使用している。また、トランジスタＱ７，Ｑ１６には、データ読み込み用差動対を構成するトランジスタと同様に２μｍ×１０μｍのエミッタサイズのトランジスタを使用している。
【００２７】
マスター回路１の電流源回路とスレーブ回路２の電流源回路は共通の定電流源端子ＶＣＳに接続され、各電流源回路に一定の電流が流れるようになっている。
【００２８】
以下に、図１に示した本発明の第１の実施形態によるスタティック型フリップフロップ回路の動作およびその動作条件について説明する。
【００２９】
図２を参照すると、２つの動作速度領域での、データ読み込み用差動対の電流とデータ保持用差動対の電流の変化を表す特性図が示されている。
【００３０】
データ読み込み回路とデータ保持用正帰還回路は共通の電流源回路を介して共通の定電流源端子ＶＣＳに接続されているために、低速動作領域では（図２（ａ））、データ読み込み用差動対の電流とデータ保持用差動対の電流は、ほぼ同等な動作電流で変化している。
【００３１】
一方、高速動作領域では（図２（ｂ））、データ保持用差動対の電流が減少し、データ読み込み用差動対の電流よりも小さくなっている。データ保持用差動対の電流とデータ読み込み用差動対の電流との和は、動作速度によらず一定であるが、データ保持用差動対の最大電流や平均電流が減少している分、データ読み込み用差動対の最小電流や平均電流が増加している。
【００３２】
このように、フリップフロップ回路の動作速度によって、データ保持用差動対の電流が変化する。データ保持用差動対を構成するトランジスタは、データ読み込み用差動対を構成するトランジスタよりもサイズが小さく設定されているため、データ読み込み用差動対を構成するトランジスタよりも許容電流が小さい。
【００３３】
そこで、データ保持用差動対の電流がデータ読み込み用差動対の電流よりも小さくなり、かつデータ保持用差動対の電流が当該データ保持用差動対を構成するトランジスタの許容電流以下になるような高速動作速度領域で、フリップフロップ回路を動作させる。
【００３４】
上記のような動作速度領域でフリップフロップ回路を動作すれば、データ保持用差動対に過剰な電流が流れることがない。また、データ保持用差動対の電流が減少するためにデータ保持用差動対の電圧増幅率Ａｏが小さくなること、サイズの小さなトランジスタによりデータ保持用差動対を構成しているためにコレクタ容量Ｃｃが小さくなることから、データ保持用差動対の電圧増幅率Ａｏやコレクタ容量Ｃｃが小さくなる。それにより、データ保持用差動対のミラー容量Ｃｍを低減できるため、スタティック型フリップフロップ回路の高速化が可能になる。
【００３５】
なお、本実施形態においては、バイポーラトランジスタを用いた例について説明したが、その他、例えば、ＧａＡｓ　ＭＥＳＦＥＴ（Ｍｅｔａｌ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を用いた場合も同様に、本実施形態のスタティック型フリップフロップ回路を実現することができる。
【００３６】
また、Ｄ型フリップフロップ回路を用いた例について説明したが、スレーブ回路の出力がマスター回路のデータ入力に帰還され、分周動作が可能なＴ型フリップフロップ回路を用いた場合も同様に、本実施形態のスタティック型フリップフロップ回路を実現することができる。
【００３７】
（第２の実施形態）
図３は、本発明の第２の実施形態によるスタティック型フリップフロップ回路の回路図である。ここでは、トランジスタにバイポーラトランジスタを用いた回路構成を示している。
【００３８】
図３を参照すると、本発明の第２の実施形態によるスタティック型フリップフロップ回路は、マスター回路１およびスレーブ回路２の２つのラッチ回路を有している。なお、ＧＮＤはグランド端子、ＶＥＥは電源端子である。
【００３９】
マスター回路１は、抵抗体Ｒ１，Ｒ２およびトランジスタＱ１，Ｑ２，Ｑ５からなるデータ読み込み回路と、抵抗体Ｒ１，Ｒ２、トランジスタＱ３，Ｑ４，Ｑ６、トランジスタＱ８，Ｑ９および抵抗体Ｒ６，Ｒ７からなるデータ保持用正帰還回路と、トランジスタＱ５，Ｑ６の共通エミッタに接続されたトランジスタＱ７および抵抗体Ｒ５からなる電流源回路とを有している。
【００４０】
スレーブ回路２は、抵抗体Ｒ３，Ｒ４およびトランジスタＱ１０，Ｑ１１，Ｑ１４からなるデータ読み込み回路と、抵抗体Ｒ３，Ｒ４、トランジスタＱ１２，Ｑ１３，Ｑ１５、トランジスタＱ１７，Ｑ１８および抵抗体Ｒ９，Ｒ１０からなるデータ保持用正帰還回路と、トランジスタＱ１４，Ｑ１５の共通エミッタに接続されたトランジスタＱ１６および抵抗体Ｒ８からなる電流源回路とを有している。
【００４１】
上述した第１の実施形態では、マスター回路１の電流源回路とスレーブ回路２の電流源回路が定電流源端子ＶＣＳに接続されており、各電流源回路には一定の電流が流れるように構成されていた。
【００４２】
これに対して、本実施形態では、マスター回路１の電流源回路とスレーブ回路２の電流源回路が電流制御端子に接続されており、この電流制御端子によって、フリップフロップ回路の動作速度に応じて各電流源回路に流れる電流を制御するような構成となっている。
【００４３】
データ保持用差動対を構成するトランジスタ（トランジスタＱ３，Ｑ４，Ｑ６，Ｑ１２，Ｑ１３，Ｑ１５）のサイズは、データ読み込み用差動対を構成するトランジスタ（トランジスタＱ１，Ｑ２，Ｑ５，Ｑ１０，Ｑ１１，Ｑ１４）よりも小さく設定されている。図３では、データ読み込み用差動対が２μｍ×１０μｍのエミッタサイズのトランジスタを使用しているのに対して、データ保持用差動対は、２μｍ×５μｍのエミッタサイズのトランジスタを使用している。また、トランジスタＱ７，Ｑ１６には、データ読み込み用差動対を構成するトランジスタと同様に２μｍ×１０μｍのエミッタサイズのトランジスタを使用している。
【００４４】
以下に、図３に示した本発明の第２の実施形態によるスタティック型フリップフロップ回路の動作およびその動作条件について説明する。
【００４５】
図４を参照すると、フリップフロップ回路の動作速度に対する、データ読み込み用差動対の平均電流の依存性とデータ保持用差動対の平均電流の依存性を表す特性図が示されている。
【００４６】
高速動作領域では、データ保持用差動対の電流がデータ読み込み用差動対の電流よりも小さくなる。このとき、フリップフロップ回路は、電流制御端子によって、データ保持用差動対の最大電流が当該データ保持用差動対を構成するトランジスタの許容電流以下になるように制御される。したがって、データ保持用差動対の電流が小さいこと、データ保持用差動対を構成しているトランジスタのサイズが小さいことから、データ保持用差動対の電圧増幅率Ａｏやコレクタ容量Ｃｃが小さくなり、それにより、スタティック型フリップフロップ回路の高速化が可能になる。
【００４７】
低速動作領域では、データ保持用差動対の電流が増加し、データ読み込み用差動対の電流と同等になるが、電流制御端子によって、データ保持用差動対の最大電流が当該データ保持用差動対を構成するトランジスタの許容電流以下になるように制御する。
【００４８】
上述したように本実施形態においては、電流制御端子によって、データ保持用差動対の電流をトランジスタの許容電流以下に制御することにより、フリップフロップ回路を最高速度から低い速度まで広い範囲に渡って動作させることが可能となる。
【００４９】
なお、本実施形態においては、バイポーラトランジスタを用いた例について説明したが、その他、例えば、ＧａＡｓ　ＭＥＳＦＥＴを用いた場合も同様に、本実施形態のスタティック型フリップフロップ回路を実現することができる。
【００５０】
また、Ｄ型フリップフロップ回路を用いた例について説明したが、スレーブ回路の出力がマスター回路のデータ入力に帰還され、分周動作が可能なＴ型フリップフロップ回路を用いた場合も同様に、本実施形態のスタティック型フリップフロップ回路を実現することができる。
【００５１】
（第３の実施の形態）
図５は、本発明の第３の実施形態によるスタティック型フリップフロップ回路の回路図である。ここでは、トランジスタにバイポーラトランジスタを用いた回路構成を示している。
【００５２】
図５を参照すると、本発明の第３の実施形態によるスタティック型フリップフロップ回路は、マスター回路１およびスレーブ回路２の２つのラッチ回路を有している。なお、ＧＮＤはグランド端子、ＶＥＥは電源端子である。
【００５３】
マスター回路１は、抵抗体Ｒ１，Ｒ２およびトランジスタＱ１，Ｑ２，Ｑ５からなるデータ読み込み回路と、抵抗体Ｒ１，Ｒ２、トランジスタＱ３，Ｑ４，Ｑ６、トランジスタＱ８，Ｑ９および抵抗体Ｒ６，Ｒ７からなるデータ保持用正帰還回路と、トランジスタＱ５，Ｑ６の共通エミッタに接続されたトランジスタＱ７および抵抗体Ｒ５からなる電流源回路とを有している。
【００５４】
スレーブ回路２は、抵抗体Ｒ３，Ｒ４およびトランジスタＱ１０，Ｑ１１，Ｑ１４からなるデータ読み込み回路と、抵抗体Ｒ３，Ｒ４、トランジスタＱ１２，Ｑ１３，Ｑ１５、トランジスタＱ１７，Ｑ１８および抵抗体Ｒ９，Ｒ１０からなるデータ保持用正帰還回路と、トランジスタＱ１４，Ｑ１５の共通エミッタに接続されたトランジスタＱ１６および抵抗体Ｒ８からなる電流源回路とを有している。
【００５５】
マスター回路１の電流源回路を構成し電流切り替えを行うトランジスタＱ７とクロック信号ＣＫが入力される端子との間には、抵抗と容量からなる積分回路３１と、ダイオードを含んだバイアス調整回路４１とが接続されている。スレーブ回路２の電流源回路を構成し電流切り替えを行うトランジスタＱ１６とクロック補信号ＣＫＢが入力される端子との間には、上記と同様な積分回路３２とバイアス調整回路４２とが接続されている。
【００５６】
データ保持用差動対を構成するトランジスタ（トランジスタＱ３，Ｑ４，Ｑ６，Ｑ１２，Ｑ１３，Ｑ１５）のサイズは、データ読み込み用差動対を構成するトランジスタ（トランジスタＱ１，Ｑ２，Ｑ５，Ｑ１０，Ｑ１１，Ｑ１４）よりも小さく設定されている。図５では、データ読み込み用差動対が２μｍ×１０μｍのエミッタサイズのトランジスタを使用しているのに対して、データ保持用差動対は、２μｍ×５μｍのエミッタサイズのトランジスタを使用している。また、トランジスタＱ７，Ｑ１６には、データ読み込み用差動対を構成するトランジスタと同様に２μｍ×１０μｍのエミッタサイズのトランジスタを使用している。
【００５７】
以下に、図５に示した本発明の第３の実施形態によるスタティック型フリップフロップ回路の動作およびその動作条件について説明する。
【００５８】
クロック信号ＣＫおよびクロック補信号ＣＫＢの周波数が積分回路３１，３２のカットオフ周波数よりも十分に大きな場合、マスター回路１およびスレーブ回路２の電流源回路を構成するトランジスタＱ７，Ｑ１６には、ある一定の電圧レベルが与えられる。この周波数では、フリップフロップ回路を、データ保持用差動対の最大電流がデータ読み込み用差動対の電流よりも小さくなり、データ保持用差動対の最大電流が当該データ保持用差動対を構成するトランジスタの許容電流以下になるように設定する。したがって、データ保持用差動対の電流が小さいこと、データ保持用差動対を構成しているトランジスタのサイズが小さいことにより、データ保持用差動対の電圧増幅率Ａｏやコレクタ容量Ｃｃが小さくなり、それにより、スタティック型フリップフロップ回路の高速化が可能になる。
【００５９】
クロック信号ＣＫおよびクロック補信号ＣＫＢの周波数が低くなると、積分回路３１，３２の出力は、クロック信号ＣＫおよびクロック補信号ＣＫＢに同期した信号となる。すなわち、積分回路３１，３２の出力は、クロック信号ＣＫおよびクロック補信号ＣＫＢの周波数が低くなるにしたがって振幅が大きくなる。このとき、積分回路３１，３２の出力信号のハイレベルを一定にしてローレベルがクロック信号ＣＫおよびクロック補信号ＣＫＢの周波数に応じて変化するようにする。このようにすれば、データ保持用差動対の電流は、クロック信号ＣＫおよびクロック補信号ＣＫＢの周波数に応じて自動的に小さくなり、常にトランジスタの許容電流以下に制御することが可能になる。
【００６０】
上述したように本実施形態においては、クロック信号ＣＫが入力される端子およびクロック補信号ＣＫＢが入力される端子から分岐した積分回路３１，３２によって、データ保持用差動対の電流をトランジスタの許容電流以下に自動的に制御することにより、フリップフロップ回路を最高速度から低い速度まで広い範囲に渡って動作させることが可能となる。
【００６１】
なお、本実施形態においては、積分回路３１，３２として抵抗と容量からなる回路を用いたが、他の積分回路やローパスフィルタ回路を用いた場合も同様に、本実施形態のスタティック型フリップフロップ回路を実現することができる。また、バイアス調整回路４１，４２としてダイオードを含んだ回路を用いたが、他のバイアス調整回路を用いた場合も同様に、本実施形態のスタティック型フリップフロップ回路を実現することができる。
【００６２】
また、バイポーラトランジスタを用いた例について説明したが、その他、例えば、ＧａＡｓ　ＭＥＳＦＥＴを用いた場合も同様に、本実施形態のスタティック型フリップフロップ回路を実現することができる。
【００６３】
また、Ｄ型フリップフロップ回路を用いた例について説明したが、スレーブ回路の出力がマスター回路のデータ入力に帰還され、分周動作が可能なＴ型フリップフロップ回路を用いた場合も同様に、本実施形態のスタティック型フリップフロップ回路を実現することができる。
【００６４】
（第４の実施形態）
図６は、本発明の第４の実施形態によるスタティック型フリップフロップ回路の回路図である。ここでは、トランジスタにバイポーラトランジスタを用いた回路構成を示している。
【００６５】
図６を参照すると、本発明の第４の実施形態によるスタティック型フリップフロップ回路は、マスター回路１およびスレーブ回路２の２つのラッチ回路を有している。なお、ＧＮＤはグランド端子、ＶＥＥは電源端子である。
【００６６】
マスター回路１は、抵抗体Ｒ１，Ｒ２およびトランジスタＱ１，Ｑ２，Ｑ５からなるデータ読み込み回路と、抵抗体Ｒ１，Ｒ２、トランジスタＱ３，Ｑ４，Ｑ６，Ｑ１９，Ｑ２０，Ｑ２１、トランジスタＱ８，Ｑ９、および抵抗体Ｒ６，Ｒ７からなるデータ保持用正帰還回路と、トランジスタＱ５，Ｑ６の共通エミッタに接続されたトランジスタＱ７および抵抗体Ｒ５からなる電流源回路とを有している。
【００６７】
スレーブ回路２は、抵抗体Ｒ３，Ｒ４およびトランジスタＱ１０，Ｑ１１，Ｑ１４からなるデータ読み込み回路と、抵抗体Ｒ３，Ｒ４、トランジスタＱ１２，Ｑ１３，Ｑ１５，Ｑ２２，Ｑ２３，Ｑ２４、トランジスタＱ１７，Ｑ１８、および抵抗体Ｒ９，Ｒ１０からなるデータ保持用正帰還回路と、トランジスタＱ１４，Ｑ１５の共通エミッタに接続されたトランジスタＱ１６および抵抗体Ｒ８からなる電流源回路とを有している。
【００６８】
マスター回路１のデータ保持用差動対は、２つの差動対が並列に接続された構成になっており、トランジスタＱ６とトランジスタＱ２１のエミッタは、抵抗と容量からなるローパスフィルタ回路５１を介して接続されている。スレーブ回路２のデータ保持用差動対は、２つの差動対が並列に接続された構成になっており、トランジスタＱ１５とトランジスタＱ２４のエミッタは、抵抗と容量からなるローパスフィルタ回路５２を介して接続されている。
【００６９】
データ保持用差動対を構成するトランジスタ（トランジスタＱ３，Ｑ４，Ｑ６、Ｑ１９，Ｑ２０，Ｑ２１，Ｑ１２，Ｑ１３，Ｑ１５、Ｑ２２，Ｑ２３，Ｑ２４）のサイズは、データ読み込み用差動対を構成するトランジスタ（トランジスタＱ１，Ｑ２，Ｑ５，Ｑ１０，Ｑ１１，Ｑ１４）よりも小さく設定されている。図６では、データ読み込み用差動対が２μｍ×１０μｍのエミッタサイズのトランジスタを使用しているのに対して、データ保持用差動対は、２μｍ×５μｍのエミッタサイズのトランジスタを使用している。また、トランジスタＱ７，Ｑ１６には、データ読み込み用差動対を構成するトランジスタと同様に２μｍ×１０μｍのエミッタサイズのトランジスタを使用している。
【００７０】
以下に、図６に示した本発明の第４の実施形態によるスタティック型フリップフロップ回路の動作およびその動作条件について説明する。
【００７１】
クロック信号ＣＫおよびクロック補信号ＣＫＢの周波数がローパスフィルタ回路５１，５２のカットオフ周波数よりも十分に大きな場合には、２つ差動対が並列接続されたデータ保持用差動対のうち、ローパスフィルタ回路５１，５２で接続されたトランジスタＱ１９，Ｑ２０，Ｑ２１およびトランジスタＱ２２，Ｑ２３，Ｑ２４で構成される差動対には電流が流れずに、トランジスタＱ３，Ｑ４，Ｑ６およびトランジスタＱ１２，Ｑ１３，Ｑ１５で構成される差動対のみに電流が流れる。この周波数では、フリップフロップ回路を、データ保持用差動対の電流がデータ読み込み用差動対の電流よりも小さくなり、データ保持用差動対の最大電流が当該データ保持用差動対を構成するトランジスタの許容電流以下になるように設定する。したがって、データ保持用差動対の電流が小さいこと、データ保持用差動対を構成しているトランジスタのトランジスタサイズが小さいことにより、データ保持用差動対の電圧増幅率Ａｏやコレクタ容量Ｃｃが小さくなり、それにより、スタティック型フリップフロップ回路を高速に動作させることができる。
【００７２】
クロック信号ＣＫおよびクロック補信号ＣＫＢの周波数が小さくなると、データ保持用差動対に流れる電流が増加するが、ローパスフィルタ回路５１，５２で接続されたトランジスタＱ１９，Ｑ２０，Ｑ２１およびトランジスタＱ２２，Ｑ２３，Ｑ２４で構成される差動対に電流が流れるために、トランジスタＱ３，Ｑ４，Ｑ６およびトランジスタＱ１２，Ｑ１３，Ｑ１５で構成される差動対のトランジスタには許容電流以上に電流が流れない。
【００７３】
クロック信号ＣＫおよびクロック補信号ＣＫＢの周波数がローパスフィルタ回路５１，５２のカットオフ周波数よりも十分に小さくなると、２つの差動対が並列接続されたデータ保持用差動対は、トランジスタサイズが２倍のトランジスタで構成されたデータ読み込み用差動対と同等となる。そのため、データ読み込み用差動対に流れる電流が増加しても、データ保持用差動対の電流は、当該データ保持用差動対を構成するトランジスタの許容電流よりも大きくなることはない。
【００７４】
上述したように本実施形態においては、データ保持用差動対を２つの差動対が並列に接続された構成とし、この２つの差動対をローパスフィルタ回路５１，５２を介して接続することにより、クロック信号ＣＫおよびクロック補信号ＣＫＢの周波数に応じてデータ保持用差動対の電流を制御することができる。それにより、フリップフロップ回路を最高速度から低い速度まで広い範囲に渡って動作させることが可能となる。
【００７５】
なお、本実施形態においては、ローパスフィルタ回路５１，５２として抵抗と容量からなる回路を用いたが、他のローパスフィルタ回路、インダクタや分布線路を用いた場合も同様に、本実施形態のスタティック型フリップフロップ回路を実現することができる。
【００７６】
また、バイポーラトランジスタを用いた例について説明したが、その他、例えば、ＧａＡｓ　ＭＥＳＦＥＴを用いた場合も同様に、本実施形態のスタティック型フリップフロップ回路を実現することができる。
【００７７】
また、Ｄ型フリップフロップ回路を用いた例について説明したが、スレーブ回路の出力がマスター回路のデータ入力に帰還され、分周動作が可能なＴ型フリップフロップ回路を用いた場合も同様に、本実施形態のスタティック型フリップフロップ回路を実現することができる。
【００７８】
【発明の効果】
以上説明したように本発明によれば、データ保持用差動対を構成するトランジスタのサイズをデータ読み込み用差動対を構成するトランジスタよりも小さく設定し、さらに、データ保持用差動対の電流がデータ読み込み用差動対の電流よりも小さくなり、かつデータ保持用差動対の電流が当該データ保持用差動対を構成するトランジスタの許容電流以下となるような高速動作領域で、フリップフロップ回路を動作させる。
【００７９】
このように、データ保持用差動対の電流が小さいこと、データ保持用差動対を構成するトランジスタのサイズが小さいことにより、データ保持用差動対の電圧増幅率Ａｏやコレクタ容量Ｃｃが小さくなる。それにより、データ保持用差動対のミラー容量Ｃｍを低減することができるため、フリップフロップ回路を高速に動作させることが可能になる。
【００８０】
また、低速動作領域においても、電流源回路に接続された電流制御端子によって、データ保持用差動対の電流が当該データ保持用差動対を構成するトランジスタの許容電流以下となるように制御することとすれば、フリップフロップ回路を最高速度から低い速度まで広い範囲に渡って動作させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるスタティック型フリップフロップ回路の回路図である。
【図２】本発明の第１の実施形態によるスタティック型フリップフロップ回路の動作およびその動作条件を説明する特性図である。
【図３】本発明の第２の実施形態によるスタティック型フリップフロップ回路の回路図である。
【図４】本発明の第２の実施形態によるスタティック型フリップフロップ回路の動作およびその動作条件を説明する特性図である。
【図５】本発明の第３の実施形態によるスタティック型フリップフロップ回路の回路図である。
【図６】本発明の第４の実施形態によるスタティック型フリップフロップ回路の回路図である。
【図７】従来のスタティック型フリップフロップ回路の一構成例を示す回路図である。
【図８】従来のスタティック型フリップフロップ回路の他の構成例を示す回路図である。
【符号の説明】
１　　マスター回路
２　　スレーブ回路
３１，３２　　積分回路
４１，４２　　バイアス調整回路
５１，５２　　ローパスフィルタ回路
Ｑ１〜Ｑ２４　　トランジスタ
Ｒ１〜Ｒ１０　　抵抗体
ＧＮＤ　　グランド端子
ＶＥＥ　　電源端子
ＶＣＳ　　定電流源端子
Ｄ　　データ信号
ＤＢ　　データ補信号
ＣＫ　　クロック信号
ＣＫＢ　　クロック補信号
Ｑ，Ｑ’　　真信号出力端子
ＱＢ，ＱＢ’　　補信号出力端子
【図１】
2004040301.tif 000003
【図２】
2004040301.tif 000004
【図３】
2004040301.tif 000005
【図４】
2004040301.tif 000006
【図５】
2004040301.tif 000007
【図６】
2004040301.tif 000008
【図７】
2004040301.tif 000009
【図８】
2004040301.tif 000010