(57)【要約】  【課題】  比較的簡単な回路構成によって、パイプライン型ＡＤＣのステージにおけるディジタル／アナログ変換回路の出力電圧の誤差及び増幅器等のゲイン誤差を補正する。  【解決手段】  このアナログ／ディジタル変換器は、アナログ入力信号をＡ／Ｄ変換して変換データ及び残差信号を出力するステージと、変換データに遅延を与えるタイミング調整回路１０と、ステージにおけるＤ／Ａ変換の出力電圧の誤差を補正するＤＡＣ誤差補正回路２０と、ステージにおける増幅器のゲイン誤差を補正するゲイン誤差補正回路３０と、ゲイン誤差補正回路から出力されるディジタル出力信号に基づいてＤ／Ａ変換の出力電圧の誤差及びゲイン誤差を計算してＤＡＣ誤差補正回路及びゲイン誤差補正回路に供給する誤差補正用データ生成回路４０と、ステージにＤＡＣ制御信号を供給するキャリブレーション制御回路５０とを備える。【選択図】  図１
2004222274.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号を入力し、これをアナログ／ディジタル変換して、変換データ及び残差信号を出力するステージと、
前記ステージから出力される変換データにそれぞれ適切なサイクル数の遅延を与えてタイミングを調整するタイミング調整回路と、
前記ステージにおけるディジタル／アナログ変換の出力電圧の誤差を補正するＤＡＣ誤差補正回路と、
前記ステージにおける増幅器のゲイン誤差を補正するゲイン誤差補正回路と、
前記ゲイン誤差補正回路から出力されるディジタル出力信号に基づいてディジタル／アナログ変換の出力電圧の誤差及びゲイン誤差を計算し、前記ＤＡＣ誤差補正回路及び前記ゲイン誤差補正回路にそれぞれの誤差補正用データを供給する誤差補正用データ生成回路と、
キャリブレーション制御信号を出力してキャリブレーション動作を制御すると共に、ステージにＤＡＣ制御信号を供給するキャリブレーション制御回路と、
を備えるアナログ／ディジタル変換器。
【請求項２】
前記ＤＡＣ誤差補正回路が、ステージにおけるディジタル／アナログ変換の出力電圧の誤差を補正するために用いられるＤＡＣ誤差補正用データを記憶するＤＡＣ誤差補正用データメモリと、変換データからＤＡＣ誤差補正用データをそれぞれ減算して、ディジタル／アナログ変換の出力電圧の誤差を補正した変換データを出力するＤＡＣ誤差補正用演算回路とを含む、請求項１記載のアナログ／ディジタル変換器。
【請求項３】
前記ＤＡＣ誤差補正回路が、ステージにおけるＤＡＣ誤差補正用データを記憶するＤＡＣ誤差補正用データメモリを含む、請求項１記載のアナログ／ディジタル変換器。
【請求項４】
前記ゲイン誤差補正回路が、ステージにおける増幅器のゲイン誤差を補正するゲイン誤差補正用データをそれぞれ記憶するゲイン誤差補正用データメモリと、ゲイン誤差補正用演算回路と、加算器とを含む、請求項１記載のアナログ／ディジタル変換器。
【請求項５】
前記誤差補正用データ生成回路が、ステージ内のディジタル／アナログ変換の出力電圧の誤差量を計算し、ディジタル／アナログ変換の出力電圧の誤差を補正するためのデータをＤＡＣ誤差補正回路に出力するＤＡＣ誤差補正用データ生成回路、及び／又は、増幅器のゲイン誤差を計算し、ゲイン誤差を補正するためのデータをゲイン誤差補正回路に出力するゲイン誤差補正用データ生成回路を含む、請求項１記載のアナログ／ディジタル変換器。
【請求項６】
前記誤差補正用データ生成回路が、ディジタル出力信号を平均化する誤差測定結果平均化回路、及び／又は、ゲイン誤差補正用データ生成回路とＤＡＣ誤差補正用データ生成回路から出力される補正用データを平均化する誤差補正用データ生成回路を含む、請求項１記載のアナログ／ディジタル変換器。
【請求項７】
前記ＤＡＣ誤差補正回路が、キャリブレーション制御信号によってディジタル／アナログ変換誤差補正を無効にするためのマルチプレクサを含み、該マルチプレクサが、前記ＤＡＣ誤差補正用データメモリとＤＡＣ誤差補正用演算回路の間に配設されている、請求項２又は３記載のアナログ／ディジタル変換器。
【請求項８】
前記ＤＡＣ誤差補正回路が、ステージからのディジタル出力信号をキャリブレーション制御信号によってゼロ信号として出力するマルチプレクサを含む、請求項２又は３記載のアナログ／ディジタル変換器。
【請求項９】
前記ゲイン誤差補正回路が、キャリブレーション制御信号によってゲイン誤差補正を無効にするためのマルチプレクサを含み、該マルチプレクサが、前記ゲイン誤差補正用データメモリとゲイン誤差補正用演算回路の間に配設されている、請求項４記載のアナログ／ディジタル変換器。
【請求項１０】
前記ゲイン誤差補正用演算回路における誤差補正が、乗算器を用いた近似計算で行われる、請求項４記載のアナログ／ディジタル変換器。
【請求項１１】
前記ゲイン誤差補正用演算回路における誤差補正が、乗算器と加算器を用いた近似計算で行われる、請求項４記載のアナログ／ディジタル変換器。
【請求項１２】
前記キャリブレーション制御回路が、ステージのアナログ／ディジタル変換における参照電圧と非キャリブレーション時のディジタル／アナログ変換電圧との差の測定を正方向及び逆方向で行い、その測定結果を平均化する電圧測定手段を含む、請求項１記載のアナログ／ディジタル変換器。
【請求項１３】
前記ステージが多段である、請求項１記載のアナログ／ディジタル変換器。
【請求項１４】
前記ステージが、
アナログ入力信号をアナログ／ディジタル変換することにより変換データを出力するＭビットのアナログ／ディジタル変換回路と、
キャリブレーション時にキャリブレーションに用いられる複数のデータをＭビットより多い変換ビット数で複数のキャリブレーション用アナログ信号に順次変換し、非キャリブレーション時に前記アナログ／ディジタル変換回路の出力信号をアナログ信号に変換するディジタル／アナログ変換回路と、
キャリブレーション時にＤＡＣ制御信号を前記ディジタル／アナログ変換回路に出力し、非キャリブレーション時に前記アナログ／ディジタル変換回路の出力信号を前記ディジタル／アナログ変換回路に出力する第１のマルチプレクサと、
キャリブレーション時に前記ディジタル／アナログ変換回路の出力信号をサンプルホールド回路に出力し、非キャリブレーション時にアナログ入力信号をサンプルホールド回路に出力する第２のマルチプレクサと、
該第２のマルチプレクサの出力信号をサンプルホールドするサンプルホールド回路と、
該サンプルホールド回路の出力信号から前記ディジタル／アナログ変換回路の出力信号を減算する減算器と、
該減算器からの出力信号を増幅する増幅器と、
を含む、請求項１記載のアナログ／ディジタル変換器。
【請求項１５】
前記ステージが、
アナログ入力信号をアナログ／ディジタル変換することにより変換データを出力するアナログ／ディジタル変換回路と、
キャリブレーション時にディジタル／アナログ変換を行い第１のキャリブレーション用のアナログ信号を出力し、非キャリブレーション時に前記アナログ／ディジタル変換回路の変換結果をディジタル／アナログ変換する第１のディジタル／アナログ変換回路と、
キャリブレーション時にディジタル／アナログ変換を行い第２のキャリブレーション用のアナログ信号を出力する第２のディジタル／アナログ変換回路と、
キャリブレーション時にＤＡＣ制御信号を第１のディジタル／アナログ変換回路に出力し、非キャリブレーション時に前記アナログ／ディジタル変換回路の出力信号を第１のディジタル／アナログ変換回路に出力する第１のマルチプレクサと、
キャリブレーション時に第２のディジタル／アナログ変換回路の出力信号をサンプルホールド回路に出力し、非キャリブレーション時にアナログ入力信号をサンプルホールド回路に出力する第２のマルチプレクサと、
該第２のマルチプレクサの出力信号をサンプルホールドするサンプルホールド回路と、
該サンプルホールド回路の出力信号から第１のディジタル／アナログ変換回路の出力信号を減算する減算器と、
該減算器からの出力を増幅する増幅器と、
を含む、請求項１記載のアナログ／ディジタル変換器。
【請求項１６】
前記ステージが、マルチプレクサと、サンプルホールド回路と、減算器と、増幅器を備えるスイッチトキャパシタ回路とによって構成される、請求項１４又は１５記載のアナログ／ディジタル変換器。
【請求項１７】
前記ステージが、ディジタル／アナログ変換回路と、マルチプレクサと、サンプルホールド回路と、減算器と、増幅器を備えるスイッチトキャパシタ回路とによって構成される、請求項１４又は１５記載のアナログ／ディジタル変換器。
【請求項１８】
前記ディジタル／アナログ変換回路が、抵抗ラダー型のディジタル／アナログ変換回路を含む、請求項１４又は１５記載のアナログ／ディジタル変換器。
【請求項１９】
前記アナログ／ディジタル変換回路が、直列接続された複数の抵抗を含み、該抵抗は、前記ディジタル／アナログ変換回路の抵抗として使用されると共に、該抵抗からの出力信号を前記アナログ／ディジタル変換回路の参照電圧とし、キャリブレーション時において、該参照電圧がキャリブレーション用のアナログ信号として使用される、請求項１８記載のアナログ／ディジタル変換器。
【請求項２０】
前記アナログ／ディジタル変換回路と前記ディジタル／アナログ変換回路と前記信号処理回路との各々が、差動構成を有する、請求項１４又は１５記載のアナログ／ディジタル変換器。
【請求項２１】
アナログ入力信号を入力し、これをアナログ／ディジタル変換して、変換データ及び残差信号を出力するステージと、
前記ステージから出力される変換データにそれぞれ適切なサイクル数の遅延を与えてタイミングを調整するタイミング調整回路と、
前記ステージにおけるディジタル／アナログ変換の出力電圧の誤差を補正するＤＡＣ誤差補正回路と、
前記ステージにおける増幅器のゲイン誤差を補正するゲイン誤差補正回路と、
を含むアナログ／ディジタル変換器と、
前記ゲイン誤差補正回路から出力されるディジタル出力信号に基づいてディジタル／アナログ変換の出力電圧の誤差及びゲイン誤差を計算し、前記ＤＡＣ誤差補正回路及び前記ゲイン誤差補正回路にそれぞれの誤差補正用データを供給する誤差補正用データ生成手段と、
キャリブレーション制御信号を出力してキャリブレーション動作を制御すると共に、ステージにＤＡＣ制御信号を供給するキャリブレーション制御手段と、
を備える電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のステージに分けてアナログ信号をディジタル信号に変換するパイプライン型のアナログ／ディジタル変換器（ＡＤＣ）及び電子回路に関する。
【背景技術】
【０００２】
近年においては、ＬＣＤ（Liquid Crystal Display：液晶ディスプレイ）、又は、ＰＤＰ（Plasma Display Panel：プラズマ・ディスプレイ・パネル）等のディジタルの画像信号を入力とする画像表示装置の解像度が年々向上している。それに伴い、アナログ画像信号をディジタル画像信号に変換する画像用ＡＤＣ等においても、高精度かつ高速な動作が要求されている。
【０００３】
基本的な構成のＡＤＣとしては、入力電圧を抵抗ラダーによって発生した複数の参照電圧と比較することにより入力電圧の値を求めるフラッシュ型ＡＤＣが用いられている。高精度のＡＤＣを実現するために、フラッシュ型ＡＤＣを２段構成とし、初段のＡＤＣにおける参照電圧の１区分を後段のＡＤＣにおいて細かく区分して入力電圧の値を求める２ステップ型ＡＤＣが開発されている。また、２ステップ型ＡＤＣと同様の動作を多数のステージにおいて行うパイプライン型ＡＤＣも実用化されている。
【０００４】
図２９に、パイプライン型ＡＤＣの動作原理を示す。図２９に示すように、パイプライン型ＡＤＣは、最初のステージにおいて、所定のダイナミックレンジを有するアナログ入力信号の電圧を複数の電圧範囲の内のいずれかに分類し、該当する電圧範囲を拡大する。さらに、次のステージにおいて、拡大された電圧範囲におけるアナログ入力信号の電圧を複数の電圧範囲の内のいずれかに分類し、該当する電圧範囲を拡大する。この動作を繰り返して行うことにより、高い精度のＡ／Ｄ変換を実現できる。
【０００５】
図３０に、従来のパイプライン型ＡＤＣの１ステージ分の回路構成を示す。このステージは、当該ステージのアナログ入力信号ＶＩＮをＡ／Ｄ変換して変換データＤＯＵＴを出力するＡＤＣ２０１と、ＡＤＣ２０１から出力される変換データＤＯＵＴをＤ／Ａ変換するディジタル／アナログ変換器（ＤＡＣ）２０２と、アナログ入力信号をサンプルホールドするサンプルホールド回路２０３と、サンプルホールド回路２０３においてホールドされているアナログ入力信号とＤＡＣ２０２から出力されるアナログ信号との差を求める減算器２０４と、減算器２０４によって求められた差を増幅して当該ステージの残差信号であるアナログ出力信号ＶＯＵＴを出力する増幅器２０５とを含んでいる。
【０００６】
図３１に、従来のパイプライン型ＡＤＣの全体構成を示す。このパイプライン型ＡＤＣは、図２４に示すようなステージを５つ有している。ここで、ステージ１がＭＳＢ側の変換データを生成し、ステージ５がＬＳＢ側の変換データを生成する。ステージ１〜ステージ５から出力される変換データは、遅延時間Ｔ（１）〜Ｔ（５）を有する遅延素子２１１〜２１５によってそれぞれ遅延され、出力タイミングが調整される。遅延素子２１１〜２１５から出力される変換データは、加算器２２１〜２２４によって加算され、最終的なディジタル出力信号が得られる。このようなパイプライン構成をとることにより、各ステージを小規模な回路で構成すると共に、高速な動作を実現できる。
【０００７】
しかしながら、パイプライン型ＡＤＣの各ステージにおいて変換誤差が発生すると、高精度なＡ／Ｄ変換を実現することができない。Ａ／Ｄ変換の誤差の発生原因としては、次のことが考えられる。図３０に示す１ステージ分の回路について説明すると、ＤＡＣ２０２において、アナログ信号を生成するために用いられる抵抗又はキャパシタのばらつきが、Ａ／Ｄ変換の誤差の発生原因となる。このような受動素子がばらつくことにより、ＤＡＣの出力電圧に誤差が発生し、次のステージに出力されるアナログ信号に影響を与えるため、Ａ／Ｄ変換結果に誤差が発生する。
【０００８】
増幅器２０５は、一般的に、受動素子を用いて負帰還をかけたオペアンプによって構成される。増幅器２０５においては、ゲインを決定する受動素子のばらつきや増幅器に用いるオペアンプのオープンループゲインが有限であることにより発生するゲインの誤差が、Ａ／Ｄ変換の誤差の発生原因となる。
【０００９】
図３２に、ＤＡＣの出力電圧の誤差がパイプライン型ＡＤＣの１つのステージの入出力特性に及ぼす影響を示す。図３２の（ａ）は、ＤＡＣに誤差が発生していないパイプライン型ＡＤＣの１つのステージの入出力特性を示す図であり、図３２の（ｂ）は、ＤＡＣに誤差を持つパイプライン型ＡＤＣの１つのステージの入出力特性を示す図である。横軸にアナログ入力電圧ＶＩＮをとり、縦軸に出力電圧ＶＯＵＴをとっている。なお、ＶＲＥＦ及び−ＶＲＥＦは、両端の参照電位である。このように、パイプライン型ＡＤＣの１つのステージにおいてＤＡＣに誤差が発生すると、次のステージへの出力に誤差が生じる。
【００１０】
図３３に、増幅器のゲイン誤差がパイプライン型ＡＤＣのステージの入出力特性に及ぼす影響を示す。図３３の（ａ）は、増幅器のゲインに誤差が無いパイプライン型ＡＤＣの１つのステージの入出力特性を示す図であり、図３３の（ｂ）は、増幅器にゲイン誤差を持つパイプライン型ＡＤＣの１つのステージの入出力特性を示す図である。横軸にアナログ入力電圧ＶＩＮをとり、縦軸に出力電圧ＶＯＵＴをとっている。なお、ＶＲＥＦ及び−ＶＲＥＦは、Ａ／Ｄ変換の変換範囲の基準となる両端の参照電位である。このように、パイプライン型ＡＤＣの１つのステージにおいて増幅器にゲイン誤差が発生すると、特定のコードが出力されないミスコードが発生したり、Ａ／Ｄ変換特性の非線形性が増大したりする。
【００１１】
ところで、下記の特許文献１には、高速かつ高精度のパイプライン型マルチステージＡＤＣが開示されている。特許文献１によれば、第１ステージにおけるＤＡＣの出力電圧の誤差と増幅器のゲイン誤差とが、ディジタル的に補正される。しかしながら、ゲイン誤差の補正が、減算器のみを用いて行われるため、ＡＤＣ全体としてのゲインの誤差が残ってしまう。
【００１２】
また、下記の特許文献２には、キャパシタの不整合、キャパシタの非線形性、増幅器のゲイン、及び、増幅器の非線形性を補正することができるパイプライン型ＡＤＣのためのディジタル自己較正方式が開示されている。しかしながら、この較正方式は、あるステージの誤差の補正のために、そのステージ以降の各ステージの出力に演算を施すため回路規模が増加する。
【００１３】
さらに、下記の特許文献３には、パイプライン型ＡＤＣの各ステージにおけるＤＡＣの出力電圧の誤差を求めるキャリブレーション用のＤＡＣを用いたキャリブレーション方法及び装置が開示されている。この方式では、１個のキャリブレーション専用のＤＡＣを用いて複数のステージのキャリブレーションを行うため、ＤＡＣに求められる精度と回路規模が増加する。
【特許文献１】米国特許第５，６３５，９３７号明細書  （第１頁、図３−図７）
【特許文献２】特開平１１−２７４９２７号公報  （第１頁、図１）
【特許文献３】米国特許第６，３８４，７５７号明細書  （第１頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
そこで、上記の点に鑑み、本発明の目的は、比較的簡単な回路構成によって、パイプライン型ＡＤＣの少なくとも１つのステージにおけるディジタル／アナログ変換回路の出力電圧の誤差及び増幅器のゲイン誤差を補正できるアナログ／ディジタル変換器及び電子回路を提供することである。
【課題を解決するための手段】
【００１５】
以上の課題を解決するため、本発明に係るアナログ／ディジタル変換器は、アナログ入力信号を入力し、これをアナログ／ディジタル変換して、変換データ及び残差信号を出力するステージと、ステージから出力される変換データにそれぞれ適切なサイクル数の遅延を与えてタイミングを調整するタイミング調整回路と、ステージにおけるディジタル／アナログ変換の出力電圧の誤差を補正するＤＡＣ誤差補正回路と、ステージにおける増幅器のゲイン誤差を補正するゲイン誤差補正回路と、ゲイン誤差補正回路から出力されるディジタル出力信号に基づいてディジタル／アナログ変換の出力電圧の誤差及びゲイン誤差を計算し、ＤＡＣ誤差補正回路及びゲイン誤差補正回路にそれぞれの誤差補正用データを供給する誤差補正用データ生成回路と、キャリブレーション制御信号を出力してキャリブレーション動作を制御すると共に、ステージにＤＡＣ制御信号を供給するキャリブレーション制御回路とを備える。
【発明の効果】
【００１６】
本発明によれば、比較的簡単な回路の追加によって、ステージのディジタル／アナログ変換回路の出力電圧の誤差、及び、増幅器のゲイン誤差を補正して、高い変換精度と低い消費電力を持つアナログ／ディジタル変換器を実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、その説明を省略する。
図１は、本発明の一実施形態に係るアナログ／ディジタル変換器としてパイプライン型ＡＤＣの構成を示すブロック図である。図１に示すように、このパイプライン型ＡＤＣは、Ａ／Ｄ変換を行うステージ１〜ステージＮを有している。
【００１８】
最初のステージ１は、他の回路から供給されるアナログ入力信号ＶＩＮ（１）を入力し、これをＡ／Ｄ変換して、変換データＤＯＵＴ（１）及び残差信号ＶＩＮ（２）を出力する。次のステージ２は、前のステージの残差信号ＶＩＮ（２）をアナログ入力信号として入力し、これをＡ／Ｄ変換して、変換データＤＯＵＴ（２）及び残差信号ＶＩＮ（３）を出力する。以下のステージにおいても、同様の動作を行う。ただし、最後のステージＮは、前のステージの残差信号ＶＩＮ（Ｎ）をアナログ入力信号として入力し、これをＡ／Ｄ変換して、変換データＤＯＵＴ（Ｎ）のみを出力する。
【００１９】
さらに、このＡＤＣは、ステージ１〜ステージ（Ｎ−１）から出力される変換データＤＯＵＴ（１）〜ＤＯＵＴ（Ｎ−１）にそれぞれ適切なクロックサイクル数の遅延を与えてタイミングを調整するタイミング調整回路１０と、ステージ１〜ステージ（Ｎ−１）におけるＤＡＣの出力電圧の誤差を補正するＤＡＣ誤差補正回路２０と、ステージ１〜ステージ（Ｎ−１）における増幅器のゲイン誤差を補正するゲイン誤差補正回路３０と、ゲイン誤差補正回路３０から出力されるディジタル出力信号に基づいてＤＡＣ誤差及びゲイン誤差を計算し、ＤＡＣ誤差補正回路２０及びゲイン誤差補正回路３０にそれぞれの誤差補正用データを供給する誤差補正用データ生成回路４０と、キャリブレーション制御信号を出力してキャリブレーション動作を制御すると共に、各ステージにＤＡＣ制御信号を供給するキャリブレーション制御回路５０とを有している。
【００２０】
ＤＡＣ誤差補正回路２０は、ステージ１〜ステージ（Ｎ−１）におけるＤＡＣ誤差補正用データＤＥ（１，ｋ１）〜ＤＥ（Ｎ−１，ｋＮ−１）を記憶するＤＡＣ誤差補正用データメモリ２１と（ｋ１…ｋＮ−１は変数）、変換データＤＯＵＴ（１）〜ＤＯＵＴ（Ｎ−１）から変換データの値に応じたＤＡＣ誤差補正用データＤＥ（１，ＤＯＵＴ（１））〜ＤＥ（Ｎ−１，ＤＯＵＴ（Ｎ−１））をそれぞれ減算して、ＤＡＣ誤差を補正した変換データＤ１ＯＵＴ（１）〜Ｄ１ＯＵＴ（Ｎ−１）を出力する（Ｎ−１）個のＤＡＣ誤差補正用演算回路２２とを含んでいる。ここで、ＤＡＣ誤差補正用データメモリ２１は、ステージ１〜ステージ（Ｎ−１）におけるＤＡＣの各出力値に対応するＤＡＣ誤差補正用データを記憶するための、複数のメモリによって構成される。
【００２１】
ゲイン誤差補正回路３０は、ステージ１〜ステージ（Ｎ−１）における増幅器のゲイン誤差を補正するゲイン誤差補正用データＧＥ（１）〜ＧＥ（Ｎ−１）をそれぞれ記憶する（Ｎ−１）個のゲイン誤差補正用データメモリ３１と、（Ｎ−１）個のゲイン誤差補正用演算回路３２と、（Ｎ−１）個の加算器３３とを含んでいる。
【００２２】
ｉ＝１〜（Ｎ−１）について、第ｉ番目のゲイン誤差補正用演算回路は、変換データＤ２ＯＵＴ（ｉ＋１）にステージｉのゲイン誤差の補正用データＧＥ（ｉ）を掛算もしくは近似的に掛算して、ゲイン誤差を補正した変換データＤ３ＯＵＴ（ｉ＋１）を生成する。ただし、ステージＮについては、変換データＤ２ＯＵＴ（Ｎ）＝ＤＯＵＴ（Ｎ）とする。
【００２３】
また、ｉ＝１〜（Ｎ−１）について、第ｉ番目の加算器は、第ｉ番目のゲイン誤差補正用演算回路から出力される変換データＤ３ＯＵＴ（ｉ＋１）に変換データＤ１ＯＵＴ（ｉ）を加算して、変換データＤ２ＯＵＴ（ｉ）を生成する。
【００２４】
誤差補正用データ生成回路４０は、ＤＡＣ誤差補正用データ生成回路４１と、ゲイン誤差補正用データ生成回路４２とを含んでいる。ＤＡＣ誤差補正用データ生成回路４１は、Ａ／Ｄ変換器のディジタル出力信号Ｄ２ＯＵＴ（１）に基づいてステージ内のＤＡＣの誤差を計算し、ＤＡＣの誤差を補正するためのデータをＤＡＣ誤差補正回路２０に出力する。ゲイン誤差補正用データ生成回路４２は、Ａ／Ｄ変換器のディジタル出力信号Ｄ２ＯＵＴ（１）に基づいて増幅器のゲイン誤差を計算し、ゲイン誤差を補正するためのデータをゲイン誤差補正回路３０に出力する。
【００２５】
上述したパイプライン型ＡＤＣは、複数のステージと、タイミング調整回路１０と、ＤＡＣ誤差補正回路２０と、ゲイン誤差補正回路３０とによって構成し、誤差補正用データ生成回路４０とキャリブレーション制御回路５０とは、ＡＤＣの外部に接続される演算・制御手段に組み込んで、全体として電子回路を構成するようにしてもよい。
【００２６】
図２に、誤差補正用データ生成回路、ＤＡＣ誤差補正回路、及び、ゲイン誤差補正回路の構成を示す。図２において、誤差補正用データ生成回路の入力側もしくは出力側に平均化回路４３、４４を配置することによりノイズの影響を低減することができる。入力側に配置する誤差測定結果平均化回路４３においては、Ａ／Ｄ変換器において生成される測定値Ｄ２ＯＵＴ（１）を平均化することにより、キャリブレーションにおける測定時のノイズの影響を低減することができる。一方、出力側に配置する誤差補正用データ平均化回路４４においては、ゲイン誤差補正用データ生成回路もしくはＤＡＣ誤差補正用データ生成回路が出力する誤差補正用のデータを平均化することにより、キャリブレーション時の雑音の影響を低減することができる。この方法によれば、誤差補正用データのみを平均化するため、平均化のために必要なメモリの量を削減できる。
【００２７】
各ステージのＤＡＣ誤差補正用演算回路２２及びゲイン誤差補正用演算回路３２の入力にマルチプレクサ２３、３４をそれぞれ配置して、補正をかけない場合と等価な補正結果となるような補正用データを入力可能とする。この構成は、キャリブレーションされたデバイスを再度キャリブレーションする場合に、誤差補正用データをメモリに保持したままキャリブレーションが実行可能となる利点を有する。この構成は、例えば、誤差補正用データメモリに記憶したキャリブレーション結果を用いてキャリブレーション結果の平均化を行う際のメモリ量の削減に効果的である。
【００２８】
また、マルチプレクサ２４をＤＡＣ誤差補正用演算回路の入力に配置することにより、ステージの出力ＤＯＵＴを０として、ステージの出力がキャリブレーション時の計算結果に加算されないようにする。例えば、ステージkがキャリブレーション中の時には、ステージ１からステージｋの出力ＤＯＵＴ(ｋ)を０として、ステージｋ＋１以降のステージによるＡ／Ｄ変換結果のみを誤差補正用データ生成回路に送る。この構成により、キャリブレーション時に各ステージ以降までのＡ／Ｄ変換結果Ｄ２ＯＵＴをそれぞれ誤差補正用データ生成回路に接続するための配線を削減できる。
【００２９】
図３は、パイプライン型ＡＤＣの他の構成例を示すブロック図である。図３に示すように、このパイプライン型ＡＤＣは、Ａ／Ｄ変換を行うステージ１〜ステージ１０を有しており、この内のステージ１のみがキャリブレーション機能を有している。キャリブレーション機能を有するステージ１は、図７から図１０、もしくは図１６から図１７に示すような図１に示すパイプライン型ＡＤＣのキャリブレーション機能を有するステージで構成され、キャリブレーション機能を有さないステージ２〜ステージ９の各々は、図１３もしくはその他の一般的なパイプライン型ＡＤＣのステージ回路で構成され、最終ステージ１０は、図１４に示すような回路で構成される。
【００３０】
ＤＡＣ誤差補正用回路２０は、ステージ１におけるＤＡＣ誤差補正用データＤＥ（１，ｋ）（ｋ＝１，２，・・・）をそれぞれ記憶するＤＡＣ誤差補正用データメモリ２１と、変換データＤＯＵＴ（１）からＤＡＣ誤差補正用データＤＥ（１，ｋ）をそれぞれ減算して、ＤＡＣ誤差を補正した変換データＤ１ＯＵＴ（１）を出力するＤＡＣ誤差補正用演算回路２２とを含んでいる。
【００３１】
ゲイン誤差補正回路３０は、ステージ１におけるゲイン誤差を補正するゲイン誤差補正用データＧＥ（１）をそれぞれ記憶するゲイン誤差補正用データメモリ３１と、ゲイン誤差補正用演算回路３２と、各ステージのＡ／Ｄ変換結果を加算するための複数の加算器３３とを含んでいる。
【００３２】
第９番目の加算器は、ステージ１０の変換データＤＯＵＴ（１０）＝Ｄ２ＯＵＴ（１０）にステージ９の変換データＤＯＵＴ（９）を加算して、ステージ９以降の変換データＤ２ＯＵＴ（９）を出力する。第８番目の加算器は、ステージ９以降の変換データＤ２ＯＵＴ（９）にステージ８の変換データＤＯＵＴ（８）を加算して、ステージ８以降の変換データＤ２ＯＵＴ（８）を出力する。第７番目の加算器は、ステージ８以降の変換データＤ２ＯＵＴ（８）にステージ７の変換データＤＯＵＴ（７）を加算して、ステージ７以降の変換データＤ２ＯＵＴ（７）を出力する。以下同様である。
【００３３】
ゲイン誤差補正用演算回路３２は、ステージ２以降の変換データＤ２ＯＵＴ（２）にステージ１のゲイン補正用データＧＥ（１）を用いてゲイン誤差を補正して、ゲイン誤差を補正したステージ２以降の変換データＤ３ＯＵＴ（２）を出力する。第１番目の加算器は、ゲイン誤差を補正したステージ２以降の変換データＤ３ＯＵＴ（２）にステージ１の変換データＤ１ＯＵＴ（１）を加算して、ＡＤＣ全体のＡ／Ｄ変換結果Ｄ２ＯＵＴ（１）を出力する。
【００３４】
このように、ＬＳＢ側の１個以上のステージにおいてキャリブレーションを行わなくても変換精度が低下しない場合には、変換精度が低下しない範囲においてＬＳＢ側のステージをキャリブレーションを行わない構成とすることにより、パイプライン型ＡＤＣ全体としての変換精度を低下させずに、回路規模を縮小することができる。
【００３５】
図４にゲイン誤差補正用演算回路における近似計算の方法を示す。ゲイン誤差の補正は設計上の正しいゲインをＡ、実際のゲインをＡ’とすると、測定によって求められたゲイン誤差の補正用データＧＥ（Ｘ）＝Ａ’／ＡでＡ／Ｄ変換結果を除算することによって実現される。しかし、除算器３５を用いると規模が大きくなるため、消費電力と面積が増大する。
【００３６】
通常、ＡＤＣは、Ａ’とＡとの間の差が小さくなるように設計されるため、ゲイン誤差の補正用データの逆数１／ＧＥ（Ｘ）は、Ａ’＝Ａ(１＋ΔＡ)とおくと、１／ＧＥ（Ｘ）＝Ａ／Ａ’≒１−ΔＡ＋ΔＡ２…と近似することができる。ここで、ゲイン誤差の補正用データをＧＥ’（Ｘ）＝１／ＧＥ（Ｘ）≒１−ΔＡ＋ΔＡ２…とすると、ゲイン誤差の補正における演算を、除算から乗算に置き換えることができる。ＡＤＣのキャリブレーションにおいては、近似計算を用いることにより、除算器３５を乗算器３６に置き換えることにより、消費電力と面積を低減できる。
【００３７】
また、ゲイン誤差の補正用データをＧＥ''（Ｘ）＝Ａ／Ａ’−１≒−ΔＡ＋ΔＡ２…とすることにより、演算を加算と乗算に分解することができる。通常、ＡＤＣにおいてはＡ’とＡとの間の誤差が小さいためΔＡの値も小さく、面積と消費電力が大きい乗算器３６の回路規模を抑えることができる。この構成では、乗算器３７と加算器３８をゲイン誤差の補正に用いることにより、さらに面積と消費電力を低減できる。
【００３８】
図５に、ＤＡＣ誤差補正用演算回路における計算の簡略化について示す。ＤＡＣ誤差補正回路においては、ＤＡＣ誤差補正用データとステージのＡ／Ｄ変換結果の加算を行うことによってＤＡＣ誤差が補正される。ＤＡＣで発生する誤差が小さいと考えられる場合には、ＤＡＣ誤差補正用データＤＥ（Ｘ）の値が小さいため、最終的なＡ／Ｄ変換結果の下位側のビットにしか影響を与えない。パイプライン型ＡＤＣのＬＳＢ側のＡ／Ｄ変換結果を決定する前半のステージでは、ステージのＡ／Ｄ変換結果がＡ／Ｄ変換結果全体の上位側のビットにしか影響を与えない。そのため、パイプラインＡＤＣの前半のステージでは、ＤＡＣ誤差補正用演算回路において、ステージのＡ／Ｄ変換結果とＤＡＣ誤差補正用データを減算する減算器３９を省略できる。
【００３９】
図６は、図１に示すパイプライン型ＡＤＣのステージ１〜ステージ（Ｎ−１）の各々の構成を示すブロック図である。この回路は、当該ステージのアナログ入力信号ＶＩＮをＡ／Ｄ変換してＭビットを有する変換データＤＯＵＴを出力するＡＤＣ６１と、マルチプレクサ６２と、（Ｍ＋１）ビットの変換精度を有するＤＡＣ６３と、マルチプレクサ６４と、サンプルホールド回路６６と、サンプルホールド回路６６にホールドされているアナログ信号とＤＡＣ６３から出力されるアナログ信号との差を求める減算器６７と、減算器６７によって求められた差をゲインＡで増幅して当該ステージの残差信号ＶＯＵＴとして出力する増幅器６８とを含んでいる。
【００４０】
マルチプレクサ６２は、キャリブレーション制御回路５０（図１）から出力されるキャリブレーション制御信号１に従って、非キャリブレーション時、又は、キャリブレーション時において当該ステージがキャリブレーションの対象となっていない場合には、ＡＤＣ６１から出力される変換データＤＯＵＴを選択して出力し、当該ステージがキャリブレーションの対象となっている場合には、キャリブレーション制御回路５０から出力されるＤＡＣ制御信号を選択して出力する。ＤＡＣ６３は、マルチプレクサ６２の出力をＤ／Ａ変換して、アナログ信号ＶＤＡを出力する。
【００４１】
マルチプレクサ６４は、キャリブレーション制御回路５０（図１）から出力されるキャリブレーション制御信号２に従って動作する。当該ステージがキャリブレーションの対象となっていない場合には、マルチプレクサ６４はアナログ入力信号ＶＩＮをサンプルホールド回路６６に出力する。サンプルホールド回路６６は、当該ステージのアナログ入力信号ＶＩＮをサンプルホールドする。当該ステージがキャリブレーションの対象となっている場合には、マルチプレクサ６４はＤＡＣ６３の出力をサンプルホールド回路６６の入力に接続する。サンプルホールド回路６６は、ＤＡＣ６３から出力されるアナログ信号ＶＤＡをサンプルホールドする。
【００４２】
ここで、図６に示す回路の動作について詳しく説明する。まず、非キャリブレーション時の通常のＡ／Ｄ変換の動作について説明する。なお、キャリブレーション時において当該ステージがキャリブレーションの対象となっていない場合も、これと同様である。
ＡＤＣ６１は、当該ステージのアナログ入力信号ＶＩＮをＡ／Ｄ変換して、Ｍビットの変換データＤＯＵＴを求める。変換データＤＯＵＴは、マルチプレクサ６２を介してＤＡＣ６３に供給される。ＤＡＣ６３は、Ｍビットの変換ビット数で用いられ、ＡＤＣ６１から出力されるＭビットの変換データＤＯＵＴをＤ／Ａ変換して、アナログ信号ＶＤＡとして出力する。
【００４３】
サンプルホールド回路６６は、当該ステージのアナログ入力信号ＶＩＮをサンプルホールドする。減算器６７は、サンプルホールド回路６６にホールドされているアナログ入力信号ＶＩＮとＤＡＣ６３から出力されるアナログ信号ＶＤＡとの差を求める。増幅器６８は、減算器６７によって求められた差を増幅し、残差信号ＶＯＵＴとして次のステージに出力する。
【００４４】
次に、キャリブレーション時に当該ステージがキャリブレーションの対象となっている場合の動作について説明する。
キャリブレーションの対象となっているステージにおいてはＡ／Ｄ変換を行わないため、ＡＤＣ６１は用いない。キャリブレーション時には、ＤＡＣ６３は、（Ｍ＋１）ビットの変換ビット数で用いられる。まず、ＤＡＣ６３に、マルチプレクサ６２を介して第１のＤＡＣ制御信号を与えてＤ／Ａ変換を行い、第１のキャリブレーション用アナログ信号ＶＤＡ１を出力する。サンプルホールド回路６５は、ＤＡＣ６３の出力ＶＤＡ１をサンプルホールドする。
【００４５】
次に、ＤＡＣ６３に、マルチプレクサ６２を介して、第１のＤＡＣ制御信号に対してＭ＋１ビットのＤＡＣ６３の１ＬＳＢに相当する値を加算もしくは減算した第２のＤＡＣ制御信号を与えて、Ｄ／Ａ変換を行い、第２のキャリブレーション用アナログ信号ＶＤＡ２を出力する。減算器６７は、サンプルホールド回路６６にホールドされているアナログ信号ＶＤＡ１とＤＡＣ６３から出力されるアナログ信号ＶＤＡ２との差を求める。
【００４６】
この差は、当該ステージのＡ／Ｄ変換ビット数のＭビットの１／２ＬＳＢもしくは−１／２ＬＳＢに対応しており、この差が増幅器６8によって、当該ステージの次のステージ以降で構成されるＡＤＣのダイナミックレンジのフルスケールに増幅される。この増幅されたアナログ信号の差は、Ｍ＋１ビットのＤＡＣ６３の出力電圧間の差を示しており、その差を当該ステージの次のステージ以降のＡＤＣで測定することにより、ＤＡＣ６３の出力電圧の誤差を求める。ここで、この差が増幅器６８によって増幅され、次のステージにおけるＡ／Ｄ変換範囲のフルスケールを用いて測定が行われるため、精度の高いキャリブレーションが実現される。
【００４７】
上記のような測定を複数のＤＡＣ制御信号について繰り返すことにより、次のステージ以降のＡＤＣにおいて得られたデータに基づいて、当該ステージにおけるＤＡＣ誤差や増幅器のゲイン誤差を補正することができる。
【００４８】
さらに、第１及び第２のＤＡＣ制御信号を供給する順序を変えて２回の測定を行い、これらの測定値の平均を求めることにより、次のステージ以降におけるＡＤＣの誤差がキャリブレーション結果に与える影響を低減できる。
【００４９】
本実施形態によれば、図３０に示した従来のパイプライン型ＡＤＣのステージ構成と比較して、ステージのＤＡＣの１ビット分とマルチプレクサ２個のみを追加することによりパイプライン型ＡＤＣのキャリブレーションが実現できる。ただし、Ｍ＋１ビットのＤＡＣ６３は、必ずしもＭ＋１ビットの変換ビット数である必要はなく、Ｍビットより多い変換ビット数であれば良い。
【００５０】
図７は、図１に示すパイプライン型ＡＤＣのステージ１〜ステージ（Ｎ−１）の各々に用いられる具体的な回路例を示す図である。この例においては、ステージ１〜ステージ（Ｎ−１）の各々においてキャリブレーションを行うものとし、各ステージにおけるＡ／Ｄ変換の変換ビット数を２ビットとしている。
【００５１】
ＡＤＣ６１は、アナログ入力電圧ＶＩＮと、ＤＡＣ６３を構成する抵抗ラダー７２において生成された参照電位Ｖ２、Ｖ４、Ｖ６、Ｖ８とをそれぞれ比較する複数のコンパレータ７１と、これらのコンパレータ７１から出力される比較結果に基づいてＡ／Ｄ変換結果を求める第１のエンコーダ７５と、第１のエンコーダ７５が求めたＡ／Ｄ変換結果を２進数のデータに変換する第２のエンコーダ７６とを含んでいる。
【００５２】
ＡＤＣ６１の参照電圧Ｖ２、Ｖ４、Ｖ６、Ｖ８を、ＡＤＣ６１がＤＡＣ６３と共有する抵抗ラダー７２で生成することにより、ハードウェア量が削減されるとともに、キャリブレーション時にコンパレータ７１の参照電圧のレベルと同じレベルをＤＡＣ６３で発生してキャリブレーションに用いるため、参照電圧の誤差の影響が考慮されたキャリブレーション結果を得られるという利点がある。
【００５３】
ＤＡＣ６３としては、直列接続された複数の抵抗からなる抵抗ラダー７２を含み、入力されるデータに応じてこれらの抵抗の端子における電位の内から１つの電位を選択して出力する抵抗ラダー型のＤＡＣが用いられる。ＤＡＣ６３において、参照電位＋ＶＲＥＦ及び−ＶＲＥＦと、これらの参照電位間の電位差を８個の抵抗によって分割することにより生成された７つの電位との合計９つの電位Ｖ１〜Ｖ９の内から、入力されるデータに応じて複数のスイッチ７３のいずれか１つのみがオンすることにより、１つの電位が選択されてＶＤＡとして出力される。
【００５４】
キャリブレーション時には、まず、ＤＡＣ６３にマルチプレクサ６２を介して第１のＤＡＣ制御信号を入力することにより、ＡＤＣ６１の参照電圧として用いるＶ２、Ｖ４、Ｖ６、Ｖ８の内のいずれかをＤＡＣ６３から出力し、第１のキャリブレーション用アナログ信号ＶＤＡ１とする。次に、ＤＡＣ６３にマルチプレクサ６２を介して第２のＤＡＣ制御信号を入力することにより、非キャリブレーション時のＡ／Ｄ変換動作時にＤＡＣ６３の出力として用いるＶ１、Ｖ３、Ｖ５、Ｖ７、Ｖ９の内のいずれかをＤＡＣ６３から出力し、第２のキャリブレーション用アナログ信号ＶＤＡ２とする。
【００５５】
また、図６に示すマルチプレクサ６４と、サンプルホールド回路６６と、減算器６７と、増幅器６８とは、図７においては１個のスイッチトキャパシタ回路８０によって実現されている。スイッチトキャパシタ回路８０は、オペアンプ８１と、２つのキャパシタＣ１及びＣ２と、スイッチＳＷ１〜ＳＷ２とを含んでいる。
【００５６】
非キャリブレーション時およびキャリブレーション時に当該ステージがキャリブレーション対象となっていない場合には、スイッチトキャパシタ回路８０は、アナログ入力信号ＶＩＮをサンプルホールドし、アナログ入力信号ＶＩＮとＤＡＣ６３のアナログ出力信号ＶＤＡとの差を増幅して、残差信号ＶＯＵＴとして次のステージに出力する。
【００５７】
当該ステージがキャリブレーションの対象となっている場合には、スイッチトキャパシタ回路８０は、ＤＡＣ６３が出力するＡＤＣ６１の参照電圧Ｖ２、Ｖ４、Ｖ６、Ｖ８の内のいずれかである第１のキャリブレーション用アナログ出力信号ＶＤＡ１をサンプルホールドし、このＤＡＣ６３のアナログ出力信号ＶＤＡ１とＤＡＣ６３が出力するＡ／Ｄ変換時に用いられるＤＡＣ６３の出力レベルＶ１、Ｖ３、Ｖ５、Ｖ７、Ｖ９の内のいずれかである第２のキャリブレーション用アナログ出力信号ＶＤＡ２との差を増幅して、次のステージに出力する。このスイッチトキャパシタ回路８０の出力を次のステージ以降でＡ／Ｄ変換して、ＶＤＡ２とＶＤＡ１の差のディジタル値を求めることにより、ＤＡＣ６３が出力する各レベルの電圧値を測定してキャリブレーションを実現する。
【００５８】
また、第１のＤＡＣ制御信号と第２のＤＡＣ制御信号をＤＡＣ６３に入力する手順を反転することにより、Ａ／Ｄ変換時に用いられるＤＡＣの出力レベルＶ１、Ｖ３、Ｖ５、Ｖ７、Ｖ９の内のいずれかを第１のキャリブレーション用アナログ信号とし、ＡＤＣ６１の参照電圧Ｖ２、Ｖ４、Ｖ６、Ｖ８の内のいずれか第２のキャリブレーション用アナログ信号として、ＤＡＣが出力する各レベル間の電圧値を測定することも可能である。ＤＡＣ制御信号の入力手順を反転することにより、スイッチトキャパシタ回路８０が出力する電圧値がアナロググランドレベルを基準に反転するため、次のステージ以降でＡ／Ｄ変換を行って測定する時に、反転する場合と反転しない場合では、異なる電圧レベルでの測定が可能となり、反転する場合と反転しない場合の測定値を平均することにより、次のステージ以降のＡ／Ｄ変換の誤差のキャリブレーション結果への影響を低減できる。
【００５９】
本実施形態によれば、アナログ回路としては、ステージのＤＡＣに１ビット分を追加するのみで、パイプライン型ＡＤＣのキャリブレーションが可能となる。ＤＡＣの変換精度を１ビット増加するために必要なコストはスイッチのみであり、ステージ外部にキャリブレーション用のＤＡＣを配置する方式と比較して、ハードウェアの量の増加が少ない。また、測定対象のＤＡＣ自身でキャリブレーション用の電圧を生成するため、ステージ外部に別のキャリブレーション用のＤＡＣを配置する構成で問題となるＤＡＣ間の特性差がない。さらに、キャリブレーション時にコンパレータの参照電圧をキャリブレーション用のアナログ信号として用いるためコンパレータの参照電圧の誤差の影響を考慮したキャリブレーションが行われる。
【００６０】
また、ＤＡＣ６３に抵抗ラダー型のＤＡＣを用いることにより、スイッチトキャパシタ型のＤＡＣを用いる場合と比較して、スイッチトキャパシタ回路において必要となるキャパシタの数を低減すると共に、スイッチトキャパシタ回路のキャパシタの容量に要求されるマッチング精度の条件を緩和することができる。さらに、ＡＤＣ６１において、コンパレータの参照電圧の発生に用いる抵抗ラダーをＤＡＣ６３の抵抗ラダー７２と共有することにより、抵抗素子の数を削減することができる。
【００６１】
図８は、パイプライン型ＡＤＣのステージ１〜ステージ（Ｎ−１）のいずれかに用いられる他の回路を示す図である。この回路は、ＡＤＣ６１とＤＡＣ６３とスイッチトキャパシタ回路８０とが差動構成となっており、差動入出力を行う。その他の点に関しては、先に説明した回路と同様である。
【００６２】
ＡＤＣ６１は、差動入力で動作する差動型のコンパレータ７１と、これらのコンパレータの出力を受けて動作する第１のエンコーダ７５と、第１のエンコーダ７５の出力を受けて動作する第２のエンコーダ７６とを含んでいる。第１のエンコーダ７５及び第２のエンコーダ７６は、一実施形態における第１のエンコーダ７５及び第２のエンコーダ７６と同様の動作を行う。
【００６３】
ＤＡＣ６３においては、抵抗ラダー７２内の隣接する２つの抵抗の接続点、又は、参照電位と抵抗との接続点に、２つのスイッチが接続されており、マルチプレクサ６２から供給されるデータに基づいてこれらのスイッチ７３が選択的にオン／オフすることにより、１対の出力電圧ＶＤＡ及び−ＶＤＡが生成される。
【００６４】
スイッチトキャパシタ回路８０は、第１組のスイッチＳＷ１１及びＳＷ１２と、第２組のスイッチＳＷ２１及びＳＷ２２と、第３組のスイッチＳＷ３１及びＳＷ３２と、２組のキャパシタＣ１及びＣ２と、差動入出力型のオペアンプ８１とを含んでいる。スイッチトキャパシタ回路８０は、アナログ入力信号ＶＩＮ及び−ＶＩＮと、ＤＡＣ６３の出力電圧ＶＤＡ及び−ＶＤＡとに基づいて、切換動作、サンプルホールド動作、減算処理、増幅動作を行い、残差信号ＶＯＵＴ及び−ＶＯＵＴを差動出力する。
【００６５】
このように、各回路を差動構成とすることにより、ノイズの影響を低減することができる。また、各回路を差動構成とした上で抵抗ラダー型のＤＡＣを用いる場合には、差動構成のスイッチトキャパシタ型のＤＡＣを用いる場合と比較して、受動素子数の増加が少ないという利点を有する。
【００６６】
図９は、パイプライン型ＡＤＣのステージ１〜ステージ（Ｎ−１）のいずれかに用いられる他の回路例を示す図である。この回路は、図８の回路と同様に差動構成となっているが、ＤＡＣ６３とスイッチトキャパシタ回路８０に用いるスイッチの数を削減したものである。
【００６７】
ＤＡＣ６３においては、参照電位Ｖ５〜Ｖ９にそれぞれ隣接された４つのスイッチとスイッチトキャパシタ回路８０のスイッチＳＷ１１に接続されたキャパシタＣ１との間にスイッチＳＷ２１が接続され、参照電位Ｖ１〜Ｖ５にそれぞれ隣接された４つのスイッチとスイッチトキャパシタ回路８０のスイッチＳＷ１１に接続されたキャパシタＣ１との間にスイッチＳＷ３１が接続されている。
【００６８】
また、参照電位Ｖ５〜Ｖ９にそれぞれ隣接された４つのスイッチとスイッチトキャパシタ回路８０のスイッチＳＷ１２に接続されたキャパシタＣ１との間にスイッチＳＷ２２が接続され、参照電位Ｖ１〜Ｖ５にそれぞれ隣接された４つのスイッチとスイッチトキャパシタ回路８０のスイッチＳＷ１２に接続されたキャパシタＣ１との間にスイッチＳＷ３２が接続されている。
【００６９】
このように、スイッチＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２を、ＤＡＣ１３０とスイッチトキャパシタ回路８０とにおいて共有化し、全体としてスイッチの数を減少させると共に、ＤＡＣ６３の出力が安定するまでの時間を短縮させることができる。
【００７０】
図１０は、パイプライン型ＡＤＣのステージ１〜ステージ（Ｎ−１）のいずれかに用いられるさらに他の回路例を示す図である。この回路も、図８の回路と同様に差動構成となっているが、ＤＡＣ６３に含まれているスイッチの数を削減したものである。
【００７１】
本実施形態においては、マルチプレクサ６２から出力されるデータは、ＤＡＣ６３ではなく、スイッチ制御回路１００に供給される。スイッチ制御回路１００は、キャリブレーション制御信号及びマルチプレクサ６２から出力されるデータに基づいて、スイッチトキャパシタ回路８０内のスイッチＳＷ１１及びＳＷ１２を制御するスイッチ制御信号Ｓ１を出力すると共に、ＤＡＣ６３内のスイッチＳＷ２１〜ＳＷ１０１及びＳＷ２２〜ＳＷ１０２を制御するスイッチ制御信号Ｓ２〜Ｓ１０を出力する。全体としてスイッチの数を減少することにより、配線の簡素化やチップ面積の低減を図ることができる。
【００７２】
ここで、図７の回路におけるスイッチ制御回路１００の動作について説明する。スイッチ制御回路１００は、キャリブレーション制御信号に従って、スイッチＳＷ１及びＳＷ２にスイッチ制御信号Ｓ１及びＳ２をそれぞれ供給し、これらのスイッチを制御する。図１１に、通常動作時におけるキャリブレーション制御信号とスイッチ制御信号Ｓ１及びＳ２の波形を示し、図１２に、当該ステージがキャリブレーションの対象となっている場合におけるキャリブレーション制御信号とスイッチ制御信号Ｓ１及びＳ２の波形を示す。
【００７３】
非キャリブレーション時においては、図１１に示すように、サンプル時にアナログ入力信号ＶＩＮを、ホールド時にＤＡＣ６３のアナログ出力信号ＶＤＡをスイッチトキャパシタ回路８０に入力するように、スイッチＳＷ１及びＳＷ２が制御される。当該ステージがキャリブレーションの対象となっている場合においては、図１２に示すように、サンプル時及びホールド時にＤＡＣ６３のキャリブレーション用アナログ信号出力ＶＤＡ１及びＶＤＡ２をスイッチトキャパシタ回路８０に順次入力するように、スイッチＳＷ１及びＳＷ２が制御される。
【００７４】
なお、キャリブレーションは、パイプライン型ＡＤＣのステージ１〜ステージ（Ｎ−１）の内の少なくとも１つのステージにおいて行うようにしても良い。その場合には、他のステージにおいて、キャリブレーション機能を省略することも可能である。図１３に、キャリブレーション機能を省略したステージの回路例を示す。この回路においては、図７に示す回路からマルチプレクサ６２を省略すると共に、ＤＡＣ６３の変換精度をＭビット(Ｍ＝２)としている。
【００７５】
図１４は、図１に示すパイプライン型ＡＤＣの最終ステージに用いられる回路例を示す図である。この回路は、２ビットのフラッシュ型のＡＤＣ６１によって構成されている。ＡＤＣ６１においては、参照電位＋ＶＲＥＦ及び−ＶＲＥＦと、これらの参照電位間の電位差を４つの抵抗によって分割することにより生成された３つの電位との合計５つの電位Ｖ１、Ｖ３、Ｖ５、Ｖ７、Ｖ９が生成される。ＡＤＣ６１は、アナログ入力電圧ＶＩＮと、電位Ｖ１、Ｖ３、Ｖ５、Ｖ７、Ｖ９とをそれぞれ比較する複数のコンパレータ９１と、これらのコンパレータから出力される比較結果に基づいてＡ／Ｄ変換結果を求めて２進数のデータとして出力するエンコーダ９５とを含んでいる。
【００７６】
図１５は、図１に示すパイプライン型ＡＤＣのキャリブレーション機能を有するステージ１〜ステージ（Ｎ−１）の各々に用いられる別の回路例を示す。この回路は、当該ステージのアナログ入力信号ＶＩＮをＡ／Ｄ変換してＭビットを有する変換データＤＯＵＴを出力するＡＤＣ６１と、マルチプレクサ６２と、Ｍビットの変換ビット数を有する第１のＤＡＣ６３と、Ｍビットの変換ビット数を有する第２のＤＡＣ６５と、マルチプレクサ６４と、サンプルホールド回路６６と、サンプルホールド回路６６にホールドされているアナログ信号とＤＡＣ６３から出力されるアナログ信号との差を求める減算器６７と、減算器６７によって求められた差をゲインＡで増幅して当該ステージの残差信号ＶＯＵＴとして出力する増幅器６８とを含んでいる。
【００７７】
図１５に示す回路の動作について説明する。まず、通常の動作について説明する。なお、キャリブレーション動作時において当該ステージがキャリブレーションの対象となっていない場合も、これと同様である。
ＡＤＣ６１は、当該ステージのアナログ入力信号ＶＩＮをＡ／Ｄ変換して、Ｍビットの変換データＤＯＵＴを求める。変換データＤＯＵＴは、マルチプレクサ６２を介して第１のＤＡＣ６３に供給される。第１のＤＡＣ６３は、ＡＤＣ６１から出力される変換データＤＯＵＴをＤ／Ａ変換して、アナログ信号ＶＤＡ１を出力する。
【００７８】
サンプルホールド回路６６は、当該ステージのアナログ入力信号ＶＩＮをサンプルホールドする。減算器６７は、サンプルホールド回路６６にホールドされているアナログ入力信号ＶＩＮと第１のＤＡＣ６３から出力されるアナログ信号ＶＤＡ１との差を求める。増幅器６８は、減算器６７によって求められた差を増幅し、残差信号ＶＯＵＴとして次のステージに出力する。
【００７９】
次に、当該ステージがキャリブレーションの対象となっている場合の動作について説明する。キャリブレーションの対象となっているステージにおいてはＡ／Ｄ変換を行わないため、ＡＤＣ６１は用いられない。まず、第２のＤＡＣ６５に、ＤＡＣ制御信号２が供給される。第２のＤＡＣ６５は、ＤＡＣ制御信号２をＤ／Ａ変換して、キャリブレーション用アナログ信号ＶＤＡ２を出力する。マルチプレクサ６４は第２のＤＡＣ６５の出力をサンプルホールド回路の入力に接続する。サンプルホールド回路６６は、第２のＤＡＣ６５から出力されるキャリブレーション用アナログ信号ＶＤＡ２をサンプルホールドする。
【００８０】
次に、第１のＤＡＣ６３に、マルチプレクサ６２を介して、ＤＡＣ制御信号１が供給される。第１のＤＡＣ６３は、ＤＡＣ制御信号１をＤ／Ａ変換して、キャリブレーション用アナログ信号ＶＤＡ１を出力する。減算器６７は、サンプルホールド回路６６にホールドされているキャリブレーション用アナログ信号ＶＤＡ２と第１のＤＡＣ６３から出力されるキャリブレーション用アナログ信号ＶＤＡ１との差を求める。増幅器６８は、減算器６７によって求められた差を増幅し、残差信号ＶＯＵＴとして次のステージに出力する。
【００８１】
本実施形態によれば、図３０に示す従来のパイプライン型ＡＤＣのステージ構成と比較して、ステージに１個のＤＡＣと２個のマルチプレクサとを追加することにより、パイプライン型ＡＤＣのキャリブレーションを実現することができる。ただし、第２のＤＡＣ６５は、必ずしてもＭビットの変換ビット数である必要はなく、ＭビットもしくはＭビットよりも多い変換ビット数であれば良い。
【００８２】
図１６は、図１５に示すパイプライン型ＡＤＣのステージの具体的な回路例を示す図である。このステージの回路は、アナログ入力信号ＶＩＮをＡ／Ｄ変換するＭビットのＡＤＣ６１と、ＭビットのＤＡＣ６５と、図１５におけるＭビットのＤＡＣ６３とマルチプレクサ６４とサンプルホールド回路６６と減算器６７と増幅器６８との機能を備えるスイッチトキャパシタ回路１１０と、２つのエンコーダ７７及び７８と、マルチプレクサ７９と、スイッチ制御回路１００とによって構成される。
【００８３】
ＭビットのＤＡＣ６５は、直列接続された複数の抵抗からなる抵抗ラダー７２と、ＤＡＣ制御信号２に応じてこれらの抵抗の端子における電位の内から１つの電位を選択して出力するスイッチ７３とを含む。ＤＡＣ６５において、参照電位＋ＶＲＥＦ及び−ＶＲＥＦと、これらの参照電位間の電位差を８個の抵抗によって分割することにより生成された7つの電位との合計９つの電位Ｖ１〜Ｖ９の内の電位Ｖ２、Ｖ４、Ｖ６、Ｖ８のいずれか１つを、ＤＡＣ制御信号２に応じて複数のスイッチ７３のいずれか１つのみがオンすることにより、キャリブレーション用アナログ信号ＶＤＡ２として選択して出力する。
【００８４】
ＡＤＣ６１は、アナログ入力電圧ＶＩＮと、ＤＡＣ６５を構成する抵抗ラダー７２において生成された参照電圧Ｖ２、Ｖ４、Ｖ６、Ｖ８とをそれぞれ比較する複数のコンパレータ７１と、これらのコンパレータ７１から出力される比較結果に基づいてＡ／Ｄ変換結果を求めるエンコーダ７７と、コンパレータ７１から出力される比較結果をスイッチトキャパシタ回路１１０が備えるＤＡＣの機能を制御するためのデータに変換するエンコーダ７８とを含んでいる。ＡＤＣ６１においては、ＤＡＣ６５と共有する抵抗ラダー７２が出力する電位の内の電位Ｖ２、Ｖ４、Ｖ６、Ｖ８を利用して、Ａ／Ｄ変換が行われる。
【００８５】
図１６に示す回路例においては、図１５に示すＤＡＣ６３と、マルチプレクサ６４と、サンプルホールド回路６６と、減算器６７と、増幅器６８とが、１個のスイッチトキャパシタ回路１１０によって実現されている。スイッチトキャパシタ回路１１０は、オペアンプ１１１と、複数のキャパシタ１１２と、スイッチ１１３とを含んでいる。
【００８６】
当該ステージが非キャリブレーション時の場合には、スイッチトキャパシタ回路１１０は、アナログ入力信号ＶＩＮをサンプルホールドし、アナログ入力信号ＶＩＮと、スイッチトキャパシタ回路１１０が備えるＤＡＣ機能が発生し、ＤＡＣ６５の抵抗ラダー７２が生成する電位Ｖ１、Ｖ３、Ｖ５、Ｖ７、Ｖ９のいずれかに相当するＤＡＣ６５の出力電圧ＶＤＡ１との差を増幅して、それを残差信号ＶＯＵＴとして次のステージに出力する。
【００８７】
当該ステージがキャリブレーションの対象となっている場合には、スイッチトキャパシタ回路１１０は、ＤＡＣ制御信号２に基づいてＤＡＣ６５が出力するキャリブレーション用アナログ信号ＶＤＡ２をサンプルホールドし、このキャリブレーション用アナログ信号ＶＤＡ２と、ＤＡＣ制御信号１を入力して動作するスイッチトキャパシタ回路１１０が備えるＤＡＣ機能が発生するキャリブレーション用アナログ信号ＶＤＡ１との差を増幅して、それを次のステージに出力する。
【００８８】
図１７は、図１６とスイッチトキャパシタ回路の構成が異なるステージの回路例を示す図である。このステージの回路は、入力信号をＡ／Ｄ変換するＭビットのＡＤＣ６１と、ＭビットのＤＡＣ６５と、図１５におけるＭビットのＤＡＣ６３とマルチプレクサ６４とサンプルホールド回路６６と減算器６７と増幅器６８との機能を備えるスイッチトキャパシタ回路１１０によって構成される。図１７の回路においては、図１６の回路と比較して、スイッチトキャパシタ回路１１０に用いる容量１１２の数が増加するが、入力にアナロググランドレベルを必要としないという利点を有する。
【００８９】
以下においては、図７に示すステージ回路の構成を例として、ＤＡＣの誤差と増幅器のゲインの誤差がＡ／Ｄ変換におよぼす影響について説明する。なお、図８から図１０、図１６、図１７のステージの回路構成の場合においても以下の説明と同様である。
１つのステージにおけるＤＡＣの出力電圧が理想的なＤＡＣの出力電圧に対して誤差を有する場合には、次のステージに出力する残差信号に誤差が発生する。図１８は、実際のＤＡＣの出力電圧Ｖ３’が、理想的なＤＡＣの出力電圧Ｖ３に対して誤差を有する場合を示しており、これによりＤＡＣの出力電圧に、（Ｖ３’−Ｖ１）−（Ｖ３−Ｖ１）の誤差を生じる。
【００９０】
図１９は、ＤＡＣ６３の出力電圧の誤差がステージの入出力特性およびＡ／Ｄ変換結果に及ぼす影響を示す。横軸にはアナログ入力信号の電圧をとり、縦軸にはそれぞれ残差信号の電圧及びＡＤＣの出力コードをとっている。ステージｉにおいて、アナログ入力信号ＶＩＮ（ｉ）が−ＶＲＥＦ（ｉ）からＶＲＥＦ（ｉ）まで変化すると、残差信号ＶＯＵＴ（ｉ）は、−ＶＲＥＦ（ｉ＋１）からＶＲＥＦ（ｉ＋１）までの間で変化するはずであるが、ＤＡＣ６３の誤差の影響を受けて、Ａ（ｉ）・（Ｖ3’−Ｖ１）−Ａ（ｉ）・（Ｖ3−Ｖ１）の誤差が生じる。これにより、次のステージ以降において求められるＡＤＣの出力に、次式で表される誤差Ｅ１が生じる。
Ｅ１＝ＡＤ｛Ａ（ｉ）・（Ｖ３’−Ｖ１）｝−ＡＤ{Ａ（ｉ）・（Ｖ３−Ｖ１）}
ここで、ＡＤ｛Ｖ｝は、次のステージに出力される電圧ＶをＡ／Ｄ変換して得られたデータによって表される値を意味している。
【００９１】
１つのステージにおいてゲイン誤差が存在する場合には、次のステージに出力される残差信号の振幅が理想値と異なるため、当該ステージのＤＡＣの出力が切り替わる電圧、即ち、次のステージのＡ／Ｄ変換結果が切り替わる電圧におけるＡ／Ｄ変換特性の線形性が悪化する。
【００９２】
図２０は、上述したスイッチトキャパシタ回路の構成例を示している。このスイッチトキャパシタ回路は、アナログ入力信号ＶＩＮ及びＤＡＣの出力電圧ＶＤＡを交互に入力し、次式で表される出力電圧ＶＯＵＴを発生する。
ＶＯＵＴ＝Ｃ１／Ｃ２・（ＶＩＮ−ＶＤＡ）
即ち、理想的なゲインＡは、Ａ＝Ｃ１／Ｃ２で表される。ここで、キャパシタの容量がばらつきによりＣ１’及びＣ２’になったとすると、実際のゲインＡ’は、Ａ’＝Ｃ１’／Ｃ２’で表される。
【００９３】
図２１は、ゲイン誤差がＡ／Ｄ変換結果に及ぼす影響を示す。横軸にはアナログ入力信号の電圧をとり、縦軸には残差信号の電圧及びＡＤＣの出力コードをとっている。ステージｉにおいて、アナログ入力信号ＶＩＮ（ｉ）が−ＶＲＥＦ（ｉ）からＶＲＥＦ（ｉ）まで変化すると、残差信号ＶＯＵＴ（ｉ）は、−ＶＲＥＦ（ｉ＋１）からＶＲＥＦ（ｉ＋１）までの間で変化するはずであるが、ゲイン誤差の影響を受けて、ＶＲＥＦ（ｉ＋１）・（１−Ａ’（ｉ）／Ａ（ｉ））の誤差を生じる。これにより、次のステージにおけるＡＤＣ出力電圧の各ステップに、次式で表される誤差Ｅ２を生じる。
Ｅ２＝ＡＤ｛ＶＲＥＦ（ｉ＋１）・（１−Ａ’（ｉ）／Ａ（ｉ））｝
【００９４】
ここで、実際のＤＡＣにおける２つの出力電圧間の電位差のディジタル値ＳＵＢ１〜ＳＵＢ４は、次のように表される。
ＳＵＢ１＝ＡＤ｛Ａ’（ｉ）・（Ｖ２−Ｖ１）｝−ＡＤ｛Ａ’（ｉ）・（Ｖ２−Ｖ３）｝
ＳＵＢ２＝ＡＤ｛Ａ’（ｉ）・（Ｖ４−Ｖ３）｝−ＡＤ｛Ａ’（ｉ）・（Ｖ４−Ｖ５）｝
ＳＵＢ３＝ＡＤ｛Ａ’（ｉ）・（Ｖ６−Ｖ５）｝−ＡＤ｛Ａ’（ｉ）・（Ｖ６−Ｖ７）｝
ＳＵＢ４＝ＡＤ｛Ａ’（ｉ）・（Ｖ８−Ｖ７）｝−ＡＤ｛Ａ’（ｉ）・（Ｖ８−Ｖ９）｝
【００９５】
従って、実際のＤＡＣにおける２つの出力電圧間の電位差のディジタル値の総和Ｓ’は、次式で表される。
Ｓ’＝Σ（ｊ＝１〜４）｛ＡＤ｛Ａ’（ｉ）・（Ｖ２ｊ−Ｖ２ｊ−１）｝−ＡＤ｛Ａ’（ｉ）・（Ｖ２ｊ−Ｖ２ｊ＋１）｝｝
一方、理想的なＤＡＣの２つの出力電圧間の電位差のディジタル値の総和Ｓは、次式で表される。
Ｓ＝Σ（ｊ＝１〜４）｛ＡＤ｛Ａ（ｉ）・（Ｖ２ｊ−Ｖ２ｊ−１）｝−ＡＤ｛Ａ（ｉ）・（Ｖ２ｊ−Ｖ２ｊ＋１）｝｝
従って、これらの差（Ｓ−Ｓ’）が、ゲイン誤差の影響による差となる。
【００９６】
次に、本実施形態に係る半導体装置に含まれているパイプライン型ＡＤＣのキャリブレーション方法について、図２２及び図２３を参照しながら説明する。
図２２は、パイプライン型ＡＤＣのキャリブレーション方法の手順の例を示す。図２２に示すように、キャリブレーションを開始すると、ステップＳ１１において、初期設定を行う。ここでは、任意のステージｉについてキャリブレーションを行うものとし（ｉ＜Ｎ）、ＤＡＣに含まれている第１番目の抵抗から測定を開始する（ｋ＝１）。なお、最後のステージについては、キャリブレーションを行わない。
【００９７】
ステップＳ１２において、ステージｉにおいて（Ｍ＋１）ビットの変換精度を有するＤＡＣの出力電圧をＶ２ｋに設定し、スイッチトキャパシタ回路によってこの電圧をサンプリングする。ステップＳ１３において、ＤＡＣの出力電圧をＶ２ｋ−１に設定し、スイッチトキャパシタ回路に入力する。
【００９８】
ステップＳ１４において、スイッチトキャパシタ回路の出力電圧Ａ（ｉ）・（Ｖ２ｋ−Ｖ２ｋ−１）を次のステージ以降のＡＤＣでＡ／Ｄ変換した結果として、ＡＤ｛Ａ（ｉ）・（Ｖ２ｋ−Ｖ２ｋ−１）｝を得る。ここで、ＡＤ｛Ｖ｝は、次のステージに出力される電圧ＶをＡ／Ｄ変換して得られたデータによって表される値を意味している。
【００９９】
ステップＳ１５において、ステージｉにおいて（Ｍ＋１）ビットの変換精度を有するＤＡＣの出力電圧をＶ２ｋに設定し、スイッチトキャパシタ回路によってこの電圧をサンプリングする。ステップＳ１６において、ＤＡＣの出力電圧をＶ２ｋ＋１に設定し、スイッチトキャパシタ回路に入力する。
【０１００】
ステップＳ１７において、スイッチトキャパシタ回路の出力電圧Ａ（ｉ）・（Ｖ２ｋ−Ｖ２ｋ＋１）を次のステージ以降のＡＤＣでＡ／Ｄ変換した結果として、ＡＤ｛Ａ（ｉ）・（Ｖ２ｋ−Ｖ２ｋ＋１）｝を得る。
【０１０１】
ステップＳ１８において、ステップＳ１４及びＳ１７におけるＡ／Ｄ変換の結果から、ＤＡＣにおける２つの出力電圧間の電位差のディジタル値ＳＵＢｋ＝ＡＤ｛Ａ（ｉ）・（Ｖ２ｋ−Ｖ２ｋ−１）｝−ＡＤ｛Ａ（ｉ）・（Ｖ２ｋ−Ｖ２ｋ＋１）｝を、ＤＡＣ誤差補正用データ生成回路において計算する。
【０１０２】
ステップＳ１９において、前回までのディジタル値の和と今回得られたディジタル値とを加算して、ＤＡＣにおける２つの出力電圧間の電位差のディジタル値の総和ΣＳＵＢｊを、ｊ＝１〜ｋについて求める。
【０１０３】
ステップＳ２０において、全ての抵抗の測定が完了したか否かを判定する。全ての抵抗の測定が完了していない場合には、ステップＳ２１において、次の抵抗を測定するための設定を行い、ｋの値をインクリメントした後、ステップＳ１２に移行する。一方、全ての抵抗の測定が完了した場合には、図１３のステップＳ２２に移行する。
【０１０４】
図２３に示すように、ステップＳ２２において、ステップＳ１９において得られた総和ΣＳＵＢｊとその理想的な値（設計値）とから、ステージｉとステージ（ｉ＋１）との間のゲイン誤差の補正用データＧＥ（ｉ）をゲイン誤差補正用データ生成回路において求め、ゲイン誤差補正用データメモリに記憶する。ステップＳ２３において、ＤＡＣ誤差補正用データの計算の初期化を行い、ｋ＝１とする。
【０１０５】
ステップＳ２４において、ＤＡＣの出力電圧ステップの総和ΣＳＵＢｊとゲイン誤差補正用データＧＥ（ｉ）との積から、ＤＡＣ出力のディジタル値に相当する値ＧＥ（ｉ）ΣＳＵＢｊを、ＤＡＣ誤差補正用データ生成回路において計算する。
【０１０６】
ステップＳ２５において、ＤＡＣ出力のディジタル値ＧＥ（ｉ）ΣＳＵＢｊと理想的なＤＡＣ出力のディジタル値とから、ＤＡＣ誤差補正用データ生成回路において、ステージｉにおけるＡＤＣの出力ＤＯＵＴ（ｉ）が（ｋ＋１）となる場合、即ち、ＤＡＣの出力がＶ２ｋ＋１となる場合のＤＡＣ誤差補正用データＤＥ（ｉ，ｋ＋１）を計算し、ＤＡＣ誤差補正用データメモリに記憶する。
【０１０７】
ステップＳ２６において、全ての補正用データの計算が完了したか否かを判定する。全ての補正用データの計算が完了していない場合には、ステップＳ２７に移行して、次のＤＡＣ誤差補正用データを計算するための設定を行い、ｋの値をインクリメントした後、ステップＳ２４に移行する。一方、全ての補正用データの計算が完了した場合には、キャリブレーションを終了する。
【０１０８】
次に、さらに精度の高いキャリブレーション方法について、図２４及び図２５を参照しながら説明する。
図２４に示すように、ステップＳ１１において初期設定を行った後、ステップＳ３１において、ステージｉにおいて（Ｍ＋１）ビットの変換精度を有するＤＡＣの出力電圧をＶ２ｋに設定し、スイッチトキャパシタ回路によってこの電圧をサンプリングする。ステップＳ３２において、ＤＡＣの出力電圧をＶ２ｋ−１に設定し、スイッチトキャパシタ回路に入力する。
【０１０９】
ステップＳ３３において、スイッチトキャパシタ回路の出力電圧Ａ（ｉ）・（Ｖ２ｋ−Ｖ２ｋ−１）をステージ（ｉ＋１）のＡＤＣでＡ／Ｄ変換した結果として、ＡＤ｛Ａ（ｉ）・（Ｖ２ｋ−Ｖ２ｋ−１）｝を得る。
【０１１０】
ステップＳ３４において、ステージｉにおいてＤＡＣの出力電圧をＶ２ｋに設定し、スイッチトキャパシタ回路によってこの電圧をサンプリングする。ステップＳ３５において、ＤＡＣの出力電圧をＶ２ｋ＋１に設定し、スイッチトキャパシタ回路に入力する。
【０１１１】
ステップＳ３６において、スイッチトキャパシタ回路の出力電圧Ａ（ｉ）・（Ｖ２ｋ−Ｖ２ｋ＋１）をステージ（ｉ＋１）のＡＤＣでＡ／Ｄ変換した結果として、ＡＤ｛Ａ（ｉ）・（Ｖ２ｋ−Ｖ２ｋ＋１）｝を得る。
【０１１２】
ステップＳ３７において、ステップＳ３３及びＳ３６におけるＡＤ変換の結果から、ＤＡＣにおける２つの出力電圧間の電位差のディジタル値ＳＵＢ１ｋ＝ＡＤ｛Ａ（ｉ）・（Ｖ２ｋ−Ｖ２ｋ−１）｝−ＡＤ｛Ａ（ｉ）・（Ｖ２ｋ−Ｖ２ｋ＋１）｝を、ＤＡＣ誤差補正用データ生成回路において計算する。
【０１１３】
次に、図２５に示すように、ステップＳ３８において、ステージｉにおいてＤＡＣの出力電圧をＶ２ｋ−１に設定し、スイッチトキャパシタ回路によってこの電圧をサンプリングする。ステップＳ３９において、ＤＡＣの出力電圧をＶ２ｋに設定し、スイッチトキャパシタ回路に入力する。
【０１１４】
ステップＳ４０において、スイッチトキャパシタ回路の出力電圧Ａ（ｉ）・（Ｖ２ｋ−１−Ｖ２ｋ）をステージ（ｉ＋１）のＡＤＣでＡ／Ｄ変換した結果として、ＡＤ｛Ａ（ｉ）・（Ｖ２ｋ−１−Ｖ２ｋ）｝を得る。
【０１１５】
ステップＳ４１において、ステージｉにおいてＤＡＣの出力電圧をＶ２ｋ＋１に設定し、スイッチトキャパシタ回路によってこの電圧をサンプリングする。ステップＳ４２において、ＤＡＣの出力電圧をＶ２ｋに設定し、スイッチトキャパシタ回路に入力する。
【０１１６】
ステップＳ４３において、スイッチトキャパシタ回路の出力電圧Ａ（ｉ）・（Ｖ２ｋ＋１−Ｖ２ｋ）をステージ（ｉ＋１）のＡＤＣでＡ／Ｄ変換した結果として、ＡＤ｛Ａ（ｉ）・（Ｖ２ｋ＋１−Ｖ２ｋ）｝を得る。
【０１１７】
ステップＳ４４において、ステップＳ４０及びＳ４３におけるＡ／Ｄ変換の結果から、ＤＡＣにおける２つの出力電圧間の電位差のディジタル値ＳＵＢ２ｋ＝ＡＤ｛Ａ（ｉ）・（Ｖ２ｋ＋１−Ｖ２ｋ）｝−ＡＤ｛Ａ（ｉ）・（Ｖ２ｋ−１−Ｖ２ｋ）｝を、ＤＡＣ誤差補正用データ生成回路において計算する。
【０１１８】
ステップＳ４５において、２回の測定結果の平均値ＳＵＢｋ＝（ＳＵＢ１ｋ＋ＳＵＢ２ｋ）／２を、ＤＡＣ誤差補正用データ生成回路において計算する。ステップＳ４６において、前回までの平均値の和と今回得られた平均値とを加算して、ＤＡＣの出力電圧ステップの総和ΣＳＵＢｊを、ｊ＝１〜ｋについて求める。
【０１１９】
ステップＳ２０において、全ての抵抗の測定が完了したか否かを判定する。以下のステップについては、図２２及び図２３に示すのと同様である。このキャリブレーション方法によれば、手順を変えた２度の測定により得られた結果を平均化することによって、次のステージ以降におけるＡＤＣの素子ばらつきによって発生するキャリブレーション誤差を低減することができる。
【０１２０】
次に、キャリブレーション動作中におけるＡ／Ｄ変換の方法について、図２６を参照しながら説明する。
図２６に示すように、Ａ／Ｄ変換を開始すると、ステップＳ５１において、キャリブレーションの対象となるステージｉのＤＡＣをキャリブレーション制御回路によって制御し、（Ｍ＋１）ビットの変換精度を有するＤＡＣにおける２つの出力電圧間の電位差を増幅してステージｉの出力電圧ＶＯＵＴ（ｉ）として出力し、ステージ（ｉ＋１）以降において順次Ａ／Ｄ変換を行う。
【０１２１】
ステップＳ５２において、図１に示すディジタル遅延回路１０により、各ステージの変換データＤＯＵＴ（ｉ）に所望の遅延を与える。この変換データＤＯＵＴ（ｉ）は、キャリブレーション機能を有するステージについては、ＤＡＣ誤差補正回路２０に出力され、キャリブレーション機能を有しないステージについては、ゲイン誤差補正回路３０に出力される。
【０１２２】
ステップＳ５３において、キャリブレーション機能を有するステージｉについて、変換データＤＯＵＴ（ｉ）に応じたＤＡＣ誤差補正用データＤＥ（ｉ，ＤＯＵＴ（ｉ））を、ＤＡＣ誤差補正用データメモリからＤＡＣ誤差補正回路２０のＤＡＣ誤差補正用演算回路２２に出力する。なお、キャリブレーション機能を有しないステージについては、この操作は行わない。
【０１２３】
ステップＳ５４において、キャリブレーション機能を有するステージｉについて、ＤＡＣ誤差補正回路のＤＡＣ誤差補正用演算回路によって、ＤＡＣ誤差を補正した当該ステージの変換データＤ１ＯＵＴ（ｉ）を求め、ゲイン誤差補正回路３０に出力する。なお、キャリブレーション機能を有しないステージについては、この操作は行わない。
【０１２４】
ステップＳ５５において、キャリブレーション機能を有するステージｉについて、ＬＳＢ側のステージから順に、ステージＮからステージ（ｉ＋１）までの変換データＤ２ＯＵＴ（ｉ＋１）と、ゲイン誤差補正用データメモリから出力されるゲイン誤差の補正用データＧＥ（ｉ）とを用いて、ゲイン誤差補正用演算回路によりゲイン誤差を補正することにより、ゲイン誤差を補正したステージＮからステージ（ｉ＋１）までの変換データＤ３ＯＵＴ（ｉ＋１）＝ＧＥ（ｉ）×Ｄ２ＯＵＴ（ｉ＋１）を得る。なお、キャリブレーション機能を有しないステージについては、この操作は行わない。
【０１２５】
ステップＳ５６において、キャリブレーション機能を有するステージｉについて、ゲイン誤差を補正したステージＮからステージ（ｉ＋１）までの変換データＤ３ＯＵＴ（ｉ＋１）に、ＤＡＣ誤差を補正した後のステージｉにおける変換データＤ１ＯＵＴ（ｉ）を加算器により加算して、ステージＮからステージｉまでの変換データＤ２ＯＵＴ（ｉ）＝Ｄ１ＯＵＴ（ｉ）＋Ｄ３ＯＵＴ（ｉ＋１）を得る。一方、キャリブレーション機能を有しないステージｉについては、ステージＮからステージ（ｉ＋１）までの変換データＤ２ＯＵＴ（ｉ＋１）に、ステージｉにおける変換データＤＯＵＴ（ｉ）を加算器により加算して、ステージＮからステージｉまでの変換データＤ２ＯＵＴ（ｉ）＝ＤＯＵＴ（ｉ）＋Ｄ２ＯＵＴ（ｉ＋１）を得る。
【０１２６】
ステップＳ５７において、全てのステージについて変換データの加算が終了したか否かを判定する。変換データの加算が終了していない場合には、ステップＳ５５に移行する。一方、全てのステージについて変換データの加算が終了した場合には、Ａ／Ｄ変換を終了する。
【０１２７】
次に、通常動作中におけるＡ／Ｄ変換の方法について、図２７を参照しながら説明する。ここでは、ステージ１〜ステージ（Ｎ−１）の各々がキャリブレーション機能を有するものとする。
Ａ／Ｄ変換を開始すると、ステップＳ６１において、パイプライン型ＡＤＣにアナログ信号ＶＩＮ（１）を入力し、各ステージにおいて順次Ａ／Ｄ変換を開始する。ステップＳ６２において、図１に示すタイミング調整回路１０により、各ステージの変換データＤＯＵＴ（ｉ）に所望の遅延を与え、ＤＡＣ誤差補正回路２０に出力する。
【０１２８】
ステップＳ６３において、ステージｉ＝１〜（Ｎ−１）について、ＤＡＣ誤差メモリから変換データＤＯＵＴ（ｉ）に応じたＤＡＣ誤差補正用データＤＥ（ｉ，ＤＯＵＴ（ｉ））を、ＤＡＣ誤差補正回路２０のＤＡＣ誤差補正用演算回路２２に出力する。
【０１２９】
ステップＳ６４において、ステージｉ＝１〜（Ｎ−１）について、ＤＡＣ誤差補正回路２０のＤＡＣ誤差補正用演算回路２２によって、ＤＡＣ誤差を補正した当該ステージの変換データＤ１ＯＵＴ（ｉ）＝ＤＯＵＴ（ｉ）−ＤＥ（ｉ，ＤＯＵＴ（ｉ））を求め、ゲイン誤差補正回路３０に出力する。
【０１３０】
ステップＳ６５において、ＬＳＢ側のステージから順に、ステージＮからステージ（ｉ＋１）までの変換データＤ２ＯＵＴ（ｉ＋１）と、ゲイン誤差補正用データメモリから出力されるゲイン誤差の補正用データＧＥ（ｉ）とを用いて、ゲイン誤差補正用演算回路によりゲイン誤差を補正することにより、ゲイン誤差を補正したステージＮからステージ（ｉ＋１）までの変換データＤ３ＯＵＴ（ｉ＋１）＝ＧＥ（ｉ）×Ｄ２ＯＵＴ（ｉ＋１）を得る。
【０１３１】
ステップＳ６６において、ゲイン誤差を補正したステージＮからステージ（ｉ＋１）までの変換データＤ３ＯＵＴ（ｉ＋１）に、ＤＡＣ誤差を補正した後のステージｉにおける変換データＤ１ＯＵＴ（ｉ）を加算器により加算して、ステージＮからステージｉまでの変換データＤ２ＯＵＴ（ｉ）＝Ｄ１ＯＵＴ（ｉ）＋Ｄ３ＯＵＴ（ｉ＋１）を得る。
【０１３２】
ステップＳ６７において、全てのステージについて変換データの加算が終了したか否かを判定する。変換データの加算が終了していない場合には、ステップＳ６５に移行する。一方、全てのステージについて変換データの加算が終了した場合には、Ａ／Ｄ変換を終了する。
【０１３３】
次に、本実施形態に係るパイプライン型ＡＤＣにおける誤差補正の手順について、図２８を参照しながら説明する。図２８は、アナログ入力信号と残差信号及びＡＤＣ出力との関係を示している。
図２８の（ａ）に示すように、パイプライン型ＡＤＣにおいて、ＤＡＣ誤差と増幅器等のゲイン誤差とが発生している場合に、まず、ゲイン誤差の補正を行うことによりこれを除去して、図２８の（ｂ）に示すような特性とする。図２８の（ｂ）に示す特性においては、ＤＡＣ誤差によりＡ／Ｄ変換特性が非直線性を示しているが、さらに、ＤＡＣ誤差の補正を行うことにより、図２８の（ｃ）に示すように、Ａ／Ｄ変換特性の非直線性が補正され、理想的なＡ／Ｄ変換特性を実現することができる。
【０１３４】
以上述べたように、本発明によれば、パイプライン型ＡＤＣの少なくとも１つのステージにおいて、Ｍビットの変換精度を有するアナログ／ディジタル変換回路と、Ｍビットより高い変換精度を有するディジタル／アナログ変換回路もしくはＭビットの複数のディジタル／アナログ変換回路とを用いることにより、比較的簡単な回路構成によって、当該ステージにおけるディジタル／アナログ変換回路の出力電圧の誤差及び増幅器等のゲイン誤差を補正することができる。
【産業上の利用可能性】
【０１３５】
本発明は、複数のステージに分けてアナログ信号をディジタル信号に変換するパイプライン型のアナログ／ディジタル変換器及び電子回路において利用することが可能である。
【図面の簡単な説明】
【０１３６】
【図１】本発明の一実施形態に係るアナログ／ディジタル変換器としてパイプライン型ＡＤＣの構成を示すブロック図である。
【図２】図１のパイプライン型ＡＤＣにおける誤差補正用データ生成回路、ＤＡＣ誤差補正回路、及び、ゲイン誤差補正回路の構成例を示す図である。
【図３】パイプライン型ＡＤＣの他の構成例を示すブロック図である。
【図４】ゲイン誤差補正用演算回路における近似計算の方法を示す図である。
【図５】ＤＡＣ誤差補正用演算回路における計算の簡略化について示す図である。
【図６】図１に示すパイプライン型ＡＤＣのステージ１〜ステージ（Ｎ−１）の各々の構成を示すブロック図である。
【図７】図１に示すパイプライン型ＡＤＣのステージ１〜ステージ（Ｎ−１）の各々に用いられる具体的な回路例を示す図である。
【図８】パイプライン型ＡＤＣのステージ１〜ステージ（Ｎ−１）のいずれかに用いられる他の回路を示す図である。
【図９】パイプライン型ＡＤＣのステージ１〜ステージ（Ｎ−１）のいずれかに用いられる他の回路例を示す図である。
【図１０】パイプライン型ＡＤＣのステージ１〜ステージ（Ｎ−１）のいずれかに用いられるさらに他の回路例を示す図である。
【図１１】非キャリブレーション時におけるキャリブレーション制御信号とスイッチ制御信号Ｓ１及びＳ２の波形を示す図である。
【図１２】当該ステージがキャリブレーションの対象となっている場合におけるキャリブレーション制御信号とスイッチ制御信号Ｓ１及びＳ２の波形を示す図である。
【図１３】図１に示すパイプライン型ＡＤＣのキャリブレーション機能を有さないステージの構成を示す図である。
【図１４】図１に示すパイプライン型ＡＤＣの最終ステージの構成を示す図である。
【図１５】図１に示すパイプライン型ＡＤＣのキャリブレーション機能を有するステージ１〜ステージ（Ｎ−１）の各々に用いられる別の構成を示す図である。
【図１６】図１５に示すパイプライン型ＡＤＣのステージの具体的な回路例を示す図である。
【図１７】図１６とスイッチトキャパシタ回路の構成が異なるステージの回路例を示す図である。
【図１８】実際のＤＡＣの出力電圧Ｖ３’が、理想的なＤＡＣの出力電圧Ｖ３に対して誤差を有する場合を示す図である。
【図１９】ＤＡＣ６３の出力電圧の誤差がステージの入出力特性およびＡ／Ｄ変換結果に及ぼす影響を示す図である。
【図２０】スイッチトキャパシタ回路の構成例を示す図である。
【図２１】ゲイン誤差がＡ／Ｄ変換結果に及ぼす影響を示す図である。
【図２２】本発明の一実施形態に係るパイプライン型ＡＤＣのキャリブレーション方法（前半）を示す図である。
【図２３】本発明の一実施形態に係るパイプライン型ＡＤＣのキャリブレーション方法（後半）を示す図である。
【図２４】本発明の一実施形態に係るパイプライン型ＡＤＣのさらに精度の高いキャリブレーション方法（前半）を示す図である。
【図２５】本発明の一実施形態に係るパイプライン型ＡＤＣのさらに精度の高いキャリブレーション方法（後半）を示す図である。
【図２６】キャリブレーション動作中におけるＡ／Ｄ変換の方法について説明するための図である。
【図２７】通常動作中におけるＡ／Ｄ変換の方法について説明するための図である。
【図２８】本実施形態に係るパイプライン型ＡＤＣにおける誤差補正の手順について説明するための図である。
【図２９】パイプライン型ＡＤＣの動作原理を示す図である。
【図３０】従来のパイプライン型ＡＤＣの１ステージ分の回路構成を示す図である。
【図３１】従来のパイプライン型ＡＤＣの全体構成を示す図である。
【図３２】ＤＡＣの出力電圧の誤差がパイプライン型ＡＤＣのＡ／Ｄ変換特性に及ぼす影響を示す図である。
【図３３】増幅器のゲイン誤差がパイプライン型ＡＤＣのステージの入出力特性に及ぼす影響を示す図である。
【符号の説明】
【０１３７】
１０  タイミング調整回路
２０  ＤＡＣ誤差補正回路
２１  ＤＡＣ誤差補正用データメモリ
２２  ＤＡＣ誤差補正用演算回路
２３、３４、６２、６４  マルチプレクサ
３０  ゲイン誤差補正回路
３１  ゲイン誤差補正用データメモリ
３２  ゲイン誤差補正用演算回路
３３  加算器
３５  除算器
３６、３７  乗算器
３８  加算器
３９  減算器
４０  誤差補正用データ生成回路
４１  ＤＡＣ誤差補正用データ生成回路
４２  ゲイン誤差補正用データ生成回路
４３  誤差測定結果平均化回路
４４  誤差補正用データ平均化回路
５０  キャリブレーション制御回路
６１  ＡＤＣ
６３、６５  ＤＡＣ
６６  サンプルホールド回路
６７  減算器
６８  増幅器
７１、９１  コンパレータ
７３、１１３  スイッチ
７５〜７８  エンコーダ
８０、１１０  スイッチトキャパシタ回路
８１、１１１  オペアンプ
１００  スイッチ制御回路
１１２  キャパシタ
Ｃ１、Ｃ２  キャパシタ
ＳＷ１〜ＳＷ１０２  スイッチ
【図１】
2004222274.tif 000003
【図２】
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【図３】
2004222274.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2004222274.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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