(57)【要約】【課題】本発明の目的は、プログラム素子をより確実に絶縁破壊することが可能なリダンダンシ制御回路、及びそれを用いた半導体記憶装置を提供することである。【解決手段】本発明のリダンダンシ制御回路は、電圧（ＳＶＴ）が印加されて絶縁破壊されることにより、欠陥の位置を示す欠陥アドレスの情報がプログラムされる複数のプログラム素子を備えた回路である。欠陥アドレスに対応して絶縁破壊すべきアンチヒューズの数よりも少ない数のプログラム素子に対して同時に電圧（ＳＶＴ）が印加される。【選択図】  図２
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【特許請求の範囲】
【請求項１】
欠陥の位置を示す欠陥アドレスの情報が、電圧が印加されて絶縁破壊されることによりプログラムされる複数のプログラム素子を備えたリダンダンシ制御回路であって、
前記欠陥アドレスに対応して絶縁破壊すべき前記プログラム素子の数よりも少ない数の前記プログラム素子に対して同時に前記電圧が印加される
リダンダンシ制御回路。
【請求項２】
請求項１記載のリダンダンシ制御回路において、
前記欠陥アドレスに対応して絶縁破壊すべき前記プログラム素子の数よりも少ない数は１であり、
前記プログラム素子の１本ずつ前記電圧が印加される
リダンダンシ制御回路。
【請求項３】
請求項１または請求項２に記載のリダンダンシ制御回路において、
前記欠陥アドレスに対応して絶縁破壊すべき前記プログラム素子に対して、トリガ信号に基づいたタイミングで前記電圧が印加される
リダンダンシ制御回路。
【請求項４】
請求項１から請求項３のいずれか１項に記載のリダンダンシ制御回路において、
前記電圧は、前記リダンダンシ制御回路を含むデバイスの内部で発生した電圧であり、前記複数のプログラム素子に対して共通に供給される
リダンダンシ制御回路。
【請求項５】
請求項１から請求項４のいずれか１項に記載のリダンダンシ制御回路において、更に、
前記複数のプログラム素子のそれぞれに対応して設けられたヒューズ破壊設定部と、
前記複数のプログラム素子のそれぞれに対応して設けられた前記電圧が供給される電圧印加部と
を備え、
前記ヒューズ破壊設定部は、前記欠陥アドレスに対応して前記ヒューズ破壊設定部に対応する前記プログラム素子が絶縁破壊されるべきか否かを示す特定信号を前記電圧印加部に出力し、
前記電圧印加部は、前記プログラム素子が絶縁破壊されるべきであることを示して前記特定信号が入力したときに、前記特定信号に応答して、前記電圧印加部に対応する前記プログラム素子に前記電圧を印加する
リダンダンシ制御回路。
【請求項６】
請求項５に記載のリダンダンシ制御回路において、
前記欠陥アドレスに対応して絶縁破壊されるべき複数の前記プログラム素子のうち、第１の前記プログラム素子に対応して設けられた第１の前記ヒューズ破壊設定部が前記特定信号を出力する第１タイミングと、前記欠陥アドレスに対応して絶縁破壊されるべき複数の前記プログラム素子のうち、第２の前記プログラム素子に対応して設けられた第２の前記ヒューズ破壊設定部が前記特定信号を出力する第２タイミングとは異なっている
リダンダンシ制御回路。
【請求項７】
請求項６に記載のリダンダンシ制御回路において、
更に、タイミング設定部を備え、
前記タイミング設定部は、前記トリガ信号を入力し、前記入力した前記トリガ信号に基づいて、前記第１及び第２タイミングを決定する
リダンダンシ制御回路。
【請求項８】
請求項７に記載のリダンダンシ制御回路において、
前記タイミング設定部は、
前記トリガ信号のパルス数がＭであるときに前記トリガ信号のパルス数の計数を開始し、計数した前記パルス数がＮであるときに第１の制御信号を出力する第１カウンタと、
前記トリガ信号のパルス数が（Ｍ＋Ｎ）であるときに前記トリガ信号のパルス数の計数を開始し、計数した前記パルス数がＮであるときに第２の制御信号を出力する第２カウンタと、
前記トリガ信号のパルス数が（Ｍ＋２×Ｎ）であるときに前記トリガ信号のパルス数の計数を開始し、計数した前記パルス数がＮであるときに第３の制御信号を出力する第３カウンタと
を備え、
前記第１カウンタは、前記第１の制御信号と、前記第２の制御信号の反転信号に基づいて、前記特定信号を出力するタイミングを示すタイミング信号を出力する論理部を有し、
前記第２カウンタは、前記第２の制御信号と、前記第３の制御信号の反転信号に基づいて、前記特定信号を出力するタイミングを示すタイミング信号を出力する論理部を有している
リダンダンシ制御回路。
【請求項９】
請求項６から請求項８のいずれか１項に記載のリダンダンシ制御回路において、
前記第１タイミング及び前記第２タイミングは、前記供給された前記電圧が基準電圧を上回ったことを示す信号により活性化される
リダンダンシ制御回路。
【請求項１０】
請求項１から請求項９のいずれか１項に記載のリダンダンシ制御回路において、
前記プログラム素子は、アンチヒューズである
リダンダンシ制御回路。
【請求項１１】
請求項１から請求項１０のいずれか１項に記載のリダンダンシ制御回路と、
前記欠陥アドレスの情報と外部から入力されたアドレスが一致したときに、前記欠陥アドレス情報に対応する不良ワード線又は不良ビット線から置き換えられるべき冗長ワード線又は冗長ビット線と、
前記冗長ワード線又は前記冗長ビット線に接続された冗長メモリセルと
を備えた半導体記憶装置。
【請求項１２】
請求項１１に記載の半導体記憶装置において、
前記半導体記憶装置は、ＤＲＡＭであり、
前記アンチヒューズは、前記ＤＲＡＭのメモリセルの容量絶縁膜と同一の構成である
半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リダンダンシ制御回路、及びそれを用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
【０００３】
従来のリダンダンシメモリ回路を備えた半導体記憶装置における欠陥アドレスの設定は、ウェハー工程において、レーザなどにより物理的に絶縁破壊することによりプログラム可能なヒューズを用いて行うことが一般的である。
【０００４】
上記のように、レーザによりヒューズを破壊する方式にあっては、メモリチップをパッケージに封入する前にヒューズを破壊しなければならない。そのため、パッケージ封入（組立て）後に発生した不良を救済することができず、充分な歩留りの向上を達成することができないという不具合があった。
【０００５】
そこで、組立て後に、不良を救済することができる方式として、電圧を印加することによりプログラムできるメタルヒューズ、ポリシリヒューズ、アンチヒューズを用いた方法が知られている。アンチヒューズは、プログラミング時に、上部電極と下部電極との間に高電圧が印加されると、上部電極と下部電極との間にある絶縁膜が絶縁破壊され、両電極間が短絡（導通）するようにされたヒューズである。
【０００６】
かかる救済方式に従うと、チップをパッケージに封入した後であっても、アンチヒューズに欠陥アドレス情報を書込むことができるため、パッケージ封入後に発生した不良を救済することができ、歩留りを向上させることができる。
【０００７】
欠陥アドレスを設定する際に、アンチヒューズを絶縁破壊するために印加する電圧は、デバイス外部から供給してもよいが、そのための高電圧に対処した外部端子を設けなければならないなどの制限やモジュール組立後の不良救済ができないなどの不備があり、そのデバイス内部の高電圧発生回路で発生させた電圧を用いる方法がある。しかし、高電圧発生回路をデバイス内部に設けるために電源や回路構成が限定され、その供給能力には限界がある。
【０００８】
従来、欠陥アドレスのデータに対応して複数のアンチヒューズを絶縁破壊するときには、それらの複数のアンチヒューズに対して同時に、その高電圧発生回路により発生させた電圧を印加していた。この場合、それら複数あるアンチヒューズのうちの１つが先に絶縁破壊すると、導通状態になるためにそれ以外の未だ絶縁破壊されていないアンチヒューズに印加されている電圧のレベルも低下する。もともと、高電圧発生回路の電流供給能力の制限から、破壊されたアンチヒューズにそれほど高い電圧を印加し続けることができないところ、１つのアンチヒューズが先に絶縁破壊することによる電圧のレベルダウンが起きると、それ以外の未だ絶縁破壊されていないアンチヒューズが絶縁破壊されないことがある。
【０００９】
【特許文献１】
特表２０００−５１１３２６号公報
【特許文献２】
特開２０００−９０６８９号公報
【００１０】
【発明が解決しようとする課題】
本発明の目的は、プログラム素子をより確実にプログラムすることが可能なリダンダンシ制御回路、及びそれを用いた半導体記憶装置を提供することである。
【００１１】
本発明の他の目的は、特に、デバイス内部にある高電圧発生回路の能力の制限から、それほど高い電圧をプログラム素子に印加することができない場合に、プログラム素子をより確実にプログラムすることが可能なリダンダンシ制御回路、及びそれを用いた半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明のリダンダンシ制御回路（２０４）は、電圧（ＳＶＴ）が印加されて絶縁破壊されることにより、欠陥の位置を示す欠陥アドレスの情報がプログラムされる複数のプログラム素子（１００）を備えた回路である。前記欠陥アドレスに対応して絶縁破壊すべき前記プログラム素子（１００）の数よりも少ない数の前記プログラム素子（１００）に対して同時に前記電圧（ＳＶＴ）が印加される。
【００１４】
本発明のリダンダンシ制御回路（２０４）において、前記欠陥アドレスに対応して絶縁破壊すべき前記プログラム素子（１００）の数よりも少ない数は１であり、前記プログラム素子（１００）の１本ずつ前記電圧（ＳＶＴ）が印加される。
【００１５】
本発明のリダンダンシ制御回路（２０４）において、前記欠陥アドレスに対応して絶縁破壊すべき前記プログラム素子（１００）は、トリガ信号（ＣＬＫ）に基づいたタイミングで前記電圧（ＳＶＴ）が印加される。
【００１６】
本発明のリダンダンシ制御回路（２０４）において、前記電圧（ＳＶＴ）は、前記リダンダンシ制御回路（２０４）を含むデバイスの内部で発生した電圧であり、前記複数のプログラム素子（１００）に対して共通に供給される。
【００１７】
本発明のリダンダンシ制御回路（２０４）において、更に、前記複数のプログラム素子（１００）のそれぞれに対応して設けられたヒューズ破壊設定部（１０５）と、前記複数のプログラム素子（１００）のそれぞれに対応して設けられた前記電圧（ＳＶＴ）が供給される電圧印加部（１０６）とを備えている。前記ヒューズ破壊設定部（１０５）は、前記欠陥アドレスに対応して前記ヒューズ破壊設定部（１０５）に対応する前記プログラム素子（１００）が絶縁破壊されるべきか否かを示す特定信号（ＶＣ）を前記電圧印加部（１０６）に出力する。前記電圧印加部（１０６）は、入力した前記特定信号（ＶＣ）が前記プログラム素子（１００）が絶縁破壊されるべきであることを示しているときに、前記特定信号（ＶＣ）に応答して、前記電圧印加部（１０６）に対応する前記プログラム素子（１００）に前記電圧（ＳＶＴ）を印加する。
【００１８】
本発明のリダンダンシ制御回路（２０４）において、前記欠陥アドレスに対応して絶縁破壊されるべき複数の前記プログラム素子（１００）のうち、第１の前記プログラム素子（１００−０）に対応して設けられた第１の前記ヒューズ破壊設定部（１０５−０）が前記特定信号（ＶＣ０）を出力する第１タイミングと、前記欠陥アドレスに対応して絶縁破壊されるべき複数の前記プログラム素子（１００）のうち、第２の前記プログラム素子（１００−１）に対応して設けられた第２の前記ヒューズ破壊設定部（１０５−１）が前記特定信号（ＶＣ１）を出力する第２タイミングとは異なっている。
【００１９】
本発明のリダンダンシ制御回路（２０４）は、更に、タイミング設定部（１０１）を備えている。前記タイミング設定部（１０１）は、前記トリガ信号（ＣＬＫ）を入力し、前記入力した前記トリガ信号（ＣＬＫ）に基づいて、前記第１および第２タイミングを決定する。
【００２０】
本発明のリダンダンシ制御回路（２０４）において、前記タイミング設定部（１０１）は、第１カウンタ（１１−０）と第２カウンタ（１１−１）と第３カウンタ（１１−２）を備えている。第１カウンタ（１１−０）は、前記トリガ信号（ＣＬＫ）のパルス数がＭであるときに前記トリガ信号（ＣＬＫ）のパルス数の計数を開始し、計数を開始した後の前記パルス数がＮであるときに第１の制御信号（ＳＨ０）を出力する。第２カウンタ（１１−１）は、前記トリガ信号のパルス数が（Ｍ＋Ｎ）であるときに前記トリガ信号のパルス数の計数を開始し、計数を開始した後の前記パルス数がＮであるときに第２の制御信号（ＳＨ１）を出力する。第３カウンタ（１１−２）は、前記トリガ信号（ＣＬＫ）のパルス数が（Ｍ＋２×Ｎ）であるときに前記トリガ信号（ＣＬＫ）のパルス数の計数を開始し、計数を開始した後の前記パルス数がＮであるときに第３の制御信号（ＳＨ２）を出力する。前記第１カウンタ（１１−０）は、前記第１の制御信号（ＳＨ０）と、前記第２の制御信号（ＳＨ１）の反転信号に基づいて、前記特定信号（ＶＣ０）を出力するタイミングを示すタイミング信号（Ａ０）を出力する論理部を有する。前記第２カウンタ（１１−１）は、前記第２の制御信号（ＳＨ１）と、前記第３の制御信号（ＳＨ２）の反転信号に基づいて、前記特定信号（ＶＣ１）を出力するタイミングを示すタイミング信号（Ａ１）を出力する論理部を有する。
【００２１】
本発明のリダンダンシ制御回路（２０４）において、前記第２タイミングは、前記第１タイミングの後、前記供給された前記電圧（ＳＶＴ）が基準電圧（ＶＲＥＦ）を上回ったことを示す信号（ＳＶＴＵＰの逆極性信号）により論理積をとって生成される。
【００２２】
本発明のリダンダンシ制御回路（２０４）において、前記プログラム素子（１００）は、アンチヒューズである。
【００２３】
本発明の半導体記憶装置は、本発明のリダンダンシ制御回路（２０４）と、冗長ワード線又は冗長ビット線と、冗長メモリセルとを備えている。冗長ワード線又は冗長ビット線は、前記欠陥アドレスの情報と外部から入力されたアドレスが一致したときに、前記欠陥アドレス情報に対応する不良ワード線又は不良ビット線から置き換えられる。冗長メモリセルは、前記冗長ワード線又は前記冗長ビット線に接続される。
【００２４】
本発明の半導体記憶装置において、前記半導体記憶装置は、ＤＲＡＭであり、前記アンチヒューズ（１００）は、前記ＤＲＡＭのメモリセルの容量絶縁膜と同一の構成である。
【００２５】
リダンダンシ回路の使用を示すアンチヒューズと、欠陥アドレスを示すビットに対応するアンチヒューズとから構成される複数のアンチヒューズに対応して絶縁破壊すべき数のアンチヒューズを同時に絶縁破壊するのではなく、その絶縁破壊すべき数よりも少ない数（例えば１本）ずつのアンチヒューズを（同時に）絶縁破壊する。１本ずつのアンチヒューズに電圧を印加する場合には、複数のアンチヒューズに電圧を同時に印加しないことから、他にリーク源が発生することがなく、ターゲットのアンチヒューズに対して確実に所望の高電圧を印加することができる。欠陥アドレスに対応して絶縁破壊すべき数よりも少ない数ずつのアンチヒューズに同時に電圧を印加した場合には、欠陥アドレスに対応して絶縁破壊すべき数と同数のアンチヒューズに同時に電圧を印加した場合に比べてリーク源が発生する可能性が低い。
【００２６】
絶縁破壊すべきアンチヒューズを内在させるデバイス内部で、アンチヒューズを絶縁破壊する高電圧（ＳＶＴレベル）を発生する際に、限られた電流能力でも確実にアンチヒューズに対してＳＶＴレベルが印加されるように、欠陥アドレスに対応して絶縁破壊すべき数よりも少ない数ずつのアンチヒューズに順番に高電圧を印加する。
【００２７】
高電圧が印加される部分の電圧印加回路の前段の制御用にシフタを設けて、外部トリガ信号ＣＬＫに同期して個々のアンチヒューズに１本ずつまたは２本以上ずつ順番にＳＶＴ（内部で生成したアンチヒューズを絶縁破壊する高電圧）を印加する。アンチヒューズに１本ずつまたはアドレスビットの数よりも少ない本数ずつＳＶＴを印加する。これにより、ターゲットのアンチヒューズが絶縁破壊するまでＳＶＴを印加し続けることが可能となり、ＳＶＴジェネレータの電流能力が限られていても、そのターゲットのアンチヒューズを確実に絶縁破壊することができる。アドレスビットの数または複数個のアンチヒューズに同時に印加しないので、他にリーク源が発生する可能性が低くまたはその可能性が無く、そのアンチヒューズに対して確実にＳＶＴレベルを印加することができる。
【００２８】
【発明の実施の形態】
以下、添付図面を参照して、本発明の一実施形態を説明する。上記と同様の構成要素については、同様の符号を付してその詳細な説明を省略することがある。
【００２９】
本実施形態では、デバイス内部にある高電圧発生回路の能力の制限から、それほど高い電圧をプログラム素子に印加することができない場合であっても、プログラム素子を確実にプログラムするために、欠陥アドレスに対応してプログラムすべき複数のプログラム素子を１本ずつプログラムすることが行われる。本実施形態のデバイスは、ＤＲＡＭであり、プログラム素子としては、メタルヒューズ、ポリシリヒューズ、アンチヒューズなどがあるが、以下はアンチヒューズを例として説明する。また、アンチヒューズ１００としては、ＤＲＡＭメモリセルの容量絶縁膜と同じ構成が用いられる。
【００３０】
図１は、本実施形態に係るＤＲＡＭの全体構成を示す図である。但し、図１では、説明を簡単にするためにロウ側のみが記載され、カラム側は省略されている。リダンダンシメモリ回路を備えたＤＲＡＭは、メモリセルアレイ２０１、ロウデコーダ２０６、ロウアドレスラッチ回路２０７、コマンドデコーダ共通回路２０８を備えている。更に、メモリセルアレイ２０１に含まれる不良ビットを救済して歩留まりを向上させるために、予備のメモリアレイは、複数行により構成されているリダンダンシセルエリア２０２とリダンダンシ制御回路２０４を備えている。また、欠陥アドレスをリダンダンシ制御回路２０４に設定する際に必要な電圧や信号を生成するＳＶＴ発生回路２０３と基準電圧発生回路２０５を更に備えている。
【００３１】
メモリセルへのリード／ライト動作を含む通常動作については自明であり、説明を省略し、冗長回路におけるヒューズ破壊に関する事項のみを説明する。コマンドデコーダ共通回路２０８は、外部から入力される複数の信号線によって表されるコマンドを解釈して動作を決定し、ロウアドレス選択制御信号ＲＡＳ、初期化信号ＰＲＥ、リダンダンシイネーブル信号ＥＮを含む動作に必要な内部信号を生成する。欠陥アドレスをリダンダンシ制御回路２０４に設定する場合に使用されるトリガ信号は、外部端子を有効に利用するため、通常動作時にクロック信号を入力する端子から入力し、タイミング信号ＣＬＫとして各部へ供給される。なお、符号ＣＬＫは、アンチヒューズ１００を順番に絶縁破壊するために外部のテスト装置等から入力されるトリガ信号（タイミング信号）である。また、そのタイミング信号ＣＬＫとしては、内部で発生、生成された信号でもよい。
【００３２】
ロウアドレスラッチ回路２０７は、ロウアドレスが有効であることを示すロウアドレス選択制御信号ＲＡＳによって、外部から入力されるアドレス信号ＡＤＲをロウアドレスとして保持する。保持されたロウアドレスは、アドレス信号ＸＡＤとして、リダンダンシ制御回路２０４とロウデコーダ２０６に供給される。なお、アドレス信号ＸＡＤの各ビットを区別する場合はアドレス信号Ｘ１〜Ｘｎとする。
【００３３】
リダンダンシ制御回路２０４は、ヒューズ破壊シーケンスにおいて、アドレスＸＡＤを欠陥アドレスとして、リダンダンシ制御回路２０４に備えられるアンチヒューズにプログラムする機能を有している。また、リダンダンシ制御回路２０４は、ヒューズイニシャライズシーケンスにおいて、プログラムされた不良ビットの位置を示す欠陥アドレスをラッチ回路に設定し、初期化する。リダンダンシ制御回路２０４は、通常動作であるリダンダンシ選択シーケンスにおいて、ロウアドレスラッチ回路２０７から入力されるアドレス信号ＸＡＤと、メモリセルをアクセスすることを示すリダンダンシイネーブル信号ＥＮが与えられると、リダンダンシセルエリア２０２を選択するか否かを示すリダンダンシ選択信号ＲＥを生成し、ロウデコーダ２０６に与える。
【００３４】
ロウデコーダ２０６は、ロウアドレスラッチ回路２０７から与えられるアドレス信号ＸＡＤと、リダンダンシ制御回路２０４から与えられるリダンダンシ選択信号ＲＥに基づいて、メモリセルアレイ２０１とリダンダンシセルエリア２０２のアクセスするセルを指定する。
【００３５】
ＳＶＴ発生回路２０３は、デバイス内部の電源電圧を昇圧して、欠陥アドレスを保持するアンチヒューズの絶縁膜を絶縁破壊するための内部発生高電圧を生成し、リダンダンシ制御回路２０４に供給する。図７は、デバイス内部で高電位ＳＶＴを発生させるＳＶＴ発生回路２０３を示すブロック図である。ＳＶＴ発生回路２０３は、一般的なチャージポンプを用いた昇圧回路の構成であるから詳細な説明を省略する。
【００３６】
このＳＶＴ発生回路２０３により生成された高電位ＳＶＴは、図２、図４、図５の電圧印加回路１０６に与えられる。図２に示すように、リダンダンシヒューズ回路１０２−０〜ｎの電圧印加回路１０６に供給される高電位ＳＶＴは、他のリダンダンシヒューズ回路１０２−０〜ｎの電圧印加回路１０６に供給される高電位と共通である。
【００３７】
基準電圧発生回路２０５は、アンチヒューズの絶縁膜が絶縁破壊されているか否かを判定する際の基準となる電圧の基準信号であるＶＨ、ＶＨ−を生成し、リダンダンシ制御回路２０４に供給する。
【００３８】
図２は、本実施形態に係るリダンダンシ制御回路２０４のうち１行のリダンダンシメモリセルアレイに相当する構成を示す図である。符号ＥＮは、そのリダンダンシヒューズ回路が使用されているか否かを示す信号であり、他のアドレス信号Ｘ１〜Ｘｎと同様の動作を行うため、以下の説明では特に区別する必要が無い場合には、ＥＮを含めて単にアドレス信号ＸＡＤと表記する。また、アドレス信号ＸＡＤによって表されるアドレス情報をアドレスＸＡＤと表記する。従って１行のリダンダンシメモリセルアレイには、リダンダンシヒューズ回路の使用を示す信号ＥＮとアドレス信号Ｘ１〜Ｘｎに対応するｎ＋１の複数のヒューズがある。ｍ行のリダンダンシメモリセルアレイの場合は、これらのｍ倍となるが、基本となる１行の動作からｍ行の動作も自明であろう。
【００３９】
リダンダンシ制御回路２０４は、複数のリダンダンシヒューズ回路１０２−０〜ｎとタイミング設定回路１０１とを備えている。複数のリダンダンシヒューズ回路１０２−０〜ｎは、ロウアドレスラッチ回路２０７から入力されるアドレス信号ＸＡＤの各ビットに対応して各々配置され、内蔵されるアンチヒューズ１００を破壊したり破壊／未破壊の検出を行う。タイミング設定回路１０１は、ヒューズ破壊のタイミングを生成し、各々のリダンダンシヒューズ回路１０２−０〜ｎに供給する。
【００４０】
リダンダンシヒューズ回路１０２−０〜ｎは、各々アンチヒューズ１００−０〜ｎ、破壊制御回路１０７−０〜ｎ、ヒューズラッチ回路１０８−０〜ｎ、アドレス比較回路１０９−０〜ｎ、電圧印加回路１０６−０〜ｎ、ヒューズ破壊設定回路１０５−０〜ｎを含んでいる。各リダンダンシヒューズ回路は、入力されるアドレスＸＡＤとタイミング設定回路からの入力Ａ０〜Ａｎが異なるだけで同じ構成であり、総称する場合は添字を省略する。
【００４１】
ヒューズ破壊設定回路１０５は、アドレス信号ＸＡＤの１ビットを入力し、そのビットがＨｉｇｈレベルのときに対応するアンチヒューズ１００を絶縁破壊すべきと判断する。アンチヒューズを絶縁破壊する場合、タイミング設定回路１０１から与えられるタイミングで電圧印加回路１０６に出力する破壊設定信号ＶＣを活性化する。
【００４２】
電圧印加回路１０６は、ヒューズ破壊設定回路１０５から入力される破壊設定信号ＶＣに基づいて、ＳＶＴ発生回路２０３で生成した高電圧ＳＶＴをアンチヒューズ１００（接点Ｃ）に加えることによってアンチヒューズ１００をプログラミングする。
【００４３】
破壊制御回路１０７は、アンチヒューズ１００の破壊／未破壊を判定するために、初期化信号ＰＲＥの活性化したタイミングでアンチヒューズ１００（接点Ｂ）に基準電圧ＶＨを印加する。初期化信号ＰＲＥが非活性状態では、アンチヒューズ１００（接点Ｃ）を接地電位としてアンチヒューズのプログラミングに備える。
【００４４】
ヒューズラッチ回路１０８は、サンプリング信号ＳＥのタイミングでアンチヒューズ１００の破壊／未破壊の状態をサンプリングし、保持する。保持した破壊／未破壊の情報は、アンチヒューズ１００が破壊状態であるときに活性化状態となる判定結果信号ＲＥＤＥとして出力する。アンチヒューズ１００の破壊／未破壊の状態は、破壊制御回路１０７によってチャージされたアンチヒューズ１００（接点Ｂ）の電位は、破壊／未破壊により変化し、その電位と基準電圧ＶＨ−と比較することによって判定する。
【００４５】
アドレス比較回路１０９は、アドレス信号ＸＡＤの１本（ＥＮおよびアドレス信号Ｘ１〜Ｘｎ）と、ヒューズラッチ回路１０８から入力する判定結果信号ＲＥＤＥとを比較し、比較結果を接点Ａに出力する。接点Ａは、各アドレス比較回路１０９の出力が接続されてワイヤードＡＮＤ回路を構成し、リダンダンシ選択信号ＲＥを生成する。リダンダンシ選択信号ＲＥは、アドレス信号ＸＡＤの全てのビットが、対応するヒューズの状態と一致したときに活性化し、不一致の場合は、非活性化状態になる信号である。
【００４６】
図３を参照してタイミング設定回路１０１の構成を説明する。図３は、タイミング設定回路１０１の構成を示すブロック図である。タイミング設定回路１０１は、ヒューズ破壊シーケンスを示す信号ＳＶＴＥと、タイミング信号ＣＬＫを入力し、アンチヒューズ１００を破壊するタイミングを示す破壊タイミング信号Ａ０〜Ａｎを生成して出力する回路である。タイミング設定回路１０１は、シフタ１２−０〜１２−ｎ、１５と、ＡＮＤ回路１４−０〜１４−ｎとインバータ１３−０〜１３−ｎとを備え、シフタ１２、ＡＮＤ回路１４、インバータ１３が一段分のタイミング回路１１の動作を行い、（ｎ＋１）段分ある。また、シフタ１５は、その前段の回路に与える信号を生成する終端の機能を行うものであるが、タイミング信号ＣＬＫのパルス数を必要以上に供給しないように外部で制御されている場合などには、特に設ける必要はない。また、複数行あるリダンダンシセルエリア２０２の他の行に対応するタイミング設定回路１０１が直列に接続される場合は、接続される次のタイミング設定回路１０１から前段に与える信号を受けることになり、シフタ１５はその最終段に設けるだけでよい。あるシフタ１２−０〜１２−ｎ、シフタ１５は、入力した信号をクロックに同期させて出力するシフト動作でクロックのパルス数を計数するものである。
【００４７】
１段目のタイミング回路１１−０は、ヒューズ破壊シーケンスを示す信号ＳＶＴＥを入力としてタイミング信号ＣＬＫに基づいてシフト動作を行い、出力信号ＳＨ０を次段へ出力するとともにＡＮＤ回路１４−０に与える。インバータ１３−０は、次段のシフタ１２−１の出力ＳＨ１が非活性のときに活性化する信号をＡＮＤ回路１４−０に与える。ＡＮＤ回路１４−０は、シフタ１２−０の出力ＳＨ０と、インバータ１３−０から出力される次段シフタの出力が非活性のときに活性化する信号と、タイミング信号ＣＬＫが活性化（Ｈｉｇｈレベル）しているときに破壊タイミング信号Ａ０を活性化させる。２段目以降のタイミング回路１１は、信号ＳＶＴＥの代わりに前段出力信号ＳＨを入力し、同様に破壊タイミング信号Ａを活性化させる。
【００４８】
ヒューズ破壊設定回路１０５は、図４に示すように、ＡＮＤ回路を備えている。アドレス信号ＸＡＤは、その各ビットがそれぞれアンチヒューズ１００を破壊すべきか否かを示しており、タイミング設定回路１０１から出力される破壊タイミング信号Ａ０〜Ａｎは、破壊するタイミングを示している。よって、ヒューズ設定回路１０５は、それぞれのビットに対応するアンチヒューズ１００を破壊すべき場合に、そのビットに対応するタイミングで破壊設定信号ＶＣを活性化することになる。
【００４９】
電圧印加回路１０６は、図５に示すように、インバータ４１と、ｎチャネルトランジスタ３１、３２、３３と、ｐチャネルトランジスタ２１、２２とを備えている。アンチヒューズ１００を破壊するとき、初期化信号ＰＲＥは非活性になっている。よって接点Ｃの電位は、破壊設定信号ＶＣが活性化するとＳＶＴの電位、非活性のとき接地電位となる。
【００５０】
ｐチャネルトランジスタ２１、２２とｎチャネルトランジスタ３１、３２は、破壊設定信号ＶＣにより制御されて接点Ｃにアンチヒューズ１００をプログラミングする高電圧ＳＶＴを印加、またはグランドレベルを印加するスイッチ回路となっている。インバータ４１は、ｎチャネルトランジスタ３２のゲートにｎチャネルトランジスタ３１のゲートに入力する破壊設定信号ＶＣの反転信号を入力し、対となる動作をさせている。
【００５１】
電圧印加回路１０６によってアンチヒューズ１００をプログラミングするヒューズ破壊シーケンスでは、初期化信号ＰＲＥが非活性化状態であり、ｎチャネルトランジスタ３３はＯＮ状態になっている。破壊設定信号ＶＣがＨｉｇｈレベルのとき、ｎチャネルトランジスタ３１はＯＮ状態、ｎチャネルトランジスタ３２はＯＦＦ状態となるため、ｐチャネルトランジスタ２１はＯＦＦ状態、ｐチャネルトランジスタ２２はＯＮ状態になり、接点Ｃには高電圧ＳＶＴが印加される。破壊設定信号ＶＣがＬｏｗレベルのとき、ｎチャネルトランジスタ３１はＯＦＦ状態、ｎチャネルトランジスタ３２はＯＮ状態となるため、ｐチャネルトランジスタ２１はＯＮ状態、ｐチャネルトランジスタ２２はＯＦＦ状態になり、接点Ｃは、グランドレベルとなる。このように電圧印加回路１０６は、入力される破壊設定信号ＶＣによって制御されたタイミングでアンチヒューズ１００に対して高電圧ＳＶＴが印加される回路となっている。
【００５２】
破壊制御回路１０７は、図５に示すように、インバータ４２、ＮＯＲ回路４４、ｎチャネルトランジスタ３４、ｐチャネルトランジスタ２３、ディレイ回路４７を備えている。ディレイ回路４７とＮＯＲ回路４４は、初期化信号ＰＲＥのパルス幅をそのディレイ値分だけ拡げた反転信号をｎチャネルトランジスタ３４のゲートに加え、その間ｎチャネルトランジスタ３４をＯＦＦ状態にする。ｎチャネルトランジスタ３４は、ＯＮ状態のときに接点Ｂの電位をグランドレベルとし、ＯＦＦ状態のときに接点Ｂの電位をｐチャネルトランジスタ２３のドレインの電位で与える働きをする。
【００５３】
ｐチャネルトランジスタ２３は、初期化信号ＰＲＥをインバータ４２により反転した信号がゲートに印加され、初期化信号ＰＲＥが活性化している間だけソースに入力している基準電圧ＶＨをドレインに出力し、接点Ｂを電位ＶＨにする。
【００５４】
ヒューズラッチ回路１０８は、図５に示すように、ＡＮＤ回路４５、４６によるラッチ回路４９と、インバータ４３と、ｐチャネルトランジスタ２４、２５、２６、２７と、ｎチャネルトランジスタ３５、３６、３７、３８、３９とを備える。ｐチャネルトランジスタ２６、２７と、ｎチャネルトランジスタ３５、３６、３７、３８は、差動入力を持つ、接点Ｂの電位と基準電圧ＶＨ−を比較するセンスアンプ４８である。ｐチャネルトランジスタ２４、２５と、ｎチャネルトランジスタ３９は、サンプリング信号ＳＥで制御され、ヒューズラッチ回路の動作をコントロールする。
【００５５】
サンプリング信号ＳＥが活性化すると、ｎチャネルトランジスタ３９はＯＮ状態、ｐチャネルトランジスタ２４、２５はＯＦＦ状態になってセンスアンプ４８の動作を活性化し、サンプリング信号ＳＥが非活性になると、ｎチャネルトランジスタ３９はＯＦＦ状態、ｐチャネルトランジスタ２４、２５はＯＮ状態になってセンスアンプ４８の動作を止め、ラッチ回路４９の２本の入力はともにＨｉｇｈレベルとなり、検出状態を保持するように機能する。インバータ４３は、ラッチ回路４９の出力を反転し、判定結果信号ＲＥＤＥとする。このように、ヒューズラッチ回路１０８は、アンチヒューズ１００の接点Ｂにおける電位をサンプリング信号ＳＥのタイミングで測定することにより、その破壊／未破壊の状態を保持する回路となっている。
【００５６】
アドレス比較回路１０９は、図６に示すようにインバータ５１、５２と、ｎチャネルトランジスタ５６、５７、５８、５９と、ｐチャネルトランジスタ５３、５４、５５を有している。ｎチャネルトランジスタ５６とｐチャネルトランジスタ５５とで構成されたスイッチ回路６０は、判定結果信号ＲＥＤＥが活性化するとＯＮ状態となり、非活性化時にＯＦＦ状態となる。
【００５７】
アドレス信号Ｘは、インバータ５１に入力され、反転した出力信号がスイッチ回路６０に入力するとともに、ｎチャネルトランジスタ５７、ｐチャネルトランジスタ５４のゲートに与えられる。スイッチ回路６０の出力は、ｎチャネルトランジスタ５７、ｐチャネルトランジスタ５４のドレインに接続され、ｎチャネルトランジスタ５９のゲートに接続される。ｎチャネルトランジスタ５９のドレインは、アドレス比較回路１０９の出力として接点Ａに接続され、ソースは、接地されている。判定結果信号ＲＥＤＥは、インバータ５２、スイッチ回路６０のｎチャネルトランジスタ５６のゲート、ｐチャネルトランジスタ５３のゲートに入力される。また、インバータ５２の出力である判定結果信号ＲＥＤＥの反転した信号は、スイッチ回路６０のｐチャネルトランジスタ５５のゲート、ｎチャネルトランジスタ５８のゲートに入力される。ｐチャネルトランジスタ５３のソースは、電源に接続され、ドレインはｐチャネルトランジスタ５４のソースに接続される。ｎチャネルトランジスタ５８のソースは、接地され、ドレインはｎチャネルトランジスタ５７のソースに接続される。
【００５８】
アドレス比較回路１０９の動作は、判定結果信号ＲＥＤＥの活性化状態により２通りになる。判定結果信号ＲＥＤＥがＨｉｇｈレベルの場合、即ち、アンチヒューズ１００が破壊の場合、スイッチ回路６０はＯＮ状態となり、ｐチャネルトランジスタ５３とｎチャネルトランジスタ５８はＯＦＦ状態となる。この場合、スイッチ回路６０は、インバータ５１の出力の状態をｎチャネルトランジスタ５９のゲートに伝達し、アドレス信号ＸがＨｉｇｈレベルの場合にｎチャネルトランジスタ５９のゲートはＬｏｗレベルとなり、アドレス信号ＸがＬｏｗレベルの場合にｎチャネルトランジスタ５９のゲートはＨｉｇｈレベルとなる。ｎチャネルトランジスタ５９はインバータの働きをするので、アドレス比較回路１０９の出力は、ｎチャネルトランジスタ５９のゲートの電圧レベルを反転したものとなり、アドレス信号Ｘと同じレベルの信号が現れる。つまり、判定結果信号ＲＥＤＥとアドレス信号Ｘが同相でともにＨｉｇｈレベルの場合、アドレス比較回路１０９の出力はＨｉｇｈレベルとなり、逆相の場合にＬｏｗレベルとなる。
【００５９】
判定結果信号ＲＥＤＥがＬｏｗレベルの場合、即ち、アンチヒューズ１００が未破壊の場合、スイッチ回路６０はＯＦＦ状態となり、ｐチャネルトランジスタ５３とｎチャネルトランジスタ５８はともにＯＮ状態となる。この場合、ｐチャネルトランジスタ５４とｎチャネルトランジスタ５７の状態によってｎチャネルトランジスタ５９のゲートの電圧レベルが決定される。アドレス信号Ｘは、インバータ５１によって反転されてｐチャネルトランジスタ５４とｎチャネルトランジスタ５７のゲートに入力する。
【００６０】
アドレス信号ＸがＬｏｗレベルの場合、インバータ５１の出力はＨｉｇｈレベルとなり、ｎチャネルトランジスタ５７はＯＮ状態、ｐチャネルトランジスタ５４はＯＦＦ状態となるため、ｎチャネルトランジスタ５９のゲートはＬｏｗレベルとなる。アドレス信号ＸがＨｉｇｈレベルの場合、インバータ５１の出力はＬｏｗレベルとなり、ｐチャネルトランジスタ５４はＯＮ状態、ｎチャネルトランジスタ５７はＯＦＦ状態となるため、ｎチャネルトランジスタ５９のゲートはＨｉｇｈレベルとなる。ｎチャネルトランジスタ５９は、インバータの働きをするのでアドレス比較回路１０９の出力は、ｎチャネルトランジスタ５９のゲートの電圧レベルを反転したものとなり、アドレス信号Ｘを反転したレベルの信号が現れる。つまり、判定結果信号ＲＥＤＥとアドレス信号Ｘが同相でともにＬｏｗレベルの場合、アドレス比較回路１０９の出力はＨｉｇｈレベルとなり、逆相の場合にＬｏｗレベルとなる。
【００６１】
したがって、アドレス比較回路１０９の出力は、アドレス信号Ｘと判定結果信号ＲＥＤＥが同相の場合はＨｉｇｈレベル、逆相の場合はＬｏｗレベルの信号が出力されることになる。リダンダンシ制御回路２０４の全てのアドレス比較回路１０９が、Ｈｉｇｈレベルを出力したときのみ接点Ａは、Ｈｉｇｈレベルとなる。よって、接点ＡがＨｉｇｈレベルのときは、ヒューズラッチ回路１０８で保持しているアドレスと、入力されたアドレス信号ＸＡＤで示されるアドレスが一致したことを示すことになる。このとき、リダンダンシ選択信号ＲＥが活性化する。
【００６２】
このように、入力されたアドレス信号ＸＡＤと、ヒューズラッチ回路１０８でラッチされているデータとがそれぞれ全て一致した場合には、その入力されたアドレス信号ＸＡＤは欠陥アドレスである。欠陥アドレスであると判断された場合には、ロウデコーダ２０６は、メモリセルアレイ２０１の不良メモリセルが選択されないようにするとともに、リダンダンシセルエリア２０２のセルを選択する（リダンダンシ動作）。
【００６３】
本実施の形態におけるリダンダンシ制御回路２０４の動作を、図８から図１０を参照して説明する。
【００６４】
図８に示されるタイミングチャートは、タイミング設定回路１０１の動作を示す。タイミング設定回路１０１にヒューズ破壊シーケンスを示す信号ＳＶＴＥが入力される。シフタ１２−０にタイミング信号ＣＬＫが与えられると、シフタ１２−０の出力ＳＨ０が活性化し（ｔａ）、次段のシフタ１２−１に出力されるとともに、ＡＮＤ回路１４−０に入力される。そのとき、次段のシフタ１２−１は、活性化していないので、インバータ１３−０の出力は、活性化している。タイミング信号ＣＬＫも活性化しているので、ＡＮＤ回路１４−０の出力Ａ０は、活性化する（ｔｂ）。タイミング信号ＣＬＫが非活性（Ｌｏｗレベル）になると、ＡＮＤ回路１４−０の出力Ａ０は非活性となる（ｔｃ）。
【００６５】
次にタイミング信号ＣＬＫが活性化すると、シフタ１２−０の出力ＳＨ０が活性化しているので、シフタ１２−１の出力ＳＨ１が活性化し（ｔｄ）、次段のシフタ１２−２に出力されるとともに、ＡＮＤ回路１４−１に入力される。シフタ１２−１の出力ＳＨ１が活性化したので、インバータ１３−０によって反転された信号がＡＮＤ回路１４−０に入力され、出力ＳＨ１が活性化している間ＡＮＤ回路１４−０の出力Ａ０は、活性化しなくなる。そのとき次段のシフタ１２−２は、活性化していないので、インバータ１３−１の出力は、活性化している。タイミング信号ＣＬＫも活性化しているので、ＡＮＤ回路１４−１の出力Ａ１は、活性化する（ｔｅ）。タイミング信号ＣＬＫが非活性（Ｌｏｗレベル）になると、ＡＮＤ回路１４−１の出力Ａ１は非活性となる（ｔｆ）。
【００６６】
このようにタイミング設定回路１０１は、破壊タイミング信号Ａ０〜Ａｎを順次出力していく。最終段のシフタ１２−ｎの出力ＳＨｎが活性化すると（ｔｇ）、ＡＮＤ回路１４−ｎの出力Ａｎが活性化し（ｔｈ）、タイミング信号ＣＬＫが非活性になると、出力Ａｎも非活性になる（ｔｉ）。次にタイミング信号ＣＬＫが活性化しても、シフタ１５の出力ＳＨ（ｎ＋１）が活性化するため、出力Ａｎは、活性化しなくなる（ｔｊ）。
【００６７】
上記のようにタイミング設定回路１０１は、タイミング信号ＣＬＫに応答してアンチヒューズ１００を破壊するタイミングを示す破壊タイミング信号Ａ０〜Ａｎを順次活性化させ、リダンダンシヒューズ回路１０２−０〜ｎに与えることになる。
【００６８】
図９を参照して、本実施形態におけるヒューズ破壊シーケンスの動作である、ヒューズ破壊設定回路１０５と電圧印加回路１０６によるアンチヒューズ１００を１本ずつ絶縁破壊する方法について説明する。図９は、その動作を示すタイミングチャートである。ヒューズ破壊シーケンスを示す信号ＳＶＴＥが活性化し、欠陥アドレスがアドレス信号ＸＡＤによって入力される。アドレス入力の時期は、コマンドデコーダ共通回路２０８によって決められ、ここでは、ヒューズ破壊シーケンスが開始されてから入力するものとした。
【００６９】
タイミング設定回路１０１から出力された破壊タイミング信号Ａ０〜Ａｎは、タイミング信号ＣＬＫに応答して順次活性化する。アドレス信号ＸＡＤがＨｉｇｈレベルとなっているビットに対応する破壊設定信号ＶＣ、ここでは、ＥＮとＸ２に対応する破壊設定信号ＶＣ０とＶＣ２が活性化し、他の破壊設定信号ＶＣはそのタイミングになっても活性化しない（破線）。よって、破壊設定信号ＶＣ０とＶＣ２に対応するアンチヒューズ１００が１本ずつ絶縁破壊されることになる。
【００７０】
図１０は、イニシャライズ動作を示すフローチャートである。破壊制御回路１０７とヒューズラッチ回路１０８が、アンチヒューズ１００の破壊／未破壊状態をサンプリングして保持する。サンプリング動作は、まず、アンチヒューズ１００の接点Ｂに電位を与え、その後、アンチヒューズ１００の破壊／未破壊によって接点Ｂの電位が変動し、電位の変動を判定できるレベルとなった時点でその結果をラッチ回路４９に保持する経過をたどる。
【００７１】
サンプリングする時期は、例えば、デバイスに電源が投入された直後などのヒューズイニシャライズシーケンスであり、破壊設定信号ＶＣは非活性となっているため、電圧印加回路１０６のｎチャネルトランジスタ３２はＯＮ状態となっている。よって、アンチヒューズ１００の接点Ｃの電位は、初期化信号ＰＲＥの反転信号ＰＲＥＢ１によって制御されるｎチャネルトランジスタ３３によってコントロールされる。
【００７２】
初期化信号ＰＲＥがＨｉｇｈレベルになると（ｔ１）、信号ＰＲＥＢ１と信号ＰＲＥＢ２はＬｏｗレベルになり、ｎチャネルトランジスタ３３、３４はＯＦＦ状態、ｐチャネルトランジスタ２３はＯＮ状態となる。接点Ｂは、ｐチャネルトランジスタ２３を通して基準電圧ＶＨにチャージされる（ｔ４）。アンチヒューズ１００を充分チャージしたのち初期化信号ＰＲＥがＬｏｗレベルになると（ｔ２）、信号ＰＲＥＢ１は、Ｈｉｇｈレベルとなり、ｐチャネルトランジスタ２３をＯＦＦ状態にするとともに、ｎチャネルトランジスタ３３をＯＮ状態にし、接点Ｃをグランドレベルにする。このとき、ｎチャネルトランジスタ３４は、ディレイ回路４７で遅延させた時間だけＯＦＦ状態が続き、接点Ｂの電位に影響を与えない。
【００７３】
アンチヒューズ１００が絶縁破壊されていない場合（実線）、アンチヒューズ１００はコンデンサとして機能するため、接点Ｂの電位は暫くの間維持される。アンチヒューズ１００が絶縁破壊されている場合（破線）、アンチヒューズ１００はある抵抗値を持つ導体として機能し、接点Ｃ、ｎチャネルトランジスタ３２、ｎチャネルトランジスタ３３を通して放電するため、接点Ｂの電位は低下する。放電が進んだ時点でサンプリング信号ＳＥをＨｉｇｈレベルとする（ｔ３）。サンプリング信号ＳＥがＨｉｇｈレベルになると、ｎチャネルトランジスタ３９がＯＮ状態となるとともにｐチャネルトランジスタ２４、２５がＯＦＦ状態となって、センスアンプ４８が機能始める。
【００７４】
センスアンプ４８の一方の入力には、基準電位ＶＨに充電されたアンチヒューズ１００の接点Ｂの電位が、もう一方の入力には、基準電位ＶＨよりも少し低い基準電位ＶＨ−が与えられる。電位ＶＨと電位ＶＨ−との差電位は、センスアンプ４８で検出可能な電位であり、０．１〜０．２Ｖである。図１０に示すように、アンチヒューズ１００が絶縁破壊されており接点Ｂの電位がグランドレベルである場合には、接点Ｂの電位は電位ＶＨ−を下回り、ＮＡＮＤ回路４５にはＨｉｇｈレベル、ＮＡＮＤ回路４６にはＬｏｗレベルが入力される。反対に、アンチヒューズ１００が絶縁破壊されておらず接点Ｂの電位がＶＨである場合には、接点Ｂの電位は電位ＶＨ−を上回り、ＮＡＮＤ回路４５にはＬｏｗレベル、ＮＡＮＤ回路４６にはＨｉｇｈレベルが入力される。即ち、アンチヒューズ１００の状態によって、センスアンプ４８で検出した差電位の値は正負が逆転する。これにより、センスアンプ４８は、アンチヒューズ１００が破壊されているか否かを判定することができる。
【００７５】
ラッチ回路４９は、センスアンプ４８の出力を保持し、インバータ４３によって反転した判定結果信号ＲＥＤＥを出力する。よってセンスアンプ４８でアンチヒューズ１００が破壊されていると判定された場合には、判定結果信号ＲＥＤＥは、Ｈｉｇｈレベルとなる。反対に、センスアンプ４８でアンチヒューズ１００が破壊されていないと判定された場合には、判定結果信号ＲＥＤＥは、Ｌｏｗレベルとなる。
【００７６】
以上のように、本実施形態では、ヒューズ破壊シーケンスにおいて複数のアンチヒューズを１本ずつ破壊することが行われる。また、ヒューズイニシャライズシーケンスにおいてアンチヒューズの破壊／未破壊の状態をラッチ回路に設定することが行われ、リダンダンシ選択シーケンスにおいて欠陥アドレスにアクセスした場合には不良メモリセルが選択されないようにリダンダンシ選択することが行われる。
【００７７】
図１１は、第１実施形態の第１変形例のタイミングチャートである。変形例では、タイミング設定回路１０１は、図３と同じ構成が採用される。図３のシフタ１２−０〜１２−ｎ、１５は、それぞれ入力した信号をクロックに同期させて出力するシフト動作でクロックのパルス数を計数するもので、上記第１実施形態では１クロックで出力するシフト動作を行うものであった。変形例では、２クロック以上のクロックで出力するシフタとすることによって、そのクロック数分のアンチヒューズ１００をプログラムするパルスを生成することができる。複数回プログラムする高電圧を印加することにより確実にアンチヒューズ１００を絶縁破壊することが可能となる。図１１では、シフタは、２クロックでシフト出力する場合を示している。
【００７８】
タイミング設定回路１０１にヒューズ破壊シーケンスを示す信号ＳＶＴＥが入力される。シフタ１２−０にタイミング信号ＣＬＫの２個目のパルスが入力すると、シフタ１２−０の出力ＳＨ０が活性化し（ｔａ）、次段のシフタ１２−１に出力されるとともに、ＡＮＤ回路１４−０に入力される。そのとき次段のシフタ１２−１は、活性化していないので、インバータ１３−０の出力は、活性化している。タイミング信号ＣＬＫが活性化している間、ＡＮＤ回路１４−０の出力Ａ０は、活性化する（ｔｂ）。タイミング信号ＣＬＫの３個目のパルスが入力すると、次段のシフタ１２−１は、１クロック目のシフトの状態であり、その出力ＳＨ１は非活性であるため、出力Ａ０は、２個目のパルス入力時と同様にタイミング信号ＣＬＫが活性化している間、活性化する（ｔｃ）。タイミング信号ＣＬＫの４個目のパルスが入力すると、次段のシフタ１２−１は出力ＳＨ１を活性化し（ｔｄ）、タイミング信号ＣＬＫが活性化している間出力Ａ１を活性化する（ｔｅ）。次段のシフタ１２−１の出力ＳＨ１が活性化するので、ＡＮＤ回路１４−０の出力Ａ０は活性化しない。
【００７９】
同様に、タイミング信号ＣＬＫの５個目のパルスが入力すると、出力Ａ１は活性化し（ｔｆ）する。この動作をシフタ１２−ｎまで順次繰り返し、シフタ１２−ｎの出力ＳＨｎが活性化し、出力Ａｎがタイミング信号ＣＬＫの活性化に合わせて活性化する（ｔｈ、ｔｉ）。タイミング信号ＣＬＫの（２ｎ＋３）個目のパルスが入力すると、シフタ１５の出力ＳＨ（ｎ＋１）が活性化し、その前段のＡＮＤ回路１４−ｎを抑制するため、その後の出力Ａｎは活性化しない（ｔｊ）。
【００８０】
上記のように第１実施形態の第１変形例のタイミング設定回路１０１は、タイミング信号ＣＬＫに応答してアンチヒューズ１００を破壊するタイミングを示す破壊タイミング信号Ａ０〜Ａｎに複数個のパルスを順次発生させ、リダンダンシヒューズ回路１０２−０〜ｎに与えることになる。リダンダンシヒューズ回路１０２−０〜ｎに与えられた信号によって、アンチヒューズ１００に複数個のプログラムするための高電圧ＳＶＴが印加されることになり、アンチヒューズ１００の確実なプログラムが可能となる。
【００８１】
次に、図１２〜図１４を参照して、第２実施形態について説明する。上記において、第１実施形態と同じ構成要素については、同じ符号を付してその詳細な説明を省略する。
【００８２】
あるアンチヒューズ１００（ここではアンチヒューズ１００−０とする）を絶縁破壊した直後に電位ＳＶＴの電位がレベルダウンし、その電位ＳＶＴがレベルダウンした状態のまま、次のアンチヒューズ１００（ここではアンチヒューズ１００−１とする）が絶縁破壊されるべく、その電位ＳＶＴがアンチヒューズ１００−１に印加されると、アンチヒューズ１００−１が絶縁破壊されないおそれがある。そこで、第２実施形態では、あるアンチヒューズ１００を絶縁破壊した後にレベルダウンした電位ＳＶＴが基準レベルを超える（回復する）までは、次に絶縁破壊すべきアンチヒューズ１００にその電位が印加されないようにしている。
【００８３】
図１２に示すように、電位ＳＶＴは、レベル検知回路１２１の抵抗Ｒ１、Ｒ２にて分圧され、その分圧されてなる電位が基準電位ＶＲＥＦと比較される。その分圧されてなる電位（ＳＶＴ’と記す）が基準電位ＶＲＥＦ（図１４のＳＶＴ基準レベル）を上回ったときに、信号ＳＶＴＵＰがＬｏｗレベルになる（図１４参照）。そのＬｏｗレベルの期間がアンチヒューズ１００に高電圧ＳＶＴを印加可能な期間である。信号ＳＶＴＵＰの反転信号とタイミング信号ＣＬＫと論理積をとったタイミング信号ＣＬＫ１と、タイミング信号ＣＬＫと同期するタイミング信号ＣＬＫ２に基づいて、アンチヒューズ１００に電位ＳＶＴが印加される。これらのタイミング信号を入力するタイミング設定回路１０１は、図１３に示すようにＡＮＤ回路１４に入力するタイミング信号をＣＬＫＡ、シフタ１２、１５に入力するタイミング信号をＣＬＫＢと分離した構成になっている。
【００８４】
タイミング設定回路１０１のＣＬＫＡにタイミング信号ＣＬＫ１を、ＣＬＫＢにタイミング信号ＣＬＫ２を入力すると、タイミング信号ＣＬＫ１は、シフタ１２、１５に入力されるため、タイミング信号ＣＬＫ１の入力タイミング応じて、順次、信号ＳＨ００、ＳＨ０１、ＳＨ０２…を活性化していく。タイミング信号ＣＬＫ２は、ＡＮＤ回路１４に入力されるため、タイミング信号ＣＬＫ２の入力タイミングで破壊タイミング信号Ａ０、Ａ１…が出力される。これにより、分圧電位ＳＶＴ’が基準電位ＶＲＥＦを上回るまでは、電位ＳＶＴがアンチヒューズ１００に印加されることは無く、確実にアンチヒューズ１００を破壊することができる。また、アンチヒューズ１００に高電圧ＳＶＴの印加が行われない場合は、高電圧ＳＶＴの電位低下も起きない。
【００８５】
タイミング信号ＣＬＫを電位ＳＶＴが充分回復する周期で与えた場合、図１４に示すように、タイミング信号ＣＬＫの１パルスに１回アンチヒューズ１００に高電圧ＳＶＴの印加が行われる。
【００８６】
図１５は、第２実施形態の第１変形例のタイミングチャートである。第１変形例では、第２実施形態と同じく、タイミング設定回路１０１のＣＬＫＡにタイミング信号ＣＬＫ１を、ＣＬＫＢにタイミング信号ＣＬＫ２を入力する。図１５に示すように、アンチヒューズ破壊後、電位ＳＶＴ’が基準電位ＶＲＥＦを超えるまでの期間がタイミング信号ＣＬＫの活性化期間の半分以下と短い場合、電位ＳＶＴ’が基準電位ＶＲＥＦを超えた時点でタイミング信号ＣＬＫ１は活性化し、即座に電位ＳＶＴがアンチヒューズ１００に印加される。同じクロック内で同じアンチヒューズに対して複数回高電圧を印加することになり、より確実にアンチヒューズを絶縁破壊できることになる。
【００８７】
図１６は、第２実施形態の第２変形例のタイミングチャートである。第２変形例は、タイミング設定回路１０１のＣＬＫＡとＣＬＫＢにタイミング信号ＣＬＫ１を入力する構成となる。図１６に示すように、絶縁破壊後、電位ＳＶＴ’が基準電位ＶＲＥＦを超えるまでの期間がタイミング信号ＣＬＫの周期よりも長い場合には、タイミング信号ＣＬＫ１に同期して次のアンチヒューズ１００に電位ＳＶＴを印加する。このように、電位ＳＶＴ’が基準電位ＶＲＥＦを超えるまでの期間がタイミング信号ＣＬＫの周期よりも長い場合には、タイミング信号ＣＬＫ２でシフタ１２を進めていくと、電位ＳＶＴ’が基準電位ＶＲＥＦ未満のときの電位ＳＶＴがアンチヒューズ１００に印加され、絶縁破壊されないことがあるため、タイミング信号ＣＬＫ１に基づいて、シフタを進める。
【００８８】
上記第１および第２実施形態では、１本のアンチヒューズ１００ごとに高電圧ＳＶＴが印加される構成とされていたが、本発明では、１本に限定されるものではなく、例えば、同時に２本（又は３本以上）ずつのアンチヒューズ２０に高電圧ＳＶＴが印加されることができる。
【００８９】
図１７は、第３実施形態のヒューズ破壊設定回路１０５とタイミング設定回路１０１の接続関係を示すのブロック図である。タイミング設定回路１０１の出力を２個のヒューズ破壊設定回路１０５に与えることにより、アンチヒューズ１００を同時にプログラムすることが可能となる。この場合、プログラム用高電圧ＳＶＴを生成するＳＶＴ発生回路２０３が、その２本のアンチヒューズ１００をプログラミングできるだけの電流容量を持つことが必要である。同時にプログラミングすることによって、プログラミングする時間を大幅に短縮できる利点がある。図１７においては、タイミング設定回路１０１からの出力を２個のヒューズ破壊設定回路１０５に与えたが、ｍ個のヒューズ破壊設定回路１０５に与えることによりｍ個のアンチヒューズをプログラムすることができる。
【００９０】
従来は、欠陥アドレスに対応して絶縁破壊すべき複数のアンチヒューズ１００の全てに対して同時に高電圧ＳＶＴが印加されていた。そのため、他よりも先に絶縁破壊されるアンチヒューズ１００がリーク源となって、他のアンチヒューズ１００に印加されている電圧のレベルが低下する現象が発生する可能性（他よりも１本だけ先に絶縁破壊されてリーク源となるアンチヒューズ１００が発生する可能性）が確率的に高かった。
【００９１】
これに対して、本発明では、欠陥アドレスに対応して破壊すべきアンチヒューズ１００の数よりも少ない数（１を含む）のアンチヒューズ１００に対して同時に高電圧ＳＶＴが印加されるため、従来に比してリーク源が発生する可能性が相対的に低く、より確実にアンチヒューズ１００を破壊することができる。
【００９２】
以上はプログラム素子としてアンチヒューズを使用して説明した。プログラム素子としてメタルヒューズを採用した場合は、メタルヒューズに電圧印加してプログラムすると、メタルヒューズは非導通となり、アンチヒューズと逆の極性となる。従って、複数のメタルヒューズを破壊するための電圧印加すると、各メタルヒューズに電流が分流し、ＳＶＴ発生回路の電流供給能力が不足して電圧が低下する。このような場合にも、本願が適用できることは自明である。
【００９３】
【発明の効果】
本発明のリダンダンシ制御回路によれば、外部信号に同期させ、プログラム素子を複数回に分けてプログラムすることにより、プログラム素子をより確実にプログラムすることができる。
【００９４】
本発明のリダンダンシ制御回路によれば、ターゲットのアンチヒューズが絶縁破壊するまでプログラムするための高電圧をかけ続けることが可能となり、プログラムするための高電圧発生回路の電流容量が限られていても、アンチヒューズを確実に絶縁破壊することができる。
【図面の簡単な説明】
【図１】リダンダンシメモリ回路を備えた半導体記憶装置の全体構成を示すブロック図である。
【図２】第１の実施の形態に係るリダンダンシ制御回路の構成を示すブロック図である。
【図３】同タイミング設定回路の構成を示すブロック図である。
【図４】同ヒューズ破壊設定回路とタイミング設定回路と電圧印加回路の関係を示すブロック図である。
【図５】同電圧印加回路と破壊制御回路とヒューズラッチ回路の構成を示すブロック図である。
【図６】同アドレス比較回路の構成を示すブロック図である。
【図７】同高電位ＳＶＴを発生させるＳＶＴ発生回路を示すブロック図である。
【図８】同タイミング設定回路の動作を示すタイミングチャートである。
【図９】同アンチヒューズをプログラムする動作を示すタイミングチャートである。
【図１０】同イニシャライズ動作を示すタイミングチャートである。
【図１１】第１の実施の形態の第１変形例に係るタイミング設定回路の動作を示すタイミングチャートである。
【図１２】同レベル検知回路の構成と他の回路との接続関係を示すブロック図である。
【図１３】第２の実施の形態に係るタイミング設定回路の構成を示すブロック図である。
【図１４】同アンチヒューズをプログラムする動作を示すタイミングチャートである。
【図１５】第２の実施の形態の第１変形例の同アンチヒューズをプログラムする動作を示すタイミングチャートである。
【図１６】第２の実施の形態の第２変形例の同アンチヒューズをプログラムする動作を示すタイミングチャートである。
【図１７】第３の実施の形態に係るヒューズ破壊設定回路とタイミング設定回路と電圧印加回路の関係を示すブロック図である。
【符号の説明】
１１、１１−０〜１１−ｎ  タイミング回路
１２、１２−０〜１２−ｎ  シフタ
１３、１３−０〜１３−ｎ  インバータ
１４、１４−０〜１４−ｎ  ＡＮＤ回路
１５  シフタ
２１〜２７  ｐチャネルトランジスタ
３１〜３９  ｎチャネルトランジスタ
４１〜４３  インバータ
４４  ＮＯＲ回路
４５、４６  ＮＡＮＤ回路
４７  ディレイ回路
４８  センスアンプ
４９  ラッチ回路
５１、５２  インバータ
５３〜５５  ｐチャネルトランジスタ
５６〜５９  ｎチャネルトランジスタ
６０  スイッチ回路
１００、１００−０〜１００−ｎ  プログラム素子（アンチヒューズ）
１０１  タイミング設定回路
１０２−０〜ｎ  リダンダンシヒューズ回路
１０５、１０５−０〜１０５−ｎ  ヒューズ破壊設定回路
１０６、１０６−０〜１０６−ｎ  電圧印加回路
１０７  破壊制御回路
１０８  ヒューズラッチ回路
１０９  アドレス比較回路
１２１  レベル比較回路
２０１  メモリセルアレイ
２０２  リダンダンシセルエリア
２０３  ＳＶＴ発生回路
２０４  リダンダンシ制御回路
２０５  基準電圧発生回路
２０６  ロウデコーダ
２０７  ロウアドレスラッチ回路
２０８  コマンドデコーダ共通回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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