(57)【要約】【課題】　工程を簡易化するＸ線検出アレイ素子の製造方法を提供する。【解決手段】　基板３００上にゲート電極３２０とゲート絶縁層３３０を形成し、トランジスタ領域３０２内のゲート絶縁層上に半導体の島を形成する。ゲート絶縁層上に共通線５１０を形成し、同時にソース電極５３０とドレイン電極５４０を形成して、ＴＦＴ構造を形成する。コンデンサ領域３０１内のゲート絶縁層上に下電極６１０を形成し、共通線を覆う。ゲート絶縁層、下電極、及びＴＦＴ構造上にパッシベーション層７１０を形成する。第１ビアホール７２０をパッシベーション層に貫通させて、ソース電極を露出させる。パッシベーション層上に平坦化層８１０を形成して、第１ビアホールを充填する。第２と第３ビアホール（８２０，８３０）は、平坦化層の一部分を露出させる。平坦化層上に上電極９１０を形成し、ソース電極と電気接続させる。【選択図】　　　図９Ａ
2004040115.tif 000002
【特許請求の範囲】
【請求項１】
コンデンサ領域とトランジスタ領域を有する基板を提供するステップと、
　前記トランジスタ領域内に位置するゲート電極を含むゲート線を、前記基板上に横方向に伸ばして形成するステップと、
　前記ゲート線、前記ゲート電極、及び前記基板上にゲート絶縁層を形成するステップと、
　前記トランジスタ領域内の前記ゲート絶縁層上に半導体の島を形成するステップと、
　前記ゲート絶縁層上に共通線とデータ線を縦方向に伸ばして形成し、前記半導体の島上にソース電極と、前記データ線に電気接続するドレイン電極を形成して薄膜トランジスタ（ＴＦＴ）構造を形成するステップと、
　前記コンデンサ領域に位置する前記ゲート絶縁層上に第１導電層を形成して前記共通線を覆うステップと、
　前記ゲート絶縁層、前記第１導電層、前記ＴＦＴ構造、前記データ線、及び前記ゲート線上に保護用のパッシベーション層を形成するステップと、
　前記パッシベーション層を貫通して前記ソース電極の表面を露出させる第１ビアホールを形成するステップと、
　前記パッシベーション層上に平坦化層を形成し、前記第１ビアホールを充填するステップと、
　少なくとも前記ソース電極の表面を露出させるための第２ビアホール、及び前記コンデンサ領域内の前記パッシベーション層の表面を露出させるための第３ビアホールを前記平坦化層に貫通させて形成するステップと、
　前記平坦化層の一部分上に保護用の第２導電層を形成して、前記ソース電極と電気接続させるステップと、
を含み、
　コンデンサ構造は、前記コンデンサ領域内で、前記第１導電層、前記パッシベーション層、及び前記第２導電層より構成されるＸ線検出アレイ素子を製造する方法。
【請求項２】
前記ゲート線は金属である請求項１記載の方法。
【請求項３】
前記ゲート絶縁層はＳｉＯ2層、ＳｉＮｘ層、或いはＳｉＯＮ層である請求項１記載の方法。
【請求項４】
前記半導体の島は、
　前記ゲート絶縁層上にアモルファスシリコン層を形成するステップと、
　前記アモルファスシリコン層上記にドープドアモルファスシリコン層を形成するステップと、
　前記アモルファスシリコン層と前記ドープドアモルファスシリコン層の一部分を取り除いて、前記トランジスタ領域内に前記半導体の島を形成するステップと、
により形成される請求項１記載の方法。
【請求項５】
前記共通線、前記データ線、及び前記ＴＦＴ構造を形成するステップの後で、更に、
　前記ソース電極と前記ドレイン電極をマスクとして用い、前記ドープドアモルファスシリコン層の一部分を取り除いて、前記アモルファスシリコン層の表面を露出させるステップを含む請求項４記載の方法。
【請求項６】
前記共通線、前記データ線、前記ソース電極、及び前記ドレイン電極は、フォトリソグラフィ工程によって同時に定義される請求項１記載の方法。
【請求項７】
前記第１導電層は、インジウムスズ酸化物（ＩＴＯ）層或いはインジウム亜鉛酸化物（ＩＺＯ）層であって、下電極或いは画素電極となる請求項１記載の方法。
【請求項８】
前記パッシベーション層は誘電層である請求項１記載の方法。
【請求項９】
前記パッシベーション層はＳｉＮｘ層である請求項８記載の方法。
【請求項１０】
前記平坦化層はスピンオンガラス（ＳＯＧ）層或いは有機層である請求項１記載の方法。
【請求項１１】
前記第２導電層は、インジウムスズ酸化物（ＩＴＯ）層或いはインジウム亜鉛酸化物（ＩＺＯ）層であって、上電極或いは電荷収集電極となる請求項１記載の方法。
【請求項１２】
前記ゲート線は前記トランジスタ領域内に突起部を有して、前記ゲート電極となる請求項１記載の方法。
【請求項１３】
前記ゲート線は前記トランジスタ領域内に位置して、前記ゲート電極となる請求項１記載の方法。
【請求項１４】
コンデンサ領域とトランジスタ領域を有する基板を提供するステップと、
　前記トランジスタ領域に位置するゲート電極を含むゲート線を、基板上に横方向に伸ばして形成するステップと、
　前記ゲート線、前記ゲート電極、及び前記基板上にゲート絶縁層を形成するステップと、
　前記ゲート絶縁層上に半導体層を形成するステップと、
　前記半導体層上に第１導電層を形成するステップと、
　グレイトーンのフォトリソグラフィ工程を用い、前記第１導電層と前記半導体層の一部分を取り除いて、第１半導体の島上に縦方向に伸びる共通線、並びに第２半導体の島上にソース電極、ドレイン電極及び前記ドレイン電極と電気接続する縦方向に伸びるデータ線を形成することによって、薄膜トランジスタ（ＴＦＴ）構造を形成するステップと、
　前記コンデンサ領域の前記ゲート絶縁層上に第２導電層を形成して、前記共通線を覆うステップと、
　前記ゲート絶縁層、前記第２導電層、前記ＴＦＴ構造、前記データ線、及び前記ゲート線上に保護用のパッシベーション層を形成するステップと、
　前記パッシベーション層に貫通させて、前記ソース電極の表面を露出させるための第１ビアホールを形成するステップと、
　前記パッシベーション層上に平坦化層を形成し、前記第１ビアホールを充填するステップと、
　少なくとも前記ソース電極の表面を露出させるための第２ビアホール、及び前記コンデンサ領域内の前記パッシベーション層の表面を露出させるための第３ビアホールを前記平坦化層に貫通させて形成するステップと、
　前記平坦化層の一部分上に保護用の第３導電層を形成して、前記ソース電極と電気接続させるステップと、
を含み、
　コンデンサ構造は、前記コンデンサ領域内で、前記第２導電層、前記パッシベーション層、及び前記第３導電層より構成されるＸ線検出アレイ素子を製造する方法。
【請求項１５】
前記ゲート線は金属である請求項１４記載の方法。
【請求項１６】
前記ゲート絶縁層はＳｉＯ2層、ＳｉＮｘ層、或いはＳｉＯＮ層である請求項１４記載の方法。
【請求項１７】
前記第１導電層は金属層である請求項１４記載の方法。
【請求項１８】
前記半導体の島は、
　前記ゲート絶縁層上にα-Ｓｉ層を形成するステップと、
　前記α-Ｓｉ層に上記ｎ+α-Ｓｉ層を形成するステップと、
により形成される請求項１４記載の方法。
【請求項１９】
前記共通線、前記データ線、及び前記ＴＦＴ構造を形成するステップの後で、更に、
　前記ソース電極と前記ドレイン電極をマスクとして用い、前記ドープドアモルファスシリコン層の一部分を取り除いて、前記アモルファスシリコン層の表面を露出させるステップを含む請求項１８記載の方法。
【請求項２０】
前記第２導電層は、インジウムスズ酸化物（ＩＴＯ）層或いはインジウム亜鉛酸化物（ＩＺＯ）層であって、下電極或いは画素電極となる請求項１４記載の方法。
【請求項２１】
前記パッシベーション層は誘電層である請求項１４記載の方法。
【請求項２２】
前記パッシベーション層はＳｉＮｘ層である請求項２１記載の方法。
【請求項２３】
前記平坦化層はスピンオンガラス（ＳＯＧ）層或いは有機層である請求項１４記載の方法。
【請求項２４】
前記第３導電層は、インジウムスズ酸化物（ＩＴＯ）層或いはインジウム亜鉛酸化物（ＩＺＯ）層であって、上電極或いは電荷収集電極となる請求項１４記載の方法。
【請求項２５】
前記ゲート線は前記トランジスタ領域内に突起部を有して、前記ゲート電極となる請求項１４記載の方法
【請求項２６】
前記ゲート線は前記トランジスタ領域内に位置して、前記ゲート電極となる請求項１４記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は撮像装置を製造する方法に関するもので、特に、コンデンサとスイッチング薄膜トランジスタ（ＴＦＴ）をそれぞれに含む複数の画素を含むＸ線検出アレイを製造する方法に関するものである。
【背景技術】
【０００２】
　近年、電子マトリクスアレイはＸ線イメージセンサにおいて応用され得るものであることが、見出された。そのデバイスは、一般的に、互いに水平と垂直に間隔を置いて交差し、複数の交差点を形成するＸとＹ（或いは行と列）アドレス線から成る。各交差点となる部分が、選択的にアドレス指定された素子（画素）である。多くの実施例においてこれらの素子は、電子的な調整が可能なメモリアレイ或いはＸ線撮像アレイのメモリセル或いは画素となっている。
【０００３】
　概して、ダイオードや薄膜トランジスタ（ＴＦＴ）のような、少なくとも１つのスイッチング或いは絶縁デバイスは、各アレイ素子或いは画素に対応している。絶縁デバイスは、各Ｘ・Ｙアドレス線間を適した電位に調整することで、個々の画素にアドレス指定が行われるようにする。このように、ＴＦＴｓとダイオードは、対応するメモリセル或いはコンデンサを作動させる、或いはそのアドレス指定を行うスイッチング素子として作用する。
【０００４】
　公知技術の画素アレイを含む撮像装置は、ここでは参考として取り入れる。（特許文献１、２、３参照）例えば、図１、２Ａ、２Ｂ及び２Ｃで示すように、既に開示されているＸ線撮像装置は、画素アレイを含み、各画素はＴＦＴと２つの容量部分Ｃｓを含むコンデンサを含む。（特許文献３参照）
　図１は、デジタルＸ線撮影画像を取り込むことに用いるＸ線検出装置を示している。Ｘ線検出装置は、スイッチング薄膜トランジスタ（ＴＦＴ）５とコンデンサ７をそれぞれに含む複数の画素３を含む。各画素３におけるコンデンサ７は、コンデンサの上電極として機能する電荷収集電極４と、コンデンサの下電極として機能する画素電極１１を含む。
【０００５】
　図２Ａは、公知のＸ線検出装置の上面図であり、図２Ｂは、図２ＡのＣ−Ｃ´線に沿った断面図である。図２Ａと図２Ｂで示すように、公知技術の各画素は、基板２００、ゲート電極２０５、ゲート線２０６、第１ゲート絶縁層２１０、下電極（画素電極）２１５、第２ゲート絶縁層２２０、α‐Ｓｉ層２２５、ｎ+α‐Ｓｉ層２３０、第１ビアホール２３５、ソース電極２４０、ドレイン電極２４５、データ線２５０、共通線２５５、平坦化層２６０、第２ビアホール２６５、第３ビアホール２７０、第４ビアホール２７５、及び上電極（電荷収集電極）２８０からなる。加えて、符号Ｃｓはコンデンサを示す。
【０００６】
　上記の公知のＸ線検出装置を製造する方法は、フォトリソグラフィ工程及びエッチング工程の７つのステップで構成される。つまり、７つのレクチル或いはマスクを必要とする。下記に、その製造過程のステップを簡潔に説明する。
【０００７】
　フォトリソグラフィ工程の第１ステップ：ゲート電極２０５とゲート線２０６を定義(define)する。
　フォトリソグラフィ工程の第２ステップ：下電極（画素電極）２１５を定義する。
【０００８】
　フォトリソグラフィ工程の第３ステップ：α‐Ｓｉ層２２５とｎ+α‐Ｓｉ層２３０を定義して、半導体の島構造を得る。
　フォトリソグラフィ工程の第４ステップ：第１ビアホール２３５を定義する。
【０００９】
　フォトリソグラフィ工程の第５ステップ：ソース電極２４０、ドレイン電極２４５、データ線２５０、及び共通線２５５を定義する。
　フォトリソグラフィ工程の第６ステップ：第２ビアホール２６５、第３ビアホール２７０、及び第４ビアホール２７５を定義する。
【００１０】
　フォトリソグラフィ工程の第７ステップ：上電極（電荷収集電極）２８０を定義する。
【特許文献１】米国特許第６０２０５９０号明細書
【特許文献２】米国特許第６０６０７１４号明細書
【特許文献３】米国特許第６１２４６０６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
　然しながら、公知のＸ線撮像装置を製造する方法には幾つかの欠点がある。
それを下記に分けて説明する。
（１）コンデンサＣｓの誘電層はＴＦＴの第２絶縁層２２０と同じなので、材質の厚みが違うと双方の要求に合わない。
（２）コンデンサＣｓは共通線２５５の上に配置していないので、面積の無駄である。
（３）下電極（画素電極）２１５は共通線２５５の下で電気接続するので、公知の方法は、ＴＦＴのグレイトーンマスクを用いるフォトリソグラフィ工程に適さない。
（４）図２Ｃによると、パッシベーション層２９０が平坦化層２６０とＴＦＴを保護するチャネルの間に形成される時、パッシベーション層２９０をパターン化してビアホール２９５を形成する更なるフォトリソグラフィ工程が必要である。
【００１２】
　このように、公知の方法は実際には８つのフォトリソグラフィ工程のステップを用いる。
　上記の問題を解決するために、本発明はイメージセンサを製造する方法を提供することを目的とする。
【００１３】
　また、本発明のもう１つの目的は、コンデンサと薄膜トランジスタ（ＴＦＴ）をそれぞれ含むＸ線検出アレイ素子を製造する方法を提供することである。
【課題を解決するための手段】
【００１４】
　上記の目的を達成するために、本発明は、好適な実施形態を挙げ、Ｘ線検出アレイ素子を製造する方法を提供する。それは、まずコンデンサ領域とトランジスタ領域を有する基板を提供する。それから、基板上に横方向に伸びるゲート線を形成し、そのゲート線はトランジスタ領域内にゲート電極を含む。ゲート絶縁層はゲート線、ゲート電極、及び基板上に形成する。半導体の島は、トランジスタ領域内のゲート絶縁層上に形成し、縦方向に伸びる共通線とデータ線は、ゲート絶縁層上に形成し、同時に半導体の島上にソース電極とドレイン電極を形成し、薄膜トランジスタ（ＴＦＴ）構造を形成し、ドレイン電極はデータ線と電気接続する。第１導電層は、コンデンサ領域のゲート絶縁層上に形成し、共通線を覆う。保護用のパッシベーション層は、ゲート絶縁層、第１導電層、ＴＦＴ構造、データ線、及びゲート線上に形成する。それから、第１ビアホールはパッシベーション層を貫通し、ソース電極の表面を露出させる。平坦化層はパッシベーション層上に形成し、第１ビアホールを充填する。第２ビアホールと第３ビアホールは平坦化層を貫通し、第２ビアホールは少なくともソース電極の表面を露出させ、第３ビアホールはコンデンサ領域のパッシベーション層の表面を露出させる。保護用の第２導電層は平坦化層の一部分上に形成し、ソース電極と電気接続する。このように、コンデンサ構造は、コンデンサ領域内で、第１導電層、パッシベーション層、及び第２導電層より構成される。
【００１５】
　本発明はまた、もう１つの好適な実施形態を挙げ、Ｘ線検出アレイ素子を製造する方法を提供する。それは、まずコンデンサ領域とトランジスタ領域を有する基板を提供する。それから、横方向に伸びるゲート線を基板上に形成し、そのゲート線はトランジスタ領域内のゲート電極を含む。ゲート絶縁層はゲート線、ゲート電極、及び基板上に形成する。半導体層はゲート絶縁層上に形成し、第１導電層は半導体層上に形成する。それから、グレイトーンのフォトリソグラフィ工程を用い、第１導電層と半導体層の一部分を取り除き、第１半導体の島上に縦方向に伸びる共通線を形成し、同時にソース電極、ドレイン電極、及び縦方向に伸びるデータ線を第２半導体の島上に形成し、薄膜トランジスタ（ＴＦＴ）構造を形成し、ドレイン電極はデータ線と電気接続する。第２導電層は、コンデンサ領域のゲート絶縁層上に形成し、共通線を覆う。保護用のパッシベーション層は、ゲート絶縁層、第２導電層、ＴＦＴ構造、データ線、及びゲート線上に形成する。それから、第１ビアホールはパッシベーション層を貫通し、ソース電極の表面を露出させる。平坦化層はパッシベーション層上に形成し、第１ビアホールを充填する。第２ビアホールと第３ビアホールは平坦化層を貫通し、第２ビアホールはソース電極の表面を少なくとも露出させ、第３ビアホールはコンデンサ領域のパッシベーション層の表面を露出させる。保護用の第３導電層は平坦化層の一部分上に形成し、ソース電極と電気接続する。このように、コンデンサ構造は、コンデンサ領域内で、第２導電層、パッシベーション層、及び第３導電層より構成される。
【発明の効果】
【００１６】
　公知技術と比較すると、本発明は下記の優れた点を持ち、それを４項目に分けて説明する。
（１）コンデンサＣｓの誘電層はＴＦＴのゲート絶縁層と異なるので、双方が異なる材質や厚さでも構わない。
（２）コンデンサＣｓは共通線の上に位置するので、デバイスの面積を減少させることができる。
（３）下電極（画素電極）は、共通線の下で電気接続しないので、本発明の製造方法は、グレイトーンマスクを用いるフォトリソグラフィ工程に適している。
（４）パッシベーション層は、同時にコンデンサＣｓの誘電層とＴＦＴチャネルの保護層になるので、本発明の製造方法は、保護層を形成する更なるフォトリソグラフィ工程を必要とせず、それゆえコスト削減をすることができ、公知技術の欠点を改善することができる。
【発明を実施するための最良の形態】
【００１７】
　上述した本発明の目的、特徴、及び長所をいっそう明瞭にするため、以下に本発明の好ましい実施の形態を挙げ、図を参照しながらさらに詳しく説明する。
　図の中で、同じ参照符号は、幾つかの形態を通して同じ素子であることを示している。
【００１８】
　（第１の実施形態）
　図３Ａ〜図９Ａは、本発明の第１実施形態による図３Ｂ〜図９ＢのＣ−Ｃ´線に沿ったＸ線検出アレイ素子の断面図である。そして、図３Ｂ〜図９Ｂは、本発明の第１実施形態によるＸ線検出アレイ素子の上面図である。説明を簡潔にするため、付随する図は基板の１つの画素領域のみを示している。当然、代表的なアレイの画素領域の数は非常に多いものである。
【００１９】
　図３Ａと図３Ｂによると、まず、コンデンサ領域３０１とトランジスタ領域３０２を有する、例えばガラス基板である基板３００を提供する。それから、堆積法とフォトリソグラフィ工程の第１ステップ（（以下、ＰＥＰ−I（first photo engraving process）とも呼ぶ）を行って、基板３００上に横方向に伸びるゲート線３１０を形成する。ゲート線３１０は、トランジスタ領域３０２内のゲート電極３２０を含む。
【００２０】
　ここで、図３Bにおいて、トランジスタ領域３０２にてゲート線３１０は突起部３２０を有しており、この突起部３２０がゲート電極３２０として提供されるということに注意されたい。しかし、本発明は、ゲート電極の位置を制限するものではない。例えば、図９Ｃと図９Ｄで示すように、トランジスタ領域３０２内に位置したゲート線３１０は、また、ゲート電極３２０となることができる。図９Ｃと図９Ｄは、第１実施形態の変形例を示している。
【００２１】
　図３Ａと図３Ｂでは、第１実施形態のゲート絶縁層３３０は、ゲート線３１０、ゲート電極３２０、及び基板３００上に形成される。金属であり得るゲート線３１０とゲート電極３２０は、堆積法により形成する。そして、ＳｉＯ2層、ＳｉＮｘ層、或いはＳｉＯＮ層であり得るゲート絶縁層３３０は、堆積法により形成する。
【００２２】
　図４Ａと図４Ｂでは、アモルファスシリコン層（α-Ｓｉ層、表示しない）は、ゲート絶縁層３３０上に堆積され、それからドープドアモルファスシリコン層（ｎ+α-Ｓｉ層、表示しない）はアモルファスシリコン層（α-Ｓｉ層）上に堆積される。次ぎに、フォトリソグラフィ工程の第２ステップ（ＰＥＰ−II）を行って、ドープドアモルファスシリコン層（ｎ+α-Ｓｉ層）の一部分とアモルファスシリコン層（α-Ｓｉ層）をエッチングして、トランジスタ領域３０２内のゲート絶縁層３３０上に半導体の島を形成する。このように、半導体の島は、パターン化されたα-Ｓｉ層４１０とパターン化されたｎ+α-Ｓｉ層４２０で構成される。
【００２３】
　図５Ａと図５Ｂでは、ゲート絶縁層３３０と半導体の島上に導電層（表示しない）を堆積する。それから、フォトリソグラフィ工程の第３ステップ（ＰＥＰ−III）を行って、導電層（表示なし）の一部分を取り除き、ゲート絶縁層３３０上に縦方向に伸びる共通線５１０とデータ線５２０を形成する。同時に、ｎ+α-Ｓｉ層４２０上にソース電極５３０とドレイン電極５４０を形成する。それから、ソース電極５３０とドレイン電極５４０をマスクとして用い、ｎ+α-Ｓｉ層４２０の一部分をエッチングして、α-Ｓｉ層４１０の表面一部分を露出させる。このように、トランジスタ領域３０２内に薄膜トランジスタ（ＴＦＴ）構造を形成し、また、ドレイン電極５４０はデータ線５２０と電気接続する。
【００２４】
　図６Ａと図６Ｂでは、堆積法とフォトリソグラフィ工程の第４ステップ（ＰＥＰ−IV）を行って、コンデンサ領域３０１内のゲート絶縁層３３０上に第１導電層６１０を形成し、共通線５１０を覆う。インジウムスズ酸化物（ＩＴＯ）層或いはインジウム亜鉛酸化物（ＩＺＯ）層であり得る第１導電層６１０は堆積法に形成され、下電極或いは画素電極とされる。
【００２５】
　図７Ａと図７Ｂでは、ゲート絶縁層３３０、第１導電層６１０、ＴＦＴ構造、データ線５２０、及びゲート線３１０上に保護用の（conformal）パッシベーション層７１０を形成する。それから、フォトリソグラフィ工程の第５ステップ（ＰＥＰ−V）を行って、第１ビアホール７２０をパッシベーション層７１０に貫通させ、ソース電極５３０の表面を露出させる。パッシベーション層７１０は、ＳｉＮｘ層のような誘電層で、コンデンサＣｓの誘電層とされる。
【００２６】
　図８Ａと図８Ｂでは、パッシベーション層７１０上に平坦化層８１０を形成し、第１ビアホール７２０を充填させる。それから、フォトリソグラフィ工程の第６ステップ（ＰＥＰ−VI）を行って、第２ビアホール８２０と第３ビアホール８３０を平坦化層８１０に貫通させる。第２ビアホール８２０は、ソース電極５３０の表面を少なくとも露出させ、第３ビアホール８３０は、コンデンサ領域３０１内のパッシベーション層７１０の表面を露出させる。スピンオンガラス（ＳＯＧ）層或いは有機層（例えばフォトレジスト層）であり得る平坦化層８１０は、スピンコーティング法により形成する。
【００２７】
　図９Ａと図９Ｂでは、堆積法とフォトリソグラフィ工程の第７ステップ（ＰＥＰ−VII）を行って、平坦化層８１０の一部分上に保護用の第２導電層９１０を形成し、ソース電極５３０と電気接続する。インジウムスズ酸化物（ＩＴＯ）層或いはインジウム亜鉛酸化物（ＩＺＯ）層であり得る第２導電層９１０は、堆積法により形成し、上電極或いは電荷収集電極とされる。このように、コンデンサＣｓは、コンデンサ領域３０１内に第１導電層６１０、パッシベーション層７１０、及び第２導電層９１０で構成される。
【００２８】
　（第１実施形態の変形例）
　図９Ｃは、本発明の第１実施形態の変形例による図９ＤのＤ−Ｄ´線に沿った断面図である。そして、図９Ｄは、本発明の第１実施形態の変形例による上面図である。図９Ｃと図９Ｄの素子は、図９Ａと図９Ｂと同じ参照符号を繰り返し用いる。また、構成する材質は前述と同じなので、簡潔にするために省略する。
【００２９】
　図９Ｃと図９Ｄでは、まず、コンデンサ領域３０１とトランジスタ領域３０２を有する基板３００を提供する。それから、基板３００上に横方向に伸びるゲート線３１０を形成する。ゲート線３１０は、トランジスタ領域３０２内のゲート電極３２０を含む。
【００３０】
　次ぎに、ゲート線３１０、ゲート電極３２０、及び基板３００上にゲート絶縁層３３０を形成する。それから、ゲート絶縁層３３０の一部分上にα-Ｓｉ層４１０とｎ+α-Ｓｉ層４２０を形成する。このように、半導体の島は、α-Ｓｉ層４１０とｎ+α-Ｓｉ層４２０で構成される
　次ぎに、ゲート絶縁層３３０上に縦方向に伸びる共通線５１０とデータ線５２０を形成し、同時に、ｎ+α-Ｓｉ層４２０上にソース電極５３０とドレイン電極５４０を形成する。それから、ソース電極５３０とドレイン電極５４０をマスクとして用い、ｎ+α-Ｓｉ層４２０の一部分をエッチングして、α-Ｓｉ層４１０の表面一部分を露出させる。このように、薄膜トランジスタ（ＴＦＴ）構造はゲート線３１０上に横たわり、また、ドレイン電極５４０はデータ線５２０と電気接続する。次ぎに、第１導電層６１０をコンデンサ領域３０１内のゲート絶縁層３３０上に形成し、共通線５１０を覆う。そして、第１導電層６１０は下電極或いは画素電極とされる。
【００３１】
　次ぎに、ゲート絶縁層３３０、第１導電層６１０、ＴＦＴ構造、データ線５２０、及びゲート線３１０上に保護用のパッシベーション層７１０を形成する。それから、フォトリソグラフィ工程によって、第１ビアホール７２０をパッシベーション層７１０に貫通させ、ソース電極５３０の表面を露出させる。そして、パッシベーション層７１０は、コンデンサＣｓの誘電層となる。
【００３２】
　次ぎに、パッシベーション層７１０上に平坦化層８１０を形成し、第１ビアホール７２０を充填させる。それから、フォトリソグラフィ工程によって、第２ビアホール８２０´と第３ビアホール８３０を、平坦化層８１０に貫通させる。第２ビアホール８２０´は、ソース電極５３０の表面とトランジスタ領域３０２内のパッシベーション層７１０の表面を露出させる。そして、第３ビアホール８３０は、コンデンサ領域３０１内のパッシベーション層７１０の表面を露出させる。
【００３３】
　次ぎに、保護用の第２導電層９１０は、平坦化層８１０の一部分上に形成され、ソース電極５３０と電気接続する。そして、第２導電層９１０は、上電極或いは電荷収集電極となる。このように、コンデンサＣｓは、コンデンサ領域３０１内に第１導電層６１０、パッシベーション層７１０、及び第２導電層９１０で構成される。
【００３４】
　（第２の実施形態）
　図１０Ａ〜図１６Ａは、本発明の第２実施形態による図１０Ｂ〜図１６ＢのＣ−Ｃ´線に沿ったＸ線検出アレイ素子の断面図である。そして、図１０Ｂ〜図１６Ｂは、本発明の第２実施形態によるＸ線検出アレイ素子の上面図である。説明を簡潔にするため、付随する図は基板の１つの画素領域のみを示している。当然、代表的なアレイの画素領域の数は非常に多いものである。
【００３５】
　図１０Ａ〜図１０Ｂでは、まず、コンデンサ領域１００１とトランジスタ領域１００２を有する、例えばガラス基板である基板１０００を提供する。それから、堆積法とフォトリソグラフィ工程の第１ステップ（以下、ＰＥＰ−I（first photo engraving process）とも呼ぶ）を行って、基板１０００上に横方向に伸びるゲート線１０１０を形成する。ゲート線１０１０は、トランジスタ領域１００２内のゲート電極１０２０を含む。
【００３６】
　ここで、図１０Ｂでは、ゲート線１０１０は、トランジスタ領域１００２において突起部１０２０を有し、この突起部がゲート電極１０２０になるということに注意されたい。しかし、本発明は、ゲート電極の位置を制限するものではない。例えば、トランジスタ領域１００２内に位置したゲート線１０１０は、ゲート電極１０２０となることができる。その説明は第１実施形態の変形例と似ているので、ここでは再度説明しない。
【００３７】
　図１１Ａ〜図１１Ｂでは、ゲート線１０１０、ゲート電極１０２０、及び基板１０００上にゲート絶縁層１１１０を形成する。金属層であり得るゲート線１０１０とゲート電極１０２０は、堆積法により形成する。そして、ＳｉＯ2層、ＳｉＮｘ層、及びＳｉＯＮ層であり得るゲート絶縁層１１１０は、堆積法により形成する。それから、ゲート絶縁層１１１０上にα-Ｓｉ層１１２０とｎ+α-Ｓｉ層１１３０を順次堆積する。それから、ｎ+α-Ｓｉ層１１３０上に第１導電層１１４０を形成する。金属層であり得る第１導電層１１４０は、堆積法により形成する。それから、堆積法とフォトリソグラフィ工程の第２ステップ（ＰＥＰ−II）を行って、第１導電層１１４０上にグレイトーンのフォトレジストパターン（slit photoresist patternとも呼ばれる）１１５０を形成する。
【００３８】
　図１２Ａ〜図１２Ｂでは、グレイトーンのフォトレジストパターン１１５０をマスクとして用いてエッチングして、第１導電層１１４０、ｎ+α-Ｓｉ層１１３０、及びα-Ｓｉ層１１２０の一部分を取り除き、残ったα-Ｓｉ層１１２０´と残ったｎ+α-Ｓｉ層１１３０´で構成される第１半導体の島１２２０上に縦方向に伸びる共通線１２１０を形成する。そして同時に、残ったα-Ｓｉ層１１２０´´と残ったｎ+α-Ｓｉ層１１３０´´で構成される第２半導体の島１２６０上に、ソース電極１２３０、ドレイン電極１２４０、及び縦方向に伸びるデータ線１２５０を形成する。このように、薄膜トランジスタ（ＴＦＴ）構造は形成され、またドレイン電極１２４０はデータ線１２５０と電気接続する。
【００３９】
　図１３Ａと図１３Ｂでは、堆積法とフォトリソグラフィ工程の第３ステップ（ＰＥＰ−III）を行って、コンデンサ領域１００１内のゲート絶縁層１１１０上に第２導電層１３１０を形成し、共通線１２１０を覆う。インジウムスズ酸化物（ＩＴＯ）層或いはインジウム亜鉛酸化物（ＩＺＯ）層であり得る第２導電層１３１０を堆積法により形成し、下電極或いは画素電極とする。
【００４０】
　図１４Ａと図１４Ｂでは、ゲート絶縁層１１１０、第１導電層１３１０、ＴＦＴ構造、データ線１２５０、及びゲート線１０１０上に保護用のパッシベーション層１４１０を形成する。それから、フォトリソグラフィ工程の第４ステップ（ＰＥＰ−IV）を行って、第１ビアホール１４２０をパッシベーション層１４１０に貫通させ、ソース電極１２３０の表面を露出させる。パッシベーション層１４１０は、ＳｉＮｘ層のような誘電層で、コンデンサＣｓの誘電層とされる。
【００４１】
　図１５Ａと図１５Ｂでは、パッシベーション層１４１０上に平坦化層１５１０を形成し、第１ビアホール１４２０を充填させる。それから、フォトリソグラフィ工程の第５ステップ（ＰＥＰ−V）を行って、第２ビアホール１５２０と第３ビアホール１５３０を平坦化層１５１０に貫通させる。第２ビアホール１５２０は、ソース電極１２３０の表面を少なくとも露出させ、第３ビアホール１５３０は、コンデンサ領域１００１内のパッシベーション層１４１０の表面を露出させる。スピンオンガラス（ＳＯＧ）層或いは有機層（例えばフォトレジスト層）であり得る平坦化層１５１０は、スピンコーティング法により形成される。
【００４２】
　図１６Ａと図１６Ｂでは、堆積法とフォトリソグラフィ工程の第６ステップ（ＰＥＰ−VI）を行って、平坦化層１５１０の一部分上に保護用の第３導電層１６１０を形成して、ソース電極１２３０と電気接続させる。インジウムスズ酸化物（ＩＴＯ）層或いはインジウム亜鉛酸化物（ＩＺＯ）層であり得る第３導電層１６１０を堆積法により形成し、上電極或いは電荷収集電極とする。このように、コンデンサＣｓは、コンデンサ領域１００１内に第２導電層１３１０、パッシベーション層１４１０、及び第３導電層１６１０で構成される。
【図面の簡単な説明】
【００４３】
【図１】各画素がスイッチングＴＦＴとコンデンサをそれぞれに含む公知の撮像装置アレイの回路図面である。
【図２Ａ】公知のＸ線検出画素の透視上面図である。
【図２Ｂ】図２ＡのＣ−Ｃ´線に沿った断面図である。
【図２Ｃ】公知技術の工程により、平坦化層とＴＦＴの間に形成されたパッシベーション層を示す断面図である。
【図３Ａ】図３ＢのＣ−Ｃ´線に沿った断面図である。
【図３Ｂ】本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。
【図４Ａ】図４ＢのＣ−Ｃ´線に沿った断面図である。
【図４Ｂ】本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。
【図５Ａ】図５ＢのＣ−Ｃ´線に沿った断面図である。
【図５Ｂ】本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。
【図６Ａ】図６ＢのＣ−Ｃ´線に沿った断面図である。
【図６Ｂ】本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。
【図７Ａ】図７ＢのＣ−Ｃ´線に沿った断面図である。
【図７Ｂ】本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。
【図８Ａ】図８ＢのＣ−Ｃ´線に沿った断面図である。
【図８Ｂ】本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。
【図９Ａ】図９ＢのＣ−Ｃ´線に沿った断面図である。
【図９Ｂ】本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。
【図９Ｃ】図９ＤのＤ−Ｄ´線に沿った断面図である。
【図９Ｄ】本発明の第１実施形態の変形例による透視上面図である。
【図１０Ａ】図１０ＢのＣ−Ｃ´線に沿った断面図である。
【図１０Ｂ】本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。
【図１１Ａ】図１１ＢのＣ−Ｃ´線に沿った面図である。
【図１１Ｂ】本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。
【図１２Ａ】図１２ＢのＣ−Ｃ´線に沿った断面図である。
【図１２Ｂ】本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。
【図１３Ａ】図１３ＢのＣ−Ｃ´線に沿った断面図である。
【図１３Ｂ】本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。
【図１４Ａ】図１４ＢのＣ−Ｃ´線に沿った断面図である。
【図１４Ｂ】本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。
【図１５Ａ】図１５ＢのＣ−Ｃ´線に沿った断面図である。
【図１５Ｂ】本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。
【図１６Ａ】図１６ＢのＣ−Ｃ´線に沿った断面図である。
【図１６Ｂ】本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。
【符号の説明】
【００４４】
　３００…基板、３０１…コンデンサ領域、３０２…トランジスタ領域、３１０…ゲート線、３２０…ゲート電極、３３０…ゲート絶縁層、４１０…α-Ｓｉ層、４２０…ｎ+α-Ｓｉ層、５１０…共通線、５２０…データ線、５３０…ソース電極、５４０…ドレイン電極、６１０…下電極（画素電極）、７１０…パッシベーション層、７２０…第１ビアホール、８１０…平坦化層、８２０、８２０´…第２ビアホール、８３０…第３ビアホール、９１０…上電極（電荷収集電極）、１０００…基板、１００１…コンデンサ領域、１００２…トランジスタ領域、１０１０…ゲート線、１０２０…ゲート電極、１１１０…ゲート絶縁層、１１２０…α-Ｓｉ層、１１３０…ｎ+α-Ｓｉ層、１１４０…第１導電層、１１５０…グレイトーンのフォトレジストパターン、１２１０…共通線、１２２０…第１半導体の島、１２３０…ソース電極、１２４０…ドレイン電極、１２５０…データ線、１２６０…第２半導体の島、１３１０…下電極（画素電極）、１４１０…パッシベーション層、１４２０…第１ビアホール、１５１０…平坦化層、１５２０…第２ビアホール、１５３０…第３ビアホール、１６１０…上電極（電荷収集電極）、Ｃｓ…コンデンサ。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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