(57)【要約】【課題】層間絶縁膜の埋め込み不良が発生しないようにする。【解決手段】制御ゲート電極ＣＧ上に形成されたシリコン酸化膜２０６の側壁部分に、なだらかな形状のサイドウォール２１２を形成する。このサイドウォール２１２があることにより、制御ゲート電極ＣＧと浮遊ゲート電極ＦＧとから構成されるメモリセルの間に、層間絶縁膜１５０を埋め込む際に、層間絶縁膜１５０が入り込みやすくなり、層間絶縁膜１５０の埋め込み不良が発生しにくくなる。【選択図】　図２７
2004063789.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、浮遊ゲート電極材料膜を形成する工程と、
前記浮遊ゲート電極材料膜上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、制御ゲート電極材料膜を形成する工程と、
前記制御ゲート電極材料膜上に、第１方向に延びるスリットを有する第１のマスク材を形成する工程と、
前記第１のマスク材の側壁部分に、サイドウォールを形成する工程と、
前記第１のマスク材と前記サイドウォールとをマスクとして用いて、前記制御ゲート電極材料膜と前記第２の絶縁膜と前記浮遊ゲート電極材料膜とをエッチングして、浮遊ゲート電極と制御ゲート電極とを有するメモリセルを形成する工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記制御ゲート電極材料膜は、タングステンシリサイド膜を含んでいる、ことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１のマスク材を形成する工程、及び、前記サイドウォールを形成する工程の少なくとも一方は、６００℃以下の工程である、ことを特徴とする請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第１のマスク材を形成する工程は、６００℃以上の工程であり、
前記第１のマスク材を形成する工程の後、前記サイドウォールを形成する工程の前に、窒素雰囲気で熱処理する工程を、さらに備えていることを特徴とする請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記サイドウォールを形成する工程は、６００℃以上の工程である、ことを特徴とする請求項４に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記第１のマスク材は、シリコン酸化膜により構成されており、前記サイドウォールもシリコン酸化膜により構成されている、ことを特徴とする請求項１乃至請求項５のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記第１のマスク材は、シリコン窒化膜により構成されており、前記サイドウォールもシリコン窒化膜により構成されている、ことを特徴とする請求項１乃至請求項５のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記第１のマスク材は、シリコン酸化膜とシリコン窒化膜とのうちの一方により構成されており、前記サイドウォールはシリコン酸化膜とシリコン窒化膜とのうちの他方により構成されている、ことを特徴とする請求項１乃至請求項５のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記浮遊ゲート電極材料膜上に、前記第１方向と交差する方向である第２方向に沿ってスリットを有する第２のマスク材を形成する工程と、
前記第２のマスク材をマスクとして用いて、前記浮遊ゲート電極材料膜をエッチングする工程と、
をさらに備えることを特徴とする請求項１乃至請求項８のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記制御ゲート電極材料膜は、高融点金属シリサイド膜を含んでいる、ことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記メモリセルを形成する工程の後に、前記各メモリセルを覆い、且つ、前記各メモリセルの間を埋める層間絶縁膜を形成する工程を、さらに備えることを特徴とする請求項１乃至請求項１０のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
電気的に書き換え可能な複数のメモリセルを有する不揮発性半導体記憶装置であって、各メモリセルは、
半導体基板上に形成された、第１の絶縁膜と、
前記ゲート絶縁膜上に形成された、浮遊ゲート電極と、
前記浮遊ゲート電極上に形成された、第２の絶縁膜と、
前記第２の絶縁膜上に形成された、制御ゲート電極と、
前記制御ゲート電極上に形成された、第３の絶縁膜と、
前記第３の絶縁膜の側壁部分で、且つ、前記制御ゲート電極に形成された段差部分に形成された、サイドウォールと、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
前記各メモリセルを覆い、且つ、前記各メモリセルの間を埋める層間絶縁膜を、さらに備えることを特徴とする請求項１２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置に関し、特に、層間絶縁膜を形成する際にメモリセルの間の埋め込み不良を発生しにくくした不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の１つの種類として、浮遊ゲート電極と制御ゲート電極とが積層されて形成された電気的書き換え可能なメモリセルを有する不揮発性半導体記憶装置がある。特に、複数のメモリセルを、各メモリセルのソース／ドレイン拡散領域を隣接するもの同士で共用する形で直列接続してＮＡＮＤ型メモリセルを構成したＮＡＮＤ型の不揮発性半導体記憶装置は、高集積化ができるものとして注目されている。
【０００３】
図１は、ＮＡＮＤ型メモリセルの等価回路を示す図であり、図２は、その平面レイアウトを示す図である。図１に示すように、ＮＡＮＤ型メモリセルにおいては、浮遊ゲート電極と制御ゲート電極とが積層されたメモリセルＣＧ１．１、ＣＧ２．１、ＣＧ３．１、…、ＣＧｎ．１が直列に接続されている。また、これらのメモリセル列の一端側にあるメモリセルＣＧ１．１のドレイン拡散層は、選択用のトランジスタＳＧ１．１を介して、ビット線コンタクトにより、ビット線ＢＬ１に接続されている。一方、これらのメモリセル列の他端側にあるメモリセルＣＧｎ．１のソース拡散層は、選択用のトランジスタＳＧ２．１を介して、ソース線コンタクトにより、ソース線Ｓに接続されている。このようなメモリセルが複数個マトリックス状に配置されて、メモリセルアレイが構成されている。
【０００４】
図２に示すように、各メモリセルは、半導体基板の同一ウェル上に形成されており、メモリセルＣＧ１．１、ＣＧ２．１、ＣＧ３．１、…、ＣＧｎ．１（メモリセルＣＧ１．２、ＣＧ２．２、ＣＧ３．２、…、ＣＧｎ．２）の制御ゲート電極は、ビット線方向と交差する方向に連続的に形成されて、ワード線ＷＬ１、ＷＬ２、…、ＷＬｎを構成する。選択用のトランジスタＳＧ１．１、ＳＧ２．１（トランジスタＳＧ１．２、ＳＧ２．２）の制御ゲート電極も、同様に、ワード線方向に連続的に形成されて、選択線ＳＬ１、ＳＬ２を構成する。各メモリセルの浮遊ゲート電極は、破線のハッチングで示すように、各メモリセル毎に分離独立して形成されている。
【０００５】
このような不揮発性半導体記憶装置の製造方法としては、例えば、特開２００２−８３８８４号公報、特開２０００−１７４１４５号公報などが存在する。この特開２００２−８３８８４号公報に開示されている不揮発性半導体記憶装置の製造方法を、図３乃至図１６に基づいて説明する。
【０００６】
図３乃至図１３、及び、図１５は、図２に示す不揮発性半導体記憶装置のＡ−Ａ’断面図であり、図１４及び図１６は、図２に示す不揮発性半導体記憶装置のＢ−Ｂ’断面図である。
【０００７】
まず、図３に示すように、シリコン基板等の半導体基板１００上に、ゲート絶縁膜となる第１のシリコン酸化膜１０２を形成する。本実施形態においては、この第１のシリコン酸化膜１０２は、１０ｎｍの膜厚で形成される。続いて、この第１のシリコン酸化膜１０２上に、第１の多結晶シリコン膜１０４を形成する。本実施形態においては、この第１の多結晶シリコン膜１０４は、６０ｎｍの膜厚で形成される。次に、この第１の多結晶シリコン膜１０４上に、シリコン窒化膜１０６を形成し、このシリコン窒化膜１０６上に、第２のシリコン酸化膜１０８を形成する。
【０００８】
次に、図４に示すように、この第２のシリコン酸化膜１０８上に、フォトレジスト１１０を塗布して、光蝕刻法により、このフォトレジスト１１０にビット線方向に延びるスリットを形成する。続いて、このフォトレジスト１１０をマスクとして用いて、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法により、第２のシリコン酸化膜１０８と、シリコン窒化膜１０６とを、エッチングする。
【０００９】
次に、図５に示すように、Ｏ２プラズマ中にこの半導体基板１００をさらし、フォトレジスト１１０を除去するとともに、第２のシリコン酸化膜１０８をマスクとして用いて、第１の多結晶シリコン膜１０４と、第１のシリコン酸化膜１０２と、半導体基板１００をエッチングして、半導体基板１００に溝１１２を形成する。続いて、この半導体基板１００を酸化雰囲気で加熱し、第３のシリコン酸化膜１１４を形成する。本実施形態においては、この第３のシリコン酸化膜１１４は、６ｎｍの膜厚で形成される。続いて、ＨＤＰ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）法により、半導体基板１００の溝１１２を埋めるように、第４のシリコン酸化膜１１６を形成する。
【００１０】
次に、図６に示すように、ＣＭＰ（ｃｈｅｍｉｃａｌ　ｍｅｃｈａｎｉｃａｌ　ｐｏｌｉｓｈ）法により、第４のシリコン酸化膜１１６を研磨して、平坦化する。この研磨は、シリコン窒化膜１０６の途中まで行われる。続いて、この半導体基板１００を、窒素雰囲気中で加熱する。
【００１１】
次に、図７に示すように、ＮＨ４Ｆ溶液に浸した後、１５０℃のリン酸処理によるウェットエッチングにより、シリコン窒化膜１０６を除去する。これにより、第３のシリコン酸化膜１１４と第４のシリコン酸化膜１１６から、ＳＴＩ（ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌａｔｉｏｎ）素子分離領域が形成される。
【００１２】
次に、図８に示すように、ＬＰＣＶＤ（ｌｏｗ　ｐｒｅｓｓｕｒｅ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法により、この半導体装置上に、リンが添加された第２の多結晶シリコン膜１２０を形成し、この第２の多結晶シリコン膜１２０の上に、第５のシリコン酸化膜１２２を形成する。続いて、この第５のシリコン酸化膜１２２の上に、フォトレジスト１２４を塗布して、光蝕刻法により、フォトレジスト１２４にビット線方向に延びるスリットを形成する。
【００１３】
次に、図９に示すように、このフォトレジスト１２４をマスクとして用いて、ＲＩＥ法により、第５のシリコン酸化膜１２２をエッチングする。続いて、Ｏ２プラズマ中にシリコン基板１００をさらして、フォトレジスト１２４を除去する。続いて、ＬＰＣＶＤ法により、第６のシリコン酸化膜１２６を形成する。
【００１４】
次に、図１０に示すように、この第６のシリコン酸化膜１２６をエッチバックすることにより、第５のシリコン酸化膜１２２の側壁部分にサイドウォール１２６ａを形成する。このサイドウォール１２６ａと第５のシリコン酸化膜１２２とにより、ビット線方向に延びるスリットを有するマスク材が形成される。
【００１５】
次に、図１１に示すように、サイドウォール１２６ａと第５のシリコン酸化膜１２２とをマスク材として用いて、第２の多結晶シリコン膜１２０をＲＩＥ法によりエッチングする。続いて、この半導体基板１００をＨＦ−Ｖａｐｏｒにさらして、サイドウォール１２６ａと第５のシリコン酸化膜１２２とを剥離する。これにより、後に浮遊ゲート電極ＦＧとなる、第１の多結晶シリコン膜１０４と第２の多結晶シリコン膜１２０とが、ビット線方向に分離される。
【００１６】
次に、図１２に示すように、絶縁膜として、ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）１３０をＬＰＣＶＤ法により形成し、酸化雰囲気で熱処理を施す。続いて、このＯＮＯ膜１３０上に、第３の多結晶シリコン膜１３２をＬＰＣＶＤ法により形成する。続いて、この第３の多結晶シリコン膜１３２上に、ＰＶＤ（ｐｈｙｓｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法により、タングステンシリサイド（ＷＳｉ）膜１３４を形成する。続いて、このタングステンシリサイド膜１３４上に、ＬＰＣＶＤ法により、第７のシリコン酸化膜１３６を形成する。本実施形態においては、この第７のシリコン酸化膜１３６は、２０ｎｍの膜厚で形成する。
【００１７】
次に、図１３及び図１４に示すように、フォトレジスト１４０を塗布して、光蝕刻法により、このフォトレジスト１４０を所望のパターンに加工する。すなわち、ワード線方向にスリットが開口したフォトレジスト１４０を、形成する。続いて、このフォトレジスト１４０をマスクとして用いて、ＲＩＥ法により、第７のシリコン酸化膜１３６をエッチングする。
【００１８】
次に、図１５及び図１６に示すように、フォトレジスト１４０を剥離する。続いて、第７のシリコン酸化膜１３６をマスク材として用いて、タングステンシリサイド膜１３４と、第３の多結晶シリコン膜１３２と、ＯＮＯ膜１３０と、第２の多結晶シリコン膜１２０と、第１の多結晶シリコン膜１０４を、エッチングする。これにより、タングステンシリサイド膜１３４と、第３の多結晶シリコン膜１３２と、ＯＮＯ膜１３０と、第２の多結晶シリコン膜１２０と、第１の多結晶シリコン膜１０４とが、ワード線方向に分離される。このため、タングステンシリサイド膜１３４と第３の多結晶シリコン膜１３２から、制御ゲート電極ＣＧが形成され、第１の多結晶シリコン膜１０４と第２の多結晶シリコン膜１２０とから、浮遊ゲート電極ＦＧが形成される。すなわち、これにより、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとを有する、不揮発性のメモリセルが形成される。
【００１９】
次に、酸化工程（ＲＴＯ）により、第１の多結晶シリコン膜１０４と第２の多結晶シリコン膜１２０と第３の多結晶シリコン膜１３２とにおけるワード線方向の側壁部分に、絶縁膜として酸化膜１６２を形成する。続いて、イオン打ち込みにより、ソース／ドレイン拡散領域１６０を形成する。続いて、各メモリセルを覆うように、絶縁膜としてシリコン窒化膜１６４を、４０ｎｍの膜厚で全体的に形成する。続いて、各メモリセルの間を埋めて、且つ、各メモリセルを覆うように、層間絶縁膜１５０を形成した後、この層間絶縁膜１５０を平坦化する。本実施形態においては、この層間絶縁膜１５０は、次のような工程で形成される。すなわち、窒素雰囲気で熱処理を施し、酸化処理により、第８のシリコン酸化膜を形成し、ＬＰＣＶＤ法により、第９のシリコン酸化膜を形成し、第２のシリコン窒化膜を形成する。続いて、ボロン（Ｂ）や燐（Ｐ）を添加した第１０のシリコン酸化膜を形成し、酸化雰囲気で熱処理を施す。この後、ＣＭＰにより平坦化することにより、層間絶縁膜１５０が形成される。
【００２０】
【発明が解決しようとする課題】
ところで、一般に、メモリセルの特性を改善するためには、ゲート電極の幅を広げることが好ましい。すなわち、図１６において、メモリセルの制御ゲート電極ＣＧの幅Ｗ１を広くし、及び、浮遊ゲート電極ＦＧの幅Ｗ１を広くすることが望ましい。しかし、ゲート電極の幅Ｗ１を広げると、その分、ゲート電極同士の間の幅Ｗ２が狭くなり、このゲート電極の間の埋め込み層間絶縁膜１５０の形成が困難になるという問題が生じる。すなわち、上述した層間絶縁膜１５０の形成の際に、埋め込み不良が発生しやすくなる。
【００２１】
そこで本発明は、前記課題に鑑みてなされたものであり、上述した層間絶縁膜を形成する際に、埋め込み不良を発生しにくくした不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、浮遊ゲート電極材料膜を形成する工程と、前記浮遊ゲート電極材料膜上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、制御ゲート電極材料膜を形成する工程と、前記制御ゲート電極材料膜上に、第１方向に延びるスリットを有する第１のマスク材を形成する工程と、前記第１のマスク材の側壁部分に、サイドウォールを形成する工程と、前記第１のマスク材と前記サイドウォールとをマスクとして用いて、前記制御ゲート電極材料膜と前記第２の絶縁膜と前記浮遊ゲート電極材料膜とをエッチングして、浮遊ゲート電極と制御ゲート電極とを有するメモリセルを形成する工程と、を備えることを特徴とする。
【００２３】
本発明に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルを有する不揮発性半導体記憶装置であって、各メモリセルは、半導体基板上に形成された、第１の絶縁膜と、前記ゲート絶縁膜上に形成された、浮遊ゲート電極と、前記浮遊ゲート電極上に形成された、第２の絶縁膜と、前記第２の絶縁膜上に形成された、制御ゲート電極と、前記制御ゲート電極上に形成された、第３の絶縁膜と、前記第３の絶縁膜の側壁部分で、且つ、前記制御ゲート電極に形成された段差部分に形成された、サイドウォールと、を備えることを特徴とする。
【００２４】
【発明の実施の形態】
〔第１実施形態〕
本発明の第１実施形態は、上述した図１６における第７のシリコン酸化膜１３６の肩部がなだらかになるように、別途、シリコン酸化膜からなるサイドウォールを形成することにより、その後にメモリセル間の幅Ｗ２に層間絶縁膜１５０を埋め込む際に、埋め込み不良が発生しにくいようにしたものである。より詳しくを、以下に説明する。
【００２５】
本実施形態に係る不揮発性半導体記憶装置の製造工程は、図１１までは、上述した従来技術と同様である。
【００２６】
この図１１の後、本実施形態においては、図１７に示すように、絶縁膜として、ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）２００をＬＰＣＶＤ法により形成し、８５０℃の酸化雰囲気で熱処理を施す。続いて、このＯＮＯ膜２００上に、第３の多結晶シリコン膜２０２をＬＰＣＶＤ法により形成する。続いて、この第３の多結晶シリコン膜２０２上に、ＰＶＤ（ｐｈｙｓｉｃａｌ　ｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）法により、タングステンシリサイド（ＷＳｉ）膜２０４を形成する。続いて、６００℃〜７００℃の温度で、このタングステンシリサイド膜２０４上に、ＬＰＣＶＤ法により、第７のシリコン酸化膜２０６を形成する。本実施形態においては、この第７のシリコン酸化膜２０６は、絶縁膜の一例であり、２００ｎｍ〜３００ｎｍの膜厚で形成する。
【００２７】
次に、図１８及び図１９に示すように、フォトレジスト２０８を塗布して、光蝕刻法により、所望のパターンに加工する。すなわち、ワード線方向にスリットが開口されたフォトレジスト２０８を形成する。続いて、このフォトレジスト２０８をマスクとして用いて、ＲＩＥ法により、第７のシリコン酸化膜２０６をエッチングする。この際、タングステンシリサイド膜２０４も、オーバーエッチングされる。これにより、第７のシリコン酸化膜２０６に、ワード線方向に延びるスリットが形成される。
【００２８】
次に、図２０及び図２１に示すように、フォトレジスト２０８を除去する。続いて、ＬＰＣＶＤ法により、６００℃以下で、シリコン酸化膜２１０を形成する。本実施形態においては、このシリコン酸化膜２１０は、絶縁膜の一例であり、２０ｎｍの膜厚で形成する。ここで、シリコン酸化膜２１０を６００℃以下で形成するのは、次のような理由によるものである。すなわち、第７のシリコン酸化膜２０６を形成する際に、既にこの不揮発性半導体記憶装置のタングステンシリサイド膜２０４は、６００℃以上の温度である６００℃〜７００℃の温度に曝されている。このため、タングステンシリサイド（ＷＳｉ）膜２０４の表面側のシリコン（Ｓｉ）が既に酸素と反応してしまっており、未反応のシリコン（Ｓｉ）が表面側に残されていなくなっている。この状態で、タングステンシリサイドが酸素と反応してしまう温度である６００℃以上の温度により、シリコン酸化膜２１０を形成すると、タングステンシリサイド（ＷＳｉ）膜２０４のタングステン（Ｗ）が酸素と反応してしまい、異常酸化物（Ｗ２Ｏ３）がタングステンシリサイド膜２０４に形成されてしまう。
【００２９】
そこで、本実施形態においては、シリコン酸化膜２１０を、タングステンシリサイドが酸素とほとんど反応しない６００℃以下の温度のＬＰＣＶＤ法により、形成することとしているのである。このような観点からすれば、シリコン酸化膜２１０を形成する際の温度の下限は、特に制限のあるものではないが、ＬＰＣＶＤ法によりシリコン酸化膜２１０を形成し得るだけの温度以上である必要がある。
【００３０】
次に、図２２及び図２３に示すように、シリコン酸化膜２１０をエッチバックすることにより、第７のシリコン酸化膜２０６における各スリットの側壁部分に、サイドウォール２１２を形成する。すなわち、シリコン酸化膜２１０を全体的にエッチバックすることにより、自己整合的に、このシリコン酸化膜２１０をサイドウォール２１２とする。
【００３１】
次に、図２４及び図２５に示すように、第７のシリコン酸化膜２０６とシリコン酸化膜から構成されたサイドウォール２１２とをマスク材として用いて、タングステンシリサイド膜２０４と、第３の多結晶シリコン膜２０２と、ＯＮＯ膜２００と、第２の多結晶シリコン膜１２０と、第１の多結晶シリコン膜１０４とを、エッチングする。これにより、タングステンシリサイド膜２０４と、第３の多結晶シリコン膜２０２と、ＯＮＯ膜２００と、第２の多結晶シリコン膜１２０と、第１の多結晶シリコン膜１０４とが、ワード線方向に分離される。このため、タングステンシリサイド膜２０４と第３の多結晶シリコン膜２０２から構成された制御ゲート電極ＣＧが形成され、第２の多結晶シリコン膜１２０と第１の多結晶シリコン膜１０４とから構成された浮遊ゲート電極ＦＧが形成される。また、制御ゲート電極ＣＧのタングステンシリサイド膜２０４の上部には、階段状の段差が形成され、この段差部分上に、サイドウォール２１２が位置することとなる。
【００３２】
次に、図２６及び図２７に示すように、酸化工程（ＲＴＯ）により、第１の多結晶シリコン膜１０４と第２の多結晶シリコン膜１２０と第３の多結晶シリコン膜２０２とにおけるワード線方向の側壁部分に、絶縁膜として酸化膜２６２を形成する。続いて、イオン打ち込みにより、ソース／ドレイン拡散領域１６０を形成する。続いて、各メモリセルを覆うように、絶縁膜としてシリコン窒化膜２６４を、４０ｎｍの膜厚で全体的に形成する。
【００３３】
次に、メモリセルの間を埋めるように、層間絶縁膜１５０を形成する。この層間絶縁膜１５０を形成するための工程は、上述した従来技術と同様である。但し、本実施形態においては、制御ゲート電極ＣＧ上の第７のシリコン酸化膜２０６の肩部に、なだらかな形状のサイドウォール２１２が形成されている。このため、メモリセルの間の幅Ｗ２に層間絶縁膜１５０を形成する際に、層間絶縁膜１５０が埋め込みやすくなり、埋め込み不良が発生しにくくなる。
【００３４】
なお、本実施形態においては、第７のシリコン酸化膜２０６を、タングステンシリサイドが酸素と反応する６００℃以上の温度である６００℃〜７００℃の温度で形成し、シリコン酸化膜２１０を６００℃以下の温度で形成することとしたが、これを反対にしてもよい。すなわち、第７のシリコン酸化膜２０６を６００℃以下で形成し、シリコン酸化膜２１０を６００℃以上の温度である６００℃〜７００℃の温度で形成するようにしてもよい。さらには、第７のシリコン酸化膜２０６及びシリコン酸化膜２１０の双方を、６００℃以下の温度で形成するようにしてもよい。
【００３５】
〔第２実施形態〕
本発明の第２実施形態は、上述した第１実施形態を変形して、シリコン酸化膜２０６、２１０を、シリコン窒化膜で形成するようにしたものである。なお、本実施形態に係る不揮発性半導体記憶装置の製造工程も、図１１までは、上述した第１実施形態と同様である。
【００３６】
この図１１の後、本実施形態においては、図２８に示すように、絶縁膜として、ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）２００をＬＰＣＶＤ法により形成し、８５０℃の酸化雰囲気で熱処理を施す。続いて、このＯＮＯ膜２００上に、第３の多結晶シリコン膜２０２をＬＰＣＶＤ法により形成する。続いて、この第３の多結晶シリコン膜２０２上に、ＰＶＤ（ｐｈｙｓｉｃａｌ　ｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）法により、タングステンシリサイド（ＷＳｉ）膜２０４を形成する。続いて、７００℃〜８００℃の温度で、このタングステンシリサイド膜２０４上に、ＬＰＣＶＤ法により、シリコン窒化膜３０６を形成する。本実施形態においては、このシリコン窒化膜３０６は、絶縁膜の一例であり、２００ｎｍ〜３００ｎｍの膜厚で形成する。
【００３７】
次に、図２９及び図３０に示すように、フォトレジスト２０８を塗布して、光蝕刻法により、所望のパターンに加工する。すなわち、ワード線方向にスリットが開口されたフォトレジスト２０８を形成する。続いて、このフォトレジスト２０８をマスクとして用いて、ＲＩＥ法により、シリコン窒化膜３０６をエッチングする。この際、タングステンシリサイド膜２０４も、オーバーエッチングされる。
【００３８】
次に、図３１及び図３２に示すように、フォトレジスト２０８を除去する。続いて、ＬＰＣＶＤ法により、６００℃以下で、シリコン窒化膜３１０を形成する。本実施形態においては、このシリコン窒化膜３１０は、絶縁膜の一例であり、２０ｎｍの膜厚で形成する。ここで、このシリコン窒化膜３１０を６００℃以下で形成するのは、上述した第１実施形態と同様の理由によるものである。
【００３９】
次に、図３３及び図３４に示すように、シリコン窒化膜３１０をエッチバックすることにより、シリコン窒化膜３０６における各スリットの側壁部分に、サイドウォール３１２を形成する。すなわち、シリコン窒化膜３１０を全体的にエッチバックすることにより、自己整合的に、このシリコン窒化膜３１０をサイドウォール３１２とする。
【００４０】
次に、図３５及び図３６に示すように、シリコン窒化膜３０６とシリコン窒化膜から構成されたサイドウォール３１２とをマスク材として用いて、タングステンシリサイド膜２０４と、第３の多結晶シリコン膜２０２と、ＯＮＯ膜２００と、第２の多結晶シリコン膜１２０と、第１の多結晶シリコン膜１０４とを、エッチングする。これにより、タングステンシリサイド膜２０４と、第３の多結晶シリコン膜２０２と、ＯＮＯ膜２００と、第２の多結晶シリコン膜１２０と、第１の多結晶シリコン膜１０４とが、ワード線方向に分離される。このため、タングステンシリサイド膜２０４と第３の多結晶シリコン膜２０２から構成された制御ゲート電極ＣＧが形成され、第２の多結晶シリコン膜１２０と第１の多結晶シリコン膜１０４とから構成された浮遊ゲート電極ＦＧが形成される。また、制御ゲート電極ＣＧのタングステンシリサイド膜２０４の上部には、階段状の段差が形成され、この段差部分上に、サイドウォール３１２が位置することとなる。
【００４１】
次に、図３７及び図３８に示すように、酸化工程（ＲＴＯ）により、第１の多結晶シリコン膜１０４と第２の多結晶シリコン膜１２０と第３の多結晶シリコン膜２０２とにおけるワード線方向の側壁部分に、絶縁膜として酸化膜３６２を形成する。続いて、イオン打ち込みにより、ソース／ドレイン拡散領域１６０を形成する。続いて、各メモリセルを覆うように、絶縁膜としてシリコン窒化膜３６４を、４０ｎｍの膜厚で全体的に形成する。
【００４２】
次に、メモリセルの間を埋めるように、層間絶縁膜１５０を形成する。この層間絶縁膜１５０を形成するための工程は、上述した従来技術と同様である。但し、本実施形態においては、制御ゲート電極ＣＧ上のシリコン窒化膜３０６の肩部に、なだらかな形状のサイドウォール３１２が形成されている。このため、メモリセルの間の幅Ｗ２に層間絶縁膜１５０を形成する際に、層間絶縁膜１５０が埋め込みやすくなり、埋め込み不良が発生しにくくなる。
【００４３】
なお、本実施形態においては、シリコン窒化膜３０６を、タングステンシリサイドが酸素と反応する６００℃以上の温度である７００℃〜８００℃の温度で形成し、シリコン窒化膜３１０を６００℃以下の温度で形成することとしたが、これを反対にしてもよい。すなわち、シリコン窒化膜３０６を６００℃以下で形成し、シリコン窒化膜３１０を６００℃以上の温度である７００℃〜８００℃の温度で形成するようにしてもよい。さらには、シリコン窒化膜３０６、３１０の双方を、６００℃以下の温度で形成するようにしてもよい。
【００４４】
〔第３実施形態〕
本発明の第３実施形態は、上述した第１実施形態を変形して、シリコン酸化膜２０６を、シリコン窒化膜で形成するようにしたものである。なお、本実施形態に係る不揮発性半導体記憶装置の製造工程も、図１１までは、上述した第１実施形態と同様である。
【００４５】
この図１１の後、本実施形態においては、図３９に示すように、絶縁膜として、ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）２００をＬＰＣＶＤ法により形成し、８５０℃の酸化雰囲気で熱処理を施す。続いて、このＯＮＯ膜２００上に、第３の多結晶シリコン膜２０２をＬＰＣＶＤ法により形成する。続いて、この第３の多結晶シリコン膜２０２上に、ＰＶＤ（ｐｈｙｓｉｃａｌ　ｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）法により、タングステンシリサイド（ＷＳｉ）膜２０４を形成する。続いて、７００℃〜８００℃の温度で、このタングステンシリサイド膜２０４上に、ＬＰＣＶＤ法により、シリコン窒化膜４０６を形成する。本実施形態においては、このシリコン窒化膜４０６は、絶縁膜の一例であり、２００ｎｍ〜３００ｎｍの膜厚で形成する。
【００４６】
次に、図４０及び図４１に示すように、フォトレジスト２０８を塗布して、光蝕刻法により、所望のパターンに加工する。すなわち、ワード線方向にスリットが開口されたフォトレジスト２０８を形成する。続いて、このフォトレジスト２０８をマスクとして用いて、ＲＩＥ法により、シリコン窒化膜４０６をエッチングする。この際、タングステンシリサイド膜２０４も、オーバーエッチングされる。
【００４７】
次に、図４２及び図４３に示すように、フォトレジスト２０８を除去する。続いて、ＬＰＣＶＤ法により、６００℃以下で、シリコン酸化膜４１０を形成する。本実施形態においては、このシリコン酸化膜４１０は、絶縁膜の一例であり、２０ｎｍの膜厚で形成する。ここで、このシリコン酸化膜４１０を６００℃以下で形成するのは、上述した第１実施形態と同様の理由によるものである。
【００４８】
次に、図４４及び図４５に示すように、シリコン酸化膜４１０をエッチバックすることにより、シリコン窒化膜４０６における各スリットの側壁部分に、サイドウォール４１２を形成する。すなわち、シリコン酸化膜４１０を全体的にエッチバックすることにより、自己整合的に、このシリコン酸化膜４１０をサイドウォール４１２とする。
【００４９】
次に、図４６及び図４７に示すように、シリコン窒化膜４０６とシリコン酸化膜から構成されたサイドウォール４１２とをマスク材として用いて、タングステンシリサイド膜２０４と、第３の多結晶シリコン膜２０２と、ＯＮＯ膜２００と、第２の多結晶シリコン膜１２０と、第１の多結晶シリコン膜１０４とを、エッチングする。これにより、タングステンシリサイド膜２０４と、第３の多結晶シリコン膜２０２と、ＯＮＯ膜２００と、第２の多結晶シリコン膜１２０と、第１の多結晶シリコン膜１０４とが、ワード線方向に分離される。このため、タングステンシリサイド膜２０４と第３の多結晶シリコン膜２０２から構成された制御ゲート電極ＣＧが形成され、第２の多結晶シリコン膜１２０と第１の多結晶シリコン膜１０４とから構成された浮遊ゲート電極ＦＧが形成される。また、制御ゲート電極ＣＧのタングステンシリサイド膜２０４の上部には、階段状の段差が形成され、この段差部分上に、サイドウォール４１２が位置することとなる。
【００５０】
次に、図４８及び図４９に示すように、酸化工程（ＲＴＯ）により、第１の多結晶シリコン膜１０４と第２の多結晶シリコン膜１２０と第３の多結晶シリコン膜２０２とにおけるワード線方向の側壁部分に、絶縁膜として酸化膜４６２を形成する。続いて、イオン打ち込みにより、ソース／ドレイン拡散領域１６０を形成する。続いて、各メモリセルを覆うように、絶縁膜としてシリコン窒化膜４６４を、４０ｎｍの膜厚で全体的に形成する。
【００５１】
次に、メモリセルの間を埋めるように、層間絶縁膜１５０を形成する。この層間絶縁膜１５０を形成するための工程は、上述した従来技術と同様である。但し、本実施形態においては、制御ゲート電極ＣＧ上のシリコン窒化膜４０６の肩部に、なだらかな形状のサイドウォール４１２が形成されている。このため、メモリセルの間の幅Ｗ２に層間絶縁膜１５０を形成する際に、層間絶縁膜１５０が埋め込みやすくなり、埋め込み不良が発生しにくくなる。
【００５２】
なお、本実施形態においては、シリコン窒化膜４０６を、タングステンシリサイドが酸素と反応する６００℃以上の温度である７００℃〜８００℃の温度で形成し、シリコン酸化膜４１０を６００℃以下の温度で形成することとしたが、これを反対にしてもよい。すなわち、シリコン窒化膜４０６を６００℃以下で形成し、シリコン酸化膜４１０を６００℃以上の温度である６００℃〜７００℃の温度で形成するようにしてもよい。さらには、シリコン窒化膜４０６及びシリコン酸化膜４１０の双方を、６００℃以下の温度で形成するようにしてもよい。
【００５３】
また、いずれの温度条件であっても、シリコン窒化膜４０６とシリコン酸化膜４１０とを入れ替えることができる。すなわち、シリコン窒化膜４０６をシリコン酸化膜にし、シリコン酸化膜４１０をシリコン窒化膜にしてもよい。
【００５４】
〔第４実施形態〕
本発明の第４実施形態は、上述した第１実施形態を変形して、第１実施形態におけるシリコン酸化膜２１０の形成前に、この不揮発性半導体記憶装置を熱処理することにより、シリコン酸化膜２１０を、タングステンシリサイドが酸素と反応する温度である６００℃以上で形成することができるようにしてものである。より詳しくを、以下に説明する。
【００５５】
本実施形態に係る不揮発性半導体記憶装置の製造工程は、図１８及び図１９までは、上述した第１実施形態と同様である。
【００５６】
この図１８及び図１９の後、本実施形態においては、図５０及び図５１に示すように、フォトレジスト２０８を除去する。続いて、この不揮発性半導体記憶装置を窒素雰囲気の中で、８００℃〜１０００℃の温度で熱処理をする。続いて、ＬＰＣＶＤ法により、６００℃〜７００℃で、シリコン酸化膜２１０を形成する。本実施形態においては、このシリコン酸化膜２１０は、２０ｎｍの膜厚で形成する。
【００５７】
ここで、シリコン酸化膜２１０をタングステンシリサイドが酸素と反応してしまう６００℃以上の温度である６００℃〜７００℃の温度で形成できるのは、次のような理由によるものである。すなわち、本実施形態においては、シリコン酸化膜２０６を形成した後、シリコン酸化膜２１０を形成する前に、不揮発性半導体記憶装置を熱処理している。このため、タングステンシリサイド（ＷＳｉ）膜２０４の表面側のシリコン（Ｓｉ）が既に酸素と反応してしまっている場合でも、この熱処理によりシリコン（Ｓｉ）が中心部から表面側に移動してくる。この状態で、６００℃以上の温度でシリコン酸化膜２１０を形成しても、再び、タングステンシリサイド（ＷＳｉ）膜２０４の表面側のシリコンが、酸素と反応することができるので、タングステンシリサイド膜２０４に異常酸化物（Ｗ２Ｏ３）が形成されないようにすることができる。
【００５８】
これら図５０及び図５１以降の製造工程は、上述した第１実施形態と同様であるので、その説明は省略する。
【００５９】
本実施形態によれば、シリコン酸化膜２１０を６００℃以上で形成することができるので、第１実施形態よりも速い成膜速度のＬＰＣＶＤで、このシリコン酸化膜２１０を形成することができる。
【００６０】
〔第５実施形態〕
本発明の第５実施形態は、上述した第２実施形態を変形して、第２実施形態におけるシリコン窒化膜３１０の形成前に、この不揮発性半導体記憶装置を熱処理することにより、シリコン窒化膜３１０を、タングステンシリサイドが酸素と反応する温度である６００℃以上で形成することができるようにしてものである。より詳しくを、以下に説明する。
【００６１】
本実施形態に係る不揮発性半導体記憶装置の製造工程は、図２９及び図３０までは、上述した第２実施形態と同様である。
【００６２】
この図２９及び図３０の後、本実施形態においては、図５２及び図５３に示すように、この不揮発性半導体記憶装置を窒素雰囲気の中で、８００℃〜１０００℃の温度で熱処理をする。続いて、ＬＰＣＶＤ法により、７００℃〜８００℃で、シリコン窒化膜３１０を形成する。本実施形態においては、このシリコン窒化膜３１０は、２０ｎｍの膜厚で形成する。
【００６３】
ここで、シリコン窒化膜３１０を、タングステンシリサイドが酸素と反応してしまう６００℃以上の温度である７００℃〜８００℃の温度で形成できるのは、上述した第４実施形態と同様の理由によるものである。これら図５２及び図５３以降の製造工程は、上述した第１実施形態と同様であるので、その説明は省略する。
【００６４】
本実施形態によれば、シリコン窒化膜３１０を７００℃以上で形成することができるので、第１実施形態よりも速い成膜速度のＬＰＣＶＤで、このシリコン窒化膜３１０を形成することができる。
【００６５】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した各実施形態では、制御ゲート電極の高融点金属シリサイドを、タングステンシリサイド膜２０４により形成したが、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等の他の高融点金属を用いて形成するようにしてもよい。但し、この場合、ＣｏＳｉ及びＮｉＳｉについては、６００℃以上の温度に曝しても異常酸化物は生成されないが、ＣｏＳｉは７００℃以上の熱を加えると高抵抗化してしまい、ＮｉＳｉは５００℃以上の熱を加えると高抵抗化してしまう。
【００６６】
このため、コバルトやニッケルを制御ゲート電極の高融点金属シリサイド膜に用いる場合には、上述した第１実施形態乃至第３実施形態を適用する必要がある。そして、コバルトを用いた場合には、シリコン酸化膜２０６、２１０、４１０、及び、シリコン窒化膜３０６、３１０、４０６を、７００℃未満で形成し、ニッケルを用いた場合にはこれらを５００℃未満で形成する必要がある。
【００６７】
また、上述した各実施形態においては、ＮＡＮＤ型の不揮発性半導体記憶装置を例に説明したが、ＮＯＲ型、ＡＮＤ型等の他のタイプの不揮発性半導体記憶装置についても本発明を適用することができる。さらには、本発明は不揮発性半導体記憶装置に限らず、層間絶縁膜により素子の間を埋める他の半導体装置についても適用することができる。
【００６８】
また、上述した各実施形態で用いたシリコン酸化膜及びシリコン窒化膜は、絶縁膜の一例であり、他の種類の絶縁膜をこれらの代わりに用いることもできる。
【００６９】
【発明の効果】
以上説明したように、本発明に係る不揮発性半導体記憶装置の製造方法、及び、不揮発性半導体記憶装置によれば、制御ゲート電極上にサイドウォールを形成したので、メモリセルの間に層間絶縁膜を埋め込む際に、埋め込み不良が発生しにくいようにすることができる。
【図面の簡単な説明】
【図１】一般的なＮＡＮＤ型メモリセルの等価回路を示す図である。
【図２】図１のＮＡＮＤ型メモリセルの平面レイアウト図である。
【図３】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図４】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図５】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図６】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図７】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図８】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図９】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図１０】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図１１】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図１２】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図１３】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図１４】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図であり（図２のＢ−Ｂ’断面図）、図１３に対応する図である。
【図１５】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図１６】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図であり（図２のＢ−Ｂ’断面図）、図１５に対応する図である。
【図１７】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図１８】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図１９】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり（図２のＢ−Ｂ’断面図）、図１８に対応する図である。
【図２０】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図２１】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり（図２のＢ−Ｂ’断面図）、図２０に対応する図である。
【図２２】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図２３】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり（図２のＢ−Ｂ’断面図）、図２２に対応する図である。
【図２４】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図２５】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり（図２のＢ−Ｂ’断面図）、図２４に対応する図である。
【図２６】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図２７】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり（図２のＢ−Ｂ’断面図）、図２６に対応する図である。
【図２８】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図２９】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図３０】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり（図２のＢ−Ｂ’断面図）、図２９に対応する図である。
【図３１】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図３２】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり（図２のＢ−Ｂ’断面図）、図３１に対応する図である。
【図３３】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図３４】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり（図２のＢ−Ｂ’断面図）、図３３に対応する図である。
【図３５】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図３６】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり（図２のＢ−Ｂ’断面図）、図３５に対応する図である。
【図３７】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図３８】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり（図２のＢ−Ｂ’断面図）、図３７に対応する図である。
【図３９】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図４０】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図４１】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり（図２のＢ−Ｂ’断面図）、図４０に対応する図である。
【図４２】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図４３】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり（図２のＢ−Ｂ’断面図）、図４２に対応する図である。
【図４４】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図４５】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり（図２のＢ−Ｂ’断面図）、図４４に対応する図である。
【図４６】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図４７】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり（図２のＢ−Ｂ’断面図）、図４６に対応する図である。
【図４８】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図４９】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり（図２のＢ−Ｂ’断面図）、図４８に対応する図である。
【図５０】本発明の第４実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図５１】本発明の第４実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり（図２のＢ−Ｂ’断面図）、図５０に対応する図である。
【図５２】本発明の第５実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図５３】本発明の第５実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり（図２のＢ−Ｂ’断面図）、図５２に対応する図である。
【符号の説明】
ＦＧ　浮遊ゲート電極
ＣＧ　制御ゲート電極
１００　半導体基板
１０２　第１のシリコン酸化膜
１０４　第１の多結晶シリコン膜
１２０　第２の多結晶シリコン膜
１５０　層間絶縁膜
１５０　ソース／ドレイン拡散領域
２００　ＯＮＯ膜
２０２　第３の多結晶シリコン膜
２０４　タングステンシリサイド膜
２０６　第７のシリコン酸化膜
２１２　サイドウォール
【図１】
2004063789.tif 000003
【図２】
2004063789.tif 000004
【図３】
2004063789.tif 000005
【図４】
2004063789.tif 000006
【図５】
2004063789.tif 000007
【図６】
2004063789.tif 000008
【図７】
2004063789.tif 000009
【図８】
2004063789.tif 000010
【図９】
2004063789.tif 000011
【図１０】
2004063789.tif 000012
【図１１】
2004063789.tif 000013
【図１２】
2004063789.tif 000014
【図１３】
2004063789.tif 000015
【図１４】
2004063789.tif 000016
【図１５】
2004063789.tif 000017
【図１６】
2004063789.tif 000018
【図１７】
2004063789.tif 000019
【図１８】
2004063789.tif 000020
【図１９】
2004063789.tif 000021
【図２０】
2004063789.tif 000022
【図２１】
2004063789.tif 000023
【図２２】
2004063789.tif 000024
【図２３】
2004063789.tif 000025
【図２４】
2004063789.tif 000026
【図２５】
2004063789.tif 000027
【図２６】
2004063789.tif 000028
【図２７】
2004063789.tif 000029
【図２８】
2004063789.tif 000030
【図２９】
2004063789.tif 000031
【図３０】
2004063789.tif 000032
【図３１】
2004063789.tif 000033
【図３２】
2004063789.tif 000034
【図３３】
2004063789.tif 000035
【図３４】
2004063789.tif 000036
【図３５】
2004063789.tif 000037
【図３６】
2004063789.tif 000038
【図３７】
2004063789.tif 000039
【図３８】
2004063789.tif 000040
【図３９】
2004063789.tif 000041
【図４０】
2004063789.tif 000042
【図４１】
2004063789.tif 000043
【図４２】
2004063789.tif 000044
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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