(57)【要約】【課題】特定の処理態様について、低コストで高速に処理できる画像処理装置を提供する。【解決手段】画像処理装置が、ラスタ走査状態で順次に入力される各画素の画像データを、設定条件に適合するか否かを１ビットデータとして順次出力する条件判別回路４１と、その条件判別回路４１の出力データを設定行数分について記憶可能な第１シフトレジスタ４２と、前記条件判別回路４１及び前記第１シフトレジスタ４２の各行端からの出力データを設定ビット数分について記憶保持可能な第２シフトレジスタ４３と、前記第２シフトレジスタ４３の記憶エリアを同心状に区分した区分領域の夫々について、同一値となるビットの数を計数する計数回路４４と、前記計数回路４４の出力値を内周側ほど高い優先順位で加算する加算回路４５ａと、前記同一値となるビットの数が前記設定値と同数以上となる前記区分領域を特定する領域特定回路４５ｂとが設けられて構成されている。【選択図】　　　　図１
2004140535.tif 000002
【特許請求の範囲】
【請求項１】
ラスタ走査状態で順次に入力される各画素の画像データについて、設定条件に適合するか否かを１ビットデータとして順次出力する条件判別回路と、
その条件判別回路の出力データを前記各画素の画像データの入力に伴って順次にシフト可能な状態で設定行数分について記憶可能な記憶エリアを有し、且つ、その記憶エリアの各行の行端からデータを取り出し可能に構成した第１シフトレジスタと、
前記条件判別回路の出力及び前記第１シフトレジスタの各行の夫々に対応して備えられて、前記条件判別回路及び前記第１シフトレジスタの各行端からの出力データを設定ビット数分について記憶保持可能な第２シフトレジスタと、
前記第２シフトレジスタにより形成される記憶エリアを同心状に区分して形成される区分領域の夫々について、同一値となるビットの数を計数する計数回路と、
前記計数回路の出力値を内周側ほど高い優先順位となるように順次に加算し、且つ、各加算値を出力する加算回路と、
前記各加算値と設定値との比較により、前記同一値となるビットの数が前記設定値と同数以上となる前記区分領域を特定する領域特定回路とが設けられた画像処理装置。
【請求項２】
前記ラスタ走査状態で順次に入力される各画素の画像データが、写真フィルムの画像を読取るフィルムスキャナから入力される画像データである請求項１記載の画像処理装置。
【請求項３】
前記各画素の画像データが、写真フィルムの赤外線透過画像データであり、
前記設定条件は、前記各画素の画像データが設定判別値より大きいか否かによって正常画素か否かを判別する条件であり、
前記計数回路の計数対象画素は、前記設定条件によって正常画素と判別された画素である請求項２記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ラスタ走査状態で順次に入力される各画素の画像データについての高速にリアルタイム処理する画像処理装置に関する。
【０００２】
【従来の技術】
画像における設定領域（一般に矩形領域）の画素の画像データを抜き出して、その領域の画像データについて何らかの処理を施すことが必要なとき、特許文献１に記載されているように汎用のＣＰＵを用いる処理やあるいはＤＳＰを用いる処理が従来から一般的に行われている。
前記設定領域の画像データに対する処理として、前記設定領域の中心の画素のデータとその周囲の画素のデータとを対比処理するために、その対比の対象となる画素を、前記設定領域の中心を中心とする極力小さい範囲内で必要個数選び出す処理が必要となる場合がある。
【０００３】
このように対比の対象となる画素の抽出範囲を極力小さく限定しようとするのは、抽出範囲が小さければ小さいほど対比される画素同士が一定の関係を有していると期待されるからであり、上述のような処理が要求される画像処理としては、例えば、写真フィルムの画像をフィルムスキャナで読取った場合における、写真フィルム上のキズや塵埃により発生する画像データ異常の識別処理がある。
この識別処理では、一般に、画像データは写真フィルムの赤外線透過画像データであり、前記キズや塵埃による赤外光の散乱によって赤外線透過光量が減少し赤外線透過濃度が大きくなっている部分を前記キズや塵埃の存在位置として特定するのであるが、赤色光領域とのクロストーク等によって各画素の画像データ単体では前記キズや塵埃の存否を特定し辛い場合がある。
このような場合に、前記キズや塵埃が存在している画素であると疑わしい画素と、その周囲の正常な画素とを対比することにより、例えば、両者の間で画像データにそれほど差がなければ両者は一連に連なる画像を構成する要素であり、前記キズや塵埃が存在する可能性が十分低いものと特定することができる。
このような対比は、画素間の間隔が大きくなると両者の関連性が薄れてしまうため、対比の対象となる画素は極力小さい領域から抽出する必要がある。
【０００４】
【特許文献１】
特開２００１−７８０３８号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上述のような処理を汎用のＣＰＵやＤＳＰによって実行させようとすると、ラスタ走査状態で高速に入力される各画素の画像データを高速でリアルタイムに処理するのは困難である。
具体的な数値で説明すると、処理対象の領域のサイズを１５画素×１５画素と想定し、ＤＳＰ等からのメモリアクセスの周波数を１３３ＭＨｚとすると、１５画素×１５画素のエリアに対する処理の繰返し周波数は、１３３ＭＨｚ／（１５×１５）＝０．５９１ＭＨｚとなる。
これは、各画素の画像データの入力周波数を０．５９１ＭＨｚよりも小さくする必要があることを意味しており、画像データの入力周波数が数十ＭＨｚ程度となるような用途には適用できないことになる。
本発明は、かかる実情に鑑みてなされたものであって、その目的は、特定の処理態様について、低コストで高速に処理できる画像処理装置を提供する点にある。
【０００６】
【課題を解決するための手段】
上記請求項１記載の構成を備えることにより、画像処理装置が、ラスタ走査状態で順次に入力される各画素の画像データについて、設定条件に適合するか否かを１ビットデータとして順次出力する条件判別回路と、その条件判別回路の出力データを前記各画素の画像データの入力に伴って順次にシフト可能な状態で設定行数分について記憶可能な記憶エリアを有し、且つ、その記憶エリアの各行の行端からデータを取り出し可能に構成した第１シフトレジスタと、前記条件判別回路の出力及び前記第１シフトレジスタの各行の夫々に対応して備えられて、前記条件判別回路及び前記第１シフトレジスタの各行端からの出力データを設定ビット数分について記憶保持可能な第２シフトレジスタと、前記第２シフトレジスタにより形成される記憶エリアを同心状に区分して形成される区分領域の夫々について、同一値となるビットの数を計数する計数回路と、前記計数回路の出力値を内周側ほど高い優先順位となるように順次に加算し、且つ、各加算値を出力する加算回路と、前記各加算値と設定値との比較により、前記同一値となるビットの数が前記設定値と同数以上となる前記区分領域を特定する領域特定回路とが設けられて構成されている。
【０００７】
すなわち、画像における設定領域の中心の画素のデータとその周囲の画素のデータとの対比処理のために、その対比の対象となる画素を、前記設定領域の中心を中心とする極力小さい範囲内で必要個数選び出す処理を、前記条件判別回路，前記第１シフトレジスタ，前記第２シフトレジスタ，計数回路，加算回路及び領域特定回路によって行っているのである。
この処理を順を追って説明すると、先ず、ラスタ走査状態で順次に入力される各画素の画像データを設定領域の中心の画素との比較対象足り得るか否かを設定条件にて判別して１ビットのデータとして出力し、第１シフトレジスタに送り込んで行くことで、第１シフトレジスタにはその１ビットで表現される判別結果のデータが、入力される画像の設定行数分だけ一時的に保持され、第１シフトレジスタ全体で、各画素の画像データが順次に入力するに伴って最も古いデータが押し出されて行く。
この第１シフトレジスタの記憶エリアの各行の行端から取り出される信号は、各画素の画像データが順次に入力するのに伴うシフトによって、入力される画像データの画素配置において１列ずつずれて各第２シフトレジスタに送り込まれることになる。
これによって第２シフトレジスタには、第１シフトレジスタの記憶容量である前記設定行数に「１」を加えた行数と、各第２シフトレジスタの記憶ビット数と同数の列数とによって構成される前記設定領域についての前記判別結果を一時的に保持し、且つ、各画素の画像データが順次に入力するのに伴って前記設定領域全体として、ラスタ走査状態で１画素分ずつシフトすることになる。
【０００８】
このようにして第２シフトレジスタ上に展開される前記判別結果のデータ（各１ビット）から、前記設定領域の中心の画素と比較対象される画素が抽出される。
この比較対象となる画素は、上述のように、必要個数のデータが得られる範囲で極力小さい領域から抽出される必要がある。
このため、前記設定領域を同心状の区分領域に区分けして、各区分領域で中心の画素の比較対象足り得る画素（前記判別結果で同一値を有する画素）の個数を計数回路にて計数し、その計数値を内周側から積算して、最初に前記必要個数に達した区分領域を最小領域（厳密には、最小領域の外縁）として特定するのである。
【０００９】
以上のように、前記設定領域の中心の画素の比較対象足り得るか否かを、最初に条件判別回路によって判別して各画素について１ビットのデータに置き換えて処理することで、その後の前記最小領域特定のための処理回路が極めて簡素化され、処理の高速化が容易となるのである。
しかも、上記の回路構成は、いわゆるＦＰＧＡによる論理回路あるいは論理回路とメモリとの組み合わせ等によって安価に構成することができる。
尚、前記第１シフトレジスタ及び前記第２シフトレジスタは、記憶保持エリアであるレジスタを複数備えて、データの順次入力に伴ってそれらのレジスタを順次に物理的にあるいは仮想的にシフトするものであり、具体的な回路構成はＤフリップフロップの直列接続、あるいは、ＦＩＦＯメモリとビット入出力用の論理回路との組み合わせ等、種々の回路構成をとることができる。
【００１０】
又、上記請求項２記載の構成を備えることにより、写真フィルムの画像を読取るフィルムスキャナから入力される画像データを、前記ラスタ走査状態で順次に入力される各画素の画像データとして取り扱う。
すなわち、フィルムスキャナは近年の読取り速度の向上によって、数十ＭＨｚのオーダーで読取った各画素のデータを出力できるものとなっている。
そこで、上述のような処理回路を備えて処理を高速化することで、高速に読取った写真フィルムの画像をリアルタイムで処理することができる。
【００１１】
又、上記請求項３記載の構成を備えることにより、前記各画素の画像データが、写真フィルムの赤外線透過画像データであり、前記設定条件は、前記各画素の画像データが設定判別値より大きいか否かによって正常画素か否かを判別する条件であり、前記計数回路の計数対象画素は、前記設定条件によって正常画素と判別された画素である。
すなわち、写真フィルムの赤外線透過画像データをフィルムスキャナにて取り込んで、前記キズや塵埃による赤外光の散乱によって赤外線透過量が減少している部分を前記キズや塵埃の存在位置として特定するのであるが、赤色光領域とのクロストーク等によって各画素の画像データ単体では前記キズや塵埃の存否を特定し辛い場合がある。
そこで、前記キズや塵埃が存在している画素と疑わしい画素と、その画素の周囲の正常画素（すなわち、前記設定条件にて前記キズや塵埃が存在していないと判定された画素）とを対比することにより、例えば、両者の間で画像データにそれほど差がなければ両者は一連に連なる画像を構成する要素であり、前記キズや塵埃が存在する可能性が十分低いものと特定することができる。
このような処理を、リアルタイムで高速に処理できることが画像処理装置を構成するうえで極めて有効となる。
【００１２】
【発明の実施の形態】
以下、本発明の画像処理装置を備えた写真プリント装置の実施の形態を図面に基づいて説明する。
本実施の形態で例示する写真プリント装置ＤＰは、図１２に外観を示すように、いわゆるデジタルミニラボ機として知られているものであり、図１１のブロック図に示すように、現像処理済みの写真フィルムやメモリーカード，ＭＯあるいはＣＤ−Ｒ等から写真プリントを作製するための画像データを取り込んで露光用画像データを生成する画像入力装置ＩＲと、画像入力装置ＩＲにて生成した露光用画像データを印画紙１に露光処理する露光・現像装置ＥＰとから構成されている。
【００１３】
〔画像入力装置ＩＲの概略構成〕
画像入力装置ＩＲには、図１１に概略的に示すように、写真フィルムの駒画像を読み取るフィルムスキャナ２と、メモリーリーダ，ＭＯドライブ及びＣＤ−Ｒドライブ等を備えた外部入出力装置４と、フィルムスキャナ２の制御のほか写真プリント装置ＤＰ全体の管理を実行する主制御装置６とが備えられ、更に、主制御装置６には、仕上がりプリント画像をシミュレートしたシミュレート画像や各種の情報を表示出力するモニタ６ａと、露光条件の手動設定等や制御情報の入力操作をするための操作卓６ｂとが接続されている。
【００１４】
〔主制御装置６の構成〕
主制御装置６には、図１１に概略的に示すように、フィルムスキャナ２から入力された画像データに基づいて作製したときのプリント画像を予測する演算処理を実行するシミュレート演算部１０と、フィルムスキャナ２から入力された画像データに基づいて、露光・現像装置ＥＰを露光作動させるための露光用画像データを生成する画像処理装置１１と、これらの動作を管理するコントローラ１２とが備えられている。
コントローラ１２は、フィルムスキャナ２及び後述の露光制御装置２１と共にネットワーク接続されて、相互に種々の管理情報の授受を行っている。
【００１５】
〔画像処理装置１１の構成〕
画像処理装置１１は、上述のように前記露光用画像データを生成するのであるが、その画像処理の一部として、フィルムスキャナ２にて写真フィルムの駒画像を読み取る際に、写真フィルムにキズが付いているかあるいは塵埃が付着している等により撮影された本来の画像の一部が欠落したときの補正処理（以下、この補正処理を「キズ消し処理」と称する）を行う機能を有している。
このキズ消し処理のために、フィルムスキャナ２は、赤色，緑色及び青色の読み取り画像データの他に、写真フィルムの赤外線透過画像データを出力している。写真フィルムに赤外線を照射すると、その赤外線は各感色層はそのまま透過するが、前記キズあるいは塵埃等が存在する部分ではそれらによって散乱されて、センサにて検出される赤外線透過光量が減少する。
従って、各画素の赤外線透過画像データが設定判別値より大きいか否かという設定条件によって、キズあるいは塵埃等の存否を確認できるのである。
【００１６】
但し、単純に、各画素の赤外線透過画像データが前記設定判別より大きいか否かのみで判断すると、赤外線透過画像データへの画像の赤色成分のクロストーク等によりキズあるいは塵埃等の存否を正確に判断できない場合がある。
そのため、画像処理装置１１では、キズあるいは塵埃等の存在箇所であるか否かの判断の対象となっている画素（以下、この画素を「着目画素」と称する）の近くの画素からキズあるいは塵埃等の存在しない画素（以下、この画素を「正常画素」と称する）を設定個数（本実施の形態では、この設定個数を８個とする）以上選び出し、それらの正常画素の平均赤外線透過光量と前記着目画素の赤外線透過光量とを比較しそれらの差が設定値以上であればキズあるいは塵埃等の存在する画素（以下、この画素を「特徴画素」と称する）と特定する。尚、写真フィルムにおける透過光量の減少は、写真フィルム上の画像濃度の増大に対応するので、便宜上、以下において、前記キズ等による検出赤外線透過光量の減少を赤外線透過濃度の増大と表現する場合がある。
【００１７】
上述の処理を行うために、画像処理装置１１には、図８に示すように、前記着目画素を中心として前記設定個数の正常画素が存在するできるだけ小さい領域を特定する最小領域特定回路３１と、前記着目画素が前記特徴画素に該当するか否かを最終的に特定する特徴画素確定回路３２とが備えられ、更に、これらの回路によって前記特徴画素と確定された画素の画像データを修正する特徴画素補正回路３３が備えられている。特徴画素補正回路３３は、前記特徴画素と確定された画素自身及び近傍の前記正常画素の赤色，緑色及び青色の画像データを参照し、補間等によって画像データを修正する。
最小領域特定回路３１及び特徴画素確定回路３２等は、論理回路であるＦＰＧＡによって構成されているが、後述のように一部をＦＩＦＯメモリによって置き換えることもでき、いずれの場合でも、上記処理をリアルタイム処理するように構成されている。
【００１８】
〔最小領域特定回路３１の構成〕
最小領域特定回路３１には、図１に示すように、ラスタ走査状態で順次に入力される各画素の画像データ（赤外線透過画像データ）について、設定条件に適合するか否かを１ビットデータとして順次出力する条件判別回路４１と、その条件判別回路４１の出力データを各画素の画像データの入力に伴って順次にシフト可能な状態で設定行数分について記憶可能な記憶エリアを有し、且つ、その記憶エリアの各行の行端からデータを取り出し可能に構成した第１シフトレジスタ４２と、前記条件判別回路４１及び第１シフトレジスタ４２の各行の夫々に対応して備えられて、条件判別回路４１及び第１シフトレジスタ４２の各行端からの出力データを設定ビット数分について記憶保持可能な第２シフトレジスタ４３と、第２シフトレジスタ４３により形成されるエリアを同心状に区分して形成される区分領域の夫々について、同一値となるビットの数を計数する計数回路４４と、計数回路４４の出力値を内周側ほど高い優先順位となるように順次に加算し且つ各加算値を出力する加算回路４５ａ、及び、前記各加算値と設定値との比較により、前記同一値となるビットの数が前記設定値（「８」）と同数以上となる前記区分領域を特定する領域特定回路４５ｂが一体となった加算＆領域特定回路４５とが設けられている。
【００１９】
〔条件判別回路４１の構成〕
条件判別回路４１は、図２に示すように、前記正常画素に該当するか否かの設定判別値を保持する比較値設定回路５１と、ラスタ走査状態で順次に入力される各画素の画像データ（赤外線透過画像データ）と比較値設定回路５１の保持値とを比較する比較回路５２とが備えられる他、同期調整用の複数個のＤフリップフロップ５３が備えられている。Ｄフリップフロップ５３には同期用のクロックが入力されているが、記載を省略している。以下の回路に記載する各Ｄフリップフロップについても同様である。
比較値設定回路５１に保持されている判別値は、キズ等の存在しない写真フィルムの平均的な赤外線透過濃度よりも若干大きい値に設定されている。
本実施の形態では、各画素の画像データは１６ビットで構成され、比較回路５２の出力は、比較値設定回路５１の判別値以下で前記正常画素と判別できる画素を「１」とし、比較値設定回路５１の判別値より大きく前記特徴画素であると疑わしいと判別できる画素を「０」とする１ビットのデータとして出力（図１等におて「状態出力」と表記）する。
すなわち、条件判別回路４１は、各画素の画像データ（赤外線透過画像データ）が、比較値設定回路５１の保持値である前記設定判別値より大きいか否かによって正常画素か否かを判別する条件を前記設定条件としている。
【００２０】
〔第１シフトレジスタ４２の構成〕
本実施の形態では、第１シフトレジスタ４２は、図３に示すように、Ｄフリップフロップ６１を直列に接続して構成されている。
フィルムスキャナ２から送られて来る画像データは、各画素を仮想的に四角で示す図９のようにＭ個の列で構成される画素の画像データがラスタ走査状態で順次入力され、この列数「Ｍ」は、写真フィルムの横幅方向（短辺側）におけるＣＣＤラインセンサの読み取り画素数に相当しており、図９における縦方向が写真フィルムの長手方向となる。尚「Ｍ」は、本実施の形態では約５０００画素としてある。
本実施の形態では、第１シフトレジスタ４２は、条件判別回路４１の出力データを６行分の記憶可能な記憶エリアを有しており、合計「６×Ｍ」個のＤフリップフロップ６１は、図３に示すように、Ｍ個毎に信号線（図３において「ｎ行目出力」〜「ｎ＋５行目出力」として示す）が引き出されており、第１シフトレジスタ４２の記憶エリアの各行の行端からデータと取り出すように構成されている。又、条件判別回路４１の出力（「状態出力」）を、「ｎ＋６行目出力」としてそのまま出力している。
尚、第１シフトレジスタ４２は、Ｄフリップフロップ６１の直列接続ではなく、ＦＩＦＯメモリとＦＩＦＯメモリに対してビット単位で入出力する回路とを備えて構成することも可能であり、この場合、ＦＩＦＯメモリの読み出しポインタ等を操作することによって前記「Ｍ」を可変にして、写真フィルム横幅方向の読み取り画素数が変化した場合にも対応することができる。
【００２１】
〔第２シフトレジスタ４３の構成〕
第２シフトレジスタ４３は、図４に示すように、条件判別回路４１の出力である「ｎ＋６行目出力」と、第１シフトレジスタ４２の各行端からの出力である「ｎ行目出力」〜「ｎ＋５行目出力」の夫々とに対して備えられ、各第２シフトレジスタは、夫々、７ビット分のデータを記憶保持できるように、７個のＤフリップフロップ７１を直列接続して構成されている。
従って、７つの第２シフトレジスタ４３は、図９（ａ）及び図９（ｂ）において黒塗りの四角で示す７行７列の画素についての条件判別回路４１の出力データ（「状態出力」）が保持され、図９（ａ）において黒塗りの四角で示す位置のデータを保持している状態で、次の画素のデータが入力されると中心（前記着目画素）がラスタ走査方向に１つシフトして、図９（ｂ）において黒塗りの四角で示す位置のデータを保持することになる。尚、本実施の形態では、説明を行い易くするために、第２シフトレジスタ４３で構成されるデータ保持エリアを７行７列にしているが、キズあるいは塵埃等が存在する画素の判別のためには１５行１５列以上のデータ保持エリアを有していることが望ましい。
【００２２】
７つの第２シフトレジスタ４３にて構成される７行７列のデータ保持エリアは、このデータ保持エリアを拡大して示す図１０のように、破線Ａと１点鎖線Ｂとの間の第１区分領域と、１点鎖線Ｂと２点鎖線Ｃとの間の第２区分領域と、２点鎖線よりも外側の第３区分領域との３つの区分領域の区分され、各区分領域は、前記着目画素（図１０において斜線を付して示す中心の画素Ｄ）を中心として同心状となっている。尚、図１０においては、前記正常画素を黒塗りの四角で例示し、前記特徴画素を白抜きの四角で例示している。
図１０では、第１区分領域の各レジスタ（Ｄフリップフロップ７１）の出力（８ビット）を「第１区分領域出力」としてまとめて表示し、第２区分領域の各レジスタ（Ｄフリップフロップ７１）の出力（１６ビット）を「第２区分領域出力」としてまとめて表示し、更に、第３区分領域の各レジスタ（Ｄフリップフロップ７１）の出力（８ビット）を「第３区分領域出力」としてまとめて表示している。
【００２３】
〔計数回路４４の構成〕
計数回路４４は、図５に示すように、８ビットの前記「第１区分領域出力」のうち前記正常画素を示すビット値「１」となっているデータ数を計数する第１計数回路８１と、１６ビットの前記「第２区分領域出力」のうち前記正常画素を示すビット値「１」となっているデータ数を計数する第２計数回路８２と、２４ビットの前記「第２区分領域出力」のうち前記正常画素を示すビット値「１」となっているデータ数を計数する第３計数回路８３とが備えられ、更に、同期調整のためのＤフリップフロップ８４が備えられている。
第１〜第３計数回路８１，８２，８３は、計数対象のビット数が異なるもののいずれも、３ビットの入力に対して入力値が「１」となっている個数を出力値とする真理値表を形成する論理回路を基本回路として、それらの基本回路の出力を加算して出力する回路構成としてある。
【００２４】
〔加算＆領域特定回路４５の構成〕
加算＆領域特定回路４５には、最低限必要な前記正常画素の個数のデータ（「８」）を保持する比較値設定回路９１と、前記「第１計数出力」と比較値設定回路９１の保持値とを比較する比較回路９２と、前記「第２計数出力」を出力するかあるいは「０」値を出力するかを切換えるマルチプレクサ９３と、前記「第１計数出力」とマルチプレクサ９３の出力とを加算する加算回路９４と、加算回路９４の出力と比較値設定回路９１の保持値とを比較する比較回路９５と、前記「第３計数出力」を出力するかあるいは「０」値を出力するかを切換えるマルチプレクサ９６と、加算回路９４の出力とマルチプレクサ９６の出力とを加算する加算回路９７と、加算回路９７の出力と比較値設定回路９１の保持値とを比較する比較回路９８とが備えられ、更に、複数の同期調整用のＤフリップフロップ９９が備えられている。
【００２５】
比較回路９２は、最も内周側の前記「第１区分領域」の前記正常画素の個数である前記「第１計数出力」を比較値設定回路９１の保持値（「８」）と比較し、前記「第１計数出力」が前記保持値以上であるか否かを１ビットのデータで出力する。本実施の形態では、前記「第１計数出力」が前記保持値以上であるときに「１」を、そうでないときに「０」を出力するものとする。
本実施の形態では、前記「第１計数出力」が前記保持値以上であるときは、図６の「第１区分領域出力」として「１」が出力される共に、マルチプレクサ９３の出力選択入力にその「１」が入力される。
マルチプレクサ９３は、この出力選択入力に伴って「０」値を出力する状態にセットする。
この結果、加算回路９４の出力は、前記「第１計数出力」をそのまま出力することになり、従って、比較回路９５の出力結果も「１」となって「第２区分領域出力」も「１」となる。
比較回路９５の出力はマルチプレクサ９６の出力選択入力に入力されて、マルチプレクサ９３と同様に「０」値を出力する状態とする。
従って、加算回路９７の出力は前記「第１計数出力」をそのまま「データ数出力」として出力する。
加算回路９７の出力は比較回路９８によって９１の保持値と比較されるがここでも「１」が出力される。
【００２６】
一方、前記「第１計数出力」が前記保持値未満であるときは、図６の「第１区分領域出力」として「０」が出力される共に、マルチプレクサ９３の出力選択入力にその「０」が入力される。
マルチプレクサ９３は、この出力選択入力に伴って、前記「第２区分領域」の前記正常画素の個数である前記「第２計数出力」を出力する状態にセットする。この結果、加算回路９４の出力は、前記「第１計数出力」と前記「第２計数出力」とを加算して出力し、比較回路９５は、この加算結果と比較値設定回路９１の保持値を比較して、加算回路９４の出力する加算結果が比較値設定回路９１の保持値以上であれば、前記「第２区分領域出力」として「１」を出力する。
この状態では、マルチプレクサ９６は「０」値を出力するので、前記「データ出力」には、加算回路９４の出力である前記「第１計数出力」と前記「第２計数出力」との加算値が出力される。尚、比較回路９８の出力である前記「第３区分領域出力」も「１」を出力する。
【００２７】
更に、比較回路９５が、前記「第１計数出力」と前記「第２計数出力」との加算結果を比較値設定回路９１の保持値と比較して、加算回路９４の出力する加算結果が比較値設定回路９１の保持値未満であれば、前記「第２区分領域出力」として「０」を出力し、これに伴って、マルチプレクサ９６は前記「第３計数出力」を出力して、加算回路９７は前記「第１計数出力」，前記「第２計数出力」及び前記「第３計数出力」の加算値が前記「データ出力」として出力される。
比較回路９８が、前記「第１計数出力」，前記「第２計数出力」及び前記「第３計数出力」の加算値を比較値設定回路９１の保持値と比較して、加算回路９７の出力する加算結果が比較値設定回路９１の保持値以上であれば、前記「第３区分領域出力」として「１」を出力し、比較値設定回路９１の保持値未満であれば前記「第３区分領域出力」として「０」を出力する。
すなわち、加算＆領域特定回路４５に含まれる加算回路４５ａは、計数回路４４の出力を内周側ほど高い優先順位となるように順次に加算している。
【００２８】
第２シフトレジスタ４３により構成される７行７列のエリアにおける前記正常画素と前記特徴画素との配置が図１０に示すものであったとすると（黒塗りの四角が前記正常画素）、図６の回路の処理では、前記「第１計数出力」が「１」、前記「第２計数出力」が「７」、そして、前記「第３計数出力」が「１２」であり、前記「第１区分領域出力」が「０」、前記「第２区分領域出力」及び前記「第３区分領域出力」が「１」であり、前記「データ出力」が「８」となる。
これによって、少なくとも８個の前記正常画素が存在する最小のエリアが、前記「第２区分領域」の内周側（前記「第２区分領域」を含み、前記着目画素を除く）であり、その最小エリアに存在する前記正常画素の総数が８個であると特定できる。
【００２９】
〔特徴画素確定回路３２の構成〕
以上のようにして、最小領域特定回路３１において前記最小エリアとその最小エリア内の前記正常画素の総数が求まると、特徴画素確定回路３２は、それらのデータに基づいて、前記着目画素がキズあるいは塵埃等が存在する前記特徴画素に該当するか否かを確定する。
このために、特徴画素確定回路３２には、前記「画像出力」に条件判別回路４１の前記「状態出力」を係数として乗算して前記正常画素の画像データ（１６ビット）のみを出力する変換値生成回路１０１と、変換値生成回路１０１の出力画像データを、前記「第１区分領域出力」，前記「第２区分領域出力」及び前記「第３区分領域出力」の信号にて特定される前記最小エリア内の画素について加算する加算回路１０２と、加算回路１０２の出力を前記「データ数出力」の値で除算する除算回路１０３と、除算回路１０３の出力と前記着目画素とを比較する比較回路１０４と、前記着目画素の画像データが適正なタイミングで比較回路１０４に入力されるように調整する遅延回路１０５とが備えられている。
【００３０】
特徴画素確定回路３２では、前記最小エリア内に存在する前記正常画素の画像データの平均値を加算回路１０２及び除算回路１０３によって求め、比較回路１０４においてその前記正常画素の画像データとの平均値と前記着目画素の画像データとの差が設定値以上であるときに、その着目画素が前記特徴画素すなわちキズあるいは塵埃等が存在する画素であると確定する。
このようにして前記特徴画素であると確定された前記着目画素の赤色，緑色及び青色の画像データは、特徴画素補正回路３３において、例えば前記最小エリア内の前記正常画素の赤色，緑色及び青色夫々の画像データによって補間することによって更新されて、キズ消し処理される。
【００３１】
〔露光・現像装置ＥＰの概略構成〕
露光・現像装置ＥＰは、図１１に示すように、筐体内部に、画像入力装置ＩＲから受け取った露光用の画像データの画像を印画紙１上に露光形成する露光ユニット２０と、露光ユニット２０を制御する露光制御装置２１と、露光ユニット２０にて露光された印画紙１を現像処理する現像処理装置２２と、筐体上面に配置された印画紙マガジン２３から引き出された印画紙１を多数の搬送ローラ２５等にて現像処理装置２２へ搬送する印画紙搬送系ＰＴとが設けられている。露光ユニット２０には、ＰＬＺＴ微小光シャッターをライン状に配列した露光ヘッド２０ａが備えられており、ＰＬＺＴ光シャッタ方式を採用している。
露光・現像装置ＥＰの筐体外部には、図１２に示すように、現像処理部２２にて現像処理及び乾燥処理された印画紙２をオーダ毎に分類するためのソータ２６と、排出口２２ａから排出された印画紙２をソータ２６へ搬送するコンベア２７とが設けられている。
更に、印画紙搬送系ＰＴの搬送経路の途中には、印画紙マガジン２３から引き出された長尺の印画紙１を設定プリントサイズに切断するカッタ２８が備えられている。
【００３２】
〔写真プリントの作製動作〕
次に、上記構成の写真プリント装置ＤＰによる写真プリントの作製動作を概略的に説明する。
操作者が写真フィルムの駒画像について写真プリントの作製を指示入力したときは、主制御装置６は、フィルムスキャナ２に対して写真フィルムの読み取りを指令し、フィルムスキャナ２からその写真フィルムの画像データを順次受取って、画像処理装置１１にて上述の処理を含む画像処理が施されて内蔵されているメモリに記録する。
一方、操作者がメモリーカード，ＭＯあるいはＣＤ−Ｒ等の記録媒体に記録された画像データについて写真プリントの作製を指示入力したときは、主制御装置６は、外部入出力装置４の該当するドライブに画像データの読み取りを指令し、そのドライブから画像データを順次受取って、メモリに記録する。
【００３３】
主制御装置６は、入力された画像データに基づいてシミュレート演算部１０が求めたシミュレート画像をモニタ６ａに表示する。
操作者は、このモニタ６ａ上のシミュレート画像を観察して、適宜に操作卓６ｂから画像補正指示情報の入力操作を行う。
主制御装置６は、入力された前記画像補正指示情報を反映した状態で画像処理装置１１にて露光用の画像データを生成し、露光制御装置２１に送る。
露光制御装置２１は、印画紙搬送系ＰＴから得られる印画紙１の搬送情報に基づいて、印画紙１の前端が所定の露光開始位置まで搬送されて来たことを検知すると、露光ユニット２０の露光処理スピードに対応した速度で露光用画像データを露光ユニット２０へ順次送信する。
露光ユニット２０は、受け取った露光用画像データに基づいて露光ヘッド２０ａの各光シャッタを作動させて印画紙１にプリント画像の潜像を形成する。
露光ユニット２０にて露光処理された印画紙１は、印画紙搬送系ＰＴにて現像処理装置２２へ搬送されて、各現像処理タンクを順次通過することにより現像され、現像処理された印画紙１は、更に乾燥処理された後に排出口からコンベア２７上に排出され、ソータにてオーダー毎にまとめられる。
【００３４】
〔別実施形態〕
以下、本発明の別実施形態を列記する。
（１）上記実施の形態では、前記着目画素の周囲において前記正常画素をすくなくとも８個存在するエリアを最小エリアとして特定する場合を例示しているが、この正常画素の個数は、前記特徴画素の特定精度に応じて設定変更すれば良く、また、この最小エリアを特定するための最大範囲として、第２シフトレジスタ４３によって構成される７行７列のエリアを設定しているが、第１シフトレジスタ４２及び第２シフトレジスタ４３の記憶容量を拡大又は縮小することによって、前記最大範囲を変更しても良い。
（２）上記実施の形態では、条件判別回路４１による前記正常画素と前記特徴画素と疑わしい画素との判別を、写真フィルム上のキズあるいは塵埃等の存否の観点から判別処理する場合を例示しているが、前記最小エリアを特定する必要のある種々の画像処理に本発明を適用できる。
【００３５】
【発明の効果】
上記請求項１記載の構成によれば、前記設定領域の中心の画素の比較対象足り得るか否かを、最初に条件判別回路によって判別して各画素について１ビットのデータに置き換えて処理することで、その後の前記最小領域特定のための処理回路が極めて簡素化され、処理の高速化が容易となるのである。
しかも、上記の回路構成は、いわゆるＦＰＧＡによる論理回路あるいは論理回路とメモリとの組み合わせ等によって安価に構成することができる。
又、上記請求項２記載の構成によれば、フィルムスキャナは近年の読取り速度の向上によって、数十ＭＨｚのオーダーで読取った各画素のデータを出力できるものとなっており、上述のような処理回路を備えて処理を高速化することで、高速に読取った写真フィルムの画像をリアルタイムで処理することができる。
又、上記請求項３記載の構成によれば、前記キズや塵埃が存在している画素と疑わしい画素と、その周囲の正常な画素とを対比することにより、例えば、両者の間で画像データにそれほど差がなければ両者は一連に連なる画像を構成する要素であり、前記キズや塵埃が存在する可能性が十分低いものと特定することができるが、このような処理を、リアルタイムで高速に処理できることが画像処理装置を構成するうえで極めて有効となる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる最小領域特定回路のブロック構成図
【図２】本発明の実施の形態にかかる条件判別回路の回路構成図
【図３】本発明の実施の形態にかかる第１シフトレジスタの回路構成図
【図４】本発明の実施の形態にかかる第２シフトレジスタの回路構成図
【図５】本発明の実施の形態にかかる計数回路の回路構成図
【図６】本発明の実施の形態にかかる加算＆領域特定回路の回路構成図
【図７】本発明の実施の形態にかかる特徴画素確定回路のブロック構成図
【図８】本発明の実施の形態にかかる画像処理装置の内部構成を示すブロック構成図
【図９】本発明の実施の形態にかかる画像データの画素配置を説明する図
【図１０】本発明の実施の形態にかかる最小領域を特定するための領域区分の説明図
【図１１】本発明の実施の形態にかかる写真プリント装置のブロック構成図
【図１２】本発明の実施の形態にかかる写真プリント装置の外観斜視図
【符号の説明】
２　　　フィルムスキャナ
４１　　条件判別回路
４２　　第１シフトレジスタ
４３　　第２シフトレジスタ
４４　　計数回路
４５ａ　加算回路
４５ｂ　領域特定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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