(57)【要約】　　　（修正有）【課題】アドレスラインの本数を増やすことなくプリントヘッド・カートリッジに格納できる情報量を増加すると共に、プリントヘッド・エレクトロニクスを複雑化することのない安価なデバイスを提供する。【解決手段】情報を格納および出力するメモリデバイスは複数のメモリマトリクスを含み、各々はドレイン、ソースおよびゲートを有する最低レベルから最高レベルまでのレベルでアレンジされている複数のトランジスタを含んでいる。更に逐次出力を生成するための複数の単一ビット・シフトレジスタを含み、メモリ入力および関連するメモリマトリクスを有し、メモリ入力はメモリマトリクスの最高レベルのトランジスタのソースに電気的に接続されている。メモリデバイスはデコード信号機能、ロード信号、およびクロック信号を受け取るための複数のアドレスラインを含むと共に複数のシフトレジスタの逐次出力を伝送するための出力ラインを含んでいる。【選択図】　　　　図８
2004025833.tif 000002
【特許請求の範囲】
【請求項１】
情報を格納および出力するメモリデバイスであって、
複数のメモリマトリクスを含み、各メモリマトリクスはドレイン、ソースおよびゲートを有する複数のトランジスタを含み、前記複数のトランジスタは最低レベルから最高レベルまでの複数のレベルでアレンジされており、
逐次出力を生成するための複数の単一ビット・シフトレジスタを含み、各シフトレジスタはメモリ入力および関連するメモリマトリクスを有し、各シフトレジスタのメモリ入力は、前記シフトレジスタに関連するメモリマトリクスの最高レベルのトランジスタのソースに電気的に接続され、
デコード信号機能、ロード信号、およびクロック信号を受け取るための複数のアドレスラインを含み、および
前記複数のシフトレジスタの逐次出力を伝送するための出力ラインを含む、
メモリデバイス。
【請求項２】
前記複数のトランジスタの各々のゲートが前記複数のアドレスラインのうちの１つに接続されることを特徴とする、請求項１に記載のデバイス。
【請求項３】
前記最低レベルのトランジスタのドレインが論理１を表わす電圧ポテンシャルまたは論理０を表わす電圧ポテンシャルのいずれかに接続され、前記最低レベルのトランジスタのソースが次に高いレベルのトランジスタのドレインに接続されることを特徴とする、請求項１に記載のデバイス。
【請求項４】
前記レベルの直ぐ上のレベルを有するレベルのトランジスタおよび前記レベルの直ぐ下のレベルを有するトランジスタのソースがこれらのレベルの直ぐ上のレベルのトランジスタのドレインに接続され、またそのドレインがこれらのレベルの直ぐ下のレベルのソースに接続されてることを特徴とする、請求項１に記載のデバイス。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、１９９５年９月２７日に出願された、「直列出力・動的シフトレジスタを有するインクジェット・プリントヘッド識別回路（ＩＮＫ　ＪＥＴ　ＰＲＩＮＴ　ＨＥＡＤ　ＩＤＥＮＴＩＦＩＣＡＴＩＯＮ　ＣＩＲＣＵＩＴ　ＷＩＴＨＳＥＲＩＡＬ　ＯＵＴ，　ＤＹＮＡＭＩＣ　ＳＨＩＦＴ　ＲＥＧＩＳＴＥＲＳ）」と題した米国特許同時係属出願０８／５３４，６７４号の一部継続出願である。
【０００２】
本発明は、プリントヘッド（又は印刷ヘッド）の識別情報をインクジェット・プリンタのエレクトロニクスに逐次伝送するためのシフトレジスタを使用するインクジェット・プリントヘッド識別回路に関する。より詳細には、本発明は、トランジスタまたは他の電子スイッチのアレイを用いてプログラム可能ビットの行列を所定数のシフトレジスタの各々に提供するための、プリントヘッド識別回路に関する。
【０００３】
（背景技術）
インクジェットタイプのプリンタは、一連のノズル（すなわちインクを印刷媒体の表面に吐き出すためのオリフィスプレートに配設されたオリフィス）からなるプリントヘッドを使用する。インクは、連続型、圧電型および熱／バブル型ジェット等の様々な手段により吐き出すことができる。幾つかの異なるインクジェット技術が過去２０年に渡って考案されてきた中で、今日最も一般的なインクジェット技術は、チャンバー内のインクを局部的に超加熱して膨張泡を生成し、これによりオリフィスを介してインクの液滴を印刷媒体の表面に吐き出すバブルジェットである。圧電プリンタは、インクがオリフィスを通って吐き出される点では同様に機能する。しかし、チャンバー内のインクを沸騰させるかわりに、圧電セラミック変換器により生成された偏向／膨張によりチャンバーから必然的にインクが絞り出される。セラミック変換器は、電界をかけたときにその物理的な寸法が変化することにより、インクチャンバー内に圧力波を生じさせ、チャンバーのオリフィスを通ってある量のインクが吐き出される。圧電法およびバブルジェット法は両方とも、「ドロップ・オン・デマンド」または「インパルス」技術、すなわち好きなときにインクの液滴がプリントヘッドから排出されるものとみなされる。
【０００４】
各タイプのインクジェット印刷技法は、それぞれに独特なタイプのプリントヘッドを必要とし、さらにプリントヘッドは、そのプリントヘッドがブラックインクのみを含むか、またはカラー印刷が可能であるか等のパラメーターによって異なり得る。一般に、異なるタイプのプリントヘッドは交換可能であるが、多くのプリンタは、プリントヘッド間の物理的な差のせいでブラックインクとカラーインクの両方を収容することができない。すなわち、カラー印刷用に設計されたプリントヘッドは様々なインクカラーを収容するために一般的により大きい造りになっている。他のプリントヘッドのパラメーターとしては、インクジェットノズルの構造、分解能、数、およびノズル間の距離が含まれる。プリントヘッドは交換可能であるため、プリンタのコントロールシステム内のアルゴリズムがプリントヘッドのエレクトロニクスに適切にフォーマット化された印刷コマンドを提供するよう再構成されることができるように、そのプリンタのエレクトロニクスは、どの特定のタイプのプリントヘッドがインストールされているか、および様々なプリントヘッド・パラメーターに関する情報について、知っていなければならない。
【０００５】
従って、インストールされた特定のプリントヘッドの特徴に関する情報をプリンタのエレクトロニクスに提供することが望ましい。これは、識別情報をプリントヘッドのエレクトロニクス中にデジタルコード化し、前記プリンタ・エレクトロニクスが必要なときにその情報を取り出すことができるようにすることにより、行うことができる。
【０００６】
従来技術において、プリントヘッドの識別情報をプリンタ・エレクトロニクスに提供するために数々の試みがなされてきた。Ｂｕｓｋｉｒｋらの米国特許第４，８７２，０２７号は、プリントヘッドのノズルを発射させるレジスタネットワーク／アレイ上に追加の電気接続パッドを提供するものを開示している。これらの接続パッドは、レジスタネットワークに選択的に電気接続され、幾つかのユニークな構成（各々は特定のプリントヘッドを画定する）のうちの１つに配設された個々のノズルを発射させる。電気パッドのこれらの独特な構成により提供されるコードは、インストールされたヘッドのタイプが決定できるようにプリンタにより検出可能となっている。これは、レジスタ回路または回路トレースに個々の電気パッドを選択的に接続させる（または接続させない）ことにより、行われる。レジスタラインを高電圧または低電圧レベルで別々にトグルして、前記追加接続パッドに関連するライン上の電圧レベルシフトを検出することにより、接続の有無を検出することができる。
【０００７】
プリントヘッドの識別情報をプリンタに提供する他の従来法は、プリントヘッド内に配設された識別回路を開示している。Ｋｉｋｕｃｈｉらの米国特許第４，９３０，９１５号は、プリントヘッド内に配設されたプリントヘッド識別手段を開示している。１つの実施形態において、プリンタのエレクトロニクスが前記プリンタ・エレクトロニクスおよび識別手段を相互接続する信号ライン上の「高い」状態値を読む場合に、２４−ピン・プリントヘッドが同定される。９−ピン・プリントヘッドは、「低い」状態信号により同定される。Ｋｉｋｕｃｈｉの発明の他の実施形態では、並直列変換器により所定の識別信号を生成する。
【０００８】
Ｂａｒｂｅｈｅｎｎらの米国特許第５，３６３，１３４号は、インクジェット・プリンタのプリントヘッドで使用する集積回路を開示している。この集積回路は、インクリザーバを加熱してインクジェットのパターンを生成するための縦横の列に並べられた複数のレジスタセルを有するアレイ回路を含む。対応する数の縦横のラインが、所望の印刷パターンに従って前記レジスタセルを選択および作動するためにアレイ回路に結合される。識別回路を前記アレイ回路と同じ基板に組み込む。前記識別回路は、各横のラインに対応し結合された複数のプログラム可能パスの手段によりプログラム可能である。これらのプログラム可能パスはそれぞれ、直列に接続されたプログラム可能フューズおよび能動素子を含む。前記プログラム可能パスの反対側端部は共通のノードで共に結合されており、このノードは、横のラインの連続的なポーリングに応答して単一の直列出力信号を提供するための出力回路に接続される。
【０００９】
Ｂａｒｂｅｈｅｎｎが前記プリンタ・エレクトロニクスに提供することができる識別情報のビット数は、利用可能な横のラインの本数に制限される。例えば、もしそのプリンタ・エレクトロニクスとアレイ回路とを相互接続する横のラインが全部で７行ある場合、Ｂａｒｂｅｈｅｎｎの識別回路は７およびたった７ビットの識別情報しか格納できない。なぜなら、前記プログラム可能パスの各々は、これらの横列ラインのうちのユニークな一本に対応し結合しているからである。８ビット以上の識別情報を含む識別回路を提供するためは、Ｂａｒｂｅｈｅｎｎは、横ラインの数または使用可能なアドレスラインを増やすことが必要であろう。
【００１０】
利用可能なアドレスラインの数により制限される上に、プリントヘッド・カートリッジに格納することができる情報の量は、コストおよびスペースの考慮によっても制限される。多くのプリントヘッド・カートリッジは使い捨てであるため、これらのコストを最小限に抑えることが非常に望ましい。プリントヘッドのチップ上に大きなメモリアレイを載せると、プリントヘッドの製造コストが高くなる。従って、プリントヘッド上の大きなメモリチップはメモリの観点から見て望ましいかもしれないが、そのようなデバイスを使い捨てプリントヘッドに設置するという追加コストは、経済的に望ましくない結果を生じる。さらに、より多くの情報をプリントヘッド・カートリッジに格納するには、プリントヘッド上のメモリ回路に必要なスペースが大きくなる。プリントヘッドの基板サイズが大きくなれば、コストおよび複雑性はそれに応じて増大する。
【００１１】
従って、最少数の構成要素を用いて最大量の情報を格納し、且つ好ましくは既存のプリントヘッド・エレクトロニクスとプリンタ・エレクトロニクスとを相互接続するアドレスラインの数により制限されない、効率的で安価なプリントヘッド識別回路が必要となる。
【００１２】
（発明の開示）
本発明は、情報を格納および提供するためのメモリデバイスを開示する。本発明は、インクジェット・プリントヘッド用の同定デバイスを含む。前記デバイスは、インクジェット・プリントヘッドと通信するためのプリンタ・エレクトロニクスを有する。シフトレジスタは、ロード信号に応答して複数のプリントヘッド情報ビットをロードし、出力信号に応答して複数のプリントヘッド情報ビットを逐次出力する。複数のメモリマトリクス（各行列はシフトレジスタの対応するメモリ入力に電気的に接続されている）は、プリントヘッド情報ビットを格納し、前記プリンタ・エレクトロニクスから送られるデコード信号機能に応答して前記プリントヘッド情報ビットを前記シフトレジスタの対応するメモリ入力に提供する。複数のアドレスラインは前記デコード信号機能をプリンタのエレクトロニクスからメモリマトリクスへと送り、クロック信号およびロード信号を前記プリンタ・エレクトロニクスからシフトレジスタへと送る。
【００１３】
上記発明は、アドレスラインの本数を増やすことなくプリントヘッド・カートリッジに格納できる情報量を増加することにより従来技術を改良する。さらに、シフトレジスタのメモリ入力にメモリマトリクスを接続することにより、格納可能な情報ビット数を格段に増やしつつ、そのメモリデバイスを構築するのに必要なトランジスタの数をあまり増やさない。このデコード信号機能により、プリンタ・エレクトロニクスはある一連の所定のデジタルワードをプリントヘッドに送ることができ、また前記プリントヘッド・カートリッジを記述する他の一連のデジタルワードを受け取ることができる。このように、本発明は、プリントヘッドが格納でき且つプリンタに提供できる情報量を格段に増やしつつそれに応じて前記プリントヘッド・エレクトロニクスを非常に複雑化することのない、安価なデバイスを提供する。
【００１４】
本発明の好適な実施形態において、各メモリマトリクスは、複数のトランジスタを含む第１レベルを有する。各トランジスタはソース、ドレインおよびゲートを有する。各トランジスタのゲートを、複数のアドレスラインのうちの対応するアドレスラインに電気的に接続する。各トランジスタのソースは、特定のメモリマトリクスに対応するシフトレジスタのメモリ入力に電気的に接続される。ドレインは、論理１を表わす第１電圧ポテンシャルまたは論理０を表わす第２電圧ポテンシャルのいずれかに電気的に接続される。前記トランジスタは、第１ターミナル、第２ターミナルおよびスイッチ入力を備えた電子スイッチとして機能する。十分な高電圧が前記スイッチ入力に加えられると、前記電子スイッチは閉じて、第１ターミナルが第２ターミナルに電気的に接続される。前記スイッチ入力に電圧が加えられない場合、前記電子スイッチが開いて、第１および第２ターミナルは電気的に接続さない。本願の大部分においてトランジスタが記載されているが、同様に機能するあらゆるスイッチを使用することができることを理解されたい。
【００１５】
他の実施形態において、前記メモリマトリクスは、各々がソース、ドレインおよびゲートを有する複数のトランジスタを含む第１レベルを有する。各トランジスタのゲートは、複数のアドレスラインのうちの対応するアドレスラインに電気的に接続される。各トランジスタのソースは、第２の複数のトランジスタのうちの１つのドレインに電気的に接続される。前記ドレインは、論理１を表わす第１電圧ポテンシャルまたは論理０を表わす第２電圧ポテンシャルのいずれかに電気的に接続される。第２レベルは第２の複数のトランジスタを含み、それぞれのトランジスタはソース、ドレインおよびゲートを有しており、前記第２の複数のトランジスタの各々のゲートは、前記複数のアドレスラインのうちの対応するアドレスラインに電気的に接続される。前記第２の複数のトランジスタの各々のソースは、シフトレジスタの対応するメモリ入力に電気的に接続され、前記第２の複数のトランジスタの各々のドレインは、前記第１の複数のトランジスタのうちのあるグループのトランジスタのソースに電気的に接続される。この接続は、いずれかのレベルのトランジスタのゲートに接続される任意の２つのアドレスラインが論理１を含むときに、シフトレジスタメモリ入力と第１または第２の電圧ポテンシャルとの間に単一の電流パスが完成するようになっている。
【００１６】
本発明の他の実施形態において、各メモリマトリクスがさらに、ゲート、ソースおよびドレインを有する複数のトランジスタを含み、これら複数のトランジスタは、高レベル、低レベルおよび少なくとも１つの中間レベルからなる幾つかのレベルでアレンジされる。これらのレベルのトランジスタのドレインは、最低レベルのトランジスタのドレインが論理１を表わす第１電圧ポテンシャルまたは論理０を表わす第２電圧ポテンシャルのいずれかに接続され、そのソースは中間レベルの対応するトランジスタのドレインに接続されるように、接続される。さらに、最高レベルのトランジスタのソースは、シフトレジスタのメモリ入力に接続され、そのドレインは、中間レベルの対応するグループのトランジスタのソースに接続される。中間レベルのトランジスタのソースは、より高いレベルの対応するトランジスタのドレインに電気的に接続され、そのドレインはより低いレベルの対応するグループのトランジスタのソースに接続される。
【００１７】
特に好ましい実施形態において、これら複数のトランジスタのゲートは、レベルの数と同数のアドレスラインがそれが接続されているトランジスタのゲートを開くのに十分な電圧電位を含むときに、そのメモリマトリクスに対応するシフトレジスタ・メモリ入力と第１または第２の電圧ポテンシャルとの間に単一の電流パスが完成するように、アドレスラインに接続される。さらに他の実施形態において、メモリマトリクスは、幾つかのレベルにアレンジされた複数のトランジスタを有する。前記デコード信号機能は複数のデジタルワードを含み、各ワードが一定数のビットを含んでいて、メモリマトリクスからプリンタ識別情報のビットを選択するためにそのデジタルワード中のレベルの数と同数のビットがアクティブでなければならないようになっている。
【００１８】
特に好ましい実施形態において、デコード信号機能は一連のデジタルワードを含み、各ワードは「Ｄ」に等しいビット数を有する。各メモリマトリクスは複数のトランジスタからなり、これらのトランジスタはレベル数「Ｌ」に分けられる。この実施形態において、複数のメモリマトリクスの各々に格納されることができるプリントヘッド情報のビット数は、以下の等式で与えられる。
【００１９】
2004025833.tif 000003
【００２０】
さらに、各メモリマトリクスを構築するのに必要なトランジスタの数は、以下の等式により与えられる。
【００２１】
2004025833.tif 000004
【００２２】
本発明の情報格納・提供システムはさらに、インクジェット・プリントヘッド識別情報を格納してこの識別情報をインクジェット・プリンタ・エレクトロニクスに提供するためのメモリマトリクスを含む。このメモリマトリクスは、ソース、ドレインおよびゲートを有する複数のトランジスタを有する。これらのトランジスタは複数のレベルでアレンジされる。複数のプリントヘッド・アドレスラインは、トランジスタのゲートに接続される。複数のシフトレジスタは、複数のプリントヘッド・アドレスラインで受け取ったデコード信号機能に応答して、複数のトランジスタからプリントヘッド識別情報を受け取る。シフトレジスタは、プリントヘッド情報をインクジェット・プリンタ・エレクトロニクスに逐次伝送する。第１レベルのトランジスタのドレインは、論理１または論理０のいずれかに電気的に接続される。最終レベルのトランジスタのソースは、前記複数のシフトレジスタのうちの１つのメモリ入力に接続される。トランジスタのゲートは、所与の量のプリントヘッド識別情報を格納することができるメモリマトリクスを構築するために必要なトランジスタの数を最少にするようにプリントヘッド・アドレスラインに接続される。プリントヘッドは、出力ラインを有する温度感知回路を有する。プリントヘッド識別情報は、温度感知回路の出力ライン上のプリンタ・エレクトロニクスに逐次伝送される。
【００２３】
本発明のさらに他の好適な実施形態において、情報を格納および出力するためのメモリデバイスが提供される。前記デバイスは、複数のメモリマトリクスからなる。各メモリマトリクスは、ドレイン、ソースおよびゲートを有する複数のトランジスタを含む。これら複数のトランジスタは、最低レベルから最高レベルまでの複数のレベルでアレンジされる。複数の単一ビット・シフトレジスタは、直列出力を生成する。各シフトレジスタは、メモリ入力および関連するメモリマトリクスを有する。各シフトレジスタのメモリ入力は、シフトレジスタが関連するメモリマトリクスの最高レベルのトランジスタのソースに電気的に接続される。複数のアドレスラインは、デコード信号機能、ロード信号およびクロック信号を受け取る。出力ラインは、複数のシフトレジスタの直列出力を送信する。前記複数のトランジスタの各トランジスタのゲートは、複数のアドレスラインのうちの１つに電気的に接続される。最低レベルのトランジスタのドレインは、論理１を表わす電圧ポテンシャルまたは論理０を表わす電圧ポテンシャルのいずれかに電気的に接続される。最低レベルのトランジスタのソースは、次に高いレベルのトランジスタのドレインに電気的に接続される。そのレベルの直ぐ上のレベルを有するレベルのトランジスタおよびそのレベルの直ぐ下のレベルを有するレベルのトランジスタのソースは、そのレベルの直ぐ上のレベルのトランジスタのドレインに電気的に接続され、そのドレインはそのレベルの直ぐ下のレベルのトランジスタのソースに電気的に接続される。
【００２４】
以下に、本発明の好適な実施形態について図面を参照にしてさらに詳細に述べる。図中、幾つかの図面において同じ参照番号および参照文字は同様もしくは似たエレメントをさす。
【００２５】
（発明を実施するための最良の形態）
本発明の好ましい実施形態によれば、インクジェット・プリンタ・エレクトロニクス２２およびインクジェット・プリントヘッド・エレクトロニクス２４を含むインクジェット・プリントヘッド識別システム２０が図１に示されている。一般的には、バブルジェット・プリントヘッドは、選択的にインクを沸騰させ、プリントヘッド上のオリフィスプレート（図示せず）のオリフィスを通して放出する抵抗器アレイ、すなわちプリントヘッド・アレイ３０を組み込んでいる。アレイ３０内の抵抗器は、アドレス線２９上のプリンタ・エレクトロニクス２２から受信される適切な信号によって選択的に付勢される。プリンタ・エレクトロニクス２２内で、一般的にはＴＴＬレベル出力を供給するＡＳＩＣコントローラであるマイクロプロセッサコントローラ２６は、印刷データコマンドをヘッド駆動回路２８に送る。好ましい実施形態では、駆動回路２８は、テキサスインストルメンツ７５３７３の１００ミリアンペアのプッシュプルドライバである。
【００２６】
駆動回路２８は、コントローラ２６から受信された印刷データコマンドを、多重分離され、アドレス線２９を介してプリントヘッド・エレクトロニクス２４に逐次供給される適切にフォーマット化されたアナログパルスに変換する。これらのアナログパルスには、プリントヘッド・アレイ３０内の抵抗器を加熱するのに十分な強さがあるので、プリントヘッド内のインクは、沸騰し、バブルを形成し、それによってインクをオリフィスを通して放出する。使用可能なアドレス線２９の数は使用される特定のプリンタに応じて変わる。
【００２７】
異なってフォーマット化されたアナログパルスを必要とする異なる方式および型式のインクジェット・プリントヘッドはインクジェット・プリンタで交換可能であるために、プリンタ・エレクトロニクス２２がプリンタに設置されたプリントヘッドに関連する情報を所有することは重要である。プリントヘッド・パラメータ情報によってプリンタ・エレクトロニクス２２が印刷制御アルゴリズムを再構成し、設置された特定のプリントヘッドに適切であるアナログパルスを生成することができるため、プリントヘッド・パラメータ情報は、印刷エレクトロニクス２２に有用である。本発明は、製造中プリントヘッド・エレクトロニクス２４に集積化される識別（ＩＤ）回路３２でプリントヘッド識別情報をデジタル的に符号化することによって、プリントヘッド識別情報をプリンタ・エレクトロニクス２２に供給する。
【００２８】
一般的には、プリントヘッド・エレクトロニクス２４は単一集積チップとして製造される。プリントヘッド抵抗器アレイ３０および対応するアドレス線接続部２９に加えて、このチップは通常温度検出回路３４を組み込んでいる。この温度検出回路３４は、一般的には、印刷中プリントヘッドの温度を検出する金属抵抗器である。検出温度は、アナログ信号として出力線３５上のプリンタコントローラ２６に供給され、プリンタコントローラ２６は、過熱状態の間プリントヘッドを監視できる。
【００２９】
１／Ｏ要求を減らすために、本発明のＩＤ回路３２は、プリンタ・エレクトロニクス２２から入力を受信する存在するアドレス線２９の全てではなくいくつかを使用すると共に、符号化プリントヘッド識別情報をプリンタ・エレクトロニクス２２に連続して伝送するために存在する温度検出出力３５を使用する。最大３本のアドレス線は、入力を受信するためにＩＤ回路３２によって使用され、ＩＤ回路３２内の情報の符号化ビット数は使用されるアドレス線２９の数とは無関係である。プリンタ・エレクトロニクス２２は、プリンタが使用されていないときだけ温度検出を読み取るために、通常の動作中温度検出出力３５に対する妨害はわずかであるかあるいは全くない。
【００３０】
好ましい実施形態では、プリントヘッド識別情報は、デジタル的に符号化され、図２に示されたような１つあるいはそれ以上のプログラム化された１ビットシフトレジスタ５０によってＩＤ回路３２に入力される。例えば、シフトレジスタ５０は、負荷トランジスタ５２のゲートがアドレス線２９の中の１つで受信された負荷信号７０によってアクティブにされた場合、負荷トランジスタ５２のソースをアース５１に接続し、ロジック“０”を生成するか、あるいは負荷トランジスタ５２のゲートがアクティブである場合、負荷トランジスタ５２のソースを電圧源５３に接続し、ロジック“１”を生成するかのいずれかによって製造中にマスクプログラム化される。負荷トランジスタ５２のゲートが負荷信号７０によってアクティブになる場合、プログラム化ロジック、すなわち電圧レベルは入力トランジスタ５４のゲートに伝達される。トランジスタ５２がターンオフになった後、伝達された電圧レベルは、入力トランジスタ５４の寄生ゲート容量に蓄積されたままである。入力トランジスタ５４のゲートの電圧は最終的には漏れ電流により放電するため、この電圧はゲート上に動的に蓄積されるものとみなされる。
【００３１】
プログラム化電圧レベルの負荷を与えられた入力７８によって、プログラム化電圧レベルは、直ちに出力７６にシフトできる。これは、プリンタ・エレクトロニクス２２によって伝送された逐次クロック信号によって行われ、シフトレジスタ５０によって受信される。クロック１入力は線７２で受信され、クロック２入力は線７４で受信され、ここで各クロック入力７２、７４は、別個のアドレス線２９を介してプリンタ・エレクトロニクス２２から受信される。クロック１入力７２の電圧パルスは、ロジック反転を入力トランジスタ５４のゲートから出力トランジスタ６０のゲートに伝達する。クロック１入力７２がアクティブである場合、負荷トランジスタ５６は、パストランジスタ５８をターンオンにするときにターンオンになる。シフトレジスタ５０の入力７８がロジック“１”である場合、入力トランジスタ５４はターンオンし、出力トランジスタ６０のゲートは放電する。シフトレジスタ５０の入力７８がロジック“０”であるならば、入力トランジスタ５４は、オフのままであり、出力トランジスタ６０のゲートは、負荷トランジスタ５６およびパストランジスタ５８を通して放電される。クロック１入力７２の電圧パルスが非アクティブになる場合、パストランジスタ５８はターンオフになり、電圧レベル（すなわち、入力トランジスタ５４のゲート上に寄生的に蓄積される電圧レベルのロジック反転）は、出力トランジスタ６０のゲート上に動的に蓄積される。
【００３２】
クロック２入力７４上の電圧パルスは、ロジック反転を出力トランジスタ６０のゲートからシフトレジスタの出力７６に伝達する。クロック２パルスがアクティブである場合、負荷トランジスタ６２は、パストランジスタ６４をターンオンにするときターンオンになる。出力トランジスタ６０のゲート電圧のロジック反転はシフトレジスタの出力７６に伝達する。従って、クロック１入力およびクロック２入力７２、７４上の連続パルス後、入力７８上のロジックレベルは単一ビットとして出力７６に伝達される。
【００３３】
負荷トランジスタ５２、５６、６２は、クロックパルス中を除いて常にオフであるために、図２のレジスタ５０はほとんど電力を消費しないことに注目すべきである。
【００３４】
好ましい実施形態では、いくつかのシフトレジスタ５０は、図３に示された４ビット例のようなデジタルコードを供給するために直列に接続されている。負荷信号７０の電圧パルスは、符号化ロジックレベルあるいは４つのシフトレジスタ５０Ａ−Ｄの各々内で符号化されたビットの並列負荷を始動する。前述のように、これは、各シフトレジスタ５０Ａ−Ｄの入力７８（図２）に動的に蓄積されるプログラム化ロジックレベルを生じる。クロック２入力７４上のパルスが後に続くクロック１入力７２上のパルスは、ロジックレベルを各レジスタ入力７８から各レジスタ出力７６にシフトするので、各レジスタ出力７６は、次のレジスタの入力７８上に動的に蓄積される。
【００３５】
各クロック１およびクロック２シーケンスのパルスで、各プログラム化ビットは、連続的に、直列に出力装置８０にシフトされ、全てのビットがコントローラ２６によって読み出されるまで、コントローラによって読み出される。コントローラ２６は、コードを解読し、プリントヘッド識別情報を決定し、それに応じて印刷制御アルゴリズムを再構成するようにプログラム化される。このように、単一インクジェット・プリンタは多数の異なる型式のプリントヘッドを収容できる。
【００３６】
図３に示されるように、出力装置８０は、好ましくは、開放ドレイン出力トランジスタ８４および放電トランジスタ８２を含んでいる。出力トランジスタ８４のドレインの電圧レベルは、プリンタ・エレクトロニクス２２（図１）内の負荷装置（図示せず）を通して線８６上でプルアップされるので、プリンタコントローラ２６は、各クロック２パルス後にプログラム化ロジックレベルを読み出す。例えば、クロック２パルスによってプログラム化ロジックレベル“１”は出力トランジスタ８４のゲートに伝送され、出力トランジスタ８４はアクティブになり、ドレインはプルダウンされる。コントローラ２６は、線８６の電圧レベルを読み出すことによってドレインで低下された電圧レベルを検出し、それによってロジックレベル“１”はＩＤ回路３２によって伝送されたことを検出する。同様に、各連続クロック２パルスで、シフトレジスタ５０Ａ−Ｄのプログラム化ロジックレベルは、逐次シフトされ、出力トランジスタ８４に直列に伝送され、コントローラ２６によって読み出される。図４は、図３のＩＤ回路３２による４ビットの符号化情報の直列伝送のためのタイミング図である。
【００３７】
図３を連続参照すると、開放ドレイン出力８６は、好ましくは、存在するチップＩ／Ｏ線を使用し、温度検出出力３５のような符号化識別情報をプリンタコントローラ２６に直列に伝送する。符号化情報が直列に伝送されるという事実とともに、存在する温度検出出力３５の使用は付加的チップ出力線に対する必要性を取り除く。符号化情報の全ビットが読み出された後、負荷信号線７０上のパルスは、放電トランジスタ８２を作動させ、出力トランジスタ８４のゲートを放電させ、それによって出力トランジスタ８４のゲートが放電された直後有効温度検出情報はコントローラ２６に伝送できる。温度検出回路３４の通常動作の可能な妨害を防止するために、パルスは、温度検出回路３４の各読み出しより前にコントローラ２６によって負荷信号線７０上に出力される。これは、出力トランジスタ８４のゲートが温度制御動作中に放電されたままであることを確実にする。
【００３８】
コントローラ２６は、線８６上に直列デジタル出力を読み出し、受信ビットパターンをプリントヘッド情報の蓄積相関と比較することによってプリントヘッド識別情報を決定する。プリンタコントローラ２６によって適切に識別されたプリントヘッドに関して、コントローラ２６は、直ぐに設置されたプリントヘッドでの印刷に適合するようにその制御システムアルゴリズムを再構成できる。
【００３９】
任意の数のシフトレジスタ５０は、アドレス線２９の必要数を増加させないで本発明で使用できることが分かる。従って、デジタルコードを含むビット数が使用可能なアドレス線２９の全数とは無関係であるプリントヘッド識別情報を含むデジタルコードをプリンタコントローラ２６に直列に伝送するインクジェット・プリントヘッド識別回路３２が開示されている。
【００４０】
次に、図５を参照すると、１ビットシフトレジスタ９２のメモリ入力９０に電気的に接続されているデコードメモリマトリクス８８を有するプリントヘッド識別回路が示されている。メモリマトリクス８８は、入力としてデコード信号機能を受け取る。メモリマトリクス８８のデコード入力９４に送られるデコード信号機能は、好ましくは、一連の所定のデジタルワードからなる。これらのデジタルワードは、情報の中の１ビットをそれぞれ出力するようにメモリマトリクス８８に促す。この情報のビットは、１ビット直列レジスタ９２のメモリ入力９０に送られる。１ビットシフトレジスタ９２がプリンタ・エレクトロニクスから制御信号９６を受信する場合、メモリマトリクス８８によって供給される情報のビットは、対応する１ビットシフトレジスタ９２にロードされる。次に、１ビットシフトレジスタ９２は、出力線９８上の情報ビットをプリンタ・エレクトロニクスに直列に伝送する。次に、プリンタ・エレクトロニクスは、デコード信号機能の次のワードをメモリマトリクス８８に送る。他の情報セットは、メモリマトリクス８８のデコード入力９４でデコード信号機能の第２のワードを受信することに応じてプリントヘッド識別回路によってプリンタ・エレクトロニクスに送られる。この処理は、全プリントヘッド識別情報がプリンタ・エレクトロニクスによって受信されるまで、繰り返される。
【００４１】
１つの３ビットシフトレジスタが図５に示された３つの１ビットシフトレジスタが図５に示された３つの１ビットシフトレジスタ９２の代わりに使用できることを理解すべきである。しかしながら、前述されるように、プリントヘッド・カートリッジの空間は限られるので、使用される部品はより小さくなればなるほど益々、満足できる。さらに、上記にも述べられているように、大部分のプリントヘッド・カートリッジは使い捨てであるように設計される。従って、図５に示された印刷識別回路はできるだけ安価に製造されるべきであることが特に望ましい。
【００４２】
図６は、本発明の１レベルデコードメモリマトリクスの回路図である。図６に示された１レベルデコードメモリマトリクスは５ビットの情報を記憶する。これらのビットの情報は、５つのトランジスタ１００、１０２、１０４、１０６および１０８のドレイン９８を論理“１”を示す電位Ｖｄｄ５３あるいは論理“０”を示す電位Ｇｎｄ５１のいずれかに接続することによって記憶される。１レベルデコードメモリマトリクスは、５つのプリントヘッド・アドレス線１１０、１１２、１１４、１１６および１１８でデコード信号を受信する。図６に示された１レベルデコードメモリマトリクスに関しては、デコード信号機能は、各ワードに含まれた５つのディジットを有する一連の５つのデジタルワードからなる。この１メモリマトリクスから出力されるプリントヘッド情報は５ビット情報ビットであり、この情報ビットはデコード信号機能の各ワードに応答する。
【００４３】
１レベルメモリマトリクスのためのデコード信号機能は、１つのアクティブであるかあるいは論理１のビット／ワードだけを有するべきである。例えば、第１のワードは“１００００”で有り得る。従って、トランジスタ１００のゲート１２０に接続されたプリントヘッド・アドレス線は、１を含み、トランジスタ１０２、１０４、１０６および１０８のゲート１２０に接続されたプリントヘッド・アドレス線は論理０を含む。論理１をトランジスタ１００のゲート１２０に印加することによって、そのドレイン９８の電圧をそのソース４８に伝達する。従って、トランジスタ１００のドレイン９８が論理１に接続されるならば、論理１は、トランジスタ１００のソース１２２およびシフトレジスタメモリ入力１２４に伝達される。同様に、アドレス線１１０、１１２、１１４、１１６および１１８のそれぞれにデジタルワード“０１０００”を送ることによって、トランジスタ１０２のドレイン９８上にトランジスタ１０２のソースおよびシフトレジスタメモリ入力１２４に伝達される電圧を生じる。単一論理１を含む一連のデジタルワードを送ることによって、プリンタ・エレクトロニクスは、図６に示された単一レベルメモリマトリクスに含まれた全５ビットを読み出すことができる。
【００４４】
単一レベルのためのデコード信号機能のデジタルワードは１つの論理１だけを含むべきである。デジタルワード“１１０００”が、図６に示され、アドレス線１１０、１１２、１１４、１１６および１１８のそれぞれ上の単一レベルメモリマトリクスに送られた場合、トランジスタ１００および１０２の両方のドレイン９８からの電圧は、そのソース１２２およびシフトレジスタメモリ入力１２４に伝達される。トランジスタ１００および１０２のドレイン９８の電圧が異なる場合、シフトレジスタメモリ入力１２４で受け取られた出力は不確定である。実際、注意されなかった場合、メモリマトリクスを損傷させるかもしれない短絡を生じ得る。
【００４５】
図６の討議はトランジスタの使用に的を絞られた。しかしながら、本発明で意図されている方法で電気的に接続されているトランジスタが簡単な電子スイッチとしての機能を果たすことを理解すべきである。前述のように、十分高圧がゲートに印加される場合、トランジスタのソースおよびドレインは低抵抗電流経路によって接続される。用語トランジスタが出願中に使用されるが、本発明を構成するために使用できる多数の型式の電子スイッチがある。例えば、電界効果トランジスタ、金属酸化膜半導体電界効果トランジスタ、接合電界効果トランジスタ、バイポーラ接合トランジスタおよび電子スイッチとして機能を果たす任意の他の装置が討議された総称トランジスタの代わりに使用できる。
【００４６】
図７ａは、メモリをデコードするために５本のアドレス線を使用する２レベルメモリマトリクスを示している。簡単にするために、５本のアドレス線１１０、１１２、１１４、１１６、および１１８の中の１本の接続部は、図７ｂに示されるようにトランジスタを示すボックスでアドレス１１０、１１２、１１４、１１６あるいは１１８の番号を配置することによって示される。２レベルメモリマトリクスの第１のレベル１２８は、符号化される特定の情報に応じてＶｄｄ５３あるいはＧｎｄ５１に接続されるそのドレイン９８を有する１０個のトランジスタからなる。トランジスタ１３２、１３４、１３６、１３８のゲート１２０は、アドレス線１１２、１１４、１１６および１１８のそれぞれに接続されている。トランジスタ１３２、１３４、１３６、１３８のソース１２２は、トランジスタ１４０のドレイン９８に電気的に接続されている。トランジスタ１４０は、アドレス線１１０に電気的に接続されているそのゲートを有する。トランジスタ１４０のソース１２２はシフトレジスタメモリ入力１２４に電気的に接続されている。従って、トランジスタ１３２、１３４、１３６および１３８の中の１つのドレイン９８の電圧をシフトレジスタメモリ入力１２４に送るために、論理１は、アドレス線１１０上のトランジスタ１４０のゲート１２０に送らねばならなく、論理１は、アドレス線１１２、１１４、１１６あるいは１１８のそれぞれ上のトランジスタ１３２、１３４、１３６あるいは１３８のいずれかのゲート１２０に送らねばならない。例えば、デジタルワード“１１０００”がアドレス線１１０、１１２、１１４、１１６および１１８のそれぞれに送られる場合、トランジスタ１３２および１４０のゲートは開かれる。従って、トランジスタ１３２のドレイン９８の電圧は、トランジスタ１３２のソース１２２およびトランジスタ１４０のドレイン９８に伝達される。トランジスタ１４０のゲート１２０は開いているために、トランジスタ１４０のドレイン９８の電圧は、トランジスタ１４０およびソース１２２およびシフトレジスタメモリ入力１２４に伝達される。従って、トランジスタ１４０のドレイン９８の符号化された情報ビットは、アドレス線１１０、１１２、１１４、１１６および１１８のそれぞれにデジタルワード“１１０００”を送るプリンタ・エレクトロニクスに応答してシフトレジスタメモリ入力１２４に送られる。前述の方法と同様な方法で、デジタルワード“１０１００”を送ることによって、トランジスタ１３４のドレインの符号化された情報ビットは、シフトレジスタメモリ入力１２４に送られる。従って、デジタルワード“１１０００”、“１０１００”、“１００１０”および“１０００１”からなるデコード信号機能を送ることによって、印刷エレクトロニクスは、トランジスタ１３２、１３４、１３６および１３８の符号化された情報ビットを選択できる。
【００４７】
同じ処理はトランジスタ１４２、１４４および１４６に対して繰り返される。トランジスタ１４２、１４４および１４６のドレイン９８は、論理１あるいは論理０を示す電位に電気的に接続されている。トランジスタ１４２、１４４および１４６のソースはトランジスタ１４８のドレイン９８に接続されている。トランジスタ１４２、１４４および１４６のゲート１２０は、アドレス線１１４、１１６および１１８に電気的に接続されている。トランジスタ１４８のゲート１２０はアドレス線１１２に接続されている。デジタルワード“１１０００”がアドレス線１１０、１１２、１１４、１１６および１１８上に伝送される場合、トランジスタ１４８のゲートは開かれる。しかしながら、トランジスタ１４２、１４４および１４６のゲート１２０は閉じられ、結果として、トランジスタ１４８のドレイン９８への電流経路はトランジスタ１４２、１４４および１４６を通して全く形成されない。従って、トランジスタ１４８のソース１２２の電圧は、ある他の電源から、すなわち、上記により詳細に述べられるようにトランジスタ１３２および１４０を通して得られる。デジタルワード“０１１００”が、プリンタ・エレクトロニクスによって図７ａに示され、アドレス線１１０、１１２、１１４、１１６および１１８上の２レベルメモリマトリクスに送られる場合、トランジスタ１４２および１４８のゲート１２０は開いている。従って、トランジスタ１４２のドレイン９８の電位はトランジスタ１４８のドレイン９８に伝達し、トランジスタ１４８のドレイン９８の電圧はシフトレジスタメモリ入力１２４に伝達する。同様に、デジタルワード“０１０１０”を送ることは、トランジスタ１４４のドレイン９８に符号化された情報ビットを送り、“０１００１”はトランジスタ１４６から情報ビットを送る。
【００４８】
前述の電気接続部と同様な電気接続部は、トランジスタ１５０、１５２および１５４を接続するために使用される。デジタルワード“００１１０”を送ることによって、トランジスタ１５０および１５４のゲート１２０は開き、トランジスタ１５０のドレイン９８に符号化された情報ビットをロードする。デジタルワード“００１０１”はトランジスタ１５２からビットをロードする。最後に、トランジスタ１５６および１５８は電気的に接続されているので、ワード“０００１１”はトランジスタ１５６のドレインから情報ビットをロードする。
【００４９】
本発明に従って形成されたデコード入力として５つのアドレス線を有する２レベルメモリマトリクスをデコードする必要があるデコード信号機能は、５ビットデジタルワード、すなわち“１１０００”、“１０１００”、“１００１０”、“１０００１”、“０１１００”、“０１０１０”、“０１００１”、“００１１０”、“００１０１”および“０００１１”の２つの論理１の全ての可能な異なる配列からなる。従って、５つのアドレス線および１４個のトランジスタは本発明に従って１０ビットのデータを符号化できる。
【００５０】
本発明に従って形成される５つのアドレス線を有する３レベルメモリマトリクスは、５ビットデジタルワード、すなわち“１１１００”、“１１０１０”、“１１００１”、“１０１１０”、“１０１０１”、“１００１１”、“０１１１０”、“０１１０１”、“０１０１１”、および“００１１１”の３つの論理１の全ての組み合わせに応じてシフトレジスタメモリ入力１２４に送られる。３レベルマトリクスは１０ビットの情報を記憶する。これは、前述された５本のアドレス線を有する２レベルマトリクスと同じ量である。しかしながら、５本のアドレス線を使用する３レベルデコードメモリマトリクスは、２レベル以上の５レベル５アドレス線メモリマトリクスを実装するために１９個のトランジスタを必要とする。図８は、５本のアドレス線１１０、１１２、１１４、１１６および１１８を使用する３レベルデコードメモリマトリクスを示している。図７ａにおけるように、番号を付けたボックスは、図７ｂに示されるように、そのゲート１２０に電気的に接続されている番号で示されるアドレス線を有するトランジスタを示している。１レベルデコードマトリクスおよび２レベルデコードマトリクスに対して前述された方法と同様な方法において、アドレス線１１０、１１２、１１４、１１６および１１８のそれぞれに“１１１００”を送ることによって、トランジスタ１６０のドレイン９８の電位はシフトレジスタメモリ１２４に伝達する。さらに前述のマトリクスと同様に、図８の３レベルデコードマトリクスに対して“１１１１０”のようなデコードのレベルよりも多くのアクティブビットを有するデジタルワードを送ることによって、短絡あるいは不確定の出力を生じ得る。図８において、“１１１１０”は、トランジスタ１６０、１６２および１６４、トランジスタ１６６、１６２および１６４、およびトランジスタ１７０、１６８および１６４を通ってシフトレジスタメモリ入力１２４から電位５１および５３に電流経路を形成する。従ってメモリマトリクスは、好ましくは、あまりにも多数のアクティブビットを有するワードを決して受信しないかあるいは少なくともあまりにも多数のアクティブビットを有するワードを受信することによって損傷されないように構成される。
【００５１】
前述されたように、本発明の特定の好ましい実施形態によって記憶することができるビット数は、下記の式によって示される。
【００５２】
2004025833.tif 000005
ここで、Ｄは、メモリマトリクスをアドレス指定する使用可能なライン数を示し、Ｌはメモリマトリクスのレベル数を示している。Ｄは、通常プリントヘッド識別回路のような所与の用途に対して周知の値であり、必要とされるメモリのビット数も通常周知であるので、必要とされる最小レベル数を通常計算できる。さらに、本発明の好ましい実施形態を構成する必要なトランジスタ数は下記の式によって計算できる。
【００５３】
2004025833.tif 000006
【００５４】
ここで、Ｄは、さらにアドレス線数を示し、Ｌはレベル数を示している。いくつかのレベルが所与の用途に十分なデータビットを与える場合、上記の式は、可能なレベルの各々に必要とされるトランジスタ数を計算するために使用できる。必要なメモリ量を与え、構成するのに最少のトランジスタ数を必要とするレベル数を選択することによって、必要とされるトランジスタ数は、最少にでき、メモリビット対トランジスタ比は最大にできる。
【００５５】
修正および／または変更は本発明の実施形態で行われてもよいことが、意図され、前述の明細書および図面から当業者に明らかである。従って、前述のことは好ましい実施形態を例示しているだけで、それを限定するものではなく、本発明の真の精神および範囲は特許請求の範囲を参照することによって決定されるべきであることをはっきりと意図している。
【図面の簡単な説明】
【図１】図１は、プリントヘッド識別システムのブロック図である。
【図２】図２は、１ビット・動的シフトレジスタの回路図である。
【図３】図３は、４ビットの並行入力／逐次出力・識別回路のブロック図である。
【図４】図４は、図３の回路のタイミングチャートである。
【図５】図５は、メモリマトリクス入力を有する３ビットの並行入力／逐次出力識別回路のブロック図である。
【図６】図６は、１レベル・デコードメモリマトリクスの回路図である。
【図７】図７ａは２レベル・デコードメモリマトリクスの回路図であり、図７ｂは図７ａで使用されるトランジスタを表わす。
【図８】図８は、３レベル・デコードメモリマトリクスの回路図である。
【符号の説明】
２０　　プリントヘッド識別システム
２２　　プリンタ・エレクトロニクス
２４　　プリントヘッド・エレクトロニクス
２６　　コントローラ
２８　　ヘッド駆動回路
３０　　プリントヘッド・アレイ
３２　　ＩＤ回路
３４　　温度感知回路
【図１】
2004025833.tif 000007
【図２】
2004025833.tif 000008
【図３】
2004025833.tif 000009
【図４】
2004025833.tif 000010
【図５】
2004025833.tif 000011
【図６】
2004025833.tif 000012
【図７】
2004025833.tif 000013
【図８】
2004025833.tif 000014