(57)【要約】【課題】複雑なシステムを、コンパクトかつ低コストで実現できる積層基板体および半導体装置を提供する。【解決手段】第１チップ８の上に多数のチップ５０ａ，５０ｂ・・・を、横に並べて配置した構成を有する。コンパクトディスクシステムを構成する各機能部（たとえば、ＲＦアンプ、ＤＳＰ，ＤＦ・ＤＡＣ，ＣＤ−Ｇデコーダ，ＲＧＢエンコーダ，ＣＤドライバ等）を、それぞれチップ５０ａ，５０ｂ・・・として形成するとともに、システムコントロールマイコンおよび各チップ間の結線などをＦＰＧＡとして第１チップ８に形成することができる。一つのボードに複数のＩＣを搭載するコンパクトディスクシステムを、一つの積層チップにより実現することができ、コンパクトかつ低コストで実現することができる。【選択図】　図１１
2004047987.tif 000002
【特許請求の範囲】
【請求項１】
あらかじめ用意された複数の回路要素相互をプログラム可能なスイッチ手段を用いて継断することにより所望の機能を取得するプログラム可能な第１の機能部と、第１の機能部に対応する第１の入出力端子と、を有する第１の基板と、
第１の機能部に関連する機能を備えた第２の機能部と、第２の機能部に対応する第２の入出力端子と、を有する第２の基板と、
を備え、
第１の入出力端子と第２の入出力端子とが電気的に接続されるように、第１の基板と第２の基板とを積層したこと、
を特徴とする積層基板体。
【請求項２】
請求項１の積層基板体において、
前記第２の機能部が、外部機器を制御する機能を備えており、
前記第１の機能部が、第２の機能部と当該外部機器とを連結するインタフェース機能を備えていること、
を特徴とするもの。
【請求項３】
請求項１の積層基板体において、
前記第２の機能部が、情報を記憶する機能を備えており、
前記第１の機能部が、第２の機能部に記憶された情報に関連する処理を行なう機能を備えていること、
を特徴とするもの。
【請求項４】
請求項１の積層基板体において、
前記第２の機能部が、アナログ処理を行なう機能を備えており、
前記第１の機能部が、第２の機能部で行なわれるアナログ処理に関連するディジタル処理を行なう機能を備えていること、
を特徴とするもの。
【請求項５】
請求項１の積層基板体において、
前記第２の機能部が、前記第１の機能部を制御する機能を備えていること、
を特徴とするもの。
【請求項６】
請求項１ないし請求項５のいずれかの積層基板体において、
電源からの電力を前記第１の基板に供給するとともに、第１の基板を介して前記第２の基板に電力を供給するよう構成したこと、
を特徴とするもの。
【請求項７】
情報を記憶する機能を備えた第１の機能部と、第１の機能部に対応する第１の入出力端子と、を有する第１の基板と、
第１の機能部を制御する機能を備えた第２の機能部と、第２の機能部に対応する第２の入出力端子と、を有する第２の基板と、
を備え、
第１の入出力端子と第２の入出力端子とが電気的に接続されるように、第１の基板と第２の基板とを積層したこと、
を特徴とする積層基板体。
【請求項８】
請求項１ないし請求項７のいずれかの積層基板体において、
前記第１の基板および第２の基板が、ともに高電圧ラインを備えており、
第１の基板の高電圧ラインの電圧と第２の基板の高電圧ラインの電圧とが実質的に同一になるよう構成したこと、
を特徴とするもの。
【請求項９】
請求項８の積層基板体において、
前記第１の基板の高電圧ラインと第２の基板の高電圧ラインとを電気的に接続するための第１の入出力端子と第２の入出力端子との対を複数組設けるよう構成したこと、
を特徴とするもの。
【請求項１０】
請求項１ないし請求項９のいずれかの積層基板体において、
前記第１の基板または第２の基板の一方に、当該積層基板体の外部に対する入力または出力を行なう外部用端子を設け、
前記外部用端子が設けられた基板に属する前記第１の入出力端子または第２の入出力端子のいずれかと、当該外部用端子とを電気的に接続するよう構成したこと、
を特徴とするもの。
【請求項１１】
請求項１ないし請求項１０のいずれかの積層基板体を備えたこと、
を特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は基板および半導体装置に関し、特に、基板を積層した積層基板体および積層基板体を備えた半導体装置に関する。
【０００２】
【従来の技術】
ユーザーが手元で論理機能を書込むことができるＬＳＩとして、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）が知られている。ＰＬＤには、ＡＮＤ平面とＯＲ平面とを基本構造とする小規模なＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒａｙ）から、大規模なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）にいたるまで、多くの種類がある。
【０００３】
これらは、いずれも、あらかじめチップ上に多くの論理回路等を配置するとともに、論理回路等相互を、プログラム可能なスイッチを介して接続し得るよう構成したものである。したがって、ユーザーが、これら多くのスイッチを所定のパタンにしたがって継断することにより、所望の論理機能を実現することができる。すなわち、ＰＬＤを用いることにより、短納期で、所望の論理機能を有するＬＳＩを実現することができる。
【０００４】
このため、たとえば、機器を制御するマイクロコンピュータシステムのインタフェース回路として、ＰＬＤが用いられる。マイクロコンピュータシステムにおいては、制御対象となる機器に対応した専用のインタフェース回路が必要となるが、ＰＬＤを用いることにより、短納期で、種々の機器に対応した所望のインタフェース回路を実現することができる。
【０００５】
【発明が解決しようとする課題】
しかし、上記のような従来のＰＬＤには、次のような問題点があった。従来のＰＬＤは一つの独立したパッケージにより構成されているため、たとえば、上述のマイクロコンピュータシステムに用いた場合、インタフェース回路だけで一つのパッケージが必要となる。これでは、マイクロコンピュータシステムの集積度を上げることができない。
【０００６】
この発明はこのような問題点を解決し、短納期で所望の機能を実現することができ、かつ、集積度の高い半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１の積層基板体は、
あらかじめ用意された複数の回路要素相互をプログラム可能なスイッチ手段を用いて継断することにより所望の機能を取得するプログラム可能な第１の機能部と、第１の機能部に対応する第１の入出力端子と、を有する第１の基板と、
第１の機能部に関連する機能を備えた第２の機能部と、第２の機能部に対応する第２の入出力端子と、を有する第２の基板と、
を備え、
第１の入出力端子と第２の入出力端子とが電気的に接続されるように、第１の基板と第２の基板とを積層したこと、
を特徴とする。
【０００８】
請求項２の積層基板体は、
請求項１の積層基板体において、
前記第２の機能部が、外部機器を制御する機能を備えており、
前記第１の機能部が、第２の機能部と当該外部機器とを連結するインタフェース機能を備えていること、
を特徴とする。
【０００９】
請求項３の積層基板体は、
請求項１の積層基板体において、
前記第２の機能部が、情報を記憶する機能を備えており、
前記第１の機能部が、第２の機能部に記憶された情報に関連する処理を行なう機能を備えていること、
を特徴とする。
【００１０】
請求項４の積層基板体は、
請求項１の積層基板体において、
前記第２の機能部が、アナログ処理を行なう機能を備えており、
前記第１の機能部が、第２の機能部で行なわれるアナログ処理に関連するディジタル処理を行なう機能を備えていること、
を特徴とする。
【００１１】
請求項５の積層基板体は、
請求項１の積層基板体において、
前記第２の機能部が、前記第１の機能部を制御する機能を備えていること、
を特徴とする。
【００１２】
請求項６の積層基板体は、
請求項１ないし請求項５のいずれかの積層基板体において、
電源からの電力を前記第１の基板に供給するとともに、第１の基板を介して前記第２の基板に電力を供給するよう構成したこと、
を特徴とする。
【００１３】
請求項７の積層基板体は、
情報を記憶する機能を備えた第１の機能部と、第１の機能部に対応する第１の入出力端子と、を有する第１の基板と、
第１の機能部を制御する機能を備えた第２の機能部と、第２の機能部に対応する第２の入出力端子と、を有する第２の基板と、
を備え、
第１の入出力端子と第２の入出力端子とが電気的に接続されるように、第１の基板と第２の基板とを積層したこと、
を特徴とする。
【００１４】
請求項８の積層基板体は、
請求項１ないし請求項７のいずれかの積層基板体において、
前記第１の基板および第２の基板が、ともに高電圧ラインを備えており、
第１の基板の高電圧ラインの電圧と第２の基板の高電圧ラインの電圧とが実質的に同一になるよう構成したこと、
を特徴とする。
【００１５】
請求項９の積層基板体は、
請求項８の積層基板体において、
前記第１の基板の高電圧ラインと第２の基板の高電圧ラインとを電気的に接続するための第１の入出力端子と第２の入出力端子との対を複数組設けるよう構成したこと、
を特徴とする。
【００１６】
請求項１０の積層基板体は、
請求項１ないし請求項９のいずれかの積層基板体において、
前記第１の基板または第２の基板の一方に、当該積層基板体の外部に対する入力または出力を行なう外部用端子を設け、
前記外部用端子が設けられた基板に属する前記第１の入出力端子または第２の入出力端子のいずれかと、当該外部用端子とを電気的に接続するよう構成したこと、
を特徴とする。
【００１７】
請求項１１の半導体装置は、
請求項１ないし請求項１０のいずれかの積層基板体を備えたこと、
を特徴とする。
【００１８】
なお、上記各請求項における「回路要素」とは、回路を構成する要素をいい、たとえば、論理素子、遅延素子、記憶素子、演算回路、配線など、あらゆる素子や回路を含む概念である。実施形態では、図３のデータ入力ラインＬ１１、・・・やＡＮＤ入力ラインＬ２１、・・・等が、これに該当する。
【００１９】
「入出力端子」とは、なんらかの入力または出力を行なう端子をいい、たとえば、信号や電力の供給を受ける入力専用端子、供給するための出力専用端子、入出力兼用端子などを含む概念である。実施形態では、図１のパッド８ａ，８ｂ，・・・やパッド６ａ，６ｂ，・・・が、これに該当する。
【００２０】
【発明の作用および効果】
請求項１の積層基板体および請求項１１の半導体装置は、プログラム可能な第１の機能部と第１の入出力端子とを有する第１の基板と、第１の機能部に関連する機能を備えた第２の機能部と第２の入出力端子とを有する第２の基板とを備え、第１の入出力端子と第２の入出力端子とが電気的に接続されるように、第１の基板と第２の基板とを積層したことを特徴とする。
【００２１】
したがって、第１の機能部の機能を、第２の機能部や外部機器に対応させて柔軟に変更することができる。このため、新たな専用ＩＣをつくることなく第１の機能部の機能を実現することができる。また、第１の基板と第２の基板とを積層することで、第１の機能部の機能と第２の機能部の機能とをともに備えた小さい投影面積を有する半導体装置を実現することができる。さらに、第１の基板と第２の基板とを多数積層することで、多数のＩＣを用いて構成していた複雑なシステムを、一つの半導体装置で実現することができる。このため、このようなシステムを低コストで、かつ、コンパクトに実現することが可能となる。
【００２２】
すなわち、短納期で所望の機能を実現することができ、かつ、集積度の高い安価な半導体装置を得ることができる。
【００２３】
請求項２の積層基板体は、第２の機能部が外部機器を制御する機能を備えており、第１の機能部が、第２の機能部と当該外部機器とを連結するインタフェース機能を備えていることを特徴とする。
【００２４】
したがって、たとえば、積層基板体を外部機器の制御装置に使用した場合、外部機器に対応させて柔軟にインタフェース機能を変更することができる。また、積層基板体を用いることで、省スペースの要求が大きい制御装置をコンパクトにすることができる。
【００２５】
請求項３の積層基板体は、第２の機能部が情報を記憶する機能を備えており、第１の機能部が、第２の機能部に記憶された情報に関連する処理を行なう機能を備えていることを特徴とする。
【００２６】
したがって、たとえば、積層基板体をＤＳＰ（ディジタル・シグナル・プロセッサ）に使用した場合、第２の機能部をＲＡＭ（ランダム・アクセス・メモリ）として用いるとともに、信号処理の内容に対応させて柔軟に第１の機能部の機能を変更することができる。また、積層基板体を用いることで、コンパクトなＤＳＰを得ることができる。
【００２７】
請求項４の積層基板体は、第２の機能部がアナログ処理を行なう機能を備えており、第１の機能部が、第２の機能部で行なわれるアナログ処理に関連するディジタル処理を行なう機能を備えていることを特徴とする。
【００２８】
したがって、たとえば、積層基板体を、ＰＬＬ（位相同期ループ）回路を用いた周波数シンセサイザに使用した場合、第２の機能部をＶＣＯ（電圧制御発信回路）として用いるとともに、第１の機能部を、ＶＣＯの出力を分周する分周回路として用いることができる。この場合、出力すべき周波数に対応させて柔軟に分周回路を変更することができる。また、積層基板体を用いることで、コンパクトな周波数シンセサイザを得ることができる。
【００２９】
請求項５の積層基板体は、第２の機能部が、前記第１の機能部を制御する機能を備えていることを特徴とする。
【００３０】
したがって、たとえば、第２の機能部を、第１の機能部をプログラムするための書込み装置として用いた場合、外部の書込み装置を必要としないＰＬＤを実現することができる。
【００３１】
請求項６の積層基板体は、電源からの電力を第１の基板に供給するとともに、第１の基板を介して第２の基板に電力を供給するよう構成したことを特徴とする。
【００３２】
したがって、第１の機能部に対するプログラムの書込みや消去に高電圧を要する第１の基板には、電源から低電圧電力とともに高電圧電力を供給し、高電圧を要しない第２の基板には、第１の基板を介して低電圧電力のみを供給することが可能となる。このため、第１の基板のみを高耐圧仕様とすれば十分である。すなわち、第２の基板は低耐圧仕様とすることができるので、第２の基板を構成する回路要素の集積度を上げることができる。
【００３３】
請求項７の積層基板体は、情報を記憶する機能を備えた第１の機能部と第１の入出力端子とを有する第１の基板と、第１の機能部を制御する機能を備えた第２の機能部と第２の入出力端子とを有する第２の基板とを備え、第１の入出力端子と第２の入出力端子とが電気的に接続されるように第１の基板と第２の基板とを積層したことを特徴とする。
【００３４】
したがって、たとえば、第２の機能部を、第１の機能部に対する情報の書込み装置として用いた場合、外部の書込み装置を必要としない情報記憶装置を実現することができる。また、第１の基板と第２の基板とを積層することで、情報を記憶する機能と例えば情報を書込む機能とをともに備えた小さい投影面積を有する情報記憶装置を実現することができる。
【００３５】
請求項８の積層基板体は、第１の基板および第２の基板がともに高電圧ラインを備えており、第１の基板の高電圧ラインの電圧と第２の基板の高電圧ラインの電圧とが実質的に同一になるよう構成したことを特徴とする。
【００３６】
したがって、第１の入出力端子と第２の入出力端子とを電気的に接続することにより、第１の基板の高電圧ラインと第２の基板の高電圧ラインとを、双方の基板で共用することができる。このため、高電圧用の配線等に必要なスペースを節約することができる。
【００３７】
請求項９の積層基板体は、第１の基板の高電圧ラインと第２の基板の高電圧ラインとを電気的に接続するための第１の入出力端子と第２の入出力端子との対を複数組設けるよう構成したことを特徴とする。
【００３８】
したがって、第１の入出力端子と第２の入出力端子とを接続する際の接続抵抗が大きい場合であっても、複数の接続箇所を設けることで該接続抵抗を減少させることができる。
【００３９】
請求項１０の積層基板体は、第１の基板または第２の基板の一方に外部用端子を設け、外部用端子が設けられた基板に属する第１の入出力端子または第２の入出力端子のいずれかと、当該外部用端子とを電気的に接続するよう構成したことを特徴とする。
【００４０】
したがって、たとえば、第１の基板に外部用端子を設けた場合、当該外部用端子と第２の基板の第２の入出力端子とを、第１の基板の第１の入出力端子を介して、電気的に接続することができる。このため、外部用端子が設けられていない第２の基板と、外部用端子との間で、電力や信号の授受を直接行なうことが可能となる。
【００４１】
【発明の実施の形態】
図１に、この発明の１実施形態による半導体装置であるＬＳＩ（高密度集積回路）２の断面構成を示す。ＬＳＩ２は、パッケージ１２の上に、積層基板体である積層チップ４を載置して固定した構成を有している。積層チップ４は、第１の基板である第１チップ８および第２の基板である第２チップ６を積層して一体化したチップである。
【００４２】
図２に、積層チップ４の分解斜視図を示す。第１チップ８および第２チップ６は、いずれも半導体により構成されたＩＣチップである。この実施形態においては、第１チップ８には、プログラム可能な第１の機能部として、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレー）が形成されており、第２チップ６には、第２の機能部として、ＣＰＵ（中央処理ユニット）が形成されている。
【００４３】
第１チップ８は、上面に第１の入出力端子である複数のパッド８ａ，８ｂ，・・・を備えている。この実施形態においては、パッド８ａ，８ｂ，・・・は、ＦＰＧＡに対する入出力を行なうためのパッドである。また、第１チップ８の上面の外周近傍には、外部に対する入出力を行なうための複数のパッド１０（外部用端子）が設けられている。
【００４４】
第２チップ６は、下面に第２の入出力端子である複数のパッド６ａ，６ｂ，・・・を備えている。この実施形態においては、パッド６ａ，６ｂ，・・・は、ＣＰＵに対する入出力を行なうためのパッドである。
【００４５】
各パッド８ａ，８ｂ，・・・とパッド６ａ，６ｂ，・・・とは、互いに対向する位置に設けられている。互いに対抗する位置に設けられたパッド８ａ，８ｂ，・・・とパッド６ａ，６ｂ，・・・との一方を、たとえば金（Ａｕ）で形成し、他方を、たとえば錫（Ｓｕ）で形成することで、共晶を利用したバンプ技術により、パッド８ａ，８ｂ，・・・とパッド６ａ，６ｂ，・・・とを接合している。
【００４６】
このようにして形成された積層チップ４は、図１に示すように、パッケージ１２の上に載置して固定される。パッケージ１２に設けられたパッド１４と、第１チップ８に設けられたパッド１０とは、ボンディングワイヤ１６により接続される。なお、積層チップ４およびボンディングワイヤ１６は、エポキシ樹脂等を用いた封止部材（図示せず）により封止されている。
【００４７】
この実施形態においては、ＬＳＩ２は、外部機器を制御するコントローラとして使用される。すなわち、第２チップ６に形成されたＣＰＵ（図示せず）を用いて、外部機器の制御を行なう。外部機器は、パッケージ１２に設けられたパッド１４に電気的に接続される。第１チップ８に形成されたＦＰＧＡは、ＣＰＵと外部機器とを連結するインタフェース回路として機能する。
【００４８】
したがって、ＦＰＧＡのプログラムを変更することで、外部機器に対応した所望のインタフェース回路を得ることができる。このため、新たな専用インターフェース回路を持つＩＣをつくることなく所望のインタフェース回路を実現することができる。すなわち、新たな専用ＩＣを開発したり、専用ＩＣのための製造工程を別途設けたりする必要がない。
【００４９】
また、積層チップ４を用いることで、省スペースの要求が大きいこの種のコントローラをコンパクトに形成することができる。なお、この実施形態においては、外部機器を制御するためのプログラムは、ＲＯＭ（読出専用メモリ）チップ（図示せず）として、ＬＳＩ２の外部に配置され、パッケージ１２に設けられたパッド１４を介して、ＣＰＵに送られる。
【００５０】
また、ＬＳＩ２の外部には電源（図示せず）が設けられており、当該電源から、パッド１４を介して第１チップ８に電力が供給され、さらに第１チップ８を介して第２チップ６に電力が供給される。
【００５１】
したがって、ＦＰＧＡに対するプログラムの書込みや消去に高電圧を要する第１チップ８には、電源から低電圧電力とともに高電圧電力を供給し、高電圧を要しないＣＰＵを搭載した第２チップ６には、第１チップ８を介して低電圧電力のみを供給することが可能となる。このため、第１チップ８のみを高耐圧仕様とすれば十分である。すなわち、第２チップ６は低耐圧仕様とすることができるので、ＣＰＵを搭載した第２チップ６の集積度を上げることができる。
【００５２】
図３に、第１チップ８に形成されたＦＰＧＡを構成するロジックアレー２０の回路構成の一例を模式的に示す。ＦＰＧＡは、比較的複雑な構成のＰＬＤであり、ＦＰＧＡのロジックアレー２０は、ＡＮＤ平面部２２とＯＲ平面部２４とを備えている。なお図３は、説明のために、ロジックアレー２０の回路構成の一部を抜き出して示した図であり、実際のロジックアレー２０は、より複雑な構成を持っている。
【００５３】
図３の例では、ＡＮＤ平面部２２は、回路要素である４本のデータ入力ラインＬ１１、Ｌ１２、Ｌ１３、Ｌ１４、４本のＡＮＤ入力ラインＬ２１、Ｌ２２、Ｌ２３、Ｌ２４、および、４個のＡＮＤゲートＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４を備えている。
【００５４】
ＡＮＤ平面部２２の、データ入力ラインＬ１１〜Ｌ１４とＡＮＤ入力ラインＬ２１〜Ｌ２４との１６個の交点には、プログラム可能なスイッチ手段であるスイッチＳＷ１１〜ＳＷ４４が設けられている。
【００５５】
ＯＲ平面部２４は、回路要素である４本のＡＮＤ出力ラインＬ３１、Ｌ３２、Ｌ３３、Ｌ３４、３本のＯＲ入力ラインＬ４１、Ｌ４２、Ｌ４３、３個のＯＲゲートＯＲ１、ＯＲ２、ＯＲ３、および、３本のＯＲ出力ラインＬ５１、Ｌ５２、Ｌ５３を備えている。
【００５６】
ＡＮＤ平面部２２同様、ＯＲ平面部２４の、ＡＮＤ出力ラインＬ３１〜Ｌ３４とＯＲ入力ラインＬ４１〜Ｌ４３との１２個の交点には、プログラム可能なスイッチ手段であるスイッチＳＷ５１〜ＳＷ８３が設けられている。
【００５７】
なお、図３においては説明の便宜上、４個のＡＮＤゲートＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４と、３個のＯＲゲートＯＲ１、ＯＲ２、ＯＲ３とを用いるよう記載したが、実際の回路においては、これらのゲートに替え、７個のＮＡＮＤゲートを用いて、図３と論理的に等価な回路を実現している。
【００５８】
図４Ａ，図４Ｂ，図４Ｃに、プログラム可能なスイッチ手段（たとえば、スイッチＳＷ１１）の具体例を示す。スイッチＳＷ１１として、図４Ａに示すヒューズを用いることができる。この場合、データ入力ラインＬ１１とＡＮＤ入力ラインＬ２１とを切り離すには、このヒューズを焼切ればよい。
【００５９】
ヒューズの場合とは逆に、あらかじめ絶縁しておき、絶縁を破壊することによりデータ入力ラインＬ１１とＡＮＤ入力ラインＬ２１とを導通させるよう構成したアンチヒューズ（図示せず）を、スイッチＳＷ１１として用いることもできる。　また、スイッチＳＷ１１として、図４Ｂに示すフラッシュメモリやＥＥＰＲＯＭ（Ｅｒｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）を用いることもできる。ＥＥＰＲＯＭを用いることにより論理機能の書き換えが可能となる。
【００６０】
また、論理機能の書き換えをリアルタイムで行なわせるために、スイッチＳＷ１１として、図４Ｃに示すＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を用いることもできる。
【００６１】
さらに、スイッチＳＷ１１として、強誘電体を用いたメモリを使用することもできる。強誘電体を用いたメモリを使用することにより、不揮発性で、かつ、高速度で書換え可能なスイッチＳＷ１１を実現することができる。
【００６２】
図５に、強誘電体を用いたメモリを使用したスイッチＳＷ１１の回路構成の一例を示す。この例では、スイッチＳＷ１１は、強誘電体トランジスタ３０を備えている。
【００６３】
ゲート端子Ｇとデータ入力ラインＬ１１との間に、所定の電圧を印加すると、強誘電体層ＦＥは分極するが、印加する電圧の向きにより、強誘電体層ＦＥの分極方向が異なる。強誘電体層ＦＥの分極方向が異なると、同一のゲート電圧に対するドレイン電流の値が異なる。この性質を利用して、スイッチＳＷ１１の閉状態と開状態とを作り出すよう構成している。
【００６４】
ゲート端子Ｇとデータ入力ラインＬ１１との間に印加する電圧の向きと、強誘電体層ＦＥの分極方向との関係は、他の要素の影響を受けるため必ずしも固定されたものではないが、少なくとも同一条件下においては、同一の関係をもたらす。
【００６５】
したがって、たとえば、データ入力ラインＬ１１に対して、ゲート端子Ｇが正となる向きの電圧を印加すると、所定のゲート電圧に対し、しきい値以上のドレイン電流が流れる方向に分極し、逆向きの電圧を印加すると、所定のゲート電圧に対し、しきい値より小さい値のドレイン電流しか流れない方向に分極したとすれば、前者がスイッチＳＷ１１の閉状態、後者がスイッチＳＷ１１の開状態である。
【００６６】
このように、ゲート端子Ｇとデータ入力ラインＬ１１との間に印加する電圧の向きを替えることにより、スイッチＳＷ１１の継断データを、書き換えることができる。
【００６７】
なお、図５の例においては、ゲート端子Ｇとデータ入力ラインＬ１１との間に印加する電圧の向きを替えることにより、強誘電体層ＦＥの分極方向を異ならせるよう構成したが、強誘電体層ＦＥのゲート端子Ｇと反対側の端部に電極端子を接続してこれをメモリゲート端子ＭＧとし、ゲート端子Ｇとメモリゲート端子ＭＧとの間に印加する電圧の向きを替えることにより、強誘電体層ＦＥの分極方向を異ならせるよう構成することもできる。
【００６８】
また、スイッチＳＷ１１に使用するための強誘電体を用いたメモリとしては、図５に示す強誘電体トランジスタ３０を備えたメモリ以外に、たとえば、強誘電体コンデンサを備えたメモリ（図示せず）を使用することもできる。
【００６９】
なお、上述の実施形態においては、ＬＳＩ２が、外部機器を制御するコントローラとして使用される場合を例に説明したが、この発明はこれに限定されるものではない。たとえば、ＬＳＩ２が汎用のＦＰＧＡとして使用される場合にも、この発明を適用することができる。
【００７０】
この場合、第１チップ８には、前述の実施形態と同様に、第１の機能部としてＦＰＧＡが形成される。一方、第２チップ６には、第２の機能部として、ＦＰＧＡへのプログラムの書込みや消去をおこなう書込み回路を形成しておく。このようにすれば、外部の書込み装置を必要としないＦＰＧＡを実現することができる。
【００７１】
また、ＬＳＩ２をＤＳＰ（ディジタル・シグナル・プロセッサ）として使用する場合にも、この発明を適用することができる。ＬＳＩ２をＤＳＰとして用いるためには、第２チップ６に、第２の機能部として、ＲＡＭ（ランダム・アクセス・メモリ）を形成しておく。
【００７２】
一方、第１チップ８には、前述の実施形態と同様に、第１の機能部としてＦＰＧＡを形成しておくが、この場合、ＦＰＧＡが信号処理部として機能するようにプログラムしておく。
【００７３】
このように設定しておけば、ＦＰＧＡは、第２チップ６に形成されたＲＡＭから与えられた信号に所定の処理を施した後、ＬＳＩ２外部に出力したり、ＬＳＩ２外部から与えられた信号に所定の処理を施した後、第２チップ６に形成されたＲＡＭに蓄積したりすることができる。
【００７４】
ＦＰＧＡのプログラムを変更することで、信号処理の内容を容易に変更することができる。また、積層チップ４を用いることで、コンパクトなＤＳＰを実現することができる。
【００７５】
また、たとえば、第１チップ８にＦＰＧＡを形成するとともに、第２チップ６にフラッシュメモリを形成するよう構成することもできる。この場合、第１チップ８のＦＰＧＡおよび第２チップ６のフラッシュメモリともに、書込み・消去のための高電圧ラインを必要とする場合がある。このような場合、ＦＰＧＡの書込み・消去に要する電圧と、フラッシュメモリの書込み・消去に要する電圧とが同一になるよう設定しておくと好都合である。
【００７６】
電圧をこのように設定しておくと、第１チップ８および第２チップ６双方の高電圧ラインを、パッド８ａ，８ｂ，・・・、６ａ，６ｂ，・・・のいずれかを介して、当該双方のチップ間で共用することができる。このため、高電圧用の配線等に必要なスペースを節約することができる。
【００７７】
さらにこの場合、当該高電圧ラインを接続するためのパッドを、複数組形成しておけば、接続抵抗を小さくすることができ、好都合である。パッド８ａ，８ｂ，・・・、６ａ，６ｂ，・・・の接続方法として、上述のバンプ技術や、後述する異方性導電体を用いる場合には、接続抵抗が大きくなる傾向があるため、このように、接続点を並列に形成して接続抵抗を小さくすることが特に好ましい。
【００７８】
また、たとえば、ＬＳＩ２を、ＰＬＬ（位相同期ループ）回路を用いた周波数シンセサイザとして使用することができる。この場合には、第２チップ６に、第２の機能部として、アナログ回路であるＶＣＯ（電圧制御発信回路）を形成しておく。
【００７９】
一方、第１チップ８には、前述の実施形態と同様に、第１の機能部としてＦＰＧＡを形成しておくが、この場合、ＦＰＧＡが、ＶＣＯの出力を分周したのち再びＶＣＯにフィードバックするような回路をとして機能するようにプログラムしておく。
【００８０】
このように設定しておけば、ＬＳＩ２を、ＰＬＬ回路を用いた周波数シンセサイザとして使用することができる。この場合、ＦＰＧＡのプログラムを変更することで、出力すべき周波数を容易に変更することができる。また、積層チップ４を用いることで、コンパクトな周波数シンセサイザを得ることができる。
【００８１】
なお、このように、第２チップ６に、第２の機能部としてアナログ回路を搭載する場合、アナログ信号の授受が必要となるパッドは、バッファを介在しないパッドとしておくとよい。
【００８２】
また、この場合、第１チップ８に設けられたパッド１０のいずれかと、たとえばパッド８ａとを導通状態にしておく（スルーパッド）ことにより、パッド１０と第２チップ６のパッド６ａとを、パッド８ａを介して電気的に接続することができる。このため、第２チップ６に外部用端子を直接設けることができない場合であっても、たとえば、第１チップ８に設けられたパッド１０をアナログ信号の入出力端子として用いたり、パッド１０をアナログ回路専用の電源端子として用いたりすることができ、好都合である。
【００８３】
上述の各実施形態においては、第１チップ８に、第１の機能部としてＦＰＧＡを形成した場合を例に説明したが、この発明はこれに限定されるものではない。たとえば、第１チップ８に、第１の機能部としてメモリ装置を形成するよう構成することができる。この場合、第２チップ６に、第２の機能部として、該メモリ装置に対するデータの書込みや消去を行なう書込み回路を形成しておくとよい。
【００８４】
このように構成すれば、外部の書込み装置を必要としない情報記憶装置を実現することができる。また、第１チップ８と第２チップ６とを積層することで、情報を記憶する機能と情報を書込む機能とをともに備えた小さい投影面積を有する情報記憶装置を実現することができる。
【００８５】
なお、上述の各実施形態においては、図１に示すように、パッド８ａ，８ｂ，・・・とパッド６ａ，６ｂ，・・・とを電気的に接続する方法として、バンプ技術を用いた場合を例に説明したが、この発明はこれに限定されるものではない。たとえば、ハンダ技術を用いて、パッド８ａ，８ｂ，・・・とパッド６ａ，６ｂ，・・・とを電気的に接続することもできる。
【００８６】
また、図６に示すように、異方性導電体１８を用いてパッド８ａ，８ｂ，・・・とパッド６ａ，６ｂ，・・・とを電気的に接続することもできる。異方性導電体１０は、一方向にのみ導電性を有する導電体で、接着性を有している。異方性導電体として、たとえば熱硬化性の接着剤であるアニソルム（日立化成）を用いることができる。
【００８７】
このような異方性導電体１８を用いることにより、第１チップ８および第２チップ６を強固に接着することができる。異方性導電体１８を用いて、第１チップ８および第２チップ６を強固に接着することにより、互いに対向する位置に設けられたパッド８ａ，８ｂ，・・・とパッド６ａ，６ｂ，・・・とが、電気的に接続される。
【００８８】
また、上述の各実施形態においては、図１に示すように、積層チップ４をパッケージ１２に固定するとともに、積層チップ４のパッド１０とパッケージ１２に設けられたパッド１４とをボンディングワイヤ１６を用いて接続するよう構成したが、この発明はこのような構成に限定されるものではない。
【００８９】
たとえば、図７に示すように、積層チップ４を、フィルム状の合成樹脂基板に直接、実装することもできる。このように、積層チップ４を実装した基板を、タブ（ｔａｂ：ｔａｐｅ　ａｕｔｏｍａｔｅｄ　ｂｏｎｄｉｎｇ）２６という。タブ２６にはプリント配線（図示せず）が施されており、プリント配線のパッド部（図示せず）と積層チップ４のパッド１０とが接合される。なお、上述の各実施形態の場合と同様に、積層チップ４は、エポキシ樹脂等を用いた封止部材（図示せず）により封止されている。
【００９０】
また、図８に示すように、パッド１０を第１チップ８の下面（すなわち、パッド８ａ，８ｂ，・・・の設けられた面の反対側の面）に設けることが可能な場合には、積層チップ４を、タブ２６の上面に積み上げるように実装することもできる。
【００９１】
なお、上述の各実施形態においては、第１チップ８に電力が供給され、さらに第１チップ８を介して第２チップ６に電力が供給されるよう構成したが、この発明はこれに限定されるものではない。たとえば、第２チップ６に電力が供給され、さらに第２チップ６を介して第１チップ８に電力が供給されるよう構成することもできる。また、第１チップ８と第２チップ６との配置関係を上下逆にすることもできる。
【００９２】
また、上述の各実施形態においては、２つのチップを重ねた積層チップ４を例に説明したが、３つ以上のチップを重ねた積層チップにも、この発明を適用することができる。
【００９３】
図９は、第１チップ８の上に、第２チップ３２および第３チップ３４を横に並べて配置した構成を有する積層チップ３６を示す図面である。積層チップ３６は、パッケージ１２に載置されて固定されている。
【００９４】
たとえば、第１チップ８にＦＰＧＡを形成してインタフェース回路の働きをするようプログラムしておき、第２チップ３２にＣＰＵを形成するとともに、第３チップ３４にＲＯＭを形成すれば、一つの積層チップ３６で、外部機器を制御するためのコントローラを実現することができる。なお、この場合、第１チップ８が第１の基板に該当し、第２チップ３２および第３チップ３４が第２の基板に該当する。
【００９５】
図１１は、第１チップ８（第１の基板に該当）の上に多数のチップ（第２の基板に該当）５０ａ，５０ｂ，・・・，５０ｇを、横に並べて配置した構成を有する積層チップ５２を示す分解斜視図である。
【００９６】
たとえば、図１２に示すようなコンパクトディスクシステム６０を構成する各機能部、たとえば、ＲＦアンプ６２、ＤＳＰ６４，ＤＦ・ＤＡＣ６６，ＣＤ−Ｇデコーダ６８，ＲＧＢエンコーダ７０，ＣＤドライバ７２等を、それぞれ、図１１のチップ５０ａ，５０ｂ，・・・，５０ｇとして形成するとともに、システムコントロールマイコン７４および各チップ間の結線（図示せず）などをＦＰＧＡとして第１チップ８に形成することができる。
【００９７】
なお、図１２に示すコンパクトディスクシステム６０は、従来、ＲＦアンプ６２、ＤＳＰ６４，ＤＦ・ＤＡＣ６６，ＣＤ−Ｇデコーダ６８，ＲＧＢエンコーダ７０，ＣＤドライバ７２、システムコントロールマイコン７４等の各機能部をそれぞれ、別のＩＣとして形成し、これらを、１枚のボードに搭載するよう構成していた。したがって、コンパクト性に欠け、製造コストも高かった。
【００９８】
図１１のように構成すれば、従来、一つのボードに複数のＩＣを搭載することにより実現していたコンパクトディスクシステム６０のような複雑なシステムを、一つの積層チップ５２、すなわち、一つのＩＣにより実現することができる。このため、複雑なシステムを、コンパクトかつ低コストで実現することができる。
【００９９】
図１０は、第１チップ８の上に第２チップ４０を載せて固定するとともに、第２チップ４０の上に第３チップ４２を載せて固定した構成を有する積層チップ４４を示す図面である。積層チップ４４は、パッケージ１２に載置されて固定されている。
【０１００】
このように、接続すべきパッドをチップ（この例では第２チップ４０）の下面および上面の双方に設けることが可能な場合には、３層以上のチップを積層することが容易になる。この場合、第１チップ８が第１の基板に該当し、第２チップ４０が第２の基板に該当する。
【０１０１】
なお、チップが３層以上積層されている場合、たとえば図１０のような場合、第１チップ８と第３チップ４２とが、第２チップ４０に設けられた配線（図示せず）を介して電気的に接続されているような場合には、第３チップ４２も第２の基板に該当する。また、第２チップ４０が第１の基板に該当するような場合には、第１チップ８および第３チップ４２が、第２の基板に該当する。
【０１０２】
なお、上述の各実施形態においては、プログラム可能な第１の機能部の一例としてＦＰＧＡを例に説明したが、この発明はこれに限定されるものではない。たとえば、プログラム可能な第１の機能部としてＰＬＤの一種であるＰＬＡ等を用いた場合にも、この発明を適用することができる。
【図面の簡単な説明】
【図１】この発明の１実施形態による半導体装置であるＬＳＩ（高密度集積回路）２の断面構成を示す図面である。
【図２】積層チップ４の分解斜視図である。
【図３】第１チップ８に形成されたＦＰＧＡを構成するロジックアレー２０の回路構成の一例を模式的に示した図面である。
【図４】図４Ａ，図４Ｂ，図４Ｃは、プログラム可能なスイッチ手段の具体例を示す図面である。
【図５】強誘電体を用いたメモリを使用したスイッチＳＷ１１の回路構成の一例を示す図面である。
【図６】この発明の他の実施形態による積層チップの断面構成を示す図面である。
【図７】この発明の他の実施形態による積層チップの断面構成を示す図面である。
【図８】この発明の他の実施形態による積層チップの断面構成を示す図面である。
【図９】この発明の他の実施形態による積層チップの断面構成を示す図面である。
【図１０】この発明の他の実施形態による積層チップの断面構成を示す図面である。
【図１１】この発明の他の実施形態による積層チップの分解斜視図である。
【図１２】コンパクトディスクシステム６０の構成を示す機能ブロック図である。
【符号の説明】
２・・・・・・・・ＬＳＩ
４・・・・・・・・積層チップ
６・・・・・・・・第２チップ
６ａ，６ｂ・・・・パッド
８・・・・・・・・第１チップ
８ａ，８ｂ・・・・パッド
【図１】
2004047987.tif 000003
【図２】
2004047987.tif 000004
【図３】
2004047987.tif 000005
【図４】
2004047987.tif 000006
【図５】
2004047987.tif 000007
【図６】
2004047987.tif 000008
【図７】
2004047987.tif 000009
【図８】
2004047987.tif 000010
【図９】
2004047987.tif 000011
【図１０】
2004047987.tif 000012
【図１１】
2004047987.tif 000013
【図１２】
2004047987.tif 000014
【手続補正書】
【提出日】平成15年6月12日(2003.6.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の機能部と、第１の機能部に対応する第１の入出力端子と、を有する第１の基板と、
第１の機能部に関連する機能を備えた第２の機能部と、第２の機能部に対応する第２の入出力端子と、を有する複数の第２の基板とを備え、
プログラム可能な第１の機能部としての制御手段および第２の基板間の結線を第１の基板上に設け、第１の入出力端子と第２の入出力端子とが電気的に接続されるように、第１の基板とそれぞれの第２の基板とを積層した積層基板体であって、
第１の機能部は、プログラム可能であって、あらかじめ用意された複数の回路要素相互をプログラム可能なスイッチ手段を用いて継断することにより、第２の基板間の結線を継断し、第２の機能部をコントロールすること、
を特徴とする積層基板体。
【請求項２】
請求項１の積層基板体において、前記第２の機能部が、情報を記憶する機能を備えており、前記第１の機能部が、第２の機能部に記憶された情報に関連する処理を行なう機能を備えていること、を特徴とするもの。
【請求項３】
請求項１の積層基板体において、前記第２の機能部が、アナログ処理を行なう機能を備えており、前記第１の機能部が、第２の機能部で行なわれるアナログ処理に関連するディジタル処理を行なう機能を備えていること、を特徴とするもの。
【請求項４】
請求項１の積層基板体において、前記第２の機能部が、前記第１の機能部へのプログラムの書込または消去を行う回路を備えていること、を特徴とするもの。
【請求項５】
請求項１ないし請求項４のいずれかの積層基板体において、電源からの電力を前記第１の基板に供給するとともに、第１の基板を介して前記第２の基板に電力を供給するよう構成したこと、を特徴とするもの。
【請求項６】
請求項１ないし請求項５のいずれかの積層基板体において、前記第１の基板または第２の基板の一方に、当該積層基板体の外部に対する入力または出力を行なう外部用端子を設け、前記外部用端子が設けられた基板に属する前記第１の入出力端子または第２の入出力端子のいずれかと、当該外部用端子とを電気的に接続するよう構成したこと、を特徴とするもの。
【請求項７】
請求項１ないし請求項６のいずれかの積層基板体において、第１の基板のみが、高電圧ラインを備えており、第１の基板と第２の基板とをバンプ接続により積層したこと、を特徴とするもの。
【請求項８】
請求項１ないし請求項７のいずれかの積層基板体を備えたこと、を特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
【課題を解決するための手段】請求項１の積層基板体は、第１の機能部と、第１の機能部に対応する第１の入出力端子と、を有する第１の基板と、第１の機能部に関連する機能を備えた第２の機能部と、第２の機能部に対応する第２の入出力端子と、を有する複数の第２の基板とを備え、プログラム可能な第１の機能部としての制御手段および第２の基板間の結線を第１の基板上に設け、第１の入出力端子と第２の入出力端子とが電気的に接続されるように、第１の基板とそれぞれの第２の基板とを積層した積層基板体であって、第１の機能部は、プログラム可能であって、あらかじめ用意された複数の回路要素相互をプログラム可能なスイッチ手段を用いて継断することにより、第２の基板間の結線を継断し、第２の機能部をコントロールすることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
請求項２の積層基板体は、請求項１の積層基板体において、前記第２の機能部が、情報を記憶する機能を備えており、前記第１の機能部が、第２の機能部に記憶された情報に関連する処理を行なう機能を備えていること、を特徴とする。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
請求項３の積層基板体は、請求項１の積層基板体において、前記第２の機能部が、アナログ処理を行なう機能を備えており、前記第１の機能部が、第２の機能部で行なわれるアナログ処理に関連するディジタル処理を行なう機能を備えていること、を特徴とする。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
請求項４の積層基板体は、請求項１の積層基板体において、前記第２の機能部が、前記第１の機能部へのプログラムの書込または消去を行う回路を備えていること、を特徴とする。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
請求項５の積層基板体は、請求項１ないし請求項４のいずれかの積層基板体において、電源からの電力を前記第１の基板に供給するとともに、第１の基板を介して前記第２の基板に電力を供給するよう構成したこと、を特徴とする。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
この発明の積層基板体は、情報を記憶する機能を備えた第１の機能部と、第１の機能部に対応する第１の入出力端子と、を有する第１の基板と、第１の機能部を制御する機能を備えた第２の機能部と、第２の機能部に対応する第２の入出力端子と、を有する第２の基板と、を備え、第１の入出力端子と第２の入出力端子とが電気的に接続されるように、第１の基板と第２の基板とを積層したこと、を特徴とする。


【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
この発明の積層基板体は、前記第１の基板および第２の基板が、ともに高電圧ラインを備えており、第１の基板の高電圧ラインの電圧と第２の基板の高電圧ラインの電圧とが実質的に同一になるよう構成したこと、を特徴とする。


【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
この発明の積層基板体は、前記第１の基板の高電圧ラインと第２の基板の高電圧ラインとを電気的に接続するための第１の入出力端子と第２の入出力端子との対を複数組設けるよう構成したこと、を特徴とする。


【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
請求項６の積層基板体は、請求項１ないし請求項５のいずれかの積層基板体において、前記第１の基板または第２の基板の一方に、当該積層基板体の外部に対する入力または出力を行なう外部用端子を設け、前記外部用端子が設けられた基板に属する前記第１の入出力端子または第２の入出力端子のいずれかと、当該外部用端子とを電気的に接続するよう構成したこと、を特徴とする。請求項７の積層基板体は、第１の基板のみが、高電圧ラインを備えており、第１の基板と第２の基板とをバンプ接続により積層したこと、を特徴とする。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
請求項８の半導体装置は、請求項１ないし請求項７のいずれかの積層基板体を備えたこと、を特徴とする。


【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
【発明の作用および効果】請求項１の積層基板体および請求項８の半導体装置は、第１の機能部と、第１の機能部に対応する第１の入出力端子と、を有する第１の基板と、第１の機能部に関連する機能を備えた第２の機能部と、第２の機能部に対応する第２の入出力端子と、を有する複数の第２の基板とを備え、プログラム可能な第１の機能部としての制御手段および第２の基板間の結線を第１の基板上に設け、第１の入出力端子と第２の入出力端子とが電気的に接続されるように、第１の基板とそれぞれの第２の基板とを積層した積層基板体であって、第１の機能部は、プログラム可能であって、あらかじめ用意された複数の回路要素相互をプログラム可能なスイッチ手段を用いて継断することにより、第２の基板間の結線を継断し、第２の機能部をコントロールすることを特徴とする。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】削除
【補正の内容】
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
また、たとえば、積層基板体を外部機器の制御装置に使用した場合、外部機器に対応させて柔軟にインタフェース機能を変更することができる。また、積層基板体を用いることで、省スペースの要求が大きい制御装置をコンパクトにすることができる。


【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
請求項２の積層基板体は、第２の機能部が情報を記憶する機能を備えており、第１の機能部が、第２の機能部に記憶された情報に関連する処理を行なう機能を備えていることを特徴とする。


【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
請求項３の積層基板体は、第２の機能部がアナログ処理を行なう機能を備えており、第１の機能部が、第２の機能部で行なわれるアナログ処理に関連するディジタル処理を行なう機能を備えていることを特徴とする。


【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
請求項４の積層基板体は、第２の機能部が、前記第１の機能部へのプログラムの書込または消去を行う回路を備えていることを特徴とする。


【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
請求項５の積層基板体は、電源からの電力を第１の基板に供給するとともに、第１の基板を介して第２の基板に電力を供給するよう構成したことを特徴とする。


【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
この発明の積層基板体は、情報を記憶する機能を備えた第１の機能部と第１の入出力端子とを有する第１の基板と、第１の機能部を制御する機能を備えた第２の機能部と第２の入出力端子とを有する第２の基板とを備え、第１の入出力端子と第２の入出力端子とが電気的に接続されるように第１の基板と第２の基板とを積層したことを特徴とする。


【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
この発明の積層基板体は、第１の基板および第２の基板がともに高電圧ラインを備えており、第１の基板の高電圧ラインの電圧と第２の基板の高電圧ラインの電圧とが実質的に同一になるよう構成したことを特徴とする。


【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
この発明の積層基板体は、第１の基板の高電圧ラインと第２の基板の高電圧ラインとを電気的に接続するための第１の入出力端子と第２の入出力端子との対を複数組設けるよう構成したことを特徴とする。


【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
請求項６の積層基板体は、第１の基板または第２の基板の一方に外部用端子を設け、外部用端子が設けられた基板に属する第１の入出力端子または第２の入出力端子のいずれかと、当該外部用端子とを電気的に接続するよう構成したことを特徴とする。