(57)【要約】【課題】半導体装置の製造方法、特にその抵抗素子の製造方法において、ドライエッチングにより開口を形成する際、抵抗体層が影響を受けないようにする【解決手段】半導体基板１上に形成された第１の金属層３Ａ上と抵抗体層５Ａの端部５Ａ１　（５Ａ２　）上とに跨がって、無電界メッキにより第２の金属層８を形成し、全面に第２の絶縁層９を形成した後、この第２の絶縁層９に、第２の金属層８の一部を外部に露出する開口１１を、この開口１１内の周縁Ｈ１　が第２の金属層８の周縁Ｈ２　より内側に位置するパターンに形成するようにする。【選択図】　図３
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【特許請求の範囲】
【請求項１】
半導体基板上に、第１の絶縁層を形成する工程と、
該第１の絶縁層上に第１の金属層を所定のパターンに形成する工程と、
前記第１の絶縁層上に、前記第１の金属層と間隙を保持して端縁が対向するように抵抗素子を構成する抵抗体層を所定のパターンに形成する工程と、
前記第１の金属層上と前記抵抗体層の端部上とに跨って、無電解メッキにより第２の金属層を所定のパターンに形成する工程と、
全面に第２の絶縁層を形成する工程と、
該第２の絶縁層に、前記第２の金属層の一部を外部に露出する開口を、該開口内の周縁が前記第２の金属層の周縁より内側に位置するパターンに形成する工程と、
前記第２の絶縁層に形成された開口を通じて前記第２の金属層にコンタクトする第３の金属層を形成する工程とを有し、
前記抵抗素子の端子導出部を、前記第１の金属層と、前記第２の金属層と、前記第３の金属層とによって構成することを特徴とする半導体装置の製造方法。
【請求項２】
前記抵抗体層はＴａＳｉＯ２　膜からなる
ことを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法、特に、抵抗素子を有してなる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図９は、半導体装置、特にその抵抗素子の部分を示す概略断面図である。
抵抗素子３５は、半導体基板２５上に絶縁層２６を介して抵抗体層２７Ａが形成され、この抵抗体層２７Ａの一方の端部２７Ａ１　が、絶縁層２９に形成された開口３１を通じて金属配線層３２Ａと接続して一方の端子導出部３５１　が形成され、同様に、他方の端部２７Ａ２　が、絶縁層２９に形成された開口３１を通じて金属配線層３２Ａと接続して他方の端子導出部３５２　が形成された構成である。
そして、抵抗素子３５は、同一基板２５上の図示しない領域に形成された半導体素子、例えばＦＥＴ（電界効果型トランジスタ）等と共に半導体装置の一部として構成される。
【０００３】
ところで、近年、半導体装置では微細化が要求されており、前述のような抵抗素子３５を有する半導体装置では抵抗素子３５にも微細化が要求されている。また、一方では、高周波や、超高周波が用いられる半導体装置に対応するために、高い抵抗値を有する抵抗素子３５も要求されている。
【０００４】
しかし、従来より、抵抗素子３５の材料（即ち、抵抗体層２７Ａ）として用いられてきた多結晶シリコンでは、必要とされる高い抵抗値を得ようとすると、抵抗素子３５自体が大きくなり、半導体装置の微細化を図ることができなくなる。そこで、多結晶シリコンに変わって、高い抵抗値が得られると共に微細化が可能であるとして、ＴａＳｉＯ２　膜を抵抗素子３５の材料として用いるようになった。
【０００５】
図６〜図８は、このようなＴａＳｉＯ２　膜を用いた場合の抵抗素子の形成方法を示す。
尚、以下に示す抵抗素子の形成方法では、図９で示した抵抗素子３５のうち一方の端子導出部３５１　を例にとって説明する。
【０００６】
先ず、図６Ａに示すように、半導体基板（例えばシリコン基板）２５上に第１の絶縁層（例えばＳｉ３　Ｎ４　膜）２６を形成し、次いで、図６Ｂに示すように、この第１の絶縁層２６上に抵抗体層（例えばＴａＳｉＯ２　膜）２７を形成する。
次いで、図６Ｃに示すように、抵抗体層２７上にレジスト膜を形成し、例えば、リソグラフィ技術により所定パターンのレジストマスク２８を形成した後、このレジストマスク２８を介してドライエッチング（例えばプラズマエッチング）により抵抗体層２７をエッチングして所定パターンの抵抗体層２７Ａを形成する。
【０００７】
次に、図７Ｄに示すように、レジストマスク２８を除去した後、抵抗体層２７Ａを覆って全面に第２の絶縁層（例えばＳｉＯ２　膜、Ｓｉ３　Ｎ４　膜等）２９を形成する。そして、図７Ｅに示すように、この第２の絶縁層２９上にレジスト膜を成膜し、リソグラフィ技術により開口（コンタクトホール）形成用パターンのレジストマスク３０を形成した後、このレジストマスク３０を介してドライエッチング（例えばプラズマエッチング）により第２の絶縁層２９をエッチング除去する。これにより、抵抗体層２７Ａ、特に後述する金属配線層と接続する端部２７Ａ１　（２７Ａ２　）の露出した開口３１が形成される。
【０００８】
次に、図７Ｆに示すように、第２の絶縁層２９上のレジストマスク３０を除去して、開口３１を含む全面に金属層（例えばＴｉ／Ｐｔ／Ａｕ）３２を例えばスパッタリング法により形成する。そして、図８Ｇに示すように、金属層３２上にレジスト膜を成膜し、リソグラフィ技術により金属配線層形成用パターンのレジストマスク３３を形成した後、このレジストマスク３３を介して金属層３２をエッチングして所定パターンの金属配線層３２Ａを形成する。
【０００９】
そして、この後、図８Ｈに示すように、レジストマスク３３を除去することにより、金属配線層３２Ａと抵抗体層２７Ａの端部２７Ａ１　とがコンタクトされてなる一方の端子導出部３５１　が形成される。この際、同様にして、金属配線層３２Ａと抵抗体層２７Ａの端部２７Ａ２　とがコンタクトされてなる他方の端子導出部３５２　も形成される（図示せず）。これにより図９で示す目的の抵抗素子３５を得る。
この抵抗素子３５は、上述したように、同一基板上の図示しない領域に形成されてなる例えばＦＥＴ（電界効果型トランジスタ）等の半導体素子と共に半導体装置の一部として構成される。
【００１０】
【発明が解決しようとする課題】
ところで、上述した工程中、例えば図７Ｅに示す開口（コンタクトホール）３１形成工程では、ドライエッチング（プラズマエッチング）を用いて第２の絶縁層２９をエッチングする際、第２の絶縁層２９と共に抵抗体層２７Ａの一部までもがエッチングされてしまう問題が発生する（図１０参照）。
即ち、これは、抵抗体層（ＴａＳｉＯ２　膜）２７Ａ上に形成される第２の絶縁層２９として、ＴａＳｉＯ２　膜２７Ａと組成及び構成元素が酷似したシリコン系絶縁層（ＳｉＯ２　系やＳｉＮ系材料）を用いており、これらのシリコン系絶縁層とＴａＳｉＯ２　膜との間でエッチング選択比を確保することが困難なためである。
【００１１】
また、抵抗体層２７Ａは、例えば、ドライエッチング（プラズマエッチング）で用いられる反応性ガス（例えば、ＣＦ４　ガス，ＣＦ４　＋Ｈｅ混合ガス等）によっても影響を受け、前述と同様にして、第２の絶縁層２９との間で選択比が確保できなくなり、抵抗体層２７Ａがエッチングされてしまう。
第２の絶縁層２９として例えばＳｉ３　Ｎ４　膜を用いる場合も考えられるが、この場合においてもＴａＳｉＯ２　膜との選択比を確保することができず、抵抗体層２７Ａが影響を受けてしまう。
【００１２】
このように、抵抗体層２７Ａの一部がエッチングされると、抵抗体層２７Ａの抵抗値が増大したり、また抵抗値が変化することで、設計の目標としていた値から大きく離れた抵抗値となりデバイス特性に悪化が生じる。
【００１３】
抵抗材料層２７Ａの一部がエッチングされることを回避するために、エッチング時間をコントロールしジャストエッチングを行う方法も考えられるが、この方法では、一部でコンタクトホール３１が開口せず、コンタクト不良を引き起こす。また、製造過程にて、エッチング時間をコントロールするために条件出し等を行わなければならず、非常に工程仕掛時間を長くしてしまうと共に、各工程でのバラツキを大きくする要因ともなる。
【００１４】
本発明は、上述の点に鑑み、ドライエッチングによりコンタクトホールを形成する際、抵抗体層が影響を受けることのない構造の抵抗素子を有して成る半導体装置の製造方法を提供するものである。
【００１５】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体基板上に、第１の絶縁層を形成する工程と、この第１の絶縁層上に第１の金属層を所定のパターンに形成する工程と、第１の絶縁層上に第１の金属層と間隙を保持して端縁が対向するように抵抗素子を構成する抵抗体層を所定のパターンに形成する工程と、第１の金属層上と抵抗体層の端部上とに跨って、無電解メッキにより第２の金属層を所定のパターンに形成する工程と、全面に第２の絶縁層を形成する工程と、第２の絶縁層に、第２の金属層の一部を外部に露出する開口を、この開口内の周縁が第２の金属層の周縁より内側に位置するパターンに形成する工程と、第２の絶縁層に形成された開口を通じて第２の金属層にコンタクトする第３の金属層を形成する工程とを有し、抵抗素子の端子導出部を、第１の金属層と、第２の金属層と、第３の金属層とによって構成するようにする。
【００１６】
本発明に係る半導体装置の製造方法によれば、半導体基板上に形成された第１の金属層上と抵抗体層の端部上とに跨がって、無電界メッキによる第２の金属層を形成し、この第２の金属層上に第２の絶縁層を形成した後、この第２の絶縁層に、第２の金属層を外部に露出させる開口を、開口内の周縁が第２の金属層の周縁より内側に位置するパターンに形成するようにしたので、抵抗体層とのコンタクト用の開口は、無電解メッキにより形成された第２の金属層上の第２の絶縁層に形成されることとなる。このため、例えばドライエッチング（プラズマエッチング）を用いて開口を形成しても、端子導出部と接続される抵抗体層の端部が第２の金属層で被覆されているので、抵抗体層がエッチングの影響を受けることがない。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【００１８】
図５は本発明の製造方法を適用する半導体装置、特にその抵抗素子の部分を示す概略断面図である。
この抵抗素子１５は、例えばＳｉ（シリコン）やＧａＡｓ（ガリウム砒素）等からなる半導体基板１上に第１の絶縁層２を介して形成された抵抗体層５Ａと、その端部５Ａ１　、５Ａ２　上に形成された端子導出部１５１　及び１５２　から構成されて成り、例えば一方の端子導出部（１５１　又は１５２　）、或いは双方の端子導出部（１５１　及び１５２　）が、同一基板１上の図示しない領域に形成された半導体素子、例えばＦＥＴ（電界効果型トランジスタ）やＩＣ（集積回路）等と接続されて、半導体装置の一部として構成される。
【００１９】
抵抗素子１５の各端子導出部１５１　、１５２　は、第１の金属層３Ａ、第２の金属層８、並びに第３の金属層１２Ａとから構成されている。第１の金属層３Ａは、抵抗体層５Ａの端縁５Ｂと間隙を保持して形成されている。第２の金属層８は、第１の金属層３Ａ上と抵抗体層５Ａ（特にその端部５Ａ１　、５Ａ２　）上とに跨がって形成されている。第３の金属層１２Ａは、第２の絶縁層９に形成された開口１１を通じて第２の金属層８に接続されている。
【００２０】
次に、図１〜図４を用いて、本発明の半導体装置の製造方法の一実施の形態として、図５に示した半導体装置、特にその抵抗素子１５の形成方法を示す。
尚、本実施の形態では、抵抗素子の形成方法を説明するにあたり、図５に示した抵抗素子１５のうち、一方の端子導出部１５１　を例にとって説明を行う。
【００２１】
先ず、図１Ａに示すように、半導体基板（例えばＧａＡｓ基板）１上に第１の絶縁層（例えばＳｉ３　Ｎ　４膜）２を形成し、この第１の絶縁層２上に第１の金属層（例えば、Ｔｉ・Ｐｔ・Ａｕの積層からなる金属層）３を例えばスパッタリング法により形成し、さらに、この第１の金属層３上にレジスト膜４を成膜する。
【００２２】
次に、図１Ｂに示すように、例えばリソグラフィ技術を用いて、所定パターンの第１のレジストマスク４を形成した後、このレジストマスク４を介して、第１の金属層３をドライエッチング法（例えばイオンミリング法）によりエッチングし、所定パターンの第１の金属層３Ａを形成する。この第１の金属層３Ａは、後述する無電界メッキを行う際のメッキ源となる。
【００２３】
次に、図１Ｃに示すように、レジストマスク４を除去した後、第１の金属層３Ａを覆って全面に抵抗体層、本例では高抵抗が得られるＴａＳｉＯ２　膜５をスパッタリング法により形成する。ここで、ＴａＳｉＯ２　膜５は、例えば、ＴａＳｉＯ２　を焼結したターゲットでスパッタリングを行う方法と、ＴａとＳｉＯ２　のそれぞれの比率でスパッタリングを行う方法との２つの方法により形成することができる。また、ＴａＳｉＯ２　膜５は、例えば、Ｔａが６０％以下、ＳｉＯ２　が４０％以上の比率であることが好ましい。
【００２４】
次いで、図２Ｄに示すように、抵抗体層５を覆って全面にレジスト膜を成膜し、リソグラフィ技術を用いて、所定パターンの第２のレジストマスク６を形成する。そして、この後、このレジストマスク６を介して、抵抗体層５をドライエッチング法（例えばイオンミリング法）によりエッチングし、第１の金属層３Ａと所定の間隙を保持して端縁５Ｂが対向する抵抗体層５Ａを形成する。また、これにより、第１の金属層３Ａの表面が露出する。
【００２５】
次に、図２Ｅに示すように、レジストマスク６を除去した後、再び、第１の金属層３Ａ及び抵抗体層５Ａを覆って全面にレジスト膜７を成膜し、リソグラフィ技術を用いて、第１の金属層３Ａと抵抗体層５Ａの端部５Ａ１　（５Ａ２　）が露出する第３のレジストマスク７を形成する。
ここでは、レジスト膜７を現像によりパターン化しているため、抵抗体層５Ａの露出した端部５Ａ１　（５Ａ２　）は影響を受けない。
【００２６】
次に、図２Ｆに示すように、無電解メッキ処理を行う。ここでメッキ処理により成長する第２の金属層（例えばＡｕ）８は、第１の金属層３Ａをメッキ源として成長し、抵抗体層５Ａの端部５Ａ１　（５Ａ２　）を覆って、且つ第１の金属層３Ａの周囲を囲むようにして形成される。
ここで、第２の金属層８は第１の金属層３Ａ上の周囲には成長するがレジス　トマスク７上には成長しない。これは、無電解メッキ処理による第２の金属層８は、導電体である第１の金属層３Ａとは反応して成長するが、レジストマスク７とは反応せず成長しないためである。
このようにして、抵抗体層５Ａの端部５Ａ１　（５Ａ２　）が、第２の金属層８で被覆された状態となる。
【００２７】
次に、図３Ｇに示すように、レジストマスク７を除去した後、第２の金属層８及び抵抗体層５Ａを覆って全面に第２の絶縁層（例えばＳｉ３　Ｎ４　膜）９を形成する。
次いで、図３Ｈに示すように、第２の絶縁層９上にレジスト膜を成膜して、リソグラフィ技術を用いて、開口（所謂コンタクトホール）形成用のパターンを有する第４のレジストマスク１０を形成する。本実施の形態では、開口形成用のパターンを、開口内の周縁Ｈ１　が第２の金属層８の周縁Ｈ２　よりも内側に位置するように形成する。そして、この後、このレジストマスク１０を介して、ドライエッチング法（例えば反応性イオンエッチング法）を用いて第２の絶縁膜９をエッチング除去し、第２の金属層８が露出する開口（所謂コンタクトホール）１１を形成する。
【００２８】
ここで、本実施の形態では、無電解メッキにより形成された第２の金属層８上の第２の絶縁層９に開口１１が形成されるので、抵抗体層５Ａ、特にその端部５Ａ１　（５Ａ２　）はドライエッチングの影響を受けることはない。これは、例えば無電界メッキにより形成された第２の金属層（Ａｕ）８が導電膜であるので、エッチングされる第２の絶縁膜（Ｓｉ３　Ｎ４　膜）９に対して選択比が確保できるためである。
【００２９】
次に、図３Ｉに示すように、レジストマスク１０を除去した後、開口１１を含んで第２の絶縁膜８上の全面に金属配線層となる第３の金属層（例えばＴｉ／Ｐｔ／Ａｕ）１２を形成する。
次いで、図４Ｊに示すように、第３の金属層１２上にレジスト膜を成膜して、リソグラフィ技術を用いて、配線層形成用のパターンの第５のレジストマスク１３を形成する。そして、このレジストマスク１３を介して第３の金属層１２をエッチングし、金属配線層１２Ａを形成する。
【００３０】
そして、図４Ｋに示すように、レジストマスク１３を除去することにより、メッキ源である第１の金属層３Ａと、無電界メッキにより形成された第２の金属層８と、金属配線層１２Ａとによる端子導出部１５１　が形成される。また同様にして、図示しない抵抗体層５Ａの他端側にも第１の金属層３Ａと、第２の金属層８と、金属配線層１２Ａとによる端子導出部（１５２　）が形成される。これにより、図５に示した目的の抵抗素子１５を得る。
抵抗体層１５は、上述したように、図示しない他の領域に形成された例えばＦＥＴ（電界効果型トランジスタ）やＩＣ（集積回路）等と共に、半導体装置の一部として構成される。また、例えば、超高周波用として用いられる、ＪＦＥＴやＪＨＥＭＴ等といった接合型電界効果型トランジスタを有するＭＭＩＣと共に、半導体装置の一部として構成される。
【００３１】
上述した本実施の形態によれば、抵抗体層５Ａ、特にその端子導出部１５１　（１５２　）に対応する端部５Ａ１　（５Ａ２　）とのコンタクト用の開口１１の形成は、無電界メッキ処理により形成された第２の金属層８上の第２の絶縁層９に行われることとなる（図３Ｈ参照）。これにより、ドライエッチング（プラズマエッチング）を用いて開口１１を形成する際、抵抗体層５Ａ、特にその端部５Ａ１　（５Ａ２　）がエッチングにより影響を受けるようなことはない。即ち、従来のように抵抗体層５Ａの一部までもがエッチングされてしまうような問題は発生しない。
【００３２】
抵抗体層５Ａがドライエッチングによる影響を受けないことから、抵抗体層５Ａの抵抗値が変化することもなく、設計の目標とする抵抗値を得ることができ、良好なデバイス特性が得られる。
【００３３】
また、エッチング時間をコントロールしてジャストエッチングを行う場合と比較すると、一部コンタクトホールが開口せずコンタクト不良が引き起こる、といった問題は発生しない。これにより、工程ばらつきを大きくする要因を抑えることができる。
また、エッチング時間をコントロールするための条件出し等を行う必要性がなくなり、工程仕掛け時間が長くなるようなこともない。
また、抵抗体層５Ａが影響を受けることがないので、ドライエッチング（プラズマエッチング）を行う際のオーバーエッチング量を大きくすることができる。これにより、安定して製造を行うことができ、製造ばらつきによる不良も少なくなる。
【００３４】
抵抗素子１５の端子導出部１５１　（１５２　）においては、抵抗体層５Ａの端部５Ａ１　（５Ａ２　）が無電界メッキによる第２の金属層（Ａｕ）８で被覆されるので、第２の金属層８と抵抗体層５Ａ（５Ａ１　，５Ａ２　）との界面ではコンタクト抵抗を減少できる。また、同様に、無電界メッキによる第２の金属層８と、この第２の金属層８上に形成されてなる金属配線層１２Ａとの界面においてもコンタクト抵抗を減少できる。
【００３５】
尚、本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【００３６】
【発明の効果】
本発明によれば、半導体装置の製造方法、特にその抵抗素子を製造するにおいて、ドライエッチングにより開口を形成する際の抵抗体層への影響を回避することができるので、設計の目標とする精度の高い抵抗値を有する抵抗素子を得ることができる。
【００３７】
また、抵抗体層がドライエッチングによる影響を受けないことから、ドライエッチングを行う際のオーバーエッチング量を大きくでき、安定して製造を行うことができ、製造ばらつきによる不良を少なくすることができる。
【００３８】
また、抵抗体層の端部を、無電界メッキによる第２の金属層で被覆するので、抵抗体層と第２の金属層との界面での接触抵抗を小さくすることができ、接触抵抗の大きさや接触抵抗値のばらつきを要因とする抵抗素子の抵抗値の変動が回避される。また、同様に第２の金属層と第３の金属層との界面においても接触抵抗を小さくすることができ、接触抵抗値のばらつきを要因とする抵抗素子の抵抗値の変動が回避される。
従って、本発明によれば、信頼性の高い抵抗素子を有する半導体装置を得ることができる。
【図面の簡単な説明】
【図１】Ａ〜Ｃ　本発明に係る半導体装置の製造方法、特にその抵抗素子の形成方法を示す工程図（その１）である。
【図２】Ｄ〜Ｆ　本発明に係る半導体装置の製造方法、特にその抵抗素子の形成方法を示す工程図（その２）である。
【図３】Ｇ〜Ｉ　本発明に係る半導体装置の製造方法、特にその抵抗素子の形成方法を示す工程図（その３）である。
【図４】Ｊ〜Ｋ　本発明に係る半導体装置の製造方法、特にその抵抗素子の形成方法を示す工程図（その４）である。
【図５】本発明に係る半導体装置、特に抵抗素子を示す概略断面図である。
【図６】Ａ〜Ｃ　従来の半導体装置の製造方法、特にその抵抗素子の形成方法を示す工程図（その１）である。
【図７】Ｄ〜Ｆ　従来の半導体装置の製造方法、特にその抵抗素子の形成方法を示す工程図（その２）である。
【図８】Ｇ〜Ｈ　従来の半導体装置の製造方法、特にその抵抗素子の形成方法を示す工程図（その３）である。
【図９】従来の半導体装置、特に抵抗素子を示す概略断面図である。
【図１０】従来の問題点を説明する図である。
【符号の説明】
１・・・半導体基板、２・・・第１の絶縁層、３，３Ａ・・・第１の金属層、４・・・第１のレジストマスク、５，５Ａ・・・抵抗体層、５Ａ１　，５Ａ２　・・・端部、６・・・第２のレジストマスク、７・・・第３のレジストマスク、８・・・第２の金属層、９・・・第２の絶縁層、１０・・・第４のレジストマスク、１１・・・開口（コンタクトホール）、１２，１２Ａ・・・第３の金属層（金属配線層）、１３・・・第５のレジストマスク、１５・・・抵抗素子、１５１　，１５２　・・・端子導出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2004047506.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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