(57)【要約】【課題】多画素化対応と周辺領域面積の縮小が可能なメモリ内蔵画像表示装置を提供すること。【解決手段】複数のメモリセルと電圧増幅手段からなるメモリブロックを直列接続した構造のフレームメモリを有する画像表示装置。【選択図】  図１
2004151164.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の画素で構成された表示部と、該画素に対して表示信号を入力する表示信号入力手段と、デジタル表示データから上記表示信号を生成する表示信号生成手段と、上記デジタル表示データを保持するデジタル表示データ保持手段を有する画像表示装置において、該デジタル表示データ保持手段は、１ビットのデータを保持可能な複数のメモリセルと、該メモリセルを選択するためのメモリセル選択回路と、複数の該メモリセルが並列に接続されたブロックデータ線と、該ブロックデータ線に接続されたデータ電圧増幅手段とからなるメモリブロックを有し、複数の該メモリブロックにおける各ブロックデータ線が、ブロック間接続スイッチを介して直列に接続されていることを特徴とする画像表示装置。
【請求項２】
上記メモリセルは、少なくとも上記メモリセル選択回路から選択される一個のスイッチトランジスタと、１ビットのデータを電荷として所定の期間保持するための一個のメモリセル容量を有することを特徴とする請求項１記載の画像表示装置。
【請求項３】
上記データ電圧増幅手段は、少なくとも上記メモリセル選択回路から選択的に活性化される一個のインバータ回路を有することを特徴とする請求項１記載の画像表示装置。
【請求項４】
上記画素は、有機物における発光現象を用いて表示を行うことを特徴とする請求項１記載の画像表示装置。
【請求項５】
上記画素は、電界による液晶の光学特性変調効果を用いて表示を行うことを特徴とする請求項１記載の画像表示装置。
【請求項６】
上記画素は表示信号を蓄積するための画素容量を有し、さらに該画素容量は上記メモリセル容量と同一の電極層構造を有していることを特徴とする請求項２記載の画像表示装置。
【請求項７】
上記表示信号生成手段は、ｎビットの上記デジタル表示データからアナログ表示信号を生成するＤＡ変換回路であることを特徴とする請求項１記載の画像表示装置。
【請求項８】
ｎ列の上記メモリブロックが１列の画素に対応して配置されていることを特徴とする請求項７記載の画像表示装置。
【請求項９】
ｋを自然数として、ｎ／ｋ列の上記メモリブロックが１列の画素に対応して配置されていることを特徴とする請求項７記載の画像表示装置。
【請求項１０】
上記メモリセル選択回路と上記表示信号入力手段とは、同一の基本クロックパルスにて駆動される構成を有することを特徴とする請求項１記載の画像表示装置。
【請求項１１】
ｍを自然数として、上記メモリセル選択回路と上記表示信号入力手段とは、ｍ倍ないし１／ｍ倍の周波数を有する基本クロックパルスにて駆動される構成を有することを特徴とする請求項１記載の画像表示装置。
【請求項１２】
上記画素と、上記表示信号生成手段と、上記デジタル表示データ保持手段は多結晶Ｓｉ−ＴＦＴ（Ｔｈｉｎ−Ｆｉｌｍ−Ｔｒａｎｓｉｓｔｏｒ）  を用いて構成されていることを特徴とする請求項１記載の画像表示装置。
【請求項１３】
上記画素と、上記デジタル表示データ保持手段は多結晶Ｓｉ−ＴＦＴ（Ｔｈｉｎ−Ｆｉｌｍ−Ｔｒａｎｓｉｓｔｏｒ）  を用いて構成されており、さらに上記表示信号生成手段は単結晶Ｓｉ−ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ−Ｉｎｔｅｇｒａｔｅｄ−Ｃｉｒｃｕｉｔ）を用いて構成されていることを特徴とする請求項１記載の画像表示装置。
【請求項１４】
上記ブロックデータ線は上記各メモリセルに対して２本づつ設けられていることを特徴とする請求項１記載の画像表示装置。
【請求項１５】
マトリクス状に配置された複数の画素で構成された表示部と、該画素に対して表示信号を入力する表示信号入力手段と、デジタル表示データから上記表示信号を生成する表示信号生成手段と、上記デジタル表示データを保持するデジタル表示データ保持手段を有する画像表示装置において、該デジタル表示データ保持手段は、ｊを自然数として、ｊビットのデータを保持可能な複数のメモリブロックの直列接続を単位として構成され、該メモリブロックは複数のビットデータを保持可能であると同時にデータ電圧増幅手段を有するゲインセルとして構成されていることを特徴とする画像表示装置。
【請求項１６】
マトリクス状に配置された複数の画素で構成された表示部と、該画素に対して表示信号を入力する表示信号入力手段と、デジタル表示データから上記表示信号を生成する表示信号生成手段と、上記デジタル表示データを保持するフレームメモリを有する画像表示装置において、該フレームメモリは、１ビットのデータを保持可能な複数のメモリセルと、該メモリセルを選択するためのメモリセル選択回路と、複数の該メモリセルが並列に接続されたブロックデータ線と、該ブロックデータ線に接続されたデータ電圧増幅手段とからなるメモリブロックを有し、複数の該メモリブロックにおける各ブロックデータ線が、ブロック間接続スイッチを介して直列に接続されていることを特徴とする画像表示装置。
【請求項１７】
マトリクス状に配置された複数の画素で構成された表示部と、該画素に対して表示信号を入力する表示信号入力手段と、第一のデジタル表示データを信号処理することにより第二のデジタル表示データを生成するデジタル信号処理手段と、第二のデジタル表示データから上記表示信号を生成する表示信号生成手段と、上記第二のデジタル表示データを保持するデジタル表示データ保持手段を有する画像表示装置において、該デジタル表示データ保持手段は、１ビットのデータを保持可能な複数のメモリセルと、該メモリセルを選択するためのメモリセル選択回路と、複数の該メモリセルが並列に接続されたブロックデータ線と、該ブロックデータ線に接続されたデータ電圧増幅手段とからなるメモリブロックを有し、複数の該メモリブロックにおける各ブロックデータ線が、ブロック間接続スイッチを介して直列に接続されていることを特徴とする画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は多画素化が容易な画像表示装置に係り、特に低コスト化が可能な画像表示装置に関する。
【０００２】
【従来の技術】
以下に図１３及び図１４，図１５を用いて、２つの従来の技術に関して説明する。
図１３は第一の従来の技術を用いた、液晶表示デバイスの構成図である。液晶容量２１３及び画素ＴＦＴ  ２１２を有する画素２１１が表示領域２０７にマトリクス状に配置され、画素２１１はゲート線２１０、信号線２０９を介してゲート走査回路  ２０８及びＤＡ変換回路  ２０６に接続されている。ＤＡ変換回路  ２０６にはデータ線  ２０５を介してフレームメモリ２０３及びデータ入力部  ２０２  が接続されており、フレームメモリ２０３はフレームメモリ走査回路  ２０４によって走査される。なおここで上記回路は多結晶Ｓｉ−ＴＦＴを用いて、ＳｉＯ２基板２０１上に構成されている。
以下、本第一の従来例の動作を説明する。データ入力部  ２０２  からフレームメモリ２０３に書き込まれた表示データは、フレームメモリ走査回路  ２０４によりフレームメモリ２０３が走査されるに従って順次データ線  ２０５に出力される。このときフレームメモリ２０３は表示データのリフレッシュと同時に表示データをＤＡ変換回路  ２０６に入力し、ＤＡ変換回路  ２０６は表示データに対応する表示電圧信号を信号線２０９に出力する。ここでゲート走査回路  ２０８はフレームメモリ走査回路  ２０４と同期し、ゲート線２１０を介して画素２１１を走査する。これによって選択された画素２１１の画素ＴＦＴ  ２１２が開閉し、表示電圧信号は選択された液晶容量２１３に書き込まれる。これによって本液晶表示デバイスは、外部から表示データの書込みが停止しても、表示を継続することが可能となる。
【０００３】
ここで図１４を用いて本第一の従来例におけるフレームメモリ２０３の構造を、より詳しく説明する。図１４は本第一の従来例におけるフレームメモリの構成図である。各メモリセル２２１はメモリ容量２２３とメモリＴＦＴ  ２２２とからなる１トランジスタ＋１容量構成をとっており、各メモリＴＦＴ  ２２２はワード線２２４を介してフレームメモリ走査回路  ２０４に接続されている。また各メモリセル２２１はデータ線  ２０５に並列に接続されており、データ線  ２０５の一端にはセンスアンプ  ２２５が接続されている。このような従来技術に関しては、例えば特許文献１に詳しく記載されている。
次に図１５を用いて、他の従来の技術を説明する。
第二の従来の技術を用いた液晶表示デバイスの構造は、基本的には前述の第一の従来の技術の説明で開示した構造と同様であり、異なるのはフレームメモリの構造であるため、ここでは図１５を用いて第二の従来の技術を用いた液晶表示デバイスのフレームメモリ２０３の構造を説明する。図１５は本第二の従来例におけるフレームメモリの構成図である。各メモリセル２３１は出力ＴＦＴ２３５とメモリＴＦＴ  ２３２、更に選択ＴＦＴ２３６とからなる３トランジスタの構成をとっており、出力ＴＦＴ２３５のゲート容量は記憶容量の役割を果たしている。メモリＴＦＴ  ２３２は第一ワード線２３４を介して、また選択ＴＦＴ２３６は第二ワード線２３７を介してフレームメモリ走査回路２３８に接続されている。各メモリセル２３１はデータ線  ２０５に並列に接続されている。第二の従来の技術を用いた場合は第一の従来の技術を用いた場合のようなセンスアンプは不要である。これは各メモリセル２３１内に出力増幅用の出力ＴＦＴ２３５を有している、所謂ゲインセル構成を採用しているためである。このような従来技術に関しては、例えば特許文献２に詳しく記載されている。
【特許文献１】
特開平１１−８５０６５号公報
【特許文献２】
特開２００２−８２６５６号公報
【０００４】
【発明が解決しようとする課題】
今後の平面ディスプレイの方向性として、画素数の増大と表示領域以外の周辺領域面積の縮小が考えられる。ところが上記従来技術の延長上では、これら２つの課題を同時に満足することには困難があった。以下これに関して説明する。
図１３及び図１４を用いて説明した第一の従来例においては、フレームメモリから読み出された表示データは、信号電荷としてデータ線に入力される。ところが画素数の増大に際しては、このデータ線に接続されるメモリセルの数が増大することによって、データ線容量の値は急激に増加する。この結果データ線に入力された信号電荷によって生じる信号電圧の変化量は極めて小さなものになるため、センスアンプはより低Ｓ／Ｎの信号電圧を増幅しなければならなくなる。これも当初はセンスアンプ回路の複雑化や消費電力を増加させることで対処が可能であるが、やがてはメモリセルの数に制限されて画素数の増加には限界が来てしまう。一方で図１５を用いて説明した第二の従来例においては、表示データはメモリセルからデータ線に読み出される際に、出力ＴＦＴによってバッファされる。従って画素数の増大に伴うデータ線容量の増加は直接問題とはならない。しかしながら本質的に第二の従来例のメモリセルは構造が複雑であるため、画素数の増大に伴うフレームメモリ容量の増加によって、フレームメモリの占有面積は急激に増大してしまう。従って画素数の増大時には、表示領域以外の周辺領域面積の増加が甚だしく、平面ディスプレイを搭載した機器のデザインやコスト面の負荷が大きいため、第二の従来例の方式は好ましいものではない。
【０００５】
【課題を解決するための手段】
上記の課題は、マトリクス上に配置された複数の画素で構成された表示部と、画素に対して表示信号を入力する表示信号入力手段と、デジタル表示データから上記表示信号を生成する表示信号生成手段と、上記デジタル表示データを保持するデジタル表示データ保持手段を有する画像表示装置において、デジタル表示データ保持手段は、１ビットのデータを保持可能な複数のメモリセルと、メモリセルを選択するためのメモリセル選択回路と、複数のメモリセルが並列に接続されたブロックデータ線と、ブロックデータ線に接続されたデータ電圧増幅手段とからなるメモリブロックを有し、複数のメモリブロックにおける各ブロックデータ線が、ブロック間接続スイッチを介して直列に接続されているようにすることによって解決することができる。
【０００６】
【発明の実施の形態】
（第一の実施例）
以下図１〜図６を用いて、本発明の第一の実施例に関して説明する。
始めに図１を用いて、本実施例の全体構成に関して述べる。
【０００７】
図１は本実施例である液晶表示パネルの構成図である。なおここでは図面の簡略化のために画素は２画素のみを記載しているが、実際にはＶＧＡフォーマットに相当する６４０×４８０×ＲＧＢの画素が設けられている。  光学表示体としての液晶容量１３と書き込みスイッチである画素ＴＦＴ（Ｔｈｉｎ−Ｆｉｌｍ−Ｔｒａｎｓｉｓｔｏｒ）  １２を有する画素１１が表示部７にマトリクス状に配置され、画素ＴＦＴ１２のゲートはゲート線１０を介してゲート走査回路８に、また画素ＴＦＴ１２の一端は信号線９を介してＤＡ変換回路６に接続されている。ＤＡ変換回路６にはデータ線５を介してフレームメモリ３が接続されており、データ線５は他端ではサンプルホールドスイッチ１８を介して表示データ入力線１７に接続されている。なおここでサンプルホールドスイッチ１８はサンプルホールドスイッチ走査回路２によって駆動されている。ここでフレームメモリ３にはメモリセル１４がマトリクス状に配置されている。図１では図面の簡略化のために画素２列分のメモリセル１４を１行分だけ記載してあるが、実際にはフレームメモリ３には画素行に対応する４８０行分のメモリセル１４が設けられている。図１にも示したように、同一行のメモリセル１４はワード線１５を介してワード線走査回路４に接続されている。なおゲート走査回路８とワード線走査回路４には同一の駆動クロック線１６が入力している。上記表示部７、ゲート走査回路８、ＤＡ変換回路６、フレームメモリ３、ワード線走査回路４、サンプルホールドスイッチ１８、サンプルホールドスイッチ走査回路２は、多結晶Ｓｉ  ＴＦＴを用いてガラス基板１上に設けられている。なお多結晶Ｓｉ  ＴＦＴ  や液晶容量１３の製造方法などに関しては、一般に報告されているものと大きな相違はないため、ここではその説明は省略する。また本実施例におけるゲート走査回路８及びサンプルホールドスイッチ走査回路２の構成は、一般にシフトレジスタ回路として知られている回路構成を用いており、ＤＡ変換回路６に関しても一般の知識の範囲内で再構成が可能である。
【０００８】
次に本実施例の動作を説明する。
表示データ入力線１７から入力される表示データに従って、サンプルホールドスイッチ走査回路２がサンプルホールドスイッチ１８を順次走査することにより、表示データはデータ線５に書き込まれる。ここで所定のタイミングでワード線走査回路４がワード線１５を介してメモリセル１４を走査することによって、表示データは、フレームメモリ３内の所定のメモリセルに書き込まれる。以上がフレームメモリ３への書き込み動作である。
次にワード線走査回路４がワード線１５を介してメモリセル１４を走査するに従って、メモリセル１４内の表示データは順次データ線  ５に出力される。このとき表示データはフレームメモリ３のリフレッシュと同時にＤＡ変換回路  ６に入力され、ＤＡ変換回路  ６は表示データに対応する表示電圧信号を信号線９に出力する。ここでゲート走査回路  ８はワード線走査回路４と同期し、ゲート線１０を介して画素１１を走査する。これによって選択された画素１１の画素ＴＦＴ  １２が開閉し、表示電圧信号は選択された液晶容量１３に書き込まれる。これによって本液晶表示デバイスは、外部から表示データの書込みが停止しても、表示を継続することが可能となる。
【０００９】
次に図２を用いて本第一の実施例におけるフレームメモリ２０３の構造を、より詳しく説明する。図２は本第一の実施例におけるフレームメモリの構成図である。各メモリセル２１にはメモリ容量２３とメモリＴＦＴ  ２２とからなる１トランジスタ＋１容量構成の１ビットセルが複数個設けられており、各メモリＴＦＴ  ２２はブロックデータ線５に接続されている。ブロックデータ線５には更に信号増幅回路２８が接続されると共に、その一端はブロックデータ線接続スイッチ３１を介して互いに接続されている。ワード線走査回路４に設けられているメモリセル走査線２５はビット選択用ＡＮＤ回路２６を介してワード線１５に接続されており、ワード線はメモリＴＦＴ  ２２のゲートに接続されている。またメモリセル走査線２５は同時にメモリセル入出力制御回路２７を介して、信号増幅回路２８を制御する信号増幅回路制御線２９及びブロックデータ線接続スイッチ制御線３０にも接続されている。
【００１０】
上記フレームメモリは、所定のメモリＴＦＴ  ２２に対応するワード線１５及びブロックデータ線接続スイッチ制御線３０がオンすることによって、所定のメモリ容量２３への外部からの表示データの書込みが行われる。また、所定のメモリＴＦＴ  ２２に対応するワード線１５がオンし、対応するメモリセル２１の信号増幅回路制御線２９がオンして信号増幅回路２８を活性化することによってデータリフレッシュ動作を行い、その後ブロックデータ線接続スイッチ制御線３０がオンすることによって、所定のメモリ容量２３から、ＤＡ変換回路  ６への表示データの書込みとデータリフレッシュが行われる。
【００１１】
続いて信号増幅回路２８の構成に関して図３を用いて説明する。図３は本第一の実施例における信号増幅回路２８周辺の構成図である。メモリ容量２３とメモリＴＦＴ  ２２とからなる１ビットセルが接続されたブロックデータ線５に対して、ｐＭＯＳ電源スイッチ  ４１、ｐＭＯＳ−ＴＦＴ  ４２、ｎＭＯＳ−ＴＦＴ  ４３、ｎＭＯＳ電源スイッチ４４からなる電源スイッチ付きＣＭＯＳインバータ回路の入力が接続されている。この出力には更に、ｐＭＯＳ電源スイッチ  ４６、ｐＭＯＳ−ＴＦＴ  ４７、ｎＭＯＳ−ＴＦＴ  ４８、ｎＭＯＳ電源スイッチ４９からなる電源スイッチ付きＣＭＯＳインバータ回路の入力が接続され、この回路の出力がブロックデータ線５に接続することで一種のフリップフロップ回路を構成している。また上記両電源スイッチ付きＣＭＯＳインバータ回路の入力端子間は、リセットスイッチ４５によって接続されている。ここでｎ番目の１ビットセルのワード線１５をＧＡＴＥ（ｎ）、ｐＭＯＳ電源スイッチ  ４１の制御線５１を／ＲＥＡＤ、ｎＭＯＳ電源スイッチ４４の制御線５４をＲＥＡＤ、リセットスイッチ４５の制御線５５をＲＳＴ、ｐＭＯＳ電源スイッチ  ４６の制御線５６を／ＷＲＩＴＥ、ｎＭＯＳ電源スイッチ４９の制御線５９をＷＲＩＴＥ、このメモリセルのブロックデータ線接続スイッチ制御線３０をＯＵＴとして、これらのオン、オフ動作を図４を用いて説明する。
【００１２】
図４は信号増幅回路２８周辺の読み出し動作信号を示した図であり、上がオン、下がオフを示している。なおここで／ＲＥＡＤはＲＥＡＤの反転信号、／ＷＲＩＴＥはＷＲＩＴＥの反転信号であるので図からは省略した。始めにタイミングｔ１でＲＥＡＤがオンしてブロックデータ線５を入力とする電源スイッチ付きＣＭＯＳインバータ回路が活性化する。次いでｔ２、ｔ３でＲＳＴがオン、オフしてこの電源スイッチ付きＣＭＯＳインバータ回路の入出力を同電圧にリセットする。この後ｔ４、ｔ５でＧＡＴＥ（ｎ）がオン、オフしてこの１ビットセルからの信号電荷をブロックデータ線５に読み出すと、ブロックデータ線５の容量はメモリ容量２３と比較してもそれほど大きくないため、この信号電荷はブロックデータ線５を入力とする電源スイッチ付きＣＭＯＳインバータ回路の出力を十分に動作させることができる。この後ｔ６でＷＲＩＴＥがオンしてブロックデータ線５を出力とする電源スイッチ付きＣＭＯＳインバータ回路が活性化してブロックデータ線５の出力をＨｉｇｈないしＬｏｗに規定し、ｔ７でＯＵＴがオンすることでブロックデータ線５の出力を、以降の複数のブロックデータ線５を介してＤＡ変換回路  ６へと伝達する。その後ｔ８、ｔ９の順にＷＲＩＴＥとＯＵＴがオフして１ビットの読み出しが完了する。
【００１３】
次に１ビットセルと画素の構造について、図５及び図６を用いて説明する。
【００１４】
図５は１ビットセルの断面構造である。ガラス基板６０上にソース６１、チャネル６２、ドレイン６３とゲート６４からなる多結晶Ｓｉ  ＴＦＴが設けられており、メモリＴＦＴを構成している。ソース６１にはＡｌで構成されたブロックデータ線５が接続されている。またドレイン６３上には絶縁膜６８を挟んでゲート６４と同じ構造の接地電極６５が設けられており、メモリ容量を構成している。ブロックデータ線５上には更に保護膜６９が成膜されている。
【００１５】
図６は画素の断面構造である。ガラス基板６０上にソース７１、チャネル７２、ドレイン７３とゲート７４からなる多結晶Ｓｉ  ＴＦＴが設けられており、画素ＴＦＴを構成している。ソース７１にはＡｌで構成された信号線９が接続されている。またドレイン７３上には絶縁膜６８を挟んでゲート７４と同じ構造の接地電極７５が設けられており、液晶容量と並列に液晶補助容量を構成している。信号線９上には更に保護膜６９が成膜され、ドレイン７３の上にはＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）で構成された透明電極が設けられている。この透明電極上には更に液晶層、対向電極、対向ガラス基板が設けられているが、その構造は一般的なものであるためここではその説明は省略する。このようにメモリＴＦＴと画素ＴＦＴ、メモリ容量と液晶補助容量は同一の層構造を有しているため、製造時には同時に作成することができる。
さて以上に述べた本実施例においては、本発明の主旨を損なわない範囲でいくつもの変更が可能である。例えば本実施例ではＴＦＴ基板としてはガラス基板を用いたが、これを石英基板や透明プラスチック基板等の他の透明絶縁基板に変更することも可能である。
また本実施例の説明においては、画素サイズやパネルサイズ等に関しては敢えて言及していない。これは本発明が特にこれらのスペックないしフォーマットに制限されるものではないためである。また今回は表示信号を４ビットとしたが、例えば６ビットのようなこれ以上の階調も可能であるし、逆に階調制度を下げることも容易である。またＲＧＢの各色でビット数を変えることも可能である。
【００１６】
また本実施例では各回路を多結晶Ｓｉ  ＴＦＴ回路で構成している。しかしながらこれらの周辺駆動回路あるいはその一部分を単結晶ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）回路で構成して実装することも本発明の範囲内で可能である。
以上の種々の変更等は、本実施例に限らず以下のその他の実施例においても、基本的に同様に適用可能である。
（第二の実施例）
以下図７、８及び図９を用いて、本発明の第二の実施例に関して説明する。
本発明の第二の実施例の全体構成及びその動作は、フレームメモリの内部構成及びその動作を除けば本発明の第一の実施例と同一である。このためここでは本発明の第二の実施例の特徴であるフレームメモリに関して説明することにする。
図７は本第二の実施例におけるフレームメモリの構成図である。各メモリセル８１にはメモリ容量２３とメモリＴＦＴ  ２２とからなる１トランジスタ＋１容量構成の１ビットセルが複数個設けられており、各メモリＴＦＴ  ２２はブロックデータ線５に接続されている。ブロックデータ線５には更に信号増幅回路８２が接続されると共に、その一端はブロックデータ線接続スイッチ３１を介して互いに接続されている。ワード線走査回路４に設けられているメモリセル走査線２５はビット選択用ＡＮＤ回路２６を介してワード線１５に接続されており、ワード線はメモリＴＦＴ  ２２のゲートに接続されている。またメモリセル走査線２５は同時にメモリセル入出力制御回路８３を介して、信号増幅回路８２を制御する信号増幅回路制御線８４及びブロックデータ線接続スイッチ制御線８５にも接続されている。ここで本実施例においては、メモリ容量２３の一端は第二ブロックデータ線８６に接続されており、第二ブロックデータ線８６もまた信号増幅回路８２が接続されると共に、その一端は第二ブロックデータ線接続スイッチ８７を介して互いに接続されている。
【００１７】
上記フレームメモリは、所定のメモリＴＦＴ  ２２に対応するワード線１５及びブロックデータ線接続スイッチ制御線８５がオンすることによって、所定のメモリ容量２３への外部からの表示データの書込みが行われる。また、所定のメモリＴＦＴ  ２２に対応するワード線１５がオンし、対応するメモリセル８１の信号増幅回路制御線８４がオンして信号増幅回路８２を活性化することによってデータリフレッシュ動作を行い、その後ブロックデータ線接続スイッチ制御線８５がオンすることによって、所定のメモリ容量２３から、ＤＡ変換回路  ６への表示データの書込みとデータリフレッシュが行われる。なおここで注意すべきことは、ブロックデータ線５と第二ブロックデータ線８６には互いにＨｉｇｈ、Ｌｏｗの反転信号が書き込まれることである。
【００１８】
続いて信号増幅回路８２の構成に関して図８を用いて説明する。図８は本第二の実施例における信号増幅回路８２周辺の構成図である。メモリ容量２３とメモリＴＦＴ  ２２とからなる１ビットセルが接続されたブロックデータ線５に対して、ｐＭＯＳ電源スイッチ  ９１、ｐＭＯＳ−ＴＦＴ  ９２、ｎＭＯＳ−ＴＦＴ  ９３、ｎＭＯＳ電源スイッチ９４からなる電源スイッチ付きＣＭＯＳインバータ回路の入力が接続され、この出力は第二ブロックデータ線８６に接続されている。また第二ブロックデータ線８６に対して、ｐＭＯＳ電源スイッチ  ９６、ｐＭＯＳ−ＴＦＴ  ９７、ｎＭＯＳ−ＴＦＴ  ９８、ｎＭＯＳ電源スイッチ９９からなる電源スイッチ付きＣＭＯＳインバータ回路の入力が接続され、この回路の出力がブロックデータ線５に接続することで一種のフリップフロップ回路を構成している。またブロックデータ線５と第二ブロックデータ線８６との間は、リセットスイッチ９５によって接続されている。ここでｎ番目の１ビットセルのワード線１５をＧＡＴＥ（ｎ）、ｐＭＯＳ電源スイッチ  ９１の制御線１０１を／ＷＲＩＴＥ１、ｎＭＯＳ電源スイッチ９４の制御線１０４をＷＲＩＴＥ１、リセットスイッチ９５の制御線１０５をＲＳＴ、ｐＭＯＳ電源スイッチ  ９６の制御線１０６を／ＷＲＩＴＥ２、ｎＭＯＳ電源スイッチ９９の制御線１０９をＷＲＩＴＥ２、このメモリセルのブロックデータ線接続スイッチ制御線３０をＯＵＴとして、これらのオン、オフ動作を図９を用いて説明する。
【００１９】
図９は信号増幅回路８２周辺の読み出し動作信号を示した図であり、上がオン、下がオフを示している。なおここで／ＷＲＩＴＥ１はＷＲＩＴＥ１の反転信号、／ＷＲＩＴＥ２はＷＲＩＴＥ２の反転信号であるので図からは省略した。始めにｔ２、ｔ３でＲＳＴがオン、オフしてブロックデータ線５と第二ブロックデータ線８６を同電圧にリセットする。この後ｔ４、ｔ５でＧＡＴＥ（ｎ）がオン、オフしてこの１ビットセルからの信号電荷をブロックデータ線５と第二ブロックデータ線８６に読み出すと、ブロックデータ線５と第二ブロックデータ線８６の容量はメモリ容量２３と比較してもそれほど大きくないため、この信号電荷はブロックデータ線５と第二ブロックデータ線８６の電位をそれぞれ逆の電圧に十分充電することができる。この後ｔ６でＷＲＩＴＥ１、ＷＲＩＴＥ２がオンして２つの電源スイッチ付きＣＭＯＳインバータ回路が活性化すると、ブロックデータ線５及び第二ブロックデータ線８６の電位をＨｉｇｈないしＬｏｗに規定し、ｔ７でＯＵＴがオンすることでブロックデータ線５及び第二ブロックデータ線８６の出力を、以降の複数のブロックデータ線５及び第二ブロックデータ線８６を介してＤＡ変換回路  ６へと伝達する。その後ｔ８、ｔ９の順にＷＲＩＴＥとＯＵＴがオフして１ビットの読み出しが完了する。なお本実施例においてはＤＡ変換回路  ６の入力にはブロックデータ線５の出力信号のみを使用したが、差動入力のＤＡ変換回路を導入してブロックデータ線５及び第二ブロックデータ線８６の両出力を用いることも可能である。
本実施例においては、差動信号を用いるために信号増幅回路８２に入力する信号のＳ／Ｎをより高くすることが可能であり、一つのメモリセル内に配置できる１ビットセルの数をより増やすことが可能である。このためフレームメモリの占有面積のより小さい、デザインの自由度がより大きく更に低コストの画像表示装置を提供することができる。
（第三の実施例）
以下図１０を用いて、本発明の第三の実施例に関して説明する。
本発明の第三の実施例の全体構成図を図１０に示す。第一の実施例と比較した場合の本実施例の違いは、ＤＡ変換回路１２０が多結晶Ｓｉ  ＴＦＴではなく、単結晶Ｓｉ−ＬＳＩチップを実装することで実現されていることであり、その他の構成及び動作は第一の実施例と同様であるためにここではその説明は省略する。
本実施例ではＤＡ変換回路１２０に単結晶Ｓｉ−ＬＳＩチップを用いたために高精度な電子回路の実装が容易となり、８ビットのＤＡ変換回路１２０を用いることが可能となった。但し端子接続部の実装面積が必要になるため、ビット数の少ないＤＡ変換回路を用いる場合は、単結晶Ｓｉ−ＬＳＩチップの実装は面積的には不利である。
（第四の実施例）
以下図１１を用いて、本発明の第四の実施例に関して説明する。
本発明の第四の実施例の全体構成図を図１１に示す。第一の実施例と比較した場合の本実施例の違いは、表示領域１３８における画素１３７が液晶ではなく有機ＥＬ（ＯＬＥＤ：Ｏｒｇａｎｉｃ  ＬＥＤ）発光によって画像を表示している点と、信号線１３２、１３３が列毎に上下に配線されており、各列毎に信号電圧の入力が表示領域７の上下から行われていることである。その他の構成及び動作は第一の実施例と同様であるためにここではその説明は省略する。
各画素１３７は画素ＴＦＴ  １３４、有機ＥＬ素子１３６、有機ＥＬ素子駆動ＴＦＴ  １３５で構成されており、有機ＥＬ素子駆動ＴＦＴ  １３５のゲート容量に書き込まれた信号電圧によって制御される駆動電流により、有機ＥＬ素子１３６は駆動される。これによって本実施例では自発光可能なディスプレイを実現しており、バックライトが不要であるために液晶ディスプレイよりも薄型化が可能である。なおここで用いた有機ＥＬ素子は一般に知られている構造のものであり、その構造等に関しては、一例として公開特許広報／特開２００１−１５９８７８等を参照することができる。
また本実施例では画素は１列毎に、その上下に対応するＤＡ変換回路１３０、１３１やフレームメモリ３を有している。これによって本実施例では１列分のフレームメモリを画素２列分の間隔で配置することができ、８ビットフレームメモリを容易にレイアウトすることが可能である。またフレームメモリを分散することができたため、画素周辺回路面積が一辺のみ大きくなることも回避可能である。
（第五の実施例）
以下図１２を用いて、本発明における第五の実施例に関して説明する。
図１２は第五の実施例である画像表示端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）１９０の構成図である。
無線インターフェース（Ｉ／Ｆ）回路１９２には、圧縮された画像データ等が外部からｂｌｕｅｔｏｏｔｈ規格に基づく無線データとして入力し、無線Ｉ／Ｆ回路１９２の出力はＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路１９３を介してデータバス１９８に接続される。データバス１９８にはこの他にマイクロプロセサ（ＭＰＵ）１９４、表示パネルコントローラ１９６、フレームメモリ１９７等が接続されている。更に表示パネルコントローラ１９６の出力は液晶表示パネル１９１に入力している。なお画像表示端末１９０には更に、電源１９９が設けられている。なおここで液晶表示パネル１９１は、先に延べた第一の実施例と同一の構成および動作を有しているので、その内部の構成及び動作の記載はここでは省略する。
以下に本第五の実施例の動作を説明する。始めに無線Ｉ／Ｆ回路１９２は命令に応じて圧縮された画像データを外部から取り込み、この画像データをＩ／Ｏ回路１９３を介してマイクロプロセサ１９４及びフレームメモリ１９７に転送する。マイクロプロセサ１９４はユーザからの命令操作を受けて、必要に応じて画像表示端末１９０全体を駆動し、圧縮された画像データのデコードや信号処理、情報表示を行う。ここで信号処理された画像データは、フレームメモリ１９７に一時的に蓄積される。
ここでマイクロプロセサ１９４が表示命令を出した場合には、その指示に従ってフレームメモリ１９７から表示パネルコントローラ１９６を介して液晶表示パネル１９１に画像データが入力され、液晶表示パネル１９１は入力された画像データをリアルタイムで表示する。このとき表示パネルコントローラ１９６は、同時に画像を表示するために必要な所定のタイミングパルスを出力する。なおここで電源１９９には二次電池が含まれており、これらの画像表示端末１００全体を駆動する電力を供給する。次にマイクロプロセサ１９４は画像表示端末１９０に必要な命令を出すことによって、液晶表示パネル１９１に対して画像データの入力を停止する省電力モードに入りながら、液晶表示パネル１９１内に設けたフレームメモリを活用することによって、必要な所定のタイミングパルスと電源電圧のみを液晶表示パネル１９１に対して与えるだけで静止画像を表示し続けることが可能である。このとき更に液晶表示パネル１９１を反射モードで駆動させれば、バックライトの消費電力も削減することができ、本実施例によれば、極めて低消費電力で静止画像の表示が可能な画像表示端末１９０を提供することができる。
なお本実施例では画像表示デバイスとして、第一の実施例で説明した液晶表示パネルを用いたが、これ以外にその他の本発明の実施例に記載されたような種々の表示パネルを用いることが可能であることは明らかである。
【００２０】
【発明の効果】
本発明によれば、画素数の増大と表示領域以外の周辺領域面積の縮小が可能である画像表示装置を提供することができる。
【図面の簡単な説明】
【図１】第一の実施例の全体構成図。
【図２】第一の実施例におけるフレームメモリの構成図。
【図３】第一の実施例における信号増幅回路周辺の構成図。
【図４】第一の実施例における信号増幅回路周辺の読み出し動作信号図。
【図５】第一の実施例における１ビットセルの断面構造図。
【図６】第一の実施例における画素の断面構造図。
【図７】第二の実施例におけるフレームメモリの構成図。
【図８】第二の実施例における信号増幅回路周辺の構成図。
【図９】第二の実施例における信号増幅回路周辺の読み出し動作信号図。
【図１０】第三の実施例の全体構成図。
【図１１】第四の実施例の全体構成図。
【図１２】第五の実施例の全体構成図。
【図１３】第一の従来の技術を用いた液晶表示デバイスの構成図。
【図１４】第一の従来例におけるフレームメモリの構成図。
【図１５】第二の従来例におけるフレームメモリの構成図。
【符号の説明】
３…フレームメモリ、４…ワード線走査回路、５…データ線、６…ＤＡ変換回路、７…表示部、８…ゲート走査回路、９…信号線、１０…ゲート線、１１…画素、１４…メモリセル、１５…ワード線、１７…表示データ入力線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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