(57)【要約】【課題】デジタルＤＬＬ装置において、内部クロック信号のデューティサイクルを５０％に修正する。【解決手段】外部クロック信号をバッファリングしたクロック入力信号を遅延ライン部で２とおりの遅延をさせ一方は反転させて、それぞれデューティの前半と後半を表す第１と第２のクロック信号を生成し、両者クロック信号の立上りエッジを一致させたうえで、両者クロック信号を混合して、それぞれの立下りエッジの中間位相を有する混合クロック信号を生成し、デューティサイクルが５０％のクロック信号を得る。混合クロック信号は、実際に内部クロックとして用いられるときの遅延時間分だけ遅延させて、補償クロック信号を生成し、補償クロック信号と前記外部クロック信号の立上り位相を比較して前記遅延ライン部を制御し、上記第１と第２のクロック信号の立上りエッジの位相の一致を図る。【選択図】　　　図１
2004064735.tif 000002
【特許請求の範囲】
【請求項１】
外部クロック信号を入力されて、それをバッファリングしてクロック入力信号を順次出力するバッファと、
前記バッファから前記クロック入力信号を入力されるとともに第１比較信号及び第２比較信号を入力されて、前記クロック入力信号を所定の時間だけ遅延させて第１クロック信号を出力し、前記クロック入力信号を所定の時間だけ遅延させかつ極性を反転させて第２クロック信号を出力する遅延ライン部と、
前記第１クロック信号及びと前記第２クロック信号を入力されて、前記第１クロック信号の立下りエッジと前記第２クロック信号の立下りエッジとの間にそれぞれ立下りエッジを移動させて第１混合クロック信号及び第２クロック信号を生成して出力するデューティエラー調整部と、
前記第１混合クロック信号を入力されて、前記第１混合クロック信号が実際に内部クロックとして用いられるときの遅延時間を推定して、前記第１混合クロック信号を遅延させて第１補償クロック信号を生成して出力する第１遅延モデル部と、
前記外部クロック信号を入力されて、前記第１補償クロック信号と比較して第１比較信号を生成し、前記第１比較信号を前記遅延ライン部に出力する第１直接位相感知器と、
前記第２混合クロック信号を入力されて、前記第２混合クロック信号が実際に内部クロックとして用いられるときの遅延時間を推定して、前記第２混合クロック信号を遅延させて第２補償クロック信号を生成して出力する第２遅延モデル部と、
前記外部クロック信号を入力されて、前記第２補償クロック信号と比較して第２比較信号を生成し、前記第２比較信号を前記遅延ライン部に出力する第２直接位相感知器と
を備えてなるデューティサイクル修正が可能なデジタルＤＬＬ装置。
【請求項２】
請求項１に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記遅延ライン部は、
前記第１直接位相感知器からの前記第１比較信号に応じて遅延量を調節する、第１制御信号を生成して出力する第１制御手段と、
前記第１制御信号を入力され、前記バッファから前記クロック入力信号を入力され、前記第１制御信号に応じて前記クロック入力信号を所定時間遅延させて、第１クロック信号を生成して出力する第１遅延ラインと、
前記第２直接位相感知器からの前記第２比較信号に応じて遅延量を調節する、第２制御信号を生成して出力する第２制御手段と、
前記第２制御信号を入力され、前記バッファから前記クロック入力信号を入力され、前記第２制御信号に応じて前記クロック入力信号を所定時間遅延させた後反転して、第２クロック信号を生成して出力する第２遅延ラインと
を含むことを特徴とするデジタルＤＬＬ装置。
【請求項３】
請求項１に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記遅延ライン部は、
前記第１比較信号に応じて遅延量を調節する第１シフト信号を生成して出力する第３制御手段と、
前記第１シフト信号を入力されて、出力信号を左右に移動して遅延量を制御する第３制御信号を生成して出力する第１シフトレジスタと、
前記第３制御信号を入力され、前記バッファから前記クロック入力信号を入力され、前記第３制御信号に応じて前記クロック入力信号を所定時間遅延させて第１クロック信号を生成して、前記混合回路に出力する第３遅延ラインと、
前記第２比較信号に応じて遅延量を調節する第２シフト信号を生成して出力する第４制御手段と、
前記第２シフト信号を入力されて、出力信号を左右に移動して遅延量を制御する第４制御信号を生成して出力する第２シフトレジスタと、
前記第４制御信号を入力され、前記バッファから前記クロック入力信号を入力され、前記第４制御信号に応じて前記クロック入力信号を所定時間遅延させた後反転して第２クロック信号を生成し、前記第２クロック信号を前記混合回路に出力する第４遅延ラインと
を含むことを特徴とするデジタルＤＬＬ装置。
【請求項４】
請求項１に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記遅延ライン部は、
前記第１比較信号に応じて遅延量を調節する第１シフト信号を生成して出力する第３制御手段と、
前記第１シフト信号を入力されて、出力信号を左右に移動して遅延量を制御する第３制御信号を生成して出力する第１シフトレジスタと、
前記第３制御信号を入力され、前記バッファから前記クロック入力信号を入力され、前記第３制御信号に応じて前記クロック入力信号を所定時間遅延させて第１クロック信号を生成して、前記デューティエラー調整部に出力する第３遅延ラインと、
前記第２比較信号に応じて遅延量を調節する第２シフト信号を生成して出力する第４制御手段と、
前記第２シフト信号を入力されて、出力信号を左右に移動して遅延量を制御する第４制御信号を生成して出力する第２シフトレジスタと、
前記第４制御信号を入力され、前記バッファから前記クロック入力信号を入力され、前記第４制御信号に応じて前記クロック入力信号を所定時間遅延させた後反転して第２クロック信号を生成し、前記第２クロック信号を前記デューティエラー調整部に出力する第４遅延ラインと
を含むことを特徴とするデジタルＤＬＬ装置。
【請求項５】
請求項４に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第３遅延ラインは、
順次連結された複数個のユニット遅延セルを備え、作動されたユニット遅延セルの個数に応じた遅延時間差を有する、二つの信号を生成して出力する粗遅延ラインと、
前記粗遅延ラインから前記二つの信号を入力されて、遅延時間を細かくチューニングする第３位相混合器と
を含むことを特徴とするデジタルＤＬＬ装置。
【請求項６】
請求項４に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第４遅延ラインは、
順次連結された複数個のユニット遅延セルを備え、作動されたユニット遅延セルの個数に応じた遅延時間差を有する、二つの信号を生成して出力する粗遅延ラインと、
前記粗遅延ラインから前記二つの信号を入力されて、遅延時間を細かくチューニングする第３位相混合器と
を含むことを特徴とするデジタルＤＬＬ装置。
【請求項７】
請求項１に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記遅延ライン部は、
前記バッファから前記クロック入力信号を入力され、前記クロック入力信号により生成された複数個の多重位相信号を出力する複数個の遅延セルと、
前記第１比較信号に応じて遅延量を調節する、第５制御信号を生成して出力する第５制御手段と、
前記第５制御信号に応じて前記多重位相信号の中で隣接する二つの信号を選択し、前記二つの信号をチューニングして生成された第１クロック信号を前記デューティエラー調整部に出力する第１信号生成手段と、
前記第２比較信号に応じて遅延量を調節する第６制御信号を生成して出力する第６制御手段と、
前記第６制御信号に応じて前記多重位相信号の中で隣接する二つの信号を選択し、前記二つの信号をチューニングし反転することによって生成された、第２クロック信号を前記デューティエラー調整部に出力する第２信号生成手段と
を含むことを特徴とするデジタルＤＬＬ装置。
【請求項８】
請求項７に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第１信号生成手段は、
前記第５制御信号により、前記複数個の遅延セルから入力された前記複数個の多重位相信号の中で一個のユニット遅延セルによる遅延時間だけの差を有する、隣接する二つの信号を選択して出力するマルチプレクサと、
前記マルチプレクサから二つの信号を入力されてチューニングして生成された、一つの信号を前記デューティエラー調整部に出力する第４位相混合器と
を含むことを特徴とするデジタルＤＬＬ装置。
【請求項９】
請求項７に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第２信号生成手段は、
前記第６制御信号により、前記複数個の遅延セルから入力された前記複数個の多重位相信号の中で一個のユニット遅延セルによる遅延時間だけの差を有する、隣接する二つの信号を選択して出力するマルチプレクサと、
前記マルチプレクサから二つの信号を入力されてチューニングして生成された、一つの信号を前記デューティエラー調整部に出力する第４位相混合器と
を含むことを特徴とするデジタルＤＬＬ装置。
【請求項１０】
請求項１に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記デューティエラー調整部は、
加重値を入力されて前記第１クロック信号に１から前記加重値を引いた値を用いて重み付けをし、前記第２クロック信号に前記加重値を用いて重み付けをして、デューティを調整した第１混合クロック信号を生成した後、出力する第１位相混合器と、
前記加重値を入力されて前記第１クロック信号に前記加重値を用いて重み付けをし、前記第２クロック信号に１から前記加重値を引いた値を用いて重み付けをして、デューティを調整した第２混合クロック信号を生成した後出力する第２位相混合器と、
入力された前記第１混合クロック信号及び前記第２クロック信号の反転された値の位相を感知して、その立下りエッジの中でいずれが先んじているかを示す位相感知信号を生成した後出力する第２位相感知器と、
前記第１位相感知器から入力された前記位相感知信号に応じて前記加重値を決定し、前記加重値を前記第１位相混合器及び前記第２位相混合器に出力する混合器制御部と、
を含むことを特徴とするデジタルＤＬＬ装置。
【請求項１１】
請求項５または請求項６に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第３位相混合器は、
前記第３制御手段、または前記第４制御手段からの複数個の混合制御信号の中で一つの信号を一端子に入力され、他の端子に前記粗遅延ラインから出力された二つの信号の中で一つの信号を入力され、前記混合制御信号が第１論理レベルである場合にはＨｉｇｈ−Ｚ信号を出力し、前記混合制御信号が第２論理レベルである場合には、前記粗遅延ラインから出力された二つの信号の中で一つの信号を反転して出力する複数個の第１混合セルと、
前記第３制御手段、または前記第４制御手段からの複数個の混合制御信号の中で一つの信号を一端子に入力され、他の端子に前記粗遅延ラインから出力された二つの信号の中で残り一つの信号を入力され、前記混合制御信号が第１論理レベルである場合には、Ｈｉｇｈ−Ｚ信号を出力し、前記混合制御信号が第２論理レベルである場合には、前記粗遅延ラインから出力された二つの信号の中で、残り一つの信号を反転して出力する第２混合セルと、
前記第１混合セル及び第２混合セルから出力された複数個の信号を反転して出力するインバータと
を含むことを特徴とするデジタルＤＬＬ装置。
【請求項１２】
請求項８または請求項９に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第４位相混合器は、
前記第５制御手段、または第６制御手段からの複数個の混合制御信号の中で一つの信号を一端子に入力され、他の端子に前記マルチプレクサから出力された二つの信号の中で一つの信号を入力され、前記混合制御信号が第１論理レベルである場合には、Ｈｉｇｈ−Ｚ信号を出力し、前記混合制御信号が第２論理レベルである場合には、前記マルチプレクサから出力された二つの信号の中で一つの信号を反転して出力する複数個の第１混合セルと、
前記第５制御手段、または第６制御手段からの複数個の混合制御信号の中で一つの信号を一端子で入力され、他の端子に前記マルチプレクサから出力された二つの信号の中で残り一つの信号を入力され、前記混合制御信号が第１論理レベルである場合には、Ｈｉｇｈ−Ｚ信号を出力し、前記混合制御信号が第２論理レベルである場合には、前記マルチプレクサから出力された二つの信号の中で残り一つの信号を反転して出力する第２混合セルと、
前記第１混合セル及び第２混合セルから出力された複数個の信号を反転して出力するインバータと
を含むことを特徴とするデジタルＤＬＬ装置。
【請求項１３】
請求項１１に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第１混合セルは、
ソース端子が電源電圧に連結され、ゲート端子に前記粗遅延ラインから出力された二つの信号の中で一つの信号を入力される第１ＰＭＯＳトランジスタと、
ソース端子が前記第１ＰＭＯＳトランジスタのドレイン端子に連結され、ゲート端子に一個の混合制御信号の反転された値を入力され、ドレイン端子が出力端子に連結される第２ＰＭＯＳトランジスタと、
ソース端子が接地され、ゲート端子に前記粗遅延ラインから出力された二つの信号の中で一つの信号を入力される第１ＮＭＯＳトランジスタと、
ソース端子が前記第１ＮＭＯＳトランジスタのドレイン端子に連結され、ゲート端子に一個の混合制御信号を入力され、ドレイン端子が出力端子に連結される第２ＮＭＯＳトランジスタと
を含むことを特徴とする請求項１１に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置。
【請求項１４】
請求項１２に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第１混合セルは、
ソース端子が電源電圧に連結され、ゲート端子に前記マルチプレクサから出力された二つの信号の中で一つの信号を入力される第１ＰＭＯＳトランジスタと、
ソース端子が前記第１ＰＭＯＳトランジスタのドレイン端子に連結され、ゲート端子に一個の混合制御信号の反転された値を入力され、ドレイン端子が出力端子に連結される第２ＰＭＯＳトランジスタと、
ソース端子が接地され、ゲート端子に前記マルチプレクサから出力された二つの信号の中で一つの信号を入力される第１ＮＭＯＳトランジスタと、
ソース端子が前記第１ＮＭＯＳトランジスタのドレイン端子に連結され、ゲート端子に一個の混合制御信号を入力され、ドレイン端子が出力端子に連結される第２ＮＭＯＳトランジスタと
を含むことを特徴とするデジタルＤＬＬ装置。
【請求項１５】
請求項１１に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第２混合セルは、
ソース端子が電源電圧に連結され、ゲート端子に前記粗遅延ラインから出力された二つの信号の中で残り一つの信号を入力される第１ＰＭＯＳトランジスタと、
ソース端子が前記第１ＰＭＯＳトランジスタのドレイン端子に連結され、ゲート端子に一個の混合制御信号の反転された値を入力され、ドレイン端子が出力端子に連結される第２ＰＭＯＳトランジスタと、
ソース端子が接地され、ゲート端子に前記粗遅延ラインから出力された二つの信号の中で残り一つの信号を入力される第１ＮＭＯＳトランジスタと、
ソース端子が前記第１ＮＭＯＳトランジスタのドレイン端子に連結され、ゲート端子に一個の混合制御信号を入力され、ドレイン端子が出力端子に連結される第２ＮＭＯＳトランジスタと
を含むことを特徴とするジタルＤＬＬ装置。
【請求項１６】
請求項１２に記載のデューティサイクル修正が可能なデジタルＤＬＬ装置において、
前記第２混合セルは、
ソース端子が電源電圧に連結され、ゲート端子に前記マルチプレクサから出力された二つの信号の中で、残り一つの信号を入力される第１ＰＭＯＳトランジスタと、
ソース端子が前記第１ＰＭＯＳトランジスタのドレイン端子に連結され、ゲート端子に一個の混合制御信号の反転された値を入力され、ドレイン端子が出力端子に連結される第２ＰＭＯＳトランジスタと、
ソース端子が接地され、ゲート端子に前記マルチプレクサから出力された二つの信号の中で、残り一つの信号を入力される第１ＮＭＯＳトランジスタと、
ソース端子が前記第１ＮＭＯＳトランジスタのドレイン端子に連結され、ゲート端子に一個の混合制御信号を入力され、ドレイン端子が出力端子に連結される第２ＮＭＯＳトランジスタと
を含むことを特徴とするデジタルＤＬＬ装置。
【請求項１７】
外部クロック信号をそれぞれ所定時間量だけ遅延させて第１クロック信号及び第２クロック信号を形成するステップと、
前記第１クロック信号及び第２クロック信号を位相混合して第１混合クロック信号及び第２混合クロック信号を形成するステップと、
前記第１混合クロック信号及び第２混合クロック信号に対して利用回路における遅延をそれぞれ付加して第１補償クロック信号及び第２補償クロック信号を形成するステップと、
前記外部クロック信号と前記第１補償クロック信号及び第２補償クロック信号の立上りエッジが一致するか否かを感知するステップと、
前記外部クロック信号と第１補償クロック信号及び第２補償クロック信号の立上りエッジが一致する場合には、前記第２クロック信号の立下りエッジと前記第１クロック信号の立下りエッジとの中でいずれが先んじているかを感知するステップと
を含んでなり、
前記第１混合クロック信号及び第２混合クロック信号を形成するステップでは、前記第１クロック信号の立下りエッジとの中で立下りエッジが先んじていない方の信号に０．５より小さい加重値を用いて重み付けし、立下りエッジが先んじている信号の方に０．５より大きい加重値を用いて重み付けをすることにより、前記位相混合を行う
ことを特徴とするデジタルＤＬＬ装置におけるデューティサイクル修正方法。
【請求項１８】
請求項１７に記載のデューティサイクル修正方法であって、
さらに、前記外部クロック信号と前記第１補償クロック信号及び第２補償クロック信号の立上りエッジが一致しない場合には、立上りエッジが一致するように前記第１クロック信号及び第２クロック信号を形成するステップにおける遅延の前記所定時間量を調整するステップを含む
ことを特徴とするデューティサイクル修正方法。
【請求項１９】
外部クロック信号をそれぞれ所定時間量だけ遅延させて第１クロック信号及び第２クロック信号を形成するステップと、
前記第１クロック信号及び第２クロック信号を位相混合して第１混合クロック信号及び第２混合クロック信号を形成するステップと、
前記第１混合クロック信号及び第２混合クロック信号に対して利用回路における遅延をそれぞれ付加して第１補償クロック信号及び第２補償クロック信号を形成するステップと、
前記外部クロック信号と前記第１補償クロック信号及び第２補償クロック信号の立上りエッジが一致するか否かを感知するステップと、
前記外部クロック信号と前記第１補償クロック信号及び第２補償クロック信号の立上りエッジが一致する場合には、前記第２混合クロック信号の立下りエッジと第１混合クロック信号の立下りエッジとが一致するか否かを感知するステップと、
前記第２混合クロック信号の立下りエッジと第１混合クロック信号の立下りエッジが一致しない場合には、立下りエッジが先んじていない方の信号に対応する前記第１または第２クロック信号に０．５より小さい加重値を用いて重み付けをし、立下りエッジが先んじている方の信号に対応する前記第１または第２クロック信号に０．５より大きい加重値を用いて重み付けをして、両信号を位相混合し、また立下りエッジが一致するか否かを感知するステップに戻り、立下りエッジが一致する場合には、過程を終了するステップと
を含んでなるデジタルＤＬＬ装置におけるデューティサイクル修正方法。
【請求項２０】
請求項１９に記載のデューティサイクル修正方法であって、
さらに、前記外部クロック信号と前記第１補償クロック信号及び第２補償クロック信号の立上りエッジが一致しない場合には、立上りエッジが一致するように前記第１クロック信号及び第２クロック信号を形成するステップにおける遅延の前記所定時間量を調整するステップを含む
ことを特徴とするデューティサイクル修正方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、デューティサイクルの修正が可能なデジタルＤＬＬ装置及びデューティサイクルの修正方法に関し、外部クロックと内部クロックとの間のスキュー（ｓｋｅｗ）を補償するクロック発生装置が必要な種々の半導体装置及びコンピュータシステムに用いられる、デューティサイクルの修正が可能なデジタルＤＬＬ装置及びデューティサイクルの修正方法に関する。
【０００２】
【従来の技術】
一般に、ディレイロックループ（以下、「ＤＬＬ」と記す）は、同期式メモリ装置（ｓｙｎｃｈｒｏｎｏｕｓ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）において外部クロックと内部クロックとを一致させるために用いられる。同期式メモリの全ての書込みと読出しなどの動作は、クロックの立上りエッジで行われる。しかし、メモリ装置の付加的な構成要素によってタイミング遅延が発生する。そこで、ディレイロックループは、外部クロックを入力されて、外部クロックに同期した内部クロックを生成して、回路動作におけるタイミング遅延を除くための回路である。従来、このようなクロック信号遅延を調整解消するため、種々のＤＬＬ回路の技術があった。
【０００３】
第一に、米国特許第６１５７２３８号には、半導体メモリ装置の外部に設けられて外部クロック信号を生成する外部クロックソースと、マスタ周波数増幅器及びマスタＤＬＬ回路部を含み、外部クロック信号に同期される制御器と、マスタ周波数増幅器及びマスタＤＬＬ回路を各々含み、外部クロック信号に同期される複数個のＤＲＡＭを含む半導体メモリ装置のクロックシステムが開示されている（特許文献１参照）。
【０００４】
第二に、米国特許第５８０８４９８号には、共通ノードを有するソースカップリング対の形態を形成し、入力基準信号及びその相補信号を受信する入力対及び一対の出力ノードを含む一対の電界効果トランジスタを含み、各々複数個の出力ノード及び第１供給レールの間にカップリングされた第１及び第２電流ソースを含み、前記第１及び第２電流ソースは、Ｉアンペアの電流値を生成し、共通ノードと第２供給レールとの間にカップリングされた第３電流ソースを含み、前記第３電流ソースは、２Ｉアンペアの電流値をシンキング（ｓｉｎｋｉｎｇ）する第１差動増幅器と、複数個の出力ノードを交差してカップリングされ、入力基準信号及びその相補信号に応答して、前記差動増幅器の出力ノードに一対の相補的三角波信号を生成するようにするフィルタ回路と、一対の相補的三角波信号を受信するカップリングされた一対の入力を有し、一対の相補的三角波信号との間の比較に応答して、入力基準信号と所定の位相関係を有する出力信号とを生成する比較器を含む位相シフト回路が開示されている（特許文献２参照）。
【０００５】
第三に、日本特許公開第２００１−６３９９号には、外部クロックを位相調整し内部クロックを発生する位相調整部を有する半導体装置において、前記外部クロックの周波数が前記位相調整部の位相調整範囲から外れたことを検出する検出器と、外部から入力する制御信号に応じて転換される第１の動作モードと第２の動作モードを有し、前記第１の動作モードにおいては前記検出器の検出結果に関係なしに所定の出力信号を出力し、前記第２の動作モードにおいては前記検出器の検出結果に応じて所定の出力状態となる出力回路を有することを特徴とする半導体装置が開示されている（特許文献３参照）。
【０００６】
最後に、日本特許公開平１１−３５３８７８号には、入力される第１のクロックの位相を調整して外部クロックに対し所定の位相だけ遅れた第２のクロックを生成するクロック位相調整回路を有し、該第１のクロックまたは該第２のクロックのいずれか一方と同期したデータを出力する半導体装置において、前記クロック位相調整回路内の前記第１のクロックの遅延量を示す指示信号に応答して該第１のクロックの周波数を判定し、制御信号を出力するクロック周波数判定部と、前記制御信号に応答して前記第１のクロックまたは第２のクロックの一方を選択するクロック選択部とを備えることを特徴とする半導体装置が開示されている（特許文献４参照）。
【０００７】
【特許文献１】
米国特許第６１５７２３８号
【０００８】
【特許文献２】
米国特許第５８０８４９８号
【０００９】
【特許文献３】
日本特許公開第２００１−６３９９号
【００１０】
【特許文献４】
日本特許公開平１１−３５３８７８号
【００１１】
【発明が解決しようとする課題】
上述した従来のＤＤＲ（Ｄｏｕｂｌ　Ｄａｔａ　Ｒａｔｅ）メモリで用いられるものと同様のＤＬＬは、クロック信号において、基準信号及び相補信号を利用して全体位相の遅延を調整するのみで、デューティサイクルのズレに対して補正をしないので、外部クロックのデータ処理においてデューティエラー（ｄｕｔｙ　ｅｒｒｏｒ）が発生する場合に、それを修正できないという問題点がある。
【００１２】
この発明は、前記問題点に鑑みてなされたものであって、その目的とするところは、混合回路（ｂｌｅｎｄ　ｃｉｒｃｕｉｔ）を利用してデューティエラーを修正し、５０％のデューティサイクルを有する内部クロック信号を生成できるデューティサイクル修正が可能なデジタルＤＬＬ装置及びデューティサイクル修正方法を提供することにある。
【００１３】
【課題を解決するための手段】
前記目的を達成するため、この発明によるデューティサイクル修正が可能なデジタルＤＬＬ装置は、外部クロック信号を入力されて、それをバッファリングしてクロック入力信号を順次出力するバッファと、前記バッファから前記クロック入力信号を入力されるとともに第１比較信号及び第２比較信号を入力されて、前記クロック入力信号を所定の時間だけ遅延させて第１クロック信号を出力し、前記クロック入力信号を所定の時間だけ遅延させかつ極性を反転させて第２クロック信号を出力する遅延ライン部と、前記第１クロック信号及びと前記第２クロック信号を入力されて、前記第１クロック信号の立下りエッジと前記第２クロック信号の立下りエッジとの間にそれぞれ立下りエッジを移動させて第１混合クロック信号及び第２クロック信号を生成して出力するデューティエラー調整部と、前記第１混合クロック信号を入力されて、前記第１混合クロック信号が実際に内部クロックとして用いられるときの遅延時間を推定して、前記第１混合クロック信号を遅延させて第１補償クロック信号を生成して出力する第１遅延モデル部と、前記外部クロック信号を入力されて、前記第１補償クロック信号と比較して第１比較信号を生成し、前記第１比較信号を前記遅延ライン部に出力する第１直接位相感知器と、前記第２混合クロック信号を入力されて、前記第２混合クロック信号が実際に内部クロックとして用いられるときの遅延時間を推定して、前記第２混合クロック信号を遅延させて第２補償クロック信号を生成して出力する第２遅延モデル部と、前記外部クロック信号を入力されて、前記第２補償クロック信号と比較して第２比較信号を生成し、前記第２比較信号を前記遅延ライン部に出力する第２直接位相感知器とを備えてなるデューティサイクル修正が可能なデジタルＤＬＬ装置を提供する。
【００１４】
また、この発明は、外部クロック信号と第１補償クロック信号及び第２補償クロック信号の立上りエッジが一致するか否かを感知するステップと、立上りエッジが一致する場合には、第２クロック信号の立下りエッジと第１クロック信号の立下りエッジとの中でいずれが先んじているかを感知するステップと、立下りエッジが先んじていない方の信号に０．５より小さい加重値を用いて重み付けし、立下りエッジが先んじている方の信号に０．５より大きい加重値を用いて重み付けするステップとを含むデューティサイクル修正方法を提供する。
【００１５】
また、この発明は、外部クロック信号と第１補償クロック信号及び第２補償クロック信号の立ち上がりエッジが一致するか否かを感知するステップと、立上りエッジが一致する場合には、第２混合クロック信号の立下りエッジと第１混合クロック信号の立下りエッジとが一致するか否かを感知するステップと、立下りエッジが一致しない場合には、立下りエッジが先んじていない方の信号に０．５より小さい加重値を用いて重み付けし、立下りエッジが先んじている方の信号に０．５より大きい加重値を用いて重み付けして両信号を位相混合し、かつ立下りエッジが一致するか否かを感知するステップに戻り、立下りエッジが一致する場合には、過程を終了するステップとを含んでなるデジタルＤＬＬ装置におけるデューティサイクル修正方法を提供する。
【００１６】
【発明の実施の形態】
以下、この発明の最も好ましい実施形態について、添付の図面を参照しながら説明する。
【００１７】
まず、図１は、この発明の一実施例によるデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図であって、この発明によるデューティサイクル修正が可能なデジタルＤＬＬ装置は、バッファ１１０、遅延ライン部１２０、デューティエラー調整部１３０、第１遅延モデル部１４０、第１直接位相感知器１５０、第２遅延モデル部１６０及び第２直接位相感知器１７０を含んで構成されている。
【００１８】
バッファ１１０は、外部クロック信号ｅｘｔ＿ｃｌｋの入力を受けて、それをバッファリングしてクロック入力信号を生成し、前記クロック入力信号を後述する遅延ライン部１２０に出力する役割をする。
【００１９】
また、遅延ライン部１２０は、前記バッファ１１０から前記クロック入力信号を入力され、第１直接位相感知器１５０及び第２直接位相感知器１７０の第１比較信号及び第２比較信号を入力されて、前記クロック入力信号をそれぞれ所定の時間だけ遅延させ一方を反転させて、それぞれクロック入力信号のデューティの前半と後半を表す第１及び第２のクロック信号を生成した後、デューティエラー調整部１３０に出力する役割をする。
【００２０】
ここで、遅延ライン部１２０は、第１制御手段１２１、第１遅延ライン１２２、第２制御手段１２３及び第２遅延ライン１２４を含む。遅延ライン部１２０内に設けられた第１制御手段１２１は、第１直接位相感知器１５０からの第１比較信号に応じて遅延量を調節する第１制御信号を生成し、第１制御信号を第１遅延ライン１２２に出力する役割をする。また、遅延ライン部１２０内に設けられた第１遅延ライン１２２は、第１制御手段１２１から前記第１制御信号を入力され、バッファ１１０から前記クロック入力信号を入力され、前記第１制御信号に応じて前記クロック入力信号を所定時間だけ遅延させて第１クロック信号ｉｎｔｃｌｋ１を生成し、第１クロック信号ｉｎｔｃｌｋ１をデューティエラー調整部１３０に出力する役割をする。一方、遅延ライン部１２０内に設けられた第２制御手段１２３は、第２直接位相感知器１７０の第２比較信号に応じて遅延量を調節する第２制御信号を生成し、前記第２制御信号を第２遅延ライン１２４に出力する役割をする。また、遅延ライン部１２０内に設けられた第２遅延ライン１２４は、第２制御手段１２３から前記第２制御信号を入力され、バッファ１１０から前記クロック入力信号を入力され、前記第２制御信号に応じて前記クロック入力信号を所定時間だけ遅延させて第２クロック信号ｉｎｔｃｌｋ２を生成し、第２クロック信号ｉｎｔｃｌｋ２をデューティエラー調整部１３０に出力する役割をする。遅延ライン部１２０の動作により、第１クロック信号ｉｎｔｃｌｋ１と第２クロック信号ｉｎｔｃｌｋ２の立上りエッジが一致させられる。
【００２１】
一方、デューティエラー調整部１３０は、遅延ライン部１２０から第１クロック信号ｉｎｔｃｌｋ１及び第２クロック信号ｉｎｔｃｌｋ２を入力されて、第１クロック信号ｉｎｔｃｌｋ１の立下りエッジと第２クロック信号ｉｎｔｃｌｋ２の立下りエッジの中間にそれぞれの立下りエッジを移動させて、第１混合クロック信号ｉｎｔ＿ｃｌｋ及び第２混合クロック信号ｉｎｔｃｌｋ２’を生成し、第１混合クロック信号ｉｎｔ＿ｃｌｋを外部及び第１遅延モデル部１４０に出力し、第２混合クロック信号ｉｎｔｃｌｋ２’を第２遅延モデル部１６０に出力する役割をする。
【００２２】
ここで、デューティエラー調整部１３０は、第１位相感知器１３１、混合器制御部１３２、第１位相混合器１３３及び第２位相混合器１３４を含む。デューティエラー調整部１３０内に設けられた第１位相感知器１３１は、遅延ライン部１２０から第１クロック信号ｉｎｔｃｌｋ１及び第２クロック信号ｉｎｔｃｌｋ２の各反転された波形を入力され、第１クロック信号ｉｎｔｃｌｋ１と第２クロック信号ｉｎｔｃｌｋ２の各立下りエッジの中でどちらが先行しているかを示す位相感知信号を生成し、前記位相感知信号を混合器制御部１３２に出力する役割をする。
【００２３】
また、デューティエラー調整部１３０内に設けられた混合器制御部１３２は、第１位相感知器１３１から入力された前記位相感知信号に応じて加重値Ｋを決定し、加重値Ｋを第１位相混合器１３３及び第２位相混合器１３４に出力する役割をする。ここで、加重値Ｋは、複数ビットにより表された加重信号を含んでいる。
【００２４】
一方、デューティエラー調整部１３０内に設けられた第１位相混合器１３３は、混合器制御部１３２から加重値Ｋを入力されて、第１クロック信号ｉｎｔｃｌｋ１に１から加重値Ｋを引いた値を用いて重み付けをするとともに第２クロック信号ｉｎｔｃｌｋ２に加重値Ｋを用いて重み付けをして、デューティを調整した第１混合クロック信号ｉｎｔ−ｃｌｋを生成し、第１混合クロック信号ｉｎｔ−ｃｌｋを第１遅延モデル部１４０に出力する役割をする。
【００２５】
また、デューティエラー調整部１３０に設けられた第２位相混合器１３４は、混合器制御部１３２から加重値Ｋを入力されて、第１クロック信号ｉｎｔｃｌｋ１に加重値Ｋを用いて重み付けするとともに第２クロック信号ｉｎｔｃｌｋ２に１から加重値Ｋを引いた値を用いて重み付けをして、デューティを調整した第２混合クロック信号ｉｎｔｃｌｋ２’を生成し、第２混合クロック信号ｉｎｔｃｌｋ２’を第２遅延モデル部１６０に出力する役割をする。
【００２６】
一方、遅延モデル部１４０は、デューティエラー調整部１３０からデューティが調節された前記混合クロック信号ｉｎｔ＿ｃｌｋを入力される。混合クロック信号ｉｎｔ＿ｃｌｋは、デューティエラー調整部１３０からこの発明を備えているメモリ装置の回路にも出力される。前記第１混合クロック信号ｉｎｔ−ｃｌｋはメモリ装置の構成要素を通過してデータ入／出力ピン（ＤＱ　ＰＩＮ）まで伝達され、それら構成要素によって遅延値を有するようになる。第１遅延モデル部１４０は、そのような遅延値を予測する。予測された遅延値に応じて第１混合クロック信号ｉｎｔ−ｃｌｋは補償されることによって、第１補償クロック信号ｉｃｌｋ１が生成され、第１直接位相感知器１５０に出力する役割をする。
【００２７】
また、第１直接位相感知器１５０は、前記外部クロック信号ｅｘｔ＿ｃｌｋを入力されて、第１遅延モデル部１４０から入力された前記補償クロック信号ｉｃｌｋ１と比較して、第１比較信号を生成し、前記第１比較信号を遅延ライン部１２０に出力する役割をする。
【００２８】
一方、第２遅延モデル部１６０は、デューティエラー調整部１３０からデューティが調節された前記第２混合クロック信号ｉｎｔｃｌｋ２’を入力される。第２混合クロック信号ｉｎｔｃｌｋ２’は、デューティエラー調整部におけるこの発明を備えているメモリ装置の回路にも出力される。第２混合クロック信号ｉｎｔｃｌｋ２’は、メモリ装置の構成要素を通過してデータ入出力ピン（ＤＱ　ｐｉｎ）まで伝達され、それら構成要素によって、遅延値を有するようになる。第２遅延モデル部１６０は、このような遅延値を予測する。予測された遅延値に応じて、第２混合クロック信号ｉｎｔｃｌｋ２’が補償されて、第２補償クロック信号ｉｃｌｋ２が生成され、第２直接位相感知器１７０に出力する役割をする。
【００２９】
また、第２直接位相感知器１７０は、前記外部クロック信号ｅｘｔ−ｃｌｋを入力されて、それを第２遅延モデル部１６０から入力された第２補償クロック信号ｉｃｌｋ２と比較して、第２比較信号を生成し、その第２比較信号を遅延ライン部１２０に出力する役割をする。
【００３０】
図２に示すように、第１位相混合器１３３’の第１クロック信号ｉｎｔｃｌｋ１の入力端子と第２クロック信号ｉｎｔｃｌｋ２の入力端子とを、図１の場合に対して入れ替えて、それぞれのクロック信号に対して第１混合器１３３’と第２混合器１３４’とで同一の加重値を適用しても、図１に示す装置から得られるのと同様な結果が得られる。
【００３１】
図３は、この発明の一実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置の動作を示す動作タイミング波形図であり、以下これを参照しながらこの発明のデューティサイクル修正が可能なデジタルＤＬＬ装置の動作を説明する。
【００３２】
まず、外部クロック信号ｅｘｔ＿ｃｌｋがバッファ１１０を介して入力されると、遅延ライン部１２０によって２とおりの遅延を与えられて、第１クロック信号ｉｎｔｃｌｋ１及び第２クロック信号ｉｎｔｃｌｋ２が生成されるが、第２クロック信号ｉｎｔｃｌｋ２の方は第１クロック信号ｉｎｔｃｌｋ１に対して極性が反転された波形を呈する信号であって、これら第１クロック信号ｉｎｔｃｌｋ１及び第２クロック信号ｉｎｔｃｌｋ２は、それぞれクロック入力信号の１周期の前半のデューティと後半のデューティを表し、互に立上がりエッジの位相は同じであるが、デューティの歪み（ｄｕｔｙ　ｄｉｓｔｏｒｔｉｏｎ）により互に異なる立下りエッジの位相を有することがあり得る。そのため、第１位相感知器１３１によって、第１クロック信号ｉｎｔｃｌｋ１と第２クロック信号ｉｎｔｃｌｋ２の中でいずれの立下りエッジが先行しているかが判別され、それによって、混合器制御部１３２は、加重値Ｋを調節する。すなわち、第１クロック信号ｉｎｔｃｌｋ１と第２クロック信号ｉｎｔｃｌｋ２との立下りエッジの中間位相点を求めるため、加重値Ｋを調節するが、図３に示すように、第２クロック信号ｉｎｔｃｌｋ２の立下りエッジが第１クロック信号ｉｎｔｃｌｋ１の立下りエッジより先行している場合には、先行している第２クロック信号ｉｎｔｃｌｋ２により大きい加重値を与えるのが普通であり、その値は、普通０．５より少し大きい値であって、正確な値はシミュレーションを通して求められる。
【００３３】
最初は、加重値Ｋが０に設定されているが、第１補償クロック信号ｉｃｌｋ１及び第２補償クロック信号ｉｃｌｋ２が外部クロック信号ｅｘｔ−ｃｌｋの立上りエッジとその位相が一致する瞬間から加重値Ｋを少しずつ増加させて行き、そのように加重値Ｋが増加される都度、図３に示すように、第１位相混合器１３３の出力である第１混合クロック信号ｉｎｔ−ｃｌｋはその立下りエッジが少しずつ前にシフトされ（図３の４段目の波形を参照）、第２位相混合器１３４の出力である第２混合クロック信号ｉｎｔｃｌｋ２’は、その立下りエッジが少しずつ後にシフトされ（図３の５段目の波形を参照）るようになる。一方、装置内部で用いる内部クロック信号は、第１混合クロック信号ｉｎｔ−ｃｌｋであり、第２位相混合器１３４の出力の第２混合クロック信号ｉｎｔｃｌｋ２’の方は、単に第２クロック信号ｉｎｔｃｌｋ２を生成するためのものである。
【００３４】
上述したように、両位相の中間となる位相を位相混合器１３３、１３４が作るためには、先んじている位相に対して加重値を０．５より大きい値とすべきであると述べたが、もし、図３のように第２クロック信号ｉｎｔｃｌｋ２の立下りエッジが第１クロック信号ｉｎｔｃｌｋ１の立上りエッジより先んじている場合には、第１位相混合器１３３の加重値Ｋを０．６とし、第２位相混合器１３４の加重値Ｋを０．４と設定できる。この場合、第１位相混合器１３３では、第２クロック信号ｉｎｔｃｌｋ２の入力に対しては０．６の加重値を用いて重み付けをし、第１クロック信号ｉｎｔｃｌｋ１に対しては０．４（＝１−０．６）の加重値を用いて重み付けをするようになる。もちろん、第２位相混合器１３４では、逆に第１クロック信号ｉｎｔｃｌｋ１の入力に対しては０．４の加重値を用いて重み付けをし、第２クロック信号ｉｎｔｃｌｋ２に対しては０．６（＝１−０．４）の値を用いて重み付けをする。ここで、両信号の立上りエッジは、同じ位相を有しているので、同じ一定の位相が続いて維持されるが、両立上りエッジも互に混合されるため、一つの遅延ラインが有しているジッタの量に比して、全体のジッタの量を半分に低減できる効果がある。
【００３５】
図４は、この発明の他の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図であり、この実施例のデューティサイクル修正が可能なデジタルＤＬＬ装置は、バッファ３１０、遅延ライン部３２０、デューティエラー調整部３３０、第１遅延モデル部３４０、第１直接位相感知器３５０、第２遅延モデル部３６０及び第２直接位相感知器３７０を含んで構成されている。
【００３６】
バッファ３１０は、外部クロック信号ｅｘｔ＿ｃｌｋを入力されて、それをバッファリングしてクロック入力信号を生成し、そのクロック入力信号を遅延ライン部３２０に出力する役割をする。また、遅延ライン部３２０は、バッファ３１０から前記クロック入力信号を入力され、第１直接位相感知器３５０からの第１比較信号及び第２直接位相感知器３７０からの第２比較信号を入力されて、前記クロック入力信号を所定の時間だけ遅延させた後、デューティエラー調整部３３０に出力する役割をする。ここで、遅延ライン部３２０は、第３制御手段３２１、第１シフトレジスタ３２２、第３遅延ライン３２３、第４制御手段３２４、第２シフトレジスタ３２５及び第４遅延ライン３２６を含む。
【００３７】
遅延ライン部３２０内に設けられた第３制御手段３２１は、第１直接位相感知器３５０からの第１比較信号に応じて遅延量を調節する第１シフト信号を生成し、その第１シフト信号を第１シフトレジスタ３２２に出力する役割をする。次に、遅延ライン部３２０内に設けられた第１シフトレジスタ３２２は、第３制御手段３２１からの第１シフト信号を入力されて、出力信号を左右に移動して遅延量を制御する第３制御信号を生成し、その第３制御信号を第３遅延ライン３２３に出力する役割をする。次いで、遅延ライン部３２０内に設けられた第３遅延ライン３２３は、第１シフトレジスタ３２２から第３制御信号を入力されるとともにバッファ３１０から前記クロック入力信号を入力され、前記第３制御信号に応じて前記クロック入力信号を所定時間だけ遅延させて第１クロック信号ｉｎｔｃｌｋ１を生成し、その第１クロック信号ｉｎｔｃｌｋ１をデューティエラー調整部３３０に出力する役割をする。つまり、第３遅延ライン３２３内には、複数個のユニット遅延セルが順次に連結された装置を備えているが、第１シフトレジスタ３２２から出力された第３制御信号に応じて、前記クロック入力信号を所望の個数のユニット遅延セルを経るようにすることによって、遅延量を調整する。
【００３８】
他方、遅延ライン部３２０内に設けられた第４制御手段３２４は、第２直接位相感知器３７０からの第２比較信号に応じて遅延量を調節する第２シフト信号を生成し、その第２シフト信号を第２シフトレジスタ３２５に出力する役割をする。また、遅延ライン部３２０内に設けられた第２シフトレジスタ３２５は、第４制御手段３２４の前記第２シフト信号を入力されて、出力信号を左右に移動して遅延量を制御する第４制御信号を生成し、その第４制御信号を第４遅延ライン３２６に出力する役割をする。次いで、遅延ライン部３２０内に設けられた第４遅延ライン３２６は、第２シフトレジスタ３２５から前記第４制御信号を入力されるとともにバッファ３１０から前記クロック入力信号を入力され、第４制御信号に応じて前記クロック入力信号を所定時間だけ遅延させた後、反転して第２クロック信号ｉｎｔｃｌｋ２を生成し、その第２クロック信号ｉｎｔｃｌｋ２をデューティエラー調整部３３０に出力する役割をする。つまり、第４遅延ライン３２６内には、複数個のユニット遅延セルが順次に連結された装置を備えているが、第２シフトレジスタ３２５から出力された第４制御信号に応じて、前記クロック入力信号を所望の個数のユニット遅延セルを経るようにすることによって、遅延量を調整する。
【００３９】
次に、デューティエラー調整部３３０は、遅延ライン部３２０から第１クロック信号ｉｎｔｃｌｋ１及び第２クロック信号ｉｎｔｃｌｋ２を入力されて、第１クロック信号ｉｎｔｃｌｋ１の立下りエッジと第２クロック信号ｉｎｔｃｌｋ２の立下りエッジとの中間に各々のエッジを移動させて、第１混合クロック信号ｉｎｔ＿ｃｌｋ及び第２混合クロック信号ｉｎｔｃｌｋ２’を生成し、第１混合クロック信号ｉｎｔ＿ｃｌｋを外部及び第１遅延モデル部３４０に出力し、第２混合クロック信号ｉｎｔｃｌｋ２’を遅延モデル部３６０に出力する役割をする。ここで、デューティエラー調整部３３０は、第１位相感知器３３１、混合器制御部３３２、第１位相混合器３３３及び第２位相混合器３３４を含んでいる。
【００４０】
デューティエラー調整部３３０内に設けられた第１位相感知器３３１は、遅延ライン部３２０から第１クロック信号ｉｎｔｃｌｋ１及び第２クロック信号ｉｎｔｃｌｋ２の各反転された波形信号を入力され、第１クロック信号ｉｎｔｃｌｋ１と第２クロック信号ｉｎｔｃｌｋ２の中でいずれの立下りエッジが先行しているかを示す位相感知信号を生成し、その位相感知信号を混合器制御部３３２に出力する役割をする。また、デューティエラー調整部３３０内に設けられた混合器制御部３３２は、第１位相感知器３３１から入力された前記位相感知信号に応じて、加重値Ｋを決定し、その加重値Ｋを第１位相混合器３３３及び第２位相混合器３３４に出力する役割をする。
【００４１】
さらに、デューティエラー調整部３３０内に設けられた第１位相混合器３３３は、混合器制御部３３２から加重値Ｋを入力されて、第１クロック信号ｉｎｔｃｌｋ１に１から加重値Ｋを引いた値を用いて重み付けをするとともに第２クロック信号ｉｎｔｃｌｋ２に加重値Ｋを用いて重み付けをして、デューティを調整した第１混合クロック信号ｉｎｔ＿ｃｌｋを生成し、その第１混合クロック信号ｉｎｔ＿ｃｌｋを第１遅延モデル部３４０に出力する役割をする。さらに、デューティエラー調整部３３０内に設けられた第２位相混合器３３４は、混合器制御部３３２から加重値Ｋを入力されて、第１クロック信号ｉｎｔｃｌｋ１に加重値Ｋを用いて重み付けをするとともに第２クロック信号ｉｎｔｃｌｋ２に１から加重値Ｋを引いた値を用いて重み付けをして、デューティを調整した第２混合クロック信号ｉｎｔｃｌｋ２’を第２遅延モデル部３６０に出力する役割をする。
【００４２】
他方、第１遅延モデル部３４０は、デューティエラー調整部３３０からデューティが調節された第１混合クロック信号ｉｎｔ＿ｃｌｋを入力される。その第１混合クロック信号ｉｎｔ＿ｃｌｋは、デューティエラー調整部３３０からこの発明を備えているメモリ装置の回路にも出力される。第１混合クロック信号ｉｎｔ＿ｃｌｋは、メモリ装置の諸構成要素を通過してデータ入出力ピン（ＤＱ　ｐｉｎ）まで伝達され、それら構成要素によって、遅延値を有するようになる。第１遅延モデル部３４０はそのような遅延値を予測する。予測された遅延値に応じて第１混合クロック信号ｉｎｔ−ｃｌｋが補償されて、第１補償クロック信号ｉｃｌｋが生成され、第１直接位相感知器３５０に出力する役割をする。また、第１直接位相感知器３５０は、外部クロック信号ｅｘｔ＿ｃｌｋを入力されて、第１遅延モデル部３４０から入力された補償クロック信号ｉｃｌｋと比較して第１比較信号を生成し、その第１比較信号を遅延ライン部３２０に出力する役割をする。
【００４３】
一方、第２遅延モデル部３６０は、デューティエラー調整部３３０からデューティが調整された第２混合クロック信号ｉｎｔｃｌｋ２’を入力される。その第２混合クロック信号ｉｎｔｃｌｋ２’は、デューティエラー調整部３３０からこの発明を備えているメモリ装置の回路にも出力される。第２混合クロック信号ｉｎｔｃｌｋ２’は、メモリ装置の諸構成要素を通過してデータ入出力ピン（ＤＱ　ｐｉｎ）まで伝達され、それら構成要素によって遅延値を有するようになる。第２遅延モデル部３６０は、そのような遅延値を予測する。予測された遅延値に応じて第２混合クロック信号ｉｎｔｃｌｋ２’が補償されて第２補償クロック信号ｉｃｌｋ２が生成されて、第２直接位相感知器３７０に出力する役割をする。そして、第２直接位相感知器３７０は、外部クロック信号ｅｘｔ＿ｃｌｋを入力されて、第２遅延モデル部３６０から入力された第２補償クロック信号ｉｃｌｋ２と比較して第２比較信号を生成し、その第２比較信号を遅延ライン部３２０に出力する役割をする。
【００４４】
図５は、この発明の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた遅延ライン３２３、３２６の内部構成を示すブロック図であり、この遅延ライン３２３、３２６は、粗遅延ライン（ｃｏａｒｓｅ　ｄｅｌａｙ　ｌｉｎｅ）４０１及び第３位相混合器４０２を含んでいる。
【００４５】
この遅延ライン３２３、３２６内に設けられた粗遅延ライン４０１は、順次に連結された複数のユニット遅延セルが二つのラインを形成している。前記クロック入力信号は、二つのラインの複数のユニット遅延セルに分けられて入力され、アクティベートされたユニット遅延セルの個数に応じた遅延時間を有する第１混合器入力信号と第２混合器入力信号とを生成し、それら第１混合器入力信号と第２混合器入力信号は、第３位相混合器４０２に出力される。この遅延ライン３２３、３２６内に設けられた第１位相混合器４０２は、粗遅延ライン４０１から前記第１及び第２混合器入力信号を入力されて、遅延時間をさらに細かくチューニングする役割をする。この場合、チューニング遂行は、制御手段３２１、３２４の制御信号に応じて実行される。
【００４６】
図６は、この発明のさらに他の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図であり、この実施例のデューティサイクル修正が可能なデジタルＤＬＬ装置は、バッファ５１０、遅延ライン部５２０、デューティエラー調整部５３０、第１遅延モデル部５４０、第１直接位相感知器５５０、第２遅延モデル部５６０及び第２直接位相感知器５７０を含んで構成されている。
【００４７】
バッファ５１０は、外部クロック信号ｅｘｔ＿ｃｌｋを入力されて、それをバッファリングしてクロック入力信号を生成し、そのクロック入力信号を遅延ライン部５２０に出力する役割をする。
【００４８】
遅延ライン部５２０は、バッファ５１０から前記クロック入力信号を入力され、第１直接位相感知器５５０からの第１比較信号及び第２直接位相感知器５６０からの第２比較信号を入力されて、前記クロック入力信号を所定の時間だけ遅延させた後、デューティエラー調整部５３０に出力する役割をする。ここで、遅延ライン部５２０は、複数個の遅延セル５２１、第５制御手段５２２、第１遅延信号生成手段５２３、第６制御手段５２４及び第２遅延信号生成手段５２５を含む。
【００４９】
遅延ライン部５２０内に設けられた複数の遅延セル５２１は、バッファ５１０から前記クロック入力信号を入力される。そのクロック入力信号は、複数の遅延セル５２１を通過しながら、遅延セル一つの遅延量の差を有する複数の多重位相信号が生成される。このような複数の多重位相信号は、第１遅延信号生成手段５２３及び第２遅延信号生成手段５２５に向けて出力される。
【００５０】
遅延ライン部５２０内に設けられた第５制御手段５２２は、第１直接位相感知器５５０の第１比較信号に応じて遅延量を調節する第５制御信号を生成し、その第５制御信号を第１遅延信号生成手段５２３に出力する役割をする。
【００５１】
また、遅延ライン部５２０内に設けられた第１信号生成手段５２３は、第５制御手段５２２から前記第５制御信号を入力され、複数個の遅延セル５２１から前記複数の多重位相信号を入力され、前記第５制御信号に応じて前記多重位相信号の中で隣接する二つの信号を選択し、その二つの信号をチューニングして第１クロック信号ｉｎｔｃｌｋ１を生成し、その第１クロック信号ｉｎｔｃｌｋ１をデューティエラー調整部５３０に出力する役割をする。
【００５２】
一方、前記遅延ライン部５２０内に設けられた第６制御手段５２４は、第２直接位相感知器５７０の第２比較信号に応じて遅延量を調節する第６制御信号を生成し、その第６制御信号を第２遅延信号生成手段５２５に出力する役割をする。
【００５３】
また、遅延ライン部５２０内に設けられた第２信号生成手段５２５は、第６制御手段５２４から前記第６制御信号を入力され、複数個の遅延セル５２１から前記複数の多重位相信号を入力され、前記第６制御信号に応じて前記多重位相信号の中で二つの信号を選択し、それら二つの信号をチューニングし反転することによって、第２クロック信号ｉｎｔｃｌｋ２を生成し、その記第２クロック信号ｉｎｔｃｌｋ２をデューティエラー調整部５３０に出力する役割をする。
【００５４】
次に、デューティエラー調整部５３０は、遅延ライン部５２０から第１クロック信号ｉｎｔｃｌｋ１及び第２クロック信号ｉｎｔｃｌｋ２を入力されて、第１クロック信号ｉｎｔｃｌｋ１の立下りエッジと第２クロック信号ｉｎｔｃｌｋ２の立下りエッジとの間に各々のエッジを移動させて第１混合クロック信号ｉｎｔ＿ｃｌｋ及び第２混合クロック信号ｉｎｔｃｌｋ２’を生成し、第１混合クロック信号ｉｎｔ＿ｃｌｋを外部及び第１遅延モデル部５４０に出力し、第２混合クロック信号ｉｎｔｃｌｋ２’を遅延モデル部５６０に出力する役割をする。ここで、デューティエラー調整部５３０は、第１位相感知器５３１、混合器制御部５３２、第１位相混合器５３３及び第２位相混合器５３４を含む。
【００５５】
デューティエラー調整部５３０内に設けられた第１位相感知器５３１には、遅延ライン部５２０から第１クロック信号ｉｎｔｃｌｋ１及び第２クロック信号ｉｎｔｃｌｋ２が各反転されて入力され、第１クロック信号ｉｎｔｃｌｋ１及び第２クロック信号ｉｎｔｃｌｋ２の中でいずれの立下りエッジが先んじているかを示す位相感知信号を生成し、その位相感知信号を混合器制御部５３２に出力する役割をする。
【００５６】
また、デューティエラー調整部５３０内に設けられた混合器制御部５３２は、第１位相感知器５３１から入力された前記位相感知信号に応じて加重値Ｋを決定し、その加重値Ｋを第１位相混合器５３３及び第２位相混合器５３４に出力する役割をする。
【００５７】
そして、デューティエラー調整部５３０内に設けられた第１位相混合器５３３は、混合器制御部５３２から加重値Ｋを入力されて、第１クロック信号ｉｎｔｃｌｋ１に１から加重値Ｋを引いた値を用いて重み付けするとともに第２クロック信号ｉｎｔｃｌｋ２に加重値Ｋを用いて重み付けして、デューティを調整した第１混合クロック信号ｉｎｔ＿ｃｌｋを生成し、その第１混合クロック信号ｉｎｔ＿ｃｌｋを第１遅延モデル部５４０に出力する役割をする。他方、デューティエラー調整部５３０内に設けられた第２位相混合器５３４は、混合器制御部５３２から加重値Ｋを入力されて、第１クロック信号ｉｎｔｃｌｋ１に加重値Ｋを用いて重み付けするとともに第２クロック信号ｉｎｔｃｌｋ２に１から加重値Ｋを引いた値を用いて重み付けして、デューティを調整した第２混合クロック信号ｉｎｔｃｌｋ２’を生成し、その第２混合クロック信号ｉｎｔｃｌｋ２’を第２遅延モデル部５６０に出力する役割をする。
【００５８】
一方、遅延モデル部５４０は、デューティエラー調整部５３０からデューティが調節された第１混合クロック信号ｉｎｔ＿ｃｌｋを入力される。その第１混合クロック信号ｉｎｔ＿ｃｌｋは、デューティエラー調整部５３０からこの発明を備えているメモリ装置の回路にも出力される。第１混合クロック信号ｉｎｔ＿ｃｌｋは、メモリ装置の諸構成要素を通過してデータ入出力ピン（ＤＱ　ｐｉｎ）まで伝達され、それらの構成要素によって遅延値を有するようになる。第１遅延モデル部５４０は、そのような遅延値を予測する。予測された遅延値に応じて第１混合クロック信号ｉｎｔ＿ｃｌｋが補償されて、第１補償クロック信号ｉｃｌｋが生成され、第１直接位相感知器５５０に出力する役割をする。次いで、第１直接位相感知器５５０は、外部クロック信号ｅｘｔ＿ｃｌｋを入力されて第１遅延モデル部５４０から入力された第１補償クロック信号ｉｃｌｋと比較して、第１比較信号を生成し、その第１比較信号を遅延ライン部５２０に出力する役割をする。
【００５９】
一方、第２遅延モデル部５６０は、デューティエラー調整部５３０からデューティが調節された第２混合クロック信号ｉｎｔｃｌｋ２’を入力される。その第２混合クロック信号ｉｎｔｃｌｋ２’は、メモリ装置の諸構成要素を通過してデータ入出力ピン（ＤＱ　ｐｉｎ）まで伝達され、それらの構成要素によって遅延値を有するようになる。第２遅延モデル部５６０は、そのような遅延値を予測する。予測された遅延値に応じて、第２混合クロック信号ｉｎｔｃｌｋ２’が補償されて、第２補償クロック信号ｉｃｌｋ２が生成され、それを第２直接位相感知器５７０に出力する役割をする。次いで、第２直接位相感知器５７０は、外部クロック信号ｅｘｔ＿ｃｌｋを入力されて、第２遅延モデル部５６０から入力された第２補償クロック信号ｉｃｌｋ２と比較して第２比較信号を生成し、その第２比較信号を遅延ライン部５２０に出力する役割をする。
【００６０】
図７は、図６の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた信号生成手段５２３、５２４の内部構成の例を示すブロック図であり、この信号生成手段５２３、５２４は、マルチプレクサ（ＭＵＸ）６０１及び第４位相混合器６０２を含む。信号生成手段５２３、５２４内に設けられたマルチプレクサ６０１は、制御手段５２２、５２４から入力された制御信号により、複数の遅延セル５２１から入力された前記複数個（Ｎ個）の多重位相信号の中で、一個のユニット遅延セルによる遅延時間の差を有する隣接した二つの信号を選択し、選択した二つの信号を第４位相混合器６０２に出力する役割をする。また、信号生成手段５２３、５２４内に設けられた第４位相混合器６０２は、マルチプレクサ６０１から入力された二つの信号を入力されて、位相混合過程を介してそれら二つの信号の遅延時間を細かくチューニングして、所望の中間の位相を有する一つの信号を生成した後、その生成した一つの信号をデューティエラー調整部５３０に出力する役割をする。
【００６１】
図８は、この発明のさらに他の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図であり、この実施例のデューティサイクル修正が可能なデジタルＤＬＬ装置は、バッファ７１０、遅延ライン部７２０、デューティエラー調整部７３０、第１遅延モデル部７４０、第１直接位相感知器７５０、第２遅延モデル部７６０及び第２直接位相感知器７７０を含んで構成されといる。
【００６２】
バッファ７１０は、外部クロック信号ｅｘｔ＿ｃｌｋを入力されて、それをバッファリングしてクロック入力信号を生成し、生成したクロック入力信号を遅延ライン部７２０に出力する役割をする。
【００６３】
遅延ライン部７２０は、バッファ７１０から前記クロック入力信号を入力される一方、第１直接位相感知器７５０からの第１比較信号及び第２位相感知器７７０からの第２比較信号を入力されて、前記クロック入力信号を所定の時間だけ遅延させた後、デューティエラー調整部７３０に出力する役割をする。ここで、遅延ライン部７２０は、第１制御手段７２１、第１遅延ライン７２２、第２制御手段７２３及び第２遅延ライン７２４を含む。
【００６４】
遅延ライン部７２０内に設けられた前記第１制御手段７２１は、前記第１直接位相感知器７５０からの第１比較信号に応じて遅延量を調節する第１制御信号を生成して、その第１制御信号を第１遅延ライン７２２に出力する役割をする。また、遅延ライン部７２０内に設けられた第１遅延ライン７２２は、第１制御手段７２１から第１制御信号を入力され、バッファ７１０から入力された前記クロック入力信号をその第１制御信号に応じて所定時間だけ遅延させて第１クロック信号ｉｎｔｃｌｋ１を生成し、その第１クロック信号ｉｎｔｃｌｋ１をデューティエラー調整部７３０に出力する役割をする。
【００６５】
一方、遅延ライン部７２０内に設けられた前記第２制御手段７２３は、前記第２直接位相感知器７７０からの第２比較信号に応じて遅延量を調節する第２制御信号を生成して、その第２制御信号を第２遅延ライン７２４に出力する役割をする。また、遅延ライン部７２０内に設けられた第２遅延ライン７２４は、第２制御手段７２３から第２制御信号を入力され、バッファ７１０から入力された前記クロック入力信号をその第２制御信号に応じて所定時間だけ遅延させて第２クロック信号ｉｎｔｃｌｋ２を生成し、その第２クロック信号ｉｎｔｃｌｋ２をデューティエラー調整部７３０に出力する役割をする。
【００６６】
次に、デューティエラー調整部７３０は、遅延ライン部７２０から前記第１クロック信号ｉｎｔｃｌｋ１及び第２クロック信号ｉｎｔｃｌｋ２を入力されて、第１クロック信号ｉｎｔｃｌｋ１の立下りエッジと第２クロック信号ｉｎｔｃｌｋ２の立下りエッジとの間に各々の立下りエッジを移動させて、第１混合クロック信号ｉｎｔ＿ｃｌｋ及び第２混合クロック信号ｉｎｔｃｌｋ２’を生成し、第１混合クロック信号ｉｎｔ＿ｃｌｋを外部及び第１遅延モデル部７４０に出力し、第２混合クロック信号ｉｎｔｃｌｋ２’を第２遅延モデル部７６０に出力する役割をする。そのため、デューティエラー調整部７３０は、第１位相混合器７３１、第２位相混合器７３２、第２位相感知器７３３及び混合器制御部７３４を含んでなる。
【００６７】
デューティエラー調整部７３０内に設けられた第１位相混合器７３１は、加重値Ｋを入力されて、第１クロック信号ｉｎｔｃｌｋ１に１から加重値Ｋを引いた値を用いて重み付けするとともに第２クロック信号ｉｎｔｃｌｋ２に加重値Ｋを用いて重み付けして、デューティを調整した第１混合クロック信号ｉｎｔ＿ｃｌｋを生成し、その第１混合クロック信号ｉｎｔ＿ｃｌｋを外部及び第１遅延モデル部７４０に出力する役割をする。また、デューティエラー調整部７３０内に設けられた第２位相混合器７３２は、加重値Ｋを入力されて、第１クロック信号ｉｎｔｃｌｋ１に加重値Ｋを用いて重み付けするとともに第２クロック信号ｉｎｔｃｌｋ２に１から加重値Ｋを引いた値を用いて重み付けして、デューティを調整した第２混合クロック信号ｉｎｔｃｌｋ２’を生成し、その第２混合クロック信号ｉｎｔｃｌｋ２’を第２遅延モデル部７６０に出力する役割をする。
【００６８】
さらに、デューティエラー調整部７３０内に設けられた第２位相感知器７３３は、第１位相混合器７３１からの第１混合クロック信号ｉｎｔ＿ｃｌｋ及び第２位相混合器７３２からの第２混合クロック信号ｉｎｔｃｌｋ２’のそれぞれを反転して入力され、第１混合クロック信号ｉｎｔ＿ｃｌｋと第２混合クロック信号ｉｎｔｃｌｋ２’の中でどちらの信号の立下りエッジが先行しているかを示す位相感知信号を生成し、その位相感知信号を混合器制御部７３４に出力する役割をする。ここに、混合器制御部７３４は、感知信号を入力されて、両者の立下りエッジが相互に一致するまで加重値Ｋを続いて調整する。また、デューティエラー調整部７３０内に設けられた混合器制御部７３４は、第１位相感知器７３３から入力された位相感知信号に応じて加重値Ｋを決定し、その加重値Ｋを第１位相混合器７３１及び第２位相混合器７３２に出力する役割をする。
【００６９】
次に、第１遅延モデル部７４０は、デューティエラー調整部７３０からデューティが調節された第１混合クロック信号ｉｎｔ＿ｃｌｋを入力される。その第１混合クロック信号ｉｎｔ＿ｃｌｋは、デューティ調整部７３０からこの発明のデジタルＤＬＬ装置を備えているメモリ装置の回路にも出力される。第１混合クロック信号ｉｎｔ＿ｃｌｋは、メモリ装置の諸構成要素を通過してデータ入出力ピン（ＤＱ　ｐｉｎ）まで伝達され、それらの構成要素によって遅延値を有するようになる。第１遅延モデル部７４０は、このような遅延値を予測する。予測された遅延値に応じて第１混合クロック信号ｉｎｔ＿ｃｌｋは補償されて、第１補償クロック信号ｉｃｌｋ１が生成され、第１直接位相感知器７５０に出力される。
【００７０】
また、第１直接位相感知器７５０は、前述の外部クロック信号ｅｘｔ＿ｃｌｋを入力されて、第１遅延モデル部７４０から入力された第１補償クロック信号ｉｃｌｋ１と比較して第１比較信号を生成し、その第１比較信号を遅延ライン部７２０に出力する役割をする。
【００７１】
他方、第２遅延モデル部７６０は、デューティエラー調整部７３０からデューティが調節された第２混合クロック信号ｉｎｔｃｌｋ２’を入力される。その第２混合クロック信号ｉｎｔｃｌｋ２’は、デューティ調整部７３０からこの発明のデジタルＤＬＬ装置を備えているメモリ装置の回路にも出力される。第２混合クロック信号ｉｎｔｃｌｋ２’は、メモリ装置の諸構成要素を通過してデータ入出力ピン（ＤＱ　ｐｉｎ）まで伝達され、それらの構成要素によって遅延値を有するようになる。第２遅延モデル部７６０は、このような遅延値を予測する。予測された遅延値に応じて第２混合クロック信号ｉｎｔｃｌｋ２’は補償されて、第２補償クロック信号ｉｃｌｋ２が生成され、第２直接位相感知器７７０に出力される。
【００７２】
また、第２直接位相感知器７７０は、前述の外部クロック信号ｅｘｔ＿ｃｌｋを入力されて、第２遅延モデル部７６０から入力された第２補償クロック信号ｉｃｌｋ２と比較して第２比較信号を生成し、その第２比較信号を遅延ライン部７２０に出力する役割をする。
【００７３】
図９及び図１０は、この発明の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた位相混合器４０２、６０２を示すブロック図であり、図１１は、この発明の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた位相混合器４０２、６０２の動作の例を示す信号波形図である。以下に、このようなこの発明の位相混合器４０２、６０２について説明する。
【００７４】
第３位相混合器４０２，第４位相混合器６０２は、内部に第１混合セル群及び第２混合セル群を含み、２つの遅延されたクロック信号を、それぞれの混合セル群への入力信号として、図５の粗遅延ライン４０１及び図７のＭＵＸ６０１からそれぞれ入力される。図５において、第１内部クロック信号は粗遅延ライン４０１に入力され、二つのラインに分けられた遅延セルを通過するようになっている。二つのラインに分けられた遅延セルは、二つの遅延されたクロック信号を生成する。この二つの遅延されたクロック信号は、互いに異なる遅延量を有し、第３位相混合器４０２に入力される。第４位相混合器６０２の場合は、位相遅延クロック信号はＭＵＸ６０２に入力される。一つの遅延セルだけの遅延差を有する隣接した二つのクロック信号がＭＵＸ６０２により選択される。この二つのクロック信号は、第４位相混合器６０２に第１の混合器入力信号及び第２の混合器入力信号として入力される。
【００７５】
図９において、位相混合器４０２、６０２は、複数の第１混合セル８０１と複数の第２混合器セル８０２を有している。位相混合器４０２、６０２内に設けられたこれら複数個（例えば、１０個）の第１混合セル８０１の各々は、前記制御手段３２１、３２４（図４）、５２２、５２４（図６）から複数の混合制御信号の中で順次対応する一つの信号を一つの端子ｓに入力され、他の端子ＩＮには遅延時間の異なる前記選択された二つの信号の中で一つの信号Ｘ１（例えば、位相が先行している方の信号）を入力され、前記混合制御信号が第１論理レベル（ｌｏｗ）である場合には、Ｈｉｇｈ−Ｚ信号を出力し、前記混合制御信号が第２論理レベル（ｈｉｇｈ）である場合には、前記遅延時間が異なる二つの信号の中の一つの信号Ｘ１を反転して出力する役割をする。ここで、第１混合セル８０１は、図１０に示すように、電源／接地間に順次ソース／ドレイン路を直列に接続した第１ＰＭＯＳトランジスタＰ１、第２ＰＭＯＳトランジスタＰ２、第２ＮＭＯＳトランジスタＮ２及び第１ＮＭＯＳトランジスタＮ１を含む。
【００７６】
第１混合セル８０１内に設けられた第１ＰＭＯＳトランジスタＰ１は、ソース端子は電源電圧に接続され、ゲート端子に前記遅延時間が異なる二つの信号の中で一つの信号Ｘ１を入力される。また、前記第１混合セル８０１内に設けられた第２ＰＭＯＳトランジスタＰ２は、ソース端子が第１ＰＭＯＳトランジスタＰ１のドレイン端子に接続され、ゲート端子に一つの混合制御信号の反転された値ｓｂを入力され、ドレイン端子は出力端子ＯＵＴに接続される。一方、第１混合セル８０１内に設けられた第１ＮＭＯＳトランジスタＮ１は、ソース端子が接地され、ゲート端子に遅延時間が異なる二つの信号の中で一つの信号Ｘ１を入力される。また、第１混合セル８０１内に設けられた第２ＮＭＯＳトランジスタＮ２は、ソース端子が第１ＮＭＯＳトランジスタＮ１のドレイン端子に接続され、ゲート端子に一つの混合制御信号ｓを入力され、ドレイン端子は出力端子ＯＵＴに接続される。
【００７７】
また、位相混合器４０２、６０２内に設けられた複数個の第２混合セル８０２の各々は、前記制御手段３２１、３２４（図４）、５２２、５２４（図６）から複数個の混合制御信号の中で順次対応する一つの信号を一つの端子ｓに入力され、他の端子ＩＮには遅延時間の異なる前記選択された二つの信号の中で他の信号Ｘ２（例えば、位相が先行していない方の信号）を入力され、前記混合制御信号が第１論理レベル（ｌｏｗ）である場合には、Ｈｉｇｈ−Ｚ信号を出力し、ｅ前記混合制御信号が第２論理レベル（ｈｉｇｈ）である場合には、前記遅延時間が異なる二つの信号の中で他の信号Ｘ２を反転して出力する役割をする。ここで、第２混合セル８０２は、前記第１混合セル８０１と同様に、図１０に示すように、電源／接地間に順次ソース／ドレイン路を直列に接続した第１ＰＭＯＳトランジスタＰ１、第２ＰＭＯＳトランジスタＰ２、第２ＮＭＯＳトランジスタＮ２及び第１ＮＭＯＳトランジスタＮ１を含む。
【００７８】
第２混合セル８０２内に設けられた第１ＰＭＯＳトランジスタＰ１は、ソース端子は電源電圧に連結され、ゲート端子に前記遅延時間が異なる二つの信号の中で他の信号Ｘ２を入力される。また、前記第２混合セル８０２内に設けられた第２ＰＭＯＳトランジスタＰ２は、ソース端子が第１ＰＭＯＳトランジスタＰ１のドレイン端子に接続され、ゲート端子に一つの混合制御信号の反転された値ｓｂを入力され、ドレイン端子は出力端子ＯＵＴに接続される。一方、第２混合セル８０２内に設けられた第１ＮＭＯＳトランジスタＮ１は、ソース端子が接地され、ゲート端子に遅延時間が異なる二つの信号の中で他の信号Ｘ２を入力される。また、第２混合セル８０２内に設けられた第２ＮＭＯＳトランジスタＮ２は、ソース端子が第１ＮＭＯＳトランジスタＮ１のドレイン端子に連結され、ゲート端子に一つの混合制御信号ｓを入力され、ドレイン端子は出力端子ＯＵＴに接続される。
【００７９】
さらに位相混合器４０２、６０２内に設けられたインバータ８０３は、第１混合セル８０１及び第２混合セル８０２が出力した複数個の信号を反転して出力する役割をする。
【００８０】
ここで、図９に示す位相混合器の実施例における位相混合動作を説明する。各混合セル８０１，８０２の個数が例えばそれぞれ１０個であるとすると、前記加重値Ｋが例えば「０．６」である場合、制御手段から各端子ｓに供給される制御信号に応じて、１０個の第１混合セル８０１の内の６個がオンになり、１０個の第２混合セル８０２の内の４個がオンになることによって、端子Ｘ１に入力された信号に「０．６」の重み付けをし、端子Ｘ２に入力された信号に「０．４」の重み付けをする。これにより、信号Ｘ１とＸ２の位相の中間の位相で、信号Ｘ１の方により近い位相が生成される。
【００８１】
図１１は、この発明の実施例によるデューティサイクル修正が可能なデジタルＤＬＬ装置内に設けられた位相混合器の動作の例を示す信号波形図であり、上述の二つの入力信号Ｘ１及びＸ２が混合されて出力端子ＯＵＴに出力されるとき、制御信号に応じて二つの信号Ｘ１とＸ２の間の位相を有する信号Ｙが出力される様子を図解している。
【００８２】
図１２及び図１３は、この発明の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置におけるデューティサイクル修正方法を示す動作フロチャートであり、以下にこれについて説明する。
【００８３】
図１２は、図１、図４及び図６の回路構成における動作のフローの一部を示すもので、前もって外部クロック信号をそれぞれ所定時間量だけ遅延させて第１クロック信号及び第２クロック信号を形成するステップと、前記第１クロック信号及び第２クロック信号を位相混合して第１混合クロック信号及び第２混合クロック信号を形成するステップと、前記第１混合クロック信号及び第２混合クロック信号に対して利用回路における遅延をそれぞれ付加して第１補償クロック信号及び第２補償クロック信号を形成するステップが実行された後の動作を示し、図１２を参照すると、ステップＳ９０１において、第１直接位相感知器１５０、３５０、５５０及び第２直接位相感知器１７０、３７０、５７０によって、第１補償クロック信号ｉｃｌｋ１及び第２補償クロック信号ｉｃｌｋ２の立上りエッジが外部クロック信号ｅｘｔ＿ｃｌｋの立上りエッジと一致するか否かを感知して、それらが一致する場合には、次のステップＳ９０３に移行し、一致しない場合には、ステップＳ９０２において遅延ライン部１２０で遅延量を調整して、ステップＳ９０１に戻る。次いで、ステップＳ９０３に進むと、第１位相感知器１３１、３３１、５３１が、第１クロック信号ｉｎｔｃｌｋ１及び第２クロック信号ｉｎｔｃｌｋ２を入力されて、第１クロック信号ｉｎｔｃｌｋ１と第２クロック信号ｉｎｔｃｌｋ２の中で、いずれの信号の立下りエッジが先行しているかを感知して、ステップＳ９０４において、立下りエッジが先行している信号に０．５より大きい加重値Ｋを用いて重み付けし、立下りエッジが先行していない信号に０．５より小さい加重値１−Ｋを用いて重み付けする。
【００８４】
次に、図１３は、図８の回路構成における動作のフローを示すもので、前もって外部クロック信号をそれぞれ所定時間量だけ遅延させて第１クロック信号及び第２クロック信号を形成するステップと、前記第１クロック信号及び第２クロック信号を位相混合して第１混合クロック信号及び第２混合クロック信号を形成するステップと、前記第１混合クロック信号及び第２混合クロック信号に対して利用回路における遅延をそれぞれ付加して第１補償クロック信号及び第２補償クロック信号を形成するステップが実行された後の動作を示し、図１３を参照すると、ステップＳ９０１及びステップＳ９０２の部分における処理は、図１２の場合と同様であるが、ステップＳ９０１から「はい」で進んできたフローは、ステップＳ９０５において、第２位相感知器７３３により第１混合クロック信号ｉｎｔ＿ｃｌｋと第２混合クロック信号ｉｎｔｃｌｋ２’について、両信号の立下りエッジが一致するか否かを検査し、立下りエッジが一致する場合には、フローを終了し、立下りエッジが一致しない場合には、いずれの信号の立下りエッジが先行しているかを判定して、ステップＳ９０６に進み、ステップＳ９０６において、立下りエッジが先行している信号に０．５より大きい加重値Ｋを用いて重み付けし、立下りエッジが先行していない信号に０．５より小さい加重値１−Ｋを用いて重み付けした後、再びステップＳ９０５に戻り、立下りエッジが一致するか否かを検査する。以降、両信号の立下りエッジが一致するまで加重値Ｋを調整しながら繰り返し、両信号の立下りエッジが一致したところで、フローの終了に進む。
【００８５】
【発明の効果】
以上説明したように、この発明によれば、従来のデューティサイクル修正が困難であったデジタル型ＤＬＬ装置とは異なって、位相混合器を利用してデューティエラーを修正し、５０％のデューティサイクルを有する内部クロック信号を生成できる利点がある。
【００８６】
【付言】
なお、この発明は、上述の実施例に限定されるものではない。この発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【図１】この発明の一実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図である。
【図２】図１の実施例における一部変形部分を示すブロック図である。
【図３】この発明の一実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置の動作を示す動作タイミング波形図である。
【図４】この発明の他の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図である。
【図５】図４の実施例における一部ブロックの内部構成を示すブロック図である。
【図６】この発明のさらに他の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図である。
【図７】図６の実施例における一部ブロックの内部構成を示すブロック図である。
【図８】この発明のさらに他の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置を示すブロック図である。
【図９】この発明の実施例における位相混合器を示すブロック図である。
【図１０】この発明の実施例における位相混合器の混合セルを示す回路図である。
【図１１】この発明の実施例における位相混合器の動作の例を示す信号波形図である。
【図１２】この発明の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置におけるデューティサイクル修正方法を示すフロチャートである。
【図１３】この発明の実施例に係るデューティサイクル修正が可能なデジタルＤＬＬ装置におけるデューティサイクル修正方法を示すフロチャートである。
【符号の説明】１１０…バッファ、１２０…遅延ライン部、１３０…デューティエラー調整部、１４０…第１遅延モデル部、１５０…第１直接位相感知器、１６０…第２遅延モデル部、１７０…第２直接位相感知器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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