(57)【要約】【課題】位相余裕を容易に得るための技術を提供する。【解決手段】差動増幅回路（５０１）の第２の入力端子と低電位側電源との間に設けられた位相補償抵抗（Ｒｃ２）と位相補償用容量（Ｃｃ２）を含んで電源回路を構成すると、ポール・ゼロ補償のボード線図では、総合利得の最初の極周波数は分圧抵抗段の最初の極周波数で決定され、低周波側にシフトすることができる。また、ゼロ点により差動増幅段の最初の極周波数が相殺されることにより、位相の遅れが低減されるため、位相余裕を確保できる。さらに、位相補償用抵抗（Ｒｃ２）を大きな値に設定できるため、位相補償容量（Ｃｃ２）が小さくても同様の特性を得ることができ、それにより内部発生電位（ＶＤＤＩ）でポール・ゼロ補償を行う場合よりも小さい面積の抵抗や容量で位相補償が可能となる。【選択図】　　　　図１
2004021871.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力端子、第２の入力端子、及び出力端子を含み、高電位側電源と低電位側電源とが供給されることにより、上記第１の入力端子からの入力信号と上記第２の入力端子からの入力信号とを差動増幅して上記出力端子から出力可能な差動増幅回路と、
上記差動増幅回路の出力端子から出力された信号に基づいて動作制御され、上記高電位側電源からそれとは異なる電圧を形成するためのトランジスタと、
上記トランジスタの出力端子と上記差動増幅回路の第２の入力端子との間に接続された第１の抵抗と、
上記差動増幅回路の第２の入力端子と上記低電位側電源との間に接続された第２の抵抗と、を含み、上記トランジスタの出力端子から出力された電圧が、上記第１の抵抗と上記第２の抵抗とで分圧されて上記差動増幅回路の第２の入力端子に伝達されることで出力電圧の帰還制御が行われる電源回路を備えた半導体集積回路装置であって、
上記電源回路は、上記差動増幅回路の第２の入力端子と低電位側電源との間に設けられた位相補償用容量を含んで成ることを特徴とする半導体集積回路装置。
【請求項２】
基準電圧を形成する基準電圧発生回路を含み、
上記第１の入力端子には、上記基準電圧が与えられる請求項１記載の半導体集積回路装置。
【請求項３】
上記電源回路は、上記第２の入力端子と、上記位相補償用容量との間に設けられた第１の位相補償用抵抗を含む請求項１記載の半導体集積回路装置。
【請求項４】
第２の位相補償用容量と、それに直列接続された第２の位相補償用抵抗とが、上記トランジスタの出力端子と低電位側電源との間に設けられて成る請求項１記載の半導体集積回路装置。
【請求項５】
高周波数側での位相遅れ低減用容量が、上記トランジスタの出力端子と、上記差動増幅回路の第２の入力端子との間に設けられて成る請求項１記載の半導体集積回路装置。
【請求項６】
上記第１の位相補償用抵抗として、金属配線の抵抗を利用した請求項３記載の半導体集積回路装置。
【請求項７】
上記第１の位相補償用抵抗は、半導体基板に形成された拡散層を利用した抵抗とされた請求項３記載の半導体集積回路装置。
【請求項８】
上記第１の位相補償用抵抗は、半導体基板上に形成された導電層を利用した抵抗とされた請求項３記載の半導体集積回路装置。
【請求項９】
上記導電層をポリシリコン層とした請求項８記載の半導体集積回路装置。
【請求項１０】
上記第１の位相補償用容量は、半導体基板上に形成された酸化膜を誘電体として利用した容量である請求項１記載の半導体集積回路装置。
【請求項１１】
上記第１の位相補償用容量は、半導体基板上に形成された絶縁膜を誘電体として利用した容量である請求項１記載の半導体集積回路装置。
【請求項１２】
上記絶縁膜をゲート酸化膜とした請求項１１記載の半導体集積回路装置。
【請求項１３】
複数のメモリセルが配列されて成るメモリブロックと、上記メモリブロックの近傍に配置され、上記電源回路から電源供給が供給される内部回路とを含む請求項１乃至１２の何れか１項記載の半導体集積回路装置。
【請求項１４】
上記メモリセルはスタティック型メモリセルである請求項１３記載の半導体集積回路装置。
【請求項１５】
上記メモリセルはダイナミック型メモリセルである請求項１３記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置、さらにはそれに含まれる増幅回路の位相補償技術に関する。
【０００２】
【従来の技術】
半導体集積回路装置においては、ＭＯＳトランジスタの微細化が進むに従って耐圧が低下する。従って、外部から高電位側電源ＶＤＤが供給された場合に、その高電位側電源ＶＤＤに基づいてそれよりも低いレベルの内部電源ＶＤＤＩを生成し、それを動作電源として内部回路へ供給するようにしている。そのような内部電源ＶＤＤＩは、リミッタ回路（降圧回路とも称される）によって生成される。
【０００３】
リミッタ回路は、ドライバＰＭＯＳなどと称されるｐチャネル型ＭＯＳトランジスタと、内部電源ＶＤＤＩの検出結果と基準電圧ＶＲＥＦとの比較結果に基づいて上記ドライバＰＭＯＳを駆動するための差動増幅回路とを含む。上記高電位側電源ＶＤＤが上記ドライバＰＭＯＳのソース・ドレイン間で電圧降下されることで内部電源ＶＤＤＩが生成される。この内部電源ＶＤＤＩのレベルが変動された場合には、その変動は、上記基準電圧ＶＲＥＦとの比較結果に反映され、内部電源ＶＤＤＩの帰還制御が行われることによって内部電源ＶＤＤＩの電圧レベルが安定化される。
【０００４】
また、リミッタ回路には発振防止のための位相補償回路が設けられる。この位相補償回路としてポール・ゼロ補償方式を挙げることができる。ポール・ゼロ補償方式では、位相補償用抵抗と位相補償用容量との直列接続回路を内部電源ＶＤＤＩと低電位側電源ＶＳＳとの間に接続して位相余裕を確保する。
【０００５】
尚、外部から供給された電源電圧を降圧してから内部回路へ供給するようにした半導体集積回路装置について記載された文献の例としては、特許公開２００２−２５２６０号公報がある。
【０００６】
【発明が解決しようとする課題】
消費電流増加に伴い電流供給能力を大きくするためにドライバＰＭＯＳのゲート長は微細化された寸法を適用する必要性がでてきている。
【０００７】
しかしながら、ドライバＰＭＯＳにゲート長の短いものを適用することは、ドライバＰＭＯＳのドレインコンダクタンスが小さくなり、そうすると、以下の理由により、ポール・ゼロ補償方式での容量や抵抗のサイズが大きくなってしまう。
【０００８】
ポールゼロ補償方式は、ドライバＰＭＯＳの出力段の最初の極周波数が差動増幅段の最初の極周波数よりも低周波側にある関係のときに有効とされ、位相補償用抵抗Ｒｃ１、位相補償用容量Ｃｃ１によりドライバＰＭＯＳ出力段の最初の極周波数を更に低周波側にシフトさせ、ゼロ点により差動増幅段の最初の極周波数を相殺することにより、位相の遅れを低減し位相余裕を確保する。しかし、ドライバＰＭＯＳのドレインコンダクタンスが小さくなると、ドライバＰＭＯＳの最初の極周波数は高周波側にシフトし、この場合、ポール・ゼロ補償方式のみで、ドライバＰＭＯＳの極周波数を差動増幅段の最初の極周波数よりも低周波側にシフトさせるには位相補償用容量としてかなり大きな容量が必要となる。大きな容量を得るために、多数の容量を並列接続しなければならないから、位相補償用容量のチップ占有面積が増大する。また、個々の位相補償用容量に直列接続されている位相補償用抵抗が互いに並列接続されることで合成抵抗値が低下されてしまい、適切な位相補償が行われなくなる。従って、より多くの容量を並列接続する場合には、個々の位相補償用容量に直列接続されている位相補償用抵抗としては、より大きな値を有するものを用いなければならない。抵抗値が大きくなると、その分、位相補償用抵抗のチップ占有面積が大きくなる。
【０００９】
このように、ドライバＰＭＯＳのドレインコンダクタンスが小さい場合には、ポール・ゼロ補償方式での位相補償用容量や位相補償用抵抗のチップ占有面積が大きくならざるを得ない。しかしながら、実際にはチップサイズの制限により位相補償用容量や位相補償用抵抗の占有面積には限界があるため、十分な位相余裕を得ることが困難になる。
【００１０】
本発明の目的は、位相余裕を容易に得るための技術を提供することにある。
【００１１】
本発明の別の目的は、位相補償用容量や位相補償用抵抗のチップ占有面積の低減を図るための技術を提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
すなわち、第１の入力端子、第２の入力端子、及び出力端子を含み、高電位側電源と低電位側電源とが供給されることにより、上記第１の入力端子からの入力信号と上記第２の入力端子からの入力信号とを差動増幅して上記出力端子から出力可能な差動増幅回路と、上記差動増幅回路の出力端子から出力された信号に基づいて動作制御され、上記高電位側電源からそれとは異なる電圧を形成するためのトランジスタと、上記トランジスタの出力端子と上記差動増幅回路の第２の入力端子との間に接続された第１の抵抗と、上記差動増幅回路の第２の入力端子と上記低電位側電源との間に接続された第２の抵抗とを含んで半導体集積回路装置が構成されるとき、上記差動増幅回路の第２の入力端子と低電位側電源との間に設けられた位相補償用容量を含んで上記電源回路を構成する。
【００１５】
上記の手段によれば、ポール・ゼロ補償のボード線図において、総合利得の最初の極周波数は分圧抵抗段の最初の極周波数で決定され、低周波側にシフトされる。また、ポール・ゼロ補償のボード線図において、ゼロ点により差動増幅段の最初の極周波数が相殺されることにより、位相の遅れが低減されるため、位相余裕を確保することが可能となる。差動増幅回路の非反転入力端子での振幅は、上記第１の抵抗と第２の抵抗とによって分圧された電位であるから、その振幅も小さくなっており、内部発生電位（ＶＤＤＩ）でポール・ゼロ補償を行うための位相補償用抵抗や位相補償用容量よりも、小さい抵抗や容量で回路を構成できる。この結果、内部発生電位（ＶＤＤＩ）の金属配線の抵抗（配線抵抗）はリミッタ回路の位相余裕を考慮することなく低減でき、リミッタ回路の安定動作を確保することが可能となる。さらに、上記トランジスタとしては、ドレインコンダクタンスを懸念することなくゲート長の小さいサイズの素子を適用できるようになるため、消費電流の大きなチップに対応可能なリミッタ回路を構成できる。
【００１６】
このとき、基準電圧を形成する基準電圧発生回路を含み、上記第１の入力端子には、上記基準電圧が与えられるように構成することができる。
【００１７】
上記電源回路は、上記第２の入力端子と、上記位相補償用容量との間に設けられた第１の位相補償用抵抗を含んで構成することができる。
【００１８】
必要に応じて、第２の位相補償用容量と、それに直列接続された第２の位相補償用抵抗とが、上記トランジスタの出力端子と低電位側電源との間に設けることができる。
【００１９】
位相余裕を更に大きく確保するには、上記トランジスタの出力端子と、上記差動増幅回路の第２の入力端子との間に、高周波数側での位相遅れ低減用容量を設けることができ、上記第１の位相補償用抵抗及び第１の位相補償用容量と併用するとよい。
【００２０】
第１の位相補償用抵抗としては、金属配線の抵抗を利用することもできるし、半導体基板に形成された拡散層を利用した抵抗、半導体基板上の導電層を利用した抵抗、さらにはポリシリコンで形成されたものを適用することができる。
【００２１】
第１の位相補償用容量としては、半導体基板上に形成された酸化膜を誘電体として利用した容量とすることもできるし、半導体基板上に形成された絶縁膜を誘電体として利用した容量とすることができる。このとき、上記絶縁膜をゲート酸化膜とすることができる。
【００２２】
上記電源回路は、ＳＲＡＭやＤＲＡＭなどの各種半導体集積回路装置内に設けることができる。
【００２３】
【発明の実施の形態】
図１０には、本発明にかかる半導体集積回路装置の一例であるＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）が示される。
【００２４】
このＳＲＡＭ２は、特に制限されないが、フリップチップ型とされ、半導体チップ２０にＢＧＡ（ボール・グリッド・アレイ）基板が結合されて成る。半導体チップ２０は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。ＢＧＡ基板は、部品実装基板などへの電気的な結合を可能とするための外部端子であるＢＧＡボールを有する。半導体チップ２０とＢＧＡ基板とはバンプ電極を介して電気的に結合される。
【００２５】
半導体チップ２０には、その短手方向に２分割配置されたメモリセルアレイ１０１，１０２が形成され、このメモリセルアレイ１０１，１０２間に中央回路部１２５が配置される。メモリセルアレイ１０１，１０２は、複数のスタティック型メモリセルがアレイ状に配列されて成る。
【００２６】
メモリセルアレイ１０１，１０２における長手方向の中央部には、対応するメモリセルアレイにおけるワード線を駆動するためのワードドライバ１０３，１０４が配置される。
【００２７】
上記中央回路部１２５には、特に制限されないが、内部電源ＶＤＤＩを生成するためのリミッタ回路１０５〜１１２、データの出力を可能とする出力回路（ＤＱ）１１３〜１１６、アドレス信号の取り込みを可能とする入力回路１１７〜１２０、出力データを一時的に保持して選択的に外部出するための出力レジスタ及びセレクタ（Ｒｅｑ．／ＳＥＬ）１２１，１２２、アドレスを一時的に保持してそれをプレデコードするためのアドレスレジスタ及びプレデコーダ（ＡＤＲ　Ｒｅｇ．／Ｐｒｅ　Ｄｅｃ）１２３、及び基準電圧を生成するための基準電圧発生回路１２４などが含まれる。
【００２８】
本例においては、回路素子や配線における電流集中を回避するため、８個のリミッタ回路１０５〜１１２が中央回路部１２５において分散されるように配置され、この８個のリミッタ回路１０５〜１１２によって、内部回路への電源供給を分担することで、リミッタ回路一つ当たりの負荷の軽減を図っている。個々のリミッタ回路１０５〜１１２は、それぞれ与えられた高電位側電源ＶＤＤを基準電圧発生回路１２４からの基準電圧ＶＲＥＦに基づいて降圧することで内部電源ＶＤＤＩを生成する。特に制限されないが、高電位側電源ＶＤＤの電圧レベルを２．５Ｖとするとき、内部電源ＶＤＤＩの電圧レベルは、１．２Ｖとされる。半導体チップ面積の縮小化を図るため、基準電圧発生回路１２４は、上記複数のリミッタ回路１０５〜１１２で共有される。
【００２９】
ここで、上記リミッタ回路１０５〜１１２が、本発明における電源回路の一例とされる。
【００３０】
図１１には、上記リミッタ回路１０５〜１１２と、それに結合される回路との関係が示される。
【００３１】
上記リミッタ回路１０５〜１１２は、互いに同一構成とされ、それぞれ基準電圧ＶＲＥＦに基づいて高電位側電源ＶＤＤを降圧することによって内部電圧ＶＤＤＩを形成する。このリミッタ回路１０５〜１１２で形成された内部電源ＶＤＤＩは、対応する内部回路へ伝達される。内部電源ＶＤＤＩが供給されることで動作する内部回路として、例えば入力回路１１７〜１２０、メモリセルアレイ１０１，１０２、及び周辺回路５０５を挙げることができる。ここで、周辺回路５０５には、出力レジスタ及びセレクタ（Ｒｅｑ．／ＳＥＬ）１２１，１２２や、アドレスレジスタ及びプレデコーダ（ＡＤＲ　Ｒｅｇ．／Ｐｒｅ　Ｄｅｃ）１２３が含まれる。上記内部回路への内部電源ＶＤＤＩの供給は、電源供給経路での電圧降下を可能な限り抑えるため、上記内部回路に最も近いところに位置するリミッタ回路１０５〜１１２から行うのが望ましい。
【００３２】
出力回路１１３〜１１６には、外部から供給された高電位側電源ＶＤＤＱが供給される。特に制限されないが、この高電位側電源ＶＤＤＱの電圧レベルは、１．５Ｖとされる。
【００３３】
尚、内部電源ＶＤＤＩと低電位側電源ＶＳＳとの間には、ＶＤＤＩ−ＶＳＳ電源間容量１１が形成され、高電位側電源ＶＤＤＱと低電位側電源ＶＳＳとの間には、ＶＤＤＱ−ＶＳＳ電源間容量１２が形成される。
【００３４】
図１には上記リミッタ回路１０５〜１１２の構成例が示される。
【００３５】
差動増幅回路５０１が設けられ、その後段には、差動増幅回路５０１の出力信号によって駆動制御されるｐチャネル型ＭＯＳトランジスタ５０４が設けられる。ｐチャネル型ＭＯＳトランジスタ５０４は、差動増幅回路５０１の出力信号に基づいて高電位側電源ＶＤＤを降圧することによって内部電源ＶＤＤＩを形成する。ｐチャネル型ＭＯＳトランジスタ５０４のドレイン電極と低電位側電源ＶＳＳとの間には、抵抗Ｒ１，Ｒ２の直列接続回路が設けられ、内部電源ＶＤＤＩの電圧変動がこの抵抗Ｒ１，Ｒ２の直列接続回路によって検出されるようになっている。内部電源ＶＤＤＩの電圧変動は、抵抗Ｒ１，Ｒ２の直列接続ノードから得られる。この抵抗Ｒ１，Ｒ２の直列接続ノードは差動増幅回路５０１の非反転入力端子に結合される。差動増幅回路５０１の反転入力端子には、基準電圧ＶＲＥＦが供給される。この差動増幅回路５０１の増幅率Ｒ０は、抵抗Ｒ１，Ｒ２の関係から次のように決定される。
Ｒ０＝（Ｒ１＋Ｒ２）／Ｒ２
【００３６】
差動増幅回路５０１では、抵抗Ｒ１，Ｒ２の直列接続ノードの電圧（ＶＤＤＩ／Ｒ０）と、基準電圧ＶＲＥＦとが比較され、その比較結果に基づいてｐチャネル型ＭＯＳトランジスタ５０４が動作制御される。ｐチャネル型ＭＯＳトランジスタ５０４によって得られる内部電源ＶＤＤＩは、次式によって示される。
ＶＤＤＩ＝Ｒ０×ＶＲＥＦ
【００３７】
負荷の変動により内部電源ＶＤＤＩの電圧レベルが変動した場合、その変動は抵抗Ｒ１，Ｒ２によって検出され、差動増幅回路５０１に伝達される。抵抗Ｒ１，Ｒ２の分圧出力レベルが基準電圧ＶＲＥＦよりも低い場合には、差動増幅回路５０１の出力信号によってｐチャネル型ＭＯＳトランジスタ５０４のオン抵抗値が下げられ、それによって内部電源ＶＤＤＩの電圧レベルが上げられる。また、抵抗Ｒ１，Ｒ２の分圧出力レベルが基準電圧ＶＲＥＦよりも高い場合には、差動増幅回路５０１の出力信号によってｐチャネル型ＭＯＳトランジスタ５０４のオン抵抗値が上げられ、それによって内部電源ＶＤＤＩの電圧レベルが下げられる。このような帰還制御により内部電源ＶＤＤＩの電圧レベルが安定化される。
【００３８】
また、位相補償のために、位相補償用容量Ｃｃ１，Ｃｃ２、位相補償用抵抗Ｒｃ２が設けられている。位相補償用容量Ｃｃ１は、ｐチャネル型ＭＯＳトランジスタ５０４の出力端子と、低電位側電源ＶＳＳとの間に設けられ、配線抵抗ＲＬ１とともにポールゼロ補償方式による位相補償が行われる。位相補償用抵抗Ｒｃ２と位相補償用容量Ｃｃ２とは、差動増幅回路５０１の非反転入力端子と低電位側電源ＶＳＳとの間に直列接続され、この回路構成が本リミッタ回路１０５〜１１２の特徴点のひとつとされる。
【００３９】
尚、ＲＬ１は負荷抵抗、ＣＬ１は負荷容量である。
【００４０】
ここで、位相補償について詳述する。
【００４１】
図２，図３には、図１に示されるリミッタ回路の比較対象とされる回路が示される。
【００４２】
図２に示される回路構成では、位相補償用抵抗Ｒｃ１と、位相補償用容量Ｃｃ１との直列接続回路が、内部電源ＶＤＤＩと低電位側電源ＶＳＳとの間に接続され、それによって位相補償が行われる。
【００４３】
図３に示される回路構成では、内部電源ＶＤＤＩの配線抵抗ＲＬ２を位相補償用に利用するものである。配線抵抗ＲＬ２は、図１における位相補償用抵抗Ｒｃ１と同様に機能する。この方法は、位相補償用容量Ｃｃ１に位相補償用抵抗Ｒｃ１を直列接続することができない場合に有効とされる。
【００４４】
電流供給能力を高めるためには、ｐチャネル型ＭＯＳトランジスタ５０４として、ゲート長の短いＭＯＳを適用することが望ましい。
【００４５】
図５には、一般的なポール・ゼロ補償におけるボード線図が示される。尚、ボード線図において、分圧抵抗段とは抵抗Ｒ１，Ｒ２を指し、ＰＭＯＳ出力段とはｐチャネル型ＭＯＳトランジスタ５０４を指し、差動増幅段とは差動増幅回路５０１を指す。また、Ｇ０１，Ｇ０２，Ｇ０３は、それぞれ差動増幅段、ＰＭＯＳ出力段、分圧抵抗段での利得を示す。
【００４６】
ポール・ゼロ補償方式は、差動増幅段の利得とｐチャネル型ＭＯＳトランジスタ５０４の出力段の利得との関係が図５に示されるように、ドライバＰＭＯＳ出力段の最初の極周波数の方が差動増幅段の最初の極周波数よりも低周波側にある関係のときに有効な方式で、図２に示される位相補償用抵抗Ｒｃ１、位相補償用容量Ｃｃ１によりｐチャネル型ＭＯＳトランジスタ５０４の最初の極周波数を更に低周波側にシフトさせ、ゼロ点により差動増幅段の最初の極周波数を相殺することにより、位相の遅れを低減し位相余裕を確保する。しかし、上記のように、ｐチャネル型ＭＯＳトランジスタ５０４のドレインコンダクタンスが小さくなると、このｐチャネル型ＭＯＳトランジスタ５０４の最初の極周波数は高周波側にシフトし、図６に示されるような関係になる。この場合、ポール・ゼロ補償方式のみで、ｐチャネル型ＭＯＳトランジスタ５０４の極周波数を差動増幅段の最初の極周波数よりも低周波側にシフトさせるには位相補償用容量Ｃｃ１としてかなり大きな容量が必要となる。大きな容量を得るためには、図４に示されるように、より多くの容量Ｃｃ３を並列接続しなければならないから、位相補償用容量のチップ占有面積が増大する。また、このとき、個々の位相補償用容量Ｃｃ３に直列接続されている位相補償用抵抗が互いに並列接続されることで合成抵抗値が低下されてしまい、適切な位相補償が行われなくなる。従って、より多くの容量Ｃｃ３を並列接続する場合には、個々の位相補償用容量に直列接続されている位相補償用抵抗Ｒｃ３としては、より大きな値を有するものを用いなければならない。抵抗値が大きくなると、その分、位相補償用抵抗のチップ占有面積が大きくなる。
【００４７】
このように、ｐチャネル型ＭＯＳトランジスタ５０４のドレインコンダクタンスが小さい場合には、ポール・ゼロ補償方式での位相補償用容量や位相補償用抵抗のチップ占有面積が大きくならざるを得ない。しかしながら、実際にはチップサイズの制限により位相補償用容量や位相補償用抵抗の占有面積には限界があるため、十分な位相余裕を得ることが困難になる。
【００４８】
また、図３に示されるように、配線抵抗ＲＬ２を位相補償用抵抗として用いる場合には、電流供給能力を高めることを考慮すると、配線抵抗ＲＬ２を大きくすることができないため、十分な位相余裕を確保することが困難になる。
【００４９】
これに対して、図１に示される回路構成では、差動増幅回路５０１の非反転入力端子と低電位側電源ＶＳＳとの間に位相補償用抵抗Ｒｃ２と位相補償用容量Ｃｃ２との直列接続回路が設けられ、配線抵抗ＲＬ１と位相補償用容量Ｃｃ１とによる位相補償に加えて、位相補償用抵抗Ｒｃ２と位相補償用容量Ｃｃ２とによる位相補償が行われる。
【００５０】
図７には、図１に示される回路におけるボード線図が示される。
【００５１】
差動増幅回路５０１の非反転入力端子と低電位側電源ＶＳＳとの間に位相補償用抵抗Ｒｃ２と位相補償用容量Ｃｃ２との直列接続回路が設けられたことにより、図７に示されるボード線図において、分圧抵抗段に、位相補償用抵抗Ｒｃ２と位相補償用容量Ｃｃ２で発生する極周波数Ｐ３とゼロ点が新たに挿入される。この結果、総合利得の最初の極周波数は分圧抵抗段の最初の極周波数Ｐ３で決定され、低周波側にシフトされる。そして、ゼロ点により差動増幅段の最初の極周波数が相殺されることにより、位相の遅れが低減されるため、位相余裕を確保することが可能となる。
【００５２】
また、図２に示される構成では、図５に示されるＰＭＯＳ出力段の最初の極周波数はｐチャネル型ＭＯＳトランジスタ５０４の出力抵抗と（Ｃｃ１＋ＣＬ１）との積の逆数に比例する式で表わされる。しかし、リミッタ回路では、大きな駆動電流を得るためにｐチャネル型ＭＯＳトランジスタ５０４の出力抵抗を小さくする必要がある。従って、例えば数ＭＨｚの極周波数を得るためには、位相補償用容量Ｃｃ１の値を大きくする必要がある。これに対して図１に示される回路構成では、図７に示される極周波数Ｐ３は図１のＲｃ２とＣｃ２の積の逆数に比例する式で表わされるため、位相補償用抵抗Ｒｃ２をｐチャネル型ＭＯＳトランジスタ５０４の出力抵抗とは別に設定できる。このため、位相補償用抵抗Ｒｃ２として大きな値を選択できる。位相補償用抵抗Ｒｃ２を大きく設定できるため、位相補償用容量Ｃｃ２としては小さい値で、同様の特性を得ることができる。従って、位相補償用抵抗Ｒｃ２と位相補償用容量Ｃｃ２は、ポール・ゼロ補償を行うための位相補償用抵抗Ｒｃ１や位相補償用容量Ｃｃ１よりも、小さいサイズとすることができる。そして、内部発生電位（ＶＤＤＩ）の配線抵抗はリミッタ回路１０５〜１１２の位相余裕を考慮することなく低減することができ、リミッタ回路１０５〜１１２の安定動作を確保することが可能となる。そして、ｐチャネル型ＭＯＳトランジスタ５０４としては、ドレインコンダクタンスを懸念することなくゲート長の短いＭＯＳを適用できるようになるため、消費電流の大きなチップに対応可能なリミッタ回路が構成できる。
【００５３】
図８には、上記差動増幅回路５０１の構成例が示される。
【００５４】
図８に示されるように上記差動増幅回路５０１は、ｐチャネル型ＭＯＳトランジスタ１４０１，１４０２，１４０３，１４０４と、ｎチャネル型ＭＯＳトランジスタ１４０５，１４０６，１４０７が結合されて成る。ｎチャネル型ＭＯＳトランジスタ１４０５，１４０６は、そのソース電極がｎチャネル型ＭＯＳトランジスタ１４０７を介して低電位側電源ＶＳＳに結合されることで差動結合される。ｎチャネル型ＭＯＳトランジスタ１４０７は、そのゲート電極に所定の制御電圧が供給されることで定電流源として機能する。ｎチャネル型ＭＯＳトランジスタ１４０５のドレイン電極は、ｐチャネル型ＭＯＳトランジスタ１４０１，１４０２を介して高電位側電源ＶＤＤに結合される。ｎチャネル型ＭＯＳトランジスタ１４０６のドレイン電極は、ｐチャネル型ＭＯＳトランジスタ１４０３，１４０４を介して高電位側電源ＶＤＤに結合される。ｐチャネル型ＭＯＳトランジスタ１４０４にｐチャネル型ＭＯＳトランジスタ１４０２がカレントミラー結合されることで、ｎチャネル型ＭＯＳトランジスタ１４０５，１４０６（差動対）のカレントミラー型負荷が形成される。ｎチャネル型ＭＯＳトランジスタ１４０５のゲート電極には基準電圧発生回路１２４からの基準電圧ＶＲＥＦが伝達される。ｎチャネル型ＭＯＳトランジスタ１４０６のゲート電極には抵抗５０２，５０３の分圧出力が伝達される。ｐチャネル型ＭＯＳトランジスタ１４０１，１４０２の直列接続ノードから、この差動増幅回路５０１の出力信号が得られ、この出力がｐチャネル型ＭＯＳトランジスタ５０４のゲート電極に伝達される。
【００５５】
上記ｐチャネル型ＭＯＳトランジスタ１４０１，１４０３は、ゲート耐圧が高電位側電源ＶＤＤの電圧レベルよりも低いＭＯＳトランジスタで差動増幅回路が構成される場合の耐圧緩和のために設けられる。このため、差動増幅回路を構成するＭＯＳトランジスタのゲート耐圧が高電位側電源ＶＤＤの電圧レベル以上の場合には、ｐチャネル型ＭＯＳトランジスタ１４０１，１４０３を省略しても良い。図９にはその場合の構成例が示される。
【００５６】
図２４には、上記基準電圧ＶＲＥＦを生成するための基準電圧発生回路の構成例が示される。
【００５７】
差動増幅回路２４２が設けられ、この差動増幅回路２４２の後段に配置されたｐチャネル型ＭＯＳトランジスタ２４３が上記差動増幅回路２４２によって駆動制御されるようになっている。ｐチャネル型ＭＯＳトランジスタ２４３のソース電極は高電位側電源ＶＤＤに結合される。ｐチャネル型ＭＯＳトランジスタ２４３のドレイン電極と、低電位側電源ＶＳＳとの間には、抵抗２４４とバイポーラトランジスタ２４５との直列接続回路や、抵抗２４６，２４７とバイポーラトランジスタ２４８との直列接続回路、抵抗２４９，２５０の直列接続回路が設けられる。そして上記抵抗２４４とバイポーラトランジスタ２４５との直列接続ノードは、上記差動増幅回路２４２の反転入力端子に結合され、上記抵抗２４６と上記抵抗２４７との直列接続ノードは、上記差動増幅回路２４２の非反転入力端子に結合される。上記差動増幅回路２４２は、非反転入力端子を介して取り込まれた電圧と、反転入力端子を介して取り込まれた電圧とを比較し、その比較結果に応じてｐチャネル型ＭＯＳトランジスタ２４３を駆動制御する。このとき、抵抗２４９，１５０によって分圧された電圧が基準電圧ＶＲＥＦとして出力される。
【００５８】
上記位相補償用容量Ｃｃ２は、図１２、図１３，図１４に示されるように、絶縁膜の一例とされるゲート酸化膜を誘電体に利用して形成することができる。すなわち、ゲート酸化膜にゲート電極が積層されるとき、スルーホールによってこのゲート電極に導通されるメタル配線電極と、スルーホールを介してＰ＋拡散層、Ｎ＋拡散層に導通するメタル配線（ＶＳＳ）との間に容量が形成され、この容量を上記位相補償用容量Ｃｃ２に利用することができる。図１２に示される構成では、Ｎウェル（ＮＷＥＬＬ）にＮ＋拡散層が形成され、Ｐウェル（ＰＷＥＬＬ）にＰ＋拡散層が形成される。図１３に示される構成では、ＮＷＥＬＬにＮ＋拡散層、Ｐ＋拡散層が形成される。図１４に示される構成では、ＰＷＥＬＬにＮ＋拡散層、Ｐ＋拡散層が形成される。
【００５９】
上記位相補償用抵抗Ｒｃ２は、図１５、図１６、図１７に示されるように形成することができる。図１５にはポリシリコンを利用した抵抗の断面構造が示される。ポリシリコン層の両端部からスルーホールを介してメタル配線に導通させることにより、抵抗の両端を引き出すことができる。図１６には拡散層を利用した抵抗の断面構造が示される。ＮＷＥＬＬ上のＮ＋拡散層からスルーホールを介してメタル配線に導通させることにより、抵抗の両端を引き出すことができる。図１７にはＰＷＥＬＬ上のＮ＋拡散層を利用した抵抗の断面構造が示される。ＰＷＥＬＬ上のＮ＋拡散層からスルーホールを介してメタル配線に導通させることにより、抵抗の両端を引き出すことができる。この他に、メタル配線（金属配線）に存在する抵抗を利用して上記位相補償用抵抗Ｒｃ２を得ることができる。
【００６０】
図１８には、位相補償用抵抗Ｒｃ２、及び位相補償用容量Ｃｃ２についてのレイアウト例が示される。１８３で示される領域には、ポリシリコンを利用して位相補償用抵抗Ｒｃ２が形成されている。１８５で示される領域には、ゲート酸化膜を利用して位相補償用容量Ｃｃ２が形成されている。領域１８２と領域１８５とを結ぶようにメタル配線１８４が形成される。このメタル配線１８４によって位相補償用抵抗Ｒｃ２と位相補償用容量Ｃｃ２とが結合される。また、１８６で示される領域には、差動増幅回路５０１が形成される。１８７で示される領域には差動増幅回路５０１におけるｐチャネル型ＭＯＳトランジスタの一部が形成され、１８８で示される領域には差動増幅回路５０１におけるｎチャネル型ＭＯＳトランジスタの一部が形成される。１８１で示されるのは、抵抗Ｒ１，Ｒ２の直列接続ノードと結合するためのメタル配線、１８２で示されるのは、差動増幅回路５０１の非反転入力端子と位相補償用抵抗Ｒｃ２とを結合させるためのメタル配線である。
【００６１】
図１９は、図１８においてポリシリコンを利用して位相補償用抵抗Ｒｃ２が形成されている領域１８３が拡大して示される。抵抗を形成するための複数のポリシリコン層１９１が互いに並行に形成され、それらが直列接続されることで位相補償用抵抗Ｒｃ２が形成される。メタル配線１８２，１８４と、ポリシリコン層１９１とはスルーホールを介して結合される。
【００６２】
図２０には、図１８において位相補償用容量Ｃｃ２が形成される領域１８５の一部が拡大して示される。また、図２１には、図２０におけるＡ−Ｂ線切断断面が示される。
【００６３】
ゲート酸化膜２０３上にポリシリコンゲート電極２０２が形成され、このポリシリコンゲート電極２０２がスルーホール２１３を介してメタル配線１８４に導通される。
【００６４】
上記の例によれば、以下の作用効果を得ることができる。
【００６５】
（１）位相補償用抵抗Ｒｃ２と位相補償用容量Ｃｃ２とが設けられたことにより、図７に示されるボード線図において、分圧抵抗段に、位相補償用抵抗Ｒｃ２と位相補償用容量Ｃｃ２で発生する極周波数Ｐ３とゼロ点が新たに挿入される。この結果、総合利得の最初の極周波数は分圧抵抗段の最初の極周波数Ｐ３で決定されて低周波側にシフトされ、ゼロ点により差動増幅段の最初の極周波数が相殺されることにより、位相の遅れが低減されるため、十分な位相余裕を確保することが可能となる。
【００６６】
（２）図１に示される回路構成では、図７に示される極周波数Ｐ３は図１のＲｃ２とＣｃ２の積の逆数に比例する式で表わされるため、位相補償用抵抗Ｒｃ２をｐチャネル型ＭＯＳトランジスタ５０４の出力抵抗とは別に設定できる。このため、位相補償用抵抗Ｒｃ２として大きな値を選択できる。位相補償用抵抗Ｒｃ２を大きく設定できるため、位相補償用容量Ｃｃ２としては小さい値で、同様の特性を得ることができる。従って、位相補償用抵抗Ｒｃ２と位相補償用容量Ｃｃ２は、ポール・ゼロ補償を行うための位相補償用抵抗Ｒｃ１や位相補償用容量Ｃｃ１よりも、小さいサイズとすることができる。この結果、リミッタ回路１０５〜１１２の位相余裕を考慮することなく、内部電源ＶＤＤＩの配線抵抗を低減でき、それによってリミッタ回路１０５〜１１２の安定動作を確保することが可能となる。そして、ｐチャネル型ＭＯＳトランジスタ５０４としては、ドレインコンダクタンスを懸念することなくゲート長の小さいサイズのＭＯＳを適用できるようになるから、消費電流の大きなチップに対応可能なリミッタ回路１０５〜１１２を得ることができる。
【００６７】
（３）上記のようにリミッタ回路１０５〜１１２の位相余裕を考慮することなく内部電源配線の抵抗値を低減できるので、電源配線の電位ドロップによる内部電源電圧の低下を小さくすることができ、それによって動作周波数の向上を図ることができる。また、リミッタ回路の位相余裕を大きく確保することで、製品（半導体集積回路装置）の信頼性の向上を図ることができる。
【００６８】
次に、別の構成例について説明する。
【００６９】
図２２や図２３にはリミッタ回路の別の構成例が示される。
【００７０】
図２２に示される回路が図１に示されるのと大きく相違するのは、位相補償用容量Ｃｃ３が追加されている点である。この位相補償用容量Ｃｃ３は、高周波側の位相遅れを低減する効果を有し、位相補償用抵抗Ｒｃ２、及び位相補償用容量Ｃｃ２と併用することにより、位相余裕を更に大きく確保することが可能となる。
【００７１】
図２３に示される回路が図１に示されるのと大きく相違するのは、位相補償用抵抗ＲＬ１、位相補償用容量Ｃｃ１が省略されている。位相補償用抵抗Ｒｃ２、及び位相補償用容量Ｃｃ２によって十分に位相補償がなされる場合には、図２３に示されるように、位相補償用抵抗ＲＬ１及び位相補償用容量Ｃｃ１（図２２参照）を省略することができ、それによって、レイアウト面積の低減を図ることができる。
【００７２】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７３】
例えば、図１０に示されるメモリブロック１０１，１０２は、複数のスタティック型メモリセルがマトリクス配置されて成るものについて説明したが、複数のダイナミック型メモリセルをマトリクス配置して上記メモリブロック１０１，１０２が構成される場合、すなわち、半導体チップ２０がダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）として構成される場合においても、内部回路への電源供給を行うためのリミッタ１０５〜１１２が設けられる場合には、当該リミッタ１０５〜１１２として、図１や図２２，図２３に示される回路構成を適用することができ、その場合においても、上記と同様の作用効果を得ることができる。
【００７４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＲＡＭやＤＲＡＭに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路装置に広く適用することができる。
【００７５】
本発明は、少なくとも電源回路を具備することを条件に適用することができる。
【００７６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００７７】
すなわち、差動増幅回路の第２の入力端子と低電位側電源との間に設けられた位相補償用容量を含んで電源回路を構成することにより、ポール・ゼロ補償のボード線図においては、総合利得の最初の極周波数は分圧抵抗段の最初の極周波数で決定され、低周波側にシフトされる。また、ポール・ゼロ補償のボード線図において、ゼロ点により差動増幅段の最初の極周波数が相殺されることにより、位相の遅れが低減されるため、位相余裕を確保することが可能となる。さらに、位相補償用抵抗をドライバＰＭＯＳの出力抵抗とは別に設定できるため、大きな値を選択できる。位相補償用抵抗を大きく設定できるため、位相補償容量が小さくても同様の特性を得ることができる。このため、内部発生電位（ＶＤＤＩ）でポール・ゼロ補償を行うための位相補償用抵抗や位相補償用容量よりも、小さい面積の抵抗や容量で位相補償を行うことができる。それにより内部発生電位（ＶＤＤＩ）の金属配線の抵抗はリミッタ回路の位相余裕を考慮することなく低減でき、リミッタ回路の安定動作を確保することが可能となる。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路装置の一例であるＳＲＡＭに含まれるリミッタ回路の構成例回路図である。
【図２】図１に示されるリミッタ回路の比較対象とされる回路の構成例回路図である。
【図３】図１に示されるリミッタ回路の比較対象とされる回路の構成例回路図である。
【図４】位相補償用抵抗と位相補償用容量との関係を説明するための回路図である。
【図５】一般的な位相補償のボード線図である。
【図６】図３に示される回路における位相補償のボード線図である。
【図７】図１に示される回路における位相補償のボード線図である。
【図８】図１に示されるリミッタ回路に適用可能な差動増幅回路の構成例回路図である。
【図９】図１に示されるリミッタ回路に適用可能な差動増幅回路の別の構成例回路図である。
【図１０】図１に示されるリミッタ回路の構成例説明図である。
【図１１】上記リミッタ回路とそれに結合される回路との関係説明図である。
【図１２】上記リミッタ回路に含まれる位相補償用容量の構成例断面図である。
【図１３】上記リミッタ回路に含まれる位相補償用容量の構成例断面図である。
【図１４】上記リミッタ回路に含まれる位相補償用容量の構成例断面図である。
【図１５】上記リミッタ回路に含まれる位相補償用抵抗の構成例断面図である。
【図１６】上記リミッタ回路に含まれる位相補償用抵抗の構成例断面図である。
【図１７】上記リミッタ回路に含まれる位相補償用抵抗の構成例断面図である。
【図１８】上記リミッタ回路に含まれる位相補償用抵抗及び位相補償用容量についてのレイアウト例説明図である。
【図１９】図１８における主要部の拡大図である。
【図２０】図１８における主要部の拡大図である。
【図２１】図２０におけるＡ−Ｂ線切断断面図である。
【図２２】上記リミッタ回路の別の構成例回路図である。
【図２３】上記リミッタ回路の別の構成例回路図である。
【図２４】上記リミッタ回路で使用される基準電圧を形成する基準電圧発生回路の構成例回路図である。
【符号の説明】
２　ＳＲＡＭ
２０　半導体チップ
１０１，１０２　メモリセルアレイ
１１７，１１８，１１９，１２０　入力回路
１１３，１１４，１１５，１１６　出力回路
１２４　基準電圧発生回路
５０１　差動増幅回路
５０４　ｐチャネル型ＭＯＳトランジスタ
Ｒｃ２　位相補償用抵抗
Ｃｃ２　位相補償用容量
Ｒ１，Ｒ２　抵抗
ＶＤＤ　高電位側電源
ＶＳＳ　低電位側電源
ＶＤＤＩ　内部電源
【図１】
2004021871.tif 000003
【図２】
2004021871.tif 000004
【図３】
2004021871.tif 000005
【図４】
2004021871.tif 000006
【図５】
2004021871.tif 000007
【図６】
2004021871.tif 000008
【図７】
2004021871.tif 000009
【図８】
2004021871.tif 000010
【図９】
2004021871.tif 000011
【図１０】
2004021871.tif 000012
【図１１】
2004021871.tif 000013
【図１２】
2004021871.tif 000014
【図１３】
2004021871.tif 000015
【図１４】
2004021871.tif 000016
【図１５】
2004021871.tif 000017
【図１６】
2004021871.tif 000018
【図１７】
2004021871.tif 000019
【図１８】
2004021871.tif 000020
【図１９】
2004021871.tif 000021
【図２０】
2004021871.tif 000022
【図２１】
2004021871.tif 000023
【図２２】
2004021871.tif 000024
【図２３】
2004021871.tif 000025
【図２４】
2004021871.tif 000026