(57)【要約】【課題】レジスト膜をアッシングして再度レジスト塗布を行っても、当初の反射率低減効果を得ることができる微細パターン形成方法を提供する。【解決手段】下地基板の表面上に、吸収モードにより反射を抑制する第１の反射防止膜を形成する。第１の反射防止膜の上に、減殺的干渉モードにより反射を抑制する第２の反射防止膜を形成する。第２の反射防止膜の上に、キャップ膜を形成する。キャップ膜の上に、感光性レジスト膜を形成する。感光性レジスト膜を、第１の波長の光で露光して潜像を形成する。露光されたレジスト膜を現像する。【選択図】　図２
2004140212.tif 000002
【特許請求の範囲】
【請求項１】
下地基板の表面上に、吸収モードにより反射を抑制する第１の反射防止膜を形成する工程と、
前記第１の反射防止膜の上に、減殺的干渉モードにより反射を抑制する第２の反射防止膜を形成する工程と、
前記第２の反射防止膜の上に、キャップ膜を形成する工程と、
前記キャップ膜の上に、感光性レジスト膜を形成する工程と、
前記感光性レジスト膜を、第１の波長の光で露光して潜像を形成する工程と、
露光された前記レジスト膜を現像する工程と
を有する微細パターンの形成方法。
【請求項２】
前記第１の波長における前記キャップ膜の減衰係数が、前記第２の反射防止膜の減衰係数よりも小さい請求項１に記載の微細パターンの形成方法。
【請求項３】
前記第１の波長における前記キャップ膜の減衰係数が０である請求項１または２に記載の微細パターンの形成方法。
【請求項４】
前記第１の波長における前記第１の反射防止膜の減衰係数が１以上である請求項１〜３のいずれかに記載の微細パターンの形成方法。
【請求項５】
前記第１の波長における前記第２の反射防止膜の減衰係数が０．９以下である請求項１〜４のいずれかに記載の微細パターンの形成方法。
【請求項６】
半導体素子が形成され、絶縁性表面の一部に導電性部材が露出した基板の表面上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、第１の減衰係数を有する第１の反射防止膜を形成する工程と、
前記第１の反射防止膜の上に、前記第１の減衰係数よりも小さい第２の減衰係数を有する第２の反射防止膜を形成する工程と、
前記第２の反射防止膜の上に、キャップ膜を形成する工程と、
前記キャップ膜の上に、第１の感光性レジスト膜を形成する工程と、
前記第１の感光性レジスト膜を第１の波長の光で露光し、現像して、該第１の感光性レジスト膜に開口を形成する工程と、
前記第１の感光性レジスト膜をマスクとして、前記層間絶縁膜をエッチングする工程と
を有する半導体装置の製造方法。
【請求項７】
前記第１の波長における前記キャップ膜の減衰係数が、前記第２の反射防止膜の減衰係数よりも小さい請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の波長における前記キャップ膜の減衰係数が０である請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記第１の波長における前記第１の反射防止膜の減衰係数が１以上である請求項６〜８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記第１の波長における前記第２の反射防止膜の減衰係数が０．９以下である請求項６〜９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、微細パターンの形成方法及び半導体装置の製造方法に関し、特に反射防止膜上に感光性レジスト膜を形成し、露光及び現像を行って微細パターンを形成する方法、及び微細パターンを用いて半導体装置を製造する方法に関する。
【０００２】
【従来の技術】
図８を参照して、従来のデュアルダマシン法を用いた銅配線の形成方法を説明する。
【０００３】
図８（Ａ）に示すように、半導体基板上の層間絶縁膜１００の表層部に形成された配線溝内に銅配線１０１が埋めこまれている。層間絶縁膜１００の上に、銅の拡散を防止する拡散防止膜１０２を形成する。その上に、層間絶縁膜１０３、エッチングストッパ膜１０４、層間絶縁膜１０５、反射防止膜１０６を順番に積層する。反射防止膜１０６の上に、レジスト膜１０７を形成する。レジスト膜１０７を露光、現像し、ビアホールに対応した開口１０７ａを形成する。
【０００４】
反射防止膜１０６の材料として、減衰係数ｋが１より大きいものが使用される。これにより、下層からの露光光の反射量のばらつきによる影響を軽減し、レジスト膜１０７を制御性よくパターニングすることができる。
【０００５】
図８（Ｂ）に示すように、レジスト膜１０７をマスクとして、反射防止膜１０６から層間絶縁膜１０３の底面までエッチングし、ビアホール１１０を形成する。
【０００６】
図８（Ｃ）に示すように、レジスト膜１０７を除去する。その後、エッチングストッパ膜１０４の上面まで達する配線溝を形成する。ビアホール１１０の底面に残っている拡散防止膜１０２を除去して、銅配線１０１を露出させる。配線溝とビアホール１１０内を銅で埋め込むことにより、銅配線が形成される。
【０００７】
ビアホール１１０の直径が０．３μｍ以上であれば、上記方法でビアホール１１０を形成することができる。ところが、ビアホール１１０の直径がそれ以下になると、レジスト膜１０７内に発生する定在波の影響により、ビアホール用の微細な開口を形成することが困難である。
【０００８】
図９を参照して、特許文献１に記載された露光方法について説明する。図９（Ａ）に示した層間絶縁膜１００から反射防止膜１０６までの積層構造は、図８（Ａ）に示したものと同一である。図９（Ａ）の従来例においては、反射防止膜１０６の上に、第２層目の反射防止膜１２０が形成されている。図９（Ｂ）に示すように、第２層目の反射防止膜１２０の上にレジスト膜１２１が形成され、このレジスト膜１２１の露光及び現像が行われる。
【０００９】
第１層目の反射防止膜１０６は吸収モードで用いられる。吸収モードでは、露光光を吸収することによってレジスト膜に戻る散乱光を少なくし、好ましくない露光が回避される。
【００１０】
第２層目の反射防止膜１２０は、減殺的干渉モードで用いられる。減殺的干渉モードでは、反射防止膜の底面で反射した反射光と、上面で反射した反射光との位相をずらせることにより、レジスト膜に戻る反射光が弱められる。
【００１１】
吸収モードで用いられる反射防止膜と、減殺的干渉モードで用いられる反射防止膜とを積層することにより、レジスト膜に戻る反射光を弱め、微細なパターンを形成することが可能になる。
【００１２】
【特許文献１】
特開２０００−１９５７９１号公報
【００１３】
【発明が解決しようとする課題】
現実の生産工程では、レジスト膜のパターニングを行う際に、常に期待どおりの大きさの開口が形成できるとは限らない。現像後の開口の大きさが設計値からずれている場合には、レジスト膜をアッシングにより除去し、再度レジストを塗布する。
【００１４】
レジスト膜のアッシング時に、第２層目の反射防止膜１２０の表層部が、酸化等によって変質する。反射防止膜１２０の表層部が変質すると、所望の反射率低減効果が得られなくなる。このため、最適露光量が設計値からずれてしまう。
【００１５】
本発明の目的は、レジスト膜をアッシングして再度レジスト塗布を行っても、当初の反射率低減効果を得ることができる微細パターン形成方法を提供することである。
【００１６】
本発明の他の目的は、上記方法で形成した微細パターンを利用して半導体装置を製造する方法を提供することである。
【００１７】
【課題を解決するための手段】
本発明の一観点によると、下地基板の表面上に、吸収モードにより反射を抑制する第１の反射防止膜を形成する工程と、前記第１の反射防止膜の上に、減殺的干渉モードにより反射を抑制する第２の反射防止膜を形成する工程と、前記第２の反射防止膜の上に、キャップ膜を形成する工程と、前記キャップ膜の上に、感光性レジスト膜を形成する工程と、前記感光性レジスト膜を、第１の波長の光で露光して潜像を形成する工程と、露光された前記レジスト膜を現像する工程と
を有する微細パターンの形成方法が提供される。
【００１８】
本発明の他の観点によると、半導体素子が形成され、絶縁性表面の一部に導電性部材が露出した基板の表面上に層間絶縁膜を形成する工程と、前記層間絶縁膜の上に、第１の減衰係数を有する第１の反射防止膜を形成する工程と、前記第１の反射防止膜の上に、前記第１の減衰係数よりも小さい第２の減衰係数を有する第２の反射防止膜を形成する工程と、前記第２の反射防止膜の上に、キャップ膜を形成する工程と、前記キャップ膜の上に、第１の感光性レジスト膜を形成する工程と、前記第１の感光性レジスト膜を第１の波長の光で露光し、現像して、該第１の感光性レジスト膜に開口を形成する工程と、前記第１の感光性レジスト膜をマスクとして、前記層間絶縁膜をエッチングする工程とを有する半導体装置の製造方法が提供される。
【００１９】
第１及び第２の反射防止膜により、反射率を低減させ、感光性レジスト膜に極微細な開口を形成することができる。レジスト膜を除去する時に、キャップ膜が上側反射防止膜を保護する。露光不良のためにレジスト膜を除去し、再度、レジスト膜の形成、露光、及び現像を行う場合にも、設計通りの反射防止効果を得ることができる。
【００２０】
【発明の実施の形態】
図１〜図５を参照して、第１の実施例による半導体装置の製造方法について説明する。
【００２１】
図１（Ａ）に示すように、シリコンからなる基板１の表面上に、素子分離領域２が形成されている。素子分離領域２は、シリコン局所酸化（ＬＯＣＯＳ）や、シャロートレンチアイソレーション（ＳＴＩ）により形成される。素子分離領域２で囲まれた活性領域上に、ゲート電極３Ｇ、ソース領域３Ｓ、及びドレイン領域３Ｄを含むＭＯＳＦＥＴ３が形成されている。ゲート電極３Ｇの上に、上部絶縁膜３Ｉが形成されており、ゲート電極３Ｇ及び上部絶縁膜３Ｉからなる積層構造の側面上に、サイドウォールスペーサ３Ｗが形成されている。ＭＯＳＦＥＴ３は、周知の成膜、フォトリソグラフィ、エッチング、イオン注入等の工程を経て形成される。
【００２２】
基板１の表面上に、ＭＯＳＦＥＴ３を覆うように、炭化シリコン（ＳｉＣ）からなるエッチングストッパ膜５を形成する。エッチングストッパ膜５の上に、フォスフォシリケートガラス（ＰＳＧ）からなる厚さ３０ｎｍの層間絶縁膜６を、化学気相成長（ＣＶＤ）により形成する。ソース領域３Ｓ及びドレイン領域３Ｄに対応する位置に、層間絶縁膜６及びエッチングストッパ膜５を貫通するビアホールを形成する。ビアホールの内面を、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、または窒化タンタル（ＴａＮ）等のバリアメタル層８で覆い、内部にタングステン（Ｗ）プラグ９を埋め込む。バリアメタル層８及びタングステンプラグ９は、成膜と化学機械研磨（ＣＭＰ）により形成することができる。
【００２３】
層間絶縁膜６の上に、ＳｉＣからなる厚さ５０ｎｍのエッチングストッパ膜１０、フルオロシリケートガラス（ＦＳＧ）からなる厚さ２５０ｎｍの層間絶縁膜１１、及び酸化シリコン（ＳｉＯ２）からなる厚さ１５０ｎｍのキャップ膜１２を、この順番に形成する。
【００２４】
キャップ膜１２から層間絶縁膜６の上面まで達する配線溝を形成する。配線溝の底面に、タングステンプラグ９の上面が露出する。配線溝の内面を、ＴｉＮまたはＴａＮからなるバリアメタル層１４で覆い、内部に銅を埋め込み、配線１５を形成する。バリアメタル層１４と配線１５は、成膜とＣＭＰにより形成される。ここまでの工程で、第１層目の配線が形成される。この段階で、基板の表面にキャップ膜１２からなる絶縁領域が露出し、一部に配線１５からなる導電性領域が露出している。
【００２５】
以下の、図２〜図５では、図１（Ａ）の層間絶縁膜１１及びその下の層については、記載を簡略化している。
図２（Ｂ）に示すように、配線１５を含む第１層目の配線層の上に、ＳｉＣからなる厚さ７０ｎｍの拡散防止膜２０、ＳｉＯ２からなる厚さ５００ｎｍの層間絶縁膜２１、ＳｉＣからなる厚さ７０ｎｍのエッチングストッパ膜２２、ＳｉＯ２からなる厚さ４００ｎｍの層間絶縁膜２３を、プラズマＣＶＤにより形成する。
【００２６】
層間絶縁膜２３の上に、窒化シリコン（ＳｉＮ）からなる厚さ３０ｎｍの下側反射防止膜２５をプラズマＣＶＤにより形成する。下側反射防止膜２５は、シラン（ＳｉＨ４）、アンモニア（ＮＨ３）、窒素（Ｎ２）ガスの流量をそれぞれ２６０ｓｃｃｍ、２４０ｓｃｃｍ、及び９００ｓｃｃｍとし、プラズマ容器内の圧力約３３０Ｐａ（２．５Ｔｏｒｒ）、入力高周波電力１２０Ｗの条件で成膜される。この条件で形成されたＳｉＮ膜の、ＫｒＦエキシマレーザの波長における減衰係数は約１．４になる。
【００２７】
下側反射防止膜２５の上に、ＳｉＮからなる厚さ２０ｎｍの上側反射防止膜２６をプラズマＣＶＤにより形成する。上側反射防止膜２６は、ＳｉＨ４、ＮＨ３、Ｎ２ガスの流量をそれぞれ１５５ｓｃｃｍ、９４０ｓｃｃｍ、及び９００ｓｃｃｍとし、プラズマ容器内の圧力約４７０Ｐａ（３．５Ｔｏｒｒ）、入力高周波電力１００Ｗの条件で成膜される。この条件で形成されたＳｉＮ膜の、ＫｒＦエキシマレーザの波長における減衰係数は約０．６になる。
【００２８】
上側反射防止膜２６の上に、ＳｉＯ２からなる厚さ１０ｎｍのキャップ膜２７を、プラズマＣＶＤにより形成する。キャップ膜２７は、ＳｉＨ４、Ｎ２Ｏ、Ｎ２ガスの流量をそれぞれ３２ｓｃｃｍ、４８０ｓｃｃｍ、及び４５００ｓｃｃｍとし、プラズマ容器内の圧力約６００Ｐａ（４．５Ｔｏｒｒ）、入力高周波電力３２０Ｗの条件で成膜される。この条件で形成されたＳｉＯ２膜の、ＫｒＦエキシマレーザの波長における減衰係数はほぼ０である。
【００２９】
キャップ膜２７の表面に、ＫｒＦ用レジスト材料をスピン塗布し、レジスト膜３０を形成する。ＫｒＦエキシマレーザを用いてレジスト膜３０を露光し、現像して、ビアホール形成用の開口３０ａを形成する。
【００３０】
下側反射防止膜２５は、吸収モードにより露光光の反射を防止する。上側反射防止膜２６は、減殺的干渉モードにより、露光光の反射を防止する。この２層の反射防止膜により露光光の反射が防止されるため、反射防止膜よりも下の各層の膜厚のばらつき等に起因する反射率のばらつきの影響を軽減し、極微細な開口を再現性よく形成することが可能になる。
【００３１】
レジスト膜３０に開口３０ａを形成した後、所望の大きさの開口３０ａが形成されているか否かを検査する。開口３０ａの大きさが許容範囲から外れている場合には、レジスト膜３０を、酸素プラズマを用いたアッシングにより除去し、再度、レジスト材料の塗布、露光、及び現像を行う。
【００３２】
レジスト膜３０の除去時に、上側反射防止膜２６がキャップ膜２７で覆われているため、上側反射防止膜２６の変質を防止することができる。このため、再露光時にも、設計どおりの反射防止効果を得ることができる。
【００３３】
図２（Ｃ）に示すように、レジスト膜３０をマスクとしてエッチングを行い、拡散防止膜２０の上面まで達するビアホール３２を形成する。このエッチングは、エッチングガスとしてＣ４Ｆ６を用いたドライエッチングにより行うことができる。反射防止膜２０がエッチングストッパ膜として働く。
【００３４】
図２（Ｄ）に示すように、レジスト膜３０をアッシングすることにより除去する。この時、キャップ膜２７が上側反射防止膜２６を保護しているため、上側反射防止膜２６の変質を防止することができる。
【００３５】
図３（Ｅ）に示すように、ビアホール３２の底面を保護部材３５で覆う。保護部材３５は、全面にレジスト材料等の樹脂を塗布した後、樹脂層をエッチバックすることにより形成することができる。樹脂層のエッチバックは、例えばエッチングガスとしてＯ２を用いて行うことができる。保護部材３５の上面が、拡散防止膜２０とエッチングストッパ膜２２との間に位置するように、エッチバック量を制御する。
【００３６】
図３（Ｆ）に示すように、キャップ膜２７の上に、ＫｒＦ用レジスト材料をスピン塗布してレジスト膜３７を形成する。レジスト膜３７を露光、現像し、第２層目の配線パターンに対応する開口３７ａを形成する。
【００３７】
開口３７ａの幅が許容範囲内に収まっているか否かを検査する。開口３７ａの幅が許容範囲から外れている場合には、レジスト膜３７及び保護部材３５を、酸素プラズマを用いたアッシング、及びウェット系の後処理を行うことにより、取り除く。ウェット系の後処理液として、例えば弗化アンモニウムを用いる。その後、再度、保護部材３５の形成、レジスト膜３７の形成、露光、及び現像を行う。この時も、上側反射防止膜２６がキャップ膜２７で覆われているため、再露光時に、設計通りの反射防止効果を得ることができる。
【００３８】
図３（Ｇ）に示すように、レジスト膜３７をマスクとしてエッチングを行い、エッチングストッパ膜２２の上面まで達する配線溝３８を形成する。このエッチングは、例えばＣ４Ｆ６を用いたドライエッチングにより行うことができる。エッチングストッパ膜２２が配置されているため、配線溝３８の深さを容易に制御することができる。ビアホール３２内に埋め込まれた保護部材３５が配線１５を保護しているため、配線溝３８を形成する時に第１層目の配線１５がダメージを受けることを防止できる。
【００３９】
図４（Ｈ）に示すように、キャップ膜２７の表面を覆っていたレジスト膜３７及び保護部材３５を、酸素プラズマを用いてアッシングすることにより除去する。
【００４０】
図４（Ｉ）に示すように、ビアホール３２の底面に残っていた拡散防止膜２０を除去し、第１層目の配線１５を露出させる。拡散防止膜２０のエッチングは、Ｃ４Ｆ６を用いたドライエッチングにより行うことができる。このとき、配線溝３８の底面に露出していたエッチングストッパ膜２２も除去される。
【００４１】
層間絶縁膜２３の上に形成されていた下側反射防止膜２５、上側反射防止膜２６、及びキャップ膜２７を、Ｃ４Ｆ６を用いたドライエッチングにより除去する。図５（Ｊ）に示すように、ビアホール３２の内面、配線溝３８の内面、及び層間絶縁膜２３の上面を覆うように、タンタル（Ｔａ）からなる厚さ２０ｎｍのバリアメタル層４０をスパッタリングにより形成する。さらに、銅のシード層を形成し、銅めっきを行う。ビアホール３２及び配線溝３８内を埋め込む銅膜４１が形成される。
【００４２】
図５（Ｋ）に示すように、余分な銅膜４１及びバリアメタル層４０をＣＭＰにより除去し、ビアホール３２内及び配線溝３８内に配線４１を残す。
図５（Ｌ）に示すように、配線４１を含む第２層目の配線層の上に、ＳｉＣからなる拡散防止膜４５を形成する。第２層目の配線層の形成と同様の方法により、第３層目以上の配線層を形成することができる。
【００４３】
上記第１の実施例では、上側反射防止膜２６の上に、キャップ膜２７が配置されているため、一旦形成したレジスト膜をアッシングにより除去して、再露光を行う場合に、上側反射防止膜２６の変質を防止することできる。このため、再露光時にも、初期の反射防止効果と同等の効果を得ることができる。
【００４４】
キャップ膜２７は、レジスト膜のアッシングの環境に晒されても、光学定数が変化しにくい材料で形成することが好ましい。例えば、上側反射防止膜２６の減衰係数よりも小さな減衰係数を有する材料で形成することが好ましい。理想的には、露光光の波長における減衰係数がほぼ０の材料を用いることが好ましい。このような材料として、ＳｉＯ２の他に、ＳｉＮやＳｉＣが挙げられる。第１の実施例では、反射防止膜２５及び２６を、それぞれ減衰係数が１．４及び０．６のＳｉＮで形成したが、成膜条件を調整することにより、ＳｉＮの減衰係数をほぼ０にすることができる。
【００４５】
上記第１の実施例では、拡散防止膜２０及びエッチングストッパ膜２２をＳｉＣで形成したが、層間絶縁膜２１及び２３とエッチング選択比を確保できる他の材料で形成してもよい。例えば、ＳｉＮ等で形成してもよい。また、層間絶縁膜２１及び２３を、ＦＳＧ、ＳｉＯＣ等の無機低誘電率材料、またはＳｉＬＫ（ダウケミカル社の商標）等の有機低誘電率材料で形成してもよい。
【００４６】
また、層間絶縁膜２１と２３との間に、エッチングストッパ膜２２を挿入しているが、このエッチングストッパ膜２２を無くしてもよい。この場合には、図３（Ｇ）に示した配線溝３８を形成する際に、エッチング時間で配線溝３８の深さを制御すればよい。
【００４７】
また、上記第１の実施例では、反射防止膜２５及び２６をＳｉＮで形成したが、他の材料で形成してもよい。下側反射防止膜２５は、吸収モードによる反射率低減効果を得るために、減衰係数が１以上の材料で形成することが好ましい。上側反射防止膜２６は、減殺的干渉モードによる反射率低減効果を得るために、減衰係数が０．９以下の材料で形成することが好ましい。
【００４８】
下側及び上側反射防止膜をアモルファスカーボンで形成し、キャップ膜をＳｉＯ２、ＳｉＮ、またはＳｉＣで形成してもよい。下側及び上側反射防止膜をＳｉＮで形成し、キャップ膜をＳｉＯ２、ＳｉＮ、またはＳｉＣで形成してもよい。下側及び上側反射防止膜を酸化窒化シリコン（ＳｉＯＣ）で形成し、キャップ膜をＳｉＯ２、ＳｉＮ、またはＳｉＣで形成してもよい。下側反射防止膜、上側反射防止膜、及びキャップ膜の材料が同じであっても、これらの膜の成膜条件を制御することにより、各膜の減衰係数を所望の値にすることができる。
【００４９】
上記第１の実施例では、露光及び現像の検査結果に基づいて再露光を行うか否かに係わらず、図２（Ｃ）に示したビアホール３２を形成した後、レジスト膜３０が除去され、図３（Ｇ）に示した配線溝３８を形成するためのレジスト膜３７の露光が行われる。このため、第１の実施例によるデュアルダマシン法で銅配線を形成する場合には、露光不良による再露光を行うか否かに係わらず、キャップ膜２７を配置する効果が期待できる。
【００５０】
上記第１の実施例では、デュアルダマシン法によって銅配線を作製する方法を説明したが、シングルダマシン法によって図１の第１層目の銅配線１５を作製する場合にも、上記第１の実施例の下側反射防止膜２５、上側反射防止膜２６、及びキャップ膜２７を適用することが可能である。
【００５１】
次に、図６及び図７を参照して、第２の実施例による半導体装置の製造方法について説明する。
図６（Ａ）に示すように、シリコンからなる半導体基板５０の表面上に、ＳｉＯ２からなる厚さ１０ｎｍのライナー膜５１を、熱酸化により形成する。ライナー膜５１の上に、ＳｉＮからなる厚さ１００ｎｍのマスク膜５２を、ＣＶＤにより形成する。
【００５２】
マスク膜５２の上に、減衰係数１．４のアモルファスカーボンからなる厚さ３０ｎｍの下側反射防止膜５３、減衰係数０．６のアモルファスカーボンからなる上側反射防止膜５４、及び実質的に減衰係数が０のＳｉＯ２からなるキャップ膜５５を順番に形成する。キャップ膜５５の上に、ＡｒＦエキシマレーザ用のレジスト膜５６を形成する。レジスト膜５６の露光、現像を行い、形成すべき素子分離絶縁領域に対応する開口５６ａを形成する。なお、下側反射防止膜５３及び上側反射防止膜５４の減衰係数は、ＡｒＦエキシマレーザの波長１９８ｎｍにおけるものである。
【００５３】
所望の大きさの開口５６ａが形成されなかった場合には、レジスト膜５６をアッシングにより除去し、再度レジスト膜の形成、露光、及び現像を行う。このとき、キャップ膜５５が、上側反射防止膜５４を保護しているため、上側反射防止膜５４の光学定数を初期状態に保つことができる。このため、再露光時にも、設計通りの露光条件で安定した露光を行うことができる。
【００５４】
図６（Ｂ）に示すように、レジスト膜５６をマスクとしてキャップ膜５５から下側反射防止膜５３までの３層をドライエッチングする。このエッチング時にレジスト膜５６の表層部もエッチングされて薄くなる。残っているレジスト膜５６を除去する。
【００５５】
図６（Ｃ）に示すように、反射防止膜５３、５４及びキャップ膜５５をマスクとして、マスク膜５２及びライナー膜５１をエッチングする。ＡｒＦエキシマレーザ用のレジスト膜とＳｉＮ膜とのエッチング選択比が小さい場合であっても、反射防止膜５３、５４及びキャップ膜５５をハードマスクとして用いることにより、その下のマスク膜５２をパターニングすることができる。
【００５６】
図７（Ｄ）に示すように、マスク膜５２をマスクとして、半導体基板５０の表層部をエッチングしてシャロートレンチ６０を形成する。
図７（Ｅ）に示すように、マスク膜５２及びライナー膜５１を除去する。シャロートレンチ６０内を埋め込むように酸化シリコン膜を堆積させ、ＣＭＰを行うことにより、シャロートレンチ６０内にＳｉＯ２からなる素子分離絶縁膜６１を残す。
【００５７】
上記第１の実施例では、ダマシン法による銅配線の形成のための露光及び現像工程について説明し、第２の実施例では、シャロートレンチアイソレーション用のトレンチの形成のための露光及び現像工程について説明した。これらの実施例で用いた下側反射防止膜、上側反射防止膜、及びキャップ膜の３層構造は、その他の露光及び現像工程、例えばゲート電極形成のための露光及び現像工程に適用することも可能である。
【００５８】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５９】
上述の実施例から、以下の付記に示された発明が導出される。
（付記１）　下地基板の表面上に、吸収モードにより反射を抑制する第１の反射防止膜を形成する工程と、
前記第１の反射防止膜の上に、減殺的干渉モードにより反射を抑制する第２の反射防止膜を形成する工程と、
前記第２の反射防止膜の上に、キャップ膜を形成する工程と、
前記キャップ膜の上に、感光性レジスト膜を形成する工程と、
前記感光性レジスト膜を、第１の波長の光で露光して潜像を形成する工程と、
露光された前記レジスト膜を現像する工程と
を有する微細パターンの形成方法。
【００６０】
（付記２）　前記第１の波長における前記キャップ膜の減衰係数が、前記第２の反射防止膜の減衰係数よりも小さい付記１に記載の微細パターンの形成方法。
（付記３）　前記第１の波長における前記キャップ膜の減衰係数が０である付記１または２に記載の微細パターンの形成方法。
【００６１】
（付記４）　前記第１の波長における前記第１の反射防止膜の減衰係数が１以上である付記１〜３のいずれかに記載の微細パターンの形成方法。
（付記５）　前記第１の波長における前記第２の反射防止膜の減衰係数が０．９以下である付記１〜４のいずれかに記載の微細パターンの形成方法。
【００６２】
（付記６）　半導体素子が形成され、絶縁性表面の一部に導電性部材が露出した基板の表面上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、第１の減衰係数を有する第１の反射防止膜を形成する工程と、
前記第１の反射防止膜の上に、前記第１の減衰係数よりも小さい第２の減衰係数を有する第２の反射防止膜を形成する工程と、
前記第２の反射防止膜の上に、キャップ膜を形成する工程と、
前記キャップ膜の上に、第１の感光性レジスト膜を形成する工程と、
前記第１の感光性レジスト膜を第１の波長の光で露光し、現像して、該第１の感光性レジスト膜に開口を形成する工程と、
前記第１の感光性レジスト膜をマスクとして、前記層間絶縁膜をエッチングする工程と
を有する半導体装置の製造方法。
【００６３】
（付記７）　前記第１の波長における前記キャップ膜の減衰係数が、前記第２の反射防止膜の減衰係数よりも小さい付記６に記載の半導体装置の製造方法。
（付記８）　前記第１の波長における前記キャップ膜の減衰係数が０である付記６または７に記載の半導体装置の製造方法。
【００６４】
（付記９）　前記第１の波長における前記第１の反射防止膜の減衰係数が１以上である付記６〜８のいずれかに記載の半導体装置の製造方法。
（付記１０）　前記第１の波長における前記第２の反射防止膜の減衰係数が０．９以下である付記６〜９のいずれかに記載の半導体装置の製造方法。
【００６５】
（付記１１）　半導体素子が形成され、絶縁性表面の一部に導電性部材が露出した基板の表面上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、吸収モードにより反射を抑制する第１の反射防止膜を形成する工程と、
前記第１の反射防止膜の上に、減殺的干渉モードにより反射を抑制する第２の反射防止膜を形成する工程と、
前記第２の反射防止膜の上に、キャップ膜を形成する工程と、
前記キャップ膜の上に、第１の感光性レジスト膜を形成する工程と、
前記第１の感光性レジスト膜を第１の波長の光で露光し、現像して、該第１の感光性レジスト膜に、前記層間絶縁膜上に形成された配線を前記導電性部材に接続するためのビアホールに対応した開口を形成する工程と、
前記第１の感光性レジスト膜をマスクとして、前記層間絶縁膜をエッチングし、ビアホールを形成する工程と、
前記第１の感光性レジスト膜を除去する工程と、
前記キャップ膜の上に、第２の感光性レジスト膜を形成する工程と、
前記第２の感光性レジスト膜を第１の波長の光で露光し、現像して、該第２の感光性レジスト膜に、前記層間絶縁膜上に形成される配線パターンに対応した開口を形成する工程と、
前記第２の感光性レジスト膜をマスクとして、前記層間絶縁膜をエッチングし、該層間絶縁膜の厚さ方向の途中まで達する配線溝を形成する工程と、
前記第２の感光性レジスト膜を除去する工程と、
前記ビアホールの底面に前記導電性部材が露出していない場合には、該導電性部材が露出するまで前記ビアホールを深くする工程と、
前記ビアホール及び配線溝内に、導電性の配線材料を埋め込む工程と
を有する半導体装置の製造方法。
【００６６】
（付記１２）　前記第１の波長における前記キャップ膜の減衰係数が、前記第２の反射防止膜の減衰係数よりも小さい付記１１に記載の半導体装置の製造方法。
【００６７】
（付記１３）　前記第１の波長における前記キャップ膜の減衰係数が０である付記１１または１２に記載の半導体装置の製造方法。
（付記１４）　前記第１の波長における前記第１の反射防止膜の減衰係数が１以上である付記１１〜１３のいずれかに記載の半導体装置の製造方法。
【００６８】
（付記１５）　前記第１の波長における前記第２の反射防止膜の減衰係数が０．９以下である付記１１〜１４のいずれかに記載の半導体装置の製造方法。
【００６９】
【発明の効果】
以上説明したように、本発明によれば、減殺的干渉モードによる反射防止膜の上にキャップ膜を配置することにより、その上のレジスト膜を除去する時に反射防止膜が変質することを防止できる。これにより、露光及び現像結果が不良で、レジスト膜を除去して再露光を行う時にも、初期の反射防止効果を得ることができる。
【図面の簡単な説明】
【図１】第１の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その１）である。
【図２】第１の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その２）である。
【図３】第１の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その３）である。
【図４】第１の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その４）である。
【図５】第１の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その５）である。
【図６】第２の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その１）である。
【図７】第２の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その２）である。
【図８】従来の半導体装置の製造方法を説明するための製造途中の装置の断面図である。
【図９】従来の半導体装置の製造方法を説明するための製造途中の装置の断面図である。
【符号の説明】
１　半導体基板
２、６１　素子分離絶縁膜
３　ＭＯＳＦＥＴ
５、１０、２２　エッチングストッパ膜
６、１１、２１、２３　層間絶縁膜
１２、２７、５５　キャップ膜
１４、４０　バリアメタル層
１５、４１　配線
２０、４５　拡散防止膜
２５、５３　下側反射防止膜
２６、５４　上側反射防止膜
３０、３７、５６　レジスト膜
３２　ビアホール
３５　保護部材
３８　配線溝
５０　半導体基板
５１　ライナー膜
５２　マスク膜
６０　シャロートレンチ
【図１】
2004140212.tif 000003
【図２】
2004140212.tif 000004
【図３】
2004140212.tif 000005
【図４】
2004140212.tif 000006
【図５】
2004140212.tif 000007
【図６】
2004140212.tif 000008
【図７】
2004140212.tif 000009
【図８】
2004140212.tif 000010
【図９】
2004140212.tif 000011