(57)【要約】【課題】プラグの消失やシリンダ倒れを抑制し、製造工程数および加工の難度を低減する半導体装置の製造方法を提供する。【解決手段】半導体記憶装置の製造方法は、白金族の電極材料でシリンダ型キャパシタの電極膜を形成する工程と、電極膜の一部をシリサイド化する工程と、シリサイド化した部分を選択除去してキャパシタセル間を分離するとともに、シリンダ型キャパシタの下部電極を形成する工程と、下部電極上に誘電体膜を形成する工程と、誘電体膜上に上部電極を形成する工程とを含む。【選択図】　　　図４
2004040059.tif 000002
【特許請求の範囲】
【請求項１】
白金族電極材料で、シリンダ型キャパシタの電極膜を形成する工程と、
前記電極膜の一部をシリサイド化する工程と、
前記シリサイド化した部分を選択除去して、キャパシタセル間を分離するとともに、前記シリンダ型キャパシタの下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と
を含む半導体記憶装置の製造方法。
【請求項２】
前記シリンダ型キャパシタの電極膜の形成前に、高融点材料でシリンダの骨組みを形成する工程をさらに含み、前記高融点材料の骨組みを最終的に維持する請求項１に記載の方法。
【請求項３】
前記高融点材料は、高融点金属またはその合金、高融点金属の窒化物またはその合金、高融点金属の珪化窒化物またはその合金、あるいはこれらの組み合わせである請求項２に記載の方法。
【請求項４】
前記電極膜形成工程は、前記白金族電極材料でシリンダを構成する工程を含み、当該電極膜の形成前に、前記白金族電極材料と密着性のよい材料で、前記シリンダを保持する支持層を形成する工程をさらに含む請求項１に記載の方法。
【請求項５】
前記シリサイドの選択除去は、ウエットエッチングにより行う請求項１に記載の方法。
【請求項６】
シリンダ形状の高融点密着膜と、
前記シリンダの内面および外面を被覆する白金族の下部電極と、
前記下部電極上に位置する誘電体膜と、
前記誘電体膜上に位置する上部電極と
を有するシリンダ型キャパシタを備える半導体記憶装置。
【請求項７】
前記シリンダの外面側を被覆する下部電極の下端部に、隣接するキャパシタと分離する分離領域端部が位置する請求項６に記載の半導体記憶装置。
【請求項８】
前記シリンダ形状の高融点密着膜を保持する支持層をさらに有し、前記分離領域端部は、前記支持層と前記下部電極の下端部との間に位置する請求項７に記載の半導体記憶装置。
【請求項９】
前記高融点密着膜と同素材で形成され、前記高融点密着膜に接続するプラグをさらに有し、前記高融点密着膜は、前記プラグ上面で直接支持される請求項６または７に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、下部電極に白金族またはその合金を用いたシリンダ型キャパシタを有する半導体装置の製造方法、およびこれにより製造される半導体装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭやＦｅＲＡＭなどのメモリ系の半導体デバイスにおいて、メモリの大容量化に伴い、その構造もＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造から、容量を稼げるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造へと移りつつある。キャパシタの誘電体も、酸化タンタル、チタン酸バリウムストロンチウム（ＢＳＴ）などの高誘電材料や、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＳＢＴ（ＳｒＢａ２Ｔａ２Ｏ９）などの強誘電体材料を採用が検討され、その際、ストレージノードとして、はがれ防止、リーク防止の観点から、耐酸化性に優れた金属や導電性酸化物が選択されている。
【０００３】
このような背景から、蓄積電極にＲｕ（ルテニウム）やＩｒ（イリジウム）、Ｐｔ（白金）などの耐酸化性に優れた金属や、ＲｕＯ２、ＩｒＯ２などの導電性金属、ＳｒＲｕＯなどのペロブスカイト構造をもった導電体が選択されている。このような材料で蓄積電極を形成するには、たとえば、特開平７−２９７３６４号、特開平８−３３５６７９号、特開平８−３４００９１号などに示されるように、スパッタ法や蒸着法などの物理的成膜法で膜形成し、その後に熱処理を行うことで、密着性の向上やヒロック、ピンホールの低減、粗面化等を行っている。
【０００４】
しかし、こうした白金族の加工は難しく、エッチングやＣＭＰで特殊な技術が必要となる。さらに、これら白金族は絶縁膜との密着性が悪く、絶縁膜と下部電極膜との間に、密着層（バリアメタル）としてＴｉＮやＷＮを用いて密着性を高める必要がある。ところが、このような高融点金属は、酸化タンタルやチタン酸バリウムストロンチウム（ＢＳＴ）などの酸素を含む高誘電材料と接触すると、途端に酸化する。バリアメタルの酸化によって、リークパスが形成され、あるいは剥がれの原因となり、電気特性に悪影響を与える。電気的悪影響を回避するためには、高誘電率材料を成膜する前に、バリアメタルが直接接触しないように工夫をする必要がある。特にシリンダ型のキャパシタでは、高誘電体膜の形成に先立って、バリアメタルをウエットで除去し、高誘電体との接触を回避している。
【０００５】
図１１〜１３は、従来のシリンダ型キャパシタの一連の製造工程を示す。簡単に説明すると、ビット線１１５の上方にセルキャパシタを形成するために、下方の転送トランジスタ（不図示）とキャパシタを接続するタングステン（Ｗ）プラグ１１７を形成する（図１１（ａ））。次に、キャパシタの骨組みとしてのシリンダフレームを保持するために、サポート膜１２３および土台１２２をＳｉＮおよびＳｉＯ２　で形成し（図１１（ｂ））、土台１２２上にストレージノード用のＳｉＯ２　膜１２５を形成する（図１１（ｃ））。プラグ１１７が露出するようにＳｉＯ２　膜１２５、土台１２２、サポート膜１２３をエッチング除去してホールを形成し（図１１（ｄ））、ホール内にＴｉＮの密着層１２７をＣＶＤで形成する（図１２（ｅ））。密着層１２７上に、Ｒｕ（ルテニウム）などの白金族の金属で下部電極膜１２９を形成する（図１２（ｆ））。ホールをレジスト１３１で埋め込んだ後（図１２（ｇ））、ＣＭＰおよびＲＩＥにより表面を平坦化する（図１２（ｈ））。ウエットエッチングでＳｉＯ２　膜１２５を除去し（図１３（ｉ））、ホール内のレジスト１３１をアッシングにより除去することにより、ＴｉＮ密着層１２７と下部電極膜１２９を残す（図１３（ｊ））。
【０００６】
上述したように、ＴｉＮのような高融点金属の密着層上に、酸素を含む高誘電体膜あるいは酸化物強誘電体を形成した場合、高融点金属膜が容易に酸化されてしまう。そこで、誘電体膜の形成に先立ち、図１３（ｋ）に示すように、密着層１２７のみをウエットで除去する。最後に、下部電極膜１２９上に直接ＴａＯなどの誘電体膜１３５を形成し、その上に上部電極膜１３７をＲｕなどの白金族金属で形成してシリンダ型キャパシタを完成する（図１３（ｌ））。
【０００７】
【発明が解決しようとする課題】
しかし、図１１〜１３に示す従来の方法では、図１３（ｋ）に示すＴｉＮ密着層１２７の除去により、土台１２２の側壁に形成されているＴｉＮ膜もエッチングされ、土台１２２と蓄積電極膜１２９との間にスリット１３３が生じてしまう。このスリット１３３の隙間は無視できないほど大きく、蓄積電極膜１２９によるシリンダを安定して保持できず、シリンダ倒れの原因となる。最悪の場合は、ウエットエッチング中に、蓄積電極膜１２９で形成されたシリンダ自体が、基板から離脱してしまう。
【０００８】
また、蓄積電極膜１２９にピンホールがある場合、ウエットエッチングの工程でプラグ１１７上のＴｉＮ膜１２７も溶けてしまい、電池効果によるタングステン（Ｗ）プラグの消失の原因となる。
【０００９】
さらに、白金族の蓄積電極膜と絶縁膜との密着性を高めるために設けたバリアメタルを、誘電体膜の酸素欠損によるリーク電流防止のために除去するので、製造工程数が増えて煩雑になり、コストがかかる。
【００１０】
さらに、白金族電極膜１２９をＣＭＰ法で加工してセル間を分離するので、セル分離工程が煩雑になる。
【００１１】
そこで、本発明は、プラグの消失やシリンダ倒れをなどの欠陥を抑制し、歩留まりを向上できる半導体装置の製造方法と、この製造方法により製造される半導体装置を提供する。
【００１２】
また、加工の難度を低減し、製造工程数を低減できる半導体装置の製造方法を提供する。
【００１３】
【課題を解決するための手段】
本発明では、下部電極として成膜される白金族金属膜の一部をシリサイド化して、ウエットエッチングにより選択的に除去し、キャパシタセル間を分離するとともに、下部電極を形成する。
【００１４】
具体的には、第１の側面では、半導体記憶装置の製造方法は、白金族電極材料で、シリンダ型キャパシタの電極膜を形成し、下部電極膜の一部をシリサイド化する工程と、シリサイド化した部分を選択除去して、キャパシタセル間を分離するとともに、前記シリンダ型キャパシタの下部電極を形成する工程と、下部電極上に誘電体膜を形成する工程と、誘電体膜上に上部電極を形成する工程とを含む。
【００１５】
シリサイドの選択除去は、ウエットエッチングにより行う。これにより、白金族金属の困難な加工工程を排除し、素子分離を容易かつ正確に行える。
【００１６】
好ましくは、シリンダ型キャパシタの電極膜の形成前に、高融点材料でシリンダの骨組みを形成し、この高融点材料の骨組みを最終的に維持する。これにより、製造過程を通してキャパシタ電極膜が安定して保持され、シリンダ倒れなどの従来の欠陥を回避できる。
【００１７】
あるいはまた、シリンダ型キャパシタの電極膜で直接シリンダを構成してもよい。この場合は、電極膜の形成前に、白金族電極材料と密着性のよい材料でシリンダを保持する支持層を形成する工程をさらに含む。
【００１８】
本発明の第２の側面では、半導体記憶装置は、シリンダ形状の高融点密着膜と、このシリンダの内面および外面を被覆する白金族の下部電極と、下部電極上に位置する誘電体膜と、誘電体膜上に位置する上部電極とを有するシリンダ型キャパシタを備える。
【００１９】
このような構成の半導体記憶装置は、キャパシタの下部電極が高融点密着膜によって安定に保持されるので、動作の信頼性が確保できる。したがって、製造歩留まりが向上する。
【００２０】
この半導体記憶装置では、シリンダの外面側を被覆する下部電極の下端部に、隣接するキャパシタと分離する分離領域端部が位置する。これにより、キャパシタの容量を増大するとともに、確実に素子分離が行われる。
【００２１】
本発明のその他の特徴、効果は、図面を参照した以下の詳細な説明で、いっそう明らかになる。
【００２２】
【発明の実施の形態】
図１は、本発明が適用される一例として半導体メモリ装置の断面図を示す。図１（ａ）は、半導体メモリ装置の一例としてのＤＲＡＭ１０の断面図、図１（ｂ）は、図１（ａ）のＤＲＡＭを別の面で切り取った断面図、図１（ｃ）は周辺回路２０の断面図である。図１の例では、本発明をＤＲＡＭセルのキャパシタ部分１９に適用する。
【００２３】
キャパシタ１９は、転送トランジスタ１１の上方に位置するシリンダ型のスタックドキャパシタである。キャパシタ１９は、転送トランジスタ１１の一方のソース・ドレインに、プラグ１７およびポリシリコンプラグを介して接続される。ビット線１５は、他方のソース・ドレインに接続される。トランジスタ１１のゲート１３は図示しないワード線に接続される。このようなキャパシタ１９の製造方法および最終的に作成されるキャパシタの構造を、以下で実施形態に基づいて詳細に説明する。
＜第１実施形態＞
図２〜図４は、第１実施形態に係る半導体記憶装置の製造工程を示す図である。
【００２４】
まず、図２（ａ）に示すように、ビット線１５間にプラグ１７を、たとえばタングステン（Ｗ）で形成する。プラグ形成の際に、反応性が低く抵抗の小さい高融点材料、たとえばＴｉＮをバリアメタル２１として用いる。プラグ１７の成膜後、平坦化のためにＣＭＰを行う。なお、バリアメタル２１は、熱処理により半導体と金属との直接接触から生じる相互拡散を防止する以外に、絶縁膜と金属との密着性を高める密着膜としての機能も果たす。
【００２５】
次に、図２（ｂ）に示すように、ＳｉＮのサポート膜２３を４０ｎｍまで成膜し、続いて図２（ｃ）に示すように、シリンダの土台２２として、たとえばＳｉＯ２　膜、ＳｉＮ膜を、それぞれ１００ｎｍ、４０ｎｍで成膜する。その上に、ポリシリコン膜２４を２０ｎｍ成膜する。サポート膜２３および／または土台２２でシリンダ支持層を構成する。土台２２上のポリシリコン２４は、後工程で白金族金属の電極膜の一部をシリサイド化するために用いられる。
【００２６】
次に、図２（ｄ）に示すように、ポリシリコン膜２４の上にＳｉＯ２　膜２５を９００ｎｍの膜厚で形成する。ＳｉＯ２　膜２５は、トランジスタ（図１参照）およびプラグ１７の上方にキャパシタのストレージノード（蓄積電極）を形成するために堆積される層である。図２（ｅ）に示すように、ＳｉＯ２　膜２５と土台２２をエッチングして、ホール２６を形成する。このときタングステン（Ｗ）プラグ１７の表面が露出するように、下層のＳｉＮサポート膜２３もエッチングする。
【００２７】
次に、図３（ｆ）に示すように、シリンダの骨組み兼バリアメタルとなるＴｉＮ膜２７をＣＶＤにより１０ｎｍ成膜する。さらにＳｉＯ２　膜２５の上部表面に堆積されたＴｉＮをエッチングもしくはＣＭＰで除去する。このときホール２６にレジストまたはＳＯＧ（不図示）を埋めておく。次に、図３（ｇ）に示すように、ホール２６の形成に用いたＳｉＯ２　膜２５をウエット処理で取り除く。このときホール２６に埋めてあったレジストまたはＳＯＧも除去する。このウエット処理により、ポリシリコン２４が露出する。
【００２８】
次に、図３（ｈ）に示すように、下部電極膜２９となるルテニウム（Ｒｕ）をＣＶＤ法で５ｎｍの膜厚で形成する。このとき、ビスシクロペンタジエニルルテニウム（Ｒｕ（ＥｔＣｐ）２　）を原料ガスとして、３００〜３３０℃で全面に成膜する。Ｒｕ膜２９は、ＣＶＤとスパッタとの組み合わせで形成してもよい。Ｒｕ成膜により、バリアメタル２７およびポリシリコン２４の全面がＲｕで覆われる。次に、図３（ｉ）に示すように熱処理を加え、ポリシリコン２４上に直接位置する部分のＲｕ膜２９のみをシリサイド化する。この熱処理は、ＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）装置を用いて、４００〜４５０℃で６０秒行う。
【００２９】
熱処理の結果、図４（ｊ）に示すように、ポリシリコン膜２４が位置していた部分にＲｕのシリサイド３１が形成される。熱処理中のルテニウム（Ｒｕ）とシリコン（Ｓｉ）の反応は、下層の土台２２を構成するＳｉＮ膜で抑止される。また、横方向への反応は、バリアメタル２７によって抑止される。
【００３０】
次に、図４（ｋ）に示すように、シリサイド３１をフッ酸系のウエット処理で除去する。エッチャントは、たとえば５％のフッ酸（ＨＦ）、あるいはフッ酸（ＨＦ）と過酸化水素水（Ｈ２Ｏ２）を１対１〜１対１０で混合したものを使用する。土台２２のＳｉＮ膜がストッパとして機能し、エッチングの進行は土台２２の表面で止まる。ウエット処理でシリサイド３１を除去することによって、隣接するキャパシタセル間を分離するとともに、白金族の下部電極が形成される。シリサイド化せずに、たとえばＲＩＥで下部電極のＲｕを加工してセル間を分離しようとすると、間口が狭いうえに、白金族の加工は根本的に難しいので、素子分離が確実に行われず、メモリ装置の動作の信頼性が害されることになる。第１実施形態のように、土台２２上で、シリンダ外壁に沿って白金族の電極膜２９の一部をシリサイド化し、このシリサイドをウエット処理で選択除去することによって、白金族の下部電極膜２９を用いた場合でも、隣接する素子間の分離が容易かつ確実に行われる。なお、シリサイドの除去により、Ｒｕ下部電極膜２９の下端と土台２２の間にスリット３３が形成され、このスリット部分でバリアメタル２７がわずかに露出する。
【００３１】
次に、図４（ｌ）に示すように、誘電膜３５としてＴａ２Ｏ５膜をＣＶＤ法で１０ｎｍの膜厚で形成する。ペンタエトキシタンタル（Ｔａ（ＯＣ２Ｈ５）５）を原料として４５０〜４８０℃で成膜する。Ｔａ２Ｏ５はカバレッジが良いため、図４（ｋ）で生じたスリット内部まで入り込む。これにより、バリアメタル２７とＴａ２Ｏ５膜３５の一部が直接接触することになる。しかし、接触している部分のＴａ２Ｏ５膜３５の膜厚は、スリットの深さ分を含めて十分に厚くなっており、この部分での局所的なリーク電流を十分に低減することができる。スリットを埋め込んだ部分は、隣接するキャパシタと分離する分離領域３４の端部となる。
【００３２】
最後に、図４（ｍ）に示すようにＲｕの上部電極３８をＣＶＤ法で成膜し、キャパシタが完成する。なお、図示はしないが、シリンダ型のキャパシタセルの作成後、セル間を絶縁膜で充填した後、表面平坦化を行い、上部配線などを形成する。
【００３３】
上述のように、この方法では、下部電極の一部をシリサイド化して、ウエット処理で選択的に除去する。シリサイドはウエット処理により容易に除去できるので、電極材料に加工しにくい白金族を用いた場合でも、簡単かつ確実にキャパシタセル間を分離できる。
【００３４】
また、従来の技術では誘電体膜の成膜に先立って除去する必要のあったバリアメタル（密着層）を、除去する必要がないので、製造工程数が削減できる。維持されるバリアメタルは、Ｒｕ下部電極とともにシリンダの骨組みを形成する。これにより、シリンダの骨組みが堅固になって確実に保持され、シリンダ倒れを防止できる。
【００３５】
この方法で作成されたシリンダ型キャパシタを有する半導体記憶装置は、キャパシタセルのシリンダ骨組みを構成するバリアメタル層（高融点密着層）２７と、バリアメタル層２７で構成されるシリンダの内面および外面を覆う白金族の下部電極２９と、下部電極２９上に位置する誘電体膜３５と、誘電体膜３５上に位置する上部電極３８とを備える。シリンダの外面側を覆う下部電極２９の下端部に、隣接するキャパシタ（不図示）との間を分離する分離領域３４の端部が位置する。この半導体記憶装置はまた、シリンダ形状のバリアメタル層２７を保持する支持層２２を有しており、分離領域３４の端部は、支持層２２と下部電極２９の下端部との間に位置する。誘電体膜３５は、酸化物高誘電体、あるいは酸化物強誘電体である。
【００３６】
このような構造の半導体メモリ装置では、下部電極２９がバリアメタル２７によって確実に保持され、下部電極層２９の浮き上がりや、部分的な剥離のない安定した構造になる。また、酸化物の高誘電体あるいは強誘電体材料を使用する場合でも、誘電体膜３５がスリット部３３で十分な膜厚を有するので、スリット部３３で起こり得る局所的なリーク電流を防止することができる。この結果、半導体メモリ装置の動作の信頼性が向上する。
＜第２実施形態＞
図５〜７は本発明の第２実施形態に係る半導体記憶装置の製造工程を示す。
【００３７】
まず、図５（ａ）に示すように、ビット線１５を形成した後に、コンタクトメタル３６となるＴｉを１５ｎｍ成膜する。コンタクトメタル３６の上に、ＴｉＮ層をＣＶＤ法などにより堆積し、表面をＣＭＰにより平坦化して、ＴｉＮプラグ３７を作成する。第２実施形態では、転送トランジスタとキャパシタとを接続するプラグ３７を、バリアメタル層と同じ材料で作製する。次に、図５（ｂ）に示すように、後工程でシリサイドを形成するためのポリシリコン層４４を１０ｎｍ成膜し、さらに、図５（ｃ）に示すように、ポリシリコン４４上に下部電極形成用のＳｉＯ２膜４５を９００ｎｍ成膜する。次に、図５（ｄ）に示すように、ＳｉＯ２　膜４５をエッチングして、下部電極形成用のホール４６を開ける。このとき、下層のポリシリコン４４もエッチングし、ＴｉＮプラグ３７の表面が露出するようにする。
【００３８】
次に、図６（ｅ）に示すように、キャパシタの骨組み兼バリアメタルとなるＴｉＮ膜４７を１０ｎｍ成膜し、ＳｉＯ２　上面を覆うＴｉＮをエッチングまたはＣＭＰで除去する。このときホール４６内にゴミやスラリー残が残らないように、ホール４６中にはレジストかＳＯＧ（不図示）を埋めておく。さらに、図６（ｆ）に示すように、ＳｉＯ２膜４５をフッ酸系のエッチャントでウエットエッチングする。この状態で、ＴｉＮ膜４７によるシリンダ骨組みが残る。このシリンダ骨組みは、直接プラグ３７の上面から延びる。プラグ３７と、骨組みを構成するバリアメタル４７が同じ材料のため、これらの密着性は非常に良く、バリアメタル４７とプラグ３７とが一体構成となる。したがって、サポート膜や土台がなくても、シリンダの骨組みが安定して保持される。
【００３９】
次に、図６（ｇ）に示すように、ＴｉＮ膜４７の骨組み上に、下部電極４９となるイリジウム（Ｉｒ）をＣＶＤ法で１０ｎｍ成膜する。Ｉｒ層４９は、シリンダ基部の外側で、ポリシリコン４４を被覆する。その後、図６（ｈ）に示すように、３５０℃で熱処理を行い、ポリシリコン４４上のＩｒをシリサイド化する。熱処理の間、ＴｉＮバリアメタル４７上のＩｒは反応しない。
【００４０】
熱処理により、図７（ｉ）に示すように、シリンダ基部の外壁に沿ってシリサイド５１が形成される。次に、図７（ｊ）に示すように、シリサイド５１をフッ酸系のエッチャントで選択的に除去し、キャパシタセルを容易かつ確実に分離する。シリサイド５１が存在した部分がエッチングにより後退するので、シリンダの下端にスリット５３が生じる。
【００４１】
続いて図７（ｋ）に示すように、スリット３３を有する下部電極４９上に、ＳｒＴｉＯ３　（チタン酸ストロンチウム）をＣＶＤ法で２０ｎｍ成膜して、誘電体膜５５を形成する。ＳｒＴｉＯ３　はカバレッジが良いため、下部電極４９のスリット５３の中まで入り込み、スリット部５３の物理的膜厚が増す。したがって、たとえバリアメタル４７と誘電体５５が直接接触しても、局所的なリーク電流を十分に低減できる。スリット内を埋め込んだ部分は、隣接するキャパシタと分離する分離領域５４の端部になる。
【００４２】
最後に、図７（ｌ）に示すように、誘電体膜５５上にＣＶＤ法でＩｒを成膜して上部電極５７を形成し、キャパシタが完成する。なお、図示はしないが、この後キャパシタセルの間を絶縁膜で埋め込み、表面平坦化の後、上部配線を形成する。
【００４３】
第２実施形態の方法によれば、プラグと同じ材料でバリアメタルを形成し、プラグとバリアメタルがほぼ一体となって、安定したシリンダの骨組みを構築する。この方法では、サポート膜および土台が不要になるので、製造工程数が低減される。また、第１実施形態と同様に、白金族を用いた下部電極をシリサイド化することによって、その加工を容易にできる。
【００４４】
第２実施形態の方法で作成される半導体メモリ装置のシリンダ型キャパシタは、シリンダ骨組みを構成するバリアメタル層（高融点密着層）４７と、バリアメタル層４７で構成されるシリンダの内面および外面を覆う白金族の下部電極４９と、下部電極４９上に位置する誘電体膜５５と、誘電体膜５５上に位置する上部電極５７とを備える。シリンダの外面側を覆う下部電極４９の下端部に、隣接するキャパシタ（不図示）との間を分離する分離領域５４の端部が位置する。第２実施形態の半導体記憶装置はまた、バリアメタル層４７と同一素材で形成され、バリアメタル層４７の底部に接続されて下方のトランジスタとの電気的接続を図るプラグ３７を備え、プラグ３７は、バリアメタル層４７と一体になってシリンダを保持する。
【００４５】
このような半導体記憶装置は、プラグがバリアメタルと一体となってシリンダを安定的に保持するので、別途、土台（支持層）を形成する必要がない。結果として、誘電体膜５５の表面積が増大し、キャパシタの容量を増やすことができる。
＜第３実施形態＞
図８〜１０は、本発明の第３実施形態に係る半導体記憶装置の製造工程を示す。
【００４６】
まず、図８（ａ）に示すように、ビット線１５を形成した後に、Ｔｉでコンタクトメタル６６を成膜し、コンタクトメタル６６上にＣＶＤ法によりＴｉＮ層を堆積する。ＴｉＮ表面をＣＭＰで除去して平坦化し、プラグ６７を形成する。その後、図８（ｂ）および８（ｃ）に示すように、ＳｉＮのサポート膜７３と、酸化タンタル（Ｔａ２Ｏ５　）の土台７４を、それぞれ４０ｎｍ、１００ｎｍで成膜する。Ｔａ２Ｏ５　は、絶縁膜の中でも白金族と密着性が良いので、下部電極膜のサポート膜として使用できる。次に、図８（ｄ）に示すように、Ｔａ２Ｏ５　の土台７４上に、下部電極形成用のＳｉＯ２　膜７５を９００ｎｍ成膜する。
【００４７】
次に、図９（ｅ）に示すように、ＳｉＯ２　膜７５上に、シリサイド形成用のポリシリコン膜７７を成膜する。次に、図９（ｆ）に示すように、下部電極を形成するためのホール７６をドライエッチングで形成する。酸化タンタルの土台層７４とＳｉＮサポート膜７３も連続してエッチングし、ＴｉＮプラグ６７の表面を露出する。最下層のＳｉＮ膜７３をドライで除去するときに、エッチングを緩やかにして、プラグ６７の表面にダメージを与えないようにするのが好ましい。
【００４８】
次に、図９（ｇ）に示すように、ホール内にＲｕをＣＶＤ法で３０ｎｍ成膜して、下部電極膜７９を形成する。第１および第２実施形態と異なり、バリアメタルを介さずに、ＳｉＯ２膜７５上に直接、下部電極膜７９を形成する。あらかじめＲｕなどの白金族と密着性の高いＴａ２Ｏ５　の土台７４を形成しておあるので、バリアメタルを形成しなくとも、Ｔａ２Ｏ５　の土台７４とＴｉＮプラグ６７とが、下部電極膜７９を安定して保持する。なおこのとき、上端のポリシリコン膜７７もＲｕにより被覆される。次に、図９（ｈ）に示すように、４００〜４５０℃で熱処理を加え、上面のＲｕ７９とポリシリコン７７とを反応させてシリサイド化する。
【００４９】
熱処理の結果、図１０（ｉ）に示すように、ＳｉＯ２　絶縁膜７５の上端に、シリサイド８１が形成される。図１０（ｊ）に示すように、シリサイド８１とＳｉＯ２　膜７５をフッ酸系の薬液で連続してエッチング除去する。これによりＣＭＰを行わずにキャパシタセル間の分離を容易かつ確実にできる。同時に、シリンダ状のＲｕ下部電極が形成される。Ｒｕ下部電極７９は、密着性のよいＴａ２Ｏ５　の土台７４によって安定的に保持されている。
【００５０】
次に、図１０（ｋ）で、下部電極７９上に、誘電体膜８３となるＢＳＴ（（ＢｒＳｒ）ＴｉＯ３　）をＣＶＤ法で１５ｎｍ成膜する。図１０（ｌ）で、ＣＶＤ法によりＲｕを３０ｎｍ成膜し、上部電極８５を形成してキャパシタが完成する。
【００５１】
第３実施形態の方法は、バリアメタルを形成する工程を不要にしたので、製造工程数を低減できる。また、キャパシタセル間の分離を、シリンダ基部ではなくシリンダ上端で行っているが、その際に、シリサイド８１とＳｉＯ２　膜７５のウエット除去を同時に行えるので、製造工程がさらに簡略化する。また、シリンダ上面のＲｕ電極膜の平坦化にＣＭＰを用いる必要がないので、工程の煩雑化を防止できる。
【００５２】
以上、特定の実施形態を例にとって説明したが、本発明はこれに限定されない。実施形態では、ＣＯＢ（Ｃａｐａｃｉｔｏｒ　Ｏｖｅｒ　Ｂｉｔ　Ｌｉｎｅ）構造のＤＲＡＭに本発明を適用する例を説明したが、ＣＵＢ（Ｃａｐａｃｉｔｏｒ　Ｕｎｄｅｒ　Ｂｉｔ　Ｌｉｎｅ）構造やＦｅＲＡＭの作製にも本発明は適用可能である。
【００５３】
また、電極材料としての白金族金属として、Ｒｕ、Ｉｒを例にとって説明したが、電極材料としては、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、レニウム（Ｒｅ）、白金（Ｐｔ）、パラジウム（Ｐｄ），ロジウム（Ｒｈ），オスミウム（Ｏｓ）から成るグループから選択される１種以上の材料（合金を含む）を用いることができる。
【００５４】
シリンダの骨組みを構成する高融点材料は、ＴｉＮに限定されず、高融点金属であるチタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）から成るグループから選択される１種以上の材料（合金を含む）を用いることができる。さらに、これらの高融点金属の窒化化物や、珪化窒化物も用いることができる。いずれの場合も密着層として機能する。窒化物の例としては、ＴｉＮの他に、ＴａＮ、ＷＮ、ＺｒＮ、ＨｆＮ，ＮｂＮ、およびこれらの組み合わせが挙げられる。珪化窒化物の例としては、ＴｉＳｉＮ、ＴａＳｉＮ、ＷＳｉＮ、ＺｒＳｉＮ、ＨｆＳｉＮ、ＮｂＳｉＮ、およびこれらの組み合わせが挙げられる。
【００５５】
実施形態では、キャパシタの白金族電極をＣＶＤにより形成したが、これに限定されず、ＣＶＤ以外の化学的方法、スパッタ、蒸着などの物理的方法、メッキなどの電気化学的方法、あるいはこれらの組み合わせによっても形成できる。また、実施形態では、高融点材料のシリンダ骨組みをＣＶＤにより形成したが、これに限定されず、ＣＶＤ以外の化学的方法、スパッタ、蒸着などの物理的方法、メッキなどの電気化学的方法、あるいはこれらの組み合わせによっても形成できる。
（付記１）　白金族電極材料でシリンダ型キャパシタの電極膜を形成する工程と、電極膜の一部をシリサイド化する工程と、シリサイド化した部分を選択除去して、キャパシタセル間を分離するとともに、シリンダ型キャパシタの下部電極を形成する工程と、下部電極上に誘電体膜を形成する工程と、誘電体膜上に上部電極を形成する工程とを含む半導体記憶装置の製造方法。
（付記２）　シリンダ型キャパシタの電極膜の形成前に、高融点材料でシリンダの骨組みを形成する工程をさらに含み、高融点材料の骨組みを最終的に維持する付記１の方法。
（付記３）　高融点材料は、高融点金属またはその合金、高融点金属の窒化物またはその合金、高融点金属の珪化窒化物またはその合金、あるいはこれらの組み合わせである付記２の方法。
（付記４）　電極膜形成工程は、白金族電極材料でシリンダを構成する工程を含み、この電極膜の形成前に、白金族電極材料と密着性のよい材料でシリンダを保持する支持層を形成する工程をさらに含む付記１の方法。
（付記５）　シリサイドの選択除去は、ウエットエッチングにより行う付記１の方法。
（付記６）　白金族電極材料は、Ｒｕ、Ｉｒ、Ｒｅ、Ｐｔ、Ｐｄ、Ｒｈ、Ｏｓからなる群から選択される金属またはその合金である付記１の方法。
（付記７）　高融点材料は、Ｔｉ、Ｔａ、Ｗ、Ｚｒ、Ｈｆ、Ｎｂからなる群から選択さえる材料またはその合金である付記１の方法。
（付記８）　高融点材料は、ＴｉＮ、ＴａＮ、ＷＮ、ＺｒＮ、ＨｆＮ、ＮｂＮからなる群から選択される材料またはその合金である付記１の方法。
（付記９）　高融点材料は、ＴｉＳｉＮ、ＴａＳｉＮ、ＷＳｉＮ、ＺｒＳｉＮ、ＨｆＳｉＮ、ＮｂＳｉＮからなる群から選択される材料またはその合金である付記１の方法。
（付記１０）　誘電体膜を、酸化物高誘電体材料または酸化物強誘電体材料で形成する付記１の方法。
（付記１１）　シリンダ形状の高融点密着膜と、シリンダの内面および外面を被覆する白金族の下部電極と、下部電極上に位置する誘電体膜と、誘電体膜上に位置する上部電極とを有するシリンダ型キャパシタを備える半導体記憶装置。
（付記１２）　シリンダの外面側を被覆する下部電極の下端部に、隣接するキャパシタと分離する分離領域端部が位置する付記１１に記載の半導体記憶装置。
（付記１３）　シリンダ形状の高融点密着膜を保持する支持層をさらに有し、分離領域端部は、支持層と下部電極下端部との間に位置する付記１２に記載の半導体記憶装置。
（付記１４）　高融点密着膜と同素材で形成され、高融点密着膜に接続するプラグをさらに有し、高融点密着膜はプラグ上面で直接支持される付記１１または１２に記載の半導体記憶装置
（付記１５）　前記高融点密着膜は、高融点金属およびその合金、高融点金属の窒化物およびその合金、高融点金属の珪化窒化物およびその合金、またはこれらの組み合わせである付記１１の半導体記憶装置。
（付記１６）　白金族の下部電極は、Ｒｕ、Ｉｒ、Ｒｅ、Ｐｔ、Ｐｄ、Ｒｈ、Ｏｓよりなる群から選択される金属またはその合金である付記１１の半導体記憶装置。
（付記１７）　高融点密着層は、Ｔｉ、Ｔａ、Ｗ、Ｚｒ、Ｈｆ、Ｎｂからなる群から選ばれた１種類以上の材料またはそれらの合金である付記１１の半導体記憶装置。
（付記１８）　高融点密着層は、ＴｉＮ、ＴａＮ、ＷＮ、ＺｒＮ、ＨｆＮ、ＮｂＮからなる群から選ばれた１種類以上の材料またはそれらの合金である付記１１の半導体記憶装置。
（付記１９）　高融点密着層は、ＴｉＳｉＮ、ＴａＳｉＮ、ＷＳｉＮ、ＺｒＳｉＮ、ＨｆＳｉＮ、ＮｂＳｉＮからなる群から選ばれた１種類以上の材料またはそれらの合金である付記１１の半導体記憶装置。
（付記２０）　誘電体膜は、酸化物高誘電体膜または酸化物強誘電体膜である付記１１の半導体記憶装置。
【００５６】
【発明の効果】
キャパシタ下部電極の白金族を加工する際に、シリサイド化して選択的に除去することで、加工の難度を下げることができる。特に、ドライエッチングやＣＭＰなどの難易な工程を省略でき、セルフアラインでセル間の分離を容易かつ正確に行える。
【００５７】
キャパシタ形成時にシリンダの骨組みを安定して保持できる構成をとるので、プラグの消失やシリンダ倒れを防ぐことができる。
【００５８】
シリサイド化による素子分離と、安定したシリンダの骨組み構造とを組み合わせることによって、低コストで高歩留まりのプロセスを実現させることができる。
【図面の簡単な説明】
【図１】本発明が適用される一例としてのＤＲＡＭの断面図である。
【図２】本発明の第１実施形態に係る半導体装置の製造工程を示す図（その１）である。
【図３】本発明の第１実施形態に係る半導体装置の製造工程を示す図（その２）であり、図２の工程（ｅ）に引き続く工程を示す図である。
【図４】本発明の第１実施形態に係る半導体装置の製造工程を示す図（その３）であり、図３の工程（ｉ）に引き続く工程を示す図である。
【図５】本発明の第２実施形態に係る半導体装置の製造工程を示す図（その１）である。
【図６】本発明の第２実施形態に係る半導体装置の製造工程を示す図（その２）であり、図５の工程（ｄ）に引き続く工程を示す図である。
【図７】本発明の第２実施形態に係る半導体装置の製造工程を示す図（その３）であり、図６の工程（ｈ）に引き続く工程を示す図である。
【図８】本発明の第３実施形態に係る半導体装置の製造工程を示す図（その１）である。
【図９】本発明の第３実施形態に係る半導体装置の製造工程を示す図（その２）であり、図８の工程（ｄ）に引き続く工程を示す図である。
【図１０】本発明の第３実施形態に係る半導体装置の製造工程を示す図（その３）であり、図９の工程（ｈ）に引き続く工程を示す図である。
【図１１】従来の半導体装置の製造工程を示す図（その１）である。
【図１２】従来の半導体装置の製造工程を示す図（その２）であり、図１１の工程（ｄ）に引き続く工程を示す図である。
【図１３】従来の半導体装置の製造工程を示す図（その３）であり、図１２の工程（ｈ）に引き続く工程を示す図である。
【符号の説明】
１０　ＤＲＡＭ（半導体記憶装置）
１９　シリンダ型キャパシタ
１７、３７、６７　プラグ
２１、２７、４７　バリアメタル（高融点密着層）
２２、７４　土台（支持層の一部）
２３、７３　サポート層（支持層の一部）
２４、４４、７７　ポリシリコン
２９、４９、７９　下部電極
３１、５１、８１　シリサイド
３３、５３　スリット
３４、５４　分離領域
３５、５５、８３　誘電体膜
３８、５７、８５　上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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