(57)【要約】【課題】少なくとも埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるＳｉＧｅ層が完全に歪緩和した半導体基板の製造方法を提供する。【解決手段】ＳＯＩ基板上に設定した濃度のＧｅを含むＳｉＧｅエピタキシャル層とシリコン薄膜とを順次エピタキシャル成長を形成し、次に酸化雰囲気下で所定の温度と時間で熱処理を複数回行なった基板において、酸化膜を除去した後にシリコン薄膜を形成したことを特徴とする半導体基板の製造方法である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＳＯＩ基板上に設定した濃度のＧｅを含むＳｉＧｅエピタキシャル層とシリコン薄膜とを順次エピタキシャル成長を形成し、次に酸化雰囲気下で所定の温度と時間で熱処理を複数回行なった基板において、酸化膜を除去した後にシリコン薄膜を形成したことを特徴とする半導体基板の製造方法。
【請求項２】
酸化雰囲気下で所定の温度と時間で熱処理を複数回行なった基板において、酸化膜除去に表面の平坦化を行った後にシリコン薄膜を形成する請求項１記載の製造方法。
【請求項３】
平坦化処理がＣＭＰ加工である請求項２記載の製造方法。
【請求項４】
平坦化処理が水素又は水素／ＨＣｌ混合ガスでの熱処理である請求項２記載の製造方法。
【請求項５】
酸化雰囲気下で所定の温度と時間で熱処理を複数回行なった基板を表面に酸化膜が形成されたままでＣＭＰ加工を行い表面を平坦化した後で、シリコン薄膜を形成した請求項１記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置用の基板の製造方法に関するものである。
【０００２】
【従来の技術】
シリコンＭＯＳデバイスは、スケーリング則に従った微細化や動作電圧の低減を行う事により、高速化と低消費電力化を両立してきた。
しかし、ゲート長が１００ｎｍ以下の領域となると、上記の両立が困難となりつつある。この為に、ＳＯＩ基板及び歪シリコンの導入が検討され、特にＳＯＩ基板上に歪シリコンを導入した基板が究極の基板と考えられ、研究が進められている。
【０００３】
本基板を実用化するには、浮遊容量の影響を抑えるといったＳＯＩ基板構造の効果を発揮するために、埋め込み酸化膜からチャネル層である歪シリコン層までの距離を極力抑えることが必要である。そのためにはＳＯＩ構造の埋め込み酸化膜直上に歪Ｓｉ層が直接堆積されることがもっとも望ましいが、現実には歪緩和したＳｉＧｅ層を中間層として用いる事が一般的である。つまり歪シリコンＳＯＩ基板の優位性を完全に発揮するには、上述した埋め込み酸化膜からチャネル層である歪シリコンまでの距離を極力抑えるとともに、中間層であるＳｉＧｅ層を完全に歪緩和させる必要がある。
【０００４】
第一の方法としてＳＯＩ基板とＳｉＧｅエピ技術のとの組み合わせが提供されている。例えば、既存のＳＯＩ基板上にＳｉＧｅエピ層を形成して歪緩和を起こし、歪緩和したＳｉＧｅ膜上にＳｉ膜を形成して歪Ｓｉとする方法が開示されている（例えば、特許文献１参照。）。この特許文献１に示される方法では、ＳＯＩ基板上に歪緩和したＳｉＧｅ層形成するために、数μｍ以上のＳｉＧｅ層を形成しなければならないため、埋め込み酸化膜からチャネル層である歪シリコンまでの距離が長くなってしまうため、ＳＯＩ基板構造の優位性を十分に発揮できない。
【０００５】
第二の方法として酸素イオン注入分離法（ＳＩＭＯＸ）により埋め込み酸化膜上に歪緩和ＳｉＧｅ層を形成する方法が開示されている（例えば、特許文献２参照。）。この特許文献２に示される方法では埋め込み酸化膜にＧｅが残留し、残留Ｇｅが原因と思われる埋め込み酸化膜の絶縁耐圧の劣化が生じ、半導体素子の特性に悪影響を及ぼす。
【０００６】
第三の方法としてＳＯＩ基板上にＳｉＧｅ膜を形成し、その後に酸化雰囲気の熱処理によりＧｅを拡散させつつ歪緩和を行う方法が、開示されている（例えば、特許文献３参照。）。この特許文献３に示される方法では熱処理温度、時間が不十分であるために、薄膜化してもＳｉＧｅ層中のＧｅ濃度に対応した歪緩和がＳｉＧｅ層に発生しておらず、前述した歪シリコンＳＯＩ基板の優位性を発揮できない。
【０００７】
第四の方法としてＳＯＩ基板上にＳｉＧｅ膜を形成し、熱処理によってＳｉＧｅ層を溶融し、その後にＧｅを拡散させつつＳｉＧｅ層を固化させる事により歪緩和を行う方法が、開示されている（例えば、特許文献４参照。）。この特許文献４に示される方法では、使用するＳＯＩ基板のＳＯＩ層厚さによって最終的な歪シリコンＳＯＩ基板の厚さが決定してしまうため、埋め込み酸化膜層から歪シリコン層までの厚さを低減するには、ＳＯＩ層を超薄膜化したＳＯＩ基板を使用しなければならないという困難を伴う。
【０００８】
【特許文献１】
特開平７−１６９９２６号公報
【特許文献２】
特開平９−３２１３０７号公報
【特許文献３】
特開２０００−２４３９４６号公報
【特許文献４】
特開２００３−３１４９５号公報
【０００９】
【発明が解決しようとする課題】
上述の如く、従来の方法で作成された歪シリコンＳＯＩ基板では、中間層であるＳｉＧｅ層の歪緩和が不十分である、あるいは埋め込み酸化膜から歪シリコン層までの距離を短縮できないという問題があった。
【００１０】
本発明では上記問題点を解決するためになされたもので、少なくとも埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるＳｉＧｅ層が完全に歪緩和した半導体基板の製造方法を提供することある。
【００１１】
【課題を解決するための手段】
本発明はＳＯＩ基板上に設定した濃度のＧｅを含むＳｉＧｅエピタキシャル層とシリコン薄膜とを順次エピタキシャル成長を形成し、次に酸化雰囲気下で所定の温度と時間で熱処理を複数回行なった基板に於いて、酸化膜を除去した後にシリコン薄膜を形成したことを特徴とする半導体基板の製造方法である。
本発明の半導体基板の製造方法においては、酸化雰囲気下で所定の温度と時間で熱処理を複数回行なった基板において、酸化膜除去後に表面の平坦化を行った後にシリコン薄膜を形成する。これによりＳｉＧｅ層は薄膜化され、かつ歪が完全に緩和される。ここで平坦化処理とは、ＣＭＰ加工、あるいは水素又は水素／ＨＣｌ混合ガスでの熱処理である。
【００１２】
また、酸化雰囲気下で所定の温度と時間で熱処理を複数回行なった基板を、表面に酸化膜が形成されたままでＣＭＰ加工を行い、表面を平坦化した後で、シリコン薄膜を形成することでも同様に、ＳｉＧｅ層の薄膜化、歪緩和が促進された半導体基板を得ることができる。
【００１３】
【発明の実施の形態】
（実施の形態１）
発明者等はＳＯＩ層上に形成されたＳｉＧｅ層を薄膜化させつつ歪緩和に至る過程を、以下説明する。
通例、ＳＯＩ基板はシリコン基板上にシリコン酸化膜（埋め込み酸化膜）を介して単結晶シリコン層が形成されている。使用するＳＯＩ基板は貼り合わせ法によるものでもＳＩＭＯＸ法（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ）によるものでも良い。ＳＯＩ基板のＳＯＩ層（埋め込み酸化膜上の単結晶Ｓｉ層）の厚みは任意であるが、５ｎｍ以上２００ｎｍ以下が望ましい。なぜなら、５ｎｍ以下では膜厚制御が困難であるし、２００ｎｍ以上では後の熱酸化工程で、酸化時間が長くなるので不利であるためである。
【００１４】
ＳＯＩ基板上に設定したＧｅを含むＳｉＧｅエピタキシャル層とシリコン薄膜とを順次エピタキシャル成長をする過程では、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などの通常の半導体プロセスで用いられる方法を使用できる。特に方法は問わない。ＳｉＧｅ層の表面は、化学的安定性がＳｉに比べて乏しいためＳｉＧｅ膜成長に連続してＳｉ膜を成長させることが望ましい。
エピタキシャル成長工程後の本発明による半導体基板の模式図を図７に示す。図７に示すＳｉＧｅ層４の膜厚ｂ、Ｇｅ濃度ｘ０は以下のように設定することが望ましい。ｂ＝２００ｎｍ〜４００ｎｍ、ｘ０＜０．１。以下その理由を示す。なお、本実施例ではｂ＝４００ｎｍ，ｘ０＝０．０９とし、ＳＯＩ層ａ＝５５ｎｍを使用した。
【００１５】
ＳｉＧｅ層４の膜厚ｂに関しては後の酸化工程で１段目のＳｉＧｅ層薄膜化、Ｇｅ濃縮化、歪緩和過程において、薄すぎると歪緩和したＳｉＧｅ層が得られず、厚すぎると最終的に得たい歪緩和ＳｉＧｅ層の膜厚が不必要に厚くなり、歪シリコンＳＯＩ基板構造の効果を発揮できないためである。
また、膜厚ｂはミスフィット転位を伴わない臨界膜厚以下の膜厚である必要がある。つまり、ＳＯＩ層３上のＳｉＧｅ層４は、下地のＳＯＩ層３に完全に格子定数が一致した歪ＳｉＧｅ層である必要がある。これは後の酸化工程で転位を伴わずに歪緩和したＳｉＧｅ層を得るために必要不可欠である。
【００１６】
上記のＳｉＧｅ層膜厚ｂからスタートするためには、Ｇｅ濃度ｘ０は概ね０．１以下にする必要がある。０．１以上にした場合、上記のＳｉＧｅ層膜厚ｂの範囲で、通常の減圧ＣＶＤ法では、ミスフィット転位を伴って、ＳｉＧｅ層３に部分的に歪緩和が生じてしまうためである。
また、Ｇｅ濃度ｘ０が０．１以上であると、後の酸化工程でＳｉＧｅ層薄膜化、Ｇｅ濃縮化する際に、Ｇｅが固相拡散する領域が狭くなり、瞬時に部分的に溶融状態となるため、最終的な熱処理終了後に結晶性の芳しくないＳｉＧｅ層が偏析する恐れがあり、好ましくない。
【００１７】
また、ＳｉＧｅ層４直上のＳｉ層５の膜厚ｃは、特に問わないが、概ね２０ｎｍ以下であることが望ましい。これはＳｉ層５自身に歪緩和が生じないようにするためである。また、後の酸化工程で表層のＧｅが蒸発しないために必要なものであるので、数ｎｍ以上堆積していれば、特に問題はない。本実施例ではｃ＝１０ｎｍとした。
上記のように設定して、ＳＯＩ基板上にＳｉ／ＳｉＧｅを堆積した後に、酸化工程に入る。酸化工程は全て熱酸化工程であり、必要に応じて酸素分圧を変更することが出来る。
【００１８】
酸化工程は希望する最終的なＳｉＧｅ層膜厚、Ｇｅ濃度に応じて複数回行う。これら複数の酸化はＳｉＧｅ層中のＧｅ濃度で決定される固相線以下の温度で全て行うことを特徴とする。原理を図２を用いて説明する。図２はＳｉＧｅ系の状態図である。図の横軸はＳｉＧｅのＳｉ含有率（％）、縦軸は温度（℃）を表す。図中に２本ある曲線のうち、上の曲線を液相線といい、これよりも高温側では完全に溶融し、液体状態である。下の曲線を固相線といい、これよりも低温側では固体状態である。二本の曲線に囲まれた領域では部分溶融状態になっている。
【００１９】
１段目の酸化は８００℃以上１２００℃以下で行うことが望ましく、その範囲内でも可能であれば高温である程好ましい。一般に高温になるほどＧｅの拡散速度、Ｓｉの酸化速度は速くなる傾向にある。本実施例では１段目の酸化温度は１２００℃とした。
１段目の酸化工程終了後に得たいＳｉＧｅ層膜厚をｄ，Ｇｅ濃度をｘとすれば、図３に示すような構造となる。本実施例ではｄ＝２００ｎｍ，ｘ＝０．１８に設定した。
【００２０】
８００℃以上の熱酸化工程ではＳｉ／ＳｉＧｅエピタキシャル膜の酸化を行っても、Ｓｉのみが選択的に酸化され、Ｇｅが酸化されることはない。また、酸化が進行する表層のエピタキシャル層が酸化膜に被われてしまえば、Ｇｅは外方拡散することはなく、熱処理工程を経ても系のＧｅ体積濃度は保存される。つまり酸化によってＳｉ／ＳｉＧｅが消費されるが、Ｇｅは消費されることはないので、Ｓｉ／ＳｉＧｅ膜厚が減少するとともにＧｅ濃度は上昇していく。
酸化工程は図２で示すが如く、常に固相線よりも下の領域で固相拡散、酸化を繰り返しており、部分用溶融状態にならないように、各温度での酸化工程終了後のＧｅ濃度の計算をしなければならない。例えば１２００℃での酸化の場合、図３における酸化工程終了後のＧｅ濃度ｘは余裕を見て２５％以上にならないように設定する。
【００２１】
上記の如く、系のＧｅ体積濃度が保存されるという仮定に基づけば、図７、３に示す設定値の関係は図４のようになる。つまり酸化工程終了後のＧｅ濃度ｘとＳｉＧｅ層膜厚ｄは初期のＳＯＩ基板上のＳｉＧｅエピタキシャル膜のＧｅ濃度ｘ０、ＳｉＧｅ層膜厚ａにのみ依存する。また、消費されるＳｉ／ＳｉＧｅ膜厚の総量は、酸化工程終了後に狙うＳｉＧｅ膜厚ｄを残す以外はすべて消費されると考え、初期ＳＯＩ基板の埋め込み酸化膜上のすべての単結晶膜から差し引いたものになる。つまり、酸化工程後の酸化膜厚ｅは単純な熱酸化による体積膨張をふまえ、この消費膜厚を０．４５で割ったものになる。各温度、各酸素分圧下での酸化膜厚値算出は、公知であるＤｅａｌ  Ｇｒｏｖｅ等の式に従うものと考え、図３におけるＳｉＧｅ膜厚ｄを算出できるように設定する。本実施例ではｅ＝５８０ｎｍとなるように設定した。
【００２２】
上記一段目の酸化工程では、図３に示すＳｉＧｅ層６の膜厚ｄの値は図７で示すＳｉＧｅ層４の膜厚ｂの値の約半分、つまり、図３で示すＳｉＧｅ層６のＧｅ濃度ｘの値は、図７で示すＳｉＧｅ層４のＧｅ濃度ｘ０の約２倍になるように設定することが望ましい。上記の理由は、急激にＳｉＧｅ層を薄膜化、Ｇｅ濃度を高濃度化することによって表面ラフネスが上昇し、デバイス活性領域が利用が難しくなるとともに、ＳｉＧｅ層が不完全緩和になる恐れがあるためである。このように１段目の酸化工程終了後、図３に示すような完全に歪緩和したＳｉＧｅ層６を得ることが出来る。
ここで酸化ステップ毎にＳｉＧｅ層中の深さ方向のＧｅ濃度の勾配を無くすためには、酸化時間毎にＧｅの拡散方程式から濃度プロファイルを算出する必要があるが、１段目の酸化工程で例えば１２００℃を選択した場合、図３における所望のＳｉＧｅ膜厚ｄを得るためにかかる酸化時間の間にＧｅはＳｉＧｅ膜中にわたって十分に拡散しきってしまうので、問題がない。これは、１２００℃では部分溶融状態に突入しないためのＧｅ濃度の値が初期のＳＯＩ基板上に堆積したＳｉＧｅエピタキシャル膜のＧｅ濃度（図７におけるｘ０）と比べて小さいためである。
【００２３】
つまり、酸化温度が低い場合には、到達するＧｅ濃度までの初期Ｇｅ濃度との濃度差が大きくなるため、深さ方向のＧｅ濃度勾配を無くすためには、例えば、酸化時の酸素分圧を５０％ないし、１０％に抑えるなどして、酸化時間を長くすることにより、拡散時間を稼ぐ必要がある。またそうすることによって、１００％酸素雰囲気中で酸化するよりもＳｉＧｅ層表面のラフネスを抑えられる。
【００２４】
上記に伴い、歪緩和の状態のままＧｅ濃度が１段目の酸化時よりも高い濃度のＳｉＧｅ層を得るためには、追加で一回以上の酸化工程を付け加える必要がある。この場合は１回目の酸化時の温度に比べ、５０℃ないしは１００℃温度を下げた温度で行うことが望ましい。また、必要に応じてＧｅを十分に拡散させるために、酸素分圧を５０％ないしは１０％とし、酸化時間を稼ぐことも必要である。本実施例では１１００℃，５０％酸素で設定した。
２段目の酸化後の構造の断面図を図５に示す。１段目の酸化の際と同様に２段目の酸化後は酸化前後でのＧｅ体積濃度は保存されるため、図３における膜厚ｄ，ｅ、Ｇｅ濃度ｘと、図５における膜厚ｆ，ｇ、Ｇｅ濃度ｘ１は図６に示す関係式で結ばれる。本実施例では図５におけるＳｉＧｅ層８の厚さｆ＝８０ｎｍ，Ｇｅ濃度  ｘ１＝０．４５に設定した。
【００２５】
更に高濃度、薄膜化を行いたい場合には、追加で酸化する、あるいは温度をより下げて酸化することもまた好ましい。本実施例では行っていない。
ここまでの熱処理プロセスの経緯を図２に示す。図中の黒丸で示す位置が１段目の酸化工程前の状態、■点で示す位置が２段目の酸化工程が終了時点での状態である。２段階で酸化したプロセス、いずれの場合も固相線をまたいで部分溶融状態に突入していない状況が分かる。
２段酸化後の図５で示す酸化膜９は、一般に５％未満の濃度のＨＦ溶液でエッチングを行い、しかる後に歪Ｓｉ層となる単結晶Ｓｉ層を一般的な半導体製造装置である減圧ＣＶＤ等で成膜する。完成後の構造の断面図を図１に示す。ここでＳｉＧｅ層上の単結晶Ｓｉ層１０の膜厚ｈは１５〜２０ｎｍとするのが望ましい。なぜなら、薄すぎればデバイス活性領域として使用が難しくなり、厚ければ歪Ｓｉ層そのものに欠陥が入り、歪が緩和してしまうからである。本実施例では１５ｎｍとした。
【００２６】
図１で示す歪シリコンＳＯＩ構造の本実施例の場合のＳＩＭＳ分析結果を図８に示す。横軸は図１で示す単結晶Ｓｉ層１０の表面からの深さ、縦軸はＳｉ，Ｇｅのａｔｏｍｉｃ％である。深さ方向に関して均一におよそ８０ｎｍのＳｉＧｅ層が完成していることが分かる。また、表面から９７ｎｍ付近の濃度の下がりは、埋め込み酸化膜層（図１中の２）に突入していることを表す。
本構造における歪シリコンのラマンシフト量の単結晶シリコンのとの比較、並びに歪シリコンの歪み量と、図８から見積もったＧｅ組成値に対するＳｉＧｅ層の緩和率を図９に示す。ＳＩＭＳ結果からのＧｅ組成値は４５．８４％であるので、ＳｉＧｅ層が完全に緩和している場合の歪シリコン層の歪み量は１．８３％程になるはずである。本発明での構造のラマンシフト量の解析結果、歪シリコンの歪み量は１．６７％であったため、ＳｉＧｅ層の緩和率は９１％と見積もられる。このことから、本発明による歪シリコンＳＯＩ構造のＳｉＧｅ層は十分に緩和していると考えられる。
【００２７】
本構造における図１で示す単結晶Ｓｉ層１０上で測定した、ＡＦＭによるマイクロラフネス像を図１０に示す。スキャン長は２０μｍ□である。ＲＭＳ値が０．８３ｎｍとなっており、十分にラフネスが抑えられていることが分かる。
以上より、本発明により埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるＳｉＧｅ層が完全に歪緩和した半導体基板の製造方法を提供することができる。
（実施の形態２）
実施の形態１における、１段目の酸化工程後、２段目の酸化工程に移らず、図４で示す酸化膜７を５％未満の濃度のＨＦ溶液でエッチングを行い、しかる後にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって薄膜化を行っても良い。
その後、歪Ｓｉ層となる単結晶Ｓｉ層を一般的な半導体製造装置である減圧ＣＶＤ等で成膜する。その際ＲＣＡ洗浄などの半導体製造用の洗浄を行い、表面を清浄化した後に、表面の自然酸化膜を除去するために１％未満のＨＦ溶液にてＨＦ−Ｄｉｐを行った後、成膜すると良い。完成後の構造の断面図を図１１に示す。上記ＣＭＰによる研磨は、図１１のＳｉＧｅ層１１の膜厚ｉが５０ｎｍとなるように実施した。また研磨剤、研磨布は通常のＳｉ研磨で用いられる副資材を使用した。
【００２８】
図１１で表される構造のＳｉＧｅ層１１の緩和率は、研磨前・研磨後ともに９６％であり、研磨前後で十分に緩和されていることが確認できた。また研磨前のＡＦＭによるマイクロラフネス測定（スキャン長は２０μｍ□）では、ＲＭＳ値が１．３ｎｍであったが、研磨後では０．５ｎｍまで低減できていた。
以上より、本発明により埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるＳｉＧｅ層が完全に歪緩和した半導体基板の製造方法を提供することができる。
（実施の形態３）
実施の形態１における、１段目の酸化工程後、２段目の酸化工程に移らず、図４で示す酸化膜７を５％未満の濃度のＨＦ溶液でエッチングを行い、しかる後に減圧ＣＶＤ炉などのＨＣｌガスを使用できるチャンバーに導入し、水素又は水素／ＨＣｌ混合ガスでの熱処理によって薄膜化を行っても良い。
その後、歪Ｓｉ層となる単結晶Ｓｉ層を同様に半導体製造装置である減圧ＣＶＤ等で成膜する。完成後の構造の断面図を図１１に示す。実施の形態２の場合と同様に、水素又は水素／ＨＣｌ混合ガスでの熱処理による薄膜化は、図１１のＳｉＧｅ層１１の膜厚ｉが５０ｎｍとなるように実施した。その際の条件は、温度が１１００℃で、水素流量６０ｓｌｍ，ＨＣｌ流量０．２ｓｌｍとし、１０〜２０ｎｍ／ｍｉｎのエッチング量となるように設定した。ＨＣｌによるエッチングと高温水素ベーク状態でのＳｉＧｅ表面のマイグレーション効果を狙ったものである。
【００２９】
図１１で表される構造のＳｉＧｅ層１１の緩和率は、エッチング前では９６％だが、エッチング後では９８％であり、エッチング後にも十分に緩和は保たれていることが確認できた。またＳｉＧｅ表面のマイグレーション効果で、ＡＦＭによるマイクロラフネス測定（スキャン長は２０μｍ□）では、エッチング後ＲＭＳ値が０．８ｎｍとなっていた。
以上より、本発明により埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるＳｉＧｅ層が完全に歪緩和した半導体基板の製造方法を提供することができる。
（実施の形態４）
実施の形態１における、１段目の酸化工程後、２段目の酸化工程に移らず、図４で示す酸化膜７がＳｉＧｅ層６上に被われたままの状態で、酸化膜ごとＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって薄膜化を行っても良い。
その後、歪Ｓｉ層となる単結晶Ｓｉ層を一般的な半導体製造装置である減圧ＣＶＤ等で成膜する。その際ＲＣＡ洗浄などの半導体製造用の洗浄を行い、表面を清浄化した後に、表面の自然酸化膜を除去するために１％未満のＨＦ溶液にてＨＦ−Ｄｉｐを行った後、成膜すると良い。完成後の構造の断面図を図１１に示す。上記ＣＭＰによる研磨は、実施の形態２同様、図１１のＳｉＧｅ層１１の膜厚ｉが５０ｎｍとなるように実施した。また研磨剤、研磨布は通常の熱酸化膜研磨で用いられる副資材を使用したが、酸化膜とＳｉＧｅ層界面で研磨レートが変化するため、その点を考慮しておく必要がある。
【００３０】
図１１で表される構造のＳｉＧｅ層１１の緩和率は、研磨前・研磨後ともに９０％以上である、研磨前後で十分に緩和されていることが確認できた。また研磨前の図４における酸化膜７を５％未満のＨＦ溶液で除去した後のＡＦＭによるマイクロラフネス測定（スキャン長は２０μｍ□）では、ＲＭＳ値が１．３ｎｍであったが、研磨後では０．５ｎｍまで低減できていた。
以上より、本発明により埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるＳｉＧｅ層が完全に歪緩和した半導体基板の製造方法を提供することができる。
【００３１】
【発明の効果】
本願発明は埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるＳｉＧｅ層が完全に歪緩和した半導体基板の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の歪みシリコンＳＯＩ基板の断面図。
【図２】ＳｉＧｅ系の状態図。
【図３】膜厚とＧｅ濃度を含む関係式を示す図。
【図４】図７及び図３に示す設定値の関係から導き出される酸化後の構造の断面図。
【図５】２段目の酸化後の構造の断面図。
【図６】膜厚とＧｅ濃度を含む関係式を示す図。
【図７】エピタキシャル成長後の半導体基板の模式図。
【図８】図１の歪みシリコンＳＯＩ構造のＳＩＭＳ分析結果を示す図。
【図９】Ｇｅ組成値に対するＳｉＧｅ層の緩和率を示す図。
【図１０】ＡＦＭによるマイクロラフネス像を示す図。
【図１１】本発明の半導体基板の完成後の構造の断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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