(57)【要約】【課題】  電源ラインの配線抵抗が小さな半導体装置を提供する。【解決手段】  このＤＲＡＭチップでは、ポリシリコン配線層（ｐ−Ｓｉ）で外部接地電位ｅｘｔ．ＶＳＳのライン３を形成し、第１および第２のアルミ配線層（Ａｌ１，Ａｌ２）で外部電源電位ｅｘｔ．ＶＣＣのライン４，５を形成する。したがって、第１のアルミ配線層（Ａｌ１）で外部接地電位ｅｘｔ．ＶＳＳのライン７６を形成し、第２のアルミ配線層（Ａｌ２）で外部電源電位ｅｘｔ．ＶＣＣのライン７７を形成していた従来に比べ、外部電源電位ｅｘｔ．ＶＣＣのラインの配線抵抗値の低減化を図ることができる。【選択図】        図２
2004363624.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された半導体装置であって、
前記半導体基板の表面に形成され、容量素子として用いられるＭＯＳトランジスタ、
前記半導体基板の上方に形成され、前記ＭＯＳトランジスタのソース領域およびドレイン領域に第１の電源電位を与えるための第１の電源配線、
前記第１の電源配線の上方に形成され、前記ＭＯＳトランジスタのゲート電極に前記第１の電源電位と異なる第２の電源電位を与えるための第２の電源配線、および
前記第２の電源配線の上方に該第２の電源配線と並行に形成され、前記第２の電源配線に接続される第３の電源配線を備える、半導体装置。
【請求項２】
さらに、外部電源電圧を降圧して内部電源電圧を生成し、該内部電源電圧を前記第２および第３の電源配線のうちの少なくとも一方と前記第１の電源配線との間に与える降圧回路、および
前記第２および第３の電源配線のうちの少なくとも一方と前記第１の電源配線との間に接続される負荷回路を備える、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、特に、外部信号に従って予め定める動作を行なう内部回路を有する半導体装置、および半導体基板上に形成された半導体装置に関する。
【背景技術】
【０００２】
図６は、従来のダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）の構成を示すブロック図である。図６を参照して、このＤＲＡＭは、制御信号入力端子３１，３２，３４，４２、アドレス信号入力端子３３、データ信号入出力端子４１、電源端子３５〜３９、および接地端子４０を備える。また、このＤＲＡＭは、ＲＡＳバッファ４３、ＣＡＳバッファ４４、ＷＥバッファ４５、ＯＥバッファ４６、クロック発生回路４７、アドレスバッファ４８、ロウデコーダ４９、コラムデコーダ５０、メモリセルアレイ５１およびセンスアンプ＋入出力制御回路５２を備える。さらに、このＤＲＡＭは、プリアンプ５３、出力バッファ５４、データインバッファ５５、ライトドライバ５６、ＶＰＰ回路５７、センスアンプ用ＶＤＣ回路５８およびコラム系回路用ＶＤＣ回路５９を備える。
【０００３】
バッファ４３〜４６は、それぞれ制御信号入力端子３１，３２，３４，４２を介して外部から与えられた外部制御信号ｅｘｔ．／ＲＡＳ，ｅｘｔ．／ＣＡＳ，ｅｘｔ．／ＷＥ，ｅｘｔ．／ＯＥに応答して内部制御信号を生成する。クロック発生回路４７は、バッファ４３〜４６から与えられた内部制御信号に基づいて所定の動作モードを選択し、ＤＲＡＭ全体を制御する。
【０００４】
アドレスバッファ４８は、アドレス信号入力端子３３を介して外部から与えられる外部アドレス信号ｅｘｔ．Ａｄｄ．に応答して内部アドレス信号を生成し、その内部アドレス信号をロウデコーダ４９およびコラムデコーダ５０に選択的に与える。メモリセルアレイ５１は、ロウおよびコラム方向にマトリックス状に配列された複数のメモリセルＭＣと、各ロウに対応して設けられたワード線ＷＬと、各コラムに対応して設けられたビット線対ＢＬＰとを含む。
【０００５】
ロウデコーダ４９は、アドレスバッファ４８から与えられた内部アドレス信号に応答して、メモリセルアレイ５１のうちのいずれかのワード線ＷＬを選択する。選択されたワード線ＷＬには昇圧電位ＶＰＰが与えられ、そのワード線ＷＬに対応するメモリセルＭＣが活性化される。コラムデコーダ５０は、アドレスバッファ４８から与えられた内部アドレス信号に応答して、メモリセルアレイ５１のうちのいずれかのビット線対ＢＬＰを選択する。センスアンプ＋入出力制御回路５２は、コラムデコーダ５０によって選択されたビット線対ＢＬＰをグローバル信号入出力線対ＧＩＯの一端に接続する。すなわち、ロウデコーダ４９によって選択されたワード線ＷＬとコラムデコーダ５０によって選択されたビット線対ＢＬＰとの交差部に位置するメモリセルＭＣがグローバル信号入出力線対ＧＩＯの一端に接続される。
【０００６】
グローバル信号入出力線対ＧＩＯの他端は、プリアンプ５３およびライトドライバ５６に接続される。プリアンプ５３および出力バッファ５４は、読出動作時に、選択されたメモリセルＭＣからの読出データを増幅してデータ信号入出力端子４１に出力する。データインバッファ５５およびライトドライバ５６は、書込動作時に、データ信号入出力端子４１を介して外部から与えられたデータをグローバル信号入出力線対ＧＩＯを介して選択されたメモリセルＭＣに与える。
【０００７】
電源端子３５を介して外部から与えられた外部電源電位ｅｘｔ．ＶＣＣは、バッファ４３〜４６（図中Ｂ部）に与えられる。ＶＰＰ回路５７は、電源端子３６を介して外部から与えられた外部電源電位ｅｘｔ．ＶＣＣを昇圧してワード線ＷＬ用の昇圧電位ＶＰＰを生成する。ＶＤＣ回路５８は、電源端子３７を介して外部から与えられた外部電源電位ｅｘｔ．ＶＣＣを降圧して内部電源電位ｉｎｔ．ＶＣＣを生成し、その内部電位ｉｎｔ．ＶＣＣをセンスアンプ＋入出力制御回路５２に与える。ＶＤＣ回路５９は、電源端子３８を介して外部から与えられた外部電源電位ｅｘｔ．ＶＣＣを降圧して内部電源電位ｉｎｔ．ＶＣＣを生成し、その内部電源電位ｉｎｔ．ＶＣＣをコラム系の回路（図中Ａ部）に与える。電源端子３９を介して外部から与えられた外部電源電位ｅｘｔ．ＶＣＣは、出力バッファ５４に与えられる。接地端子４０を介して外部から与えられた外部接地電位ｅｘｔ．ＶＳＳは、ＤＲＡＭ全体に与えられる。
【０００８】
図７は、パッケージ内に組み込まれたＤＲＡＭチップ６０の構成を示す一部省略した平面図である。
【０００９】
図７において、図６のＤＲＡＭはＤＲＡＭチップ６０の表面に形成される。ＤＲＡＭチップ６０の中央部表面に複数のパッド（図ではＰ１〜Ｐ８のみが示される）が配列される。パッドＰ１，Ｐ３，Ｐ８は、それぞれ図６の電源端子３７，３９，３６を構成する。パッドＰ５，Ｐ６は、それぞれ図６の制御信号入力端子３１，３２を構成する。パッド７は、図６の電源端子３５，３８を構成する。
【００１０】
ＤＲＡＭチップ６０の上方に複数のリードフレーム（図では６１〜６５のみが示される）が配置される。リードフレーム６１は、基幹部６１ａと、基幹部６１ａの先端部から分岐された分岐部６１ｂとを含む。基幹部６１ａの基端部は図示しないパッケージのピンに接続され、その先端部はボンディングワイヤ６６によってパッドＰ１，Ｐ２に接続される。分岐部６１ｂの先端部はボンディングワイヤ６６によってパッドＰ３に接続される。リードフレーム６２〜６５の基端部はそれぞれ図示しないパッケージのピンに接続され、各々の先端部はそれぞれボンディングワイヤ６６によってパッドＰ５〜Ｐ８に接続される。外部電源電位ｅｘｔ．ＶＣＣおよび外部制御信号は、リードフレーム６１〜６５、ボンディングワイヤ６６およびパッドＰ１〜Ｐ８を介してＤＲＡＭに与えられる。
【００１１】
ＤＲＡＭの外部電源電位ｅｘｔ．ＶＣＣのラインと外部接地電位ｅｘｔ．ＶＳＳのラインとの間には、図８に示すように、ｎチャネルＭＯＳトランジスタ７０で構成されたノイズ除去用のキャパシタが設けられる。ｎチャネルＭＯＳトランジスタ７０のゲートはｅｘｔ．ＶＣＣのラインに接続され、そのソースおよびドレインは外部接地電位ｅｘｔ．ＶＳＳのラインに共通接続される。
【００１２】
図９（ａ）はＤＲＡＭチップ６０のｎチャネルＭＯＳトランジスタ７０を含む部分の構成を示す一部破断した平面図、図９（ｂ）は図９（ａ）のＹ−Ｙ′線断面図である。図９を参照して、ＤＲＡＭチップ６０のｐ型シリコン基板７１の表面にゲート酸化膜７２を介してゲート電極７３が形成される。ゲート電極７３の一方側にｎ型ソース領域７４が形成され、その他方側にｎ型ドレイン領域７５が形成されて、ｎチャネルＭＯＳトランジスタ７０が形成される。
【００１３】
シリコン基板７１の表面上方に絶縁層７８を介して外部接地電位ｅｘｔ．ＶＳＳのライン７６が設けられ、さらに上方に絶縁層７８を介して外部電源電位ｅｘｔ．ＶＣＣのライン７７が設けられる。外部接地電位ｅｘｔ．ＶＳＳのライン７６は第１のアルミ配線層（Ａｌ１）で形成され、外部電源電位ｅｘｔ．ＶＣＣのライン７７は第２のアルミ配線層（Ａｌ２）で形成される。外部電源電位ｅｘｔ．ＶＣＣのライン７７はコンタクトホール７９を介してｎチャネルＭＯＳトランジスタ７０のゲート電極７３に接続され、外部接地電位ｅｘｔ．ＶＳＳのライン７６はコンタクトホール８０，８１を介してｎチャネルＭＯＳトランジスタ７０のソース領域７４およびドレイン領域７５に接続される。
【００１４】
ｎチャネルＭＯＳトランジスタ７０のゲート電極７３に外部電源電位ｅｘｔ．ＶＣＣが与えられ、そのソース領域７４およびドレイン領域７５に外部接地電位ｅｘｔ．ＶＳＳが与えられるので、ｐ型シリコン基板７１表面のゲート酸化膜７２の下の領域にチャネルが形成され、ゲート電極７３とそのチャネルの間にキャパシタが形成される。
【００１５】
図１０は、図６の出力バッファ５４の構成を示す回路図である。図１０を参照して、この出力バッファ５４は、２つのインバータ８２，８３および出力回路８４を含む。インバータ８２は、内部電源電位ｉｎｔ．ＶＣＣのラインと外部接地電位ｅｘｔ．ＶＳＳのラインとの間に直列接続されたｐチャネルＭＯＳトランジスタ８５およびｎチャネルＭＯＳトランジスタ８６を含み、プリアンプ５３から出力された内部データ信号φｄの反転信号／φｄを生成する。インバータ８３は、内部電源電位ｅｘｔ．ＶＣＣのラインと外部接地電位ｅｘｔ．ＶＳＳのラインとの間に直列接続されたｐチャネルＭＯＳトランジスタ８７およびｎチャネルＭＯＳトランジスタ８８を含み、プリアンプ５３から出力された内部データ信号／φｄの反転信号φｄを生成する。
【００１６】
出力回路８４は２つのｎチャネルＭＯＳトランジスタ８９，９０を含む。ｎチャネルＭＯＳトランジスタ８９は、外部電源電位ｅｘｔ．ＶＣＣのラインとデータ信号入出力端子４１との間に接続され、そのゲートはインバータ８２の出力を受ける。ｎチャネルＭＯＳトランジスタ９０は、データ信号入出力端子４１と外部接地電位ｅｘｔ．ＶＳＳのラインとの間に接続され、そのゲートはインバータ８３の出力を受ける。
【００１７】
内部データ信号φｄが「Ｈ」レベルの場合は、インバータ８２，８３はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルを出力し、ｎチャネルＭＯＳトランジスタ８９が非導通となりｎチャネルＭＯＳトランジスタ９０が導通してデータ信号入出力端子４１は「Ｌ」レベルとなる。また、内部データ信号φｄが「Ｌ」レベルの場合は、インバータ８２，８３はそれぞれ「Ｈ」レベルおよび「Ｌ」レベルを出力し、ｎチャネルＭＯＳトランジスタ８９が導通しｎチャネルＭＯＳトランジスタ９０が非導通となってデータ信号入出力端子４１は「Ｈ」レベルとなる。
【００１８】
図１１はＤＲＡＭチップ６０の出力回路８４を含む部分の構成を示す一部破断した平面図である。図１１を参照して、ＤＲＡＭチップ６０の表面に複数（図では３つ）の出力回路８４が設けられる。複数の出力回路８４の上方に外部接地電位ｅｘｔ．ＶＳＳのライン９１と外部電源電位ｅｘｔ．ＶＣＣのライン９２が配置される。外部接地電位ｅｘｔ．ＶＳＳのラインと各出力回路８４はコンタクトホール９３によって接続される。外部電源電位ｅｘｔ．ＶＣＣのラインと各出力回路８４はコンタクトホール９４によって接続される。外部接地電位ｅｘｔ．ＶＳＳのライン９１の一端はパッドＰ０に接続され、パッドＰ０は外部接地電位ｅｘｔ．ＶＳＳを受ける。外部電源電位ｅｘｔ．ＶＣＣのライン９２は、一旦、外部接地電位ｅｘｔ．ＶＳＳのライン９１の下方を通ってパッドＰ３に接続される。
【００１９】
図１２（ａ）は図１１のクロスアンダー部（図中Ｃ部）の構成を示す拡大図、図１２（ｂ）は図１２（ａ）のＺ−Ｚ′線断面図である。第２のアルミ配線層（Ａｌ２）によって外部接地電位ｅｘｔ．ＶＳＳのライン９１および外部電源電位ｅｘｔ．ＶＣＣのライン９２が形成される。外部接地電位ｅｘｔ．ＶＳＳのライン９１の下方に、第１のアルミ配線層（Ａｌ１）によって外部接地電位ｅｘｔ．ＶＳＳのライン９１よりも幅が広い接続電極９５が形成され、接続電極９５の両端部がそれぞれコンタクトホール９６を介して外部電源電位ｅｘｔ．ＶＣＣのライン９２に接続される。
【００２０】
図１３は、ＶＤＣ回路５９の構成を示す回路図である。図１３を参照して、このＶＤＣ回路５９はｐチャネルＭＯＳトランジスタ９７およびオペアンプ９８を含む。ｐチャネルＭＯＳトランジスタ９７は、外部電源電位ｅｘｔ．ＶＣＣのラインと内部電源電位ｉｎｔ．ＶＣＣのラインとの間に接続され、そのゲートはオペアンプ９８の出力を受ける。オペアンプ９８の非反転入力端子は基準電位ＶＲＥＦ（ＶＲＥＦ＜ＶＣＣ）を受け、その反転入力端子は内部電源電位ｉｎｔ．ＶＣＣのラインに接続される。オペアンプ９８は、内部電源電位ｉｎｔ．ＶＣＣが基準電位ＶＲＥＦに一致するようにｐチャネルＭＯＳトランジスタ９７のゲート電位を制御する。
【００２１】
図１４は、ＤＲＡＭチップ６０のＶＤＣ回路５９を含む部分の構成を示す一部破断した平面図である。
【００２２】
図１４を参照して、ＤＲＡＭチップ６０の表面にＶＤＣ回路５９が設けられる。ＶＤＣ回路５９の上方に外部電源電位ｅｘｔ．ＶＣＣのライン１００と外部接地電位ｅｘｔ．ＶＳＳのライン１０１と内部電源電位ｉｎｔ．ＶＣＣのライン１０２とが配置される。外部電源電位ｅｘｔ．ＶＣＣの１００、外部接地電位ｅｘｔ．ＶＳＳのライン１０１および内部電源電位ｉｎｔ．ＶＣＣのライン１０２は、それぞれコンタクトホール１０３，１０４，１０５を介してＶＤＣ回路５９に接続される。外部電源電位ｅｘｔ．ＶＣＣのライン１００の一端はパッドＰ７に接続される。外部電源電位ｅｘｔ．ＶＣＣのライン１００と内部電源電位ｉｎｔ．ＶＣＣのライン１０２とは互いに交差している。外部接地電位ｅｘｔ．ＶＳＳのライン１０１は、一旦、ライン１００，１０２の下方を通ってパッドＰ０に接続される。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
従来のＤＲＡＭは以上のように構成されていたので、次のような問題があった。
【００２４】
第１に、図１０において内部データ信号φｄ，／φｄが切換わるとき、出力回路８４のｎチャネルＭＯＳトランジスタ８９，９０が両方とも導通し、パッドＰ３の電位が一時的に低下する。この一時的な電位低下は電源ノイズとして図７のパッドＰ３からリードフレーム６１を介して他のパッドＰ１，Ｐ２に伝わり、ＶＤＣ回路５８などが誤動作を起こすという問題があった。
【００２５】
図１５に示すように、パッドＰ１，Ｐ２とパッドＰ３のそれぞれにリードフレーム１１０，１１１を設けてパッドＰ３からパッドＰ１，Ｐ２に電源ノイズが伝わるのを防止することも考えられるが、パッケージのピン数が増大してしまう。
【００２６】
第２に、ＶＤＣ回路５９とバッファ４３〜４６が同じパッドＰ７から外部電源電位ｅｘｔ．ＶＣＣを受けていたので、ＶＤＣ回路５９の電源ノイズによってバッファ４３〜４６が誤動作を起こしたり、逆にバッファ４３〜４６の電源ノイズによってＶＤＣ回路５９が誤動作を起こすという問題があった。
【００２７】
第３に、図９において第２のアルミ配線層（Ａｌ２）のみによって外部電源電位ｅｘｔ．ＶＣＣのラインが形成されていたので、外部電源電位ｅｘｔ．ＶＣＣのラインの配線抵抗が高かった。
【００２８】
第４に、電源ラインに図１１および図１４で示したようなクロスアンダー部Ｃ，Ｄがあったので、電源ラインの配線抵抗が高かった。
【００２９】
それゆえに、この発明の主たる目的は、電源ラインの配線抵抗が小さな半導体装置を提供することである。
【課題を解決するための手段】
【００３０】
この発明に係る半導体装置は、半導体基板上に形成された半導体装置であって、半導体基板の表面に形成され、容量素子として用いられるＭＯＳトランジスタ、半導体基板の上方に形成され、ＭＯＳトランジスタのソース領域およびドレイン領域に第１の電源電位を与えるための第１の電源配線、第１の電源配線の上方に形成され、ＭＯＳトランジスタのゲート電極に第１の電源電位と異なる第２の電源電位を与えるための第２の電源配線、および第２の電源配線の上方にその第２の電源配線と並行に形成され、第２の電源配線に接続される第３の電源配線を備えたものである。
【００３１】
好ましくは、さらに、外部電源電圧を降圧して内部電源電圧を生成し、その内部電源電圧を第２および第３の電源配線のうちの少なくとも一方と第１の電源配線との間に与える降圧回路、および第２および第３の電源配線のうちの少なくとも一方と第１の電源配線との間に接続される負荷回路が設けられる。
【発明の効果】
【００３２】
この発明に係る半導体装置では、容量素子として用いられるＭＯＳトランジスタの上方に第１ないし第３の電源配線が設けられ、第２および第３の電源配線は互いに接続される。そして、第２および第３の電源配線と、第１の電源配線とで電源電圧が供給される。したがって、２つの電源配線のみで電源電圧が供給されていた従来に比べ、電源配線の配線抵抗が低減化される。
【００３３】
好ましくは、第２および第３の電源配線と、第１の電源配線との間に降圧回路で生成された内部電源電圧が与えられる。このため、降圧回路と負荷回路の間の電圧降下を小さく抑えることができ、かつ降圧回路の発振を防止できる。
【発明を実施するための最良の形態】
【００３４】
［実施の形態１］
図１は、この発明の実施の形態１によるＤＲＡＭの構成を示す一部省略した平面図であって、図７と対比される図である。
【００３５】
図１を参照して、このＤＲＡＭが従来のＤＲＡＭと異なる点は、リードフレーム６１がリードフレーム２で置換されている点と、チップ１の表面にパッドＰ７′が新たに設けられている点である。
【００３６】
リードフレーム２は基端部２ｃと、その基端部２ｃから分岐された２つの分岐部２ａ，２ｂとを含む。基端部２ｃは図示しないパッケージのピンに接続される。分岐部２ａの先端部はボンディングワイヤ６６によってパッドＰ１，Ｐ２に接続される。分岐部２ｂの先端部はボンディングワイヤ６６によってパッドＰ３に接続される。
【００３７】
パッドＰ７は図６のバッファ４３〜４６用の電源端子３５を構成し、パッドＰ７′は図６のＶＤＣ回路５９用の電源端子３８を構成する。リードフレーム６４の基端部は図示しないパッケージのピンに接続され、その先端部はボンディングワイヤ６６によってパッドＰ７，Ｐ７′に接続される。すなわち、バッファ４３〜４６とＶＤＣ回路５９は、それぞれ別のパッドＰ７，Ｐ７′から外部電源電位ｅｘｔ．ＶＣＣを受ける。パッドＰ７とバッファ４３〜４６の間の外部電源電位ｅｘｔ．ＶＣＣのラインと、パッドＰ７′とＶＤＣ回路５９の間の外部電源電位ｅｘｔ．ＶＣＣのラインと、パッドＰ８とＶＰＰ回路５７の間の外部電源電位ｅｘｔ．ＶＣＣのラインとは、互いに絶縁されている。他の構成は図６〜図４で示した従来のＤＲＡＭと同じであるので説明は省略される。
【００３８】
この実施の形態では、リードフレーム２が基端部２ｃから分岐されているので、出力バッファ５４で発生した電源ノイズはインピーダンスがより低いチップ外部に流出し、分岐部２ａを介してＶＤＣ回路５８などに回り込むことがない。このため、データ出力時の電源ノイズによるＤＲＡＭの誤動作が防止される。
【００３９】
また、バッファ４３〜４６とＶＤＣ回路５９がそれぞれ別の電源パッドＰ７とＰ７′に接続されるので、バッファ４３〜４６とＶＤＣ回路５９が同じ電源パッドＰ７に接続されていた従来に比べ、一方で発生した電源ノイズは他方に伝わりにくくなる。このため、電源ノイズによるＤＲＡＭの誤動作は防止される。
【００４０】
なお、この実施の形態では、リードフレーム２，６２〜６５とパッドＰ１〜Ｐ８がボンディングワイヤ６６で接続されていたが、ボンディングワイヤ６６を用いずにリードフレーム２，６２〜６５とパッドＰ１〜Ｐ８を直接接続してもよい。
【００４１】
また、この実施の形態では、この発明がリードフレーム２，６２〜６５がチップ１上に配置されるいわゆるリードオンチップ（ＬＯＣ）構成に適用された場合について説明したが、この発明がリードオンチップ構成以外の構成に適用された場合でも同じ効果が得られることは言うまでもない。
【００４２】
［実施の形態２］
図２（ａ）は、この発明の実施の形態２によるＤＲＡＭチップ２５のｎチャネルＭＯＳトランジスタ７０を含む部分の構成を示す一部破断した平面図であって、図９（ａ）と対比される図、図２（ｂ）は図２（ａ）のＸ−Ｘ′線断面図である。
【００４３】
図２を参照して、このＤＲＡＭチップ２５では、シリコン基板７１の表面のｎチャネルＭＯＳトランジスタ７０の上方に絶縁層６を介して外部接地電位ｅｘｔ．ＶＳＳのライン３が形成され、さらに上方に絶縁層６を介して外部電源電位ｅｘｔ．ＶＣＣのライン４が形成され、さらに上方に絶縁層６を介して外部電源電位ｅｘｔ．ＶＣＣのライン５が形成される。外部接地電位ｅｘｔ．ＶＳＳのライン３はポリシリコン配線層（ｐ−Ｓｉ）で形成され、外部電源電位ｅｘｔ．ＶＣＣのライン４は第１のアルミ配線層（Ａｌ１）で形成され、外部電源電位ｅｘｔ．ＶＣＣのライン５は第２のアルミ配線層（Ａｌ２）で形成される。外部接地電位ｅｘｔ．ＶＳＳのライン３はコンタクトホール７，８を介してｎチャネルＭＯＳトランジスタのソース領域７４およびドレイン領域７５に接続され、外部電源電位ｅｘｔ．ＶＣＣのライン４はコンタクトホール９を介してｎチャネルＭＯＳトランジスタ７０のゲート電極７３に接続され、外部電源電位ｅｘｔ．ＶＣＣのライン５はコンタクトホール１０を介して外部電源電位ｅｘｔ．ＶＣＣのライン４に接続される。
【００４４】
この実施の形態では、ポリシリコン配線層（ｐ−Ｓｉ）で外部接地電位ｅｘｔ．ＶＳＳのライン３を形成し、第１および第２のアルミ配線層（Ａｌ１，Ａｌ２）で外部電源電位ｅｘｔ．ＶＣＣのライン４，５を形成したので、第１のアルミ配線層（Ａｌ１）で外部接地電位ｅｘｔ．ＶＳＳのライン７６を形成し、第２のアルミ配線層（Ａｌ２）で外部電源電位ｅｘｔ．ＶＣＣのライン７７を形成していた従来に比べ、外部電源電位ｅｘｔ．ＶＣＣのラインの配線抵抗値の低減化を図ることができる。このため、外部電源電位ｅｘｔ．ＶＣＣのラインの配線抵抗による外部電源電位ｅｘｔ．ＶＣＣの電圧降下を小さく抑えることができる。
【００４５】
［実施の形態３］
図３は、この発明の実施の形態３によるＤＲＡＭの要部を示す回路ブロック図である。
【００４６】
図３を参照して、このＤＲＡＭは、ＶＤＣ回路５９、ｎチャネルＭＯＳトランジスタ７０で構成されるキャパシタおよび負荷回路１１を備える。ＶＤＣ回路５９は図６および図１３で示した回路であり、負荷回路１１は図６のコラム系回路（図６中Ａ部）を表わしている。ＶＤＣ回路５９で生成された内部電源電位ｉｎｔ．ＶＣＣは、内部電源電位ｉｎｔ．ＶＣＣのラインを介して負荷回路１１に与えられる。内部電源電位ｉｎｔ．ＶＣＣのラインと外部接地電位ｅｘｔ．ＶＳＳのラインとの間にｎチャネルＭＯＳトランジスタ７０で構成されたキャパシタが設けられる。
【００４７】
ＶＤＣ回路５９と負荷回路１１の間の内部電源電位ｉｎｔ．ＶＣＣのラインおよび外部接地電位ｅｘｔ．ＶＳＳのラインは、図２と同様に構成される。すなわち、外部接地電位ｅｘｔ．ＶＳＳのラインはポリシリコン配線層（ｐ−Ｓｉ）で構成され、内部電源電位ｉｎｔ．ＶＣＣのラインは第１および第２のアルミ配線層（Ａｌ１，Ａｌ２）で構成される。
【００４８】
この実施の形態でも、実施の形態２と同じ効果が得られる。
【００４９】
また、内部電源電位ｉｎｔ．ＶＣＣのラインと外部接地電位ｅｘｔ．ＶＳＳのラインとの間にｎチャネルＭＯＳトランジスタ７０で構成されたキャパシタを設けたので、ＶＤＣ回路５９の負荷を適度に大きくすることができＶＤＣ回路５９が発振するのを防止することができる。
【００５０】
［実施の形態４］
図４は、この発明の実施の形態４によるＤＲＡＭチップ２６の出力回路８４を含む部分の構成を示す一部破断した平面図であって、図１１と対比される図である。
【００５１】
図４を参照して、このＤＲＡＭチップ２６が図１１のＤＲＡＭチップ６０と異なる点は、クロスアンダー部（図１１中Ｃ部）がない点である。すなわち、ＤＲＡＭチップ２６表面の出力回路８４の上方に外部接地電位ｅｘｔ．ＶＳＳのライン１２および外部電源電位ｅｘｔ．ＶＣＣのライン１３が並行に配置される。外部接地電位ｅｘｔ．ＶＳＳのライン１２の一端はパッドＰ０に接続され、外部電源電位ｅｘｔ．ＶＣＣのライン１３の一端はパッドＰ３に接続される。外部接地電位ｅｘｔ．ＶＳＳのライン１２はコンタクトホール１４を介して出力回路８４に接続され、外部電源電位ｅｘｔ．ＶＣＣのライン１３はコンタクトホール１５を介して出力回路８４に接続される。外部接地電位ｅｘｔ．ＶＳＳのライン１２と外部電源電位ｅｘｔ．ＶＣＣのライン１３とは全く交差しない。
【００５２】
この実施の形態では、外部接地電位ｅｘｔ．ＶＳＳのライン１２と外部電源電位ｅｘｔ．ＶＣＣのライン１３は全く交差しないので、外部接地電位ｅｘｔ．ＶＳＳのライン９１と外部電源電位ｅｘｔ．ＶＣＣのライン９２が互いに交差していた従来に比べ、電源ラインの配線抵抗の低減化が図られる。このため、電源ラインの配線抵抗による電圧降下が小さく抑えられる。
【００５３】
［実施の形態５］
図５は、この発明の実施の形態５によるＤＲＡＭチップ２７のＶＤＣ回路５９を含む部分の構成を示す一部破断した平面図であって、図１４と対比される図である。
【００５４】
図５を参照して、このＤＲＡＭチップ２７が図１４のＤＲＡＭチップ６０と異なる点はクロスアンダー部（図１４中Ｄ部）がない点である。すなわち、ＤＲＡＭチップ２７表面のＶＤＣ回路５９の上方に外部電源電位ｅｘｔ．ＶＣＣのライン１６、外部接地電位ｅｘｔ．ＶＳＳのライン１７および内部電源電位ｉｎｔ．ＶＣＣのライン１８が配置される。外部電源電位ｅｘｔ．ＶＣＣのライン１６の一端はパッドＰ７′に接続され、外部接地電位ｅｘｔ．ＶＳＳのライン１７の一端はパッドＰ０に接続される。外部電源電位ｅｘｔ．ＶＣＣのライン１６、外部接地電位ｅｘｔ．ＶＳＳのライン１７および内部電源電位ｉｎｔ．ＶＣＣのライン１８は、それぞれコンタクトホール１９，２０，２１を介してＶＤＣ回路５９に接続される。３つのライン１６と１７と１８は全く交差しない。
【００５５】
この実施の形態では、３つのライン１６と１７と１８は全く交差しないので、３つのライン１００と１０１と１０２が互いに交差していた従来に比べ、電源ラインの配線抵抗が低減化される。このため、電源ラインの配線抵抗による電圧降下が小さく抑えられる。
【００５６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５７】
【図１】この発明の実施の形態１によるＤＲＡＭの構成を示す一部省略した平面図である。
【図２】この発明の実施の形態２によるＤＲＡＭチップのｎチャネルＭＯＳトランジスタ７０を含む部分の構成を示す一部破断した図である。
【図３】この発明の実施の形態３によるＤＲＡＭの要部の構成を示す回路ブロック図である。
【図４】この発明の実施の形態４によるＤＲＡＭチップの出力回路８４を含む部分の構成を示す一部破断した平面図である。
【図５】この発明の実施の形態５によるＤＲＡＭチップのＶＤＣ回路５９を含む部分の構成を示す一部破断した平面図である。
【図６】従来のＤＲＡＭの構成を示す回路ブロック図である。
【図７】図６に示したＤＲＡＭを含むＤＲＡＭチップの構成を示す一部省略した平面図である。
【図８】図７に示したＤＲＡＭチップに含まれるｎチャネルＭＯＳトランジスタ７０で構成されるキャパシタを示す回路図である。
【図９】図７に示したＤＲＡＭチップのｎチャネルＭＯＳトランジスタ７０で構成されるキャパシタを含む部分の構成を示す一部破断した図である。
【図１０】図６に示した出力バッファ５４の構成を示す回路図である。
【図１１】図７に示したＤＲＡＭチップの出力回路８４を含む部分の構成を示す一部破断した平面図である。
【図１２】図１１に示したクロスアンダー部の構成を示す拡大図である。
【図１３】図６に示したＶＤＣ回路５９の構成を示す回路図である。
【図１４】図７に示したＤＲＡＭチップのＶＤＣ回路５９を含む部分の構成を示す一部破断した平面図である。
【図１５】従来の他のＤＲＡＭチップの構成を示す一部省略した平面図である。
【符号の説明】
【００５８】
１，２５〜２７，６０  ＤＲＡＭチップ、２，６１〜６５，１１０，１１１  リードフレーム、３，１２，１７，７６，９１，１０１  外部接地電位ｅｘｔ．ＶＳＳのライン、４，１３，１６，７７，９２，１００  外部電源電位ｅｘｔ．ＶＣＣのライン、６，７８  絶縁層、７，８，９，１０，１４，１５，１９〜２１，７９〜８１，９３，９４，９６，１０４，１０５  コンタクトホール、１１  負荷回路、１８  内部電源電位ｉｎｔ．ＶＣＣのライン、３１，３２，３４，４２  制御信号入力端子、３３  アドレス信号入力端子、３５〜３９  電源端子、４０  接地端子、４１  データ信号入出力端子、４３  ＲＡＳバッファ、４４  ＣＡＳバッファ、４５  ＷＥバッファ、４６  ＯＥバッファ、４７  クロック発生回路、４８  アドレスバッファ、４９  ロウデコーダ、５０  コラムデコーダ、５１  メモリセルアレイ、５２  センスアンプ＋入出力制御回路、５３  プリアンプ、５４  出力バッファ、５５  データインバッファ、５６  ライトドライバ、５７  ＶＰＰ回路、５８，５９  ＶＤＣ回路、７０，８６，８８，９０  ｎチャネルＭＯＳトランジスタ、７１  ｐ型シリコン基板、７２  ゲート酸化膜、７３  ゲート電極、７４  ｎ型ソース領域、７５  ｎ型ドレイン領域、８２，８３  インバータ、８４  出力回路、８５，８７  ｐチャネルＭＯＳトランジスタ、９８  オペアンプ、Ｐ０〜Ｐ８  パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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