(57)【要約】　　　（修正有）【課題】表面にソルダーレジストが配設されたビルドアップ型等の多層配線基板であって、半導体チップをフリップチップ方式で搭載する際に、表面のソルダーレジストとアンダーフィル材との密着性を十分にすることができる多層配線基板を提供する。【解決手段】本発明の多層配線基板は、表面にソルダーレジスト１２が配設された、フリップチップ方式にて半導体チップ２０を搭載するためのパッケージ用の多層配線基板１０であって、前記表面のソルダーレジストは、フォトソルダーレジストを大気中で、露光、現像の処理を行い、その表面をマットな凹凸のある状態としたものである。また、本発明のフリップチップ方式の半導体パッケージは、上記の多層配線基板を、フリップチップ方式にて半導体チップを搭載するための半導体パッケージ用の多層配線基板としている。【選択図】　図１
2004140089.tif 000002
【特許請求の範囲】
【請求項１】
表面にソルダーレジストが配設された、フリップチップ方式にて半導体チップを搭載するためのパッケージ用の多層配線基板であって、
前記表面のソルダーレジストは、フォトソルダーレジストを大気中で、露光、現像の処理を行い、その表面をマットな凹凸のある状態としたものであることを特徴とする多層配線基板。
【請求項２】
請求項１において、多層配線基板が、コア基材に絶縁層と配線層とが交互に積層され、表面にソルダーレジストが配設されたビルドアップ型の多層配線基板であることを特徴とする多層配線基板。
【請求項３】
請求項１ないし２に記載の多層配線基板を、フリップチップ方式にて半導体チップを搭載するための半導体パッケージ用の配線基板としたことを特徴とするフリップチップ方式の半導体パッケージ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表面にソルダーレジストが配設された多層配線基板に関し、特に、フリップチップ方式にて半導体チップを搭載するパッケージに用いられる多層配線基板に関する。
【０００２】
【従来の技術】
近年、電子機器の益々の小型化や軽量化に対応する為、多層のプリント基板（以下、多層配線基板とも言う）においては、従来の貼り合わせ型のプリント基板に比べて、微細な配線パターンを高密度に収容できるものとして、コア材に絶縁層、配線層を順に積層形成していくビルドアップ方式のプリント基板であるビルドアップ型の多層配線基板（以下ビルドアップ基板とも言う）が、各種開発されており、その作製法も種々である。
配線部の形成については、配線部をエッチング形成するサブトラックティブ法、配線部をめっき形成するアディティブ法（フルアディティブ法、セミアディティブ法を含む）等があり、また、ビア部の形成については、感光性絶縁樹脂をフォトプロセスにより孔開けして形成するフォトビアプロセス法、レーザにより孔開けして形成するレーザビアプロセス法等がある。
このようなビルドアップ基板によれば、従来の貼り合わせ型基板の配線が、通常、配線／間隙＝５０／５０μｍ　程度であったのに対し、２５／２５μｍ　程度に微細化することが可能となった。
また、ビルドアップ基板は、配線の微細化だけでなく、従来の貼り合わせ型基板で用いられていた貫通スルーホール（Ｔ／Ｈ）を不要とする貫通Ｔ／Ｈレスを可能としている。
技術の進歩により、１層当りの厚さは薄くなっているが、積層数が数十層になる例もあり、数ｃｍ以上の総厚になることがある。
【０００３】
ここで、１例として、サブトラックティブ法による配線部形成、レーザビアプロセス法によるビア部形成による、ビルドアップ基板の作製例を図４に基づいて簡単に説明しておく。
先ず、内層パターン（内層配線パターンとも言う）３１２、３１３を配設したコア基板３１０の両面に、それぞれ、熱硬化樹脂からなる絶縁層３２０、３２１を介して、銅箔３２５、３２６を積層し、銅箔３２５、３２６のビア形成部をフォトエッチング法により孔開けする。（図４（ａ））
絶縁層３２０、３２１としては、優れた電気絶縁性とともに適度の強度を有するものが好ましく、例えば、エポキシ系絶縁樹脂、ポリイミド系絶縁樹脂、アクリル系絶縁樹脂等の材料が用いられる。
絶縁層３２０、３２１の厚みは、この層の下層の内層パターン（内層配線パターンとも言う）３１２、３１３を完全に被膜できる厚さであればよく、通常は、２５μｍ〜５０μｍの範囲である。
コア基板３１０のコア材である絶縁基材３１１としては、エポキシ系絶縁樹脂、ポリイミド系絶縁樹脂、ビスマレイド・トリアジン系樹脂、ポリフェニレンエーテル樹脂、フッ素樹脂等をガラスクロスやアラミド繊維等で強化したもの等が用いられる。
銅箔３２５、３２６としては、電解銅箔、圧延銅箔等の、厚み３μｍ〜７５μｍのものが一般には使用される。
次いで、孔開けされた銅箔３２５、３２６の孔部３２５ａ、３２６ａよりも大きな径のレーザビーム３４０を照射して、絶縁層３２０、３２１を孔開けする。（図４（ｂ））
レーザビーム３４０の照射エネルギーを調整することで、絶縁層３２０、３２１のみを除去し、貫通する。（図４（ｃ））
レーザビーム３４０としては、通常、ＣＯ２　レーザ、ＹＡＧレーザ等が用いられる。
これにより、内層パターン３１２、３１３に達する孔部３５０、３５５が形成される。
次いで、無電解、電解により銅めっき層３６０を形成する。（図４（ｄ））
次いで、フォトエッチング法により、所定領域をエッチング除去する。（図４（ｅ））
ドライフィルムレジスト等を用い、レジスト被膜処理を行ない、所定のパターン露光、現像を行ない、銅メッキ層上にレジストパターンを形成し、このレジストパターンを耐エッチングマスクとして、通常は、塩化第二鉄溶液により、スプレーにてエッチングを行なう。
そして、エッチング後に、レジストの除去、必要に応じ洗浄処理等を行なっておく。
これにより、所望のビア部３７０、３７１、配線部３８０、３８１が形成される。
同様に、配線部３８０、３８１の形成、ビア部３７０、３７１の形成を、更に、繰り返すことにより、更に多層に配線層を形成することができる。
【０００４】
このようにして、配線部の形成、ビア部の形成を行ない目的の多層配線を形成後、通常、図５（ａ）に示すように、ソルダーレジスト４１０を表面部に配設しておく。
この際、多層配線基板に半導体素子を半田接合して搭載するためのパッドを形成する位置に、ソルダーレジスト４１０には開口４１５を配設しておく。
図５（ａ）のパッド部（Ｆ１部に相当）を、図５（ａ）の太線矢印からみた状態を拡大して示したのが図５（ｂ）である。
Ｃｕ層（３６０と３６１）は、パッド部を形成するためのベース基材である。次いで、更に、ソルダーレジストの開口４１５のＣｕ層（３６０と３６１）の表面上に、Ｃｕ層（３６０と３６１）と半田との間のバリア層となるバリア性のめっき層を配設して、パッドが形成される。（図５（ｃ））。
バリア層としては、通常、Ｃｕ層（３６０と３６１）上に、順に無電解めっきにてＮｉめっき層４２１、Ａｕめっき層４２２を配設するが、給電用の配線層を設けておき、電解Ｎｉめっき、電解Ａｕめっきにて、Ｎｉめっき層４２１、Ａｕめっき層４２２を配設する場合もある。
図５（ｃ）に示すものは、パッド領域がソルダーレジスト３１０にて決められていないＮＳＭＤ（ｎｏｎ−ｓｏｌｄｅｒ　　ｍａｓｋ　ｄｉｆｉｎｄｅｄ）タイプのものであるが、図６（ａ）に示すような、パッド領域がソルダーレジスト３１０にて決められているＳＭＤ（ｓｏｌｄｅｒ　　ｍａｓｋ　ｄｉｆｉｎｄｅｄ）タイプのものも、同様にして、作製される。
【０００５】
ソルダーレジスト３１０は、ソルダリング工程で半田が不必要に付着するのを防ぐ保護具として、また永久マスクとして機能するものである。
従来、ソルダーレジストとしては、熱硬化性型のものが多く用いられ、これをスクリーン印刷で、パターンニングするのが一般的であったが、近年、配線基板の高密度化に伴ない、フォトソルダーレジストを用いて写真法でパターンニングするようになってきた。
特に、半導体チップをマザーボードに搭載する際のインターポーザとして用いられる半導体パッケージ用の配線基板の場合は、フォトソルダーレジストを用い、これを永久マスクとしていた。
一方、最近の半導体デバイスの性能向上に伴なう要求として、半導体チップをフェースダウン構造にてマザーボード等の配線回路基板に実装するフリップチップ方式が注目されており、インターポーザとして用いられる半導体パッケージ用の配線基板に半導体チップをフリップチップ方式で実装することも行われるようになってきた。
このような、半導体パッケージ用の配線基板に、半導体チップをフェースダウン構造にてフリップチップ方式で搭載する際、通常、半導体チップと半導体パッケージ用の配線基板との空隙にアンダーフィルと呼ばれる液状樹脂材料を充填し硬化させて樹脂硬化体を形成し、電気接続部に集中する応力を該樹脂硬化体にも分散させることにより接続信頼性を向上させる方法が採られている。
しかし、半導体パッケージ用の配線基板表面のソルダーレジストとアンダーフィル材との密着性が十分でなく、アンダーフィルの機能が十分に果たせないという問題があった。
【０００６】
尚、フリップチップとはベアチップにＡｕや半田のバンプという接続突起をつけたもので、多ピンで高周波特性や小型化から端子は、一般に、エリアアレイ状で、実装性も狭ピッチが採用されている。
フリップチップ法はＩＢＭにより１９６３年に実用化された方法で、フリップチップのバンプを介して回路基板の配線電極と接続するもので、チップマウウントと電気的接続とを一度に行なうため、チップのピン数が増えても組み立てに要する時間が増えず、多ピン対応に優れた接続方式と言える。
例えば、図６（ａ）に示すような、配線基板のパッド領域がソルダーレジスト３１０にて決められているＳＭＤ（ｓｏｌｄｅｒ　　ｍａｓｋ　ｄｉｆｉｎｄｅｄ）タイプのものは、図６（ｂ）のように接続される。
【０００７】
【特許文献１】
特開平９−１６０２３７号公報
【０００８】
【発明が解決しようとする課題】
上記のように、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化により、コア基材に絶縁層と配線層とが交互に積層され、表面にソルダーレジストが配設されたビルドアップ型等の多層配線基板が、半導体チップをマザーボードに搭載する際のインターポーザとしての半導体パッケージ用の配線基板として用いられ、半導体チップをフェースダウン構造にてフリップチップ方式で搭載する場合、多層配線基板表面のソルダーレジストとアンダーフィル材との密着性が十分でなく、アンダーフィル材の機能が十分に果たせないという問題があり、この対応が求められていた。
本発明は、これに対応するもので、具体的には、表面にソルダーレジストが配設されたビルドアップ型等の多層配線基板であって、半導体チップをフリップチップ方式で搭載する際に、表面のソルダーレジストとアンダーフィル材との密着性を十分にすることができる多層配線基板を提供しようとするものである。
【０００９】
【課題を解決するための手段】
本発明の多層配線基板は、表面にソルダーレジストが配設された、フリップチップ方式にて半導体チップを搭載するためのパッケージ用の多層配線基板であって、前記表面のソルダーレジストは、フォトソルダーレジストを大気中で、露光、現像の処理を行い、その表面をマットな凹凸のある状態としたものであることを特徴とするものである。
そして、上記において、多層配線基板が、コア基材に絶縁層と配線層とが交互に積層され、表面にソルダーレジストが配設されたビルドアップ型の多層配線基板であることを特徴とするものである。
【００１０】
本発明のフリップチップ方式の半導体パッケージは、請求項１ないし２に記載の多層配線基板を、フリップチップ方式にて半導体チップを搭載するための半導体パッケージ用の多層配線基板としたことを特徴とするものである。
言うまでもなく、本発明のフリップチップ方式の半導体パッケージの多層配線基板は、半導体チップをマザーボードないしドーターボード等の配線回路基板に搭載する際のインターポーザとしての機能を有するものである。
【００１１】
【作用】
本発明の多層配線基板は、このような構成にすることにより、表面にソルダーレジストが配設された、フリップチップ方式にて半導体チップを搭載するための半導体パッケージ用の多層配線基板で、半導体チップをフリップチップ方式で、該多層配線基板に搭載する際に、表面のソルダーレジストとアンダーフィル材との密着性を十分にすることができる多層配線基板の提供を可能としている。
詳しくは、フォトソルダーレジストを大気中で露光現像し、酸素阻害を起こさせ、その表面をマットな凹凸のある状態として、表面にソルダーレジストを形成していることにより、半導体チップをフリップチップ方式で搭載する際に、表面のソルダーレジストとアンダーフィル材との密着性を十分にすることができるものとしている。
凹凸は表面粗さＲａは、０．　０１μｍ〜１μｍであることが好ましく、０．　０１μｍより小さい場合にはソルダーレジストとアンダーフィル材との密着性の効果を得ることができず、１μｍより大きい場合にはその現像時に現像液中のＮａイオンが入り込み易くなり、半導体チップを搭載した際には、そのマイグレーションによる悪影響が無視できなくなる。
勿論、このような構成にしたことにより、同時に、ソルダーレジストと封止用樹脂との密着性も改善できるものとしている。
尚、ここで、適用対象とするフォトソルダーレジストに使用される感光性樹脂としては、一般的な、エポキシアクリレート系ＵＶ硬化樹脂等げられる。
多層配線基板としては、コア基材に絶縁層と配線層とが交互に積層され、表面にソルダーレジストが配設されたビルドアップ型の多層配線基板が挙げられる。
【００１２】
本発明のフリップチップ方式の半導体パッケージは、このような構成にすることにより、ソルダーレジストとアンダーフィルとの密着性、あるいは、ソルダーレジストと封止用樹脂との密着性の良いフリップチップ方式の半導体パッケージの提供を可能にしている。
【００１３】
【発明の実施の形態】
本発明の実施の形態例を挙げ、図を参照にしながらに説明する。
図１は本発明の多層配線基板を用いた半導体パッケージの１例を示した断面図で、図２は本発明の多層配線基板の露光方法を実施するための露光装置概略図で、図３は従来の露光方法を説明するための概略図である。
図１〜図３中、１０は多層配線基板、１１は配線部材、１２はソルダーレジスト、２０は半導体チップ、２１は半田バンプ、３０はアンダーフィル、４０は封止用樹脂、１１１はランプ、１１２は集光鏡、１１３は第１の平面鏡、１１５はインテグレータ、１１６はシャッター、１１７は第２の平面鏡、１２０はコンデンサーレンズ、１３０はフォトマスク、１４０は投影レンズ、１５０は加工用の配線基板、１６０はＸＹステージ、１７１はハロゲン光源、１７２はスプリッター、１７３はレンズ、１７５はＣＣＤカメラ（エリアセンサ）、１７６はモニター、２１０は多層配線基板、２１１は配線部材、２１２はソルダーレジスト、２２０はフォトマスク、２３０は露光光、２５０は真空引き部である。
【００１４】
先ず、本発明の多層配線基板の実施の形態例を図２、図３、図４等を参照にして説明する。
本例の多層配線基板は、リップチップ方式にて半導体チップを搭載するためのパッケージ用の配線基板で、配線部材（図４（ｅ）に相当）が図４に示すサブトラックティブ法により作製された、ビルドアップ型の多層配線基板で、その表層にソルダーレジストを配設したものである。
そして、ソルダーレジストは、液状のラジカル硬化型のエポキシアクリレート系のフォトソルダーレジストを配線部材の表層にスクリーン印刷法により塗布し、プリベークした後、波長３６５ｎｍ（ｉ線）等を露光波長とする超高圧水銀灯光源の、図２に示すような露光装置で大気中でマスクの絵柄を投影することにより露光した後、大気中で現像処理を行ない、熱硬化して形成したものである。
本例の多層配線基板の場合、図３に示す、マスクとフォトソルダーレジストとを真空密着して露光する従来の露光方式によりパターニングされ作製された場合と比べ、その表面をマットな凹凸のある状態とすることができる。
これは、露光の際に、ラジカルが大気の酸素による酸素阻害を受け、表面硬化性の低下が起こるためである。
露光量や現像処理条件を調整することにより、その表面の凹凸度合を調整することもできる。
凹凸は、表面粗さＲａで、０．　０１μｍ〜１μｍであることが好ましく、０．　０１μｍより小さい場合にはソルダーレジストとアンダーフィル材との密着性の硬化を得ることができず、１μｍより大きい場合にはその現像時に現像液中のＮａイオンが入り込み易くなり、半導体チップを搭載した際には、そのマイグレーションによる悪影響が無視できなくなる。
密着性の良否の評価は、ここでは、ダイシエア強度測定等の所定の破断試験をした際の破断面により行なう。
具体的には、図１に示すような、フリップチップ方式にて半導体チップを搭載する半導体パッケージ用の多層配線基板（図１の１０）として用いられるもので、その表面をマットな凹凸のある状態として、ソルダーレジスト１２を形成していることにより、半導体チップをフリップチップ方式で搭載する際に、表面のソルダーレジスト１２とアンダーフィル材３０あるいはソルダーレジストと封止用樹脂４０との密着性を十分にすることができる。
尚、アンダーフィル３０としては、エポキシ系樹脂、ポリイミド系樹脂、マレイド系樹脂、シネートエステル−エポキシ系樹脂等やこれらの混合材にガラス、シリカ、アラミドの繊維、または、シリカ、セラミック、ポリマ、エラストマ等のフィラーを添加した複合材が用いられ、また、封止用樹脂４０としては、エポキシ樹脂が一般には用いられる。
勿論、多層配線基板の各部としては、先に図４、図５の説明で述べた材質が用いられ、ここでは、説明を省略する。
【００１５】
本例の変形例としては、配線部材１１をサブトラックティブ法以外の、アディティブ法あるいはセミアディティブ法等によりビルドアップ形成したものや、それ以外の方法で形成したものも挙げられる。
勿論、本例やその変形例における配線層数も限定されるものではない。
【００１６】
図２に示す構成の投影露光装置による露光方法としては、例えば、加工用の配線基板１１０の面付け分の領域毎に、分割して、アライメントを行ない、それぞれ未露光のソルダーレジストに対して、３６５ｎｍ（ｉ線）を露光光の波長として投影露光を行なう。
各面付け分の領域に対応する露光位置の移動は、ＸＹステージ２６０を位置制御しながら行なう。
以下、図２に示す、投影露光装置について簡単に説明しておく。
光源２１１から直接あるいは集光鏡２１２を経て、第１の平面鏡２１３に入射された光は、更にインテグレータ２１５にて集光され、ＤｅｅｐＵＶ光がカットされ、第２の平面鏡２１７へと入射され、反射されて、コンデンサーレンズ２２０を通り、フォトマスク２３０に略垂直入射され、絵柄にしたがい入射光は通過あるいはカットされる。
そして、フォトマスクを通過した光は、投影レンズ２４０を経て、ＸＹステージ上の加工用の配線基板２５０に到達し、フォトマスクの絵柄が略１：１で投影露光される。
露光に先だち、アライメントを行なうが、図２に示す露光装置の場合、フォトマスク側のアライメントマーク（図示していない）と加工用の配線基板２５０側のアライメントマーク（図１の１４０、１４０Ａ）とを、モニター２７６で重ね表示させた状態で、アライメントの良否を判断する。
レンズ２７３を介してアライメントの画像データをＣＣＤカメラ２７５に取り込み、更に、モニター２７６に表示できる。
【００１７】
次いで、本発明のフリップチップ方式の半導体パッケージの実施の形態の１例を、図１に基づいて説明する。
本例は、前述した本発明の多層配線基板１０のソルダーレジスト１２上にフェースダウンで半導体チップ２０をフリップチップ方式にて半田バンプ２１にて接合して搭載し、半導体チップ２０と多層配線基板１０のソルダーレジスト１２間の空隙にアンダーフィル３０を充填し、更に封止用樹脂４０で半導体チップ２０、半田バンプ２１と配線部材１１との接続部を封止したものである。
このような構成にすることにより、ソルダーレジスト１２とアンダーフィル３０あるいはソルダーレジスト１２と封止用樹脂４０との密着性を十分なものとできる。
アンダーフィル３０としては、エポキシ系樹脂、ポリイミド系樹脂、マレイド系樹脂、シネートエステル−エポキシ系樹脂等やこれらの混合材にガラス、シリカ、アラミドの繊維、または、シリカ、セラミック、ポリマ、エラストマ等のフィラーを添加した複合材が用いられ、また、封止用樹脂４０としては、エポキシ樹脂が一般には用いられる。
他の各部については先に述べたので、ここでは説明を省略する。
勿論、本例の変形例としては、多層配線基板１０として、サブトラックティブ法以外の、アディティブ法あるいはセミアディティブ法等により形成したものを使用する形態も挙げられる。
勿論、その場合、配線層数も限定されるものではない。
【００１８】
【発明の効果】
本発明は、上記のように、表面にソルダーレジストが配設されたビルドアップ型等の多層配線基板であって、半導体チップをフリップチップ方式で搭載する際に、表面のソルダーレジストとアンダーフィルとの密着性を十分にすることができる多層配線基板の提供を可能とした。
同時に、そのような多層配線基板を用いたフリップチップ方式の半導体パッケージの提供を可能とした。
【図面の簡単な説明】
【図１】本発明の多層配線基板を用いた半導体パッケージの１例を示した断面図である。
【図２】本発明の多層配線基板の露光方法を実施するための露光装置概略図である。
【図３】従来の露光方法を説明するための概略図である。
【図４】サブトラックティブ法によるビルドアップ型の多層配線基板の配線部材の作製を説明するための工程図である。
【図５】図５（ａ）は図４（ｅ）に示す配線部材にソルダーレジストを配設した多層配線基板の断面図で、図５（ｂ）は図５（ａ）の太線矢印側からみたＦ１部の図で、図５（ｃ）は図５（ｂ）のＦ２−Ｆ３断面図である。
【図６】図６（ａ）はＳＭＤの断面図で、図６（ｂ）はその接続を示した断面図である。
【符号の説明】
１０　　　　　　　　　多層配線基板
１１　　　　　　　　　配線部材
１２　　　　　　　　　ソルダーレジスト
２０　　　　　　　　　半導体チップ
２１　　　　　　　　　半田バンプ
３０　　　　　　　　　アンダーフィル
４０　　　　　　　　　封止用樹脂
１１１　　　　　　　　ランプ
１１２　　　　　　　　集光鏡
１１３　　　　　　　　第１の平面鏡
１１５　　　　　　　　インテグレータ
１１６　　　　　　　　シャッター
１１７　　　　　　　　第２の平面鏡
１２０　　　　　　　　コンデンサーレンズ
１３０　　　　　　　　フォトマスク
１４０　　　　　　　　投影レンズ
１５０　　　　　　　　加工用の配線基板
１６０　　　　　　　　ＸＹステージ
１７１　　　　　　　　ハロゲン光源
１７２　　　　　　　　スプリッター
１７３　　　　　　　　レンズ
１７５　　　　　　　　ＣＣＤカメラ（エリアセンサ）
１７６　　　　　　　　モニター
２１０　　　　　　　　多層配線基板
２１１　　　　　　　　配線部材
２１２　　　　　　　　ソルダーレジスト
２２０　　　　　　　　フォトマスク
２３０　　　　　　　　露光光
２５０　　　　　　　　真空引き部
３１０　　　　　　　　コア基板
３１１　　　　　　　　絶縁基材
３１２、３１３　　　　内層パターン（内層配線パターンとも言う）
３２０、３２１　　　　絶縁層
３２５、３２６　　　　銅箔
３２５ａ、３２６ａ　　孔部
３４０　　　　　　　　レーザビーム
３５０、３５５　　　　孔部
３６０、３６１　　　　Ｃｕ層
３７０、３７１　　　　ビア部
３８０、３８１　　　　配線部
４１０　　　　　　　　ソルダーレジスト
４１５　　　　　　　　開口
４２１　　　　　　　　Ｎｉめっき層
４２２　　　　　　　　Ａｕめっき層
【図１】
2004140089.tif 000003
【図２】
2004140089.tif 000004
【図３】
2004140089.tif 000005
【図４】
2004140089.tif 000006
【図５】
2004140089.tif 000007
【図６】
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