(57)【要約】【課題】　回路が簡単で半導体チップで具現時チップ面積を少なく占めて電力消耗が少ないパイプライン構造を有する多段Ａ／Ｄコンバータ、並びにパイプライン構造を有する多段Ａ／Ｄコンバータのコーディング方法を提供する。【解決手段】　アナログ入力信号を受信しサンプリングしてホールディングするサンプルアンドホルダと、複数段で構成されサンプルアンドホルダの出力を受信し所望する数のビットを有するデジタルデータを発生させるコンバータ部と、前段コンバータでオフセットエラーが発生した時前段の最下位ビットと後段の最上位ビットを重ねて補正しコンバータ部の各段からデジタル出力信号を受信しデジタル出力データを出力する補正回路とで構成されたパイプライン構造を有する多段Ａ／Ｄコンバータにおいて、コンバータ部の第２段には第１段で発生したエラーを補正するエラー補正ビットを置き第３段以下ではエラー補正ビットを置かない。【選択図】　　　図３
2004140824.tif 000002
【特許請求の範囲】
【請求項１】
　アナログ入力信号を受信してサンプリングしてホールディングするサンプルアンドホルダと、
　複数の段で構成されて前記サンプルアンドホルダの出力を受信して所定ビットのデジタルデータを発生させるコンバータ部と、
　前段コンバータでオフセットエラーが発生した時、前段の最下位ビットと後段の最上位ビットとを重ねて補正して、前記コンバータ部の各段からデジタル出力信号を受信してデジタル出力データを出力する補正回路と、を備え、
　前記コンバータ部の第２段には、第１段で発生したエラーを補正するためのエラー補正ビットを置いて、第３段以下ではエラー補正ビットを置かない、
　ことを特徴とするパイプライン構造を有する多段Ａ／Ｄコンバータ。
【請求項２】
　前記コンバータ部の各段は、
　前記サンプルアンドホルダの出力を受信して受信されたアナログ信号に該当するデジタル信号を発生させるフラッシュコンバータと、
　前記フラッシュコンバータからデジタル信号を受信して、前記受信されたデジタル信号をアナログ信号に変換して、前記変換されたアナログ信号と前記サンプルアンドホルダの出力との差を求めて剰余信号を作って、前記剰余信号を増幅する複式デジタル・アナログ変換器（ＭＤＡＣ）と、を備える、ことを特徴とする請求項１に記載のパイプライン構造を有する多段Ａ／Ｄコンバータ。
【請求項３】
　前記コンバータ部は、４段で構成されていて、
　前記コンバータ部の前記第１段は、５ビットで構成された前記フラッシュコンバータと５ビットで構成された前記ＭＤＡＣを有し、
　前記コンバータ部の前記第２段は、４ビットで構成された前記フラッシュコンバータと４ビットで構成された前記ＭＤＡＣを有し、
　前記コンバータ部の前記第３段は、３ビットで構成された前記フラッシュコンバータと３ビットで構成された前記ＭＤＡＣを有し、
　前記コンバータ部の前記第４段は、３ビットで構成された前記フラッシュコンバータを有し、
　前記第２段には、前記第１段で発生したエラーを補正するためのエラー補正ビットを置いて、全体１４ビットのデジタルデータを発生させる、ことを特徴とする請求項２に記載のパイプライン構造を有する多段Ａ／Ｄコンバータ。
【請求項４】
　前記第１段と前記第２段のＭＤＡＣの利得は１６であって、前記第３段のＭＤＡＣの利得は８である、ことを特徴とする請求項３に記載のパイプライン構造を有する多段Ａ／Ｄコンバータ。
【請求項５】
　アナログ入力を受信してデジタル出力を発生するために少なくとも３個のパイプライン段を有するコンバータ部と、
　エラー訂正ビットをアップデートするによって、前記少なくとも３個の段の前記第１段により発生したエラーを訂正するために、前記少なくとも３個の段の第２段と信号伝送をするエラー補正部を備える、ことを特徴とするパイプライン構造を有するＡ／Ｄコンバータ。
【請求項６】
　前記Ａ／Ｄコンバータは、
　アナログ入力信号を受信して、サンプリングして、ホールディングするサンプルアンドホールド手段と、
　前記サンプルアンドホールド手段のアナログ出力を受信して、所定ビットのデジタルデータを発生して、前記変換手段の単一段が前段で発生したエラーを補正するためにデジタルデータにエラー補正ビットを有する多段変換手段と、
　オフセットエラーが前段に存在する時、後段からのデータの最上位ビットと共に前段階からの最下位ビットを重ねることによりオフセットエラーを補正して、前記変換部の各段からのデジタルデータを受信して、デジタル結果を出力する補正手段をさらに備える、ことを特徴とする請求項５に記載のパイプライン構造を有するＡ／Ｄコンバータ。
【請求項７】
　前記多段変換手段の各段は、
　前記サンプルアンドホールド手段からアナログ出力信号を受信して、前記受信されたアナログ信号に対応するデジタル信号を発生するフラッシング手段と、
　前記フラッシング手段からデジタル信号を受信して、アナログ信号に変換して、前記サンプルアンドホールド手段の出力と前記変換されたアナログ信号との差を求めて、前記差を利用して剰余信号を作って前記剰余信号を増幅する複式デジタル・アナログ変換器（ＭＤＡＣ）と、を備える、ことを特徴とする請求項５に記載のパイプライン構造を有する多段Ａ／Ｄコンバータ。
【請求項８】
　前記コンバータ部は、４段で構成されていて、
　前記コンバータ部の前記第１段は５ビットで構成された前記フラッシュコンバータと５ビットで構成された前記ＭＤＡＣを有し、
　前記コンバータ部の前記第２段は４ビットで構成された前記フラッシュコンバータと４ビットで構成された前記ＭＤＡＣを有し、
　前記コンバータ部の前記第３段は３ビットで構成された前記フラッシュコンバータと３ビットで構成された前記ＭＤＡＣを有し、
　第４段は３ビットで構成された前記フラッシュコンバータを有し、
　前記第２段には、前記第１段で発生したエラーを補正するためのエラー補正ビットを置いて、全体１４ビットのデジタルデータを発生させる、ことを特徴とする請求項７に記載のパイプライン構造を有する多段Ａ／Ｄコンバータ。
【請求項９】
　前記第１段と前記第２段のＭＤＡＣの利得は１６であって、前記第３段のＭＤＡＣの利得は８である、ことを特徴とする請求項８に記載のパイプライン構造を有する多段Ａ／Ｄコンバータ。
【請求項１０】
　前記エラー補正ビットを有する単一段は、前記多段変換手段の各後段により提供される利得より少なくても２倍の大きい利得を提供する、ことを特徴とする請求項６に記載のパイプライン構造を有するＡ／Ｄコンバータ。
【請求項１１】
　アナログ入力信号を受信してサンプリングしてホールディングするサンプルアンドホルダと、
　複数の段で構成されて、前記サンプルアンドホルダの出力を受信して、所望する数のビットを有するデジタルデータを発生させるコンバータ部と、
　前段コンバータでオフセットエラーが発生した時、前段の最下位ビットと後段の最上位ビットを重ねて補正して、前記コンバータ部の各段からデジタル出力信号を受信してデジタル出力データを出力する補正回路と、を備える、パイプライン構造を有した多段Ａ／Ｄコンバータのコーディング方法において、
　前記コンバータ部の第２段には、第１段で発生したエラーを補正するためのエラー補正ビットを置いて、第３段以下ではエラー補正ビットを置かない、ことを特徴とするパイプライン構造を有する多段Ａ／Ｄコンバータのコーディング方法。
【請求項１２】
　アナログ入力信号を受信する段階と、
　前記受信されたアナログ入力信号の一部をエラービットなしに複数個のデジタルビットに変換するための多段パイプライン構造の少なくとも一つの後段に提供する段階と、を備える、ことを特徴とするアナログ入力信号をデジタル出力信号に変換する方法。
【請求項１３】
　前記方法は、
　前記受信されたアナログ入力信号をサンプリングしてホールディングする段階と、
　前記サンプルされてホールドされた信号を受信して、所定ビットの対応するデジタルデータを発生する段階と、
　オフセットエラーが前段で発生すれば前段からのデータの最下位ビットと後段からの最上位ビットを重ねることによりオフセットエラーを補正する段階と、をさらに備える、ことを特徴とする請求項１２に記載のアナログ入力信号をデジタル出力信号に変換する方法。
【請求項１４】
　前記方法は、
　前記多段パイプライン構造の各段からデジタルデータを受信して、前段で発生したエラーを補正するために最終段でない以外の後段からのエラー補正ビットの単一除外を有したすべての段からのすべてのビットを含んだ結合したデジタル出力データを出力する段階を、さらに備える、ことを特徴とする請求項１２に記載のアナログ入力信号をデジタル出力信号に変換する方法。
【請求項１５】
　前記方法は
　前記サンプルされてホールドされたアナログ信号を受信して、前記受信されたアナログ信号に対応するデジタル信号を発生する段階と、
　前記発生したデジタル信号をアナログ信号に変換して、前記サンプルされてホールドされたアナログ信号等と前記変換されたアナログ信号間の差を求めて、前記差を利用して剰余信号を作って、前記剰余信号を増幅する段階と、をさらに備える、ことを特徴とする請求項１３に記載のアナログ入力信号をデジタル出力信号に変換する方法。
【請求項１６】
　前記方法は、
　第１段で前記アナログ信号の最下位部分を５ビットに変換して、
　第２段で前記アナログ信号の次の高い部分を３ビットに変換して、
　第３段で前記アナログ信号の次の高い部分を３ビットに変換して、
　１４ビットのデジタル出力データを発生するために、第４段で前記アナログ信号の次の高い部分を３ビットに変換する段階をさらに備える、ことを特徴とする請求項１２に記載のアナログ入力信号をデジタル出力信号に変換する方法。
【請求項１７】
　前記第１段と前記第２段の利得は１６であって、前記第３段の利得は８である、ことを特徴とする請求項１６に記載のアナログ入力信号をデジタル出力信号に変換する方法。
【請求項１８】
　前記方法は、
　前記サンプルされてホールドされたアナログ信号を受信して、所定ビットのデジタルデータを発生して、多段パイプライン構造の単一段は、前段で誘発されたエラーを補正するために、前記デジタルデータにエラー補正ビットを有する段階と、
　オフセットエラーが前段に存在する時、前段からのデータの最下位ビットと後段からのデータの最上位ビットを重ねることによりオフセットエラーを補正して、前記変換部の各段からのデジタルデータを受信して、結合したデジタル結果を発生する段階と、をさらに備える、ことを特徴とする請求項１３に記載のアナログ入力信号をデジタル出力信号に変換する方法。
【請求項１９】
　前記方法は、
　前記サンプルされてホールドされたアナログ信号をフラッシングして、前記フラッシュされたアナログ信号に該当するデジタル信号を発生する段階と、
　前記発生したデジタル信号をアナログ信号に変換して、前記サンプルされてホールドされたアナログ信号の出力と前記変換されたアナログ信号間の差を求めて、前記差を利用して剰余信号を作って、前記剰余信号を増幅する段階と、をさらに備える、ことを特徴とする請求項１３に記載のアナログ入力信号をデジタル出力信号に変換する方法。
【請求項２０】
　前記エラー補正ビットを支援する段における利得は、前記多段パイプライン構造の各後段により提供される前記利得より少なくても２倍の大きい利得を提供する、ことを特徴とする請求項１３に記載のアナログ入力信号をデジタル出力信号に変換する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、パイプライン構造を有する多段Ａ／Ｄコンバータ（Ｍｕｌｔｉ−ｓｔａｇｅ　Ａ／Ｄ　Ｃｏｎｖｅｒｔｅｒ）及びそれのためのコーディング方法に係り、より詳細には、回路が簡単で、半導体チップでの具現時、チップ面積を少なく占めて、電力消耗が少ないパイプライン構造を有する多段Ａ／Ｄコンバータに関する。
【背景技術】
【０００２】
　一般的に、パイプライン構造を有するＡ／Ｄコンバータを設計する時、各段（ｓｔａｇｅ）で発生するオフセットエラーを補正するために、１ビット（ｂｉｔ）を重ねるコーディング技術を用いる。例えば、３段で構成されたＡ／Ｄコンバータで、１０ビットのデータを作るために、第１段から第３段まで各々４ビットを有するように設計して、第２段及び第３段で１ビットだけの領域をエラー補正領域として置いて、前段のエラーを次の段で補正する。このような方法でＡ／Ｄコンバータを設計する場合、Ａ／Ｄコンバータを構成する各段の面積と電力消耗は、補正ビットを置かない場合に比べて２倍程度となる。ところが、オフセットエラーを補正しなければＡ／Ｄコンバータは正常に動作しないので、パイプライン構造のＡ／Ｄコンバータでエラーの補正は必須である。
【０００３】
　図１は、Ａ／Ｄコンバータを設計するための従来のコーディング方法(従来の技術)を示す図面である。図１には、４段で構成されて１４ビットのデータを作るためのＡ／Ｄコンバータのコーディング技術を示した。第１段(１st ＳＴＡＧＥ)は５ビットで構成されていて、第２段(２nd ＳＴＡＧＥ)ないし第４段(４th ＳＴＡＧＥ)は、各々４ビットで構成されている。第２段ないし第３段において、データの１ビットは、前段で発生したエラーの補正のために用いられる。図１で正常領域（ＮＯＲＭＡＬ　ＲＡＮＧＥ）は、前段にオフセットエラーがなくて前段の結果をそのまま用いる領域であって、ＡＤＤ１とＳＵＢ１は、各々前段にオフセットエラーが存在する場合、これを後段で感知して前段の結果に１ビットを加えたり引いたりする信号である。
【０００４】
　上述したように、従来にはパイプライン構造を有する多段Ａ／Ｄコンバータで、前段のエラーを補正するために、第２段以下すべての段の１ビットをエラー補正ビットとして置いたために、回路が複雑で、半導体チップで具現時チップ面積を多く占めていて、電力消耗も多かった。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　上述したような問題点を解決するために、本発明によるパイプライン構造を有する多段Ａ／Ｄコンバータは、第２段(２ｎｄ　ＳＴＡＧＥ)にだけエラー補正のために１ビットを置いて、第３段(３ｒｄ　ＳＴＡＧＥ)以下の段にはエラー補正ビットを置いていない。
　本発明の目的は、回路が簡単で、半導体チップで具現時チップ面積を少なく占めて、電力消耗が少ない、パイプライン構造を有する多段Ａ／Ｄコンバータを提供することにある。
　本発明の他の目的は、パイプライン構造を有する多段Ａ／Ｄコンバータのコーディング方法を提供することにある。
【課題を解決するための手段】
【０００６】
　本発明によるパイプライン構造を有する多段Ａ／Ｄコンバータは、アナログ入力信号を受信してサンプリングしてホールディングするサンプルアンドホルダと、複数の段で構成されて前記サンプルアンドホルダの出力を受信して所望する数のビットを有するデジタルデータを発生させるコンバータ部と、前段コンバータでオフセットエラーが発生した時前段の最下位ビットと後段の最上位ビットを重ねて補正して前記コンバータ部の各段からデジタル出力信号を受信してデジタル出力データを出力する補正回路と、で構成されたパイプライン構造を有する多段Ａ／Ｄコンバータにおいて、前記コンバータ部の第２段には、第１段で発生したエラーを補正するためのエラー補正ビットを置いて、第３段以下ではエラー補正ビットを置かない、ことを特徴とする。
【０００７】
　前記コンバータ部の各段は、前記サンプルアンドホルダの出力を受信して受信されたアナログ信号に該当するデジタル信号を発生させるフラッシュコンバータ、及び前記フラッシュコンバータからデジタル信号を受信してアナログ信号に変換してこれとアナログ信号である前記サンプルアンドホルダの出力信号との差を求めて剰余（ｒｅｓｉｄｕｅ）信号を作ってこの剰余信号を増幅するＭＤＡＣ（Ｍｕｌｔｉｐｌｙｉｎｇ　Ｄｉｇｉｔａｌ　ｔｏ　Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ）を備える、ことを特徴とする。
【発明の効果】
【０００８】
　上述したように、本発明によるパイプライン構造を有する多段Ａ／Ｄコンバータは、回路が簡単で、半導体チップで具現時チップ面積を少なく占めて、電力消耗が少ない。
【発明を実施するための最良の形態】
【０００９】
　以下、添付された図面を参照しながら、本発明によるパイプライン構造を有する多段Ａ／Ｄコンバータに対して説明する。
【００１０】
　図２は、Ａ／Ｄコンバータを設計するための本発明によるコーディング方法を示す図面である。図２において、正常領域（ＮＯＲＭＡＬ　ＲＡＮＧＥ）は前段にオフセットエラーがなくて前段の結果をそのまま用いる領域であって、ＡＤＤ１とＳＵＢ１は、各々前段にオフセットエラーが存在する場合これを後段で感知して、前段の結果に１ビットを加えたり引いたりする信号である。第１段(１ｓｔ　ＳＴＡＧＥ)で５ビットを決定して、利得を１６にして増幅した後、第２段(２ｎｄ　ＳＴＡＧＥ)に伝送する。第２段(２ｎｄ　ＳＴＡＧＥ)の上部４ビットと下部４ビットとは、エラー補正領域として用いる。第２段(２ｎｄ　ＳＴＡＧＥ)で４ビットを決定して（実際データは３ビットであって１ビットはエラー補正用データ）、利得を１６にして増幅して、第３段(３ｒｄ　ＳＴＡＧＥ)に伝送する。
【００１１】
　第３段(３ｒｄ　ＳＴＡＧＥ)では利得を８にして増幅した後、第４段(４ｔｈ　ＳＴＡＧＥ)に伝送して、全体領域をすべてデータ変換領域として用いる。第４段においても、全体領域をすべてデータ変換領域として用いる。第１段(１ｓｔ　ＳＴＡＧＥ)のＬＳＢ（Ｌｅａｓｔ　Ｓｉｇｎｉｆｉｃａｎｔ　Ｂｉｔ、最下位ビット）は２ＶＲＥＦ／３２であって、第２段(２ｎｄ　ＳＴＡＧＥ)のＬＳＢは２ＶＲＥＦ／１６であって、第３段(３ｒｄ　ＳＴＡＧＥ)と第４段(４ｔｈ　ＳＴＡＧＥ)のＬＳＢは、各々２ＶＲＥＦ／８である。
　第２段(２ｎｄ　ＳＴＡＧＥ)では１ビットをエラー補正用に置くために、第１段(１ｓｔ　ＳＴＡＧＥ)で発生したエラーの±（１／２）ＬＳＢ範囲のオフセットエラーを補正できて、第３段(３ｒｄ　ＳＴＡＧＥ)と第４段(４ｔｈ　ＳＴＡＧＥ)では、エラー補正用ビットを別に置かないために、±（１／８）ＬＳＢ範囲のオフセットエラーだけ補正できる。
【００１２】
　しかし、第３段(３ｒｄ　ＳＴＡＧＥ)と第４段(４ｔｈ　ＳＴＡＧＥ)のＬＳＢ絶対値は、２ＶＲＥＦ／８として、第１段(１ｓｔ　ＳＴＡＧＥ)のＬＳＢ絶対値である２ＶＲＥＦ／３２より４倍大きくなるので、エラー補正範囲の絶対値は同様になる。したがって、第２段(２ｎｄ　ＳＴＡＧＥ)でだけエラー補正用に１ビットを置いて、第３段(３ｒｄ　ＳＴＡＧＥ)以下ではエラー補正用ビットを別に置かなくても回路動作には問題がない。
【００１３】
　図３は、図２に示した本発明のコーディング方法によって設計されたパイプライン構造を有する多段Ａ／Ｄコンバータを示す図面である。図３に示した本発明による多段Ａ／Ｄコンバータは、５ビットフラッシュコンバータ（Ｆｌａｓｈ　Ｃｏｎｖｅｒｔｅｒ）２２と５ビット複式デジタル・アナログ変換器（ＭＤＡＣ；Ｍｕｌｔｉｐｌｙｉｎｇ　Ｄｉｇｉｔａｌ　ｔｏ　Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ）２４で構成された第１段コンバータ２０、４ビットフラッシュコンバータ３２と４ビットＭＤＡＣ３４で構成された第２段コンバータ３０、３ビットフラッシュコンバータ４２と３ビットＭＤＡＣ　４４で構成された第３段コンバータ４０、３ビットフラッシュコンバータ５２で構成された第４段コンバータ５０、及び補正回路６０を備える。
【００１４】
　以下、図３を参照しながら、本発明によるパイプライン構造を有する多段Ａ／Ｄコンバータの動作に対して説明する。図３に示したＡ／Ｄコンバータは４段で構成されて１４ビットのデジタル信号を作るが、第１段コンバータ２０では５ビット、第２段コンバータ３０で３ビットを、第３段コンバータ４０では３ビットを、第４段コンバータ５０で３ビットを作る。４ビットで構成された第２段コンバータ３０で１ビットは第１段コンバータ２０で発生したエラーを補正するのに用いられる。
【００１５】
　サンプルアンドホルダ１０は、アナログ入力信号ＶＩＮを受信してサンプリングしてホールディングする機能をする。
　第１段コンバータ２０の５ビットフラッシュコンバータ２２は、サンプルアンドホルダ１０の出力を受信して受信されたアナログ信号に該当する５ビットのデジタル信号を発生させる。第１段コンバータ２０の５ビットＭＤＡＣ２４は、５ビットフラッシュコンバータ２２から５ビットのデジタル信号を受信してアナログ信号に変換して、この値とアナログ信号であるサンプルアンドホルダ１０の出力信号との差を求めて剰余信号を作って、この剰余信号を増幅する機能を有する。５ビットＭＤＡＣ２４の増幅利得は１６である。
【００１６】
　第２段コンバータ３０の４ビットフラッシュコンバータ３２は、５ビットＭＤＡＣ　２４の出力を受信して受信されたアナログ信号に該当する４ビットのデジタル信号を発生させる。第２段コンバータ３０の４ビットＭＤＡＣ３４は、４ビットフラッシュコンバータ３２から４ビットのデジタル信号を受信してアナログ信号に変換して、この値とアナログ信号である５ビットＭＤＡＣ２４の出力信号との差を求めて剰余信号を作って、この剰余信号を増幅する機能を有する。４ビットＭＤＡＣ３４の増幅利得は１６である。
【００１７】
　第３段コンバータ４０の３ビットフラッシュコンバータ４２は、４ビットＭＤＡＣ　３４の出力を受信して受信されたアナログ信号に該当する３ビットのデジタル信号を発生させる。第３段コンバータ４０の３ビットＭＤＡＣ４４は、３ビットフラッシュコンバータ４２から３ビットのデジタル信号を受信してアナログ信号に変換して、この値とアナログ信号である４ビットＭＤＡＣ３４の出力信号との差を求めて剰余信号を作って、この剰余信号を増幅する機能をする。３ビットＭＤＡＣ　４４の増幅利得は８である。
【００１８】
　第４段コンバータ５０の３ビットフラッシュコンバータ５２は、３ビットＭＤＡＣ　４４の出力を受信して受信されたアナログ信号に該当する３ビットのデジタル信号を発生させる。
　補正回路６０は、前段コンバータでオフセットエラーが発生した時前段の最下位ビットと後段の最上位ビットを重ねて補正して、各段からデジタル出力信号を受信して、１４ビットであるデジタル出力データＤＯＵＴを出力する機能をする。
【００１９】
　上述したように、第２段でだけエラー補正用に１ビットを置いて、第３段以下ではエラー補正用ビットを別に置かないために、本発明によるパイプライン構造を有する多段Ａ／Ｄコンバータは、半導体チップで具現時３番目段と４番目段が１／２程度のチップ面積を占めて電力消耗も減るようになっており、全体的に３０％程度の面積と電力消耗が減るようになる。
【００２０】
　前記では本発明の望ましい実施例を参照しながら説明したが、該技術分野の熟練された当業者は、特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で、本発明を多様に修正及び変更させることができることを、理解できるものである。
【産業上の利用可能性】
【００２１】
　本発明は、パイプライン構造を有する多段Ａ／Ｄコンバータおよびそのコーディング方法を含む技術分野において、様々な用途に適用できる。
【図面の簡単な説明】
【００２２】
【図１】Ａ／Ｄコンバータを設計するための従来のコーディング方法を示す図面である。
【図２】Ａ／Ｄコンバータを設計するための本発明によるコーディング方法を示す図面である。
【図３】図２に示した本発明のコーディング方法によって設計されたパイプライン構造を有する多段Ａ／Ｄコンバータを示す図面である。
【符号の説明】
【００２３】
　　　　１０　　サンプルアンドホルダ
　　　　２０　　第１段コンバータ
　　　　３０　　第２段コンバータ
　　　　４０　　第３段コンバータ
　　　　５０　　第４段コンバータ
　　　　６０　　補正回路
【図１】
2004140824.tif 000003
【図２】
2004140824.tif 000004
【図３】
2004140824.tif 000005