(57)【要約】　　　（修正有）【課題】トレンチキャパシティの製造工程を提供し、旧来のホールが遭遇した高いアスペクト比から派生した問題を回避する。【解決手段】メモリセルの第一電極板は基板の島状半導体構造下面部分の周縁に設置され、第二電極板は島状半導体構造下面部分の表面内と島状半導体構造外側の基板表面内とに設置され、キャパシタ誘電層１１２は第二電極板と第一電極板との間に設置されている。この他、このトレンチキャパシタＣを制御するトランジスタが島状半導体構造上に設置されており、このトランジスタには第一ソース／ドレイン１２３、第二ソース／ドレイン１２４とゲート電極Ｇとが備わっている。更に埋込みストラップ１２６が第二ソース／ドレインと第一電極板との間に設置され、導電プラグ１３４が第一ソース／ドレインとビットラインＢＬとの間に設置されている。【選択図】　　　図５Ｆ
2004063901.tif 000002
【特許請求の範囲】
【請求項１】
上面部分に島状半導体構造を備えた基板と、前記島状半導体構造の下面部分の周縁に設置されている第一電極板と、前記島状半導体構造下面部分の表面内と前記島状半導体構造外側の基板表面内とに設置されている第二電極板と、前記第二電極板と前記第一電極板の間に設置されているキャパシタ誘電層と、前記島状半導体構造上に設置されており、第一ソース／ドレインと第二ソース／ドレインとゲート電極とを備えているトランジスタと、前記第二ソース／ドレインと第一電極板との間に設置されている埋込みストラップとを備えていることを特徴とする、トレンチキャパシタを備えたダイナミック・ランダムアクセスメモリ。
【請求項２】
更に前記第一電極板を被覆する分離構造も備えていることを特徴とする請求項１に記載の、トレンチキャパシタを備えたダイナミック・ランダムアクセスメモリ。
【請求項３】
前記分離構造の前記第二ソース／ドレインに接近した側の高さは前記第一電極板の頂端を下回り、前記分離構造の前記第一ソース／ドレインに接近した側の高さは第一電極板の頂端を上回っていることを特徴とする請求項２に記載の、トレンチキャパシタを備えたダイナミック・ランダムアクセスメモリ。
【請求項４】
前記第一電極板はドープされた複結晶シリコン層であり、前記第二電極板はＮ＋型ドープ領域であることを特徴とする請求項１に記載の、トレンチキャパシタを備えたダイナミック・ランダムアクセスメモリ。
【請求項５】
前記埋込みストラップの材質はドープされた複結晶シリコン層であることを特徴とする請求項１に記載の、トレンチキャパシタを備えたダイナミック・ランダムアクセスメモリ。
【請求項６】
前記第一電極板はチューブ状であることを特徴とする請求項１に記載の、トレンチキャパシタを備えたダイナミック・ランダムアクセスメモリ。
【請求項７】
更に前記第一ソース／ドレインをビットラインに接続する導電プラグも含まれていることを特徴とする請求項１に記載の、トレンチキャパシタを備えたダイナミック・ランダムアクセスメモリ。
【請求項８】
それぞれトランジスタとメモリキャパシタを備えた複数のメモリセルに適用されるトレンチキャパシタを備えたダイナミック・ランダムアクセスメモリであり、複数の島状半導体構造を備えた基板と、各島状半導体構造下面部分の周縁に設置され、チューブ状第一電極板と、キャパシタ誘電層と、第二電極板とを備えたメモリキャパシタであり、各チューブ状第一電極板は各島状半導体構造の下面部分の側壁に設置され、各キャパシタ誘電層は各チューブ状第一電極板と各第二電極板との間に設置され、前記の各第二電極板が前記の各島状半導体構造内に設置され、かつ前記の各島状構造の間の前記基板内に延伸することにより、前記の各第二電極板を相互に隣接させて相互を電気的に接続しているメモリキャパシタと、第一ソース／ドレインと、第二ソース／ドレインと、ゲート電極とを備え、各島状半導体構造上に設置されているトランジスタと、前記の各第一電極板の間に設置されている分離構造と、それぞれ各第二ソース／ドレインと各チューブ状第一電極板との間に設置されている複数の埋込みストラップと、それぞれ各第一ソース／ドレインを対応するビットラインに接続する複数の導電プラグとを備えていることを特徴とするトレンチキャパシタを備えたダイナミック・ランダムアクセスメモリ。
【請求項９】
前記の各第二電極板は相互に隣接して電気的に接続されることにより格子状を形成していることを特徴とする請求項８に記載の、トレンチキャパシタを備えたダイナミック・ランダムアクセスメモリ。
【請求項１０】
前記分離構造は格子状であることを特徴とする請求項８に記載の、トレンチキャパシタを備えたダイナミック・ランダムアクセスメモリ。
【請求項１１】
前記分離構造の前記第二ソース／ドレインに接近した側の高さは対応するチューブ状第一電極板の頂端を下回り、前記分離構造の前記第一ソース／ドレインに接近した側の高さは対応する前記チューブ状第一電極板の頂端を上回っていることを特徴とする請求項８に記載の、トレンチキャパシタを備えたダイナミック・ランダムアクセスメモリ。
【請求項１２】
前記第一電極板はドープされた複結晶シリコン層であり、前記第二電極板はＮ＋型ドープ領域であることを特徴とする請求項８に記載の、トレンチキャパシタを備えたダイナミック・ランダムアクセスメモリ。
【請求項１３】
前記埋込みストラップの材質はドープされた複結晶シリコン層であることを特徴とする請求項８に記載の、トレンチキャパシタを備えたダイナミック・ランダムアクセスメモリ。
【請求項１４】
基板を提供する工程と、基板中にディープトレンチを形成し、島状半導体構造を定義する工程と、前記島状半導体構造下面部分の表面内と前記ディープトレンチ底部の表面内に埋込み式の第二電極板を形成する工程と、前記埋込み式の第二電極板上にキャパシタ誘電層を形成する工程と、前記島状半導体構造の下面部分周縁にある前記キャパシタ誘電層の表面に順応性のチューブ状第一電極板を形成する工程と、前記島状半導体構造の外周に前記第一電極板を被覆する分離構造を形成する工程と、前記島状半導体構造上に第一ソース／ドレインと、第二ソース／ドレインとゲート電極とを備えたトランジスタを形成する工程と、前記第二ソース／ドレインと前記第一電極板との間に埋込みストラップを形成する工程とを備えていることを特徴とするトレンチキャパシタを備えたダイナミック・ランダムアクセスメモリの製造方法。
【請求項１５】
前記基板中に前記ディープトレンチを形成し、前記島状半導体構造を定義する工程において、前記基板表面には更にエッチングマスクとしてのマスク層が備わり、前記基板にエッチングを施し前記ディープトレンチを形成する際、前記マスク層は前記島状半導体構造の外周に前記分離構造を形成して前記第一電極板を被覆した後に除去されることを特徴とする請求項１４に記載の、トレンチキャパシタを備えたダイナミック・ランダムアクセスメモリの製造方法。
【請求項１６】
前記チューブ状第一電極板を形成する工程には、前記キャパシタ誘電層上に順応性の導電層を形成する工程と、前記導電層にエッチバックを施す工程とが備わっていることを特徴とする請求項１４に記載の、トレンチキャパシタを備えたダイナミック・ランダムアクセスメモリの製造方法。
【請求項１７】
前記埋込みストラップを形成する工程には、前記第二ソース／ドレイン側の前記分離構造に、前記チューブ状第一電極板の頂端が露出するまでエッチングを施す工程と、導電層を堆積させる工程と、前記導電層にエッチバックを施す工程とが備わっていることを特徴とする請求項１４に記載の、トレンチキャパシタを備えたダイナミック・ランダムアクセスメモリの製造方法。
【請求項１８】
更に導電プラグを形成して前記第一ソース／ドレインをビットラインに接続する工程も含まれていることを特徴とする請求項１４に記載の、トレンチキャパシタを備えたダイナミック・ランダムアクセスメモリの製造方法。
【請求項１９】
前記導電プラグを形成する工程には、絶縁層を形成して前記埋込みストラップと、前記分離構造と、前記トランジスタ上とを被覆させる工程と、前記絶縁層中にビットライン・コンタクトウインドを形成して前記第一ソース／ドレインを露出させる工程と、前記ビットライン・コンタクトウインド中に導電材質を充填する工程とが備わっていることを特徴とする請求項１８に記載の、トレンチキャパシタを備えたダイナミック・ランダムアクセスメモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はダイナミック・ランダムアクセスメモリ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、略称ＤＲＡＭ）の構造とその製造方法に関するものであり、特にトレンチキャパシタ（ｔｒｅｎｃｈ　ｃａｐａｃｉｔｏｒ）を備えたダイナミック・ランダムアクセスメモリの構造とその製造方法に関するものである。
【０００２】
【従来の技術】
単結晶集積回路の技術において、キャパシタは一般的なエレメントである。ＤＲＡＭチップ中では、大量のキャパシタが必要とされ、各キャパシタには電界効果トランジスタ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ、略称ＦＥＴ）を結合させなければならない。必要とされるメモリキャパシティの増加に伴い、単位面積当りのキャパシタの実装密度を向上させなければならない。しかし、旧来からの平板キャパシティの設計方式では、非常に多くのチップ表面積を占拠することになる。もう一つのキャパシタをシリコンウェハのディープトレンチ中に設計並びに形成する技術では、比較的大きなキャパシティ密度を得ることができるため、それが将来的な趨勢となっている。
【０００３】
しかし、トレンチキャパシタではアスペクト比（ａｓｐｅｃｔ　ｒａｔｉｏ）が非常に高く狭いディープトレンチが必要であり、そのアスペクト比は通常４０：１を超える。トレンチキャパシタは通常上記の狭いディープトレンチの側壁に一層の絶縁層を堆積させるとともに、ドープされた複結晶シリコン層を充填して上電極板とすることにより形成される。そしてドープされたシリコンとレンチ壁が下電極板とされる。
【０００４】
通常、アスペクト比が４：１を上回るトレンチは高いアスペクト比を備えていると見なされる。そしてディープトレンチのアスペクト比が１０：１を超えると、トレンチ充填技術はより一層困難となる。ディープトレンチの上半分に比較的多くの堆積が発生するため、反応物のディープトレンチ底部への拡散が妨げられるからである。通常、このような結果によりディープトレンチの充填物中でのホール形成が引き起こされ、このホールにより埋込み板（ｂｕｒｉｅｄ　ｐｌａｔｅ、略称ＢＰ）の抵抗値が非常に増加する。ひとたびディープトレンチ中にシリコンが充填されると、内部のホールは余分な工程で消失するわけではなく、事実上、それとは逆にホールは異なる焼戻し循環に伴い益々大きくなる。特に非晶質シリコンをディープトレンチに充填した場合、状況はより一層重大である。
【０００５】
この他、単一チップに整合されるメモリセルの増加に伴い、引き続きエレメントの寸法を縮小することが必要とされる。しかしエレメント寸法の縮小はディープトレンチ（ｄｅｅｐ　ｔｒｅｎｃｈ、略称ＤＴ）とアクティブ領域（ａｃｔｉｖｅ　ａｒｅａ、略称ＡＡ）とのパターンの位置合わせ不備（ｍｉｓａｌｉｇｎｅｄ）を引き起こすことになる。ここから派生する問題は、埋込みストラップ（ｂｕｒｉｅｄ　ｓｔｒａｐ、略称ＢＳ）の電気抵抗及びディープトレンチとアクティブ領域の重畳と関連しているため、ディープトレンチとアクティブ領域の重畳が位置合わせ不備となれば、埋込みストラップの電気抵抗値は大きく改変される結果となる。
【０００６】
上記の問題についてより明確に理解するため、以下では図面に基づき説明を実施する。第１図は旧来の多くのトレンチキャパシタを備えた半導体エレメントの上面図であり、その左側のメモリセルはディープトレンチとアクティブ領域との重畳の位置合わせが不備であることが示されており、右側は正常に配置されていることが示されている。第２図は第１図のＩＩ−ＩＩ断面図であり、メモリセルの見取図を示している。第３図は第１図のＩＩＩ−ＩＩＩ断面図である。
【０００７】
第２図中のメモリセルにはディープトレンチＤＴ内のトレンチキャパシタ１０が含まれ、アクティブ領域ＡＡのシャロートレンチ分離領域ＳＴＩ、ビットライン・コンタクトウインドＣＢ、ゲート電極Ｇ（ワードラインＷＬがアクティブ領域ＡＡに対応する部分）、ゲート極酸化層１６と、Ｎ＋ソース／ドレイン１２と１４が定義されている。この他、ディープトレンチ・キャパシティノードをトランジスタのソース／ドレイン１４に接続する埋込みストラップ（ｂｕｒｉｅｄ　ｓｔｒａｐ、略称ＢＳ）も含まれている。伝統的には、トランジスタは通常ディープトレンチＤＴの傍に配置されるため、このようなメモリセルは基板の相当大きな面積を占めることになる。
【０００８】
第３図に示されている通り、ディープトレンチＤＴとアクティブ領域ＡＡのパターン位置合わせが不備であると、ディープトレンチＤＴとアクティブ領域ＡＡとの間の重畳量が異なる結果となり、一方の側の重畳量２２が相対的に多く、別の側の重畳量２４が相対的に少なくなっている。
【０００９】
【発明が解決しようとする課題】
上記に鑑み、本発明の目的はトレンチキャパシティの製造工程を提供し、旧来のホールが遭遇した高いアスペクト比から派生した問題を回避することにある。
【００１０】
その他、本発明の別の目的はトレンチキャパシティを備えたＤＲＡＭの製造工程を提供し、同一のフォトマスクを使用して同時にアクティブ領域（ＡＡ）とディープトレンチ（ＤＴ）とを定義することにより、アクティブ領域を定義するフォトマスクを省略し、アクティブ領域とディープトレンチとの間の位置合わせ不備という問題を回避することにあり、ゲート電極とアクティブ領域との間の位置合わせ不備も回避することができる。
【００１１】
更に、本発明の目的はトレンチキャパシティのメモリセルを提供し、メモリセルの寸法をより一歩縮小することにある。
【００１２】
【課題を解決するための手段】
本発明で提供されるトレンチキャパシタを備えたダイナミック・ランダムアクセスメモリについて、その構造は次の通りである。第一電極板が基板の島状半導体構造下面部分の周縁に設置され、第二電極板は島状半導体構造下面部分の表面内と島状半導体構造外側の基板表面内に設置されている。キャパシタ誘電層は第二電極板と第一電極板との間に設置されている。トランジスタは島状半導体構造上に設置され、このトランジスタには第一ソース／ドレイン、第二ソース／ドレインとゲート電極とが備わっている。埋込みストラップは第二ソース／ドレインと第一電極板との間に設置されている。導電プラグが第一ソース／ドレインとビットラインとの間に設置され、第一ソース／ドレインをビットラインに接続している。
【００１３】
また本発明では、複数のメモリセルに適用されるトレンチキャパシタを備えたダイナミック・ランダムアクセスメモリも提供されている。そのうち各メモリセルにはトランジスタとメモリキャパシタが含まれている。各メモリキャパシタは基板の各島状半導体構造下面部分の周縁に設置され、各メモリキャパシタにはチューブ状第一電極板、キャパシタ誘電層と第二電極板が含まれている。各チューブ状第一電極板は各島状半導体構造下面部分の側壁に設置され、各キャパシタ誘電層は各チューブ状第一電極板と各第二電極板との間に設置されている。前記の第二電極板は島状半導体構造内に設置され、島状半導体構造間の基板内に延伸することにより、第二電極板を相互に隣接させかつ相互を電気的に接続している。各トランジスタは各島状半導体構造上に設置され、各トランジスタには第一ソース／ドレイン、第二ソース／ドレインとゲート電極が含まれている。分離構造はチューブ状第一電極板の間に設置されている。また各第二ソース／ドレインと各チューブ状第一電極板との間には埋込みストラップが設置されている。更に、各第一ソース／ドレインと対応するビットラインとの間には導電プラグが設置され、相互を電気的に接続している。
【００１４】
更に本発明ではトレンチキャパシタを備えたダイナミック・ランダムアクセスメモリの製造方法も提供されている。その方法の概略は次の通りである。先ず基板内にディープトレンチを形成して、島状の半導体構造を定義する。この島状半導体構造がアクティブ領域である。次に、島状半導体構造下面部分の表面内とディープトレンチの底部表面内に埋込み式の第二電極板を形成するとともに、埋込み式の第二電極板上にキャパシタ誘電層を形成する。その後、島状半導体構造の下面部分周縁にあるキャパシタ誘電層の表面に順応性のチューブ状第一電極板を形成する。それに続いて島状半導体構造の外周に分離構造を形成して第一電極板を被覆する。次いで、島状半導体構造上にトランジスタを形成する。このトランジスタには第一ソース／ドレイン、第二ソース／ドレインとゲート電極が備わっている。更に第二ソース／ドレインと第一電極板との間に埋込みストラップを形成した後、導電プラグを形成して第一ソース／ドレインをビットラインに接続する。
【００１５】
【発明の実施の形態】
（トレンチキャパシティを備えたＤＲＡＭの構造）
本発明ではトレンチキャパシティを備えたダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）の構造が提供されている。このＤＲＡＭはマトリクス配列されたメモリセルにより構成されており、各メモリセルにはトランジスタとメモリキャパシタが含まれている。そのトランジスタは島状半導体構造上に設置され、メモリキャパシタはその島状半導体構造下面部分の周縁に設置されている。以下では第４Ｆ図と第５Ｆ図に基づき本発明の構造について詳細に説明する。そのうち第４Ｆ図はトレンチキャパシティ型ＤＲＡＭの上面図であり、第５Ｆ図は第４Ｆ図のＶ−Ｖ断面図である。
【００１６】
第４Ｆ図と第５Ｆ図によれば、基板１００は、例えば半導体基板であり（シリコン基板がより適切である）、その上面部分（つまり表層）にはマトリクス配列の島状半導体構造１０６が備わっている。
【００１７】
ＤＲＡＭのトランジスタＴは島状半導体構造１０６の上方に設置され、メモリキャパシタＣは島状半導体構造１０６の下面部分周縁に設置されている。
【００１８】
各メモリキャパシタＣにはすべてチューブ状第一電極板１１４、キャパシタ誘電層１１２と第二電極板１１０とが備わっている。そのうち、チューブ状第一電極板１１４は島状半導体構造１０６下面部分の側壁に設置され、その材質はドープされた複結晶シリコンとすることができる。キャパシタ誘電層１１２はチューブ状第一電極板１１４と第二電極板１１０との間に設置され、その材質は酸化シリコン−窒化シリコン（ＯＮ）の重畳層、酸化シリコン―窒化シリコン―酸化シリコン（ＯＮＯ）の重畳層またはその他類似した性質とすることができる。第二電極板１１０は島状半導体構造１０６内に設置され、島状半導体構造１０６間の基板１００内に延伸することにより、第二電極板１１０を相互に隣接させかつ電気的に接続して共用電極板（ｃｏｍｍｏｎ　ｐｌａｔｅ）としている。この第二電極板１１０はＮ＋ドープ領域であり、そのパターンは格子状（ｇｒｉｄ−ｓｈａｐｅｄ）である。
【００１９】
各トランジスタＴにはすべて第一ソース／ドレイン１２３、第二ソース／ドレイン１２４とゲート電極Ｇが含まれている。そのうち第二ソース／ドレイン１２４と前記のチューブ状第一電極板１１４との間は埋込みストラップ（ＢＳ）１２６により相互に電気的に接続されており、第一ソース／ドレイン１２３と対応するビットラインＢＬとは導電プラグに１３４より電気的に接続されている。島状半導体構造１０６上方に対応するワードライン（ｗｏｒｄ　ｌｉｎｅ）ＷＬはトランジスタＴのゲート電極Ｇとして使用される。
【００２０】
前記メモリキャパシタＣの相互に隣接するチューブ状第一電極板１１４の間には分離構造１１６ａが配置されており、この分離構造１１６ａのパターンは格子状（ｇｒｉｄ−ｓｈａｐｅｄ）である。この分離構造１１６ａの第二ソース／ドレイン１２４に近接した端の高さはチューブ状第一電極板１１４の頂端を下回り、その他の領域（少なくとも第一ソース／ドレイン１２３に近接した端）の分離構造１１６ａについて、その高さはチューブ状第一電極板１１４の頂端を上回っている。
【００２１】
前記メモリキャパシタＣの第二電極板１１０はトランジスタＴの第一ソース／ドレイン１２３と第二ソース／ドレイン１２４とは相互に一定の間隔が設定されることにより、導電性が相互に干渉しないことが確保されている。その他、前記メモリキャパシタＣのチューブ状第一電極板１１４はトランジスタＴの第一ソース／ドレイン１２３とも相互に一定の間隔が設定されており、導電性が相互に干渉しないことが確保されている。
【００２２】
（トレンチキャパシティを備えたＤＲＡＭの製造方法）
以下では第４Ａ図から第４Ｆ図と第５Ａ図から第５Ｆ図に基づき本発明に基づくトレンチキャパシタが備わったＤＲＡＭ構造の製造方法に関する実施例について詳細に説明する。そのうち第４Ａ図から第４Ｆ図は上面図であり、第５Ａ図から第５Ｆ図は第４Ａから第４Ｆ図のＶ−Ｖ断面図である。
【００２３】
第４Ａ図と第５Ａ図に示されている通り、先ず基板１００が提供される。例えばシリコン基板であり、基板１００上にマスク層１０２が形成される。このマスク層１０２は例えば下層の酸化層と窒化シリコン層とで構成され、マトリクスパターンを備えている。そのパターンはディープトレンチ領域を露出させ、同時にアクティブ領域（ＡＡ）とディープトレンチ（ＤＴ）の領域を定義することができる。次にエッチング工程を実施し、このマスク層１０２のパターンを基板１００中に移転させることにより、基板１００中にディープトレンチ１０４を形成する。言い換えれば、基板１００の上面部分（つまり表層）はマトリクス型の島状半導体構造１０６、例えばシリコンアイランドであり、島状半導体構造１０６がアクティブ領域である。
【００２４】
次に第４Ｂ図と第５Ｂ図に示されている通り、ディープトレンチ１０４の下面部分に埋込み式電極板（ＢＰ）１１０と順応性のキャパシタ誘電層１１２を形成し、島状半導体構造１０６の下面部分に順応性のチューブ状電極板１１４を形成する。そのうち、埋込み式電極板１１０はＮ＋型のドープ領域であり、島状半導体構造１０６の内部とディープトレンチ１０４の底部に位置し、この埋込み式電極板１１０はディープトレンチ１０４底部のドープ領域により相互に近接して通電され共用電極板となる。チューブ状電極板１１４は島状半導体構造１０６の周囲に設置されており、ディープトレンチ１０４の底部には設置されていない。従って、そこで形成されるトレンチキャパシタＣは島状半導体構造１０６下面部分の周縁を取り巻く結果となる。
【００２５】
前記の埋込み式電極板１１０の形成は例えば次の通りである。ディープトレンチ１０４の表面に一層のＮ＋型ドープの誘電層、例えばヒ素ケイ酸ガラス（ａｒｓｅｎｉｃ　ｓｉｌｉｃａｔｅ　ｇｌａｓｓ、略称ＡＳＧ）を形成し、次にディープトレンチ１０４中に所定の深さまでフォトレジスト材質を埋込み、改めて湿式エッチングを施してフォトレジスト材質が被覆していないドープされた誘電層を除去するとともに、熱処理工程によりドープされた誘電層中のドーパントを基板１００中に移行させ、ディープトレンチ１０４中の基板１００の表面にＮ＋ドープ領域を形成して、埋込み式電極板１１０とする。その後フォトレジスト材質を除去する。次いで基板１００の表面全体に一層の順応性のキャパシタ誘電層１１２と導電層を形成するとともに、エッチバックを利用して上面部分の導電層を除去し、図示された通りのチューブ状電極板１１４に転化させる。そのうちキャパシタ誘電層１１２の材質は例えば酸化シリコン−窒化シリコン（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ、略称ＯＮ）の重畳層構造、または酸化シリコン―窒化シリコン―酸化シリコン（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ、略称ＯＮＯ）の重畳層構造であり、チューブ状電極板１１４の材質は例えばドープされた複結晶シリコンである。
【００２６】
次に第４Ｃ図と第５Ｃ図に示されている通り、一層の絶縁層を堆積させる。その材質は例えば酸化シリコンである。それとともにマスク層１０２上方の余分な絶縁層を除去し、ディープトレンチ１０４中にトレンチ分離構造１１６を形成した後、改めてマスク層１０２を除去する。
【００２７】
次に第４Ｄ図と第５Ｄ図に示されている通り、基板１００の上表面（つまり島状半導体構造１０６の上表面）に一層のゲート極酸化層１２０を形成し、次いで基板１００の全体上に一層の導電層を形成するとともに、この導電層がワードラインＷＬとなるよう定義する。このワードラインＷＬは島状半導体構造１０６に対応する領域においてゲート電極Ｇとして利用される。このワードラインＷＬを絶縁層１２２により被覆した後、島状半導体構造１０６中のゲート電極Ｇに被覆されていない領域に第一ソース／ドレイン１２３と第二ソース／ドレイン１２４を形成する。
【００２８】
次に第４Ｅ図と第５Ｅ図に示されている通り、第二ソース／ドレイン１２４とチューブ状電極板との間に埋込みストラップ（ＢＳ）１２６を形成することにより、チューブ状電極板１１４とそれに対応するトランジスタＴの第二ソース／ドレイン１２４を電気的に接続する。
【００２９】
埋込みストラップ１２６の形成は例えば次の通りである。一層のフォトレジストを形成して埋込みストラップのパターンを定義した後、このフォトレジストをマスクとして、トレンチ分離構造１１６にエッチバックを施し、チューブ状電極板１１４の頂端を露出させるトレンチ分離構造１１６ａを形成し、次いで一層の導電層を堆積させる。例えばドープされた複結晶シリコンである。それとともに導電層に対してエッチバックを施し、第二ソース／ドレイン１２４とチューブ状電極板１１４とを接続する埋込みストラップ１２６を形成する。
【００３０】
次に第４Ｆ図と第５Ｆ図に示されている通り、基板１００の全体上に一層の絶縁層１３０を形成する。例えばホウ素リンケイ酸ガラス層である。それとともにその中にコンタクトウインド１３２を形成してソース１２４を露出させ、コンタクトウインドの開口部１３２中に導電プラグ１３４を形成する。例えばタングステンプラグであり、それによりソース１２４と形成されているビットラインＢＬを接続する。
【００３１】
以上の通り、本発明のトレンチキャパシティの製造工程においては、アクティブ領域（ＡＡ）を定義するフォトマスクを省略することができる。本発明では、アクティブ領域はディープトレンチと同一のフォトマスクで同時に定義されているからである。従って、アクティブ領域とトレンチ容量との間の位置合わせ不備という問題は回避され、またゲート電極とアクティブ領域との間の位置合わせ不備という問題も回避されている。
【００３２】
その他、本発明ではトレンチキャパシティのメモリセル寸法をより一層縮小することが可能である。その理由は、基板中に形成されているディープトレンチが同時にトレンチキャパシタとトレンチ分離構造を形成するからであり、トランジスタがディープトレンチにより定義された島状の半導体構造上に配置されているからである。
【００３３】
更に、本発明ではディープトレンチを定義する際、旧来のようにホール構造にエッチングを施すわけではなく、島状半導体構造外の領域にエッチングを施す。その意味は格子状のパターンにエッチングを施すことにあり、そのため旧来のようなホールが遭遇する相当に高いアスペクト比という問題は存在しない。
【００３４】
ついでに述べると、本発明では余分な埋込みストラップ（ＢＳ）用のフォトマスクが必要とされるが、このフォトマスクの精度に対する要求は比較的低いため、製造工程の難度や複雑さが増加するわけではない。
【００３５】
本発明はすでに上記の通り適正な実施例において披露されているが、それは本発明を限定するものではなく、該当技術に精通している技術者であれば、本発明の精神と範囲を逸脱することなく、若干の変更や修飾を施すことは可能である。従って本発明の保護範囲は前述の特許請求範囲の通りこれを定め、それを基準とする。
【図面の簡単な説明】
【図１】旧来型のトレンチキャパシタを備えた半導体エレメントの上面図である。
【図２】第１図のＩＩ−ＩＩ断面図であり、メモリセルの見取図を示している。
【図３】第１図のＩＩＩ−ＩＩＩ断面図である。
【図４Ａ】上面図であり、本発明に基づくトレンチキャパシタを備えたＤＲＡＭの製造工程の流れを示している。
【図４Ｂ】上面図であり、本発明に基づくトレンチキャパシタを備えたＤＲＡＭの製造工程の流れを示している。
【図４Ｃ】上面図であり、本発明に基づくトレンチキャパシタを備えたＤＲＡＭの製造工程の流れを示している。
【図４Ｄ】上面図であり、本発明に基づくトレンチキャパシタを備えたＤＲＡＭの製造工程の流れを示している。
【図４Ｅ】上面図であり、本発明に基づくトレンチキャパシタを備えたＤＲＡＭの製造工程の流れを示している。
【図４Ｆ】上面図であり、本発明に基づくトレンチキャパシタを備えたＤＲＡＭの製造工程の流れを示している。
【図５Ａ】第４Ａ図から第４Ｆ図のＶ−Ｖ断面図である。
【図５Ｂ】第４Ａ図から第４Ｆ図のＶ−Ｖ断面図である。
【図５Ｃ】第４Ａ図から第４Ｆ図のＶ−Ｖ断面図である。
【図５Ｄ】第４Ａ図から第４Ｆ図のＶ−Ｖ断面図である。
【図５Ｅ】第４Ａ図から第４Ｆ図のＶ−Ｖ断面図である。
【図５Ｆ】第４Ａ図から第４Ｆ図のＶ−Ｖ断面図である。
【符号の説明】
ＤＴ　ディープトレンチ
ＡＡ　アクティブ領域
ＳＴＩ　シャロートレンチ分離領域
ＣＢ　ビットライン・コンタクトウインド
ＷＬ　ワードライン
Ｇ　ゲート電極
１０　トレンチキャパシタ
１６　ゲート極酸化層
１２、１４　Ｎ＋ソース／ドレイン
ＢＳ　埋込みストラップ
２２、２４　ディープトレンチとアクティブ領域との間の重畳量
１００　基板
１０２　マスク層
１０４　ディープトレンチ
１０６　島状半導体構造
１１０　埋込み式電極板
１１２　キャパシタ誘電層
１１４　チューブ状電極板
Ｃ　トレンチキャパシタ
１１６、１１６ａ　トレンチ分離構造
１２０　ゲート極酸化層
ＷＬ　ワードライン
Ｇ　ゲート電極
１２３　第一ソース／ドレイン
１２４　第二ソース／ドレイン
１２６　埋込みストラップ
１３０　絶縁層
１３２　コンタクトウインド開口部
１３４　導電プラグ
ＢＬ　ビットライン
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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