(57)【要約】【課題】読み出しマージンが大きい強誘電体記憶装置のデータ読み出し方法を提供すること。【解決手段】本発明のデータ読み出し方法は、強誘電体キャパシタに読み出し電圧を印加する工程と、読み出し電圧が印加された強誘電体キャパシタの容量値が動的に変化し、その動的変化の大きさを反映する電圧を検出する工程とを有する。時刻Ｔでは、第１のデータを記憶したメモリセルの分極非反転時と、第２のデータを記憶したメモリセルの分極反転時とでは、電圧差ΔＶが生ずるので、読み出しマージンが大きくなる。を有する【選択図】        図３
2004303293.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタに読み出し電圧を印加する工程と、
前記読み出し電圧が印加された前記強誘電体キャパシタの容量値が動的に変化し、その動的変化の大きさを反映する電圧を検出する工程と、
を有することを特徴とする強誘電体記憶装置のデータ読み出し方法。
【請求項２】
請求項１において、
前記強誘電体キャパシタには、前記強誘電体キャパシタへの印加電圧を第１極性の書き込み電圧から０Ｖに戻した時の第１極性の自発分極に基づいて記憶される第１のデータと、前記強誘電体キャパシタへの印加電圧を第２極性の書き込み電圧から０Ｖに戻した時の第２極性の自発分極に基づいて記憶される第２のデータとの、いずれか一方が記憶され、
前記読み出し電圧として前記第１極性の電圧を前記強誘電体キャパシタに印加した時、前記第１のデータを記憶していた前記強誘電体キャパシタの分極値の極性は反転せず、前記第２のデータを記憶していた前記強誘電体キャパシタの分極値の極性が反転することを特徴とする強誘電体記憶装置のデータ読み出し方法。
【請求項３】
請求項２において、
前記読み出し電圧として前記第１極性の電圧を前記強誘電体キャパシタに印加した時、前記第１のデータを記憶していた前記強誘電体キャパシタの容量値の動的変化よりも、前記第２のデータを記憶していた前記強誘電体キャパシタの容量値の動的変化が大きいことを特徴とする強誘電体記憶装置のデータ読み出し方法。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記強誘電体キャパシタに前記読み出し電圧が印加されたとき、前記強誘電体キャパシタの分極反転の有無に応じて前記強誘電体キャパシタに接続されたセンス線の電圧立ち上がり勾配が異なっている期間内で、前記電圧を検出することを特徴とする強誘電体記憶装置のデータ読み出し方法。
【請求項５】
請求項２または３において、
前記強誘電体キャパシタの分極値−印加電圧のヒステリシス特性において、前記第２のデータを記憶していた前記強誘電体キャパシタに前記読み出し電圧を印加したときに、前記強誘電体キャパシタの分極値が０となる付近のタイミングで、前記電圧を検出することを特徴とする強誘電体記憶装置のデータ読み出し方法。
【請求項６】
強誘電体キャパシタに読み出し電圧を印加する電圧印加手段と、
前記読み出し電圧が印加された前記強誘電体キャパシタの容量値が動的に変化し、その動的変化の大きさを反映する電圧を検出する電圧検出手段と、
を有することを特徴とする強誘電体記憶装置。
【請求項７】
請求項６において、
前記電圧検出手段は、前記強誘電体キャパシタに前記読み出し電圧が印加されたとき、前記強誘電体キャパシタの分極反転の有無に応じて前記強誘電体キャパシタに接続されたセンス線の電圧立ち上がり勾配が異なっている期間内で、前記電圧を検出することを特徴とする強誘電体記憶装置。
【請求項８】
強誘電体キャパシタとスイッチ素子とをそれぞれ有する複数のメモリセルと、
第１の方向に沿って配列された第１のメモリセル群の前記スイッチ素子の制御端子に共通接続され、前記第１の方向に沿って延びる複数のワード線と、
前記第１の方向と交差する第２の方向に沿って配列された第２のメモリセル群の前記スイッチ素子の一端に共通接続され、前記第２の方向に沿って延びる複数のビット線と、
前記第２のメモリセル群の前記強誘電体キャパシタの一端及び前記スイッチ素子の他端に共通接続され、前記第２の方向に沿って延びる複数のセンス線と、
前記第１のメモリセル群の前記強誘電体キャパシタの他端及び前記スイッチ素子の前記他端に共通接続され、前記第１の方向に沿って延びる複数のプレート線と、
前記複数のメモリセル中の少なくとも一つの選択メモリセルの強誘電体キャパシタに読み出し電圧が印加されたとき、選択された前記強誘電体キャパシタの分極反転の有無に応じて対応する前記センス線の電圧の立ち上がり勾配が異なっている期間内で、前記センス線の電圧を検出する電圧検出部と、
を有することを特徴とする強誘電体記憶装置。
【請求項９】
請求項８において、
前記センス線の電圧を検出する時期を設定するタイミング信号を発生する読み出しタイミング発生装置をさらに有し、
前記電圧検出部は、前記複数のセンス線に接続された複数のセンスアンプを有し、
前記読み出しタイミング発生装置は、前記複数のセンスアンプに、前記タイミング信号を出力することで、前記複数のセンスアンプをアクティブにすることを特徴とする強誘電体記憶装置。
【請求項１０】
請求項８または９において、
データ読み出し、または、データ書き込みでは、前記選択メモリセルを選択する選択ワード線に選択ワード電圧を印加して、前記選択メモリセル内の前記スイッチ素子をオン状態にし、前記選択ワード線以外の非選択ワード線には非選択ワード電圧を印加して非選択メモリセル内の前記スイッチ素子をオフ状態にし、
前記選択メモリセルに接続された選択プレート線に読み出し用プレート電圧または書き込み用プレート電圧を印加し、前記選択プレート線以外の非選択プレート線をフローティング状態にすることを特徴とする強誘電体記憶装置。
【請求項１１】
請求項８乃至１０のいずれかにおいて、
データ読み出しでは、前記選択メモリセルに接続された選択ビット線に読み出し用ビット電圧を印加し、前記選択ビット線以外の非選択ビット線に非選択ビット線電圧を印加することを特徴とする強誘電体記憶装置。
【請求項１２】
請求項１０において、
“１”データを書き込むときは、前記選択メモリセルに接続された選択ビット線に“１”データ書き込み用ビット電圧を印加し、前記選択ビット線以外の非選択ビット線に非選択ビット電圧を印加し、前記選択プレート線に“１”データ書き込み用プレート電圧を印加することを特徴とする強誘電体記憶装置。
【請求項１３】
請求項１０において、
“０”データを書き込むときは、前記選択メモリセルに接続された選択ビット線に“０”データ書き込み用ビット電圧を印加し、前記選択ビット線以外の非選択ビット線に非選択ビット電圧を印加し、選択プレート線に“０”データ書き込み用プレート電圧を印加することを特徴とする強誘電体記憶装置。
【請求項１４】
請求項８乃至１３のいずれかにおいて、
前記タイミング信号によって一定時間アクティブにされた前記複数のセンスアンプの各々は、前記センス線からのセル電圧を基準電圧と比較することを特徴とする強誘電体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体記憶装置に関する。
【０００２】
【背景技術】
強誘電体記憶装置として、複数のメモリセルの各々にトランジスタおよび強誘電体キャパシタ一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各メモリセル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型強誘電体記憶装置が知られている。また、より大容量化に適した不揮発性記憶装置として、各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置（特許文献１参照）がある。
【０００３】
【特許文献１】
特開平９−１１６１０７
【０００４】
【発明が解決しようとする課題】
従来の強誘電体記憶装置では、データ読み出しは、強誘電体キャパシタに読み出し電圧を印加した時の電荷量の変化を検出していた。このデータ読み出しにおいては、読み出しマージンが比較的小さかったため、各メモリセル内の強誘電体キャパシタの特性のばらつきによる影響を受けやすいという問題があった。
【０００５】
本発明は、データの読み出しマージンを拡大することで、安定した動作を可能とする強誘電体記憶装置のデータ読み出し方法及び強誘電体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の一態様に係る強誘電体記憶装置のデータ読み出し方法（装置）は、強誘電体キャパシタに読み出し電圧を印加する工程（手段）と、前記読み出し電圧が印加された前記強誘電体キャパシタの容量値が動的に変化し、その動的変化の大きさを反映する電圧を検出する工程（手段）と、を有することを特徴とする。
【０００７】
このように、本発明の一態様では、従来のように、読み出し電圧印加時の強誘電体キャパシタの電荷量の変化を検出するのでなく、その容量値の強誘電体キャパシタの容量値の動的変化を反映する電圧を検出している。
【０００８】
ここで、強誘電体キャパシタには、強誘電体キャパシタへの印加電圧を第１極性の書き込み電圧から０Ｖに戻した時の第１極性の自発分極（例えば図１のＢ点）に基づいて記憶される第１のデータ（例えば“０”データ）と、強誘電体キャパシタへの印加電圧を第２極性の書き込み電圧から０Ｖに戻した時の第２極性の自発分極（例えば図１のＤ点）に基づいて記憶される第２のデータ（例えば“１”データ）との、いずれか一方が記憶されている。
【０００９】
読み出し電圧として第１極性の電圧（例えば図１の＋Ｖｓ）を強誘電体キャパシタに印加した時、第１のデータを記憶していた強誘電体キャパシタの分極値の極性は反転せず、第２のデータを記憶していた強誘電体キャパシタの分極値の極性が反転する（図１では負から正に反転）。よって、分極反転する方が、強誘電体キャパシタの容量値の動的変化が大きい。
【００１０】
より具体的には、強誘電体キャパシタに読み出し電圧が印加されたとき、強誘電体キャパシタの分極反転の有無に応じて前記強誘電体キャパシタに接続されたセンス線の電圧立ち上がり勾配が異なっている期間内（例えば図２の時刻Ｔまたは図６のｔ３−ｔ４期間）で、前記電圧を検出することができる。
【００１１】
この読み出しタイミングとしては、強誘電体キャパシタの分極値−印加電圧のヒステリシス特性（例えば図１）において、第２のデータ（例えば図１のＤ点）を記憶していた強誘電体キャパシタに読み出し電圧を印加したときに、強誘電体キャパシタの分極値が０となる付近のタイミングであることが好ましい。
【００１２】
本発明の他の態様に係る強誘電体記憶装置は、強誘電体キャパシタとスイッチ素子とをそれぞれ有する複数のメモリセルと、第１の方向に沿って配列された第１のメモリセル群の前記スイッチ素子の制御端子に共通接続され、前記第１の方向に沿って延びる複数のワード線と、前記第１の方向と交差する第２の方向に沿って配列された第２のメモリセル群の前記スイッチ素子の一端に共通接続され、前記第２の方向に沿って延びる複数のビット線と、前記第２のメモリセル群の前記強誘電体キャパシタの一端及び前記スイッチ素子の他端に共通接続され、前記第２の方向に沿って延びる複数のセンス線と、前記第１のメモリセル群の前記強誘電体キャパシタの他端及び前記スイッチ素子の前記他端に共通接続され、前記第１の方向に沿って延びる複数のプレート線と、前記複数のメモリセル中の少なくとも一つの選択メモリセルの強誘電体キャパシタに読み出し電圧が印加されたとき、選択された前記強誘電体キャパシタの分極反転の有無に応じて対応する前記センス線の電圧の立ち上がり勾配が異なっている期間内で、前記センス線の電圧を検出する電圧検出部と、を有することを特徴とする。
【００１３】
ここで、センス線の電圧を検出する時期を設定するタイミング信号を発生する読み出しタイミング発生装置をさらに有することができる。また、電圧検出部は、複数のセンス線に接続された複数のセンスアンプを有することができる。この場合、読み出しタイミング発生装置は、複数のセンスアンプに、タイミング信号を出力することで、複数のセンスアンプをアクティブにすれば、上述したタイミンクで電圧検出を行うことが出来る。
【００１４】
本発明の他の態様では、データ読み出し、または、データ書き込みでは、選択メモリセルを選択する選択ワード線に選択ワード電圧を印加して、選択メモリセル内のスイッチ素子をオン状態にし、選択ワード線以外の非選択ワード線には非選択ワード電圧を印加して非選択メモリセル内の前記スイッチ素子をオフ状態にすることができる。また、選択メモリセルに接続された選択プレート線に読み出し用プレート電圧または書き込み用プレート電圧を印加し、選択プレート線以外の非選択プレート線をフローティング状態にすることができる。
【００１５】
データ読み出しでは、選択メモリセルに接続された選択ビット線に読み出し用ビット電圧を印加し、選択ビット線以外の非選択ビット線に非選択ビット線電圧を印加することができる。
【００１６】
“１”データを書き込むときは、選択メモリセルに接続された選択ビット線に“１”データ書き込み用ビット電圧を印加し、選択ビット線以外の非選択ビット線に非選択ビット電圧を印加し、選択プレート線に“１”データ書き込み用プレート電圧を印加すればよい。
【００１７】
“０”データを書き込むときは、選択メモリセルに接続された選択ビット線に“０”データ書き込み用ビット電圧を印加し、選択ビット線以外の非選択ビット線に非選択ビット電圧を印加し、選択プレート線に“０”データ書き込み用プレート電圧を印加すればよい。
【００１８】
また、タイミング信号によって一定時間アクティブにされた複数のセンスアンプの各々は、センス線からのセル電圧を基準電圧と比較することで、データ判定を行うことが出来る。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。
【００２０】
＜一般動作＞
強誘電体記憶装置（以下、ＦｅＲＡＭとも言う。）は、強誘電体のヒステリシス現象を利用した不揮発性記憶装置である。ヒステリシス現象について、強誘電体に印加される電圧と強誘電体の分極値との相関図を図１に示した。図１の縦軸Ｐ（Ｑ）は、強誘電体の分極値（電荷量）を示し、横軸Ｖは、強誘電体に印加される電圧を表す。図１に示されるようなヒステリシスカーブを特徴とする強誘電体は、強誘電体に印加される電圧が０Ｖであっても、分極状態を保存する性質（自発分極とも言う）を有する。この自発分極には、強誘電体に印加される電圧が正の時と負の時とで、２つの分極状態がある。これら２つの分極状態の一方を“０”、他方を“１”にそれぞれ対応させることで、強誘電体を記憶装置の記憶媒体として利用することができる。なお、“１”データ書き込み及び“０”データ書き込みを図１のように定義した。従って、本実施形態では、図１のＢ点が“０”データの記憶状態であり、図１のＤ点が“１”データの記憶状態となる。
【００２１】
“０”データ書き込みのときは、強誘電体キャパシタに書き込み電圧（例えば電圧Ｖｓ）を印加する。すると、強誘電体キャパシタの分極値は図１のＢ点またはＤ点からＡ点へ移動する。書き込み後、強誘電体キャパシタに印加される電圧は０Ｖに設定され、強誘電体キャパシタの分極値は図１のＢ点へ移動する。
【００２２】
“１”データ書き込みのときは、強誘電体キャパシタに書き込み電圧（例えば電圧−Ｖｓ）を印加する。すると、強誘電体キャパシタの分極値は図１のＢ点またはＤ点からＣ点へ移動する。書き込み後、強誘電体キャパシタに印加される電圧は０Ｖに設定され、強誘電体キャパシタの分極値は図１のＤ点へ移動する。以上が、強誘電体記憶装置の基本原理である。
【００２３】
＜本発明の原理＞
本発明はデータ読み出し動作に特徴がある。データ読み出しは、強誘電体キャパシタに読み出し電圧（例えば電圧Ｖｓ）を印加して行うことは従来通りである。このとき、強誘電体キャパシタの分極値は、図１のＢ点またはＤ点からＡ点に移動する。
【００２４】
従来は、データ読み出し時に、図１のＢ点またはＤ点からＡ点に移動した時の電荷量の変化に基づいて、“０”データであるか“１”データであるかを判定していた。
【００２５】
本発明では、読み出し電圧が印加された強誘電体キャパシタの容量値が動的に変化することに着目し、その動的変化の大きさを反映する電圧を検出することで、“０”データであるか“１”データであるかを判定することにした。
【００２６】
ここで、強誘電体キャパシタには、強誘電体キャパシタへの印加電圧を第１極性の書き込み電圧（例えば＋Ｖｓ）から０Ｖに戻した時の第１極性の自発分極に基づいて記憶される第１のデータ（図１のＢ点の“０”データ）と、強誘電体キャパシタへの印加電圧を第２極性の書き込み電圧（例えば−Ｖｓ）から０Ｖに戻した時の第２極性の自発分極に基づいて記憶される第２のデータ（図１のＤ点の“１”データ）との、いずれか一方が記憶されている。
【００２７】
ところで、読み出し電圧として第１極性の電圧（図１の＋Ｖｓ）を強誘電体キャパシタに印加した時、第１のデータ（図１のＢ点の“０”データ）を記憶していた強誘電体キャパシタの分極値は図１の点Ｂから点Ａに移動する。よって、この場合、強誘電体キャパシタの分極値の極性は、正極性のままであり、反転しない（以下、分極非反転という）。
【００２８】
一方、読み出し電圧として第１極性の電圧（図１の＋Ｖｓ）を強誘電体キャパシタに印加した時、第２のデータ（図１のＤ点の“１”データ）を記憶していた強誘電体キャパシタの分極値は、図１の点Ｄから点Ａに移動する。よって、この場合には、強誘電体キャパシタの分極値の極性は、負極性（点Ｄ）から正極性（点Ａ）に反転する（以下、分極反転という）。
【００２９】
ここで図２に示す等価回路を参照して、強誘電体キャパシタＣに印加される電圧Ｖ（ｔ）ついて考察する。図２に示すように、出力電圧をＶｏｕｔ、出力抵抗をＲｏｕｔ、電流をｉ（ｔ）とすれば、
Ｖｏｕｔ＝Ｒｏｕｔ×ｉ（ｔ）＋Ｖ（ｔ）…（１）
となる。強誘電体キャパシタＣの動的な容量をＣ（Ｖ（ｔ））、強誘電体キャパシタに蓄えられる電荷量をＱ（ｔ）とすれば、ｉ（ｔ）は以下の式（２）で表される。
【００３０】
【数１】
2004303293.tif 000003
（１）および（２）式により、
【００３１】
【数２】
2004303293.tif 000004
が得られるが、この（３）式を変形すると最終的に以下の（４）式に示す微分方程式になる。
【００３２】
【数３】
2004303293.tif 000005
したがって強誘電体キャパシタＣに印加される電圧Ｖに対する強誘電体キャパシタＣの動的な容量Ｃ（Ｖ）を仮定することにより、強誘電体キャパシタＣに印加される電圧Ｖ（ｔ）を数値解析的に解くことが可能であり、Ｖ（ｔ）の時間変化を的確に計算すること出来る。
【００３３】
以下の計算例では、簡単のため強誘電体キャパシタのＣ（Ｖ）として以下の簡易モデルを仮定した。また簡単のため０Ｖ以上の電圧領域について考察している。
【００３４】
【数４】
2004303293.tif 000006
ここで、Ｓは強誘電体キャパシタＣの面積、ｄは強誘電体キャパシタの膜厚さ、ε０は真空の誘電率、εｎｓｗは強誘電体キャパシタＣの分極非反転時における動的な比誘電率、εｓｗは強誘電体キャパシタＣの分極反転時における動的な比誘電率の最大値、Ｖｃは強誘電体キャパシタＣの抗電圧、Δは分極反転のばらつきを表す指標である。また以下の計算では、εｎｓｗ＝５００、Ｐｓｗ＝２Ｐｒ＝ε０×εｓｗ×Δ／ｄ＝５０μＣ／ｃｍ２、Ｖｃ＝１．５Ｖを仮定している。ここで、２Ｐｒ値に関係するεｓｗ×Δは一定値であるが、εｓｗが大きくΔが小さい程ヒステリシスカーブの角型性は優れ、εｓｗが小さくΔが大きい程ヒステリシスカーブの角型性は劣ることに注意しなければならない。
【００３５】
図３は、上記数式を用いて計算された、分極反転時及び分極非反転時における強誘電体キャパシタＣへの印加電圧Ｖ（ｔ）の波形を示している。なお、図３においては、図１に示す読み出し電圧Ｖｓ＝３Ｖとした。
【００３６】
図３に示すように、強誘電体キャパシタＣへの印加電圧Ｖ（ｔ）は、分極非反転時では速やかにＶｓ＝３Ｖに上昇されるのに対して、分極非反転時では抗電圧Ｖｃ（＝１．５Ｖ）あたりで印加電圧Ｖ（ｔ）の上昇は停滞している。このように、強誘電体キャパシタＣへの印加電圧Ｖ（ｔ）は、分極反転時と分極非反転時とで、その電圧立ち上がり勾配が大きく異なっている。
【００３７】
これは、強誘電体キャパシタＣの動的容量が、分極非反転時では小さいのに対して、分極反転時では抗電圧を境にして正負が反転するため著しく大きくなるからである。
【００３８】
強誘電体キャパシタＣへの印加電圧Ｖ（ｔ）の立ち上がり勾配が異なる期間、例えば図３時刻Ｔに着目すると、強誘電体キャパシタＣへの印加電圧Ｖ（ｔ）は、分極非反転時ではほぼ読み出し電圧Ｖｓ（＝３Ｖ）に達しているのに対して、分極非反転時では抗電圧Ｖｃ（＝１．５Ｖ）程度である。
【００３９】
よって、図３の例えば時刻Ｔの付近で強誘電体キャパシタＣの印加電圧Ｖ（ｔ）を検出すれば、それが分極非反転（つまり図１のＢ点の“０”データ）か、あるいは分極反転（つまり図１のＤ点の“１”データ）であるかを判定することが出来る。しかも、この検出電圧差ΔＶは、読み出し電圧Ｖｓと抗電圧Ｖｃとの差だけ確保できるので、読み出しマージンを大きく確保できる。
【００４０】
＜強誘電体キャパシタのヒステリシスの角型性との関係＞
図１に示す強誘電体キャパシタのヒステリシス特性は、角型に近いほど、上述の読み出しマージン確保できる読み出し時間を長く確保できる。ここで、図１に示す上下２辺の水平度が高く、左右２辺の垂直度が高いものほど、角型性が良好であると定義する。
【００４１】
図４は、分極反転時の強誘電体キャパシタＣの印加電圧Ｖ（ｔ）特性と角型性との関係を示す特性図である。図４から、角型性が良好であるほど、読み出しマージンを大きく確保できる検出時間幅が長いことが分かる。
【００４２】
＜第１実施形態＞
以下、上述の基本原理にて動作する強誘電体記憶装置の実施形態について説明する。なお、以下の実施形態はいわゆる１Ｔ１Ｃ型の強誘電体記憶装置に関するものであるが、本発明は他のタイプ、例えば２Ｔ２Ｃ型あるいはクロスポイント型にも適用できることは言うまでもない。
【００４３】
（構成説明）
図５は、第１実施形態における記憶装置の概略説明図である。メモリセルアレイ４００には、複数のワード線５０及び複数のプレート線８０が互いに平行に配設されている。さらに、メモリセルアレイ４００には、複数のワード線５０及び複数のプレート線８０と交差するように、複数のビット線６０及び複数のセンス線７０が互いに平行に配設されている。また、メモリセルアレイ４００には、複数のメモリセル４１０がマトリックス状に配設されている。複数のメモリセル４１０の各々は、複数のワード線５０、ビット線６０、センス線７０、及びプレート線８０の各１本とそれぞれ接続される。行方向Ｘに沿って配列された複数のメモリセル４１０には、１本のワード線５０及び１本のプレート線８０が共通接続される。列方向Ｙに沿って配列された複数のメモリセル４１０には、１本のビット線６０及び１本のセンス線７０が共通接続される。
【００４４】
複数のワード線５０は、ワード線駆動部１０に接続されている。複数のビット線６０は、ビット線駆動部２０に接続されている。複数のセンス線７０は、センス線駆動部３０に接続されている。複数のプレート線８０は、プレート線駆動部４０に接続されている。また、センス線駆動部３０は、読み出しタイミング発生装置１００と接続され、読み出しタイミング発生装置１００からの信号を受け取ることにより、後述するセンスアンプ０をアクティブにする。
【００４５】
各メモリセル４１０は、１つの強誘電体キャパシタ４１１と１つのアクセストランジスタ４１２とで構成されている。各アクセストランジスタ４１２のゲートＧは、対応するワード線５０と接続され、各アクセストランジスタ４１２のソースＳは、対応するビット線６０と接続される。また、各アクセストランジスタ４１２のドレインＤは、対応するセンス線７０及び強誘電体キャパシタ４１１の一端と接続される。強誘電体キャパシタ４１１の他端は、対応するプレート線８０と接続される。
【００４６】
（読み出し動作説明）
図６は、図５中の複数のメモリセル４１０の中の少なくとも一つの選択メモリセル４１０からデータを読み出すときの各種電圧波形を示している。図５中の例えば左上隅のメモリセル４１０からデータを読み出す場合には、図５の上から第１行目のワード線５０及びプレート線８０が選択ワード線及び選択プレート線となり、それ以外は非選択ワード線及び非選択プレート線となる。また、図５の左から第１列目に位置するビット線６０が選択ビット線となる。
【００４７】
ここで、第１行目の選択ワード線５０に図５に示す選択ワード電圧を印加すると、第１行目に位置するメモリセル４１０中の全スイッチ素子４１２がオンする。このとき、第１行目以外の非選択ワード線には図５に示す非選択ワード電圧が印加されるので、第１行目以外に位置する全ての非選択メモリセル中のスイッチ素子４１２はオフしている。
【００４８】
第１列目の選択ビット線に図５に示す選択ビット電圧（例えば０Ｖ）を、第１行目の選択プレート線に選択プレート電圧（例えばＶｓ）を印加する。そうすると、スイッチ素子４１２を介して、選択メモリセル中の強誘電体キャパシタ４１１には、図２に示す電圧Ｖ（ｔ）が印加される。
【００４９】
選択メモリセル中の強誘電体キャパシタへの印加電圧Ｖ（ｔ）は、図３の通り分極反転と分極非反転とで電圧立ち上がり特性が異なる。よって、選択メモリセルに接続されたセンス線７０には、図６に示す通り、図３と同じ電圧が生ずる。
【００５０】
複数のセンス線７０は、図５の通りセンス線駆動部３０に接続されている。センス線駆動部３０は、同時に書き込み／読み出し可能なＮ個のセンスアンプを有している。例えばＮ＝８，Ｎ＝１６，Ｎ＝３２などである。選択メモリセルに接続されているセンス線７０が切り換えられてＮ個のセンスアンプに接続される点は、従来と同じである。
【００５１】
本実施形態では、センス線７０の電圧を検出する時期を設定するタイミング信号を発生する読み出しタイミング発生装置１００がさらに設けられている。この読み出しタイミング発生装置１００は、Ｎ個のセンスアンプに図６に示す読み出しタイミングパルスを出力する。このパルスがハイである図６中の時刻ｔ３−ｔ４の読み出し期間に、Ｎ個のセンスアンプがアクティブとされる。
【００５２】
各センスアンプは、例えば図３中の時刻Ｔにおける分極非反転時の電圧が基準電圧として入力される。よって、選択メモリセルからのセル電圧を参照電圧と比較することで、セル電圧が分極非反転の電圧（つまり図１のＢ点の“０”データ）か、あるいは分極反転時の電圧（つまり図１のＤ点の“１”データ）であるかを判定することが出来る。
【００５３】
なお、図４の第１行目には、選択メモリセル以外の非選択メモリセルが含まれている。そこで、第１列目以外の非選択ビット線を図６の通り非選択ビット電圧（例えば０Ｖ）に設定している。この結果、第１行目の非選択メモリセル中の強誘電体キャパシタ４１１には０Ｖを印加することが出来る。
【００５４】
また、第２行目以下の非選択メモリセルは、スイッチ素子４１２が全てオフされているが、本実施形態では加えて、プレート線駆動部４０により非選択プレート線をフローティングにしている。
【００５５】
（書き込み動作）
図７は“０”データの書き込み動作を、図８は“１”データの書き込み動作を示している。
【００５６】
データ書き込みでも、上述のデータ読み出しと同様に、第１行目の選択ワード線に選択ワード電圧を印加して、第１行目のメモリセル４１０内のスイッチ素子４１２をオン状態にする。第２行目以降の非選択ワード線には非選択ワード電圧を印加して、第２行目以降の非選択メモリセル内のスイッチ素子４１２をオフ状態にする。また、非選択ビット線は非選択ビット電圧に、非選択プレート線はフローティングとされる。
【００５７】
“０”データの書き込み動作は、上述のデータ読み出し動作と実質的に同じであり、センス線駆動部３０から“０”データを供給する点のみが異なる。よって、図７の通り、選択ビット線には“０”データの書き込み用ビット電圧（例えば０Ｖ）が、選択プレート線には“０”データの書き込み用プレート電圧（例えばＶｓ）が印加される。この結果、選択メモリセル中の強誘電体キャパシタには＋Ｖｓが印加され、図１に示す通り“０”データが書き込まれる。
【００５８】
“１データの書き込み動作は、“０”データの書き込み動作において、選択ビット線と選択プレート線との電圧を入れ替えればよい。すなわち、図８の通り、選択ビット線には“１データの書き込み用ビット電圧（例えばＶｓ）が、選択プレート線には“１データの書き込み用プレート電圧（例えば０Ｖ）が印加される。この結果、選択メモリセル中の強誘電体キャパシタには−Ｖｓが印加され、図１に示す通り“１”データが書き込まれる。
【００５９】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】強誘電体のヒステリシス特性を示す図である。
【図２】強誘電体キャパシタに電圧を印加する回路の等価回路図である。
【図３】図２に示す強誘電体キャパシタに印加される分極反転時及び分極非反転時の電圧立ち上がり特性を示す図である。
【図４】強誘電体キャパシタに印加される分極反転時の電圧立ち上がり特性と、ヒステリシス特性の角型性との相関を示す図である。
【図５】本発明の実施形態に係る強誘電体記憶装置のブロック図である。
【図６】図５に示す記憶装置でのデータ読み出し動作を説明するためのタイミングチャートである。
【図７】図５に示す記憶装置での“０”データ書き込み動作を説明するためのタイミングチャートである。
【図８】図５に示す記憶装置での“１”データ書き込み動作を説明するためのタイミングチャートである。
【符号の説明】
１０  ワード線駆動部、２０  ビット線駆動部、３０  センス線駆動部、４０プレート線駆動部、５０  ワード線、６０  ビット線、７０  センス線、８０プレート線、１００  読み出しタイミング発生装置、４００  メモリセルアレイ、４１０  メモリセル、４１１  スイッチ素子、４１２  強誘電体キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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