(57)【要約】【課題】多層化配線を行う半導体集積回路装置のレイアウトにおいて、補強電源のための追加配線を行う必要がなく、電源供給における電圧降下に対して効果的に対策する。【解決手段】レイアウトツール上で電源配線する際に、あらかじめコア領域にＶＤＤ（電源幹線）１０３およびＶＳＳ（グランド幹線）１０４を敷詰め、論理セル間の配線経路探索において信号配線６０１で配線する必要が生じた場合に、電源幹線部分の配線部分８０１およびグランド幹線の配線部分８０２を、デザインルールを満たすように削除して信号配線６０１に必要な領域を空ける。これをレイアウトツールの配線段階で実施することにより、デザインルールを満たす範囲で、信号配線以外の領域を全て電源領域に確保でき、電源電圧降下を抑えることができる。【選択図】  図８
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【特許請求の範囲】
【請求項１】
多層化配線を行う半導体集積回路装置の電源レイアウト方法であって、あらかじめコア領域に電源およびグランド幹線を敷詰め、必要に応じて前記電源およびグランド幹線の配線部分をデザインルールを満たすように削除して信号配線に必要な領域を空ける半導体集積回路装置の電源レイアウト方法。
【請求項２】
多層化配線を行う半導体集積回路装置の電源レイアウト方法であって、電源およびグラント幹線を交互に敷詰めて配線するステップと、配線した前記電源およびグランド幹線を下位レイヤで配線するステップと、前記電源およびグランド幹線をそれぞれコンタクトで全て接続するステップと、信号配線後のデザインルールチェックにより配線レイアウトのショート箇所を検出するステップと、前記ショート箇所についてネット情報を抽出するステップと、前記ネット情報が電源かどうかを判定するステップと、ネット情報が電源である領域についてデザインルールを満たすように電源およびグラント幹線部分を削除するステップとを含む半導体集積回路装置の電源レイアウト方法。
【請求項３】
配線レイヤを指定するステップを含む請求項２記載の半導体集積回路装置の電源レイアウト方法。
【請求項４】
請求項１から３のいずれか一項記載の半導体集積回路装置の電源レイアウト方法を実施する半導体集積回路レイアウトツール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧降下対策としての半導体集積回路装置の電源供給方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の電源供給においては、設計結果で回路中に電圧降下箇所が生ずることがあり、補強電源配線を行うことがあった。しかしながら、主電源配線、クロック配線、信号配線と設計を進めた後では、補強電源配線を行うことが困難な場合が多い。
【０００３】
その対策として、従来、あらかじめ電源電圧対策用素子を論理素子のすき間あるいは規則的な位置に配置し、設計後の解析により電圧降下が生じた箇所について電源電圧対策用素子の配線を行う電源補強方法がある（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００２−１１０８０２号公報
【０００５】
【発明が解決しようとする課題】
上記従来の電源補強方法は論理素子のすき間がある場合やレイアウトに余裕がある場合には有効である。しかしながら、敷詰め率が高いレイアウトの場合は、電源電圧対策用素子を配置することが可能なすき間が減り、電源電圧対策用素子の配置数が減ることになる。また、低コストを実現するためにチップサイズの縮小は必須であり、今後上記従来の電源補強方法の実施は困難になることが予想される。
【０００６】
本発明は上記従来の問題点を解決するもので、今後ますます高密度化されチップサイズの縮小と高い敷詰め率が要求される半導体集積回路装置のレイアウトにおいても、補強電源のための追加配線を行う必要がなく、電源供給における電圧降下に対して効果的に対策することが可能な電源レイアウト方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１の発明は、多層化配線を行う半導体集積回路装置において、あらかじめコア領域に電源およびグランド幹線を敷詰め、必要に応じて前記電源およびグランド幹線の配線部分をデザインルールを満たすように削除して信号配線に必要な領域を空けるものである。
【０００８】
上記構成によれば、あらかじめコア領域に電源およびグランド幹線を敷詰め、信号配線に必要な領域について電源およびグランド幹線の配線部分を削除することにより、デザインルールを満たす範囲で、信号配線以外の領域を全て電源領域として確保できるため、最も効果的に電源電圧降下を抑えることができる。
【０００９】
請求項２の発明は、多層化配線を行う半導体集積回路装置において、電源およびグラント幹線を交互に敷詰めて配線するステップと、配線した前記電源およびグランド幹線を下位レイヤで配線するステップと、前記電源およびグランド幹線をそれぞれコンタクトで全て接続するステップと、信号配線後のデザインルールチェックにより配線レイアウトのショート箇所を検出するステップと、前記ショート箇所についてネット情報を抽出するステップと、前記ネット情報が電源かどうかを判定するステップと、ネット情報が電源である領域についてデザインルールを満たすように電源およびグラント幹線部分を削除するステップとを含むものである。
【００１０】
上記構成によれば、あらかじめコア領域に電源およびグランド幹線を敷詰め、信号配線後のデザインルールチェックにより信号配線レイアウトのショート箇所を検出し、このショート箇所が電源である場合に電源およびグランド幹線の配線部分を削除して信号配線する方法であるため、デザインルールを満たす範囲で、信号配線以外の領域を全て電源領域として確保することができ、最も効果的に電圧降下対策を行うことができる。
【００１１】
請求項３の発明は、請求項２記載の半導体集積回路装置の電源レイアウト方法において、配線レイヤを指定するステップを含むものである。
【００１２】
上記構成によれば、配線レイヤを指定することができるため、コンタクトの乗換えにより抵抗や容量値に変動が生ずることを避けたいアナログ配線等に適用することができる。
【００１３】
請求項４の発明は、請求項１から３のいずれか１項記載の半導体集積回路装置の電源レイアウト方法を実施するものである。
【００１４】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一または類似の部分には同一または類似の符号を付し、同一部分については重複した説明を省略する。
【００１５】
図１は本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化電源配線レイアウト図である。図１において、外部接続回路およびＩ／Ｏ電源１０５を置くＩ／Ｏ領域をチップ境界１０１から除外した領域がコア領域１０２である。
【００１６】
本発明の電源およびグランド幹線はコア領域１０２全面に敷詰める。敷詰め方法は、指定した電源およびグランド幹線幅で、コア領域１０２内にＶＤＤ（電源幹線）１０３およびＶＳＳ（グランド幹線）１０４を交互に配線する。
【００１７】
電源およびグランド幹線幅はＩ／Ｏ電源１０５の配置位置より決定する。これは、Ｉ／Ｏ電源１０５の電源ピンがＶＤＤ（電源幹線）１０３およびＶＳＳ（グランド幹線）１０４を配置しただけで接続されるからである。
【００１８】
図２は本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化電源配線レイアウトの立体図である。図２において、図１で配線したＶＤＤ（電源幹線）１０３およびＶＳＳ（グランド幹線）１０４の各々について、スタンダードセルの電源引き込みレイヤを除く全ての配線レイヤ２０１を使用し、各々のレイヤを配線間コンタクトレイヤ２０２で接続する。
【００１９】
図３は本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す電源配線接続レイアウト図である。図３において、ＶＤＤ（セル供給）３０１およびＶＳＳ（セル供給）３０２の各々について、ＶＤＤ（電源幹線）１０３およびＶＳＳ（グランド幹線）１０４を配線間コンタクト３０３で接続する。以上の方法により、コア領域全面に敷詰められた電源配線は、スタンダードセルの電源供給も含めて接続されたことになる。
【００２０】
図４は本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す電源設計フロー図である。図４において、まずステップ４０３で、セル配置データ４０１およびＩ／Ｏ配置データ４０２からレイアウトの再現を行う。
【００２１】
次に、ステップ４０４で電源およびグランド配線幅を決定する。これは、コア領域に敷詰めた電源およびグランド幹線がＩ／Ｏ電源ピンと接続されるため、チップの電源Ｉ／Ｏ間の距離により決定する。
【００２２】
その後、ステップ４０５で、図１および図２に示したように、決定した電源およびグランド幹線幅でＶＤＤ（電源幹線）１０３およびＶＳＳ（グランド幹線）１０４をコア領域に配線する。さらに、ステップ４０６で電源およびグランド幹線とスタンダードセルの電源配線間をコンタクトにより接続後、ステップ４０７で電源およびグランド幹線とチップのＩ／Ｏ電源ピン間を接続する。
【００２３】
以上の電源配線方法により、電源配線接続レイアウト領域を最大限にすることができるため、電源およびグランド幹線が強化されたレイアウトを実現することができる。
【００２４】
図５および図６は本発明に係る半導体集積回路装置の電源レイアウト方法を説明するためのスタンダードセルのレイアウト図である。図５はスタンダードセル５０１間の接続情報５０２を示し、図６は接続情報５０２の配線経路を探索し信号配線６０１で配線する様子を示している。
【００２５】
図７および図８は本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化配線レイアウトの立体図である。図７において、信号配線６０１でセル配線を行った後にデザインルールチェック（ＤＲＣ）を実施する。全ての配線レイヤを電源配線に用いた場合、ＤＲＣで信号配線６０１とＶＤＤ（電源幹線）１０３およびＶＳＳ（グランド幹線）１０４間のショートが検出される。
【００２６】
そのため、図８において、信号配線６０１とＶＤＤ（電源幹線）１０３およびＶＳＳ（グランド幹線）１０４間のショート箇所である電源配線部分８０１およびグランド配線部分８０２を削除する。その際に、デザインルールを満たすように配線間のセパレーションも考慮して削除を行う。
【００２７】
図９は本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化レイアウト配線フロー図である。図９において、まずステップ９０４で、セル配置データ９０１、電源およびグランド幹線データ９０２、ネットリスト９０３を入力情報として、レイアウトの再現を行う。電源およびグランド幹線データ９０２は図４の電源設計フロー図における出力であり、ここで再現されるのは、セルの配置とチップコア内部に敷詰められた電源およびグランド幹線である。
【００２８】
次にステップ９０５で、配線接続のあるセルの入出力ピン座標を全て抽出する。接続情報はネットリスト９０３による。セルの入出力ピン座標を抽出した後、ステップ９０６でセルのピン座標を結ぶ配線経路を探索する。接続のある全てのネット名の探索完了をステップ９０７で確認後、ステップ９０８で信号配線を行う。
【００２９】
信号配線後、ステップ９０９でＤＲＣを行う。ＤＲＣにより信号配線箇所と電源およびグランド幹線データ９０２間のショートエラーが検出される。これをステップ９１０でチェックし、ステップ９１１でショート箇所の電源およびグランド幹線データ９０２を削除する。その際、配線間のセパレーションも含めてデザインルールを満たすように削除する。
【００３０】
その後、ステップ９１２〜９１５電源幹線のコンタクト接続、電源およびグランド幹線とスタンダードセルの電源配線間のコンタクト接続、電源幹線とＩ／Ｏ電源間の接続を行い、処理を終了する。本実施例ではスタンダードセルにより説明しているが、マクロセルにおける処理も同様である。
【００３１】
以上の電源レイアウト方法により、始めに電源およびグランド領域を敷詰め、信号配線で必要となる領域についてのみ電源およびグランド削除するため、電源配線接続レイアウト領域を最大限に残したレイアウトを実現することができる。
【００３２】
図１０は本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化レイアウト配線フロー図である。アナログ配線はコンタクトの乗換えによっても抵抗や容量値に変動があるため、できる限り影響の少ないレイアウトにするのが望ましい。そこで、図１０においては、図９のレイアウト配線フローに対して配線指定レイヤ１００１を入力情報に加え、ステップ１００２で読込んだレイヤで信号配線を行うことにより、配線レイヤの制御も可能にしている。他のレイアウト処理は図９と同様である。
【００３３】
【発明の効果】
本発明によれば、あらかじめコア領域に電源およびグランド幹線を敷詰め、信号配線に必要な領域について、配線間セパレーション等のデザインルールを満たすように前記電源およびグランド幹線の配線部分を削除することにより、信号配線に不必要な領域を最大限に電源幹線に利用できるため、最も効果的に電圧降下対策を行うことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化電源配線レイアウト図。
【図２】本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化電源配線レイアウトの立体図。
【図３】本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す電源配線接続レイアウト図。
【図４】本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す電源設計フロー図。
【図５】本発明に係る半導体集積回路装置の電源レイアウト方法を説明するためのスタンダードセルのレイアウト図。
【図６】本発明に係る半導体集積回路装置の電源レイアウト方法を説明するためのスタンダードセルのレイアウト図。
【図７】本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化配線レイアウトの立体図。
【図８】本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化配線レイアウトの立体図。
【図９】本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化レイアウト配線フロー図。
【図１０】本発明に係る半導体集積回路装置の電源レイアウト方法の実施例を示す多層化レイアウト配線フロー図。
【符号の説明】
１０１  チップ境界
１０２  コア領域
１０３  ＶＤＤ（電源幹線）
１０４  ＶＳＳ（グランド幹線）
１０５  Ｉ／Ｏ電源
２０１  配線レイヤ
２０２  配線間コンタクトレイヤ
３０１  ＶＤＤ（セル供給）
３０２  ＶＳＳ（セル供給）
３０３  配線間コンタクト
４０１  セル配置データ
４０２  Ｉ／Ｏ配置データ
４０３〜４０８ステップ
５０１  スタンダードセル
５０２  接続情報
６０１  信号配線
８０１  電源配線部分のショート箇所
８０２  グランド配線部分のショート箇所
９０１  セル配置データ
９０２  電源およびグランド幹線データ
９０３  ネットリスト
９０４〜９１５  ステップ
１００１  配線指定レイヤ
１００２  ステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004363294.tif 000009
【図８】
2004363294.tif 000010
【図９】
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【図１０】
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