(57)【要約】【課題】論理的なシステムの解析が容易であり、かつジッタの少ない安定したクロック信号を再生することができるクロック・データ・リカバリ回路を提供する。【解決手段】本発明のクロック・データ・リカバリ回路は、入力されるデータとクロック信号との間の位相差の検出結果である制御信号を出力する位相比較器と、制御信号に基づいて、位相差に応じた誤差信号を出力するチャージポンプ回路と、誤差信号に応じた制御用電圧レベルを出力するループフィルタと、制御用電圧レベルに応じてクロック信号の発振周波数を変更する電圧制御発振器とを備えている。ここで、位相比較器は、データが変化するタイミングを検出するエッジ検出回路と、エッジ検出回路の出力およびクロック信号に基づいて制御信号を出力する位相周波数比較回路とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力されるデータとクロック信号との間の位相差の検出結果である制御信号を出力する位相比較器と、前記制御信号に基づいて、前記位相差に応じた誤差信号を出力するチャージポンプ回路と、前記誤差信号に応じた制御用電圧レベルを出力するループフィルタと、前記制御用電圧レベルに応じて前記クロック信号の発振周波数を変更する電圧制御発振器とを備え、
前記データから、このデータに同期した前記クロック信号を再生するクロック・データ・リカバリ回路であって、
前記位相比較器は、前記データが変化するタイミングを検出するエッジ検出回路と、このエッジ検出回路の出力および前記クロック信号に基づいて前記制御信号を出力する位相周波数比較回路とを含むことを特徴とするクロック・データ・リカバリ回路。
【請求項２】
さらに、前記データの遷移のない状態を検出するデータ遷移検出回路を備え、前記チャージポンプ回路は、前記データ遷移検出回路の出力に基づいて、前記データの遷移のない状態の間動作が停止される請求項１に記載のクロック・データ・リカバリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力されるデータから、このデータに同期したクロック信号を再生するクロック・データ・リカバリ回路（以下、ＣＤＲ回路という）に関するものである。
【０００２】
【従来の技術】
図６は、ＣＤＲ回路の一例の構成概略図である。この図に示すように、ＣＤＲ回路１０は、位相比較器１２と、チャージポンプ回路１４と、ループフィルタ１６と、電圧制御発振器１８とを備えている。
【０００３】
ＣＤＲ回路１０では、位相比較器１２により、データＤａｔａとクロック信号Ｃｌｏｃｋとの間の位相差が検出され、その検出結果である制御信号ｕｐ、ｄｏｗｎが出力される。続いて、チャージポンプ回路１４により、制御信号ｕｐ、ｄｏｗｎに基づいて、位相差に応じた誤差信号が生成され、ループフィルタ１６により、誤差信号に応じた制御用電圧レベルＶｃｏｎｔが生成され、電圧制御発振器１８により、制御用電圧レベルＶｃｏｎｔに応じてクロック信号Ｃｌｏｃｋの発振周波数が変更される。
【０００４】
例えば、データＤａｔａに対してクロック信号Ｃｌｏｃｋの位相の方が遅いときには、クロック信号Ｃｌｏｃｋの位相を早くするために、制御用電圧レベルＶｃｏｎｔが高くされ、逆に、早いときには制御用電圧レベルＶｃｏｎｔが低くされる。そして、以後同様に、データＤａｔａと発振周波数の変更されたクロック信号Ｃｌｏｃｋとの間の位相差を繰り返し検出し、データＤａｔａとクロック信号Ｃｌｏｃｋとの間の周波数および位相が同期される。
【０００５】
ところで、ＣＤＲ回路としては、Ａｌｅｘａｎｄｅｒ  タイプの位相比較器を用いるバイナリＣＤＲ回路と、Ｈｏｇｇｅ  タイプの位相比較器を用いるリニアＣＤＲ回路の２種類が広く用いられている。以下、これら２種類のＣＤＲ回路について説明する。
【０００６】
まず、図７は、Ａｌｅｘａｎｄｅｒ  タイプの位相比較器の構成概略図である。同図に示すように、Ａｌｅｘａｎｄｅｒ  タイプの位相比較器１２ａは、４つのフリップフロップ５２，５４，５６，５８と、２つのＥＯＲゲート６０，６２と、インバータ６４と、２つのＡＮＤゲート６６，６８とを備えている。
【０００７】
ここで、信号Ｐ（ＥＯＲゲート６２の出力）は、データＤａｔａ遷移の有無の検出結果を表し、ハイレベルの場合にはデータＤａｔａの遷移があり、ローレベルの場合にはデータＤａｔａの遷移がない状態である。また、信号Ｑ（ＥＯＲゲート６０の出力）はクロック信号ＣｌｏｃｋとデータＤａｔａの位相関係を表し、ハイレベルの場合、クロック信号Ｃｌｏｃｋの位相がデータＤａｔａの位相よりも進んでおり、ローレベルの場合、クロック信号Ｃｌｏｃｋの位相がデータＤａｔａの位相よりも遅れている状態である。
【０００８】
Ａｌｅｘａｎｄｅｒ  タイプの位相比較器１２ａでは、クロック信号Ｃｌｏｃｋの位相がデータＤａｔａの位相よりも進んでいる場合、図８に示すように、データＤａｔａが遷移した後のクロック信号Ｃｌｏｃｋの立ち上がりに同期して、１クロックの間、制御信号ｄｏｗｎにハイレベルが出力される。また、データＤａｔａが１クロック毎に連続的に遷移すると、このデータＤａｔａの遷移状態に従って制御信号ｄｏｗｎも連続的にハイレベルとなる。これにより、制御用電圧レベルＶｃｏｎｔは、制御信号ｄｏｗｎのハイレベルの時間に応じて次第に低下し、クロック信号Ｃｌｏｃｋの位相が遅くなるように制御される。なお、図８に示すタイミングチャートには、図７に示す各内部ノードＡ，Ｂ，Ｃ，Ｐ，Ｑと同じ符号を付してある。また、後出の図９および図１０のタイミングチャートについても同様である。
【０００９】
これに対し、クロック信号Ｃｌｏｃｋの位相がデータＤａｔａの位相よりも遅れている場合、図９に示すように、データＤａｔａが変化した後のクロック信号Ｃｌｏｃｋの立ち上がりに同期して、制御信号ｕｐにハイレベルが出力される。また、データＤａｔａが１クロック毎に連続的に遷移すると、このデータＤａｔａの遷移状態に従って制御信号ｕｐも連続的にハイレベルとなる。これにより、制御用電圧レベルＶｃｏｎｔは、制御信号ｕｐのハイレベルの時間に応じて次第に上昇し、クロック信号Ｃｌｏｃｋの位相が早くなるように制御される。
【００１０】
また、クロック信号Ｃｌｏｃｋの位相とデータＤａｔａの位相が一致している場合、図１０に示すように、データＤａｔａの遷移タイミングとクロック信号Ｃｌｏｃｋのたち下がりのタイミングが一致する。従って、フリップフロップ５６に取り込まれるデータＤａｔａが不定となってそのデータ出力Ｑが不定となり、制御信号Ｐも制御信号ｕｐ、ｄｏｗｎも全て不定となるため、制御用電圧レベルＶｃｏｎｔが微少電圧範囲でふらつくことになる。
【００１１】
続いて、図１１は、Ｈｏｇｇｅ  タイプの位相比較器の構成概略図である。
同図に示すように、Ｈｏｇｇｅ  タイプの位相比較器１２ｂは、２つのフリップフロップ７０，７２と、２つのＥＯＲゲート７４，７６と、遅延回路７８とを備えている。
【００１２】
Ｈｏｇｇｅ  タイプの位相比較器１２ｂでは、データＤａｔａが変化すると、データＤａｔａが変化してから次のクロック信号Ｃｌｏｃｋが立ち上がるまでの間、制御信号ｕｐがハイレベルとなり、クロック信号Ｃｌｏｃｋが立ち上がってから次に立ち下がるまでの間、制御信号ｄｏｗｎがハイレベルとなる。
【００１３】
クロック信号Ｃｌｏｃｋの位相がデータＤａｔａの位相よりも進んでいる場合、図１２に示すように、制御信号ｕｐよりも制御信号ｄｏｗｎの方がハイレベルのパルス幅が長くなる。これにより、制御用電圧レベルＶｃｏｎｔは、制御信号ｕｐのハイレベルに応じて小さく上昇し、制御信号ｄｏｗｎのハイレベルの時間に応じて大きく低下するため、クロック信号Ｃｌｏｃｋの位相が遅くなるように制御される。なお、図１２に示すタイミングチャートには、図１１に示す各内部ノードＡ，Ｂと同じ符号を付してある。また、後出の図１３および図１４のタイミングチャートについても同様である。
【００１４】
これに対し、クロック信号Ｃｌｏｃｋの位相がデータＤａｔａの位相よりも遅れている場合、図１３に示すように、制御信号ｄｏｗｎよりも制御信号ｕｐの方がハイレベルのパルス幅が長くなる。これにより、制御用電圧レベルＶｃｏｎｔは、制御信号ｕｐのハイレベルに応じて大きく上昇し、制御信号ｄｏｗｎのハイレベルの時間に応じて小さく低下するため、クロック信号Ｃｌｏｃｋの位相が早くなるように制御される。
【００１５】
また、クロック信号Ｃｌｏｃｋの位相とデータＤａｔａの位相が一致している場合、図１４に示すように、ほぼ等しいハイレベルのパルス幅を持つ制御信号ｕｐと制御信号ｄｏｗｎが交互に出力される。これにより、制御用電圧レベルＶｃｏｎｔは、制御信号ｕｐのハイレベルに応じて上昇し、制御信号ｄｏｗｎのハイレベルの時間に応じて低下することを繰り返すため、クロック信号Ｃｌｏｃｋの位相とデータＤａｔａの位相が一致している場合であっても、クロック信号Ｃｌｏｃｋの位相が変動することになる。
【００１６】
また、Ａｌｅｘａｎｄｅｒ  タイプの位相比較器１２ａを用いるバイナリＣＤＲ回路は非線形システムであるため、設計を行う際に線形ＰＬＬ論理に基づいたシステム解析が困難となる。ここで、線形ＰＬＬ論理とは、各要素ブロックに対し、線形な伝達関数を仮定してＰＬＬのシステム解析を行う論理である。従って、ループバンド幅、ループフィルタ定数といったシステムパラメータを決定する作業をシミュレーションベースで行う必要があるため、多くの設計工数を必要とするという問題がある。
【００１７】
これに対し、Ｈｏｇｇｅ  タイプの位相比較器１２ｂを用いるリニアＣＤＲ回路は線形システムであるため、線形ＰＬＬ論理に基づいたシステム解析は可能である。しかし、Ａｌｅｘａｎｄｅｒ  タイプの位相比較器１２ａを用いるバイナリＣＤＲ回路においても、Ｈｏｇｇｅ  タイプの位相比較器１２ｂを用いるリニアＣＤＲ回路においても同様に、図１５に示すように、リカバリ状態でも電圧制御発振器１８の制御用電圧レベルＶｃｏｎｔが変動するため、クロック信号Ｃｌｏｃｋのジッタ発生の要因になるという問題がある。
【００１８】
ここで、非線形システム、線形システムおよび線形ＰＬＬ論理について説明する。あるシステムが存在する時、その時間的、空間的発展（変化）は通常微分方程式で表現できる。例えば、時間変化を記述する微分方程式について、初期条件（ｔ＝０の時の値）を与えると１つの解が求まる時、異なる初期条件の解との間に重ね合わせの原理が成立する場合を線形システムと呼ぶ。
【００１９】
例えば、線形システムでは、初期条件として、ｔ＝０で初期値Ａ（１）の場合に解１、Ａ（２）の場合に解２、Ａ（３）＝Ａ（１）＋Ａ（２）の場合に解３を得る時、解３＝解１＋解２となり、このような関係を重ね合わせの原理と呼ぶ。また、あるシステムに対する入力と出力の関係が比例関係になっている場合、そのシステムを線形システムという。
【００２０】
これに対し、非線形システムとは、解の重ね合わせの原理が成立しないシステム、あるいは入力と出力の関係が比例関係にないシステムである。非線形システムを解析する場合、非線形方程式を解く必要があるが、特殊な場合を除いてコンピュータによる数値解析が必要となる。このため、前述の通り、非線形システムの場合、システム解析が非常に困難である。
【００２１】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、論理的なシステムの解析が容易であり、かつジッタの少ない安定したクロック信号を再生することができるクロック・データ・リカバリ回路を提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するために、本発明は、入力されるデータとクロック信号との間の位相差の検出結果である制御信号を出力する位相比較器と、前記制御信号に基づいて、前記位相差に応じた誤差信号を出力するチャージポンプ回路と、前記誤差信号に応じた制御用電圧レベルを出力するループフィルタと、前記制御用電圧レベルに応じて前記クロック信号の発振周波数を変更する電圧制御発振器とを備え、
前記データから、このデータに同期した前記クロック信号を再生するクロック・データ・リカバリ回路であって、
前記位相比較器は、前記データが変化するタイミングを検出するエッジ検出回路と、このエッジ検出回路の出力および前記クロック信号に基づいて前記制御信号を出力する位相周波数比較回路とを含むことを特徴とするクロック・データ・リカバリ回路を提供するものである。
【００２３】
ここで、さらに、前記データの遷移のない状態を検出するデータ遷移検出回路を備え、前記チャージポンプ回路は、前記データ遷移検出回路の出力に基づいて、前記データの遷移のない状態の間動作が停止されるのが好ましい。
【００２４】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のクロック・データ・リカバリ回路を詳細に説明する。
【００２５】
本発明のＣＤＲ回路の構成は、図６に示す従来のＣＤＲ回路１０の構成と基本的に同じである。すなわち、本発明のＣＤＲ回路は、位相比較器１２と、チャージポンプ回路１４と、ループフィルタ１６と、電圧制御発振器１８とを備えている。本発明のＣＤＲ回路の特徴は、従来のＣＤＲ回路とは異なる構成の位相比較器を備えている点にあるので、以下本発明のＣＤＲ回路で用いられる位相比較器について説明する。
【００２６】
図１は、本発明のＣＤＲ回路で用いられる位相比較器の一実施形態の構成概略図である。同図に示す位相比較器１２ｃは、データＤａｔａが変化するタイミングを検出するエッジ検出回路２０と、このエッジ検出回路２０の出力およびクロック信号Ｃｌｏｃｋに基づいて、データＤａｔａとクロック信号Ｃｌｏｃｋとの間の位相差の検出結果である制御信号ｕｐ、ｄｏｗｎを出力する位相周波数比較回路２２とを備えている。
【００２７】
エッジ検出回路２０は、遅延回路２４と、ＥＯＲゲート２６とを備えている。ＥＯＲゲート２６の一方の入力にはデータＤａｔａが直接入力され、他方の入力には、遅延回路２４を介してデータＤａｔａが入力されている。エッジ検出回路２０では、データＤａｔａがハイレベルからローレベルに、およびローレベルからハイレベルに変化してから、遅延回路２４の遅延時間に相当する所定の時間、ハイレベルのパルスが出力される。
【００２８】
位相周波数比較回路２２は、２つのフリップフロップ２８，３０と、ＡＮＤゲート３２とを備えている。フリップフロップ２８，３０のデータ入力Ｄは共に電源に接続され、そのクロック入力には、それぞれＥＯＲゲート２６の出力およびクロック信号Ｃｌｏｃｋが入力されている。また、フリップフロップ２８，３０のデータ出力Ｑからはそれぞれ信号ｕｐおよび信号ｄｏｗｎが出力されている。これらの信号ｕｐ、ｄｏｗｎはＡＮＤゲート３２に入力され、ＡＮＤゲート３２の出力がフリップフロップ２８，３０のリセット入力ｒｅｓｔに共通に入力されている。
【００２９】
位相周波数比較回路２２では、エッジ検出回路２０の出力Ａの立ち上がりでフリップフロップ２８のデータ出力Ｑ、すなわち信号ｕｐがハイレベルとなり、クロック信号Ｃｌｏｃｋの立ち上がりでフリップフロップ３０のデータ出力Ｑ、すなわち信号ｄｏｗｎがハイレベルとなる。また、フリップフロップ２８，３０の出力Ｑが共にハイレベルになると、ＡＮＤゲート３２の出力がハイレベルとなり、フリップフロップ２８，３０はリセットされて、その出力Ｑは共にローレベルとなる。
【００３０】
次に、図２のタイミングチャートを参照して、図１に示す位相比較器１２ｃを用いるＣＤＲ回路の動作を説明する。ここで、図２（ａ）は、クロック信号Ｃｌｏｃｋの位相がデータＤａｔａの位相よりも進んでいる場合、図２（ｂ）は、クロック信号Ｃｌｏｃｋの位相がデータＤａｔａの位相よりも遅れている場合、図２（ｃ）は、クロック信号Ｃｌｏｃｋの位相とデータＤａｔａの位相が一致している場合のＣＤＲ回路の動作をそれぞれ表す。
【００３１】
まず、クロック信号Ｃｌｏｃｋの位相がデータＤａｔａの位相よりも進んでいる場合、図２（ａ）のタイミングチャートに示すように、まず、クロック信号Ｃｌｏｃｋの立ち上がりでフリップフロップ３０の出力Ｑ、すなわち制御信号ｄｏｗｎがハイレベルとなり、その後、エッジ検出回路２０によってデータＤａｔａの変化が検出され、その出力Ａが立ち上がるとフリップフロップ２８の出力Ｑ、すなわち制御信号ｕｐがハイレベルとなる。
【００３２】
これにより、ＡＮＤゲート３２の出力がハイレベルとなり、フリップフロップ２８，３０の出力Ｑ、すなわち制御信号ｕｐ、ｄｏｗｎは共にリセットされてローレベルとなる。従って、ループフィルタ１６の出力、すなわち制御用電圧レベルＶｃｏｎｔは、制御信号ｄｏｗｎがハイレベルとなる時間に応じてその電圧レベルが次第に低下し、電圧制御発振器１８の出力、すなわちクロック信号Ｃｌｏｃｋの位相が遅くなるように制御される。
【００３３】
これに対し、クロック信号Ｃｌｏｃｋの位相がデータＤａｔａの位相よりも遅れている場合、図２（ｂ）のタイミングチャートに示すように、エッジ検出回路２０によってデータＤａｔａの変化が検出され、その出力Ａが立ち上がるとフリップフロップ２８の出力Ｑ、すなわち制御信号ｕｐがハイレベルとなり、その後、クロック信号Ｃｌｏｃｋの立ち上がりでフリップフロップ３０の出力Ｑ、すなわち制御信号ｄｏｗｎがハイレベルとなる。
【００３４】
これにより、ＡＮＤゲート３２の出力がハイレベルとなり、フリップフロップ２８，３０の出力Ｑ、すなわち制御信号ｕｐ、ｄｏｗｎは共にリセットされてローレベルとなる。従って、ループフィルタ１６の出力、すなわち制御用電圧レベルＶｃｏｎｔは、制御信号ｕｐがハイレベルとなる時間に応じてその電圧レベルが次第に上昇し、電圧制御発振器１８の出力、すなわちクロック信号Ｃｌｏｃｋの位相が早くなるように制御される。
【００３５】
また、クロック信号Ｃｌｏｃｋの位相とデータＤａｔａの位相が一致している場合、図２（ｃ）のタイミングチャートに示すように、エッジ検出回路２０によってデータＤａｔａの変化が検出され、その出力Ａが立ち上がってフリップフロップ２８の出力Ｑ、すなわち制御信号ｕｐがハイレベルになるのと同時に、クロック信号Ｃｌｏｃｋの立ち上がりでフリップフロップ３０の出力Ｑ、すなわち制御信号ｄｏｗｎがハイレベルとなる。
【００３６】
これにより、ＡＮＤゲート３２の出力がハイレベルとなり、フリップフロップ２８，３０の出力Ｑ、すなわち制御信号ｕｐ、ｄｏｗｎは共にリセットされてローレベルとなる。従って、ループフィルタ１６の出力、すなわち制御用電圧レベルＶｃｏｎｔは変化せず、電圧制御発振器１８の出力、すなわちクロック信号Ｃｌｏｃｋの位相は現状を維持するように制御される。
【００３７】
図１に示す位相比較器１２は線形システムなのでシステム解析が容易であり、設計工数を削減できるという利点がある。また、図１に示す位相比較器１２ｃを用いるＣＤＲ回路では、データＤａｔａとクロック信号Ｃｌｏｃｋとの間の位相差がなくなると、電圧制御発振器１８の制御用電圧レベルＶｃｏｎｔの変動がなくなるので、リカバリ状態において、クロック信号Ｃｌｏｃｋにジッタが発生しない安定したシステムを実現可能である。
【００３８】
また、図３に示すように、図１に示す位相比較器１２ｃを用いるＣＤＲ回路において、さらにデータＤａｔａの遷移のない状態を検出するデータ遷移検出回路３４を組み合わせて用いることも可能である。これにより、データＤａｔａの無遷移状態が続いた場合でも、チャージポンプ回路１４の動作を停止させることによって、電圧制御発振器１８の制御用電圧レベルＶｃｏｎｔの変動を抑えることができ、より高性能化を図ることが可能である。
【００３９】
以下、上記データ遷移検出回路３４について説明する。
図４（ａ）および（ｂ）は、それぞれ図３に示すＣＤＲ回路で用いられるデータ遷移検出回路の一実施形態の構成概略図とその動作タイミングチャートであり、図５（ａ）および（ｂ）は、それぞれ図３に示すＣＤＲ回路で用いられるチャージポンプ回路および従来のＣＤＲ回路で用いられるチャージポンプ回路の一実施形態の構成概略図である。
【００４０】
図４（ａ）に示すデータ遷移検出回路３４ａは、２つのフリップフロップ３６，３８と、ＥＮＯＲゲート４０とを備えている。フリップフロップ３６のデータ入力ＤにはデータＤａｔａが入力され、そのデータ出力Ｑがフリップフロップ３８のデータ入力Ｄに入力されている。また、フリップフロップ３６，３８のクロック入力にはクロック信号Ｃｌｏｃｋが共通に入力されている。ＥＮＯＲゲート４０にはフリップフロップ３６，３８のデータ出力Ｑが入力され、ＥＮＯＲゲート４０からは信号ＮＴが出力されている。
【００４１】
このデータ遷移検出回路３４ａでは、図４（ｂ）のタイミングチャートに示すように、データＤａｔａが遷移した後のクロック信号Ｃｌｏｃｋの立ち上がりからその次のクロック信号Ｃｌｏｃｋの立ち上がりまでの１クロックの間、信号ＮＴにローレベルが出力される。また、データＤａｔａが１クロック毎に連続的に遷移すると、このデータＤａｔａの遷移状態に従って信号ＮＴも連続的にローレベルとなる。なお、図４（ｂ）に示すタイミングチャートには、図４（ａ）に示す各内部ノードＡ，Ｃと同じ符号を付してある。
【００４２】
また、図５（ａ）に示すチャージポンプ回路１４ａは、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）４２と、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）４４と、ＮＡＮＤゲート４６と、ＡＮＤゲート４８と、インバータ５０とを備えている。ＮＡＮＤゲート４６の一方の入力には制御信号ｕｐが入力され、ＡＮＤゲート４８の一方の入力には制御信号ｄｏｗｎが入力されている。ＮＡＮＤゲート４６およびＡＮＤゲート４８の他方の入力には、インバータ５０を介して信号ＮＴが共通に入力され、ＮＡＮＤゲート４６およびＡＮＤゲート４８の出力はそれぞれＰＭＯＳ４２およびＮＭＯＳ４４のゲートに入力されている。ＰＭＯＳ４２およびＮＭＯＳ４４は電源とグランドとの間に直列に接続され、両者の接続点から制御用電圧レベルＶｃｏｎｔが出力されている。
【００４３】
図５（ａ）に示すチャージポンプ回路１４ａでは、信号ＮＴがローレベルの期間は、ＮＡＮＤゲート４６から制御信号ｕｐの反転信号、ＡＮＤゲート４８から制御信号ｄｏｗｎが出力される。すなわち、同図（ｂ）に示す従来のＣＤＲ回路で用いられるチャージポンプ回路１４ｂと同様に動作し、制御信号ｕｐがハイレベルの期間、ＰＭＯＳ４２がオンして制御用電圧レベルＶｃｏｎｔがチャージアップされ、制御信号ｄｏｗｎがハイレベルの期間、ＮＭＯＳ４４がオンして制御用電圧レベルＶｃｏｎｔがディスチャージされる。
【００４４】
これに対し、信号ＮＴがハイレベルになると、ＮＡＮＤゲート４６の出力がハイレベル、ＡＮＤゲート４８の出力がローレベルとなり、ＰＭＯＳ４２およびＮＭＯＳ４４は共にオフ状態となってその動作が停止される。これにより、データＤａｔａが遷移していない期間の制御用電圧レベルＶｃｏｎｔの変動を抑えることができ、クロック信号Ｃｌｏｃｋのジッタの発生を抑制することができる。
【００４５】
なお、位相比較器１２、チャージポンプ回路１４、データ遷移検出回路３４の具体的な回路構成を挙げて説明したが、本発明は図示の具体例に限定されるわけではなく、同様の機能を果たす他の回路構成のものを使用してもよい。また、チャージポンプ回路１４、ループフィルタ１６、電圧制御発振器１８は従来公知の構成のものがいずれも利用可能であるし、本発明のＣＤＲ回路には、これら以外の他の構成要素が含まれていてもよい。
【００４６】
本発明は、基本的に以上のようなものである。
以上、本発明のクロック・データ・リカバリ回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００４７】
【発明の効果】
以上詳細に説明した様に、本発明のクロック・データ・リカバリ回路は、データが変化するタイミングを検出するエッジ検出回路と、エッジ検出回路の出力およびクロック信号に基づいて制御信号を出力する位相周波数比較回路とを含む位相比較器を備えている。
これにより、本発明のクロック・データ・リカバリ回路によれば、線形システムの位相比較器を用いるので、システム解析が容易であり、設計工数を削減できるという利点がある。また、データとクロック信号との間の位相差がなくなると、電圧制御発振器の制御用電圧レベルの変動がなくなるので、リカバリ状態において、クロック信号にジッタが発生しない安定したシステムを実現することができる。
【図面の簡単な説明】
【図１】本発明のクロック・データ・リカバリ回路で用いられる位相比較器の一実施形態の構成概略図である。
【図２】（ａ）、（ｂ）および（ｃ）は、いずれも図１に示す位相比較器を用いるクロック・データ・リカバリ回路の動作を表す一実施形態のタイミングチャートである。
【図３】本発明のクロック・データ・リカバリ回路の別の実施形態の構成概略図である。
【図４】（ａ）は、図３に示すクロック・データ・リカバリ回路で用いられるデータ遷移検出回路の一実施形態の構成概略図、（ｂ）は、その動作を表す一実施形態のタイミングチャートである。
【図５】（ａ）は、図３に示すクロック・データ・リカバリ回路で用いられるチャージポンプの一実施形態の構成概略図、（ｂ）は、従来のクロック・データ・リカバリ回路で用いられるチャージポンプの一例の構成概略図である。
【図６】クロック・データ・リカバリ回路の一例の構成概略図である。
【図７】Ａｌｅｘａｎｄｅｒ  タイプの位相比較器の構成概略図である。
【図８】図７に示す位相比較器を用いるクロック・データ・リカバリ回路の動作を表す一例のタイミングチャートである。
【図９】図７に示す位相比較器を用いるクロック・データ・リカバリ回路の動作を表す別の例のタイミングチャートである。
【図１０】図７に示す位相比較器を用いるクロック・データ・リカバリ回路の動作を表す別の例のタイミングチャートである。
【図１１】Ｈｏｇｇｅ  タイプの位相比較器の構成概略図である。
【図１２】図１１に示す位相比較器を用いるクロック・データ・リカバリ回路の動作を表す一例のタイミングチャートである。
【図１３】図１１に示す位相比較器を用いるクロック・データ・リカバリ回路の動作を表す別の例のタイミングチャートである。
【図１４】図１１に示す位相比較器を用いるクロック・データ・リカバリ回路の動作を表す別の例のタイミングチャートである。
【図１５】図７および図１１に示す位相比較器を用いるクロック・データ・リカバリ回路のリカバリ状態における動作を表す一例のタイミングチャートである。
【符号の説明】
１０  クロック・データ・リカバリ回路
１２  位相比較器
１４  チャージポンプ回路
１６  ループフィルタ
１８  電圧制御発振器
２０  エッジ検出回路
２２  位相周波数比較回路
２４  遅延回路
２６，６０，６２，７４，７６  ＥＯＲゲート
２８，３０，３６，３８，５２，５４，５６，５８，７０，７２  フリップフロップ
３２，４８，６６，６８    ＡＮＤゲート
３４  データ遷移検出回路
４０  ＥＮＯＲゲート
４２  Ｐ型ＭＯＳトランジスタ
４４  Ｎ型ＭＯＳトランジスタ
４６  ＮＡＮＤゲート
５０，６４  インバータ
７８  遅延回路
【図１】
2004222115.tif 000003
【図２】
2004222115.tif 000004
【図３】
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【図４】
2004222115.tif 000006
【図５】
2004222115.tif 000007
【図６】
2004222115.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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