(57)【要約】【課題】外部のデジタル電源系統が５Ｖ、３．３Ｖのどちらにも対応できる、デジタル・アナログ入出力兼用回路をもつ半導体装置を提供する。【解決手段】デジタル出力とアナログ出力とを兼用するデジタル・アナログ兼用端子Ｐ１をもつ半導体装置において、第１の電源電圧に接続されたデジタル出力回路ＣＲ１と、第２の電源電圧に接続されたアナログ出力回路ＣＲ３と、該デジタル・アナログ兼用端子Ｐ１と該デジタル出力回路ＣＲ１との接続点と該アナログ出力回路ＣＲ３との間に、ゲートを前記第２の電源電圧に接続されたｎチャネル型ＭＯＳトランジスタＭ９とを有することを特徴とする半導体装置。【選択図】図１
2004064443.tif 000002
【特許請求の範囲】
【請求項１】
デジタル出力とアナログ出力とを兼用するデジタル・アナログ兼用端子をもつ半導体装置において、
第１の電源電圧に接続されたデジタル出力回路と、
第２の電源電圧に接続されたアナログ出力回路と、
該デジタル・アナログ兼用端子と該デジタル出力回路との接続点と該アナログ出力回路との間に接続され、ゲートを前記第２の電源電圧に接続されたｎチャネル型ＭＯＳトランジスタと
を有することを特徴とする半導体装置。
【請求項２】
該デジタル出力回路のトランジスタの耐圧よりも、該アナログ出力回路のトランジスタ及び該ｎチャネル型ＭＯＳトランジスタの耐圧が低いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の電源電圧が前記第２の電源電圧よりも高いことを特徴とする請求項１乃至請求項２のいずれかに記載の半導体装置。
【請求項４】
該ｎチャネル型ＭＯＳトランジスタがデプレッション型であることを特徴とする請求項１乃至請求項３に記載の半導体装置。
【請求項５】
前記第１の電源電圧と前記第２の電源電圧が同一電圧であることを特徴とする請求項１、２、４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号用の端子としてもアナログ信号用の端子としても機能するデジタルとアナログの入出力兼用端子を備えた、半導体装置に関するものである。
【０００２】
【従来の技術】
近年のＬＳＩは集積化が進み、１つの端子を、デジタル信号用の端子としてもアナログ信号用の端子としても機能するようにしたものがある。デジタル系システムで用いられる場合は、該端子はデジタル信号用の端子として機能し、アナログ系システムで用いられる場合は、該端子はアナログ信号用の端子として機能するようにする。これにより、１つのＬＳＩで、デジタルとアナログの両方のシステムに対応できるため、システム毎にＬＳＩを開発する必要が無くなる。
【０００３】
また、トランジスタのゲート長が微細化された事と、低消費電力化、低ノイズ化の為に、ＬＳＩを低い電源電圧で動作する様にしている。しかし、ＬＳＩ外部の半導体製品の電源電圧は必ずしもＬＳＩと同じ電圧にはなっておらず、装置のボード上に電源電圧５Ｖ系の半導体製品と３Ｖ系の半導体製品が混在して実装され、５Ｖ振幅の信号が３Ｖ系の半導体製品の入出力端子に入力されることがある。そのため、ＬＳＩ内部のロジック部分は３Ｖ系電圧で動作させ、外部回路とのインターフェイス部で、外部回路の電圧レベルに合わせる様にしている。
【０００４】
図５を用いて、従来のＬＳＩのデジタル・アナログ入出力兼用回路について、以下に説明する。
【０００５】
同図に示す様に、従来のＬＳＩのデジタル・アナログ入出力兼用回路は、デジタル出力回路ＣＲ３１、デジタル入力回路ＣＲ３２、アナログ出力回路ＣＲ３３とデジタル・アナログ兼用端子Ｐ３から構成されている。
【０００６】
このデジタル・アナログ入出力兼用回路が、デジタル系システムで用いられる時には、デジタル出力回路ＣＲ３１とデジタル入力回路ＣＲ３２が動作し、このときアナログ出力回路ＣＲ３３は動作しない。また、このデジタル・アナログ入出力兼用回路が、アナログ系システムで用いられる時には、アナログ出力回路ＣＲ３３が動作し、このときデジタル出力回路ＣＲ３１とデジタル入力回路ＣＲ３２は動作しない。
【０００７】
デジタル出力回路ＣＲ３１は、ｐチャネル型ＭＯＳトランジスタ（以下、単に「ｐＭＯＳトランジスタ」という）Ｍ３１、ｎチャネル型ＭＯＳトランジスタ（以下、単に「ｎＭＯＳトランジスタ」という）Ｍ３２とレベルコンバータＬＣ３１、ＬＣ３２から構成されている。ｐＭＯＳトランジスタＭ３１とｎＭＯＳトランジスタＭ３２のドレインは共通に、デジタル・アナログ兼用端子Ｐ３に接続されている。
【０００８】
デジタル出力モード時においては、デジタル出力信号ＤＯＵＴ３１とＤＯＵＴ３２が共に”Ｈ”になると、ｐＭＯＳトランジスタＭ３１はオフ、ｎＭＯＳトランジスタＭ３２はオンとなるため、デジタル・アナログ兼用端子Ｐ３に”Ｌ”が出力される。デジタル出力信号ＤＯＵＴ３１が”Ｈ”、ＤＯＵＴ３２が”Ｌ”になると、ｐＭＯＳトランジスタＭ３１もｎＭＯＳトランジスタＭ３２もオフとなるため、デジタル・アナログ兼用端子Ｐ３はハイインピーダンス状態となる。デジタル出力信号ＤＯＵＴ３１とＤＯＵＴ３２が共に”Ｌ”になると、ｐＭＯＳトランジスタＭ３１はオン、ｎＭＯＳトランジスタＭ３２はオフとなるため、デジタル・アナログ兼用端子Ｐ３に”Ｈ”が出力される。
【０００９】
このとき、デジタル・アナログ兼用端子Ｐ３に出力される”Ｈ”の電圧レベルはｐＭＯＳトランジスタＭ３１のソースに接続されているインターフェイス部電源ＶＤＤ−ＩＦの電圧レベルによって決まる。インターフェイス部電源ＶＤＤ−ＩＦはＬＳＩ外部より供給されている。よって、デジタル・アナログ兼用端子Ｐ３に出力される”Ｈ”の電圧レベルは、ＬＳＩ外部の回路が５Ｖ系で動作している場合は、５Ｖとなり、ＬＳＩ外部の回路が３．３Ｖ系で動作している場合は３．３Ｖとなり、外部の回路に信号レベルを合わせることができる。
【００１０】
ｐＭＯＳトランジスタＭ３１とｎＭＯＳトランジスタＭ３２には、ＬＳＩ外部の電圧が高い場合に合わせて、５Ｖ耐圧のものを用いる。ＬＳＩ内部のロジック部分からのデジタル出力信号ＤＯＵＴ３１とＤＯＵＴ３２は、３．３Ｖレベルであるため、ｐＭＯＳトランジスタＭ３１とｎＭＯＳトランジスタＭ３２のゲートを駆動するため、レベルコンバータＬＣ３１、ＬＣ３２によって、５Ｖにレベル変換を行なう。
【００１１】
なお、このデジタル出力モード時においては、アナログ出力回路ＣＲ３３のアナログ信号出力制御信号ＡＣＮＴ３は”Ｈ”のままで、ｐＭＯＳトランジスタＭ３７はオフ、ｎＭＯＳトランジスタＭ３８もオフとなり、デジタル・アナログ兼用端子Ｐ３にアナログ信号は出力されない。
【００１２】
デジタル入力回路ＣＲ３２は、ｐＭＯＳトランジスタＭ３３とｎＭＯＳトランジスタＭ３４からなる相補型ＭＯＳインバータ、ｎＭＯＳトランジスタＭ３５、ｐＭＯＳトランジスタＭ３６とレベルコンバータＬＣ３３から構成されている。ｐＭＯＳトランジスタＭ３３とｎＭＯＳトランジスタＭ３４のゲートは、共通にデジタル・アナログ兼用端子Ｐ３に接続されており、ドレインは、共通にレベルコンバータＬＣ３３に接続されている。
【００１３】
デジタル入力回路ＣＲ３２が動作するには、デシタル入力制御信号ＤＣＮＴ３が”Ｈ”となり、ｎＭＯＳトランジスタＭ３５はオンとなり、ｐＭＯＳトランジスタＭ３６はオフとなる事が条件となる。デジタル出力モードにおいては、デシタル入力制御信号ＤＣＮＴ３を”Ｌ”にして、デジタル入力回路ＣＲ３２が動作しない様にしておく。
【００１４】
次に、デジタル入力モード時においては、デジタル入力回路ＣＲ３２のデシタル入力制御信号ＤＣＮＴ３を”Ｈ”にして、デジタル入力回路ＣＲ３２を動作させる。デジタル・アナログ兼用端子Ｐ３が”Ｈ”となると、ｐＭＯＳトランジスタＭ３３はオフ、ｎＭＯＳトランジスタＭ３４はオンとなり、ｐＭＯＳトランジスタＭ３３とｎＭＯＳトランジスタＭ３４のドレインは”Ｌ”となる。デジタル・アナログ兼用端子Ｐ３が”Ｌ”となると、ｐＭＯＳトランジスタＭ３３はオン、ｎＭＯＳトランジスタＭ３４はオフとなり、ｐＭＯＳトランジスタＭ３３とｎＭＯＳトランジスタＭ３４のドレインは”Ｈ”となる。
【００１５】
このとき、ｐＭＯＳトランジスタＭ３３とｎＭＯＳトランジスタＭ３４のドレインの電圧レベルは、ｐＭＯＳトランジスタＭ３３のソ−スに接続されているインターフェイス部電源ＶＤＤ−ＩＦの電圧レベルによって決まる。
【００１６】
ｐＭＯＳトランジスタＭ３３とｎＭＯＳトランジスタＭ３４には、ＬＳＩ外部の電圧が高い場合に合わせて、５Ｖ耐圧のものを用いる。
【００１７】
レベルコンバータＬＣ３３は、ｐＭＯＳトランジスタＭ３３とｎＭＯＳトランジスタＭ３４のドレインの電圧レベルが５Ｖのときは３．３Ｖに変換し、３．３Ｖのときはそのままのレベルで、デジタル入力信号ＤＩＮ３として伝播する。
【００１８】
なお、アナログ出力回路ＣＲ３３のアナログ信号出力制御信号ＡＣＮＴ３は”Ｈ”のままで、デジタル・アナログ兼用端子Ｐ３にアナログ信号は出力されない。また、デジタル出力回路ＣＲ３１のデジタル出力信号ＤＯＵＴ３１は”Ｈ”、ＤＯＵＴ３２は”Ｌ”で、デジタル信号も出力されない。
【００１９】
アナログ出力回路ＣＲ３３は、ｐＭＯＳトランジスタＭ３７とｎＭＯＳトランジスタＭ３８からなるトランスファーゲートとインバータＩＮＶ３で構成されている。ｐＭＯＳトランジスタＭ３７のドレインとｎＭＯＳトランジスタＭ３８のソ−スは、デジタル・アナログ兼用端子Ｐ３に接続されており、ｐＭＯＳトランジスタＭ３７のソースとｎＭＯＳトランジスタＭ３８のドレインにはアナログ出力信号ＡＯＵＴ３が入力され、ｎＭＯＳトランジスタＭ３８のゲートには、ｐＭＯＳトランジスタＭ３７のゲートに入力されているアナログ信号出力制御信号ＡＣＮＴ３の反転信号が入力されている。
【００２０】
アナログ信号出力制御信号ＡＣＮＴ３が”Ｈ”の時は、ｐＭＯＳトランジスタＭ３７はオフ、ｎＭＯＳトランジスタＭ３８はオフとなり、デジタル・アナログ兼用端子Ｐ３はハイインピーダンス状態となる。アナログ信号出力制御信号ＡＣＮＴ３が”Ｌ”になると、ｐＭＯＳトランジスタＭ３７はオン、ｎＭＯＳトランジスタＭ３８はオンとなり、アナログ出力信号ＡＯＵＴ３がデジタル・アナログ兼用端子Ｐ３に出力される。
【００２１】
なお、この時デジタル出力回路ＣＲ３１のデジタル出力信号ＤＯＵＴ３１は”Ｈ”、ＤＯＵＴ３２が”Ｌ”であり、ｐＭＯＳトランジスタＭ３１もｎＭＯＳトランジスタＭ３２もオフとなるため、デジタル信号は出力されない。また、デジタル入力回路ＣＲ３２のデシタル入力制御信号ＤＣＮＴ３は”Ｌ”であり、ｎＭＯＳトランジスタＭ３５はオフ、ｐＭＯＳトランジスタＭ３６はオンとなり、デジタル入力信号ＤＩＮ３は入力されない。
【００２２】
【発明が解決しようとする課題】
デジタル出力回路、デジタル入力回路、アナログ出力回路の電源は共通で、インターフェイス電源ＶＤＤ−ＩＦを用いている。このＶＤＤ−ＩＦは、該ＬＳＩ内の他のデジタル回路のインターフェイス部の電源としても用いられており、外部回路と信号レベルを合わせるために、ＬＳＩ外部の電源を取り込んでいる。
【００２３】
アナログ信号は、０〜３Ｖの範囲であるため、アナログ信号を扱うトランスファーゲートには、３Ｖ耐圧のトランジスタを使用し、トランジスタに供給している電源電圧を、３．３Ｖにするのが望ましい。しかし、外部回路の電源が５Ｖ系のときには、電源ＶＤＤ−ＩＦには共通に５Ｖが供給されるため、アナログ出力回路の電源も５Ｖになってしまう。このため、アナログ信号を扱うトランスファーゲートも、５Ｖ耐圧のトランジスタを使用する必要がある。５Ｖ耐圧のトランジスタは、３．３Ｖ耐圧のトランジスタに比べて、トランジスタの構造を高い電圧に耐えられる様に、ゲート酸化膜の厚みを増している。
【００２４】
図６に示すように、このゲート酸化膜の厚みを増したトランジスタの特性は閾値（Ｖｔｈ）が高く、３．３Ｖの信号でゲートを制御する場合、特にアナログ信号を扱うトランスファーゲート回路として使用した場合にはインピーダンスが非常に高くなり、実用にはならない。
【００２５】
つまり、０〜３Ｖの範囲のアナログ信号を扱うトランスファーゲートに５Ｖ耐圧のトランジスタは使用できないため、外部電圧が３．３Ｖのシステムでしか本ＬＳＩは使えなくなってしまう。
【００２６】
本発明の目的は、ＬＳＩ外部のデジタル電源系統が５Ｖ、３．３Ｖのどちらにも対応できる、デジタル・アナログ入出力兼用回路をもつＬＳＩを提供することにある。
【００２７】
【課題を解決するための手段】
上記目的は、デジタル・アナログ兼用端子Ｐ１とデジタル出力回路ＣＲ１との共通接続点とアナログの出力回路との間に、耐圧保護用のトランスファーゲートＭ９を挿入し、更にデジタル入出力回路部の電源とアナログ出力回路部の電源系統を分けることにより達成される。これにより、ＬＳＩ外部のデジタル電源系統が５Ｖ系でも３．３Ｖ系でも、どちらにも対応できるデジタル・アナログ入出力兼用回路が実現できる。
【００２８】
【発明の実施の形態】
［第一実施形態］
本発明の実施形態による回路について図１及び図２を用いて説明する。
【００２９】
図１は本発明の実施例の回路構成図、図２はｎＭＯＳトランジスタＭ９のソース・ドレイン電圧特性を示す。
【００３０】
図１に示す様に、本実施例のデジタル・アナログ入出力兼用回路は、デジタル出力回路ＣＲ１、デジタル入力回路ＣＲ２、アナログ出力回路ＣＲ３とデジタル・アナログ兼用端子Ｐ１から構成されている。
【００３１】
このデジタル・アナログ入出力兼用回路が、デジタル系システムで用いられる時には、デジタル出力回路ＣＲ１とデジタル入力回路ＣＲ２が動作し、このときアナログ出力回路ＣＲ３は動作しない。また、このデジタル・アナログ入出力兼用回路が、アナログ系システムで用いられる時には、アナログ出力回路ＣＲ３が動作し、このときデジタル出力回路ＣＲ１とデジタル入力回路ＣＲ２は動作しない。
【００３２】
デジタル出力回路ＣＲ１は、ｐＭＯＳトランジスタＭ１とｎＭＯＳトランジスタＭ２とレベルコンバータＬＣ１、ＬＣ２から構成されている。ｐＭＯＳトランジスタＭ１とｎＭＯＳトランジスタＭ２のドレインは共通に、デジタル・アナログ兼用端子Ｐ１に共通に接続されている。
【００３３】
デジタル出力モード時においては、デジタル出力信号ＤＯＵＴ１とＤＯＵＴ２が共に”Ｈ”になると、ｐＭＯＳトランジスタＭ１はオフ、ｎＭＯＳトランジスタＭ２はオンとなるため、デジタル・アナログ兼用端子Ｐ１に”Ｌ”が出力される。デジタル出力信号ＤＯＵＴ１が”Ｈ”、ＤＯＵＴ２が”Ｌ”になると、ｐＭＯＳトランジスタＭ１もｎＭＯＳトランジスタＭ２もオフとなるため、デジタル・アナログ兼用端子Ｐ１はハイインピーダンス状態となる。デジタル出力信号ＤＯＵＴ１とＤＯＵＴ２が共に”Ｌ”になると、ｐＭＯＳトランジスタＭ１はオン、ｎＭＯＳトランジスタＭ２はオフとなるため、デジタル・アナログ兼用端子Ｐ１に”Ｈ”が出力される。
【００３４】
このとき、デジタル・アナログ兼用端子Ｐ１に出力される”Ｈ”の電圧レベルはｐＭＯＳトランジスタＭ１のソースに接続されているデジタル系電源ＶＤＤ−Ｄの電圧レベルによって決まる。デジタル系電源ＶＤＤ−ＤはＬＳＩ外部のデジタル回路より供給されている。よって、デジタル・アナログ兼用端子Ｐ１に出力される”Ｈ”の電圧レベルは、ＬＳＩ外部のデジタル回路が５Ｖ系で動作している場合は、５Ｖとなり、ＬＳＩ外部のデジタル回路が３．３Ｖ系で動作している場合は３．３Ｖとなり、外部の回路に信号レベルを合わせることができる。
【００３５】
ｐＭＯＳトランジスタＭ１とｎＭＯＳトランジスタＭ２には、ＬＳＩ外部の電圧が高い場合に合わせて、５Ｖ耐圧のものを用いる。ＬＳＩ内部のロジック部分からのデジタル出力信号ＤＯＵＴ１とＤＯＵＴ２は、３．３Ｖレベルであるため、ｐＭＯＳトランジスタＭ１とｎＭＯＳトランジスタＭ２のゲートを駆動するため、レベルコンバータＬＣ１、ＬＣ２によって、５Ｖにレベル変換を行なう。
【００３６】
なお、このデジタル出力モード時においては、アナログ出力回路ＣＲ３のアナログ信号出力制御信号ＡＣＮＴ１は”Ｈ”のままで、ｐＭＯＳトランジスタＭ７はオフ、ｎＭＯＳトランジスタＭ８もオフとなり、デジタル・アナログ兼用端子Ｐ１にアナログ信号は出力されない。
【００３７】
デジタル入力回路ＣＲ２は、ｐＭＯＳトランジスタＭ３とｎＭＯＳトランジスタＭ４からなる相補型ＭＯＳインバータ、ｎＭＯＳトランジスタＭ５、ｐＭＯＳトランジスタＭ６とレベルコンバータＬＣ３から構成されている。ｐＭＯＳトランジスタＭ３とｎＭＯＳトランジスタＭ４のゲートは共通にデジタル・アナログ兼用端子Ｐ１にして接続されており、ドレインは共通に、レベルコンバータＬＣ３に接続されている。
【００３８】
デジタル入力回路ＣＲ２が動作するには、デシタル入力制御信号ＤＣＮＴ１が”Ｈ”となり、ｎＭＯＳトランジスタＭ５はオンとなり、ｐＭＯＳトランジスタＭ６はオフとなる事が条件となる。デジタル出力モードにおいては、デシタル入力制御信号ＤＣＮＴ１を”Ｌ”にして、デジタル入力回路ＣＲ２が動作しない様にしておく。
【００３９】
次に、デジタル入力モード時においては、デジタル入力回路ＣＲ２のデシタル入力制御信号ＤＣＮＴ１を”Ｈ”にして、デジタル入力回路ＣＲ２を動作させる。デジタル・アナログ兼用端子Ｐ１が”Ｈ”となると、ｐＭＯＳトランジスタＭ３はオフ、ｎＭＯＳトランジスタＭ４はオンとなり、ｐＭＯＳトランジスタＭ３とｎＭＯＳトランジスタＭ４のドレインは”Ｌ”となる。デジタル・アナログ兼用端子Ｐ１が”Ｌ”となると、ｐＭＯＳトランジスタＭ３はオン、ｎＭＯＳトランジスタＭ４はオフとなり、ｐＭＯＳトランジスタＭ３とｎＭＯＳトランジスタＭ４のドレインは”Ｈ”となる。
【００４０】
このとき、ｐＭＯＳトランジスタＭ３とｎＭＯＳトランジスタＭ４のドレインの電圧レベルは、ｐＭＯＳトランジスタＭ３のソ−スに接続されているデジタル系電源ＶＤＤ−Ｄの電圧レベルによって決まる。
【００４１】
ｐＭＯＳトランジスタＭ３とｎＭＯＳトランジスタＭ４には、ＬＳＩ外部の電圧が高い場合に合わせて、５Ｖ耐圧のものを用いる。
【００４２】
レベルコンバータＬＣ３は、ｐＭＯＳトランジスタＭ３とｎＭＯＳトランジスタＭ４のドレインの電圧レベルが５Ｖのときは３．３Ｖに変換し、３．３Ｖのときはそのままのレベルで、デジタル入力信号ＤＩＮ１として伝播する。
【００４３】
なお、アナログ出力回路ＣＲ３のアナログ信号出力制御信号ＡＣＮＴ１は”Ｈ”のままで、デジタル・アナログ兼用端子Ｐ１にアナログ信号は出力されない。また、デジタル出力回路ＣＲ１のデジタル出力信号ＤＯＵＴ１は”Ｈ”、ＤＯＵＴ２は”Ｌ”で、デジタル信号も出力されない。
【００４４】
アナログ出力回路ＣＲ３は、ｐＭＯＳトランジスタＭ７とｎＭＯＳトランジスタＭ８からなるトランスファーゲートと耐圧保護用のトランスファーゲートＭ９とインバータＩＮＶ１から構成されている。ｐＭＯＳトランジスタＭ７のソースとｎＭＯＳトランジスタＭ８のドレインにはアナログ出力信号ＡＯＵＴ１が入力され、ｐＭＯＳトランジスタＭ７のドレインとｎＭＯＳトランジスタＭ８のソースは、トランスファーゲートＭ９のドレインに接続されている。トランスファーゲートＭ９のソースにはデジタル・アナログ兼用端子Ｐ１が接続されており、ゲートはアナログ系電源ＶＤＤ−Ａに接続されている。このアナログ系電源ＶＤＤ−Ａには３．３Ｖ電源をＬＳＩ外部より供給する。
【００４５】
ｎＭＯＳトランジスタＭ８のゲートには、ｐＭＯＳトランジスタＭ７のゲートに入力されているアナログ信号出力制御信号ＡＣＮＴ１の反転信号が入力されている。
【００４６】
アナログ信号出力制御信号ＡＣＮＴ１が”Ｈ”の時は、ｐＭＯＳトランジスタＭ７はオフ、ｎＭＯＳトランジスタＭ８はオフとなり、デジタル・アナログ兼用端子Ｐ１はハイインピーダンス状態となる。アナログ信号出力制御信号ＡＣＮＴ１が”Ｌ”になると、ｐＭＯＳトランジスタＭ７はオン、ｎＭＯＳトランジスタＭ８はオンとなり、アナログ出力信号ＡＯＵＴ１がデジタル・アナログ兼用端子Ｐ１に出力される。
【００４７】
なお、この時デジタル出力回路ＣＲ１のデジタル出力信号ＤＯＵＴ１は”Ｈ”、ＤＯＵＴ２が”Ｌ”であり、ｐＭＯＳトランジスタＭ１もｎＭＯＳトランジスタＭ２もオフとなるため、デジタル信号は出力されない。また、デジタル入力回路ＣＲ２のデシタル入力制御信号ＤＣＮＴ１は”Ｌ”であり、ｎＭＯＳトランジスタＭ５はオフ、ｐＭＯＳトランジスタＭ６はオンとなり、デジタル入力信号ＤＩＮ１は入力されない。
【００４８】
本実施例では、アナログ出力回路の電源とデジタル入出力回路の電源を分けている。これにより、ｐＭＯＳトランジスタＭ７とｎＭＯＳトランジスタＭ８からなるアナログ信号用のトランスファーゲートには、５Ｖ電源が使われることがないため、３Ｖ耐圧のトランジスタを用いることができる。よって、アナログ信号用のトランスファーゲートに５Ｖ耐圧のトランジスタを使用した時のインピーダンスの問題は回避できる。
【００４９】
ｐＭＯＳトランジスタＭ７とｎＭＯＳトランジスタＭ８からなるトランスファーゲートと、デジタル・アナログ兼用端子Ｐ１との間に設けられたトランスファーゲートＭ９は、本デジタル・アナログ入出力兼用回路が、デジタル系システムで用いられる時に、アナログ出力回路ＣＲ３の保護の働きをする。
【００５０】
トランスファーゲートＭ９には、３Ｖ耐圧のｎＭＯＳトランジスタを用い、ゲートは３．３Ｖ電源に接続する。
【００５１】
図２（ａ）によると、トランスファーゲートＭ９のソース電圧が３．３Ｖ付近まで上昇した場合に、Ｍ９のドレイン側の電圧には、ｎＭＯＳトランジスタの特性により、Ｍ９のゲート電圧の３．３ＶよりＭ９の閾値の電圧分下がった電圧までしか印加されない。例えば、Ｍ９の閾値を０．５Ｖとすると、デジタル・アナログ兼用端子Ｐ１に５Ｖの振幅信号が入力されても、ｐＭＯＳトランジスタＭ７とｎＭＯＳトランジスタＭ８からなるアナログトランスファーゲートには、３．３Ｖ−０．５Ｖ＝２．８Ｖしか加わらないので、ｐＭＯＳトランジスタＭ７とｎＭＯＳトランジスタＭ８の破壊を防ぐことができる。
【００５２】
図２（ｂ）は、デプレッション型ｎＭＯＳトランジスタのソース・ドレイン電圧特性を示す。デプレッション型ｎＭＯＳトランジスタは、エンハンスメント型ｎＭＯＳトランジスタよりも閾値が小さい。このデプレッション型ｎＭＯＳトランジスタをトランスファーゲートＭ９に用いると、デジタル・アナログ兼用端子Ｐ１に５Ｖの振幅信号が入力された場合、ｐＭＯＳトランジスタＭ７とｎＭＯＳトランジスタＭ８からなるアナログトランスファーゲートには、エンハンスメント型ｎＭＯＳトランジスタの時よりも高い電圧が加わる事になるが、ｐＭＯＳトランジスタＭ７とｎＭＯＳトランジスタＭ８の破壊を防ぐことができる。図２（ｂ）は、閾値＝０Ｖの場合を示す。
【００５３】
当然ながら、デジタル・アナログ兼用端子Ｐ１に３．３Ｖの振幅信号が入力された場合でも、上記の理由から、ｐＭＯＳトランジスタＭ７とｎＭＯＳトランジスタＭ８の破壊を防ぐことができる。
【００５４】
このように、本実施形態によれば、デジタル・アナログ兼用端子とデジタル出力回路との共通接続点とアナログの出力回路との間に、耐圧保護用のトランスファーゲートを挿入し、更にデジタル入出力回路部の電源とアナログ出力回路部の電源系統を分けることにより、０〜３Ｖのアナログ信号を扱うトランスファーゲート部のトランジスタに５Ｖ耐圧のトランジスタを使う必要がなくなる。これにより、デジタル信号の入出力とアナログ信号の出力を１つの端子で兼用することが可能となる。
【００５５】
［第二実施形態］
次に、第二の実施例について図３及び図４を用いて説明する。
【００５６】
第二の実施例のデジタル・アナログ入出力兼用回路に含まれるアナログ出力回路は、液晶表示パネルの階調制御を行なう回路である。デジタル出力回路、デジタル入力回路は、第一の実施例と同等であり、本実施例では、アナログ回路としての動作についてのみ説明を行なう。
【００５７】
図３は、本実施例のＬＳＩと液晶表示パネルの接続図である。図中、端子Ｉ／Ｏ−０乃至Ｉ／０−３は、デジタル・アナログ兼用端子である。図４は、図３におけるデジタル・アナログ兼用端子Ｉ／０−０乃至Ｉ／０−３のうちの１つである、Ｉ／０−１端子の回路図である。
【００５８】
液晶パネルの表示は通常３Ｖ、２Ｖ、１Ｖ、０Ｖの４段階の階調電圧で制御する。液晶パネル用抵抗ラダーＲ１の両端に加えられた電圧を分圧して作られた３Ｖが、分圧回路ＶＤを通してｐＭＯＳトランジスタＭ１１とｎＭＯＳトランジスタＭ１２に接続されている。同様に階調電圧用抵抗ラダーＲ１で分圧された電圧２Ｖ、１Ｖ、０Ｖが、分圧回路ＶＤを通してそれぞれ３組の対になったｐＭＯＳトランジスタとｎＭＯＳトランジスタに接続されている。ｐＭＯＳトランジスタＭ１１とｎＭＯＳトランジスタＭ１２のゲートは、電圧セレクタ−ＶＳＥＬからの液晶パネル電圧選択信号ＳＥＬ３によって制御されていて、液晶パネル電圧選択信号ＳＥＬ３が”Ｈ”になると、ｐＭＯＳトランジスタＭ１１とｎＭＯＳトランジスタＭ１２のゲートが開き、トランスファーゲートＭ１９を通してデジタル・アナログ兼用端子Ｉ／Ｏ−１に３Ｖの信号が出力される。トランスファーゲートＭ１９には、３Ｖ耐圧のｎＭＯＳトランジスタを用いる。
【００５９】
同様にして、電圧セレクターからのＳＥＬ２、１、０信号によって、ｐＭＯＳトランジスタとｎＭＯＳトランジスタのゲートが開き、トランスファーゲートＭ１９を通してデジタル・アナログ兼用端子Ｉ／Ｏ−１に２Ｖ、１Ｖ、０Ｖの信号が段階的に出力される。
【００６０】
本実施形態では、デジタル・アナログ兼用端子Ｉ／Ｏ−０乃至３は、液晶パネル制御に用いられるため、アナログ信号出力用として用いられているが、別のシステムにおいては、デジタル入出力端子として機能する。
【００６１】
【発明の効果】
以上の通り、本発明によれば、ＬＳＩ外部のデジタル電源系統が５Ｖ系でも３．３系でも、どちらにも対応できるデジタル・アナログ入出力兼用回路をもつＬＳＩを提供することができる。これにより、外部の電源電圧に合わせて２種類のＬＳＩを開発する必要が無くなる為、開発期間の短縮、開発費の削減が可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施例の回路図である。
【図２】ｎＭＯＳトランジスタのソース／ドレイン電圧の特性を示す図である。
【図３】本発明の第２実施例で液晶パネルの制御を行なう時の接続図である。
【図４】本発明の第２実施例の回路図である。
【図５】従来の入出力兼用回路である。
【図６】アナログトランスファーゲート抵抗値を示す図である。
【符号の説明】
ＣＲ１…デジタル出力回路
ＣＲ２…デジタル入力回路
ＣＲ３…アナログ出力回路
Ｍ１、Ｍ３、Ｍ６、Ｍ７、Ｍ１１、Ｍ１７…ｐＭＯＳトランジスタ
Ｍ２、Ｍ４、Ｍ５、Ｍ８、Ｍ１２、Ｍ１８…ｎＭＯＳトランジスタ
Ｍ９、Ｍ１９…トランスファーゲート
ＬＣ１、ＬＣ２、ＬＣ３、ＬＣ１０、ＬＣ１１…レベルコンバータ
Ｐ１、Ｉ／Ｏ−０、Ｉ／０−１、Ｉ／Ｏ−２、Ｉ／Ｏ−３…デジタル・アナログ兼用端子
ＴＧ１１、ＴＧ１２…デジタルトランスファーゲート
ＩＮＶ１、ＩＮＶ１１、ＩＮＶ１４…インバータ
ＤＯＵＴ１、ＤＯＵＴ２、ＤＯＵＴ１１…デジタル出力信号
ＤＩＮ１、ＤＩＮ１１…デジタル入力信号
ＤＣＮＴ１、ＤＣＮＴ１１…デジタル入力制御信号
ＡＯＵＴ１…アナログ出力信号
ＡＣＮＴ１…アナログ信号出力制御信号
ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４…液晶パネル電圧選択信号
ＶＤＤ−Ａ…アナログ系電源
ＶＤＤ−Ｄ…デジタル系電源
Ｒ１…液晶パネル用抵抗ラダー
ＶＤ…分圧回路
ＶＳＥＬ…電圧セレクタ−
ＣＲ３１…デジタル出力回路
ＣＲ３２…デジタル入力回路
ＣＲ３３…アナログ出力回路
Ｍ３１、Ｍ３３、Ｍ３６、Ｍ３７…ｐＭＯＳトランジスタ
Ｍ３２、Ｍ３４、Ｍ３５、Ｍ３８…ｎＭＯＳトランジスタ
ＬＣ３１、ＬＣ３２、ＬＣ３３…レベルコンバータ
Ｐ３…デジタル・アナログ兼用端子
ＩＮＶ３…インバータ
ＤＯＵＴ３１、ＤＯＵＴ３２…デジタル出力信号
ＤＩＮ３…デジタル入力信号
ＤＣＮＴ３…デジタル入力制御信号
ＡＯＵＴ３…アナログ出力信号
ＡＣＮＴ３…アナログ信号出力制御信号
ＶＤＤ−ＩＦ…インターフェイス部電源
【図１】
2004064443.tif 000003
【図２】
2004064443.tif 000004
【図３】
2004064443.tif 000005
【図４】
2004064443.tif 000006
【図５】
2004064443.tif 000007
【図６】
2004064443.tif 000008