(57)【要約】【課題】フューズによるトリミングの不良率を低減して安定性を高める。【解決手段】同一の半導体基板上に、３つの直列接続される抵抗ｒ１，ｒ２，ｒ３と、抵抗ｒ２に対して並列に設けられたｎ個の直列接続されるｆａ１，ｆａ２，…，ｆａｎと、抵抗ｒ３に対して並列に設けられたｎ個の直列接続されるフューズｆｂ１，ｆｂ２，…，ｆｂｎと、各フューズに溶断用の電流を流すためのトリミング用端子ｔａ１，ｔａ２，ｔａ３，…ｔａｎ，ｔａｎ＋１（ｔｂ１），ｔｂ２，ｔｂ３，…ｔｂｎ，ｔｂｎ＋１とを形成する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
少なくとも２つ以上のフューズが互いに直列接続されてなるフューズユニットと、
このフューズユニットの各フューズに溶断用の電流を流す溶断手段と、
前記フューズユニットの少なくとも１つのフューズが完全に溶断されてオープン状態になったとき、トリミングされるトリミング用抵抗と
を半導体基体上に具備することを特徴とする半導体装置。
【請求項２】
前記フューズが、中心で細くくびれた形状を有するポリシリコン膜からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記溶断手段が前記フューズユニットの各フューズの両端に電圧を印加する手段を有し、前記フューズユニットが前記トリミング用抵抗と並列または直列に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記トリミング用抵抗と直列に接続されるトリミング用トランジスタと、前記フューズユニットの少なくとも１つのフューズが完全に溶断されてオープン状態になったとき、前記トリミング用トランジスタをオフまたはオンへ切り替える切替手段とを半導体基体上に具備し、
前記溶断手段が、前記フューズユニットの各フューズに直列に接続されるトランジスタと、直列接続されたフューズとトランジスタからなる各回路にそれぞれ電圧を印加する手段と、各トランジスタにオン信号を出力する手段とを有することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記トリミング用トランジスタ及びトランジスタが、バイポーラトランジスタであることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記トリミング用トランジスタ及びトランジスタが、ＭＯＳトランジスタであることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高性能トリミング機能を有する半導体装置に関する。
【０００２】
【従来の技術】
ＩＣ高精度化技術としてレーザーカット、ポリシリコンフューズ、ツェナザップ等のトリミング技術がある。ポリシリコンフューズによるトリミングは、トランジスタ、抵抗等ＩＣに搭載されるデバイスを形成する工程の兼用でポリシリコンフューズの同時形成が可能であること、現有のデバイス測定装置でポリシリコンフューズの溶断が可能であることから、有用なトリミング技術として採用されている。
【０００３】
図４に、ポリシリコンフューズによる簡単な抵抗トリミング方法の一例を示す。図４に示すトリミング回路において、抵抗Ｒはトリミング用抵抗ｒ１、ｒ２、ｒ３から構成される。また、トリミング用抵抗ｒ２、ｒ３にはポリシリコンフューズｆ１、ｆ２が並列に接続されている。トリミングを行わない状態においては、ポリシリコンフューズの抵抗がトリミング用抵抗ｒ２、ｒ３に比べ非常に小さいため、抵抗ｒ２、ｒ３がバイパスされ抵抗Ｒはｒ１となる。
【０００４】
トリミングを行う場合、例えば抵抗Ｒ＝ｒ１＋ｒ２＋ｒ３としたいとき、トリミング用パッドＰ１、Ｐ２及びＰ２、Ｐ３を用いて抵抗ｒ２及び抵抗ｒ３に並列接続されたポリシリコンフューズｆ１及びｆ２に電圧を印加し溶断する。溶断されたポリシリコンフューズｆ１、ｆ２はそれぞれ永久的にオープン状態になる。したがって、電流はポリシリコンフューズｆ１、ｆ２には流れなくなり、Ｒ＝ｒ１＋ｒ２＋ｒ３とすることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、トリミングを行うとき、ポリシリコンフューズの不純物濃度のバラツキによる抵抗値のバラツキや加工バラツキ等によって目的のポリシリコンフューズを完全に溶断してオープン状態にすることができない場合があり、トリミングの安定性、確実性に問題があった。
【０００６】
本発明は、上記従来技術の問題点に対処してなされたもので、フューズの溶断バラツキの影響を受けることなく高歩留まりのトリミングを実現することができる高性能トリミング機能を有する半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
すなわち、請求項１の発明の半導体装置は、少なくとも２つ以上のフューズが互いに直列接続されてなるフューズユニットと、このフューズユニットの各フューズに溶断用の電流を流す溶断手段と、フューズユニットの少なくとも１つのフューズが完全に溶断されてオープン状態になったとき、トリミングされるトリミング用抵抗とを半導体基体上に具備することを特徴とする。
【０００８】
請求項１の発明においては、抵抗トリミングを実施する場合、対応するフューズユニットの各フューズに溶断用の電流を流す。このとき、フューズの抵抗値バラツキや加工バラツキによって完全に溶断しないフューズがあっても、少なくとも１つのフューズが完全に溶断されてオープン状態となれば、目的とするトリミングは完了する。すなわち、全てのフューズが溶断不良とならない限りトリミング不良とならないため、トリミング不良の発生率を大幅に低減することが可能となる。
【０００９】
請求項２の発明は、請求項１の半導体装置において、フューズが、中心で細くくびれた形状を有するポリシリコン膜からなることを特徴とする。このようなポリシリコンフューズは、抵抗とともに同一基体上に容易に形成可能なため、トリミング回路用に好適である。
【００１０】
請求項３の発明は、請求項１の半導体装置において、溶断手段がフューズユニットの各フューズの両端に電圧を印加する手段を有し、フューズユニットがトリミング用抵抗と並列または直列に接続されていることを特徴とする。
【００１１】
請求項３の発明においては、フューズユニットがトリミング用抵抗と並列接続されている場合には、フューズユニットの各フューズの両端に電圧を印加してことにより、少なくとも１つのフューズが完全に溶断されることで、トリミング用抵抗は電流が流れる状態、すなわち使用可能な状態にトリミングされることになる。一方、フューズユニットがトリミング用抵抗と直列接続されている場合には、フューズユニットの各フューズの両端に電圧を印加して溶断処理を行うことにより、全部のフューズが溶断不良とならない限り、トリミング用抵抗は電流が流れない状態、すなわち使用不可の状態にトリミングされることになる。
【００１２】
請求項４の発明は、請求項１の半導体装置において、トリミング用抵抗と直列に接続されるトリミング用トランジスタと、フューズユニットの少なくとも１つのフューズが完全に溶断されてオープン状態になったとき、トリミング用トランジスタをオフまたはオンへ切り替える切替手段とを半導体基体上に具備し、溶断手段が、フューズユニットの各フューズに直列に接続されるトランジスタと、直列接続されたフューズとトランジスタからなる各回路にそれぞれ電圧を印加する手段と、各トランジスタにオン信号を出力する手段とを有することを特徴とする。
【００１３】
請求項４の発明においては、フューズユニットの各フューズは、互いに直列接続される一方、各接続点を介してトランジスタと直列に接続され、それぞれトランジスタとの回路を形成している。トリミングを実施する場合には、各回路に電圧を印加し、各回路のトランジスタにオン信号を印加することにより、各回路に電流が流れ、各フューズの溶断が行われる。このとき全部のフューズが溶断不良とならない限り、トリミング用トランジスタがトリミングされない状態でオフであれば、切替手段からトリミング用トランジスタをオンに切り替える信号が出力され、トリミング用抵抗に電流が流れる状態、すなわち使用可能な状態にトリミングされる。トリミング用トランジスタがトリミングされない状態でオンであれば、切替手段からトリミング用トランジスタをオフに切り替える信号が出力され、トリミング用抵抗に電流が流れない状態、すなわち使用不可の状態にトリミングされる。
【００１４】
請求項５の発明は、請求項４の半導体装置において、トリミング用トランジスタ及びトランジスタが、バイポーラトランジスタであることを特徴とする。バイポーラトランジスタの場合、例えば、トリミング用抵抗にトリミング用トランジスタのコレクタが直列に接続され、エミッタが接地され、ベースに切替手段の出力が接続される。また、各フューズにトランジスタのコレクタが直列に接続され、エミッタが接地され、ベースにオン信号を出力する手段が接続される。なお、バイポーラトランジスタ以外にも、ＭＯＳトランジスタなど電界効果トランジスタ等を用いることができる。
【００１５】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。
図１は、本発明の半導体装置の第１の実施の形態を示すトリミング回路図である。図１に示すように、本実施の形態の半導体装置は、同一の半導体基板上に、抵抗ｒ１、抵抗ｒ２、抵抗ｒ３と、抵抗ｒ２に対して並列に設けられたｎ個の直列接続されるフューズｆａ１，ｆａ２，…，ｆａｎと、抵抗ｒ３に対して並列に設けられたｎ個の直列接続されるフューズｆｂ１，ｆｂ２，…，ｆｂｎとが形成されてなる。
【００１６】
図１に示すトリミング回路において、抵抗ｒ１、抵抗ｒ２及び抵抗ｒ３は、接続点ａ、ｂを介し直列に接続されている。さらに、直列接続されたｎ個のフューズｆａ１，ｆａ２，…，ｆａｎが接続点ａ及びｂにおいて抵抗ｒ２と結線されている。また、ｎ個のフューズｆａ１，ｆａ２，…，ｆａｎの各フューズ両端にはトリミング用端子ｔａ１，ｔａ２，ｔａ３，…ｔａｎ，ｔａｎ＋１（ｔｂ１）が接続されている。
【００１７】
同様にして、直列接続されたｎ個のフューズｆｂ１，ｆｂ２，…，ｆｂｎが接続点ｂ及びｃにおいて抵抗ｒ３と結線され、ｎ個のフューズｆｂ１，ｆｂ２，…，ｆｂｎの各フューズ両端にはトリミング用端子ｔｂ１，ｔｂ２，ｔｂ３，…ｔｂｎ，ｔｂｎ＋１が接続されている。
【００１８】
上記トリミング回路において、フューズｆａ１，ｆａ２，…，ｆａｎ，ｆｂ１，ｆｂ２，…，ｆｂｎには、例えば、図２に示すようなポリシリコンフューズが用いられる。なお、図２（ａ）はポリシリコンフューズの平面図、図２（ｂ）は、図２（ａ）のＡ−Ａにおける断面図である。
【００１９】
図２（ｂ）に示すように、ポリシリコンフューズは、半導体基板１の酸化膜２上にポリシリコン３が成膜されてなる。ポリシリコン３上にはＳｉ３Ｎ４等の絶縁膜４が形成され、ポリシリコン３の両端に絶縁膜４の開口部を介してＡｌ配線５と接続される電極６が設けられている。また、ポリシリコン３は、図２（ａ）に示すように中心の溶断部Ｚで細くくびれた形状を有し、両端の電極６を介して電流又は電圧が印加されると、溶断部Ｚで溶断するよう形成されている。
【００２０】
次に、上記トリミング回路の動作について説明する。
トリミングを行わない場合においては、フューズの抵抗がトリミング用の抵抗ｒ２、ｒ３に比べ非常に小さいため、抵抗ｒ２、ｒ３がバイパスされ、抵抗Ｒ＝ｒ１となる。
【００２１】
トリミングを行う場合、例えば抵抗Ｒ＝ｒ１＋ｒ２＋ｒ３としたいとき、トリミング用端子ｔａ１，ｔａ２，ｔａ３，…ｔａｎ，ｔａｎ＋１（ｔｂ１）及びｔｂ１，ｔｂ２，ｔｂ３，…ｔｂｎ，ｔｂｎ＋１を用いて、抵抗ｒ２に並列接続されたｎ個のフューズｆａ１，ｆａ２，…，ｆａｎ、及び抵抗ｒ３に並列接続されたｎ個のフューズｆｂ１，ｆｂ２，…，ｆｂｎに電流・電圧を印加し溶断する。
【００２２】
これにより、２ｎ個のフューズｆａ１，ｆａ２，…，ｆａｎ，ｆｂ１，ｆｂ２，…，ｆｂｎに問題がなければ、全てのフューズは完全に溶断され、永久的にオープン状態になる。したがって、抵抗ｒ２及びｒ３のバイパスは遮断され、Ｒ＝ｒ１＋ｒ２＋ｒ３とすることができる。
【００２３】
また、たとえフューズｆａ１，ｆａ２，…，ｆａｎ又はｆｂ１，ｆｂ２，…，ｆｂｎのいずれかに溶断不良が発生したとしても、抵抗ｒ２に並列接続されたｎ個のフューズｆａ１，ｆａ２，…，ｆａｎのうち少なくとも１個及び抵抗ｒ３に並列接続されたｎ個のフューズｆｂ１，ｆｂ２，…，ｆｂｎのうち少なくとも１個が溶断されれば、抵抗ｒ２及びｒ３の各バイパスは遮断されるため、直列接続されるｎ個のフューズの全てが溶断不良とならない限り、Ｒ＝ｒ１＋ｒ２＋ｒ３とすることができる。
【００２４】
すなわち、図１に示すトリミング回路においては、トリミング不良が発生する確率はｎ個全てのフューズの溶断が不完全となる確率と等しい。ポリシリコン中の不純物濃度のバラツキによるフューズ抵抗値のバラツキ及び加工バラツキ等によって１個のポリシリコンフューズについて溶断不良が発生する確率を１／Ｘとすると、ｎ個全てのフューズの溶断が不完全となる確率は１／Ｘｎとなるため、トリミング不良率を大幅に低減することができる。
【００２５】
例えば、１個のポリシリコンフューズについて溶断不良が発生する確率が１／２００（＝０．５％）であるとき、２個のフューズを直列に用いたトリミング回路では、２個のフューズに対し各々電流・電圧印加したときの、２つともフューズの溶断が不完全となりトリミング不良が発生する確率は、１／２００２＝０．００２５％となり、また３個のフューズを直列に用いた場合は、１／２００３＝０．００００１２５％となり、従来技術におけるトリミング不良率（１／２００＝０．５％）に比べ、大幅に低減することが可能となる。
【００２６】
上記の説明からも明らかなように、本実施の形態によれば、フューズの抵抗値バラツキや加工バラツキ等の影響を受けることなく、高歩留まりのトリミングを実現することが可能となる。
【００２７】
なお、図１に示すトリミング回路では、トリミング用抵抗ｒ２，ｒ３に対してそれぞれｎ個のフューズを並列に接続しているが、直列に接続することもできる。直列に接続した場合には、トリミングしない場合、Ｒ＝ｒ１＋ｒ２＋ｒ３となり、トリミングによって、Ｒ＝ｒ１＋ｒ２またはＲ＝ｒ１とすることができる。
【００２８】
図３は、本発明の半導体装置の第２の実施の形態を示すトリミング回路図である。本実施の形態の半導体装置は、同一の半導体基板上に、ｎ個のフューズｆ１，ｆ２，…，ｆｎ、ｎ個のトランジスタＴｒ１，Ｔｒ２，…，Ｔｒｎ及び制御ロジック回路部１０から構成されるトリミング回路ブロック２０と、トリミング用抵抗Ｒと、スイッチトランジスタＴｒｓｗとが形成されてなる。
【００２９】
トリミング回路ブロック２０において、ｎ個のフューズｆ１，ｆ２，…，ｆｎは、接続点Ｐ１，Ｐ２，…，Ｐｎ−１を介して直列接続され、さらにトランジスタＴｒｎのコレクタが接続点Ｐｎを介してフューズｆｎに直列接続され、トランジスタＴｒｎのエミッタはグランドに接地されている。
【００３０】
また、フューズｆ１の一端の接続点Ｐ０にはトリミング用端子Ｖｆ１が接続されるとともに、トランジスタＴｒ１のコレクタが接続点Ｐ１を介してフューズｆ１に直列接続され、トランジスタＴｒ１のエミッタはグランドに接地されている。さらに、フューズｆ２の一端の接続点Ｐ１にはトリミング用端子Ｖｆ２が接続されるとともに、トランジスタＴｒ２のコレクタが接続点Ｐ２を介してフューズｆ２に直列接続され、トランジスタＴｒ２のエミッタはグランドに接地されている。同様にして、フューズｆｎ−１の一端の接続点Ｐｎ−２にはトリミング用端子Ｖｎ−１が接続されるとともに、トランジスタＴｒｎ−１のコレクタが接続点Ｐｎ−１を介して直列接続され、トランジスタＴｒｎ−１のエミッタはグランドに接地されている。フューズｆｎの一端の接続点Ｐｎ−１にはトリミング用端子Ｖｆｎが接続されている。そして、各トランジスタＴｒ１，Ｔｒ２，…、Ｔｒｎのベースには、それぞれ制御ロジック回路部１０の出力が接続されている。
【００３１】
上記トリミング回路ブロック２０の出力は、スイッチトランジスタＴｒｓｗのベースへ接続されている。このスイッチトランジスタＴｒｓｗはコレクタがトリミング用抵抗Ｒと直列接続され、エミッタがグランドに接地されている。
【００３２】
次に、上記のように構成されたトリミング回路の動作について説明する。
トリミングを行わない場合においては、ｎ個のフューズｆ１，ｆ２，…，ｆｎの溶断は行わない。この場合、トリミング回路ブロック２０からＶｂｅｓｗが出力される。スイッチトランジスタＴｒｓｗはベースにＶｂｅｓｗが印加されてオン状態となり、抵抗Ｒに電流が流れる。
【００３３】
一方、トリミングを行う場合、トリミング回路ブロック２０においてｎ個のフューズｆ１，ｆ２，…，ｆｎの溶断を実施する。まず、フューズｆ１を溶断させるため、トリミング用端子Ｖｆ１に電圧が印加される。続いて、制御ロジック回路部１０からトランジスタＴｒ１のベースにＶｂｅ１が出力されると、トランジスタＴｒ１はオン状態となり、電流Ｉｆ１が接続点Ｐ０、フューズｆ１、接続点Ｐ１、トランジスタＴｒ１を経由して流れ、フューズｆ１は溶断される。
【００３４】
ついで、フューズｆ２を溶断させるため、トリミング用端子Ｖｆ２に電圧が印加され、制御ロジック回路部１０からトランジスタＴｒ２のベースにＶｂｅ２が出力される。ベースにＶｂｅ２が印加されると、トランジスタＴｒ２はオン状態となり、電流Ｉｆ２が接続点Ｐ１、フューズｆ２、接続点Ｐ２、トランジスタＴｒ２を経由して流れ、フューズｆ２は溶断される。
【００３５】
以下、同様にして、トリミング用端子Ｖｆｎに電圧が印加され、制御ロジック回路部１０からトランジスタＴｒｎのベースにＶｂｅｎが出力される。トランジスタＴｒｎは、ベースにＶｂｅｎが印加されるとオン状態となり、電流Ｉｆｎが接続点Ｐｎ−１、フューズｆｎ、接続点Ｐｎ、トランジスタＴｒｎを経由して流れ、フューズｆｎは溶断される。
【００３６】
以上のようにして、トリミング回路ブロック２０においてｎ個のフューズｆ１，ｆ，ｆ２，…，ｆｎの溶断処理が実施され、少なくとも１個のフューズが完全に溶断されてオープン状態になると、トリミング回路ブロック２０の出力はＶｂｅｓｗから０Ｖに切り替えられる。これにより、スイッチトランジスタＴｒｓｗはオフ状態となり、トリミング用抵抗Ｒには電流が流れなくなって、ＩＣにおいて抵抗Ｒは使用されない状態となり、トリミングが完了する。
【００３７】
トリミング回路ブロック２０において、上記溶断処理によりｎ個のフューズｆ１，ｆ，ｆ２，…，ｆｎの全てが溶断不良でオープン状態とならなかった場合には、トリミング不良となるが、その確率は、１個のフューズを溶断させるときの不良率を１／Ｘとすると１／Ｘｎとなる。例えば、１個のフューズを溶断させるときの不良率が１／２００で、フューズの数がｎ＝２のときは、トリミング不良率は１／２００２＝０．００２５％となり、フューズの数がｎ＝３のときは、１／２００３＝０．００００１２５％となる。
【００３８】
上記したように、ポリシリコン中の不純物濃度のバラツキによるフューズ抵抗値のバラツキや加工バラツキ等によって１個のフューズが溶断不良となる確率が少なからずあったが、本実施の形態によれば、ｎ個全てのフューズが溶断不良となる確率は大幅に低減するため、トリミング不良率を大幅に低減し、プロセスバラツキの影響を受けることなく高歩留まりを実現することが可能となる。
【００３９】
なお、本実施の形態の説明では、トリミングを行わない状態で、スイッチトランジスタＴｒｓｗはオンとしたが、オフとしてもよい。この場合、トリミングによりスイッチトランジスタＴｒｓｗはオンとなり、抵抗Ｒに電流が流れる状態になる。
【００４０】
また、各トランジスタＴｒ１，Ｔｒ２，…、Ｔｒｎ及びスイッチトランジスタＴｒｓｗは、バイポーラトランジスタを例に挙げて説明したが、これに限らず、ＭＯＳトランジスタなどの電界効果トランジスタ等を用いることもできる。
【００４１】
【発明の効果】
上述したように、請求項１の発明によれば、トリミング用のフューズとして少なくとも２個以上のフューズを直列に接続して用いることにより、トリミング不良の発生率を大幅に低減することができる。
【００４２】
請求項２の発明によれば、ポリシリコンフューズを用いることにより、抵抗とともに同一基体上に容易に形成することができる。
【００４３】
請求項３の発明によれば、互いに直列接続される少なくとも２個以上のフューズを抵抗に対して並列又は直列に接続し、各フューズの溶断処理を行うことにより、安定して確実に抵抗トリミングすることができる。
【００４４】
請求項４の発明によれば、互いに直列接続される少なくとも２個以上のフューズに対してそれぞれトランジスタを直列に接続することにより、各フューズに溶断用の電流を制御よく流すことができる。また、フューズの溶断の有無によりオン／オフするトランジスタを抵抗に直列接続することにより、安定して確実に抵抗トリミングすることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施の形態を示す回路図である。
【図２】ポリシリコンフューズを示す平面図（ａ）及び断面図（ｂ）である。
【図３】本発明の半導体装置の第２の実施の形態を示す回路図である。
【図４】ポリシリコンフューズによる抵抗トリミング方法の一例を示す回路図である。
【符号の説明】
１……半導体基板、２……酸化膜、３……ポリシリコン、４……絶縁膜、６……電極、１０……制御ロジック回路、２０……トリミング回路ブロック
【図１】
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【図２】
2004063518.tif 000004
【図３】
2004063518.tif 000005
【図４】
2004063518.tif 000006