(57)【要約】【課題】半導体集積回路装置のバス配線上の進行性不良を除去するためのスクリーニングを効率的に実施すること。【解決手段】ＣＰＵ１との信号の授受を行うバスのスクリーニングを実施する回路を備える半導体集積回路装置において、スクリーニングの開始および終了を指示するモードレジスタ６と、モードレジスタ６のスクリーニングの開始および終了の指示に連動してカウント動作を開始および終了するカウンタ５と、モードレジスタ６のスクリーニングの開始の指示に連動してスクリーニング対象バスをカウンタ５の出力に接続し、モードレジスタ６のスクリーニングの終了の指示に連動してスクリーニング対象バスをＣＰＵ１に接続する切り替え動作を行うスイッチ７を備える。【選択図】　　　図１
2004020350.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵとの信号の授受を行うバスのスクリーニングを実施する回路を備える半導体集積回路装置において、
前記スクリーニングの開始および終了を指示するモードレジスタと、
このモードレジスタのスクリーニングの開始および終了の指示に連動してカウント動作を開始および終了するカウンタと、
前記モードレジスタのスクリーニングの開始の指示に連動してスクリーニング対象バスを前記カウンタの出力に接続し、前記モードレジスタのスクリーニングの終了の指示に連動して前記スクリーニング対象バスを前記ＣＰＵに接続する切り替え動作を行うスイッチと、
を備えることを特徴とする半導体集積回路装置。
【請求項２】
ＣＰＵとの信号の授受を行うバスのスクリーニングを実施する回路を備える半導体集積回路装置において、
前記スクリーニングの開始および終了を指示するモードレジスタと、
このモードレジスタのスクリーニングの開始の指示に連動してカウント動作を行うカウンタと、
前記モードレジスタのスクリーニングの開始の指示に連動してクロック信号線をスクリーニング対象バスへ接続し、前記モードレジスタのスクリーニングの終了の指示に連動して、前記クロック信号線を通常動作時の所要の回路に接続する第１のスイッチと、
前記モードレジスタのスクリーニングの開始の指示に連動して前記スクリーニング対象バスを前記クロック信号を出力する第１のスイッチに接続し、前記モードレジスタのスクリーニングの終了の指示に連動して前記スクリーニング対象バスを前記ＣＰＵに接続する切り替え動作を行う第２のスイッチと、
を備えることを特徴とする半導体集積回路装置。
【請求項３】
前記モードレジスタは、前記カウンタのカウンタ値のオーバーフローまたはアンダーフローを検出してスクリーニングの終了を指示することを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記スクリーニング対象バスの最上位ビットから最下位ビットまでを、前記カウンタの出力ビットの最下位ビットから最上位ビットへ順番に割り当てることを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項５】
前記カウンタは、このカウンタの各出力ビットをランダムに変化させることを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項６】
前記カウンタの最下位ビットを前記スクリーニング対象バスの全てのビットに接続することを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項７】
ＣＰＵとの信号の授受を行うバスのスクリーニングを実施する回路を備える半導体集積回路装置において、
スクリーニング動作時に、スクリーニング信号をスクリーニング対象バスに出力する内蔵の専用制御回路と、
通常動作時に、前記スクリーニング対象バスを前記ＣＰＵに接続し、スクリーニング動作時に、前記スクリーニング対象バスを前記専用制御回路に接続する切り替え動作を行うスイッチと、
を備えることを特徴とする半導体集積回路装置。
【請求項８】
ＣＰＵとの信号の授受を行うバスのスクリーニングを実施する半導体集積回路装置において、
スクリーニング動作時に、外部から入力されたスクリーニング信号をスクリーニング対象バスに出力する入出力回路と、
通常動作時に、前記スクリーニング対象バスを前記ＣＰＵに接続し、スクリーニング動作時に、前記スクリーニング対象バスを前記入出力回路に接続する切り替え動作を行うスイッチと、
を備えることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関するものであり、特に、マイクロコンピュータのアドレスバス、データバス等の配線上に存在する進行性不良現象に対して効率的にスクリーニングを実施するための半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
マイクロコンピュータなどの半導体集積回路装置では、出荷テストにおいて、アドレスバスおよびデータバス（以下「アドレスバス等」という。）の進行性不良を除去するためにバーンインテストを実施する場合がある。このバーンインテストの際には、内蔵ＲＯＭの一部であり、内蔵ＲＯＭと共にアドレスバス等を共用するバーンインＲＯＭ（ＢＩＲＯＭ）上に搭載されたバーンインプログラム（ＢＩプログラム）の内容に従って、チップ上のさまざまな個所を動作させ、長時間のチップ動作により進行性の不良をスクリーニングしている。
【０００３】
また、特開平６−２０７９７０号公報においては、ＢＩＲＯＭを用いずに、専用のコントロール回路、カウンタ等を備え、カウンタでクロックパルスを順次カウントし、このカウント値を内部アドレスバス等に出力するバーンイン装置を内蔵した半導体集積回路装置が開示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、スクリーニング動作を指示するＢＩＲＯＭが内蔵ＲＯＭと共にアドレスバス等を共用する前者の構成の場合、ＢＩＲＯＭが指定するアドレスを順次インクリメントし、下位のアドレスから順番に指定して全てのアドレスのスクリーニングを実施している。このため、アドレスバス等の上位ビット配線は下位ビット配線と比較して信号の変化頻度が低く、長時間スクリーニングを実施しても配線上に存在する進行性の欠陥に対して十分なスクリーニングが実施できないという問題点が存在している。仮に、ＢＩプログラムの内容により信号の変化の頻度を高めたとしても、サイクル数が増え、他の部分の動作チェックのための頻度が減少し、トータルで見た場合、効率的なスクリーニングが実施できないといった問題点が残る。
【０００５】
また、上記の特開平６−２０７９７０号公報においても、アドレスバス等の上位ビット配線と下位ビット配線との信号の変化頻度の差によって十分なスクリーニングが実施できていない点を解決するための技術に関する記載は全くなく、その示唆もされていない。
【０００６】
この発明は上記に鑑みてなされたもので、アドレスバス等の上位ビット配線と下位ビット配線のスクリーニング上の不均一性を解消し、均一かつ効率的なアドレスバス等のスクリーニングを実施するための半導体集積回路装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる半導体集積回路装置は、ＣＰＵとの信号の授受を行うバスのスクリーニングを実施する回路を備える半導体集積回路装置において、前記スクリーニングの開始および終了を指示するモードレジスタと、このモードレジスタのスクリーニングの開始および終了の指示に連動してカウント動作を開始および終了するカウンタと、前記モードレジスタのスクリーニングの開始の指示に連動してスクリーニング対象バスを前記カウンタの出力に接続し、前記モードレジスタのスクリーニングの終了の指示に連動して前記スクリーニング対象バスを前記ＣＰＵに接続する切り替え動作を行うスイッチとを備えることを特徴とする。
【０００８】
この発明によれば、モードレジスタは、スクリーニングの開始および終了を指示し、カウンタが、モードレジスタのスクリーニングの開始および終了の指示に連動してカウント動作を開始および終了し、スイッチが、モードレジスタのスクリーニングの開始の指示に連動してスクリーニング対象バスをカウンタの出力に接続し、モードレジスタのスクリーニングの終了の指示に連動してスクリーニング対象バスをＣＰＵに接続する切り替え動作を行うことができる。
【０００９】
つぎの発明にかかる半導体集積回路装置は、ＣＰＵとの信号の授受を行うバスバスのスクリーニングを実施する回路を備える半導体集積回路装置において、前記スクリーニングの開始および終了を指示するモードレジスタと、このモードレジスタのスクリーニングの開始の指示に連動してカウント動作を行うカウンタと、前記モードレジスタのスクリーニングの開始の指示に連動してクロック信号線をスクリーニング対象バスへ接続し、前記モードレジスタのスクリーニングの終了の指示に連動して前記クロック信号線を通常動作時の所要の回路に接続する第１のスイッチと、前記モードレジスタのスクリーニングの開始の指示に連動して前記スクリーニング対象バスを前記クロック信号を出力する第１のスイッチに接続し、前記モードレジスタのスクリーニングの終了の指示に連動して前記スクリーニング対象バスを前記ＣＰＵに接続する切り替え動作を行う第２のスイッチとを備えることを特徴とする。
【００１０】
この発明によれば、モードレジスタは、スクリーニングの開始および終了を指示し、カウンタは、モードレジスタのスクリーニングの開始の指示に連動してカウント動作を行い、第１のスイッチは、モードレジスタのスクリーニングの開始の指示に連動してクロック信号線をスクリーニング対象バスへ接続し、モードレジスタのスクリーニングの終了の指示に連動してクロック信号線を通常動作時の所要の回路に接続し、第２のスイッチは、モードレジスタのスクリーニングの開始の指示に連動してスクリーニング対象バスをクロック信号を出力する第１のスイッチに接続し、モードレジスタのスクリーニングの終了の指示に連動してスクリーニング対象バスをＣＰＵに接続する切り替え動作を行う。
【００１１】
つぎの発明にかかる半導体集積回路装置は、上記の発明において、前記モードレジスタは、前記カウンタのカウンタ値のオーバーフローまたはアンダーフローを検出してスクリーニングの終了を指示することを特徴とする。
【００１２】
この発明によれば、モードレジスタは、カウンタのカウンタ値のオーバーフローまたはアンダーフローを検出してスクリーニングの終了を指示することができる。
【００１３】
つぎの発明にかかる半導体集積回路装置は、上記の発明において、前記スクリーニング対象バスの最上位ビットから最下位ビットまでを、前記カウンタの出力ビットの最下位ビットから最上位ビットへ順番に割り当てることを特徴とする。
【００１４】
この発明によれば、スクリーニング対象バスの最上位ビットから最下位ビットまでを、カウンタの出力ビットの最下位ビットから最上位ビットへ順番に割り当てることができる。
【００１５】
つぎの発明にかかる半導体集積回路装置は、上記の発明において、前記カウンタは、このカウンタの各出力ビットをランダムに変化させることを特徴とする。
【００１６】
この発明によれば、カウンタは、このカウンタの各出力ビットをランダムに変化させることができる。
【００１７】
つぎの発明にかかる半導体集積回路装置は、上記の発明において、前記カウンタの最下位ビットを前記スクリーニング対象バスの全てのビットに接続することを特徴とする。
【００１８】
この発明によれば、カウンタの最下位ビットをスクリーニング対象バスの全てのビットに接続することができる。
【００１９】
つぎの発明にかかる半導体集積回路装置は、ＣＰＵとの信号の授受を行うバスのスクリーニングを実施する回路を備える半導体集積回路装置において、スクリーニング動作時に、スクリーニング信号をスクリーニング対象バスに出力する内蔵の専用制御回路と、通常動作時に、前記スクリーニング対象バスを前記ＣＰＵに接続し、スクリーニング動作時に、前記スクリーニング対象バスを前記専用制御回路に接続する切り替え動作を行うスイッチとを備えることを特徴とする。
【００２０】
この発明によれば、内蔵の専用制御回路は、スクリーニング動作時に、スクリーニング信号をスクリーニング対象バスに出力し、通常動作時に、スクリーニング対象バスをＣＰＵに接続し、スイッチは、スクリーニング動作時に、スクリーニング対象バスを専用制御回路に接続する切り替え動作を行うことができる。
【００２１】
つぎの発明にかかる半導体集積回路装置は、ＣＰＵとの信号の授受を行うバスのスクリーニングを実施する半導体集積回路装置において、スクリーニング動作時に、外部から入力されたスクリーニング信号をスクリーニング対象バスに出力する入出力回路と、通常動作時に、前記スクリーニング対象バスを前記ＣＰＵに接続し、スクリーニング動作時に、前記スクリーニング対象バスを前記入出力回路に接続する切り替え動作を行うスイッチとを備えることを特徴とする。
【００２２】
この発明によれば、入出力回路は、スクリーニング動作時に、外部から入力されたスクリーニング信号をスクリーニング対象バスに出力し、スイッチは、通常動作時に、スクリーニング対象バスをＣＰＵに接続し、スクリーニング動作時に、スクリーニング対象バスを入出力回路に接続する切り替え動作を行うことができる。
【００２３】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体集積回路装置の好適な実施の形態を詳細に説明する。
【００２４】
実施の形態１．
図１は、この発明の実施の形態１である半導体集積回路装置の構成を示すブロック図である。同図において、１はＣＰＵ、２はアドレスバス等からの信号のアクセス先を切り替えるＢＩＵ（バスインターフェースユニット）、３は内蔵メモリ、４は周辺回路やＩ／Ｏポートなど、５はカウンタ、６はモードレジスタ、７はスイッチ、１２、１３はアドレスバス等、１４はカウンタ出力信号バス、１５はスイッチ切替信号、１６はカウンタのオーバフローまたはアンダーフロー信号、１７は内蔵メモリ３をアクセスする際のアドレスバス等、１８は周辺回路４またはＩ／Ｏポート４をアクセスする際のアドレスバス等、３１、３２はスイッチ７の入力端子、３３はスイッチ７の出力端子を夫々示している。
【００２５】
通常動作時、ＢＩＵ２はＣＰＵ１に接続されているが、スクリーニング動作時にはカウンタ５に接続される。スクリーニング動作の開始は、例えば、モードレジスタ６に所定の値が書き込まれる（セット）ことによって開始される。このとき、カウンタ５がスタートし、スイッチはＣＰＵ１を切り離し、ＣＰＵ１はホールド状態となる。なお、図１には詳細に図示していないが、アドレスバス等１３、１７、１８の各ビットとカウンタ５の各ビットとがアドレスバス等１４によって接続され、カウンタ値がそのままアドレスバス等１３、１７、１８の値として設定されるように構成されている。また、カウンタ５がオーバーフローまたはアンダーフローするとモードレジスタ６に所定の値が書き込まれ（リセット）、スイッチ７がＣＰＵ１に接続され、通常動作を再開する。
【００２６】
例えば、出荷テストの初期故障スクリーニング時のある期間等において、モードレジスタ６をセット状態に設定し、アドレスバス等にカウンタ値を設定し、このカウンタ値の変化を数多く行うことによって、初期故障探求のためのスクリーニングを効果的に実施することが可能となる。
【００２７】
カウンタ５の各ビットとスクリーニング対象のアドレスバス等１３、１７、１８の各ビットとの接続については任意であり、例えば、アドレスバス等１３、１７、１８とカウンタ５の上位、下位を逆に接続することによって、通常動作では動作頻度の低い上位側のアドレスバス等１３、１７、１８についても効率的なスクリーニング動作をさせることが可能となる。
【００２８】
また、カウンタ５の種類についても任意であり、インクリメントカウンタである必要はなく、例えば、ランダムなカウンタ動作をするカウンタを用いることによって、アドレスバス等の各ビット間のスクリーニングの頻度差を低減させることが可能となる。
【００２９】
さらに、カウンタ５の各ビットとスクリーニング対象のアドレスバス等１３、１７、１８の各ビットとの接続については、１ビット対１ビットである必要はなく、例えば、カウンタ５の最下位ビットを分岐させ、スクリーニング対象のアドレスバス等１３、１７、１８の全てのビットに接続することによって、変化の頻度を全ビット間で均一に高めることが可能である。
【００３０】
このように実施の形態１によれば、半導体集積回路装置を図１に示すように、アドレスバス等の各ビットとカウンタの各ビットとがカウンタ出力信号バスによって接続され、カウンタ値がそのままアドレスバス等の値として設定されるようにしたので、均一かつ効率的なアドレスバス等のスクリーニングを実施することができる。
【００３１】
実施の形態２．
図２は、この発明の実施の形態２である半導体集積回路装置の構成を示すブロック図である。同図において、２０はスイッチ、２１はクロック信号、３４はスイッチ２０の入力端子、３５、３６はスイッチ２０の出力端子を夫々示している。上述した実施の形態１では、カウンタ５の出力をスイッチ７で切り替え、スクリーニング対象のアドレスバス等１３、１７、１８に入力していたが、この実施の形態２では、半導体集積回路装置に内蔵されているタイマなどのクロック信号２１をスイッチ２０、７を通じて、スクリーニング対象のアドレスバス等１３、１７、１８に入力する構成としている。なお、その他については、実施の形態１に示した構成と同一であり、同一部分には同一符号を付して示している。
【００３２】
通常動作時、ＢＩＵ２にはＣＰＵ１が接続され、クロック信号２１はスイッチ２０の入力端子３４および出力端子３５に接続され、所要の回路にクロックを供給している。一方、スクリーニング動作時には、クロック信号２１はスイッチ２０の入力端子３４および出力端子３６に接続され、アドレスバス等１４を通じて、スクリーニング対象のアドレスバス等１３、１７、１８と接続される。このとき、実施の形態１の動作と異なり、カウンタ５はスクリーニング動作の時間を決めるためだけに用いられる。すなわち、カウンタ５がオーバーフローまたはアンダーフローするとモードレジスタ６から出力されたスイッチ切替信号によって、スイッチ７がＣＰＵ１に接続され、スイッチ２０が入力端子３４および出力端子３５に接続され、通常動作が再開される。
【００３３】
クロック信号２１を直接スクリーニング対象のアドレスバス等１３、１７、１８に接続することによって、クロックの有する高速な更新時間に合わせてスクリーニングを実施することができるので、非常に効率的なスクリーニングが可能である。また、クロック信号２１が、スクリーニング対象のアドレスバス等１３、１７、１８の全てのビットに接続されているので、変化の頻度を全ビット間で均一に高めることが可能である。
【００３４】
このように実施の形態２によれば、半導体集積回路装置を図２に示すように、クロック信号をスクリーニング対象のアドレスバス等１３、１７、１８の全てのビットに接続するようにしたので、非常に効率的で、かつ、変化の頻度を全ビット間で均一に高めたスクリーニングを実施することができる。
【００３５】
実施の形態３．
図３は、この発明の実施の形態３である半導体集積回路装置の構成を示すブロック図である。同図において、８はＢＩＲＯＭ、９は専用制御回路、１９はＢＩＵ２とＢＩＲＯＭ８を結ぶアドレスバス等である。また、スイッチ７の入力端子３１は専用制御回路９に接続され、スイッチ７の入力端子３２はＢＩＵ２に接続されている。一方、スイッチ７の出力端子３３は内蔵メモリ３に接続されている。その他については、実施の形態１に示した構成と同一であり、同一部分には同一符号を付して示している。
【００３６】
上述した実施の形態１および２では、内蔵メモリ３とＢＩＲＯＭ８とがアドレスバス等１３、１７、１８を共用し、スクリーニング動作時にはＣＰＵ１をアドレスバス等１３、１７、１８と完全に切り離し、内蔵メモリ３、周辺回路、Ｉ／Ｏポート４のスクリーニングを一斉に行うようにしている。一方、この実施の形態３では、内蔵メモリ３のアドレスバス等１７のスクリーニングを専用制御回路９で実施可能な構成としている。このように構成することで、ＢＩＲＯＭ８上でプログラムが動作しているときでも、内蔵メモリ３のアドレスバス等１７については独立かつ集中的にスクリーニングを実施することができ、周辺回路、Ｉ／Ｏポート４についても同時にスクリーニングを実施することができる。
【００３７】
このように実施の形態３によれば、半導体集積回路装置を図３に示すように、内蔵メモリとＢＩＲＯＭ用のアドレスバス等を分離し、内蔵メモリ用のアドレスバス等のスクリーニングを専用制御回路で実施する構成としているので、内蔵メモリのスクリーニングを効率的に動作させることができるとともに、周辺回路、Ｉ／Ｏポートについても同時にスクリーニングを実施することができる。
【００３８】
実施の形態４．
図４は、この発明の実施の形態４である半導体集積回路装置の構成を示すブロック図である。上述した実施の形態３では、専用制御回路９の出力をスイッチ７を通じて内蔵メモリ３用のアドレスバス等１７に接続していたが、この実施の形態４では専用制御回路９の出力を入出力回路１０を介してアドレスバス等１７に接続している。その他については、実施の形態１に示した構成と同一であり、同一部分には同一符号を付して示している。
【００３９】
この実施の形態４では、実施の形態３と同様にスクリーニングの効率を高める効果を保持できるとともに、マイクロコンピュータの回路構成を簡易にする効果がある。すなわち、ＢＩＲＯＭ８のプログラムが動作しているときでも、専用制御回路９を用いた外部入力によって、内蔵メモリ３用のアドレスバス等１７のスクリーニングを実施することができる。
【００４０】
このように実施の形態４によれば、半導体集積回路装置を図４に示すように、内蔵メモリとＢＩＲＯＭ用のアドレスバス等を分離し、内蔵メモリ用のアドレスバス等のスクリーニングを外部に備えた専用制御回路で実施する構成としているので、内蔵メモリのスクリーニングを効率的に動作させることができるとともに、周辺回路、Ｉ／Ｏポートについても同時にスクリーニングを実施することができる。また、半導体集積回路装置内の回路構成を簡易にすることができる。
【００４１】
【発明の効果】
以上説明したように、この発明によれば、モードレジスタがスクリーニングの開始および終了を指示し、カウンタがモードレジスタのスクリーニングの開始および終了の指示に連動してカウント動作を開始および終了し、スイッチが、モードレジスタのスクリーニングの開始の指示に連動してスクリーニング対象バスをカウンタの出力に接続し、モードレジスタのスクリーニングの終了の指示に連動してスクリーニング対象バスをＣＰＵに接続する切り替え動作を行うようにしているので、アドレスバス等の上位ビット配線と下位ビット配線のスクリーニング上の不均一性を解消し、均一かつ効率的なアドレスバス等のスクリーニングを実施することができるという効果を奏する。
【００４２】
つぎの発明によれば、モードレジスタがスクリーニングの開始および終了を指示し、カウンタがモードレジスタのスクリーニングの開始の指示に連動してカウント動作を行い、第１のスイッチが、モードレジスタのスクリーニングの開始の指示に連動してクロック信号線をスクリーニング対象バスへ接続し、モードレジスタのスクリーニングの終了の指示に連動してクロック信号線を通常動作時の所要の回路に接続し、第２のスイッチが、モードレジスタのスクリーニングの開始の指示に連動してスクリーニング対象バスをクロック信号を出力する第１のスイッチに接続し、モードレジスタのスクリーニングの終了の指示に連動してスクリーニング対象バスをＣＰＵに接続する切り替え動作を行うようにしているので、非常に効率的で、かつ、変化の頻度を全ビット間で均一に高めたスクリーニングを実施することができるという効果を奏する。
【００４３】
つぎの発明によれば、モードレジスタがカウンタのカウンタ値のオーバーフローまたはアンダーフローを検出してスクリーニングの終了を指示するようにしているので、効率的なアドレスバス等のスクリーニングを実施することができるという効果を奏する。
【００４４】
つぎの発明によれば、スクリーニング対象バスの最上位ビットから最下位ビットまでを、カウンタの出力ビットの最下位ビットから最上位ビットへ順番に割り当てるようにしているので、アドレスバス等の上位ビット配線と下位ビット配線のスクリーニング上の不均一性を解消し、均一かつ効率的なアドレスバス等のスクリーニングを実施することができるという効果を奏する。
【００４５】
つぎの発明によれば、カウンタがこのカウンタの各出力ビットをランダムに変化させるようにしているので、アドレスバス等の上位ビット配線と下位ビット配線のスクリーニング上の不均一性を解消し、均一かつ効率的なアドレスバス等のスクリーニングを実施することができるという効果を奏する。
【００４６】
つぎの発明によれば、カウンタの最下位ビットをスクリーニング対象バスの全てのビットに接続するようにしているので、アドレスバス等の上位ビット配線と下位ビット配線のスクリーニング上の不均一性を解消し、均一かつ効率的なアドレスバス等のスクリーニングを実施することができるという効果を奏する。
【００４７】
つぎの発明によれば、内蔵の専用制御回路が、スクリーニング動作時にスクリーニング信号をスクリーニング対象バスに出力し、通常動作時にスクリーニング対象バスをＣＰＵに接続し、スイッチが、スクリーニング動作時にスクリーニング対象バスを専用制御回路に接続する切り替え動作を行うようにしているので、内蔵メモリのスクリーニングを効率的に動作させることができるとともに、周辺回路、Ｉ／Ｏポートについても同時にスクリーニングを実施することができるという効果を奏する。
【００４８】
つぎの発明によれば、入出力回路は、スクリーニング動作時に、外部から入力されたスクリーニング信号をスクリーニング対象バスに出力し、スイッチは、通常動作時に、スクリーニング対象バスをＣＰＵに接続し、スクリーニング動作時に、スクリーニング対象バスを入出力回路に接続する切り替え動作を行うようにしているので、内蔵メモリのスクリーニングを効率的に動作させることができ、周辺回路、Ｉ／Ｏポートについても同時にスクリーニングを実施することができるとともに、半導体集積回路装置内の回路構成を簡易にすることができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１である半導体集積回路装置の構成を示すブロック図である。
【図２】この発明の実施の形態２である半導体集積回路装置の構成を示すブロック図である。
【図３】この発明の実施の形態３である半導体集積回路装置の構成を示すブロック図である。
【図４】この発明の実施の形態４である半導体集積回路装置の構成を示すブロック図である。
【符号の説明】
１　ＣＰＵ、２　ＢＩＵ、３　内蔵メモリ、４　周辺回路，Ｉ／Ｏポート、５カウンタ、６　モードレジスタ、７　スイッチ、８　ＢＩＲＯＭ、９　専用制御回路、１０　入出力回路、１３，１４，１７，１８，１９　アドレスバス等、２０　スイッチ、２１　クロック信号、３１，３２，３４　入力端子、３３，３５，３６　出力端子。
【図１】
2004020350.tif 000003
【図２】
2004020350.tif 000004
【図３】
2004020350.tif 000005
【図４】
2004020350.tif 000006