(57)【要約】【課題】電源電圧の変化に対して発振を安定化させる。【解決手段】コルピッツ型発振回路のインバータＩＮＶの入出力端子１，２にそれぞれＰ型のＪＦＥＴＱ１，Ｑ２を接続し、そのＪＦＥＴＱ１，Ｑ２のゲートに電源電圧ＶＤＤを印加して、その電源電圧に応じてＪＦＥＴＱ１，Ｑ２のＯＮ抵抗を変化させ、水晶振動子Ｘのドライブ電流が電源電圧の変化の影響を受けないようにする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
水晶振動子又はセラミック振動子と、入力端子の電圧を反転増幅して出力端子に出力するインバータと、前記振動子に並列接続された帰還抵抗と、前記振動子の一端に一端が接続され他端が接地に接続された第１の容量と、前記振動子の他端に一端が接続され他端が接地に接続された第２の容量とを具備するコルピッツ型発振回路において、
前記インバータの前記入力端子と前記第１の容量の一端との間、又は前記インバータの前記出力端子と前記第２の容量の一端との間の少なくともいずれか一方に、電源電圧に比例して内部抵抗が変化する電流制御素子を接続したことを特徴とするコルピッツ型発振回路。
【請求項２】
請求項１に記載のコルピッツ型発振回路において、
前記電流制御素子は、Ｐ型のＪＦＥＴからなり、ゲートが高電位電源端子に接続されていることを特徴とするコルピッツ型発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は水晶やセラミックから成る振動子を使用したコルピッツ型発振回路に関するものである。
【０００２】
【従来の技術】
水晶振動子を使用したコルピッツ型発振回路は、図５に示すように、ＣＭＯＳインバータＩＮＶの入力端子１と出力端子２の間に、水晶振動子Ｘと帰還抵抗Ｒｆを並列接続すると共に、該インバータＩＮＶの入力端子１と接地間、出力端子２と接地間にそれぞれ負荷容量Ｃ１，Ｃ２を接続して構成されている（例えば、特許文献１の第３図参照）。
【０００３】
このコルピッツ型発振回路では、帰還抵抗ＲｆによってインバータＩＮＶの入出力端子１，２のバイアスが入力電圧と出力電圧がほぼ同じになる電位に決められ、そのインバータＩＮＶの入力端子１の信号が反転増幅されて出力端子２に現れると、出力端子２の電位変動が容量Ｃ２を充電又は放電し、この動作が起因となって水晶振動子Ｘのインダクタ成分と容量Ｃ１，Ｃ２による並列共振回路が共振して、発振が起こる。
【０００４】
図６は図５に示したコルピッツ型発振回路において、その水晶振動子Ｘに流れるドライブ電流を適正な値に設定するよう改良を施した発振回路の回路図である。ここでは、インバータＩＮＶの入力端子１と出力端子２にそれぞれ抵抗Ｒ１，Ｒ２の一端を接続し、その抵抗Ｒ１，Ｒ２の他端間に水晶振動子Ｘと帰還抵抗Ｒｆを接続すると共に、抵抗Ｒ１の他端と接地間に容量Ｃ１を、抵抗Ｒ２の他端と接地間に容量Ｃ２をそれぞれ接続し、抵抗Ｒ１，Ｒ２により水晶振動子Ｘのドライブ電流を設定している。
【０００５】
【特許文献１】実開平３−９８５１３号公報。
【０００６】
【発明が解決しようとする課題】
ところが、上記した図６のコルピッツ型発振回路では、電源電圧ＶＤＤが変化したとき抵抗Ｒ１，Ｒ２の値を切り替える必要があった。これは、電源電圧ＶＤＤが変化すると水晶振動子Ｘのドライブ電流や負性抵抗が変化するので、低電源電圧に合わせて抵抗Ｒ１，Ｒ２の抵抗値を設定した状態で高電源電圧が印加すると発振異常が起こり、逆に低電源電圧に合わせて抵抗Ｒ１，Ｒ２の抵抗値を設定した状態で低電源電圧が印加すると発振停止が起こるからである。
【０００７】
例えば、ドライブ電流が多すぎると、図７に示すように、ある温度で「アクティビティ・ディップ」と呼ばれる現象が起こり、水晶振動子Ｘに多くの電流が流れ込み、水晶の厚み滑り振動に異常を来たし、通常では３次曲線の特性をもっている水晶振動子Ｘの温度−周波数変化率の特性が崩れ、温度によって異常な周波数で発振が起こる。また、電源電圧が低くなると、充分なドライブ電流が得られなくなったり、負性抵抗の値が少なすぎる等の理由で発振が停止する。
【０００８】
本発明の目的は、電源電圧が変化しても振動子のドライブ電流や負性抵抗が適正に制御され、安定した発振が行われるようにしたコルピッツ型発振回路を提供することである。
【０００９】
【課題を解決するための手段】
請求項１に係る発明は、水晶振動子又はセラミック振動子と、入力端子の電圧を反転増幅して出力端子に出力するインバータと、前記振動子に並列接続された帰還抵抗と、前記振動子の一端に一端が接続され他端が接地に接続された第１の容量と、前記振動子の他端に一端が接続され他端が接地に接続された第２の容量とを具備するコルピッツ型発振回路において、前記インバータの前記入力端子と前記第１の容量の一端との間、又は前記インバータの前記出力端子と前記第２の容量の一端との間の少なくともいずれか一方に、電源電圧に比例して内部抵抗が変化する電流制御素子を接続したことを特徴とするコルピッツ型発振回路とした。
【００１０】
請求項２に係る発明は、請求項１に記載のコルピッツ型発振回路において、前記電流制御素子は、Ｐ型のＪＦＥＴからなり、ゲートが高電位電源端子に接続されていることを特徴とするコルピッツ型発振回路とした。
【００１１】
【発明の実施の形態】
図１は本発明の１つの実施形態のコルピッツ型発振回路の回路図である。本実施形態では、インバータＩＮＶの入力端子１と出力端子２にそれぞれＰ型のＪＦＥＴＱ１，Ｑ２の一端を接続し、そのＪＦＥＴＱ１，Ｑ２の他端の間に帰還抵抗Ｒｆと水晶振動子Ｘを並列接続し、ＪＦＥＴＱ１の他端と接地間に負荷容量Ｑ１を、ＪＦＥＴＱ２の他端と接地間に負荷容量Ｑ２を接続して、それらＪＦＥＴＱ１，Ｑ２のゲートに高電位の電源電圧ＶＤＤを印加するようにした。
【００１２】
帰還抵抗ＲｆはインバータＩＮＶの入出力端子１，２のバイアスを決め、ＪＦＥＴＱ１，Ｑ２はそのＯＮ抵抗によりドライブ電流を制御する。Ｐ型のＪＦＥＴは、図２に示すように、そのゲート・ソース間の電圧Ｖｇｓを増大させるとＯＮ抵抗Ｒｏｎが増大してドレイン電流Ｉｄｓが減少する特性がある。
【００１３】
したがって、ＪＦＥＴＱ１，Ｑ２のゲートに高電位の電源電圧ＶＤＤを印加することにより、その電源電圧ＶＤＤが上昇するとＪＦＥＴＱ１，Ｑ２のＯＮ抵抗Ｒｏｎが増大して水晶振動子Ｘのドライブ電流を減少させ、電源電圧ＶＤＤが低下するとＪＦＥＴＱ１，Ｑ２のＯＮ抵抗Ｒｏｎが減少して水晶振動子Ｘのドライブ電流を増大させる。
【００１４】
このため、電源電圧ＶＤＤの変化に対して水晶振動子Ｘのドライブ電流を適度なほぼ一定の値に保持することができ（図３参照）、負性抵抗を最適に保持できるので、電源電圧ＶＤＤの変化に対して発振動作が安定化する。このように発振異常や発振停止がなくなることから、電源電圧ＶＤＤに対する発振領域が広くなり、低電圧発振や高電圧発振が容易となる。
【００１５】
図４はコルピッツ型発振回路の別の実施形態の回路図であり、図１における一方のＪＦＥＴＱ１を削除してその部分を短絡し、インバータＩＮＶの入力端子１に帰還抵抗Ｒｆ、容量Ｃ１、および水晶振動子Ｘを直接接続したものである。このようにして残った１個のＪＦＥＴＱ２のみでも、電源電圧ＶＤＤの変化に対してドライブ電流を適正値に保持できる。
【００１６】
なお、図４のコルピッツ型発振回路では図１におけるＪＦＥＴＱ１を削除してＪＦＥＴＱ２を残すようにしたが、反対にＪＦＥＴＱ２を削除してＪＦＥＴＱ１を残すようにしてもよい。また、図１，図４のコルピッツ型発振回路において、水晶振動子Ｘはこれをセラミック振動子に代えても、同様に動作する。さらに、図１，図４の実施形態ではＰ型のＪＦＥＴＱ１，Ｑ２を使用したが、これは電源電圧に比例して内部抵抗が変化する電流制御素子であればよい。
【００１７】
【発明の効果】
以上のように本発明によれば、コルピッツ型発振回路の電源電圧が変化してもドライブ電流をほぼ一定に保持できるので、電源電圧の変化によって発振異常や発振停止が発生することはなく、その発振状態を安定化させることがきる。
【図面の簡単な説明】
【図１】本発明の１つの実施形態のコルピッツ型発振回路の回路図である。
【図２】図１のＰ型のＪＦＥＴのＶｇｓ−Ｒｏｎの特性図である。
【図３】図１のコルピッツ型発振回路の電源電圧−ドライブ電流の特性図である。
【図４】別の実施形態のコルピッツ型発振回路の回路図である。
【図５】従来の一般的なコルピッツ型発振回路の回路図である。
【図６】従来の別のコルピッツ型発振回路の回路図である。
【図７】コルピッツ型発振回路の温度−周波数変化率の特性図である。
【符号の説明】
Ｘ：水晶振動子
ＩＮＶ：インバータ、１：入力端子、２：出力端子
Ｃ１，Ｃ２：負荷容量
Ｒ１，Ｒ２：抵抗
Ｒｆ：帰還抵抗
Ｑ１，Ｑ２：Ｐ型ＪＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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