(57)【要約】【課題】画素数の調整にともなって生じるノイズや画像の乱れのない画像が得られる画像処理装置を提供。【解決手段】画素タイミング調整装置１０は、読出し制御部１８にて位相差を考慮し、読出し調整回路１８ｄにおいて書込み許可制御信号１４ｅおよび１Ｈ判定部１２による所定の画素数より少ない画素数の判定結果に応じてレジスタ１８ｃに最終画素の書込みアドレス１４ｆおよび画素数の差１２ｇを格納させ、読出し開始から最終画素の書込みアドレス１４ｆと読出しアドレス１８ｇとを比較して、比較結果の一致により少ない画素数における最終画素に達したと判断し、レジスタ１８ｃが格納する画素数の差１２ｇが示す回数分、最終画素の書込みアドレス１４ｆおよび切換制御信号１８ｎを生成し、この期間中、選択回路１８ｅから最終画素の書込みアドレス１４ｆをＦＩＦＯメモリ１６に読出しアドレス１８ｐとして供給し、少ない画素分を最終画素で補う。【選択図】　　　　図１
2004064497.tif 000002
【特許請求の範囲】
【請求項１】
供給される映像信号をサンプリングクロックでサンプリングした入力データを一時的に書き込んで格納しながら、すでに書き込まれている入力データを読み出すメモリ手段と、
前記映像信号の１ラインを前記サンプリングクロックによりカウントして得られる画素を１ラインにおける所定の画素数と比較判定し、該比較結果および比較により得られる画素数の差を出力するライン判定手段と、
該比較結果および該画素数の差に応じて前記入力データに対する書込みアドレスの生成を制御して前記メモリ手段に出力する書込み制御手段と、
前記メモリ手段に書き込まれる映像信号における水平同期信号の書込み開始から前記メモリ手段の容量が有する半値の経過後までの時間を位相差とし、該位相差の経過と同時に前記書込み開始の書込みアドレスを読出し開始の読出しアドレスとし、該読出しアドレスの生成を制御して前記メモリ手段に出力する読出し制御手段とを含む画像処理装置において、
該読出し制御手段は、前記書込み制御手段が生成する書込みを許可する制御信号および前記ライン判定手段による前記所定の画素数より少ない画素数の判定結果に応じて書き込まれる１ラインにおける最終画素の書込みアドレスおよび前記ライン判定手段からの前記画素数の差を格納し、読出しを許可する制御信号が供給される期間中、前記サンプリングクロックに応じて前記最終画素の書込みアドレスおよび前記画素数の差を出力するレジスタと、
前記読出し許可制御信号を生成するとともに、前記最終画素の書込みアドレスと前記読出しアドレスとの比較を行い、該比較結果の一致に応じて前記画素数の差が示す回数分にわたって前記最終画素の書込みアドレスを選択させる切換制御信号を生成し、該回数分の出力にともない前記レジスタをリセットさせる読出し調整手段と、
前記最終画素の書込みアドレスと前記読出しアドレスの一致に応じて前記回数分の期間にわたって前記最終画素の書込みアドレスを選択する選択手段とを含むことを特徴とする画像処理装置。
【請求項２】
請求項１に記載の装置において、前記メモリ手段は、前記１ラインの画素数を格納する容量よりも少ないことを特徴とする画像処理装置。
【請求項３】
供給される映像信号をサンプリングクロックでサンプリングした入力データを一時的に書き込んで格納しながら、すでに書き込まれている入力データを読み出すメモリ手段と、
前記入力データを１ラインずつカウントするカウント手段と、
前記入力データに対する書込みアドレスの生成を制御して前記メモリ手段に出力する書込み制御手段と、
前記メモリ手段に書き込まれる映像信号における水平同期信号の書込み開始から前記メモリ手段が有する容量の半値の経過後までの時間を位相差とし、該位相差の経過と同時に前記書込み開始の書込みアドレスを読出し開始の読出しアドレスとし、該読出しアドレスの生成を制御して前記メモリ手段に出力する読出し制御手段とを含む画像処理装置において、
該読出し制御手段は、供給される映像信号を１ラインずつサンプリングして得られる入力データのカウント値と所定の値との間に生じるずれを検出し、該検出したずれのうち、少ない方向へのずれの蓄積による影響を回避する調整処理を行うことを特徴とする画像処理装置。
【請求項４】
請求項３に記載の装置において、前記読出し制御手段は、前記所定の画素数をカウントする読出しカウント手段と、
前記書込み制御手段が供給する最終画素の書込みアドレスと前記読出しカウント手段の読出しアドレスとを基にアドレスの一致を判定し、該一致に応じて前記読出しカウント手段の１カウント分を禁止させる選択制御信号を生成するアドレス判定手段とを含むことを特徴とする画像処理装置。
【請求項５】
請求項３または４に記載の装置において、前記読出し制御手段は、前記読出しカウント手段に垂直同期信号を供給してリセットすることを特徴とする画像処理装置。
【請求項６】
請求項５に記載の装置において、前記読出し制御手段は、前記位相差の経過を検出し、該検出に応じて読出しの開始を行わせてタイミング調整する読出しタイミング制御手段を含み、
該読出しタイミング制御手段は、外部から供給される制御信号に応じてリセットする位置を考慮されたリセット信号を前記読出しカウント手段に出力することを特徴とする画像処理装置。
【請求項７】
請求項３に記載の装置において、前記読出し制御手段は、前記所定の画素数をカウントする読出しカウント手段と、
前記位相差の変化を考慮してあらかじめスレッショルド値を設定し、該スレッショルド値より前記位相差の現在値が大きい位相差の検出に応動して位相差を初期の大きさに戻す位相差クリア信号を出力する位相差判定手段と、
最初の前記位相差を検出して読出しカウント手段を駆動開始させる開始制御信号を生成し、該開始制御信号、前記位相差クリア信号および垂直同期信号のいずれか一つをリセット信号として選択し、前記読出しカウント手段に出力するタイミング制御手段とを含むことを特徴とする画像処理装置。
【請求項８】
請求項７に記載の装置において、前記タイミング制御手段は、前記位相差の経過を検出し、該検出に応じて前記開始制御信号を生成する読出しタイミング制御手段と、
該開始制御信号、前記位相差クリア信号および前記垂直同期信号を論理和演算して前記読出しカウント手段に出力するタイミング供給手段とを含むことを特徴とする画像処理装置。
【請求項９】
請求項７に記載の装置において、前記タイミング制御手段は、前記１ラインに含まれる標準の画素数をカウントする標準カウント手段と、
１ライン前における前記標準カウント手段のカウント値と前記書込み開始のカウント値との差が示す第１位相差と現ラインにおける前記標準カウント手段のカウント値と前記書込み開始のカウント値との差が示す第２位相差との差分を１ライン間における画素数のずれ量として出力するずれ算出手段と、
該画素数のずれ量、前記位相差クリア信号および前記垂直同期信号を用いて前記映像信号のうち、リセットする位置を判定し、該判定に応じてリセット信号を生成するリセット位置判定手段と、
前記位相差を検出し、読み出しにおける前記開始制御信号を生成する読出しタイミング制御手段と、
前記リセット信号および前記開始制御信号を論理和演算して前記読出しカウント手段に出力するタイミング供給手段とを含むことを特徴とする画像処理装置。
【請求項１０】
請求項３ないし９のいずれか一項に記載の装置において、前記メモリ手段は、前記１ラインの画素数を格納する容量以上を有することを特徴とする画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、たとえば、供給される映像信号をサンプリングして得られたデータをメモリに書きこみ、そしてこのデータを読み出すタイミングの調整を行う画像処理装置に関するものである。
【０００２】
【従来の技術】
通常、映像信号は１ラインあたりの画素数が決められている。たとえば、ＮＴＳＣ（Ｎａｔｉｏｎａｌ　Ｔｅｌｅｖｉｓｉｏｎ　Ｓｙｓｔｅｍ　Ｃｏｍｍｉｔｔｅｅ）規格の場合、水平方向のサンプリング周波数を１３．５ＭＨｚとすると、その数は８５８画素となる。しかしながら、非標準信号と呼ばれる信号ではその数どおりでないこともある。また、標準信号を使用していてもデジタルサンプリング処理において非同期サンプリングクロックを使用した場合、このサンプリングクロックによってサンプリング位置に違いが生じる。このため、画素数を異ならせてしまうことがある。
【０００３】
実際に、１Ｈラインの画素数が一定でないと、モニタ等に映した画像には、画像中のエッジにぎざぎざが発生したり、画像中における縦の直線がずれる現象が生じて、映像品質が損なわれる。映像品質を保つ方法として画素調整回路は、ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ　Ｆｉｒｓｔ−Ｏｕｔ）メモリ、１Ｈ判定部、書込み制御部および読出し制御部が用いられている。ＦＩＦＯメモリは、入力されるデータを格納し、時間調整を行って格納したデータを出力する。ＦＩＦＯメモリの容量は、限定するものではないが、０．５〜１ｋワードが適当とされている。ＦＩＦＯメモリは、一般的にメモリ容量を節約し、効率のよいデータ転送を行うため、メモリ容量は１Ｈラインよりも少なくして使用されている。
【０００４】
１Ｈ判定部には、カウンタおよび画素数判定部が含まれている。カウンタは、水平同期信号に対してあらかじめ設定したスレッショルドから次のスレッショルドまでを１Ｈラインの間隔としてこの間隔の間をサンプリングクロックによりカウントし、入力映像信号における１Ｈライン中の画素数とする。カウンタは、カウント値を画素数判定部に供給している。ここで、水平同期信号は、供給された映像信号を既存の同期分離回路で同期分離された信号である。水平同期信号は、カウンタを１Ｈ毎にリセットする信号として用いている。
【０００５】
画素数判定部は、供給されるカウント値を画素数とし、このカウント値と１Ｈライン中にてメモリに書き込まれる所定の画素数（標準値）と比べながら、書き込むデータの位置に応じた制御するデータを書込み制御部に送る。このデータは、比較結果であり、１Ｈ中のカウントが所定の画素数より少ない場合、（−）を出力し、等しい場合、（０）を出力する。そして、１Ｈ中のカウントが所定の画素数より多い場合、（＋）を出力する。また、画素数判定部は、所定の画素数とカウント値との差も供給している。
【０００６】
書込み制御部には、図示しないが書込み制御回路および書込みカウンタが含まれる。書込み制御部は、ＦＩＦＯメモリに供給される入力データの書込みアドレスを制御する機能を有している。この機能を発揮するため、書込み制御回路は、書込みカウンタにカウント開始を指示する制御信号を出力し、ＦＩＦＯメモリにおける書込み開始アドレスとＦＩＦＯメモリにおける読出し開始アドレスとの間を位相差とする。この位相差は、ＦＩＦＯメモリの容量をｎとした場合、ｎの半値に設定している。書込み制御回路は、このｎの半値を読出し制御回路に供給している。また、書込み制御回路は、書込みカウンタに対して書込み禁止制御も行う。書込みカウンタは、カウンタの開始から供給されるサンプリングクロックに応動してカウントし、書込みアドレスとしてＦＩＦＯメモリに出力する。このカウントは、読出し制御回路にも供給されている。
【０００７】
また、読出し制御部には、読出し制御回路および読出しカウンタが含まれている。読出し制御回路は、読出しカウンタに対して読出し開始を報知し、カウント開始の制御信号を出力する機能を有している。読出しカウンタは、供給される制御信号によりカウントを開始し、以後サンプリングクロックに応じてフリーランで動作する。読出しカウンタは、カウント値を読出しアドレスとしてＦＩＦＯメモリに供給している。
【０００８】
画素調整回路における動作を簡単に説明する。ＦＩＦＯメモリには、サンプリングした入力データが１Ｈラインの先頭から順次書き込まれ、一定時間後にＦＩＦＯメモリに書き込まれたデータが読み出される。ここで、ＦＩＦＯメモリは容量がｎで、１Ｈラインにおける所定のサンプリング数（画素）よりも少ない容量である。
【０００９】
ここで、一定時間とは、前述した位相差である。ＦＩＦＯメモリに半分書き込んだ後に読出しを開始する。位相差の位置はｎ／２である。また、１Ｈラインを前述したサンプリング周波数１３．５ＭＨｚでサンプリングした場合に得られる画素数は、８５８である。
【００１０】
画素数判定部は、１Ｈラインの画素数が標準値（８５８）に等しい第１の場合、画素数が標準値よりも大きい第２の場合および画素数が標準値よりも小さい第３の場合を書込み制御部に報知する。書込み制御部では、第１の場合、正常な動作と判断し、書込みアドレスをＦＩＦＯメモリに供給し、位相差の関係を保ちながら読出し制御部はＦＩＦＯメモリに読出しアドレスを供給している。これにより、入力データが順次入出力され続ける。
【００１１】
しかし、画素数判定部でのカウント値が標準値と異なる第２の場合、書込み制御回路は、入力データが１Ｈラインあたりの標準値より画素数が多いという判定結果（＋）と供給される画素数の差、すなわち供給された入力データの内、増分の画素をＦＩＦＯメモリに書き込まないように書込み禁止制御を行う。この禁止制御により、ラインの画素数としては標準値と同じ数が書き込まれることになり、読出し回路は通常と同じ制御でデータ読出しを行う。
【００１２】
これに対して、第３の場合、書込み制御回路は、１Ｈラインの入力データを書き込み、不足した画素数分のアドレスを飛ばして次の１Ｈラインに対する処理を行うように制御を行っている。ここでも、読出し制御部は、通常と同じ制御を行い、一定の画素数を出力している。
【００１３】
このように書込み制御部は、入力データの書込み制御をＦＩＦＯメモリに対して行っているとき、位相差を管理して画素管理を行っている。また、本処理では入力信号と出力信号に位相差のずれまたは差を持たせている。この差は、１フィールド毎に位相差をデフォルト値に戻す処理が施されることによって吸収され、その差を解消する。このように処理して１Ｈラインあたりの画素数を合わせ、映像出力が得られるようにしている。
【００１４】
【発明が解決しようとする課題】
ところで、第３の場合、書込み側で不足分のアドレスを飛ばすように制御して書込みアドレスが調整され、読出しにおいては通常通り一定の画素数を出力する読出し制御が行われる。ここで、ＦＩＦＯメモリの書込み制御により飛ばされたアドレスに対応するメモリ領域には、この画素数の不足が発生する以前に書き込まれた入力データが書込み変更されずに残っている。このため通常通りに読出しに際して読み出すと、このデータも読み出されることになる。不足の発生以前に書き込まれたデータと現在のデータに違いがあったり、両データ間に相関性がない場合、この画素に対応してドットノイズが、いわゆるちらつきノイズとして画面に現れてしまう。
【００１５】
また、入力の誤差は、１フィールド毎に一括リセットする誤差吸収処理で行われるから、１フィールドの期間中にずれまたは差が徐々に蓄積され、大きくなっていく。この結果、画像には、画像の上部と下部がずれて見えたり、画像の途中に生じた乱れがこのフィールドの終了まで継続して見える現象が生じてしまう。
【００１６】
本発明はこのような従来技術の欠点を解消し、画素数の調整にともなって生じるノイズや画像の乱れのない画像が得られる画像処理装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明は上述の課題を解決するために、供給される映像信号をサンプリングクロックでサンプリングした入力データを一時的に書き込んで格納しながら、すでに書き込まれている入力データを読み出すメモリ手段と、映像信号の１ラインを前記サンプリングクロックによりカウントして得られる画素を１ラインにおける所定の画素数と比較判定し、この比較結果および比較により得られる画素数の差を出力するライン判定手段と、この比較結果およびこの画素数の差に応じて入力データに対する書込みアドレスの生成を制御してメモリ手段に出力する書込み制御手段と、メモリ手段に書き込まれる映像信号における水平同期信号の書込み開始からメモリ手段が有する容量の半値の経過後までの時間を位相差とし、この位相差の経過と同時に書込み開始の書込みアドレスを読出し開始の読出しアドレスとし、この読出しアドレスの生成を制御してメモリ手段に出力する読出し制御手段とを含む画像処理装置において、この読出し制御手段は、書込み制御手段が生成する書込みを許可する制御信号およびライン判定手段による所定の画素数より少ない画素数の判定結果に応じて書き込まれる１ラインにおける最終画素の書込みアドレスおよびライン判定手段からの画素数の差を格納し、読出しを許可する制御信号が供給される期間中、サンプリングクロックに応じて最終画素の書込みアドレスおよび画素数の差を出力するレジスタと、読出し許可制御信号を生成するとともに、最終画素の書込みアドレスと読出しアドレスとの比較を行い、この比較結果の一致に応じて画素数の差が示す回数分にわたって最終画素の書込みアドレスを選択させる切換制御信号を生成し、この回数分の出力にともないレジスタをリセットさせる読出し調整手段と、最終画素の書込みアドレスと読出しアドレスの一致に応じて回数分の期間にわたって最終画素の書込みアドレスを選択する選択手段とを含むことを特徴とする。
【００１８】
本発明の画像処理装置は、読出し制御手段にて位相差を考慮し、読出し調整手段において書込み許可制御信号およびライン判定手段による所定の画素数より少ない画素数の判定結果に応じてレジスタに最終画素の書込みアドレスおよび画素数の差を格納させ、読出し開始から最終画素の書込みアドレスとメモリ手段に供給される読出しアドレスとを比較して、比較結果の一致により少ない画素数における最終画素に達したと判断し、レジスタが格納する画素数の差が示す回数分、最終画素の書込みアドレスおよび切換制御信号を生成し、この期間中、選択手段から最終画素の書込みアドレスをメモリ手段に読出しアドレスとして供給することにより、少ない画素分が最終画素で補われる。この処理の後、レジスタは読出し調整手段によって格納内容がリセットされる。
【００１９】
また、本発明は上述の課題を解決するために、供給される映像信号をサンプリングクロックでサンプリングした入力データを一時的に書き込んで格納しながら、すでに書き込まれている入力データを読み出すメモリ手段と、入力データを１ラインずつカウントするカウント手段と、入力データに対する書込みアドレスの生成を制御して前記メモリ手段に出力する書込み制御手段と、メモリ手段に書き込まれる映像信号における水平同期信号の書込み開始からメモリ手段が有する容量の半値の経過後までの時間を位相差とし、この位相差の経過と同時に書込み開始の書込みアドレスを読出し開始の読出しアドレスとし、この読出しアドレスの生成を制御してメモリ手段に出力する読出し制御手段とを含む画像処理装置において、この読出し制御手段は、供給される映像信号を１ラインずつサンプリングして得られる入力データのカウント値と所定の値との間に生じるずれを検出し、この検出したずれのうち、少ない方向へのずれの蓄積による影響を回避する調整処理を行うことを特徴とする。
【００２０】
本発明の画像処理装置は、読出し制御手段にて供給される映像信号を１ラインずつサンプリングして得られる入力データのカウント値と所定の値との間に生じるずれを検出し、このうち、画素数が少ない方向へのずれにともなうラインにおいて蓄積されることにより、位相差が増加させられるので、この位相差が増加しても影響を受けないように読出しアドレスに対する回避処理や蓄積したずれの吸収処理を行って、読出し制御を続ける。
【００２１】
【発明の実施の形態】
次に添付図面を参照して本発明による画像処理装置の実施例を詳細に説明する。
【００２２】
本実施例は、本発明の画像処理装置を画素タイミング調整装置１０に適用した場合である。本発明と直接関係のない部分について図示および説明を省略する。以下の説明で、信号はその現れる接続線の参照番号で指示する。
【００２３】
画素タイミング調整装置１０は、１Ｈ判定部１２、書込み制御部１４、ＦＩＦＯメモリ１６および読出し制御部１８を含む。１Ｈ判定部１２には、カウンタ１２ａおよび画素数判定部１２ｂが含まれている。１Ｈ判定部１２は、映像信号として供給される１Ｈライン中にてサンプリングされる画素数が所定の画素数にあるか否かの判定を行う機能を有している。１Ｈ判定部１２には、サンプリングクロック１２ｃと１Ｈの区切りを示す水平同期信号１２ｄが供給されている。サンプリングクロック１２ｃは、たとえばクロック周波数として１３．５ＭＨｚを用いる。このクロック周波数を用いることにより、カウンタ１２ａは、ＮＴＳＣ規格での水平走査周波数がｆＨ＝１５．７３４　ｋＨｚであるから、８５８カウントをフルカウントにしている。カウンタ１２ａは、供給される水平同期信号１２ｄの立ち下がりでカウントをリセットする。カウンタ１２ａは、カウント値１２ｅを画素数判定部１２ｂに出力する。
【００２４】
画素数判定部１２ｂは、上述した８５８カウントがサンプリングされる所定の画素数に対するカウント値１２ｅの大小関係を判定している。大小関係は、小さい場合（−）、等しい場合（０）、大きい場合（＋）がそれぞれの判定結果である。画素数判定部１２ｂは、判定結果１２ｆを書込み制御部１４に供給する。また、画素数判定部１２ｂは、所定の画素数より供給される画素数が少ない場合、画素数の差を算出し、得られた差１２ｇを読出し制御部１８に出力し、所定の画素数より供給される画素数が多い場合も、画素数の差１２ｇを算出し、得られた差１２ｇを書込み制御部１４ａに出力する。
【００２５】
書込み制御部１４には書込み制御回路１４ａおよび書込みカウンタ１４ｂが含まれている。書込み制御回路１４ａは、書込みカウンタ１４ｂの動作を制御するカウンタ制御信号１４ｃを書込みカウンタ１４ｂに供給する。カウンタ制御信号１４ｃは、動作開始を指示したり、画素数が多い場合、この入力データ（画素）の増分を書込み禁止する指示を書込みカウンタ１４ｂに行う。書込み制御回路１４ａは、動作開始を示す動作開始信号１４ｄおよび１Ｈラインにおける画素数の少ないことを受けて、データ書込みイネーブル信号１４ｅを読出し制御部１８に出力する。
【００２６】
書込みカウンタ１４ｂは、ＦＩＦＯメモリ１６の容量ｎに合わせて設けられている。本実施例では、ＦＩＦＯメモリ１６の容量ｎが１Ｈラインの画素数より少ない設定のため、所定の画素数８５８より小さいカウンタを用意する。書込みカウンタ１４ｂには、サンプリングクロック１２ｃが供給されている。書込みカウンタ１４ｂは、このカウント出力１４ｆを書込みアドレスとしてＦＩＦＯメモリ１６および読出し制御部１８に出力している。
【００２７】
ＦＩＦＯメモリ１６は、ＦＩＦＯメモリ１６の容量ｎを１Ｈラインの画素数より少なく、入力と出力とを同時に行うことができるデュアルタイプを使用するとよい。このような動作を可能にするため、ＦＩＦＯメモリ１６は、書込み開始を示す水平同期信号の立ち下がりと読出し開始を示す水平同期信号の立ち下がりの間を位相差として両処理が重複しないように書込みと読出しタイミングが制御され、サンプリングクロック１２ｃに応じて動作している。ＦＩＦＯメモリ１６には、サンプリングクロック１２ｃでサンプリングされ、所定の期間にわたってホールドされたＮＴＳＣ規格の映像信号が入力データ１６ａとして供給される。供給された入力データ１６ａは、書込みアドレス１４ｆに応じてメモリ内の対応するアドレスに書き込まれ、後述する読出し制御部１８から供給される読出しアドレスに応じてメモリ内の対応するアドレスに格納されている入力データ１６ａを読み出して、出力データ１６ｂとして出力する。入力データ１６ａの供給は、図示しないが書込み制御に要する時間を考慮して調整し、ＦＩＦＯメモリ１６に供給されていることは言うまでもない。
【００２８】
読出し制御部１８には、読出し制御回路１８ａ、読出しカウンタ１８ｂ、レジスタ１８ｃ、読出し調整回路１８ｄおよび選択回路１８ｅが含まれている。読出し制御回路１８ａには、書込み制御回路１４ａからの動作開始信号１４ｄと書込みカウンタ１４ｂからの書込みアドレス１４ｆが供給されている。読出し制御回路１８ａには、あらかじめＦＩＦＯメモリ１６が有する容量ｎの半値が位相差として格納されている。位相差は、カウント値に換算して格納されている。なお、容量ｎの半値は、外部から読出し制御回路１８ａに供給するようにしてもよい。
【００２９】
読出し制御回路１８ａは、動作開始信号１４ｄを受けてから供給された書込みアドレス１４ｆのカウント数とあらかじめ設定した位相差分のカウント数が一致したか否かを判定している。読出し制御回路１８ａは、一致の判定結果に応じてカウンタ制御信号１８ｆを読出しカウンタ１８ｂに出力する。
【００３０】
読出しカウンタ１８ｂは、ＦＩＦＯメモリ１６の容量ｎに合わせて設けられている。読出しカウンタ１８ｂは、書込みカウンタ１４ｂと同じカウンタが用いられる。読出しカウンタ１８ｂにはサンプリングクロック１２ｃが供給され、読出しカウンタ１８ｂはカウンタ制御信号１８ｆの供給に応じてカウント動作を開始し、サンプリングクロック１２ｃのタイミングでカウントする。読出しカウンタ１８ｂは、読出しカウント１８ｇを読出しアドレスとして選択回路１８ｅの一端１８ｈに供給する。
【００３１】
レジスタ１８ｃは、書込みアドレス１４ｆの内、最終画素に対応する書込みアドレスおよび画素の差１２ｇを格納し、読出し時に格納した書込みアドレスを読出し調整回路１８ｄに出力する。レジスタ１８ｃには、この書込み／読出しを行うために書込み制御回路１４ａからデータ書込みイネーブル信号１４ｅと読出し調整回路１８ｄからデータ読出しイネーブル信号１８ｉが供給され、サンプリングクロック１２ｃにより動作する。
【００３２】
レジスタ１８ｃは、データ書込みイネーブル信号１４ｅが供給されると、このとき供給されている書込みアドレス１４ｆ（カウント値）および画素の差１２ｇをそれぞれ格納する。この書込みアドレス１４ｆが、１Ｈラインにおける最終画素を格納する書込みアドレスである。また、レジスタ１８ｃは、読出し調整回路１８ｄから供給されるデータ読出しイネーブル信号１８ｉが供給される期間中、サンプリングクロック１２ｃの立ち上がりに応動して格納されている書込みアドレス１４ｆを読出しアドレス１８ｊとして読出し調整回路１８ｄおよび選択回路１８ｅに他端１８ｋに供給する。レジスタ１８ｃには、読出し調整回路１８ｄからリセット信号１８ｍも供給されている。
【００３３】
読出し調整回路１８ｄには、データ読出しイネーブル信号１８ｉのイネーブル期間中、読出しカウント１８ｇと読出しアドレス１８ｊ（すなわち、書込みアドレス１４ｆ）が入力され、アドレスの比較が行われる。データ読出しイネーブル信号１８ｉは、図示しないが、たとえばデータ書込みイネーブル信号１４ｅを反転した信号である。読出し調整回路１８ｇは、特に、比較したアドレスの一致に応動して切換制御信号１８ｎを選択回路１８ｅに出力する。読出し調整回路１８ｇは、切換制御信号１８ｎが画素の差１２ｇの数を出力回数としての出力回数とサンプリングクロック周期との積で表される調整期間にわたって出力されるように生成する。読出し調整回路１８ｄは、切換制御信号１８ｎにおける出力期間の経過後、レジスタ１８ｃに対して格納しているデータを消去するリセット信号１８ｍを供給する。
【００３４】
選択回路１８ｅには、入力端子１８ｈに読出しカウンタ１８ｂからの読出しカウント１８ｇを読出しアドレスとして供給され、入力端子１８ｋにレジスタ１８ｃから読み出した書込みアドレス１４ｆを読出しアドレス１８ｊとして供給されている。選択回路１８ｅは、切換制御信号１８ｎに応じて供給される読出しアドレスの出力を切り換えている。すなわち、選択回路１８ｅは、アドレスの一致から調整期間中に読出しアドレス１８ｊを出力するように選択し、これ以外の期間では読み出しカウント１８ｇを読出しアドレスとして選択出力する。選択回路１８ｅは、ＦＩＦＯメモリ１６に選択された読出しアドレス１８ｐを供給する。
【００３５】
この構成により、１Ｈラインにおける所定の画素数より入力データの画素数が少ない場合、１Ｈラインとして供給される入力データの最終画素に対応する書込みアドレスと不足分の数（画素数の差）をレジスタ１８ｃに格納し、ＦＩＦＯメモリ１６に対する読出し制御時に読出し調整回路１８ｄからの切換制御信号１８ｎで選択回路１８ｅを切り換え、レジスタ１８ｃから読み出して最終画素以降の欠落している画素に最終画素のアドレスを繰返しアクセスするように読出し制御を行い、所定の画素数を揃えるとともに、最終画素と同じデータを供給することにより、この場合における画面上の破綻を回避する。動作については後段でさらに説明する。
【００３６】
次に画素タイミング調整装置１０に対する比較例を図２に示し説明する。画素タイミング調整装置２０は、図１と同じ構成要素を有している。すなわち１Ｈ判定部２２、書込み制御部２４、ＦＩＦＯメモリ２６および読出し制御部２８である。共通する信号には図１に記した参照符号と同じものを付す。１Ｈ判定部２２は、カウンタ２２ａおよび画素数判定部２２ｂを有している。書込み制御部２４は、書込み制御回路２４ａおよび書込みカウンタ２４ｂを含んでいる。そして、読出し制御部２８には、読出しカウンタ２８ａおよび読出し制御回路２８ｂが含まれている。
【００３７】
図１と比較すると、１Ｈ判定部２２および書込み制御部２４には、同じ構成要素が用いられ、読出し制御部２８には、読出し制御回路２８ａおよび読出しカウンタ２８ｂだけが含まれている。図２からわかるように、読出し制御部２８には、図１のレジスタ１８ｃ、読出し調整回路１８ｄおよび選択回路１８ｅが含まれていない。
【００３８】
画素タイミング調整装置１０との相違点について列挙する。１Ｈ判定部２２は、画素数判定部２２ｂから判定結果１２ｆおよび画素数の差１２ｇを書込み制御部２４に供給する。書込み制御回路２４ａは、判定結果１２ｆの結果から画素数が多い場合、増加分を無視する書込み制御信号１４ｃを供給し、画素数が少ない場合、不足分を無視したアドレスの飛び越しによる書込み制御信号１４ｃを生成し、書込みカウンタ２４ｂに供給する。後者の場合、書込み制御回路２４ａは、直ちに次のラインに対する書込みアドレス制御を行うことになる。また、書込み制御回路２４ａは、動作開始信号１４ｄを読出し制御回路２８ａに供給する。
【００３９】
読出し制御部２８において読出し制御回路２８ａは、動作開始信号１４ｄと書込みアドレス１４ｆが供給され、あらかじめ格納されている位相差を基に位相差の時間が経過したか否かを判定し、経過後直ちにカウンタ制御信号１８ｆを読出しカウンタ２８ｂに出力し、カウントの動作を開始させる。カウンタ制御信号１８ｆは、位相差の関係を保って読出しカウンタ２８ｂを動作開始させるトリガ信号である。読出しカウンタ２８ｂは、動作開始後、フリーランで動作する。読出しカウンタ２８ｂは、カウント値を読出しアドレス１８ｇとしてＦＩＦＯメモリ２６に供給している。
【００４０】
次にＦＩＦＯメモリ１６，　２６に対する書込みおよび読出し制御のタイミング関係について図３を用いて簡単に説明する。図３のタイミングチャートには、１Ｈラインにおける所定の画素数がサンプリングされた場合（（ａ），　（ｂ），　（ｃ））、所定の画素数より多くサンプリングされた場合（（ｄ），　（ｅ），　（ｆ））および所定の画素数より少なくサンプリングされた場合（（ｇ），　（ｈ），　（ｉ））がそれぞれ、示されている。ここで、ＦＩＦＯメモリ１６，　２６には、前述したように１Ｈラインにおける所定の画素数（８５８）よりも少ないメモリ容量ｎが使用されている。位相差は、メモリ容量ｎの半値（ｎ／２）に設定している。
【００４１】
図３（ａ）の映像信号がサンプリングされた入力データ１６ａは、図３（ｂ）が示すＦＩＦＯメモリ１６に順次書き込まれ、位相差の経過後に図３（ｃ）に示すように出力データ１６ｂが順序に従って読み出される。１Ｈラインにおける所定の画素数がサンプリングされた場合、位相差が保たれていることがわかる。
【００４２】
１Ｈラインにおける所定の画素数が、図３（ｄ）に示すように、たとえばα個多くサンプリングされることがある。１Ｈ判定部２２が判定結果１２ｆおよび画素数の差１２ｇを書込み制御部２４に供給する。位相差は、α分遅れて水平同期信号が到来することからこの遅れた時間分減少することになる（ｎ／２−α）。余分なα個は、画面の表示領域外の可能性が高いので、書込み制御部２４は、読出し制御を通常の通りに行わせるため、この入力データ分について処理しないで直ちに次のラインに対する処理に進む。すなわち書込み制御部２４の処理としては、入力データ１６ａをすべて書き込む処理に比べてα個分の書込みアドレスを増やさないので、次のラインに対する処理が行われることにより書込み制御における最終画素の到来を早めることになる。この書込みアドレスの詰めを矢印Ａで表している。
【００４３】
読出し制御は、書き込まれた入力データ１６ａを単純に順次読み出している。このとき、読出し制御は、結果的に、書込み時においてα個分書込みアドレスの詰め処理によりα個とサンプリングクロック周期の積で表される時間だけ早く読み出される。正常な位相差ｎ／２の関係に対してこの場合の位相差は、前述したように図３（ｄ），　（ｆ）の関係から、ｎ／２−αとなる。以降、正常に入力データ１６ａが供給されても、短くなった位相差は維持されることがわかる。読出し制御は、所定の画素数を読み出すことになり、正常に読み出したことと同等の処理が行われる。
【００４４】
逆に、図３（ｇ）に示すように、たとえばα個少なくサンプリングされることがある。１Ｈ判定部２２では、判定結果１２ｆおよび画素数の差１２ｇが書込み制御部２４に供給される。この場合、書込み制御部２４では、判定結果１２ｆの供給を受けて１Ｈラインにおける最終画素の到来とし、画素数の差１２ｇ分の書込みアドレスをカウントさせるとともに、この間の書込みアドレスの出力を停止または禁止するように書込み制御信号１４ｃが生成され、書込みカウンタ２４ｂに供給される。１Ｈラインにおける書込み開始がαの分早まることから、位相差は、ｎ／２＋αと増加する。結果的に書込みアドレスは、最終画素からすぐに次のラインに対する書込み制御が行われることによってα分の書込みアドレスが飛ばされることになる。この書込みアドレスの飛ばし処理は、図３（ｇ），　（ｈ）の間に示す矢印Ｂで表される。
【００４５】
読出し制御部２８では、通常の通りＦＩＦＯメモリ２６に対する読出し制御が行われる。このとき、位相差はｎ／２＋αの関係が保たれている。読出し制御は、飛ばし処理された書込みアドレスも読出しアドレスとして用いられる。しかしながら、ＦＩＦＯメモリ２６の飛ばし処理された書込みアドレスには、少ないサンプリング画素の１Ｈラインが書き込まれる以前の画素データが書き込まれている。この不足領域にすでに書き込まれていた入力データは、現１Ｈラインと相関性がよいとは限らない。読出し制御部２８が現ラインと関係のないデータを読み出すことによって画面上の端にちらつきノイズが生じてしまう。
【００４６】
これに対して、本実施例で１Ｈ判定部１２は、判定結果１２ｆおよび画素数の差１２ｇを書込み制御部１４に供給し、画素数の差１２ｇをレジスタ１８ｃに供給している。書込み制御部１４における書込み制御回路１４ａでは、判定結果１２ｆおよび画素数の差１２ｇを受けて最終画素が検出されたと判断し、データ書込みイネーブル信号１４ｅをレジスタ１８ｃに出力する。レジスタ１８ｃには、書込みカウンタ１４ｂから書込みアドレス１４ｆが供給され、イネーブル状態を示すデータ書込みイネーブル信号１４ｅが供給された際にレジスタ１８ｃは、供給される書込みアドレスを取り込む。また、レジスタ１８ｃは、画素数の差１２ｇも格納する。レジスタ１８ｃには、読出し調整回路１８ｄからデータ読出しイネーブル信号１８ｉが供給され、レジスタ１８ｃは、これ以後サンプリングクロック１２ｃに応動して格納した書込みアドレスを読出しアドレス１８ｊとして読出し調整回路１８ｄおよび選択回路１８ｅに出力する。
【００４７】
読出し調整回路１８ｄでは、読出しカウンタ１８ｂからの読出しアドレス１８ｇと上述した読出しアドレス１８ｊが供給され、アドレス値の比較が行われる。読出し調整回路１８ｄは、比較したアドレス値の一致に応動して画素の差１２ｇの大きさに合わせた期間中にわたって入力端子１８ｋからの読出しアドレス１８ｊを選択するように切換制御信号１８ｎを生成する。選択回路１８ｅは、切換制御信号１８ｎの供給を受けて最終画素以降の画素がないまたは足りない期間中、最終画素の読出しアドレスをＦＩＦＯメモリ１６に送る。ＦＩＦＯメモリ１６は、供給される読出しアドレスに応じて図３（ｈ）に示す最終画素の入力データ１８Ｆが繰り返し読み出される。入力データ１８Ｆは、現ラインのデータであり、本来サンプリングされていて然るべき不足分の入力データと同じかまたは類似した入力データと考えられる。
【００４８】
したがって、入力データ１８Ｆを読み出すことによって、画素タイミング調整装置１０は、同等レベルの画素を図示しないモニタに供給すると、画素不足の領域に対応する画面にちらつきノイズの発生を回避することができる。位相差は、α個の不足により画素数単位で表すとｎ／２＋αになっている。　１Ｈラインにおける増分や不足が存在すると、図３のタイミングチャートからわかるように位相差が変化することがわかる。位相差の変化はフィールドを単位にリセットするとよい。
【００４９】
なお、１Ｈ判定部１２によるカウント値が標準値（８５８）と一致または大きい場合、画素タイミング調整装置２０での説明と同じ処理で問題なく動作することは言うまでもない。また、カウント値が小さいと判定される場合、画素数の差１２ｇ　は、大体、１か２であり、これより大きな値は通常ではほとんどない。
【００５０】
このように動作させることにより、ラインあたりの画素数が少なくてもちらつきノイズの発生を防ぐことにより、画素タイミング調整装置１０は高画質な映像を提供できるようになる。
【００５１】
次に本発明の画像処理装置を画素タイミング調整装置３０に適用した他の実施例について図４を参照して説明する。本実施例では、サンプリングされる画素数における標準値からのずれが位相差に蓄積され、これにともなって画面の上部と下部がずれて見えたり、画面の途中の乱れがそのフィールドが終了するまで継続する現象に着目し、この現象の防止を提案する。先の実施例は、ＦＩＦＯメモリ１６のメモリ容量を標準値の画素数と比べて少なくし、この場合、読出し制御部１８内にレジスタ１８ｃ、読出し調整回路１８ｄおよび選択回路１８ｅ　を設けて読出し制御を行って映像に現れるフリッカノイズを防止している。
【００５２】
画素タイミング調整装置３０には、カウンタ３２、書込み制御部３４、ＦＩＦＯメモリ３６および読出し制御部３８が含まれている。画素タイミング調整装置３０は、概略的に先の実施例の構成に比べると、１Ｈ判定部１２がなく、カウンタ３２だけが配設され、後述するように書込み制御部３４で１Ｈラインにおける画素数の判定を行っている点で異なっている。画素タイミング調整装置３０においても前述した実施例で使用した同じ信号に対して同じ参照符号を付している。
【００５３】
カウンタ３２は、サンプリングクロック１２ｃで１Ｈラインをサンプリングする標準値　（８５８）以上をカウントするものである。カウンタ３２には、水平同期信号１２ｄがリセット信号として供給されている。カウンタ３２は、１Ｈライン中にサンプリングしたカウント値３２ａを書込み制部３４に出力している。
【００５４】
書込み制御部３４には、書込み制御回路３４ａおよび書込みカウンタ３４ｂが配設されている。書込み制御回路３４ａは、カウンタ３２からのカウントが供給されると直ちにカウント開始を示す書込み制御信号３４ｃを書込カウンタ３４ｂに供給する。
【００５５】
なお、書込み制御回路３４ａには、供給されるカウント値３２ａと標準値　（８５８）とを比較して１Ｈラインのサイズを判断させ、書込みカウンタ３４ｂを制御させるようにしてもよい。
【００５６】
書込みカウンタ３４ｂは、カウンタ３２と同様に１Ｈ以上のカウント可能なものである。カウンタ３４ｂにも水平同期信号１２ｄがリセット信号として供給されている。これにより、書込みカウンタ３４ｂは、書込みアドレス３４ｄを１Ｈライン毎にリセットしている。書込みカウンタ３４ｂは、書込みアドレス３４ｄをＦＩＦＯメモリ３６および読出し制御部３８に供給している。
【００５７】
ＦＩＦＯメモリ３６は、先の実施例と同様またはそれ以上のメモリ容量を有する。本実施例では、１Ｈラインの画素数以上を格納可能なメモリを使用する。ＦＩＦＯメモリ３６は、入力データ１６ａを書込みアドレス３４ｄに応じて順序に応じて格納し、後述する読出しアドレスに応じて格納されている入力データ１６ａを順序に応じて出力データ１６ｂとして読み出している。ＦＩＦＯメモリ３６は、前述した実施例で書込み量の制約がなかったが、書込みデータ量を基本的に１Ｈラインに規定している点が異なっている。
【００５８】
読出し制御部３８には、読出し制御回路３８ａ、読出しカウンタ３８ｂおよびアドレス判定回路３８ｃが備えられている。読出し制御回路３８ａは、読出しカウントにおける最初の開始タイミングを検出し、読出しカウンタ３８ｂにカウンタ制御信号３８ｄを出力する。読出し制御回路３８ａには、あらかじめＦＩＦＯメモリ３６のメモリ容量ｎの半値（ｎ／２）が位相差として供給されている。読出し制御回路３８ａは、書込みカウンタ３４ｂから書込みアドレス３４ｄが供給され次第カウントを開始し、このカウントが位相差の値に達したとき、最初の開始タイミングとしてカウンタ制御信号３８ｄを出力する。
【００５９】
読出しカウンタ３８ｂは、標準の画素数を数える画素カウンタである。このため読出しカウンタ３８ｂには、１Ｈ毎に供給されるリセット信号が不要である。読出しカウンタ３８ｂは、読出し制御における１Ｈライン毎のリセット供給されるサンプリングクロック１２ｃに応動してカウントを行い、読出しアドレス３８ｅをアドレス判定回路３８ｃに供給する。
【００６０】
なお、ＦＩＦＯメモリ３６が１Ｈの標準値以上のメモリ容量を有する場合、書込みカウンタ３４ｂおよび読出しカウンタ３８ｂは、メモリ容量に応じた画素数のカウンタを用意し、この他に図示しないが標準値をカウントする標準カウンタを用意するようにしてもよい。また、標準値カウンタは、カウンタ制御信号３８ｄの供給に応動してカウントを開始し、標準値の巡回カウントを行いながら、１Ｈを示す標準値のカウント毎にリセット信号を読出しカウンタ３８ｂに出力する。これにより、前述した場合と同様に読出しアドレス３８ｅを標準値毎にループさせることができる。
【００６１】
アドレス判定回路３８ｃは、ＦＩＦＯメモリ３６に供給する書込みアドレス３４ｄと読出しアドレス３８ｅが一致するか否かを比較判定し、アドレスの一致に応じて読出しカウンタ３８ｂに出力禁止信号３８ｆを出力する。出力禁止信号３８ｆは、この一致した読出しアドレス３８ｅがＦＩＦＯメモリ３６に供給されると、書込みアドレス３４ｄにともない供給される入力データ１６ａが破壊される虞があり、書込みアドレス３４ｄを優先して入力データ１６ａを書き込んだ後に出力の禁止を解除するように供給される。読出しカウンタ３８ｂは、出力禁止信号３８ｆの解除にともない読出しアドレス３８ｅの供給を再開する。この結果、供給される読出しアドレス３８ｅは、書込みアドレス３４ｄと異なる値がずれて出力される。ＦＩＦＯメモリ３６は、破壊されなかった入力データがずれに応じて出力データとして読み出される。
【００６２】
次に画素タイミング調整装置３０の動作について図５を参照しながら説明する。図５のタイミングチャートには、１Ｈラインにおける所定の画素数がサンプリングされた場合（（ａ），　（ｂ），　（ｃ））および所定の画素数より少なくサンプリングされた場合（（ｄ），　（ｅ），　（ｆ））がそれぞれ、示されている。ここで、ＦＩＦＯメモリ３６には、図５（ｂ）に示すように１Ｈラインにおける所定の画素数（８５８）に対応するメモリ容量ｎが使用されている。位相差は、前述した定義に従ってメモリ容量ｎの半値（ｎ／２）に設定している。図５（ａ）〜（ｃ）が示すように、所定の画素数が入力データ１６ａとして供給され、出力データ１６ｂが読み出されるとき、位相差ｎ／２が保たれていることがわかる。
【００６３】
これに対して入力データ１６ａのサンプリング（画素）数が少ない場合、画素タイミング調整装置３０は、書込み制御部３４においてカウント開始を示す書込み制御信号３４ｃによる書込み制御を行うだけで、標準値や非標準値が示す画素数を考慮していない。書込み制御部３４は、書込み制御において１Ｈライン分を書き込むことが重要であり、水平同期信号１２ｄが供給されることにより１Ｈラインの書込み終了と同時に書込みアドレスがリセットされる。このため、１Ｈラインの標準画素数に足りなくても、強制的に次にラインにおける書込み制御を開始している。これは、図５（ｄ），　（ｅ）の矢印Ｃ，　Ｄが示す画素数の差または不足分の画素数αはリセットによる書込みの飛ばし処理に相当する。
【００６４】
次に読出し制御部３８では、標準の画素数をカウントする読出しカウンタ３８ｂを用いていることから、読出しアドレス３８ｅは標準値でカウントがループすることになる。読出し制御は、読出し開始後、上述したループカウントにともなう読出しアドレス３８ｅがＦＩＦＯメモリ３６に供給される。１Ｈの標準値にたとえば、α個足りない場合、矢印Ｅの位置でこのラインにおける読み出しが終了する。したがって、矢印Ｅの位置（アドレス）から次のラインにおける読出し開始までのα個はデータのない空読みになる。しかしながら、これにともなう映像の端がちらつく現象は起こらない。
【００６５】
画素タイミング調整装置３０は、前述した位相差の概念を用いない書込み制御を行い、標準の画素数をカウント基準とする読出し制御を行ってＦＩＦＯメモリ３６にアクセスして映像信号の入出力調整を行っている。この制御の関係においても、実際には、標準の画素数より少ない入力データ１６ａが供給されると、位相差の定義から明らかなように、位相差が増加する。α個少ない場合、位相差は個数単位で表すとｎ／２＋αになる。さらに、仮に次のラインでも１Ｈラインとしてβ個少ない入力データ１６ａの場合、位相差は、ｎ／２＋α＋βになる。このように位相差は蓄積されてゆく。
【００６６】
ところで、書込みアドレスに対して読み出しアドレスがずれて蓄積した結果、両アドレスが一致してしまうことがある。書込みアドレスの入力データが破壊されかねないので、一致した場合、書込み制御を優先する。そこで、読出し制御部３８のアドレス判定回路３８ｃでは、一致を検出し、出力禁止信号３８ｆを読出しカウンタ３８ｂに出力する。読出しカウンタ３８ｂは、このとき読出しアドレス３８ｅのカウント処理を禁止し出力しない。読出しカウンタ３８ｂは、出力禁止信号３８ｆの禁止解除を受けてカウント動作を再開する。したがって、再開時の読出しアドレスは、書込みアドレスに対して一つ遅れた値になっている。
【００６７】
このようにアドレスの衝突や書込みアドレスに対する読出しアドレスの飛越しを回避して、ＦＩＦＯメモリ３６にアクセスすることにより、１Ｈラインあたりの画素数を管理することができ、書込みのリセットをライン毎に行うことにより、画面の途中でラインに一部破綻が生じても、そのラインの一部破綻だけで済むので、これまでの破綻に比べてちらつき現象もない品質のよい映像を提供できるようになる。
【００６８】
次に画素タイミング調整装置３０における第１変形例の構成について図６を用いて説明する。前述した実施例では、読出し制御部３８がフリーで動作するため、標準信号でなければ、前述したように書込みアドレスと読出しアドレスが一致する場合が生まれる。この一致は、読出しを停止させることから、動作の不連続点となる。また、書込み開始と読出し開始の時間差である位相差が管理されていないので、出力データ１６ｂには、位相差の大きさによる遅延のためにばらつきが起こる。第１変形例では、前述した実施例の構成を用い、図６に示すように、読出し制御部３８に垂直同期信号３８ｇが供給される。ここで、垂直同期信号３８ｇは、図示しないが同期分離処理回路にて供給される映像信号から垂直同期信号を検出し、同期分離して供給される。
【００６９】
読出しカウンタ３８ｂは、常に１Ｈラインにおける画素数を標準値分のループカウントを行っている。読出しカウンタ３８ｂには、垂直同期信号３８ｇが供給された際にカウントをリセットする。このようにリセットを行うことにより、１フィールド毎に蓄積した位相差がクリアされるので、前述した実施例で生じた書込みアドレスと読出しアドレスの一致が起こり難くなり、不連続点の発生を抑制することができる。また、この垂直同期信号３８ｇの供給により、１フィールド単位に書込み制御と読出し制御の両方が管理されるため入力と出力の間で生じるばらつきが起こり難くなる。垂直同期信号３８ｇを供給する場合、図６のアドレス判定回路３８ｃは設けなくても済む。
【００７０】
なお、アドレス判定は、必要に応じて不連続点の監視制御するようにしてもよい。これにより、構成を簡便化し、さらに品質のよい映像を提供できるようになる。
【００７１】
次に画素タイミング調整装置３０における第２変形例の構成について図７を用いて説明する。画素タイミング調整装置３０には、ＮＴＳＣ規格における標準信号や非標準信号など各種の映像信号が供給される。入力される映像信号の種類によって画素タイミング調整装置３０は、読出しにおいてリセットをかける位置を調整して、出力データ１６ｂを表示させた際の映像品質を向上させる。特に、品質の悪いアナログＶＴＲ（Ｖｉｄｅｏ　Ｔａｐｅ　Ｒｅｃｏｒｄｅｒ）やアナログＴＶ（ＴｅｌｅＶｉｓｉｏｎ−ｓｅｔ）等からの映像信号は、常に一定のタイミングで読み出し、垂直同期信号３８ｇでリセットをかけると、一瞬、同期外れが生じることがある。
【００７２】
第２変形例では、図５に示した実施例の構成に加えて、読出し制御部３８の読出し制御回路３８ａに外部から調整リセット信号３８ｈを手動的に供給している。読出し制御回路３８ａには、あらかじめ位相差ｎ／２が格納され、供給される書込みカウント３４ｄを用いて位相差ｎ／２の時間経過を検出し、読出しカウンタ３８ｂに対して読出し開始を指示するカウンタ制御信号３８ｄを出力している。また、読出し制御回路３８ａは、外部から供給される調整リセット信号３８ｈをカウンタ制御信号３８ｄとして出力する。調整リセット信号３８ｈは、読出しアドレス３８ｅをリセットする垂直同期信号のタイミングが一定でないので、読出しカウンタ３８ｂにおけるリセットのタイミングが変化する。
【００７３】
図示しない、信号発生器などから出力されるたとえば、ＮＴＳＣ規格の標準信号やこれに近い信号は１Ｈラインあたりの画素数が一定である。このような映像信号に対する調整リセット信号３８ｈは、読出しカウンタ３８ｂのリセットタイミングを入力データ１６ａにおけるフィールドの有効ライン終了直後に設定する。これにより、画素タイミング調整装置３０は、出力データ１６ｂによる映像に影響を与えず、１Ｈラインあたりの画素数が管理された映像を得ることができる。
【００７４】
これに対して、１Ｈラインあたりの画素数が一定でない映像品質の劣るたとえば、ＶＴＲ等からの映像信号は、垂直同期位置も定まっていない。このためフィールドの有効ライン直前にリセットを設定しても、実際のリセットは設定したリセットの位置から変動した位置になってしまう。第１の変形例のように、一定のリセット位置で読出しリセットを続けると、映像の同期が外れてしまうことがある。このような場合に調整リセット信号３８ｈは、有効画素内の位置をリセットタイミングの位置として提供される。これは、多少有効画素にかかってもこのタイミング（位置）でリセットをすると、映像が安定するからである。ここで、有効画素内といっても、映像の下部であり、元々品質の悪い映像であるから気にならないし、ＴＶ等では表示範囲外となる。
【００７５】
このように入力される映像の種類や特性によって外部から調整リセット信号３８ｈを供給してリセット位置を可変したり、読出しにおけるリセットをなくしたりすることで、どのような映像に対しても、出力データ１６ｂによる映像信号の品質を向上させることができる。
【００７６】
次に画素タイミング調整装置３０における第３変形例の構成について図８を用いて説明する。第３変形例の画素タイミング調整装置３０は、図４の構成要素の内、読出し制御部３８が異なっている。読出し制御部３８は、タイミング制御部３８Ａ、読出しカウンタ３８ｂおよび位相差判定回路３８ｉを含む。タイミング制御部３８Ａは、読出しカウンタ３８ｂに対する読出し開始やカウンタのリセットするタイミング信号を供給する機能を有している。タイミング制御部３８Ａには、読出し制御回路３８ａおよび論理和ゲート３８ｊが含まれている。
【００７７】
読出し制御回路３８ａは、前述したように、位相差ｎ／２の時間経過を検出し、この検出に応じて読出しカウンタ３８ｂに読出し開始を報知するカウンタ制御信号３８ｄを生成し、論理和ゲート３８ｊに供給する。論理和ゲート３８ｊは、供給される３つのカウンタ制御信号３８ｄ、位相差判定回路３８ｉからの位相差判定信号３８ｋおよび垂直同期信号３８ｇに対して論理和演算を行って総合カウンタ制御信号３８Ｄを生成し、読出しカウンタ３８ｂに供給する。
【００７８】
読出しカウンタ３８ｅは、標準値をループカウントするカウンタで、読出し制御回路３８ａから供給されるカウンタ制御信号３８ｄのタイミングに応じてカウントを開始する。読出しカウンタ３８ｂは、サンプリングクロック１２ｃに応動して出力する読出しアドレス３８ｅをＦＩＦＯメモリ３６および位相差判定回路３８ｉにそれぞれ、供給している。
【００７９】
位相差判定回路３８ｉ　は、はじめに設定されている位相差ｎ／２を基準に位相差の許容範囲がスレッショルド値で設定され、動作中における位相差が設定したスレッショルド値を越えているか否かを判定する機能を有している。位相差は、前述したように、はじめに設定されている位相差ｎ／２が１Ｈラインにおいて、サンプリングされた（画素）数の標準値に対する増加や減少といった画素数の差にともなってそれぞれ、位相差の減少や増加がもたらされ、ライン毎に得られるこの差が位相差に蓄積される。このことは、図３および図５のタイミングチャートを用いてすでに説明した。
【００８０】
位相差判定回路３８ｉは、蓄積した現在の位相差が設定したスレッショルド値を越えた場合、読出しカウンタ３８ｂに対してカウントをリセットするように位相差判定信号３８ｋを論理和ゲート３８ｊに出力する。位相判定回路３８ｉにもサンプリングクロック１２ｃが供給され、このクロックに応動して動作している。
【００８１】
なお、スレッショルド値および位相差は、判定に際して絶対値として扱って判定を行うようにしてもよい。
【００８２】
次に第３変形例における画素タイミング調整装置３０の動作を説明する。動作説明は、同じ説明を繰返す煩雑さを避けるため、これまでと異なる点について説明する。前述した第２変形例では、入力される映像の種類、品質にかかわらず、効果的な画素管理が行っているが、この管理方法が外部からの制御信号の切り換えによるもので、手動操作によって行われている。入力信号の種類や信号の品質が頻繁に変わるようなシステムでは制御が難しい。
【００８３】
本実施例の画素タイミング調整装置３０は、第２変形例に対して位相差判定回路３８ｉでの判定結果に応じてリセットを行う機能が盛り込まれている。総合カウンタ制御信号３８Ｄは、カウンタ制御信号３８ｄおよび垂直同期信号３８ｇだけでなく、位相差判定信号３８ｋも考慮するように論理和ゲート３８ｊを介して読出しカウンタ３８ｂ　における動作の開始およびリセットタイミングを提供している。
【００８４】
位相差判定回路３８ｉにおいて、供給される書込みアドレス３４ｄと読出しアドレス３８ｅの差がスレッショルド値よりも大きい場合、入力されている映像信号は非標準信号または品質の悪い映像信号と判定される。しかしながら、この状況は、映像信号が非標準信号から標準信号に切り換わった直後の可能性もある。本実施例の位相差判定回路３８ｉでは、この可能性を無視し、この状況において読出しカウンタ３８ｂに位相差判定信号３８ｋが供給される。これにより、読出しカウンタ３８ｂはリセットされるため、次のラインで初期の位相差がｎ／２にされる。すなわち、スレッショルド値が示す位相差の範囲における中心位置に戻ることを意味する。
【００８５】
これにより、次ラインの入力データは、標準信号と判定することができる。したがって、位相差判定信号３８ｋが提供するリセットタイミングは、一定なタイミングで提供される垂直同期信号３８ｇのリセット位置に限定されるものでなく、位相差の大きさが示す状況に応じた位置をリセット位置とすることができる。
【００８６】
このように動作させても、入力される映像信号の種類等の変化に対しても高性能な追従を自動的に行うことができるので、どのような映像信号でも品質のよい映像をタイミング調整することにより簡単に得ることができる。
【００８７】
最後に画素タイミング調整装置３０における第４変形例について図９を参照しながら説明する。本実施例は、第３変形例で行った映像信号の種類、品質にかかわらず、効果的に行われる自動的な画素管理の判定精度を高めてＦＩＦＯメモリ３６から良好な出力データ１６ｂが得られるように処理が行われている。
【００８８】
本実施例の画素タイミング調整装置３０には、図８と同じ構成要素が備えられている。すなわち、カウンタ３２、書込み制御部３４、ＦＩＦＯメモリ３６および読出し制御部３８を含む。カウンタ３２、書込み制御部３４およびＦＩＦＯメモリ３６ならびに読出し制御部３８の読出しカウンタ３８ｂおよび位相差判定回路３８ｉについては同じ説明の繰返しになるので説明を省略する。図８と異なる構成における着目点はタイミング制御部３８Ａの構成にある。
【００８９】
タイミング制御部３８Ａは、図８に示したように読出し制御部３８ａおよび論理和ゲート３８ｊを含むとともに、さらに、カウンタ３８ｍ、画素差算出回路３８ｎおよびリセット位置判定部３８ｐも含んでいる。カウンタ３８ｍは、標準値のループカウントをサンプリングクロック１２ｃを用いて行い、垂直同期信号３８ｇでリセットされる。カウンタ３８ｍには、図示しないがカウンタ制御信号３８ｄが最初のカウンタを動作開始させるトリガ信号として供給されている。カウンタ３８ｍは、カウント値３８ｑを画素差算出回路３８ｎに出力する。
【００９０】
画素差算出回路３８ｎは、書込みアドレス３４ｄが示すカウント値と位相差ｎ／２ずらして供給される標準値のカウント値３８ｑとの間に生じる現ラインにおける実質的な画素数の差を算出して格納し、すでに格納されている一つ前の１Ｈラインに対して算出していた実質的な画素数の差を読み出して、現ラインの実質的な画素数の差と１Ｈ前ラインの実質的な画素数の差との差分から１Ｈ画素数のずれ量３８ｒを算出して、リセット位置判定部３８ｐに送る機能を有している。実質的な画素数の差とは、両カウント値の差から位相差ｎ／２を除いた値で、これまでに生じた１Ｈにおけるサンプリングの増減が考慮された累積画素数である。画素差算出回路３８ｎには、垂直同期信号３８ｇが供給されている。したがって、画素差算出回路３８ｎは、１Ｈ内で生じた画素数のずれ量３８ｒを算出し、垂直同期のタイミングでリセットしている。
【００９１】
リセット位置判定部３８ｐは、画素数のずれ量３８ｒ、位相差判定信号３８ｋおよび垂直同期信号３８ｇからリセットをかける位置の判定を行い、この判定結果に応じたリセットタイミング信号３８ｓを論理和ゲート３８ｊに出力する。リセット位置の判定条件等については後段の動作においてさらに説明する。
【００９２】
論理和ゲート３８ｊは、カウンタ制御信号３８ｄとリセットタイミング信号３８ｓの論理和演算した信号が総合カウンタ制御信号３８Ｄとして読出しカウンタ３８ｂに供給している。
【００９３】
読出し制御部３８の動作を説明する。たとえば、位相差判定回路３８ｉでは、当初、位相差がｎ／２で開始され、位相差判定信号３８ｋがリセット位置判定部３８ｐに供給される。リセット位置判定部３８ｐでは、位相差時判定回路３８ｉから供給される位相差判定信号３８ｋに含まれる位相差が値０または絶対値が小さい場合、入力されている映像信号は標準値または標準値に近い良品質の信号と判定する。リセット位置判定部３８ｐは、この判定に応じて読出しにおけるリセットタイミング信号３８ｓを供給して入力信号の有効ライン直後に挿入する。ここでのリセットにより、図示しない映像表示部にはまったく影響のない、高画質な画像がＦＩＦＯメモリ３６から出力される。
【００９４】
これに対して、位相差判定回路３８ｉから供給される位相差判定信号３８ｋに含まれる位相差が大きいと、リセット位置判定部３８ｐでは、入力信号の画素数が標準値と大きく異なり、入力される映像信号が非標準信号または品質の悪い信号と推定される。これにより、前述にて説明したように映像信号の有効画素領域を多少犠牲にしても、入力信号のラインにおける有効画素領域内で読出しアドレス３８ｅがリセットされることで同期信号の外れにより一瞬の間、表示画像が崩れることを防ぎ、高画質を得ることができる。
【００９５】
しかしながら、入力される映像信号が品質の悪い状態から良好な状態に切り換わっても、位相差判定回路３８ｉが出力する位相差判定信号３８ｋに含まれる位相差は累積した値を保っているから、この場合の位相差は悪い状態と同じに大きい。したがって、リセット位置判定部３８ｐでは、この状況では状況変化が生じていないと判断するため、リセットがかからない状態が選択される。
【００９６】
一方、良好な状態の位置関係においてリセットすると、以後の画像処理を良好に行えることが知られている。すでに良好な状態へと移行しているにも関わらず、正確な判定ができないことが影響している。そこで、画素タイミング調整装置３０は、１ライン間での画素数のずれ量を算出する画素差算出回路３８ｎを設けている。画素差算出回路３８ｎでは、前述したように１Ｈ画素数のずれ量３８ｒが算出され、ずれ量３８ｒがリセット位置判定部３８ｐに供給される。位相差が大きくても、１Ｈ画素数のずれ量３８ｒが小さければ、良好な状態の映像信号が供給されていることを意味する。
【００９７】
リセット位置判定回路３８ｉは、画素差算出回路３８ｎからの１Ｈ画素数のずれ量３８ｒを参照することで現在の供給されている映像信号の状態を正確に判定することができる。１Ｈ画素数のずれ量３８ｒは、あらかじめ設定された状態判定スレッショルド以下の大きさか否かに応じて判定される。リセット位置判定回路３８ｉは、１Ｈ画素数のずれ量３８ｒが状態判定スレッショルド以下のとき、良好状態にあると判定してリセット信号３８ｓを生成する。リセット位置判定回路３８ｉは、生成したリセット信号３８ｓを読出しカウンタ３８ｂに論理和ゲート３８ｊを介して総合カウンタ制御信号３８Ｄとして供給し、たとえば入力信号の有効ライン直後に挿入してリセットする。
【００９８】
このように動作を入力する映像信号の種類等の変化も考慮してリセット信号を供給することによりリセットの位置も自動的に調整して追随させて高性能な装置にすることができ、どのような映像に対しても品質の良い映像を提供することができる。
【００９９】
以上のように構成することにより、画素タイミング調整装置１０において読出し制御部１８にて位相差を考慮し、読出し調整回路１８ｄにおいて書込み許可制御信号１４ｅおよび１Ｈ判定部１２による所定の画素数より少ない画素数の判定結果に応じてレジスタ１８ｃに最終画素の書込みアドレス１４ｆおよび画素数の差１２ｇを格納させ、読出し開始から最終画素の書込みアドレス１４ｆとＦＩＦＯメモリ１６に供給される読出しアドレス１８ｇとを比較して、比較結果の一致により少ない画素数における最終画素に達したと判断し、レジスタ１８ｃが格納する画素数の差１２ｇが示す回数分、最終画素の書込みアドレス１４ｆおよび切換制御信号１８ｎを生成し、この期間中、選択回路１８ｅから最終画素の書込みアドレス１４ｆをＦＩＦＯメモリ１６に読出しアドレス１８ｐとして供給することにより、少ない画素分が最終画素で補われ、この処理の後、レジスタ１８ｃは読出し調整回路１８ｄによって格納内容がリセットされる。これにより、相関性の高い画素の値が少ない画素分だけ出力されるので、的確に画面の端に発生していたフリッカノイズ等を防止でき、ラインあたりの画素数が管理された高画質な映像を提供することができる。
【０１００】
また、画素タイミング調整装置３０においては、　１ライン分（以上）の容量を有するＦＩＦＯメモリ３６を用い、読出し制御部３８にて供給される映像信号を１ラインずつサンプリングして得られる入力データのカウント値と所定の値との間に生じるずれを検出し、このずれがライン毎に蓄積して、このずれのうち、少ない方向への画素数のずれにともなって位相差が増加させられるので、この位相差が増加しても影響を受けないように読出しアドレスに対する回避処理や蓄積したずれの吸収処理を行って、読出し制御を続けることにより、画面における上下ずれや画面の途中に生じる乱れの継続を防ぎ、高画質な映像を提供することができる。
【０１０１】
読出し制御部３８は、読出し制御部３８ａで位相差の経過を判定し、生成した読出しカウンタ３８ｂに読出しカウンタ制御信号３８ｄを供給して読出しアドレス３８ｅを出力させ、アドレス判定部３８ｃで書込み制御部３４が供給する最終画素の書込みアドレス１４ｆと読出しカウンタ３８ｂの読出しアドレス３８ｅとでアドレスの一致を判定し、一致に応じて出力禁止信号３８ｆを読出しカウンタ３８ｂに供給してカウンタの動作を１カウント分禁止し、書込みを優先させて読出しを行って読出し制御を継続させて画面における上下ずれや画面の途中に生じる乱れの継続を防ぐことができる。
【０１０２】
読出し制御部３８では、ＦＩＦＯメモリ３６への書込みにおいて入力される映像信号から得られる水平同期信号１２ｄで書込みアドレス３４ｄを初期化し、読出しを常に一定の間隔で行うことで、ラインあたりの画素数が管理された高品質な映像を提供することができる。
【０１０３】
読出し制御部３８は、上述した構成に加えて、さらにＦＩＦＯメモリ３６の読出しを入力される映像信号から得られた垂直同期信号３８ｇによって初期化されることにより、画面における上下ずれや画面の途中に生じる乱れの継続を防ぎ、高画質な映像を提供することができる。
【０１０４】
読出し制御部３８には、入力される映像信号に応じて外部より手動的に調整リセット信号３８ｈが供給され、ＦＩＦＯメモリ３６の読出しにおけるリセット位置が可変させられることによって、ラインあたりの画素数が管理された高品質な映像を得ることができる。
【０１０５】
読出し制御部３８は、位相差判定回路３８ｉで位相差の大きさが許容範囲内にあるか否かを判定し、許容範囲を越えた場合、タイミング制御部３８Ａを介して読出しカウンタ３８ｂに対する読出し開始を制御したり、ＦＩＦＯメモリ３６からの読出しにおける初期化またはリセットの位置を可変として動作させることにより、映像信号が異なる性質を有していてもラインあたりの画素数が管理された高品質な映像を提供することができる。
【０１０６】
読出し制御部３８においてタイミング制御部３８Ａでは、画素差算出回路３８ｎにより１ライン間の画素数のずれ量３８ｒをリセット位置判定部３８ｐに供給し、位相差判定回路３８ｉの位相差判定信号３８ｋと合わせてリセットの可否を判定して読出しカウンタ３８ｂをリセットさせることにより、より的確なラインあたりの画素数が管理された高品質な映像を供給させることができる。
【０１０７】
【発明の効果】
このように本発明の画像処理装置によれば、読出し制御手段にて位相差を考慮し、読出し調整手段において書込み許可制御信号およびライン判定手段による所定の画素数より少ない画素数の判定結果に応じてレジスタに最終画素の書込みアドレスおよび画素数の差を格納させ、読出し開始から最終画素の書込みアドレスとメモリ手段に供給される読出しアドレスとを比較して、比較結果の一致により少ない画素数における最終画素に達したと判断し、レジスタが格納する画素数の差が示す回数分、最終画素の書込みアドレスおよび切換制御信号を生成し、この期間中、選択手段から最終画素の書込みアドレスをメモリ手段に読出しアドレスとして供給して、少ない画素が最終画素で補われることにより、相関性の高い画素の値が少ない画素分に出力されるので、的確に画面の端に発生するフリッカノイズ等を防止し、ラインあたりの画素数が管理された高画質な映像を提供することができる。
【０１０８】
また、本発明の画像処理装置によれば、読出し制御手段にて供給される映像信号を１ラインずつサンプリングして得られる入力データのカウント値と所定の値との間に生じるずれを検出し、このうち、画素数が少ない方向へのずれにともなうラインにおいて蓄積されることにより、位相差が増加させられるので、この位相差が増加しても影響を受けないように読出しアドレスに対する回避処理や蓄積したずれの吸収処理を行って、読出し制御を続けることにより、画面における上下ずれや画面の途中に生じる乱れの継続を防ぎ、高画質な映像を提供することができる。
【図面の簡単な説明】
【図１】本発明の画像処理装置を適用した画素タイミング調整装置の概略的な構成を示すブロック図である。
【図２】図１の画素タイミング調整装置に対する比較例の概略的な構成を示すブロック図である。
【図３】図１および図２に示した画素タイミング調整装置におけるＦＩＦＯメモリの制御を説明するタイミングチャートである。
【図４】本発明の画像処理装置における他の構成を適用した画素タイミング装置の概略的な構成を示すブロック図である。
【図５】図５に示した画素タイミング調整装置におけるＦＩＦＯメモリの制御を説明するタイミングチャートである。
【図６】図４の画素タイミング装置における第１変形例の概略的な構成を示すブロック図である。
【図７】図４の画素タイミング装置における第２変形例の概略的な構成を示すブロック図である。
【図８】図４の画素タイミング装置における第３変形例の概略的な構成を示すブロック図である。
【図９】図４の画素タイミング装置における第４変形例の概略的な構成を示すブロック図である。
【符号の説明】
１０，　２０，　３０　画素タイミング調整装置
１２　１Ｈ判定部
１４，　２４，　３４　書込み制御部
１６，　２６，　３６　ＦＩＦＯメモリ
１８，　２８，　３８　読出し制御部
１８ａ，　２８ａ，　３８ａ　読出し制御回路
１８ｂ，　２８ｂ，　３８ｂ　読出しカウンタ
１８ｃ　レジスタ
１８ｄ　読出し調整回路
１８ｅ　選択回路
３８ｃ　アドレス判定回路
３８ｉ　位相差判定回路
３８ｎ　画素差算出回路
３８ｐ　リセット位置判定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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