(57)【要約】【課題】比較処理に要する時間を短縮して処理の高速化を実現するセクションフィルタ回路を提供する。【解決手段】セクションデータを保持するセクションバッファ１０３と、セクションデータを選別するためのデータパターンを記憶するパターンメモリ１０４と、セクションデータとデータパターンとを比較する比較器１０５と、先頭のセクションデータを処理する場合にパターンメモリから読み出されたデータパターンのうちの所定のデータパターンを記憶するテンポラリパターンメモリ１０７と、第２番目以降のセクションデータを処理する場合にセクションデータとその所定のデータパターンとを比較する比較器１０９とを備える。そして、比較器１０５は、第２番目以降のセクションデータを処理する場合に第２番目以降のセクションデータと所定のデータパターン以外のデータパターンとを比較する。【選択図】　　図１
2004140520.tif 000002
【特許請求の範囲】
【請求項１】
トランスポートパケットのセクションデータを保持するセクションバッファと、
前記セクションバッファに保持された前記セクションデータを選別するためのデータパターンを記憶するパターンメモリと、
前記セクションバッファに保持された前記セクションデータと、前記データパターンとを比較し、その比較結果を出力する第１の比較器と、
前記トランスポートパケットの先頭のセクションデータを処理する場合に、前記パターンメモリから読み出された前記データパターンのうちの所定のデータパターンを記憶するテンポラリパターンメモリと、
前記トランスポートパケットの第２番目以降のいずれかのセクションデータを処理する場合に、前記セクションバッファに保持された前記セクションデータと、前記テンポラリパターンメモリに記憶された前記所定のデータパターンとを比較し、その比較結果を出力する第２の比較器とを備え、
前記第１の比較器は、
前記トランスポートパケットの先頭のセクションデータを処理する場合に、前記先頭のセクションデータと、前記パターンメモリから読み出される前記データパターンとを比較し、
前記トランスポートパケットの第２番目以降のいずれかのセクションデータを処理する場合に、前記第２番目以降のいずれかのセクションデータと、前記パターンメモリに記憶されたデータパターンのうち前記所定のデータパターン以外とを比較するものである
ことを特徴とするセクションフィルタ回路。
【請求項２】
トランスポートパケットのセクションデータを保持するセクションバッファと、
前記セクションバッファに保持された前記セクションデータを選別するためのデータパターンを記憶するパターンメモリと、
前記セクションバッファに保持された前記セクションデータと、前記データパターンとを比較し、その比較結果を出力する第１の比較器と、
各々が、前記トランスポートパケットの先頭のセクションデータを処理する場合に、前記パターンメモリから読み出された前記データパターンのうちの、各々に所定のデータパターンを記憶する複数のテンポラリパターンメモリと、
前記複数のテンポラリパターンメモリの各々と対応し、前記トランスポートパケットの第２番目以降のいずれかのセクションデータを処理する場合に、前記セクションバッファに保持された前記セクションデータと、対応するテンポラリパターンメモリに記憶された前記所定のデータパターンとを比較し、その比較結果を出力する複数の第２の比較器とを備え、
前記第１の比較器は、
前記トランスポートパケットの先頭のセクションデータを処理する場合に、前記先頭のセクションデータと、前記パターンメモリから読み出される前記データパターンとを比較し、
前記トランスポートパケットの第２番目以降のいずれかのセクションデータを処理する場合に、前記第２番目以降のいずれかのセクションデータと、前記パターンメモリに記憶された前記データパターンのうち前記複数のテンポラリパターンメモリの各々に記憶された前記所定のデータパターン以外とを比較するものである
ことを特徴とするセクションフィルタ回路。
【請求項３】
各々が、トランスポートパケットのセクションデータのうちの、各々の所定のセクションデータを保持する複数のセクションバッファと、
前記複数のセクションバッファの各々に保持される前記所定のセクションデータを選別するためのデータパターンを記憶するパターンメモリと、
前記複数のセクションバッファの各々に対応し、対応するセクションバッファに保持された前記所定のセクションデータと前記パターンメモリに記憶された前記データパターンとを比較し、その比較結果を出力する複数の比較器とを備えることを特徴とするセクションフィルタ回路。
【請求項４】
トランスポートパケットのセクションデータを保持するセクションバッファと、
前記セクションバッファに保持された前記セクションデータを選別するためのデータパターンを記憶し、２つの出力ポートを有するデュアルポートメモリによって構成されたパターンメモリと、
前記パターンメモリが有するポートの一方から前記データパターンを読み出し、前記セクションバッファに保持された前記セクションデータと比較し、その比較結果を出力する第１の比較器と、
前記パターンメモリが有するポートの他方から前記第１の比較器が読み出さなかったものを読み出し、前記セクションバッファに保持された前記セクションデータと比較し、その比較結果を出力する第２の比較器とを備える
ことを特徴とするセクションフィルタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、必要なトランスポートパケットの抽出や、トランスポートパケットのペイロード内のデータ形式がセクション形式のときに必要なデータの抽出を行うセクションフィルタ回路に関するものである。
【０００２】
【従来の技術】
ディジタル放送の分野において、映像・音声・静止画・文字データ・音楽データ・コンピュータプログラム等の番組要素は、トランスポートパケット形式で伝送される。ディジタル放送受信機においては、受信したトランスポートパケットの中から必要なセクションを選択できるセクションフィルタ回路が必要である。
【０００３】
図６は、従来のセクションフィルタ回路の構成を示すブロック図である。
【０００４】
図６に示すように、従来のセクションフィルタ回路において、先頭認識部６１で順次入力されるディジタルデータのヘッダを認識し、比較部６２でディジタルデータのヘッダと条件テーブル６３に格納された選別のための１つまたは複数のエントリデータとをある特定の単位で比較する。そして、判定積算部６４でその比較結果を演算し、判定保持部６５でその演算結果を保持する。このようにして、比較判定が終了するまで以上の動作を継続する（例えば特許文献１参照）。
【０００５】
【特許文献１】
特開２０００−２３１３５号公報
【０００６】
【発明が解決しようとする課題】
上述のとおり、従来のセクションフィルタ回路は、ディジタルデータが順次入力される毎に、ディジタルデータとエントリデータの１つまたは複数ある条件のすべてとの比較を、比較する必要性の有無に関わらず行い、比較判定が終了するまでその比較を継続する。このため、比較処理に多くの時間を要していた。
【０００７】
そこで、本発明の目的は、比較処理に要する時間を短縮し、処理の高速化を図ることができるセクションフィルタ回路を提供することである。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１に係るセクションフィルタ回路は、トランスポートパケットのセクションデータを保持するセクションバッファと、前記セクションバッファに保持された前記セクションデータを選別するためのデータパターンを記憶するパターンメモリと、前記セクションバッファに保持された前記セクションデータと、前記データパターンとを比較し、その比較結果を出力する第１の比較器と、前記トランスポートパケットの先頭のセクションデータを処理する場合に、前記パターンメモリから読み出された前記データパターンのうちの所定のデータパターンを記憶するテンポラリパターンメモリと、前記トランスポートパケットの第２番目以降のいずれかのセクションデータを処理する場合に、前記セクションバッファに保持された前記セクションデータと、前記テンポラリパターンメモリに記憶された前記所定のデータパターンとを比較し、その比較結果を出力する第２の比較器とを備え、前記第１の比較器は、前記トランスポートパケットの先頭のセクションデータを処理する場合に、前記先頭のセクションデータと、前記パターンメモリから読み出される前記データパターンとを比較し、前記トランスポートパケットの第２番目以降のいずれかのセクションデータを処理する場合に、前記第２番目以降のいずれかのセクションデータと、前記パターンメモリに記憶されたデータパターンのうち前記所定のデータパターン以外とを比較するものである。
【０００９】
請求項１の発明によると、最初のセクションデータの比較の際に読み出すパターンメモリの一部をテンポラリパターンメモリに書き込んでおいて、第２番目以降のいずれかのセクションデータの比較の際に、テンポラリパターンメモリから読み出して、比較処理を行う。このため、比較処理に要する時間を短縮し、処理の高速化を図ることができる。
【００１０】
また、請求項２に記載の発明は、トランスポートパケットのセクションデータを保持するセクションバッファと、前記セクションバッファに保持された前記セクションデータを選別するためのデータパターンを記憶するパターンメモリと、前記セクションバッファに保持された前記セクションデータと、前記データパターンとを比較し、その比較結果を出力する第１の比較器と、各々が、前記トランスポートパケットの先頭のセクションデータを処理する場合に、前記パターンメモリから読み出された前記データパターンのうちの、各々に所定のデータパターンを記憶する複数のテンポラリパターンメモリと、前記複数のテンポラリパターンメモリの各々と対応し、前記トランスポートパケットの第２番目以降のいずれかのセクションデータを処理する場合に、前記セクションバッファに保持された前記セクションデータと、対応するテンポラリパターンメモリに記憶された前記所定のデータパターンとを比較し、その比較結果を出力する複数の第２の比較器とを備え、前記第１の比較器は、前記トランスポートパケットの先頭のセクションデータを処理する場合に、前記先頭のセクションデータと、前記パターンメモリから読み出される前記データパターンとを比較し、前記トランスポートパケットの第２番目以降のいずれかのセクションデータを処理する場合に、前記第２番目以降のいずれかのセクションデータと、前記パターンメモリに記憶された前記データパターンのうち前記複数のテンポラリパターンメモリの各々に記憶された前記所定のデータパターン以外とを比較するものである。
【００１１】
請求項２の発明によると、最初のセクションの比較の際に読み出すパターンメモリの一部を複数のテンポラリパターンメモリに書き込んでおいて、第２番目以降のいずれかのセクションデータの比較の際に、複数のテンポラリパターンメモリから読み出して、対応する複数の比較においてそれぞれ比較処理を行う。これにより、比較処理に要する時間をさらに短縮し、処理の高速化を図ることができる。
【００１２】
また、請求項３に記載の発明は、各々が、トランスポートパケットのセクションデータのうちの、各々の所定のセクションデータを保持する複数のセクションバッファと、前記複数のセクションバッファの各々に保持される前記所定のセクションデータを選別するためのデータパターンを記憶するパターンメモリと、前記複数のセクションバッファの各々に対応し、対応するセクションバッファに保持された前記所定のセクションデータと前記パターンメモリに記憶された前記データパターンとを比較し、その比較結果を出力する複数の比較器とを備えるものである。
【００１３】
請求項３の発明によると、複数のセクションバッファとそれに対応する複数の比較器とを設け、パターンメモリのデータとセクションバッファのセクションデータとの複数の比較処理を並行して行うため、比較処理に要する時間を短縮し、処理の高速化を図ることができる。
【００１４】
また、請求項４の発明は、トランスポートパケットのセクションデータを保持するセクションバッファと、前記セクションバッファに保持された前記セクションデータを選別するためのデータパターンを記憶し、２つの出力ポートを有するデュアルポートメモリによって構成されたパターンメモリと、前記パターンメモリが有するポートの一方から前記データパターンを読み出し、前記セクションバッファに保持された前記セクションデータと比較し、その比較結果を出力する第１の比較器と、前記パターンメモリが有するポートの他方から前記第１の比較器が読み出さなかったものを読み出し、前記セクションバッファに保持された前記セクションデータと比較し、その比較結果を出力する第２の比較器とを備えるものである。
【００１５】
請求項４の発明によると、パターンメモリをデュアルポートにすることによって、最初のセクションデータの比較の際から比較処理に要する時間を短縮し、処理の高速化を図ることができる。
【００１６】
【発明の実施の形態】
以下、本発明の各実施形態について図面を参照しながら説明する。なお、各実施形態で参照する図面相互間において、同一または共通する部分には同一の符号を付しており、その説明は繰り返さない。
【００１７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るセクションフィルタ回路の構成例を示すブロック図である。
【００１８】
図１に示すセクションフィルタ回路は、入力されるセクションデータ（以下、「セクション」という）を保持する入力バッファ１０１、所定の制御を行う制御回路１０２、入力バッファ１０１からのセクションデータを保持するセクションバッファ１０３、セクションを選別するためのデータパターンを保持するパターンメモリ１０４、セクションとデータパターンとが一致するか否かを比較する比較器１０５（第１の比較器に対応する）、比較器１０５及び後述の比較器１０９の比較結果を保持する結果保持回路１０６、所定のデータパターンを保持するテンポラリパターンメモリ１０７、セクションと比較結果を記憶する出力バッファ１０８、セクションと所定のデータパターンとが一致するか否かを比較する比較器１０９（第２の比較器に対応する）を有している。なお、入力バッファ１０１や出力バッファ１０８内には、保持されるセクションや比較結果を一例として示している。
【００１９】
以下に、図１に示したセクションフィルタ回路の動作について説明する。
【００２０】
図２は、図１に示したセクションフィルタ回路の動作を説明するためのタイミングチャートである。
【００２１】
＜セクション１の比較処理について＞
入力バッファ１０１にトランスポートパケットのセクションとして例えばセクション１〜セクションｎが入力されると、まず、先頭のセクションであるセクション１が制御回路１０２によってセクションバッファ１０３に書き込まれる。
【００２２】
クロックＣＬＫ１・１において、制御回路１０２によってパターンメモリ１０４からセクションを選別するためのデータパターンのうちの第１番目のデータパターンｄ１が読み出される。比較器１０５はセクション１とデータパターンｄ１とが一致しているか否かの比較を行う。
【００２３】
そして、次のクロックＣＬＫ１・２において、比較器１０５は比較結果Ｃ１・１を出力する。結果保持回路１０６は比較結果Ｃ１・１を保持する。
【００２４】
また、クロックＣＬＫ１・２において、制御回路１０２によってパターンメモリ１０４から第２番目のデータパターンｄ２が読み出される。比較回路１０５はセクション１とデータパターンｄ２とが一致しているか否かの比較を行う。またこのとき、制御回路１０２はパターンメモリ１０４から読み出されるデータパターンｄ２をテンポラリパターンメモリ１０７に書き込む。
【００２５】
そして、次のクロックＣＬＫ１・３において、比較器１０５は比較結果Ｃ１・２を出力し、結果保持回路１０６は比較結果Ｃ１・２を保持する。
【００２６】
このようにセクション１の比較処理では、パターンメモリ１０４に保持された第１番目のデータパターンｄ１からｎ番目のデータパターンｄｎまでを順次読み出して、比較器１０５で順次比較を行い、結果保持回路１０６はその結果を順次保持していく。また、パターンメモリ１０４に保持された偶数番目のデータパターンを読み出すときには、制御回路１０２によってテンポラリパターンメモリ１０７に書き込む。そして、制御回路１０２によって、出力バッファ１０８にセクション１と結果保持回路１０６に保持された結果１を出力する。
【００２７】
なお、結果保持回路１０６に保持された結果１について、比較した結果が不一致であった場合は、セクション１と結果１とを出力バッファ１０８に出力しない。
【００２８】
＜セクション２以降の比較処理について＞
次に、上記第１番目のセクション１の比較処理の後、第２番目のセクション２以降の比較処理について説明する。
【００２９】
まず、セクション２が制御回路１０２によってセクションバッファ１０３に書き込まれる。
【００３０】
クロックＣＬＫ２・１において、制御回路１０２によってパターンメモリ１０４からデータパターンとして第１番目のデータパターンｄ１が読み出される。比較器１０５はセクション２とデータパターンｄ１とが一致するか否かの比較を行う。またこのとき、制御回路１０２によってテンポラリパターンメモリ１０７に保持されていたデータパターンｄ２が読み出され、比較器１０９はセクション２とテンポラリパターンメモリ１０７からのデータパターンｄ２との比較を行う。
【００３１】
そして、次のクロックＣＬＫ２・２において、比較器１０５は比較結果Ｃ２・１を出力する。結果保持回路１０６はその比較結果Ｃ２・１を保持する。また、比較器１０９は比較結果Ｃ２・２を出力する。結果保持回路１０６はその比較結果Ｃ２・２を保持する。
【００３２】
このようにセクション２の処理では、パターンメモリ１０４からは、第１番目のデータパターンｄ１から第（ｎ−１）番目のデータパターンｄ（ｎ−１）までの奇数番目のデータを順次読み出して、比較器１０５で順次比較を行い、結果保持回路１０６においてその比較結果を順次保持していく。また、テンポラリパターンメモリ１０７からは、第２番目のデータパターンｄ２から第ｎ番目のデータパターンｄｎまでの偶数番目のデータを順次読み出して、比較器１０９で順次比較を行い、結果保持回路１０６においてその比較結果を順次保持していく。そして、制御回路１０２によって、結果保持回路１０６に保持されたすべての比較の結果２と入力バッファ１０１からのセクション２とを出力する。これにより、セクション２の処理では、最初のセクション１の比較処理に要したｎクロックの期間と比べて、ｎ／２クロックの期間で比較処理が可能になる。
【００３３】
なお、結果保持回路１０６に保持された結果２について、比較した結果が不一致であった場合は、セクション２と結果２とは出力バッファ１０８に出力しない。
【００３４】
以降、セクション３からセクションｎまでの比較処理は上記セクション２についての処理と同様に行うことによって、最初のセクション１の比較処理に要したｎクロックの期間と比べて、ｎ／２クロックの期間で比較処理が可能になる。
【００３５】
以上のように、本実施形態によると、最初のセクションに対する比較処理の際に、パターンメモリ１０４に保持されたデータパターンのうち所定のデータパターンをテンポラリパターンメモリ１０７に記憶しておいて、第２番目以降のセクションに対する比較処理の際に、テンポラリパターンメモリ１０７に記憶しておいた所定のデータパターンを用いるので、比較処理に要する時間を短縮でき、処理の高速化を図ることができる。
【００３６】
また、比較器１０９については、比較器１０５のようにパターンメモリ１０４を用意することなく、所定のデータパターンを記憶したテンポラリパターンメモリを用いれば比較処理が可能になるので、メモリの削減が可能である。
【００３７】
なお、本実施形態では、パターンメモリ１０４に記憶された偶数番目のデータパターンを読み出すときに、テンポラリパターンメモリ１０７にそのデータパターンを記憶させる場合の構成にしているが、これに限る趣旨ではない。すなわち、奇数番目のデータパターンを読み出す際にそのデータパターンをテンポラリパターンメモリ１０７に保持させるなど、種々の構成が考えられることは言うまでもない。
【００３８】
（第２の実施形態）
図３は、本発明の第２の実施形態に係るセクションフィルタ回路の構成例を示すブロック図である。
【００３９】
図３に示すセクションフィルタ回路は、図１に示したセクションフィルタ回路と比べて、比較器３００、比較器３０１、及び比較器３０２をさらに備え、図１に示したテンポラリパターンメモリ１０７の代わりに、テンポラリパターンメモリ３０３、テンポラリパターンメモリ３０４、テンポラリパターンメモリ３０５、及びテンポラリパターンメモリ３０６をさらに備えている。なお、その他の要素は図１と同様である。
【００４０】
図３に示すセクションフィルタ回路は、図１に示すセクションフィルタ回路と同様に、以下の動作を行う。
【００４１】
上記図１で示したセクションフィルタ回路は、入力バッファ１０１に入力される第２番目のセクション２に対する比較処理から、ｎ／２クロックの期間で比較処理が可能になる構成であった。
【００４２】
しかしながら、本実施形態では、４個のテンポラリパターンメモリ３０３〜３０６（複数のテンポラリパターンメモリに対応する）を備えたので、最初のセクション１に対する比較処理の際に、例えば、データパターンｄ２をテンポラリパターンメモリ３０３に、第３番目のデータパターンｄ３をテンポラリパターンメモリ３０４に、第４番目のデータパターンｄ４をテンポラリパターンメモリ３０５に、第５番目のデータパターンｄ５をテンポラリパターンメモリ３０６に記憶させる。以降順に、テンポラリパターンメモリ３０３にはデータパターンｄ７、ｄ１２、…ｄ（ｎ−３）が記憶され、テンポラリパターンメモリ３０４にはデータパターンｄ８、ｄ１３、…ｄ（ｎ−２）が記憶され、テンポラリパターンメモリ３０５にはデータパターンｄ９、ｄ１４、…ｄ（ｎ−１）が記憶され、テンポラリパターンメモリ３０６にはデータパターンｄ１０、ｄ１５、…ｄｎが記憶される。
【００４３】
そして、第２番目のセクション２の比較処理では、最初のクロックで、比較器１０５（第１の比較器に対応する）でセクション２とパターンメモリ１０４からのデータパターンｄ１とを比較し、比較器１０９（複数の第２の比較器に含まれる）でセクション２とテンポラリパターンメモリ３０３からのデータパターンｄ２とを比較し、比較器３００（複数の第２の比較器に含まれる）でセクション２とテンポラリパターンメモリ３０４からのデータパターンｄ３とを比較し、比較器３０１（複数の第２の比較器に含まれる）でセクション２とテンポラリパターンメモリ３０５からのデータパターンｄ４とを比較し、比較器３０２（複数の第２の比較器に含まれる）でセクション２とテンポラリパターンメモリ３０６からのデータパターンｄ５とを比較する。
【００４４】
このようにして、セクション２の比較処理においては、次のクロック以降についても同様に、第ｎ番目のパターンデータｄｎまでの比較処理を行う。
【００４５】
さらに、第３番目以降のセクションについても、上記第２番目のセクション２の比較処理と同様に行う。
【００４６】
これにより、第２番目のセクション２以降での比較処理では、第１番目の比較処理においてｎクロックの期間を要した場合に比べて、ｎ／４クロックの期間でその比較処理が可能になる。
【００４７】
このように、本実施形態によると、比較処理に要する時間をさらに短縮し、処理の高速化をさらに図ることができる。
【００４８】
なお、本実施形態では、テンポラリパターンメモリを４個、それに対応する比較器を４個備えた構成のセクションフィルタ回路について説明したが、本実施形態はこれに限る趣旨ではない。すなわち、テンポラリパターンメモリと、それに対応する比較器を、任意の数で構成する場合であっても本発明は同様に実施可能であることは言うまでもない。
【００４９】
また、比較器１０９、３００、３０１、３０２については、比較器１０５のようにパターンメモリ１０４を用意することなく、必要な分のデータパターンを記憶したテンポラリパターンメモリを用いれば比較処理が可能になるので、メモリの削減が可能である。
【００５０】
（第３の実施形態）
図４は、本発明の第３の実施形態に係るセクションフィルタ回路の構成例を示すブロック図である。
【００５１】
図４に示すセクションフィルタ回路は、図１に示したセクションフィルタ回路と比べて、図１に示したセクションバッファ１０３の代わりにセクションバッファ４０２〜４０５（複数のセクションバッファ回路に対応する）を備えている。また、図１に示した比較器１０５と比較器１０９との代わりに比較器４０８〜４１１（複数の比較器に対応する）を備えている。なお、その他の要素は図１と同様である。
【００５２】
次に、図４に示したセクションフィルタ回路の動作について説明する。
【００５３】
入力バッファ１０１にセクションが入力されると、まず、制御回路１０２によって先頭のセクション１がセクションバッファ４０２に書き込まれ、第２番目のセクション２がセクションバッファ４０３に書き込まれ、第３番目のセクション３がセクションバッファ４０４に書き込まれ、第４番目のセクション４がセクションバッファ４０５に書き込まれる。
【００５４】
次に、制御回路１０２によって、パターンメモリ１０４から読み出されたデータパターンは、比較器４０８〜比較器４１１に入力される。そして、比較器４０８は、セクションバッファ１からのセクション１とパターンメモリ１０４からのデータパターンとを比較し、比較器４０９は、セクションバッファ２からのセクション２とパターンメモリ１０４からのデータパターンとを比較し、比較器４１０はセクションバッファ３からのセクション３とパターンメモリ１０４からのデータパターンとを比較し、比較器４１１はセクションバッファ４からのセクション４とパターンメモリ１０４からのデータパターンとを比較する。そして、各比較器４０８〜４１１の比較結果は、結果保持回路１０６に保持される。
【００５５】
上記各比較器４０８〜４１１において、パターンメモリ１０４から読み出されたデータパターンとセクション１〜セクション４までのデータとの比較が終了すると、セクションバッファ４０２、セクションバッファ４０３、セクションバッファ４０４、セクションバッファ４０５において、それぞれに保持された各セクション１〜４のデータをクリアする。
【００５６】
そして、セクション５以降のデータについても同様に、順にセクションバッファ４０２〜４０５に書き込んでいき、以下同様の動作を繰り返し、すべてのセクションについての比較を行う。
【００５７】
なお、本実施形態では、セクションバッファを４個、それに対応する比較器を４個備えた構成のセクションフィルタ回路について説明したが、本実施形態はこれに限る趣旨ではない。すなわち、セクションバッファと、それに対応する比較器の数を、任意の数で構成する場合であっても本発明は同様に実施可能であることは言うまでもない。
【００５８】
このように、本実施形態によると、複数のセクションバッファと対応する複数の比較器とを設け、複数のセクションのデータの比較処理を並行して行うため、比較処理に要する時間を短縮し、処理の高速化を図ることができる。
【００５９】
（第４の実施形態）
図５は第４の実施形態に係るセクションフィルタ回路の構成例を示すブロック図である。
【００６０】
図５に示すセクションフィルタ回路は、図１に示したセクションフィルタ回路と比べて、パターンメモリ１０４とテンポラリパターンメモリ１０７との代わりに、セクションデータを選別するためのデータパターンを保持するデュアルポートパターンメモリ５０４を備えている。また、デュアルポートパターンメモリ５０４（パターンメモリに対応する）は２つのポートａ及びポートｂを有する。なお、その他の要素は図１と同様である。
【００６１】
次に、図５に示したセクションフィルタ回路の動作について説明する。
【００６２】
入力バッファ１０１にセクションが入力されると、まず、制御回路１０２によって先頭のセクション１はセクションバッファ１０３に書き込まれる。次に、制御回路１０２によってデュアルポートパターンメモリ５０４のポートａから、例えば奇数番目のデータパターンが読み出される。比較器１０５は、ポートａから読み出された奇数番目のデータパターンとセクションバッファ１０３からのセクション１とを比較し、その比較結果を結果保持回路１０６に出力する。
【００６３】
また、これと並行して、制御回路１０２によってデュアルポートパターンメモリ１０４のポートｂから、例えば偶数番目のデータパターンが読み出される。比較器１０９は、ポートｂから読み出された偶数番目のデータパターンとセクションバッファ１０３からのセクション１とを比較し、その比較結果を結果保持回路１０６に出力する。
【００６４】
なお、本実施形態では、デュアルポートパターンメモリ５０４からの読み出すデータとして、偶数番目と奇数番目とに分けて、比較器１０５及び１０９において比較処理を並行して行う場合について説明したが、本実施形態において奇数と偶数に分ける場合に限定する趣旨ではない点は言うまでもない。
【００６５】
このように、本実施形態によると、デュアルポートパターンメモリ５０４を備えたため、２つの比較器において比較処理を並行して行うことが可能になり、比較処理に要する時間を短縮し、処理の高速化を図ることができる。
【００６６】
また、データパターンを保持するパターンメモリをデュアルポートにするため、比較処理の際に用いるデータパターンを保持するメモリの削減が可能になる。
【００６７】
【発明の効果】
上述のように、本発明によると、最初のセクションの比較の際に読み出すパターンメモリの一部をテンポラリパターンメモリに書き込んでおいて、第２番目以降のいずれかのセクションデータの比較の際に、そのテンポラリパターンメモリから読み出して比較処理を行う。これにより、処理の高速化を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るセクションフィルタ回路の構成例を示すブロック図である。
【図２】第１の実施形態に係るセクションフィルタ回路の動作を説明するためのタイミングチャートである。
【図３】本発明の第２の実施形態に係るセクションフィルタ回路の構成例を示すブロック図である。
【図４】本発明の第３の実施形態に係るセクションフィルタ回路の構成例を示すブロック図である。
【図５】本発明の第４の実施形態に係るセクションフィルタ回路の構成例を示すブロック図である。
【図６】従来のセクションフィルタ回路の構成例を示す図である。
【符号の説明】
１０１　入力バッファ
１０２　制御回路
１０３　セクションバッファ
１０４　パターンメモリ
１０５、１０９　比較器
１０６　結果保持回路
１０７　テンポラリパターンメモリ
１０８　出力バッファ
３００〜３０２　比較器
３０３〜３０６　テンポラリパターンメモリ
４０２〜４０５　セクションバッファ
４０８〜４１１　比較器
５０４　デュアルパターンメモリ（パターンメモリ）
【図１】
2004140520.tif 000003
【図２】
2004140520.tif 000004
【図３】
2004140520.tif 000005
【図４】
2004140520.tif 000006
【図５】
2004140520.tif 000007
【図６】
2004140520.tif 000008