(57)【要約】【課題】抵抗素子に付随する寄生容量による回路動作に与える不安定性を排除することを目的とする。【解決手段】第１の出力設定回路４において、第１の抵抗素子Ｒ１、第２の抵抗素子Ｒ２の抵抗値の比が第３の抵抗素子ｒ１、第４の抵抗素子ｒ２の抵抗値の比と略等しく、望ましくは第１の抵抗素子Ｒ１、第２の抵抗素子Ｒ２の抵抗値が略等しく、且つ第３の抵抗素子ｒ１、第４の抵抗素子ｒ２の抵抗値が略等しく設定されており、第２の出力設定回路３において、第５の抵抗素子Ｒ３、第６の抵抗素子Ｒ４の抵抗値の比が第７の抵抗素子ｒ３、第８の抵抗素子ｒ４の抵抗値の比と略等しく、望ましくは第５の抵抗素子Ｒ３、第６の抵抗素子Ｒ４の抵抗値が略等しく、且つ第７の抵抗素子ｒ３、第８の抵抗素子ｒ４の抵抗値が略等しく設定されている，抵抗素子を有する半導体装置。【選択図】　　図１
2004140144.tif 000002
【特許請求の範囲】
【請求項１】
第１、第２、第３および第４の抵抗素子を有し、
前記第１から第４の抵抗素子のそれぞれ第１端が第１のノードにおいて互いに接続され、
第１および第２のモードを切り替えて動作する半導体装置において、
前記第１および第２の抵抗素子のそれぞれの第２端がそれぞれ第２および第３のノードに接続され、
前記第３および第４の抵抗素子のそれぞれの第２端が第４および第５のノードにそれぞれ第１および第２のスイッチを介して接続され、
前記第１の動作モードにおいては前記第１および第２のスイッチは開放され、前記第２の動作モードにおいては前記第１および第２のスイッチは短絡されること、を特徴としてなる半導体装置。
【請求項２】
前記第２のノードと第３のノードの間に第１の電圧が印加され、
前記第２の動作モードにおいては前記第４および第５のノードの間に前記第１の電圧と略同じ電圧が印加されること、を特徴としてなる請求項１に記載の半導体装置。
【請求項３】
前記第１の抵抗素子の抵抗値と前記第２の抵抗素子の抵抗値が略等しく、
前記第３の抵抗素子の抵抗値と前記第４の抵抗素子の抵抗値が略等しいこと、を特徴としてなる請求項１に記載の半導体装置。
【請求項４】
前記第１の抵抗素子の抵抗値と前記第２の抵抗素子の抵抗値の比率が、前記第３の抵抗素子の抵抗値と前記第４の抵抗素子の抵抗値の比率と略等しいこと、を特徴としてなる請求項１に記載の半導体装置。
【請求項５】
前記抵抗素子は半導体基板上に形成され、
前記第３の抵抗素子の寄生容量と前記第４の抵抗素子の寄生容量が略等しいこと、を特徴としてなる請求項４に記載の半導体装置。
【請求項６】
前記第３の抵抗素子の抵抗値と第４の抵抗素子の抵抗値は、前記第１の抵抗素子の抵抗値と第２の抵抗素子の抵抗値よりも小さいこと、を特徴としてなる請求項１に記載の半導体装置。
【請求項７】
一定電位が供給される第１の入力端子と参照ノードからの参照電位が供給される第２の入力端子と出力端子とを有し、スタンバイモードとアクティブモードとで動作する出力調整回路と、
前記参照ノードと基準電位端子との間に接続される第１の出力設定回路と、前記出力端子と前記参照ノードとの間に接続される第２の出力設定回路とを有する出力設定装置とを具備し、
前記第１の出力設定回路は、前記スタンバイモード時に前記参照ノードと前記基準電位端子との間に第１の分圧ノードを介して直列に接続される少なくとも第１、第２の抵抗素子と、前記アクティブモード時に前記参照ノードと前記基準電位端子との間に前記第１の分圧ノードに接続された第２の分圧ノードを介して直列に接続される少なくとも第３、第４の抵抗素子とを有し、前記第１、第２の抵抗素子の抵抗値の比が前記第３、第４の抵抗素子の抵抗値の比と略等しく設定されており、
前記第２の出力設定回路は、前記スタンバイモード時に前記出力端子と参照ノードとの間に第３分圧ノードを介して直列に接続される少なくとも第５、第６の抵抗素子と、前記アクティブモード時に前記出力端子と参照ノードとの間に前記第３の分圧ノードに接続された第４の分圧ノードを介して直列に接続される少なくとも第７、第８の抵抗素子とを有し、前記第５、第６の抵抗素子の抵抗値の比が前記第７、第８の抵抗素子の抵抗値の比と略等しく設定されていること、
を特徴とする抵抗素子を有する半導体装置。
【請求項８】
更に前記出力設定装置は、第１から第ｎの出力設定回路から成るｎ個の出力設定回路を有し（ｎ：自然数、ｎ≧２）、
前記第ｎの出力設定回路は、前記スタンバイモード時に前記出力端子と前記参照ノードとの間に第２ｎ−１の分圧ノードを介して直列に接続される少なくとも第４ｎ−３、第４ｎ−２の抵抗素子と、
前記アクティブモード時に前記出力端子と前記参照ノードとの間に前記第２ｎ−１の分圧ノードに接続された第２ｎの分圧ノードを介して直列に接続される少なくとも第４ｎ−１、第４ｎの抵抗素子とを有し、前記第４ｎ−３、第４ｎ−２の抵抗素子の抵抗値の比が前記第４ｎ−１、第４ｎの抵抗素子の抵抗値の比と略等しく設定されていること、を特徴とする請求項７に記載の半導体装置。
【請求項９】
前記出力調整回路は、前記参照ノードからの参照電位と前記一定電位とを比較する比較回路と、
前記比較回路の出力に応じて前記出力端子へ供給される出力電流を制御する制御素子と、
を具備することを特徴とする請求項７に記載の抵抗素子を有する半導体装置。
【請求項１０】
前記第１乃至第８の抵抗素子は半導体基板上に形成され、
前記第１の抵抗素子の寄生容量と前記第２の寄生容量がほぼ等しく、
前記第３の抵抗素子の寄生容量と前記第４の抵抗素子の寄生容量がほぼ等しく、
前記第５の抵抗素子の寄生容量と前記第６の抵抗素子の寄生容量がほぼ等しく、
前記第７の抵抗素子の寄生容量と前記第８の抵抗素子の寄生容量がほぼ等しいこと、
を特徴とする請求項７に記載の抵抗素子を有する半導体装置。
【請求項１１】
前記第４ｎ−３乃至第４ｎの抵抗素子は半導体基板上に形成され、
前記第４ｎ−３の抵抗素子の寄生容量と前記第４ｎ−２の寄生容量がほぼ等しく、
前記第４ｎ−１の抵抗素子の寄生容量と前記第４ｎの抵抗素子の寄生容量がほぼ等しいこと、
を特徴とする請求項８に記載の抵抗素子を有する半導体装置。
【請求項１２】
前記半導体基板はＰ型であり、前記第１乃至第４ｎの抵抗素子は、夫々前記Ｐ型の半導体基板に拡散されたＮ型の不純物領域により形成されていること、
を特徴とする請求項１０または請求項１１に記載の抵抗素子を有する半導体装置。
【請求項１３】
前記半導体基板はＮ型であり、前記第１乃至第４ｎの抵抗素子は、夫々前記Ｎ型の半導体基板に拡散されたＰ型の不純物領域により形成されていること、
を特徴とする請求項１０または請求項１１に記載の抵抗素子を有する半導体装置。
【請求項１４】
前記第１、第２、第５、第６の抵抗素子は夫々前記第３、第４、第７、第８の抵抗素子より抵抗値が大きく設定されていること、
を特徴とする請求項７に記載の抵抗素子を有する半導体装置。
【請求項１５】
前記第１、第２、及び第５、第６の抵抗素子の抵抗値は夫々略等しく設定され、前記第３、第４、及び第７、第８の抵抗素子の抵抗値は夫々略等しく設定されていること、
を特徴とする請求項７に記載の抵抗素子を有する半導体装置。
【請求項１６】
前記第１乃至第８の抵抗素子は夫々第１導電型の半導体基板に第２導電型の不純物が拡散された拡散層で形成され、前記第１、第２、及び第５、第６の抵抗素子の拡散層の面積は夫々略等しく設定され、前記第３、第４、及び第７、第８の抵抗素子の拡散層の面積も夫々略等しく設定されていることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第３、第４の抵抗素子及び第７、第８の抵抗素子は前記アクティブモード時にオンとなるスイッチを介して前記出力端子と前記基準電位端子との間に接続されており、前記スイッチは前記Ｐ型半導体基板中に形成されたＮＭＯＳトランジスタにより形成されること、
を特徴とする請求項１０に記載の抵抗素子を有する半導体装置。
【請求項１８】
前記第３、第４の抵抗素子及び第７、第８の抵抗素子は前記アクティブモード時にオンとなるスイッチを介して前記出力端子と前記基準電位端子との間に接続されており、前記スイッチは前記Ｎ型半導体基板中に形成されたＰＭＯＳトランジスタにより形成されること、
を特徴とする請求項１０に記載の抵抗素子を有する半導体装置。
【請求項１９】
前記第３、第４の抵抗素子及び第７、第８の抵抗素子は前記アクティブモード時にオンとなるスイッチを介して前記出力端子と前記基準電位端子との間に接続されており、前記スイッチは前記半導体基板上に並列に接続された状態で形成されたＮＭＯＳトランジスタとＰＭＯＳトランジスタを含むこと、
を特徴とする請求項１０に記載の抵抗素子を有する半導体装置。
【請求項２０】
第１、第２の電源端子と、
少なくとも１個の抵抗素子と、　一端が前記第１の電源端子に接続され、他端が前記抵抗素子の一端に接続された第１の充電回路と、
一端が前記抵抗素子の他端に接続され、他端が前記第２の電源端子に接続された放電回路と、
一端が前記抵抗素子の一端に接続され、他端が前記第２の電源端子に接続されたキャパシタと、
一端が前記第１の電源端子に接続され、他端が前記抵抗素子の他端に接続された第２の充電回路と、
を具備することを特徴とする抵抗素子を有する半導体装置。
【請求項２１】
前記第１の電源端子は正の電源端子であり、第２の電源端子は接地端子であって、前記第１、第２の充電回路は夫々ＰＭＯＳトランジスタを含み、前記放電回路はＮＭＯＳトランジスタを含むこと、
を特徴とする請求項２０に記載の抵抗素子を有する半導体装置。
【請求項２２】
更に、一端が前記第１の電源端子に接続され、他端が前記抵抗素子の中間位置に接続された第３の充電回路を具備すること、
を特徴とする請求項２１に記載の抵抗素子を有する半導体装置。
【請求項２３】
更に、一端が前記第１の電源端子に共通に接続され、他端が前記抵抗素子の複数の中間位置に夫々接続された複数の補助充電回路を具備すること、
を特徴とする請求項２１に記載の抵抗素子を有する半導体装置。
【請求項２４】
前記第１の電源端子は接地端子であり、前記第２の電源端子は正の電源端子であって、前記第１、第２の充電回路は夫々ＮＭＯＳトランジスタを含み、前記放電回路はＰＭＯＳトランジスタを含むこと、
を特徴とする請求項２０に記載の抵抗素子を有する半導体装置。
【請求項２５】
一端が前記第１の電源端子に接続され、他端が前記抵抗素子の中間位置に接続されたＮＭＯＳトランジスタを含む第３の充電回路を具備すること、
を特徴とする請求項２４に記載の抵抗素子を有する半導体装置。
【請求項２６】
更に、一端が前記第１の電源端子に夫々接続され、他端が前記抵抗素子の複数の中間位置に夫々接続された複数のＮＭＯＳトランジスタを含む補助充電回路を具備すること、
を特徴とする、請求項２５に記載の抵抗素子を有する半導体装置。
【請求項２７】
前記第１の充電回路は前記第２の充電回路と同等の駆動能力を有すること、
を特徴とする請求項２０乃至請求項２６のいずれか１項に記載の抵抗素子を有する半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、寄生容量を持つ抵抗素子を構成要素として構成された半導体装置に関する。
【０００２】
【従来の技術】
半導体装置内部で一定の電位を発生する電源回路や信号遅延を発生する遅延回路には、分圧用、またはＣＲ時定数素子の一つとしての抵抗素子が用いられる技術が一般的である。抵抗素子は２つのノードの間に一定以上の抵抗値を持つもので、数１０オームから数メガオームの抵抗素子が用いられることが多い。ところが、実際に半導体装置の製造プロセスにおいて理想的な抵抗成分のみの抵抗素子は作ることができず、必ず寄生的な容量が付加してしまう。
【０００３】
例えば、Ｐ型半導体基板にＮ型の不純物拡散層領域を生成して抵抗素子として用いる場合、Ｐ型の基板とＮ型の拡散層との間に生じるＰＮ接合のため、抵抗素子を接続するノードに寄生容量が付加してしまう。抵抗素子の製造プロセスに伴うこのような寄生容量は，以下に説明するように不安定な回路動作の原因となることがある。
【０００４】
図１１（ａ）は従来の半導体基板上に形成された抵抗素子を用いた半導体装置の回路図、図１１（ｂ）はＰ型半導体基板上に形成されたＮ型拡散領域（抵抗素子ｒａ１）が、寄生容量Ｃｐを有する様子を模式的に示したものである。この図１１（ａ）に示した半導体装置はアクティブモード、すなわち活性状態と，スタンバイモード、すなわち非活性状態の２つの状態を切り替えて使用する半導体装置である。
【０００５】
図１１（ａ）において、アクティブモードではスイッチＳＷ１，ＳＷ２が閉じられ、出力電圧ＶＯＵＴが２個の低い抵抗値を有する抵抗素子ｒａ１，ｒｂ１によって抵抗分圧され、参照ノードＮＲＥＦに参照電位として供給される。この参照電位は比較回路１００により固定電位ＶＦＩＸと比較され、この比較出力が出力調整素子であるＰＭＯＳトランジスタ１０１のゲートに供給され、アクティブモードに対応した出力電圧ＶＯＵＴが生成される。
【０００６】
出力電圧ＶＯＵＴが負荷の変動などの何らかの原因で変動すると、この変動による影響が参照電位の変化として参照ノードＮＲＥＦに現れ、比較回路１００にフィードバックされる。このようにして出力電圧ＶＯＵＴを一定に保つ制御を行うものである。
【０００７】
このように、半導体装置がアクティブモードの場合は、低抵抗値の抵抗素子ｒａ１およびｒａ２によって出力電圧ＶＯＵＴの制御が行われる。半導体装置がスタンバイモードの場合は、スイッチＳＷ１，ＳＷ２が開放され、高抵抗値の抵抗素子ＲＳ１およびＲＳ２を用いて消費電力が少ない状態でスタンバイモードが設定される。しかし、図１１（ａ）に示すようにアクティブモードからスタンバイモードへの移行時には各抵抗素子に付随された寄生容量のため、以下のような問題があった。
【０００８】
【発明が解決しようとする課題】
図１２は図１１（ａ）に示した回路の低抵抗素子ｒａ１およびｒａ２の抵抗値に大小関係があり、且つ寄生容量にも大小関係がある場合の寄生容量による回路動作への影響を説明するための等価回路図を示す。
【０００９】
一方、図１３は従来の半導体基板上に形成された寄生容量を持つ抵抗素子を用いた他の半導体装置の回路図を示す。この図１３の回路の動作は図１４を参照して以下に説明される。
【００１０】
図１３において入力端子１１３の電位が“Ｌ”から“Ｈ”になると、トランジスタ１１２がオンとなり、ノードＸに接続されたキャパシタＣの電荷が抵抗素子Ｒからトランジスタ１１２を介して放電される。この放電に要する時間ｔは、概ね抵抗素子Ｒの抵抗値の大きさＲとキャパシタＣの容量値Ｃを乗じた程度の時定数（ｔ〜ＲＣ）となる。この時定数を利用して入力端子１１３から出力端子１１４に信号が伝達する時間に、意図的に遅延を加えている。
【００１１】
ここで、再び入力端子１１３の電位が“Ｌ”になるときは、トランジスタ１１１がオンし、ノードＸの電位は電源電圧Ｖにより“Ｈ”に充電されるが、抵抗素子Ｒには寄生容量が付加しているために抵抗素子Ｒ全体を完全に“Ｈ”に充電するには一定の時間がかかる。これに要する時間は抵抗素子Ｒの寄生容量をＣｐ、抵抗値をＲとしたとき概ねＲＣｐ程度となる。
【００１２】
一方、図１２において、半導体装置がアクティブ状態からスタンバイ状態に切り替わると、スイッチＳＷ１とスイッチＳＷ２が開放されて低抵抗の抵抗素子ｒａ１およびｒａ２を介する電流が流れなくなる。ところが、このとき抵抗素子ｒａ１とｒａ２には寄生容量が存在するために、この寄生容量に蓄えられた電荷が抵抗素子ＲＳ１などを介して放電される場合がある。
【００１３】
例えば、抵抗素子ｒａ１より抵抗素子ｒａ２の抵抗値が大きい場合、通常は拡散面積も大きく、これに伴って抵抗素子ｒａ２の寄生容量の方が大きくなる。従って、抵抗素子ｒａ２の寄生容量から参照ノードＮＲＥＦに接続されたノードを介して高抵抗ＲＳ１に流れ込む電荷量Ｃ１の方が、参照ノードＮＲＥＦ側から抵抗素子ｒａ１の寄生容量に向かって流れ出す電荷量Ｃ２より大きく、両者が相殺されない。その結果、参照ノードＮＲＥＦの電位が上昇し、スタンバイモードにおける出力電圧ＶＯＵＴの制御が不安定になってしまうという問題があった。
【００１４】
また、図１３の回路において、もし入力端子１１３への入力が“Ｌ”、即ちノードＸの電位が“Ｈ”となる時間（リセットタイム）が、図１４に示したように、時定数ＲＣｐよりも極めて短い（リセットタイム＜＜ＲＣｐ）と、抵抗素子Ｒの内部の寄生容量が充分に“Ｈ”に充電されないことになる（図１４の期間１４−１）。この結果、再び入力が“Ｌ”となった後にノードＸに充電された電荷を放電するまでに要する時間が、抵抗素子Ｒ内部を充分充電した場合の時間にくらべて短くなってしまう（図１４の期間１４−２）。その結果、入力ＩＮを“Ｌ”とする時間の長さによって、入力と出力の間の遅延時間が変化してしまう。特に、入力ＩＮを“Ｌ”とする時間が短いと遅延時間が短くなってしまうという問題があった。
【００１５】
そこで本発明は、このような抵抗素子に付随する寄生容量が回路動作に与える不安定性を排除し、安定に動作する半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明は、第１、第２、第３および第４の抵抗素子を有し、前記第１から第４の抵抗素子のそれぞれ第１端が第１のノードにおいて互いに接続され、第１および第２のモードを切り替えて動作する半導体装置において、前記第１および第２の抵抗素子のそれぞれの第２端がそれぞれ第２および第３のノードに接続され、前記第３および第４の抵抗素子のそれぞれの第２端が第４および第５のノードにそれぞれ第１および第２のスイッチを介して接続され、前記第１の動作モードにおいては前記第１および第２のスイッチは開放され、前記第２の動作モードにおいては前記第１および第２のスイッチは短絡されることを特徴として構成されている。
【００１７】
この構成により、抵抗素子に付随する寄生容量が回路動作に与える不安定性を排除し、安定に動作する半導体装置を提供することが出来る。
【００１８】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１９】
（第１の実施形態）
図１（ａ）に本発明の第１の実施形態に係る、半導体基板上に形成された抵抗素子を有する半導体装置の回路図を示す。なお、本実施形態は図１１に示した従来の技術に対応するものである。
【００２０】
即ち、この第１の実施形態は、出力設定装置２におけるアクティブモードとスタンバイモードの２つのモードがモードコントローラ５の出力により選択的に設定され、これらの設定されたモードに対応したフィードバック電位が参照ノードＮＲＥＦから出力調整回路１に供給され、切り替えられたモードに応じた出力を出力端子１５に出力する半導体装置である。
【００２１】
出力調整回路１は、参照ノードＮＲＥＦから入力端子１１にフィードバックされた参照電位と一定電位（ｃｏｎｓｔ．Ｖ）とを比較する比較回路１２と、比較回路１２の出力に応じて前記出力端子１５へ供給される出力電流を制御する制御素子１４から構成される。
【００２２】
さらに、制御素子１４は、比較回路１２の出力がゲートに接続され、電源端子１３がソースに接続され、出力端子１５及び出力設定装置２に接続するノードＮ２がドレインに接続された、ＰＭＯＳトランジスタ１４である。
【００２３】
出力設定装置２は、参照ノードＮＲＥＦと基準電位端子Ｎ１（ここでは接地電位）との間に接続される第１の出力設定回路４と、出力端子１５と参照ノードＮＲＥＦとの間に接続される第２の出力設定回路３とを具備する。
【００２４】
第１の出力設定回路４は、スタンバイモード時に参照ノードＮＲＥＦと基準電位端子Ｎ１との間に第１の分圧ノードＮＸ１を介して直列に接続される第１の抵抗素子Ｒ１、第２の抵抗素子Ｒ２と、アクティブモード時に参照ノードＮＲＥＦと基準電位端子Ｎ１との間に、第１の分圧ノードＮＸ１に接続された第２の分圧ノードＮＸ２を介して直列に接続される第３の抵抗素子ｒ１、第４の抵抗素子ｒ２とを有する。ここで、前記第１、第２の抵抗素子Ｒ１，Ｒ２の抵抗値の比が前記第３、第４の抵抗素子ｒ１、ｒ２の抵抗値の比と略等しく設定されている（ｒ１／ｒ２＝Ｒ１／Ｒ２）。
【００２５】
第２の出力設定回路３は、スタンバイモード時に出力端子１５と参照ノードＮＲＥＦとの間に第３の分圧ノードＮＸ３を介して直列に接続される第５の抵抗素子Ｒ３、第６の抵抗素子Ｒ４と、アクティブモード時に出力端子１５と参照ノードＮＲＥＦとの間に、第３の分圧ノードＮＸ３に接続された第４の分圧ノードＮＸ４を介して直列に接続される第７の抵抗素子ｒ３、第８の抵抗素子ｒ４とを有する。ここで、前記第５、第６の抵抗素子Ｒ３，Ｒ４の抵抗値の比が前記第７、第８の抵抗素子ｒ３、ｒ４の抵抗値の比と略等しく設定されている（ｒ３／ｒ４＝Ｒ３／Ｒ４）。
【００２６】
さらに、第３の抵抗素子ｒ１、第４の抵抗素子ｒ２及び第７の抵抗素子ｒ３、第８の抵抗素子ｒ４は、後で述べるように、モードコントローラ５の出力によりアクティブモード時にオンとなりスタンバイモード時にオフとなるスイッチ１６、１７，１８，１９を介して出力端子１５と基準電位端子Ｎ１との間に直列に接続されている。
【００２７】
また、第１の抵抗素子Ｒ１、第２の抵抗素子Ｒ２、第５の抵抗素子Ｒ３、第６の抵抗素子Ｒ４は夫々第３の抵抗素子ｒ１、第４の抵抗素子ｒ２、第７の抵抗素子ｒ３、第８の抵抗素子ｒ４より抵抗値が大きく設定されている。
【００２８】
しかしながら、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２、及び第５の抵抗素子Ｒ３と第６の抵抗素子Ｒ４の抵抗値は夫々略等しく設定され（Ｒ１〜Ｒ２、Ｒ３〜Ｒ４）、第３の抵抗素子ｒ１、第４の抵抗素子ｒ２、及び第７の抵抗素子ｒ３、第８の抵抗素子ｒ４の抵抗値は夫々略等しく設定されていることが望ましい（ｒ１〜ｒ２、ｒ３〜ｒ４）。
【００２９】
即ち、図１（ａ）に示す夫々のスイッチ１６−１９はモードコントローラ５に接続されている。、モードコントローラ５は、夫々のスイッチ１６−１９をアクティブモード時にオンとし、スタンバイモード時にはオフとするモード指定信号を出力し、スイッチ１６−１９を一斉に開閉させる。
【００３０】
さらに、図１ｂ）、（ｃ）、（ｄ）はノードＮ２と抵抗素子ｒ３の一端との間に接続されたスイッチ１６の３つの異なる例を夫々スイッチ１６Ａ，１６Ｂ、１６Ｃとして示している。他のスイッチ１７−１９も同様に構成できる。
【００３１】
図１（ｂ）で示すスイッチ１６Ａは、ゲートにモードコントローラ５の出力が接続され、ソースにノードＮ２が接続され、ドレインに抵抗素子ｒ３の一端が接続されたＰＭＯＳトランジスタである。
【００３２】
図１（ｃ）で示すスイッチ１６Ｂは、ゲートにモードコントローラ５の出力が接続され、ソースに抵抗素子ｒ３の一端が接続され、ドレインにノードＮ２が接続されたＮＭＯＳトランジスタである。
【００３３】
図１（ｄ）で示すスイッチ１６Ｃは、ゲートにモードコントローラ５の出力が接続され、ソースにノードＮ２が接続され、ドレインに抵抗素子ｒ３の一端が接続されたＰＭＯＳトランジスタ及び、ゲートにモードコントローラ５の出力が接続され、ソースに抵抗素子ｒ３の一端が接続され、ドレインにノードＮ２が接続されたＮＭＯＳトランジスとが、ノードＮ２と抵抗素子ｒ３の一端との間に並列に接続されたものである。また、ＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートとの間にはインバータＩＮＶが接続されている。たとえば、モードコントローラ５からＬレベルのスイッチ制御信号が供給されると、インバータＩＮＶの出力はＨとなるから、これらのＰＭＯＳトランジスタ，ＮＭＯＳトランジスタは共にオン（スイッチオン）となり、導通抵抗を図１（ｂ）、（ｃ）の場合より低減できる。
【００３４】
また、半導体基板がＰ型である場合には、第１乃至第８の抵抗素子ｒ１−ｒ４、Ｒ１−Ｒ４は、夫々Ｐ型の半導体基板に拡散されたＮ型の不純物領域により形成されている抵抗素子である。さらに、半導体基板がＮ型である場合には、第１乃至第８の抵抗素子ｒ１−ｒ４、Ｒ１−Ｒ４は、夫々Ｎ型の半導体基板に拡散されたＰ型の不純物領域により形成されている抵抗素子であっても良い。
【００３５】
以下、アクティブモードとスタンバイモードに分けて本実施形態の動作を詳説する。
【００３６】
（アクティブモード）
例えば、アクティブモードにおいて、出力端子１５に接続された負荷が増大し、ノードＮ２の電位が降下したものとする。この時は、モードコントローラ５の出力により、スイッチ１６−１９をオンとするモード指定信号に従ってスイッチ１６−１９は閉じられている。この時、電源端子１３から供給される電圧の分割は、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４により行われるとともに、抵抗素子ｒ１、ｒ２、ｒ３、ｒ４によっても行われる。但し、これらの分圧回路の電流は、抵抗素子Ｒ１−Ｒ４の抵抗値が他方の抵抗素子ｒ１−ｒ４に比べて十分に大きいため、ほとんど抵抗素子ｒ１〜ｒ４を介して流れる。
【００３７】
従って、スイッチ１６−１９が開放されたスタンバイモードよりもアクティブモードの方がノードＮＲＥＦに現れる負荷の変動による電位の変化が早くなる。即ち、負荷の変動に応じて速やかに電位が低下する。このため、ノードＮＲＥＦからの参照電位が入力される入力端子１１の電位も負荷の変動に従って速やかに低下し、比較回路１２から得られる出力電圧値も速やかに低くなる。このことから、ＰＭＯＳトランジスタ１４のゲートに印加される電圧も速やかに低下する。
【００３８】
その結果、ＰＭＯＳトランジスタ１４の導通度が大となり、電源端子１３からノードＮ２を介して、出力端子１５及び出力設定回路２に流れる電流量が速やかに増加するとともにノードＮ２の電位も上昇する。このようにして、出力端子１５に接続された負荷により降下した電位を上昇させる。また、出力設定回路２に印加される高い電圧によって、参照電位ＮＲＥＦも高くなり、出力調整回路１にフィードバックされる電位が上昇する。
【００３９】
即ち、出力端子１５にある負荷が接続され、ノードＮ２にすぐに所望の高い電位が必要な場合には、このようなアクティブモードによって高い電位をすぐに印加することにより、出力端子１５の電位を速やかに安定させることが出来る。
【００４０】
（スタンバイモード）
出力端子１５に負荷が接続されなくなった時は、それがモードコントローラ５に伝達され、スイッチ１６−１９をオフとするモード指定信号に従ってスイッチ１６−１９は開放される。このため、電源端子１３から供給され、電源端子１３と基準電位端子Ｎ１間に印加される電圧が抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４による分圧回路のみによって分割される。
【００４１】
ここで、抵抗素子Ｒ１〜Ｒ４は抵抗素子ｒ１〜ｒ４に比べて十分に抵抗値が大きいため、アクティブモード時と比較して出力設定装置２に流れ込む電流量は極めて少ない。従って、ＰＭＯＳトランジスタ１４に流れる電流量も非常に少ないため、回路全体としての電力消費量も少ない。
【００４２】
即ち、出力端子１５に負荷が接続されなくなった時には、参照ノードＮＲＥＦにおける電位変動の要因も無くなるので、速やかなフィードバック制御動作も必要がなく、出力設定装置２に大きな電流を流す必要がない。　また、出力設定装置２の抵抗素子Ｒ１〜Ｒ４は抵抗値が高く設定されていることにより、出力設定装置２の全体に流れる電流量、即ち消費電力を低くすることが出来る。即ち、余分な待機電力を削減することが出来る。
【００４３】
ここで、図１（ａ）に示す出力設定装置２の抵抗素子ｒ１−ｒ４、Ｒ１−Ｒ４は、その抵抗値の比がｒ１／ｒ２＝Ｒ１／Ｒ２、ｒ３／ｒ４＝Ｒ３／Ｒ４であるように製造されている。そのため、出力設定回路３のノードＮＸ３，ＮＸ４の電位が等しく、また出力設定回路４のノードＮＸ１，ＮＸ２の電位も等しくなっている。したがって、スタンバイモード移行時の各ノード間における寄生容量からの電荷の移動はなく、アクティブモードからスタンバイモードに切り替わった場合において、夫々の抵抗素子における寄生容量によってノードＮＲＥＦの電位が不安定になるということはない。
【００４４】
その理由について、第１の出力設定回路４で更に詳細に説明する。第１の出力設定回路４の抵抗素子ｒ１、ｒ２、Ｒ１，Ｒ２の抵抗値の比が、ｒ１／ｒ２＝Ｒ１／Ｒ２の関係にあると、アクティブ、スタンバイのうちのいずれのモードにおいても抵抗素子ｒ１と抵抗素子Ｒ１に印加される電圧が等しく、同様にいずれのモードにおいても抵抗素子ｒ２及びＲ２に印加される電圧は等しい。
【００４５】
即ち、アクティブモードからスタンバイモード、スタンバイモードからアクティブモードのいずれのモードに切り替わった場合においても、ノードＮＸ１〜ノードＮＸ２の間には電位差は生じない。そのため、いずれのモードに切り替わったときでも、ノードＮＸ１〜ノードＮＸ２の間に電流が流れることはない。
【００４６】
従って、抵抗素子ｒ１及びｒ２において発生した寄生容量に係わる電荷がノードＮＸ１〜ノードＮＸ２の間を流れることはなく、モード切換えに伴い参照ノードＮＲＥＦに電位の変動を生じることはない。
【００４７】
第２の出力設定回路３においても、ｒ３／ｒ４＝Ｒ３／Ｒ４となるように設定されているので、同様の作用によって、モード切換え時に寄生容量が参照ノードＮＲＥＦに電位の影響を与えることはない。
【００４８】
また、スタンバイモードからアクティブモードに切り替わった場合においても、同様の理由から参照ノードＮＲＥＦの電位変動が生じることはない。
【００４９】
以上により、本実施形態はスタンバイ、アクティブのいずれのモードに切り替わった場合であっても、参照ノードＮＲＥＦが電位変動を受けることがないため、応答時間が短く、安定した出力電圧制御が可能な半導体装置を提供できるものである。
【００５０】
また、図２（ａ）は、図１（ａ）に示す第１の出力設定回路４をモデル化した回路図、図２（ｂ）はそのブロック図である。
【００５１】
つまり、図２（ｂ）に示すように、抵抗素子Ｒ１および抵抗素子Ｒ２の両端のうち、ノードＮＸ１と接続されていない一方端を夫々Ｓ１およびＳ２とし、抵抗素子ｒ１および抵抗素子ｒ２の両端のうちノードＮＸ２と接続されていない一方端をそれぞれＡ１およびＡ２としたブロック図である。
【００５２】
図３は、図２（ｂ）に従い、図１（ａ）の出力設定装置２をブロック図として示した半導体基板上に形成された抵抗素子を有する半導体装置のブロック回路図である。即ち、図２（ｂ）に従い、第１の出力設定回路４および第２の出力設定回路３もブロック化して示してある。
【００５３】
従って、第２の出力設定回路３は、抵抗素子Ｒ３および抵抗素子Ｒ４の両端のうち、ノードＮＸ３と接続されていない一方端を夫々Ｓ３およびＳ４とし、抵抗素子ｒ３および抵抗素子ｒ４の両端のうち、ノードＮＸ４と接続されていない一方端をそれぞれＡ３およびＡ４と表わされたブロック図である。
【００５４】
ここで、出力設定装置２の抵抗素子がさらに、Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４、ｒ１＝ｒ２＝ｒ３＝ｒ４である関係を満たす場合を想定する。この場合、アクティブモード、スタンバイモードのいずれのモードにおいても、参照ノードＮＲＥＦに現れる電位値は、ノードＮ２と基準電位端子Ｎ１との間の電位差の値のちょうど半分となる。
【００５５】
まず、出力設定装置２においてｒ１／ｒ２＝Ｒ１／Ｒ２、ｒ３／ｒ４＝Ｒ３／Ｒ４の関係が満たされているため、アクティブモード、スタンバイモードのいずれのモードにおいてもノードＮＸ１〜ノードＮＸ２の間、及びノードＮＸ３〜ノードＮＸ４の間には電位差は生ぜず、電流は流れない。さらに、Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４、ｒ１＝ｒ２＝ｒ３＝ｒ４の関係から、いずれのモードにおいてもすべての抵抗素子に印加する電圧は等しい。
【００５６】
即ち、ノードＮ２と基準電位端子Ｎ１の間に印加される電圧値を、スタンバイモードにおいては抵抗素子Ｒ１〜Ｒ４において４等分し、アクティブモードにおいては抵抗素子Ｒ１及びｒ１、Ｒ２及びｒ２、Ｒ３及びｒ３、Ｒ４及びｒ４で４等分する。従って、いずれのモードにおいてもノードＮ２と基準電位端子Ｎ１の間に印加される電圧値は、第１の出力設定回路４と第２の出力設定回路３においてちょうど半分に分割される。
【００５７】
つまり、いずれのモードにおいても、参照ノードＮＲＥＦにおける電圧値は、ノードＮ２と基準電位端子Ｎ１との間に印加する電圧値のちょうど半分となり、モード切換え時の寄生容量の影響が排除できる。
【００５８】
（第２の実施形態）
図４は、更にｎ個の出力設定回路をブロック図で表わした、半導体基板上に形成された抵抗素子を有する半導体装置のブロック回路図である。即ち、出力設定装置２におけるアクティブモードとスタンバイモードの２つのモードに対応してフィードバックされる参照電位を、出力調整回路１が切り替えて出力端子１５及び出力設定装置２に出力する半導体装置である。
【００５９】
以下、図４の実施形態を、第１の実施形態と重複する部分は同一の符号を付してその説明を省略し、第１の実施形態との相違点のみを詳説する。
【００６０】
図４に示すように、出力設定装置２がブロック化されたｎ個（ｎ：自然数、ｎ≧２）の、第１の出力設定回路４０−１から第ｎの出力設定回路４０−ｎの出力設定回路を有していることが特徴である。
【００６１】
即ち、出力設定装置２は、第１から第ｎのｎ個の出力設定回路を有し（ｎ：自然数、ｎ≧２）、第ｎの出力設定回路４０−ｎは、スタンバイモード時に出力端子１５と参照ノードＮＲＥＦとの間に第２ｎ−１の分圧ノードＮＸ２ｎ−１を介して直列に接続される少なくとも第４ｎ−３の抵抗素子Ｒ２ｎ−１、第４ｎ−２の抵抗素子Ｒ２ｎと、
アクティブモード時に出力端子１５と前記参照ノードＮＲＥＦとの間に第２ｎ−１の分圧ノードＮＸ２ｎ−１に接続された第２ｎの分圧ノードＮＸ２ｎを介して直列に接続される少なくとも第４ｎ−１の抵抗素子ｒ２ｎ−１、第４ｎの抵抗素子ｒ２ｎとを有し、第４ｎ−３、第４ｎ−２の抵抗素子の抵抗値の比が第４ｎ−１、第４ｎの抵抗素子の抵抗値の比と略等しく設定されていること（Ｒ２ｎ−１／Ｒ２ｎ＝ｒ２ｎ−１／ｒ２ｎ）、を特徴とする半導体装置である。
【００６２】
また、第１の出力設定回路４０−１から第ｎの出力設定回路４０−ｎは、それぞれ図２（ａ）（ｂ）で示した方法によってブロック化されている。つまり、第ｎの出力設定回路４０−ｎは、抵抗素子Ｒ２ｎおよび抵抗素子Ｒ２ｎ−１の両端のうち、ノードＮＸ２ｎ−１と接続されていない一方端を夫々Ｓ２ｎおよびＳ２ｎ−１とし、抵抗素子ｒ２ｎおよび抵抗素子ｒ２ｎ−１の両端のうち、ノードＮＸ２ｎと接続されていない一方端をそれぞれＡ２ｎおよびＡ２ｎ−１と表わされたブロック図である。
【００６３】
さらに、第１から第ｎの出力設定回路のうち、参照ノードＮＲＥＦに最も近く上下に位置する出力設定回路を夫々、第ｋの出力設定回路４０−ｋおよび第ｋ＋１の出力設定回路４０−ｋ＋１とする（ｋ：自然数、２≦ｋ＜ｎ）。
【００６４】
本実施形態においても、各出力設定回路が有する一対の抵抗素子の比が等しく設定されている。例えば、第ｎの設定回路４０−ｎにおいては、第４ｎ−３の抵抗素子Ｒ２ｎ−１の抵抗値と第４ｎ−２の抵抗素子Ｒ２ｎの抵抗値の比が、第４ｎ−１の抵抗素子ｒ２ｎ−１の抵抗値と第４ｎの抵抗素子ｒ２ｎの抵抗値の比と略等しく設定されている（Ｒ２ｎ−１／Ｒ２ｎ＝ｒ２ｎ−１／ｒ２ｎ）。
【００６５】
従って、両モードが変化する時に寄生容量の影響により参照ノードＮＲＥＦに電位の変動が生じることはない。両モードが変化しても、各出力設定回路内の大きな抵抗値を有する一対の抵抗素子と、小さな抵抗値を有する一対の抵抗素子の間には電位差が生ぜず、電流が流れないからである。例えば、第ｎの出力設定回路４０−ｎにおいては、いずれのモードに変化した時であってもノードＮＸ２ｎとノードＮＸ２ｎ−１との間に電位差が生じることはなく、電流は流れない。
【００６６】
このように、出力設定装置２をｎ個の小さい出力設定回路に分割することによって、モード変化時においても小さい出力設定回路ごとで寄生容量が及ぼす電位の影響を除去することが出来る。従って、ノードＮ１とノードＮ２の間に印加される電圧をｎ個に分割し、いずれのモード変化時であっても参照ノードＮＲＥＦの電位変動が生じないようにすることが出来る。その結果、負荷の変動などにより出力電圧に変化が生じても、速やかに出力端子１５に所望の電圧を印加するように迅速、確実に制御することが出来る。
【００６７】
さらにこのように小さく分割することによって、いずれのモード変化時であっても参照ノードＮＲＥＦの電位変動がさらに生じないようにすることが出来る。その結果、より速やかに出力端子１５を所望の電圧に印加することが出来る。基準電位端子Ｎ１とノードＮ２の間の出力設定回路の数ｎを増やすに従って、一つの各出力設定回路内での抵抗値もより小さく分割される。そのため、各抵抗素子に付随する寄生容量の値もより小さく分割されることとなるからである。
【００６８】
また、このように各出力設定回路内の高抵抗値を持つ抵抗素子の抵抗値および低抵抗値を持つ抵抗素子の抵抗値が夫々等しい場合は、参照ノードＮＲＥＦを接続する位置によって、フィードバックする電位値を任意に決定することが出来る。つまり、電源端子１３から供給される電圧は各出力設定回路４０−１〜４０−ｎによりｎ個に分割されるが、フィードバックされる電位は、所望の電圧値となるべく位置に参照ノードＮＲＥＦを接続することのみで決定されるからである。例えば、全体の電圧の半分を参照ノードＮＲＥＦに印加させたい場合は、ｎ／２のとなる位置に接続すればよい。
【００６９】
また、ｎを大きくすればするほど、ノード２と基準電位端子Ｎ１の間に印加される電圧はより細かく分割される。そのため、フィードバックしたい所望の電圧値をより細かく任意に設定することが出来る。
【００７０】
以上により、不純物濃度を抵抗素子個々に変えることなく同一の半導体装置において製造出来ることから製造コストを縮小し、同時に任意のフィードバック電位を得る半導体装置を提供することが出来る。
【００７１】
（第３の実施形態）
図５に本発明による第３の実施形態に係る半導体基板上に形成された抵抗素子とともに寄生容量を有する半導体装置の等価回路を示し、図６にその動作波形を示す。なお、本実施形態は図１３及び図１４示す従来技術に対応するものである。
【００７２】
図５において、第１の電源端子５１と第２の電源端子（接地端子）５９の間には、１個の抵抗素子５５と、ソースが第１の電源端子５１に接続され、ドレインが抵抗素子５５の一端に接続されたノード５３に接続され、ゲートが入力端子６１に接続された、ＰＭＯＳトランジスタ５２とを含む第１の充電回路が接続される。この第１の充電回路には更に、ドレインが抵抗素子５５の他端に接続されたノード５７に接続され、ソースが第１の電源端子５１に接続され、ゲートが入力端子６１に接続された、ＰＭＯＳトランジスタ６０を含む第２の充電回路が並列に接続される。
【００７３】
更に、一端が抵抗素子５５の一端に接続されたノード５３に接続され、他端が第２の電源端子５９に接続されたキャパシタ５４と、ソースが第２の電源端子５９に接続され、ドレインが抵抗素子の他端であるノード５７に接続され、ゲートが入力端子６１に接続された、ＮＭＯＳトランジスタ５８とを含む放電回路が第１の充電回路に対して電源端子５１，５９間に直列に接続される。
【００７４】
ここで、抵抗素子５５は例えば図１１（ｂ）に示すように拡散により形成されているため、図５に示すように寄生容量５６を持つ。この容量値をＣｐとする。また、ノード５３はＰＭＯＳトランジスタ６３，ＮＭＯＳトランジスタ６４でなる出力バッファ回路を介して出力端子６２に接続されている。
【００７５】
次に、本等価回路の動作について説明する。
【００７６】
まず、入力端子６１に論理レベル“Ｌ”の電位が印加されると、ＰＭＯＳトランジスタ６０のゲート、ＰＭＯＳトランジスタ５２のゲート、及びＮＭＯＳトランジスタ５８のゲートの電位が“Ｌ”になる。そのため、ＰＭＯＳトランジスタ６０及びＰＭＯＳトランジスタ５２はオンし、ＮＭＯＳトランジスタ５８はオフする。
【００７７】
従って、ＰＭＯＳトランジスタ６０が導通することにより電源端子５１に接続された抵抗素子５５のノード５７側の電位Ｙが“Ｈ”になる。同様に、ＰＭＯＳトランジスタ５２が導通することにより、電源端子５１に接続された抵抗素子５５のノードＸ側の電位、及びノード５３に接続されたキャパシタ５４の電位が“Ｈ”になる。
【００７８】
更に、ノード５３の電位“Ｈ”がＰＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６４のゲートに印加される。そのため、ＰＭＯＳトランジスタ６３はオフし、ＮＭＯＳトランジスタ６４はオンする。その結果、出力端子６２には“Ｌ”の電位が出力される。
【００７９】
このように、入力端子６１に電位“Ｌ”が印加された場合は、図６に示すようにキャパシタ５４の電位Ｘ、及び抵抗素子５５の電位Ｙは“Ｈ”にプリチャージされている（図６における期間６−１）。
【００８０】
次に、入力端子６１に“Ｈ”の電位が印加されると、ＰＭＯＳトランジスタ６０のゲート、ＰＭＯＳトランジスタ５２のゲート、及びＮＭＯＳトランジスタ５８のゲートに電位“Ｈ”が印加される。そのため、ＰＭＯＳトランジスタ６０及びＰＭＯＳトランジスタ５２はオフし、ＮＭＯＳトランジスタ５８はオンする。
【００８１】
ここで、ＮＭＯＳトランジスタ５８が導通することにより、キャパシタ５４に蓄えられていた電荷が抵抗素子５５を介して、電源端子５９へ放電される。この放電に要する時間は抵抗素子５５の抵抗値をＲ、キャパシタ５４の容量値をＣとすれば、概ねＲとＣを乗じた程度の時定数（ｔ〜ＲＣ）となる。この時定数を利用して、入力端子６１から出力端子６２に信号が伝達する時間に意図的に遅延を加えている。
【００８２】
このように、キャパシタ５４及び抵抗素子５５に蓄えられていた電荷が、ＮＭＯＳトランジスタ５８が導通することにより電源端子５９に向けて完全に放電されると、ノード５３の電位Ｘが“Ｌ”になる。従って、ノード５３の電位の“Ｌ”がＰＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６４のゲートに印加される。そのため、ＰＭＯＳトランジスタ６３はオンし、ＮＭＯＳトランジスタ６４はオフする。その結果、出力端子６２には“Ｈ”の電位が、所望の遅延時間ｔを持って出力される（図６の期間６−２）。
【００８３】
このように、この実施形態は、入力端子６１が“Ｈ”となったときから、出力端子６２が“Ｈ”となるまでに所望の遅延時間（ｔ〜ＲＣ）を与える半導体装置である。
【００８４】
その後、一定時間出力端子６２の電位が“Ｈ”となった後（図６の期間６−３）、再び出力端子６１の電位が“Ｌ”となった場合は、同様の作用によってキャパシタの電位Ｘが“Ｈ”となり、遅延することなく出力端子６２には“Ｌ”が出力される（図６の時点６−４）。
【００８５】
しかし、抵抗素子５５には寄生容量５６が付加しているために、抵抗素子５５の電位Ｙを完全に“Ｈ”に充電するためには図６の時間６−５で示すように一定の時間ｔｒがかかってしまう。これに要する時間は抵抗素子５５の寄生容量５６の容量値をＣｐ、抵抗値をＲとすると概ねＲＣｐ程度となる。
【００８６】
本実施形態では、ＰＭＯＳトランジスタ６０が追加されている。これにより、入力端子の電位が“Ｌ”となった際（図６の時点６−４）でも、ＰＭＯＳトランジスタ５２の他にさらにＰＭＯＳトランジスタ６０によっても抵抗素子５５を他方の端子側から充電できるため、速やかに抵抗素子５５の内部の電位Ｙを“Ｈ”とすることが出来る。
【００８７】
従って、抵抗素子５５の電位Ｙを充電するのに必要な時間ｔｒを、従来のそれよりも大幅に小さくすることが出来る（図６の期間６−５）。つまり、入力端子６１が“Ｌ”となるリセットタイムに対して、図１４における従来の抵抗素子の電位が“Ｈ”なる時間ｔｒ´より短い場合（図６の期間６−６）であっても、抵抗素子５５の電位Ｙを速やかに“Ｈ”に充電することが出来る。そのため、所望の遅延時定数ｔ〜ＲＣの時定数の遅延を得ることが出来る（図６の期間６−７）。
【００８８】
（第４の実施形態）
本発明の第４の実施形態を図７に示す。図７は、半導体基板上に形成された抵抗素子を有する半導体装置の回路を示し、上述のように所望の遅延時間を得るため使用されるもので、図５の実施形態を更に改良したものである。
【００８９】
第３の実施形態にさらに、ＰＭＯＳトランジスタ７０が新たに加えられたことが特徴である。即ち、ソースが第１の電源端子５１に接続され、ドレインが抵抗素子５５の中間位置に接続するノード７１に接続され、ゲートが入力端子６１に接続された、ＰＭＯＳトランジスタ７０を含む第３の充電回路を更に具備することが特徴である。
【００９０】
以下、第３の実施形態と同一の部分については同一の参照符号を付して重複した説明を省略し、第３の実施形態との相違点について詳説する。
【００９１】
まず、入力端子６１に“Ｌ”の電位が印加されると、ＰＭＯＳトランジスタ７０のゲート、ＰＭＯＳトランジスタ６０のゲート、ＰＭＯＳトランジスタ５２のゲート、及びＮＭＯＳトランジスタ５８のゲートの電位が“Ｌ”にされる。そのため、ＰＭＯＳトランジスタ７０、ＰＭＯＳトランジスタ６０及びＰＭＯＳトランジスタ５２はオンし、ＮＭＯＳトランジスタ５８はオフする。
【００９２】
従って、ＰＭＯＳトランジスタ６０が導通することにより電源端子５１によって抵抗素子５５の他端の電位が“Ｈ”に印加される。ＰＭＯＳトランジスタ５２により電源端子５１によって抵抗素子５５の一端の電位及びノード５３に接続されたキャパシタ５４の電位Ｘが“Ｈ”になる。さらに、ＰＭＯＳトランジスタ７０が導通されることで、電源端子５１によって抵抗の中間点ノード７１からも抵抗素子５５の電位を“Ｈ”することが出来る。
【００９３】
その後、ノード５３の電位が“Ｈ”になると、この電位がＰＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６４のゲートに印加される。そのため、ＰＭＯＳトランジスタ６３はオフし、ＮＭＯＳトランジスタ６４はオンする。その結果、出力端子６２には“Ｌ”の電位が出力される。
【００９４】
次に、入力端子６１に“Ｈ”の電位が印加されると、ＰＭＯＳトランジスタ７０のゲート、ＰＭＯＳトランジスタ６０のゲート、ＰＭＯＳトランジスタ５２のゲート、及びＮＭＯＳトランジスタ５８のゲートの電位が“Ｈ”にされる。そのため、ＰＭＯＳトランジスタ７０、ＰＭＯＳトランジスタ６０、及びＰＭＯＳトランジスタ５２はオフし、ＮＭＯＳトランジスタ５８はオンする。
【００９５】
ここで、ＮＭＯＳトランジスタ５８が導通することにより、キャパシタ５４に蓄えられていた電荷が抵抗素子５５を介して、電源端子５９へ放電される。この放電に要する時間は抵抗素子５５の抵抗値をＲ、キャパシタ５４の容量値をＣとすれば、概ねＲとＣを乗じた程度の時定数（ｔ〜ＲＣ）となる。この時定数を利用して、入力から出力に信号が伝達する時間に意図的に遅延を加えている。
【００９６】
その遅延後に、ＮＭＯＳトランジスタ５８が導通することによりノード５３の電位が“Ｌ”になる。そのため、ノード５３の電位の“Ｌ”がＰＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６４のゲートに印加され、ＰＭＯＳトランジスタ６３はオンし、ＮＭＯＳトランジスタ６４はオフする。その結果、出力端子６２には“Ｈ”の電位が出力される。
【００９７】
また、この動作波形は基本的には図６と同様なので省略する。
【００９８】
本実施形態では、新たなＰＭＯＳトランジスタ７０が抵抗素子５５の抵抗値の中間の位置であるノード７１に接続されていることにより、ノード７１も速やかに“Ｈ”に充電できる。これによって、前実施形態よりも速やかに抵抗素子５５の内部を“Ｈ”とすることが出来る。その結果、リセットタイムが第３の実施形態よりもさらに短い場合であっても、所望の時定数ｔ〜ＲＣの遅延を得ることが出来る。
【００９９】
尚、ノード７１の位置は一般に抵抗素子の抵抗値のちょうど中間であることが本実施形態の効果上で望ましいが、必ずしも抵抗値のちょうど中間である必要はない。つまり、ノード７１は寄生容量のちょうど中間となるべき位置であり、一般的に寄生容量は抵抗素子の印加電圧等にも依存するため、抵抗素子の抵抗値の中間の位置が必ずしも寄生容量の中間を示す位置とは限らないからである。
【０１００】
即ち、本実施形態の効果を十分に発揮するためには、中間ノード７１は印加電圧等を考慮して寄生容量がちょうど半分となる位置であることが最も望ましい。
【０１０１】
尚、第３、第４の実施形態では２つないし３つのＰＭＯＳトランジスタによって抵抗素子５５のノードＸの充電を行っているが、ＰＭＯＳトランジスタの数はさらに多くても良い。さらに、追加された複数のＰＭＯＳトランジスタによって抵抗素子５５を充電される個所は、寄生容量を効果的に充電できる位置であることが望ましいのは上記と同様である。
【０１０２】
さらに、少なくとも第２、第３の充電回路は第１の充電回路と同じ駆動能力であっても良いが、異なっていても良い。例えば、ＰＭＯＳトランジスタ６０、ＰＭＯＳトランジスタ７０及びその他追加された複数のＰＭＯＳトランジスタの駆動能力ついては、ＰＭＯＳトランジスタ５２のそれよりも低くてもよい。
【０１０３】
これは、ＰＭＯＳトランジスタ６０及びＰＭＯＳトランジスタ７０が主に抵抗素子内部の寄生容量を充電するのに用いられるのに対し、ＰＭＯＳトランジスタ５２は主にキャパシタ５４を充電するためにも用いられるからである。
【０１０４】
（第５の実施形態）
本発明の第５の実施形態を図８に示す。図８は半導体基板上に形成された抵抗素子を有する半導体装置の等価回路である。図９は本実施形態に係わる等価回路の動作波形である。
【０１０５】
図５で示す実施形態の遅延回路と比較すると、図８の実施形態では、抵抗５５の寄生容量５６の放電回路としてＮＭＯＳトランジスタ５８による放電回路に加えて、ＮＭＯＳトランジスタ８０による放電回路が新たに加えられたことが特徴である。
【０１０６】
即ち、図８の実施形態は、１個の抵抗素子５５と、ソースが第１の電源端子５９に接続され、ドレインが抵抗素子５５の一端に接続されるノード５３に接続され、ゲートが入力端子６１に接続された、ＮＭＯＳトランジスタ５８を含む第１の放電回路と、ドレインが抵抗素子５５の他端に接続されるノード８１に接続され、ソースが第１の電源端子５９に接続され、ゲートが入力端子６１に接続された、ＮＭＯＳトランジスタ８０を含む第２の放電回路と、ドレインが抵抗素子５５の他端に接続されるノード８１に接続され、ソースが第２の電源端子５１に接続され、ゲートが入力端子６１に接続された、ＰＭＯＳトランジスタ５２を含む充電回路と、を具備する半導体装置である。
【０１０７】
以下、第３の実施形態と同一の部分については同一の参照符号を付して重複した説明を省略する。
【０１０８】
図７の第３の実施形態では、ＰＭＯＳトランジスタ６０を介して、正の電源である第１の電源端子５１によって抵抗素子５５の寄生容量を速やかに充電し、キャパシタ５４の放電時に所望の遅延時間を得ることが目的であった。図７の実施形態では、特に、入力端子６１の電圧が“Ｌ”となるリセットタイムが、ＲＣｐよりも短いときに発生する問題を解決するように構成されている。
【０１０９】
これに対して図８の本実施形態は、ＮＭＯＳトランジスタ８０を介して接地電源である電源端子５９に対して抵抗５５の寄生容量にある電荷の放電を促し、抵抗素子５５のノードＸ側の電位Ｙが“Ｌ”となる時間を短縮し、入力信号がＨとなってから所定の遅延時間ＴをもってＨとなる出力信号を得ることができるように構成されている。さらに、入力信号がＨとなってから比較的短い時間でＬとなっても必ず対応するＨの出力信号が得られるように構成されていることも特徴である。
【０１１０】
次に、本実施形態の動作について説明する。
【０１１１】
まず、入力端子６１に“Ｌ”の電位が印加されると、ＰＭＯＳトランジスタ５２のゲート、ＮＭＯＳトランジスタ５８のゲート、及びＮＭＯＳトランジスタ８０のゲートの電位が“Ｌ”にされる。そのため、ＰＭＯＳトランジスタ５２はオンし、ＮＭＯＳトランジスタ５８及びＮＭＯＳトランジスタ８０はオフする。
【０１１２】
従って、ＰＭＯＳトランジスタ５２を介して電源端子５１によって抵抗素子５５を介してノード５３に接続されたキャパシタ５４の電位Ｘが“Ｈ”になる。
【０１１３】
その後、ノード５３の電位の“Ｈ”がＰＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６４のゲートに印加される。そのため、ＰＭＯＳトランジスタ６３はオフし、ＮＭＯＳトランジスタ６４はオンする。その結果、出力端子６２には“Ｌ”の電位が所定の遅延により出力される（図９の期間９−１）。
【０１１４】
次に、入力端子６１に“Ｈ”の電位が印加されると（図９の入力Ａ１）、ＰＭＯＳトランジスタ５２のゲート、ＮＭＯＳトランジスタ５８、及びＮＭＯＳトランジスタ８０のゲートの電位が“Ｈ”にされる。そのため、ＰＭＯＳトランジスタ５２はオフし、ＮＭＯＳトランジスタ５８及びＮＭＯＳトランジスタ８０はオンする。
【０１１５】
ここで、ＮＭＯＳトランジスタ５８、及びＮＭＯＳトランジスタ８０が導通することにより、これらのトランジスタを介してキャパシタ５４及び抵抗素子５５に蓄えられていた電荷が電源端子５９に向けて放電される。この間、つまりノード５３の電位Ｘが“Ｈ”である時間ｔＬの間は、出力端子６２の電位は“Ｌ”のままとなる。即ち、遅延時間Ｔをもって入力から出力に信号が伝達する時間に意図的に遅延を加えている（図９の期間９−２）。
【０１１６】
その遅延後、ＮＭＯＳトランジスタ５８及びＮＭＯＳトランジスタ８０の導通により、電源端子５９によってノード５３の電位が“Ｌ”になる。そのため、ノード５３の電位の“Ｌ”がＰＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６４のゲートに印加され、ＰＭＯＳトランジスタ６３はオンし、ＮＭＯＳトランジスタ６４はオフする。その結果、出力端子６２には“Ｈ”の電位が印加され、出力信号Ａ１´が出力される（図９の期間９−３）。
【０１１７】
さらに、入力信号Ａ１が出力された後で、再び入力端子６１の電位が“Ｌ”にされると、出力端子には直ちに出力の変化が現れることなく“Ｈ”の電位のままである。
【０１１８】
このとき、キャパシタ５４の電位Ｘは図９に示すように充電が進行するにつれて“Ｈ”方向に上昇される。しかし、抵抗素子５５には寄生容量があるため、一定時間（リセット時間）後に抵抗素子５５の電位Ｙは“Ｈ”となる。
【０１１９】
ノードＸの電位が所定の値まで上昇すると、トランジスタ６４が導通し、出力信号Ａ１´がＬになる（図９の期間９−４の中途）。
【０１２０】
その後、期間９−５の始めにおいて入力端子６１の電位が“Ｈ”となり、入力信号Ａ２が入力されると、ノードＸ、Ｙの電位はトランジスタ５８、８０の放電回路によって速やかに低下し、トランジスタ６３の導通により、遅延時間Ｔの後に出力端子６２の電位が“Ｈ”となり、所望の出力信号Ａ２´が出力される（図９の期間９−６）。
【０１２１】
ここで、図１５で示す図１３の等価回路における従来の動作波形のように、電位Ｘ、Ｙが電荷を放電し“Ｌ”となるのに長い時間ｔＬ´が必要であった（図１５の期間１５−１）。そのため、入力端子の電位が“Ｈ”である時間が図１５のＴＨに示すように短いと、放電が間に合わず、電位Ｘ、Ｙが“Ｌ”となる前に入力端子６１の電位が“Ｌ”となるという問題があった。
【０１２２】
つまり、図１５のレベル差１５０に示すように電位Ｘ、Ｙが完全に“Ｌ”とならず、入力信号Ａ２に対し遅延して出力されるべき出力信号Ａ２´が出力しないという問題があった。
【０１２３】
しかし、本実施形態では上述のように、ＰＭＯＳトランジスタ８０によっても抵抗素子５５の電荷を放電することが出来る。そのため、電位Ｘ、Ｙが“Ｌ”とするのに要する時間をｔＬという短い時間とすることが出来る（ｔＬ＜ｔＬ´）（図９の期間９−５）。
【０１２４】
従って、入力端子の電位が“Ｈ”である時間が図９のＴＨで示すように短い場合であっても、所望の遅延時間Ｔを持った入力信号Ａ２に対応して出力されるべき出力信号Ａ２´を得ることが出来る（図９の期間９−６）。
【０１２５】
以上により、ＮＭＯＳトランジスタ８０によっても抵抗素子５５の寄生容量の電荷の放電を促すことが出来るため、速やかに抵抗素子５５の内部の電位Ｙを“Ｌ”とすることが出来る。これにより、入力端子の電位が“Ｈ”である時間が図９に示すＴＨのように短い場合であっても、所望の遅延時間Ｔを持った出力信号Ａ２´を得ることが出来る。
【０１２６】
（第６の実施形態）
本発明の第６の実施形態を図１０に示す。図１０は、半導体基板上に形成された抵抗素子を有する半導体装置の回路図であり、上述の各実施形態と同様に入出力端子間で所望の遅延時間を得るため使用される。
【０１２７】
第５の実施形態と比較して、抵抗５５の位置は異なるが、ＮＭＯＳトランジスタ９０が新たに加えられたことが特徴である。即ち、入力端子６１に接続されたゲートと、第１の電源端子５９に接続されたソースと、抵抗素子５５の抵抗値の中間となるノード９１に接続されたドレインと、を有するＮＭＯＳトランジスタ９０を第３の放電回路として含む半導体装置である。
【０１２８】
以下、第５の実施形態と同一の部分については同一の参照符号を付して重複した説明を省略し、第５の実施形態との動作の相違点について詳説する。
【０１２９】
まず、入力端子６１に“Ｌ”の電位が印加されると、ＰＭＯＳトランジスタ５２のゲート、ＮＭＯＳトランジスタ５８のゲート、ＮＭＯＳトランジスタ８０ゲート、及びＮＭＯＳトランジスタ９０のゲートの電位が“Ｌ”にされる。そのため、ＰＭＯＳトランジスタ５２はオンし、ＮＭＯＳトランジスタ５８、ＮＭＯＳトランジスタ８０、及びＮＭＯＳトランジスタ９０はオフする。
【０１３０】
従って、ＰＭＯＳトランジスタ５２が導通して電源端子５１に接続された電源によって抵抗素子５５の電位Ｙ、及びノード５３に接続されたキャパシタ５４の電位Ｘが“Ｈ”になる。
【０１３１】
その後、ノード５３の電位の“Ｈ”がＰＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６４のゲートに印加される。そのため、ＰＭＯＳトランジスタ６３はオフし、ＮＭＯＳトランジスタ６４はオンする。その結果、出力端子６２には“Ｌ”の電位が出力される。
【０１３２】
次に、入力端子６１に“Ｈ”の電位が印加されると、ＰＭＯＳトランジスタ５２のゲート、ＮＭＯＳトランジスタ５８、ＮＭＯＳトランジスタ８０のゲート、及ＮＭＯＳトランジスタ９０のゲートの電位が“Ｈ”にされる。そのため、ＰＭＯＳトランジスタ５２はオフし、ＮＭＯＳトランジスタ５８、ＮＭＯＳトランジスタ８０、及びＮＭＯＳトランジスタ９０はオンする。
【０１３３】
ここで、ＮＭＯＳトランジスタ５８、ＮＭＯＳトランジスタ８０、ＮＭＯＳトランジスタ９０が導通することにより、キャパシタ５４及び抵抗素子５５に蓄えられていた電荷が電源端子５９に向けて放電される。この放電する時間により、遅延時間をもつ所望の出力信号を得ることが出来る。
【０１３４】
放電された後、ノード５３の電位“Ｌ”がＰＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６４のゲートに印加され、ＰＭＯＳトランジスタ６３はオンし、ＮＭＯＳトランジスタ６４はオフする。その結果、出力端子６２には“Ｈ”の電位が出力される。
【０１３５】
なお、本実施形態の動作波形は既に説明した各実施形態から明らかであるので省略する。
【０１３６】
本実施形態においては、ＰＭＯＳトランジスタ８０及びＮＭＯＳトランジスタ９０においても抵抗素子５５の寄生容量の電荷を放電することが出来る。そのため、ノード５３の電位が“Ｌ”となるのに要する時間をさらに短縮することが出来る。
【０１３７】
従って、入力端子の電位が“Ｈ”である時間が図９で示すＴＨよりもさらに短い場合であっても、入力信号に対応して所望の遅延時間を持った出力信号を得ることが出来る。
【０１３８】
以上により、ＮＭＯＳトランジスタ９０によっても抵抗素子５５のノードＹにおける放電を促すことが出来るため、速やかに抵抗素子５５の内部の電位Ｙを“Ｌ”とすることが出来る。これにより、入力端子の電位が“Ｈ”である時間が図９で示すＴＨよりもさらに短い場合であっても、所望の遅延時間を持った出力信号を得ることが出来る。
【０１３９】
また、ノード９１の位置は第４の実施形態と同様の趣旨により、必ずしも抵抗素子５５の抵抗値の中間の位置である必要はなく、寄生容量の半分となるべき位置が望ましい。
【０１４０】
さらに、抵抗素子５５に放電のため付け加えられるＮＭＯＳトランジスタは、さらに複数でもよい。この場合、抵抗素子５５に接続されるトランジスタのドレインの位置は、寄生容量に蓄えられた電荷を最も効率的に放電することが出来る位置が望ましいということは上述と同様である。
【０１４１】
尚、第４の実施形態と同様の趣旨から、少なくとも第２、第３の放電回路を構成するトランジスタは充電回路のトランジスタよりも駆動能力が低くてもよい。即ち、ＮＭＯＳトランジスタ９０、ＮＭＯＳトランジスタ８０、さらに追加された複数のＮＭＯＳトランジスタの駆動能力は、ＮＭＯＳトランジスタ５８のそれよりも低くてもよい。
【０１４２】
【発明の効果】
以上詳述したように本発明によれば、抵抗素子に付随する寄生容量が回路動作に与える不安定性を排除し、安定に動作する半導体装置を提供することが出来る。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る、抵抗素子を有する半導体装置およびその内部に用いられるスイッチの種々の例を示す回路図。
【図２】第１の実施形態に係る、第１の出力設定回路およびこの回路をブロック化して示した図。
【図３】第１の実施形態に係る、図２の方法によりブロック化した図１の抵抗素子を有する半導体装置のブロック回路図。
【図４】この発明の第２の実施形態に係る、抵抗素子を有する半導体装置の構成を示すブロック回路図。
【図５】この発明の第３の実施形態に係る、抵抗素子を有する半導体装置の等価回路図。
【図６】第３の実施形態に係る、図５に示した抵抗素子を有する半導体装置の動作波形図。
【図７】この発明の第４の実施形態に係る、抵抗素子を有する半導体装置の回路図。
【図８】この発明の第５の実施形態に係る、抵抗素子を有する半導体装置の等価回路図。
【図９】第５の実施形態に係る、図８に示した抵抗素子を有する半導体装置の動作波形図。
【図１０】この発明の第６の実施形態に係る、抵抗素子を有する半導体装置の回路図。
【図１１】従来技術に係る、抵抗素子を有する半導体装置の回路図および拡散抵抗の寄生容量を示す図。
【図１２】従来技術に係る、図１１に示した抵抗素子を有する半導体装置における寄生容量による影響を説明する図。
【図１３】従来技術に係る、抵抗素子を有する半導体装置の回路図。
【図１４】図１３の従来技術に係る、抵抗素子を有する半導体装置の第１の動作波形図。
【図１５】図１３の従来技術に係る、抵抗素子を有する半導体装置の第２の動作波形図。
【符号の説明】
１…出力調整回路
２…出力設定装置
３…第２の出力設定回路
４…第１の出力設定回路
５…モードコントローラ
１０…一定電圧を供給する端子
１１…参照電圧を供給する端子
１２…比較回路
１３…電源端子
１４…ＰＭＯＳトランジスタ
１５…出力端子
１６、１６Ａ、１６Ｂ、１６Ｃ…スイッチ
１６Ａ…ＰＭＯＳトランジスタ
１６Ｂ…ＮＭＯＳトランジスタ
１６Ｃ…並列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタ
Ｎ１…基準電位端子
Ｎ２…第２のノード
ＮＲＥＦ…参照ノード
Ｒ１…第１の抵抗素子
Ｒ２…第２の抵抗素子
ｒ３…第３の抵抗素子
ｒ４…第４の抵抗素子
Ｒ３…第５の抵抗素子
Ｒ４…第６の抵抗素子
ｒ３…第７の抵抗素子
ｒ４…第８の抵抗素子
ＮＸ１…第１の分圧ノード
ＮＸ２…第２の分圧ノード
ＮＸ３…第１の分圧ノード
ＮＸ４…第２の分圧ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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