(57)【要約】【課題】ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとにおいてオフセットスペーサの膜厚あるいはゲート側壁膜の膜厚を変更でき、ＭＯＳＦＥＴの最適化が容易な半導体装置を提供する。【解決手段】ｐ型半導体基板１１に形成されたｎ型ウェル領域１２、ｐ型ウェル領域１３と、ｎ型ウェル領域１２上に形成されたゲート電極２０Ａと、ｐ型ウェル領域１３上に形成されたゲート電極２０Ｂと、ゲート電極２０Ａの側面に形成されたオフセットスペーサ２１Ａと、ゲート電極２０Ｂの側面に形成され、オフセットスペーサ２１Ａと異なる膜厚を有するオフセットスペーサ２１Ｂと、ゲート電極２０Ａ側面のオフセットスペーサ２１Ａ上に形成されたゲート側壁膜２２Ａと、ゲート電極２０Ｂ側面のオフセットスペーサ２１Ｂ上に形成され、ゲート側壁膜２２Ａと異なる膜厚を有するゲート側壁膜２２Ｂとから構成される。【選択図】    図１
2004303789.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に形成された第２導電型の第１の不純物領域と、
第１導電型の前記半導体基板に形成された第１導電型の第２の不純物領域と、
前記第１の不純物領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第２の不純物領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第１のゲート電極の側面に形成された第１の側壁絶縁膜と、
前記第２のゲート電極の側面に形成され、前記第１の側壁絶縁膜の膜厚と異なる膜厚を有する第２の側壁絶縁膜と、
前記第１のゲート電極の側面方向の前記第１の側壁絶縁膜上に形成された第３の側壁絶縁膜と、
前記第２のゲート電極の側面方向の前記第２の側壁絶縁膜上に形成され、前記第３の側壁絶縁膜の膜厚と異なる膜厚を有する第４の側壁絶縁膜と、
を具備することを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板に形成され、素子分離領域で分離された第１、第２の素子領域と、
前記第１の素子領域に形成された第２導電型の第１の不純物領域と、
前記第１の不純物領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第２の素子領域に形成された第１導電型の第２の不純物領域と、
前記第２の不純物領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第１のゲート電極の側面に形成された第１のオフセットスペーサと、
前記第２のゲート電極の側面に形成され、前記第１のオフセットスペーサの膜厚より薄い膜厚を有する第２のオフセットスペーサと、
前記第１のゲート電極の側面方向の前記第１のオフセットスペーサ上に形成された第１のゲート側壁膜と、
前記第２のゲート電極の側面方向の前記第２のオフセットスペーサ上に形成され、前記第１のゲート側壁膜の膜厚より薄い膜厚を有する第２のゲート側壁膜と、
を具備することを特徴とする半導体装置。
【請求項３】
前記第２の側壁絶縁膜の膜厚は、前記第１の側壁絶縁膜の膜厚より薄いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第４の側壁絶縁膜の膜厚は、前記第３の側壁絶縁膜の膜厚より薄いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の側壁絶縁膜は、前記第１のゲート絶縁膜下に形成される第１チャネル領域を挟む第１のエクステンション領域を、前記第１の不純物領域に形成するために用いられるオフセットスペーサであり、
前記第２の側壁絶縁膜は、前記第２のゲート絶縁膜下に形成される第２チャネル領域を挟む第２のエクステンション領域を、前記第２の不純物領域に形成するために用いられるオフセットスペーサであることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第３の側壁絶縁膜は、前記第１チャネル領域を挟む第１のエクステンション領域の外側の前記第１の不純物領域に第１のソース／ドレイン領域を形成するために用いられるゲート側壁膜であり、
前記第４の側壁絶縁膜は、前記第２チャネル領域を挟む第２のエクステンション領域の外側の前記第２の不純物領域に第２のソース／ドレイン領域を形成するために用いられるゲート側壁膜であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
第２導電型の前記第１の不純物領域には、前記第１のゲート電極、第１のゲート絶縁膜、第１のエクステンション領域、第１のソース／ドレイン領域を含むｐチャネルＭＯＳ型電界効果トランジスタが形成され、
第１導電型の前記第２の不純物領域には、前記第２のゲート電極、第２のゲート絶縁膜、第２のエクステンション領域、第２のソース／ドレイン領域を含むｎチャネルＭＯＳ型電界効果トランジスタが形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の不純物領域と前記第２の不純物領域とを分離する素子分離領域を、さらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第２の側壁絶縁膜は、前記第１の側壁絶縁膜と比べてエッチングレートが速くなる元素を含むことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記第４の側壁絶縁膜は、前記第３の側壁絶縁膜と比べてエッチングレートが速くなる元素を含むことを特徴とする請求項１または９に記載の半導体装置。
【請求項１１】
前記第２のゲート電極は、前記第１のゲート電極が含有しない元素を含んでいることを特徴とする請求項１または２に記載の半導体装置。
【請求項１２】
前記元素は、ヒ素、リン、ホウ素、インジウム、炭素、ゲルマニウムのうちの少なくともいずれかであることを特徴とする請求項９、１０、１１のいずれか１つに記載の半導体装置。
【請求項１３】
前記第１、第２の側壁絶縁膜は、ＴＥＯＳ膜あるいはシリコン窒化膜であることを特徴とする請求項１、９、１０、１２のいずれか１つに記載の半導体装置。
【請求項１４】
前記第３、第４の側壁絶縁膜は、ＴＥＯＳ膜、シリコン窒化膜、及びＢＳＧ膜から構成された積層膜であることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
第１導電型の半導体基板内の第２導電型の第１の不純物領域上に第１のゲート電極を形成する工程と、
前記半導体基板内の第１導電型の第２の不純物領域上に第２のゲート電極を形成する工程と、
前記第１、第２のゲート電極上を含む第１、第２の不純物領域上に第１の絶縁膜を形成する工程と、
前記第２のゲート電極上を含む前記第２の不純物領域上に形成された前記第１の絶縁膜のみに、前記第１の絶縁膜のエッチングレートを変化させる元素を導入する工程と、
前記第１の絶縁膜を異方性エッチング法により加工して、前記第１のゲート電極の側面に第１の側壁絶縁膜を形成すると共に、前記第２のゲート電極の側面に、前記第１の側壁絶縁膜の膜厚と異なる膜厚を有する第２の側壁絶縁膜を形成する工程と、
前記第１のゲート電極及び前記第１の側壁絶縁膜をマスクとして用いて、イオン注入法により前記第１の不純物領域に第１導電型の第３の不純物領域を形成する工程と、
前記第２のゲート電極及び前記第２の側壁絶縁膜をマスクとして用いて、イオン注入法により前記第２の不純物領域に第２導電型の第４の不純物領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１６】
前記第３、第４の不純物領域を形成した後、
前記半導体基板上に第２の絶縁膜を形成する工程と、
前記第２のゲート電極上を含む前記第２、第４の不純物領域上に形成された前記第２の絶縁膜のみに、前記第２の絶縁膜のエッチングレートを変化させる元素を導入する工程と、
前記第２の絶縁膜を異方性エッチング法により加工して、前記第１のゲート電極の側面方向の前記第１の側壁絶縁膜上に第３の側壁絶縁膜を形成すると共に、前記第２のゲート電極の側面方向の前記第２の側壁絶縁膜上に、前記第３の側壁絶縁膜の膜厚と異なる膜厚を有する第４の側壁絶縁膜を形成する工程と、
前記第１のゲート電極、前記第１の側壁絶縁膜、及び前記第３の側壁絶縁膜をマスクとして用いて、イオン注入法により前記第１の不純物領域に第１導電型の第５の不純物領域を形成する工程と、
前記第２のゲート電極、前記第２の側壁絶縁膜、及び前記第４の側壁絶縁膜をマスクとして用いて、イオン注入法により前記第２の不純物領域に第２導電型の第６の不純物領域を形成する工程と、
をさらに具備することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第２の側壁絶縁膜の膜厚を、前記第１の側壁絶縁膜の膜厚より薄く形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記第４の側壁絶縁膜の膜厚を、前記第３の側壁絶縁膜の膜厚より薄く形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１９】
前記エッチングレートを変化させる元素は、エッチングレートを速くする元素であることを特徴とする請求項１５乃至１８のいずれか１つに記載の半導体装置の製造方法。
【請求項２０】
前記エッチングレートを速くする元素は、ヒ素、リン、ホウ素、インジウム、炭素、ゲルマニウムのうちの少なくともいずれかであることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
第１導電型の半導体基板に、素子分離領域により分離された第１、第２の素子領域を形成する工程と、
前記第１の素子領域に、第２導電型の第１の不純物領域を形成する工程と、
前記第２の素子領域に、第１導電型の第２の不純物領域を形成する工程と、
前記第１、第２の不純物領域上に、第１、第２のゲート絶縁膜をそれぞれ形成する工程と、
前記第１、第２のゲート絶縁膜上に、第１、第２のゲート電極をそれぞれ形成する工程と、
前記第１、第２のゲート電極上を含む第１、第２の不純物領域上に第１の絶縁膜を形成する工程と、
前記第２のゲート電極上を含む前記第２の不純物領域上に形成された前記第１の絶縁膜のみに、前記第１の絶縁膜のエッチングレートを変化させる元素を導入する工程と、
前記第１の絶縁膜を異方性エッチング法により加工して、前記第１のゲート電極の側面に第１のオフセットスペーサを形成すると共に、前記第２のゲート電極の側面に、前記第１のオフセットスペーサの膜厚と異なる膜厚を有する第２のオフセットスペーサを形成する工程と、
前記第１のゲート電極及び前記第１のオフセットスペーサをマスクとして用いて、イオン注入法により前記第１の不純物領域に第１導電型の第１のエクステンション領域を形成する工程と、
前記第２のゲート電極及び前記第２のオフセットスペーサをマスクとして用いて、イオン注入法により前記第２の不純物領域に第２導電型の第２のエクステンション領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２２】
前記第１、第２のエクステンション領域を形成した後、
前記第１、第２のゲート電極上を含む第１、第２の不純物領域上に第２の絶縁膜を形成する工程と、
前記第２のゲート電極上を含む前記第２の不純物領域上に形成された前記第２の絶縁膜のみに、前記第２の絶縁膜のエッチングレートを変化させる元素を導入する工程と、
前記第２の絶縁膜を異方性エッチング法により加工して、前記第１のゲート電極の側面方向の前記第１のオフセットスペーサ上に第１のゲート側壁膜を形成すると共に、前記第２のゲート電極の側面方向の前記第２のオフセットスペーサ上に、前記第１のゲート側壁膜の膜厚と異なる膜厚を有する第２のゲート側壁膜を形成する工程と、
前記第１のゲート電極、前記第１のオフセットスペーサ、及び第１のゲート側壁膜をマスクとして用いて、イオン注入法により前記第１の不純物領域に第１導電型の第１のソース／ドレイン領域を形成する工程と、
前記第２のゲート電極、前記第２のオフセットスペーサ、及び第２のゲート側壁膜をマスクとして用いて、イオン注入法により前記第２の不純物領域に第２導電型の第２のソース／ドレイン領域を形成する工程と、
をさらに具備することを特徴とする請求項２１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ゲート電極の側面に、オフセットスペーサあるいはゲート側壁膜が形成されたｎチャネルＭＯＳ型電界効果トランジスタ、及びｐチャネルＭＯＳ型電界効果トランジスタを有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来より、ＭＯＳ型電界効果トランジスタでは、そのゲート電極の側面に、オフセットスペーサあるいはゲート側壁膜が形成されたものが用いられている。ゲート電極の側面にオフセットスペーサあるいはゲート側壁膜を形成してＭＯＳ型電界効果トランジスタを構成する場合、図１０〜図１４に示すように、同一基板上のｎチャネルＭＯＳ型電界効果トランジスタ（以下、ｎＭＯＳＦＥＴと記す）、及びｐチャネルＭＯＳ型電界効果トランジスタ（以下、ｐＭＯＳＦＥＴと記す）の両方に対して同一のプロセスが用いられている。これらのプロセスを以下に述べる。
【０００３】
ゲート電極１０１Ａ、１０１Ｂを形成した後、オフセットスペーサとなる膜１０２を堆積する（図１０参照）。続いて、膜１０２を加工してゲート電極１０１Ａ、１０１Ｂの側面にオフセットスペーサ１０２Ａ、１０２Ｂを形成する（図１０、１１参照）。片方づつトランジスタ領域をレジスト膜で保護して不純物をイオン注入し、エクステンション領域１０３Ａ、１０３Ｂを形成する（図１２参照）。
【０００４】
次に、前記構造上にゲート側壁膜となる膜１０４を堆積する（図１３参照）。続いて、膜１０４を加工してゲート電極１０１Ａ、１０１Ｂの側面のオフセットスペーサ１０２Ａ、１０２Ｂ上にゲート側壁膜１０４Ａ、１０４Ｂを形成する。さらに、片方づつトランジスタ領域を保護して不純物をイオン注入し、ソース／ドレイン領域１０５Ａ、１０５Ｂを形成する（図１４参照）。
【０００５】
このような同一のプロセスを用いているため、ｎＭＯＳＦＥＴ、及びｐＭＯＳＦＥＴでは、同じ膜厚のオフセットスペーサ１０２Ａ、１０２Ｂあるいはゲート側壁膜１０４Ａ、１０４Ｂが形成されることになる。しかし、半導体装置の微細化が進む昨今においては、特に最適なオフセットスペーサの膜厚はｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴで異なることがわかっている。このため、同一のオフセットスペーサの膜厚で両者の特性を両立させることは困難な状況にある。
【０００６】
また、オフセットスペーサの膜厚としては同じでも、オフセットスペーサとなる膜の堆積からエッチングまでのプロセスを２回繰り返すことで、実効的なオフセットスペーサの膜厚を作り分けることは可能である。すなわち、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのゲート電極側面に第１のオフセットスペーサを形成した後、一方のＭＯＳＦＥＴにエクステンション領域を形成し、続いて第１のオフセットスペーサ上に第２のオフセットスペーサを形成した後、他方のＭＯＳＦＥＴにエクステンション領域を形成することにより、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとの間で、実効的なオフセットスペーサの膜厚を変更することができる（例えば、非特許文献１参照）。この場合の工程は以下のようになる。
【０００７】
ゲート電極１０１Ａ、１０１Ｂの側面に、第１のオフセットスペーサ１０２Ａ、１０２Ｂを形成する。続いて、一方のトランジスタ領域をレジスト膜１０６で保護して不純物をイオン注入し、他方のトランジスタ領域にエクステンション領域１０７を形成する（図１５参照）。
【０００８】
次に、レジスト膜１０６を剥離した前記構造上に、第２のオフセットスペーサとなる膜１０８を堆積する（図１６参照）。続いて、第２のオフセットスペーサとなる膜１０８を加工して、ゲート電極１０１Ａ、１０１Ｂの側面の第１のオフセットスペーサ１０２Ａ、１０２Ｂ上に、第２のオフセットスペーサ１０８Ａ、１０８Ｂを形成する。その後、１回目とは反対極性の他方のトランジスタ領域をレジスト膜で保護して不純物をイオン注入し、一方のトランジスタ領域にエクステンション領域１０９を形成する（図１７参照）。
【０００９】
【非特許文献１】
太田和伸、中岡弘明、「二重オフセットサイドウォールを用いた８０ｎｍＣＭＯＳＦＥＴの低ゲートリーク・高性能化」、ＳＥＭＩ  ＦＯＲＵＭ  ＪＡＰＡＮ  ２００２，  ＵＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｓｅｍｉｎａｒ，  Ｓｅｃｔｉｏｎ  ４，  ｐ．４２−４７
【００１０】
【発明が解決しようとする課題】
しかしながら、前記プロセスの場合、オフセットスペーサとなる膜の堆積を２回行う必要があるため、オフセットスペーサの膜厚のばらつきが増加しやすく、結果としてＭＯＳＦＥＴ特性のばらつきが大きくなりやすい。また、オフセットスペーサを形成するためのエッチングも２回行っているため、これらのエッチング時の基板表面のエッチング量（基板掘れ）が大きくなり、ドーズロスによるＭＯＳＦＥＴの特性劣化が大きくなるといった問題がある。さらに、先に不純物をイオン注入したＭＯＳＦＥＴには、本来不要なオフセットスペーサが形成されることになるため、半導体集積回路の微細化には不利である。
【００１１】
そこでこの発明は、前記課題に鑑みてなされたものであり、大幅な工程数の増加や、ＭＯＳＦＥＴの特性のばらつき増加あるいは特性劣化といった問題を伴わずに、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとで、オフセットスペーサの膜厚あるいはゲート側壁膜の膜厚を変更することができ、ＭＯＳＦＥＴの最適化が容易な半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記目的を達成するために、この発明の一実施形態の半導体装置は、第１導電型の半導体基板に形成された第２導電型の第１の不純物領域と、第１導電型の前記半導体基板に形成された第１導電型の第２の不純物領域と、前記第１の不純物領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第２の不純物領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第１のゲート電極の側面に形成された第１の側壁絶縁膜と、前記第２のゲート電極の側面に形成され、前記第１の側壁絶縁膜の膜厚と異なる膜厚を有する第２の側壁絶縁膜と、前記第１のゲート電極の側面方向の前記第１の側壁絶縁膜上に形成された第３の側壁絶縁膜と、前記第２のゲート電極の側面方向の前記第２の側壁絶縁膜上に形成され、前記第３の側壁絶縁膜の膜厚と異なる膜厚を有する第４の側壁絶縁膜とを具備することを特徴とする。
【００１３】
また、この発明の一実施形態の半導体装置の製造方法は、第１導電型の半導体基板内の第２導電型の第１の不純物領域上に第１のゲート電極を形成する工程と、前記半導体基板内の第１導電型の第２の不純物領域上に第２のゲート電極を形成する工程と、前記第１、第２のゲート電極上を含む第１、第２の不純物領域上に第１の絶縁膜を形成する工程と、前記第２のゲート電極上を含む前記第２の不純物領域上に形成された前記第１の絶縁膜のみに、前記第１の絶縁膜のエッチングレートを変化させる元素を導入する工程と、前記第１の絶縁膜を異方性エッチング法により加工して、前記第１のゲート電極の側面に第１の側壁絶縁膜を形成すると共に、前記第２のゲート電極の側面に、前記第１の側壁絶縁膜の膜厚と異なる膜厚を有する第２の側壁絶縁膜を形成する工程と、前記第１のゲート電極及び前記第１の側壁絶縁膜をマスクとして用いて、イオン注入法により前記第１の不純物領域に第１導電型の第３の不純物領域を形成する工程と、前記第２のゲート電極及び前記第２の側壁絶縁膜をマスクとして用いて、イオン注入法により前記第２の不純物領域に第２導電型の第４の不純物領域を形成する工程とを具備することを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１５】
［第１の実施の形態］
まず、この発明の実施の形態の半導体装置の構造について説明する。図１は、実施の形態の半導体装置の構造を示す断面図である。
【００１６】
図１に示すように、ｐ型半導体基板１１上には、ｎ型ウェル領域（ｎ型不純物半導体領域）１２及びｐ型ウェル領域（ｐ型不純物半導体領域）１３が形成されている。ｎ型ウェル領域１２とｐ型ウェル領域１３との間には素子分離絶縁膜１４が形成されている。
【００１７】
前記素子分離絶縁膜１４間の素子領域としてのｎ型ウェル領域１２には、ｐ型不純物半導体領域であるエクステンション領域１５が離間して形成され、さらにエクステンション領域１５の外側にはｐ型不純物半導体領域であるソース／ドレイン領域１６が形成されている。また、他の前記素子分離絶縁膜１４間の素子領域としてのｐ型ウェル領域１３には、ｎ型不純物半導体領域であるエクステンション領域１７が離間して形成され、さらにエクステンション領域１７の外側にはｎ型不純物半導体領域であるソース／ドレイン領域１８が形成されている。
【００１８】
前記ソース／ドレイン領域１６間のｎウェル領域１２上には、ゲート絶縁膜１９Ａが形成され、このゲート絶縁膜１９Ａ上にはゲート電極２０Ａが形成されている。ゲート電極２０Ａの側面には、オフセットスペーサ２１Ａが形成されている。さらに、ゲート電極２０Ａの側面方向のオフセットスペーサ２１Ａ上には、ゲート側壁膜２２Ａが形成されている。
【００１９】
また、前記ソース／ドレイン領域１８間のｐウェル領域１３上には、ゲート絶縁膜１９Ｂが形成され、このゲート絶縁膜１９Ｂ上にはゲート電極２０Ｂが形成されている。ゲート電極２０Ｂの側面には、前記オフセットスペーサ２１Ａが持つ膜厚と異なる膜厚を持つオフセットスペーサ２１Ｂが形成されている。さらに、ゲート電極２０Ｂの側面方向のオフセットスペーサ２１Ｂ上には、前記ゲート側壁膜２２Ａが持つ膜厚と異なる膜厚を持つゲート側壁膜２２Ｂが形成されている。
【００２０】
ここでは、オフセットスペーサ２１Ｂの膜厚は、オフセットスペーサ２１Ａの膜厚より薄い。例えば、オフセットスペーサ２１Ｂの半導体基板１１と接する部分の膜厚は６〜１０ｎｍ程度であり、オフセットスペーサ２１Ａの半導体基板１１と接する部分の膜厚は１２ｎｍ程度である。また、ゲート側壁膜２２Ｂの膜厚は、ゲート側壁膜２２Ａの膜厚より薄い。例えば、ゲート側壁膜２２Ａの半導体基板１１と接する部分の膜厚は７０ｎｍ程度であり、ゲート側壁膜２２Ｂの半導体基板１１と接する部分の膜厚はこれよりも薄い。
【００２１】
前記オフセットスペーサ２１Ａ、２１Ｂには、絶縁膜、例えばＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜あるいはシリコン窒化膜が用いられる。オフセットスペーサ２１Ｂは、オフセットスペーサ２１Ａが含有しない元素、詳しくはエッチングレートを速める元素を含んでいる。エッチングレートを速める元素とは、例えばヒ素（Ａｓ）、あるいはリン（Ｐ）、ホウ素（Ｂ）、インジウム（Ｉｎ）、炭素（Ｃ）、及びゲルマニウム（Ｇｅ）であり、オフセットスペーサ２１Ｂはこれら元素のうちの少なくともいずれかを含んでいる。
【００２２】
また、ゲート側壁膜２２Ａ、２２Ｂには、絶縁膜、例えばＴＥＯＳ膜、シリコン窒化膜、及びＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜から成る積層膜が用いられる。ゲート側壁膜２２Ｂは、ゲート側壁膜２２Ａが含有しない元素、詳しくはエッチングレートを速める元素を含んでいる。エッチングレートを速める元素とは、例えばヒ素（Ａｓ）、あるいはリン（Ｐ）、ホウ素（Ｂ）、インジウム（Ｉｎ）、炭素（Ｃ）、及びゲルマニウム（Ｇｅ）であり、ゲート側壁膜２２Ｂはこれら元素のうちの少なくともいずれかを含んでいる。
【００２３】
また、ゲート電極２０Ｂは、ゲート電極２０Ａが含有しない元素、例えばヒ素（Ａｓ）、リン（Ｐ）、ホウ素（Ｂ）、インジウム（Ｉｎ）、炭素（Ｃ）、及びゲルマニウム（Ｇｅ）のうちの少なくともいずれかを含んでいる。
【００２４】
このような構造により、ｎ型ウェル領域１２、エクステンション領域１５、ソース／ドレイン領域１６、ゲート絶縁膜１９Ａ、ゲート電極２０Ａ、オフセットスペーサ２１Ａ、及びゲート側壁膜２２Ａから、ｐＭＯＳＦＥＴが構成されている。また、ｐ型ウェル領域１３、エクステンション領域１７、ソース／ドレイン領域１８、ゲート絶縁膜１９Ｂ、ゲート電極２０Ｂ、オフセットスペーサ２１Ｂ、及びゲート側壁膜２２Ｂから、ｎＭＯＳＦＥＴが構成されている。
【００２５】
前記半導体装置では、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとで、オフセットスペーサの膜厚あるいはゲート側壁膜の膜厚を変更することができるので、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの特性を劣化させることなく最適化することができる。特に、オフセットスペーサの膜厚をｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとで異なる膜厚にすることができるので、オフセットスペーサの外側下に形成されるエクステンション領域の位置を制御できる。この結果、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの特性を最適化することができる。
【００２６】
さらに、従来不要に大きくしていたオフセットスペーサの膜厚及びゲート側壁膜の膜厚を薄くできるため、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが形成される半導体集積回路の更なる微細化が可能になる。
【００２７】
次に、この発明の実施の形態の前記半導体装置の製造方法について説明する。図２〜図９は、実施の形態の半導体装置の製造方法を示す各工程の断面図である。
【００２８】
図２に示すように、ｐ型半導体基板１１に、トレンチアイソレーション法あるいはＬＯＣＯＳ法などにより素子分離絶縁膜１４を形成し、素子領域を設定する。さらに、前記素子領域にイオン注入法により不純物を導入して、ｎ型ウェル領域１２、及びｐ型ウェル領域１３を形成する。続いて、図３に示すように、ゲート絶縁膜１９Ａ、１９Ｂを形成した後、ＣＶＤ法などによりゲート電極となる導電膜、例えばポリシリコン膜を堆積する。さらに、ＲＩＥ法などによりポリシリコンを加工してゲート電極２０Ａ、２０Ｂを形成する。
【００２９】
次に、図３に示した構造上に、図４に示すように、オフセットスペーサとなる絶縁膜２１、例えばＴＥＯＳ膜あるいはシリコン窒化膜をＬＰＣＶＤ法などにより膜厚９．５ｎｍ程度形成する。
【００３０】
続いて、形成するｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのうち、一方の素子領域を保護膜で覆い、他方の素子領域は開口した状態で、不純物元素、例えばヒ素（Ａｓ）あるいはリン（Ｐ）、ホウ素（Ｂ）、インジウム（Ｉｎ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）の少なくともいずれかを絶縁膜２１に導入する。
【００３１】
ここでは、図５に示すように、ｐＭＯＳＦＥＴの素子領域をレジスト膜２３で覆い、ｎＭＯＳＦＥＴの素子領域は開口した状態で、イオン注入法により不純物元素２４、例えばヒ素（Ａｓ）あるいはリン（Ｐ）、ホウ素（Ｂ）、インジウム（Ｉｎ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）の少なくともいずれかを絶縁膜２１に導入する。このときのイオン注入条件は次の通りである。ホウ素の場合は、加速電圧５ｋｅＶ、ドーズ量１．０×１０１５ｃｍ−２、またヒ素の場合は、加速電圧５０ｋｅＶ、ドーズ量１．０×１０１５ｃｍ−２、リンの場合は、加速電圧１５ｋｅＶ、ドーズ量１．０×１０１５ｃｍ−２でそれぞれイオン注入される。このイオン注入により、ｎＭＯＳＦＥＴの素子領域上の不純物元素２４が導入された絶縁膜２１はエッチングレートが速くなる。
【００３２】
その後、レジスト膜２３を剥離し、ＲＩＥ法などの異方性エッチングにより前記絶縁膜２１を加工する。これにより、図６に示すように、ｐＭＯＳＦＥＴのゲート電極２０Ａの側面にオフセットスペーサ２１Ａを形成するとともに、ｎＭＯＳＦＥＴのゲート電極２０Ｂの側面に、前記オフセットスペーサ２１Ａより膜厚が薄いオフセットスペーサ２１Ｂを形成する。ｎＭＯＳＦＥＴの素子領域上の絶縁膜２１は、ｐＭＯＳＦＥＴの素子領域上の絶縁膜２１よりエッチングレートが速いため、オフセットスペーサ２１Ｂの膜厚はオフセットスペーサ２１Ａの膜厚より薄くなる。前述したように例えば、オフセットスペーサ２１Ｂの半導体基板１１と接する部分の膜厚は６〜１０ｎｍ程度に設定し、オフセットスペーサ２１Ａの半導体基板１１と接する部分の膜厚は１２ｎｍ程度に設定する。
【００３３】
このように、一方のトランジスタ形成領域上のオフセットスペーサとなる絶縁膜のみにエッチングレートを変化させる不純物元素を導入することにより、１回のオフセットスペーサ形成用絶縁膜の堆積及びエッチングの工程にて、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのゲート電極の側面に膜厚の異なるオフセットスペーサを形成することができる。
【００３４】
その後、ｎＭＯＳＦＥＴの素子領域をレジスト膜にて保護し、ゲート電極２０Ａ及びオフセットスペーサ２１Ａをマスクとして用いて、図７に示すように、ｎウェル領域１２の表面領域に不純物をイオン注入して、ｐＭＯＳＦＥＴのゲート絶縁膜１９Ａ下に形成されるチャネル領域を挟むエクステンション領域（ｐ型不純物半導体領域）１５を形成する。同様に、ｐＭＯＳＦＥＴの素子領域をレジスト膜にて保護し、ゲート電極２０Ｂ及びオフセットスペーサ２１Ｂをマスクとして用いて、ｐウェル領域１３の表面領域に不純物をイオン注入して、ｎＭＯＳＦＥＴのゲート絶縁膜１９Ｂ下に形成されるチャネル領域を挟むエクステンション領域（ｎ型不純物半導体領域）１７を形成する。
【００３５】
続いて、図７に示した構造上に、図８に示すように、ゲート側壁膜となる絶縁膜２２、例えばＴＥＯＳ膜、シリコン窒化膜、ＢＳＧ膜から成る積層膜をＬＰＣＶＤ法などにより膜厚６４ｎｍ程度形成する。
【００３６】
さらに、形成するｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのうち、一方の素子領域を保護膜で覆い、他方の素子領域は開口した状態で、不純物元素、例えばヒ素（Ａｓ）あるいはリン（Ｐ）、ホウ素（Ｂ）、インジウム（Ｉｎ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）の少なくともいずれかを絶縁膜２２に導入する。
【００３７】
ここでは、図９に示すように、ｐＭＯＳＦＥＴの素子領域をレジスト膜２５で覆い、ｎＭＯＳＦＥＴの素子領域は開口した状態で、イオン注入法により不純物元素２６、例えばヒ素（Ａｓ）あるいはリン（Ｐ）、ホウ素（Ｂ）、インジウム（Ｉｎ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）の少なくともいずれかを絶縁膜２２に導入する。このイオン注入により、ｎＭＯＳＦＥＴの素子領域上の不純物元素２６が導入された絶縁膜２２はエッチングレートが速くなる。
【００３８】
その後、レジスト膜２５を剥離し、ＲＩＥ法などの異方性エッチングにより前記絶縁膜２２を加工する。これにより、図１に示すように、ｐＭＯＳＦＥＴのゲート電極２０Ａの側面方向のオフセットスペーサ２１Ａ上にゲート側壁膜２２Ａを形成するとともに、ｎＭＯＳＦＥＴのゲート電極２０Ｂの側面方向のオフセットスペーサ２１Ｂ上にゲート側壁膜２２Ｂを形成する。ｎＭＯＳＦＥＴの素子領域上の絶縁膜２２は、ｐＭＯＳＦＥＴの素子領域上の絶縁膜２２よりエッチングレートが速いため、ゲート側壁膜２２Ｂの膜厚はゲート側壁膜２２Ａの膜厚より薄くなる。前述したように例えば、ゲート側壁膜２２Ａの半導体基板１１と接する部分の膜厚は７０ｎｍ程度であり、ゲート側壁膜２２Ｂの半導体基板１１と接する部分の膜厚はこれよりも薄い。
【００３９】
このように、一方のトランジスタ形成領域上のゲート側壁膜となる絶縁膜のみにエッチングレートを変化させる不純物元素を導入することにより、１回のゲート側壁膜形成用絶縁膜の堆積及びエッチングの工程にて、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのゲート電極の側面上に膜厚の異なるゲート側壁膜を形成することができる。
【００４０】
その後、ｎＭＯＳＦＥＴの素子領域をレジスト膜にて保護し、ゲート電極２０Ａ、オフセットスペーサ２１Ａ、及びゲート側壁膜２２Ａをマスクとして用いて、ｎウェル領域１２の表面領域に不純物をイオン注入して、ｐＭＯＳＦＥＴのゲート絶縁膜１９Ａ下に形成されるチャネル領域を挟むエクステンション領域１５の外側に、ソース／ドレイン領域（ｐ型不純物半導体領域）１６を形成する。同様に、ｐＭＯＳＦＥＴの素子領域をレジスト膜にて保護し、ゲート電極２０Ｂ、オフセットスペーサ２１Ｂ、及びゲート側壁膜２２Ｂをマスクとして用いて、ｐウェル領域１３の表面領域に不純物をイオン注入して、ｎＭＯＳＦＥＴのゲート絶縁膜１９Ｂ下に形成されるチャネル領域を挟むエクステンション領域１７の外側にソース／ドレイン領域（ｎ型不純物半導体領域）１８を形成する。
【００４１】
以上の工程により、図１に示した実施の形態の半導体装置が製造される。
【００４２】
前述した製造工程では、オフセットスペーサとなる絶縁膜２１の堆積、及びオフセットスペーサを形成するための絶縁膜２１のエッチングを、それぞれ１回づつしか行わないので、これらを複数回行う場合に比べてオフセットスペーサの膜厚のばらつきを小さくできる。これにより、オフセットスペーサの膜厚のばらつきに起因するオフセットスペーサをマスクとして形成されるエクステンション領域の位置のばらつきを小さくでき、ＭＯＳ型電界効果トランジスタの特性のばらつきを低減することができる。さらに、オフセットスペーサの膜厚を、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとで異なる膜厚にすることができるので、オフセットスペーサの外側下に配置されるエクステンション領域を最適な位置に形成することができる。これにより、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの特性を最適化することができる。
【００４３】
また、オフセットスペーサを形成するための絶縁膜２１のエッチングにおいて、エッチング時の基板掘れに起因するドーズロスによる素子の特性劣化を低減できる。すなわち、前記エッチング時において、エクステンション領域及びソース／ドレイン領域が形成されるべき半導体基板の表面領域がエッチングされるのを低減できるため、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの特性劣化を抑制できる。
【００４４】
以上説明したように実施の形態の半導体装置の製造方法によれば、大幅な工程数の増加や、オフセットスペーサの膜厚のばらつき増加によるＭＯＳＦＥＴの特性のばらつき増加、あるいはオフセットスペーサを形成するために堆積膜をエッチングする際の基板のエッチング量増加によるＭＯＳＦＥＴの特性劣化といった問題を伴わずに、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとで、それぞれが持つオフセットスペーサの膜厚あるいはゲート側壁膜の膜厚を変更することができる。これにより、ＭＯＳＦＥＴの特性の最適化が容易となる。さらに、従来不要に大きくしていたオフセットスペーサの膜厚及びゲート側壁膜の膜厚を小さくできるため、半導体集積回路の更なる微細化が可能になる。
【００４５】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００４６】
【発明の効果】
以上述べたようにこの発明によれば、大幅な工程数の増加や、ＭＯＳＦＥＴの特性のばらつき増加あるいは特性劣化といった問題を伴わずに、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとで、オフセットスペーサの膜厚あるいはゲート側壁膜の膜厚を変更することができ、ＭＯＳＦＥＴの最適化が容易な半導体装置及びその製造方法を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の実施の形態の半導体装置の構造を示す断面図である。
【図２】この発明の実施の形態の半導体装置の製造方法を示す第１工程の断面図である
【図３】この発明の実施の形態の半導体装置の製造方法を示す第２工程の断面図である
【図４】この発明の実施の形態の半導体装置の製造方法を示す第３工程の断面図である
【図５】この発明の実施の形態の半導体装置の製造方法を示す第４工程の断面図である
【図６】この発明の実施の形態の半導体装置の製造方法を示す第５工程の断面図である
【図７】この発明の実施の形態の半導体装置の製造方法を示す第６工程の断面図である
【図８】この発明の実施の形態の半導体装置の製造方法を示す第７工程の断面図である
【図９】この発明の実施の形態の半導体装置の製造方法を示す第８工程の断面図である
【図１０】従来の半導体装置の製造方法を示す第１工程の断面図である。
【図１１】従来の半導体装置の製造方法を示す第２工程の断面図である。
【図１２】従来の半導体装置の製造方法を示す第３工程の断面図である。
【図１３】従来の半導体装置の製造方法を示す第４工程の断面図である。
【図１４】従来の半導体装置の製造方法を示す第５工程の断面図である。
【図１５】従来の他の半導体装置の製造方法を示す第１工程の断面図である。
【図１６】従来の前記他の半導体装置の製造方法を示す第２工程の断面図である。
【図１７】従来の前記他の半導体装置の製造方法を示す第３工程の断面図である。
【符号の説明】
１１…ｐ型半導体基板、１２…ｎ型ウェル領域、１３…ｐ型ウェル領域、１４…素子分離絶縁膜、１５…エクステンション領域、１６…ソース／ドレイン領域、１７…エクステンション領域、１８…ソース／ドレイン領域、１９Ａ…ゲート絶縁膜、１９Ｂ…ゲート絶縁膜、２０Ａ…ゲート電極、２０Ｂ…ゲート電極、２１…絶縁膜、２１Ａ…オフセットスペーサ、２１Ｂ…オフセットスペーサ、２２…絶縁膜、２２Ａ…ゲート側壁膜、２２Ｂ…ゲート側壁膜、２３…レジスト膜、２４…不純物元素、２５…レジスト膜、２６…不純物元素。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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