(57)【要約】【課題】パワーダウン脱出速度とパワー節約モードを選択することができる半導体集積回路、メモリ装置及びその選択方法を提供する。【解決手段】メモリ装置はパワーダウン命令に応答してパワーダウン信号を発生する命令デコーダと、パワーダウン脱出情報を貯蔵するモードレジスタと、外部クロック信号に同期される内部クロック信号を発生するＤＬＬまたはＰＬＬ回路のようなクロック同期化回路と、ＤＬＬまたはＰＬＬ回路を制御する制御部とを含む。メモリ装置のパワーダウン脱出時に、パワーダウン脱出情報は早いウェークアップ時間と遅いウェークアップ時間を選択することができる。【選択図】　　　図４
2004047066.tif 000002
【特許請求の範囲】
【請求項１】
行及び列に配列された複数のメモリセルを有するメモリを制御するメモリ制御回路において、
アドレスフィールドをデコーディングして前記メモリのアドレッシングのためのデコーディングされたアドレスを出力する少なくとも一つのアドレスデコーダと、
前記アドレスフィールドに基づいて、多数のパワーダウン脱出モードを含む前記メモリ装置の多数の動作モードのうち少なくとも一つを特定するために使用されるモードレジスタセット（ＭＲＳ）データを貯蔵するモードレジスタとを具備することを特徴とするメモリ制御回路。
【請求項２】
前記メモリ制御回路は、
前記メモリをクロッキングするために、外部クロック信号と同期される内部クロック信号を発生するクロック発生部と、
パワーダウン命令に基づいて、前記クロック発生部に前記外部クロック信号の出力を選択的にイネーブルさせるために、前記外部クロック信号と前記パワーダウン命令を直接的にまたは間接的に受信するクロック発生部イネーブル回路とをさらに具備することを特徴とする請求項１に記載のメモリ制御回路。
【請求項３】
前記クロック発生部イネーブル回路は、
前記パワーダウン脱出モードのうち少なくとも一つを選択するパワーダウン脱出モード選択信号を受信して選択的に前記パワーダウン命令をイネーブルさせることを特徴とする請求項２に記載のメモリ制御回路。
【請求項４】
前記多数のパワーダウン脱出モードは
遅いウェークアップ脱出モードと早いウェークアップ脱出モードとを含むことを特徴とする請求項２に記載のメモリ制御回路。
【請求項５】
前記メモリ装置は、
前記遅いウェークアップ脱出モードの受信の後に、第１クロックサイクル数内に、そして前記早いウェークアップ脱出モードの受信の後に、前記第１クロックサイクル数より少ない第２クロックサイクル数内に正常モードで動作することを特徴とする請求項４に記載のメモリ制御回路。
【請求項６】
前記第１クロックサイクル数は少なくとも５であり、前記第２クロックサイクル数は少なくとも２であることを特徴とする請求項５に記載のメモリ制御回路。
【請求項７】
前記クロック発生部イネーブル回路は、
前記パワーダウン脱出モード選択信号を受信して前記メモリセル以外の他の回路をパワーダウンさせる付加パワーダウン信号を発生することを特徴とする請求項２に記載のメモリ制御回路。
【請求項８】
前記メモリセル以外の他の回路は、
少なくともクロック発生部の部分を含むことを特徴とする請求項７に記載のメモリ制御回路。
【請求項９】
前記アドレスフィールドはＡ０乃至Ａ１２を含み、
前記パワーダウン脱出モード選択信号はＡ８乃至Ａ１２アドレスフィールド内のいずれか一つであることを特徴とする請求項３に記載のメモリ制御回路。
【請求項１０】
前記メモリ装置は、
ＳＤＲＡＭであることを特徴とする請求項１に記載のメモリ制御回路。
【請求項１１】
前記メモリ装置は、
ＤＤＲ　ＳＤＲＡＭであることを特徴とする請求項１に記載のメモリ制御回路。
【請求項１２】
前記クロック発生部は、
位相同期回路（ＰＬＬ）であることを特徴とする請求項２に記載のメモリ制御回路。
【請求項１３】
前記クロック発生部は、
遅延同期回路（ＤＬＬ）であることを特徴とする請求項２に記載のメモリ制御回路。
【請求項１４】
前記クロック発生部は、
デューティサイクル補正回路（ＤＣＣ）であることを特徴とする請求項２に記載のメモリ制御回路。
【請求項１５】
前記アドレスフィールドと前記パワーダウン命令は、
メモリコントローラから提供されることを特徴とする請求項２に記載のメモリ制御回路。
【請求項１６】
行及び列に配列されるメモリセルのアレイを有するメモリ装置を制御するメモリ制御システムにおいて、
アドレスフィールドをデコーディングして前記メモリ装置をアドレッシングするデコーディングされたアドレスを出力する少なくとも一つのアドレスデコーダと、
前記アドレスフィールドに基づいて多数のパワーダウン脱出モードを含む前記メモリ装置の多数の動作モードのうち少なくとも一つを特定するモードレジスタセット（ＭＲＳ）データを貯蔵するモードレジスタと、
前記アドレスフィールド及び前記モードレジスタセット（ＭＲＳ）データを発生する信号を提供するメモリコントローラとを具備することを特徴とするメモリ制御システム。
【請求項１７】
前記メモリ制御システムは、
前記メモリ装置をクロッキングさせるために、外部クロック信号と同期される内部クロック信号を発生するクロック発生部と、
パワーダウン命令に基づいて前記クロック発生部に前記外部クロック信号の出力を選択的にイネーブルさせるために、前記外部クロック信号と前記パワーダウン命令を直接的にまたは間接的に受信するクロック発生部イネーブル回路とをさらに具備することを特徴とする請求項１６に記載のメモリ制御システム。
【請求項１８】
前記クロック発生部イネーブル回路は、
前記パワーダウン脱出モードのうち少なくとも一つを選択するパワーダウン脱出モード選択信号を受信して選択的に前記パワーダウン命令をイネーブルさせることを特徴とする請求項１７に記載のメモリ制御システム。
【請求項１９】
行及び列に配列されたメモリセルのアレイを有するメモリ装置のメモリ制御回路において、
アドレスフィールドをデコーディングして前記メモリ装置をアドレッシングするデコーディングされたアドレスを出力する少なくとも一つのアドレスデコーダと、
前記アドレスフィールドに基づいて、　多数のパワーダウン脱出モードを含む前記メモリ装置の多数の動作モードのうち少なくとも一つを特定する信号を受信するロジック回路とを有することを特徴とするメモリ制御回路。
【請求項２０】
前記メモリ制御回路は、
前記メモリ装置をクロッキングさせるために、外部クロック信号と同期される内部クロック信号を発生するクロック発生部と、
パワーダウン命令に基づいて、前記クロック発生部に前記外部クロック信号の出力を選択的にイネーブルさせるために、前記外部クロック信号と前記パワーダウン命令を直接的にまたは間接的に受信するクロック発生部イネーブル回路とをさらに具備することを特徴とする請求項１９に記載のメモリ制御回路。
【請求項２１】
前記クロック発生部イネーブル回路は、
前記パワーダウン脱出モードのうち少なくとも一つを選択するパワーダウン脱出モード選択信号を受信して選択的に前記パワーダウン命令をイネーブルさせることを特徴とする請求項２０に記載のメモリ制御回路。
【請求項２２】
行及び列に配列されたメモリセルのアレイを有するメモリ装置の制御方法において、
アドレスフィールドをデコーディングし、前記メモリ装置をアドレッシングするデコーディングされたアドレスを出力する段階と、
前記アドレスフィールドに基づいて、多数のパワーダウン脱出モードを含む前記メモリ装置の多数の動作モードのうち少なくとも一つを特定するのに使用されるモードレジスタセット（ＭＲＳ）データを貯蔵する段階とを具備することを特徴とするメモリ装置制御方法。
【請求項２３】
前記メモリ装置制御方法は、
前記メモリ装置をクロッキングするために、クロック発生部を通じて外部クロック信号と同期される内部クロック信号を発生する段階と、
パワーダウン命令と前記多数のパワーダウン脱出モードのうち一つのモードに基づいて、前記クロック発生部をディセーブルさせる段階とをさらに具備することを特徴とする請求項２２に記載のメモリ装置制御方法。
【請求項２４】
前記メモリ装置制御方法は、
前記多数のパワーダウン脱出モードのうち一つのモードを選択するパワーダウン脱出モード選択信号を前記アドレスフィールドのいずれか一つのビットに割り当てる段階をさらに具備することを特徴とする請求項２２に記載のメモリ装置制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置を制御する装置及び方法に関するものであり、特に、パワーダウン脱出モードでメモリの動作を制御し、そのメモリを制御する回路を有するメモリ装置とその方法に関するものである。
【０００２】
【従来の技術】
【特許文献１】
米国特許番号第５６１４８５５号
【０００３】
半導体メモリ装置の動作速度と容量が次第に増加することによって、クロック同期部のようなメモリ制御回路をメモリ装置に編入する方案が使われる。　クロック同期部はシステムクロックのような外部クロック信号に同期される内部クロック信号を発生するために使われる。内部クロック信号はＳＤＲＡＭやＤＤＲ−ＳＤＲＡＭのようなメモリ装置を同期的に駆動するのに使われる。クロック同期部は位相同期ループ（ＰＬＬ）、遅延同期ループ（ＤＬＬ）、及びデューティサイクル補正回路（ｄｕｔｙ−ｃｙｃｌｅ　ｃｏｒｒｅｃｔｉｏｎ　ｃｉｒｃｕｉｔ）などである。
【０００４】
ＰＬＬ回路は一般的に位相検出部、チャージポンプ、ループフィルタ、及び電圧制御オシレータ（以下“ＶＣＯ”という）を含む。位相検出部は外部クロック信号と内部クロック信号（ＶＣＯの出力）の位相を比較し、その位相差によってアップ（ＵＰ）またはダウン（ＤＯＷＮ）信号を発生し、アップまたはダウン信号をループフィルタに伝送する。チャージポンプはアップまたはダウン信号によって一定出力電圧を発生してループフィルタに伝送する。ループフィルタはチャージポンプの出力電圧をフィルタリングしてＶＣＯを調節するための制御電圧を発生させる。ＶＣＯは制御電圧を入力して、これに比例する所定の周波数を出力する。結果的に、ＰＬＬ回路は内部クロック信号と外部クロック信号の位相を同期化させるために出力周波数を入力周波数と同期化させる。
【０００５】
ＤＬＬ回路で、外部クロック信号と内部クロック信号を同期化させる時に、ＤＬＬ回路は外部クロック信号の位相を遅延させる。ＤＬＬ回路は普通ＤＲＡＭに使われる。一つの例示的なＤＬＬ回路が特許文献１に記載されている。他の例のＤＬＬ回路はクロック信号が通過する遅延ラインの長さを変化させる。遅延ライン変化は荒い遅延チェーンと微細の遅延チェーンを選択的に活性化させるタッピングポイントを利用して実現する。位相検出部は位相差を検出するために、遅延ラインに連結される。
【０００６】
他の位相またはデューティサイクル補正（ＤＣＣ）回路は内部クロック信号と外部クロック信号の位相遅延値を貯蔵したレジスタの形態に実現される。位相遅延値はパワーダウン時に貯蔵され、内部クロック信号と外部クロック信号をロッキングするパワーダウン脱出の後にアップデータになる。上述のクロック同期回路で、クロック同期化回路とドライババッファの動作は多くの電力を消費するＳＤＲＡＭの内部回路にクロック信号をファンアウトさせるために必要である。
【０００７】
ＳＤＲＡＭは使われない時に、電力を節約するためにパワーダウンモードに進入する。図１乃至図３は従来のメモリ装置、モードレジスタ及びパワーダウン回路を示す。
【０００８】
図１は図２のメモリ装置に使用されるモードレジスタ（ＭＲＳ）を示す図である。ＭＲＳはＳＤＲＡＭの動作モードを調節するための情報（例えば、バーストの長さＢＬ、バーストタイプＢＴ、カスレイタンシ及びテストモード）が貯蔵されたＡ０〜Ａ１２アドレスフィールドを有する。この情報は中央処理装置（ＣＰＵ）から発して他のモードに動作させるためにメモリ装置に指示する。一般的に、バーストの長さ、バーストタイプ、カスレイタンシー、及びテストモードはＡ０〜Ａ２フィールド、　Ａ３フィールド、Ａ４〜Ａ６フィールド、そしてＡ７フィールドを各々使用する。Ａ８〜Ａ１２フィールドは将来の使用のために確保され、通常はノーマル動作の間“０”にセッティングされる。
【０００９】
図２は従来のメモリ装置１０を示し、メモリセルのアレイを有するメモリコア１００と、図１に示したアドレスフィールドと動作モード情報を有するモードレジスタ２５０、アドレスバッファ及びデコーダ２７０、２８０、内部クロックＩＣＬＫを発生するＤＬＬ回路２３０、ＤＬＬイネーブル回路２２０、クロックバッファ２１０、アドレスバッファ２６０、データバッファ２９０並びにコマンドバッファ及びデコーダ２４０を含む。ＣＰＵまたはメモリコントローラからの命令はコマンドバッファ及びデコーダ２４０に受信される。命令は処理されてメモリコア１００をアクセスするモードレジスタ２５０のような関連構成要素に分配される。外部クロックＥＣＬＫはクロックバッファ２１０に受信され、バッファされたクロックＥＣＬＫ１はＤＬＬイネーブル回路２２０を通じてＤＬＬ回路２３０に入力される。
【００１０】
ＤＬＬ回路２３０はメモリコア１００を駆動するための内部クロックＩＣＬＫを発生する。メモリコア１００は該メモリコア１００内のメモリセルがアクセスされない時に、電力を節約するパワーダウンまたはスタンバイモードに置かれる。コマンドバッファ及びデコーダ２４０から発生するパワーダウン命令ＰＷＤＮはメモリ装置をパワーダウンモードへ進入またはパワーダウンモードから脱出させるために使用され、図３の回路によって実現される。図３に示すように、外部クロックＥＣＬＫはクロックバッファ２１０を通じてバッファリングされ、ゲート２２４を通じてＤＬＬ回路２３０に伝達され、その結果、外部クロック信号ＥＣＬＫに同期した内部クロックＩＣＬＫがメモリ装置を駆動するために発生する。パワーダウンモードに進入するアクティブ命令の時に、パワーダウン信号ＰＷＤＮのロジック“１”でロジックゲート２２４がディセーブルされると、ＤＬＬ回路２３０の出力である内部クロックＩＣＬＫは非活性化され、メモリ装置はパワーダウンモードに置かれる。メモリコア１００はクロック信号なしに動作しないので、メモリ装置がパワーダウンモードにあると、消費電力が節約される。
【００１１】
先の図１乃至図３の従来のメモリ装置とパワーダウンモード動作において、内部クロックＩＣＬＫがＤＬＬイネーブル回路２２０のバッファされたクロックＥＣＬＫ１のディセーブルによって非活性化されても、ＤＬＬ回路２３０はターンオフされない。電力消費をさらに減らそうとしたら、ＤＬＬ回路２３０をターンオフさせなければならない。このようなＤＬＬ回路の説明は、他のクロック同期回路例えば、ＰＬＬ回路とデューティサイクル補正回路に適用することができる。先の説明のように、ＤＬＬ回路とＰＬＬ回路は位相検出部、チャージポンプ及びＶＣ０など多数の構成要素を含む。クロック同期回路をターンオフさせることは相当の電力消費を減らすことができることを意味する。ところが、ＰＬＬ　回路またはＤＬＬ回路をターンオフさせると、内部クロックと外部クロックの位相をロッキングさせ、同期化させるまで所定の時間がかかる。一般的に、内部クロックを外部クロックに同期化させるには、約６クロックサイクルが必要である。だから、電力節約とパワーダウンモードからの脱出またはウェークアップの間に一長一短が存在する。
【００１２】
パワーダウンモードからのウェークアップまたは脱出はパワーダウンまたはスタンバイモードにあるデバイスをノーマル動作モードに戻す。パワーダウン脱出命令の後に、デバイスがノーマル動作を適切に実行することができるまで一定の時間がかかる。ノーマル動作とは、アクティブ命令による動作、読み出し命令による動作、書き込み命令による動作などを意味する。
【００１３】
したがって、電力節約モードを多様に選択することができるメモリ装置が要求される。
【００１４】
【発明が解決しようとする課題】
本発明の目的はパワー節約モードを多様に選択することができるメモリ装置を提供することにある。
【００１５】
【課題を解決するための手段】
上述の目的を達成するために、本発明は行及び列に配列された複数のメモリセルを有するメモリを制御するメモリ制御回路において、　アドレスフィールドをデコーディングしてメモリのアドレッシングのためのデコーディングされたアドレスを出力する少なくとも一つのアドレスデコーダと、アドレスフィールドに基づいて多数のパワーダウン脱出モードを含む前記メモリ装置の多数の動作モードのうち少なくとも一つを特定するために使用されるモードレジスタセット（ＭＲＳ）データを貯蔵するモードレジスタとを含む。
【００１６】
望ましくは、メモリ制御回路はメモリをクロッキングするために外部クロック信号と同期される内部クロック信号を発生するクロック発生部と、パワーダウン命令に基づいてクロック発生部に外部クロック信号の出力を選択的にイネーブルさせるために、外部クロック信号とパワーダウン命令を直接的にまたは間接的に受信するイネーブル回路発生部をさらに含む。クロック発生部イネーブル回路はパワーダウン脱出モードのうち少なくとも一つを選択するパワーダウン脱出モード選択信号を受信して選択的にパワーダウン命令をイネーブルさせる。
【００１７】
多数のパワーダウン脱出モードは遅いウェークアップ脱出モードと早いウェークアップ脱出モードとを含む。メモリ装置は遅いウェークアップ脱出モードの受信の後に、第１　クロックサイクル数内に、　そして早いウェークアップ脱出モードの受信の後に、第１クロックサイクル数より少ない第２クロックサイクル数内に正常モードに動作する。望ましくは、第１クロックサイクル数は少なくとも５であり、第２クロックサイクル数は少なくとも２である。
【００１８】
クロック発生部イネーブル回路はパワーダウン脱出モード選択信号を受信してメモリセル以外の他の回路をパワーダウンさせる付加パワーダウン信号を発生する。メモリセル以外の他の回路は少なくともクロック発生部の部分を含む。アドレスフィールドはＡ０乃至Ａ１２を含み、パワーダウン脱出モード選択信号はＡ８乃至Ａ１２アドレスフィールド内のいずれか一つである。
【００１９】
メモリ装置はＳＤＲＡＭまたはＤＤＲ　ＳＤＲＡＭである。クロック発生部は位相同期回路（ＰＬＬ）、遅延同期回路（ＤＬＬ）またはデューティサイクル補正回路（ＤＣＣ）である。アドレスフィールドとパワーダウン命令はメモリコントローラから提供される。
【００２０】
また、本発明は行及び列に配列されるメモリセルのアレイを有するメモリ装置を制御するメモリ制御システムにおいて、　アドレスフィールドをデコーディングしてメモリ装置をアドレッシングするデコーディングされたアドレスを出力する少なくとも一つのアドレスデコーダと、アドレスフィールドに基づいて多数のパワーダウン脱出モードを含むメモリ装置の多数の動作モードのうち少なくとも一つを特定するモードレジスタセット（ＭＲＳ）データを貯蔵するモードレジスタと、アドレスフィールド及び前記モードレジスタセット（ＭＲＳ）データを発生する信号を提供するメモリコントローラとを含む。メモリ制御システムはメモリ装置をクロッキングさせるために、外部クロック信号と同期される内部クロック信号を発生するクロック発生部と、パワーダウン命令に基づいてクロック発生部に外部クロック信号の出力を選択的にイネーブルさせるために、外部クロック信号とパワーダウン命令を直接的にまたは間接的に受信するクロック発生部イネーブル回路とをさらに含む。
【００２１】
クロック発生部イネーブル回路はパワーダウン脱出モードのうち少なくとも一つを選択するパワーダウン脱出モード選択信号を受信して選択的にパワーダウン命令をイネーブルさせる。
【００２２】
さらに、本発明は行及び列に配列されたメモリセルのアレイを有するメモリ装置のメモリ制御回路において、アドレスフィールドをデコーディングしてメモリ装置をアドレッシングするデコーディングされたアドレスを出力する少なくとも一つのアドレスデコーダと、アドレスフィールドに基づいて多数のパワーダウン脱出モードを含むメモリ装置の多数の動作モードのうち少なくとも一つを特定する信号を受信するロジック回路とを含む。
【００２３】
メモリ制御回路はメモリ装置をクロッキングさせるために、外部クロック信号と同期される内部クロック信号を発生するクロック発生部と、パワーダウン命令に基づいてクロック発生部に外部クロック信号の出力を選択的にイネーブルさせるために、外部クロック信号とパワーダウン命令を直接的にまたは間接的に受信するクロック発生部イネーブル回路とをさらに含む。イネーブル回路発生部はパワーダウン脱出モードのうち少なくとも一つを選択するパワーダウン脱出モード選択信号を受信して選択的にパワーダウン命令をイネーブルさせる。
【００２４】
本発明は行及び列に配列されたメモリセルのアレイを有するメモリ装置の制御方法において、アドレスフィールドをデコーディングして前記メモリ装置をアドレッシングするデコーディングされたアドレスを出力する段階と、アドレスフィールドに基づいて多数のパワーダウン脱出モードを含むメモリ装置の多数の動作モードのうち少なくとも一つを特定するのに使用されるモードレジスタセット（ＭＲＳ）データを貯蔵する段階とを含む。
【００２５】
メモリ装置制御方法はメモリ装置をクロッキングするために、クロック発生部を通じて外部クロック信号と同期される内部クロック信号を発生する段階と、パワーダウン命令と多数のパワーダウン脱出モードのうち一つのモードに基づいてクロック発生部をディセーブルさせる段階とをさらに含む。
【００２６】
メモリ装置制御方法は多数のパワーダウン脱出モードのうち一つのモードを選択するパワーダウン脱出モード選択信号をアドレスフィールドのいずれか一つのビットに割り当てる段階をさらに含む。望ましくは、いずれか一つのビットはＡ０乃至Ａ１２アドレスフィールドのＡ８乃至Ａ１２（ＲＦＵフィールド）のうちいずれか一つである。
【００２７】
【発明の実施の形態】
本発明の実施形態によると、メモリ装置がパワーダウンモードからノーマルモードに脱出する時に、メモリ装置のウェークアップ時間と電力消費を選択することができる。ノーマルモードとは、アクティブ命令、読み出し命令または書き込み命令の状態にあることを意味する。ウェークアップ時間と電力消費の選択は、モードレジスタ（ＭＲＳ）に貯蔵されたパワーダウン脱出情報に基づく。ＳＤＲＡＭが携帯用製品等に使われて電力節約が要求されると、遅いウェークアップと電力節約モードが選択される。ＳＤＲＡＭが高性能コンピュータシステムに使用されると、高速ウェークアップが要求されるので、早いウェークアップパワーダウン脱出モードが選択される。
【００２８】
図４は本発明の一実施形態によるメモリ装置を示す図である。メモリ装置１０は行及び列にメモリセルが配列されるＤＲＡＭであるメモリコア１００を有する。望ましくは、ＤＲＡＭはＳＤＲＡＭまたはＤＤＲ　ＳＤＲＡＭである。列アドレスバッファ及びデコーダ２７０と行アドレスバッファ及びデコーダ２８０はメモリの読み出し／書き込み動作の間、列アドレスと行アドレスを提供する。メモリコア１００へのデータはデータバッファ２９０を通じて入力され、アドレスバッファ２６０はアドレスフィールド、例えばＡ０〜Ａ１２を受信した後に、そのアドレスを列アドレスバッファ及びデコーダ２７０、行アドレスバッファ及びデコーダ２８０、及びモードレジスタ３５０に提供する。
【００２９】
コマンドバッファ及びデコーダ２４０は外部から命令を受信してデコーディングし、デコーディングされた命令を周辺回路（図示せず）を通じてメモリコア１００に提供する。コマンドバッファ及びデコーダ２４０のデコーディングされた命令はモードレジスタ３５０への入力のためのモードレジスタセット（ＭＲＳ）命令とＤＬＬイネーブル回路３２０に供給されるパワーダウン命令ＰＷＤＮを含む。ＤＬＬ回路２３０はメモリコア１００を駆動するのに使用される内部クロックＩＣＬＫを発生するクロック同期化回路である。パワーダウン命令ＰＷＤＮはメモリコア１００をパワーダウンさせるために、望ましくは、内部クロックＩＣＬＫをディセーブルさせてメモリコア１００をスタンバイモードに置くために使用される。ＤＬＬ回路２３０はＰＬＬ、ＤＬＬ、ＤＣＣなどのフィードバックと位相ロッキングを使用するクロック同期化回路であり得る。ここで、本発明の実施形態を説明するためにＤＬＬ回路が使用される。クロックバッファ２１０は外部クロックＥＣＬＫを受信した後に、バッファリングしてバッファされたクロック信号ＥＣＬＫ１をＤＬＬイネーブル回路３２０に提供する。
【００３０】
本発明の望ましい実施形態によると、パワーダウン脱出モード選択信号ＰＤは選択的に多数のパワーダウン脱出モードを提供するために、モードレジスタ３５０を通じてＤＬＬイネーブル回路３２０に提供される。多数のパワーダウン脱出モードは、望ましくは、早いウェークアップモードと、パワー節約または遅いウェークアップモードとを含む。早いウェークアップモードは、パワーダウンモードから２乃至４クロックサイクルでＳＤＲＡＭが早くウェークアップできるようにする。パワー節約または遅いウェークアップモードは、ＳＤＲＡＭがパワーダウンモードから脱出する時に、少なくとも５クロックサイクル、望ましくは、６乃至１０クロックサイクルほどの少し長い時間がかかるようにしてパワーを節約することができるようにする。パワーダウン脱出モード選択信号ＰＤはモードレジスタ３５０からＤＬＬイネーブル回路３２０に提供され、ＤＬＬイネーブル回路３２０とＤＬＬ回路２３０を選択的に制御する。
【００３１】
図５はモードレジスタ３５０内のＡ０乃至Ａ１２アドレスフィールドの使用を示す。本実施形態によると、アドレスフィールドＡ０〜Ａ１２のＡ１２がパワーダウン脱出モード選択信号ＰＤを提供するために使用される。モードレジスタ３５０内の将来のために確保されたフィールドＲＦＵのうちの一つがＡ１２に対応する。　この実施形態ではＡ１２にロジック“０”を割り当てることによりパワーダウン脱出モード選択信号ＰＤが早いウェークアップ脱出モードであることを示し、Ａ１２にロジック“１”を割り当てることにより遅いウェークアップまたはパワー節約脱出モードであることを示す。Ａ１２にパワーダウン脱出モード選択信号ＰＤを対応させたが、アドレスフィールドのうちいずれか一つのアドレスビットをパワーダウン脱出モード選択信号ＰＤで使用することができることは当業者において明白である。製造業者または使用者はデスクトップコンピュータのような高性能装置のために、早いウェークアップ脱出モードを選択することができる。遅いウェークアップまたはパワー節約脱出モードはＰＤＡのような携帯用装置の製造業者や使用者によって選択されるであろう。
【００３２】
図６は本発明の一実施形態によるメモリ装置制御回路を示す図である。クロックバッファ２１０は外部クロックＥＣＬＫを受信し、バッファリングしてバッファされたクロックＥＣＬＫ１をＤＬＬイネーブル回路３２０に提供する。パワーダウン進入／脱出命令ＰＷＤＮはＤＬＬイネーブル回路３２０のロジック回路部で受信される。パワーダウン脱出モード選択信号ＰＤは、パワーダウン進入／脱出命令ＰＷＤＮとＮＡＮＤ動作してＤＬＬイネーブル信号ＤＬＬ＿ＥＮを出力するロジックゲート３２２に入力される。ＤＬＬイネーブル信号ＤＬＬ＿ＥＮは他のロジック回路、ここでは、ＡＮＤゲート３２４に入力される。ＡＮＤゲート３２４の他の入力にはバッファされたクロックＥＣＬＫ１が供給される。ＤＬＬイネーブル信号ＤＬＬ＿ＥＮはＤＬＬ回路２３０にも供給される。
【００３３】
説明の便宜のために、パワーダウン進入命令ＰＷＤＮはロジック　“１”で設定し、パワーダウン脱出命令ＰＷＤＮはロジック“０”で設定する。パワーダウン脱出モード選択信号ＰＤがロジック“０”　であれば、早いウェークアップ脱出モードが選択され、パワーダウン脱出モード選択信号ＰＤがロジック“１”であれば、遅いウェークアップ（パワー節約）脱出モードが選択される。パワーダウン脱出モード選択信号ＰＤとパワーダウン進入命令ＰＷＤＮが二つとも“１”である時、すなわちパワーダウンに進入し、遅いウェークアップ脱出モードであれば、ＤＬＬイネーブル信号ＤＬＬ＿ＥＮがロジック　“０”になってゲート３２４をディセーブルさせ、バッファされたクロックＥＣＬＫ１を遮断させてＥＣＬＫ２信号はロジック“０”を維持する。これによって、ＤＬＬ回路２３０による内部クロックＩＣＬＫは発生しない。メモリコア１００はパワーダウンまたはスタンバイモードに置かれるようになる。
【００３４】
本発明の望ましい実施形態によると、ＤＬＬイネーブル信号ＤＬＬ＿ＥＮはメモリ装置全体のパワー消費をさらに減らすために、ＤＬＬ回路２３０内の回路をターンオフさせるのに更に使われる。他の実施形態によると、ＤＬＬイネーブル信号ＤＬＬ＿ＥＮは他の内部回路例えば、バッファとドライバをターンオフさせる追加パワーダウン信号ＳＰＤとして使われて更にパワーを節約する。ＤＬＬ回路２３０は、ＳＤＲＡＭをこのパワーダウンモードから脱出させるために、位相をロッキングさせ、内部クロックＩＣＬＫを発生させるのに少し長い（約６クロックサイクル）時間がかかる。
【００３５】
本実施形態によると、パワーダウン脱出モードで、パワーダウン脱出命令ＰＷＤＮがロジック“０”であるとき、パワーダウン脱出モード選択信号ＰＤに関係なしに、内部クロックＩＣＬＫは常にターンオンされる。また、パワーダウン進入モードで、パワーダウン進入命令ＰＷＤＮがロジック“１”であり、さらにパワーダウン脱出モード選択信号ＰＤがロジック“０”である時、早いパワーダウン脱出モードが選択され、ＤＬＬ回路２３０は常にオンされている。このパワーダウン脱出状況で、パワーダウン脱出は早い（例えば、２クロックサイクル）。この早いウェークアップ脱出モードで、ＤＬＬイネーブル信号ＤＬＬ＿ＥＮは望ましくは、クロックバッファやデータバッファのような他の回路をターンオフさせるのに使われない。
【００３６】
ＤＬＬイネーブル回路３２０内に使われたロジックゲート３２２、３２４は等価的な回路に代替え可能であり、ＤＬＬイネーブル回路３２０に記述された同一の機能を実行するためのアクティベイティング／ディセーブリングロジックが反対になることができることは当業者において明白である。さらに、ＤＬＬ回路２３０はＰＬＬ、ＤＬＬ、ＤＣＣ（デューティサイクル補正回路）など同期化を実行するのに、一定のロッキング時間を要するフィードバック回路を示す。本実施形態では、早い脱出モードとパワー節約モードのために、各々２クロックサイクルと６クロックサイクルが使用されたが、早いウェークアップ脱出モードのために、２乃至４クロックサイクルを使用し、パワー節約モードのために、少なくとも５クロックサイクル、望ましくは６乃至８クロックサイクルを使用することができることも当業者において明白である。
【００３７】
図７は遅いまたはパワー節約ウェークアップモードでパワーダウン脱出するメモリ装置のタイミングダイアグラムを示す図である。Ｃ１クロックで、モードレジスタ３５０を通じてＡ１２アドレスからパワーダウン脱出モード選択信号ＰＤがロジック“１”に遷移する。Ｃ３クロックの後に、パワーダウン進入命令ＰＷＤＮがロジック“１”になれば、パワーダウン進入を指示する。このクロックサイクル内で、ＤＬＬイネーブル信号ＤＬＬ＿ＥＮはロジック　“０”に遷移し、内部クロック信号ＩＣＬＫとＤＬＬ回路２３０をディセーブルさせる。Ｃ６クロックの後に、ロジック“０”のパワーダウン脱出命令ＰＷＤＮを受信し、ＤＬＬイネーブル信号ＤＬＬ＿ＥＮがロジック“１”に変われば、ＤＬＬ回路２３０は外部クロックＥＣＬＫと内部クロックＩＣＬＫを同期化させるためにイネーブルされる。この区間、すなわち６、８または１０クロックサイクルの間、内部クロックＩＣＬＫが外部クロックＥＣＬＫと同期化されるＣ１２クロックまでメモリ装置はアクセス不可能である。
【００３８】
早いウェークアップ脱出モードのタイミングダイアグラムである図８を参照すると、Ｃ１クロックでＡ１２アドレスのロジック“０”がモードレジスタ３５０から読み出され、パワーダウン脱出モード選択信号ＰＤは常にロジック“０”状態にある。Ｃ３クロックでロジック　“１”のパワーダウン進入命令ＰＷＤＮが入って来る。ここで、ＤＬＬイネーブル信号ＤＬＬ＿ＥＮがロジック“１”を維持し、ＤＬＬ回路２３０から発生したクロック信号はロッキング状態を維持する。内部クロックＩＣＬＫはメモリコア１００を駆動するようにアクティブ状態を維持する。次に、Ｃ６クロックでパワーダウン脱出命令ＰＷＤＮがロジック“０”になれば、２クロックサイクルの後であるＣ８クロックでアクティブ命令、読み出し命令または書き込み命令が開始される。
【００３９】
図９は本発明の他の実施形態によるメモリ装置を示す図である。本実施形態において、メモリ装置１０は図４で記述のように、メモリコントローラ２０によって駆動される。外部からあらかじめ提供された命令、アドレスフィールド、及び外部クロックはメモリコントローラ２０を介して提供される。メモリコントローラ２０はＳＤＲＡＭを制御するために、よく知られたコントローラである。
【００４０】
本発明の実施形態によると、メモリ装置がパワーダウンモードから正常モードに脱出する時に、メモリ装置のウェークアップ時間とパワー消費が選択される。この選択は、モードレジスタ（ＭＲＳ）に貯蔵されたパワーダウン脱出情報に基づく。携帯品のようにＳＤＲＡＭ内でパワー節約が要求されれば、遅いウェークアップ及びパワー節約モードが選択される。ＳＤＲＡＭのようなメモリ装置が高速ウェークアップが要求される高性能コンピュータに使用されると、早いウェークアップパワーダウン脱出モードが選択される。
【００４１】
本発明の実施形態は、本発明の技術を説明するだけであり、本発明の思想や範囲がこれにより限定されるものではない。実施形態はＳＤＲＡＭにだけ適用されるものではなく、ＤＬＬ回路を有するメモリ装置または半導体集積回路にも適用される。パワーダウン脱出情報がモードレジスタ（ＭＲＳ）のＡ１２アドレスフィールドに例示的に貯蔵されているが、使用者定義によって、ＭＲＳの他のアドレスフィールドに貯蔵させることができる。さらに、ＭＲＳに貯蔵されたＤＬＬ回路のウェークアップ時間が２／６クロックサイクルで設定されているが、ウェークアップ時間は多様に変化可能である。パワーダウン脱出情報は位相同期回路（ＰＬＬ）の動作だけではなく、ＳＤＲＡＭ内のアクティブターミネーション回路（オンダイターミネーション（ＯＤＴ））の動作を制御するのにも使うことができる。したがって、本発明の思想と範囲を逸脱しない限り、多様な変形と変化が可能である。
【００４２】
【発明の效果】
上述の本発明によると、メモリ装置がパワーダウンモードから正常モードに脱出する時に、メモリ装置のウェークアップ時間とパワー消費が選択される。この選択は、モードレジスタ（ＭＲＳ）に貯蔵されたパワーダウン脱出情報に基づく。携帯品のようにＳＤＲＡＭ内のパワー節約が要求されれば、遅いウェークアップ及びパワー節約モードが選択される。ＳＤＲＡＭのようなメモリ装置が高速ウェークアップが要求される高性能コンピュータに使用されれば、早いウェークアップパワーダウン脱出モードが選択される。したがって、本発明のメモリ装置はパワー節約モードを多様に選択することができる。
【図面の簡単な説明】
【図１】従来のモードレジスタを示す図である。
【図２】図２は従来のメモリ装置を示す図である。
【図３】図２のメモリ装置内の従来のクロック発生部イネーブル回路を示す図である。
【図４】本発明の一実施形態によるメモリ装置を示す図である。
【図５】本発明の一実施形態によるモードレジスタを示す図である。
【図６】本発明の一実施形態によるメモリ制御回路を示す図である。
【図７】本発明の一実施形態のパワーダウン脱出モードによる一例のタイミングダイアグラムを示す図である。
【図８】本発明の一実施形態のパワーダウン脱出モードによる他の例のタイミングダイアグラムを示す図である。
【図９】本発明の他の実施形態によるメモリ装置を示す図である。
【符号の説明】
１０　メモリ装置
１００　メモリコア
２１０　クロックバッファ
２３０　ＤＬＬ回路
２４０　コマンドバッファ及びデコーダ
２６０　アドレスバッファ
２７０　列アドレスバッファ及びデコーダ
２８０　行アドレスバッファ及びデコーダ
２９０　データバッファ
３２０　ＤＬＬイネーブル回路
３５０　モードレジスタ
【図１】
2004047066.tif 000003
【図２】
2004047066.tif 000004
【図３】
2004047066.tif 000005
【図４】
2004047066.tif 000006
【図５】
2004047066.tif 000007
【図６】
2004047066.tif 000008
【図７】
2004047066.tif 000009
【図８】
2004047066.tif 000010
【図９】
2004047066.tif 000011