(57)【要約】【課題】クロスポイント型のＦｅＲＡＭにおける電極配列ピッチの安定的な縮小化を実現し、高集積化を達成し得る半導体記憶装置及びその製造方法を提供する。【解決手段】半導体基板上の所定層に平坦化された下地のバリア用の絶縁膜１１が設けられている。絶縁膜１１上に下部電極１２が形成されている。下部電極１２を覆う層間絶縁膜１３が形成されている。強誘電体膜１４は、下部電極１２の所定領域に到達する層間絶縁膜１３の開孔部に埋め込まれた形態となっている。これにより、強誘電体膜１３は、下部電極１２のエッチング形状に依存しない。層間絶縁膜１３上において強誘電体膜１３上を含み下部電極１２に交差するように上部電極１５が設けられている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体基板上の所定層に設けられる平坦化された下地の絶縁膜と、
前記絶縁膜上の下部電極と、
下部電極を覆う層間絶縁膜と、
前記下部電極の所定領域に到達する前記層間絶縁膜の開孔部に埋め込まれた強誘電体膜と、
前記層間絶縁膜上において前記強誘電体膜上を含み前記下部電極に交差するように設けられた上部電極と、
を具備したことを特徴とする半導体記憶装置。
【請求項２】
半導体基板上の所定層に設けられる平坦化された下地の絶縁膜と、
前記絶縁膜上の下部電極と、
前記下部電極を覆う層間絶縁膜と、
少なくとも前記下部電極の所定領域上に設けられる強誘電体膜と、
前記層間絶縁膜上において前記強誘電体膜上を含み前記下部電極に交差するように設けられた上部電極と、
を具備し、
少なくとも前記強誘電体膜に関し、前記下部電極の伸長方向に対する断面形状は第１の加工に応じた矩形を現出し前記上部電極の伸長方向に対する断面形状は第２の加工に応じた台形を現出することを特徴とする半導体記憶装置。
【請求項３】
半導体基板上の所定層に設けられる平坦化された下地の絶縁膜を形成する工程と、
前記絶縁膜上に下部電極となる第１金属膜を形成する工程と、
前記第１金属膜上に第２金属膜を形成する工程と、
前記第２金属膜上に第１のマスクパターンを形成する工程と、
前記第１のマスクパターンに従って前記第２金属膜及び前記第１金属膜を選択的に除去するエッチング工程と、
前記エッチング工程を経た前記第１金属膜及び第２金属膜の形状を覆う層間絶縁膜を形成する工程と、
前記第２金属膜の上面を露出させる前記層間絶縁膜の平坦化工程と、
前記第２金属膜を除去する工程と、
少なくとも前記第２金属膜の除去部分に強誘電体膜を埋め込む工程と、
前記強誘電体膜及び前記層間絶縁膜上に上部電極となる第３金属膜を形成する工程と、
前記第３金属膜上に第２のマスクパターンを形成する工程と、
前記第２のマスクパターンに従って前記第３金属膜及び前記強誘電体膜を選択的に除去するエッチング工程と、
を具備したことを特徴とする半導体記憶装置の製造方法。
【請求項４】
半導体基板上の所定層に設けられる平坦化された下地の絶縁膜を形成する工程と、
前記絶縁膜上に下部電極となる第１金属膜を形成する工程と、
前記第１金属膜上に加工用膜を形成する工程と、
前記加工用膜上に第１のマスクパターンを形成する工程と、
前記第１のマスクパターンに従って前記加工用膜及び前記第１金属膜を選択的に除去するエッチング工程と、
前記エッチング工程を経た前記第１金属膜及び加工用膜の形状を覆う層間絶縁膜を形成する工程と、
前記加工用膜の上面を露出させる前記層間絶縁膜の平坦化工程と、
前記加工用膜を除去する工程と、
少なくとも前記加工用膜の除去部分に強誘電体膜を埋め込む工程と、
前記強誘電体膜及び前記層間絶縁膜上に上部電極となる第２金属膜を形成する工程と、
前記第２金属膜上に第２のマスクパターンを形成する工程と、
前記第２のマスクパターンに従って前記第２金属膜及び前記強誘電体膜を選択的に除去するエッチング工程と、
を具備したことを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記下地の絶縁膜は少なくとも前記下部電極に対するバリア機能を有する膜を選択することを特徴とする請求項３または４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特にクロスポイント型のＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルを有する半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＦｅＲＡＭ、いわゆる強誘電体メモリは高速性、低消費電力、高集積性、耐書き換え特性に優れた不揮発性メモリの一つである。強誘電体メモリは強誘電体薄膜のヒステリシス特性、すなわち高速分極反転とその残留分極を利用する高速書き換えが可能である。特にクロスポイント型のＦｅＲＡＭは、下部電極と上部電極が強誘電体薄膜を介して交差させた構造のメモリセルがマトリクス状に配列される構成を有し、高集積性に優れている。
【０００３】
図１１は、従来のクロスポイント型のＦｅＲＡＭにおける一部のメモリセル部を示す断面図である。半導体基板上の所定層に下地のバリア絶縁膜、例えばシリコン窒化膜１０１が形成されている。シリコン窒化膜１０１上に下部電極１０２がストライプ状に形成されている。下部電極１０２上方には上部電極１０４が交差するようにストライプ状に形成されている。下部電極１０２と上部電極１０４の間に強誘電体薄膜１０３を配しており、両電極の交差領域がマトリクス状に配列されるメモリセル構造となり、メモリ部１０５を構成する。
【０００４】
クロスポイント型のＦｅＲＡＭにおいては、下部電極１０２の副ビット線電位と上部電極１０４のワード線電位の関係を制御して、それぞれ強誘電体薄膜１０３を有する強誘電体キャパシタを所定の印加電界方向に分極させる。選択されたメモリセルは、強電体キャパシタの分極状態に応じた副ビット線電位となり、図示しない選択トランジスタ及びビット線に伝達される。このようなクロスポイント型のＦｅＲＡＭは例えば特許文献１に開示されている。
【０００５】
【特許文献１】
特開平９−１１６１０７（第５−１０頁）
【０００６】
【発明が解決しようとする課題】
メモリセル構造に関し、一般に上部電極１０４及び下部電極１０２はＰｔで形成されている。Ｐｔをエッチングする際には化学反応エッチングを用いることができず、不活性原子などで物理的にエッチングするリミング加工をとる。このため、エッチング後の形状はテーパ形状となる。このため、下部電極１０２の配列ピッチの制御が難しい。また、強誘電体膜１０３も上記エッチング加工時のテーパ形状を継承する。これにより、キャパシタとして有効利用できる電極が小さくなる問題がある。
【０００７】
上記構成によれば、下部電極１０２の配列ピッチの制御が難しく、いっそうの高集積化が困難となる。また、高集積化に伴い、キャパシタとして有効利用できる電極をなるべく大きくしたいが、強誘電体膜１０３も上記エッチング加工時のテーパ形状を継承しているので、小さくなる問題がある。
【０００８】
本発明は上記のような事情を考慮してなされたもので、クロスポイント型のＦｅＲＡＭにおける電極配列ピッチの安定的な縮小化を実現し、高集積化を達成し得る半導体記憶装置及びその製造方法を提供しようとするものである。
【０００９】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板上の所定層に設けられる平坦化された下地の絶縁膜と、前記絶縁膜上の下部電極と、下部電極を覆う層間絶縁膜と、
前記下部電極の所定領域に到達する前記層間絶縁膜の開孔部に埋め込まれた強誘電体膜と、前記層間絶縁膜上において前記強誘電体膜上を含み前記下部電極に交差するように設けられた上部電極と、を具備したことを特徴とする。
【００１０】
また、本発明に係る半導体装置は、半導体基板上の所定層に設けられる平坦化された下地の絶縁膜と、前記絶縁膜上の下部電極と、前記下部電極を覆う層間絶縁膜と、少なくとも前記下部電極の所定領域上に設けられる強誘電体膜と、前記層間絶縁膜上において前記強誘電体膜上を含み前記下部電極に交差するように設けられた上部電極と、を具備し、少なくとも前記強誘電体膜に関し、前記下部電極の伸長方向に対する断面形状は第１の加工に応じた矩形を現出し前記上部電極の伸長方向に対する断面形状は第２の加工に応じた台形を現出することを特徴とする。
【００１１】
上記本発明に係る半導体装置によれば、強誘電体膜の断面形状は単なる順テーパ形状とはならず、断面積を稼ぐ構成が可能である。電極の配列ピッチの縮小化に寄与する形態となる。
【００１２】
上記本発明に係る半導体装置の製造方法は、半導体基板上の所定層に設けられる平坦化された下地の絶縁膜を形成する工程と、前記絶縁膜上に下部電極となる第１金属膜を形成する工程と、前記第１金属膜上に第２金属膜を形成する工程と、前記第２金属膜上に第１のマスクパターンを形成する工程と、前記第１のマスクパターンに従って前記第２金属膜及び前記第１金属膜を選択的に除去するエッチング工程と、前記エッチング工程を経た前記第１金属膜及び第２金属膜の形状を覆う層間絶縁膜を形成する工程と、前記第２金属膜の上面を露出させる前記層間絶縁膜の平坦化工程と、前記第２金属膜を除去する工程と、少なくとも前記第２金属膜の除去部分に強誘電体膜を埋め込む工程と、前記強誘電体膜及び前記層間絶縁膜上に上部電極となる第３金属膜を形成する工程と、前記第３金属膜上に第２のマスクパターンを形成する工程と、前記第２のマスクパターンに従って前記第３金属膜及び前記強誘電体膜を選択的に除去するエッチング工程と、を具備したことを特徴とする。
【００１３】
上記本発明に係る半導体装置の製造方法によれば、少なくとも第２金属膜の除去部分に強誘電体膜を埋め込む工程を有する。第２金属膜としてより加工性の優れたものを選ぶことにより、強誘電体膜のよりよい形状が得られる。第１金属膜の加工もし易い。これにより、メモリ部のセル配列ピッチはより縮小される方向に改善される。
【００１４】
上記本発明に係る半導体装置の製造方法は、半導体基板上の所定層に設けられる平坦化された下地の絶縁膜を形成する工程と、前記絶縁膜上に下部電極となる第１金属膜を形成する工程と、前記第１金属膜上に加工用膜を形成する工程と、前記加工用膜上に第１のマスクパターンを形成する工程と、前記第１のマスクパターンに従って前記加工用膜及び前記第１金属膜を選択的に除去するエッチング工程と、前記エッチング工程を経た前記第１金属膜及び加工用膜の形状を覆う層間絶縁膜を形成する工程と、前記加工用膜の上面を露出させる前記層間絶縁膜の平坦化工程と、前記加工用膜を除去する工程と、少なくとも前記加工用膜の除去部分に強誘電体膜を埋め込む工程と、前記強誘電体膜及び前記層間絶縁膜上に上部電極となる第２金属膜を形成する工程と、      前記第２金属膜上に第２のマスクパターンを形成する工程と、前記第２のマスクパターンに従って前記第２金属膜及び前記強誘電体膜を選択的に除去するエッチング工程と、を具備したことを特徴とする。
【００１５】
上記本発明に係る半導体装置の製造方法によれば、少なくとも加工用膜の除去部分に強誘電体膜を埋め込む工程を有する。加工用膜は加工性の優れたものを選ぶことにより、強誘電体膜のよりよい形状が得られる。第１金属膜の加工もし易い。これにより、メモリ部のセル配列ピッチはより縮小される方向に改善される。
なお、上記本発明に係る半導体装置の製造方法において、前記下地の絶縁膜は少なくとも前記下部電極に対するバリア機能を有する膜を選択することを特徴とする。
【００１６】
【発明の実施の形態】
図１は、本発明の一実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部を示す断面図である。
半導体基板上の所定層に平坦化された下地のバリア用の絶縁膜１１が設けられている。絶縁膜１１上に下部電極１２が形成されている。下部電極１２を覆う層間絶縁膜１３が形成されている。強誘電体膜１４は、下部電極１２の所定領域に到達する層間絶縁膜１３の開孔部に埋め込まれた形態となっている。これにより、強誘電体膜１３は、下部電極１２のエッチング形状に依存しない。層間絶縁膜１３上において強誘電体膜１３上を含み下部電極１２に交差するように上部電極１５が設けられている。
【００１７】
上記実施形態によれば、強誘電体膜１４の断面形状は単なる順テーパ形状とはならず、断面積を稼ぐ構成が可能である。以下、説明する。
図２〜図６は、図１の構成を実現するための製造工程の要部を示す断面図である。図１と同様の箇所には同一の符号を付す。
図２に示すように、半導体基板上の所定層に設けられる平坦化された下地の絶縁膜１１を形成する。絶縁膜１１はバリア絶縁膜、例えばシリコン窒化膜とする。次に、絶縁膜１１上に下部電極１２となる金属膜２１及び、加工用の金属膜２２を形成する。金属膜２１は、例えばＰｔであり、スパッタ法により１００ｎｍ程度、加工用の金属膜２２は例えばＴｉＮであり、スパッタ法により１００ｎｍ程度成膜する。金属膜２２上にフォトリソグラフィ技術を用いてレジストパターン２３を形成する。
【００１８】
次に、図３に示すように、レジストパターン２３に従って金属膜２２及び金属膜２１をエッチングする。Ｐｔでなる金属膜２１は主にスパッタ的エッチングとなり、側部はテーパ形状を含む形態となる。
次に、図４に示すように、層間絶縁膜１３を堆積し、ＣＭＰ（化学的機械的研磨）技術を用いて平坦化する。平坦化は金属膜２２の露出検出で終了する。
次に、図５に示すように、金属膜２２をエッチング除去する。ＴｉＮで構成される金属膜２２は、ある程度高温（６０℃程度）のＲＣＡ洗浄用の薬液、例えばアンモニアと過酸化水素の混合液でエッチングすることができる。これにより、底部に金属膜２１を有する溝２４ができる。
【００１９】
次に、図６に示すように、ゾル・ゲル法を用いて強誘電体膜をスピン塗布し、ベークする。強誘電体膜は様々考えられ、例えば、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）系の化合物、層状構造を有するＢｉ系化合物（ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等）などから選択して採用する。これにより、溝２４に埋め込まれた強誘電体膜１４が現出する。平坦化が必要であればＣＭＰ（化学的機械的研磨）技術を用いて平坦化する。
次に、図７に示すように、層間絶縁膜１３上に強誘電体膜１４上を含めて上部電極となる金属膜２５を形成する。金属膜２５は、例えばＰｔでありスパッタ法により１００ｎｍ程度成膜する。その後は、パターンニングして上部電極１５を構成し、図１の構成を得る。
【００２０】
上記実施形態及び方法によれば、少なくとも加工用の金属膜２２の除去部分に強誘電体膜１４を埋め込む工程を有する。金属膜２２としてより加工性の優れたものを選ぶことにより、強誘電体膜１４のよりよい形状が得られる。また、下部電極（Ｐｔ）となる金属膜２１の加工もし易い。これにより、メモリ部のセル配列ピッチはより縮小される方向に改善される。
【００２１】
なお、上記加工用の金属膜２２はＴｉＮに限らず加工性のよい金属膜が利用できる。また、金属膜でない加工用の膜を用いてもよい。
図８〜図１０は、上記図２〜図４に対応する断面図であり、加工用の金属膜２２の代りに、金属膜でない加工用の膜３２を用いている。加工用の膜３２は例えばＳｉＮ膜であり、図５のように選択的に除去するには、熱リン酸（１２０℃程度）のエッチング液に浸漬すればよい。
【００２２】
以上説明したように、本発明によれば、少なくとも加工用膜の除去部分に強誘電体膜を埋め込む工程を有する。加工用膜は加工性の優れたものを選ぶことにより、強誘電体膜のよりよい形状が得られる。これにより、メモリ部のセル配列ピッチはより縮小される方向に改善される。この結果、クロスポイント型のＦｅＲＡＭにおける電極配列ピッチの安定的な縮小化を実現し、高集積化を達成し得る半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部を示す断面図。
【図２】図１の構成を実現するための途中工程を示す第１断面図。
【図３】図２に続く第２断面図。
【図４】図３に続く第３断面図。
【図５】図４に続く第４断面図。
【図６】図５に続く第５断面図。
【図７】図６に続く第６断面図。
【図８】図２に対応する他の一例を示す断面図。
【図９】図３に対応する他の一例を示す断面図。
【図１０】図４に対応する他の一例を示す断面図。
【図１１】従来のクロスポイント型のＦｅＲＡＭにおける一部のメモリセル部を示す断面図。
【符号の説明】
１１…絶縁膜、１２…下部電極、１３…層間絶縁膜、１４…強誘電体膜、１５…上部電極、２１，２５…金属膜、２２…加工用の金属膜、２３…レジストパターン、２４…溝、３２…加工用の膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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