(57)【要約】【課題】本発明は、薄膜トランジスタ及びその製造方法、それを用いた表示装置並びに電子機器に関し、ソース電極やドレイン電極の電気特性を損なうことなくチャネル領域に生じる光リーク電流を低減させることができるようにすることを目的とする。【解決手段】ソース領域１ｄとドレイン領域１ｅとチャネル領域１ａ′とを有する半導体層１ａと、絶縁層２を介して前記チャネル領域１ａ′に対向配置されたゲート層３ａとを備えて構成し、前記絶縁層２の、前記ゲート層３ａと前記チャネル領域１ａ′との間に位置するゲート絶縁領域２′の層厚を、前記ソース領域１ｄを覆うソース被覆領域２ｄ及び前記ドレイン領域１ｅを覆うドレイン被覆領域２ｅの層厚よりも薄くし、前記半導体層１ａの前記ソース領域１ｄとドレイン領域１ｅとの間の領域の層厚を、前記ソース領域１ｄ及び前記ドレイン領域１ｅの層厚よりも薄くする。【選択図】　図１
2004047880.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域とチャネル領域とを有する半導体層と、
絶縁層を介して前記チャネル領域に対向配置されたゲート層とを備え、
前記絶縁層は、前記ゲート層と前記チャネル領域との間に位置するゲート絶縁領域と、前記ソース領域を覆うソース被覆領域と、前記ドレイン領域を覆うドレイン被覆領域とを有し、
前記絶縁層の前記ゲート絶縁領域の層厚は、前記ソース被覆領域及び前記ドレイン被覆領域の層厚よりも薄く、
前記半導体層の前記ソース領域とドレイン領域との間の領域の層厚は、前記ソース領域及び前記ドレイン領域の層厚よりも薄いことを特徴とする薄膜トランジスタ。
【請求項２】
前記ソース領域と前記ドレイン領域との間の領域は、前記チャネル領域と、前記チャネル領域と前記ソース領域との間に位置する低濃度ソース領域と、前記チャネル領域とドレイン領域との間に位置する低濃度ドレイン領域とからなり、
前記チャネル領域，前記低濃度ソース領域，前記低濃度ドレイン領域の層厚は、前記ソース領域及び前記ドレイン領域の層厚よりも薄いことを特徴とする、請求項１記載の薄膜トランジスタ。
【請求項３】
前記ソース領域と前記ドレイン領域との間の領域は、前記チャネル領域と、前記ソース領域及び前記ドレイン領域と前記チャネル領域との間にそれぞれ設けられたオフセット領域とからなり、
前記チャネル領域及び前記オフセット領域の層厚は、前記ソース領域及び前記ドレイン領域の層厚よりも薄いことを特徴とする、請求項１記載の薄膜トランジスタ。
【請求項４】
第１の絶縁性基板上に配置される走査線及び信号線と、請求項１〜３のいずれかの項に記載の薄膜トランジスタを介して前記信号線と接続される画素電極とを有する第１の電極基板と、
第２の絶縁性基板上に対向電極を有する第２の電極基板と、
前記第１の電極基板と前記第２の電極基板との間に保持される光変調層とを備えたことを特徴とする、表示装置。
【請求項５】
請求項４記載の表示装置を備えたことを特徴とする、電子機器。
【請求項６】
絶縁性基板上に半導体層を形成する工程と、
前記半導体層上に絶縁層を形成する工程と、
前記半導体層の前記ソース領域となる領域と前記ドレイン領域となる領域との間の領域上に形成された絶縁層を除去する工程と、
熱酸化を行なうことにより、前記半導体層に熱酸化膜を成長させる工程と、
前記熱酸化膜を介して前記チャネル領域の上にゲート層を形成する工程とを備えたことを特徴とする、薄膜トランジスタの製造方法。
【請求項７】
前記絶縁層が酸化膜であることを特徴とする、請求項６記載の薄膜トランジスタの製造方法。
【請求項８】
前記絶縁層が窒化膜であることを特徴とする、請求項６記載の薄膜トランジスタの製造方法。
【請求項９】
前記絶縁層を形成する工程と、前記ソース領域と前記ドレイン領域との間の領域上の絶縁層を除去する工程との間に、チャネルドープを行なう工程を更に備えたことを特徴とする、請求項６〜８のいずれかの項に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記熱酸化を行なう工程の後に、
イオン濃度のピークが、前記ソース領域又は前記ドレイン領域を構成する前記半導体層の内部に位置し、且つ、前記ソース領域と前記ドレイン領域との間に位置する前記半導体層の外部に位置するような条件でイオン注入を行なう工程を更に備えたことを特徴とする、請求項６〜９のいずれかの項に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ及びその製造方法、それを用いた表示装置並びに電子機器に関し、詳しくは、電気特性と生産性とを共に改善した薄膜トランジスタ構造に関するものである。
【０００２】
【従来の技術】
薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと略記する）は様々なデバイスの駆動回路においてスイッチング素子として広く用いられている。例えば、アクティブマトリクス型の液晶表示装置では、各表示画素がこのＴＦＴにより選択される。
一般に、ＴＦＴは、図１４に示すように、互いに離間して形成されるソース領域３０１及びドレイン領域３０２と、これらの領域３０１，３０２に電気的にコンタクトして形成されるチャネル領域３０３と、このチャネル領域３０３上に形成されるゲート絶縁膜３０５と、このゲート絶縁膜３０５上に形成されるゲート電極３０４とを有し、ゲート電極３０４の電位を制御することで、チャネル３０３のキャリアを電界励起し、ソース領域３０１，ドレイン領域３０２間の導通を制御している。
【０００３】
図１７，図１８は、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有するＴＦＴの製造方法の一例を示している。このようなＴＦＴを製造する際には、図１７（ａ）に示すように、まず、ガラス基板３１０にシリコン薄膜からなる半導体層３００を成膜し、フォトレジスト工程，エッチング工程を経て図１７（ｂ）に示すような所望のパターンを形成する。次に、熱酸化により半導体層３００上に酸化膜３０５ａを形成し（図１７（ｃ））、更に、高温酸化膜を成膜してゲート絶縁膜３０５を形成する（図１７（ｄ））。
【０００４】
次に、ゲート絶縁膜３０５上にシリコン薄膜からなる半導体層を成膜し、フォトレジスト工程，エッチング工程を経て図１８（ａ）に示すような所望のパターンのゲート電極３０４を形成する。そして、このゲート電極３０４をマスクとして半導体層３００にリン（Ｐ）等のＶ族元素を低濃度（２×１０１３／ｃｍ２）でドープし（図１８（ｂ））、更に、ゲート電極３０４上にレジストを設けた後、高濃度（２×１０１５／ｃｍ２）でＰをドープし（図１８（ｃ））、レジストを除去する。これにより、半導体層３００の中央部はドープされないチャネル領域３０３となり、両端部はそれぞれ高濃度にドープされた高濃度ソース領域（ソース領域）３０１，高濃度ドレイン領域（ドレイン領域）３０２となる。また、高濃度ソース領域３０１，高濃度ドレイン領域３０２とチャネル領域３０３との間の領域は、それぞれ低濃度にドープされた低濃度ソース領域３０６，低濃度ドレイン領域３０７となる。
【０００５】
その後、図１８（ｄ）に示すように、基板３１０上に層間絶縁膜３０８を形成し、ドライエッチング等によりソース領域３０１及びドレイン領域３０２上の絶縁層３０５，層間絶縁膜３０８にコンタクトホール３０９ａを開ける。そして、金属配線３０９を介して信号線や画素電極（いずれも図示略）に接続する。
【０００６】
【発明が解決しようとする課題】
ところで、背面に高輝度光源を備えた投射型液晶表示装置（プロジェクタ）のライトバルブでは、光源からの光によってチャネル３０３のキャリアが光励起され、光リーク電流が発生するという課題がある。このような光リーク電流は画素電極電位の変動を招き表示品質を劣化させるため、ＴＦＴの形成領域の下部には光遮光膜が形成され、半導体層へのバックライト光の入射を防止するようになっている。しかしながら、このような遮光膜を設けても、反射等による表示画素領域からの入射光を完全に防ぐことはできない。
【０００７】
このような不具合を解決する方法として、半導体層３００の層厚を薄くする方法が考えられるが、半導体層３００の層厚を薄くすると、画素電極とＴＦＴとを接続するコンタクトホール３０９ａを介して導通される信号線や画素電極とのコンタクト抵抗が大きくなってしまう。また、コンタクトホール３０９ａをドライエッチングにより形成する場合の加工マージンを減少させてしまう。十分な加工マージンを確保することができない場合、このようなエッチングによって、半導体層３００を突き抜けてしまう虞がある。
【０００８】
また、半導体層３００の層厚を薄くすると、ＴＦＴの耐圧を確保することが困難となる。一般に、液晶を駆動させるためには、電源電圧が１０〜１５Ｖ程度必要である。また、高速応答性が要求される場合には、半導体層３００の層厚を厚くしてシート抵抗を小さくすることが好ましい。
また、上述の不具合を解決するために、図１５に示すように、基板３１０上にソース領域３０１，ドレイン領域３０２となる位置に、予めシリコン膜３０１ａ，３０２ａを形成し、このシリコン膜３０１ａ，３０２ａ上に半導体層３００を形成することで、ソース領域３０１及びドレイン領域３０２の層厚をチャネル領域３０３の層厚よりも厚くする方法が考えられる。
【０００９】
しかしながら、上述の方法では、シリコン膜３０１ａ，３０２ａを形成する工程が増える他、シリコン膜３０１ａ，３０２ａをパターニングする際に、ガラス基板３１０に、図１６に示すようなエッチングによるえぐれが生じる。このため、シリコン膜３０１ａ，３０２ａ上に形成した半導体層３００が屈曲した形状となり、段切れ等が生じて十分な電流値をとることができない。
本発明は、上記の課題を解決するためになされたものであって、ソース電極やドレイン電極の電気特性を損なうことなくチャネル領域に生じる光リーク電流を低減させることができるようにした薄膜トランジスタ及びその製造方法、それを用いた表示装置並びに電子機器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明の薄膜トランジスタは、ソース領域とドレイン領域とチャネル領域とを有する半導体層と、絶縁層を介して前記チャネル領域に対向配置されたゲート層とを備え、前記絶縁層は、前記ゲート層と前記チャネル領域との間に位置するゲート絶縁領域と、前記ソース領域を覆うソース被覆領域と、前記ドレイン領域を覆うドレイン被覆領域とを有し、前記絶縁層の前記ゲート絶縁領域の層厚は、前記ソース被覆領域及び前記ドレイン被覆領域の層厚よりも薄く、前記半導体層の前記ソース領域とドレイン領域との間の領域の層厚は、前記ソース領域及び前記ドレイン領域の層厚よりも薄いことを特徴とする。
【００１１】
つまり、本構成の薄膜トランジスタは、半導体層のソース領域とドレイン領域との間の領域（以下、ソース−ドレイン間領域という）に凹部となる段差が設けられるとともに、ソース−ドレイン間領域には薄いゲート絶縁層が形成された構成となっている。
本構成によれば、ソース−ドレイン間領域に位置するチャネル領域の層厚が薄いため、光励起されるキャリアの量が少なくなり、光リーク電流を低減することができる。これにより、ＯＮ／ＯＦＦ電流比を大きくすることができ、薄膜トランジスタをより高い周波数レンジで動作させることができる。また、ゲート絶縁層の層厚よりもソース被覆領域及びドレイン被覆領域の層厚が厚いため、ソース領域、ドレイン領域と低濃度ソース領域、低濃度ドレイン領域に一度のイオンドープで不純物を注入する条件設定の設定可能な範囲が広がるという効果がある。
【００１２】
また、ソース領域及びドレイン領域の層厚を、従来同様の層厚或いはそれよりも厚く構成することができるため、コンタクトホールを介して導通される画素電極や信号線とのコンタクト抵抗を低減できる。また、コンタクトホールを設ける際の加工性や信頼性も高くなる。
また、後述するように、このような段差の形成された半導体層にイオン注入を行なう場合には、ソース領域，ドレイン領域，ソース−ドレイン間領域の各領域の層厚に応じてドープされるイオン濃度を異ならせることができる。このため、一回のイオン注入工程で、ソース領域とドレイン領域とに高濃度ドープを行なうと同時に、ソース−ドレイン間領域に低濃度ドープを行なうことができるというプロセス上の利点もある。この際、半導体層上に積層される絶縁層によって上記段差が大きくなっているため、各領域のイオン濃度を大きく異ならせることができるとともに、イオン注入条件の設定の自由度を高めることができる。なお、このような製造工程の詳細については［発明の実施の形態］の項で説明する。
【００１３】
このとき、前記ソース領域と前記ドレイン領域との間の領域が、前記チャネル領域と、前記チャネル領域と前記ソース領域との間に位置する低濃度ソース領域と、前記チャネル領域とドレイン領域との間に位置する低濃度ドレイン領域とからなり、前記チャネル領域，前記低濃度ソース領域，前記低濃度ドレイン領域の層厚が、前記ソース領域及び前記ドレイン領域の層厚よりも薄くなるように構成してもよい。
本構成の薄膜トランジスタはＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有し、チャネル領域とソース領域及びドレイン領域との接合部のリーク電流を防止するとともに、ＯＦＦ時の電流を低減することができる。
【００１４】
また、前記ソース領域と前記ドレイン領域との間の領域が、前記チャネル領域と、前記ソース領域及び前記ドレイン領域と前記チャネル領域との間にそれぞれ設けられたオフセット領域とからなり、前記チャネル領域及び前記オフセット領域の層厚が、前記ソース領域及び前記ドレイン領域の層厚よりも薄くなるように構成してもよい。
これにより薄膜トランジスタをオフセット構造とすることができる。
【００１５】
また、本発明の表示装置は、第１の絶縁性基板上に配置される走査線及び信号線と、上記の薄膜トランジスタを介して前記信号線と接続される画素電極とを有する第１の電極基板と、第２の絶縁性基板上に対向電極を有する第２の電極基板と、前記第１の電極基板と前記第２の電極基板との間に保持される光変調層とを備えたことを特徴とする。
本構成の表示装置では、信号線と画素電極とが上記の薄膜トランジスタを介して接続されているため、ＯＦＦ時の表示を安定させることができる。
【００１６】
また、本発明の電子機器は、上記の表示装置を備えたことを特徴とする。　このような電子機器とすることで、ＯＦＦ時の表示を安定させた表示品位の高い表示部を備えた電子機器とすることができる。
【００１７】
また、上記の目的を達成するために、本発明の薄膜トランジスタの製造方法は、絶縁性基板上に半導体層を形成する工程と、前記半導体層上に絶縁層を形成する工程と、前記半導体層の前記ソース領域となる領域と前記ドレイン領域となる領域との間の領域上に形成された絶縁層を除去する工程と、熱酸化を行なうことにより、前記半導体層に熱酸化膜を成長させる工程と、前記熱酸化膜を介して前記チャネル領域の上にゲート層を形成する工程とを備えたことを特徴とする。
【００１８】
本製造方法によれば、絶縁膜の除去されたソース−ドレイン間領域は、ソース領域及びドレイン領域よりも酸化速度が速くなり、酸化膜が厚く形成される。これにより、ソース−ドレイン間領域の層厚を、ソース領域及びドレイン領域よりも薄くすることができ、光リーク電流を低減できる。
また、ソース領域及びドレイン領域上に絶縁層が設けられた状態で熱酸化を行なっているため、ソース領域被覆及びドレイン被覆領域の層厚は、熱酸化膜からなるゲート絶縁層の層厚よりも厚くすることができ、ソース領域、ドレイン領域と低濃度ソース領域、低濃度ドレイン領域に一度のイオンドープで不純物を注入する条件設定の設定可能な範囲が広がるという効果がある。
【００１９】
なお、前記ソース領域と前記ドレイン領域の上に形成される絶縁層を酸化膜や窒化膜とすることができる。
絶縁層を酸化膜とした場合には、熱酸化の工程により、ソース領域及びドレイン領域も酸化され、ソース被覆領域及びドレイン被覆領域の層厚をゲート絶縁層よりも確実に厚くすることができる。
これに対して、絶縁層を窒化膜とした場合には、ソース領域及びドレイン領域は酸化されない。このため、ソース領域及びドレイン領域の層厚を一定に保持しながら、半導体層に形成される段差の大きさを熱酸化条件により制御することができる。一方、ソース被覆領域及びドレイン被覆領域の層厚とゲート絶縁層の層厚との差は、上記熱酸化の条件と窒化膜の成膜条件によって制御することができるため、半導体層や絶縁層の層厚や上記段差の大きさを任意に調整でき、設計の自由度が上がる。
【００２０】
また、前記絶縁層を形成する工程と、前記ソース領域と前記ドレイン領域との間の領域上の絶縁層を除去する工程との間に、チャネルドープを行なう工程を更に備えてもよい。
本製造方法によれば、チャネルドープを行なった後、このチャネルドープによってダメージを受けたソース−ドレイン間領域上の絶縁層は除去され、その後の熱酸化の工程で新たにダメージのないゲート絶縁層が形成される。したがって、新たなプロセスを追加することなく、高品位なゲート絶縁層を得ることができる。
【００２１】
また、前記熱酸化を行なう工程の後に、イオン濃度のピークが、前記ソース領域又は前記ドレイン領域を構成する前記半導体層の内部に位置し、且つ、前記ソース領域と前記ドレイン領域との間に位置する前記半導体層の外部に位置するような条件でイオン注入を行なう工程を更に備えてもよい。
本製造方法によれば、一回のイオン注入工程により、ソース領域及びドレイン領域と、ソース−ドレイン間領域とに対して、それぞれ高濃度のイオンドープ，低濃度のイオンドープを行なうことができる。
【００２２】
つまり、ソース領域（又はドレイン領域）に照射されたイオンはその大部分が半導体層内にドープされ、高濃度のイオンドープとなる。一方、ソース−ドレイン間領域を構成する半導体層とこれに積層されるゲート絶縁層との総層厚は、ソース領域（又はドレイン領域）を構成する半導体層とこれに積層されるソース被覆領域（又はドレイン被覆領域）との総層厚よりも薄くなっているため、ソース−ドレイン間領域に照射されたイオン濃度のピーク位置はそれらの総層厚の差の分だけ基板側にずれた位置となる。このため、ソース−ドレイン間領域に照射されたイオンはその大部分がそのまま半導体層を通過し、低濃度のイオンドープとなる。
【００２３】
このように、半導体層に形成された段差により、ソース，ドレイン，ソース−ドレイン間の各領域に一回のイオン注入工程で異なる濃度のイオンドープを行なうことができるため、ソース領域及びドレイン領域のイオン注入とソース−ドレイン間領域のイオン注入とを二回に分けて行なう従来の方法に比べて生産性や信頼性を向上させることができる。
【００２４】
特に、本製造方法では、ソース−ドレイン間領域上に成長したゲート絶縁層の層厚を、ソース領域及びドレイン領域上に形成される絶縁層よりも薄くすることができるため、半導体層上に絶縁層が一様に形成される従来の製造方法に比べて、上記段差はより大きくなる。このため、ソース−ドレイン間領域に照射されたイオン濃度のピーク位置を更に基板側にずらすことができる。このため、照射されるイオン濃度のピーク位置がソース領域及びドレイン領域を構成する半導体層の最下層部となる位置よりも上部側にずれた場合でも、ソース−ドレイン間領域に照射されたイオンの濃度ピークを半導体層の外部とすることができる。したがって、このようなイオン注入を行なう際のイオン照射条件のマージンを広くとることができ、歩留まりを向上させることができる。
また、上記総層厚差を大きくすることで、ソース−ドレイン間領域のイオンドープ量をゼロに近づけることができ、これにより、薄膜トランジスタをオフセット構造とすることもできる。
【００２５】
【発明の実施の形態】
［第１実施形態］
［薄膜トランジスタ及びそれを用いた表示装置］
図１は、本発明の表示装置の一例である液晶表示装置の構成を説明するための断面図である。
【００２６】
図１に示す液晶表示装置は、一対の基板間に光変調層としての液晶層が保持されたものであり、一方の基板をなすＴＦＴアレイ基板１０と、これに対向配置された対向基板２０とを備えている。
図１に示すように、ＴＦＴアレイ基板１０は、石英などの光透過性の絶縁性基板からなる基板本体１０Ａと、その液晶層５０側表面上に形成され、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）膜などの透明導電性膜からなる画素電極９ａと、表示領域に設けられた画素スイッチング用ＴＦＴ（薄膜トランジスタ）３０と、ラビング処理等の所定の配向処理が施された配向膜１６とを主体として構成されている。
【００２７】
他方、対向基板２０は、透明なガラスや石英などの光透過性基板からなる基板本体２０Ａと、その液晶層５０側表面上に形成された対向電極２１と、配向膜２２と、各画素部の開口領域以外の領域に設けられた遮光膜２３とを主体として構成されている。
このように構成され、画素電極９ａと対向電極２１とが対向するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、液晶層５０が形成されている。
【００２８】
また、ＴＦＴアレイ基板１０の基板本体１０Ａの液晶層５０側表面上において、各画素スイッチング用ＴＦＴ３０に対応する位置には、第１遮光膜１１ａが設けられている。また、第１遮光膜１１ａと複数の画素スイッチング用ＴＦＴ３０との間には、半導体層１ａと第１遮光膜１１ａとを電気的に絶縁するための第１層間絶縁膜１２が設けられている。
【００２９】
図１に示すように、画素スイッチング用ＴＦＴ３０は、ソース電極として機能する高濃度ソース領域１ｄと、走査線３ａからの電界によりチャネルが形成されるチャネル領域１ａ′と、ドレイン電極として機能する高濃度ドレイン領域１ｅとを有する半導体層１ａと、絶縁層２を介してチャネル領域１ａ′上に形成された走査線（ゲート層）３ａとを備えている。
【００３０】
このＴＦＴ３０はＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有しており、半導体層１ａにおける高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅとチャネル領域１ａ′との間の領域は、それぞれ低濃度ソース領域１ｂ，低濃度ドレイン領域１ｃとなっている。そして、チャネル領域１ａ′と低濃度ソース領域１ｂと低濃度ドレイン領域１ｃとを構成する半導体層１ａ（以下、ソース−ドレイン間領域という）は同じ層厚Ａ１となっており、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅは、Ａ１よりも厚い層厚Ｂ１（以下、「全体層厚」という）となっている。つまり、高濃度ソース領域１ｄ及び高濃度ドレイン領域は、端部のテーパにより、それぞれ低濃度ソース領域１ｂ，低濃度ドレイン領域１ｃに向けて徐々に薄くなっており、半導体層１ａは中央部のソース−ドレイン間領域に凹部となる段差が形成されている。
【００３１】
この際、ソース−ドレイン間領域の層厚Ａ１は、５ｎｍ〜１００ｎｍの範囲であることが望ましく、５ｎｍ〜８０ｎｍの範囲とすることがより好ましい。ソース−ドレイン間領域の層厚Ａ１を５ｎｍ未満とした場合、半導体層１ａの層厚ばらつきが画素スイッチング用ＴＦＴ３０の閾値に及ぼす影響が大きくなるため好ましくない。一方、８０ｎｍを越える範囲とした場合、光リーク電流を低減させる効果が十分に得られない。
【００３２】
また、全体層厚Ｂ１は、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅの電気特性上或いはＴＦＴを製造する際の生産性等の観点から、３５ｎｍ〜５００ｎｍの範囲とすることが望ましい。半導体層１ａの全体層厚Ｂ１を３５ｎｍ未満とした場合、画素電極９ａと高濃度ドレイン領域１ｅとの接触抵抗が大きくなるため電気特性上好ましくない。また、全体層厚Ｂ１が薄いと、ドライエッチング等でコンタクトホール８を設ける際に半導体層１ａを突き抜ける虞があり、加工も困難となる。
【００３３】
一方、５００ｎｍを越える範囲とした場合、半導体層１ａの層厚Ａ１とＢ１との差が大きくなり、画素スイッチング用ＴＦＴ３０の走査線３ａと高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅとの間に生じる寄生容量が大きくなる。また、後述する製造方法で半導体層１ａの層厚Ａ１とＢ１とを作り出す際、差が大きすぎるためプロセスに要する時間が長くなる等、プロセス上好ましくない。
なお、半導体層１ａは、単結晶シリコンによって形成されたものであり、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）技術が適用されたＴＦＴアレイ基板１０とされている。なお、半導体層１ａは、単結晶シリコンによって形成されたものでなくてもよく、非単結晶シリコンによって形成されたものであっても構わない。
【００３４】
絶縁層２は、走査線３ａと半導体層１ａのチャネル領域１ａ′とを絶縁するゲート絶縁膜２′と、高濃度ソース領域及び低濃度ソース領域を被覆するソース被覆領域２ｂと、高濃度ドレイン領域及び低濃度ドレイン領域を被覆するドレイン被覆領域２ｅとからなり、ゲート絶縁膜２′を構成する絶縁層２の層厚は、ソース被覆領域２ｂ，ドレイン被覆領域２ｅを構成する絶縁層２の層厚よりも薄くなっている。
【００３５】
また、図１に示すように、走査線３ａ、ゲート絶縁膜２及び第１層間絶縁膜１２の上には、高濃度ソース領域１ｄへ通じるコンタクトホール５及び高濃度ドレイン領域１ｅへ通じるコンタクトホール８が各々形成された第２層間絶縁膜４が形成されている。この第２層間絶縁膜４上にはデータ線６ａが形成され、コンタクトホール５を介して高濃度ソース領域１ｄと導通している。さらに、データ線６ａ及び第２層間絶縁膜４の上には、画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへのコンタクトホール８が形成された第３層間絶縁膜７が形成されている。そして、このように構成された第３層間絶縁膜７の上面に画素電極９ａが設けられている。
【００３６】
このような液晶表示装置を構成するＴＦＴアレイ基板１０は、画素スイッチング用ＴＦＴ３０のチャネル領域１ａ′と低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃとを構成する半導体層１ａの層厚Ａ１が、半導体層１ａの全体層厚Ｂ１よりも薄くなっているので、画素スイッチング用ＴＦＴ３０の光リーク電流を低減させることができる。
また、画素スイッチング用ＴＦＴ３０のソース領域１ｄ及びドレイン領域１ｅの層厚を、従来同様の層厚或いはそれ以上とすることができるので、画素電極９ａや信号線６ａとのコンタクト抵抗を低減することができる。また、画素電極９ａと画素スイッチング用ＴＦＴ３０とを接続するコンタクトホール８を設ける際の加工が容易となる。
【００３７】
また、このＴＦＴアレイ基板１０においては、画素スイッチング用ＴＦＴ３０はＬＤＤ構造となっているため、チャネル領域１ａ′と低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃとの接合部のリーク電流を防止することや、ＯＦＦ時の電流を低減することができる。
【００３８】
また、このＴＦＴアレイ基板１０においては、ソース−ドレイン間領域の層厚Ａ１を、５ｎｍ〜１００ｎｍの範囲とすることで、画素スイッチング用ＴＦＴ３０の光リーク電流をより一層効果的に低減させることができる。これにより、ＯＮ／ＯＦＦ電流比を大きくすることができ、ＴＦＴをより高い周波数レンジで動作させることができる。
さらに、半導体層１ａの全体層厚Ｂ１を、３５ｎｍ〜５００ｎｍの範囲とすることで、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅのシート抵抗を小さくし、画素電極９ａや信号線６ａとのコンタクト抵抗を低減することができる。
【００３９】
［薄膜トランジスタの製造方法］
次に、本発明の薄膜トランジスタの製造方法の一例として、上述のＴＦＴアレイ基板を製造する方法を、図２〜図８を参照して説明する。
なお、図２及び図３と図４〜図８とは異なる縮尺で示している。
まず、図２及び図３に基づいて、ＴＦＴアレイ基板１０の基板本体１０Ａの表面上に、第１遮光膜１１ａと第１層間絶縁膜１２とを形成する工程について詳細に説明する。なお、図２及び図３は、各工程におけるＴＦＴアレイ基板の一部分を、図１に示した液晶表示装置の断面図に対応させて示す工程図である。
【００４０】
はじめに、石英基板、ハードガラス等の基板本体１０Ａを用意する。そして、この基板本体１０Ａを、好ましくはＮ２（窒素）等の不活性ガス雰囲気下、約８５０〜１３００℃、より好ましくは１０００℃の高温でアニール処理し、後に実施される高温プロセスにおいて基板本体１０Ａに生じる歪みが少なくなるように前処理することが望ましい。すなわち、製造工程において処理される最高温度に合わせて、基板本体１０Ａを同じ温度かそれ以上の温度で熱処理しておくことが望ましい。
【００４１】
このように処理された基板本体１０Ａの表面上の全面に、図２（ａ）に示すように、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜５００ｎｍの膜厚に堆積することにより、遮光層１１を形成する。
【００４２】
次に、基板本体１０Ａの表面上の全面にフォトレジストを形成し、最終的に形成する第１遮光膜１１ａのパターンを有するフォトマスクを用いてフォトレジストを露光する。その後、フォトレジストを現像することにより、図２（ｂ）に示すように、最終的に形成する第１遮光膜１１ａのパターンを有するフォトレジスト２０７を形成する。
次に、フォトレジスト２０７をマスクとして遮光層１１のエッチングを行い、その後、フォトレジスト２０７を剥離することにより、基板本体１０Ａの表面上において、画素スイッチング用ＴＦＴ３０の形成領域には、図２（ｃ）に示すように、所定のパターン（図１参照）を有する第１遮光膜１１ａが形成される。第１遮光膜１１ａの膜厚は、例えば１５０〜２００ｎｍとなる。
【００４３】
次に、図３（ａ）に示すように、第１遮光膜１１ａを形成した基板本体１０Ａの表面上に、スパッタリング法、ＣＶＤ法などにより、第１層間絶縁膜１２を形成する。このとき、第１遮光膜１１ａが形成された領域上に設けられた第１層間絶縁膜１２の表面には、凸部１２ａが形成される。第１層間絶縁膜１２の材料としては、酸化シリコンや、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス等を例示することができる。
次に、第１層間絶縁膜１２の表面をＣＭＰ（化学的機械研磨）法などの方法を用いて研磨して、図３（ｂ）に示すように、第１層間絶縁膜１２の表面を平坦化する。第１層間絶縁膜１２の膜厚は、例えば、約４００〜１０００ｎｍ、より好ましくは８００ｎｍ程度とする。なお、必ずしも平坦化しなくても構わない。
【００４４】
次に、図４〜図８に基づいて、第１層間絶縁膜１２が形成された基板本体１０ＡからＴＦＴアレイ基板１０を製造する方法について説明する。なお、図４〜図８は、各工程におけるＴＦＴアレイ基板の一部分を、図１に示した液晶表示装置の断面図に対応させて示す工程図である。
図４（ａ）は、図３（ｂ）の一部分を取り出して異なる縮尺で示す図である。図４（ｂ）に示すように、図４（ａ）に示す表面が平坦化された第１層間絶縁膜１２が設けられた基板本体１０Ａに、ＣＶＤにより２００ｎｍ程度の単結晶シリコン層２０６を形成する（図４（ｂ）参照）。
【００４５】
なお、単結晶シリコン層２０６は、上述のＣＶＤ法で成膜する以外に、レーザ結晶化法や固相成長法を用いてもよい。また、単結晶シリコン基板の表面を研磨して膜厚を３〜５μｍとした後、ＰＡＣＥ（Ｐｌａｓｍａ　Ａｓｓｉｓｔｅｄ　Ｃｈｅｍｉｃａｌ　Ｅｔｃｈｉｎｇ）法によってその膜厚を０．０５〜０．８μｍ程度までエッチングして仕上げる方法や、多孔質シリコン上に形成したエピタキシャルシリコン層を、多孔質シリコン層の選択エッチングによって貼り合わせ基板上に転写するＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　Ｔｒａｎｓｆｅｒ）法によっても得ることができる。
【００４６】
さらに、第１層間絶縁膜１２と単結晶シリコン層２０６との密着性を高め、貼り合わせ強度を高めるためには、基板本体１０Ａと単結晶シリコン層２０６とを貼り合わせた後に、急速熱処理法（ＲＴＡ）などにより加熱することが望ましい。加熱温度としては、６００℃〜１２００℃、望ましくは酸化膜の粘度を下げ、原子的に密着性を高めるため１０５０℃〜１２００℃で加熱することが望ましい。
次に、図４（ｃ）に示すように、単結晶シリコン層２０６が形成された基板本体１０Ａ上全域に、ＳｉＯ２などからなる熱酸化膜４０２を形成する。
【００４７】
次に、フォトリソグラフィ工程、エッチング工程等により、単結晶シリコン層２０６及び熱酸化膜４０２をパターニングし、図５（ａ）に示すように、所定パターンの半導体層１ａ及び熱酸化膜４０２を形成する。そして、図５（ｂ）に示すように、Ｂ（ボロン）等のＩＩＩ族元素のドーパント５５を低濃度で（例えば、Ｂイオンを３５ｋｅＶの加速電圧、１×１０１２／ｃｍ２のドーズ量にて）照射し、チャネルドープを行なう。
次に、図５（ｃ）に示すように、フォトリソグラフィ工程、エッチング工程等により、ソース−ドレイン間領域となる半導体層１ａ上を覆う熱酸化膜４０２を除去する。
【００４８】
続いて、熱酸化を行ない、半導体層１ａに熱酸化膜からなる絶縁層２を形成する。この際、酸化膜４０２の除去されたソース−ドレイン間領域となる半導体層１ａは、熱酸化膜４０２によって被覆されている高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅよりも酸化速度が速くなるため、酸化膜が厚く形成される。その結果、半導体層１ａの中央部には窪んだ段差Ｇ１が形成され、図５（ｄ）に示すように、ソース−ドレイン間領域の層厚Ａ１は段差Ｇ１の高さだけ全体層厚Ｂ１よりも薄くなる。
【００４９】
また、ソース−ドレイン間領域は熱酸化膜４０２が除去された状態で熱酸化が行なわれるため、ゲート絶縁膜２′となる絶縁層２の層厚Ａ２は、ソース被覆領域２ｄ，ドレイン被覆領域２ｅとなる絶縁層２の層厚Ｂ２よりも薄くなる。その結果、絶縁層２の中央部に形成される段差Ｇ２の高さは、ソース被覆領域（又はドレイン被覆領域）とゲート絶縁層との層厚差の分だけ上記段差Ｇ１よりも高くなる。
【００５０】
なお、半導体層１ａの全体層厚Ｂ１は、３５ｎｍ〜５００ｎｍの範囲となるように形成されることが望ましい。また、ソース−ドレイン間領域となる半導体層１ａの層厚Ａ１は、５ｎｍ〜１００ｎｍの範囲とすることが望ましく、５ｎｍ〜８０ｎｍの範囲とすることがより好ましい。
また、半導体層１ａに段差を形成する方法は、上述の方法以外に、フッ硝酸やＲＣＡ洗浄液等を用いて半導体層１ａ自身をエッチングすることにより、ソース−ドレイン間領域となる半導体層１ａ中央部に凹部を形成してもよい。
【００５１】
次に、図６（ａ）に示すように、絶縁層２の上に更に熱ＣＶＤ法によりＨＴＯからなる酸化膜２５を形成し、この酸化膜２５上に、減圧ＣＶＤ法等によりポリシリコン層３を３５０ｎｍ程度の厚さで堆積した後、リン（Ｐ）を熱拡散し、ポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン層３の導電性を高めることができる。更にポリシリコン層の導電性を高めるため、ポリシリコン層３の上部に、Ｔｉ、Ｗ、Ｃｏ及びＭｏのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積した層構造にすることも可能である。なお、必ずしも酸化膜２５を形成しなくても構わない。また、ＨＴＯからなる酸化膜でなくても良く、例えば窒化膜や他の種類の酸化膜であっても構わない。
【００５２】
次に、図６（ｂ）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図１に示した如き所定パターンの走査線３ａを形成する。尚、この後、基板本体１０Ａの裏面に残存するポリシリコンを基板本体１０Ａの表面をレジスト膜で覆ってエッチングすることにより除去する。
【００５３】
次に、図６（ｃ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０及び駆動回路用ＴＦＴ３１のＮチャネルのＬＤＤ領域を形成するために、走査線３ａ（ゲート電極）を拡散マスクとして、ＰなどのＶ族元素のドーパント６０を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０１３／ｃｍ２のドーズ量にて）ドープし、Ｎチャネルの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成する。
【００５４】
続いて、図６（ｄ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０及び駆動回路用ＴＦＴ３１のＮチャネルの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広いマスクでレジスト６２をＮチャネルに対応する走査線３ａ上に形成した後、同じくＰなどのＶ族元素のドーパント６１を高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、２×１０１５／ｃｍ２のドーズ量にて）ドープする。
【００５５】
次に、図７（ａ）に示すように、走査線３ａを覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４を形成する。第２層間絶縁膜４の膜厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
この後、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを活性化するために約８５０〜１１００℃のアニール処理を２０分程度行う。
【００５６】
次に、図７（ｂ）に示すように、データ線に対するコンタクトホール５を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより或いはウエットエッチングにより形成する。また、ドライエッチングにより半導体層１ａ付近までエッチングした後、ウェットエッチングにより半導体層１ａまで貫通させるようにしてもよい。この場合、ウェットエッチングにより貫通されたコンタクトホール５底部はテーパ形状となるため、このコンタクトホール５に後述する金属膜６を形成した場合に、この金属膜６と半導体層１ａとの密着性が高くなる。なお、走査線３ａを図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により第２層間絶縁膜４に開孔する。
【００５７】
次に、図７（ｃ）に示すように、第２層間絶縁膜４の上に、スパッタ処理等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を、金属膜６として、約１００〜７００ｎｍ、好ましくは約３５０ｎｍ堆積する。
さらに、図７（ｄ）に示すように、フォトリソグラフィ工程、エッチング工程等により、金属膜６からデータ線６ａを形成する。
次に、図８（ａ）に示すように、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
【００５８】
次に、図８（ｂ）に示すように、画素スイッチング用ＴＦＴ３０において、画素電極９ａと高濃度ドレイン領域１ｅとを電気的に接続するためのコンタクトホール８を、反応性エッチング、反応性イオンビームエッチング等のドライエッチング或いはウェットエッチングにより形成する。また、コンタクトホール５を形成する場合と同様に、ドライエッチングとウェットエッチングとを組み合わせてもよい。
次に、第３層間絶縁膜７の上に、スパッタ処理等によりＩＴＯ等の透明導電性薄膜を約５０〜２００ｎｍの厚さに堆積し、図８（ｃ）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。なお、本実施形態の液晶装置が反射型液晶装置である場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成する。
続いて、画素電極９ａの上にポリイミド等の配向膜１６を印刷し、所定のラビング処理を施す（図１参照）。
以上のようにして、ＴＦＴアレイ基板１０が製造される。
【００５９】
次に、対向基板２０の製造方法及びＴＦＴアレイ基板１０と対向基板２０とから液晶表示装置を製造する方法について説明する。
図１に示した対向基板２０については、基板本体２０Ａとしてガラス基板等の光透過性基板を用意し、基板本体２０Ａの表面上に、遮光膜２３及び周辺見切りとしての遮光膜（図示略）を形成する。遮光膜２３及び周辺見切りとしての遮光膜は、例えばＣｒ、Ｎｉ、Ａｌなどの金属材料をスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。なお、これらの遮光膜２３、５３は、上記の金属材料の他、カーボンやＴｉなどをフォトレジストに分散させた樹脂ブラックなどの材料から形成してもよい。
【００６０】
その後、基板本体２０Ａの表面上の全面にスパッタリング法などにより、ＩＴＯ等の透明導電性薄膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。更に、対向電極２１の表面上の全面にポリイミド等の配向膜２２を印刷し、所定のラビング処理を施す。以上のようにして、対向基板２０が製造される。
【００６１】
最後に、上述のように製造されたＴＦＴアレイ基板１０と対向基板２０とを、配向膜１６及び２２が互いに対向するようにシール材により貼り合わせ、例えば複数種類のネマティック液晶を混合してなる液晶（光変調層）を真空注入法などの方法により両基板間に注入する。これにより、上記構造の液晶表示装置が製造される。
【００６２】
上記の液晶表示装置の製造方法によれば、製造工程、チャネル領域１ａ′を構成する半導体層１ａとレジストとが一度も接することがないため、レジスト内に含まれるリンや硫黄等の不純物によってチャネル領域１ａ′が汚染されることがない。
また、熱酸化の工程において、酸化膜４０２の除去されたソース−ドレイン間領域は、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅよりも酸化速度が速く、熱酸化膜２が厚く形成されるため、ソース−ドレイン間領域の層厚Ａ１を全体層厚Ｂ１よりも薄くすることができる。これにより、光励起されるキャリアが減るため、光リーク電流を低減することができる。
【００６３】
また、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ上に酸化膜４０２の残った状態で熱酸化を行なっているため、熱酸化膜２からなるゲート絶縁層２′の層厚Ａ２を、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ上に形成されたソース被覆領域２ｄ及びドレイン被覆領域２ｅの層厚Ｂ２よりも薄くすることができ、ソース領域、ドレイン領域と低濃度ソース領域、低濃度ドレイン領域に一度のイオンドープで不純物を注入する条件設定の設定可能な範囲が広がるという効果がある。
なお、上述したように、本実施形態の液晶表示装置では、画素スイッチング用ＴＦＴ３０は、ＬＤＤ構造を持つものとしたが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを設けなくてもよいし、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物イオンの打ち込みを行わないオフセット構造を採っても良い。また、ゲート電極をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のＴＦＴであっても良い。
【００６４】
また、本実施形態の液晶表示装置では、画素スイッチング用ＴＦＴ３０の走査線３ａの一部からなるゲート電極を、ソース・ドレイン領域間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート（ダブルゲート）あるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース・ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができる。さらに、これらのゲート電極の少なくとも１個をＬＤＤ構造あるいはオフセット構造にすれば、より一層、オフ電流を低減でき、安定したスイッチング素子を得ることができる。
【００６５】
また、本実施形態の液晶表示装置では、画素スイッチング用ＴＦＴ３０をＮチャネル型としたが、Ｐチャネル型を用いても良く、更にはＮチャネル型とＰチャネル型の両方のＴＦＴを形成しても良い。
さらに、本実施形態の液晶表示装置では、ＴＦＴアレイ基板１０は、ＳＯＩ技術が適用されたものとしたが、ＳＯＩ技術を適用したものでなくてもよく、とくに限定されない。また、半導体層を形成する材料は、単結晶シリコンに限定されるものではなく、アモルファスシリコンや多結晶シリコンなどを使用してもよい。
【００６６】
また、画素電極９ａと高濃度ドレイン領域１ｅとは、データ線６ａと同一のＡｌ膜や走査線３ａと同一のポリシリコン膜を中継して電気的に接続する構成としてもよい。
また、図５（ａ）において、半導体層１ａ上に熱酸化膜４０２を形成する代わりに、絶縁層としてシリコン窒化膜を形成し、この窒化膜をフォトリソ工程，エッチング工程等により、画素スイッチング用ＴＦＴ３０のチャネル領域１ａ′、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃとなる半導体層１ａ上を覆う窒化膜を除去してもよい。続いて、熱酸化により、窒化膜の除去されたチャネル領域１ａ′、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃとなる半導体層１ａ上にゲート絶縁膜２′としての熱酸化膜を形成する。なお、絶縁層としてはシリコン窒化膜に限らず、例えば熱酸化膜以外の酸化膜を用いる事も出来る。
【００６７】
この場合、窒化膜の残った高濃度ソース領域１ｄ，高濃度ドレイン領域１ｅとなる半導体層１ａは酸化されず、窒化膜の除去されたチャネル領域１ａ′、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃとなる半導体層１ａは酸化されて薄くなるため、チャネル領域１ａ′、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃとなる半導体層１ａの層厚Ａ１は半導体層１ａの全体層厚Ｂ１よりも薄くなる。また、窒化膜の形成量や熱酸化膜２の形成量によって、ゲート絶縁膜２′となる絶縁層２の層厚Ａ２と、ソース被覆領域２ｄ，ドレイン被覆領域２ｅとなる絶縁層２の層厚Ｂ２とを独立に制御することができる。
なお、本発明は、プロジェクタのライトバルブのみならず、透過型或いは半透過型の液晶表示装置等、バックライト等により光励起を生じやすい環境で用いる種々のデバイスについても適用できる。
【００６８】
［第２実施形態］
［薄膜トランジスタの製造方法］
本実施形態の電気光学装置の製造方法において、第１実施形態の電気光学装置の製造方法と異なるところは、イオン注入によりＰ（リン）等のＶ族元素をドープする工程のみである。
したがって、ここでは、電気光学装置の製造方法のうち、イオン注入の工程のみを、図９及び図１０に基づいて説明する。なお、図９，図１０に示したイオン注入工程の前及び後の製造工程については、第１実施形態と全く同様である。また、図９において、第１実施形態と同じ構成要素については、同じ参照符号を付し、説明は省略する。
【００６９】
図９は、ＴＦＴアレイ基板の一部分を、図２に示した液晶表示装置の断面図に対応させて示す工程図である。
本製造方法では、図６（ｂ）に示す酸化膜２５及びゲート層３ａが設けられている基板本体１０Ａ上に、図９に示すように、マスク材等を設けることなく、ＰなどのＶ族元素のドーパント６１を高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、２×１０１５／ｃｍ２のドーズ量にて）ドープしている。
この際、図１０に示すように、ドープされるイオン濃度のピークが、高濃度ソース領域１ｄ（又は高濃度ドレイン領域１ｅ）となる半導体層１ａの内部に位置するようにイオン照射の条件を設定し、高濃度ソース領域１ｄ（又は高濃度ドレイン領域１ｅ）となる半導体層１ａ内にＤ２だけＰイオンをドープする。
【００７０】
この場合、ソース−ドレイン間領域及びそれに積層されるゲート絶縁層２′の総層厚は、高濃度ソース領域１ｄ及びそれに積層されたソース被覆領域２ｄの総層厚よりも、段差Ｇ２の高さｇだけ薄くなっているため、ソース−ドレイン間領域に照射されたイオンは、その大部分が基板１０Ａをそのまま通過し、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃとなる半導体層１ａにドープされるＰイオンは僅か（Ｄ１）となる。
【００７１】
したがって、上記の液晶表示装置の製造方法によれば、上記第１実施形態と同様の効果が得られる他、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅとなる半導体層１ａと、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃとなる半導体層１ａとに対して、一回のイオン注入工程で、それぞれ高濃度，低濃度のイオン注入を行なうことができるため、製造効率が高い。
【００７２】
特に、本製造方法では、高濃度ソース領域及び高濃度ドレイン領域と、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃとは、半導体層１ａの層厚のみならず絶縁層２の層厚も異ならせることができるため、ＣＶＤやスパッタ等により絶縁膜２を半導体層１ａ上に均一に成膜した場合に比べて、段差Ｇ２の高さｇを絶縁層２の層厚差（Ｂ２―Ａ２）の分だけ大きくできる。このため、上述のイオンの照射条件をある程度ラフに設定しても、ソース−ドレイン間領域に照射されたイオンの濃度ピークの位置を半導体層１ａの外部とすることができる。これにより、イオン注入条件のマージンを広くなり、条件設定の自由度が高まるとともに、生産性や歩留まりを向上させることができる。
【００７３】
なお、ドープされるイオン濃度のピークが、高濃度ソース領域１ｄ（又は高濃度ドレイン領域１ｅ）となる半導体層１ａの底部付近となるようにイオンの照射条件を設定した場合には、ソース−ドレイン間領域に照射されたイオンは全て基板１０Ａ外に透過し、上記のスイッチング素子をオフセット構造とすることができる。
【００７４】
［電子機器］
上記実施形態の液晶表示装置を備えた電子機器の例について説明する。
図１１は、携帯電話の一例を示した斜視図である。図１１において、符号１０００は携帯電話本体を示し、符号１００１は上記の液晶表示装置を用いた液晶表示部を示している。
【００７５】
図１２は、腕時計型電子機器の一例を示した斜視図である。図１２において、符号１１００は時計本体を示し、符号１１０１は上記の液晶表示装置を用いた液晶表示部を示している。
【００７６】
図１３は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図１３において、符号１２００は情報処理装置、符号１２０２はキーボードなどの入力部、符号１２０４は情報処理装置本体、符号１２０６は上記の液晶表示装置を用いた液晶表示部を示している。
【００７７】
図１１〜図１３に示す電子機器は、上記実施の形態の液晶表示装置を用いた液晶表示部を備えているので、優れた表示品位を有する表示部を備えた電子機器を実現することができる。
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。上記実施の形態において説明した液晶表示装置の具体的な構成は、ほんの一例に過ぎず、その他、種々の構成を有する液晶表示装置に本発明を適用することができる。また、例えば、本発明は、エレクトロルミネッセンス（ＥＬ）、デジタルマイクロミラーデバイス（ＤＭＤ）、或いは、プラズマ発光や電子放出による蛍光等を用いた様々な電気光学素子を用いた電気光学装置および該電気光学装置を備えた電子機器に対しても適用可能であるということは言うまでもない。
【００７８】
【実施例】
本発明者らは、本発明の効果を実証するために、本発明に係る構成の薄膜トランジスタを備えたプロジェクタ用の液晶ライトバルブを製作し、その電気特性を測定した。その結果について以下に報告する。
本実施例の薄膜トランジスタは第１実施形態に示した製造方法により作製しており、まず、第１層間絶縁膜を形成した基板上に単結晶シリコン層を形成し、１０００℃の高温下でＤｒｙ酸化を行なって、半導体層上に熱酸化膜を６０ｎｍ形成した（図４（ａ）〜図４（ｃ）参照）。
【００７９】
次に、この単結晶シリコン層及び熱酸化膜を所定形状にパターニングしてチャネルドープを行ない、ソース−ドレイン間領域となる半導体層上を覆う熱酸化膜をエッチングにより除去した（図５（ａ）〜図５（ｃ）参照）。
次に、再び１０００℃の高温下でＤｒｙ酸化を行ない、チャネル領域となる半導体層上に熱酸化膜を６０ｎｍ形成した（図５（ｄ）参照）。なお、この熱酸化工程により高濃度ソース領域及び高濃度ドレイン領域となる半導体層上の熱酸化膜は９０ｎｍとなった。
次に、上記熱酸化工程で形成された熱酸化膜上に更に酸化膜を２０ｎｍ形成した（図６（ａ）参照）。
【００８０】
以上に示した工程により、ソース−ドレイン間領域の半導体層の層厚Ａ１を２０ｎｍ、高濃度ソース領域及び高濃度ドレイン領域の半導体層の層厚Ｂ１を５０ｎｍとすることができ、チャネル領域の層厚が４０ｎｍ程度あった従来のものに比べて光リーク電流を半分程度に抑えることができた。これにより、プロジェクタの光量を二倍に高めることができ、より明るい表示が可能となる。
【００８１】
また、本実施例の薄膜トランジスタの電気特性を測定した結果、閾値Ｖｔｈのバラツキが従来のものの１／３程度、Ｓ値が従来の０．５Ｖ／ｄｅｃから０．３Ｖ／ｄｅｃに改善することがわかった。これは、上記工程においてチャネル領域を構成するシリコン層がレジストに一度も接しないためと考えられる。つまり、図１７に示す従来の製造方法では、半導体層を所定の形状にパターニングする際（図１７（ｂ）参照）に、半導体層に直接レジストを塗布するため、レジスト中のリンやイオウ等の不純物がシリコン中に拡散（特に、ポリシリコンの場合は、粒界から内部に拡散すると推定される）し、薄膜トランジスタの閾値にバラツキを生じさせたりＳ値を増大させたりする虞がある。これに対して、本方法では、半導体層上に熱酸化膜を形成した後、半導体層をパターニングするため、レジストは半導体層に直接接することはなく（図５（ａ）参照）、半導体層を清浄に保つことができるのである。
【００８２】
さらに、上記工程により、ゲート絶縁層の層厚Ａ２が８０ｎｍ、ソース被覆領域及びドレイン被覆領域の層厚Ｂ２が１１０ｎｍとなり、半導体層及びこの半導体層上に積層される絶縁層の中央部に、半導体層中央部に形成される段差（Ｂ１−Ａ１）よりも大きな段差（Ｂ１―Ａ１＋Ｂ２−Ａ２）を形成することができた。これにより、例えば第２実施形態の製造方法により薄膜トランジスタを製造する場合に、そのイオン注入条件の自由度の高い構造とすることができた。
【００８３】
【発明の効果】
以上、詳細に説明したように、本発明によれば、半導体層のソース−ドレイン間領域に凹部となる段差が設けられ、ソース−ドレイン間領域の層厚がソース領域及び前記ドレイン領域の層厚よりも薄くなっているため、光励起されるキャリアの量が少なくなり、光リーク電流を低減することができる。また、ソース被覆領域及びドレイン被覆領域の層厚がゲート絶縁層の層厚よりも厚いため、ソース領域、ドレイン領域と低濃度ソース領域、低濃度ドレイン領域に一度のイオンドープで不純物を注入する条件設定の設定可能な範囲が広がるという効果がある。また、ソース領域及び前記ドレイン領域を構成する半導体層の層厚を、従来同様の層厚或いはそれ以上とすることができるため、ソース領域と信号線、或いは、ドレイン領域と画素電極とを接続する際のコンタクト抵抗を小さくすることができる他、コンタクトホールを設ける際の加工性や信頼性も向上する。
さらに、このような段差の形成された半導体層にイオン注入を行なう場合には、一回のイオン注入工程によって、ソース領域，ドレイン領域，ソース−ドレイン間領域の各領域の層厚に応じてドープされるイオン濃度を異ならせることができるといったプロセス上の利点がある。この際、ゲート絶縁層の層厚がソース被覆領域及びドレイン被覆領域よりも薄いため、上記の段差を更に大きくすることができ、各領域のイオン濃度を大きく異ならせることができるとともに、イオン注入条件の設定の自由度を高めることができる。
【図面の簡単な説明】
【図１】本発明の電気光学装置の一例である液晶表示装置の全体構成を説明するための断面図である。
【図２】本発明に係る第１実施形態の液晶表示装置の製造方法を示す工程図である。
【図３】本発明に係る第１実施形態の液晶表示装置の製造方法を示す工程図である。
【図４】本発明に係る第１実施形態の液晶表示装置の製造方法を示す工程図である。
【図５】本発明に係る第１実施形態の液晶表示装置の製造方法を示す工程図である。
【図６】本発明に係る第１実施形態の液晶表示装置の製造方法を示す工程図である。
【図７】本発明に係る第１実施形態の液晶表示装置の製造方法を示す工程図である。
【図８】本発明に係る第１実施形態の液晶表示装置の製造方法を示す工程図である。
【図９】本発明に係る第２実施形態の液晶表示装置の製造方法を示す工程図である。
【図１０】本発明に係る第２実施形態の液晶表示装置の製造方法を説明するための図である。
【図１１】本発明の電子機器の一例を示した斜視図である。
【図１２】本発明の電子機器の他の例を示した斜視図である。
【図１３】本発明の電子機器の他の例を示した斜視図である。
【図１４】従来の薄膜トランジスタの構成を示す模式的な断面図である。
【図１５】従来の薄膜トランジスタの構成を示す模式的な断面図である。
【図１６】従来の薄膜トランジスタの構成を示す要部拡大図である。
【図１７】従来の薄膜トランジスタの製造方法を示す工程図である。
【図１８】従来の薄膜トランジスタの製造方法を示す工程図である。
【符号の説明】
１ａ　半導体層
１ａ′　チャネル領域
１ｂ　低濃度ソース領域
１ｃ　低濃度ドレイン領域
１ｄ　ソース領域（高濃度ソース領域）
１ｅ　ドレイン領域（高濃度ドレイン領域）
２　絶縁層
２′　ゲート絶縁膜（熱酸化膜）
２ｄ　ソース被覆領域
２ｅ　ドレイン被覆領域
３ａ　走査線（ゲート層）
６ａ　信号線
９ａ　画素電極
１０　ＴＦＴアレイ基板（第１の電極基板）
２０　対向基板（第２の電極基板）
３０　画素スイッチング用ＴＦＴ（薄膜トランジスタ）
５０　液晶層（光変調層）
４０２　絶縁層としての酸化膜
【図１】
2004047880.tif 000003
【図２】
2004047880.tif 000004
【図３】
2004047880.tif 000005
【図４】
2004047880.tif 000006
【図５】
2004047880.tif 000007
【図６】
2004047880.tif 000008
【図７】
2004047880.tif 000009
【図８】
2004047880.tif 000010
【図９】
2004047880.tif 000011
【図１０】
2004047880.tif 000012
【図１１】
2004047880.tif 000013
【図１２】
2004047880.tif 000014
【図１３】
2004047880.tif 000015
【図１４】
2004047880.tif 000016
【図１５】
2004047880.tif 000017
【図１６】
2004047880.tif 000018
【図１７】
2004047880.tif 000019
【図１８】
2004047880.tif 000020