(57)【要約】【課題】乗算を必要としない簡単な構成のシンボル境界検出回路および検出方法を提供する。【解決手段】Ａ／Ｄ変換器１から出力されたディジタル信号列をメモリ２０に蓄積し、加算器１２により、最新サンプルのディジタル信号ｄ（ｘ）と、上記メモリから得られる上記ディジタル信号と所定のサンプル間隔にあるディジタル信号ｄ（０）との間の減算を行い、減算結果を相関値データ列として出力する。判定部５０は、上記相関データ列から受信フレームのシンボル境界を判定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
シンボル区間に先立って同一基本パターンが複数回繰り返されるプリアンブル区間をもつ受信フレームから、上記シンボル区間の開始位置となるシンボル境界を検出するシンボル境界検出回路であって、
受信アナログ信号を所定のサンプリング周期でディジタル信号列に変換するためのＡ／Ｄ変換器と、
上記Ａ／Ｄ変換器から出力された所定時間分のディジタル信号列を順次に蓄積するためのメモリと、
上記Ａ／Ｄ変換器から出力された最新サンプルのディジタル信号の値と、上記メモリから得られる上記最新サンプルとは所定のサンプル間隔にあるサンプルのディジタル信号値との間で減算し、減算結果を相関値データとして出力する演算器と、
上記相関データから受信フレームのシンボル境界を判定する判定部とを有することを特徴とするシンボル境界検出回路。
【請求項２】
前記判定部が、前記プリアンブル境界の後で現れる相関値データ列内の特徴的なピーク値を検出して、前記シンボル境界を特定することを特徴とする請求項１に記載のシンボル境界検出回路。
【請求項３】
シンボル区間に先立って同一基本パターンが複数回繰り返されるプリアンブル区間をもつ受信フレームから、上記シンボル区間の開始位置となるシンボル境界を検出するシンボル境界検出回路であって、
受信アナログ信号を所定のサンプリング周期でディジタル信号列に変換するためのＡ／Ｄ変換器と、
上記Ａ／Ｄ変換器から出力された所定時間分のディジタル信号列を順次に蓄積するためのメモリと、
上記メモリに蓄積されたディジタル信号列の中から、それぞれが時間軸上で所定のサンプル間隔にある２つのサンプルのディジタル信号値を組にして、組毎の減算結果を相関値データとして並列的に出力する複数の演算器と、
上記並列的に出力された相関データから受信フレームのシンボル境界を判定する判定部とを有することを特徴とするシンボル境界検出回路。
【請求項４】
前記判定部が、前記並列的に出力された相関値データが示す相関値の変化パターン中に含まれるから特徴的なピークを検出して、前記シンボル境界を特定することを特徴とする請求項３に記載のシンボル境界検出回路。
【請求項５】
シンボル区間に先立って同一基本パターンが複数回繰り返されるプリアンブル区間をもつＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）の受信フレームから、上記シンボル区間の開始位置となるシンボル境界を検出するシンボル境界検出回路であって、
受信アナログ信号を所定のサンプリング周期でディジタル信号列に変換するためのＡ／Ｄ変換器と、
上記Ａ／Ｄ変換器から出力されたディジタル信号列を直交復調して、ディジタル信号列を同相成分と直交成分に分離する直交復調回路と、
上記直交復調回路から出力された同相成分のディジタル信号列と直交成分のディジタル信号列をそれぞれ所定時間ずつ順次に蓄積するためのメモリと、
上記メモリに蓄積された同相成分と直交成分のディジタル信号列の中から選択された時間軸上で所定のサンプル間隔にある複数組のディジタル信号値から、加減算により同相成分用と直交成分用の相関値データ列を並列的に生成する演算回路と、
上記同相成分用と直交成分用の相関データ列から受信フレームのシンボル境界を判定する判定部とを有することを特徴とするシンボル境界検出回路。
【請求項６】
シンボル区間に先立って同一基本パターンが複数回繰り返されるプリアンブル区間をもつ受信フレームから、上記シンボル区間の開始位置となるシンボル境界を検出するシンボル境界検出方法であって、
受信アナログ信号を所定のサンプリング周期でディジタル信号列に変換するステップと、
上記ディジタル信号列に含まれる第１のディジタル信号値と、該ディジタル信号値と所定のサンプル間隔にある第２のディジタル信号値との間で減算処理し、相関値データとして出力するステップと、
上記相関データから受信フレームのシンボル境界を判定するステップとを有することを特徴とするシンボル境界検出方法。
【請求項７】
前記ディジタル信号列に含まれる互いに所定のサンプル間隔にある複数組のディジタル信号値について減算処理し、時系列に配列された複数列の相関値データを並列的に出力するステップと、
上記並列出力された相関データ列から受信フレームのシンボル境界を判定するステップとを有することを特徴とする請求項６に記載のシンボル境界検出方法。
【請求項８】
前記判定ステップで、前記相関値データ列から、前記同一基本パターンが複数回繰り返されるプリアンブル区間の末尾を検出した後、前記シンボル境界を特定することを特徴とする請求項６または請求項７に記載のシンボル境界検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、受信フレームのシンボル境界検出回路および方法に関し、特に、ＯＦＤＭフレームの（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）変調方式を採用した通信装置に適したシンボル境界検出回路および方法に関する。
【０００２】
【従来の技術】
ディジタル無線通信では、受信信号の復調処理のために受信フレーム中のシンボルタイミングを把握し、シンボル同期を確立する必要がある。これは、ＯＦＤＭ変調方式を採用した場合でも同様である。以下、５ＧＨｚ帯の無線ＬＡＮ規格であるＩＥＥＥ８０２．１１ａの通信フレームフォーマットを前提として、従来のシンボル同期の確立回路の１例について説明する。
【０００３】
図７は、ＩＥＥＥ８０２．１１ａで規定された通信フレームの先頭部分のフォーマットを示している。通信フレームの先頭部には、それぞれ２シンボル期間（２Ｔ）にわたって、ショートプリアンブルＳＰとロングプリアンブルＬＰと呼ばれる既知の信号パターンが配置され、その後にフレームの主体となる通常のデータ（シンボル）ＳＢが続いている。
【０００４】
ショートプリアンブルＳＰの区間では、図示したように、Ｔ／５の周期で同一の基本プリアンブルパターンＳ０〜Ｓ９が繰り返される。また、ロングプリアンブルＬＰの区間では、２Ｔ／５期間のガードインターバルＧＩに続いて、それぞれ４Ｔ／５の期間でロングプリアンブルパターンＬ０とＬ１が現れる。
【０００５】
図８は、上記通信フレームの受信装置において、ショートプリアンブルＳＰとロングプリアンブルＬＰの境界検出のために採用される従来のシンボル境界検出回路の１例を示す。
従来回路では、アナログ入力信号ＩＮをアナログ／ディジタル（Ａ／Ｄ）変換器１でディジタル信号列ｒに変換し、メモリ（シフトレジスタ）２に入力している。Ａ／Ｄ変換器１は、ショートプリアンブルでの基本パターン繰り返し期間に相当するＴ／５期間にＭ個サンプルのサンプリングレートで、アナログ入力信号ＩＮをディジタル信号列に変換している。
【０００６】
メモリ２からは、サンプリング周期毎に、時系列的に連続した位置関係にあるＭ個のディジタル信号（サンプル）値ｒ（０）〜ｒ（Ｍ−１）が並列的に出力され、ディジタル相関器１０に入力される。ディジタル相関器１０には、入力信号列と比較すべき相関データ値として、予め既知となっているショートプリアンブルでの繰り返しパターンの標準値を示すディジタル値Ｐ（０）〜Ｐ（Ｍ−１）が相関データメモリ３から与えてある。
【０００７】
ディジタル相関器１０からは、サンプリング周期毎に、サンプル値ｒ（０）〜ｒ（Ｍ−１）と標準値Ｐ（０）〜Ｐ（Ｍ−１）との相関度を示す値ｃ（ｎ）が出力される。シンボル境界判定部５は、上記相関器１０の出力変化からショートプリアンブルＳＰとロングプリアンブルＬＰの境界を検出する。
【０００８】
図９は、従来のディジタル相関器１０の構成を示す。この相関器１０は、受信信号のサンプル値ｒ（ｋ）と標準値Ｐ（ｋ）とを乗算するＭ個の乗算器１１−ｋ（ｋ＝０〜Ｍ−１）と、乗算結果を次々と累計するＭ−１個の加算器１２−ｋ（ｋ＝１〜Ｍ−１）とから構成されている
ここで、時刻ｔ（ｎ）のサンプルから始まるＭサンプル区間の相関値をｃ（ｎ）とすると、相関値ｃ（ｎ）は、次式（１）によって求められる。
【０００９】
【数１】
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ディジタル相関器１０は、上記式（１）に基づく演算結果をサンプリング周期毎に繰り返し、異なるｎに対する演算結果を次々とシンボル境界判定部５に出力する。標準値Ｐ（ｋ）としてショートプリアンブルで繰り返される基本プリアンブルパターンを適用した場合、ショートプリアンブル区間の信号受信中に、相関値ｃ（ｎ）のピークが１０回出現し、ロングプリアンブル区間以降の信号受信中は、これらのピークが消滅する。従って、シンボル境界判定部５は、相関値ｃ（ｎ）におけるピークの出現位置や消失位置からプリアンプルＳＰとＬＰの境界を検出し、この境界を基準として受信フレーム信号のシンボル同期を確立することができる。
【００１０】
尚、ＩＥＥＥ８０２．１１ａで規定された通信フレームのタイミング検出に関しては、例えば、２０００年電子情報通信学会ソサイエティ大会のＢ−５−１２１において、「ＩＥＥＥ８０２．１１ａ無線ＬＡＮ用ＯＦＤＭ変復調器の実験的検討」と題して報告されている。
【００１１】
【非特許文献１】
２０００年電子情報通信学会ソサイエティ大会のＢ−５−１２１
【００１２】
【発明が解決しようとする課題】
然るに、上述した従来のディジタル相関器は、繰り返しパターンを検出するために、多数の乗算器１１−０〜１１−（Ｍ−１）を並列動作させ、乗算結果を加算器１２−１〜１２−（Ｍ−１）で累算する構成となっているため、高速度の多数の乗算器を必要とし、回路規模が大きくなると言う問題がある。
【００１３】
本発明の目的は、プリアンブル区間において基本パターンが所定周期で繰り返されるフォーマット構造の通信フレームを対象とした簡単なシンボル境界検出回路および検出方法を提供することにある。
本発明の他の目的は、特にＯＦＤＭ変調信号の受信に適した簡単な構造のシンボル境界検出回路および検出方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明のシンボル境界検出回路は、Ａ／Ｄ変換器から出力された所定時間分のディジタル信号列を順次に蓄積するためのメモリと、Ａ／Ｄ変換器から出力された最新サンプルのディジタル信号値と、上記メモリから得られる上記最新サンプルとは所定のサンプル間隔にあるサンプルのディジタル信号値との間で減算し、減算結果を相関値データとして出力する演算器と、上記相関データから受信フレームのシンボル境界を判定する判定部とを有することを特徴とする。
【００１５】
受信フレームの先頭部が、基本周期の異なる２種類のプリアンブル区間（短い基本周期ΔＴ１をもつ第１プリアンブル区間と、長い基本周期ΔＴ２をもつ第２プリアンブル区間）からなっていた場合、上記演算器は、サンプリング周期毎に、例えば、時間軸上で基本周期ΔＴ２の１／２だけ離れた位置関係にある２つのディジタル信号ｄ（０）とｄ（ｘ）の間で減算処理を行い、減算結果を相関値データとして出力する。この場合、判定部は、上記演算器から出力される相関値データ列から第１、第２プリアンブル区間の境界を検出し、該プリアンブル境界を起点にして、その後に到来するシンボル境界を予測できる。また、上記プリアンブル境界の後で相関値データ列に現れる特徴的なピーク値を検出することによって、シンボル境界を特定することができる。
【００１６】
本発明の１実施例では、メモリに蓄積されたディジタル信号列の中から、それぞれが時間軸上で所定のサンプル間隔にある２つのサンプルを組にして、組毎の減算結果を相関値データとして並列的に出力する複数の演算器を適用することによって、上記判定部が、上記並列的に出力された相関データから受信フレームのシンボル境界を判定している。
【００１７】
本発明によるシンボル境界検出方法は、受信アナログ信号を所定のサンプリング周期でディジタル信号列に変換するステップと、上記ディジタル信号列に含まれる第１のディジタル信号値と、該ディジタル信号とは所定のサンプル間隔にある第２のディジタル信号値との間で減算処理し、相関値データとして出力するステップと、上記相関データから受信フレームのシンボル境界を判定するステップとを有することを特徴とする。
【００１８】
本発明によるシンボル境界検出方法の他の特徴は、ディジタル信号列に含まれる互いに所定のサンプル間隔にある複数組のディジタル信号値について減算処理し、時系列に配列された複数列の相関値データを並列的に出力し、並列出力された相関データ列から受信フレームのシンボル境界を判定することにある。
【００１９】
本発明では、このようにＡ／Ｄ変換されたディジタル信号列中の１組または複数組のサンプルから、サンプリング周期毎に行う加減算演算によって、１列または並列的な複数の相関値データ列を生成し、この相関値データ列が示す相関値パターン内でプリアンブル境界およびシンボル境界を検出するようにしているため、従来回路が必要としていた乗算器が不要となる。
【００２０】
【発明の実施の形態】
以下、本発明の実施例について、図面を参照して説明する。
図１は、本発明によるシンボル境界検出回路の第１の実施例を示し、図２は、アナログ受信信号ＩＮの波形を模式的に示す。
アナログの受信信号ＩＮは、Ａ／Ｄ変換器１でディジタル信号ｄに変換され、メモリ（シフトレジスタ）２０に入力される。メモリ２０と加算器１２によって、簡易的なＤＦＴ（Ｄｉｓｃｒｅｔｅ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理部が形成され、加算器１２の出力が、シンボル境界判定部５０に入力される。受信信号処理回路１００は、サンプリングクロックＦｓに同期してディジタル信号ｄを取り込む。また、シンボル境界判定部５０から出力される境界検出信号に基づいて、受信フレームのシンボル同期をとり、シンボル領域の情報を受信処理する。
【００２１】
Ａ／Ｄ変換器１のサンプリングレート（サンプリングクロック）Ｆｓは、受信信号処理回路１００の要求に合わせて設計される。例えば、図７に示した通常のＯＦＤＭシンボルのデータ区間（４Ｔ／５）に対してＮ点のＤＦＴ処理を行うようなシステムの場合は、サンプリングクロックＦｓは、１シンボル期間（１Ｔ）当たり５Ｎ／４サンプル以上のサンプリングが可能なレートに設定される。
【００２２】
尚、受信フレームが図７のフレーム構成となっていた場合、図２に示すように、最初の２シンボル期間に、ショートプリアンブルに対応した基本パターンが１０回（例えば、Ｓ０〜Ｓ９）連続的に出現し、次の２シンボル期間に、ガードインターバルに対応するパターンＧＩと、ロングプリアンブルに対応する基本パターンが２回（Ｌ０、Ｌ１）出現する。
【００２３】
以下の説明では、サンプリングクロックＦｓが、１シンボル期間Ｔに５Ｎ／４サンプル（４Ｔ／５期間にＮサンプル）のレートに設定された場合を仮定する。この時、ショートプリアンブル区間ＳＰでは、Ｎ／４サンプル毎（時間的にはＴ／５期間毎）に同一のサンプルが繰り返して出現し、ロングプリアンブル区間ＬＰでは、４Ｎ／４サンプル毎（時間的には４Ｔ／５期間毎）に、同一値をもつサンプルが繰り返して出現することになる。
【００２４】
本発明は、Ａ／Ｄ変換器１の出力に現れる上記同一サンプル値の繰り返しに着目したものであり、図１に示した第１実施例では、Ａ／Ｄ変換器１から出力されたディジタル信号列を順次にメモリ２０に蓄積しておき、サンプリング周期毎に、メモリ２０から読み出した最新サンプルｄ（２Ｎ／４）と、時間軸上で上記サンプルに対して２Ｎ／４サンプル間隔にあるサンプルｄ（０）とを加算器（減算器）１２に入力し、減算結果「ｄ（０）−ｄ（２Ｎ／４）」をシンボル境界判定部５０に入力することを特徴としている。
【００２５】
この場合、メモリ２０には「（２Ｎ／４）＋１」個分のサンプルデータ格納容量があれば良い。但し、最新サンプルｄ（２Ｎ／４）としてＡ／Ｄ変換器１の出力を直接加算器１２に供給してもよく、この場合は、メモリ容量を２Ｎ／４サンプル分に減らすことができる。
【００２６】
図３は、図２に示した入力アナログ信号ＩＮと対応して、期間ｔ０〜ｔ２０にＡ／Ｄ変換器１から出力されるディジタル信号列を示す。また、図４は、期間ｔ０〜ｔ２０における加算器１２の出力を示す。
ショートプリアンブルＳＰでは、１シンボル期間Ｔに同一の基本パターンが５回繰り返されるため、Ａ／Ｄ変換器１からＮ／４サンプル毎に同一値のサンプルが出力される。通信フレームの受信前には、メモリ２０の蓄積値はゼロ近傍の値となっているため、ショートプリアンブルＳＰにおける基本パターンＳ０、Ｓ１の受信期間中は、被減算数入力値ｄ（０）がゼロ近傍となった状態が続き、加算器１２からは、基本パターンＳ０、Ｓ１のＡ／Ｄ変換値変化に対応したパターンで、相関値を示すデータ列が出力される。
【００２７】
ショートプリアンブルＳＰの第３基本パターンＳ２の受信期間中は、Ａ／Ｄ変換された最新のディジタル値ｄ（２Ｎ／４）と略同一のディジタル値ｄ（０）がメモリ２０から読み出され、被減算数入力値として加算器１２に供給される。従って、加算器出力は略ゼロの状態となり、この状態は、図４に示すように、最後の基本パターンＳ９の受信期間まで継続する。
【００２８】
受信プリアンブルがロングプリアンブルＬＰに切換わると、Ａ／Ｄ変換器の出力値とメモリ２０から読み出された被減算数入力値との間の相関性がなくなり、加算器１２における演算結果「ｄ（０）−ｄ（２Ｎ／４）」が略ゼロの状態を脱して、図４に示すように変化する。ロングプリアンブル受信期間中の加算器出力パターンには、ショートプリアンブルＳＰとロングプリアンブルＬＰとの境界（プリアンプル境界）ｔ１０を基点にして、所定のタイミング位置に正または負の特徴的なピークが出現する。
【００２９】
シンボル境界判定部５０は、上述したプリアンブル受信期間中の加算器１２の出力変化から、受信フレームのシンボル境界を検出できる。例えば、ショートプリアンブルＳＰでの最初の基本パターンＳ０の受信時に現れる加算器１２の出力変化から、フレームの先頭を検知できる。また、基本パターンＳ０、Ｓ１の後に継続する略ゼロ状態の期間をタイマでカウントすることによって、８Ｔ／５期間後に現れるプリアンブル境界ｔ１０を予測でき、予測したプリアンブル境界の近傍に現れる加算器出力の変化を検知することによって、境界ｔ１０を正確に特定できる。シンボル境界は、検出されたプリアンブル境界ｔ１０からロングプリアンブル期間２Ｔをカウントした位置にある。
【００３０】
シンボル境界判定部５０は、例えば、加算器１２から出力される所定期間分の値を内部メモリに保持しておき、プリアンブル境界ｔ１０を基準にして、ロングプリアンブル受信期間中の加算器出力パターンに現れる特徴的なピーク値を検出し、このピーク値の検出タイミングでもって、上記プリアンブル境界ｔ１０からカウントされるシンボル境界位置を修正できる。
【００３１】
図５は、本発明によるシンボル境界検出回路の第２の実施例を示す。
受信アナログ信号ＩＮは、Ａ／Ｄ変換器１に入力され、第１実施例と同様のサンプリングレートＦｓでディジタル信号（サンプル値）列に変換した後、順次にメモリ（シフトレジスタ）２０に入力される。本実施例では、シンボル時間Ｔの２倍〜数倍程度の期間に相当するＭ個のサンプル値をメモリ２０に保持する。
【００３２】
メモリ２０に格納されたサンプルデータのうち、互いにロングプリアンブルのパターン周期の１／２に相当する間隔（２Ｎ／４サンプル）だけ離れたサンプルを順次に組み合わせ、それぞれを加算器１２−ｋ（ｋ＝０〜Ｍ−２Ｎ／４）に入力して、各加算器で「ｄ（ｋ）−ｄ（ｋ＋２Ｎ／４）」の減算を行う。全ての演算結果は、シンボル境界判定部５１に入力される。この場合、加算器１２−ｋ（ｋ＝１〜２Ｎ／４）の出力は、図４に示した相関結果パターンにおけるＭ−２Ｎ／４サンプル分のウインドウ（部分領域）を示し、ウインドウの位置は、サンプリング周期毎に図４の時間軸上を１サンプル分ずつ右シフトする。
【００３３】
シンボル境界判定部５１は、加算器１２−ｋ（ｋ＝０〜Ｍ−２Ｎ／４）の出力が示す相関結果パターンに現れる略ゼロ区間（ショートプリアンブル区間）と、その後に現れるピーク値（最大値／最小値）または準ピーク値の出現状況を監視する。本実施例の場合、シンボル境界は、ショートプリアンブル区間の終端から２Ｔの位置に予測できる。また、予測したシンボル境界の近傍において、予め既知となっているの特徴的パターンの存在を確認することによって、シンボル境界を特定することができる。
【００３４】
図６は、本発明によるシンボル境界検出回路の第３の実施例を示す。
本実施例では、ＯＦＤＭ受信機におけるＮ点ＤＦＴ処理部のサンプリングレートをＦｓとした場合、Ａ／Ｄ変換器１をＦｓ×ｋ（ｋは自然数）のサンプリングレートで動作させる。Ａ／Ｄ変換器１の出力は、直交復調器６によって同相成分Ｉと直交成分Ｑに分離され、それぞれメモリ（シフトレジスタ）２０Ｉと２０Ｑに格納される。ここでは、Ａ／Ｄ変換器１のサンプリングレートがＦｓ×ｋとなっているため、１ロングプリアンブル・パターンの１／２に相当する期間（４Ｔ／５）中のサンプル数は、２ｋＮ／４サンプルとなる。
【００３５】
メモリ２０Ｉ、２０Ｑには、最新サンプルから順に、例えば、３ｋＮ／４サンプル前までのサンプルデータ（合計：１＋３ｋＮ／４個）を格納する。メモリ２０Ｉの蓄積データのうち、Ｉ（０）とＩ（２ｋＮ／４）を加算器（減算器）１３、Ｉ（１ｋＮ／４）とＩ（３ｋＮ／４）を加算器（減算器）１４に入力する。同様に、メモリ２０Ｑの蓄積データのうち、Ｑ（０）とＱ（２ｋＮ／４）を加算器（減算器）１５、Ｑ（１ｋＮ／４）とＱ（３ｋＮ／４）を加算器（減算器）１６に入力する。
【００３６】
各サンプリング時刻において、加算器（減算器）１３と１６の出力を加算器１７に入力することによって、「Ｉ（０）＋Ｑ（１ｋＮ／４）−Ｉ（２ｋＮ／４）−Ｑ（３ｋＮ／４）」の値を演算し、演算結果（第１データ）をメモリ２３に格納する。同様に、加算器（減算器）１４と１５の出力を加算器１８に入力し、「Ｑ（０）−Ｉ（１ｋＮ／４）−Ｑ（２ｋＮ／４）＋Ｉ（３ｋＮ／４）」の値を演算し、演算結果（第２データ）をメモリ２４に格納する。これらのメモリ２３、２４には、シンボル時間Ｔの２倍〜数倍の期間に発生したデータを格納できればよい。
【００３７】
シンボル境界判定部５２は、メモリ２３と格納された第１データ群が示す相関結果パターンと、メモリ２４と格納された第２データ群が示す相関結果パターンを監視し、第２実施例と同様にシンボル境界を検出できる。本実施例の場合、第１データ群から求めた境界位置と、第２データ群から求めた境界位置を照合することによって、最終的なシンボル境界位置を決定することができる。
【００３８】
以上の実施例では、Ａ／Ｄ変換結果をメモリ２０に蓄積し、メモリ出力を加算器に入力することによって相関結果データをハードウェア的に生成したが、例えば、ディジタル信号処理用のプロセッサを使用し、メモリ２０のデータをソフトウェア的に処理して、シンボル境界を検出することもできる。この場合でも、シンボル境界を検出には乗算演算を必要としないため、加減算動作と簡単な条件分岐判定を繰り返す比較的簡単な高速処理動作の繰り返しで目的を達成できる。
【００３９】
【発明の効果】
以上の実施例から明らかなように、本発明によれば、乗算器を使用することなくシンボル境界を検出できるため、受信装置のハードウェア規模を縮小できる。また、Ａ／Ｄ変換器出力をソフトウェア的に処理する場合でも、比較的簡単な動作の繰り返して、高速にシンボル境界を検出することが可能となる。
【図面の簡単な説明】
【図１】本発明によるシンボル境界検出回路の第１の実施例を示す図。
【図２】Ａ／Ｄ変換器１に入力されるアナログ信号ＩＮを模式的に示した波形図。
【図３】図２のアナログ信号ＩＮに対応するＡＤ変換器１の出力パターンを示す図。
【図４】図３の出力パターンに対応する加算器１２の出力変化を示す図。
【図５】本発明によるシンボル境界検出回路の第２の実施例を示す図。
【図６】本発明によるシンボル境界検出回路の第３の実施例を示す図。
【図７】ＩＥＥＥ８０２．１１ａ規格の通信フレームの先頭部を示すフォーマット図。
【図８】従来のシンボル境界検出回路の１例を示す図。
【図９】図６における相関器１０の詳細を示す構成図。
【符号の説明】
１：ＡＤ変換器、２、２０：メモリ、
５、５０、５１、５２：シンボル境界判定部、
６：直交復調回路、１００：受信信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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