(57)【要約】【課題】同一の基本クロックを用いて、高分解能，高周波数で複数の任意個の出力クロックとして、出力パルス設定動作時間を許容し、かつ基本クロック周期より短周期長パルスを生成する。【解決手段】第１，第２，第３分周遅延回路２ａ，２ｂ，２ｃおよび第１，第２，第３選択回路３ａ，３ｂ，３ｃが時間差をもって独立に動作可能に構成し、各分周遅延回路から出力の遅延パルス群を、パルス選択制御回路５から供給のパルス選択データ１，２，３で選択し、各選択回路の出力から合成回路４によって出力パルス生成する。３つの分周遅延回路は、スタート制御回路６のスタート信号（Ｓ１，Ｓ２，Ｓ３）により、基本クロック周期の時間がずれてパルス生成動作を行う。各分周遅延回路の出力である遅延パルス群は、時間軸を遅延時間間隔（ΔＴ）をもつパルスで埋め尽くすことに相当し、基本クロック周期までの出力パルス列の生成が任意にできる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基本クロックを分周した複数の遅延時間を有する遅延パルス群を得る複数の分周遅延回路と、前記分周遅延回路と並列配置されて前記遅延パルス群からパルスを選択する複数の選択回路と、各選択回路からの出力を合成して出力パルスを得る合成回路と、前記分周遅延回路の動作開始を制御するスタート制御回路と、前記選択回路の各々にパルス選択データを供給するパルス選択制御回路とを備え、各々の前記分周遅延回路の動作開始が異なることを特徴とする駆動クロック生成装置。
【請求項２】
前記分周遅延回路から出力の遅延パルス群のパルスを、基本クロックの１周期を等分した時間位置に配置し、各分周遅延回路の動作開始が基本クロックの１周期ずつ異なることを特徴とする請求項１記載の駆動クロック生成装置。
【請求項３】
前記分周遅延回路を、同一時間に動作開始する複数の分周遅延回路から構成される分周遅延回路組として複数を備え、同一の遅延パルス群を出力することを特徴とする請求項１または２記載の駆動クロック生成装置。
【請求項４】
基本クロックを複数のクロックに分配するクロック制御回路と、分配された前記クロックを入力として複数の遅延時間を有する遅延パルス群を得る複数の遅延回路と、前記遅延回路と並列配置されて前記遅延パルス群からパルスを選択する複数の選択回路と、各選択回路からの出力を合成して出力パルスを得る合成回路と、前記選択回路の各々にパルス選択データを供給するパルス選択制御回路とを備え、各々の前記遅延回路へ入力される前記クロックが、前記基本クロックの複数周期毎に供給されることを特徴とする駆動クロック生成装置。
【請求項５】
前記遅延回路から出力の遅延パルス群のパルスを、基本クロックの１周期を等分した時間位置に配置し、クロック制御回路から出力される複数のクロックが、基本クロックを１クロックずつ順次分配して得られる複数周期で、かつ等間隔周期とすることを特徴とする請求項４記載の駆動クロック生成装置。
【請求項６】
前記遅延回路を、同一クロックを入力とする複数の遅延回路から構成される遅延回路組として複数を備え、同一の遅延パルス群を出力することを特徴とする請求項４または５記載の駆動クロック生成装置。
【請求項７】
基本クロックを分周した複数の遅延時間を有する遅延パルス群を得る分周遅延回路と、前記分周遅延回路から得られる分周パルスを前記基本クロックに同期して遅延させた分周遅延パルスを生成する分周パルス制御回路と、前記分周遅延パルスを入力として複数の遅延時間を有する遅延パルス群を得る複数の遅延回路と、前記遅延パルス群からパルスを選択する複数の選択回路と、各選択回路からの出力を合成して出力パルスを得る合成回路と、前記選択回路の各々にパルス選択データを供給するパルス選択制御回路とを備えたことを特徴とする駆動クロック生成装置。
【請求項８】
基本クロックを遅延して異なる位相を有する複数の遅延基本クロックを生成するクロック遅延回路と、前記遅延基本クロックを分周した複数の遅延時間を有する遅延パルス群を得る複数の分周遅延回路と、各分周遅延回路より出力の遅延パルス群から選択して合成された出力パルスを得るパルス選択合成回路と、前記パルス選択合成回路にパルス選択データを供給するパルス選択制御回路と、複数の前記分周遅延回路から構成される分周遅延回路組毎に動作開始を制御するスタート制御回路とを備え、各分周遅延回路組の分周遅延回路に、各々異なる位相を有する前記遅延基本クロックを供給し、各々の前記分周遅延回路組の動作開始が異なることを特徴とする駆動クロック生成装置。
【請求項９】
前記分周遅延回路組から出力の遅延パルス群のパルスを、基本クロックの１周期を等分した時間位置に配置し、各分周遅延回路組の動作開始が基本クロックの１周期ずつ異なり、かつ複数生成される遅延基本クロック間の遅延時間が、遅延パルス群を生成する遅延時間を等分することを特徴とする請求項８記載の駆動クロック生成装置。
【請求項１０】
前記分周遅延回路組を、同一時間に動作開始する分周遅延回路組として複数を備え、同一の遅延パルス群を出力することを特徴とする請求項８または９記載の駆動クロック生成装置。
【請求項１１】
基本クロックを複数のクロックに分配するクロック制御回路と、分配された前記クロックを入力として異なる位相を有する複数の分配クロックを生成するクロック遅延回路と、前記分配クロックを入力として複数の遅延時間を有する遅延パルス群を得る複数の遅延回路と、各遅延回路より出力の遅延パルス群から選択して合成された出力パルスを得るパルス選択合成回路と、前記パルス選択合成回路にパルス選択データを供給するパルス選択制御回路とを備え、複数の前記遅延回路から構成される遅延回路組毎に、各々異なる位相を有する遅延された前記分配クロックを供給することを特徴とする駆動クロック生成装置。
【請求項１２】
前記遅延回路組から出力の遅延パルス群のパルスを、基本クロックの１周期を等分した時間位置に配置し、クロック制御回路から出力された複数のクロックが、基本クロックを１クロックずつ順次分配して得られる複数周期で、かつ等間隔周期とし、また、分配クロックの遅延量が、遅延パルス群を生成する遅延時間を等分することを特徴とする請求項１１記載の駆動クロック生成装置。
【請求項１３】
前記遅延回路組を、同一の遅延された分配クロックを入力とする遅延回路組として複数を備え、同一の遅延パルス群を出力することを特徴とする請求項１１または１２記載の駆動クロック生成装置。
【請求項１４】
複数の分周遅延回路により基本クロックを分周した複数の遅延時間を有する遅延パルス群を求め、複数の選択回路の各々にパルス選択制御回路から供給されるパルス選択データによって、前記遅延パルス群からパルスを選択出力し、合成回路によって合成することで出力パルスを得るため、各々の前記分周遅延回路の動作開始が異なるように制御をすることを特徴とする駆動クロック生成方法。
【請求項１５】
前記分周遅延回路から出力の遅延パルス群のパルスを、基本クロックの１周期を等分した時間位置に配置し、各分周遅延回路の動作開始が基本クロックの１周期ずつ異なることを特徴とする請求項１４記載の駆動クロック生成方法。
【請求項１６】
前記遅延パルス群を出力する分周遅延回路を、同一時間に動作開始する複数の分周遅延回路から構成される分周遅延回路組として同一の前記遅延パルス群を出力することを特徴とする請求項１４または１５記載の駆動クロック生成方法。
【請求項１７】
クロック制御回路により基本クロックが複数のクロックに分配され、前記クロックを入力として遅延回路で複数の遅延時間を有する遅延パルス群を求め、複数の選択回路の各々にパルス選択制御回路から供給されるパルス選択データによって、前記遅延パルス群からパルスを選択出力し、合成回路にてよって合成することで出力パルスを得るため、各々の前記遅延回路へ入力される前記クロックが、前記基本クロックの複数周期毎に供給されることを特徴とする駆動クロック生成方法。
【請求項１８】
前記遅延回路から出力の遅延パルス群のパルスを、基本クロックの１周期を等分した時間位置に配置し、クロック制御回路から出力される複数のクロックが、基本クロックを１クロックずつ順次分配して得られる複数周期で、かつ等間隔周期とすることを特徴とする請求項１７記載の駆動クロック生成方法。
【請求項１９】
前記遅延パルス群を出力する遅延回路を、同一クロックを入力とする複数の遅延回路から構成される遅延回路組として同一の前記遅延パルス群を出力することを特徴とする請求項１７または１８記載の駆動クロック生成方法。
【請求項２０】
分周遅延回路により基本クロックを分周した複数の遅延時間を有する遅延パルス群を求め、前記分周遅延回路から得られる分周パルスを前記基本クロックに同期して遅延させた分周遅延パルスを分周パルス制御回路により生成し、複数の遅延回路により前記分周遅延パルスを入力として複数の遅延時間を有する遅延パルス群を求めて、複数の選択回路の各々にパルス選択制御回路から供給されるパルス選択データによって、前記遅延パルス群からパルスを選択出力し、合成回路によって合成することで出力パルスを得ることを特徴とする駆動クロック生成方法。
【請求項２１】
クロック遅延回路により基本クロックを遅延して異なる位相を有する複数の遅延基本クロックを生成し、複数の分周遅延回路で前記遅延基本クロックを分周した複数の遅延時間を有する遅延パルス群を求めて、パルス選択合成回路においてパルス選択制御回路から供給されるパルス選択データにより、前記遅延パルス群から選択して合成された出力パルスを得るため、複数の前記分周遅延回路から構成される分周遅延回路組毎に、各々異なる位相を有する前記遅延基本クロックを供給し、各々の前記分周遅延回路組の動作開始が異なることを特徴とする駆動クロック生成方法。
【請求項２２】
前記分周遅延回路組から出力の遅延パルス群のパルスを、基本クロックの１周期を等分した時間位置に配置し、各分周遅延回路組の動作開始が基本クロックの１周期ずつ異なり、かつ複数生成される遅延基本クロック間の遅延時間が、遅延パルス群を生成する遅延時間を等分することを特徴とする請求項２１記載の駆動クロック生成方法。
【請求項２３】
前記遅延パルス群を出力する分周遅延回路組を、同一時間に動作開始する分周遅延回路組として同一の前記遅延パルス群を出力することを特徴とする請求項２１または２２記載の駆動クロック生成方法。
【請求項２４】
クロック制御回路により基本クロックが複数のクロックに分配され、前記クロックを入力として異なる位相を有する複数の分配クロックをクロック遅延回路で生成し、前記分配クロックを入力として複数の遅延回路で複数の遅延時間を有する遅延パルス群を求め、パルス選択合成回路においてパルス選択制御回路から供給されるパルス選択データにより、前記遅延パルス群から選択して合成された出力パルスを得るために、複数の前記遅延回路から構成される遅延回路組毎に、各々異なる位相を有する遅延された前記分配クロックを供給することを特徴とする駆動クロック生成方法。
【請求項２５】
前記遅延回路組から出力の遅延パルス群のパルスを、基本クロックの１周期を等分した時間位置に配置し、クロック制御回路から出力された複数のクロックが、基本クロックを１クロックずつ順次分配して得られる複数周期で、かつ等間隔周期とし、また、分配クロックの遅延量が、遅延パルス群を生成する遅延時間を等分することを特徴とする請求項２４記載の駆動クロック生成方法。
【請求項２６】
前記遅延パルス群を出力する遅延回路組を、同一の遅延された分配クロックを入力とする遅延回路組として同一の前記遅延パルス群を出力することを特徴とする請求項２４または２５記載の駆動クロック生成方法。
【請求項２７】
請求項１〜１３のいずれか１項記載の駆動クロック生成装置を備えて、光ディスク原盤を露光する各駆動クロックの生成を行うことを特徴とする光ディスク原盤露光装置。
【請求項２８】
請求項１４〜２６のいずれか１項記載の駆動クロック生成方法を用いて、光ディスク原盤を露光する各駆動クロックの生成を行うことを特徴とする光ディスク原盤露光装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光ディスク原盤露光装置におけるＣＬＶ露光，ＣＡＶ露光の動作におけるターンテーブル回転駆動クロック，横送り駆動クロック，フォーマッタ（エンコーダ）駆動クロックを生成するために使用し、特に、完全デジタル回路により構成した基本クロックから任意個の出力クロックを生成を行う駆動クロック生成装置および駆動クロック生成方法並びにこれを用いる光ディスク原盤露光装置に関するものである。
【０００２】
【従来の技術】
近年、高画質動画像の記録、アクセス速度の速い大容量のストレージ媒体として、光ディスクメディアに対する大容量化の要望が高まっている。また大容量化の方法としては、いくつかの方法があり、近接場光を用いて記録再生を行う光ビームスポット，トラックピッチ，ピット長をさらに小さく形成する方法、光ディスクメディア記録層の多層化、記録情報の多値化等の方法が提案、検討されている。
【０００３】
前記した狭トラックピッチ化においては、隣接トラック間クロストークの問題が絶えず付きまとう。そして、トラックを蛇行させてアドレス情報、回転同期情報を形成したＣＬＶフォーマットディスクに関連した、クロストークの低減方法として、例えば特許文献１に記載された発明がある。ここで開示されているように、隣接トラックウォブルのクロストークによる再生ウォブル信号劣化を防ぐ方法として、現トラックウォブルに対する内外隣接トラックウォブルとの位相関係を特定な関係を維持するものとして、得られる再生信号にクロストークの影響の表れないようにするウォブルフォーマットが考案されている。
【０００４】
しかしながら、実際に前記ウォブルフォーマットを正確に光ディスク原盤上に形成しようとすることはそう簡単ではない。通常の「ＣＬＶ駆動によってＣＬＶウォブルフォーマット露光」を行った場合、露光線速を一定とするためには、露光半径位置が内周から外周へ移動するにつれて光ディスク原盤を載置したターンテーブルの回転数、およびターンテーブルまたは露光光を照射する光学系を搭載した光学移動台の横移動速度を、光ディスク原盤の半径位置に反比例して滑らかに変化（低速化）させる必要がある。
【０００５】
ターンテーブルは高イナーシャを有し、理想的な回転速度に追従させて回転制御し、ウォブル長の数分の１以下の分解能でＣＬＶ駆動精度を達成することは極めて困難であった（従来のＣＬＶフォーマットディスクでは、ここまでの精度を必要としなかった）。露光ビーム照射位置補正と併用による露光方法も考えられるが、回転位置の高精度な検出器等の導入が必要となり高価となる、また回転数の制限等の別の不具合も発生し実現性に欠ける。
【０００６】
別の形成方法として「ＣＡＶ駆動でのＣＬＶウォブルフォーマット露光」がある。この場合は、ターンテーブルは一定回転数で回転し、その回転精度は極めて高く得ることができる。隣接トラック間の回転位置精度はウォブル長の数分の１以下の分解能を得るにも十分な精度である。ただし、この場合はＣＡＶ駆動により回転する光ディスク原盤上にＣＬＶウォブルフォーマットを形成するために、ウォブルフォーマット信号を生成するフォーマット信号発生装置の基本動作クロックを光ディスク原盤の半径方向の位置に応じて変化させ、このクロックに応じて生成されるウォブル周期長（時間軸）を変化させる必要が生じる。外周へ進むに従いウォブル周期長（時間軸）は短くする。この時、原盤上に形成されるウォブルの物理長は一定となる。
【０００７】
これを実現する際には、完全に同期された、ターンテーブル回転駆動クロック、横送り駆動クロックそしてフォーマッタ駆動クロックを生成する光ディスク原盤露光装置における駆動クロック生成装置が必要となる。
【０００８】
一方で、記憶容量の増大に伴う１ｃｂ（チャンネルビット；情報媒体上に搭載される情報トラックを形成する最小情報単位）相当長の短長化、露光線速の高速化からフォーマッタ駆動クロックに求められる周波数はますます高周波となってきている。
【０００９】
また、従来の光ディスク原盤露光装置に使われている駆動クロック生成装置の一例として、特許文献２には、比較的動作速度の遅い基本クロックおよび回路素子を用い、高周波クロックを用いた分周回路から得られるのと同等に周波数分解能を有するパルス列を得ることにより、基本クロックの分周出力を複数タップを有する遅延回路へ入力し、高時間分解能を有するパルス群を生成して、これらの遅延パルス群から選択的にパルスを出力させ、所望の周期を有するパルス列を高時間分解能で得ることが記載されている。また、特許文献３には、前述の特許文献２に記載されるものより、さらに高時間分解能なパルス列を得るため、遅延回路をカスケードに接続し時間分解能をさらに高める構成としたことが開示されている。
【００１０】
そして、特許文献２，３には、図１６（ａ）に示すような構成が記載されている。図１６（ａ）に示すように、基本クロック回路１０１を分周する分周回路１０２、分周回路１０２の出力である分周パルスを基本クロック周期を等分するように時間配置された複数の遅延出力をもつ遅延回路１０３、遅延回路１０３から出力される基本クロック周期を等分する複数の遅延パルス（遅延パルス群）（図１６（ｂ）参照）、この遅延パルス群から任意のパルスを出力パルスとして選択する遅延パルスの選択回路１０４、選択回路１０４に遅延パルス選択データを供給する選択制御回路１０５、および分周回路１０２と選択制御回路１０５へ所望の周期で出力パルスを得るための分周データを供給する分周データ生成回路１０６から構成されている。
【００１１】
図１６（ｃ）に示されるように、パルス毎に生成される分周データに応じて、基本クロック回路１０１の分周パルスと、その分周パルスに応じて生成される遅延パルス群からの任意パルスの選択によって、基本クロック周期分解能よりも高分解能な任意周期パルスが生成される。図１６（ｃ）には、基本クロック３周期と遅延パルス群３つの周期のパルスＰ０、Ｐ１、Ｐ２…が出力パルスとして生成されている様子が示されている。出力パルスの周期を長周期とするには分周回路の分周数を大きく設定することにより実現できる。
【００１２】
しかし、短周期については、分周データおよび遅延パルス選択データの生成あるいは設定のための時間、そして遅延パルス選択回路１０４の動作速度あるいは分周回路１０２の動作速度によって制限が生じてしまう。つまり、図１６（ｃ）に示されるように、次の出力パルスの設定動作時間（分周データと遅延パルス選択データの生成に必要な時間、および選択回路１０４の動作確定までの時間の和）として、基本クロック２．５周期相当の時間を必要とすると、基本クロック３周期未満の周期長のパルス列は、この構成例では生成できないことになる。
【００１３】
具体的には、選択回路１０４の動作確定時間は一般的なＴＴＬ素子等で構成して数ｎｓｅｃ程度となるが、遅延パルス選択データの生成時間は、選択制御回路１０５の構成によって大きく変わる。ＣＰＵを搭載し、ソフトウェアによって逐次生成しようとするならμｓｅｃオーダーの膨大な時間を要してしまう。ハードウェアを用いた演算回路等によれば数十ｎｓｅｃオーダーとなり、予めデータを演算によって求めておきＲＡＭ等に格納して、逐次データの読み出しのみを行うというのであれば２０ｎｓｅｃ前後の生成も可能となる。
【００１４】
【特許文献１】
特開平２０００−１６３８０９号公報
【特許文献２】
特許第２７１０８５３号公報
【特許文献３】
特許第２８５４４０７号公報
【００１５】
【発明が解決しようとする課題】
しかしながら、このような構成の駆動クロックを生成する装置や方法においては、前述したように、出力パルス設定動作に要する時間は、使用する回路構成および回路素子等により短時間とすることも可能である。しかしながら、ゼロとすることはできず、絶えず生成クロック列の短周期長の生成に対し制限を与えるものとして存在し、従来例において、高周波数クロック列（短周期クロック列）生成の障害となっているのは、主に、基本クロックの分周数を決定する分周データの生成時間、出力パルスを選択するための選択データ生成時間、これらのデータに基づいて分周動作を行う分周回路の動作周波数、および選択回路を入力選択データに基づいてセットする動作時間等により生じてしまい、これらの出力パルス設定動作に時間を要するという問題があった。
【００１６】
本発明は、前記従来技術の問題を解決することに指向するものであり、同一の基本クロックを用いて、任意個数の基本クロックから、高分解能（すなわち低ジッタ）、かつ高周波数で複数の任意個の出力クロックを生成する、具体的な提供方法として、出力パルス設定動作時間を許容し、かつ基本クロックより短周期長パルスを生成可能なクロック生成装置および方法を提供することにある。
【００１７】
さらに、例えば、光ディスク原盤露光装置において、ＣＡＶフォーマット露光あるいはＣＬＶフォーマット露光をＣＬＶ駆動あるいはＣＡＶ駆動によって行わせる際、露光条件に応じて、任意基本クロック数の間に任意個のフォーマッタ駆動クロック、ターンテーブル回転駆動クロック、横送り駆動クロックを生成し、かつ任意にクロック周期を変更可能である完全な同期クロックを生成するため、駆動クロック生成装置を搭載した光ディスク原盤露光装置を構成し、高精度に形成された情報トラックを形成した情報記録媒体を得ることを達成する、駆動クロック生成装置および駆動クロック生成方法並びにこれを用いる光ディスク原盤露光装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
この目的を達成するために、請求項１，２，１４および１５に記載の発明は、基本クロックを分周した複数の遅延時間を有する遅延パルス群を得る複数の分周遅延回路と、前記分周遅延回路と並列配置されて前記遅延パルス群からパルスを選択する複数の選択回路と、各選択回路からの出力を合成して出力パルスを得る合成回路と、前記分周遅延回路の動作開始を制御するスタート制御回路と、前記選択回路の各々にパルス選択データを供給するパルス選択制御回路とを備え、各々の前記分周遅延回路の動作開始が異なること、さらに、分周遅延回路から出力の遅延パルス群のパルスを、基本クロックの１周期を等分した時間位置に配置し、各分周遅延回路の動作開始が基本クロックの１周期ずつ異なることを特徴とし、この構成によって、複数の分周遅延回路と選択回路から、時間差をもってパルス生成が行われ、次出力のパルス設定動作時間を許容しつつ、遅延パルス間周期長を分解能として、基本クロックの１周期相当以上の任意周期長の出力パルスを生成できる。また、長周期パルスの生成においても、１つの分周遅延回路と選択回路を用いて従来通りのパルス生成ができる。
【００１９】
請求項３および１６に記載の発明は、請求項１および１４記載の駆動クロック生成装置および方法において、分周遅延回路を、同一時間に動作開始する複数の分周遅延回路から構成される分周遅延回路組として複数を備え、同一の遅延パルス群を出力することを特徴とし、この構成によって、同一時間に動作開始する複数の分周遅延回路により、次出力のパルス設定動作時間を許容しつつ、遅延パルス間周期長を分解能として、基本クロックの１周期相当以下の任意周期長の出力パルスを生成できる。
【００２０】
請求項４，５，１７および１８に記載の発明は、基本クロックを複数のクロックに分配するクロック制御回路と、分配された前記クロックを入力として複数の遅延時間を有する遅延パルス群を得る複数の遅延回路と、前記遅延回路と並列配置されて前記遅延パルス群からパルスを選択する複数の選択回路と、各選択回路からの出力を合成して出力パルスを得る合成回路と、前記選択回路の各々にパルス選択データを供給するパルス選択制御回路とを備え、各々の前記遅延回路へ入力される前記クロックが、前記基本クロックの複数周期毎に供給されること、さらに、遅延回路から出力の遅延パルス群のパルスを、基本クロックの１周期を等分した時間位置に配置し、クロック制御回路から出力される複数のクロックが、基本クロックを１クロックずつ順次分配して得られる複数周期で、かつ等間隔周期とすることを特徴とし、この構成によって、複数の遅延回路と選択回路から、時間差をもってパルス生成が行われ、次出力のパルス設定動作時間を許容しつつ、遅延パルス間周期長を分解能として、基本クロックの１周期相当以上の任意周期長の出力パルスを生成できる。
【００２１】
請求項６および１９に記載の発明は、請求項４および１７記載の駆動クロック生成装置および方法において、前記遅延回路を、同一クロックを入力とする複数の遅延回路から構成される遅延回路組として複数を備え、同一の遅延パルス群を出力することを特徴とし、この構成によって、同一クロックに複数の遅延回路が接続され、次出力のパルス設定動作時間を許容しつつ、遅延パルス間周期長を分解能として、基本クロックの１周期相当以下の任意周期長の出力パルスを生成できる。
【００２２】
請求項７および２０に記載の発明は、基本クロックを分周した複数の遅延時間を有する遅延パルス群を得る分周遅延回路と、前記分周遅延回路から得られる分周パルスを前記基本クロックに同期して遅延させた分周遅延パルスを生成する分周パルス制御回路と、前記分周遅延パルスを入力として複数の遅延時間を有する遅延パルス群を得る複数の遅延回路と、前記遅延パルス群からパルスを選択する複数の選択回路と、各選択回路からの出力を合成して出力パルスを得る合成回路と、前記選択回路の各々にパルス選択データを供給するパルス選択制御回路とを備えたことを特徴とし、この構成によって、分周遅延回路および選択回路と複数の遅延回路によって時間差をもってパルス生成が行われ、次出力のパルス設定動作時間を許容しつつ、遅延パルス間周期長を分解能として、基本クロックの１周期相当以上の任意周期長の出力パルスを生成、および長周期パルスの生成ができる。
【００２３】
請求項８，９，２１および２２に記載の発明は、基本クロックを遅延して異なる位相を有する複数の遅延基本クロックを生成するクロック遅延回路と、前記遅延基本クロックを分周した複数の遅延時間を有する遅延パルス群を得る複数の分周遅延回路と、各分周遅延回路より出力の遅延パルス群から選択して合成された出力パルスを得るパルス選択合成回路と、前記パルス選択合成回路にパルス選択データを供給するパルス選択制御回路と、複数の前記分周遅延回路から構成される分周遅延回路組毎に動作開始を制御するスタート制御回路とを備え、各分周遅延回路組の分周遅延回路に、各々異なる位相を有する前記遅延基本クロックを供給し、各々の前記分周遅延回路組の動作開始が異なること、さらに、分周遅延回路組から出力の遅延パルス群のパルスを、基本クロックの１周期を等分した時間位置に配置し、各分周遅延回路組の動作開始が基本クロックの１周期ずつ異なり、かつ複数生成される遅延基本クロック間の遅延時間が、遅延パルス群を生成する遅延時間を等分することを特徴とし、この構成によって、同一時間に動作開始し、かつ遅延パルスの遅延時間より短い時間差を有する基本クロックで動作する分周遅延回路と選択回路により、次出力パルス設定動作時間を許容しつつ、遅延パルス間周期長以下の時間を分解能とし、基本クロックの１周期相当以上の任意周期長の出力パルスを生成でき、かつ長周期長のパルス生成ができる。
【００２４】
請求項１０および２３に記載の発明は、請求項８および２１記載の駆動クロック生成装置および方法において、分周遅延回路組を、同一時間に動作開始する分周遅延回路組として複数を備え、同一の遅延パルス群を出力することを特徴とし、この構成によって、同一時間に動作開始し、かつ遅延パルスの遅延時間より短い時間差を有する基本クロックで動作する複数の分周遅延回路と選択回路により、次出力パルス設定動作時間を許容しつつ、遅延パルス間周期長以下の時間を分解能とし、基本クロックの１周期相当以下の任意周期長の出力パルスを生成でき、かつ長周期長のパルス生成ができる。
【００２５】
請求項１１，１２，２４および２５に記載の発明は、基本クロックを複数のクロックに分配するクロック制御回路と、分配された前記クロックを入力として異なる位相を有する複数の分配クロックを生成するクロック遅延回路と、前記分配クロックを入力として複数の遅延時間を有する遅延パルス群を得る複数の遅延回路と、各遅延回路より出力の遅延パルス群から選択して合成された出力パルスを得るパルス選択合成回路と、前記パルス選択合成回路にパルス選択データを供給するパルス選択制御回路とを備え、複数の前記遅延回路から構成される遅延回路組毎に、各々異なる位相を有する遅延された前記分配クロックを供給すること、さらに、遅延回路組から出力の遅延パルス群のパルスを、基本クロックの１周期を等分した時間位置に配置し、クロック制御回路から出力された複数のクロックが、基本クロックを１クロックずつ順次分配して得られる複数周期で、かつ等間隔周期とし、また、分配クロックの遅延量が、遅延パルス群を生成する遅延時間を等分することを特徴とし、この構成によって、同一時間に動作開始し、遅延パルス群の遅延時間より短い時間差を有する複数の遅延回路と選択回路により、次出力パルス設定動作時間を許容しつつ、遅延パルス間周期長以下の時間を分解能とし、基本クロックの１周期相当以上の任意周期長の出力パルスを生成でき、かつ長周期長のパルス生成もすることができる。
【００２６】
請求項１３および２６に記載の発明は、請求項１１および２４記載の駆動クロック生成装置および方法において、遅延回路組を、同一の遅延された分配クロックを入力とする遅延回路組として複数を備え、同一の遅延パルス群を出力することを特徴とし、この構成によって、次出力パルス設定動作時間を許容しつつ、遅延パルス間周期長以下の時間を分解能とし、基本クロックの１周期相当以下の任意周期長の出力パルス生成ができ、かつ長周期長のパルス生成もすることができる。
【００２７】
請求項２７または２８に記載の発明は、請求項１〜１３のいずれか１項記載の駆動クロック生成装置を備え、または請求項１４〜２６のいずれか１項記載の駆動クロック生成方法を用いて、光ディスク原盤を露光する各駆動クロックの生成を行うことを特徴とし、この構成によって、同一の基本クロックを用いてターンテーブル駆動クロック、横送り駆動クロック、フォーマッタ駆動クロックの生成が高周波数領域に渡ってでき、フォーマッタ駆動クロック周期の変更を要する露光動作においても正確な駆動クロックを生成できる光ディスク原盤露光装置を実現できる。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明における実施の形態を詳細に説明する。また、以下の各説明においては、便宜上、基本クロックとして８０ＭＨｚ、出力パルス設定動作時間を３０〜５０ｎｓｅｃを想定し、基本クロック周期長をＴ０、出力パルス設定の動作時間２．５Ｔ０周期として説明を行う。そして、前述した従来の構成では、３Ｔ０周期長以上の周波数については任意周期長のパルス列の生成が可能であることから、本実施の形態における以下の説明としては、主に３Ｔ０周期長以下の周期長パルス列をどのようにして生成できるかという点に注目して述べる。
【００２９】
図１は本発明の実施の形態１における実施例１の駆動クロック生成装置の概略構成を示すブロック図である。図１において、１は基本クロック回路、２ａ，２ｂ，２ｃは第１，第２，第３分周遅延回路、３ａ，３ｂ，３ｃは第１，第２，第３選択回路、４は合成回路、５はパルス選択制御回路、６はスタート制御回路である。また、以下の各図においても、図１にて説明した構成要件に対応し実質的に同等の機能を有するものには同一の符号を付して示す。
【００３０】
本実施の形態１の実施例１は、図１に示すように複数の第１，第２，第３分周遅延回路２ａ，２ｂ，２ｃおよび第１，第２，第３選択回路３ａ，３ｂ，３ｃが時間差をもって独立に動作可能に構成される。つまり、従来の駆動クロック生成回路が並列に配置され動作可能な状態とする。したがって、各分周遅延回路から出力される遅延パルス群を、パルス選択制御回路５から供給されるパルス選択データ１，２，３により選択して、各選択回路から出力される選択パルスを、合成回路４によって加え合わせる（ＯＲをとる）ことにより、３Ｔ０周期以下の周期の出力パルスの生成が可能となる。
【００３１】
図１に示す構成では、分周遅延回路は３つ用意され、スタート制御回路６からのスタート信号（Ｓ１，Ｓ２，Ｓ３）により、それぞれＴ０周期の時間ずれをもってパルス生成の動作を行えるように構成されている（図２（ａ）参照）。
【００３２】
そして、図２（ｂ）のタイミングチャートに示すように、各分周遅延回路毎の出力パルス形成周期（分周パルス１，２，３）は、出力パルス設定動作時間２．５Ｔ０以上の周期の３Ｔ０周期に設定され、確実なパルス生成動作が保証される。また、各遅延パルス群は、Ｔ０周期を等分するように設定され（この例では、５等分）、各分周遅延回路はＴ０周期ずつの時間差をもって動作を開始されており（図２（ａ）参照）、各分周遅延回路の出力である遅延パルス群（第１，第２，第３分周遅延回路２ａ，２ｂ，２ｃの出力）は、丁度、時間軸を遅延時間間隔（ΔＴ）をもつパルスで埋め尽くすことに相当している。
【００３３】
したがって、図１に示す構成例では、Ｔ０周期までの出力パルス列の生成が任意にでき、さらに、各遅延パルス群の間にパルス列の重なりがなく、Ｔ０周期以上のパルス生成を行う構成としても、無駄のない構成とすることができる。
【００３４】
図３は本発明の実施の形態１における実施例２の駆動クロック生成装置の概略構成を示すブロック図である。図３において、１は基本クロック回路、５’はパルス選択制御回路、６はスタート制御回路、７ａ，７ｂ，７ｃは第１，第２分周遅延回路２ａ，２ｂをそれぞれ有する第１，第２，第３分周遅延回路組、８はパルス選択合成回路である。
【００３５】
図３に示すように、スタート制御回路６から同一のスタート信号（Ｓ１）を入力とする２つの第１，第２分周遅延回路２ａ，２ｂによって構成される第１分周遅延回路組７ａがあり、この分周遅延回路組が３つで構成されている。分周遅延回路組を構成する分周遅延回路の数が多ければ多いほど、設定可能な出力パルス周期を短くすることができ。図４のタイミングチャートに示すように、Ｔ０周期以下の０．６Ｔ０周期の出力パルス列が得られる。
【００３６】
図５は本発明の実施の形態２における実施例１の駆動クロック生成装置の概略構成を示すブロック図である。図５において、１は基本クロック回路、３ａ，３ｂ，３ｃは第１，第２，第３選択回路、４は合成回路、５はパルス選択制御回路、９はクロック制御回路、１０ａ，１０ｂ，１０ｃは第１，第２，第３遅延回路である。
【００３７】
本実施の形態２における実施例１の構成は、前記図１で説明した構成における第１，第２，第３分周遅延回路２ａ，２ｂ，２ｃを第１，第２，第３遅延回路１０ａ，１０ｂ，１０ｃに、またスタート制御回路６をクロック制御回路９に変更した構成となっている。
【００３８】
クロック制御回路９は、セレクタ等の回路によって構成され、入力される基本クロックを複数のクロック系列に分配し、クロック周期長３Ｔ０以上の複数のクロックを生成する。その結果得られる分配クロック１，２，３（Ｃ１，Ｃ２，Ｃ３）は、実施の形態１の実施例１において説明した分周パルス１，２，３（図２（ｂ）参照）と同等となり、各遅延回路の入力クロックとして得ることができる。したがって、前記図１に記載の回路構成と同様に、複数の遅延回路により、それぞれに時間差をもって分配クロック１，２，３を入力させて、パルス選択制御回路５からのパルス選択データで適宜設定することにより３Ｔ０周期長以下のパルスを生成できパルス出力を得ることができる。
【００３９】
そして、図５に示すように、遅延回路は３つ用意され、それぞれＴ０周期の時間ずれをもった分配クロック１，２，３の入力に応じてパルス生成の動作を行えるように構成されている。各遅延回路毎の出力パルス形成周期は、出力パルス設定の動作時間２．５Ｔ０以上の周期の３Ｔ０周期に設定され、確実なパルス生成動作が保証される。遅延パルス群は、Ｔ０周期間を等分するように設定され（この例では、５等分）、図６のタイミングチャートに示すように各遅延回路はＴ０周期ずつの時間差をもった分配クロック１，２，３に応じて動作が開始されており、各遅延回路の出力である遅延パルス群は、丁度、時間軸に遅延時間間隔（ΔＴ）をもつパルスで埋め尽くすことに相当している。したがって、図５の例では、Ｔ０周期までの出力パルス列の生成が任意にできる。また、本実施の形態２における実施例１は前記実施の形態１の実施例１の構成と同様に、遅延パルス群間に重なりがなく、Ｔ０周期以上のパルス生成のための構成としては、無駄のない構成となる。
【００４０】
図７は本実施の形態２における実施例２の駆動クロック生成装置の概略構成を示すブロック図である。図７において、１は基本クロック回路、５’はパルス選択制御回路、８はパルス選択合成回路、９はクロック制御回路、１１ａ，１１ｂ，１１ｃは第１，第２遅延回路１０ａ，１０ｂをそれぞれ有する第１，第２，第３遅延回路組である。
【００４１】
本実施の形態２における実施例２は、前述した実施例１の図５に示す構成に、同一の分配クロックを入力とする２つの遅延回路によって構成される複数の遅延回路組を備えており、この遅延回路組が３つで構成されている。遅延回路組を構成する遅延回路の数が多ければ多いほど、設定可能な出力パルス周期を短くすることができる。この構成における、各パルス生成のタイミングチャートは図４における分周パルス１，２，３を分配クロック１，２，３に置換えたものとなる。
【００４２】
図８（ａ）は本発明の実施の形態３における駆動クロック生成装置の概略構成を示すブロック図である。図８（ａ）において、１は基本クロック回路、２ａは第１分周遅延回路、３ａ，３ｂ，３ｃは第１，第２，第３選択回路、４は合成回路、５はパルス選択制御回路、１０ａ，１０ｂは第１，第２遅延回路、１２は分周パルス制御回路である。
【００４３】
図８（ａ）に示すように、本実施の形態３の駆動クロック生成装置は、第１分周遅延回路２ａと、これから得られる分周パルスを入力として、これを基本クロック周期ずつ遅延した分周遅延パルス１，２を生成する分周パルス制御回路１２を備え構成されている。
【００４４】
図８（ｂ）に示すように、分周パルスと分周遅延パルス１，２は、実施の形態１の実施例１における図２（ｂ）に記載の分周パルス１，２，３、および実施の形態２の実施例１における図６に記載の分配クロック１，２，３に相当し、本実施の形態３の構成によっても、３Ｔ０周期以下（Ｔ０周期以上）のパルス列の生成が可能である。このことから、各選択回路に入力されるパルス選択データに応じた遅延パルス群の選択出力を、入力して合成回路から出力パルスを得ることができる。
【００４５】
図９は本発明の実施の形態４における実施例１の駆動クロック生成装置の概略構成を示すブロック図である。図９において、１は基本クロック回路、５’はパルス選択制御回路、６はスタート制御回路、７ａ，７ｂ，７ｃは第１，第２分周遅延回路２ａ，２ｂをそれぞれ有する第１，第２，第３分周遅延回路組、８はパルス選択合成回路、１３はクロック遅延回路である。
【００４６】
図９に示す構成では、同一のスタート信号と、クロック遅延回路１３から出力の異なる複数の遅延基本クロック１，２を入力とする複数の分周遅延回路により構成された分周遅延回路組が複数個で構成されている。これにより、遅延基本クロック間の遅延時間を各分周遅延回路から出力される遅延時間間隔よりも小さく設定することによって、時間分解能の高い周期を有するパルスの生成ができる。
【００４７】
そして、図９に示す構成において、各分周遅延回路組から出力されるは遅延パルス群が基本クロックのＴ０周期を等分するように配置され、各分周遅延回路組はＴ０周期ずつの時間差をもってパルス生成の動作を行えるように構成されている。このとき、遅延基本クロックは遅延パルス群を構成する遅延時間を等分する遅延量に設定されている。
【００４８】
また、図９に示す構成例では、遅延基本クロックを２本とした例であり、各分周遅延回路組は２つの分周遅延回路から構成されている。また、図１０のタイミングチャートには、出力パルス周期として１．３Ｔ０周期の出力パルスを生成する様子を示す。各分周遅延回路組毎への出力パルス形成周期は、出力パルス設定動作時間２．５Ｔ０以上の周期の３Ｔ０周期に設定され、確実なパルス生成動作が保証されている。
【００４９】
各分周遅延回路組の分周遅延回路から出力されるそれぞれの各遅延パルス群は、Ｔ０周期を等分するように設定される遅延パルス群（第１分周遅延回路２ａの出力）と、この遅延パルス群の遅延パルス時間の半分の遅延をもつ遅延パルス群（第２分周遅延回路２ｂの出力）から構成され、各分周遅延回路の出力である遅延パルス群は、丁度、時間軸を遅延回路の遅延時間で等分するパルスで埋め尽くすことに相当している（図１０のタイミングチャートでは分周遅延回路の遅延パルスの時間の半分の時間間隔（ΔＴ／２））。したがって、本実施の形態４の実施例１の例では、Ｔ０周期までの出力パルス列の生成が任意にでき、かつ高分解能な周期パルス生成ができる。また、遅延パルス群間に重なりがなく、Ｔ０周期以上のパルス生成のための構成としても、無駄のない構成とすることができる。
【００５０】
図１１は本発明の実施の形態４における実施例２の駆動クロック生成装置の概略構成を示すブロック図である。図１１において、１は基本クロック回路、５’はパルス選択制御回路、６はスタート制御回路、７ａ，７ｂは第１，第２分周遅延回路組、８はパルス選択合成回路、１３はクロック遅延回路である。
【００５１】
本実施の形態４の実施例２は、前述の実施例１の図９の構成に加え、同一のスタート信号を入力とし、異なる遅延基本クロック１，２を入力とする２つの分周遅延回路よって構成される分周遅延回路組があり、この分周遅延回路組が６つで構成されている。分周遅延回路組を構成する分周遅延回路の数が多ければ多いほど、設定可能な出力パルス周期は短くすることができる。
【００５２】
図１２は本発明の実施の形態５における実施例１の駆動クロック生成装置の概略構成を示すブロック図である。図１２において、１は基本クロック回路、５’はパルス選択制御回路、８はパルス選択合成回路、９はクロック制御回路、１１ａ，１１ｂ，１１ｃは第１，第２遅延回路１０ａ，１０ｂをそれぞれ有する第１，第２，第３遅延回路組、１３ａ，１３ｂ，１３ｃは第１，第２，第３クロック遅延回路である。
【００５３】
本実施の形態５の実施例１は、前記図９に示す構成において、分周遅延回路が遅延回路に、スタート制御回路６がクロック制御回路９に変更され、クロック制御回路９から出力されるクロック１，２，３（Ｃ１，Ｃ２，Ｃ３）を入力する第１，第２，第３クロック遅延回路１３ａ，１３ｂ，１３ｃが追加された構成となっている。
【００５４】
図１２に示す構成によれば、クロック制御回路９より得られる複数のクロックから、さらにクロック遅延回路によって異なる遅延時間を付された複数の分配クロックを入力とする複数の遅延回路で構成の遅延回路組が複数個で構成されている。このため、クロック制御回路９からのクロックに基づく、各クロック遅延回路による分配クロック間の遅延時間を、各遅延回路（第１，第２遅延回路１０ａ，１０ｂ）から出力される遅延パルス群の遅延時間間隔よりも小さく設定することによって、時間分解能の高い周期を有するパルス列の生成ができる。
【００５５】
例えば、クロック制御回路９から得られるクロック（Ｃ１）は、第１クロック遅延回路１３ａに入力され遅延された２つの分配クロック１，１’を生成する（図１３参照）。このときの分配クロック１，１’の遅延量は、遅延回路から得られる遅延パルス群間の遅延量で分配クロックを複数のクロック系列に分配し、クロック周期長が３Ｔ０周期以上の複数のクロック列の分配クロックを生成する。
【００５６】
その結果得られる分配クロックは、前述した図９に示す構成における分周遅延回路中で生成される図１０の分周パルスと同等の分配クロックである。図１２に示す遅延回路に入力する分配クロックとして得ることができる。したがって、図９に記載される構成と同様に、複数の遅延回路を用意し、それぞれに時間差をもって分配クロックを入力させ、パルス選択データを適宜設定することによて３Ｔ０周期長以下の出力パルスを生成できる。
【００５７】
そして、図１２に示す構成において、各遅延回路組から出力されるは遅延パルス群が基本クロックのＴ０周期を等分するように配置され、分配クロックの生成により、各遅延回路組はＴ０周期ずつの時間差をもってパルス生成動作を行えるように構成される。このとき、クロック遅延回路による分配クロックの遅延量は遅延パルス群を構成する遅延時間を等分する遅延量に設定されている。図１２に示す構成例では、遅延される分配クロックを２本とした場合で、遅延回路組は２つの遅延回路から構成されている。また、図１３に示すタイミングチャートには１．３Ｔ０周期の出力パルスの生成する様子を示す。
【００５８】
図１３に示すように、各遅延回路組毎の出力パルス形成周期は、出力パルス設定動作時間２．５Ｔ０周期以上の３Ｔ０周期に設定され、確実なパルス生成動作が保証されている。全ての遅延パルス群は、Ｔ０周期を等分するように設定される遅延パルス群（第１遅延回路１０ａの出力）と、この遅延パルスの遅延時間の半分の、遅延をもつ遅延パルス群（第２遅延回路１０ｂの出力）から構成され、各遅延回路の出力である遅延パルス群は、丁度、時間軸を遅延回路の遅延時間で等分するパルスで埋め尽くすことに相当している（図１３のタイミングチャートでは遅延回路の遅延パルスの時間の半分の時間間隔（ΔＴ／２））。したがって、本実施の形態５の実施例１では、Ｔ０周期までの出力パルス列の生成が任意にでき、かつ高分解能な周期パルス生成ができる。また、遅延パルス群間に重なりがなく、Ｔ０周期以上のパルス生成のための構成としても、無駄のない構成とすることができる。
【００５９】
図１４は本実施の形態５における実施例２の駆動クロック生成装置の概略構成を示すブロック図である。図１４において、１は基本クロック回路、５’はパルス選択制御回路、８はパルス選択合成回路、９はクロック制御回路、１１ａ，１１ｂは第１，第２遅延回路組、１３ａ，１３ｂ，１３ｃは第１，第２，第３クロック遅延回路である。
【００６０】
本実施の形態５の実施例２は、前述の実施例１の図１２の構成に加え、ある分配クロックの異なる遅延の２つの分配クロックを入力とする２つの遅延回路によって構成される遅延回路組があり、この遅延回路組が６つで構成されている。このような構成により、前記図４のタイミングチャートと同様に、Ｔ０周期以下の出力パルス列を得ることができる。遅延回路組を構成する遅延回路の数が多ければ多いほど、設定可能な出力パルス周期は短くすることができる。
【００６１】
図１５は本発明の実施の形態６における光ディスク原盤露光装置に用いる駆動クロック生成装置の概略構成を示すブロック図である。図１５に示すように、同一の基本クロック回路１からの基本クロックを入力とし、フォーマッタ駆動クロックを生成するフォーマッタ駆動クロック生成回路１５、ターンテーブル回転駆動クロックを生成するターンテーブル回転駆動クロック生成回路１６、横送り駆動クロックを生成する横送り駆動クロック生成回路１７から構成される。各駆動クロック生成回路は、前述した実施の形態１〜５において説明したいずれかにより出力される出力パルスを用いて構成し、これを用いた光ディスク原盤露光装置を得ることができる。
【００６２】
この光ディスク原盤露光装置用の駆動クロック生成装置は、同一の基本クロックを用いて完全デジタルで完全同期状態のターンテーブル駆動クロック，横送り駆動クロック，フォーマッタ駆動クロックの生成が高周波数領域に渡って可能なので、フォーマッタ駆動クロック周期の変更が必要となる露光動作においても（例えば、ＣＡＶ駆動によるＣＬＶフォーマット露光動作；この場合、ターンテーブル駆動クロック、横送り駆動クロックは一定周波数の出力でよいが、フォーマッタ駆動クロックは連続してその周期を変化させる必要がある）、各クロック間の同期性を失うことなく正確な駆動クロック生成が実現できる。
【００６３】
【発明の効果】
以上説明したように、本発明によれば、次出力パルス設定動作時間を許容しつつ、遅延パルス間周期長以下の時間を分解能とし、基本クロック１周期相当以上または以下の任意周期長出力パルス生成が可能であり、かつ長周期長パルス生成も可能な、完全デジタルで動作する駆動クロック生成装置および駆動クロック生成方法とこれを用いる光ディスク原盤露光装置を得ることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１における実施例１の駆動クロック生成装置の概略構成を示すブロック図
【図２】本発明の実施の形態１における（ａ）は分周遅延回路のスタート制御を説明するタイミングチャート、（ｂ）は駆動クロック生成装置のタイミングチャート
【図３】本発明の実施の形態１における実施例２の駆動クロック生成装置の概略構成を示すブロック図
【図４】本発明の実施の形態１における駆動クロック生成装置のタイミングチャート
【図５】本発明の実施の形態２における実施例１の駆動クロック生成装置の概略構成を示すブロック図
【図６】本発明の実施の形態２における駆動クロック生成装置のタイミングチャート
【図７】本実施の形態２における実施例２の駆動クロック生成装置の概略構成を示すブロック図
【図８】本発明の実施の形態３における（ａ）は駆動クロック生成装置の概略構成を示すブロック図、（ｂ）は基本クロックと分周パルス，分周遅延パルスの動作を示すタイミングチャート
【図９】本発明の実施の形態４における実施例１の駆動クロック生成装置の概略構成を示すブロック図
【図１０】本発明の実施の形態４における駆動クロック生成装置のタイミングチャート
【図１１】本発明の実施の形態４における実施例２の駆動クロック生成装置の概略構成を示すブロック図
【図１２】本発明の実施の形態５における実施例１の駆動クロック生成装置の概略構成を示すブロック図
【図１３】本発明の実施の形態５における駆動クロック生成装置のタイミングチャート
【図１４】本実施の形態５における実施例２の駆動クロック生成装置の概略構成を示すブロック図
【図１５】本発明の実施の形態６における光ディスク原盤露光装置に用いる駆動クロック生成装置の概略構成を示すブロック図
【図１６】従来の駆動クロック生成回路を示す（ａ）はブロック図、（ｂ）は遅延パルス群のタイミングチャート、（ｃ）は出力パルス生成のタイミングチャート
【符号の説明】
１，１０１  基本クロック回路
２ａ，２ｂ，２ｃ  分周遅延回路
３ａ，３ｂ，３ｃ  選択回路
４  合成回路
５，５’  パルス選択制御回路
６  スタート制御回路
７ａ，７ｂ，７ｃ  分周遅延回路組
８  パルス選択合成回路
９  クロック制御回路
１０ａ，１０ｂ，１０ｃ  遅延回路
１１ａ，１１ｂ，１１ｃ  遅延回路組
１２  分周パルス制御回路
１３  クロック遅延回路
１３ａ，１３ｂ，１３ｃ  クロック遅延回路
１５  フォーマッタ駆動クロック生成回路
１６  ターンテーブル回転駆動クロック生成回路
１７  横送り駆動クロック生成回路
１０２  分周回路
１０３  遅延回路
１０４  選択回路
１０５  選択制御回路
１０６  分周データ生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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