(57)【要約】【課題】バースト動作中に割り込みが入ってもシームレスなデータの入出力が可能な半導体記憶装置を提供する。【解決手段】互いに独立して活性化される複数のセグメントアレイ＃０〜＃１５を設ける。各セグメントアレイは、互いに独立して活性化される複数のユニットアレイを含む。各セグメントアレイごとに、バースト読出データをラッチするプリフェッチラッチ回路と、バースト書込データをラッチするプリロードラッチ回路とを設ける。あるセグメントアレイ＃１４内のユニットアレイＵＡＲＹ１のバースト動作中に割り込みが入っても、活性化されている別のセグメントアレイ＃３内のユニットアレイＵＡＲＹ２がバースト動作を開始する。【選択図】　　　　図２
2004047002.tif 000002
【特許請求の範囲】
【請求項１】
互いに独立して活性化される複数のアレイと、
前記複数のアレイに対応して設けられ、各々が対応するアレイから複数ビットのデータを連続的に読み出す複数のバースト読出手段と、
前記複数のバースト読出手段のうち少なくとも１つのバースト読出手段が活性化されている間に当該他のバースト読出手段を活性化するバースト割込手段とを備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であってさらに、
前記複数のアレイに対応して設けられ、各々が対応するアレイに複数ビットのデータを連続的に書き込む複数のバースト書込手段を備えたことを特徴とする半導体記憶装置。
【請求項３】
各々が複数のユニットアレイを含む複数のセグメントアレイと、
前記複数のセグメントアレイに対応して設けられ、各々が対応するセグメントアレイを活性化する複数のセグメント選択回路と、
前記複数のセグメントアレイに対応して設けられ、各々が対応するセグメントアレイに含まれる前記複数のユニットアレイを選択的に活性化する複数のユニットアレイ選択回路と、
前記複数のセグメントアレイに対応して設けられ、各々が対応するセグメントアレイに含まれる前記複数のユニットアレイのうち前記ユニットアレイ選択回路により活性化されたユニットアレイから複数ビットのデータを連続的に読み出す複数のバースト読出手段と、
前記複数のバースト読出手段のうち少なくとも１つのバースト読出手段が活性化されている間に当該他のバースト読出手段を活性化するバースト割込手段とを備えたことを特徴とする半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置であって、
前記バースト読出手段の各々は、
第１の読出イネーブル信号に応答して活性化され、前記ユニットアレイ選択回路により活性化されたユニットアレイから読み出された複数ビットのデータをラッチする第１のプリフェッチラッチ回路を含み、
前記バースト割込手段は、前記セグメント選択回路により活性化されたセグメントアレイに対応する第１のプリフェッチラッチ回路用の前記第１の読出イネーブル信号を活性化することを特徴とする半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置であって、
前記バースト読出手段の各々はさらに、
第２の読出イネーブル信号に応答して活性化され、前記ユニットアレイ選択回路により活性化されたもう１つのユニットアレイから読み出された複数ビットのデータをラッチする第２のプリフェッチラッチ回路を含み、
前記バースト割込手段は、前記セグメント選択回路により活性化されたセグメントアレイに対応する第２のプリフェッチラッチ回路用の前記第２の読出イネーブル信号を活性化することを特徴とする半導体記憶装置。
【請求項６】
請求項３に記載の半導体記憶装置であってさらに、
前記複数のセグメントアレイに対応して設けられ、各々が対応するセグメントアレイに複数ビットのデータを連続的に書き込む複数のバースト書込手段を備えたことを特徴とする半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置であって、
前記バースト書込手段の各々は、
第１の書込イネーブル信号に応答して活性化され、前記ユニットアレイ選択回路により活性化されたユニットアレイに書き込まれるべき複数ビットのデータをラッチする第１のプリロードラッチ回路を含み、
前記バースト割込手段は、前記セグメント選択回路により活性化されたセグメントアレイに対応する第１のプリロードラッチ回路用の前記第１の書込イネーブル信号を活性化することを特徴とする半導体記憶装置。
【請求項８】
請求項７に記載の半導体記憶装置であって、
前記バースト書込手段の各々はさらに、
前記第１のプリロードラッチ回路にラッチされた複数ビットのデータを部分的にマスクするマスク手段を含むことを特徴とする半導体記憶装置。
【請求項９】
請求項７又は請求項８に記載の半導体記憶装置であって、
前記バースト書込手段の各々はさらに、
第２の書込イネーブル信号に応答して活性化され、前記ユニットアレイ選択回路により活性化されたもう１つのユニットアレイに書き込まれるべき複数ビットのデータをラッチする第２のプリロードラッチ回路を含み、
前記バースト割込手段は、前記セグメント選択回路により活性化されたセグメントアレイに対応する第２のプリロードラッチ回路用の前記第２の書込イネーブル信号を活性化することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、さらに詳しくは、バースト動作を途中で切り換えるバースト割込機能を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
図１１は、従来のＤＤＲ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ）−ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓｅｓ　Ｍｅｍｏｒｙ）の全体構成を示すレイアウト図である。図１１を参照して、このＳＤＲＡＭは４個のバンクＢＮＫ０〜ＢＮＫ３から構成され、１６ビットのデータを入出力し、２５６Ｍビットの記憶容量を有する。
【０００３】
各バンクＢＮＫｉ（ｉ＝０〜３）は、８Ｋ個のワード線（図示せず）と、８Ｋ個のビット線対（図示せず）と、８Ｋ個のセンスアンプ（図示せず）とを含み、６４Ｍビットの記憶容量を有する。各バンクＢＮＫｉは１６ビットのデータを入出力する。
【０００４】
各バンクＢＮＫｉは、１６個のアレイに分割される。図１１では、バンクＢＮＫ０のアレイＡＲＹ２及びＡＲＹ３と、バンクＢＮＫ１のアレイＡＲＹ１が代表的に示される。各アレイは、５１２個のワード線と、８Ｋ個のビット線対と、８Ｋ個のセンスアンプとを含み、４Ｍビットの記憶容量を有する。各アレイは、１６ビットのデータを入出力する。
【０００５】
このＳＤＲＡＭは、あるバースト動作を途中で中止して別のバースト動作を開始するバースト割込機能を有する。このバースト割込機能を図１２のタイミング図を参照して説明する。ここでは、ＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）レイテンシ（Ｌａｔｅｎｃｙ）を「２クロック」、バースト長を「８ビット」とし、バースト読出動作を説明する。このＳＤＲＡＭはＤＤＲ型であるから、８ビットのバーストデータを２ビットごとに別の８ビットのバーストデータに置き換えることができる。具体的には、３ビット目、５ビット目、又は７ビット目以降のバーストデータを別のバーストデータに置き換えることができる。
【０００６】
まず、コマンドＲＡＳ１が与えられる。このコマンドＲＡＳ１は、ＲＡＳ（ＲｏｗＡｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）に応答してロウアドレスを入力することを意味する。コマンドＲＡＳ１により入力されたロウアドレスに応答して、バンクＢＮＫ１が活性化され、そのバンクＢＮＫ１内のアレイＡＲＹ１が活性化される。ここでは、バンクＢＮＫ１内のアレイＡＲＹ１が活性化される前に、既にバンクＢＮＫ０が活性化され、そのバンクＢＮＫ０内のアレイＡＲＹ２が活性化されている。
【０００７】
続いて、コマンドＲ１ＣＡＳ１が与えられる。このコマンドＲ１ＣＡＳ１は、ＣＡＳに応答してカラムアドレスを入力することを意味する。コマンドＲ１ＣＡＳ１から２クロック後にバースト読出動作が始まる。具体的には、活性化されたバンクＢＮＫ１内のアレイＡＲＹ１のうち、コマンドＲ１ＣＡＳ１により入力されたカラムアドレスから連続してデータが読み出される。
【０００８】
続いて、コマンドＲ１ＣＡＳ１から２クロック後にコマンドＲ２ＣＡＳ１が与えられると、このコマンドＲ２ＣＡＳ１から２クロック後に別のバースト読出動作が始まる。具体的には、別のバンクＢＮＫ０内のアレイＡＲＹ２のうち、コマンドＲ２ＣＡＳ１により入力されたカラムアドレスから連続してデータが読み出される。
【０００９】
このとき、コマンドＲ１ＣＡＳ１に応答して始まったバースト読出動作は、コマンドＲ２ＣＡＳ１に応答して始まったバースト読出動作により割り込まれる。具体的には、コマンドＲ１ＣＡＳ１に応答して始まったバースト読出動作は、４ビット目のデータが読み出された後に中止され、５ビット目以降のデータは、コマンドＲ２ＣＡＳ１に応答して始まったバースト読出動作により読み出されるデータで置き換えられる。
【００１０】
続いて、コマンドＲ２ＣＡＳ１から２クロック後にコマンドＲ２ＣＡＳ２が与えられると、このコマンドＲ２ＣＡＳ２から２クロック後にさらに別のバースト読出動作が始まる。具体的には、同じバンクＢＮＫ０内の同じアレイＡＲＹ２のうち、コマンドＲ２ＣＡＳ２により入力された別のカラムアドレスから連続してデータが読み出される。
【００１１】
このとき、コマンドＲ２ＣＡＳ１に応答して始まったバースト読出動作は、コマンドＲ２ＣＡＳ２に応答して始まったバースト読出動作により割り込まれる。具体的には、コマンドＲ２ＣＡＳ１に応答して始まったバースト読出動作は、４ビット目のデータが読み出された後に中止され、５ビット目以降のデータは、コマンドＲ２ＣＡＳ２に応答して始まったバースト読出動作により読み出される８ビットのデータで置き換えられる。
【００１２】
以上のように、従来のＳＤＲＡＭは、バースト読出動作に割り込みが生じた場合でも、割り込みで入力される新しいアドレスが既に活性化されている別のバンク内のカラムアドレスか、又は現在活性化されている同じバンク内の同じアレイ内の別のカラムアドレスであれば、データをシームレスに出力することができる。しかし、これら以外のカラムアドレスであれば、データをシームレスに出力することはできない。
【００１３】
たとえば同じバンクＢＮＫ０内であってもアレイＡＲＹ２から別のアレイＡＲＹ３にアドレスが移行する場合は、まずアレイＡＲＹ２がコマンドＰＲＣ１に応答してプリチャージされて不活性化され、改めてアレイＡＲＹ３がコマンドＲＡＳ３に応答して活性化されなければならない。この場合、コマンドＲ３ＣＡＳ３から２クロック後にようやく８ビットのバースト読出動作が始まる。そのため、出力されるバーストデータに８ビット分の空きが生じ、データレートが低下する。
【００１４】
上記のようなバースト読出動作の割り込みは、あるコンピュータプログラムの実行中にもっと優先順位の高い別のコンピュータプログラムが実行される場合に起きる。この場合、割り込みで入力される新しいアドレスが同じロウアドレス内のカラムアドレスであることはほとんどない。したがって、従来のＳＤＲＡＭはバースト割込機能を備えていても、ほとんど有効に活用できていない。
【００１５】
図１１に示したＳＤＲＡＭの場合、１６個のアレイのうち１個が選択され、その選択されたアレイ内で１個のワード線が活性化されると、８Ｋ個のセンスアンプが活性化される。このＳＤＲＡＭは１６個の入出力を備えているため、１個の入出力当たりのページ長は５１２（＝８Ｋ÷１６）ビットである。すなわち、シームレスに割り込みを処理できるアドレスは５１２個しかない。仮に４個のバンクＢＮＫ０〜ＢＮＫ３全てが活性化されていたとしても、シームレスに割り込みを処理できるアドレスは２Ｋ（＝５１２×４）個しかない。これは、１個の入出力当たりの全アドレス数である１６Ｍ（＝２５６Ｍ÷１６）に比べると非常に少ない。シームレスに割り込みを処理できる確率はこれらのアドレス空間比（２Ｋ／１６Ｍ）で決定され、わずか０．０１２％でしかない。すなわち、バースト動作割り込み要求のうちの９９．９９８％はシームレスに実行できないことになる。よって、ほとんどの場合、出力されるバーストデータに空きが生じ、データレートが低下してしまう。
【００１６】
上記ではバースト割込機能にある問題をバースト読出動作を例に挙げて説明したが、同様の問題はバースト書込動作でも起きる。
【００１７】
なお、特開２０００−１９５２５３号公報（米国特許第６２５２７９４号）は、バースト長に対応する数のセンスアンプだけを活性化することによりバースト動作間の空き時間を短くしたＳＤＲＡＭを開示しているが、バースト動作の割り込みについては全く言及していない。
【００１８】
【発明が解決しようとする課題】
本発明の１つの目的は、バースト動作中に割り込みが入ってもシームレスなデータの入出力が可能な半導体記憶装置を提供することである。
【００１９】
本発明のもう１つの目的は、バースト動作を途中で切り換える有効な割り込みが起きる確率を高くした半導体記憶装置を提供することである。
【００２０】
【課題を解決するための手段】
本発明の１つの局面による半導体記憶装置は、複数のアレイと、複数のバースト読出手段と、複数のバースト読出手段と、バースト割込手段とを備える。複数のアレイは、互いに独立して活性化される。複数のバースト読出手段は、複数のアレイに対応して設けられる。バースト読出手段の各々は、対応するアレイから複数ビットのデータを連続的に読み出す。バースト割込手段は、複数のバースト読出手段のうち少なくとも１つのバースト読出手段が活性化されている間に当該他のバースト読出手段を活性化する。
【００２１】
この半導体記憶装置では、アレイは互いに独立して活性化されるので、活性化された１つのアレイから複数ビットのデータが連続的に読み出されている間に割り込みが入り、活性化されたもう１つのアレイから複数ビットのデータが連続的に読み出され得る。そのため、シームレスなバーストデータの出力が可能になる。
【００２２】
好ましくは、上記半導体記憶装置はさらに、複数のバースト書込手段を備える。複数のバースト書込手段は、複数のアレイに対応して設けられる。バースト書込手段の各々は、対応するアレイに複数ビットのデータを連続的に書き込む。
【００２３】
この場合、活性化された１つのアレイに複数ビットのデータが連続的に書き込まれている間に割り込みが入り、活性化されたもう１つのアレイに複数ビットのデータが連続的に書き込まれ得る。そのため、シームレスなバーストデータの出力が可能になる。
【００２４】
本発明のもう１つの局面による半導体記憶装置は、複数のセグメントアレイと、複数のセグメント選択回路と、複数のユニットアレイ選択回路と、複数のバースト読出手段と、バースト割込手段とを備える。セグメントアレイの各々は、複数のユニットアレイを含む。複数のセグメント選択回路は、複数のセグメントアレイに対応して設けられる。セグメント選択回路の各々は、対応するセグメントアレイを活性化する。複数のユニットアレイ選択回路は、複数のセグメントアレイに対応して設けられる。ユニットアレイ選択回路の各々は、対応するセグメントアレイに含まれる複数のユニットアレイを選択的に活性化する。複数のバースト読出手段は、複数のセグメントアレイに対応して設けられる。バースト読出手段の各々は、対応するセグメントアレイに含まれる複数のユニットアレイのうちユニットアレイ選択回路により活性化されたユニットアレイから複数ビットのデータを連続的に読み出す。バースト割込手段は、複数のバースト読出手段のうち少なくとも１つのバースト読出手段が活性化されている間に当該他のバースト読出手段を活性化する。
【００２５】
この半導体記憶装置では、セグメントアレイは互いに独立して活性化されるので、活性化された１つのセグメントアレイ内のユニットアレイから複数ビットのデータが連続的に読み出されている間に割り込みが入り、活性化されたもう１つのセグメントアレイから複数ビットのデータが連続的に読み出され得る。そのため、シームレスなバーストデータの出力が可能になる。
【００２６】
好ましくは、バースト読出手段の各々は、第１のプリフェッチラッチ回路を含む。第１のプリフェッチラッチ回路は、第１の読出イネーブル信号に応答して活性化され、ユニットアレイ選択回路により活性化されたユニットアレイから読み出された複数ビットのデータをラッチする。バースト割込手段は、セグメント選択回路により活性化されたセグメントアレイに対応する第１のプリフェッチラッチ回路用の第１の読出イネーブル信号を活性化する。
【００２７】
さらに好ましくは、バースト読出手段の各々はさらに、第２のプリフェッチラッチ回路を含む。第２のプリフェッチラッチ回路は、第２の読出イネーブル信号に応答して活性化され、ユニットアレイ選択回路により活性化されたもう１つのユニットアレイから読み出された複数ビットのデータをラッチする。バースト割込手段は、セグメント選択回路により活性化されたセグメントアレイに対応する第２のプリフェッチラッチ回路用の第２の読出イネーブル信号を活性化する。
【００２８】
この場合、活性化された１つのユニットアレイから読み出された複数ビットのデータは第１のプリフェッチラッチ回路にラッチされ、活性化されたもう１つのユニットアレイから読み出された複数ビットのデータは第２のプリフェッチラッチ回路にラッチされる。したがって、１つのセグメントアレイ内のユニットアレイ間でもバースト読出動作の割り込みが可能である。
【００２９】
好ましくは、上記半導体記憶装置はさらに、複数のバースト書込手段を備える。複数のバースト書込手段は、複数のセグメントアレイに対応して設けられる。バースト書込手段の各々は、対応するセグメントアレイに複数ビットのデータを連続的に書き込む。
【００３０】
この場合、活性化された１つのユニットアレイに複数ビットのデータが連続的に書き込まれている間に割り込みが入り、活性化されたもう１つのユニットアレイに複数ビットのデータが連続的に書き込まれ得る。そのため、シームレスなバーストデータの出力が可能になる。
【００３１】
さらに好ましくは、バースト書込手段の各々は、第１のプリロードラッチ回路を含む。第１のプリロードラッチ回路は、第１の書込イネーブル信号に応答して活性化され、ユニットアレイ選択回路により活性化されたユニットアレイに書き込まれるべき複数ビットのデータをラッチする。バースト割込手段は、セグメント選択回路により活性化されたセグメントアレイに対応する第１のプリロードラッチ回路用の第１の書込イネーブル信号を活性化する。
【００３２】
さらに好ましくは、バースト書込手段の各々はさらに、第１のプリロードラッチ回路にラッチされた複数ビットのデータを部分的にマスクするマスク手段を含む。
【００３３】
この場合、当該ユニットアレイのバースト書込動作中に割り込みが入り、割り込み後に第１のプリロードラッチ回路にラッチされたデータは、当該他のユニットアレイに書き込まれるべきでデータあるから、マスク手段によりマスクされ、当該ユニットアレイには書き込まれない。
【００３４】
好ましくは、バースト書込手段の各々はさらに、第２のプリロードラッチ回路を含む。第２のプリロードラッチ回路は、第２の書込イネーブル信号に応答して活性化され、ユニットアレイ選択回路により活性化されたもう１つのユニットアレイに書き込まれるべき複数ビットのデータをラッチする。バースト割込手段は、セグメント選択回路により活性化されたセグメントアレイに対応する第２のプリロードラッチ回路用の第２の書込イネーブル信号を活性化する。
【００３５】
この場合、活性化された１つのユニットアレイに書き込まれた複数ビットのデータは第１のプリロードラッチ回路にラッチされ、活性化されたもう１つのユニットアレイに書き込まれた複数ビットのデータは第２のプリロードラッチ回路にラッチされる。したがって、１つのセグメントアレイ内のユニットアレイ間でもバースト書込動作の割り込みが可能である。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳しく説明する。図中同一又は相当部分には同一符号を付してその説明を援用する。
【００３７】
［第１の実施の形態］
図１を参照して、本発明の第１の実施の形態によるＤＤＲ−ＳＤＲＡＭは、４個のブロックＢＬＫ０〜ＢＬＫ３から構成される。各ブロックＢＬＫｉ（ｉ＝０〜３）は、６４Ｍビットの記憶容量を有する。
【００３８】
また、各ブロックＢＬＫｉに対応して４個の入出力パッド（図３中のＩＯ）が設けられる。よって、このＳＤＲＡＭ全体は１６個の入出力パッドを備える。各ブロックＢＬＫｉは、対応する４個の入出力パッドを通じて４ビットのデータを入出力する。よって、このＳＤＲＡＭ全体は１６ビットのデータを入出力する。
【００３９】
図２は、ブロックＢＬＫ０の構成を示すレイアウト図である。他のブロックＢＬＫ１〜ＢＬＫ３の構成はブロックＢＬＫ０の構成と基本的に同じであるから、以下ではブロックＢＬＫ０の構成を代表的に説明する。
【００４０】
図２を参照して、ブロックＢＬＫ０は、１６個のセグメントアレイ＃０〜＃１５と、４個のメインロウデコーダＭＲＤ０〜ＭＲＤ３とを含む。メインロウデコーダＭＲＤ０は、セグメントアレイ＃１及び＃２の間に配置され、４個のセグメントアレイ＃０〜＃３により共有される。メインロウデコーダＭＲＤ１は、セグメントアレイ＃５及び＃６の間に配置され、４個のセグメントアレイ＃４〜＃７により共有される。メインロウデコーダＭＲＤ２は、セグメントアレイ＃９及び＃１０の間に配置され、４個のセグメントアレイ＃８〜＃１１により共有される。メインロウデコーダＭＲＤ３は、セグメントアレイ＃１３及び＃１４の間に配置され、４個のセグメントアレイ＃１２〜＃１５により共有される。
【００４１】
ブロックＢＬＫ０はさらに、１６個のセグメントアレイ＃０〜＃１５に対応する１６個のセグメント制御回路を含む。図２では、セグメントアレイ＃１４に対応する１個のセグメント制御回路１０が代表的に示されている。各セグメント制御回路は、対応するセグメントアレイを制御する。
【００４２】
図３は、セグメントアレイ＃１４及びセグメント制御回路１０の構成を示す機能ブロック図である。以下ではセグメントアレイ＃１４及びセグメント制御回路１０の構成を代表的に説明する。
【００４３】
図３を参照して、セグメントアレイ＃１４は、１６個のユニットアレイを含む。図３では、１個のユニットアレイＵＡＲＹが代表的に示されている。各ユニットアレイＵＡＲＹは、２５６Ｋビットの記憶容量を有する。各ユニットアレイＵＡＲＹは、４個のサブアレイＳＡＲＹに分割される。
【００４４】
セグメント制御回路１０は、カラム選択線ドライバ１２と、カラムアドレスマスク回路１４と、３２（＝８×４）個のグローバルデータ線対ＧＤＬと、４個のプリフェッチラッチ回路ＰＦＬと、４個のプリロードラッチ回路ＰＬＬとを含む。各サブアレイＳＡＲＹに対応して８個のグローバルデータ線対ＧＤＬが設けられる。各プリフェッチラッチ回路ＰＦＬは、対応するサブアレイＳＡＲＹから８個のグローバルデータ線対ＧＤＬを通じて読み出された８ビットのデータを読出イネーブル信号ＲＥに応答してラッチする。各プリロードラッチ回路ＰＬＬは、８個のグローバルデータ線対ＧＤＬを通じて対応するサブアレイＳＡＲＹに書き込まれるべき８ビットのデータを書込イネーブル信号ＷＥに応答してラッチする。
【００４５】
セグメントアレイ＃１４を含むブロックＢＬＫ０はさらに、１６個のセグメントアレイ＃０〜＃１５に共通に設けられた４個の読出データバスＲＤＢと、１６個のセグメントアレイ＃０〜＃１５に共通に設けられた４個の書込データバスＷＤＢと、４個の入出力パッドＩＯとを含む。
【００４６】
各セグメント制御回路１０内の４個のプリフェッチラッチ回路ＰＦＬは、４個の読出データバスＲＤＢにそれぞれ接続される。各セグメント制御回路１０内の４個のプリロードラッチ回路ＰＬＬは、４個の書込データバスＷＤＢにそれぞれ接続される。各入出力パッドＩＯは、対応する１個の読出データバスＲＤＢと、対応する１個の書込データバスＷＤＢとに接続される。
【００４７】
各読出データバスＲＤＢは、対応するプリフェッチラッチ回路ＰＦＬから与えられた読出データを２ビットずつ対応する入出力パッドＩＯに伝送する。各書込データバスＷＤＢは、対応する入出力パッドＩＯから与えられた書込データを２ビットずつ対応するプリロードラッチ回路ＰＬＬに伝送する。
【００４８】
図４は、各ユニットアレイＵＡＲＹの構成を示すレイアウト図である。図４を参照して、各ユニットアレイＵＡＲＹは、いわゆる階層ワード線構成を有する。
【００４９】
具体的には、各サブアレイＳＡＲＹは、行に配置された５１２個のセグメントワード線（単に「ワード線」ともいう。）ＷＬと、６４個のセグメントロウデコーダＳＲＤとを含む。各セグメントロウデコーダＳＲＤは、８個のセグメントワード線ＷＬに対応して設けられ、それら対応するセグメントワード線ＷＬを選択的に駆動する。セグメントワード線ＷＬはポリサイドからなり、メモリセルトランジスタ（図示せず）のゲート電極を形成する。
【００５０】
各サブアレイＳＡＲＹはさらに、列に配置された１２８個のビット線対ＢＬと、それらビット線対ＢＬにそれぞれ接続された１２８個のセンスアンプＳＡとを含む。１２８個のセンスアンプＳＡは、それらビット線対ＢＬの両側に６４個ずつ配置される。よって、ユニットアレイＵＡＲＹ全体は、５１２個のビット線対ＢＬと、５１２個のセンスアンプＳＡとを含む。ビット線対ＢＬは、セグメントワード線ＷＬのポリサイド層よりも下の金属層に形成される。
【００５１】
ユニットアレイＵＡＲＹには、１２８個のメインワード線ＭＷＬが横断する。このうち６４個のメインワード線ＭＷＬ（＃１４）はこのユニットアレイＵＡＲＹのセグメントロウデコーダＳＲＤに接続されるが、残り６４個のメインワード線ＭＷＬ（＃１５）は隣接セグメントアレイ＃１５内のユニットアレイのセグメントロウデコーダに接続される。メインワード線ＭＷＬはメインロウデコーダＭＲＤ３の両側から延び出し、図上右側のセグメントアレイ＃１４及び＃１５を横断するとともに、図上左側のセグメントアレイ＃１３及び＃１２を横断する。メインロウデコーダＭＲＤ３は、セグメントアレイ＃１２〜＃１５内のメインワード線ＭＷＬをロウアドレス信号に応答して選択的に駆動する。メインワード線ＭＷＬは、セグメントワード線ＷＬのポリサイド層よりも上の第１の金属層に形成される。
【００５２】
各サブアレイＳＡＲＹには、６４個のカラム選択線ＣＳＬが縦断する。よって、ユニットアレイＵＡＲＹ全体には、２５６個のカラム選択線ＣＳＬが縦断する。２５６個のカラム選択線ＣＳＬは、カラム選択線ドライバ１２に接続される。カラム選択線ドライバ１２は、２５６個のカラム選択線ＣＳＬをカラムアドレス信号に応答して選択的に駆動する。カラム選択線ＣＳＬは、第１の金属層よりも上の第２の金属層に形成される。
【００５３】
各サブアレイＳＡＲＹにはまた、８個のグローバルデータ線対ＧＤＬが縦断する。よって、ユニットアレイＵＡＲＹ全体には、３２個のグローバルデータ線対ＧＤＬが縦断する。各サブアレイＳＡＲＹを縦断する８個のグローバルデータ線対ＧＤＬは、対応するプリフェッチラッチ回路ＰＦＬ及びプリロードラッチ回路ＰＬＬに接続される。グローバルデータ線対ＧＤＬもまた、第２の金属層に形成される。
【００５４】
図５は、セグメント制御回路１０の構成を示す機能ブロック図である。図５を参照して、セグメント制御回路１０は、上述したプリフェッチラッチ回路ＰＦＬ及びプリロードラッチ回路ＰＬＬの他に、セグメント選択回路１６と、ユニットアレイ選択回路１８と、ロウプリデコーダ２０と、ＡＮＤゲートＧ１及びＧ２とを含む。
【００５５】
このＳＤＲＡＭは１６Ｍビット×１６構成であり、２４（１６Ｍ＝２２４）ビットのグローバルアドレス信号ＧＡを受ける。グローバルアドレス信号ＧＡは、４ビットのセグメント選択アドレス信号ＳＳＡと、４ビットのユニットアレイ選択アドレス信号ＵＡＳＡと、１６ビットのロウ／カラムアドレス信号ＲＣＡとからなる。
【００５６】
セグメント選択アドレス信号ＳＳＡは、１６個のセグメントアレイ＃０〜＃１５のうち１個を選択するためのアドレス信号である。ユニットアレイ選択アドレス信号ＵＡＳＡは、選択された１個のセグメントアレイ内において１６個のユニットアレイＵＡＲＹのうち１個を選択するためのアドレス信号である。ロウ／カラムアドレス信号ＲＣＡは、選択されたユニットアレイＵＡＲＹのロウ及びカラムを選択するためのアドレス信号である。
【００５７】
セグメント選択回路１６は、セグメント選択アドレス信号ＳＳＡに応答してセグメント選択信号ＳＳをＨ（論理ハイ）レベルに活性化する。セグメント選択信号ＳＳは、ＡＮＤゲートＧ１，Ｇ２及びユニットアレイ選択回路１８に与えられる。セグメント選択信号ＳＳが活性化されると、読出時には、読出イネーブル信号ＲＥがＨレベルに活性化され、プリフェッチラッチ回路ＰＦＬに与えられ、また書込時には、書込イネーブル信号ＷＥがＨレベルに活性化され、プリロードラッチ回路ＰＬＬに与えられる。
【００５８】
また、セグメント選択信号ＳＳが活性化されると、ユニットアレイ選択回路１８が活性化される。ユニットアレイ選択回路１８は、活性化されると、ユニットアレイ選択アドレス信号ＵＡＳＡに応答して１６個のユニットアレイイネーブル信号ＵＡＥのうち１個を活性化する。
【００５９】
ロウプリデコーダ２０は、ロウ／カラムアドレス信号ＲＣＡに含まれるロウアドレス信号をプリデコードしてグローバルロウプリデコード信号ＧＲＰを出力する。グローバルロウプリデコード信号ＧＲＰは、セグメントアレイ＃１４内の全ユニットアレイＵＡＲＹを縦断する複数のグローバルロウプリデコード線ＧＲＰＬに与えられる。
【００６０】
図６は、各ユニットアレイＵＡＲＹにおけるセグメントロウデコーダＳＲＤ周辺の構成を示す機能ブロック図である。図６を参照して、各ユニットアレイＵＡＲＹは、上述した２５６個のセグメントロウデコーダＳＲＤの他に、アレイタイミング制御回路２２と、複数のＡＮＤゲートＧ３と、複数のラッチ回路２４と、複数のローカルロウプリデコード線ＬＲＰＬとを含む。
【００６１】
アレイタイミング制御回路２２は、対応するユニットアレイイネーブル信号ＵＡＥがＨレベルに活性化されると活性化され、このユニットアレイＵＡＲＹの動作を制御する。ＡＮＤゲートＧ３は、対応するユニットアレイイネーブル信号ＵＡＥがＨレベルに活性化されると、グローバルロウプリデコード信号ＧＲＰをラッチ回路２４に与える。ラッチ回路２４は、グローバルロウプリデコード信号ＧＲＰをラッチし、これらをローカルロウプリデコード信号ＬＲＰとしてローカルロウプリデコード線ＬＲＰＬに与える。ローカルロウプリデコード線ＬＲＰＬは、このユニットアレイＵＡＲＹ内のセグメントロウデコーダＳＲＤに接続される。よって、セグメントロウデコーダＳＲＤは、ローカルロウプリデコード信号ＬＲＰに応答してセグメントワード線ＷＬを選択的に活性化する。
【００６２】
次に、このような構成を有するＳＤＲＡＭのバースト読出動作を図７のタイミング図を参照して説明する。
【００６３】
まず、コマンドＲ１Ａ１が与えられ、グローバルアドレス信号ＧＡが入力される。このコマンドＲ１Ａ１により入力されたグローバルアドレス信号ＧＡは、セグメントアレイ＃１４を選択するためのセグメントアレイアドレス信号ＳＳＡと、セグメントアレイ＃１４内のユニットアレイＵＡＲＹ１（図２参照）を選択するためのユニットアレイ選択アドレス信号ＵＡＳＡと、ユニットアレイＵＡＲＹ１内のロウ及びカラムを選択するためのロウ／カラムアドレス信号ＲＣＡとを含む。
【００６４】
セグメント選択回路１６は、セグメント選択アドレス信号ＳＳＡに応答してセグメント選択信号ＳＳをＨレベルに活性化する。セグメント選択信号ＳＳがＨレベルに活性化されると、ユニットアレイ選択回路１８は、ユニットアレイ選択アドレス信号ＵＡＳＡに応答して、ユニットアレイＵＡＲＹ１を活性化するためのユニットアレイイネーブル信号ＵＡＥをＨレベルに活性化する。また、セグメント選択信号ＳＳがＨレベルに活性化されると、読出時においては、ＡＮＤゲートＧ１から出力される読出イネーブル信号ＲＥがＨレベルに活性化される。読出イネーブル信号ＲＥが活性化されると、セグメント制御回路１０内の８個のプリフェッチラッチ回路ＰＦＬが活性化される。
【００６５】
ロウ／カラムアドレス信号ＲＣＡに含まれるロウアドレス信号は、ロウプリデコーダ２０によりプリデコードされ、グローバルロウプリデコード信号ＧＲＰが生成される。このグローバルロウプリデコード信号ＧＲＰは、グローバルロウプリデコード線ＧＲＰＬに与えられる。
【００６６】
ユニットアレイＵＡＲＹ１においては、活性化されたユニットアレイイネーブル信号ＵＡＥに応答して、アレイタイミング制御回路２２が活性化され、かつグローバルロウプリデコード信号ＧＲＰがラッチ回路２４にラッチされる。ラッチされたグローバルロウプリデコード信号ＧＲＰはローカルロウプリデコード信号ＬＲＰとしてセグメントロウデコーダＳＲＤに与えられ、これによりセグメントワード線ＷＬが選択的に活性化される。
【００６７】
続いて、ユニットアレイＵＡＲＹ１において、全センスアンプＳＡが活性化され、さらにカラム選択線ドライバ１２により全カラム選択線ＣＳＬのうち３２個のカラム選択線ＣＳＬが活性化される。すなわち、各サブアレイＳＡＲＹごとに８個のカラム選択線ＣＳＬが活性化される。これにより、各サブアレイＳＡＲＹから同時に読み出された８ビットのデータは８個のグローバルデータ線対ＧＤＬを通じて対応する１個のプリフェッチラッチ回路ＰＦＬに伝送され、ラッチされる。したがって、４個のサブアレイＳＡＲＹからなるユニットアレイＵＡＲＹ１全体からは３２ビットのデータが同時に読み出され、４個のプリフェッチラッチ回路ＰＦＬにラッチされる。
【００６８】
各プリフェッチラッチ回路ＰＦＬからデータが２ビットずつ読出データバスＲＤＢを通じて伝送され始め、対応する入出力パッドＩＯから８ビットのバーストデータが出力され始める。
【００６９】
上記のように、グローバルロウプリデコード信号ＧＲＰはユニットアレイＵＡＲＹ１内のラッチ回路２４にラッチされるため、ユニットアレイＵＡＲＹ１はグローバルアドレス信号ＧＡから切り離され、他のユニットアレイから独立した動作が可能になる。ユニットアレイＵＡＲＹ１が他のユニットアレイから独立して動作するために、アレイタイミング制御回路２２は、ワード線ＷＬの活性化、センスアンプＳＡの活性化、メモリセルデータの再書込、ワード線ＷＬの不活性化、ビット線対ＢＬのプリチャージといった一連の動作を自己完結的に制御する。
【００７０】
アレイタイミング制御回路２２は、ビット線対ＢＬのプリチャージを完了すると、リセット信号ＲＳＴをラッチ回路２４に与える。これによりグローバルアドレス信号ＧＡからの離隔が解除され、ユニットアレイイネーブル信号ＵＡＥが再び活性化されれば、ユニットアレイＵＡＲＹ１は再び選択される。
【００７１】
上記のように、ユニットアレイＵＡＲＹ１は他のユニットアレイから独立して動作するため、ユニットアレイＵＡＲＹ１の動作が完了する前に、次のグローバルアドレス信号ＧＡを与えることができる。
【００７２】
コマンドＲ１Ａ１の２クロック後にコマンドＲ２Ａ１が与えられると、このコマンドＲ２Ａ１により別のセグメントアレイ＃３のユニットアレイＵＡＲＹ２（図２参照）が選択される。ユニットアレイＵＡＲＹ２はユニットアレイＵＡＲＹ１から２クロックだけ遅れて動作するが、ユニットアレイＵＡＲＹ１及びＵＡＲＹ２は相互に独立して動作する。
【００７３】
ユニットアレイＵＡＲＹ２もユニットアレイＵＡＲＹ１と同様に動作するため、ユニットアレイＵＡＲＹ２からも８ビットのバーストデータが出力され始める。ユニットアレイＵＡＲＹ２を含むセグメントアレイ＃３が選択されたときには、セグメントアレイ＃１４の読出イネーブル信号ＲＥは不活性化される。そのため、セグメントアレイ＃１４のプリフェッチラッチ回路ＰＦＬは不活性化され、ユニットアレイＵＡＲＹ１からの５ビット目以降のバーストデータは出力されない。その代わり、ユニットアレイＵＡＲＹ２からのバーストデータが出力される。
【００７４】
コマンドＲ２Ａ１から２クロック後にユニットアレイＵＡＲＹ１は動作を完了するが、コマンドＲ１Ａ２により再び動作を開始する。したがって、コマンドＲ２Ａ１に応答して始まったバースト読出動作は４ビット目のデータ出力後に割り込みにより中止され、その代わりコマンドＲ１Ａ２に応答したバースト読出動作が始まる。
【００７５】
コマンドＲ１Ａ２の入力から４クロック後にコマンドＲ１Ａ３が与えられると、ユニットアレイＵＡＲＹ１は動作を一旦完了した後に再び開始するので、コマンドＲ１Ａ２による８ビットのバーストデータが出力された後、直ちにコマンドＲ１Ａ３による８ビットのバーストデータが出力される。
【００７６】
図８は、カラムアドレスマスク回路１４及びその周辺の構成を部分的に示す回路図である。図８では、１個のサブアレイＳＡＲＹに対応する部分のみが示されている。また、ビット線対ＢＬ、グローバルデータ線対ＧＤＬ０〜ＧＤＬ７は、２本で１対をなすが、１本の線で示されている。また、ビットスイッチ（カラム選択ゲート）ＣＳＧも、２個で１対をなすが、１個のトランスファーゲートで示されている。
【００７７】
各サブアレイＳＡＲＹは、１２８個のビット線対ＢＬに対応して１２８個のビットスイッチＣＳＧを含む。このＳＤＲＡＭはＤＤＲ型であるから、カラム選択線ＣＳＬは２個のビットスイッチＣＳＧに対応して１個ずつ設けられる。すなわち、８個のビットスイッチＣＳＧに対応して４個のカラム選択線ＣＳＬが設けられる。よって、図４にも示したように、各サブアレイＳＡＲＹ全体には６４（＝４×１６）個のカラム選択線ＣＳＬが縦断し、さらに８個のグローバルデータ線対ＧＤＬ０〜ＧＤＬ７が縦断する。
【００７８】
カラムアドレスマスク回路１４は、複数のカラム選択線ＣＳＬに対応する複数のＡＮＤゲートＧ４を含む。ユニットアレイＵＡＲＹ全体には２５６個のカラム選択線ＣＳＬが縦断しているため、カラムアドレスマスク回路１４全体は２５６個のＡＮＤゲートＧ４を含む。
【００７９】
各サブアレイは、１６ビットのカラム選択信号ＣＳ０〜ＣＳ１５を受ける。カラム選択信号ＣＳ０〜ＣＳ１５は、カラム選択線ドライバ１２により生成される。カラム選択信号ＣＳ０〜ＣＳ１５の各々は、対応する４個のＡＮＤゲートＧ４に与えられる。これら４個のＡＮＤゲートＧ４には、それぞれマスク信号ＭＳＫ０〜ＭＳＫ３が与えられる。マスク信号ＭＳＫ０〜ＭＳＫ３は、バースト読出時には全てＨレベルになる。一方、８ビットデータのバースト書込時において、３ビット目に割り込みが入る場合にはマスク信号ＭＳＫ０はＨレベルになり、マスク信号ＭＳＫ１〜ＭＳＫ３はＬレベルになる。５ビット目に割り込みが入る場合にはマスク信号ＭＳＫ０及びＭＳＫ１はＨレベルになり、マスク信号ＭＳＫ２及びＭＳＫ３はＬレベルになる。７ビット目に割り込みが入る場合にはマスク信号ＭＳＫ０〜ＭＳＫ２はＨレベルになり、マスク信号ＭＳＫ３はＬレベルになる。
【００８０】
次に、このＳＤＲＡＭのバースト書込動作を図９のタイミング図を参照して説明する。
【００８１】
図９に示したバースト書込の場合も図７に示したバースト読出の場合と同じタイミングで、コマンドＲ１Ａ１、Ｒ２Ａ１、Ｒ１Ａ２、及びＲ１Ａ３が与えられる。ただし、バースト書込の場合には、各コマンドと同時にバーストデータが入力され始める。
【００８２】
コマンドＲ１Ａ１から２クロック後にコマンドＲ２Ａ１が与えられるので、コマンドＲ１Ａ１に応答して前半４ビットのデータは入力されるが、後半４ビットのデータは入力されない。その代わり、コマンドＲ２Ａ１に応答して前半４ビットのデータが入力される。また、コマンドＲ２Ａ１から２クロック後にコマンドＲ１Ａ２が与えられるので、コマンドＲ２Ａ１に応答して前半４ビットのデータは入力されるが、後半４ビットのデータは入力されない。その代わり、コマンドＲ１Ａ２に応答して前半４ビットのデータが入力される。コマンドＲ１Ａ２から４クロック後にコマンドＲ１Ａ３が与えられるので、コマンドＲ１Ａ２に応答して８ビットのデータは全て入力される。
【００８３】
コマンドＲ１Ａ１が与えられると、上述したバースト読出時と同様に、セグメントアレイ＃１４が選択され、さらにセグメントアレイ＃１４内のユニットアレイＵＡＲＹ１が選択される。ただし、上述したバースト読出時と異なり、書込イネーブル信号ＷＥがＨレベルに活性化され、プリロードラッチ回路ＰＬＬが活性化される。したがって、コマンドＲ１Ａ１に応答して入力された前半４ビットのデータと、コマンドＲ２Ａ１に応答して入力された前半４ビットのデータとは、対応する書込データバスＷＤＢを通じて２ビットずつ伝送され、対応するプリロードラッチ回路ＰＬＬにラッチされる。
【００８４】
プリロードラッチ回路ＰＬＬにラッチされた８ビットのデータは、タイミングＴ１で対応する８個のグローバルデータ線対ＧＤＬを通じてユニットアレイＵＡＲＹ１に向けて伝送される。しかし、この場合は、２クロック後に次のコマンドが与えられているため、マスク信号ＭＳＫ０及びＭＳＫ１はＨレベルになるが、マスク信号ＭＳＫ２及びＭＳＫ３はＬレベルになる。そのため、伝送された８ビットのデータのうち前半４ビットのデータはユニットアレイＵＡＲＹ１に書き込まれるが、後半４ビットのデータはカラムアドレスマスク回路１４によりマスクされ、ユニットアレイＵＡＲＹ１には書き込まれない。
【００８５】
コマンドＲ１Ａ１から２クロック後にコマンドＲ２Ａ１が与えられるので、セグメントアレイ＃３が選択され、さらにそのセグメントアレイ＃３内のユニットアレイＵＡＲＹ２が選択される。したがって、コマンドＲ２Ａ１に応答して入力された前半４ビットのデータは、セグメントアレイ＃３に対応するプリロードラッチ回路ＰＬＬにもラッチされる。コマンドＲ２Ａ１から２クロック後にコマンドＲ１Ａ２が与えられるので、コマンドＲ１Ａ２に応答して入力された前半４ビットのデータもまたこのプリロードラッチ回路ＰＬＬにラッチされる。このプリロードラッチ回路ＰＬＬにラッチされた８ビットのデータは、タイミングＴ２で対応する８個のグローバルデータ線対ＧＤＬを通じてユニットアレイＵＡＲＹ２に向けて伝送されるが、コマンドＲ２Ａ１により入力された前半４ビットのデータのみがユニットアレイＵＡＲＹ２に書き込まれ、後半４ビットのデータはマスクされ、ユニットアレイＵＡＲＹ２には書き込まれない。この後半４ビットのデータは、後述するタイミングＴ３でセグメントアレイ＃１４のユニットアレイＵＡＲＹ１に書き込まれる。
【００８６】
コマンドＲ１Ａ２によるバースト書込動作には割り込みが入らないので、コマンドＲ１Ａ２により入力された８ビットのデータは全て、タイミングＴ３でセグメントアレイ＃１４のユニットアレイＵＡＲＹ１に書き込まれる。
【００８７】
以上のように、本発明の第１の実施の形態によれば、セグメントアレイ＃０〜＃１５が互いに独立して活性化されるので、あるセグメントアレイ内のあるユニットアレイＵＡＲＹのバースト動作が割り込まれ、既に活性化されている別のセグメントアレイ内の任意のユニットアレイのバースト動作が直ちに開始される。したがって、シームレスなバーストデータの入出力が可能になる。この第１の実施の形態では、そのような有効な割り込みが起きる確率は９３．７５％（＝１５÷１６）と、従来の０．０１２％に比べて飛躍的に高くなる。
【００８８】
［第２の実施の形態］
上記第１の実施の形態ではセグメントアレイ間のバースト割込は可能であるが、同じセグメントアレイ内におけるユニットアレイ間のバースト割込は不可能である。したがって、有効な割り込みが起きる確率をさらに高くするためには、セグメントアレイ単位だけでなく、ユニットアレイ単位でも独立したバースト動作を可能にすればよい。
【００８９】
具体的には、上記第１の実施の形態では、各セグメントアレイに対応して４個のプリフェッチラッチ回路ＰＦＬ及び４個のプリロードラッチ回路ＰＬＬが設けられているのに対し、この第２の実施の形態では、図１０に示すように、８個のプリフェッチラッチ回路ＰＦＬＡ，ＰＦＬＢ及び８個のプリロードラッチ回路ＰＬＬＡ，ＰＬＬＢが設けられる。すなわち、各サブアレイＳＡＲＹに対応して２個のプリフェッチラッチ回路ＰＦＬＡ，ＰＦＬＢ及び２個のプリロードラッチ回路ＰＬＬＡ，ＰＬＬＢが設けられる。
【００９０】
また、ユニットアレイ選択回路１８により選択されたユニットアレイＵＡＲＹ内のビットスイッチＣＳＧのみが動作するように、カラム選択信号ＣＳがそのユニットアレイ内で活性化されるようにする。より具体的には、各ビットスイッチＣＳＧと直列にもう１つトランスファーゲートを接続し、このトランスファーゲートを各ユニットアレイＵＡＲＹごとに対応するユニットアレイイネーブル信号ＵＡＥに応答してオン・オフさせればよい。
【００９１】
この第２の実施の形態によれば、各サブアレイＳＡＲＹに対応して２個のプリフェッチラッチ回路ＰＦＬＡ，ＰＦＬＢ及び２個のプリロードラッチ回路ＰＬＬＡ，ＰＬＬＢが設けられているため、８ビットのバースト動作中に２回まで割り込みが可能になる。バースト読出動作の場合は、１回目の割り込み前の８ビットのバーストデータはプリフェッチラッチ回路ＰＦＬＡにラッチされ、２回目の割り込み前の８ビットのバーストデータはプリフェッチラッチ回路ＰＦＬＢにラッチされる。一方、バースト書込動作の場合は、１回目の割り込み前の８ビットのバーストデータはプリロードラッチ回路ＰＬＬＡにラッチされ、２回目の割り込み前の８ビットのバーストデータはプリロードラッチ回路ＰＬＬＢにラッチされる。
【００９２】
また、各ユニットアレイＵＡＲＹが独立してバースト動作を行うため、セグメントアレイ間だけでなく、同じセグメントアレイ内におけるユニットアレイ間でもバースト割込が可能になる。すなわち、２５６（＝１６×１６）個のユニットアレイＵＡＲＹのうちバースト割込が不可能なのは現在バースト動作中の１個のユニットアレイＵＡＲＹ内だけで、他の２５５個のユニットアレイでは可能である。したがって、有効な割り込みが起きる確率は９９．６％（＝２５５÷２５６）と、上記第１の実施の形態よりも高くなる。
【００９３】
［他の実施の形態］
上記第２の実施の形態ではプリフェッチラッチ回路ＰＦＬＡ，ＰＦＬＢ及びプリロードラッチ回路ＰＬＬＡ，ＰＬＬＢを２個ずつ設けているが、８ビットのバースト動作中に２ビットごと４回までの割り込みを可能にするためには、プリフェッチラッチ回路及びプリロードラッチ回路を４個ずつ設ければよい。
【００９４】
また、本発明は、ＤＤＲ−ＳＤＲＡＭに限定されることなく、通常のＳＤＲ（Ｓｉｎｇｌｅ　Ｄａｔａ　Ｒａｔｅ）型のＳＤＲＡＭ、非同期型ＤＲＡＭ、ＳＲＡＭ（Ｓｔａｔｉｃ　ＲａｎｄｏｍＡｃｃｅｓｓｅｓ　Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）にも適用可能である。
【００９５】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＤＤＲ−ＳＤＲＡＭの全体構成を示すレイアウト図である。
【図２】図１中の各ブロックの構成を示すレイアウト図である。
【図３】図２中の各セグメントアレイ、セグメント制御回路及びその周辺の構成を示す機能ブロック図である。
【図４】図３中の各ユニットアレイの構成を示すレイアウト図である。
【図５】図２中のセグメント制御回路の構成を示す機能ブロック図である。
【図６】図４中のユニットアレイにおけるセグメントロウデコーダ周辺の構成を示す機能ブロック図である。
【図７】図１に示したＳＤＲＡＭのバースト読出動作を示すタイミング図である。
【図８】図３中のカラムアドレスマスク回路及びその周辺の構成を部分的に示す回路図である。
【図９】図１に示したＳＤＲＡＭのバースト書込動作を示すタイミング図である。
【図１０】本発明の第２の実施の形態によるＳＤＲＡＭにおける各セグメントアレイ、セグメント制御回路及びその周辺の構成を示す機能ブロック図である。
【図１１】従来のＳＤＲＡＭの全体構成を示すレイアウト図である。
【図１２】図１１に示した従来のＳＤＲＡＭのバースト読出動作を示すタイミング図である。
【符号の説明】
１０　セグメント制御回路
１２　カラム選択線ドライバ
１４　カラムアドレスマスク回路
１６　セグメント選択回路
１８　ユニットアレイ選択回路
ＢＬＫ０〜ＢＬＫ３　ブロック
＃０〜＃１５　セグメントアレイ
ＵＡＲＹ，ＵＡＲＹ１，ＵＡＲＹ２　ユニットアレイ
ＰＦＬ，ＰＦＬＡ，ＰＦＬＢ　プリフェッチラッチ回路
ＰＬＬ，ＰＬＬＡ，ＰＬＬＢ　プリロードラッチ回路
ＲＥ　読出イネーブル信号
ＷＥ　書込イネーブル信号
【図１】
2004047002.tif 000003
【図２】
2004047002.tif 000004
【図３】
2004047002.tif 000005
【図４】
2004047002.tif 000006
【図５】
2004047002.tif 000007
【図６】
2004047002.tif 000008
【図７】
2004047002.tif 000009
【図８】
2004047002.tif 000010
【図９】
2004047002.tif 000011
【図１０】
2004047002.tif 000012
【図１１】
2004047002.tif 000013
【図１２】
2004047002.tif 000014