(57)【要約】　　　（修正有）【課題】メモリセル領域の上方に信号配線を配置しても歩留まりを高く維持することが可能な半導体記憶装置を提供する。【解決手段】半導体基板の表面上に複数のメモリセル、ワード線、及びビット線が形成されている。ワード線の各々は、複数のメモリセルに接続され、メモリセルを選択する。ビット線は、ワード線の配置された配線層よりも上配線層に配置され、一部のメモリセルに接続され、ワード線によって選択されたメモリセルから読み出された信号が印加される。ビット線よりも上の配線層に信号配線２６が配置されている。信号配線２６は、ビット線と部分的に重なる。ビット線と信号配線２６との間の配線層にシールド層２４が配置されている。半導体基板の表面に垂直な視線で見たとき、シールド層２４は、ビット線と信号配線２６との重なる部分を含む領域内において、ビット線を内包し、ビット線の配置されていない領域に開口２５が設けられている。【選択図】　図４
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【特許請求の範囲】
【請求項１】
半導体基板の表面上に形成された複数のメモリセルと、
前記半導体基板の表面上に形成された複数のワード線であって、該ワード線の各々が複数のメモリセルに接続され、選択信号が印加されると、接続されているメモリセルを選択するワード線と、
前記ワード線の配置された第１の配線層よりも上の第２の配線層に配置され、前記ワード線と交差する方向に延在する複数のビット線であって、複数のメモリセルのうち一部のメモリセルに接続され、前記ワード線によって選択されたメモリセルから読み出された信号が印加されるビット線と、
前記第２の配線層よりも上の第３の配線層に配置され、前記ビット線と部分的に重なる信号配線と、
前記第２の配線層と前記第３の配線層との間の第４の配線層に配置され、前記半導体基板の表面に垂直な視線で見たとき、前記ビット線と前記信号配線との重なる部分を含む第１の領域内において、前記ビット線を内包し、該ビット線の配置されていない領域に開口が設けられた導電性のシールド層と
を有する半導体記憶装置。
【請求項２】
前記開口が、前記信号配線と重ならない位置に配置されている請求項１に記載の半導体記憶装置。
【請求項３】
さらに、前記半導体基板の上に形成された電源配線及び接地配線を有し、前記シールド層が、前記電源配線または前記接地配線に接続されている請求項１または２に記載の半導体記憶装置。
【請求項４】
さらに、前記半導体基板の上に、一定の電圧を発生する定電圧回路が形成されており、前記シールド層に前記定電圧回路から一定の電圧が印加される請求項１または２に記載の半導体記憶装置。
【請求項５】
半導体基板の表面上に形成された複数のメモリセルと、
前記半導体基板の表面上に形成された複数のワード線であって、該ワード線の各々が複数のメモリセルに接続され、選択信号が印加されると、接続されているメモリセルを選択するワード線と、
前記ワード線の配置された第１の配線層よりも上の第２の配線層に配置され、前記ワード線と交差する方向に延在する複数のビット線であって、複数のメモリセルのうち一部のメモリセルに接続され、前記ワード線によって選択されたメモリセルから読み出された信号が印加されるビット線と、
前記第２の配線層よりも上の第３の配線層に配置され、前記ビット線と交差する複数の信号配線と、
前記第２の配線層と前記第３の配線層との間の第４の配線層に、前記信号配線の各々に対応して配置され、半導体基板の表面に垂直な視線で見たとき、対応する前記信号配線を内包する導電性のシールド線と
を有する半導体記憶装置。
【請求項６】
さらに、前記半導体基板の上に形成された電源配線及び接地配線を有し、前記シールド線が、前記電源配線または前記接地配線に接続されている請求項５に記載の半導体記憶装置。
【請求項７】
さらに、前記半導体基板の上に、一定の電圧を発生する定電圧回路が形成されており、前記シールド線に前記定電圧回路から一定の電圧が印加される請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にメモリセルの配置された領域上を信号配線が通過する半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置のメモリセルから読み出された信号が印加されるビット線の上に、信号配線等を配置すると、信号配線を伝搬する電気信号によってビット線にノイズが発生する。ノイズの発生を防止するために、従来、メモリセル領域の上方には、信号配線等を配置しないような設計がなされていた。
【０００３】
半導体記憶装置の大容量化が進むにしたがってメモリセル領域が広くなると、信号配線を配置できない領域も広くなる。必要な信号配線を配置するために、チップ面積を大きくするか、または配線層の層数を増やす必要がある。
【０００４】
ビット線の上に信号配線を配置しても、両者の間にシールド層を配置することにより、ビット線へのノイズの発生を防止することができる。
【０００５】
【発明が解決しようとする課題】
導電性のシールド層と層間絶縁膜とは、相互に熱膨張率が異なる。シールド層は、他の配線に比べて広い領域を覆うため、シールド層の端に大きな応力が加わり、歩留まり低下の要因になる。
【０００６】
本発明の目的は、メモリセル領域の上方に信号配線を配置しても歩留まりを高く維持することが可能な半導体記憶装置を提供することである。
【０００７】
【課題を解決するための手段】
本発明の一観点によると、半導体基板の表面上に形成された複数のメモリセルと、前記半導体基板の表面上に形成された複数のワード線であって、該ワード線の各々が複数のメモリセルに接続され、選択信号が印加されると、接続されているメモリセルを選択するワード線と、前記ワード線の配置された第１の配線層よりも上の第２の配線層に配置され、前記ワード線と交差する方向に延在する複数のビット線であって、複数のメモリセルのうち一部のメモリセルに接続され、前記ワード線によって選択されたメモリセルから読み出された信号が印加されるビット線と、前記第２の配線層よりも上の第３の配線層に配置され、前記ビット線と部分的に重なる信号配線と、前記第２の配線層と前記第３の配線層との間の第４の配線層に配置され、前記半導体基板の表面に垂直な視線で見たとき、前記ビット線と前記信号配線との重なる部分を含む第１の領域内において、前記ビット線を内包し、該ビット線の配置されていない領域に開口が設けられた導電性のシールド層とを有する半導体記憶装置が提供される。
【０００８】
本発明の他の観点によると、半導体基板の表面上に形成された複数のメモリセルと、前記半導体基板の表面上に形成された複数のワード線であって、該ワード線の各々が複数のメモリセルに接続され、選択信号が印加されると、接続されているメモリセルを選択するワード線と、前記ワード線の配置された第１の配線層よりも上の第２の配線層に配置され、前記ワード線と交差する方向に延在する複数のビット線であって、複数のメモリセルのうち一部のメモリセルに接続され、前記ワード線によって選択されたメモリセルから読み出された信号が印加されるビット線と、前記第２の配線層よりも上の第３の配線層に配置され、前記ビット線と交差する複数の信号配線と、前記第２の配線層と前記第３の配線層との間の第４の配線層に、前記信号配線の各々に対応して配置され、半導体基板の表面に垂直な視線で見たとき、対応する前記信号配線を内包する導電性のシールド線とを有する半導体記憶装置が提供される。
【０００９】
シールド層またはシールド線が、信号配線を伝搬する電気信号に起因してビット線に誘起されるノイズを低減させる。シールド層に開口が形成されているため、シールド層と層間絶縁膜との熱膨張率の相違によって発生する応力の集中を軽減することができる。また、メモリセルの配置された領域全面を覆う代わりに、細いシールド線を配置することにより、応力の集中を軽減することができる。
【００１０】
【発明の実施の形態】
図１に、本発明の実施例による半導体記憶装置の１つのメモリセルの等価回路図を示す。６個のＭＯＳトランジスタＱ１〜Ｑ６で１個のメモリセルが構成される。ｐチャネルＭＯＳトランジスタＱ１とｎチャネルＭＯＳトランジスタＱ２とが相互に直列に接続され、インバータＩＮＶ１を構成し、ｐチャネルＭＯＳトランジスタＱ３とｎチャネルＭＯＳトランジスタＱ４とが相互に直列に接続され、インバータＩＮＶ２を構成している。
【００１１】
ＭＯＳトランジスタＱ１とＱ２とのゲート電極が相互に接続され、さらにＭＯＳトランジスタＱ３とＱ４との相互接続点（インバータＩＮＶ２の出力点）に接続されている。同様に、ＭＯＳトランジスタＱ３とＱ４とのゲート電極が相互に接続され、さらにＭＯＳトランジスタＱ１とＱ２との相互接続点（インバータＩＮＶ１の出力点）に接続されている。
【００１２】
ＭＯＳトランジスタＱ１及びＱ３のソース電極が、電源配線Ｖｃｃに接続され、ＭＯＳトランジスタＱ２及びＱ４のソース電極が、接地配線ＧＮＤに接続されている。インバータＩＮＶ１の出力点が、ｎチャネルＭＯＳトランジスタＱ５を介してビット線ＢＬに接続され、インバータＩＮＶ２の出力点が、ｎチャネルＭＯＳトランジスタＱ６を介して反転ビット線ＸＢＬに接続されている。ＭＯＳトランジスタＱ５及びＱ６のゲート電極が、同一のワード線ＷＬに接続されている。
【００１３】
ビット線ＢＬと反転ビット線ＸＢＬとは相互に平行に配置され、１本のビット線ＢＬと１本の反転ビット線ＸＢＬとが１つのビット線対を構成する。ビット線対及びワード線ＷＬは、それぞれ複数配置され、相互に交差する。各交差箇所に、メモリセルが配置される。複数のワード線ＷＬは、ワード線ドライバ１に接続され、複数のビット線ＢＬ及び反転ビット線ＸＢＬは、センスアンプ２に接続されている。
【００１４】
ワード線ＷＬに選択信号が印加されると、そのワード線ＷＬに接続されたメモリセルが選択される。選択されているメモリセルに記憶されている情報が、そのメモリセルに接続されているビット線ＢＬ及び反転ビット線ＸＢＬに読み出され、センスアンプ２まで伝搬する。
【００１５】
図２に、１つのメモリセルの概略平面図を示す。図２（Ａ）に示したメモリセルと同一または線対称のパターンを有する複数のメモリセルが、図２（Ａ）の行方向及び列方向に繰り返し配置されている。１つのメモリセル領域５内に、４つの活性領域１０〜１３が画定されている。活性領域１０及び１１は、ｎ型ウェル内に配置され、活性領域１２及び１３は、ｐ型ウェル内に配置されている。第１のゲート電極１５が、活性領域１０及び活性領域１２を横切り、第２のゲート電極１６が、活性領域１１及び１３を横切る。
【００１６】
活性領域１０と第１のゲート電極１５との交差箇所にｐチャネルＭＯＳトランジスタＱ１が形成され、活性領域１２と第１のゲート電極１５との交差箇所にｎチャネルＭＯＳトランジスタＱ２が形成される。活性領域１１と第２のゲート電極１６との交差箇所にｐチャネルＭＯＳトランジスタＱ３が形成され、活性領域１３と第２のゲート電極１６との交差箇所にｎチャネルＭＯＳトランジスタＱ４が形成される。
【００１７】
ワード線ＷＬが、活性領域１２及び１３を横切る。ワード線ＷＬと活性領域１２との交差箇所にｎチャネルＭＯＳトランジスタＱ５が形成され、ワード線ＷＬと活性領域１３との交差箇所にｎチャネルＭＯＳトランジスタＱ６が形成される。ＭＯＳトランジスタＱ２のドレイン領域とＭＯＳトランジスタＱ５のドレイン領域とが相互に共有され、ＭＯＳトランジスタＱ４のドレイン領域とＭＯＳトランジスタＱ６のドレイン領域とが相互に共有されている。
【００１８】
第１層目の配線層に配置された第１の相互接続線１８が、ＭＯＳトランジスタＱ１のドレイン領域とＭＯＳトランジスタＱ２のドレイン領域とを相互に接続する。さらに、第１の相互接続線１８は、第２のゲート電極１６に接続されている。第２の相互接続線１９が、ＭＯＳトランジスタＱ３のドレイン領域とＭＯＳトランジスタＱ４のドレイン領域とを相互に接続する。さらに、第２の相互接続線１９は、第１のゲート電極１５に接続されている。
【００１９】
ＭＯＳトランジスタＱ１〜Ｑ４のソース領域に、それぞれ上層の配線と接続するためのビアホールＨ１〜Ｈ４が配置されている。ＭＯＳトランジスタＱ５及びＭＯＳトランジスタＱ６のソース領域に、それぞれ上層の配線と接続するためのビアホールＨ５及びＨ６が配置されている。
【００２０】
図２（Ｂ）に第２層目以上の配線層の概略平面図を示す。第２層目の配線層に、電源配線Ｖｃｃ及び接地配線ＧＮＤが配置されている。電源配線Ｖｃｃは、ビアホールＨ１及びＨ３を介して、それぞれＭＯＳトランジスタＱ１のソース領域及びＭＯＳトランジスタＱ３のソース領域に接続されている。接地配線ＧＮＤは、ビアホールＨ２及びＨ４を介して、それぞれＭＯＳトランジスタＱ２のソース領域及びＭＯＳトランジスタＱ４のソース領域に接続されている。
【００２１】
第３層目の配線層に、ビット線ＢＬ及び反転ビット線ＸＢＬが配置されている。ビット線ＢＬは、ビアホールＨ５を介してＭＯＳトランジスタＱ５のソース領域に接続されている。反転ビット線ＸＢＬは、ビアホールＨ６を介してＭＯＳトランジスタＱ６のソース領域に接続されている。ビット線ＢＬ及び反転ビット線ＸＢＬは、ワード線ＷＬと直交する方向（図２（Ｂ）の縦方向）に延在する。
【００２２】
第４層目の配線層に、開口２５が設けられた導電性のシールド層が配置されている。開口２５は、ビット線ＢＬ及び反転ビット線ＸＢＬと重ならない領域に配置されている。図２（Ｂ）では、メモリセル領域５の縁と、接地配線ＧＮＤとの交差する部分に開口２５が配置されている例を示している。メモリセル領域５のうち開口２５の配置されていない領域は、シールド層で覆われている。
【００２３】
第５層目の配線層に、後述する信号配線（図２（Ｂ）では図示を省略）が形成される。
図３に、図２（Ａ）及び図２（Ｂ）の一点鎖線Ａ３−Ａ３における断面図を示す。シリコン基板３０の表層部に、シャロートレンチアイソレーションによる素子分離絶縁膜３１が形成され、活性領域が画定されている。この活性領域内にＭＯＳトランジスタＱ６が形成されている。ＭＯＳトランジスタＱ６は、ソース領域Ｓ６、ドレイン領域Ｄ６、ゲート電極Ｇ６を含んで構成される。ワード線ＷＬの一部がゲート電極Ｇ６を兼ねる。ワード線ＷＬは、例えば多結晶シリコン層と高融点金属のシリサイド層との２層構造を有する。
【００２４】
シリコン基板３０の表面上に多層配線層が形成されている。この多層配線層は、周知の成膜方法、フォトリソグラフィ、エッチング、化学機械研磨（ＣＭＰ）等を用いて形成することができる。配線は、アルミニウムまたは銅等で形成される。銅配線は、ダマシン法またはデュアルダマシン法により形成される。
【００２５】
第１層目に、第２の相互接続線１９が配置されている。第２の相互接続線１９は、タングステンからなる導電性のプラグを介してＭＯＳトランジスタＱ６のドレイン領域Ｄ６に接続されている。第２層目に、接地配線ＧＮＤが配置されている。ワード線ＷＬの上方に、ワード線ＷＬに沿って補助ワード線ＷＬＡが配置されている。補助ワード線ＷＬＡは、複数の位置でプラグを介してワード線ＷＬに接続されており、ワード線ＷＬの実効的な抵抗を下る効果を奏する。
【００２６】
第３層目に、反転ビット線ＸＢＬが配置されている。反転ビット線ＸＢＬは、ビアホールＨ６内に充填された導電性のプラグや、下層の配線層に配置された導電性の中間層を介して、ＭＯＳトランジスタＱ６のソース領域Ｓ６に接続されている。第４層目に、シールド層２４が配置されている。シールド層２４は、接地配線ＧＮＤ、または図２（Ｂ）に示した電源配線Ｖｃｃに接続されている。なお、シールド層２４を、シリコン基板上に形成された定電圧発生回路に接続し、シールド層２４に一定の電圧を印加するようにしてもよい。
【００２７】
第１層目から第３層目までの配線層の各配線の厚さは６００ｎｍであり、第４層目の配線層の各配線の厚さは９００ｎｍである。また、配線層間の絶縁膜の厚さは８００ｎｍである。
【００２８】
図４に、複数のメモリセル領域５を含む平面図を示す。なお、図４では、第３層目の配線層及びそれよりも上方の配線層のパターンが表されている。メモリセル領域５が行列状に配置されている。メモリセル領域５の各列に対応して、ビット線ＢＬ及び反転ビット線ＸＢＬが配置されている。シールド層２４が、ビット線ＢＬ及び反転ビット線ＸＢＬと重なるように配置されている。シールド層２４に設けられた開口２５は、相互に行方向に隣接する２つのメモリセル領域５の境界線に沿って、ビット線ＢＬ及び反転ビット線ＸＢＬと重ならないように配置されている。
【００２９】
シールド層２４よりも上の第５層目の配線層に、複数の信号配線２６が配置されている。信号配線２６は、ビット線ＢＬ及び反転ビット線ＸＢＬと交差する方向に延在し、シールド層２４に設けられた開口２５と重ならない位置に配置されている。
【００３０】
基板の表面に垂直な視線で見たとき、複数の信号配線２６が、複数のビット線ＢＬ及び反転ビット線ＸＢＬと交差する領域を含むある領域内において、シールド層２４は、ビット線ＢＬ及び反転ビット線ＸＢＬを内包する。ビット線ＢＬや反転ビット線ＸＢＬと、信号配線２６との間に、一定の電位に固定されたシールド層２４が配置されている。このため、ビット線ＢＬ及び反転ビット線ＸＢＬが、信号配線２６を伝搬する電気信号の影響を受けにくい。これにより、ビット線ＢＬや反転ビット線ＸＢＬに発生するノイズを低減することができる。
【００３１】
また、シールド層２４に開口２５が設けられているため、シールド層２４と層間絶縁膜との熱膨張率の相違に起因して発生する応力の集中を緩和することができる。これにより、歩留まりの低下を回避することができる。
【００３２】
信号配線２６を伝搬する電気信号に起因してビット線ＢＬや反転ビット線ＸＢＬに誘起されるノイズを低減させるためには、少なくとも信号配線２６とビット線ＢＬとの交差箇所及び信号配線２６と反転ビット線ＸＢＬとの交差箇所にシールド層２４を配置することが好ましい。信号配線２６が通過しないメモリセル領域５内においては、必ずしもビット線ＢＬや反転ビット線ＸＢＬをシールド層で覆う必要はない。
【００３３】
図５に、第１の実施例の変形例による半導体記憶装置の概略平面図を示す。図４に示した第１の実施例では、相互に行方向に隣接する２つのメモリセル領域５の境界線のすべてに対応して、開口２５が配置されていた。変形例においては、境界線のすべてではなく、一部にのみ対応して開口２５が配置されている。例えば、メモリセル領域５の１つの行に着目すると、行方向に並ぶ境界線上に、一つおきに開口２５が配置されている。なお、相互に隣接する２つの行に関しては、相互に異なる列に開口２５が配置されている。
【００３４】
このように、開口２５は、応力の集中を緩和するために必要な密度で配置すればよい。
図６に、第２の実施例による半導体記憶装置の概略平面図を示す。メモリセル領域５、ビット線ＢＬ、及び反転ビット線ＸＢＬの配置は、図４に示した第１の実施例による半導体記憶装置のこれらの配置と同様である。メモリセル領域５の各行に対応して、信号配線２６が配置されている。なお、信号配線２６の配置される位置に格別の意味はなく、図４に示した第１の実施例の場合のように、列方向に隣接する２つのメモリセル領域５の境界の位置に信号配線２６を配置してもよい。
【００３５】
ビット線ＢＬと反転ビット線ＸＢＬが配置された第３層目の配線層と、信号配線２６が配置された第５層目の配線層との間の第４層目の配線層に、シールド線２４Ａが配置されている。シールド線２４Ａは、信号配線２６に対応して配置され、シリコン基板の表面に垂直な視線で見たとき、対応する信号配線２６を内包する。すなわち、シールド線２４Ａは、対応する信号配線２６よりも太い。シールド線２４Ａは、第１の実施例のシールド層２４と同様に、接地配線ＧＮＤ、電源配線Ｖｃｃに接続されるか、または定電圧発生回路に接続されている。
【００３６】
第２の実施例の場合にも、ビット線ＢＬと信号配線２６との間、及び反転ビット線ＸＢＬと信号配線２６との間に、電位が固定されたシールド配線２４Ａが配置されているため、ビット線ＢＬや反転ビット線ＸＢＬに誘起されるノイズを低減させることができる。
【００３７】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００３８】
【発明の効果】
以上説明したように、本発明によれば、ビット線と信号配線との間の配線層にシールド層を配置することにより、信号配線を伝搬する電気信号に起因してビット線に誘起されるノイズを低減させることができる。また、シールド層に適当な密度で開口を設けることにより、またはシールド層を細い配線パターンとすることにより、シールド層に発生する応力を緩和することができる。
【図面の簡単な説明】
【図１】半導体記憶装置の一つのメモリセルの等価回路図である。
【図２】第１の実施例による半導体記憶装置の一つのメモリセル領域の概略平面図である。
【図３】第１の実施例による半導体記憶装置の１つのメモリセルの断面部である。
【図４】第１の実施例による半導体記憶装置の第３層目及びその上の配線層を示す平面図である。
【図５】第１の実施例の変形例による半導体記憶装置の第３層目及びその上の配線層を示す平面図である。
【図６】第２の実施例による半導体記憶装置の第３層目及びその上の配線層を示す平面図である。
【符号の説明】
１　ワード線ドライバ
２　センスアンプ
５　メモリセル領域
１０、１１、１２、１３　活性領域
１５、１６　ゲート電極
１８、１９　相互接続線
２４　シールド層
２４Ａ　シールド線
２５　開口
２６　信号配線
３０　シリコン基板
３１　素子分離絶縁膜
【図１】
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【図２】
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【図３】
2004040042.tif 000005
【図４】
2004040042.tif 000006
【図５】
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【図６】
2004040042.tif 000008