(57)【要約】【課題】ＴＳパケットの比較を高速化し、ＭＰＵのＰＩＤフィルタリング処理を短時間にすること。【解決手段】ＴＳストリームのパケットから抽出した１つのＰＩＤを第１の汎用レジスタ１の上位部，下位部に格納する一方、ＰＩＤ比較テーブル３には、複数個の異るＰＩＤパターンを保持させておく。第２の汎用レジスタ２は、比較テーブル３の複数個のＰＩＤパターンを取込み、複数の比較器４，５とＬゼロフラグ６，Ｈゼロフラグ７およびＨＬゼロフラグ９を備えた比較演算部１０により、１命令で同時に複数のパターンの比較を実現する。【選択図】　　　図１
2004064411.tif 000002
【特許請求の範囲】
【請求項１】
トランスポート・ストリームのパケットから抽出したパケット識別子を複数個保持する第１の汎用レジスタと、前記パケット識別子の比較パターンを複数個づつ記憶した比較テーブルと、前記比較テーブルに記憶した前記パケット識別子の比較パターンを複数個づつ読出して保持する第２の汎用レジスタと、前記第１の汎用レジスタおよび前記第２の汎用レジスタにそれぞれ保持された複数個のパケット識別子を１命令で比較する比較演算部とを有することを特徴とするＴＳパケットのＰＩＤ比較処理回路。
【請求項２】
前記第１の汎用レジスタは、１つのパケット識別子を上位部分および下位部分の複数個所に保持し、前記第２の汎用レジスタは、複数の異なる比較パターンを取込むことを特徴とする請求項１記載のＴＳパケットのＰＩＤ比較処理回路。
【請求項３】
前記比較演算部は、前記第１および第２の汎用レジスタの前記パケット識別子をそれぞれ比較する複数個の比較器と、前記複数個の比較器と同数設けられ、比較結果が一致していたときにそれぞれゼロフラグを立てる複数個の第１のゼロフラグと、前記複数個の第１のゼロフラグのＯＲ論理をとり、いずれか１つにゼロフラグが立ったときには、最終的なゼロフラグを立てる第２のゼロフラグとを備えたことを特徴とする請求項１記載のＴＳパケットのＰＩＤ比較処理回路。
【請求項４】
前記比較演算部の複数個の比較器は、いずれか１つが一致したときにはフラグをセットし、そのフラグを参照して指定されたアドレスにジャンプすることを特徴とする請求項１記載のＴＳパケットのＰＩＤ比較処理回路。
【請求項５】
トランスポート・ストリームのパケットから抽出した１つのパケット識別子を第１の汎用レジスタの上位部分および下位部分に格納するステップと、比較テーブルに記憶した異なる複数のパケット識別子のパターンを繰返し第２の汎用レジスタに取込むためのループ回数をマイクロプロセッサの所定のレジスタに格納するステップと、前記１つのパケット識別子と比較する前記比較テーブルの先頭アドレスを前記マイクロプロセッサの別のレジスタに格納するステップと、前記先頭アドレスで指定された前記比較テーブルの前記複数のパケット識別子のパターンを前記第２の汎用レジスタに取込むステップと、前記トランスポート・ストリームのパケットから抽出した１つのパケット識別子と前記第２の汎用レジスタに取込んだ前記複数のパケット識別子のパターンを比較するステップと、比較の結果、前記上位部分および下位部分のいずれか１つに一致したときには、どの比較パターンに一致したかを判定するためのコードラベルＨＩＴが示すアドレスにジャンプするステップと、前記上位部分および下位部分のいずれとも一致しないときには、前記先頭アドレスを１つインクリメントし、ついで前記ループ回数を１つデクリメントするステップと、前記ループ回数が０でないときには、前記複数のパケット識別子のパターンを前記第２の汎用レジスタに取込むステップに戻るとともに、前記ループ回数が０になると、前記ループ処理を完了して次の処理を行うステップとを含むことを特徴とするＴＳパケットのＰＩＤの比較方法。
【請求項６】
前記トランスポート・ストリームのパケットから抽出した１つのパケット識別子を第１の汎用レジスタの上位部分および下位部分に格納するステップは、シフトしてＯＲ論理をとることを特徴とする請求項５記載のＴＳパケットのＰＩＤの比較方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は衛星ディジタル放送等で使用されるＭＰＥＧ（Ｍｏｖｉｎｇ　Ｐｉｃｔｕｒｅ　ｃｏｄｉｎｇ　Ｅｘｐｅｒｔｓ　Ｇｒｏｕｐ／Ｍｏｖｉｎｇ　Ｐｉｃｔｕｒｅ　Ｅｘｐｅｒｔｓ　Ｇｒｏｕｐ）圧縮画像の再生装置及びプログラムに関し、特にトランスポート・ストリーム（ＴＳ）のパケットを構成するパケット識別子（ＰＩＤ）の比較を高速に行うＰＩＤ比較処理回路及びそのＰＩＤの比較方法に関する。
【０００２】
【従来の技術】
従来、衛星ディジタル放送等で使用されるＭＰＥＧ圧縮画像の再生においては、前記ストリームの受信装置でデータストリームを形成する複数のＴＳパケットからパケット識別子（ＰＩＤ）を抽出し、所定のＰＩＤと比較することにより、各ＴＳパケットを取り込むか、あるいは破棄するかを決定している。
【０００３】
図５は一般的なデータ転送におけるトランスポート・ストリームの構成図である。図５に示すように、このトランスポート・ストリーム（ＴＳ）４１は、時間的に連続する複数のＴＳパケット４２から構成され、各ＴＳパケット４２は１８８バイトの固定長パケットであり、先頭に配置されるＴＳヘッダ４３と呼ばれるフィールドと、その後に続くデータ領域としてのＴＳペイロード領域４４とで構成される。さらに、このＴＳヘッダ４３の中には、１３ビットで形成されたＰＩＤ（Ｐａｃｋｅｔ　Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）４５と呼ばれる識別子フィールドがある。
【０００４】
一般に、衛星ディジタル放送等で使われるＭＰＥＧ圧縮画像の再生装置は、ＴＳパケット４２の中からＰＩＤ４５を抽出し、そのＰＩＤ４５と別途テーブルに設定されたＰＩＤとを比較し、一致しなかったＴＳパケットについては破棄し、一致した場合は、そのＴＳパケットを装置内のメモリに格納する手法が採用されている。このＰＩＤ比較処理は、通常ＰＩＤフィルタリングと呼ばれる。
【０００５】
従来、このＰＩＤフィルタリングは、比較回路などのハードウェアによって行うのが一般的であったが、複雑化且つ多様化するシステムに対応する為、現在では、マイクロ・プロセッサ・ユニット（ＭＰＵ）を用い、ソフトウェアで処理するようになってきている。しかも、このＰＩＤフィルタリングは、１ＴＳパケット４２の到着時間内毎に行う事が要求され、更にＭＰＵは他の処理も行うため、ＰＩＤフィルタリング処理時間を出来るだけ短くする必要がある。このようなＭＰＵについては、例えば特開平５−２１６６５８号公報にも開示されている。
【０００６】
図６はかかる従来の一例を説明するためのＭＰＵ主要部のブロック図である。図６に示すように、このＭＰＵ（３２ビットの場合）の比較動作を実行する主要部の回路は、受信したストリームからＰＩＤ（１３ビット）を抽出し、保持するための３２ビット構成の汎用レジスタ１ａと、ＭＰＵ内の６４個のＰＩＤパターン（ＰＩＤ０〜ＰＩＤ６３）を記憶したＰＩＤ比較テーブル３ａと、これらの６４個のＰＩＤパターン（ＰＩＤ０〜ＰＩＤ６３）の１つ（ここでは、ＰＩＤ０を図示）を保持するための３２ビット構成の汎用レジスタ２ａと、比較器４ａおよびゼロフラグ６ａを備え、比較命令を実現するための比較演算部１０ａとで構成される。
【０００７】
このＭＰＵにおいては、汎用レジスタ１ａでＴＳパケットから抽出したＰＩＤを格納し、一方汎用レジスタ２ａにはＰＩＤ比較テーブル３ａから読み出したＰＩＤ比較値を格納するが、かかるＭＰＵではデータ幅と等しい比較器（３２ビット）４ａしか持たないため、１回の比較命令では１個のＰＩＤしか比較できない。この比較演算部１０ａにおける比較器４ａの実際の比較動作においては、汎用レジスタ１ａと２ａの値が一致した場合、ゼロフラグ６ａをセットし、一致しないときには、ゼロフラグ６ａはセットされない。
【０００８】
したがって、従来の比較命令では、１比較命令では１個のＰＩＤしか比較できず、６４個のＰＩＤを比較する場合は、６４回の比較動作を必要としている。
【０００９】
【発明が解決しようとする課題】
上述した従来のＴＳパケットのＰＩＤ比較処理回路及びそのＰＩＤの比較方法は、ＰＩＤ比較テーブルの値と抽出したＰＩＤとが一致しない場合、例えば６４個のＰＩＤを比較するのに、６４回も比較命令を実行しなければならない。
【００１０】
しかるに、マイクロ・プロセッサ・ユニット（ＭＰＵ）は、ＰＩＤフィルタリング以外の処理も行っているので、かかるＰＩＤフィルタリング処理だけにかなりの時間を裂くのは、ＭＰＵの機能を低下させるということになり、好ましくない。
【００１１】
本発明の目的は、このような問題を解決することにあり、特にＭＰＵにＰＩＤフィルタリング以外の処理を行わせるためにも，　この処理にかかる時間を可能な限り短くすることのできるＴＳパケットのＰＩＤ比較処理回路及びそのＰＩＤの比較方法を提供することにある。
【００１２】
また、本発明の他の目的は、上述した比較処理時間を短かくするにあたり、追加するハードウェアを小規模にできるＴＳパケットのＰＩＤ比較処理回路及びそのＰＩＤの比較方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、上述した目的を達成するために、１６ビット毎に比較できるハードウェアと命令をＭＰＵに用意する事により、大幅な比較処理ステップ数を削減するものである。また、本発明は、３２ビット幅のＭＰＵならばフラグ２個の追加で済ませることにより、ハードウェアの追加を小規模に抑制するものである。
【００１４】
すなわち、本発明のＴＳパケットのＰＩＤ比較処理回路は、トランスポート・ストリームのパケットから抽出したパケット識別子を複数個保持する第１の汎用レジスタと、前記パケット識別子の比較パターンを複数個づつ記憶した比較テーブルと、前記比較テーブルに記憶した前記パケット識別子の比較パターンを複数個づつ読出して保持する第２の汎用レジスタと、前記第１の汎用レジスタおよび前記第２の汎用レジスタにそれぞれ保持された複数個のパケット識別子を１命令で比較する比較演算部とを有して構成される。
【００１５】
また、本発明のＴＳパケットのＰＩＤの比較方法は、トランスポート・ストリームのパケットから抽出した１つのパケット識別子を第１の汎用レジスタの上位部分および下位部分に格納するステップと、比較テーブルに記憶した異なる複数のパケット識別子のパターンを繰返し第２の汎用レジスタに取込むためのループ回数をマイクロプロセッサの所定のレジスタに格納するステップと、前記１つのパケット識別子と比較する前記比較テーブルの先頭アドレスを前記マイクロプロセッサの別のレジスタに格納するステップと、前記先頭アドレスで指定された前記比較テーブルの前記複数のパケット識別子のパターンを前記第２の汎用レジスタに取込むステップと、前記トランスポート・ストリームのパケットから抽出した１つのパケット識別子と前記第２の汎用レジスタに取込んだ前記複数のパケット識別子のパターンを比較するステップと、比較の結果、前記上位部分および下位部分のいずれか１つに一致したときには、どの比較パターンに一致したかを判定するためのコードラベルＨＩＴが示すアドレスにジャンプするステップと、前記上位部分および下位部分のいずれとも一致しないときには、前記先頭アドレスを１つインクリメントし、ついで前記ループ回数を１つデクリメントするステップと、前記ループ回数が０でないときには、前記複数のパケット識別子のパターンを前記第２の汎用レジスタに取込むステップに戻るとともに、前記ループ回数が０になると、前記ループ処理を完了して次の処理を行うステップとを含んで構成される。
【００１６】
【発明の実施の形態】
本発明のＴＳパケットのＰＩＤ比較処理回路及びそのＰＩＤの比較方法の特徴は、ＰＩＤ比較を高速化するにあたり、ＭＰＵに専用命令を用意する事により、１命令で複数のＰＩＤを比較することにある。すなわち、ＰＩＤは１３ビットであるので、例えばＭＰＵのデータ幅が３２ビットの場合には、１つの汎用レジスタまたはＰＩＤ比較テーブルに２個のＰＩＤを格納する事ができる。このように、１比較命令で２個のＰＩＤを比較できるならば、通常の比較命令を用いる場合に比べ、比較処理ステップ数を１／２に減らす事ができる。また、ＭＰＵのデータ幅が６４ビットならば、１比較命令で４個のＰＩＤを比較でき、ステップ数はさらに少なく、１／４になる。
【００１７】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１８】
図１は本発明の一実施の形態を説明するためのＭＰＵ主要部のブロック図である。図１に示すように、本実施の形態におけるＭＰＵの主要部の比較動作を実行する主要部の回路は、受信したストリームからＰＩＤ（１３ビット）を抽出し、上位と下位に同一のＰＩＤを保持するための３２ビット構成の汎用レジスタ１と、ＭＰＵ内の６４個のＰＩＤパターン（ＰＩＤ０〜ＰＩＤ６３）を２個づつ記憶したＰＩＤ比較テーブル３と、これらの６４個のＰＩＤパターン（ＰＩＤ０〜ＰＩＤ６３）の２つ（ここでは、ＰＩＤ０とＰＩＤ１を図示）を保持するための３２ビット構成の汎用レジスタ２と、これら汎用レジスタ１および汎用レジスタ２の対応するそれぞれのＰＩＤを比較する１６ビット構成の比較器４と比較器５およびＬゼロフラグ６とＨゼロフラグ７、３２ビット構成のＯＲ回路８およびＨＬゼロフラグ９を備え、専用比較命令を実行するためのハードウェアを形成する比較演算部１０とで構成される。これらの汎用レジスタ１および汎用レジスタ２は、３２ビットを上位（図の左側）および下位（図の右側）の２つに分け、汎用レジスタ２の上位にはＰＩＤ比較テーブル３の奇数ＰＩＤパターンを、また汎用レジスタ２の下位にはＰＩＤ比較テーブル３の偶数ＰＩＤパターンをそれぞれ格納する。
【００１９】
まず、汎用レジスタ１にＴＳパケットから抽出した同一のＰＩＤ（１３ビット）を上位と下位に格納し、汎用レジスタ２にはＰＩＤ比較テーブル３から読み出した互いに異なるＰＩＤ比較値を格納する。次に、比較演算部１０の下位［１５：０］比較器４、上位［３１：１６］比較器５は１６ビットの比較器であり、下位が一致した場合はＬゼロフラグ６をセットし，　上位が一致した場合はＨゼロフラグ７をセットする。また、このＨゼロフラグ７あるいはＬゼロフラグ６のどちらかがセットされた場合は、ＯＲ回路８を介してＨＬゼロフラグ９をセットする。この結果、ＰＩＤ比較処理が２倍に高速化される。
【００２０】
図２は図１におけるＰＩＤ比較プログラムの具体的構成図である。図２に示すように、このＰＩＤ比較プログラムリスト１１は、抽出したＰＩＤを６４個の比較値と比較するにあたり、ＰＩＤ格納処理命令部１２と、ＰＩＤ比較命令部１４を含んだＬＯＯＰ処理命令部（コードラベル）１３と、比較判定ＨＩＴ処理命令部（コードラベル）１５とから構成される。なお、かかるコードラベルは、プログラムを書く際、ジャンプ先等のアドレスを直接記述するのが困難であり、しかもプログラムの視認性も悪くなるので、それを補うためのコードラベルが使用される。このコードラベルは、プログラムをアセンブルした際、ＭＰＵが理解できる具体的なアドレスに変換される。
【００２１】
まず、ＰＩＤ格納処理命令部１２は、ＴＳパケットから抽出したＰＩＤ（１３ビット）をシフト処理してＯＲ論理をとる命令を使って、汎用レジスタ１の上位と下位に格納する命令である。すなわち、レジスタ１の上位と下位に同一のＰＩＤが格納される。この格納処理命令部１２は、ＴＳパケットから抽出したＰＩＤを汎用レジスタ１（ｒ１）に格納（ｍｏｖ）する命令（ｍｏｖ　ｒ１，ＰＩＤ）と、ループ回数（３２回）をＭＰＵの所定の図示省略したレジスタ（ｒ２）に格納（ｍｏｖ）する命令（ｍｏｖ　ｒ２，３２）と、ＰＩＤ比較テーブル３の先頭アドレスをＭＰＵの所定の図示省略したレジスタ（ｒ３）に格納する命令とを含んでいる。ここで、比較するＰＩＤの数は６４個であるが、専用比較命令では２個ずつ比較出来るので、ループ回数は３２となる。
【００２２】
次に、ＬＯＯＰ処理命令部（コードラベル）１３は、比較するＰＩＤ値を汎用レジスタ２（ｒ４）に格納する命令（ｍｏｖ　ｒ４，［ｒ３］）と専用比較命令を使って１命令で２個のＰＩＤ（上位＆下位）を比較する命令（ｄｃｍｐ　ｒ４，ｒ１）とを備えたＰＩＤ比較命令部１４と、上位／下位のどちらかに一致したらＨＩＴにジャンプする命令、すなわちＨＬゼロフラグ９がセットされていたらコードラベルＨＩＴ１５にジャンプし、セットされていなければ次の行に移る命令（ｊｏｚ　ＨＩＴ）と、ＰＩＤ比較テーブル３のポインタ（ｒ３）をインクリメントする命令（ｉｎｃ　ｒ３）と、ｒ２に記憶したループ回数（３２回）をデクリメントする命令（ｄｅｃ　ｒ２）と、ループ回数が０以外ならばコードラベルＬＯＯＰ１５にジャンプし、０ならば全ての比較が終了したので次の行に移る命令（ｊｎｚ　ＬＯＯＰ）とを含んでいる。
【００２３】
更に、比較判定ＨＩＴ処理命令部１５は、抽出したＰＩＤと比較ＰＩＤ値が一致した場合に行う処理のコードラベルであり、Ｌゼロフラグ６またはＨゼロフラグ７の値を判定し、どちらの比較ＰＩＤに一致したかを判断する処理を行う。
【００２４】
このように、１比較命令で２個のＰＩＤ（例えば、ＰＩＤ０とＰＩＤ１）を比較することにより、通常の比較命令を用いる場合に比べ、比較処理ステップ数を１／２に減らす事ができる。
【００２５】
なお、シフト命令、転送命令、ジャンプ命令、インクリメント命令、デクリメント命令等については、周知の命令であり、また本発明とは直接関係しないので、その詳細な説明は省略するが、転送命令、算術演算命令、ジャンプ命令については、以下に簡単に説明する。
【００２６】
図３（ａ）〜（ｃ）はそれぞれ図２における転送命令，算術演算命令，ジャンプ命令の説明図である。
【００２７】
まず、図３（ａ）に示すように、転送命令１６、例えば、ｍｏｖ命令、すなわち使用例に記載した命令（ｍｏｖ　ｒ１，ｒ２）についてみると、機能欄に記載したように、第２オペランド（汎用レジスタ）の内容を第１オペランド（汎用レジスタ）に転送することを表わしている。また、ｄｃｍｐ命令、すなわち使用例に記載した命令（ｄｃｍｐ　ｒ１，ｒ２）についてみると、機能欄に記載したように、第１オペランド（汎用レジスタ）と第２オペランド（汎用レジスタ）の上位１６ビットの内容、第１オペランド（汎用レジスタ）と第２オペランド（汎用レジスタ）の下位１６ビットの内容をそれぞれ比較し、上位が一致したときはＨゼロフラグとＨＬフラグがセットされ、下位が一致したときはＬゼロフラグとＨＬフラグがセットされることを表わしている。
【００２８】
ついで、図３（ｂ）に示すように、算術演算命令（インクリメント命令、デクリメント命令）１７についてみると、ｉｎｃ　ｒ３やｄｅｃ　ｒ２に示すとおり、汎用レジスタの値を１増やしたり、１減らしたりすることを表わしている。
【００２９】
さらに、図３（ｃ）に示すように、ジャンプ命令１８、例えば、ｊｏｚ命令、すなわち使用例に記載した命令（ｊｏｚ　ＨＩＴ）についてみると、機能欄に記載したとおり、ＨＬゼロフラグがセットされているとき、コードラベル（ＨＩＴ）が示すアドレスへジャンプすることを表わしている。また、ｊｎｚ　ＬＯＯＰ命令も同様である。
【００３０】
図４は本発明の他の実施の形態を説明するためのＭＰＵ主要部のブロック図である。図４に示すように、本実施の形態における基本的構成は、前述した一実施の形態と同様であり、異なる点は６４ビット幅のＭＰＵを用いたことにある。本実施の形態においても、比較演算部３４が専用命令を実現する上で必要となるハードウェアである。
【００３１】
その構成は、ＴＳパケットから抽出した１つのＰＩＤ（１３ビット）を４個所に格納する６４ビット構成の汎用レジスタ２１と、ＭＰＵ内の６４個のＰＩＤパターン（ＰＩＤ０〜ＰＩＤ６３）を４個づつ記憶したＰＩＤ比較テーブル２３と、これらの６４個のＰＩＤパターン（ＰＩＤ０〜ＰＩＤ６３）の４つ（ここでは、ＰＩＤ０〜ＰＩＤ３）を保持するための６４ビット構成の汎用レジスタ２２と、これら汎用レジスタ２１および汎用レジスタ２２の対応するそれぞれのＰＩＤを比較する１６ビット構成の比較器２４〜比較器２７とＬＬゼロフラグ２８，ＬＨゼロフラグ２９，ＨＬゼロフラグ３０，ＨＨゼロフラグ３１と６４ビット構成のＯＲ回路３２とＨＨＬＬゼロフラグ３３を備え、専用比較命令を実行するためのハードウェアを形成する比較演算部３４とで構成される。
【００３２】
まず、汎用レジスタ２１は、上述したように、ＴＳパケットから抽出した１つのＰＩＤ（１３ビット）を４個所に格納し、汎用レジスタ２２にはＰＩＤ比較テーブル２３から読み出した４つのＰＩＤ比較値を格納する。また、比較器２４〜２７はそれぞれ１６ビットの比較器であり、１５〜０ビット（ＬＬビット）目が一致した場合はＬＬゼロフラグ２８をセットし、３１〜１６ビット（ＬＨビット）目が一致した場合はＬＨゼロフラグ２９をセットし、また４７〜３２ビット（ＨＬビット）目が一致した場合はＨＬゼロフラグ３０をセットし、６３〜４８ビット（ＨＨビット）目が一致した場合はＨＨゼロフラグ３１をセットする。さらに、ＬＬゼロフラグ２８〜ＨＨゼロフラグ３１のどれかがセットされた場合は、各ゼロフラグの出力がＯＲ回路３２を介し、ＨＨＬＬゼロフラグ３３をセットする。
【００３３】
このように、ＭＰＵのデータ幅が６４ビットならば、１比較命令で４個のＰＩＤ値と比較することができ、ステップ数を１／４にすることができる。
【００３４】
上述した実施の形態では、ＭＰＵを構成するビット数を３２ビットおよび６４ビットの場合を例にとって説明したが、汎用レジスタが１２８ビット，２５６ビットなどの場合でも、比較演算部を構成する１６ビットの比較器をｎ個用いることにより、ｎ個のＰＩＤ値と同時に比較することができる。
【００３５】
【発明の効果】
以上説明したように、本発明のＴＳパケットのＰＩＤ比較処理回路及びそのＰＩＤの比較方法は、比較演算部に専用比較命令を用いることにより、１命令で２個のＰＩＤ（ＭＰＵのデータ幅が３２ビットのとき）の比較が可能となり、全比較命令回数は３２回となるので、比較処理ステップ数を１／２に削減できるという効果がある。また、ＭＰＵのデータ幅が６４ビットのときは、比較に要するステップ数は１６となるので、更にステップ数を削減（従来に比べ１／４）できるという効果がある。なお、本発明によれば、ＴＳパケットから抽出した同一のＰＩＤを汎用レジスタの上位と下位に格納する（シフト＋ＯＲ）命令の２ステップと、上位または下位のどちらのＰＩＤに一致したかを調べる処理（Ｈ，Ｌゼロフラグの値を調べる命令の１ステップ）とが必要になるが、この専用命令を使う事により削減できるステップ数に比べれば、処理ステップ数の増加は微々たるものである。
【００３６】
しかも、本発明は、比較処理時間を短かくできる上、ＰＩＤ比較テーブルも小さくできるという効果がある。更に、本発明は、追加するハードウェアを小規模にできるという効果もある。
【図面の簡単な説明】
【図１】本発明の一実施の形態を説明するためのＭＰＵ主要部のブロック図である。
【図２】図１におけるＰＩＤ比較プログラムの具体的構成図である。
【図３】図２における転送命令，算術演算命令，ジャンプ命令の説明図である。
【図４】本発明の他の実施の形態を説明するためのＭＰＵ主要部のブロック図である。
【図５】一般的なデータ転送におけるトランスポート・ストリームの構成図である。
【図６】従来の一例を説明するためのＭＰＵ主要部のブロック図である。
【符号の説明】
１，２，２１，２２　　汎用レジスタ
３，２３　　ＰＩＤ比較テーブル
４，５，２４〜２７　　比較器
６　　Ｌゼロフラグ
７　　Ｈゼロフラグ
８，３２　　ＯＲ回路
９　　ＨＬゼロフラグ
１０，３４　　比較演算部
１１　　ＰＩＤ比較プログラムリスト
１２　　ＰＩＤ格納処理命令部
１３　　ＬＯＯＰ処理命令部（コードラベル）
１４　　ＰＩＤ比較命令部
１５　　比較判定ＨＩＴ処理命令部（コードラベル）
１６　　転送命令
１７　　算術演算命令
１８　　ジャンプ命令
２８　　ＬＬゼロフラグ
２９　　ＬＨゼロフラグ
３０　　ＨＬゼロフラグ
３１　　ＨＨゼロフラグ
３３　　ＨＨＬＬゼロフラグ
【図１】
2004064411.tif 000003
【図２】
2004064411.tif 000004
【図３】
2004064411.tif 000005
【図４】
2004064411.tif 000006
【図５】
2004064411.tif 000007
【図６】
2004064411.tif 000008