(57)【要約】【課題】ＩＧＢＴのターンオフ時に蓄積キャリアを迅速に排出することが困難であつた。【解決手段】ＩＧＢＴの複数のセルのための共通のエミッタ電極４を設ける。複数のセルのゲ−ト電極６を相互に接続するためのゲ−ト相互接続部分７ａをエミッタ電極４を囲むように配置する。ゲ−ト相互接続部分７ａをゲ−ト外部接続部分７ｂに接続する。蓄積キャリアを引き抜くためのＰ型補助半導体領域１３を、半導体基板１内に複数のセルの集まりを囲ように設ける。補助半導体領域１３の上に金属から成る第１の補助導体８ａを設ける。第１の補助導体とエミッタ電極４との間を第１及び第２の絶縁層１５、１６間に配置された第２の補助導体８ｂで接続する。第２の補助導体８ｂをゲ−ト電極６と同一の不純物を含むシリコン多結晶で形成する。【選択図】    図４
2004363477.tif 000002
【特許請求の範囲】
【請求項１】
複数の絶縁ゲート型半導体素子のセルを含む絶縁ゲート型半導体装置であって、
半導体基板と第１及び第２の主電極とゲート電極とゲート接続導体と第１の補助導体と複数の第２の補助導体と前記半導体基板の一方の主面上に順次に配置された第１及び第２の絶縁層とを有し、
前記半導体基板は、この一方の主面に一部が露出するように配置され且つ第１導電型を有している第１の半導体領域と、前記セルを形成するために前記第１の半導体領域の中に島状に配置され且つ第２導電型を有している第２の半導体領域と、前記セルを形成するために前記第２の半導体領域の中に島状に配置され且つ第１導電型を有している第３の半導体領域と、前記第２の半導体領域よりも外側において前記第１の半導体領域の中に島状に配置され且つ第２導電型を有している補助半導体領域とを備え、
前記第２の半導体領域はチャネル形成部分を有し、
前記第１の主電極は前記第２の絶縁層の上に配置され且つ前記複数のセルの前記第２及び第３の半導体領域にそれぞれ接続され、
前記第２の主電極は前記半導体基板の他方の主面に配置され且つ前記第１の半導体領域に直接に又は別な半導体領域を介して接続され、
前記ゲート電極は前記第１の絶縁層の上に配置され且つ前記チャネル形成部分に対向する第１の部分とこの第１の部分を前記ゲート接続導体に接続するための第２の部分とを有し、
前記ゲート接続導体は、前記第２の絶縁層の上に配置され且つ平面的に見て前記複数のセルの外側に配置され且つ前記複数のセルの前記ゲート電極を相互に接続するために前記ゲート電極の前記第２の部分に接続されたゲート相互接続部分と、このゲート相互接続部分を外部に接続するためのゲート外部接続部分とを有し、
前記ゲート相互接続部分は前記第１の主電極よりも外側に配置され且つ前記第２の絶縁層の開口を介して前記ゲート電極の前記第２の部分に接続され、
前記第１の補助導体は前記半導体基板の一方の主面側において前記ゲート相互接続部分よりも外側に配置され且つ前記補助半導体領域に接続され、
前記複数の第２の補助導体のそれぞれは前記第１及び第２の絶縁層の間に配置され且つ前記第１の主電極及び前記第１の補助導体にそれぞれ接続されていることを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記半導体基板は、更に、前記第１の半導体領域と前記半導体基板の他方の主面との間に第２導電型の第４の半導体領域を有し、前記第２の主電極が前記第４の半導体領域に接続されていることを特徴とする請求項１記載の絶縁ゲート型半導体装置。
【請求項３】
前記半導体基板は、更に、前記第１の半導体領域と前記半導体基板の他方の主面との間に第２導電型の第４の半導体領域を有し、前記半導体基板の他方の主面に前記第１及び第４の半導体領域の両方が露出し、前記第２の主電極が前記第第１及び４の半導体領域に接続されていることを特徴とする請求項１記載の絶縁ゲート型半導体装置。
【請求項４】
前記半導体基板は、更に、前記第１の半導体領域と前記半導体基板の他方の主面との間に第２導電型の第４の半導体領域を有し、前記第４の半導体領域は、前記第１の半導体領域の中に突出している第１の部分と、前記第１の部分及び前記第１の半導体領域に隣接配置され且つ前記第２の主電極に接続されている第２の部分とを有していることを特徴とする請求項１記載の絶縁ゲート型半導体装置。
【請求項５】
前記第１の半導体領域は、前記半導体基板の一方の主面側に配置されたドリフト領域と、前記ドリフト領域と前記第４の半導体領域との間に配置され且つ前記ドリフト領域よりも高い不純物濃度を有しているバッファ領域とから成ること特徴とする請求項２又は３又は４記載の絶縁ゲート型半導体装置。
【請求項６】
前記補助半導体領域は、不純物濃度が比較的低い第１の補助半導体領域と前記第１の補助半導体領域の中に島状に配置され且つ前記第１の補助半導体領域よりも高い不純物濃度を有している第２の補助半導体領域とから成り、前記第１の補助導体が前記第２の補助半導体領域に接続されていることを特徴とする請求項１乃至５のいずれかに記載の絶縁ゲート型半導体装置。
【請求項７】
前記第２の補助導体は、前記ゲート電極と同一の材料で形成されていることを特徴とする請求項１乃至６のいずれかに記載の絶縁ゲート型半導体装置。
【請求項８】
前記第１の補助導体は、前記第２の絶縁層の上において前記第１の主電極に接続されている連結部分を有していることを特徴とする請求項１乃至７のいずれかに記載の絶縁ゲート型半導体装置。
【請求項９】
前記第１の主電極と前記ゲート接続導体と前記第１の補助導体とが金属で形成され、前記ゲート電極と前記第２の補助導体が導電性を有する多結晶シリコンで形成されていることを特徴とする請求項１乃至８のいずれかに記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＩＧＢＴ、ＦＥＴ等の絶縁ゲ−ト型半導体装置に関する。
【０００２】
【従来の技術】
【特許文献１】特開平６−６９５０９号公報
【特許文献２】特開昭５８−２５２６４号公報
ＩＧＢＴ即ち絶縁ゲ−ト型バイポ−ラトランジスタは例えば前記特許文献１等で公知である。また、複数のセルを含む絶縁ゲ−ト型電界効果トランジスタの電極パターンは前記特許文献２等で公知である。
【０００３】
本件出願人は、周知のＩＧＢＴの原理に従って、図１及び図２に示す構造のＩＧＢＴを作成した。このＩＧＢＴは、図１で点線で示す複数の微小トランジスタ又は最小活性素子領域とも呼ばれるセルＱを有する。なお、図１には図示を簡単にするために複数のセルの一部のみが示されている。更に詳細に説明すると、ＩＧＢＴは、一方の主面２と他方の主面３とを有する半導体基板１と、エミッタ電極４と、コレクタ電極５と、ゲ−ト電極６と、ゲ−ト接続導体７と、補助導体８とを有する。半導体基板１は、Ｎ型ドリフト領域９ａ及びＮ＋型バッファ領域９ｂを含むＮ型半導体領域９と、Ｐ型ベ−ス領域１０と、Ｎ型のエミッタ領域１１と、Ｐ型コレクタ領域１２と、第１及び第２の補助半導体領域１３ａ，１３ｂから成るＰ型補助半導体領域１３と、ＦＬＲ即ちフィ−ルドグリミッテイングリング１４とを備えている。
【０００４】
基板１の一方の主面２上に第１の絶縁層１５が配置され、この第１の絶縁層１５のゲ−ト絶縁膜部分１５ａの上にゲ−ト電極６の第１の部分６ａが配置されている。第１の絶縁層１５の保護膜部分１５ｂの上にゲ−ト電極６の第２の部分６ｂが配置されている。
【０００５】
第１の絶縁層１５の上に配置された第２の絶縁層１６の上に、エミッタ電極４、ゲ−ト接続導体７、及び補助導体８が配置されている。第１及び第２の部分６ａ、６ｂから成るゲ−ト電極６は第１及び第２の絶縁層１５、１６の間に配置されている。
【０００６】
金属層から成るゲ−ト接続導体７は、複数のセルのゲ−ト電極６を相互に接続するためのゲ−ト相互接続部分７ａと、このゲ−ト相互接続部分７ａを介してゲ−ト電極６を外部回路に接続するためのゲ−ト外部接続部分７ｂとから成る。図１の平面図から明らかなように、ゲ−ト相互接続部分７ａは、一般にゲ−トバスラインと呼ばれている部分であって、分断領域２１を除いてエミッタ電極４を環状に囲む第１の部分７ａ１と、エミッタ電極４を２分するために第１の部分７ａ１の対向する２つの辺を結ぶ第２の部分７ａ２とから成る。ゲ−ト相互接続部分７ａは第２の絶縁層１７の開口１９を介してゲ−ト電極６の第２の部分６ｂに接続されている。ゲ−ト外部接続部分７ｂは、一般にゲ−トパッドと呼ばれている部分であり、ワイヤ（図示せず）を接続することができるようにゲ−ト相互接続部分７ａよりも十分に広い幅に形成されている。ゲ−ト外部接続部分７ｂから各セルＱのゲ−ト電極６の第１の部分６ａまでの距離は互いに異なるが、金属層から成るゲ−ト相互接続部分７ａがゲ−ト外部接続部分７ｂと略同電位となり、各セルのオン・オフ動作のバラツキが少なくなる。
【０００７】
２つに分断されたエミッタ電極４はエミッタパッドとして機能するように大面積に形成され、第１及び第２の絶縁層１５、１６の開口１８を通して各セルＱのベ−ス領域１０及びエミッタ領域１１に接続されている。従って、各セルＱのベ−ス領域１０及びエミッタ領域１１はエミッタ電極４によって相互に接続されている。なお、ゲ−ト相互接続部分７ａの第２の部分７ａ２で分断されたエミッタ電極４の一方の半分と他方の半分との両方がエミッタパッドとして機能し、ここに接続されるワイヤ（図示せず）によって電気的に相互接続され、１つのエミッタ電極として機能する。
【０００８】
補助半導体領域１３は第１及び第２の補助半導体領域１３ａ，１３ｂから成る。第１の補助半導体領域１３ａは、ベ−ス領域１０よりも深く形成され、ＩＧＢＴのオン期間にＰ型コレクタ領域１２からＮ＋型バッファ領域９ｂ及びＮ型ドリフト領域９ａに注入された少数キャリアがＩＧＢＴのタ−ンオフ時にＮ＋型バッファ領域９ｂ及びＮ型ドリフト領域９ａに長い時間蓄積することを防ぐために設けられている。即ち、Ｐ型の補助半導体領域１３はタ−ンオフ時に蓄積キャリアを引き抜いてタ−ンオフ時間を短くする機能を有する。この目的を達成するために、第１の絶縁層１５の保護膜部分１５ｂと第２及び第３の絶縁層１６、１７に形成された開口２０を介して補助導体８がＰ＋型の第２の補助半導体領域１３ｂに接続されている。また、補助導体８は、エミッタ電極４及びゲ−ト電極７を囲むように環状に形成され、ゲ−ト相互接続部分７ａの分断領域２１の中の連結部分２２のみでエミッタ電極４に電気的に接続されている。
【０００９】
【発明が解決しようとする課題】
ところで、補助導体８とエミッタ電極４とが１つの連結部分２２のみで接続されていると、補助導体８の各部の位置と連結部分２２との距離に大幅なバラツキが生じ、連結部分２２から遠い領域の蓄積キャリアの排出時間が長くなり、キャリアの排出に偏りが生じる。この結果としてスイッチング速度を十分に高めることができなかった。
また、図２のＩＢＧＴからＰ型コレクタ領域１２を省いた構成の絶縁ゲ−ト型電界効果トランジスタにおいては、Ｐ型補助半導体領域１３がＰ型ベ−ス領域１０と同様に寄生ダイオ−ドとして機能し、順方向電圧降下の低減効果等が得られる。しかし、補助導体８が連結部分２２のみを介してソースとして機能する電極４に対して図１に示すように接続されていると、寄生ダイオ−ドの効果にバラツキが生じる。
ＩＧＢＴ，ＦＥＴにおける上記問題を解決するために環状のゲ−ト相互接続部分７ａに複数の分断箇所を設け、ソース又はエミッタ電極４と補助導体８との連結部分を増やすことが考えられる。しかし、もし、この様な構造にすると、ゲ−ト相互接続部分７ａの複数の分断箇所を電気的に接続する導体を追加して設けることが必要になり、構成が複雑になるばかりでなく、コストの上昇を招く。
【００１０】
そこで、本発明の目的は、補助半導体領域の効果を容易に高めることができる絶縁ゲ−ト型半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決し、上記目的を達成するための本発明は、複数の絶縁ゲート型半導体素子のセルを含む絶縁ゲート型半導体装置であって、
半導体基板と第１及び第２の主電極（例えばエミッタ電極４とコレクタ電極５）とゲート電極とゲート接続導体と第１の補助導体と複数の第２の補助導体と前記半導体基板の一方の主面上に順次に配置された第１及び第２の絶縁層とを有し、
前記半導体基板は、この一方の主面に一部が露出するように配置され且つ第１導電型を有している第１の半導体領域（例えばドリフト領域９ａ及びバッファ領域９ｂ）と、前記セルを形成するために前記第１の半導体領域の中に島状に配置され且つ第２導電型を有している第２の半導体領域（例えばベース領域１０）と、前記セルを形成するために前記第２の半導体領域の中に島状に配置され且つ第１導電型を有している第３の半導体領域（例えばエミッタ領域１１）と、前記第２の半導体領域よりも外側において前記第１の半導体領域の中に島状に配置され且つ第２導電型を有している補助半導体領域（例えば第１及び第２の補助半導体領域１３ａ，１３ｂ）とを備え、
前記第２の半導体領域はチャネル形成部分を有し、
前記第１の主電極は前記第２の絶縁層の上に配置され且つ前記複数のセルの前記第２及び第３の半導体領域にそれぞれ接続され、
前記第２の主電極は前記半導体基板の他方の主面に配置され且つ前記第１の半導体領域に直接に又は別な半導体領域を介して接続され、
前記ゲート電極は前記第１の絶縁層の上に配置され且つ前記チャネル形成部分に対向する第１の部分とこの第１の部分を前記ゲート接続導体に接続するための第２の部分とを有し、
前記ゲート接続導体は、前記第２の絶縁層の上に配置され且つ平面的に見て前記複数のセルの外側に配置され且つ前記複数のセルの前記ゲート電極を相互に接続するために前記ゲート電極の前記第２の部分に接続されたゲート相互接続部分と、このゲート相互接続部分を外部に接続するためのゲート外部接続部分とを有し、
前記ゲート相互接続部分は前記第１の主電極よりも外側に配置され且つ前記第２の絶縁層の開口を介して前記ゲート電極の前記第２の部分に接続され、
前記第１の補助導体は前記半導体基板の一方の主面側において前記ゲート相互接続部分よりも外側に配置され且つ前記補助半導体領域に接続され、
前記複数の第２の補助導体のそれぞれは前記第１及び第２の絶縁層の間に配置され且つ前記第１の主電極及び前記第１の補助導体にそれぞれ接続されていることを特徴とする絶縁ゲート型半導体装置に係わるものである。
【００１２】
なお、請求項２に示すように、前記半導体基板は、更に、前記第１の半導体領域と前記半導体基板の他方の主面との間に第２導電型の第４の半導体領域（例えばコレクタ領域１２）を有し、前記第２の主電極が前記第４の半導体領域に接続されていることが望ましい。
また、請求項３に示すように、前記半導体基板の他方の主面に前記第１及び第４の半導体領域（例えばコレクタ領域１２）の両方が露出し、前記第２の主電極が前記第第１及び４の半導体領域に接続されている構成とすることができる。
また、請求項４に示すように、前記第４の半導体領域（例えばコレクタ領域）を、前記第１の半導体領域の中に突出している第１の部分（１２ａ）と、前記第１の部分及び前記第１の半導体領域に隣接配置され且つ前記第２の主電極に接続されている第２の部分（１２ｂ）とを有している構成にすることができる。
また、請求項５に示すように、前記第１の半導体領域は、前記半導体基板の一方の主面側に配置されたドリフト領域（９ａ）と、前記ドリフト領域と前記第４の半導体領域との間に配置され且つ前記ドリフト領域よりも高い不純物濃度を有しているバッファ領域（９ｂ）とから成ることが望ましい。
また、請求項６に示すように、前記補助半導体領域は、不純物濃度が比較的低い第１の補助半導体領域（１３ａ）と前記第１の補助半導体領域の中に島状に配置され且つ前記第１の補助半導体領域よりも高い不純物濃度を有している第２の補助半導体領域（１３ｂ）とから成り、前記第１の補助導体（８ａ）は前記第２の補助半導体領域に接続されていることが望ましい。
また、請求項７に示すように、前記第２の補助導体（８ｂ）は、前記ゲート電極（６）と同一の材料で形成されていることが望ましい。
また、請求項８に示すように、前記第１の補助導体は、前記第２の絶縁層の上において前記第１の主電極に接続されている連結部分（２２）を有していることが望ましい。
また、請求項９に示すように、前記第１の主電極と前記ゲート接続導体と前記第１の補助導体とが金属、好ましくは同一の金属で形成され、前記ゲート電極と前記第２の補助導体が導電性を有する多結晶シリコンで形成されていることが望ましい。
【００１３】
【発明の効果】
各請求項の発明によれば、次の効果が得られる。
（１）  複数の第２の補助導体（８ｂ）が第１の主電極（例えばエミッタ電極４）と第１の補助導体（８ａ）との間を電気的を接続する。これにより、第１の補助導体と第１の主電極との接続箇所が多くなり、第１の主電極の電位に対する第１の補助導体の各部の電位のバラツキが小さくなり、補助半導体領域の効果を良好に得ることができる。
（２）  第２の補助導体（８ｂ）は、ゲ−ト電極と同様に第１及び第２の絶縁層の間に配置されるので、容易に形成することができる。
また、請求項２〜４の発明によれば、ＩＧＢＴが構成され、タ−ンオフ時の蓄積キャリアの排出を迅速に行うことが可能になる。
また、請求項５の発明によれば、第１の半導体領域のバッファ領域によって空乏層の広がりの抑制、及び少数キャリアの注入の抑制を達成することができる。
また、請求項７の発明によれば、第２の補助導体をゲ−ト電極と同時に形成するので、コストの低減を図ることができる。
また、請求項８の発明によれば、連結部分と第２の補助導体との両方で第１の補助導体と第１の主電極との間が接続されているので、補助半導体領域の効果を更に高めることができる。
また、請求項９の発明によれば、第１の主電極とゲート接続導体と第１の補助導体とを金属で容易かつ低抵抗に形成し、且つゲート電極と第２の補助導体とを導電性を有する多結晶シリコンで容易に形成できる。
【００１４】
【発明の実施形態】
次に、図３〜図８を参照して本発明の実施形態に従う絶縁ゲート型半導体装置を説明する。
【００１５】
【第１の実施形態】
図３〜図６に示す第１の実施形態の絶縁ゲート型半導体装置としてのＩＧＢＴは、図１及び図２の補助導体８の代りに第１及び第２の補助導体８ａ、８ｂを設け、この他は図１及び図２と同一に構成したものである。従って、図３〜図６において図１及び図２と実質的に同一の部分には同一の符号が付されている。
即ち、図３〜図６に示す第１の実施形態のＩＧＢＴは、図１及び図２と同様に、図３で点線で示す複数の微小トランジスタ又は最小活性素子領域とも呼ばれるセルＱを有する。なお、図３には図示を簡単にするために複数のセルの一部のみが示されている。また、図３〜図６のＩＧＢＴは、図１及び図２と同様に、一方の主面２と他方の主面３とを有するシリコン半導体基板１と、第１の主電極としてのエミッタ電極４と、第２の主電極としてのコレクタ電極５と、ゲ−ト電極６と、ゲ−ト接続導体７と、第１の補助導体８ａとを有する他に、新たに第２の補助導体８ｂを有する。図３〜図６の第１の補助導体８ａは図１及び図２の補助導体８に相当するものである。
図４の半導体基板１は、Ｎ型ドリフト領域９ａ及びＮ＋型バッファ領域９ｂを含む第１の半導体領域としてのＮ型半導体領域９と、第２の半導体領域としてのＰ型ベ−ス領域１０と、第３の半導体領域としてのＮ型のエミッタ領域１１と、第４の半導体領域としてのＰ型コレクタ領域１２と、Ｐウェルとも呼ぶことができる第１及び第２の補助半導体領域１３ａ，１３ｂから成る補助半導体領域１３と、ＦＬＲ即ちフィ−ルドリミッテイングリング１４とを備えている。
Ｎ型ドリフト領域９ａは半導体基板１の一方の主面２に一部が露出するように配置されている。Ｎ＋型バッファ領域９ｂはＮ型ドリフト領域９ａと半導体基板１の他方の主面３との間に配置され且つＮ型ドリフト領域９ａに隣接している。このＮ＋型バッファ領域９ｂは空乏層の広がりの抑制、及び少数キャリアの注入の抑制の機能を有する。従つて、これらの機能が要求されない時にはＮ＋型バッファ領域９ｂを省き、第１の半導体領域としてのＮ型半導体領域９をＮ型ドリフト領域９ａのみで構成することもできる。第２の半導体領域としてのＰ型ベ−ス領域１０はＮ型ドリフト領域９ａの中に島状に配置されている。第３の半導体領域としてのＮ型のエミッタ領域１１はＰ型ベ−ス領域１０の中に島状に配置されている。第４の半導体領域としてのＰ型コレクタ領域１２はＮ＋型バッファ領域９ｂと半導体基板１の他方の主面３との間に配置されている。補助半導体領域１３及びＦＬＲ即ちフィ−ルドリミッテイングリング１４は平面的に見て、即ち基板１の主面２に対して垂直な方向から見て、複数のセルＱを含む主領域を囲むように配置され且つＮ型ドリフト領域９ａの中に島状に配置されている。
【００１６】
半導体基板１の一方の主面２上に例えばシリコン酸化膜から成る第１の絶縁層１５が配置され、この第１の絶縁層１５の比較的薄いゲ−ト絶縁膜部分１５ａの上にゲ−ト電極６の第１の部分６ａが配置されている。即ち、ゲ−ト電極６の第１の部分６ａはＰ型ベ−ス領域１０のチャネル領域及びこの近傍の上に第１の絶縁層１５のゲ−ト絶縁膜部分１５ａを介して配置されている。第１の絶縁層１５の比較的厚い保護膜部分１５ｂの上にゲ−ト電極６の第２の部分６ｂが配置されている。
【００１７】
第１の絶縁層１５の上に配置された例えばシリコン酸化膜から成る第２の絶縁層１６の上に、それぞれが同一の金属層から成るエミッタ電極４、ゲ−ト接続導体７、及び補助導体８が配置されている。導電性を有する多結晶シリコンから成り且つ第１及び第２の部分６ａ、６ｂを有しているゲ−ト電極６は、第１及び第２の絶縁層１５、１６の間に配置されている。
【００１８】
金属層から成るゲ−ト接続導体７は、複数のセルのゲ−ト電極６を相互に接続するためのゲ−ト相互接続部分７ａと、このゲ−ト相互接続部分７ａを介してゲ−ト電極６を外部回路に接続するためのゲ−ト外部接続部分７ｂとから成る。図３の平面図から明らかなように、ゲ−ト相互接続部分７ａは、一般にゲ−トバスラインと呼ばれている部分であって、分断領域２１を除いてエミッタ電極４を平面的に見て、即ち基板１の主面２に対して垂直な方向から見て環状に囲む第１の部分７ａ１と、エミッタ電極４を２分するために第１の部分７ａ１の対向する２つの辺を結ぶ第２の部分７ａ２から成る。金属層から成るゲ−ト相互接続部分７ａは第２の絶縁層１７の開口１９を介して導電性を有する多結晶シリコンから成るゲ−ト電極６の第２の部分６ｂに接続されている。ゲ−ト外部接続部分７ｂは、一般にゲ−トパッドと呼ばれている部分であり、ワイヤ（図示せず）を接続することができるようにゲ−ト相互接続部分７ａよりも十分に広い幅に形成されている。ゲ−ト外部接続部分７ｂから各セルＱのゲ−ト電極６の第１の部分６ａまでの距離は互いに異なるが、金属層から成るゲ−ト相互接続部分７ａがゲ−ト外部接続部分７ｂと略同電位となり、各セルＱのオン・オフ動作のバラツキが少なくなる。
【００１９】
２つに分断されたエミッタ電極４はエミッタパッドとして機能するように大面積に形成され、第１及び第２の絶縁層１５、１６の開口１８を通して各セルＱのベ−ス領域１０及びエミッタ領域１１に接続されている。エミッタ電極４のベ−ス領域１０に対する接続箇所は周知のようにゲ−ト電極６の第１の部分６ａの下のベ−ス領域１０のチャネル部分と反対側である。複数のセルＱのベ−ス領域１０及びエミッタ領域１１はエミッタ電極４によって相互に接続されている。なお、ゲ−ト相互接続部分７ａの第２の部分７ａ２で分断されたエミッタ電極４の一方の半分と他方の半分との両方がエミッタパッドとして機能し、ここに接続されるワイヤ（図示せず）によって電気的に相互接続され、１つのエミッタ電極として機能する。
【００２０】
補助半導体領域１３はＰ型の第１の補助半導体領域１３ａとＰ＋型の第２の補助半導体領域１３ｂから成り、平面的に見て、即ち基板１の主面２に対して垂直な方向から見て、複数のセルＱを含む主領域を囲むように配置されている。Ｐ型の第１の補助半導体領域１３ａは、ベ−ス領域１０よりも深く形成され、ＩＧＢＴのオン期間にＰ型コレクタ領域１２からＮ＋型バッファ領域９ｂ及びＮ型ドリフト領域９ａに注入された少数キャリアがＩＧＢＴのタ−ンオフ時にＮ＋型バッファ領域９ｂ及びＮ型ドリフト領域９ａに長い時間蓄積することを防ぐために設けられている。即ち、Ｐ型の補助半導体領域１３はタ−ンオフ時に蓄積キャリアを引き抜いてタ−ンオフ時間を短くする機能を有する。この目的を達成するために、第１の絶縁層１５の保護膜部分１５ｂと第２及び第３の絶縁層１６、１７に形成された開口２０を介して金属層から成る第１の補助導体８ａがＰ＋型の第２の補助半導体領域１３ｂに接続されている。また、第１の補助導体８ａは、エミッタ電極４及びゲ−ト接続導体７を囲むように環状に形成され、ゲ−ト相互接続部分７ａの分断領域２１の中の連結部分２２と本発明に従う第２の補助導体８ｂとでエミッタ電極４に電気的に接続されている。
【００２１】
本発明に従って設けられた第２の補助導体８ｂは、図３の平面図から明らかなように、複数箇所に配置され、金属から成る第１の補助導体８ａと金属から成るエミッタ電極４とを電気的に接続している。第２の補助導体８ｂの数は、ゲ−ト相互接続部分７ａとゲ−ト電極６の第２の部分６ｂとを接続する複数の開口１９の数を考慮して適当な値に決定される。
【００２２】
第２の補助導体８ｂは、第１の絶縁層１５の保護膜部分１５ｂと第２の絶縁層１６との間に配置された導電性を有する多結晶シリコンから成る。この第２の補助導体８ｂの一端はエミッタ電極４及びＰ型ベ−ス領域１０に接続され、この他端は第１の補助導体８ａ及び第２の補助半導体領域１３ｂに接続されている。
【００２３】
第２の補助導体８ｂを作成する時には、まず、例えばシリコンから成る半導体基板１の一方の主面２の上に第１の絶縁層１５を形成する。この時、必要に応じてゲ−ト電極６の第１の部分６ａの下のゲ−ト絶縁膜部分１５ａの厚みをこれ以外の保護膜部分１５ｂの厚みよりも薄くする。第１の絶縁層１５の保護膜部分１５ｂは、図４から明らかなように半導体基板１の一方の主面２の少なくともベ−ス領域１０と第２の補助半導体領域１３ｂとの間を覆っている。
【００２４】
次に、第１の絶縁層１５の上にシリコン多結晶層を形成する。次に、このシリコン多結晶層のゲ−ト電極６となる領域及び第２の補助導体８ｂとなる領域に不純物を選択的に導入する。これにより、不純物の導入によって導電性が与えられたゲ−ト電極６及び第２の補助導体８ｂが得られる。第２の補助導体８ｂの抵抗率は第１及び第２の補助半導体領域１３ａ、１３ｂの抵抗率よりも小さい。多結晶シリコン層の内で不純物が導入されなかった領域は必要に応じて酸化され、例えば第３の絶縁層１７となる。この実施形態では、シリコン多結晶層の不純物が導入されない部分が残存しているが、必要に応じてこれを除去してゲ−ト電極６と第２の補助導体８ｂのみを残してもよい。
図６は半導体基板１の一方の主面２の一部、及びこの上の第１及び第２の絶縁層１５、１６の開口１８、１９、２０、及びゲ−ト電極６の第２の部分６ｂ、及び第２の補助導体８ｂの配置関係を説明的に示す。この図６から明らかなように、第２の補助導体８ｂは外周側に並置されたセルＱのベ−ス領域１０の外周側部分から第２の補助半導体領域１３ｂまで帯状に延びている。この第２の補助導体８ｂはゲ−ト電極６の第２の部分６ｂから電気的に分離されるように配置されている。即ち、ゲ−ト電極６の第２の部分６ｂの外周部分が環状に形成されず、基板１の主面２に対して垂直の方向から見て即ち平面的に見て、外周部分に複数の凹部即ち切欠きがあり、この凹部の中に第２の補助導体８ｂが配置されている。
【００２５】
次に、ゲ−ト電極６及び第２の補助導体８ｂを有する第１の絶縁層１５の上に第２の絶縁層１６を設ける。次に、開口１８、１９、２０を形成する。次に、第２の絶縁層１６の上に金属層を形成し、しかる後、金属層を所定パタ−ンにエッチングすることによってエミッタ電極４、ゲ−ト接続導体７、及び第１の補助導体８ａを得る。
【００２６】
エミッタ電極４は、各セルＱのベ−ス領域１０及びエミッタ領域１１に開口１８を通って接続される。ゲ−ト接続導体７の環状のゲ−ト相互接続部分７ａは図５に示すように第２の絶縁層１６の開口１９を介してゲ−ト電極６の第２の部分６ｂに接続される。開口１９は第２の絶縁層１６に複数設けられ、ゲート電極６の第２の部分６ｂとゲ−ト相互接続部分７ａとは複数箇所で接続されている。
【００２７】
本実施形態によれば次の効果が得られる。
（１）  エミッタ電極４と第１の補助導体８ａとが連結部分２２と複数の第２の補助導体８ｂとによって接続される。このため、環状に形成されている第１の補助導体８ａの位置の変化による電位のバラツキが小さくなり、ＩＧＢＴのタ−ンオン時に生じる蓄積キャリアを迅速に引き抜くことができる。即ち、多数のセルＱを含む基板１の主領域を囲むように配置されている第１及び第２の補助半導体領域１３ａ、１３ｂの近くの全てのキャリアを第１の補助導体８ａを介してエミッタ電極４に向ってバラツキの少ない状態で迅速に排出させることができ、ターンオフ時間を短縮することができる。
（２）  第２の補助導体８ａはゲ−ト電極６と同一の不純物を含む多結晶シリコンから成るので、特別な工程を設けないで、ゲ−ト電極６と同時に形成することができる。この結果、第２の補助導体８ａを設けることによるコストの上昇を抑えることができる。
（３）エミッタ電極４とゲ−ト接続導体７と第１の補助導体８ａとを同一の金属層で容易に形成できる。
【００２８】
【第２の実施形態】
図７は、第２の実施形態に従うＩＧＢＴの一部を示す。このＩＧＢＴは、図４のドリフト領域９ａとバッファ領域９ｂとコレクタ領域１２のパタ−ンを変形した他は図３〜図６と同一に形成したものである。
【００２９】
図７では基板１の他方の主面３の全体にＰ型のコレクタ領域１２が露出せずに、Ｎ型のドリフト領域９ａ及びバッファ領域９ｂも露出している。従って、コレクタ領域１２のみでなく、ドリフト領域９ａ及びバッファ領域９ｂもコレクタ電極５に接続されている。なお、コレクタ領域１２はＩＧＢＴの主電流通路に配置され且つドリフト領域９ａの中に突出するような状態を有する。従って、コレクタ領域１２側からのキャリア注入量を調整することができる。
【００３０】
この実施形態においても、図示はされていないが、図３〜図６と同様な第１及び第２の補助半導体領域１３ａ、１３ｂ及び第１及び第２の補助導体８ａ、８ｂが設けられているので、第１の実施形態と同様な効果を得ることができる。
【００３１】
【第３の実施形態】
図８に示す第３の実施形態のＩＧＢＴは、図７のＩＧＢＴにＰ＋型の第２のコレクタ領域１２ｂを付加し、この他は図７と同一に形成したものである。即ち、図８では、コレクタ領域が第１及び第２の部分１２ａ、１２ｂの組合せから成り、図１のコレクタ領域１２に相当する第１の部分１２ａの他に、Ｐ＋型の第２の部分１２ｂを設けたものである。コレクタ電極５には第２の部分１２ｂが接続されている。図８のＩＧＢＴによっても図７のＩＧＢＴと同様な効果を得ることができる。
【００３２】
【変形例】
本発明は上述の実施例に限定されるものでなく、例えば、次の変形が可能なものである。
（１）  図４からＰ型コレクタ領域１２を省き、Ｎ＋バッファ領域９ｂを電極５に接続して絶縁ゲ−ト型電界効果トランジスタとすることができる。この場合には、図４のドリフト領域９ａがドレイン領域、エミッタ領域１１がソ−ス領域、エミッタ電極４がソ−ス電極、コレクタ電極５がドレイン電極として機能する。
（２）  ベース領域１０のパターンをストライプ状、格子状態等に変形することができる。
（３）  図３では、エミッタ電極４がゲ−ト相互接続部分７ａの第２の部分７ａ２によって２つに分けられているが、第２の部分７ａ２を省くこともできる。
（４）  第１及び第２の補助半導体領域１３ａ、１３ｂは、平面的に見てエミッタ電極４を完全に囲むように形成することが望ましいが、複数個に分割されていてもよい。
（５）  第２の補助導体８ｂによってエミッタ電極４と第１の補助導体８ａを十分に接続することができる時には、図３に示す連結部分２２による接続を省くことができる。
【図面の簡単な説明】
【図１】従来のＩＧＢＴを概略的に示す平面図である。
【図２】図のＡ−Ａ線を示す断面図である。
【図３】本発明の第１の実施形態に従うＩＧＢＴを概略的に示す平面図である。
【図４】図３のＡ’―Ａ  ’線を示す断面図である。
【図５】図６のゲ−ト接続用開口１９を通る部分における断面の一部を示す断面図である。
【図６】図４の半導体基板の主面の一部とゲ−ト電極及び第２の補助導体との関係を示す平面図である。
【図７】第２の実施形態のＩＧＢＴの一部を示す断面図である。
【図８】第３の実施形態のＩＧＢＴの一部を示す断面図である。
【符号の説明】
１    半導体基板
４    エミッタ電極（第１の主電極）
５    コレクタ電極（第２の主電極）
６    ゲ−ト電極
６ａ  第１の部分
６ｂ  第２の部分
７    ゲ−ト接続導体
７ａ  ゲ−ト相互接続部分
７ｂ  ゲ−ト外部接続部分
８ａ  第１の補助導体
８ｂ  第２の補助導体
９ａ  ドリフト領域
９ｂ  バッファ領域
１０  ベ−ス領域（第２の半導体領域）
１１  エミッタ領域（第３の半導体領域）
１２  コレクタ領域（第４の半導体領域）
１３ａ  第１の補助半導体領域
１３ｂ  第２の補助半導体領域
１５    第１の絶縁層
１５ａ  ゲ−ト絶縁膜部分
１５ｂ  保護膜部分
１６    第２の絶縁層
Ｑ    セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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