(57)【要約】【課題】ゲート数、チップ面積を削減でき、回路の大規模化を防止できるカウンタ回路を提供する。【解決手段】第１入力ＣＩへのキャリイン信号がローレベルのときは、カウントを行わず、第２入力ａへの入力値をそのまま出力し、第１入力ＣＩへのキャリイン信号がハイレベルのときは、カウントを行い、第２入力ａへの入力値の＋１した値を出力する半加算器１１と、各フリップフロップの出力Ｑと入力Ｄが縦続されて、基準クロックＭＳＫの立ち上がりのタイミングで前段の出力データを取り込み、立ち下がりのタイミングでデータを次段に出力するレジスタ１２−Ｐ，１２−Ｑ，１２−Ｒ，１２−Ｓと、半加算器１１の出力値またはロード値をセレクト信号ＳＥＬ１４−２に応じて選択し、レジスタ１２−Ｐの入力Ｄに供給するマルチプレクサ１３−２とを設ける。【選択図】      図１
2004222212.tif 000002
【特許請求の範囲】
【請求項１】
複数のカウント値を出力可能なカウンタ回路であって、
第１入力へのキャリイン信号の入力レベルに応じて第２入力への入力値を入力値のままで、または、入力値をカウントアップして出力する半加算器と、
所望のカウンタ値が格納され、上記半加算器の出力に対して縦続接続され、かつ、最終段の出力が上記半加算器の第２入力に接続され、基準クロックに同期して保持データを順次にシフトする複数のレジスタ部と
を有するカウンタ回路。
【請求項２】
上記各レジスタ部は、データビット数に応じた数のレジスタが並列に配置され、基準クロックに同期して入力データを次段の対応するレジスタに出力する
請求項１記載のカウンタ回路。
【請求項３】
複数のカウント値を出力可能なカウンタ回路であって、
第１入力へのキャリイン信号の入力レベルに応じて第２入力への入力値を入力値のままで、または、入力値をカウントアップして出力する半加算器と、
上記半加算器の出力と供給される所定のロード値とをセレクト信号に応じて選択的に出力する選択回路と、
所望のカウンタ値が格納され、上記選択回路の出力に対して縦続接続され、かつ、最終段の出力が上記半加算器の第２入力に接続され、基準クロックに同期して保持データを順次にシフトする複数のレジスタ部と
を有するカウンタ回路。
【請求項４】
上記各レジスタ部は、データビット数に応じた数のレジスタが並列に配置され、基準クロックに同期して入力データを次段の対応するレジスタに出力する
請求項３記載のカウンタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はカウント回路に係り、特に、カウントアップ用の半加算器（ＨＡ：Ｈａｌｆ  Ａｄｄｅｒ）を含むカウンタ回路に関するものである。
【０００２】
【従来の技術】
図３は、従来の４ビットカウンタ回路の構成例を示す回路図である。
図３に示すように、従来の４ビットカウンタ回路は、半加算器（ＨＡ）１（−１〜−ｎ）とレジスタとしてのフリップフロップ２（−１〜−ｎ）が１対１で対応して演算を行っており、一つのレジスタとそのレジスタ専用の半加算器で構成されていた。
【０００３】
また同様に、ロード機能を有するカウンタ回路においても、一つのレジスタとそのレジスタ専用の半加算器（ＨＡ）とロード用の回路で構成されていた。
【０００４】
【発明が解決しようとする課題】
そして、従来のカウンタ回路は、半加算器（ＨＡ）とレジスタとが１対１で対応していたため、カウンタの数と同数の半加算器（ＨＡ）が必要であった。
また同様に、ロード機能を有するカウンタ回路においても、カウンタの数と同数のロード用の回路が必要であった。
そのため、従来のカウンタ回路は、ゲート数、チップ面積が増大し半導体集積回路が大規模化するという不利益があった。
【０００５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、ゲート数、チップ面積を削減でき、回路の大規模化を防止できるカウンタ回路を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、複数のカウント値を出力可能なカウンタ回路であって、第１入力へのキャリイン信号の入力レベルに応じて第２入力への入力値を入力値のままで、または、入力値をカウントアップして出力する半加算器と、所望のカウンタ値が格納され、上記半加算器の出力に対して縦続接続され、かつ、最終段の出力が上記半加算器の第２入力に接続され、基準クロックに同期して保持データを順次にシフトする複数のレジスタ部とを有する。
【０００７】
本発明の第２の観点は、複数のカウント値を出力可能なカウンタ回路であって、第１入力へのキャリイン信号の入力レベルに応じて第２入力への入力値を入力値のままで、または、入力値をカウントアップして出力する半加算器と、上記半加算器の出力と供給される所定のロード値とをセレクト信号に応じて選択的に出力する選択回路と、所望のカウンタ値が格納され、上記選択回路の出力に対して縦続接続され、かつ、最終段の出力が上記半加算器の第２入力に接続され、基準クロックに同期して保持データを順次にシフトする複数のレジスタ部とを有する。
【０００８】
好適には、上記各レジスタ部は、データビット数に応じた数のレジスタが並列に配置され、基準クロックに同期して入力データを次段の対応するレジスタに出力する。
【０００９】
本発明によれば、たとえばキャリイン信号がローレベルで半加算器の第１入力に供給され、半加算器はカウントアップ動作をせず、かつ、選択回路により半加算器の出力値が初段のレジスタに供給されるように制御される。
この状態、たとえば基準クロックが立ち上がったとき、初段のレジスタには最終段のレジスタのカウント値が、半加算器、選択回路を介して入力される。
この基準クロックの立ち上がりで、初段のレジスタに格納されていたカウント値が次段のレジスタにシフトインする。
同様に、格段の保持データが次段のレジスタにシフトインする。
このように、基準クロック立ち上がりでカウンタとしての値は順次レジスタ間をシフトする。
そして、最終段のレジスタにシフトしたカウンタ値は半加算器の第２入力に入り、上記の動作を繰り返す。
また、各レジスタに格納するカウント値を変更するときは、キャリイン信号をハイレベルにして半加算器にカウントアップ動作をさせて、所望のレジスタに格納させる。
あるいは、選択回路で半加算器の出力値ではなく、ロード値を選択させて、初段のレジスタに入力させ、所望のレジスタにシフトさせる。
【００１０】
【発明の実施の形態】
以下、本発明の好適な実施形態を添付図面に関連付けて説明する。
【００１１】
図１は、本発明に係る半加算器（ＨＡ）を共有したロード機能付４ビットカウンタ回路の一実施形態を示す回路図である。
【００１２】
本カウンタ回路１０は、半加算器（ＨＡ）１１、レジスタ部１２−Ｐ（ＲＥＧＰ）、レジスタ部１２−Ｑ（ＲＥＧＱ）、レジスタ部１２−Ｒ（ＲＥＧＲ）、レジスタ部１２−Ｓ（ＲＥＧＳ）、マルチプレクサ１３−１，１３−２（選択回路）、およびセレクト信号供給回路（ＳＥＬ）１４を有している。
【００１３】
半加算器（ＨＡ）１１は、第１入力ＣＩへのキャリイン信号がローレベル（Ｌ）のときは、カウントを行わず、第２入力ａへの入力値をそのままマルチプレクサ１３−２に出力する。
半加算器（ＨＡ）１１は、第１入力ＣＩへのキャリイン信号がハイレベル（Ｈ）のときは、カウントを行い、第２入力ａへの入力値の＋１した値をマルチプレクサ１３−２に出力する。
【００１４】
レジスタ部１２−Ｐ，１２−Ｑ，１２−Ｒ，１２−Ｓは、たとえばマルチプレクサ１３−２の出力に対してＤ型のフリップフロップが４個並列に配置され、かつ、各フリップフロップの出力Ｑと入力Ｄが縦続されている。
具体的には、レジスタ部１２−Ｐの入力Ｄがマルチプレクサ１３−２に出力に接続され、レジスタ部１２−Ｐの出力Ｑが次段のレジスタ部１２−Ｑの入力Ｄに接続され、レジスタ部１２−Ｑの出力Ｄが次段のレジスタ部１２−Ｒの入力Ｄに接続され、レジスタ部１２−Ｒの出力Ｑが次段のレジスタ部１２−Ｓの入力Ｄに接続され、レジスタ部１２−Ｓの出力Ｑが図示しない回路および半加算器（ＨＡ）１１の第２入力ａに接続されている。
そして、レジスタ部１２−Ｐ，１２−Ｑ，１２−Ｒ，１２−Ｓは、基準クロックＭＳＫの立ち上がりのタイミングで前段の出力データを取り込み、立ち下がりのタイミングでデータを次段に出力する。
すなわち、レジスタ部１２−Ｐ，１２−Ｑ，１２−Ｒ，１２−Ｓは、シフトレジスタを構成し、レジスタ部１２−Ｐ，１２−Ｑ，１２−Ｒ，１２−Ｓには、それぞれ所望のカウンタ値が格納される（ＣＮＴＲＡ，Ｂ，Ｃ，Ｄ）。
したがって、最終段（出力段）のレジスタ部１２−Ｓのカウント値は、半加算器（ＨＡ）１１の入力ａに入力される。
また、レジスタ部１２−Ｐ，１２−Ｑ，１２−Ｒ，１２−Ｓは、クリア信号ＣＬＲによりカウント値ＣＮＴＲＡ，ＣＮＴＲＢ，ＣＮＴＲＣ，ＣＮＴＲＤがクリアされる。
【００１５】
マルチプレクサ１３−１は、レジスタ部１２−Ｓにあるカウンタ値ＣＮＴＲＤに応じたカウントアップスピードを選択し、半加算器（ＨＡ）１１にカウントアップ動作を行わせるか、カウントアップ動作を行わせないかを決定するためのキャリイン信号ＳＣＩを、セレクト信号供給回路１４によるセレクト信号ＳＥＬ１４−１に応じて選択的に半加算器（ＨＡ）１１の第１入力ＣＩに入力させる。
【００１６】
マルチプレクサ１３−２は、半加算器（ＨＡ）１１の出力値またはロード値ＬＤＶを、セレクト信号供給回路１４によるセレクト信号ＳＥＬ１４−２に応じて選択し、レジスタ部１２−Ｐの入力Ｄに供給する。
【００１７】
次に、上記構成による動作を、図２（Ａ）〜（Ｅ）のタイミングチャートに関連付けて説明する。
【００１８】
ここでは、キャリイン信号ＳＣＩがローレベルでマルチプレクサ１３−１を介して半加算器（ＨＡ）１１の第１入力ＣＩに供給され、半加算器（ＨＡ）１１はカウントアップ動作をせず、かつ、マルチプレクサ１３−２により半加算器（ＨＡ）１１の出力値がレジスタ部１２−Ｐに供給されるように制御されているものとする。
【００１９】
この状態、図２（Ａ）〜（Ｅ）に示すように、基準クロックＭＣＫが立ち上がったとき、レジスタ部１２−Ｐにはレジスタ部１２−Ｓのカウント値ＣＮＴＲＤが、半加算器（ＨＡ）１１、マルチプレクサ１３−１を介して入力される。
この基準クロックＭＣＫの立ち上がりで、レジスタ部１２−Ｐに格納されていたカウント値ＣＮＴＲＡがレジスタ部１２−Ｑにシフトインする。
同様に、レジスタ部１２−Ｑのカウント値ＣＮＴＲＢがレジスタ部１２−Ｒに、レジスタ部１２−Ｒのカウント値ＣＮＴＲＣがレジスタ部１２−Ｓにシフトインする。
【００２０】
このように、基準クロックＭＣＫ立ち上がりでカウンタとしての値は順次レジスタ間をシフトする。
そして、レジスタ部１２−Ｓにシフトしたカウンタ値は半加算器（ＨＡ）１１の第２入力ａに入り、上記の動作を繰り返す。
【００２１】
また、レジスタ部１２−Ｐ，１２−Ｑ，１２−Ｒ，１２−Ｓに格納するカウント値を変更するときは、キャリインＳＣＩをハイレベルにして半加算器（ＨＡ）１１にカウントアップ動作をさせて、所望のレジスタに格納させる。
あるいは、マルチプレクサ１３−２で半加算器（ＨＡ）１１の出力値ではなく、ロード値ＬＤＶを選択させて、レジスタ部１２−Ｐに入力させ、所望のレジスタにシフトさせる。
【００２２】
このように、基準クロックＭＣＫによりカウントまたはロードするカウンタ回路は、半加算器（ＨＡ）１１に入力し、カウンタ値はシフトさせることで、半加算器（ＨＡ）１１を複数のレジスタ部１２−Ｐ，１２−Ｑ，１２−Ｒ，１２−Ｓで共有することを可能にし、回路規模を削減したカウンタ回路を実現している。
【００２３】
以上説明したように、本実施形態によれば、第１入力ＣＩへのキャリイン信号がローレベル（Ｌ）のときは、カウントを行わず、第２入力ａへの入力値をそのまま出力し、第１入力ＣＩへのキャリイン信号がハイレベル（Ｈ）のときは、カウントを行い、第２入力ａへの入力値の＋１した値をマルチプレクサ１３−２に出力する半加算器（ＨＡ）１１と、所望のカウンタ値が格納され、マルチプレクサ１３−２の出力に対してＤ型のフリップフロップが４個並列に配置され、かつ、各フリップフロップの出力Ｑと入力Ｄが縦続されて、基準クロックＭＳＫの立ち上がりのタイミングで前段の出力データを取り込み、立ち下がりのタイミングでデータを次段に出力するレジスタ部１２−Ｐ，１２−Ｑ，１２−Ｒ，１２−Ｓと、レジスタ部１２−Ｓにあるカウンタ値ＣＮＴＲＤに応じたカウントアップスピードを選択し、半加算器（ＨＡ）１１にカウントアップ動作を行わせるか、カウントアップ動作を行わせないかを決定するためのキャリイン信号ＳＣＩを、セレクト信号供給回路１４によるセレクト信号ＳＥＬ１４−１に応じて選択的に半加算器（ＨＡ）１１の入力ＣＩに入力させるマルチプレクサ１３−１と、半加算器（ＨＡ）１１の出力値またはロード値ＬＤＶを、セレクト信号供給回路１４によるセレクト信号ＳＥＬ１４−２に応じて選択し、レジスタ部１２−Ｐの入力Ｄに供給するマルチプレクサ１３−２とを設けたので、以下の効果を得ることができる。
【００２４】
すなわち、従来、カウンタの数と同数必要であった半加算器（ＨＡ）をレジスタが共有することができることから、回路規模の削減が実現できる。また同様にロード機能を有する場合も、回路規模の削減が実現できる。
回路規模の削減によって、チップ面積の縮小に繋がり低コストが実現できる利点がある。
そして、スピードの制約を受けない回路や時分割の演算に適している。
【００２５】
本発明で説明した図１以降のレジスタ部、半加算器（ＨＡ）、ロード値ＬＤＶのビット数およびレジスタ部の段数は１例にすぎず、任意のビット数および任意のレジスタの段数での実現ができる。
【００２６】
【発明の効果】
以上説明したように、本発明によれば、回路規模の削減を実現できる。
回路規模の削減によって、チップ面積の縮小に繋がり低コストが実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る半加算器（ＨＡ）を共有したロード機能付４ビットカウンタ回路の一実施形態を示す回路図である。
【図２】（Ａ）〜（Ｅ）は、図１の動作を説明するためのタイミングチャートである。
【図３】従来のカウンタ回路を説明するための図である。
【符号の説明】
１０…カウンタ回路、１１…半加算器（ＨＡ）、１２−Ｐ，１２−Ｑ，１２−Ｒ，１２−Ｓ…レジスタ部、１３−１，１３−２…マルチプレクサ。
【図１】
2004222212.tif 000003
【図２】
2004222212.tif 000004
【図３】
2004222212.tif 000005