(57)【要約】【課題】ドレイン耐圧を維持しつつオン抵抗を低減できる縦型接合型電界効果トランジスタを提供する。【解決手段】本発明に係る縦型ＪＦＥＴ１ａは、ｎ＋型ドレイン半導体部２と、ｎ型ドリフト半導体部３と、ｐ＋型ゲート半導体部４と、ｎ型チャネル半導体部５と、ｎ＋型ソース半導体部７と、ｐ＋型ゲート半導体部８とを備える。ｎ型ドリフト半導体部３は、ｎ＋型ドレイン半導体部２の主面上に設けられ、この主面と交差する方向に延びる第１〜第４の領域３ａ〜３ｄを有する。ｐ＋型ゲート半導体部４は、ｎ型ドリフト半導体部３の第１〜第３の領域３ａ〜３ｃ上に設けられている。ｎ型チャネル半導体部５は、ｐ＋型ゲート半導体部４に沿って設けられ、ｎ型ドリフト半導体部３の第４の領域３ｄに電気的に接続されている。【選択図】　図１
2004063507.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、この主面と交差する所定の軸方向に延びる第１、第２、第３及び第４の領域を有するドリフト半導体部と、
前記ドリフト半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の前記第１、第２及び第３の領域上に設けられた埋込半導体部と、
前記埋込半導体部に沿って設けられ、前記埋込半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の前記第４の領域に電気的に接続されたチャネル半導体部と、
前記ドリフト半導体部の第１の領域及び前記チャネル半導体部上に設けられたソース半導体部と、
前記ドレイン半導体部の導電型と逆導電型を有し、前記第３及び第４の領域及び前記チャネル半導体部上に設けられたゲート半導体部と
を備え、
前記ゲート半導体部は、前記第３の領域から前記第４の領域に向かう方向に延びる複数の凸部を有しており、前記凸部の間には前記チャネル半導体部が設けられており、前記凸部は前記埋込半導体部に接続されている、縦型接合型電界効果トランジスタ。
【請求項２】
ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、この主面と交差する所定の軸方向に延びる第１、第２、第３及び第４の領域を有するドリフト半導体部と、
前記ドリフト半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の前記第１、第２及び第３の領域上に設けられた埋込半導体部と、
前記埋込半導体部に沿って設けられ、前記埋込半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の前記第４の領域に電気的に接続されたチャネル半導体部と、
前記ドリフト半導体部の第１の領域及び前記チャネル半導体部上に設けられたソース半導体部と、
前記ドレイン半導体部の導電型と逆導電型を有し、前記第３及び第４の領域及び前記チャネル半導体部上に設けられた複数のゲート半導体部と
を備え、
前記複数のゲート半導体部の各々は、前記第３の領域から前記第４の領域に向かう方向に延び、前記複数のゲート半導体部の間には前記チャネル半導体部が設けられており、各ゲート半導体部は前記埋込半導体部に接続されている、縦型接合型電界効果トランジスタ。
【請求項３】
ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、この主面と交差する所定の軸方向に延びる第１、第２、第３及び第４の領域を有するドリフト半導体部と、
前記ドリフト半導体部の主面上に設けられ、この主面と交差する所定の軸方向に延びる第１、第２及び第３の領域上に設けられた埋込半導体部と、
前記埋込半導体部に沿って設けられ、前記埋込半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の前記第４の領域に電気的に接続されたチャネル半導体部と、
前記ドリフト半導体部の導電型と逆導電型を有し、前記第３及び第４の領域及び前記チャネル半導体部上に設けられたゲート半導体部と
を備え、
前記ゲート半導体部は、前記第３の領域から前記第４の領域に向かう方向に延びる複数の凸部を有しており、前記凸部の間には前記チャネル半導体部が設けられており、前記ドリフト半導体部は前記埋込半導体部に接続されており、
前記ドリフト半導体部は、前記ドレイン半導体部の主面と交差する軸方向に延びる第５の領域を有し、
前記ドレイン半導体部の導電型と逆導電型を有し、前記第５の領域上に設けられた第２の半導体部を更に備え、
前記第２の半導体部は、前記埋込半導体部からソース半導体部に沿って前記所定の軸方向に延びる、縦型接合型電界効果トランジスタ。
【請求項４】
前記ドリフト半導体部の第１、第２の領域及び前記チャネル半導体部上に設けられ、前記ソース半導体部の導電型と同一導電型を有する第１の半導体部を更に備え、
前記第１の半導体部のドーパント濃度は前記チャネル半導体部のドーパント濃度より低い、請求項１〜３の何れか一項に記載の縦型接合型電界効果トランジスタ。
【請求項５】
ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、この主面に沿って延びる基準面と交差する所定の軸方向に延びる第１から第５の領域を有するドリフト半導体部と、
前記ドリフト半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の前記第１から第４の領域上に前記基準面に沿って設けられた埋込半導体部と、
前記ドリフト半導体部の前記第２から第４の領域上に前記基準面に沿って設けられ、前記埋込半導体部の導電型と同一導電型を有する複数のゲート半導体部と、
前記埋込半導体部と前記複数のゲート半導体部との間、及び前記複数のゲート半導体部の間に設けられ、前記埋込半導体部の導電型と逆導電型を有するチャネル半導体部と、
前記埋込半導体部及び前記チャネル半導体部の導電型と同一の導電型を有し、前記所定の軸方向に延び、前記埋込半導体部と前記複数のゲート半導体部とを接続する接続半導体部と、
前記ドリフト半導体部の第１の領域上において前記チャネル半導体部を接続する第１の集合半導体部と、
前記ドリフト半導体部の第５の領域上において前記チャネル半導体部を接続する第２の集合半導体部と、
前記ドリフト半導体部の第１の領域上に設けられ、前記第１の集合半導体部に接続されたソース半導体部とを備える、縦型接合型電界効果トランジスタ。
【請求項６】
ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、この主面に沿って延びる基準面と交差する所定の軸方向に延びる第１から第５の領域を有するドリフト半導体部と、
前記ドリフト半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の前記第１から第４の領域上に前記基準面に沿って設けられた埋込半導体部と、
前記ドリフト半導体部の前記第２から第４の領域上に前記基準面に沿って設けられ、前記埋込半導体部の導電型と同一導電型を有する複数のゲート半導体部と、
前記埋込半導体部と前記複数のゲート半導体部との間、及び前記複数のゲート半導体部の間に設けられ、前記埋込半導体部の導電型と逆導電型を有するチャネル半導体部と、
前記チャネル半導体部の導電型と同一の導電型を有し、前記複数のゲート半導体部を接続する接続半導体部と、
前記ドリフト半導体部の第１の領域上において前記チャネル半導体部を接続する第１の集合半導体部と、
前記ドリフト半導体部の第５の領域上において前記チャネル半導体部を接続する第２の集合半導体部と、
前記ドリフト半導体部の第１の領域上に設けられ、前記第１の集合半導体部に接続されたソース半導体部とを備え、
前記ドリフト半導体部は、前記主面上に設けられ、この主面と交差する方向に延びる第６の領域を有し、
前記ドレイン半導体部の導電型と逆導電型を有し、前記第６の領域上に設けられた第３の接続半導体部を更に備え、
前記第３の接続半導体部は、前記第１の集合半導体部に沿って設けられている、縦型接合型電界効果トランジスタ。
【請求項７】
前記ゲート半導体部及び前記チャネル半導体部の厚さは、前記ドリフト半導体部の前記第１の領域上の前記埋込半導体部と前記ソース半導体部との間隔より小さい、請求項１〜４の何れか一項に記載の縦型接合型電界効果トランジスタ。
【請求項８】
前記ドリフト半導体部の前記第２から第４の領域上の前記複数のゲート半導体部及び前記チャネル半導体部の厚さは、前記ドリフト半導体部の前記第１の領域上の前記埋込半導体部と前記ソース半導体部との間隔より小さい、請求項５又は６に記載の縦型接合型電界効果トランジスタ。
【請求項９】
前記ゲート半導体部の凸部の間隔は、当該縦型接合型電界効果トランジスタがノーマリオフ特性を示すように決定されている、請求項１、２、４の何れか一項に記載の縦型接合型電界効果トランジスタ。
【請求項１０】
前記ゲート半導体部の前記凸部の間隔、及び前記ゲート半導体部の前記凸部と前記埋込半導体部との間隔は、当該縦型接合型電界効果トランジスタがノーマリオフ特性を示すように決定されている、請求項３に記載の縦型接合型電界効果トランジスタ。
【請求項１１】
各ゲート半導体部の間隔、及び前記ゲート半導体部と前記埋込半導体部との間隔は、当該縦型接合型電界効果トランジスタがノーマリオフ特性を示すように決定されている、請求項５〜７の何れか一項に記載の縦型接合型電界効果トランジスタ。
【請求項１２】
前記チャネル半導体部は、低濃度層と高濃度層とが交互に積層されている構造を有する、請求項１〜１１の何れか一項に記載の縦型接合型電界効果トランジスタ。
【請求項１３】
前記ドリフト半導体部は、
前記ドレイン半導体部の主面と交差する基準面に沿って延び前記ドレイン半導体部の導電型と同一の導電型を有し、前記チャネル半導体部に電気的に接続される導電半導体領域と、
前記導電半導体領域に隣接して設けられ前記ドレイン半導体部の導電型と逆導電型を有し、前記埋込半導体部に電気的に接続される非導電半導体領域とを有し、
前記導電半導体領域と前記非導電半導体領域とが、前記ドリフト半導体部の第１から第４の領域が並ぶ方向と同一の方向に形成されている、請求項１〜１１の何れか一項に記載の縦型接合型電界効果トランジスタ。
【請求項１４】
前記ドリフト半導体部は、
前記ドレイン半導体部の主面と交差する基準面に沿って延び前記ドレイン半導体部の導電型と同一の導電型を有し、前記チャネル半導体部に電気的に接続される導電半導体領域と、
前記導電半導体領域に隣接して設けられ前記ドレイン半導体部の導電型と逆導電型を有し、前記埋込半導体部に電気的に接続される非導電半導体領域とを有し、
前記導電半導体領域と前記非導電半導体領域とが、前記ドリフト半導体部の第１から第４の領域が並ぶ方向と交差する方向に形成されている、請求項１〜１１の何れか一項に記載の縦型接合型電界効果トランジスタ。
【請求項１５】
前記ドレイン半導体部、前記ドリフト半導体部、前記埋込半導体部、前記ゲート半導体部、前記チャネル半導体部、前記接続半導体部、及び前記ソース半導体部は、ワイドギャップ半導体材料であるＳｉＣ又はＧａＮにより形成される、請求項１〜１４の何れか一項に記載の縦型接合型電界効果トランジスタ。
【請求項１６】
第１導電型の基板上に、第１導電型の第１半導体層を形成する工程を備え、前記第１半導体層の主面は、所定の軸方向に順に配置された第１から第４の領域を有しており、
前記第１半導体層の主面の第１から第３の領域に第２導電型のドーパントを導入して、埋込半導体部を形成する工程を備え、
前記第１半導体層上に第１導電型の第２半導体層を形成する工程を備え、
前記第２半導体層上に第１導電型のソース半導体層を形成する工程を備え、
前記第１半導体層の主面の少なくとも第２、第３、第４の何れかの領域上の前記ソース半導体層を、前記第１半導体層に到達するようにエッチングして前記第２半導体層の所定領域を露出する工程を備え、
前記所定領域は、前記所定の軸方向に延びる複数の第１の部分と、該複数の部分を含むように規定された第２の部分とを有しており、
ゲート半導体部のための第２導電型のドーパントを前記複数の第１の部分に導入して第２導電型の第１の半導体部を形成する工程を備える、縦型接合型電界効果トランジスタの製造方法。
【請求項１７】
ゲート半導体部のための第２導電型のドーパントを前記第２の部分に導入して第２導電型の第２の半導体部を形成する工程を更に備え、
前記第２の半導体部の深さは前記第１の半導体部の深さより浅い、請求項１６に記載の縦型接合型電界効果トランジスタの製造方法。
【請求項１８】
前記第１の半導体部は前記埋込半導体部に接続されるように形成される、請求項１６又は１７に記載の縦型接合型電界効果トランジスタの製造方法。
【請求項１９】
第１導電型の基板上に、第１導電型の第１半導体層を形成する第１半導体層形成工程を備え、
前記第１半導体層の主面は、所定の軸方向に順に配置された第１から第４の領域を有しており、
前記第１半導体層の主面の第１から第３の領域に第２導電型のドーパントを導入して、埋込半導体部を形成する埋込半導体部形成工程を備え、
前記第１半導体層上に第１導電型の第２半導体層を形成する第２半導体層形成工程を備え、
前記第１半導体層の主面の第２及び第３の領域上の前記第２半導体層に、ゲート半導体部のための第２導電型のドーパントを所定の深さで導入して第２導電型の第２の半導体領域を形成する第２半導体領域工程を備え、
所望の数の前記第２半導体層が得られるまで前記第２半導体層形成工程及び前記第２半導体領域工程を繰り返して、積層された複数のゲート半導体部及びチャネル半導体部を形成するチャネル半導体部形成工程を備え、
前記チャネル半導体部上にソース半導体部を形成するソース半導体部形成工程を備える、縦型接合型電界効果トランジスタの製造方法。
【請求項２０】
前記第２半導体層形成工程では、所定の厚さを有する第１導電型の第２半導体層を前記第１半導体層上に形成し、
前記チャネル半導体部形成工程では、前記第２半導体層内の所定の深さで濃度が極大になるように第２導電型のドーパントを導入して、積層された複数のゲート半導体部及びチャネル半導体部を形成する、請求項１９に記載の縦型接合型電界効果トランジスタの製造方法。
【請求項２１】
前記チャネル半導体部形成工程では、前記第２半導体層内の所定の深さで濃度が極大になるように第１のドーパント及び第２のドーパントを交互に導入して、積層された複数のゲート半導体部及びチャネル半導体部を形成する、請求項２０に記載の縦型接合型電界効果トランジスタの製造方法。
【請求項２２】
前記チャネル半導体部形成工程は、前記第２半導体層内を互いに接続するように第２導電型の第２の半導体接続領域を形成する接続領域形成工程を含む、請求項１９〜２１の何れか一項に記載の縦型接合型電界効果トランジスタの製造方法。
【請求項２３】
前記第１半導体層を形成する工程では、前記第１導電型の基板と同一導電型の導電半導体層を形成し、前記導電半導体層と逆導電型の非導電半導体層を前記導電半導体層上に形成し、前記導電半導体層が前記チャネル半導体部と電気的に接続されるように、前記第１半導体層を形成する、請求項１６〜２２の何れか一項に記載の縦型接合型電界効果トランジスタの製造方法。
【請求項２４】
前記第１半導体層を形成する工程では、前記第１導電型の基板と逆導電型の非導電半導体層を形成し、前記非導電半導体層と逆導電型の導電半導体層を前記非導電半導体層上に形成し、前記導電半導体層が前記チャネル半導体部と電気的に接続されるように、前記第１半導体層を形成する、請求項１６〜２２の何れか一項に記載の縦型接合型電界効果トランジスタの製造方法。
【請求項２５】
前記第１半導体層を形成する工程では、前記基板の主面と交差する方向に前記導電半導体層と前記非導電半導体層とを形成することにより前記第１半導体層を形成する、請求項１６〜２２の何れか一項に記載の縦型接合型電界効果トランジスタの製造方法。
【請求項２６】
前記ソース半導体部及び前記第２の半導体部と電気的に接続されたソース電極を更に備え、
前記埋込半導体部は、前記第２の半導体部を介して前記ソース電極に電気的に接続される、請求項３に記載の縦型接合型電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
接合型電界効果トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）は、ゲート電圧によりソース電極とドレイン電極間の電流を制御する電庄制御半導体デバイスである。詳細には、ＪＦＥＴは、ソース電極とドレイン電極との間に位置しゲート電極と接するチャネル領域を有し、ゲート半導体層とチャネル半導体層とにより形成されるｐｎ接合によって生じる空乏層の厚さを、ゲート電極に加える電圧によって変化させ、チャネル領域を流れるドレイン電流を制御するデバイスである。
【０００３】
今日、シリコンを半導体材料とする半導体デバイスが主流となっている。シリコン系パワー半導体デバイスにおいて、デバイスの耐圧によって使用されるデバイスタイプが異なり、デバイス耐圧が２００Ｖ以下の低圧系ではＭＯＳＦＥＴ（金属／酸化膜／半導体　電界効果トランジスタ）が主流であり、デバイス耐圧がそれ以上の高圧系ではＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、サイリスタなどが主流である。
【０００４】
ＪＦＥＴに関しては、ＪＦＥＴの一種である静電誘導トランジスタ（ＳＩＴ）がパワー半導体として開発及び製品化されている。ＳＩＴは、ＪＦＥＴと同様のデバイス構造を有するが、ＪＦＥＴの静特性が飽和を有する五極管特性であるのに対して、ＳＩＴの静特性は非飽和を特徴とする三極管特性である。
【０００５】
【発明が解決しようとする課題】
近年、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などのワイドギャップ半導体材料が、シリコンよりも高耐圧かつ低損失、高出力で高周波動作などの優れたパワー半導体デバイスを実現可能な半導体材料として注目されている。特に、高耐圧、低損失に関しては、耐圧１ｋＶでは、シリコンに比べて２桁以上もの低損失化が期待できる。しかしながら現状では、ＭＯＳ構造デバイスにおいては、酸化膜直下の表面移動度が小さいため、期待できる低損失デバイスはできていない。
【０００６】
パワーデバイスタイプとして、ＭＯＳ構造の優位性は、電圧駆動でノーマリオフ型であることである。そこで、発明者らは、シリコンではあまり開発されていない、結晶内部の移動度によりその特性が特徴づけられるＪＦＥＴに着目し、高耐圧の低損失デバイスを検討するに至った。加えて、ノーマリオフ型デバイスのＪＦＥＴは可能である。また、基板の表面から裏面に向かう方向に電流を流す構造がパワーデバイスとして好ましい構造であると判断して、縦型ＪＦＥＴの検討を行った。
【０００７】
そこで、本発明の目的は、高ドレイン耐圧を維持しつつ低損失な縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法を提供することである。
【０００８】
【課題を解決するための手段】
まず、この縦型ＪＦＥＴの構造において、低損失を実現するために検討を続けた結果、次のような発明をするに至った。
【０００９】
本発明に係る縦型接合型電界効果トランジスタは、ドレイン半導体部と、ドリフト半導体部と、埋込半導体部と、チャネル半導体部と、ソース半導体部と、ゲート半導体部とを備える。ドリフト半導体部は、ドレイン半導体部の主面上に設けられ、この主面と交差する所定の軸方向に延びる第１、第２、第３及び第４の領域を有する。埋込半導体部は、ドリフト半導体部の導電型と逆導電型を有し、ドリフト半導体部の第１、第２及び第３の領域上に設けられている。チャネル半導体部は、埋込半導体部に沿って設けられ、埋込半導体部の導電型と逆導電型を有し、ドリフト半導体部の第４の領域に電気的に接続されている。ソース半導体部は、ドリフト半導体部の第１の領域及びチャネル半導体部上に設けられている。ゲート半導体部は、ドレイン半導体部の導電型と逆導電型を有し、第３及び第４の領域及びチャネル半導体部上に設けられている。ゲート半導体部は、第３の領域から第４の領域に向かう方向に延びる複数の凸部を有しており、凸部の間にはチャネル半導体部が設けられており、凸部は埋込半導体部に接続されている。
【００１０】
この様な縦型接合型電界効果トランジスタによれば、埋込半導体部及びチャネル半導体部をドリフト半導体部上に配置できる。この構造では、チャネル半導体部の損失とドリフト半導体部の損失との和がデバイスの基本損失となる。このため、チャネル半導体部のみによりデバイスの耐圧を高耐圧にすると、チャネルの不純物濃度は低くなり、チャネル長も長くなり、デバイスの損失は大きくなる。そこで、本発明の構造のように、ドレイン電流を制御するチャネル半導体部とデバイスの耐圧を担うドリフト半導体部とを設けることにより、以下に示す効果がある。第一に、チャネル半導体部は不純物濃度を高くでき、かつ、チャネル長を短くできるので、チャネル半導体部の損失を小さくできる。第二に、ドリフト半導体部は、その不純物濃度及び厚さにより所望のドレイン耐圧を得ることができ、損失を最小限度にとどめることが可能となる。第三に、ドリフト半導体部とチャネル半導体部とを縦方向に積層することにより、限られた面積におけるデバイス損失が低減される。
【００１１】
また、縦型接合型電界効果トランジスタは、ドレイン半導体部と、ドリフト半導体部と、埋込半導体部と、チャネル半導体部と、ソース半導体部と、複数のゲート半導体部とを備える。ドリフト半導体部は、ドレイン半導体部の主面上に設けられ、この主面と交差する所定の軸方向に延びる第１、第２、第３及び第４の領域を有する。埋込半導体部は、ドリフト半導体部の導電型と逆導電型を有し、ドリフト半導体部の第１、第２及び第３の領域上に設けられている。チャネル半導体部は、埋込半導体部に沿って設けられ、埋込半導体部の導電型と逆導電型を有し、ドリフト半導体部の第４の領域に電気的に接続されている。ソース半導体部は、ドリフト半導体部の第１の領域及びチャネル半導体部上に設けられている。複数のゲート半導体部は、ドレイン半導体部の導電型と逆導電型を有し、第３及び第４の領域及びチャネル半導体部上に設けられている。複数のゲート半導体部の各々は、第３の領域から第４の領域に向かう方向に延び、複数のゲート半導体部の間にはチャネル半導体部が設けられており、各ゲート半導体部は埋込半導体部に接続されている。
【００１２】
この様なトランジスタによれば、複数のゲート半導体部の間にチャネル半導体部を有するので、チャネル半導体部は両側から制御される。故に、チャネルの厚さを大きくでき、損失を小さくできる。
【００１３】
また、縦型接合型電界効果トランジスタは、ドレイン半導体部と、ドリフト半導体部と、埋込半導体部と、チャネル半導体部と、ゲート半導体部とを備える。ドリフト半導体部は、ドレイン半導体部の主面上に設けられ、この主面と交差する所定の軸方向に延びる第１、第２、第３及び第４の領域を有する。埋込半導体部は、ドリフト半導体部の主面上に設けられ、この主面と交差する所定の軸方向に延びる第１、第２及び第３の領域上に設けられている。チャネル半導体部は、埋込半導体部に沿って設けられ、埋込半導体部の導電型と逆導電型を有し、ドリフト半導体部の第４の領域に電気的に接続されている。ゲート半導体部は、ドリフト半導体部の導電型と逆導電型を有し、第３及び第４の領域及びチャネル半導体部上に設けられている。ゲート半導体部は、第３の領域から第４の領域に向かう方向に延びる複数の凸部を有しており、凸部の間にはチャネル半導体部が設けられており、ドリフト半導体部は埋込半導体部に接続されている。ドリフト半導体部は、ドレイン半導体部の主面と交差する軸方向に延びる第５の領域を有し、ドレイン半導体部の導電型と逆導電型を有し、第５の領域上に設けられた第２の半導体部を更に備える。第２の半導体部は、埋込半導体部からソース半導体部に沿って所定の軸方向に延びる。
【００１４】
この様なトランジスタによれば、埋込半導体部とゲート半導体部の間にチャネル半導体部を有するので、チャネル半導体部は両側から制御される。故に、チャネルの厚さを大きくでき、損失を小さくできる。
【００１５】
縦型接合型電界効果トランジスタは、第１の半導体部を更に備える。第１の半導体部は、ドリフト半導体部の第１、第２の領域及びチャネル半導体部上に設けられ、ソース半導体部の導電型と同一導電型を有する。第１の半導体部のドーパント濃度は、チャネル半導体部のドーパント濃度より低いことが好ましい。
【００１６】
このようなトランジスタによれば、チャネル半導体部とソース半導体部との間に第１の半導体部が設けられる。この構造により、エッチングに伴うチャネル半導体部の厚さの公差を吸収できる。したがって、縦型接合型電界効果トランジスタの電気的特性の個体差を小さくできる。
【００１７】
縦型接合型電界効果トランジスタは、ドレイン半導体部と、ドリフト半導体部と、埋込半導体部と、複数のゲート半導体部と、チャネル半導体部と、接続半導体部と、第１の集合半導体部と、第２の集合半導体部と、ソース半導体部とを備える。ドリフト半導体部は、ドレイン半導体部の主面上に設けられ、この主面に沿って延びる基準面と交差する所定の軸方向に延びる第１から第５の領域を有する。埋込半導体部は、ドリフト半導体部の導電型と逆導電型を有し、ドリフト半導体部の第１から第４の領域上に基準面に沿って設けられている。複数のゲート半導体部は、ドリフト半導体部の第２から第４の領域上に基準面に沿って設けられ、埋込半導体部の導電型と同一導電型を有する。チャネル半導体部は、埋込半導体部と複数のゲート半導体部との間、及び複数のゲート半導体部の間に設けられ、埋込半導体部の導電型と逆導電型を有する。接続半導体部は、埋込半導体部及びチャネル半導体部の導電型と同一の導電型を有し、所定の軸方向に延び、埋込半導体部と複数のゲート半導体部とを接続する。第１の集合半導体部は、　ドリフト半導体部の第１の領域上においてチャネル半導体部を接続する。第２の集合半導体部は、ドリフト半導体部の第５の領域上においてチャネル半導体部を接続する。ソース半導体部は、ドリフト半導体部の第１の領域上に設けられ、第１の集合半導体部に接続される。
【００１８】
この様な縦型接合型電界効果トランジスタは、埋込半導体部と複数のゲート半導体部との間にチャネル領域が設けられている。したがって、ゲート半導体部が制御できるチャネル領域を増やすことができる。また、埋込半導体部とチャネル半導体部とをドリフト半導体部上に配置できる。故に、ドリフト半導体部の厚さにより所望のドレイン耐圧を得ることができる。
【００１９】
更に、縦型接合型電界効果トランジスタは、ドレイン半導体部と、ドリフト半導体部と、埋込半導体部と、複数のゲート半導体部と、チャネル半導体部と、接続半導体部と、第１の集合半導体部と、第２の集合半導体部と、ソース半導体部と第３の接続半導体部とを備える。ドリフト半導体部は、ドレイン半導体部の主面上に設けられ、この主面に沿って延びる基準面と交差する所定の軸方向に延びる第１から第５の領域を有する。埋込半導体部は、ドリフト半導体部の導電型と逆導電型を有し、ドリフト半導体部の第１から第４の領域上に基準面に沿って設けられている。複数のゲート半導体部は、ドリフト半導体部の第２から第４の領域上に基準面に沿って設けられ、埋込半導体部の導電型と同一導電型を有する。チャネル半導体部は、埋込半導体部と複数のゲート半導体部との間、及び複数のゲート半導体部の間に設けられ、埋込半導体部の導電型と逆導電型を有する。接続半導体部は、チャネル半導体部の導電型と同一の導電型を有し、複数のゲート半導体部を接続する。第１の集合半導体部は、ドリフト半導体部の第１の領域上においてチャネル半導体部を接続する。第２の集合半導体部は、ドリフト半導体部の第５の領域上においてチャネル半導体部を接続する。ソース半導体部は、ドリフト半導体部の第１の領域上に設けられ、第１の集合半導体部に接続される。ドリフト半導体部は、主面上に設けられ、この主面と交差する方向に延びる第６の領域を有する。第３の接続半導体部は、ドレイン半導体部の導電型と逆導電型を有し、第６の領域上に設けられている。第３の接続半導体部は、第１の集合半導体部に沿って設けられている。
【００２０】
これにより、複数のゲート半導体部は、第３の接続半導体部を介して埋込半導体部と電気的に接続される。これにより、埋込半導体部と複数のゲート半導体部とを共にゲートとして使用できる。したがって、制御できるチャネルの厚さが増す。
【００２１】
縦型接合型電界効果トランジスタにおいて、ゲート半導体部及びチャネル半導体部の厚さは、ドリフト半導体部の第１の領域上の埋込半導体部とソース半導体部との間隔より小さいことが好ましい。
【００２２】
また、縦型接合型電界効果トランジスタにおいて、ドリフト半導体部の第２から第４の領域上の複数のゲート半導体部及びチャネル半導体部の厚さは、ドリフト半導体部の第１の領域上の埋込半導体部とソース半導体部との間隔より小さいことが好ましい。
【００２３】
これらのトランジスタによれば、埋込半導体部をソース半導体部から離すことができる。これにより、ゲートとソース間の耐圧が向上される。また、チャネル半導体部とソース半導体部との距離は、縦方向にとられるので、この距離を大きくとってもトランジスタのチップサイズは大きくならない。
【００２４】
好ましくは、縦型接合型電界効果トランジスタにおいて、ゲート半導体部の凸部の間隔は、当該縦型接合型電界効果トランジスタがノーマリオフ特性を示すように決定されている。
【００２５】
好ましくは、縦型接合型電界効果トランジスタにおいて、ゲート半導体部の凸部の間隔、及びゲート半導体部の凸部と埋込半導体部との間隔は、当該縦型接合型電界効果トランジスタがノーマリオフ特性を示すように決定されている。
【００２６】
好ましくは、縦型接合型電界効果トランジスタにおいて、各ゲート半導体部の間隔、及びゲート半導体部と埋込半導体部との間隔は、当該縦型接合型電界効果トランジスタがノーマリオフ特性を示すように決定されている。
【００２７】
これらの縦型接合型電界効果トランジスタによれば、チャネル半導体部の厚さをエッチングによって決定できる。このため、各ゲート半導体部あるいは埋込半導体部と、当該半導体部と逆導電型を有するチャネル半導体部との間の拡散電位によって生じる空乏層がチャネル半導体部の全域にひろがるように、チャネル半導体部の不純物濃度及び厚さを薄くすることが容易になる。したがって、ゲート電圧が印加されていなくても、チャネル半導体部を空乏化させることが可能となり、ノーマリオフ型のトランジスタを実現できる。
【００２８】
縦型接合型電界効果トランジスタによれば、チャネル半導体部は、低濃度層と高濃度層とが交互に積層されている構造を有する。各層の厚さは、ｎｍ（ナノメータ：１０−９ｍ）オーダである。この構造により、多数のキャリアが存在する高濃度層から、量子効果により、キャリア移動度の大きい低濃度層へキャリアが浸みだす。その結果、チャネル半導体部に流れる電流が増大し、チャネル半導体部の損失が低減される。。
【００２９】
縦型接合型電界効果トランジスタのドリフト半導体部は、ドレイン半導体部の主面と交差する基準面に沿って延びドレイン半導体部の導電型と同一の導電型を有しチャネル半導体部に電気的に接続される導電半導体領域と、当該導電半導体領域に隣接して設けられドレイン半導体部の導電型と逆導電型を有し埋込半導体部に電気的に接続される非導電半導体領域とを有することが好ましい。また、導電半導体領域と非導電半導体領域とが、ドリフト半導体部の第１から第４の領域が並ぶ方向と同一の方向、あるいは交差する方向に形成されていることが好ましい。
【００３０】
このような縦型接合型電界効果トランジスタによれば、ドリフト半導体部の損失を小さくできる。すなわち、ゲート半導体部にドレイン電流が流れるように電圧を印加すると、チャネル半導体部で制御されたドレイン電流は、ドリフト半導体部の導電半導体領域を経由してドレイン半導体部に達する。一方、ゲート半導体部にドレイン電流が流れないように電圧を印加すると、ドリフト半導体部の導電半導体領域及び非導電半導体領域が、共に空乏化されるように不純物濃度及び各半導体領域の厚さが決定されており、一種の誘電体と等価な状態になる。この様な状態においては、ドリフト半導体部は一定の電界強度を有するので、ドリフト半導体部に導電半導体領域及び非導電半導体領域がない場合に比べて、ドリフト半導体部の厚さを半分にできる。したがって、所望のドレイン耐圧を実現するにあたり、導電半導体領域の不純物濃度を高くでき、かつ、ドリフト半導体部の厚さを半分にできる。その結果、ドリフト半導体部の損失を小さくできる。
【００３１】
このような縦型接合型電界効果トランジスタでは、ワイドギャップ半導体材料であるＳｉＣやＧａＮ等により、ドレイン半導体部、ドリフト半導体部、埋込半導体部、ゲート半導体部、チャネル半導体部、接続半導体部、及びソース半導体部などの各半導体部を形成することが好ましい。ワイドギャップ半導体は、シリコンに比べてバンドギャップが大きく最大絶縁破壊強度が大きいなど、パワーデバイス半導体材料として優れた特性を有する。したがって、特にシリコンと比較して低損失が実現できる。
【００３２】
縦型接合型電界効果トランジスタの製造方法は、第１導電型の基板上に、第１導電型の第１半導体層を形成する工程を備え、第１半導体層の主面は、所定の軸方向に順に配置された第１から第４の領域を有しており、第１半導体層の主面の第１から第３の領域に第２導電型のドーパントを導入して、埋込半導体部を形成する工程を備え、第１半導体層上に第１導電型の第２半導体層を形成する工程を備え、第２半導体層上に第１導電型のソース半導体層を形成する工程を備え、第１半導体層の主面の少なくとも第２、第３、第４の何れかの領域上のソース半導体層を、第１半導体層に到達するようにエッチングして第２半導体層の所定領域を露出する工程を備え、所定領域は、所定の軸方向に延びる複数の第１の部分と、該複数の部分を含むように規定された第２の部分とを有しており、ゲート半導体部のための第２導電型のドーパントを複数の第１の部分に導入して第２導電型の第１の半導体部を形成する工程を備える。
【００３３】
縦型接合型電界効果トランジスタの製造方法において、ゲート半導体部のための第２導電型のドーパントを第２の部分に導入して第２導電型の第２の半導体部を形成する工程を更に備え、第２の半導体部の深さは第１の半導体部の深さより浅いことが好ましい。
【００３４】
縦型接合型電界効果トランジスタの製造方法において、第１の半導体部は埋込半導体部に接続されるように形成されることが好ましい。
【００３５】
縦型接合型電界効果トランジスタの製造方法は、第１導電型の基板上に、第１導電型の第１半導体層を形成する第１半導体層形成工程を備え、第１半導体層の主面は、所定の軸方向に順に配置された第１から第４の領域を有しており、第１半導体層の主面の第１から第３の領域に第２導電型のドーパントを導入して、埋込半導体部を形成する埋込半導体部形成工程を備え、第１半導体層上に第１導電型の第２半導体層を形成する第２半導体層形成工程を備え、第１半導体層の主面の第２及び第３の領域上の第２半導体層に、ゲート半導体部のための第２導電型のドーパントを所定の深さで導入して第２導電型の第２の半導体領域を形成する第２半導体領域工程を備え、所望の数の第２半導体層が得られるまで第２半導体層形成工程及び第２半導体領域工程を繰り返して、積層された複数のゲート半導体部及びチャネル半導体部を形成するチャネル半導体部形成工程を備え、チャネル半導体部上にソース半導体部を形成するソース半導体部形成工程を備える。
【００３６】
縦型接合型電界効果トランジスタの製造方法において、第２半導体層形成工程では、所定の厚さを有する第１導電型の第２半導体層を第１半導体層上に形成し、チャネル半導体部形成工程では、第２半導体層内の所定の深さで濃度が極大になるように第２導電型のドーパントを導入して、積層された複数のゲート半導体部及びチャネル半導体部を形成することが好ましい。
【００３７】
縦型接合型電界効果トランジスタの製造方法において、チャネル半導体部形成工程では、第２半導体層内の所定の深さで濃度が極大になるように第１のドーパント及び第２のドーパントを交互に導入して、積層された複数のゲート半導体部及びチャネル半導体部を同時に形成することが好ましい。
【００３８】
縦型接合型電界効果トランジスタの製造方法において、チャネル半導体部形成工程は、第２半導体層内を互いに接続するように第２導電型の第２の半導体接続領域を形成する接続領域形成工程を含むことが好ましい。
【００３９】
縦型接合型電界効果トランジスタの製造方法において、第１半導体層を形成する工程では、第１導電型の基板と同一導電型の導電半導体層を形成し、導電半導体層と逆導電型の非導電半導体層を導電半導体層上に形成し、導電半導体層がチャネル半導体部と電気的に接続されるように、第１半導体層を形成することが好ましい。
【００４０】
縦型接合型電界効果トランジスタの製造方法において、第１半導体層を形成する工程では、第１導電型の基板と逆導電型の非導電半導体層を形成し、非導電半導体層と逆導電型の導電半導体層を非導電半導体層上に形成し、導電半導体層がチャネル半導体部と電気的に接続されるように、第１半導体層を形成することが好ましい。
【００４１】
縦型接合型電界効果トランジスタの製造方法において、第１半導体層を形成する工程では、基板の主面と交差する方向に導電半導体層と非導電半導体層とを形成することにより第１半導体層を形成することが好ましい。
【００４２】
縦型接合型電界効果トランジスタにおいて、ソース半導体部及び第２の半導体部と電気的に接続されたソース電極を更に備え、埋込半導体部は第２の半導体部を介してソース電極に電気的に接続されることが好ましい。
【００４３】
この様な縦型接合型電界効果トランジスタによれば、ソース電極に第２の半導体部を接続することにより、埋込半導体部とソース半導体部とが同一のソース電極に電気的に接続される。これにより、ゲート・ドレイン間の容量成分が、ゲート・ソース間の容量成分となるため、高周波動作が可能となる。
【００４４】
【発明の実施の形態】
以下、添付図面を参照して、本発明に係る縦型接合型電界効果トランジスタの好適な実施形態について詳細に説明する。なお、以下の説明において、同一又は相当する要素には、同一の符号を付し、重複する説明は省略する。また、図中のトランジスタのアスペクト比は、実際のトランジスタのものと必ずしも一致するものではない。
【００４５】
（第１の実施形態）
図１（ａ）は、第１の実施形態における縦型ＪＦＥＴ１ａの斜視図である。図１（ａ）に示す様に、縦型ＪＦＥＴ１ａは、ｎ＋型ドレイン半導体部２と、ｎ型ドリフト半導体部３と、ｐ＋型埋込半導体部４と、ｎ型チャネル半導体部５と、ｎ＋型ソース半導体部７、ｐ＋型ゲート半導体部８とを有する。
【００４６】
縦型ＪＦＥＴ１ａは、この素子の一方の面から他方の面に向かう方向（以下、「電流方向」と記す。）に、多数キャリアが移動する縦型構造を有する。図１（ａ）には、座標系が示されている。この座標は、ＪＦＥＴの電流方向をｙ軸に合わせるように規定されている。
【００４７】
ｎ＋型ドレイン半導体部２は、対向する一対の面を有する。また、ｎ＋型ドレイン半導体部２は、ドーパントが添加された基板であることができ、好適な実施例では、この基板は、ＳｉＣ（炭化珪素）により形成されている。ＳｉＣに添加されるドーパントとしては、周期律表第５族元素であるＮ（窒素）、Ｐ（リン）、Ａｓ（砒素）といったドナー不純物が利用できる。ｎ＋型ドレイン半導体部２は、一対の面の一方（裏面）にドレイン電極２ａを有する。ドレイン電極２ａは金属で形成されている。
【００４８】
ｎ型ドリフト半導体部３は、ｎ＋型ドレイン半導体部２の一対の面の他方（表面）上に設けられている。ｎ型ドリフト半導体部３は、その表面に、ｙ軸方向に順に配置された第１〜第４の領域３ａ，３ｂ，３ｃ，３ｄを有する。第１〜第４の領域３ａ，３ｂ，３ｃ，３ｄの各々は、所定の軸方向（図１（ａ）のｘ軸方向）に延びており、好適な実施例では、矩形状の領域である。第１、第２、第３の領域３ａ，３ｂ，３ｃ上にはｐ＋型埋込半導体部４が設けられている。第４の領域３ｄ上にはチャネル半導体部５が設けられている。ドリフト半導体部３の導電型はドレイン半導体部２の導電型と同一であって、ドリフト半導体部３のドーパント濃度は、ドレイン半導体部２のドーパント濃度より低い。好適な実施例では、ドリフト半導体部３は、ドーパントが添加されたＳｉＣ（炭化珪素）により形成されている。
【００４９】
ｐ＋型埋込半導体部４は、第１、第２、第３の領域３ａ，３ｂ，３ｃ上に設けられている。埋込半導体部４の導電型はドリフト半導体部３の導電型と反対である。埋込半導体部４のｐ型ドーパント濃度は、ドリフト半導体部３のｎ型ドーパント濃度よりも高い。好適な実施例では、ｐ＋型埋込半導体部４は、ドーパントが添加されたＳｉＣ（炭化珪素）により形成されている。このドーパントとしては、周期律表第３族元素であるＢ（硼素）、Ａｌ（アルミニウム）といったアクセプタ不純物が利用できる。
【００５０】
ｎ型チャネル半導体部５は、第１〜第３の領域３ａ，３ｂ，３ｃ及びｐ＋型埋込半導体部４上と、第４の領域３ｄ上とに設けられている。ｎ型チャネル半導体部５は、ｐ＋型埋込半導体部４に沿って所定の軸方向（図１（ａ）のｙ軸方向）に延びる。ｎ型チャネル半導体部５は、第４の領域３ｄにおいてｎ型ドリフト半導体部３と電気的に接続されている。チャネル半導体部５の導電型は埋込半導体部４の導電型と反対であるので、埋込半導体部４とチャネル半導体部５との界面にはｐｎ接合が形成される。ｎ型チャネル半導体部５のドーパント濃度は、ｎ＋型ドレイン半導体部２のドーパント濃度よりも低い。好適な実施例では、ｎ型チャネル半導体部５は、ドーパントが添加されたＳｉＣにより形成されている。
【００５１】
ｎ＋型ソース半導体部７は、第１の領域３ａ及びｎ型チャネル半導体部５上に設けられている。ソース半導体部７は、ドレイン半導体部２の導電型と同一導電型を有する。ソース半導体部７は、チャネル半導体部５を介して、ドリフト半導体部３と接続されている。また、ｎ＋型ソース半導体部７上には、ソース電極７ａが設けられている。ソース電極７ａは金属で形成されている。ｎ型ソース半導体部７上にはシリコン酸化膜といった絶縁膜９が設けられており、ｎ型ソース半導体部７は絶縁膜９の開口部を介してソース電極７ａと接続されている。
【００５２】
ｐ＋型ゲート半導体部８は、図１（ｂ）に示す様に、第３及び第４の領域３ｃ，３ｄ及びチャネル半導体部５上に設けられている。ｐ＋型ゲート半導体部８は、第３の領域３ｃから第４の領域３ｄに向かう方向（図中ｙ軸方向）に延びる凸部８ｂ，８ｃ，８ｄを有する。凸部８ｂ，８ｃ，８ｄは、埋込半導体部４に達するように延びている。凸部８ｂ，８ｃ，８ｄは、第３の領域３ｃ上において埋込半導体部４と電気的に接続されている。凸部８ｂ，８ｃ，８ｄの間にはｎ型チャネル半導体部５が設けられている。ゲート半導体部８の導電型はチャネル半導体部５の導電型と反対であるので、ゲート半導体部８とチャネル半導体部５との界面にはｐｎ接合が形成される。ｎ型チャネル半導体部５を流れるドレイン電流は、ｐ＋型埋込半導体部４とｐ＋型ゲート半導体部８とによって制御される。ゲート半導体部８のｐ型ドーパント濃度は、チャネル半導体部５のｎ型ドーパント濃度よりも高い。好適な実施例では、ｐ＋型ゲート半導体部８は、ドーパントが添加されたＳｉＣにより形成されている。好適な実施例では、チャネル長（図中ｙ軸方向）は、チャネル厚（図中ｚ軸方向）の１０倍より大きい。ｐ＋型ゲート半導体部８の表面上には、ゲート電極８ａが設けられている。ゲート電極８ａは金属で形成されている。ソース電極７ａは金属で形成されている。ｐ＋型ゲート半導体部８上にはシリコン酸化膜といった絶縁膜９が設けられており、ｐ＋型ゲート半導体部８は絶縁膜９の開口部を介してゲート電極８ａと接続されている。矢印ｅは、ソース半導体部７からドレイン半導体部２に流れる電流の経路を示す。
【００５３】
（第２の実施形態）
次に、縦型ＪＦＥＴ１ａの製造方法について説明する。図２（ａ）〜図２（ｃ）、図３（ａ）及び図３（ｂ）、図４（ａ）及び図４（ｂ）、図５（ａ）及び図５（ｂ）、図６（ａ）及び図６（ｂ）、図７（ａ）及び図７（ｂ）、図８は、第２の実施形態に係る縦型ＪＦＥＴ１ａの製造工程を示す斜視図である。
【００５４】
（ドレイン半導体膜形成工程）
まず、図２（ａ）に示す様に基板を準備する。基板としては、ｎ＋型ＳｉＣ半導体基板が例示される。基板のドーパント濃度は、この基板がドレイン半導体部２として利用できる程度に高濃度である。
【００５５】
（ドリフト半導体膜形成工程）
図２（ｂ）に示す様に、ｎ＋型ドレイン半導体部２の表面にＳｉＣ膜３をエピタキシャル成長法により形成する。ＳｉＣ膜３の膜厚Ｔ１は、例えば、１０μｍである。ＳｉＣ膜３の導電型は、ｎ＋型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜３のドーパント濃度は、ｎ＋型ドレイン半導体部２のドーパント濃度よりも低い。ＳｉＣ膜３のドーパント濃度は、例えば、１×１０１６／ｃｍ３程度である。このＳｉＣ膜３からは、ｎ型ドリフト半導体部が形成される。
【００５６】
（埋込半導体部形成工程）
図２（ｃ）を参照して、ゲート半導体部を形成する工程について説明する。所定の軸方向（図中ｘ軸方向）に延びるパターンを有するマスクＭ１を形成する。このマスクＭ１を用いて、ＳｉＣ膜３上に形成された領域３ｅにドーパントＡ１を選択的にイオン注入して、所定の深さを有するｐ＋型埋込半導体部４を形成する。ｐ＋型埋込半導体部４の深さＤ１は、例えば、１．２μｍ程度である。ｐ＋型埋込半導体部４のドーパント濃度は、例えば、１×１０１８／ｃｍ３程度である。埋込半導体部を形成した後、マスクＭ１を除去する。
【００５７】
（チャネル半導体膜形成工程）
図３（ａ）に示す様に、ｐ＋型埋込半導体部４の表面及びＳｉＣ膜３上にＳｉＣ膜５をエピタキシャル成長法により形成する。ＳｉＣ膜５の膜厚Ｔ２は、例えば、０．１μｍ程度である。ＳｉＣ膜５の導電型は、ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜５のドーパント濃度は、ドレイン半導体部２のドーパント濃度よりも低い。ＳｉＣ膜５のドーパント濃度は、例えば、１×１０１７／ｃｍ３程度である。このＳｉＣ膜５からは、ｎ型チャネル半導体部が形成される。なお、本実施形態では、ｎ型ドリフト半導体部、及びｎ型チャネル半導体部のために単一のＳｉＣ膜を形成したけれども、ドリフト半導体部及びチャネル半導体部の各々のためにＳｉＣ膜を繰り返して成膜する複数の成膜工程を含むようにしてもよい。また、ＳｉＣ膜３がドリフト半導体部及びチャネル半導体部として働くように、所望のドーパント濃度プロファイルをＳｉＣ膜に対して採用できる。
【００５８】
（ソース半導体膜形成工程）
図３（ｂ）に示す様に、ＳｉＣ膜５の表面に、エピタキシャル成長法により、ｎ＋型ソース半導体部のためのＳｉＣ膜７を形成する。ＳｉＣ膜７の膜厚Ｔ３は、例えば、０．２μｍ程度である。ＳｉＣ膜７の導電型は、ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜７のドーパント濃度は、ＳｉＣ膜５のドーパント濃度よりも高い。
【００５９】
（ソース半導体部形成工程）
図４（ａ）を参照して、ソース半導体部を形成する工程について説明する。所定の軸方向（図中ｘ軸方向）に延びるパターンを有するマスクＭ２を形成する。マスクＭ２を用いて、ｎ＋型ソース膜７とＳｉＣ膜５とを選択的にエッチングする。その結果、マスクＭ２で覆われたｎ＋型ソース層７とＳｉＣ膜５の部分がエッチングされずに残り、ｎ＋型ソース半導体部のための半導体部が形成される。この半導体部を形成した後、マスクＭ２を除去する。
【００６０】
（ｐ＋型半導体領域形成工程）
図４（ｂ）を参照して、ｐ＋型半導体領域を形成する工程について説明する。所定形状のパターンを有するマスクＭ３を形成する。マスクＭ３によりＳｉＣ膜５上に規定された領域５ａ，５ｂ，５ｃにドーパントＡ２を選択的にイオン注入して、所定の深さを有するｐ＋型半導体領域８１，８２，８３を形成する。ｐ＋型半導体領域８１，８２，８３のドーパント濃度は、例えば、１×１０１８／ｃｍ３程度である。ｐ＋型半導体領域を形成した後、マスクＭ３を除去する。
【００６１】
（ｐ＋型半導体部形成工程）
図５（ａ）を参照して、ｐ＋型半導体部を形成する工程について説明する。所定形状のパターンを有するマスクＭ４を形成する。マスクＭ４によりＳｉＣ膜５上に規定された領域（例えば、領域５ａ〜５ｃを含む領域５ａ〜５ｅ）にドーパントＡ３を選択的にイオン注入して所定の深さを有するｐ＋型半導体層８４，８５を形成する。ｐ＋型半導体層８４，８５のドーパント濃度は、例えば、１×１０１８／ｃｍ３程度である。また、表面近傍の濃度は、１×１０１９〜１×１０２０／ｃｍ３程度である。ｐ＋型半導体層を形成した後、マスクＭ４を除去する。なお、ｐ＋型半導体層形成工程とｐ＋型半導体部形成工程を行う順序は可換である。
【００６２】
（熱酸化工程）
図５（ｂ）を参照して、縦型ＪＦＥＴ１ａを熱酸化する工程について説明する。縦型ＪＦＥＴ１ａに熱酸化処理を施す。熱酸化処理は、高温（例えば約１２００℃）でＳｉＣを酸化性雰囲気に晒すと、各半導体部中のシリコンが酸素と化学反応してシリコン酸化膜（ＳｉＯ２）が形成される。その結果、各半導体部の表面が酸化膜９により覆われる。
【００６３】
（開口部形成工程）
図６（ａ）を参照して、ソース電極及びゲート電極を形成するための開口部を形成する工程について説明する。フォトレジストのマスクを用いて、酸化膜９を選択的にエッチングして開口部９ａ，９ｂを形成する。開口部９ａ，９ｂでは、ソース半導体部７及びゲート半導体部８の表面部分がそれぞれ露出している。これらの露出部分がそれぞれソース電極及びゲート電極への導通部分となる。開口部を形成した後、レジストマスクを除去する。
【００６４】
（電極形成工程）
図６（ｂ）を参照して、電極を形成する工程について説明する。まず、縦型ＪＦＥＴ１ａの表面に、例えばニッケル（Ｎｉ）といったオーミックコンタクト電極用の金属膜を堆積する。次に、ソース電極用開口部９ａとゲート電極用開口部９ｂにのみＮｉを残す様に、フォトレジストのマスクを形成して、Ｎｉ金属膜をエッチングし、レジストを除去する。続いて、高温（例えば、Ｎｉの場合１０００℃程度）の窒素、アルゴン等の不活性ガス雰囲気中で熱処理することにより、オーミックコンタクトを形成する。オーミックコンタクト電極用の金属膜の材料としては、Ｎｉ、タングステン（Ｗ）、チタン（Ｔｉ）などであってもよく、これらに限定されない。
さらに、アルミニウム（Ａｌ）といった電極用金属膜を堆積する。所定の形状を有するフォトレジストのマスクを形成する。このマスクを用いて、電極用の金属膜を選択的にエッチングする。その結果、レジストパターンで覆われた電極用の金属膜の部分がエッチングされずに残り、ソース電極７ａ及びゲート電極８ａとなる。電極用金属膜の材料としては、アルミニウム合金や銅（Ｃｕ）、タングステン（Ｗ）であってもよく、これらに限定されない。電極を形成した後、レジストマスクを除去する。
【００６５】
以上説明した工程により、第１の実施形態に示された縦型ＪＦＥＴ１ａが完成した。縦型ＪＦＥＴ１ａの構造では、ｐ＋型埋込半導体部４及びｐ＋型ゲート半導体部８をｎ型ドリフト半導体部３上に配置できる。故に、チップサイズを大きくすることなく、ｎ型ドリフト半導体部３の厚さにより所望のドレイン耐圧を得ることができる。したがって、ソースとドレイン間の耐圧を向上できる。また、ｎ型チャネル半導体部５の下だけでなく、ｐ＋型埋込半導体部４の下に位置するｎ型ドリフト半導体部３にもキャリアが流れる。したがって、耐圧を維持しつつオン抵抗を下げることができる。つまり、本構造は高耐圧ＪＦＥＴに好適である。
【００６６】
縦型ＪＦＥＴ１ａは、ｐ＋型埋込半導体部４とｐ＋型ゲート半導体部８との間にｎ型チャネル半導体部５が設けられると共に、ｐ＋型ゲート半導体部８の凸部間にもｎ型チャネル半導体部５が設けられる。この構造によれば、ｎ型チャネル半導体部５の片側からチャネルを制御する場合に比べて、制御できるチャネルの幅が増す。ｐ＋型埋込半導体部４とｐ＋型ゲート半導体部８との間隔Ａが、ｐ＋型ゲート半導体部８の凸部間の間隔Ｂよりも広い場合には、間隔Ｂにより縦型ＪＦＥＴ１ａの閾値が決定される。反対に、ｐ＋型埋込半導体部４とｐ＋型ゲート半導体部８との間隔Ａが、ｐ＋型ゲート半導体部８の凸部間の間隔Ｂよりも狭い場合には、間隔Ａにより縦型ＪＦＥＴ１ａの閾値が決定される。
【００６７】
また、本実施形態では、ドレイン、ソース、ゲートの半導体部をＳｉＣにより形成した。ＳｉＣは、Ｓｉ（珪素）やＧａＡｓ（ガリウム砒素）といった半導体に比べて以下の点において優位である。すなわち、高融点且つバンドギャップ（禁制帯幅）が大きいので、素子の高温動作が容易になる。また、絶縁破壊電界が大きいので高耐圧化が可能となる。更には、熱伝導率が高いので大電流・低損失化が容易になるといった利点がある。
【００６８】
（第３の実施形態）
本実施形態は、縦型ＪＦＥＴ１ａのｐ＋型半導体層形成工程及びｐ＋型半導体部形成工程において、第２の実施形態と異なる製造方法に関する。すなわち、第２の実施形態では、イオン注入法によりゲート半導体部８を形成したが、本実施形態では、以下に示す工程を経てゲート半導体部８を形成する。なお、ｐ＋型半導体層形成工程及びｐ＋型半導体部形成工程以外の工程に関しては、その説明と図示は省略する。第２の実施形態と同様である各構成部分には同一の符合を付した。
【００６９】
（浅い凹部形成工程）
図７（ａ）を参照して、ｎ型半導体層５に浅い凹部を形成する工程について説明する。浅い凹部形成工程は、第２の実施形態のソース半導体部形成工程に引き続いて行われる。所定形状のパターンを有するフォトレジストマスクＭ５を形成する。マスクＭ５を用いて、ｎ型半導体層５を選択的にエッチングする。エッチングの深さＤ５は、ｐ＋型埋込半導体部４に達する程度である。その結果、レジストパターンで覆われたｎ型半導体層５の部分がエッチングされずに残り、浅い凹部が形成される。浅い凹部を形成した後、マスクＭ５を除去する。
【００７０】
（深い凹部形成工程）
図７（ｂ）を参照して、ｎ型半導体層５に深い凹部を形成する工程について説明する。所定形状のパターンを有するフォトレジストマスクＭ６を形成する。マスクＭ６を用いて、ｎ型半導体層５を選択的にエッチングする。エッチングの深さＤ６は、ｐ＋型埋込半導体部４に達する程度である。その結果、レジストパターンで覆われたｎ型半導体層５の部分がエッチングされずに残り、所定の軸方向（図中ｙ軸方向）に延びるストライプ状の深い凹部が形成される。深い凹部を形成した後、マスクＭ６を除去する。
【００７１】
（ゲート半導体部形成工程）
図８を参照して、ゲート半導体部を形成する工程について説明する。ｎ型ドリフト半導体層３、ｐ＋型埋込半導体層４、及びｎ型半導体層５の表面上にポリシリコンを堆積して、浅い凹部と深い凹部内にポリシリコン半導体部８を形成する。ポリシリコン膜は、化学気相成長法を用いて、例えば、ＳｉＨ４（シラン）を熱分解することにより成長する。ポリシリコン半導体部８の導電型は、ドレイン半導体部２と逆導電型である。また、ポリシリコン半導体部８のドーパント濃度は、ｎ型半導体層５のドーパント濃度よりも高い。ゲート半導体部形成工程に引き続いて、熱酸化工程以降の工程が行われる。第３の実施形態に示した製造方法によれば、チャネル半導体部とゲート半導体部とをヘテロ接合で形成することができる。
【００７２】
（第４の実施形態）
次に、図９を参照して、第１の実施形態の変形である第４の実施形態について説明する。第４の実施形態における縦型ＪＦＥＴに関して、第１の実施形態において説明した縦型ＪＦＥＴ１ａの構成と同様である各構成要素には、同一の符合を付した。以下、第１の実施形態とは異なるチャネル半導体部の構成について説明する。
【００７３】
図９は、第４の実施形態における縦型ＪＦＥＴ１ｂの斜視図である。第４の実施形態と第１の実施形態とは、ｐ＋型ゲート半導体部の構造が異なる。すなわち、第４の実施形態では、複数のｐ＋型ゲート半導体部８１，８２，８３が、第３及び第４の領域３ｃ，３ｄ及びチャネル半導体部５上に設けられている。ｐ＋型ゲート半導体部８１，８２，８３は、第３の領域３ｃから第４の領域３ｄに向かう方向（図中ｙ軸方向）に延びる。ｐ＋型ゲート半導体部８１，８２，８３の間にはｎ型チャネル半導体部５が設けられている。ゲート半導体部８１，８２，８３の導電型はチャネル半導体部５の導電型と反対であるので、ゲート半導体部８１，８２，８３とチャネル半導体部５との界面にはｐｎ接合が形成される。このため、ｎ型チャネル半導体部５を流れるドレイン電流は、ｐ＋型ゲート半導体部８１，８２，８３によって制御される。ゲート半導体部８１，８２，８３のｐ型ドーパント濃度は、チャネル半導体部５のｎ型ドーパント濃度よりも高い。好適な実施例では、ｐ＋型ゲート半導体部８１，８２，８３は、ドーパントが添加されたＳｉＣにより形成されている。ｐ＋型ゲート半導体部８１，８２，８３の表面上にはゲート電極８ａが設けられている。ゲート電極８ａは金属で形成されている。ｐ＋型ゲート半導体部８１，８２，８３上にはシリコン酸化膜といった絶縁膜９が設けられており、ｐ＋型ゲート半導体部８１，８２，８３は絶縁膜９の開口部を介してゲート電極８ａと接続されている。
【００７４】
第４の実施形態における縦型ＪＦＥＴ１ｂによれば、ゲート半導体部によって制御できるチャネル領域を増やすことができる。故に、縦型ＪＦＥＴ１ｂのオン抵抗をより小さくできる。
【００７５】
ｐ＋型ゲート半導体部８１，８２，８３は、ポリシリコンにより形成されるものであってもよい。この場合の製造方法は、第３の実施形態において、エッチングにより形成される凹部の形状を変更することにより、ほぼ同様にできる。
【００７６】
（第５の実施形態）
第１の実施形態において説明した縦型ＪＦＥＴ１ａは、図１０に示すような変形態様をとることも可能である。図１０は、第５の実施形態における縦型ＪＦＥＴ１ｃの斜視図である。すなわち、第５の実施形態における縦型ＪＦＥＴ１ｃは、第５の領域３ｅ及びｐ＋型埋込半導体部４上にｐ＋型半導体部６を備える。
【００７７】
第４の実施形態において説明した縦型ＪＦＥＴ１ｂは、図１１に示すような変形態様をとることも可能である。図１１は、第６の実施形態における縦型ＪＦＥＴ１ｄの斜視図である。すなわち、更に別の実施形態における縦型ＪＦＥＴ１ｄは、第５の領域３ｅ及びｐ＋型埋込半導体部４上にｐ＋型半導体部６を備える。
【００７８】
縦型ＪＦＥＴ１ｃ，１ｄでは、ｎ型ドリフト半導体部３は、その表面に、ｙ軸方向に順に配置された第１〜第５の領域３ｅ，３ａ，３ｂ，３ｃ，３ｄを有する。ｐ＋型半導体部６は、第５の領域３ｅ及びｐ＋型埋込半導体部４上に設けられている。ｐ＋型半導体部６は、ｎ型チャネル半導体部５に沿って（図中ｚ軸方向）に延びる。半導体部６の導電型は、チャネル半導体部５の導電型と反対である。半導体部６のｐ型ドーパント濃度は、チャネル半導体部５のｎ型ドーパント濃度よりも高い。好適な実施例では、ｐ＋型半導体部６は、ドーパントが添加されたＳｉＣにより形成されている。
【００７９】
第５の実施形態における縦型ＪＦＥＴ１ｃ，１ｄによれば、ｐ＋型埋込半導体部４は、ｐ＋型半導体部６を介して電極６ａと電気的に接続される。電極６ａをゲート電極として使用すると、Ｐ＋型半導体部とＰ＋型埋込半導体部との間にもチャネル半導体部を形成することになる。したがって、電流を多く流すことが可能となり、損失は小さくなる。
【００８０】
なお、本実施形態における縦型ＪＦＥＴ１ｃ，１ｄにおいて、電極６ａに代えてソース電極７ａにｐ＋型半導体部６を接続することにより、ｐ＋型埋込半導体部４とソース半導体部７とを同一のソース電極７ａに電気的に接続する構造としてもよい。これにより、ｐ＋型埋込半導体部４はソース半導体部７と同電位となる。このとき、Ｐ＋型埋込半導体部とドレイン半導体部間で形成される容量は、ゲート・ドレイン間容量からゲート・ソース間容量に変わり、高周波動作が可能となる。
【００８１】
（第６の実施形態）
次に、図１２（ａ）〜図１２（ｃ）を参照して、第２の実施形態の変形である第６の実施形態について説明する。第６の実施形態における縦型ＪＦＥＴの製造方法に関して、第２の実施形態において説明した縦型ＪＦＥＴ１ａの製造方法と同様である各構成要素には、同一の符合を付した。以下、第２の実施形態と異なるｐ＋型半導体膜形成工程以降の工程について説明する。
【００８２】
（ｐ＋型半導体膜形成工程）
図１２（ａ）を参照して、ｐ＋型半導体膜を形成する工程について説明する。ｐ＋型半導体膜形成工程は、チャネル半導体膜形成工程に引き続いて行われる。所定形状のパターンを有するマスクＭ７を形成する。マスクＭ７を用いて、ＳｉＣ膜５１上に形成された領域５１ａにドーパントＡ４を選択的にイオン注入してｐ＋型半導体層６１を形成する。ＳｉＣ膜５１の厚さＴ４は、イオン注入によってｐ＋型ゲート半導体部４に達するｐ＋型半導体層６１を形成できる程度の厚さである。ｐ＋型半導体層６１のドーパント濃度は、ｐ＋型ゲート半導体部４と同程度である。ｐ＋型半導体層６１を形成した後、マスクＭ７を除去する。チャネル半導体膜形成工程とｐ＋型半導体膜形成工程とは、チャネル半導体膜とｐ＋型半導体膜とが所定の厚さになるまで繰り返し行われる。
【００８３】
（ソース半導体膜形成工程）
図１２（ｂ）に示す様に、ｎ型半導体層５とｐ＋型半導体層６上に、エピタキシャル成長法により、ｎ＋型ソース層のためのＳｉＣ膜７を形成する。ＳｉＣ膜７の導電型は、ｎ＋型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜７のドーパント濃度は、ＳｉＣ膜５のドーパント濃度よりも高い。
【００８４】
（ｐ＋型半導体部形成工程）
図１２（ｃ）を参照して、ｐ＋型半導体部を形成する工程について説明する。所定形状のパターンを有するマスクＭ８を形成する。マスクＭ８を用いて、ＳｉＣ膜７上に形成された領域７ａにドーパントＡ５を選択的にイオン注入してｐ＋型半導体部６を形成する。ｐ＋型半導体部６を形成した後、マスクＭ８を除去する。ｐ＋型半導体部形成工程に引き続いて、ソース半導体部形成工程が行われる。以上、第２の実施形態と異なるｐ＋型半導体膜形成工程以降の工程について説明した。他の工程に関しては、第２の実施形態と同様であるが、これに限定されるものではない。
【００８５】
（第７の実施形態）
第５の実施形態において説明した縦型ＪＦＥＴ１ａは、図１３に示すような変形態様をとることも可能である。図１３は、第７の実施形態における縦型ＪＦＥＴ１ｅの斜視図である。すなわち、第５の実施形態では、ｎ型チャネル半導体部５は、第１の領域３ａ上でｎ＋型ソース半導体部７と接触する構成とした。これに対して、第７の実施形態では、縦型ＪＦＥＴ１ｅはｎ型チャネル半導体部５とｎ＋型ソース半導体部７との間にｎ−型半導体部１０を更に備える。本実施形態は、ｐ＋型ゲート半導体部４とｎ−型半導体部１０との間隔が、ｐ＋型ゲート半導体部８の凸部の間隔よりも小さい形態に特に好適である。
【００８６】
ｎ−型半導体部１０は、第１及び第２の領域３ａ，３ｂ，３ｃ，３ｄ及びｎ型チャネル半導体部５上に設けられている。半導体部１０の導電型はチャネル半導体部５の導電型と同一である。半導体部１０のｎ型ドーパント濃度は、チャネル半導体部５のｎ型ドーパント濃度より低い。ｎ−型半導体部１０のドーパント濃度は、例えば、１×１０１６／ｃｍ３程度である。好適な実施例では、ｎ−型半導体部１０は、ドーパントが添加されたＳｉＣ（炭化珪素）により形成されている。
【００８７】
本構造によれば、ｎ型チャネル半導体部５はエッチングされないので、チャネル半導体部の厚さがエッチング工程によるばらつきの影響を受けない。したがって、縦型ＪＦＥＴ１ｅの電気的特性の個体差を小さくできる。
【００８８】
なお、本実施形態における縦型ＪＦＥＴ１ｅにおいて、電極６ａに代えてソース電極７ａにｐ＋型半導体部６を接続することにより、ｐ＋型埋込半導体部４とソース半導体部７とを同一のソース電極７ａに電気的に接続する構造としてもよい。これにより、ｐ＋型埋込半導体部４はソース半導体部７と同電位となり、Ｐ＋型埋込半導体部とドレイン半導体部との間で形成される容量が、ゲート・ドレイン間容量からゲート・ソース間容量に変わり、高周波動作が可能となる。
【００８９】
（第８の実施形態）
次に、図１４（ａ）を参照して、第１の実施形態の変形である第８の実施形態について説明する。第８の実施形態における縦型ＪＦＥＴに関して、第１の実施形態において説明した縦型ＪＦＥＴ１ｆの構成と同様である各構成要素には、同一の符合を付した。以下、第１の実施形態とは異なるチャネル半導体部の構成について説明する。
【００９０】
図１４（ａ）は、第８の実施形態における縦型ＪＦＥＴ１ｆの斜視図である。第１の実施形態と第８の実施形態とは、チャネル半導体部の構造が異なる。図１４（ａ）に示す様に、縦型ＪＦＥＴ１ｆは、ｎ＋型ドレイン半導体部２と、ｎ型ドリフト半導体部３と、ｐ＋型ゲート半導体部４と、ｎ型チャネル半導体部５と、ｎ＋型ソース半導体部７、ｐ＋型ゲート半導体部８１，８２，８３と、ｐ＋型接続半導体部１１とを有する。
【００９１】
ｎ型チャネル半導体部５は、ｎ型チャネル半導体領域５１，５２，５３を有する。ｎ型チャネル半導体領域５１は、ｎ型ドリフト半導体部３の第２〜第４の領域３ｂ，３ｃ，３ｄ及びｐ＋型ゲート半導体部４上に設けられている。ｎ型チャネル半導体領域５１は、ｐ＋型ゲート半導体部４とｐ＋型ゲート半導体部８１との間、ｐ＋型ゲート半導体部８１，８２の間、及びｐ＋型ゲート半導体部８２，８３の間に設けられている。ｎ型チャネル半導体領域５２は、ｎ型ドリフト半導体部３の第５の領域３ｅ上に設けられ、第５の領域３ｅにおいてｎ型ドリフト半導体部３と接続されている。ｎ型チャネル半導体領域５３は、ｎ型ドリフト半導体部３の第１の領域３ａ上に設けられている。ｎ型チャネル半導体領域５３は、ｎ型チャネル半導体領域５１を介してｎ型チャネル半導体領域５２と接続されている。
【００９２】
ｎ型チャネル半導体部５のドーパント濃度は、ｎ＋型ドレイン半導体部２のドーパント濃度よりも低い。好適な実施例では、ｎ型チャネル半導体部５は、ドーパントが添加されたＳｉＣにより形成されている。
【００９３】
ｐ＋型ゲート半導体部８１，８２，８３は、第２〜第４の領域３ｂ〜３ｄ上に設けられている。ｐ＋型ゲート半導体部８１，８２，８３の間には、ｎ型チャネル半導体領域５１が設けられている。ゲート半導体部８１，８２，８３及びゲート半導体部４の導電型はチャネル半導体領域５１の導電型と反対であるので、ゲート半導体部８１，８２，８３，４とチャネル半導体領域５１との界面にはｐｎ接合が形成される。ｎ型チャネル半導体領域５１を流れるドレイン電流は、ｐ＋型ゲート半導体部８１，８２，８３，４によって制御される。ゲート半導体部８１，８２，８３，４のｐ型ドーパント濃度は、チャネル半導体領域５１のｎ型ドーパント濃度よりも高い。好適な実施例では、ｐ＋型ゲート半導体部８１，８２，８３，４は、ドーパントが添加されたＳｉＣにより形成されている。ｐ＋型ゲート半導体部８３の表面上には、ゲート電極８ａが設けられている。ゲート電極８ａは金属で形成されている。ｐ＋型ゲート半導体部８３上にはシリコン酸化膜といった絶縁膜９が設けられており、ｐ＋型ゲート半導体部８３は絶縁膜９の開口部を介してゲート電極８ａと接続されている。
【００９４】
ｐ＋型接続半導体部１１は、図１４（ｂ）に示す様に、第３の領域３ｃ上に設けられている。接続半導体部１１の導電型はゲート半導体部４の導電型と同一である。ｐ＋型接続半導体部１１は、縦方向（図中ｚ軸方向）に延び、ｐ＋型ゲート半導体部４とｐ＋型ゲート半導体部８１，８２，８３とを接続する。接続半導体部１１のｐ型ドーパント濃度は、チャネル半導体領域５１のｎ型ドーパント濃度よりも高い。好適な実施例では、ｐ＋型接続半導体部１１は、ドーパントが添加されたＳｉＣにより形成されている。矢印ｅは、ソース半導体部７からドレイン半導体部２に流れる電流の経路を示す。
【００９５】
（第９の実施形態）
次に、図１５（ａ）及び図１５（ｂ）、図１６（ａ）及び図１６（ｂ）、図１７（ａ）及び図１７（ｂ）、図１８（ａ）及び図１８（ｂ）、図１９（ａ）及び図１９（ｂ）を参照して、第２の実施形態の変形である第９の実施形態について説明する。第９の実施形態における縦型ＪＦＥＴの製造方法に関して、第２の実施形態において説明した縦型ＪＦＥＴ１ａの製造方法と同様である各構成要素には、同一の符合を付した。以下、第２の実施形態と異なるチャネル半導体膜形成工程以降の工程について説明する。
【００９６】
（ｐ＋型半導体層形成工程）
図１５（ａ）を参照して、ｐ＋型半導体層を形成する工程について説明する。ｐ＋型半導体層形成工程は、チャネル半導体膜形成工程に引き続いて行われる。所定の方向（図中ｘ軸方向）に延びるパターンを有するマスクＭ９を形成する。マスクＭ９により、ＳｉＣ膜５１上に規定される領域５１ａにドーパントＡ６を選択的にイオン注入してｐ＋型半導体層８１を形成する。イオン注入の深さＤ７は、当該縦型ＪＦＥＴの閾値に応じて決定される。ｐ＋型半導体層を形成した後、マスクＭ９を除去する。
【００９７】
（ｐ＋型接続半導体層形成工程）
図１５（ｂ）を参照して、ｐ＋型接続半導体層を形成する工程について説明する。所定形状のパターンを有するマスクＭ１０を形成する。マスクＭ１０により、ＳｉＣ膜５１上に規定される領域５１ｂにドーパントＡ７を選択的にイオン注入してｐ＋型接続半導体層１１１を形成する。イオン注入の深さは、ｐ＋型ゲート半導体部４に到達する程度に深い。ｐ＋型接続半導体層１１１のドーパント濃度は、ｐ＋型ゲート半導体部４と同程度である。ｐ＋型半導体層を形成した後、マスクＭ１０を除去する。
【００９８】
（ｐ＋型ゲート半導体部形成工程）
図１６（ａ）及び図１６（ｂ）を参照して、ｐ＋型ゲート半導体部を形成する工程について説明する。該工程では、チャネル半導体膜形成工程とｐ＋型半導体層形成工程とｐ＋型接続半導体層形成工程とを繰り返し、ｐ＋型半導体層とｐ＋型接続半導体層とを有する半導体層をｎ型ドリフト半導体部３上に堆積して積層型チャネル部を形成する。その結果、所定の厚さＴ５（図中ｚ軸方向）を有する半導体層５が形成される。
【００９９】
（チャネル半導体膜形成工程）
図１７（ａ）を参照して、ｎ型チャネル半導体膜を形成する工程について説明する。図１７（ａ）に示す様に、ＳｉＣ膜５上にＳｉＣ膜５４をエピタキシャル成長法により形成する。ＳｉＣ膜５４の導電型は、ｎ＋型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜５４のドーパント濃度は、ドレイン半導体部２のドーパント濃度よりも低い。このＳｉＣ膜５４は、ｎ型チャネル半導体部となる。
【０１００】
（ソース半導体膜形成工程）
図１７（ｂ）に示す様に、ＳｉＣ膜５４の表面に、エピタキシャル成長法により、ｎ＋型ソース層のためのＳｉＣ膜７を形成する。ＳｉＣ膜７の導電型は、ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜７のドーパント濃度は、ＳｉＣ膜５４のドーパント濃度よりも高い。
【０１０１】
（ソース半導体部形成工程）
図１８（ａ）を参照して、ソース半導体部を形成する工程について説明する。所定の軸方向（図中ｘ軸方向）に延びるパターンを有するマスクＭ１１を形成する。マスクＭ１１を用いて、ｎ＋型ソース層７とＳｉＣ膜５４とを選択的にエッチングする。その結果、レジストパターンで覆われたｎ＋型ソース層７とＳｉＣ膜５４の部分５４ａがエッチングされずに残り、ｎ＋型ソース半導体部７が形成される。ソース半導体部を形成した後、マスクＭ１１を除去する。
【０１０２】
（熱酸化工程）
図１８（ｂ）を参照して、縦型ＪＦＥＴ１ｆを熱酸化する工程について説明する。縦型ＪＦＥＴ１ｆに熱酸化処理を施す。熱酸化処理は、高温（例えば約１２００℃）でＳｉＣを酸化性雰囲気に晒すと、各半導体部中のシリコンが酸素と化学反応してシリコン酸化膜（ＳｉＯ２）が形成される。その結果、各半導体部の表面が酸化膜９により覆われる。
【０１０３】
（開口部形成工程）
図１９（ａ）を参照して、ソース電極及びゲート電極を形成するための開口部を形成する工程について説明する。フォトレジストのマスクを用いて、酸化膜９を選択的にエッチングして開口部９ａ，９ｂを形成する。開口部９ａ，９ｂでは、ソース半導体部７及びゲート半導体部８の表面部分が露出している。露出部分がソース電極及びゲート電極への導通部分となる。開口部を形成した後、レジストマスクを除去する。
【０１０４】
（電極形成工程）
図１９（ｂ）を参照して、電極を形成する工程について説明する。まず、縦型ＪＦＥＴ１ｆの表面に、例えばニッケル（Ｎｉ）といったオーミックコンタクト電極用の金属膜を堆積する。次に、ソース電極用開口部９ａとゲート電極用開口部９ｂにのみＮｉを残す様に、フォトレジストのマスクを形成して、Ｎｉ金属膜をエッチングし、レジストを除去する。続いて、高温（例えば、Ｎｉの場合１０００℃程度）の窒素、アルゴン等の不活性ガス雰囲気中で熱処理することにより、オーミックコンタクトを形成する。オーミックコンタクト電極用の金属膜の材料としては、Ｎｉ、タングステン（Ｗ）、チタン（Ｔｉ）などであってもよく、これらに限定されない。
さらに、アルミニウム（Ａｌ）といった電極用金属膜を堆積する。所定の形状を有するフォトレジストのマスクを形成する。このマスクを用いて、電極用の金属膜を選択的にエッチングする。その結果、レジストパターンで覆われた電極用の金属膜の部分がエッチングされずに残り、ソース電極７ａ及びゲート電極８ａとなる。電極用金属膜の材料としては、アルミニウム合金や銅（Ｃｕ）、タングステン（Ｗ）であってもよく、これらに限定されない。電極を形成した後、レジストマスクを除去する。
【０１０５】
以上説明した工程により、第１の実施形態に示された縦型ＪＦＥＴ１ｆが完成した。縦型ＪＦＥＴ１ｆの構造では、ｐ＋型ゲート半導体部８１，８２，８３は、ｐ＋型接続半導体部１１を介してｐ＋型ゲート半導体部４に接続される。これにより、ｐ＋型接続半導体部１１とｐ＋型ゲート半導体部８１，８２，８３とを共にゲートとして使用できる。また、埋め込まれたゲート半導体部にゲート電極８ａを接続できる。故に、ｐ＋型ゲート半導体部４，８１，８２，８３との間にチャネル領域が形成される。したがって、ゲート半導体部が制御できるチャネル領域を増やすことができ、オン抵抗を低くできる。
【０１０６】
（第１０の実施形態）
第８の実施形態において説明した縦型ＪＦＥＴ１ｆは、図２０（ａ）に示すような変形態様をとることも可能である。図２０（ａ）は、第１０の実施形態における縦型ＪＦＥＴ１ｇの斜視図である。すなわち、第１０の実施形態における縦型ＪＦＥＴ１ｇは、第６の領域３ｆ及びｐ＋型埋込半導体部４上にｐ＋型半導体部６を備える点において縦型ＪＦＥＴ１ｆと異なる。
【０１０７】
縦型ＪＦＥＴ１ｇでは、ｎ型ドリフト半導体部３は、その表面に、ｙ軸方向に順に配置された第１〜第６の領域３ｆ，３ａ，３ｂ，３ｃ，３ｄ，３ｅを有する。ｐ＋型半導体部６は、第６の領域３ｆ及びｐ＋型埋込半導体部４上に設けられている。ｐ＋型半導体部６は、ｎ＋型ソース半導体部７に沿って（図中ｘ軸方向）に延びる。ｐ＋型半導体部６の導電型は、ｎ型チャネル半導体部５の導電型と反対である。半導体部６のｐ型ドーパント濃度は、チャネル半導体部５のｎ型ドーパント濃度よりも高い。好適な実施例では、ｐ＋型半導体部６は、ドーパントが添加されたＳｉＣにより形成されている。
【０１０８】
第１０の実施形態における縦型ＪＦＥＴ１ｇによれば、ｐ＋型埋込半導体部４は、ｐ＋型半導体部６を介して電極６ａと電気的に接続される。電極６ａをゲート電極として使用することも可能であり、ｐ＋型ゲート半導体部８１とｐ＋型埋込半導体部４との間のチャネル半導体部には、接続半導体部１１が存在しない分だけ、電流経路が大きく、オン抵抗を小さくできる。
【０１０９】
なお、本実施形態における縦型ＪＦＥＴ１ｇにおいて、電極６ａに代えてソース電極７ａにｐ＋型半導体部６を接続することにより、ｐ＋型埋込半導体部４とソース半導体部７とを同一のソース電極７ａに電気的に接続する構造としてもよい。これにより、ｐ＋型埋込半導体部４はソース半導体部７と同電位となり、Ｐ＋型埋込半導体部とドレイン半導体部間の容量が、ゲート・ドレイン間容量からゲート・ソース間容量に変わるため、高周波動作が可能となる。
【０１１０】
（第１１の実施形態）
次に、図２１（ａ）及び図２１（ｂ）を参照して、第９の実施形態の変形である第１１の実施形態について説明する。第１１の実施形態における縦型ＪＦＥＴの製造方法に関して、第９の実施形態において説明した縦型ＪＦＥＴ１ｆの製造方法と同様である各構成要素には、同一の符合を付した。以下、第９の実施形態と異なるｐ＋型半導体部形成工程について説明する。
【０１１１】
（第２のｐ＋型半導体層形成工程）
図２１（ａ）を参照して、ｐ＋型半導体層を形成する工程について説明する。第２のｐ＋型半導体層形成工程は、ｐ＋型半導体層形成工程に引き続いて行われる。　所定形状のパターンを有するマスクＭ１２を形成する。マスクＭ１２により、ＳｉＣ膜５１上に規定された領域５１ｃにドーパントＡ８を選択的にイオン注入してｐ＋型半導体層６１を形成する。イオン注入の深さは、ｐ＋型埋込半導体部４に到達する程度に深い。ｐ＋型半導体層６１のドーパント濃度は、ｐ＋型埋込半導体部４と同程度である。ｐ＋型半導体層を形成した後、マスクＭ１２を除去する。
【０１１２】
（ｐ＋型接続半導体層形成工程）
図２１（ｂ）を参照して、ｐ＋型接続半導体層を形成する工程について説明する。ｐ＋型接続半導体層の形成に先立って、ｎ型半導体膜５２、ｐ＋型半導体部８２、及びｐ＋型半導体部６２を形成する。所定形状のパターンを有するマスクＭ１３を形成する。マスクＭ１３によりｎ型半導体膜５２上に形成された領域５２ａにドーパントＡ９を選択的にイオン注入してｐ＋型接続半導体部層１１１を形成する。イオン注入の深さは、ｐ＋型ゲート半導体部８１に到達する程度に深い。ｐ＋型接続半導体層１１１のドーパント濃度は、ｐ＋型半導体層６１と同程度である。ｐ＋型接続半導体層１１１を形成した後、マスクＭ１３を除去する。
【０１１３】
ｐ＋型接続半導体層形成工程に引き続いて、チャネル半導体膜形成工程工程が行われる。チャネル半導体膜形成工程、ｐ＋型半導体層形成工程、第２のｐ＋型半導体層形成工程、及びｐ＋型接続半導体層形成工程を繰り返して、積層チャネル部をｎ型ドリフト半導体部３上に形成する。以上、第９の実施形態と異なる第２のｐ＋型半導体層形成工程以降の工程について説明した。他の工程に関しては、第９の実施形態と同様であるが、これに限定されるものではない。
【０１１４】
（第１２の実施形態）
次に、図２２（ａ）及び図２２（ｂ）を参照して、第１の実施形態の変形態様である第１２の実施形態について説明する。第１２の実施形態における縦型ＪＦＥＴに関して、第１の実施形態において説明した縦型ＪＦＥＴ１ａの構成と同様である各構成要素には、同一の符合を付した。以下、第１の実施形態との差異について説明する。
【０１１５】
図２２（ａ）は、第１２の実施形態における縦型ＪＦＥＴ１ｈの斜視図である。第１２の実施形態と第１の実施形態とは、チャネル半導体部の構造が異なる。すなわち、第１２の実施形態では、チャネル半導体部はパルスドープ構造を有する。
【０１１６】
図２２（ｂ）に示す様に、パルスドープ半導体部１２は、ｎ−型ＳｉＣ層１２１〜１２４とｎ＋型ＳｉＣ層１２５〜１２７とが交互に配置されて構成されている。また、ＳｉＣ層１２１〜１２４のｎ型ドーパント濃度は、ＳｉＣ層１２５〜１２７のｎ型ドーパント濃度よりも低い。ｎ−型ＳｉＣ層１２１〜１２４のドーパント濃度は、例えば、１×１０１６／ｃｍ３程度である。ｎ−型ＳｉＣ層１２１〜１２４の厚さＴ６は、例えば、１０ｎｍ前後である。ｎ＋型ＳｉＣ層１２５〜１２７のドーパント濃度は、１×１０１７／ｃｍ３〜１×１０１８／ｃｍ３である。ｎ＋型ＳｉＣ層１２５〜１２７の厚さＴ７は、例えば、１０ｎｍ前後である。この様な構造により、キャリアは、高濃度層よりもキャリア移動度が大きい低濃度層を移動するので、チャネル領域を流れる電流が増加する。その結果、オン抵抗を低減できる。
【０１１７】
パルスドープ構造は、図２３（ａ）に示すように、第８の実施形態において説明した縦型ＪＦＥＴ１ｆのチャネル半導体部にも適用可能である。また、パルスドープ構造は、図２３（ｂ）に示すように、第１０の実施形態において説明した縦型ＪＦＥＴ１ｇのチャネル半導体部にも適用可能である。
【０１１８】
なお、本実施形態における縦型ＪＦＥＴ１ｈ、１ｋにおいても、電極６ａに代えてソース電極７ａにｐ＋型半導体部６を接続することにより、ｐ＋型埋込半導体部４とソース半導体部７とを同一のソース電極７ａに電気的に接続する構造としてもよい。これにより、ｐ＋型埋込半導体部４はソース半導体部７と同電位となり、Ｐ＋型埋込半導体部とドレイン半導体部に形成される容量が、ゲート・ドレイン間容量からソース・ドレイン間容量に変わるため、高周波動作が可能となる。
【０１１９】
（第１３の実施形態）
次に、図２４を参照して、第１の実施形態の変形態様である第１３の実施形態について説明する。第１３の実施形態における縦型ＪＦＥＴに関して、第１の実施形態において説明した縦型ＪＦＥＴ１ａの構成と同様である各構成要素には、同一の符合を付した。以下、第１の実施形態との差異について説明する。
【０１２０】
図２４は、第１３の実施形態における縦型ＪＦＥＴ１ｎの斜視図である。第１３の実施形態と第１の実施形態とは、ゲート半導体部の構造が異なる。すなわち、第１３の実施形態では、縦型ＪＦＥＴ１ｎは、ゲート半導体部４中にｐ＋型半導体部１３を有する。ｐ＋型半導体部１３は、埋込半導体部４と、チャネル半導体部５及びｐ＋型半導体部６との間に形成されている。ｐ＋型半導体部１３は、ドーパントとしてＡｌ（アルミニウム）が添加されたＳｉＣにより形成されている。ゲート半導体部４は、ドーパントとしてＢ（ボロン）が添加されたＳｉＣにより形成されている。Ｂの飛程はＡｌの飛程に比べて大きいので、ゲート半導体部４はｐ＋型半導体部１３とドリフト半導体部３との間に形成される。ゲート半導体部４のドーパント濃度はｐ＋型半導体部１３のドーパント濃度に比べて小さい。この構造によれば、ゲート半導体部４にも空乏層が延びるので、ゲート半導体部とドリフト半導体部との間の電位勾配を緩やかにでき、電界の集中が緩和される。その結果、縦型ＪＦＥＴの耐圧性が向上する。
【０１２１】
本構造は、図２５（ａ）に示すように、第８の実施形態において説明した縦型ＪＦＥＴ１ｆのゲート半導体部にも適用可能である。また、パルスドープ構造は、図２５（ｂ）に示すように、第１０の実施形態において説明した縦型ＪＦＥＴ１ｇのゲート半導体部にも適用可能である。
【０１２２】
この構造によれば、ゲート半導体部４のドーパント濃度をｐ＋型半導体部１３のドーパント濃度に比べて小さくできる。これにより、ゲート半導体部４にも空乏層が延びるので、ゲート半導体部とドリフト半導体部との間の電位勾配を緩やかにでき、電界の集中が緩和される。その結果、縦型ＪＦＥＴの耐圧性が向上する。
【０１２３】
なお、本実施形態における縦型ＪＦＥＴ１ｎ、１ｐにおいても、電極６ａに代えてソース電極７ａにｐ＋型半導体部６を接続することにより、ｐ＋型埋込半導体部４とソース半導体部７とを同一のソース電極７ａに電気的に接続する構造としてもよい。これにより、ｐ＋型埋込半導体部４はソース半導体部７と同電位となり、Ｐ＋型埋込半導体部とドレイン半導体部との間に形成される容量が、ゲート・ドレイン間容量からソース・ドレイン間容量に変わるため、高周波動作が可能となる。
【０１２４】
（第１４の実施形態）
次に、図２６を参照して、第１の実施形態の変形態様である第１４の実施形態について説明する。第１４の実施形態における縦型ＪＦＥＴに関して、第１の実施形態において説明した縦型ＪＦＥＴ１ａの構成と同様である各構成要素には、同一の符合を付した。以下、第１の実施形態と異なるドリフト半導体部の構造について説明する。
【０１２５】
図２６は、第１４の実施形態における縦型ＪＦＥＴ１ｒの断面図である。第１４の実施形態は、第１の実施形態とドリフト半導体部の構造において異なる。すなわち、第１の実施形態では、ドリフト半導体部はｎ＋型ドレイン半導体部２の導電型と同一の導電型の構成としたけれども、第１４の実施形態では、ドリフト半導体部は導電型の異なる半導体領域から構成される超接合（ＳＪ：Ｓｕｐｅｒ　Ｊｕｎｃｔｉｏｎ）構造を有する。
【０１２６】
図２６を参照すると、ドリフト半導体部は、ｎ＋型ドレイン半導体部２の主面上に設けられている。ドリフト半導体部は、ｎ＋型ドレイン半導体部２の主面に交差する基準面に沿って延びるｐ型半導体領域３１，３３及びｎ型半導体領域３２を有する。ｐ型半導体領域３１，３３は、ｎ型半導体領域３２を挟むように配列されている。ｐ型半導体領域とｎ型半導体領域との接合は、ｐ＋型ゲート半導体部４１，４２とｎ＋型ドレイン半導体部２との間に位置する。
【０１２７】
ｐ型半導体領域３１，３３は、ｐ＋型ゲート半導体部４１，４２とｎ＋型ドレイン半導体部２との間に位置し、ｐ＋型ゲート半導体部４１，４２に沿って（図中ｘ軸方向）延びている。
【０１２８】
ｎ型半導体領域３２は、ｐ＋型ゲート半導体部４１とｐ＋型ゲート半導体部４２との間のｎ型チャネル半導体部５と、ｎ＋型ドレイン半導体部２との間に位置し、ｐ＋型ゲート半導体部４１，４２に沿って（図中ｘ軸方向）延びている。ｎ型半導体領域３２は、ドレイン半導体部２の導電型と同一の導電型を有する。
【０１２９】
図２７は、超接合構造を有する別の形態を示す縦型ＪＦＥＴｓの断面図である。図２７に示すように、超接合構造は、第８の実施形態において説明した縦型ＪＦＥＴ１ｆのドリフト半導体部にも適用可能である。また、図２８は、超接合構造を有する更に別の形態を示す縦型ＪＦＥＴｔの断面図である。図２８に示すように、超接合構造は、第１０の実施形態において説明した縦型ＪＦＥＴ１ｇのドリフト半導体部にも適用可能である。超接合構造は、その他の実施形態において説明した縦型ＪＦＥＴにも適用できる。
【０１３０】
本実施形態における縦型ＪＦＥＴ１ｒ，１ｓ，１ｔによれば、ドリフト半導体部は、導電型の異なる複数の半導体領域により構成されている。この様な構造を有するドリフト半導体部は、ドレイン電圧が高いときに、ドリフト半導体部の全体が十分に空乏化される。したがって、ドリフト半導体部における電界の最大値が低くなる。故に、ドリフト半導体部の厚さを薄くできる。このため、オン抵抗が小さくなる。
【０１３１】
ｐ型半導体領域３１，３３とｎ型半導体領域３２のドーパント濃度は、ほぼ同一であることが好ましい。５００Ｖ耐圧を想定した場合における好適な実施例では、ｐ型半導体領域３１，３３及びｎ型半導体領域３２のドーパント濃度は、約２．７×１０１７ｃｍ−３である。また、５００Ｖ耐圧を想定した場合における好適な実施例では、ｐ型半導体領域３１，３３及びｎ型半導体領域３２の幅（図中ｙ軸方向）は０．５μｍ程度である。これにより、空乏層は、ｐ型半導体領域の全体に延びると共にｎ型半導体領域の全体に延びる。このように空乏層は両半導体領域に延びるので、ドリフト半導体部において電界の集中が緩和される。
【０１３２】
（第１５の実施形態）
ｎ型半導体領域及びｐ型半導体領域と、ゲート半導体部との位置関係は、これまでの実施形態に示された位置関係に限定されない。図２９（ａ）は、第１５の実施形態における各半導体領域とゲート半導体部との位置関係を示す模式図である。ｐ型半導体領域３１，３３及びｎ型半導体領域３２は、共に所定の軸方向（図中ｘ軸方向）に延びている。ｐ型半導体領域３１，３３は、ｎ型半導体領域３２を挟むように配列されている。ｐ型半導体領域とｎ型半導体領域との接合は、ｐ＋型ゲート半導体部４１，４２の下に位置する。
【０１３３】
これに対して、図２９（ｂ）は、第１５の実施形態における各半導体領域とゲート半導体部との位置関係を示す模式図である。ｐ型半導体領域３１，３３及びｎ型半導体領域３２，３４は、共に所定の軸方向（図中ｘ軸方向）に延びている。ｐ型半導体領域３１，３３は、ｎ型半導体領域３２，３４と交互に配置されている。ｐ型半導体領域とｎ型半導体領域との接合は、ｐ＋型ゲート半導体部４１，４２の下だけでなく、各ゲート半導体部の間にも位置している。
【０１３４】
図２９（ｃ）は、更に別の形態における各半導体領域とゲート半導体部との位置関係を示す模式図である。ｐ型半導体領域３１，３３及びｎ型半導体領域３２は、共に所定の軸方向（図中ｙ軸方向）に延びている。ｐ型半導体領域３１，３３は、ｎ型半導体領域３２を挟むように配列されている。ｎ型半導体領域は複数あってもよい。
【０１３５】
（第１６の実施形態）
以下、超接合構造を有する縦型ＪＦＥＴの製造方法における、超接合構造を構成するｎ型半導体領域及びｐ型半導体領域の形成方法について説明する。
【０１３６】
（ｎ型半導体層形成工程）
まず、ｎ＋型ＳｉＣ半導体基板を準備する。基板のｎ型不純物濃度は、この基板がドレイン半導体部として利用できる程度に高濃度である。図３０（ａ）に示す様に、ｎ＋型ドレイン半導体部２の表面にＳｉＣ膜３をエピタキシャル成長法により形成する。５００Ｖ耐圧を想定した場合における好適な実施例では、ＳｉＣ膜３の膜厚Ｔ８は、２．０μｍ以上３．０μｍ以下である。ＳｉＣ膜３の導電型は、ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜３のドーパント濃度は、ｎ＋型ドレイン半導体部２のドーパント濃度よりも低い。このＳｉＣ膜３からは、ｎ型半導体層３２，３４，３６が形成される。
【０１３７】
（ｐ型半導体層形成工程）
図３０（ｂ）を参照して、ｐ型半導体層を形成する工程について説明する。所定のマスクＭを用いて、ｎ型半導体層３上に形成された領域３１ａ，３３ａ，３５ａ，３７ａにドーパントＡ１０を選択的にイオン注入して、所定の深さを有するｐ型半導体層３１１，３３１，３５１，３７１を形成する。ｐ型半導体層を形成した後、マスクＭを除去する。
【０１３８】
（ドリフト半導体部形成工程）
図３０（ｃ）を参照して、所望の厚さのドリフト半導体部を形成する工程について説明する。すなわち、ｎ型半導体層形成工程とｐ型半導体層形成工程とを交互に繰り返して、ｎ＋型ドレイン半導体部２上に超接合構造を有するドリフト半導体部を形成する。その結果、所定の厚さ（図中ｚ軸方向）を有する半導体層３が形成される。以上、ｎ型半導体領域及びｐ型半導体領域を有するドリフト半導体部の形成方法について説明した。他の工程に関しては、第２、第６、第９の実施形態と同様であるが、これに限定されるものではない。
【０１３９】
なお、本発明に係る縦型ＪＦＥＴ及びその製造方法は、上記各実施形態に記載の態様に限定されるものではなく、他の条件等に応じて種々の変形態様をとることが可能である。例えば、上記各実施形態では、ドナー不純物を含むｎ型半導体によりチャネル領域を形成する例について説明したが、チャネル領域がｐ型半導体により形成されたＪＦＥＴにも本発明を適用可能である。但し、この場合には、電流方向や印加するゲート電圧の極性が逆になる。
【０１４０】
【発明の効果】
本発明によれば、ドレイン耐圧を維持しつつオン抵抗を低減できる縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法を提供することができる。
【図面の簡単な説明】
【図１】図１（ａ）は、第１実施形態における縦型ＪＦＥＴの斜視図である。図１（ｂ）は、第１の実施形態における縦型ＪＦＥＴのＩ−Ｉ線における断面図である。
【図２】図２（ａ）は、ドレイン半導体膜形成工程における斜視図である。図２（ｂ）は、ドリフト半導体膜形成工程における斜視図である。図２（ｃ）は、埋込半導体部形成工程における斜視図である。
【図３】図３（ａ）は、チャネル半導体膜形成工程における斜視図である。図３（ｂ）は、ソース半導体膜形成工程における斜視図である。
【図４】図４（ａ）は、ソース半導体部形成工程における斜視図である。図４（ｂ）は、ｐ＋型半導体領域形成工程における斜視図である。
【図５】図５（ａ）は、ｐ＋型半導体部形成工程における斜視図である。図５（ｂ）は、熱酸化工程における斜視図である。
【図６】図６（ａ）は、開口部形成工程における斜視図である。図６（ｂ）は、電極形成工程における斜視図である。
【図７】図７（ａ）は、浅い凹部形成工程における斜視図である。図７（ｂ）は、深い凹部形成工程における斜視図である。
【図８】ゲート半導体部形成工程における斜視図である。
【図９】第４の実施形態における縦型ＪＦＥＴの斜視図である。
【図１０】第５の実施形態における縦型ＪＦＥＴの斜視図である。
【図１１】第５の実施形態における縦型ＪＦＥＴの斜視図である。
【図１２】図１２（ａ）は、ｐ＋型半導体膜形成工程における斜視図である。図１２（ｂ）は、ソース半導体膜形成工程における斜視図である。図１２（ｃ）は、ｐ＋型半導体部形成工程における斜視図である。
【図１３】第７の実施形態における縦型ＪＦＥＴの斜視図である。
【図１４】図１４（ａ）は、第８の実施形態における縦型ＪＦＥＴの斜視図である。図１４（ｂ）は、第８の実施形態における縦型ＪＦＥＴのＩＩ−ＩＩ線における断面図である。
【図１５】図１５（ａ）は、ｐ＋型半導体層形成工程における斜視図である。図１５（ｂ）は、ｐ＋型接続半導体層形成工程における斜視図である。
【図１６】図１６（ａ）は、ｐ＋型ゲート半導体部形成工程における斜視図である。図１６（ｂ）は、ｐ＋型ゲート半導体部形成工程における斜視図である。
【図１７】図１７（ａ）は、チャネル半導体膜形成工程における斜視図である。図１７（ｂ）は、ソース半導体膜形成工程における斜視図である。
【図１８】図１８（ａ）は、ソース半導体部形成工程における斜視図である。図１８（ｂ）は、熱酸化工程における斜視図である。
【図１９】図１９（ａ）は、開口部形成工程における斜視図である。図１９（ｂ）は、電極形成工程における斜視図である。
【図２０】図２０（ａ）は、第１０の実施形態における縦型ＪＦＥＴの斜視図である。図２０（ｂ）は、第１０の実施形態における縦型ＪＦＥＴのＩＩＩ−ＩＩＩ線における断面図である。
【図２１】図２１（ａ）は、第２のｐ＋型半導体層形成工程における斜視図である。図２１（ｂ）は、ｐ＋型接続半導体層形成工程における斜視図である。
【図２２】図２２（ａ）は、第１２の実施形態における縦型ＪＦＥＴの斜視図である。図２２（ｂ）は、第１２の実施形態における縦型ＪＦＥＴのパルスドープ半導体部の斜視図である。
【図２３】図２３（ａ）は、パルスドープ構造を有する別の形態を示す縦型ＪＦＥＴの斜視図である。図２３（ｂ）は、パルスドープ構造を有する更に別の形態を示す縦型ＪＦＥＴの斜視図である。
【図２４】第１３の実施形態における縦型ＪＦＥＴの斜視図である。
【図２５】図２５（ａ）は、第１３の実施形態における縦型ＪＦＥＴの斜視図である。図２５（ｂ）は、第１３の実施形態における縦型ＪＦＥＴの斜視図である。
【図２６】第１４の実施形態における縦型ＪＦＥＴの断面図である。
【図２７】超接合構造を有する別の形態を示す縦型ＪＦＥＴの断面図である。
【図２８】超接合構造を有する更に別の形態を示す縦型ＪＦＥＴの断面図である。
【図２９】図２９（ａ）は、第１５の実施形態における縦型ＪＦＥＴの半導体領域とゲート半導体部との位置関係を示す模式図である。図２９（ｂ）は、第１４の実施形態における縦型ＪＦＥＴを示す模式図である。図２９（ｃ）は、更に別の形態における縦型ＪＦＥＴを示す模式図である。
【図３０】図３０（ａ）は、ドリフト領域形成工程における縦型ＪＦＥＴの斜視図である。図３０（ｂ）は、ｐ＋型半導体領域形成工程における縦型ＪＦＥＴの斜視図である。図３０（ｃ）は、ソース領域形成工程における縦型ＪＦＥＴの斜視図である。
【符号の説明】
１…縦型ＪＦＥＴ、２…ｎ＋型ドレイン半導体部、２ａ…ドレイン電極、３…ｎ型ドリフト半導体部、４…ｐ＋型ゲート半導体部、５…ｎ型チャネル半導体部、６…ｐ＋型半導体部、７…ｎ＋型ソース半導体部、７ａ…ソース電極、８…ｐ＋型ゲート半導体部、８ａ…ゲート電極
【図１】
2004063507.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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