(57)【要約】【課題】カスケード接続されたデータ側ドライバにおいて、より安定した高速データ転送が可能となるようにする。【解決手段】データ側ドライバ１１４が、初段（Ａ）から４段目（Ｄ）までの第１ブロック２０１と、５段目（Ｅ）から最終段目（Ｈ）までの第２ブロック２０２とに区分され、第１ブロック２０１は、コントローラ１２からのデータ信号ＤＡがクロック信号ＣＬＫに同期して４段目から逆順に転送されて各データ側ドライバ１１４にデータ信号が取込まれ、第２ブロック２０２は、コントローラ１２からのスタート信号が５段目から正順に転送され、このスタート信号ＳＴＨに同期して各データ側ドライバ１１４にデータ信号が取込まれる。【選択図】  図１
2004205901.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルと、表示パネルのデータ線に対応して表示パネルの一辺側に段配置された複数個のデータ側駆動回路と、データ側駆動回路の制御回路とを有する表示装置において、
前記データ側駆動回路が段方向に第１ブロックと第２ブロックに区分され、
第１ブロックのデータ側駆動回路は、前記制御回路からのデータ信号がクロック信号に同期して段方向と逆方向に転送されてデータ信号が取込まれ、
第２ブロックのデータ側駆動回路は、前記制御回路からのスタート信号が段方向に転送され、このスタート信号に同期してデータ信号が取込まれることを特徴とする表示装置。
【請求項２】
前記データ側駆動回路が、
スタート信号入出力端子間にカスケード接続された複数個のフリップフロップからなるシフトレジスタと、
前記第１ブロックではクロック信号および前記第２ブロックでは各フリップフロップからの出力がデータ取込制御信号として選択出力される第１スイッチ回路と、
前記データ取込制御信号に同期してデータ信号が取込まれる複数個のレジスタからなるデータレジスタ回路と、
各レジスタへデータ信号が、前記第１ブロックでは直列および前記第２ブロックでは並列に選択出力される第２スイッチ回路とを有することを特徴とする請求項１記載の表示装置。
【請求項３】
第１および第２のクロック信号入出力端子と、第１および第２のデータ信号入出力端子と、スタート信号入出力端子と、モード切換端子と、
スタート信号入出力端子間にカスケード接続された複数個のフリップフロップからなるシフトレジスタと、
モード切換端子のレベルが“Ｈ”および“Ｌ”の一方のレベルのとき各フリップフロップからの出力、および他方のレベルのときクロック信号がデータ取込制御信号として選択出力される第１スイッチ回路と、
第１および第２のデータ信号入出力端子間に接続され、データ取込制御信号に同期してデータ信号が取込まれる複数個のレジスタからなるデータレジスタ回路と、
各レジスタへ、前記一方のレベルのとき第１のデータ信号入出力端子からのデータ信号が並列、および前記他方のレベルのとき第２のデータ信号入出力端子からのデータ信号が直列に選択出力される第２スイッチ回路とを有するデータ側駆動回路。
【請求項４】
前記第１スイッチ回路が、複数個の２入力１出力スイッチを有し、
前記第２スイッチ回路が、第１および第２のデータ信号入出力端子間に接続された第１の１入力１出力スイッチと、各一入力端が第１の１入力１出力スイッチを介した第１のデータ信号入出力端子と第２のデータ信号入出力端子とに共通接続されるとともに、連続する２段の各レジスタに対して各他入力端が後段側のデータ信号出力端に接続され、各出力端が前段側のデータ信号入力端に接続された複数個の２入力１出力スイッチと、初段のレジスタのデータ信号出力端と第１のデータ信号入出力端子間に第１の１入力１出力スイッチを介さずに接続された第２の１入力１出力スイッチとを有することを特徴とする請求項３記載のデータ側駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は表示装置および表示装置に用いられるデータ側駆動回路に関する。
【０００２】
【従来の技術】
ドットマトリックス型表示装置として、液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられ、特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。
【０００３】
以下、特許文献１に記載の従来の液晶表示装置について、図７を参照して説明する。この液晶表示装置は、液晶パネル（ＬＣＤパネル）１１と、半導体集積回路装置（以下、ＩＣという）からなる制御回路（以下、コントローラという）１２と、ＩＣからなる複数個の走査側駆動回路（以下、走査側ドライバという）１３およびデータ側駆動回路（以下、データ側ドライバという）１４とを具備している。液晶パネル１１は、詳細を図示しないが、透明な画素電極および薄膜トランジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなり、スイッチング機能を持つＴＦＴを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向基板電極との間の電位差により液晶の透過率を変化させて画像を表示するものである。半導体基板上には、各画素電極へ印加する階調電圧を送るデータ線と、ＴＦＴのスイッチング制御信号（走査信号）を送る走査線とが配線されている。
【０００４】
コントローラ１２は、入力側がＰＣ（パソコン）１５に接続され、出力側が走査側ドライバ１３およびデータ側ドライバ１４に接続されている。走査側ドライバ１３およびデータ側ドライバ１４の出力側は、液晶パネル１１の走査線およびデータ線にそれぞれ接続されている。走査側ドライバ１３およびデータ側ドライバ１４は、製造上の制限よりチップサイズが制限され、従って、ＩＣ１個で出力できる走査線およびデータ線に対応する出力数も制限され、液晶パネル１１のサイズが大きい場合、それぞれ複数個を液晶パネル１１の外周に配置する必要がある。例えばＸＧＡ（１０２４×７６８画素）カラー表示の液晶パネルの場合の各ドライバ１３，１４のモジュールへの実装は、
▲１▼走査側ドライバ１３は、７６８本のゲート線を駆動する必要があり、例えば１９２本分の駆動能力を有する場合、４個必要とし、液晶パネル１１の左側外周にカスケード接続で片側配置される。
▲２▼データ側ドライバ１４は、１画素をカラー表示するためにデータ線はＲ（赤）、Ｇ（緑）、Ｂ（青）用の３本が必要なため、１０２４×３＝３０７２本のデータ線を駆動する必要があり、例えば、３８４本分の駆動能力を有する場合、液晶パネル１１の上側外周にカスケード接続の８個（Ａ、Ｂ、…、Ｈ）で片側配置される。
【０００５】
ＰＣ１５から画像データが液晶表示モジュールのコントローラ１２に送られ、コントローラ１２から走査側ドライバ１３には、クロック信号ＣＬＫ等が各走査側ドライバ１３に並列に送られ、垂直同期用のスタート信号ＳＴＶが初段の走査側ドライバ１３に送られ、カスケード接続された次段以降の走査側ドライバ１３に順次転送されていく。また、コントローラ１２からデータ側ドライバ１４には、クロック信号ＣＬＫ等のタイミング信号や階調を示す所定ビットのデータ信号ＤＡが各データ側ドライバ１４に並列に送られ、水平同期用のスタート信号ＳＴＨが初段のデータ側ドライバＡに送られ、カスケード接続された次段以降のデータ側ドライバＢ、Ｃ、…、Ｈに順次転送されていく。そして、走査側ドライバ１３から各走査線にはパルス状の走査信号が送られ、走査線に印加された走査信号がハイレベルのとき、その走査線につながるＴＦＴが全てオンとなり、そのときデータ側ドライバ１４からデータ線に送られた階調電圧が、オンとなったＴＦＴを介して画素電極に印加される。そして、走査信号がローレベルとなり、ＴＦＴがオフ状態に変化すると、画素電極と対向基板電極との電位差は、次の階調電圧が画素電極に印加されるまでの間保持される。そして、各走査線に順次走査信号を送ることにより、全ての画素電極に所定の階調電圧が印加され、フレーム周期で階調電圧の書き替えを行うことにより画像を表示することができる。
【０００６】
本発明はデータ側ドライバに関するものである。データ側ドライバ１４について、特許文献２を参考にして、図８を参照して説明する。尚、説明を簡明にするため、水平方向の画素４×１（Ｒ）分を駆動するものとして説明する。２０はシフトレジスタで、カスケード接続された４段のフリップフロップ２１を有している。各フリップフロップ２１はデータ信号出力端が各１つ後段のフリップフロップ２１のデータ信号入力端に接続されてカスケード接続されている。各フリップフロップ２１のクロック入力端はクロック信号入力端子１に接続されている。初段のフリップフロップ２１のデータ信号入力端はスタート信号入力端子２に接続され、最終段のフリップフロップ２１のデータ信号出力端はスタート信号出力端子３に接続されている。さらに、各フリップフロップ２１のデータ信号出力端は、各フリップフロップ２１に対応してデータレジスタ回路３０の４段の各レジスタ３１にそれぞれ接続されている。各レジスタ３１はデータ信号入力端がデータ信号入力端子４に接続されるとともに、データ信号出力端が各レジスタ３１に対応してラッチ回路４０の各ラッチ（図示せず）に接続されている。ラッチ回路４０はラッチ信号入力端子５に接続されるとともに、データ信号出力端がドライバ回路５０に接続されている。ドライバ回路５０は各フリップフロップ２１に対応してレベルシフタ，Ｄ／Ａコンバータ及び出力増幅器（図示せず）を含んでおり、データ信号出力端が各フリップフロップ２１に対応してドライバ出力端子６に接続されている。
【０００７】
以上の構成のデータ側ドライバの動作を図９を併用して説明する。尚、以降の説明を簡明にするため、液晶表示パネルの水平方向の画素数を４×１（Ｒ）としてデータ側ドライバ１個での動作とする。端子４のデータ信号ＤＡの伝送タイミングに同期したクロック信号ＣＬＫがクロック信号入力端子１から各フリップフロップ２１に共通入力され、スタート信号ＳＴＨが１水平駆動期間毎のタイミングでスタート信号入力端子２から初段目のフリップフロップ２１に入力されると、スタート信号ＳＴＨがクロック信号ＣＬＫの立ち上がりで読み込まれて各フリップフロップ２１を転送され、各フリップフロップ２１のデータ信号出力端から対応するレジスタ３１にデータ信号ＤＡを取り込むデータ取込制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４が順次出力されるとともに、最終段のフリップフロップ２１から次段にデータ側ドライバがカスケード接続された場合のスタート信号ＳＴＨがスタート信号出力端子３に出力される。データレジスタ回路３０に入力されたデータ取込制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４の立ち上がりでデータ信号入力端子４から各レジスタ３１にデータ信号ＤＡが順次取り込まれ、各レジスタ３１の出力端Ｒ１，Ｒ２，Ｒ３，Ｒ４から出力されていく。（以下、図９において図示せず）全てのレジスタ３１に取り込まれたデータ信号ＤＡは端子５に１水平駆動期間毎のタイミングで与えられたラッチ信号ＳＴＢに同期してラッチ回路４０でラッチされドライバ回路５０に出力される。ドライバ回路５０で各データ信号ＤＡに対応して階調電圧生成回路（図示せず）から階調電圧が選択され各ドライバ出力端子６から出力される。
【０００８】
【特許文献１】
特願２００２−１５３８５４号公報（段落番号「０００２」−「０００５」、第４図）
【特許文献２】
特開平１０−２１４０６１号公報（段落番号「０００３」−「０００４」、第６、７図）
【０００９】
【発明が解決しようとする課題】
ところで、上述の液晶表示装置は、データ側ドライバ１４を８個（Ａ、Ｂ、…、Ｈ）カスケード接続して、スタート信号ＳＴＨをデータ側ドライバＡからデータ側ドライバＨまで転送する方式が採用されており、液晶パネル１１が今後ＸＧＡからＳＸＧＡ（１２８０×１０２４）、ＵＸＧＡ（１６００×１２００）と更に大型化し、画素数が増加してくると、スタート信号が最終段のデータ側ドライバまで転送されるのに時間がかかる。そのためにクロック信号の周波数を上げなければ単位時間当たりで所定のデータ信号を取り込むことができず、クロック信号の周波数を上げる必要がある。その結果、クロック信号が高速化するのに伴い、データ側ドライバに要求されるセットアップ時間やホールド時間が短くなり、スタート信号ＳＴＨのデータ側ドライバ４間の転送が不確実となる虞があるという問題がある。また、不要輻射によるＥＭＩ対策も難しくなってくるという問題もある。
【００１０】
上述の問題を解決するため、８個（Ａ、Ｂ、…、Ｈ）のデータ側ドライバ１４をＡ、Ｂ、Ｃ、Ｄの第１ブロックと，Ｅ、Ｆ、Ｇ、Ｈの第２ブロックとに分け、それぞれのブロックごとに４個のデータ側ドライバ１４をカスケード接続し、スタート信号ＳＴＨを第１ブロックのデータ側ドライバＡおよび第２ブロックのデータ側ドライバＥに同時に供給して、同時に第１ブロックはデータ側ドライバＡ→Ｂ→Ｃ→Ｄの順および第２ブロックはデータ側ドライバＥ→Ｆ→Ｇ→Ｈの順に転送することが考えられるが、この場合、コントローラ１２からスタート信号ＳＴＨを供給するための配線の長さが、データ側ドライバＡとＥとで等長にできないため、第１ブロックと第２ブロックとでタイミングがずれる虞があるという問題がある。
【００１１】
また、上記の第１および第２のブロックに分けて、スタート信号ＳＴＨを第１ブロックのデータ側ドライバＤおよび第２ブロックのデータ側ドライバＥに同時に供給して、同時に第１ブロックはデータ側ドライバＤ→Ｃ→Ｂ→Ａの順および第２ブロックはデータ側ドライバＥ→Ｆ→Ｇ→Ｈの順に転送することが考えられるが、この場合、第１ブロックはスタート信号ＳＴＨがデータ側ドライバＡ→Ｂ→Ｃ→Ｄの順とは逆のデータ側ドライバＤ→Ｃ→Ｂ→Ａの順に転送されるため、コントローラ１２からのデータ側ドライバＡ、Ｂ、Ｃ、Ｄに対応するデータ信号ＤＡをＡ→Ｂ→Ｃ→Ｄの順とは逆に供給する必要があり、コントローラ１２にそのためのメモリが必要となるという問題がある。
従って、本発明の目的は、複数のデータ側駆動回路への、より安定した高速データ転送が可能となるデータ側駆動回路およびその回路を備えた表示装置を提供することである。
【００１２】
【課題を解決するための手段】
本発明の表示装置は、表示パネルと、表示パネルのデータ線に対応して表示パネルの一辺側に段配置された複数個のデータ側駆動回路と、データ側駆動回路の制御回路とを有する表示装置において、データ側駆動回路が段方向に第１ブロックと第２ブロックに区分され、第１ブロックのデータ側駆動回路は、制御回路からのデータ信号がクロック信号に同期して段方向と逆方向に転送されてデータ信号が取込まれ、第２ブロックのデータ側駆動回路は、制御回路からのスタート信号が段方向に転送され、このスタート信号に同期してデータ信号が取込まれることを特徴とする。
上記表示装置において、データ側駆動回路が、スタート信号入出力端子間にカスケード接続された複数個のフリップフロップからなるシフトレジスタと、第１ブロックではクロック信号および第２ブロックでは各フリップフロップからの出力がデータ取込制御信号として選択出力される第１スイッチ回路と、データ取込制御信号に同期してデータ信号が取込まれる複数個のレジスタからなるデータレジスタ回路と、各レジスタへデータ信号が、第１ブロックでは直列および第２ブロックでは並列に選択出力される第２スイッチ回路とを有することを特徴とする。
本発明のデータ側駆動回路は、第１および第２のクロック信号入出力端子と、第１および第２のデータ信号入出力端子と、スタート信号入出力端子と、モード切換端子と、スタート信号入出力端子間にカスケード接続された複数個のフリップフロップからなるシフトレジスタと、モード切換端子のレベルが“Ｈ”および“Ｌ”の一方のレベルのとき各フリップフロップからの出力、および他方のレベルのときクロック信号がデータ取込制御信号として選択出力される第１スイッチ回路と、第１および第２のデータ信号入出力端子間に接続され、データ取込制御信号に同期してデータ信号が取込まれる複数個のレジスタからなるデータレジスタ回路と、各レジスタへ、一方のレベルのとき第１のデータ信号入出力端子からのデータ信号が並列、および他方のレベルのとき第２のデータ信号入出力端子からのデータ信号が直列に選択出力される第２スイッチ回路とを有する。
上記データ側駆動回路において、第１スイッチ回路が、複数個の２入力１出力スイッチを有し、第２スイッチ回路が、第１および第２のデータ信号入出力端子間に接続された第１の１入力１出力スイッチと、各一入力端が第１の１入力１出力スイッチを介した第１のデータ信号入出力端子と第２のデータ信号入出力端子とに共通接続されるとともに、連続する２段の各レジスタに対して各他入力端が後段側のデータ信号出力端に接続され、各出力端が前段側のデータ信号入力端に接続された複数個の２入力１出力スイッチと、初段のレジスタのデータ信号出力端と第１のデータ信号入出力端子間に第１の１入力１出力スイッチを介さずに接続された第２の１入力１出力スイッチとを有することを特徴とする。
【００１３】
【発明の実施の形態】
以下に、本発明の一実施例について、液晶パネルがＸＧＡ（１０２４×７６８画素）カラー表示で、走査側ドライバがゲート線１９２本分の駆動能力を有し、データ側ドライバがデータ線３８４本分の駆動能力を有するものを例にして、図１を参照して説明する。尚、図７と同一のものは同一符号を付して、その説明を省略する。液晶表示装置は、液晶パネル１１と、コントローラ１２と、４個の走査側ドライバ１３および８個（Ａ、Ｂ、…、Ｈ）のデータ側ドライバ１１４とを具備している。８個（Ａ、Ｂ、…、Ｈ）のデータ側ドライバ１１４は、初段から４段目のデータ側ドライバＡ、Ｂ、Ｃ、Ｄの第１ブロック２０１と，５段目から最終段のデータ側ドライバＥ、Ｆ、Ｇ、Ｈの第２ブロック２０２とに区分されている。コントローラ１２から第１ブロック２０１のデータ側ドライバＡ、Ｂ、Ｃ、Ｄには、ストローブ信号ＳＴＢが各データ側ドライバＡ、Ｂ、Ｃ、Ｄに並列に送られ、クロック信号ＣＬＫおよびデータ信号ＤＡがデータ側ドライバＤに送られ、カスケード接続されたデータ側ドライバＤ→Ｃ→Ｂ→Ａの順に転送されていく。コントローラ１２から第２ブロック２０２のデータ側ドライバＥ、Ｆ、Ｇ、Ｈには、ストローブ信号ＳＴＢが各データ側ドライバＥ、Ｆ、Ｇ、Ｈに並列に送られ、クロック信号ＣＬＫ、スタート信号ＳＴＨおよびデータ信号ＤＡがデータ側ドライバＥに送られ、カスケード接続されたデータ側ドライバＥ→Ｆ→Ｇ→Ｈの順に転送されていく。
【００１４】
次に、データ側ドライバ１１４について図２を参照して説明する。尚、図１の例では、データ側ドライバ１１４はデータ線３８４本分の駆動能力を有するものであるが、データ側ドライバ１４と同様に、説明を簡明にするため、水平方向の画素４×１（Ｒ）分を駆動するものとして説明し、図８と同一のものは同一符号を付して、その説明を省略する。図８と異なる点は、スタート信号入力端子２、スタート信号出力端子３、ラッチ信号入力端子５およびドライバ出力端子６の他に、クロック信号入出力端子７Ｒ，７Ｌ、モード切換端子８およびデータ信号入出力端子９Ｒ，９Ｌを有するとともに、シフトレジスタ２０、データレジスタ回路３０、ラッチ回路４０、ドライバ回路５０の他に、第１スイッチ回路６０および第２スイッチ回路７０を有している点である。クロック信号入出力端子７Ｒおよびデータ信号入出力端子９Ｒは、クロック信号およびデータ信号を正方向（図面では右方向）に転送するときの入力端子となるとともに、逆方向（図面では左方向）に転送するときの出力端子となる。クロック信号入出力端子７Ｌおよびデータ信号入出力端子９Ｌは、クロック信号およびデータ信号を逆方向に転送するときの入力端子となるとともに、正方向に転送するときの出力端子となる。尚、図では、各データ信号入出力端子９Ｒ，９Ｌを、それぞれ１つの端子で示しているが、データ信号のビット数に対応する端子を有する。例えば、６４階調表示の６ビット×Ｒ，Ｇ，Ｂ＝１８ビットのデータ信号がパラレルに入力される場合、１８個の端子を有する。シフトレジスタ２０の各フリップフロップ２１のクロック信号入力端は、クロック信号入出力端子７Ｌ，７Ｒに共通接続されている。第１スイッチ回路６０は、各ａ入力端が対応する各フリップフロップ２１のデータ信号出力端に接続されているとともに、各ｂ入力端がクロック信号入出力端子７Ｌ，７Ｒに共通接続され、各出力端がデータレジスタ回路３０のデータ取込制御信号入力端に接続された４段の２入力１出力スイッチ６１を有している。各２入力１出力スイッチ６１は、データ取込制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４として、モード切換端子８のレベルが一方のレベル、例えば、ＭＯＤＥ＝“Ｌ”（以下、ＭＯＤＥ＝“Ｌ”を一方のレベルとして説明）のときａ入力端と出力端間がオン制御されて、シフトレジスタ２０の各フリップフロップ２１の出力信号を出力するとともに、他方のレベル、ＭＯＤＥ＝“Ｈ”（以下、ＭＯＤＥ＝“Ｈ”を他方のレベルとして説明）のときｂ入力端と出力端間がオン制御されて、クロック信号ＣＬＫを出力する。
【００１５】
第２スイッチ回路７０は、データ信号入出力端子９Ｒ，９Ｌ間に直列接続された１入力１出力スイッチ７１と、各ａ入力端が１入力１出力スイッチ７１を介したデータ信号入出力端子９Ｒとデータ信号入出力端子９Ｌとに共通接続されるとともに、連続する２段の各レジスタ３１に対して各ｂ入力端が後段側のデータ信号出力端に接続され、各出力端が前段側のデータ信号入力端に接続された３段の２入力１出力スイッチ７２と、初段のレジスタ３１のデータ信号出力端とデータ信号入出力端子９Ｒ間に１入力１出力スイッチ７１を介さずに接続された１入力１出力スイッチ７３とを有している。最終段のレジスタ３１のデータ信号入力端はデータ信号入出力端子９Ｌに接続されている。１入力１出力スイッチ７１は、モード切換端子８がＭＯＤＥ＝“Ｌ”のときオン制御され、ＭＯＤＥ＝“Ｈ”のときオフ制御される。各２入力１出力スイッチ７２は、モード切換端子８がＭＯＤＥ＝“Ｌ”のときａ入力端と出力端間がオン制御され、ＭＯＤＥ＝“Ｈ”のときｂ入力端と出力端間がオン制御される。１入力１出力スイッチ７３は、モード切換端子８がＭＯＤＥ＝“Ｌ”のときオフ制御され、ＭＯＤＥ＝“Ｈ”のときオン制御される。
【００１６】
以上の構成のデータ側ドライバの動作を説明する。尚、以降の説明を簡明にするため、液晶表示パネルの水平方向の画素数を４×１（Ｒ）としてデータ側ドライバ１個での動作とする。先ず、モード切換端子８がＭＯＤＥ＝“Ｌ”に固定された場合について説明する。図３に示すように、第１スイッチ回路６０の各２入力１出力スイッチ６１は、ａ入力端と出力端間がオン制御（図において、各スイッチの端子間の接続を点線で示す）され、データレジスタ回路３０の各レジスタ３１にはシフトレジスタ２０の各フリップフロップ２１の出力信号がデータ取込制御信号Ｃ１、Ｃ２、Ｃ３、Ｃ４として供給される状態となる。第２スイッチ回路７０は、１入力１出力スイッチ７１がオン制御および１入力１出力スイッチ７３がオフ制御されるとともに、各２入力１出力スイッチ７２がａ入力端と出力端間でオン制御される状態となる。従って、この場合、図８に示すデータ側ドライバ１４の回路と等価的に同一となり、各レジスタ３１にデータ信号ＤＡが並列に供給される状態となるため、データ側ドライバ１１４の以降の動作はデータ側ドライバ１４の動作と同様であり、その説明を省略する。
【００１７】
次に、モード切換端子８がＭＯＤＥ＝“Ｈ”に固定された場合について説明する。図４に示すように、第１スイッチ回路６０の各２入力１出力スイッチ６１は、ｂ入力端と出力端間がオン制御され、データレジスタ回路３０の各レジスタ３１にはクロック信号入出力端子７Ｌからのクロック信号ＣＬＫがデータ取込制御信号Ｃ１、Ｃ２、Ｃ３、Ｃ４として供給される状態となる。第２スイッチ回路７０は、１入力１出力スイッチ７１がオフ制御および１入力１出力スイッチ７３がオン制御されるとともに、各２入力１出力スイッチ７２がｂ入力端と出力端間でオン制御され、データレジスタ回路３０の各レジスタ３１はデータ信号入出力端子９Ｒ，９Ｌ間で等価的にカスケード接続された状態となる。従って、この場合、スタート信号入力端子２へのスタート信号ＳＴＨの供給は不要である。
【００１８】
この状態でのデータ側ドライバ１１４の動作について、図５を参照して説明する。データ信号入出力端子９Ｌのデータ信号ＤＡの伝送タイミングに同期したクロック信号ＣＬＫがクロック信号入出力端子７Ｌから各レジスタ３１にデータ信号ＤＡを取り込むデータ取込制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４として同じタイミングで出力されるとともに、クロック信号入出力端子７Ｒからも出力される。データ取込制御信号Ｃ４の立ち上がり１でデータ信号入出力端子９Ｌから４段目のレジスタ３１にデータ信号１が取り込まれる。次にデータ取込制御信号Ｃ４の立ち上がり２でデータ信号入出力端子９Ｌから４段目のレジスタ３１にデータ信号２が取り込まれるとともに、データ取込制御信号Ｃ３の立ち上がり２で４段目のレジスタ３１から３段目のレジスタ３１にデータ信号１が取り込まれる。次にデータ取込制御信号Ｃ４の立ち上がり３でデータ信号入出力端子９Ｌから４段目のレジスタ３１にデータ信号３が取り込まれ、データ取込制御信号Ｃ３の立ち上がり３で４段目のレジスタ３１から３段目のレジスタ３１にデータ信号２が取り込まれるとともに、データ取込制御信号Ｃ２の立ち上がり３で３段目のレジスタ３１から２段目のレジスタ３１にデータ信号１が取り込まれる。次にデータ取込制御信号Ｃ４の立ち上がり４でデータ信号入出力端子９Ｌから４段目のレジスタ３１にデータ信号４が取り込まれ、データ取込制御信号Ｃ３の立ち上がり４で４段目のレジスタ３１から３段目のレジスタ３１にデータ信号３が取り込まれるとともに、データ取込制御信号Ｃ２の立ち上がり４で３段目のレジスタ３１から２段目のレジスタ３１にデータ信号２が取り込まれ、データ取込制御信号Ｃ１の立ち上がり４で２段目のレジスタ３１から初段のレジスタ３１にデータ信号１が取り込まれる。その結果、クロック信号ＣＬＫの立ち上がり４時点で、初段のレジスタ３１からデータ１、２段目のレジスタ３１からデータ２、３段目のレジスタ３１からデータ３、および４段目のレジスタ３１からデータ４が出力されている。（以下、図５において図示せず）以上のようにして全てのレジスタ３１に取り込まれたデータ信号ＤＡは、ラッチ信号入力端子５に１水平駆動期間毎のタイミングで与えられたラッチ信号ＳＴＢに同期してラッチ回路４０でラッチされドライバ回路５０に出力される。ドライバ回路５０で各データ信号ＤＡに対応して階調電圧生成回路（図示せず）から階調電圧が選択され各ドライバ出力端子６から出力される。
【００１９】
図１に示す液晶表示装置のコントローラ１２からデータ側ドライバ１１４への各種信号の転送について、コントローラ１２と、データ側ドライバ１１４と、コントローラ１２からデータ側ドライバ１１４への各種信号線とを図６に示して説明する。データ側ドライバ１１４は、液晶パネル１１の横辺に沿って８個（Ａ、Ｂ、…、Ｈ）で配列され、データ側ドライバＡ、Ｂ、Ｃ、Ｄの第１ブロック２０１と，データ側ドライバＥ、Ｆ、Ｇ、Ｈの第２ブロック２０２とに区分され、コントローラ１２から各種信号が次のように転送される。第１ブロック２０１の各データ側ドライバ１１４のモード切換端子８はＭＯＤＥ＝“Ｈ”に設定され、第２ブロック２０２の各データ側ドライバ１１４のモード切換端子８はＭＯＤＥ＝“Ｈ”に設定される。第１ブロック２０１および第２ブロック２０２とも、ラッチ信号ＳＴＢは、コントローラ１２から各データ側ドライバ１１４に並列に転送される。
【００２０】
第１ブロック２０１において、クロック信号ＣＬＫおよびデータ側ドライバＡ、Ｂ、Ｃ、Ｄに対応するデータ信号ＤＡは、コントローラ１２から４段目のデータ側ドライバＤに転送され、カスケード接続された３段目、２段目および初段のデータ側ドライバＣ→Ｂ→Ａの順に転送されていく。
【００２１】
第２ブロック２０２において、クロック信号ＣＬＫ、スタート信号ＳＴＨおよびデータ側ドライバＥ、Ｆ、Ｇ、Ｈに対応するデータ信号ＤＡは、コントローラ１２から５段目のデータ側ドライバＥに転送され、カスケード接続された６段目、７段目および最終段のデータ側ドライバＦ→Ｇ→Ｈの順に転送されていく。
【００２２】
以上に説明したように、液晶パネル１１の横辺に沿って配列された８個（Ａ、Ｂ、…、Ｈ）のデータ側ドライバ１１４をカスケード接続する場合、データ側ドライバＡ、Ｂ、Ｃ、Ｄの第１ブロック２０１と，データ側ドライバＥ、Ｆ、Ｇ、Ｈの第２ブロック２０２とに区分してカスケード接続する。第１ブロック２０１では、コントローラ１２からデータ側ドライバＤのデータレジスタ回路３０にデータ信号ＤＡを供給し、クロック信号ＣＬＫの立ち上がりでデータ側ドライバＤ→Ｃ→Ｂ→Ａの順に各データレジスタ回路３０にデータ信号ＤＡを転送することによりカスケード接続する。第２ブロック２０２では、コントローラ１２からデータ側ドライバＥのシフトレジスタ２０にスタート信号ＳＴＨを供給し、クロック信号ＣＬＫの立ち上がりでデータ側ドライバＥ→Ｆ→Ｇ→Ｈの順に各シフトレジスタ２０にスタート信号ＳＴＨを転送することによりカスケード接続する。その結果、コントローラ１２からデータ側ドライバＤまでの配線長と、コントローラ１２からデータ側ドライバＥまでの配線長とを等しくすることができ、第１ブロック２０１と第２ブロック２０２とで、動作タイミングを合わせることができ、より安定した高速データ転送が可能となる。また、コントローラ１２から第１ブロック２０１へのデータ信号ＤＡの並びを逆にする必要がなく、そのためのデータメモリが不要である。
【００２３】
尚、上記実施例では、スタート信号ＳＴＨとデータ信号ＤＡの読込みおよび転送をクロック信号ＣＬＫの立ち上がりエッジで行うことで説明したが、立ち下がりエッジまたは立ち上がりエッジおよび立ち下がりエッジのダブルエッジで行ってもよい。また、データレジスタ回路のレジスタを各フリップフロップに１出力分で対応する例で説明したが、複数出力分、例えば、Ｒ、Ｇ、Ｂの３出力分で対応してもよい。また、液晶表示装置を例として説明したが、これに限定されることなく、他の表示装置にも用いることができる。
【００２４】
【発明の効果】
本発明によれば、制御回路から２ブロックに区分されたデータ側駆動回路への配線長が両ブロックで等しくなり、より安定した高速データ転送が可能となる。また、両ブロックともデータ信号の並びを逆にする必要がなく、そのためのデータメモリが不要である。また、データ側駆動回路を２ブロックに区分しない場合よりＥＭＩ対策に対して有利となる。
【図面の簡単な説明】
【図１】本発明の一実施例の液晶表示装置の構成を示すブロック図。
【図２】図１に示すデータ側ドライバの回路図。
【図３】図２に示すデータ側ドライバのスイッチ回路の第１の接続状態を示す回路図。
【図４】図２に示すデータ側ドライバのスイッチ回路の第２の接続状態を示す回路図。
【図５】図４の接続状態におけるデータ側ドライバの動作を説明する波形図。
【図６】図１に示すコントローラとデータ側ドライバ間の各種信号の転送を説明する図。
【図７】従来の液晶表示装置の構成を示すブロック図。
【図８】図７に示すデータ側ドライバの回路図。
【図９】図８に示すデータ側ドライバの動作を説明する波形図。
【符号の説明】
２  スタート信号入力端子
３  スタート信号出力端子
７Ｒ、７Ｌ  クロック信号入出力端子
８  モード切換端子
９Ｒ、９Ｌ  データ信号入出力端子
１１  液晶パネル
１２  コントローラ（制御回路）
１１４  データ側ドライバ（データ側駆動回路）
２０  シフトレジスタ
２１  フリップフロップ
３０  データレジスタ回路
３１  レジスタ
６０  第１スイッチ回路
７０  第２スイッチ回路
６１、７２  ２入力１出力スイッチ
７１、７３  １入力１出力スイッチ
２０１  第１ブロック
２０２  第２ブロック
【図１】
2004205901.tif 000003
【図２】
2004205901.tif 000004
【図３】
2004205901.tif 000005
【図４】
2004205901.tif 000006
【図５】
2004205901.tif 000007
【図６】
2004205901.tif 000008
【図７】
2004205901.tif 000009
【図８】
2004205901.tif 000010
【図９】
2004205901.tif 000011