(57)【要約】【課題】簡単な回路構成で消費電力の低減が可能なデータ転送制御回路を提供する。【解決手段】ホスト側から与えられるデータ信号ＤＴＨは、ホスト制御ＩＦ１１から送信データＤＴＳとして送信バッファ１３に格納された後、ローカル制御ＩＦ１２に読み出され、ローカル側にデータ信号ＤＴＬとして出力される。ローカル側から与えられるデータ信号ＤＴＬは、ローカル制御ＩＦ１２から受信データＤＴＲとして受信バッファ１４に格納された後、ホスト制御ＩＦ１１に読み出されて、ホスト側にデータ信号ＤＴＨとして出力される。クロック信号ＣＬＫは、書込制御信号ＷＲＲでリセットされるカウンタ１６でカウントされる。受信データＤＴＲが停止すると、カウンタ１６はリセットされず、カウント値ＣＮＴが設定値ＶＡＬに達してクロック信号ＣＬＫＡの出力が停止される。【選択図】　　　図１
2004021938.tif 000002
【特許請求の範囲】
【請求項１】
第１のプロセッサ側から第１の書込制御信号と共に与えられる第１のデータを順次書き込むと共に、第２のプロセッサ側から与えられる第２の読出制御信号に従って前記第１のデータを書き込まれた順に読み出して出力する第１のバッファと、
前記第２のプロセッサ側から第２の書込制御信号と共に与えられる第２のデータを順次書き込むと共に、前記第１のプロセッサ側から与えられる第１の読出制御信号に従って前記第２のデータを書き込まれた順に読み出して出力する第２のバッファと、
クロック信号をカウントしてそのカウント値を出力すると共に、前記第１または第２の書込制御信号が与えられたときに該カウント値をリセットするカウンタと、
前記カウント値が予め設定された設定値に達したときに、前記クロック信号の出力を停止するクロック制御部とを、
備えたことを特徴とするデータ転送制御回路。
【請求項２】
前記クロック制御部における設定値は、前記第１または第２のデータが連続して与えられているときに、前記カウンタのカウント値が達することのない値に設定されたことを特徴とする請求項１記載のデータ転送制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、例えば、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）カード・インタフェース（以下、「ＩＦ」という）を用いてホストコンピュータとローカルプロセッサとの間でデータ転送をするための、データ転送制御回路に関するものである。
【０００３】
【従来の技術】
【０００４】
図２は、従来のＰＨＳ（Ｐｅｒｓｏｎａｌ　Ｈａｎｄｙｐｈｏｎｅ　Ｓｙｓｔｅｍ）データ通信カードの一例を示す構成図である。
【０００５】
このＰＨＳデータ通信カードは、ホストコンピュータのＰＣカード用のスロットに装着して、ＰＨＳ経由でインターネットに接続するための周辺装置であり、ＰＣＭＣＩＡ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ　Ｍｅｍｏｒｙ　Ｃａｒｄ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ａｓｓｏｃｉａｔｉｏｎ）規格の端子部１を有している。ＰＣＭＣＩＡ規格は、元来メモリカード用のＩＦとして作成されたもので、ホストコンピュータとＰＣカードとの間で、データを並列信号として転送するためのアドレスやデータ等の信号の規格を定めたものである。
【０００６】
端子部１には、ＰＣＭＣＩＡ規格に対応したメモリカードＩＦ２が接続されている。メモリカードＩＦ２は、端子部１側から与えられるアドレス信号、データ信号及び各種の制御信号を解読して、カード内の各部を制御すると共に、端子部１側にデータ信号や各種の制御信号を出力するものである。メモリカードＩＦ２には、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ　Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｒｅｃｅｉｖｅｒ−Ｔｒａｎｓｍｉｔｔｅｒ：汎用非同期送受信回路）３が接続されている。
【０００７】
ＵＡＲＴ３は、メモリカードＩＦ２から並列に与えられる１バイト単位の送信データを、１キャラクタ単位の直列信号に変換し、前後に調歩同期符号を付加して所定の速度で送信すると共に、１キャラクタ単位の調歩同期方式の直列信号を受信して１バイト単位の並列信号に変換し、メモリカードＩＦ２に出力するものである。ＵＡＲＴ３の直列信号の送受信端子は、マイクロプロセッサ４の直列信号入出力用の端子ＳＩ，ＳＯに接続されている。
【０００８】
マイクロプロセッサ４は、端子ＳＩに入力される直列信号を並列信号に変換すると共に、並列信号を直列信号に変換して端子ＳＯから出力するためのＵＡＲＴ部４ａを有している。
【０００９】
このＰＨＳデータ通信カードは、クロック発生部５を有しており、ＵＡＲＴ３及びマイクロプロセッサ４内のＵＡＲＴ部４ａに、直列信号の送受信タイミング用のクロック信号ＣＬＫを供給するようになっている。マイクロプロセッサ４には、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）６が接続されており、ＵＡＲＴ３側との間で入出力するデータ等を、このＲＡＭ６に一旦保持するようになっている。
【００１０】
更に、マイクロプロセッサ４には、送受信制御部７が接続されている。送受信制御部７は、ＰＨＳにおけるＣＳＭＡ／ＣＤ（Ｃａｒｒｉｅｒ　Ｓｅｎｓｅ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ／Ｃｏｌｌｉｓｉｏｎ　Ｄｅｔｅｃｔｉｏｎ）等のアクセス制御を行うものである。送受信制御部７には、無線送受信部８が接続されている。無線送受信部８は、送受信制御部７から与えられる送信データを、所定の周波数の電波信号に変換してアンテナ９から送信すると共に、このアンテナ９で受信した所定の周波数の電波信号を受信データに変換して、送受信制御部７に与えるものである。
【００１１】
このようなＰＨＳデータ通信カードでは、ホストコンピュータ側から端子部１を介して与えられた送信データは、ＵＡＲＴ３でクロック信号ＣＬＫに応じた所定の速度の直列信号に変換されて、マイクロプロセッサ４に送られる。ＵＡＲＴ３から送られた直列信号は、マイクロプロセッサ４のＵＡＲＴ部４ａによって並列信号に変換されてＲＡＭ６に一旦保持された後、送受信制御部７及び無線送受信部８を通して電波信号となってアンテナ９から送信される。
【００１２】
一方、アンテナ９で受信された電波信号は、無線送受信部８で受信データに変換された後、送受信制御部７を通してマイクロプロセッサ４に与えられ、ＲＡＭ６に一旦保持される。ＲＡＭ６に保持された受信データは、マイクロプロセッサ４のＵＡＲＴ部４ａで所定の速度の直列信号に変換され、ＵＡＲＴ３に送られる。ＵＡＲＴ３で並列信号に変換された受信データは、メモリカードＩＦ及び端子部１を介して、ホストコンピュータ側に出力される。
【００１３】
これにより、ＵＡＲＴ３とマイクロプロセッサ４内のＵＡＲＴ部４ａの間で、クロック信号ＣＬＫに従って所定の速度での直列データ転送が行われ、ホストコンピュータはＰＨＳを介して他のコンピュータとの間で、所定のタイミング及びプロトコルに基づいてデータの送受信を行うことができる。
【００１４】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来のＰＨＳデータ通信カードでは、次のような課題があった。
【００１６】
即ち、データ転送のタイミングを合わせるために、ＵＡＲＴ３とマイクロプロセッサ４内のＵＡＲＴ部４ａの間で、直列信号の転送を行っている。このため、送受信データを、並列データから直列信号に変換し、更にこの直列信号を並列データに変換するという２重の処理が必要になる。従って、ＵＡＲＴ３とマイクロプロセッサ４内のＵＡＲＴ部４ａによるデータ転送回路の回路構成が複雑になると共に、処理のための消費電力が増加するという問題があった。
【００１７】
本発明は、前記従来技術が持っていた課題を解決し、簡単な回路構成で消費電力の低減が可能なデータ転送制御回路を提供するものである。
【００１８】
【課題を解決するための手段】
【００１９】
前記課題を解決するために、本発明の内の第１の発明は、データ転送制御回路において、第１のプロセッサ側から第１の書込制御信号と共に与えられる第１のデータを順次書き込むと共に、第２のプロセッサ側から与えられる第２の読出制御信号に従って前記第１のデータを書き込まれた順に読み出して出力する第１のバッファと、前記第２のプロセッサ側から第２の書込制御信号と共に与えられる第２のデータを順次書き込むと共に、前記第１のプロセッサ側から与えられる第１の読出制御信号に従って前記第２のデータを書き込まれた順に読み出して出力する第２のバッファと、クロック信号をカウントしてそのカウント値を出力すると共に、前記第１または第２の書込制御信号が与えられたときに該カウント値をリセットするカウンタと、前記カウント値が予め設定された設定値に達したときに、前記クロック信号の出力を停止するクロック制御部とを備えている。
【００２０】
第２の発明は、第１の発明におけるクロック制御部の設定値を、前記第１または第２のデータが連続して与えられているときに、前記カウンタのカウント値が達することのない値に設定している。
【００２１】
本発明によれば、以上のようにデータ転送制御回路を構成したので、次のような作用が行われる。
【００２２】
第１のプロセッサ側から第２のプロセッサ側に転送される第１のデータは、第１の書込制御信号に従って第１のバッファに一旦書き込まれた後、第２の読出制御信号に従って書き込まれた順に読み出される。一方、第２のプロセッサ側から第１のプロセッサ側に転送される第２のデータは、第２の書込制御信号に従って第２のバッファに一旦書き込まれた後、第１の読出制御信号に従って書き込まれた順に読み出される。第１または第２の書込制御信号に従って連続してデータの書き込みが行われている間は、これらの第１または第２の書込制御信号によってカウンタがリセットされるので、そのカウント値は設定値に達しない。書き込み動作が途絶えると、カウンタのカウント値が設定値に達し、クロック信号の出力が停止される。これにより、各部の動作が停止され、消費電力が低減される。
【００２３】
【発明の実施の形態】
【００２４】
図１は、本発明の実施形態を示すデータ転送制御回路の構成図である。
【００２５】
このデータ転送制御回路は、例えば、図２の一点鎖線で囲んだデータ転送制御回路に代えて用いるもので、ホスト側（例えば、ホストコンピュータのＰＣカード用のスロット）に接続するためのホスト制御ＩＦ１１、ローカル側（例えば、ＰＨＳ用のマイクロプロセッサ）に接続するためのローカル制御ＩＦ１２、及びＦＩＦＯ（Ｆｉｒｓｔ−ｉｎ　Ｆｉｒｓｔ−Ｏｕｔ：先入れ先出しバッファ）で構成された送信バッファ１３と受信バッファ１４を有している。
【００２６】
ホスト制御ＩＦ１１は、ホスト側との間でデータ信号ＤＴＨを並列に入出力すると共に、ホスト側からアドレス信号ＡＤＨ、読出制御信号ＲＤＨ、及び書込制御信号ＷＲＨが与えられ、ホスト側に割込信号ＩＮＴＨを出力するものである。また、ホスト制御ＩＦ１１は、送信バッファ１３に対して書込制御信号ＷＲＳを与えて並列形式の送信データＤＴＳを書き込むと共に、受信バッファ１４に対して読出制御信号ＲＤＲを与えて並列形式の受信データＤＴＲを読み出すようになっている。
【００２７】
ローカル制御ＩＦ１２は、ローカル側との間でデータ信号ＤＴＬを並列に入出力すると共に、ローカル側からアドレス信号ＡＤＬ、読出制御信号ＲＤＬ、及び書込制御信号ＷＲＬが与えられ、ローカル側に割込信号ＩＮＴＬを出力するものである。また、ローカル制御ＩＦ１２は、受信バッファ１４に対して書込制御信号ＷＲＲを与えて並列形式の受信データＤＴＲを書き込むと共に、送信バッファ１３に対して読出制御信号ＲＤＳを与えて並列形式の送信データＤＴＳを読み出すようになっている。
【００２８】
このデータ転送制御回路は、クロック信号ＣＬＫが与えられる２入力の論理積ゲート（以下、「ＡＮＤ」という）１５を有している。ＡＮＤ１５の出力側には、このＡＮＤ１５でゲート制御されたクロック信号ＣＬＫＡが出力され、カウンタ（ＣＴＲ）１６のクロック端子Ｃに与えられるようになっている。
【００２９】
なお、クロック信号ＣＬＫＡはカウンタ１６の他、図示しない送信キャラクタタイムアウトカウンタ、送信トリガレベルカウンタ、受信キャラクタタイムアウトカウンタ等の、内部の制御回路にも供給されるようになっている。
【００３０】
カウンタ１６は、クロック信号ＣＬＫＡの立ち上がりのタイミングで、その出力端子Ｑから出力するカウント値ＣＮＴを１ずつ増加させるものである。カウンタ１６のリセット端子Ｒには、ローカル制御ＩＦ１２からの書込制御信号ＷＲＲが与えられるようになっており、この書込制御信号ＷＲＲがレベル“Ｈ”になると、カウント値ＣＮＴがリセットされて０になるように構成されている。
【００３１】
カウンタ１６のカウント値ＣＮＴは、一致検出器１７に与えられるようになっている。一致検出器１７は、例えばＡＮＤ等で構成され、カウント値ＣＮＴが予め設定された設定値ＶＡＬに達したときに、“Ｈ”の信号Ｓ１７を出力するものである。なお、一致検出器１７の設定値ＶＡＬは、受信バッファ１４に受信データＤＴＲの書き込みが連続して行われている場合の、書き込み間隔に相当するカウント値ＣＮＴよりも大きく設定されている。信号Ｓ１７は、インバータ１８を介してＡＮＤ１５の第２の入力側に与えられると共に、Ｄ型フリップフロップ（以下、「ＦＦ」という）１９のクロック端子Ｃに与えられるようになっている。
【００３２】
ＦＦ１９のデータ端子Ｄは電源電位ＶＤＤ（“Ｈ”）に接続され、リセット端子Ｒには、カウンタ１６と同様に、書込制御信号ＷＲＲが与えられるようになっている。ＦＦ１９の出力端子Ｑには、タイムアウト状態信号ＴＯＳが出力され、ＦＦ２０，２１のクロック端子Ｃに与えられるようになっている。ＦＦ２０，２１のデータ端子Ｄは、電源電位ＶＤＤに接続されている。
【００３３】
ＦＦ２０は、タイムアウト状態信号ＴＯＳの立ち上がりのタイミングで、データ端子Ｄの信号をラッチして出力端子Ｑに出力するものである。一方、ＦＦ２１は、タイムアウト状態信号ＴＯＳの立ち下がりのタイミングで、データ端子Ｄの信号をラッチして出力端子Ｑに出力するものである。ＦＦ２０，２１のリセット端子Ｒには、ローカル制御ＩＦ１２からリセット信号ＲＳＴが共通に与えられるようになっている。ＦＦ２０，２１の出力端子Ｑは、２入力の論理和ゲート（以下、「ＯＲ」という）２２の入力側に接続され、このＯＲ２２の出力側からタイムアウト状態変化信号ＴＯＣが出力されるようになっている。
【００３４】
タイムアウト状態信号ＴＯＳとタイムアウト状態変化信号ＴＯＣは、割込ＩＤレジスタ（ＩＩＲ）２３に与えられている。割込ＩＤレジスタ２３は、ローカル制御ＩＦ１２に接続され、この割込ＩＤレジスタ２３の内容に従って、このローカル制御ＩＦ１２からリセット信号ＲＳＴが出力されるようになっている。更に、タイムアウト状態変化信号ＴＯＣは、ホスト制御ＩＦ１１に与えられ、このタイムアウト状態変化信号ＴＯＣに基づいて、割込信号ＩＮＴＨが出力されるようになっている。
【００３５】
図３は、図１の動作の一例を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。
【００３６】
図３の時刻ｔ１からｔ２の期間Ｔ１に示すように、ローカル制御ＩＦ１２から受信バッファ１４に対して、一定周期で連続的に受信データＤＴＲの書き込みのための書込制御信号ＷＲＲが与えられていると、カウンタ１６は一定周期でリセットされる。これにより、カウント値ＣＮＴは、一致検出器１７の設定値ＶＡＬに達する前にリセットされ、信号Ｓ１７及びタイムアウト状態信号ＴＯＳは、レベル“Ｌ”に保持される。
【００３７】
時刻ｔ２において、ローカル制御ＩＦ１２から受信バッファ１４に対する書き込みがなくなると、書込制御信号ＷＲＲが停止し、カウンタ１６のカウント値ＣＮＴは、クロック信号ＣＬＫに従って増加し続ける。
【００３８】
時刻ｔ３において、カウント値ＣＮＴが一致検出器１７の設定値ＶＡＬに達すると、信号Ｓ１７は“Ｈ”となり、タイムアウト状態信号ＴＯＳが、“Ｈ”に変化する。これにより、ＡＮＤ１５のゲートが閉じ、クロック信号ＣＬＫＡは停止して“Ｌ”に保持される。
【００３９】
タイムアウト状態信号ＴＯＳが“Ｈ”に変化したことにより、ＦＦ２０から出力される信号Ｓ２０が“Ｈ”となり、タイムアウト状態変化信号ＴＯＣは“Ｈ”となる。そして、タイムアウト状態信号ＴＯＳとタイムアウト状態変化信号ＴＯＣは、割込ＩＤレジスタ２３にセットされる。
【００４０】
時刻ｔ４において、割込ＩＤレジスタ２３の内容がローカル制御ＩＦ１２で読み取られ、これに応じてリセット信号ＲＳＴが“Ｈ”となる。これにより、ＦＦ２０がリセットされ、信号Ｓ２０及びタイムアウト状態変化信号ＴＯＣは“Ｌ”に戻る。
【００４１】
時刻ｔ５において、割込ＩＤレジスタ２３の内容がローカル制御ＩＦ１２で読み取られ、これに応じてリセット信号ＲＳＴが“Ｌ”に戻る。このとき、カウント値ＣＮＴは設定値ＶＡＬのままで、タイムアウト状態信号ＴＯＳは“Ｈ”である。
【００４２】
時刻ｔ６において、ローカル制御ＩＦ１２から受信バッファ１４に対する受信データＤＴＲの書き込みが再開されると、書込制御信号ＷＲＲによってカウンタ１６のカウント値ＣＮＴとＦＦ１９がリセットされ、タイムアウト状態信号ＴＯＳは“Ｌ”となる。また、信号Ｓ１７は“Ｌ”となり、ＡＮＤ１５のゲートが開いて、クロック信号ＣＬＫＡの出力が再開される。
【００４３】
タイムアウト状態信号ＴＯＳが“Ｌ”に変化することにより、ＦＦ２１から出力される信号Ｓ２１が“Ｈ”となり、タイムアウト状態変化信号ＴＯＣは“Ｈ”となる。そして、タイムアウト状態信号ＴＯＳとタイムアウト状態変化信号ＴＯＣは、割込ＩＤレジスタ２３にセットされる。
【００４４】
時刻ｔ７において、割込ＩＤレジスタ２３の内容がローカル制御ＩＦ１２で読み取られ、これに応じてリセット信号ＲＳＴが“Ｈ”となる。これにより、ＦＦ２１がリセットされ、信号Ｓ２１及びタイムアウト状態変化信号ＴＯＣは“Ｌ”に戻る。
【００４５】
時刻ｔ８において、割込ＩＤレジスタ２３の内容がローカル制御ＩＦ１２で読み取られ、これに応じてリセット信号ＲＳＴが“Ｌ”に戻る。
【００４６】
このように、本実施形態のデータ転送制御回路は、送信データＤＴＳの転送タイミングを調整するための送信バッファ１３と、受信データＤＴＲの転送タイミングを調整するための受信バッファをＦＩＦＯで構成している。これにより、ＵＡＲＴを用いて直列−並列変換処理を２重に行う必要がなくなり、回路構成を簡素化することができる。更に、受信データＤＴＲが途絶えたときに、内部の制御回路へのクロック信号ＣＬＫＡの供給を停止するために、ＡＮＤ１５、カウンタ１６及び一致検出器１７によるクロック制御部を有している。これにより、消費電力の低減が可能になるという利点がある。
【００４７】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００４８】
（ａ）　カウンタ１６のリセット信号として、書込制御信号ＷＲＲを使用しているが、適用する回路に応じて、ホスト制御ＩＦ１１側の書込制御信号ＷＲＳを使用しても良い。
【００４９】
（ｂ）　適用するシステムによっては、書込制御信号ＷＲＲを使用してクロック制御用のカウンタ１６をリセットする回路に加えて、ホスト制御ＩＦ１１側の書込制御信号ＷＲＳを使用してクロック制御用のカウンタをリセットする回路を設けても良い。
【００５０】
（ｃ）　カウント値ＣＮＴが予め設定された設定値に達したときに、クロック信号ＣＬＫＡの出力を停止するための回路構成は、ＡＮＤ１５、カウンタ１６及び一致検出器１７等による構成に限定されない。
【００５１】
（ｄ）　タイムアウト状態信号ＴＯＳやタイムアウト状態変化信号ＴＯＣを生成する回路は、例示した回路構成に限定されない。
【００５２】
【発明の効果】
以上詳細に説明したように、本発明によれば、第１及び第２のプロセッサ間で転送されるデータを一旦蓄積するための第１及び第２のバッファを、ＦＩＦＯで構成している。これにより、転送タイミングを確保するためにＵＡＲＴを使用するものに比較して、回路構成と処理が簡素化できる。また、クロック信号の連続カウント数が設定値に達したときに、クロック信号の出力を停止するクロック制御部を有している。これにより、データ転送が行われていないときの消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態を示すデータ転送制御回路の構成図である。
【図２】従来のＰＨＳデータ通信カードの一例を示す構成図である。
【図３】図１の動作の一例を示す信号波形図である。
【符号の説明】
１１　　ホスト制御ＩＦ
１２　　ローカル制御ＩＦ
１３　　送信バッファ
１４　　受信バッファ
１５　　ＡＮＤ（論理積ゲート）
１６　　カウンタ
１７　　一致検出器
１９〜２１　　ＦＦ（Ｄ型フリップフロップ）
２２　　ＯＲ（論理和ゲート）
２３　　割込ＩＤレジスタ
【図１】
2004021938.tif 000003
【図２】
2004021938.tif 000004
【図３】
2004021938.tif 000005