(57)【要約】【課題】　Ｂ突き抜けが防止され、ゲート絶縁膜として通常の酸化膜やＮ２Ｏによる低窒素濃度の窒化酸化膜等を所望の膜厚で適用でき、電子トラップの多いゲート絶縁膜を用いる必要が無くなり、良好な特性を有する表面チャネル型ＭＯＳトランジスタを得ること【解決手段】　半導体基板１上にゲート絶縁膜５を介して形成されたゲート電極６が少なくとも不純物がほぼ均一にドープされた膜厚１００〜２００ｎｍのポリシリコンからなり、半導体基板１内に形成されたソース／ドレイン領域１１がゲート電極６に対して自己整合的に形成された表面チャネル型ＭＯＳトランジスタ。【選択図】　図１
2004140404.tif 000002
【特許請求の範囲】
【請求項１】
　第１導電型半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
　前記基板内に形成された第２導電型ソース／ドレイン領域とを備え、
　前記ゲート電極が、第２導電型不純物が１×１０２０〜５×１０２０ｃｍ−３の範囲でドーピングされた膜厚１００〜２００ｎｍのポリシリコンからなり、側壁にサイドウォールスペーサを有しており、
　前記ソース／ドレイン領域が、ＬＤＤ領域を有して、前記ゲート電極に対して自己整合的に形成されており、
　さらに、前記ＬＤＤ領域直下であり、前記ソース／ドレイン領域のチャネル側に、前記基板の不純物濃度より高い不純物濃度の第１導電型高濃度領域を有し、前記高濃度領域の横方向の広がりは前記ＬＤＤ領域の横方向の広がりを超えず、前記高濃度領域の縦方向の広がりは前記ソース／ドレイン領域の縦方向の広がりを超えない、表面チャネル型ＭＯＳトランジスタ。
【請求項２】
　（ｉ）第１導電型半導体基板上にゲート絶縁膜を形成し、膜厚１００〜２００ｎｍの真性ポリシリコンを積層し、所望の形状にパターニングしてゲート電極を形成し、さらに第２導電型ＬＤＤ領域を形成し、前記ゲート電極側壁にサイドウォールスペーサを形成する工程と、
　（ｉｉ）前記ゲート電極上から第２導電型不純物を注入して、前記ゲート電極に不純物をドーピングすると同時に、前記ゲート電極に対して自己整合的に第２導電型ソース／ドレイン領域を形成する工程と、
　（ｉｉｉ）前記ゲート電極上から３０°以上の大傾角で第１導電型不純物を注入して、前記ＬＤＤ領域直下であり、前記ソース／ドレイン領域のチャネル側に、前記基板の不純物濃度より高い不純物濃度を有する第１導電型高濃度領域を形成する工程と
　を含む、表面チャネル型ＭＯＳトランジスタの製造方法。
【請求項３】
　工程（ｉｉｉ）は、
　７５Ａｓ＋を前記第１導電型不純物として、３０°〜６０°の角度、１００〜３００ｋｅＶの加速エネルギー、２×１０１２〜５×１０１３ｃｍ−２のドーズでイオン注入する工程と、
　３１Ｐ＋を前記第１導電型不純物として、３０°〜６０°の角度、６０〜１６０ｋｅＶの加速エネルギー、２×１０１２〜５×１０１３ｃｍ−２のドーズでイオン注入する工程と、
　１１Ｂ＋を前記第１導電型不純物として、３０°〜６０°の角度、５０〜１５０ｋｅＶの加速エネルギー、２×１０１２〜５×１０１３ｃｍ−２のドーズでイオン注入する工程とのうちのいずれか１つを含む、請求項２に記載の方法。
【請求項４】
　前記ゲート電極に不純物をドーピングする前に、前記ソース／ドレイン領域となる領域及び前記ゲート電極に非晶質層を形成する工程をさらに包含する、請求項２又は３に記載の方法。
【請求項５】
　請求項２〜４のいずれかに記載の方法を含む、表面チャネル型ＣＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　この発明は、表面チャネル型ＭＯＳトランジスタ、相補型電界効果トランジスタ及びそれらの製造方法に関し、より詳細には、表面チャネル型のＰＭＯＳ（Ｐ−ｃｈａｎｎｎｅｌ　Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ），ＮＭＯＳ（Ｎ−ｃｈａｎｎｎｅｌ　Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）又はこれらＰＭＯＳ及びＮＭＯＳを有する双対ゲート（Ｄｕａｌ　Ｇａｔｅ）構造ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｌｙ　Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及びそれらの製造方法に関する。
【背景技術】
【０００２】
　現在普及している半導体集積回路の中で用いられている絶縁ゲート型電界効果トランジスタは、素子の微細化にともなって、ゲート電極の担う空乏層電荷の全空乏層電荷に対する割合が小さくなるため、閾値電圧の低下、サブスレッショルド特性の劣化、パンチスルーなどの短チャネル効果を引き起こす。特に、ＰＭＯＳでの短チャネル特性はＮＭＯＳに比べて著しい。
【０００３】
　この原因の１つは、ＰＭＯＳでのソース／ドレイン領域の形成には、拡散係数が大きく、注入飛程も大きい不純物であるボロンが使われていることである。
　もう１つの原因として、従来より用いられているＰＭＯＳはゲート電極をＮＭＯＳと同一のｎ＋ポリシリコンで形成し、閾値電圧を制御するために、埋め込みチャネル型ＰＭＯＳを用いてきたことが挙げられる。この構造ではチャネルがＭＯＳ界面より離れた位置に形成されるため、反転電荷密度に対するゲートの制御性が悪くなり、著しい短チャネル効果が生じる。
【０００４】
　このような現象を抑制する方法として、ｐ＋ポリシリコンをゲート電極とし、従来の表面チャネル型ＮＭＯＳと双対構造を有する表面チャネル型ＰＭＯＳを形成する方法がある。これにより、ＮＭＯＳ及びＰＭＯＳは共に表面チャネル型となり、短チャネル効果の抑制に適した構造となる。
　このような表面チャネル型のＮＭＯＳとＰＭＯＳとを用いたＣＭＯＳ（以下、「双対ゲート型ＣＭＯＳ」と称する）を、図面に基づいて説明する。
【０００５】
　図４（ｃ）に示したように、シリコン基板１にＰウェル２及びＮウェル３がそれぞれ形成されており、Ｐウェル２には、ゲート絶縁膜５、Ｎ＋ポリシリコン・ゲート電極１６ａ、サイドウォールスペーサ１９、シリサイド１２及び１２ａ、ソース／ドレイン領域２０、ＬＤＤ（Ｌｉｇｈｔｙｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ／Ｓｏｕｒｃｅ）　領域１７からなるＮＭＯＳトランジスタが、Ｎウェル３には、ゲート絶縁膜５、Ｐ＋ポリシリコン・ゲート電極１６ｂ、サイドウォールスペーサ１９、シリサイド１２及び１２ａ、ソース／ドレイン領域２１、ＬＤＤ領域１８からなるＰＭＯＳトランジスタがそれぞれ形成されて構成されている。
【０００６】
　この双対ゲート型ＣＭＯＳの製造方法を以下に示す。
　まず、図４（ａ）に示したように、シリコン基板１に、Ｐウェル２、Ｎウェル３及びフィールド絶縁膜４を形成した後、ゲート絶縁膜５及び膜厚２００〜３００ｎｍ程度の真性ポリシリコン・ゲート電極１６を形成する。
　次に、図４（ｂ）に示したように、リソグラフィー工程、イオン注入工程により、ｎ−ＬＤＤ領域１７、ｐ−ＬＤＤ領域１８を形成し、その後、サイドウォールスペーサ１９をＣＶＤ工程及び異方性エッチング工程により形成する。
【０００７】
　続いて、図４（ｃ）に示すように、リソグラフィー工程、イオン注入工程、活性化アニール工程により、Ｎ＋ソース／ドレイン領域２０と３１Ｐ＋ソース／ドレイン領域２１の形成及びポリシリコン・ゲート電極１６へのドーピングをおこなう。その後、高融点金属スパッタリング工程、選択シリサイド化工程、未反応高融点金属除去工程を経て、ソース／ドレイン領域上及びゲート電極上にシリサイド１２、１２ａを形成する。なお、ｎ＋ソース／ドレイン領域２０とｐ＋ソース／ドレイン領域２１の形成及びポリシリコン・ゲート電極１６へのドーピングを行うためのイオン注入には、浅いソース／ドレイン領域を得るため、通常７５Ａｓ＋及び４９ＢＦ２＋が用いられる。以上の工程により、双対ゲート型ＣＭＯＳが形成される。
【０００８】
　また、ＰＭＯＳの短チャネル効果を抑制するために、図４（ａ）に示したポリシリコン・ゲート電極１６を形成した後に、図５に示したように、チャネル領域よりもやや高濃度のＮ型高濃度領域２４を形成することがある。これにより、ソース／ドレイン領域からの空乏層の伸びがこのＮ型高濃度領域２４により抑制され、短チャネル効果を抑制することができる。なお、図５はＰＭＯＳに関して示しているが、ＮＭＯＳにおいても同様な手法が適用できる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
　上述の双対ゲート型ＣＭＯＳの製造方法において、ＰＭＯＳのソース／ドレイン領域形成のため、短チャネル効果の抑制のために注入飛程の浅い４９ＢＦ２＋を用いてイオン注入を行い、その後、活性化アニールを行っている。
　しかし、４９ＢＦ２＋を用いた場合には、通常の１１Ｂ＋を用いた場合に比べてフラット・バンド電圧のシフトが著しくなるという問題があった。図６は、ｐ型基板にゲート絶縁膜（膜厚５ｎｍ）、真性ポリシリコン・ゲート電極を形成した後、４９ＢＦ２＋及び１１Ｂ＋をそれぞれイオン注入し、炉アニール及び急速熱処理（ＲＴＡ，　Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）を各種温度で行った時のフラット・バンド電圧をアニール温度でプロットしたものである。４９ＢＦ２＋のイオン注入後、３０分間炉アニールを行った場合（図６中、●で示す）にはフラット・バンド電圧のシフトが著しい。このフラット・バンド電圧のシフトは、炉アニールによりＢ原子がポリシリコン・ゲート電極からゲート絶縁膜を経てシリコン基板へ突き抜けることを示している。この現象は単にフラット・バンド電圧を変動させるだけではなく、絶縁耐圧の低下をも招くことが指摘されている。
【００１０】
　上記フラット・バンド電圧のシフトを抑制する方法としては、ランプ・アニール等の急速熱処理を用いる方法がある。図６によれば、急速熱処理を行った場合には、４９ＢＦ２＋又は１１Ｂ＋のいずれを用いてもフラット・バンド電圧のシフトは起こらない。しかし、この方法ではソース／ドレイン領域の活性化や接合リークの低減には不充分であり、炉を用いた場合と同等の特性を得ることは困難である。
【００１１】
　一方、ゲート絶縁膜に代えて窒化酸化膜を用いる方法もある。しかし、窒化酸化膜をＮＨ３を用いて形成した場合には、水素原子に起因した電子トラップが多く、素子の信頼性上好ましくない。また、Ｎ２Ｏを用いた窒化酸化膜の場合、電子トラップは少ないが、Ｂの突き抜けに有効な窒素原子がＮＨ３を用いた窒化酸化膜より少ないため、Ｂ原子のシリコン基板への突き抜けを防止することが困難である。
【００１２】
　従って、４９ＢＦ２＋を用いることは、やはり素子の信頼性上困難であった。
　さらに、４９ＢＦ２＋はＭＯＳ構造の特性だけではなく、シリサイド化した拡散層にも影響を及ぼすという問題があった。図７には、ＴｉＳｉ２を形成したソース／ドレイン領域のシート抵抗の注入ドーズ量依存性を示している。１１Ｂ＋に比べて４９ＢＦ２＋を用いた場合には、高ドーズ量でシート抵抗の増大をもたらす。これは、ＰＭＯＳの寄生抵抗を増大させるため好ましくない。
【００１３】
　上述の双対ゲート型ＣＭＯＳ形成方法においては、さらに問題がある。イオン注入によりポリシリコン・ゲート電極のドーピングを行っているため、ポリシリコン・ゲート電極（膜厚ＴＰＯＬＹ）中の不純物プロファイルがガウス分布様のプロファイルとなる。よって、
　　Ｒｐ＋３ΔＲｐ＜ＴＰＯＬＹ　（Ｒｐ：注入飛程，ΔＲｐ：注入広がり）
の条件を満たすことが必要となる。また、同時に、熱処理による不純物拡散が少ない場合には、ポリシリコン・ゲート電極のゲート絶縁膜側界面付近の不純物濃度が１０２０ｃｍ−３に満たなくなる。特に、浅いソース／ドレイン領域を得るために、低エネルギーで注入を行った場合にこれが顕著となる。このような場合、電界効果トランジスタの強反転状態においてポリシリコン・ゲート電極のゲート絶縁膜側界面付近に空乏層が形成されるため、ゲートの制御性が悪化し、短チャネル効果の増大、伝達コンダクタンスの悪化、サブスレッショルド特性の悪化を引き起こす。このような問題は、ＮＭＯＳのポリシリコン・ゲート電極のドーピングをＡｓで行う場合、特に厳しくなる。
【００１４】
　このため、ゲート電極を薄膜化することが好ましいが、同一基板上にＰＭＯＳも形成すると、ｐ＋ポリシリコン・ゲート電極のドーピングにおいて、ポリシリコンに１１Ｂ＋をイオン注入した場合には、チャネリング等によるプロファイル・テイルにより、ゲート絶縁膜及びその直下のチャネル領域へも１０１６ｃｍ−３程度以上のＢが打ち込まれることとなり、ゲート絶縁膜の固定電荷の発生あるいはチャネル不純物濃度の変動を引き起こす可能性がある。特に、ポリシリコン・ゲート電極が柱状晶である場合に上記現象が著しい。従って、ゲート電極の薄膜化は困難である。
【００１５】
　さらに、図５に示した高濃度のＮ型高濃度領域２４を形成した場合には、ソース／ドレイン領域からの空乏層の伸びが、このＮ型高濃度領域により抑制されるため、短チャネル効果を抑制することができるが、チャネル領域のＬＤＤ先端付近の不純物濃度が高まるため、伝達コンダクタンス、サブスレッショルド特性の劣化を引き起こす。また、接合リーク、接合容量の周辺成分を低減することが困難である。
【００１６】
　本発明は上記課題に鑑みなされたものであり、ＮＭＯＳトランジスタとして膜厚の比較的薄いポリシリコンを用いた場合においても、また、ＰＭＯＳトランジスタとして膜厚の比較的薄いポリシリコンを用いるとともに、ソース／ドレイン領域の形成及びゲート電極のドーピングに４９ＢＦ２＋でなく１１Ｂ＋を注入イオン種として用いた場合においても、短チャネル効果や素子信頼性に対して良好な素子特性を有する表面チャネル型ＰＭＯＳ、及びゲート電極のゲート絶縁膜界面付近での空乏層形成が抑制され、良好な素子特性を有するＮＭＯＳ、並びに相補型電界効果トランジスタ及びこれらの製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１７】
　本発明によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極が少なくとも不純物がほぼ均一にドーピングされた膜厚１００〜２００ｎｍのポリシリコンからなり、かつ前記半導体基板内に形成されたソース／ドレイン領域が前記ゲート電極に対して自己整合的に前記不純物と同一の不純物を含有してなる表面チャネル型ＭＯＳトランジスタが提供される。
【００１８】
　また、上記構成を有するＰＭＯＳ・ＦＥＴとＮＭＯＳ・ＦＥＴとが同一基板上に組み合わされてなる相補型電界効果トランジスタが提供される。
　さらに、本発明の製造方法によれば、（ｉ）半導体基板上にゲート絶縁膜を形成し、膜厚１００〜２００ｎｍの真性ポリシリコンを積層し、所望の形状にパターニングしてゲート電極を形成し、（ｉｉ）前記ゲート電極上から不純物を注入することにより、前記ゲート電極に不純物をドーピングすると同時に、前記ゲート電極に対して自己整合的にソース／ドレイン領域を形成する表面チャネル型ＭＯＳトランジスタの製造方法、又はこれらの方法を含んでなるＣＭＯＳの製造方法が提供される。
【００１９】
　本発明における表面チャネル型ＭＯＳトランジスタに用いられる半導体基板としては、通常半導体集積回路に使用される半導体基板であれば特に限定されるものではなく、例えばシリコン基板が好ましい。この半導体基板表面には、素子分離領域のために、フィールド酸化膜やトレンチ等が形成されていることが好ましい。また、この半導体基板としては、表面チャネル型ＰＭＯＳあるいはＮＭＯＳトランジスタを形成するために、Ｎ型又はＰ型の半導体基板が用いられるか、あるいはＮ型又はＰ型の不純物が１×１０１６〜１×１０１８ｃｍ−３程度含まれるＮ型領域又はＮウェル、あるいはＰ型領域又はＰウェル等が少なくとも１つ形成されている。さらに、これら表面チャネル型ＭＯＳトランジスタを用いて相補型電界効果トランジスタを構成する場合には、同一の半導体基板内に、上記のＮ型領域又はＮウェル及びＰ型領域又はＰウェル等が少なくとも１つずつ形成されている。
【００２０】
　本発明の表面チャネル型ＭＯＳトランジスタにおいては、半導体基板上に、ゲート絶縁膜、少なくともポリシリコンからなるゲート電極及びソース／ドレイン領域からなる表面チャネル型ＭＯＳトランジスタが形成されている。
　ゲート絶縁膜としては、ＳｉＯ２等の酸化膜、Ｎ２Ｏを用いた窒素濃度の低い窒化酸化膜のようなトラップの少ない材料を、膜厚１５〜１００Å程度で用いることができる。
【００２１】
　ゲート電極は、少なくとも真性ポリシリコンを公知の方法、例えばＣＶＤ法等により膜厚１００〜２００ｎｍ程度の厚さで形成され、フォトリソグラフィ及びエッチング工程により所望の形状にパターニングされ、後述するイオン注入により不純物がほぼ均一にドーピングされて形成されている。例えば、ＰＭＯＳの場合には１１Ｂ＋が１×１０１５〜７×１０１５ｃｍ−２程度のドーズ量で注入されることにより、１×１０２０〜５×１０２０ｃｍ−３程度の濃度でドーピングされており、ＮＭＯＳの場合には７５Ａｓ＋又は３１Ｐ＋が１×１０１５〜７×１０１５ｃｍ−２程度のドーズ量で注入されることにより、１×１０２０〜５×１０２０ｃｍ−３程度の濃度でドーピングされている。よって、ゲート電極のゲート絶縁膜界面での不純物濃度は１×１０２０ｃｍ−３程度以上となる。なお、ゲート電極は、上記のようにポリシリコンのみで形成されていてもよく、又はポリシリコン上に、例えば、Ｃｏ、Ｎｉ、Ｔｉ、Ｔａ、Ｍｏ、Ｗ等の高融点金属を１０〜５０ｎｍ程度の膜厚で形成することによりシリサイドとして形成されていてもよい。このように、ゲート電極をシリサイドで形成した場合には、ポリシリコン自体のゲート電極の膜厚を上記のような比較的薄い膜厚としても、ゲート抵抗の増大を抑制することができる。
【００２２】
　ソース／ドレイン領域は、ゲート電極に自己整合的に、上記と同様のイオン、例えばＰＭＯＳの場合には１１Ｂ＋が１×１０１５〜７×１０１５ｃｍ−２程度のドーズ量で注入されており、ＮＭＯＳの場合には７５Ａｓ＋が１×１０１５〜７×１０１５ｃｍ−２のドーズ量あるいは３１Ｐ＋が１×１０１５〜７×１０１５ｃｍ−２のドーズ量でイオン注入されて構成されている。なお、本発明においては、ソース／ドレイン領域上に、上記と同様に、高融点金属を１０〜５０ｎｍ程度の膜厚で形成することによりシリサイド化してもよい。この場合には、ソース／ドレイン領域のシート抵抗の増大を抑制することができる。
【００２３】
　また、上記ゲート電極には膜厚３０〜２００ｎｍ程度のＳｉＯ２又はＳｉＮ等によりサイドウォールスペーサが形成されていてもよく、このサイドウォールスペーサが利用されてＬＤＤ領域が形成されている。ＰＭＯＳ又はＮＭＯＳのいずれの場合も、ＬＤＤ領域は不純物濃度が１×１０１８〜５×１０１９ｃｍ−３程度の濃度で形成されていることが好ましい。
【００２４】
　さらに、ＬＤＤ領域の直下であって、ソース／ドレイン領域のチャネル側端部の側部に、ソース／ドレイン領域の導電型と異なる導電型であって、少なくとも基板（又はウェル）、つまりチャネル領域よりも濃度が高い高濃度領域を有していてもよい。ＰＭＯＳの場合の高濃度領域は、７５Ａｓ＋又は３１Ｐ＋が２×１０１７〜２×１０１８ｃｍ−３の濃度で含有されていることが好ましく、ＮＭＯＳの場合の高濃度領域は、１１Ｂ＋が２×１０１７〜２×１０１８ｃｍ−３の濃度で含有されていることが好ましい。なお、高濃度領域は，基板又はウェルにおけるチャネル領域の不純物濃度よりも高く、少なくともチャネル不純物濃度の２倍程度であることが好ましい。
【００２５】
　また、本発明の表面チャネル型ＰＭＯＳトランジスタの製造方法においては、工程（ｉ）で、半導体基板上にゲート絶縁膜及び膜厚１００〜２００ｎｍの真性ポリシリコンによりゲート電極を形成する。ゲート絶縁膜としては、熱酸化、ＣＶＤ等の公知の方法によりＳｉＯ２等を所望の膜厚で形成するか、Ｎ２Ｏ窒化プロセス（ＩＥＥＥ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥ　ＬＥＴＴＥＲＳ　ＶＯＬ．１３，　ＮＯ．２，　ＦＥＢＲＵＡＲＹ　１９９２，　ｐ１１７−１１９参照）によるＳｉＯ２等を所望の膜厚で形成することができる。
【００２６】
　真性ポリシリコンとしては、膜厚を１００〜２００ｎｍ程度の厚さで形成することが必要であり、例えばシランガスを用いたＣＶＤ法等の公知の方法により成膜することができる。真性ポリシリコンを成膜した後、公知のフォトリソグラフィ及びエッチング工程により所望の形状にパターニングしてゲート電極を形成することができる。
【００２７】
　工程（ｉｉ）において、ゲート電極上から１１Ｂ＋を注入することにより、ゲート電極に１１Ｂ＋をドーピングすると同時に、ゲート電極に対して自己整合的にソース／ドレイン領域を形成する。例えば、ゲート電極と任意にレジストをマスクとして用いて、１１Ｂ＋を１０〜２０ｋｅＶの加速エネルギー、１×１０１５〜７×１０１５ｃｍ−２のドーズ量で表面チャネル型ＰＭＯＳトランジスタを形成する領域にイオン注入する。また、ＮＭＯＳトランジスタを形成する場合には、上記と同様の工程によりゲート電極を形成した後、例えば７５Ａｓ＋を４０〜１００ｋｅＶの加速エネルギー、１×１０１５〜７×１０１５ｃｍ−２のドーズ量、あるいは３１Ｐ＋を１０〜４０ｋｅＶの加速エネルギー、１×１０１５〜７×１０１５ｃｍ−２のドーズ量とすること以外は上記と同様にＮＭＯＳトランジスタのソース／ドレイン領域の形成及びゲート電極のドーピングを行うことができる。
【００２８】
　本発明においては、上記イオン注入を行った後、任意にソース／ドレイン領域及びゲート電極の活性化アニールを行ってもよい。この際の条件は、アルゴン、窒素等の雰囲気下、電気炉を用いる場合には７５０〜９００℃程度の温度範囲で、１０〜３０分間程度、ランプ・アニーラーを用いる場合には９００〜１０００℃程度の温度範囲で、１０〜３０秒間程度が好ましく、これらを組み合わせて行ってもよい。
【００２９】
　また、本発明においては、任意にソース／ドレイン領域上及び／又はゲート電極を構成するポリシリコン上に高融点金属を積層してシリサイドを形成することができる。シリサイドの形成方法としては、高融点金属を公知の方法、例えばスパッタ法、蒸着法等によりゲート電極となるポリシリコンを含む半導体基板上に成膜し、選択シリサイド化のためにアルゴン、窒素等の雰囲気下、６００〜７００℃程度の温度範囲で、１０〜３０秒間程度熱処理を行った後、ウェットエッチングによる未反応高融点金属を除去する方法が挙げられる。なお、この際の熱処理は、上述したソース／ドレイン領域及びゲート電極を形成するための活性化アニールとは別に行ってもよいし、該活性化アニールを兼ねて行ってもよい。
【００３０】
　さらに、本発明の製造方法によれば、上記工程（ｉｉ）におけるソース／ドレイン領域の形成前に、ゲート電極及びソース／ドレイン領域となる領域に予め２８Ｓｉ＋、３１Ｐ＋、７５Ａｓ＋、１２２Ｓｂ＋等のイオンを２０〜５０ｋｅＶ程度の加速エネルギー、３×１０１４〜１×１０１５ｃｍ−２程度のドーズ量でイオン注入することにより、それら領域等に非晶質層を形成することが好ましい。特にＰＭＯＳの場合には、ゲート電極及びそれら領域を非晶質層とすることにより、ボロンのチャネリング等によるゲート絶縁膜及びその直下のチャネル領域へのボロンの打ち込みを抑制するとともに、浅いソース／ドレイン領域を得ることができる。
【００３１】
　また、本発明の製造方法においては、工程（ｉ）におけるゲート電極形成後、ＬＤＤ領域を形成し、ゲート電極の側壁にサイドウォールスペーサを形成することが好ましい。ゲート電極を形成したのち、工程（ｉｉ）に示したソース／ドレイン領域形成のためのイオン注入とは別に、ゲート電極をマスクとして、例えば、ＰＭＯＳトランジスタを形成する場合には１１Ｂ＋を５〜１５ｋｅＶの加速エネルギー、１×１０１３〜５×１０１４ｃｍ−２のドーズ量、あるいは４９ＢＦ２＋を１０〜４０ｋｅＶの加速エネルギー、１×１０１３〜５×１０１４ｃｍ−２のドーズ量でイオン注入する。その後、サイドウォールスペーサを形成する。サイドウォールスペーサ形成方法としては、ゲート電極を有する半導体基板上に、膜厚３０〜２５０ｎｍ程度のＳｉＮ又はＳｉＯ２等を積層し、ＲＩＥ等の異方性エッチングすることが挙げられる。ＮＭＯＳトランジスタを形成する場合には、例えばＡｓを２０〜５０ｋｅＶの加速エネルギー、１×１０１３〜１×１０１４ｃｍ−２のドーズ量とすること以外は上記と同様にＬＤＤ領域を形成することができる。
【００３２】
　さらに、本発明の表面チャネル型ＭＯＳトランジスタがＬＤＤ領域を有する場合には、サイドウォールスペーサを形成した後、さらに大傾角で半導体基板中に、サイドウォールスペーサを通してソース／ドレイン領域と異なる導電型を有するイオンを注入することにより、ＬＤＤ領域直下、かつソース／ドレイン領域のチャネル側端部の側部に、ソース／ドレイン領域とは異なる導電型の高濃度領域を形成することが好ましい。ＰＭＯＳの場合のイオン注入は、７５Ａｓ＋イオンを半導体基板の法線方向に対して３０〜６０°の角度で、１００〜３００ｋｅＶの加速エネルギー、２×１０１２〜５×１０１３ｃｍ−２のドーズ量、又は３１Ｐ＋イオンを半導体基板の法線方向に対して３０〜６０°の角度で、６０〜１６０ｋｅＶの加速エネルギー、２×１０１２〜５×１０１３ｃｍ−２のドーズ量で行うことができる。しかし、７５Ａｓ＋を用いてイオン注入を行った方が、３１Ｐ＋よりも拡散係数及びΔＲｐ（注入プロファイルの広がり）が小さいためより好ましい。ＮＭＯＳの場合には、例えば１１Ｂ＋を５０〜１５０ｋｅＶの加速エネルギー、２×１０１２〜５×１０１３ｃｍ−２のドーズ量とすること以外は上記と同様にイオン注入することができる。大傾角でのイオン注入の加速エネルギー及び角度は、高濃度領域の横方向の広がりがＬＤＤ領域を越えず、さらに縦方向の広がりがソース／ドレイン領域を越えない条件を用いる必要がある。大傾角でイオン注入を行う方法としては、総注入量を等分割、例えば４〜８分割し、一分割量イオン注入するごとに円周を上記分割と同じ分割した量だけシリコン基板１を回転させる方式（ステップ注入）、あるいは一定速度でシリコン基板１を回転（回転速度〜２ｒｐｓ）しつつイオン注入する方式（回転注入）が挙げられる。また、このイオン注入を行った後、任意にランプアニール等の急速熱処理、ソース／ドレイン領域活性化アニールのための熱処理よりも低温での炉アニールを任意に行うことができる。この際の条件は、アルゴン、窒素等の雰囲気下、電気炉を用いる場合には７５０〜９００℃程度の温度範囲で、１０〜３０分間程度、ランプ・アニーラーを用いる場合には９００〜１０００℃程度の温度範囲で、１０〜３０秒間程度が好ましく、これらを組み合わせて行ってもよい。
【００３３】
　なお、上述の方法において、７５Ａｓ＋を用いてイオン注入した場合には、７５Ａｓ＋の拡散係数が小さいため、イオン注入、活性化アニール及びシリサイド層形成等の工程の順序の違いによる素子特性の変化は小さい。しかし、３１Ｐ＋又は１１Ｂ＋を用いてイオン注入した場合には、３１Ｐ＋又は１１Ｂ＋の拡散係数が大きいため、特にこれらイオンを用いた高濃度領域形成工程は、ソース／ドレイン領域形成工程の後の方で行うことが好ましい。
【発明の効果】
【００３４】
　本発明の表面チャネル型ＰＭＯＳトランジスタによれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極が少なくとも不純物がほぼ均一にドーピングされた膜厚１００〜２００ｎｍのポリシリコンにより形成されているので、ＮＭＯＳの場合においてはゲート電極のゲート絶縁膜側での空乏層の形成を抑制することができ、短チャネル効果を抑制するとともに良好なサブスレッショルド特性及び高い駆動力を得ることが可能となる。本効果は、特にＮＭＯＳにおいて、ソース／ドレイン領域及びゲート電極のドーピングにＡｓを用いる場合に顕著となる。また、ＰＭＯＳの場合においては、ソース／ドレイン領域及びゲート電極へのイオン注入に、４９ＢＦ２＋ではなく、１１Ｂ＋を用いているので、さらにゲート電極から半導体基板へのボロンの突き抜けが防止され、ゲート電極のゲート絶縁膜側での空乏層の形成をより抑制することができ、短チャネル効果を抑制するとともに良好なサブスレッショルド特性及び高い駆動力を得ることが可能となる。また、ボロンの突き抜けが防止されるため、ゲート絶縁膜として通常の酸化膜やＮ２Ｏを用いた窒素濃度の低い窒化酸化膜等を所望の膜厚で適用することができ、このため、ＮＨ３を用いた窒素酸化膜のような電子トラップの多いゲート絶縁膜を用いる必要が無くなり、良好な特性を有する表面チャネル型ＰＭＯＳトランジスタを得ることが可能となる。さらに、シリサイド化において、ｐ＋ソース／ドレイン領域に１１Ｂ＋を注入することにより、４９ＢＦ２＋を用いた場合よりも低抵抗を得ることができる。
【００３５】
　また、ＬＤＤ領域直下であり、かつソース／ドレイン領域のチャネル側端部の側部に、ソース／ドレイン領域とは異なる導電型の高濃度領域を有する場合には、チャネル不純物濃度の増大による伝達コンダクタンス、サブスレッショルド特性の劣化を防止することができるとともに、ソース／ドレイン領域接合付近の不純物濃度の増大による接合容量、接合リーク電流の増大を引き起こすことなくソース／ドレイン領域の空乏層の伸びを抑制し、短チャネル効果をより抑制することが可能となり、短チャネル効果が抑制され、高い駆動力をもつ表面チャネル型ＭＯＳトランジスタを得ることができる。
【００３６】
　さらに、上記表面チャネル型ＭＯＳトランジスタの構成を有するＮＭＯＳ及びＰＭＯＳトランジスタからなる相補型電界効果トランジスタの場合には、上述したように膜厚１００〜２００ｎｍのポリシリコン・ゲート電極を用いるため、ＮＭＯＳ及びＰＭＯＳのいずれにおいてもゲート電極の空乏層の形成を抑制することができ、ゲート電極からチャネル領域への電界を弱めることがなくなり、短チャネル効果や素子の信頼性に関して良好な素子特性を有する相補型電界効果トランジスタを得ることが可能となる。本手法によるゲート電極への空乏層の形成の抑制は、Ａｓ等の拡散係数の小さい原子をポリシリコン・ゲートに用いるＮＭＯＳにおいて、その作用が著しい。
【００３７】
　また、本発明の表面チャネル型ＭＯＳトランジスタの製造方法によれば、（ｉ）半導体基板上にゲート絶縁膜を形成し、膜厚１００〜２００ｎｍの真性ポリシリコンを積層し、所望のパターニングによりゲート電極を形成し、（ｉｉ）イオン注入により前記ゲート電極に対して自己整合的にソース／ドレイン領域を形成するとともに、前記ゲート電極にイオンをドーピングするので、ソース／ドレイン領域形成のためのイオン注入の加速エネルギーを低く設定して拡散層深さの増大を抑制しても、ゲート電極のゲート絶縁膜界面の不純物濃度が所望の濃度、例えば１×１０２０ｃｍ−３程度以上に確保することができ、空乏化が起こりにくく、従って、ゲート電極からチャネル領域への電界を弱めることがなく、短チャネル効果を抑制するとともに良好なサブスレッショルド特性及び高い駆動力を得ることが可能となる。
【００３８】
　さらに、上記工程（ｉｉ）におけるソース／ドレイン領域形成前に、前記ソース／ドレイン領域となる領域にイオン注入により非晶質層を形成する場合には、その後の工程であるソース／ドレイン領域形成及びゲート電極へのドーピングのためのイオン注入、特に１１Ｂ＋のイオン注入によるチャネリングの形成を抑制して浅いソース／ドレイン領域を形成することができるだけでなく、チャネリング等によるゲート絶縁膜及びその直下のチャネルへのＢの打ち込みを抑制することができ、従ってゲート絶縁膜の固定電荷の発生あるいはチャネル不純物濃度の変動を抑制する事ができる。これは、特にゲート電極が柱状晶ポリシリコンである場合に著しい。
【００３９】
　また、大傾角でイオン注入することにより、ＬＤＤ領域直下であり、かつソース／ドレイン領域のチャネル側端部の側部に、ソース／ドレイン領域とは異なる導電型の高濃度領域を形成する場合には、サイドウォールスペーサのオフセット効果によりチャネル領域へのイオンの打ち込みを抑制し、ＬＤＤ領域のチャネル側端部の側部におけるチャネル不純物濃度の上昇を抑制することができる。このため、伝達コンダクタンス、サブスレッショルド特性の劣化を防止しつつ、短チャネル効果を抑制することが可能となる。
【００４０】
　さらに、大傾角でのイオン注入は、特に、７５Ａｓ＋を３０〜６０°の角度、１００〜３００ｋｅＶの加速エネルギー，２×１０１２〜５×１０１３ｃｍ−２のドーズ量で行うか、３１Ｐ＋を３０〜６０°の角度、６０〜１６０ｋｅＶの加速エネルギー、２×１０１２〜５×１０１３ｃｍ−２のドーズ量で行う場合には、高濃度領域の広範囲の不純物拡散が抑制できるため、不純物プロファイルの設計が容易になり、特性の向上に寄与することが可能となる。
【発明を実施するための最良の形態】
【００４１】
　本発明の表面チャネル型ＭＯＳトランジスタ、ＣＭＯＳ及びそれらの製造方法の実施例を詳細に説明する。
【００４２】
実施例１
　図１に本発明におけるＭＯＳトランジスタを含む双対ゲート型ＣＭＯＳの一実施例を示す。この双対ゲート型ＣＭＯＳは、シリコン基板１に形成されたＰウェル２及びＮウェル３に形成されている。Ｐウェル２には、ゲート絶縁膜５、Ｎ＋ポリシリコン・ゲート電極６ａ、サイドウォールスペーサ９、シリサイド１２・１２ａ、ソース／ドレイン領域１０、ＬＤＤ領域７からなるＮＭＯＳトランジスタが、Ｎウェル３には、ゲート絶縁膜５、Ｐ＋ポリシリコン・ゲート電極６ｂ、サイドウォールスペーサ９、シリサイド１２・１２ａ、ソース／ドレイン領域１１、ＬＤＤ領域８からなるＰＭＯＳトランジスタがそれぞれ形成されている。
【００４３】
　上記ＮＭＯＳ及びＰＭＯＳトランジスタにおいては、Ｎ＋ポリシリコン・ゲート電極６ａ及びＰ＋ポリシリコン・ゲート電極６ｂがいずれも膜厚１００〜２００ｎｍで形成されているため、ソース／ドレイン領域形成のためのイオン注入において、同時にポリシリコン・ゲート電極６ａ及び６ｂへのドーピングを自己整合的におこなった場合でも、ポリシリコン・ゲート電極６ａ及び６ｂのゲート絶縁膜５側の不純物濃度を１０２０ｃｍ−３程度以上に保持することができる。このため、ソース／ドレイン領域１０及び１１形成のためのイオン注入の加速エネルギーを低くした場合においても、ポリシリコン・ゲート電極６ａ、６ｂへの不純物イオンのドーピングがほぼ均一に、十分に行うことができるため、空乏化が起こりにくく、拡散層深さの増大を抑制し、短チャネル効果を抑制することができる。特にＮＭＯＳにおいて、ソース／ドレイン接合を浅くするために注入飛程が短く、拡散係数の小さいＡｓをイオン種として用いた場合にも、ゲート電極６ａのゲート絶縁膜５側の不純物濃度を高めることができる。これにより、Ｎ＋及びＰ＋ポリシリコン・ゲート電極６ａ及び６ｂの空乏層の形成を抑制でき、ゲート電極６ａあるいは６ｂからチャネル領域への電界が弱まることがないため、短チャネル効果を抑制するとともに、良好なサブシュレッショルド特性及び高い駆動力を得ることができる。なお、ポリシリコン・ゲート電極６ａ及び６ｂの膜厚を上記のように薄くしても、ゲート電極上にシリサイド層１２ａを形成するため、ゲート抵抗の増大を抑制することができる。
【００４４】
　また、表面チャネル型ＰＭＯＳのｐ＋ソース／ドレイン領域１１形成工程において、ソース／ドレイン拡散領域だけでなくポリシリコン・ゲート電極６ｂをも自己整合的に非晶質化することにより、その後の１１Ｂ＋のイオン注入によりチャネリングを抑制して浅いソース／ドレイン領域を形成するだけでなく、チャネリング等によるゲート絶縁膜及びその直下のチャネルへのＢの打ち込みを抑制でき、特に、ポリシリコン・ゲート電極が柱状晶である場合に上記効果が著しい。
【００４５】
　本構造においては、ｐ＋ソース／ドレイン領域を４９ＢＦ２＋でなく１１Ｂ＋をイオン種として用いておりＢの突き抜けが抑制できるため、ゲート絶縁膜には、通常の酸化膜、及びＮ２Ｏを用いた窒素濃度の低い窒化酸化膜でも１．５ｎｍ以上の膜厚で十分適用することができる。このため、ＮＨ３を用いた窒化酸化膜のような電子トラップの多いゲート絶縁膜を用いる必要が無い。従って、良好な特性を有するゲート酸化膜を形成することが容易となる。また、１１Ｂ＋を用いることにより、ソース／ドレイン形成工程において欠陥を十分に回復するために高温で長時間のアニールを行ってもＢの突き抜けを抑制することができる。さらに、シリサイド化において、ｐ＋ソース／ドレイン領域に１１Ｂ＋を注入することにより、４９ＢＦ２＋を用いた場合よりも低抵抗を得ることができる。
【００４６】
実施例２
　図２に本発明のＭＯＳを含む双対ゲート型ＣＭＯＳの別の実施例を示す。但し、図２にはＣＭＯＳ中のＰＭＯＳのみを示す。この双対ゲート型ＣＭＯＳにおいては、ｐ−ＬＤＤ領域８直下であって、かつｐ＋ソース／ドレイン領域１１のチャネル側端部の側部に、少なくともＮウェル３よりも濃度が高いｎ型高濃度領域１４が形成されていること以外は実施例１の双対ゲート型ＣＭＯＳと同様の構成である。
【００４７】
　このように、ＬＤＤ領域の直下であって、ソース／ドレイン領域のチャネル側端部の側部に、ソース／ドレイン領域の導電型と異なる導電型の高濃度領域、つまり、ｎ型高濃度領域１４を有しているので、チャネル不純物濃度の増大による伝達コンダクタンス、サブスレッショルド特性の劣化、及びソース／ドレイン接合付近の不純物濃度の増大による接合容量、接合リーク電流の増大を引き起こすことなく、ソース／ドレイン近傍の空乏層の伸びを抑制でき、従って短チャネル効果をより制限することができる。
【００４８】
　以下、図２に示した双対ゲート型ＣＭＯＳの形成方法を説明する。
　まず、図３（ａ）に示すように、通常の工程によりシリコン基板１に、不純物濃度１×１０１６〜１×１０１８ｃｍ−３程度のＰウェル２、不純物濃度１×１０１６〜１×１０１８ｃｍ−３程度のＮウェル３及びフィールド絶縁膜４を形成した。その後、膜厚３〜８ｎｍ程度のゲート絶縁膜５及び膜厚１００〜２００ｎｍ程度の真性ポリシリコン・ゲート電極６を形成した。ゲート絶縁膜５は、通常の酸化膜の他、Ｎ２Ｏを用いた低窒素濃度の窒化酸化膜でも良い。
【００４９】
　次に、図３（ｂ）に示すように、リソグラフィー工程を用いてＮウェル３を覆う所望の形状のレジスト（図示せず）を形成し、このレジストをマスクとして、３１Ｐ＋を１０〜３０ｋｅＶ、１０１３〜１０１４ｃｍ−２又は７５Ａｓ＋を２０〜５０ｋｅＶ、１０１３〜１０１４ｃｍ−２でイオン注入し、不純物濃度１×１０１８〜５×１０１９ｃｍ−３程度のｎ−ＬＤＤ領域７を形成した。続いて、リソグラフィー工程を用いてＰウェル２を覆う所望の形状のレジスト（図示せず）を形成し、このレジストをマスクとして、４９ＢＦ２＋を１０〜４０ｋｅＶ、１０１３〜１０１４ｃｍ−２でイオン注入し、不純物濃度１×１０１８〜５×１０１９ｃｍ−３程度のｐ−ＬＤＤ領域８を形成した。次いで、ポリシリコン・ゲート電極６を含むシリコン基板１上全面にＣＶＤ法により膜厚３０〜２５０ｎｍのＳｉＯ２を堆積し、異方性エッチングによりサイドウォールスペーサ９を形成した。
【００５０】
　さらに、図３（ｃ）に示すように、リソグラフィー工程を用いてＮウェル３を覆う所望の形状のレジスト（図示せず）を形成し、このレジスト、ゲート電極６及びサイドウォールスペーサ９をマスクとして、７５Ａｓ＋を４０〜１００ｋｅＶ、１〜７×１０１５ｃｍ−２でイオン注入し、ポリシリコン・ゲート電極６へのドーピングを行うとともにｎ＋ソース／ドレイン領域１０を形成した。続いて、リソグラフィー工程を用いてＰウェル２を覆う所望の形状のレジスト（図示せず）を形成し、このレジスト、ゲート電極６及びサイドウォールスペーサ９をマスクとして、２８Ｓｉ＋又は３１Ｐ＋を１０〜４０ｋｅＶ、３×１０１４〜１×１０１５ｃｍ−２でイオン注入してポリシリコン・ゲート電極６を非晶質層とした後、１１Ｂ＋を１０〜２０ｋｅＶ、１〜７×１０１５ｃｍ−２でイオン注入することによりポリシリコン・ゲート電極６へのドーピングを行うとともにＰ＋ソース／ドレイン領域１１を形成した。ｐ＋ソース／ドレイン領域１１形成のためのイオン注入に先立って、非晶質化を行うことにより、Ｂのチャネリングを抑制でき、浅いｐ＋ソース／ドレイン領域１１を得ることができるとともに、ゲート絶縁膜５及びその直下のチャネル領域にＢが多量に打ち込まれることを防止できる。従ってゲート絶縁膜の固定電荷の発生、絶縁耐圧の劣化あるいはチャネル不純物濃度の変動によるしきい値電圧の変動を抑制することができる。特に、ポリシリコン・ゲート電極６が柱状晶である場合に、本効果が著しい。
【００５１】
　その後、必要に応じてソース／ドレイン領域１０、１１及びポリシリコン・ゲート電極６ａ，６ｂの活性化アニールを行う。この際の条件は、アルゴン、窒素等の雰囲気下、電気炉を用いる場合には７５０〜９００℃程度の温度範囲で、１０〜３０分間程度、ランプ・アニーラーを用いる場合には９００〜１０００℃程度の温度範囲で、１０〜３０秒間程度が好ましく、これらを組み合わせて行ってもよい。さらに、スパッタリング等により、Ｔｉ等の高融点金属を膜厚１０〜５０ｎｍ程度で堆積し、選択シリサイド化のための熱処理工程を６００〜７００℃、１０〜３０秒間程度行い、ウェット・エッチングによる未反応高融点金属を除去することにより、ソース／ドレイン領域１０、１１上及びゲート電極６ａ、６ｂ上にＴｉＳｉ２等のシリサイド１２、１２ａを形成する。
【００５２】
　続いて、短チャネル効果を抑制するために、ＮＭＯＳ及びＰＭＯＳのＬＤＤ領域７、８直下であって、ソース／ドレイン領域１０、１１のチャネル側端部の側部にｐ型高濃度領域１３及びｎ型高濃度領域１４を形成し、必要に応じて熱処理を行う。ｐ型高濃度領域１３の形成のためのイオン注入は、リソグラフィー工程を用いてＮウェル３を覆う所望の形状のレジスト（図示せず）を形成し、１１Ｂ＋を、２×１０１２〜５×１０１３ｃｍ−２のドーズ量で、サイドウォールスペーサ９の膜厚に応じて、シリコン基板１の法線方向に対して３０〜６０°の大傾角で、５０〜１５０ｋｅＶの加速エネルギーで行う。また、ｎ型高濃度領域１４のためのイオン注入は、リソグラフィー工程を用いてＰウェル２を覆う所望の形状のレジスト（図示せず）を形成し、３１Ｐ＋　を、２×１０１２〜５×１０１３ｃｍ−２のドーズ量で、サイドウォールスペーサ９の膜厚に応じて、シリコン基板１の法線方向に対して３０〜６０°の大傾角で、６０〜１６０ｋｅＶの加速エネルギーで行うか、あるいは、７５Ａｓ＋を、２×１０１２〜５×１０１３ｃｍ−２のドーズ量で、サイドウォールスペーサ９の膜厚に応じて、シリコン基板１の法線方向に対して３０〜６０°の大傾角で、１００〜３００ｋｅＶの加速エネルギーで行う。大傾角でのイオン注入の加速エネルギー及び角度は、高濃度領域の横方向の広がりがＬＤＤ領域を越えず、さらに縦方向の広がりがソース／ドレイン領域を越えない条件を用いる必要がある。
【００５３】
　上記方法においては、サイドウォールスペーサ９を通して大傾角でイオン注入するため、チャネル領域へのイオンの打ち込みが抑制され、チャネル不純物濃度は上昇しない。従って、ＮＭＯＳ、ＰＭＯＳ各々において、ＬＤＤ領域７、８直下、ソース／ドレイン領域１０、１１のチャネル側端部の側部にウェルと同一導電型の少なくともウェルよりも濃度が高い高濃度領域１３、１４を形成することができる。これにより、チャネル不純物濃度の上昇による伝達コンダクタンス、サブスレッショルド特性の劣化、及びソース／ドレイン接合付近の不純物濃度の上昇による接合容量、接合リーク電流の増大を引き起こすことがなくなり、さらにソース／ドレイン領域１０、１１近傍の空乏層の伸びを抑制でき、短チャネル効果をより防止することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の表面チャネル型ＭＯＳトランジスタからなるＣＭＯＳの実施例を示す要部の概略断面図である。
【図２】本発明の表面チャネル型ＭＯＳトランジスタからなるＣＭＯＳの別の実施例を示す要部の拡大概略断面図である。
【図３】図２のＣＭＯＳの製造工程を示す要部の概略断面図である。
【図４】従来のＣＭＯＳの製造工程を示す要部の概略断面図である。
【図５】従来の表面チャネル型ＭＯＳトランジスタの実施例を示す要部の拡大概略断面図である。
【図６】ゲート電極にドーピングされたイオン種１１Ｂ＋によるフラット・バンド電圧とアニール温度との関係を示すグラフである。
【図７】シリサイドでのシート抵抗と不純物イオン種との関係を示すグラフである。
【符号の説明】
【００５５】
　１　シリコン基板
　２　Ｐウェル
　３　Ｎウェル
　４　フィールド絶縁膜
　５　ゲート絶縁膜
　６　真性ポリシリコン・ゲート電極
　６ａ　ｎ＋ポリシリコン・ゲート電極
　６ｂ　ｐ＋ポリシリコン・ゲート電極
　７　ｎ−ＬＤＤ領域
　８　ｐ−ＬＤＤ領域
　９　サイドウォールスペーサ
１０　ｎ＋ソース／ドレイン領域
１１　ｐ＋ソース／ドレイン領域
１２、１２ａ　シリサイド
１３　ｐ型高濃度領域
１４　ｎ型高濃度領域
【図１】
2004140404.tif 000003
【図２】
2004140404.tif 000004
【図３】
2004140404.tif 000005
【図４】
2004140404.tif 000006
【図５】
2004140404.tif 000007
【図６】
2004140404.tif 000008
【図７】
2004140404.tif 000009