(57)【要約】【課題】従来報告されている高速多重化回路では論理ゲートの数が多く、このため、データ系列とクロックとの位相設計が煩雑となっていた。さらに高速クロックを必要とする論理ゲートの数が多いことも問題であった。このため、論理ゲートの数を低減し、データとクロックとの位相関係および高速クロックに対する布線を単純化し集積化を容易にした高速多重化回路の提供を目的とした。【解決手段】多重化すべき複数（２ｎ）の入力データ信号（ビットレートｆｂｐｓ）を、周波数が等しく位相が０度から１８０×（１／２ｎ−１）（度）づつずれた２ｎ−１種類のクロックを発生する分周器と、この分周器の出力の何れかに同期したデータ信号を出力する２ｎ個のフリップフロップと、これらフリップフロップの出力を入力とし、これら出力を多重化してビットレートが２ｎｆ（ｂｐｓ）のデータ出力とするセレクタを備える構成の高速多重化回路とした。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
ビットレートがｆ（ｂｉｔ／ｓ）の複数のデータ信号を入力とする複数の入力端子と、
周波数が２ｎ−１ｆ（Ｈｚ）（ｎは２以上の整数）のクロック信号を入力として位相が０（度）から１８０×｛（２ｎ−１−１）／（２ｎ−１）｝（度）の範囲で１８０×（１／２ｎ−１）（度）づつずれている２ｎ−１個の周波数ｆ（Ｈｚ）の信号を出力とする分周器と、
前記複数のデータ信号を入力とし、前記分周器の２ｎ−１個の出力の何れかに同期したビットレートがｆ（ｂｉｔ／ｓ）のデータ信号を出力する２ｎ個のフリップフロップと、
前記２ｎ個のフリップフロップの出力データ信号を入力とし、前記分周器の出力２ｎ−１個をクロック入力としてビットレート２ｎｆ（ｂｉｔ／ｓ）のデータ信号を出力する２ｎ：１セレクタと
から構成されることを特徴とする高速多重化回路。
【請求項２】
請求項１に記載の分周器が、
入力クロック信号がローレベルの時、直前のハイレベルでの出力データ信号を保持して出力し、また、入力クロック信号がハイレベルの時、入力データ信号をそのまま透過して出力する２ｎ−２個の第１のラッチ回路と、
入力クロック信号がローレベルの時、入力データ信号を透過して出力し、また、入力クロック信号がハイレベルの時、直前の入力クロック信号のローレベルでの出力データ信号を保持して出力する２ｎ−２個の第２のラッチ回路とからなり、
前記第１のラッチ回路および第２のラッチ回路を交互に配置すると同時に当該第１および第２のラッチ回路のデータ出力端子をデータ入力端子に互いに接続することで構成した環状構造を有し、
前記環状構造における任意の１つ相隣るデータ入力端子および出力端子の接続点でデータ信号を論理反転して接続し、
前記第１のラッチ回路２ｎ−２個および第２のラッチ回路２ｎ−２個への入力クロック信号を共通化して上記分周器の入力信号とし、
前記環状構造における２ｎ−１個のデータ入力端子および出力端子の接続点での２ｎ−１個の信号を前記分周器の出力信号とする構成を有すること
を特徴とする高速多重化回路。
【請求項３】
請求項１に記載の２ｎ：１セレクタは、
第１及び第２の負荷抵抗と、
電流源１つと、
トランジスタの第１の電極が共通接続された２つのトランジスタから成る２ｎ＋１−１個のトランジスタ差動対とから構成され、
前記トランジスタ差動対（２ｎ＋１−１）個のうちのいずれか１つを第１段とし、
前記第１段のトランジスタ差動対における２つの第２の電極各々に第１の電極が共通接続された他の２対のトランジスタ差動対を第２段として接続し、
ｋは３からｎ＋１までの全ての整数として、以下第ｋ−１段のトランジスタ差動対における２ｋ−１個の第２の電極各々に第１の電極が共通接続された他の２ｋ−１対のトランジスタ差動対を第ｋ段とすることで形成されるｎ＋１段の縦積み構造を構成し、
前記第１段のトランジスタ差動対の前記共通接続された第１の電極が前記電流源の一端と接続され、
前記第ｎ＋１段を構成する２ｎ個のトランジスタ差動対における一方のトランジスタにおける第２の電極全てが前記第１の負荷抵抗と接続されると同時に当該トランジスタ差動対における他方のトランジスタの第２の電極全てが前記第２の負荷抵抗と接続され、
前記第ｎ＋１段のトランジスタ差動対２ｎ個におけるトランジスタの第３の電極に２ｎ個のデータ差動信号を入力し、
前記第１段から第ｎ段までのトランジスタ差動対２ｎ−１個におけるトランジスタの第３の電極にクロック差動信号を入力し、第１及び第２の負荷抵抗と各トランジスタ差動対との接続点の信号を出力とする
セレクタを具備することを特徴とする高速多重化回路。
【請求項４】
請求項１に記載の高速多重化回路における２ｎ個のフリップフロップにおいて、
前記フリップフロップのうち２ｎ−１個から成る第１のフリップフロップ群は請求項１に記載の分周器における２ｎ−１個の出力のいずれかに同期したビットレートｆ（ｂｉｔ／ｓ）のデータ信号を出力すると同時に、残りの２ｎ−１個の第２のフリップフロップ群は前記第１のフリップフロップ群が出力するタイミングに対して周波数は等しく、かつ１／（２ｆ）秒遅れて出力することを特徴とする高速多重化回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の信号を時分割的に多重化する回路に関するものである。
【０００２】
【従来の技術】
高速多重化回路の従来例として図６に示すような構成が知られている（参考文献：Ｕ．Ｎｏｗｏｔｎｙ，Ｚ．Ｌａｏ，Ａ．Ｔｈｉｅｄｅ，Ｈ．Ｌｉｅｎｈａｒｔ，Ｊ．Ｈｏｒｎｕｎｇ，Ｇ．Ｋａｕｆｅ１，Ｋ．Ｋｏｈｌｅｒ，ａｎｄ　Ｋ．Ｇ１ｏｒｅｒ，“４４Ｇｂｉｔ／ｓ４：１　ｍｕ１ｔｉｐｌｅｘｅｒ　ａｎｄ　５０Ｇｂｉｔ／ｓ　２：１　ｍｕｌｔｉｐｌｅｘｅｒ　ｉｎ　ｐｓｅｕｄｏｍｏｒｐｈｉｃＡｌＧａＡｓ／ＧａＡｓ−ＨＥＭＴ　ｔｅｃｈｎｏｌｏｇｙ”Ｔｅｈ．Ｄｉｇ．Ｉｎｔｅｒｎａｔｉｏｎａｌ　ｓｙｍｐｏｓｉｕｍ　ｏｎ　ｃｉｒｃｕｉｔｓ　ａｎｄ　ｓｙｓｔｅｍ　１９９８　ｐｐ．ＩＩ−２０１−２０３）。尚ここで示す例は、４つのデータ信号を１つのデータ信号へ時分割多重する４：１の多重化回路である。図６において、Ｄ０〜Ｄ３はビットレートｆ（ｂｉｔ／ｓ）の入力データ、ＣＫは周波数２ｆ（Ｈｚ）のクロック入力、ＯＵＴはビットレート４ｆ（ｂｉｔ／ｓ）の出力データ、ＭＳ−ＦＦ（１）〜（３）はマスタースレーブ型フリップフロップ、Ｔｒｉ−ＦＦ（１）〜（３）はトライステージ型フリップフロップ、２：１ＳＥＬ（１）〜（３）は２：１セレクタ、ＴＦＦは分周器である。
図６の回路動作について図７を用いつつ説明する。偶数番のデータＤ０，Ｄ２はＭＳ−ＦＦ（１）、（２）へ入力され、奇数番のデータＤ１，Ｄ３はＴｒｉ−ＦＦ（１）、（２）へ入力される。ここでＭＳ−ＦＦは入力クロックの立ち上がりでデータを読み込むと同時に出力、その出力を入力クロックの１周期分保持する。またＴｒｉ−ＦＦは入力クロックの立ち上がりでデータを読み込み、半周期遅れて入力クロックの立ち下がりで出力、その出力を入力クロックの１周期分保持する。よって図７に示したように、ＭＳ−ＦＦ（１）、（２）へ入力されたデータＤ０、Ｄ２は入力クロックであるＣＫ／２（ＴＦＦ１７の出力）の立ち上がりに同期したＤ０’、Ｄ２’を出力し、Ｔｒｉ−ＦＦ（１）、（２）へ入力されたＤ１、Ｄ３はＣＫ／２の立ち下がりに同期したＤ１’、Ｄ３’として出力される。
【０００３】
次いでこれらＣＫ／２に同期したデータ信号は２：１ＳＥＬ（１）、（２）に入力される。２：１ＳＥＬは２つの入力データを受け、入力クロックがハイレベルの時は入力データＤ０‘、Ｄ２’を選択出力、入力クロックがローレベルの時は入力データＤ１’、Ｄ３‘を選択出力する。ここで入力データＤ０’、Ｄ１‘及びＤ２’、Ｄ３‘は入力クロックＣＫ／２と同期しているので、図７に示したように、入力データのエッジは含まれずに、入力データのレベルが安定した部分のみが選択出力される。また、２つの入力データはお互いに半ビットずれて同じ位相部分、すなわち図７では入力データの開始エッジから中間点までの時間部分が選択される。これは、何らかの理由でクロックがデータに対して遅れたときでも、２つの入力データ共にレベルの安定した部分が選択されることから、動作マージンの増大に寄与する。
以上の様にして、４つのｆ（ｂｉｔ／ｓ）のデータが２つの２ｆ（ｂｉｔ／ｓのデータヘ多重化される。同様にして、ＭＳ―ＦＦ（３），Ｔｒｉ−ＦＦ（３）、２：１　ＳＥＬ（３）を用いて２つの２ｆ（ｂｉｔ／ｓ）のデータが１つの４ｆ（ｂｉｔ／ｓ）のデータヘ多重化されて出力される。
【０００４】
【発明が解決しようとする課題】
しかしながら従来例を用いて高速多重化回路を構成するとき、以下のような課題が存在する。
第１は、必要な論理ゲートの数が多い点である。従来例で示した４つのｆ（ｂｉｔ／ｓ）データを１つの４ｆ（ｂｉｔ／ｓ）のデータに多重化する場合でも、ＭＳ−ＦＦ、Ｔｒｉ−ＦＦ、２：１　ＳＥＬがそれぞれ３つとＴＦＦの計１０個の論理ゲートが必要である。このため消費電力は増大し、集積化する場合にはチップ面積も大きくなる等の不利を負う。
第２の課題としては、クロックとデータの位相関係の設計が煩雑な点である。
図１の従来例では、２：１　ＳＥＬ（１）、（２）、（３）、ＭＳ−ＦＦ（３）、Ｔｒｉ−ＦＦ（３）の入力データと入力クロックの位相関係が高速多重化回路内部で決まってしまう。全ての論理ゲートのゲート遅延を考慮した上で、先に挙げた５つの論理ゲートについて正常動作を保証する入力データと入力クロックの位相関係を設計する必要がある。
第３の課題は、高速クロック信号を多数分配する点である。従来例では、最も高速な２ｆ（Ｈｚ）のクロック信号をＴＦＦ、ＭＳ−ＦＦ、Ｔｒｉ−ＦＦ、２：１　ＳＥＬの４つの論理ゲートに分配している。高速クロック信号の分配は、帯域制限・損失・反射等により分配先へ十分なパワーの分配が難しい。
本発明は以上述べた従来技術の問題点を解決し、高速でかつ回路構成が簡素化され、集積化が容易となる高速多重化回路を提供することを目的としている。
【０００５】
【課題を解決するための手段】
以上述べた目的を達成するために、本発明の請求項１においては、ビットレートｆ（ｂｉｔ／ｓ）を有する複数のデータ信号を入力とする複数の入力端子と、周波数２ｎ−１ｆ（Ｈｚ）（ｎは２以上の整数）クロック信号を入力として位相が０（度）から１８０×｛（２ｎ−１−１）／（２ｎ−１）｝（度）の範囲で１８０×（１／２ｎ−１）（度）づつずれている２ｎ−１個の周波数ｆ（Ｈｚ）の信号を出力とする分周器と、前記複数のデータ信号を入力とし、前記分周器の２ｎ−１個の出力の何れかに同期したビットレートｆ（ｂｉｔ／ｓ）のデータ信号を出力する２ｎ個のフリップフロップと、前記２ｎ個のフリップフロップの出力データ信号を入力とし、前記分周器の２ｎ−１個の出力をクロック入力としてビットレート２ｎｆ（ｂｉｔ／ｓ）のデータ信号を出力する２ｎ：１セレクタとから構成される高速多重化回路について規定している。
【０００６】
請求項２においては、請求項１に記載の分周器が、入力クロック信号がローレベル（すなわち論理“０”）の時、直前のハイレベル（すなわち論理“１”）の時での出力データ信号を保持して出力し、また、入力クロック信号がハイレベルの時、入力データ信号をそのまま透過して出力する２ｎ−２個の第１のラッチ回路と、入力クロック信号がローレベルの時、入力データ信号を透過して出力し、また、入力クロック信号がハイレベルの時、直前の入力クロック信号のローレベルでの出力データ信号を保持して出力する２ｎ−２個の第２のラッチ回路とからなり、前記第１のラッチ回路および第２のラッチ回路を交互に配置すると同時に当該第１および第２のラッチ回路のデータ出力端子を次段のデータ入力端子に互いに接続することで構成した環状構造を有し、前記環状構造における任意の１つ相隣るデータ入力端子および出力端子の接続点でデータ信号を論理反転して接続し、前記第１のラッチ回路２ｎ−２個および第２のラッチ回路２ｎ−２個への入力クロック信号を共通化して上記分周器の入力信号とし、前記環状構造における２ｎ−１個のデータ入力端子および出力端子の接続点での２ｎ−１個の信号を前記分周器の出力信号とする構成を有する高速多重化回路について規定している。
【０００７】
請求項３において、請求項１に記載の２ｎ：１セレクタは、第１及び第２の負荷抵抗と、電流源１つと、トランジスタの第１の電極（例えば電界効果トランジスタにおいてはソース電極）が共通接続された２つのトランジスタから成る２ｎ＋１−１個のトランジスタ差動対とから構成されており、前記トランジスタ差動対（２ｎ＋１−１）個のうちのいずれか１つを第１段とし、前記第１段のトランジスタ差動対における２つの第２の電極（例えば電界効果トランジスタにおいてはドレイン電極）各々に第１の電極が共通接続された他の２対のトランジスタ差動対を第２段として接続し、ｋを３からｎ＋１までの全ての整数として以下第ｋ−１段のトランジスタ差動対における２ｋ−１個の第２の電極各々に第１の電極が共通接続された他の２ｋ−１対のトランジスタ差動対を第ｋ段とすることで形成されるｎ＋１段の縦積み構造を構成し、前記第１段のトランジスタ差動対の前記共通接続された第１の電極が前記電流源の一端と接続され、前記第ｎ＋１段を構成する２ｎ個のトランジスタ差動対における一方のトランジスタの第２の電極全てが前記第１の負荷抵抗と接続されると同時に当該トランジスタ差動対における他方のトランジスタの第２の電極全てが前記第２の負荷抵抗と接続され、前記第ｎ＋１段のトランジスタ差動対２ｎ個におけるトランジスタの第３の電極（例えば電界効果トランジスタにおいてはゲート電極）に２ｎ個のデータ差動信号を入力し、前記第１段から第ｎ段までのトランジスタ差動対２ｎ−１個におけるトランジスタの第３の電極にクロック差動信号を入力し、第１及び第２の負荷抵抗と各トランジスタ差動対との接続点の信号を出力とするセレクタを具備している高速多重化回路について規定している。
【０００８】
請求項４においては、請求項１に記載の高速多重化回路における２ｎ個のフリップフロップにおいて、前記フリップフロップのうち２ｎ−１個から成る第１のフリップフロップ群は請求項１に記載の分周器における２ｎ−１個の出力のいずれかに同期したビットレートｆ（ｂｉｔ／ｓ）のデータ信号を出力すると同時に、残りの２ｎ−１個の第２のフリップフロップ群は前記第１のフリップフロップ群が出力するタイミングに対して周波数は等しく、かつ１／（２ｆ）秒遅れて出力することを特徴としている。
【０００９】
【発明の実施の形態】
（実施の形態１）
本発明による第１の実施の形態を図１に示す。本実施の形態は、４つのデータ信号Ｄ０〜Ｄ３を１つのデータ信号ＯＵＴへ時分割多重する４：１の多重化回路の例であり、請求項における入力データ信号の数２ｎ、すなわち整数ｎが２の場合に相当する。Ｄ０〜Ｄ３はビットレートｆ（ｂｉｔ／ｓ）の入力データ信号、ＣＫは周波数２ｆ（Ｈｚ）の入力クロック信号、ＯＵＴはビットレート４ｆ（ｂｉｔ／ｓ）の多重化された出力信号、ＴＦＦ５はｆ（Ｈｚ）；０°とｆ（Ｈｚ）；９０°の周波数は等しく位相が異なる２つの分周信号を出力する分周器であり、ＭＳ−ＦＦ１および２はマスタースレーブ型フリップフロップであり、Ｔｒｉ−ＦＦ３および４はトライステージ型フリップフロップ、４：１ＳＥＬ６は４：１セレクタである。
【００１０】
図１の回路の動作について、図２のタイムチャートを用いつつ説明する。最初にクロック信号ＣＫの流れについて説明する。分周器ＴＦＦ５は、周波数２ｆ（Ｈｚ）の入力クロック信号ＣＫを受け、位相差が９０°である２つの１／２分周出力信号ｆ（Ｈｚ）；０°とｆ（Ｈｚ）；９０°を出力する。その後、ｆ（Ｈｚ）；０°はＭＳ−ＦＦ１および２、Ｔｒｉ−ＦＦ３，４及び４：１ＳＥＬへ分配・伝送され、ｆ（Ｈｚ）；９０°は４：１ＳＥＬのみに伝送される。
次にデータ信号の流れについて説明する。入力データ信号Ｄ０〜Ｄ３は、ＭＳ−ＦＦ１および２、Ｔｒｉ−ＦＦ３および４に入力されている。ＭＳ−ＦＦ１および２は入力クロックの立ち上がりでデータを読み込むと同時に出力し、またＴｒｉ−ＦＦ３および４は入力クロックの立ち上がりでデータを読み込み、半周期遅れて入力クロックの立ち下がりで出力する。よって図２に示したように、ＭＳ−ＦＦ１および２へ入力されたＤ０，Ｄ１はＭＳ−ＦＦへの入力クロックであるＣＫ；０°の立ち上がりに同期したＤ０‘、Ｄ１’として出力し、Ｔｒｉ−ＦＦ３および４へ入力されたＤ２、Ｄ３はＣＫ；０°の立上りでデータの読み込みを行い、ＣＫ；０°の立ち下がりに同期したＤ２’、Ｄ３’として出力される。次いでこれらＣＫ；０°に同期したデータ信号は４：１ＳＥＬ６に入力される。
【００１１】
４：１ＳＥＬ６は４つの入力データＤ０‘，Ｄ１’、Ｄ２‘、Ｄ３’を受け、２種類のクロック入力ｆ（Ｈｚ）；０°とｆ（Ｈｚ）；９０°によって作られる４つの状態、すなわち（ｆ（Ｈｚ）；０°、ｆ（Ｈｚ）；９０°）＝（ハイレベル、ハイレベル）、（ローレベル、ハイレベル）、（ローレベル、ローレベル）、（ハイレベル、ローレベル）で入力データを選択出力する。図２では、（ｆ（Ｈｚ）；０°、ｆ（Ｈｚ）；９０°）＝（ハイレベル、ハイレベル）のときデータＤ０’を選択出力し、（ｆ（Ｈｚ）；０°、ｆ（Ｈｚ）；９０°）＝（ローレベル、ハイレベル）のときデータＤ１’を選択出力し、（ｆ（Ｈｚ）；０°、ｆ（Ｈｚ）；９０°）＝（ローレベル、ローレベル）のときデータＤ２’を選択出力し、（ｆ（Ｈｚ）；０°、ｆ（Ｈｚ）；９０°）＝（ハイレベル、ローレベル）のときデータＤ３’を選択出力している。表１は以上の論理関係を示す真理値表である。
【００１２】
【表１】
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ここで全ての入力データはビットの時間中心部分が選択されており、クロックとデータの位相変動に対するマージンが確保されている。これは、入力データを入力クロックと同期させると共に、４つデータ入力のうち２つを半ビットずらした結果得られたものである。以上の様にして、４つのｆ（ｂｉｔ／ｓ）のデータは１つの４ｆＨｚ（（ｂｉｔ／ｓ））のデータとして多重化され、出力される。
【００１３】
ここで従来例と本実施例を比較する。回路を構成する論理ゲートの数は、図６に示した従来例では１０個、本実施例では６個である。このため従来例よりも省電力、また集積化する場合でもチップ面積を小さくすることができる。また、入力データと入力クロックの位相関係が高速多重化回路内部で決まってしまう論理ゲートの数は、従来例ではセレクタ３個（１３，１４，１７）、フリップフロップ２個（１５、１６）の合計５個であり、本実施例では４：１ＳＥＬ６の１個のみである。よってクロックとデータの位相関係の設計は、本実施の形態により大幅に簡単化される。更に、２ｆ（Ｈｚ）の高速クロック信号の分配数は、従来例で４、本実施例ではＴＦＦへのみの１である。すなわち、高速クロック信号の分配に関しても本実施例では大幅に緩和されることになる。
【００１４】
（実施の形態２）
第２の実施の形態を図３に示す。本実施の形態は、４つのデータ信号を１つのデータ信号へ時分割多重する図１の４：１多重化回路６中で使用する分周器の例であり、請求項における整数ｎが２の場合に相当する。図３中で、ＣＫ　ＩＮは入力クロック信号、ＯＵＴ１、ＯＵＴ２は出力信号、Ｌａｔｃｈ１は入力クロック信号がローレベルのとき直前のハイレベルでの出力データ信号を保持して出力し、また入力クロック信号がハイレベルのときは入力データ信号をそのまま透過して出力するラッチ回路である。Ｌａｔｃｈ２はＬａｔｃｈ１とは逆に入力クロック信号がそれぞれローレベルのとき入力データ信号を透過して出力し、また入力クロック信号がハイレベルのときは直前のローレベルでの出力データ信号を保持して出力するラッチ回路である。また接続に関しては、Ｌａｔｃｈ１のデータ出力がＬａｔｃｈ２のデータ入力に接続され、Ｌａｔｃｈ２のデータ出力がＬａｔｃｈ１のデータ入力に論理反転して接続されている。
【００１５】
本実施の形態における上記ラッチの動作について、図４のタイムチャートを用いつつ説明する。Ｌａｔｃｈ１、Ｌａｔｃｈ２は入力クロック信号ＣＫ　ＩＮによって、その動作モードを、入力データ信号をそのまま出力する透過モード、及び直前のタイミングの出力を保持する保持モードと切り替える。ＣＫ　ＩＮがローレベルの時、Ｌａｔｃｈ１、Ｌａｔｃｈ２はそれぞれ保持および透過モードである。よって図４に示したように、Ｌａｔｃｈ１の出力ＯＵＴ１は直前のタイミングの論理レベルを、Ｌａｔｃｈ２の出力ＯＵＴ２は入力データ信号であるＬａｔｃｈ１の出力をそれぞれ出力する。一方、ＣＫ　ＩＮがハイレベルの時、Ｌａｔｃｈ１、Ｌａｔｃｈ２はそれぞれ透過、保持モードとなる。故に、Ｌａｔｃｈ１の出力ＯＵＴ１は入力データ信号であるＬａｔｃｈ２の出力の論理反転を、Ｌａｔｃｈ２の出力ＯＵＴ２は直前のタイミングの論理レベルをそれぞれ出力する。以上の動作を繰り返すことで、ＯＵＴ１は入力クロック信号の半分の周波数ｆ（Ｈｚ）、０°を出力し、ＯＵＴ２は０ＵＴ１から９０°遅れたｆ（Ｈｚ）；９０°を出力する。
【００１６】
（実施の形態３）
本発明による第３の実施の形態を図５に示す。本実施の形態は、４つのデータ信号Ｄ０〜Ｄ３を１つのデータ信号へ時分割多重する４：１の多重化回路中の４：１セレクタ６の例であり、請求項における整数ｎが２の場合に相当する。図中、ＲＬａ１〜ＲＬａ２は負荷抵抗、ｘｆａ１〜ｘｆａ１４はトランジスタ、ｃｓ１は電流源、ＶＤＤ、ＶＳＳは電源端子、Ｄ０Ｔ〜Ｄ３Ｔ、Ｄ０Ｃ〜Ｄ３Ｃは第１〜３の入力データの差動入力端子、ＣＴ０、ＣＣ０はｆ（Ｈｚ）、０°の入力クロックの差動入力端子、ＣＴ９０、ＣＣ９０はｆ（Ｈｚ）、９０°の入力クロックの差動入力端子、ＱＴ，ＱＣは差動出力端子である。
【００１７】
本実施の形態の動作について、図２のタイムチャートを用いつつ説明する。本実施例のセレクタは、２種類のクロック入力ｆ（Ｈｚ）；０°とｆ（Ｈｚ）；９０°によって作られる４つの状態、すなわち（ｆ（Ｈｚ）；０°、ｆ（Ｈｚ）；９０°）＝（ハイレベル、ハイレベル）、（ローレベル、ハイレベル）、（ローレベル、ローレベル）、（ハイレベル、ローレベル）で４つの入力データを選択出力する。（ｆ（Ｈｚ）；０°、ｆ（Ｈｚ）；９０°）＝（ハイレベル、ハイレベル）のとき、Ｄ０Ｔ、Ｄ０Ｃが入力される差動対が導通状態となり、図２に示したように、その入力データが出力される。以下、（ｆ（Ｈｚ）；０°、ｆ（ＨＺ）；９０°）＝（ローレベル、ハイレベル）、（ローレベル、ローレベル）、（ハイレベル、ローレベル）のときはそれぞれ、（Ｄ１Ｔ，Ｄ１Ｃ）、（Ｄ２Ｔ，Ｄ２Ｃ）、（Ｄ３Ｔ，Ｄ３Ｃ）の差動対が導通状態となり、図２に示したような選択出力動作が実現される。表２は以上の論理関係による各データ入力の選択関係を示す表である。
【００１８】
【表２】
2004040378.tif 000004
（その他の実施の形態）
上記第１〜３の実施の形態は、請求項における整数ｎが２の場合であるが、ｎが２以上の整数の場合でも同様な構成で２ｎ：１多重化回路、２ｎ−１個の出力の分周回路、及び２ｎ：１セレクタを得ることができる。この場合、入力データのビットレートをｆ（Ｈｚ）とすれば多重化された出力データのビットレートは２ｎｆ（ｂｉｔ／ｓ）となる。
また、他の実施の形態は、トランジスタとして電界効果型トランジスタ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）を想定したものであるが、これをバイポーラトランジスタに置き換えた場合でも同様の効果が得られる。
【００１９】
【発明の効果】
以上述べたように本発明によれば、論理ゲート数が少なく、クロックとデータの位相関係の設計が容易であり、高速クロック信号を多数分配する必要の無い、高速多重化回路を構成することができる。これは回路の集積化に際してチップ面積を小さくすることが出来るメリットがある。
【００２０】
【図面の簡単な説明】
【図１】第１の実施の形態を示すブロック図。
【図２】第１の実施の形態における動作を説明するタイミング図。
【図３】分周器の１例を示すブロック図。
【図４】分周器の動作を説明するタイミング図。
【図５】セレクタの構成を示す回路図。
【図６】従来の高速多重化回路の構成を示すブロック図。
【図７】従来の高速多重化回路の動作を示すタイミング図。
【符号の説明】
１、２，９，１１、１５　：ＭＳ−ＦＦ
３、４、１０、１２、１６：Ｔｒｉ−ＦＦ
５、１８　　　　　　　　：ＴＦＦ
６、１３、１４、１７　　：セレクタ
７、８　　　　　　　　　：Ｌａｔｃｈ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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