(57)【要約】【課題】縦型ＭＯＳＦＥＴのベース領域の下部領域にコラム領域を備えるＳＪデバイスを容易に製造することを可能にしたＳＪデバイス及びその製造方法を提供する。【解決手段】一導電型の基板１０１上に形成された一導電型のドリフト領域１０２と、当該ドリフト領域１０２の主面に形成された逆導電型のベース領域１０８と、ベース領域１０８に形成された一導電型のソース領域１０９と、ゲート絶縁膜１０６及びゲート電極１０７と、ベース領域１０８内に形成されたトレンチ１０５と、ドリフト領域１０２内のトレンチ１０５の直下の深い領域に形成された逆導電型のコラム領域１０４とを備える。【選択図】  図２
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【特許請求の範囲】
【請求項１】
一導電型の基板上に形成された一導電型のドリフト領域と、前記ドリフト領域の主面に形成された逆導電型のベース領域と、前記ベース領域に形成された一導電型のソース領域と、ゲート絶縁膜及びゲート電極と、前記ベース領域内に形成されたトレンチと、前記ドリフト領域内の前記トレンチの直下の深い領域に形成された逆導電型のコラム領域とを備えることを特徴とする半導体装置。
【請求項２】
前記トレンチは前記ベース領域よりも浅く形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜及びゲート電極は前記ドリフト領域の主面に溝状に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
一導電型の基板上に一導電型のドリフト領域を形成する工程と、前記ドリフト領域の主面に設けたマスクを利用して当該主面にトレンチを形成する工程と、前記マスクを利用して前記ドリフト領域の前記トレンチの直下の深い領域に逆導電型のコラム領域を形成する工程と、前記ドリフト領域の主面にゲート絶縁膜及びゲート電極を形成する工程と、前記ドタフト領域の主面に逆導電型のベース領域を形成する工程と、前記ベース領域内に一導電型のソース領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記コラム領域を形成する工程は、それぞれ異なるエネルギでの複数回のイオン注入を行う工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ゲート絶縁膜及びゲート電極を形成する工程は、前記ドリフト領域の主面に溝を形成し、この溝の表面にゲート絶縁膜を成長し、前記ゲート絶縁膜上に前記溝を埋め込むようにゲート電極を形成することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、特に高ブレークダウン耐圧を有しかつ低オン抵抗を特徴とするパワーＭＯＳＦＥＴの構造および製造方法に関する。
【０００２】
【従来の技術】
高耐圧のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）として縦型パワーＭＯＳＦＥＴが提案されている。この種の高耐圧ＭＯＳＦＥＴでは重要な特性としてオン抵抗（Ｒｏｎ）とブレークダウン耐圧（ＢＶＤＳＳ）があり、同一のＢＶＤＳＳではＲｏｎが低い方が高性能である。ＲｏｎとＢＶＤＳＳは電界緩和層の抵抗率に依存し、抵抗率を下げればＲｏｎが低減できるがＢＶＤＳＳも同時に低下する。よって同一ＢＶＤＳＳでいかにオン抵抗の低いパワーＭＯＳＦＥＴを作るかで技術的な優劣が決まる。
【０００３】
一般的な縦型パワーＭＯＳＦＥＴの構造を図５（ａ）の断面図を用いて示す。半導体基板２０１上に基板と同じ導電型、例えばＮ型の電界緩和層となるドリフト領域２０２をエピタキシャル成長等により形成し、Ｎ型ドリフト領域２０２の表面からのイオン注入及び熱拡散によりＮ型ドリフト領域２０２と逆の導電型、すなわちＰ型ベース領域２０８を設け、さらにＰ型ベース領域２０８表面からイオン注入及び熱拡散によりＰ型ベース領域２０８と逆の導電型のＮ型ソース２０９領域を設ける。半導体表面のソース領域２０９とドリフト領域２０２の間のベース領域２０８の表面にはゲート酸化膜（ゲート絶縁膜）２０６を有し、ゲート酸化膜２０６上にゲート電極２０７を有する。ソース領域２０９の表面にはソース電極２１１を、半導体基板の裏面にはドレイン電極２１２を有する。これにより、半導体基板２０１とドリフト領域２０２をドレインとし、ゲート酸化膜２０６の直下のベース領域２０８をチャネルとするＭＯＳトランジスタが形成される。
【０００４】
このパワーＭＯＳＦＥＴでは、図５（ｂ）のように、ゲート−ソース間にバイアスされていない時、ドレイン−ソース間に逆バイアスされた場合、ドリフト領域とベース領域の接合より空乏層が拡がり、ドレイン−ソース間に電流は流れずオフ状態となる。ドリフト領域はベース領域より不純物濃度が低いため、空乏層は主にドリフト領域側に拡がる。逆バイアスの電圧を高くし、接合での電界がある電界（Ｅｃｒｉｔ）以上になるとアバランシェ降伏により電流が流れブレークダウン状態となり、このＥｃｒｉｔの時のドレイン−ソース間電圧がＢＶＤＳＳである。電界緩和層であるドリフト領域とベース領域の接合と電界のブレークダウン時の状態を図４に示す。ドリフト領域の不純物濃度を低くすると（抵抗率を上げると）逆バイアス時の空乏層がより拡がるため、ＢＶＤＳＳを上げることができる。
【０００５】
一方、パワーＭＯＳＦＥＴのゲート−ソース間にバイアスされている時は、ベース領域の表面が反転状態となりドレイン−ソース間の電圧に応じた電流が流れ、オン状態となる。オン状態のＩ−Ｖ波形の線形領域での傾きがＲｏｎである。オン電流の経路はドリフト領域を通るため、Ｒｏｎはドリフト領域の抵抗率に依存し、Ｒｏｎを下げるためドリフト領域の不純物濃度を高くするとＢＶＤＳＳが低下する。
【０００６】
このような問題に対し、電界緩和層を低抵抗にしてＲｏｎを下げてもＢＶＤＳＳの低下がないＳｕｐｅｒ  Ｊｕｎｃｔｉｏｎ（スーパ  ジャンクション、以下ＳＪと略称する）という技術が知られており、このＳｕｐｅｒ  Ｊｕｎｃｔｉｏｎを含むデバイス（以下、ＳＪデバイスと称する）を説明する。図６（ａ）の断面図に示すように基本的には図５（ａ）に示した縦型構造のパワーＭＯＳＦＥＴと同じであり、半導体基板上２０１に基板と同じ導電型、例えばＮ型の電界緩和層としてのドリフト領域２０２と、ドリフト領域と逆の導電型のＰ型ベース領域２０８と、Ｐ型ベース領域２０８と逆の導電型のＮ型ソース領域２０９を有し、半導体表面のソース領域２０９とドリフト領域２０２の間のベース領域２０８の表面にはゲート酸化膜（ゲート絶縁膜）２０６を有し、ゲート酸化膜２０６上にゲート電極２０７を有する。ここで図５（ａ）の構造と異なる点は電界緩和層の構造であり、半導体基板２０１と同じ導電型のドリフト領域２０２とは交互に、半導体基板２０１と逆の導電型で縦縞状にＰ型コラム領域２０４を設けている点である。ソース領域２０９の表面にはソース電極２１１、半導体基板の裏面にはドレイン電極２１２を有する。以上の構成で半導体基板２０１とドリフト領域２０２をドレインとし、ゲート酸化膜直下のベース領域２０８をチャネルとするＭＯＳトランジスタ（パワーＭＯＳＦＥＴ）を形成する。
【０００７】
このＳＪデバイスとしてのパワーＭＯＳＦＥＴでは、ゲート−ソース間にバイアスされていない時、ドレイン−ソース間に逆バイアスされた場合、ドリフト領域２０２とベース領域２０８、ドリフト領域２０２とコラム領域２０４、コラム領域２０４と半導体基板２０１の３つの接合より空乏層が拡がり、ドレイン−ソース間に電流は流れずオフ状態となる。図５（ａ）のパワーＭＯＳＦＥＴの場合は空乏層がドリフト領域側に拡がるのに対し、図６（ａ）のパワーＭＯＳＦＥＴはドリフト領域２０２とコラム領域２０４の縦方向の接合から空乏層が拡がるため、図６（ａ）の距離ｄが空乏化されるとドリフト領域２０２とコラム領域２０４の全体が空乏化される。ブレークダウン時の電界緩和層の接合と電界の状態を図６（ｂ）に示す。図５（ａ）のパワーＭＯＳＦＥＴのＢＶＤＳＳは電界緩和層であるドリフト領域２０２の濃度で決定されるが、図６（ａ）のパワーＭＯＳＦＥＴのＢＶＤＳＳはｄが十分に小さければ距離ｔの長さで決定される。このため、図６（ａ）のパワーＭＯＳＦＥＴのＢＶＤＳＳは、ｄが十分小さければ電界緩和層の濃度に依存せず、濃度を高くして（低抵抗化して）Ｒｏｎを低減しつつＢＶＤＳＳを維持できる。このようにＳＪデバイスでは縦に縞状の接合を持ち、高ＢＶＤＳＳ化・低Ｒｏｎ化が図られている。
【０００８】
ところで、このようなＳＪ構造を持ったパワーＭＯＳＦＥＴの従来例として、特許文献１に記載の技術がある。図７は図５及び図６と等価な部分には同一符号を付してあり、ここではドリフト領域２０２にコラム領域２０４として深さの異なる複数のコラム領域２０４ａ〜２０４ｃを有しており、ドリフト領域２０２とコラム領域２０４ａ〜２０４ｃが電界緩和層となる。また、特許文献１では、その製造方法として、半導体基板２０１上に第１のドリフト領域２０２ａをエピタキシャル成長によりある厚さに形成し、次に第１のドリフト領域２０２ａの表面よりイオン注入および熱処理を行うことにより第２のコラム領域２０４ａを形成する。次に、第１のドリフト領域２０２ａ上に第２のドリフト領域２０２ｂを形成し、同様にして第２のコラム領域２０４ｂを形成する。以下、同様にして第３のドリフト領域２０２ｃと第３のコラム領域２０４ｃを形成し、最後に所望の電界緩和層の厚さとなるまで同様にドリフト領域２０２ｄを形成し、縦方向のＰＮ接合を形成している。
【０００９】
また、特許文献２の技術では、図８に示すように、半導体基板２０１上にドリフト領域２０２と、絶縁物で埋め込まれたトレンチ２０５と、このトレンチ２０５の側壁に沿ったコラム領域２０４とを有し、ドリフト領域２０２とコラム領域２０４が電界緩和層となる。また、この特許文献２では、コラム領域２０４は、まずドリフト領域２０２を形成し、次にドリフト領域２０２内にトレンチを形成し、トレンチ側壁への斜めイオン注入によってコラム領域２０４を形成し縦方向のＰＮ接合を有する。その後トレンチを酸化膜２０５で埋め込んでいる。
【００１０】
【特許文献１】特開２００１−２９８１８９号公報
【特許文献２】米国特許第６５０９２４０号明細書
【００１１】
【発明が解決しようとする課題】
このようにＳＪ構造では、距離ｄとｔが同じであるならばドリフト領域とコラム領域の電荷量が等しい場合に最も効果がある。つまり同一ＢＶＤＳＳで最も低Ｒｏｎ化が可能である。また、距離ｄは小さいほうがドリフト領域及びコラム領域の不純物濃度を高く出来るため、小さいほうが効果がある。しかしながら、特許文献１に記載の製造方法ではエピタキシャル成長とイオン注入および熱処理を繰り返す必要があり、マスク目合わせ精度、熱拡散によるコラム領域の横拡がりなどでピッチｄは小さくできない。またエピタキシャル成長を複数回行うことでコストが増大する欠点もある。特許文献２の構造ではトレンチ側壁への斜めイオン注入によるコラム形成を行うため、トレンチ底部近くの側壁へイオン注入するには注入角度０°に近づけた角度にする必要があるが、これでは側壁へのドーズ量が十分でなくなり、コラム領域の濃度が縦方向で均一ではなくなる。そのためトレンチ側壁への斜めイオン注入では縦方向に均一な幅で均一な不純物濃度のＰＮ接合を作るのは製造上困難であり、ＳＪの効果が小さくなってしまう。
【００１２】
本発明の目的は、ＳＪデバイスを容易に製造することを可能にしたＳＪデバイス及びその製造方法を提供するものである。
【００１３】
【課題を解決するための手段】
本発明のＳＪデバイスは、一導電型の基板上に形成された一導電型のドリフト領域と、当該ドリフト領域の主面に形成された逆導電型のベース領域と、ベース領域に形成された一導電型のソース領域と、ゲート絶縁膜及びゲート電極と、ベース領域内に形成されたトレンチと、ドリフト領域内のトレンチの直下の深い領域に形成された逆導電型のコラム領域とを備えることを特徴とする。ここでトレンチは前記ベース領域よりも浅く形成されることが好ましい。また、ゲート絶縁膜及びゲート電極はドリフト領域の主面に溝状に形成するようにしてもよい。
【００１４】
本発明のＳＪデバイスの製造方法は、一導電型の基板上に一導電型のドリフト領域を形成する工程と、ドリフト領域の主面に設けたマスクを利用して当該主面にトレンチを形成する工程と、マスクを利用してドリフト領域のトレンチの直下の深い領域に逆導電型のコラム領域を形成する工程と、ドリフト領域の主面にゲート絶縁膜及びゲート電極を形成する工程と、ドリフト領域の主面に逆導電型のベース領域を形成する工程と、ベース領域内に一導電型のソース領域を形成する工程とを含むことを特徴とする。コラム領域を形成する工程は、それぞれ異なるエネルギでの複数回のイオン注入を行う工程とする。また、ゲート絶縁膜及びゲート電極を形成する工程は、前記ドリフト領域の主面に溝を形成し、この溝の表面にゲート絶縁膜を成長し、ゲート絶縁膜上に溝を埋め込むようにゲート電極を形成するようにしてもよい。
【００１５】
本発明によれば、ベース領域中にトレンチを形成し、トレンチ形成マスク膜と同一膜をマスクとして複数回の異なるエネルギでのイオン注入によってコラム領域を形成するため、多層エピタキシャル成長＋イオン注入を複数回繰り返す特許文献１の技術に比べコラム領域の横拡がりを低減でき、ｄを小さくしＳＪデバイスの効果をより大きくすることが可能である。またドリフト領域の成長は１回のみであるのでコストが削減できる。また、トレンチに対して斜め方向にイオン注入する特許文献２の技術に比べコラム領域の濃度をより均一に形成でき、かつトレンチ底部より注入されるため、トレンチの深さの分だけより深いコラム領域が形成できる。
【００１６】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。図１（ａ）〜（ｄ）は本発明の第１の実施形態を工程順に説明したＮチャネルパワーＭＯＳＦＥＴの工程断面図である。先ず、図１（ａ）において、高濃度のＮ型半導体基板１０１上にリンをドープしたエピタキシャル成長により電界緩和層となるＮ型ドリフト領域１０２を形成する。次に、前記ドリフト領域１０２の表面にトレンチ形成のマスクとなる酸化膜１１３をＣＶＤ法により形成し、フォトリソグラフィ技術により選択的に酸化膜１１３をエッチングし、この酸化膜１１３をマスクとしたトレンチ１０３を形成する。
【００１７】
続いて、酸化膜１１３をマスクとして高エネルギのボロンイオン注入を行い、図１（ｂ）のように、トレンチ１０３の底部よりドリフト領域１０２内にボロンを導入してＰ型コラム領域１０４を形成する。このボロンのイオン注入はエネルギを変えて複数回行う。これにより、Ｎ型ドリフト領域１０２の異なる深さ位置にそれぞれ深さ方向に連続された複数のＰ型コラム領域１０４（１０４ａ〜１０４ｃ）が形成されることになる。そして、前記酸化膜１１３を除去した後、別の酸化膜１０５をＣＶＤ法により形成してトレンチ１０３の埋め込みを行い、エッチバックによりトレンチ１０３内に埋め込まれた酸化膜（ここではトレンチ酸化膜１０５と称する）以外の酸化膜１０５を除去する。
【００１８】
次いで、図１（ｃ）のように、熱酸化によりドリフト領域１０２の表面にゲート酸化膜１０６を形成する。続いて前記ゲート酸化膜１０６上にポリシリコン膜をＣＶＤ法により形成し、当該ポリシリコン膜をフォトリソグラフィ技術により選択的にエッチングしてゲート電極１０７を形成する。次いで、図１（ｄ）のように、ゲート電極１０７をマスクとしてドリフト領域１０２にセルフアラインでボロンをイオン注入して熱処理を行い、前記トレンチ酸化膜１０５を含む領域にＰ型ベース領域１０８を形成する。次に、図には表れないマスクをフォトリソグラフィ技術により形成した後、選択的にヒ素を注入して熱処理を行い、前記トレンチ酸化膜１０５を挟む両側領域にＮ型ソース領域１０９を形成する。
【００１９】
しかる後、図２に示すように、全面にＢＰＳＧをＣＶＤ法により形成して層間絶縁膜１１０を形成し、フォトリソグラフィ技術により選択的に層間絶縁膜１１０をエッチングすることにより前記Ｎ型ソース領域１０９、前記トレンチ酸化膜１０５及び前記Ｐ型ベース領域１０８を含む領域を開口するコンタクトホール１１０ａを形成し、このコンタクトホール１１０ａを含む表面にアルミニウム膜をスパッタ形成してソース電極１１１を形成する。また、前記半導体基板１０１の裏面にドレイン電極１１２を形成する。これにより、パワーＭＯＳＦＥＴを構成する。
【００２０】
この第１の実施形態のパワーＭＯＳＦＥＴの動作を説明する。パワーＭＯＳＦＥＴにおいて、ゲート−ソース間にバイアスされていない時、ドレイン−ソース間に逆バイアスされた場合、Ｎ型ドリフト領域１０２とＰ型ベース領域１０８、Ｎ型ドリフト領域１０２とＰ型コラム領域１０４、Ｐ型コラム領域とＮ型半導体基板１０１の３つの接合より空乏層が拡がり、ドレイン−ソース間に電流は流れず、オフ状態となる。Ｎ型ドリフト領域１０２とＰ型コラム領域１０４の縦方向の接合から空乏層が拡がるため、図２の距離ｄが空乏化されるとＮ型ドリフト領域１０２とＰ型コラム領域１０４の全体が空乏化される。ブレークダウン時の電界緩和層の接合と電界の状態は先に説明した図６のようになる。
【００２１】
一方、ゲート−ソース間にバイアスされている時は、Ｐ型ベース領域１０８の表面が反転状態となりドレイン−ソース間の電圧に応じた電流が流れ、オン状態となる。ＲｏｎはＮ型ドリフト領域１０２の抵抗率に依存し、Ｒｏｎを下げるためＮ型ドリフト領域１０２の不純物濃度を高くしても、ｄの距離が十分に小さければＮ型ドリフト領域１０２とＰ型コラム領域１０４の全体が空乏化され、ＢＶＤＳＳの低下は生じない。
【００２２】
また、この実施形態のパワーＭＯＳＦＥＴでは、製造に際しては、Ｐ型ベース領域１０８中にトレンチ１０３を形成する際のトレンチ形成マスク膜１１３と同一膜をマスクとして高エネルギのイオン注入によってＰ型コラム領域１０４を形成するため、特許文献１のドリフト領域とコラム領域を形成する際に多層エピタキシャル成長＋イオン注入の工程を行う場合に比べフォトリソグラフィ工程の回数が少ないため、目ズレによるコラム領域の横拡がりが発生しないため、ｄを小さくしＳＪの効果をより大きくすることが可能である。また、Ｎ型ドリフト領域１０２を形成するためのエピタキシャル成長は１回のみであるので、特許文献１の構造よりもコストを削減できる。
【００２３】
また、特許文献２に比較すると、特許文献２ではトレンチ側壁への斜めイオン注入によるコラム形成を行うため、コラム領域の濃度が縦方向で均一ではなくなり、そのためドリフト領域とコラム領域の電荷量のバランスを最適にすることが困難で、ＳＪの効果が十分ではなくなる。本発明では表面からの高エネルギ注入でコラム領域１０４を形成するため、コラム領域１０４の濃度コントロールが容易になり、ドリフト領域１０２とコラム領域１０４の電荷量のバランスをＳＪの効果が最も高くなる最適な条件にコントロールするのが容易になる。
【００２４】
本発明の第２の実施形態を説明する。図３（ａ）〜（ｄ）は本発明の第２の実施形態を工程順に示すＮチャネルパワーＭＯＳＦＥＴの工程断面図である。図３（ａ）および（ｂ）の工程は図１（ａ），（ｂ）に示した第１の実施形態と同様である。次に、図３（ｃ）のように、フォトリソグラフィ技術により選択的にドリフト領域１０２をエッチングしてトレンチ１１４を形成し、熱酸化によりトレンチ１１４の側壁および底面にゲート酸化膜１０６Ａを形成する。次に、ポリシリコンをＣＶＤ法により形成し、トレンチ１１４をポリシリコンで埋め込み、エッチバックによりトレンチ１１４内部以外のポリシリコンをエッチングし、トレンチ内のポリシリコンによりゲート電極１０７Ａを形成する。
【００２５】
次に、図３（ｄ）のように、ゲート電極１０７Ａをマスクとしてセルフアラインでボロンをイオン注入して熱処理を行い、Ｐ型ベース領域１０８を形成する。次にＰ型ベース領域１０８にフォトリソグラフィ技術により選択的にヒ素を注入して熱処理を行い、Ｎ型ソース領域１０９を形成する。しかる後、図４に示すように、ＢＰＳＧをＣＶＤ法により形成して層間絶縁膜１１０を形成し、フォトリソグラフィ技術により選択的に層間絶縁膜１１０をエッチングすることによりＰ型ベース領域１０８、Ｎ型ソース領域１０９及びトレンチ酸化膜１０５を含む領域にコンタクトホール１１０ａを形成し、表面にアルミニウム膜をスパッタ形成してソース電極１１１を形成する。また、半導体基板１０１の裏面にドレイン電極１１２を形成し、パワーＭＯＳＦＥＴを構成する。
【００２６】
第２の実施形態のパワーＭＯＳＦＥＴにおいても第１の実施形態と同様にＲｏｎを低減する一方でＢＶＤＳＳを低下することはない。また、トレンチ形成マスク膜１１３と同一膜をマスクとしてＰ型コラム領域１０４を形成するため、特許文献１の製造方法に比較してフォトリソグラフィ工程の回数が少なくでき、かつ目ズレによるコラム領域の横拡がりが発生しないため、ｄを小さくしＳＪの効果をより大きくすることが可能である。さらに、第２の実施形態のパワーＭＯＳＦＥＴはトレンチゲートのパワーＭＯＳＦＥＴであり、ＢＶＤＳＳが１００Ｖ以下のクラスのパワーＭＯＳＦＥＴにおいて近年主流となっている構造である。チャネルがトレンチの側壁に沿った縦方向に形成されるため、第１の実施形態に比較してデバイスサイズのシュリンクが容易であり、微細加工技術による高集積化が可能である。
【００２７】
【発明の効果】
以上説明したように本発明の半導体装置及び製造方法は、ベース領域中にトレンチを形成し、トレンチ形成マスク膜と同一膜をマスクとして複数回の異なるエネルギでのイオン注入によってコラム領域を形成するため、多層エピタキシャル成長＋イオン注入を複数回繰り返す特許文献１の技術に比べコラム領域の横拡がりを低減でき、ｄを小さくしＳＪデバイスの効果をより大きくすることが可能である。またドリフト領域の成長は１回のみであるのでコストが削減できる。また、トレンチに対して斜め方向にイオン注入する特許文献２の技術に比べコラム領域の濃度をより均一に形成でき、かつトレンチ底部より注入されるため、トレンチの深さの分だけより深いコラム領域が形成できる。これにより、縦方向の狭くて深いＰＮ拡散層（コラム領域／ドリフト領域）を形成する工程が容易になり、パワーＭＯＳＦＥＴを低価格に製造することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図２】第１の実施形態で製造されたパワーＭＯＳＦＥＴの断面図である。
【図３】本発明の第２の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図４】第２の実施形態で製造されたパワーＭＯＳＦＥＴの断面図である。
【図５】従来の一般的なパワーＭＯＳＦＥＴの断面図と逆バイアス時の電界分布図である。
【図６】ＳＪ構造のパワーＭＯＳＦＥＴの断面図と逆バイアス時の電界分布である。
【図７】ＳＪ構造を持つ特許文献１のパワーＭＯＳＦＥＴの断面図である。
【図８】ＳＪ構造を持つ特許文献２のパワーＭＯＳＦＥＴの断面図である。
【符号の説明】
１０１  Ｎ型半導体基板
１０２  Ｎ型ドリフト領域
１０３  トレンチ
１０４（１０４ａ〜１０４ｃ）  Ｐ型コラム領域
１０５  トレンチ酸化膜
１０６，１０６Ａ  ゲート酸化膜
１０７，１０７Ａ  ゲート電極
１０８  Ｐ型ベース領域
１０９  Ｎ型ソース領域
１１０    層間絶縁膜
１１１  ソース電極
１１２  ドレイン電極
１１３  マスク膜
２０１  半導体基板
２０２  ドリフト領域
２０４  コラム領域
２０５  トレンチ酸化膜
２０６  ゲート酸化膜
２０７  ゲート電極
２０８  ベース領域
２０９  ソース領域
２１０  層間絶縁膜
２１１  ソース電極
２１２  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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