(57)【要約】【課題】本発明は、回路基板の内蔵用として厚さが極めて薄く、しかも回路基板との電気的な接続が良好な基板内蔵用チップ形抵抗器を提供することを目的とする。【解決手段】本発明の要旨は、基板の厚さを７０μｍ〜１００μｍとし、表電極上層膜の厚さを１０μｍ〜２５μｍにするとともに表電極下層膜の厚さを７μｍ以下とし、チップ形抵抗器の総厚を１３２μｍ以下としたことを特徴とする基板内蔵用チップ形抵抗器にある。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
硬質の基板と、前記基板の片面に形成される一対の表電極膜と、前記一対の表電極膜と電気的に接続して形成される抵抗膜と、前記表電極膜の一部と前記抵抗膜を覆うように形成される保護膜とを備え、しかも端面電極膜および裏電極膜を排除したチップ形抵抗器であって、
前記基板の厚さを７０μｍ〜１００μｍとし、前記表電極膜を上層膜と下層膜にして、該表電極上層膜の厚さを１０μｍ〜２５μｍにするとともに、表電極下層膜の厚さを７μｍ以下としたことを特徴とする基板内蔵用チップ形抵抗器。
【請求項２】
前記一対の表電極上層膜上にプリコート膜を形成したことを特徴とする請求項１に記載の基板内蔵用チップ形抵抗器。
【請求項３】
前記７０μｍ〜１００μｍの硬質基板が、Ａｌ２Ｏ３系もしくはＳｉ系のいずれかで形成されている請求項１又は２に記載の基板内蔵用チップ形抵抗器。
【請求項４】
前記表電極下層膜をＡｇ系，Ａｇ−Ｐｄ系またはＡｕ系いずれかのメタルグレーズペースト、もしくはＡｇ系又はＡｕ系の金属有機物のペーストを用いて形成するとともに、前記表電極上層膜を銅のめっき膜にしたことを特徴とする請求項１乃至３のいずれかに記載の基板内蔵用チップ形抵抗器。
【請求項５】
前記表電極下層膜がＰＶＤ法で形成した薄膜としたことを特徴とする請求項４に記載の基板内蔵用チップ形抵抗器。
【請求項６】
前記表電極上層膜の面を、上記保護膜の上面と略同程、もしくはやや高めに形成してなる請求項１〜５のいずれかに記載の基板内蔵用チップ形抵抗器。
【請求項７】
前記表電極下層膜と表電極上層膜との間に少なくとも２μｍ以上のニッケル膜を備えたことを特徴する請求項１乃至６に記載の基板内蔵用チップ形抵抗器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チップ形抵抗器、主に回路基板の内部に内蔵して実装するチップ形抵抗器に関する。
【０００２】
【従来の技術】
現在は、電子機器の小型・薄型化、多機能の進展に伴い、回路基板に対する単位面積当りの回路密度を高めるために様々な試みが進行している。
これに対応するものとしては、回路基板の薄型・多層化及び高密度細線化と構成部品の極小化への試みが挙げられるが、その中で表面実装部品を回路基板の表面に実装する場合は、その最外面の上下２面にしか実装できず、多くの場合は表面実装部品の外形寸法及びこれを実装する点数によっても高密度化の制約を受けることになる。一方、近年ではプリント配線基板（ＰＷＢ）への表面実装だけでなく、内部にも形成すれば、高密度化にも寄与するという試みがなされている。
【０００３】
そこで、内層した従来技術の態様としては、グリーンシート各層に誘電体、抵抗体及び導電性のペースト等を厚膜印刷技術で印刷後、抵抗などを形成して各層を圧着・焼成することにより、多層化したもの（特許文献１参照）や、構成部品の中でも使用点数の多い抵抗やコンデンサなどの部品を有機系のＰＷＢ表面にポリマー系の厚膜の抵抗ペーストや導電ペーストを用いて形成し、プリプレグや他のＰＷＢとを組み合わせて積層し、加熱・加圧して一体化して内層した内層多層化基板の例がある（特許文献２参照）。
【０００４】
また、近年ではＰＷＢの導体パターンを利用して、導体パターンのランド間に表面実装部品を表面実装手段により実装した後、いわゆるビルドアップ法により積層して埋め込んだ多層ＰＷＢの例がある（特許文献３参照）。
更に、表面実装部品をＰＷＢに設けて積層したものに、貫通孔に埋設して回路を形成した例もある（特許文献４参照）。
或いは、同様の表面実装部品を内蔵した回路部品内蔵モジュールの例等がある（特許文献５参照）。
【０００５】
【特許文献１】
特開平０１−２９５４８３号公報
【特許文献２】
特開昭６０−２６３４９９号公報
【特許文献３】
特開平０５−３２７２２８号公報
【特許文献４】
特公昭６０−４１４８０号公報
【特許文献５】
特開平１１−２２０２６２号公報
【０００６】
これらのうち、前記特開昭６０−２６３４９９号公報及び前記特開平０１−２９５４８２号公報（前者という）に開示の内層したものや、前記特開平０５−３２７２２８号公報，特公昭６０−４１４８０号公報及び特開平１１−２２０２６２号公報（これらを後者という）のいずれも、現存する表面実装部品を用いて埋め込み又は埋設して内蔵したものである。
【０００７】
そして、後者の表面実装部品の中には、印刷と焼成により電極膜や抵抗膜を形成する厚膜抵抗器と、物理的気相成長法（ＰＶＤ法）により電極膜や抵抗膜を形成する薄膜抵抗器とがある。
これらの構造は、厚膜と薄膜との違いはあるが、両者ともほぼ同じ構造で、例えば添付の図６に示されるような構造になっている。すなわち同図で、アルミナからなる絶縁性基板１００の対向する両端部に一対の電極膜１０２，１０３が表電極膜２１，３１と、裏電極膜２２，３２と、これらを連結する端面電極２３，３３とにより形成し、表電極２１，３１に接続されるように抵抗膜１０４が絶縁性基板１００上に形成している。そして、抵抗膜を覆うように保護膜１０５が１層乃至２層で形成している。なお、厚膜抵抗器の電極膜と抵抗膜では、ガラスまたは樹脂を用いてペースト状にした材料を印刷などにより塗布し、これらのうちガラスペーストの場合では６００〜９００℃程度で焼成し、樹脂ペーストの場合は２００℃乃至２４０℃程度で硬化させることにより、例えば５μｍ乃至１０μｍ程度の厚さに形成し、薄膜抵抗器の電極膜と抵抗膜はＰＶＤ法などにより、たとえば０．１μｍ〜０．５μｍ程度に形成しているものである。
【０００８】
【発明が解決しようとする課題】
しかしながら、前述した前者のように、厚膜材料を印刷技術によって厚膜抵抗器を多層基板中に内層形成したものは、材料がポリマーである場合はペーストの硬化や加熱・加圧の際に目標値から大幅にシフトして抵抗値がばらつくなど熱的特性の安定性に乏しく、また、材料がメタルグレーズ系であったとしても同様に加圧・焼成過程でペーストの変形による抵抗値や容量値等の所望する目的値を得ることが難しく、形成する占有面積を小さくすれば得られる抵抗値又は容量値の範囲に制限を受けるとともに、製造工程も複雑になり、且つ、回路設計における構成部品の定数変更が難しくなるなどの課題を有している。
【０００９】
また、前記した後者のように、表面実装部品を表面実装手段にしてビルドアップ法やプリプレグ法で積層して埋め込み、または貫通孔を利用した埋設等による内蔵する手法であっても、現行の抵抗やコンデンサなどに観る極小のチップ化が進展したとしても１００５や０６０３のタイプの外形寸法に止っており、その厚みも少なくともおよそ０．２３ｍｍ以上を有して内蔵が難しく、例え内蔵したとしても回路基板の薄型・高密度化には限界があった。
【００１０】
さらに、抵抗やコンデンサなどのチップ部品は、はんだ接合による実装思想に基づき、回路基板の最表面への実装を指向するように表裏面及び端面に電極が構成されており、回路基板における占有面積は、そのチップ部品の投影面積に加えて、はんだフィレット形成に伴う占有範囲を伴い、或いはワイヤーボンドとリボンリードを用いるとしても、回路基板への表面実装や内蔵化における占有面積の増大をも強いられる。
【００１１】
なお、チップ形抵抗器に観られるように、回路基板の電極ランドとの接続は、裏電極膜面を用いて行なわれており、製造工程においてもチップ形抵抗器の端面電極膜及び表電極膜との接続の信頼性を考慮して裏電極膜面で抵抗値を測定することが一般的に行なわれている。しかしながら、図７に示すようにこれ等チップ形抵抗器を回路基板６１などに実装する場合、電極膜の底面から端面２３，３３にかけてはんだフィレット６２が形成される。電極膜が厚膜で形成される場合はＡｇとＰｄ等の粉末がガラスまたは樹脂などのペーストに混ぜられたものであるため、電極膜で抵抗値を有し、また、はんだフィレット６２の形成範囲ははんだの濡れ程度によっても端面電極膜側或いは表電極膜側までの範囲で一定ではなく、特に低抵抗器では得られる抵抗値が微妙に異なるなどの影響を与える結果となっている。
【００１２】
そして、上記各欠点は、最近特に移動体通信を始めとする携帯情報端末等の電子機器において、小型・高密度化、軽量化、多機能化に対する期待が一段と強まり、これに伴って回路基板の薄型・多層化、配線の狭幅・縮小化、バイアホールの微細、高放熱性、チップ部品の極小化、ＩＣパッケージの小型多ピン化に向けた様々な技術思考の模索の中、これ等回路基板技術に融合して回路基板への内蔵が可能な薄型・極小化したディスクリートなチップ部品の開発が急務となっている。
【００１３】
本発明の目的は、これらの課題を解決せんとするものであり、使用点数が最も多い基板内蔵用チッブ形抵抗器において、特に内蔵用として厚さが極めて薄く、しかも回路基板との電気的な接続が良好な基板内蔵用チップ形抵抗器を提供することにある。
また、本発明の他の目的としては、酸化防止により長期保存に耐える基板内蔵用チッブ形抵抗器を提供せんとする。
さらに、本発明の他の目的としては、Ａｌ２Ｏ３系やＳｉ系の硬質の基板によりチップ形抵抗器全体の曲げ応力をある程度維持しつつも、全体として極めて薄い基盤内蔵用チップ形抵抗器を提供することにある。
さらにまた、本発明の別の目的としては、多層基板への内蔵において、特にフェースダウン又はフェースアップによる実装することを可能にした基板内蔵用チッブ形抵抗器を提供することにある。
【００１４】
【課題を解決するための手段】
本発明は、上記目的に鑑みてなされたものであり、その要旨は硬質の基板と、前記基板の片面に形成される一対の表電極膜と、前記一対の表電極膜と電気的に接続して形成される抵抗膜と、前記表電極膜の一部と前記抵抗膜を覆うように形成される保護膜とを備え、しかも端面電極膜および裏電極膜を排除したチップ形抵抗器であって、前記基板の厚さを７０μｍ〜１００μｍとし、前記表電極膜を上層膜と下層膜にして、該表電極上層膜の厚さを１０μｍ〜２５μｍにするとともに、表電極下層膜の厚さを７μｍ以下としたことを特徴とする基板内蔵用チップ形抵抗器にある。
【００１５】
上記発明の基板内蔵用チップ形抵抗器によれば、基板のみならず、表電極上層膜や表電極下層膜の厚さを極力小さくすることにより、総厚が８０μｍ超乃至１３２μｍのチップ形抵抗器を実現することができ、そのために積層回路基板への内蔵（もちろん従前どおりの表面実装やバンプ接続電極を有する大型チップ部品の下に潜らせて実装することもできる）可能な薄型の基板内蔵用チップ形抵抗器を実現できる。また、本発明のチップ形抵抗器では端面電極を排除しているので、回路基板に内蔵しているチップ形抵抗器と基板上の電極ランドとをビアホールを介して、また積層回路基板に内蔵した電極ランドに対しても導電性接着剤により、それぞれ直接上下位置（端面＜側面＞位置で接着しなくてもよい）において接続できるので、高密度化に寄与できる。さらに、裏電極膜も排除しているために、チップ形抵抗器の搭載時に基板裏面の平坦面で接着することができる構成を有しているので、極小の外形寸法を有するチップ形抵抗器であっても回路基板への実装効率を高め、しかもチップ形抵抗器そのものの製造工程を簡素化することができるというメリットがある。そして、本発明によれば裏電極膜及び端面電極膜が不要なので、従来のチップ形抵抗器に見られるようなはんだフィレットが形成されることなく、実質面積はほぼ絶縁基板の投影面積の範囲内に納めることができ、占有面積の縮小と高密度化が図れる。
【００１６】
本発明の他の要旨は、前記一対の表電極上層膜上に酸化膜の形成を防止するプリコート膜を形成したことを特徴とする請求項１に記載の基板内蔵用チップ形抵抗器にある。
【００１７】
上記発明によれば、プリコート膜を形成することで、表電極上層膜の酸化防止を図ることができるとともに、該チップ形抵抗器単品の長期保存性も優れ、内蔵時の接続も良好となる。
【００１８】
本発明の別の要旨は、前記７０μｍ〜１００μｍの硬質絶縁基板が、Ａｌ２Ｏ３系もしくはＳｉ系のいずれかで形成されている請求項１又は２に記載の基板内蔵用チップ形抵抗器にある。
【００１９】
上記発明では、従来にない薄さとしての７０μｍ〜１００μｍのＡｌ２Ｏ３系もしくはＳｉ系の基板を用いることで、たとえ薄くともＡｌ２Ｏ３系もしくはＳｉ系の基板としての硬質の基板を用いることにより、チップ形抵抗器の総厚を抑制するだけでなく、回路基板への実装の際に機械的強度を備えた薄型のチップ形抵抗器を実現した。
【００２０】
本発明の更に別の要旨は、前記表電極下層膜をＡｇ系，Ａｇ−Ｐｄ系またはＡｕ系のメタルグレーズペースト又はＡｇ系又はＡｕ系の金属有機物ペーストを用いて形成するとともに、前記表電極上層膜を銅のめっき膜にしたことを特徴とする請求項１乃至３のいずれかに記載の基板内蔵用チップ形抵抗器にある。
【００２１】
本発明では、表電極上層膜の厚さを１０μｍ〜２５μｍに調整していることから、レーザ又はドリルなどでビアホールを形成する際に生じる表電極上層膜への損傷を極力防止するよう図れている。
【００２２】
本発明の更に他の要旨は、前記表電極下層膜がＰＶＤ法で形成した薄膜としたことを特徴とする請求項４に記載の基板内蔵用チップ形抵抗器にある。
【００２３】
さらに本発明では、表電極上層膜を銅のめっき膜にし、これと電気的信頼性の高いＡｇ系，Ａｇ−Ｐｄ系またはＡｕ系のメタルグレーズペーストか、Ａｇ系またはＡｕ系の金属有機物、もしくはＰＶＤ法により形成した薄膜のいずれかで、７μｍ以下の厚さを有する表電極下層膜とすることで、下記に記載したチップ形抵抗器の電気的接続を容易にした。なお、これら表電極のメタルグレーズペーストや金属有機物ペースト、もしくはＰＶＤ法による薄膜で形成することで、フィットレスタイプにおけるチップ形抵抗器の電極形成の汎用性を高め、表電極上層膜を回路基板の電極ランドと同質な材料とすることでビアホールとの接続への信頼性を高めた。
【００２４】
また、本発明の更に別の要旨は、前記表電極上層膜の面を、上記保護膜の上面と略同程、もしくはやや高めに形成してなる請求項１〜５のいずれかに記載の基板内蔵用チップ形抵抗器にある。
【００２５】
本発明を上記構成にすることで、回路基板に内蔵した電極ランドに実装する際の該チップ形抵抗器の装着の安定性が増し、かつ、該チップ形抵抗器の表電極との電気的接続の信頼性を確保することができる。
【００２６】
さらにまた、本発明の他の要旨は、前記表電極下層膜と表電極上層膜との間に少なくとも２μｍ以上のニッケル膜を備えたことを特徴する請求項１乃至６に記載の基板内蔵用チップ形抵抗器にある。
【００２７】
少なくとも２μｍ以上ニッケル膜を備えることで、表電極下層膜と表電極上層膜との着磁性を良くするとともに、チップ形抵抗器の製造工程における小型・薄型で自重の小さいチップ形抵抗器をテーピングの加工工程において、テープのキャビテイに収納してカバーテープを接着する間でのテープの微少な外部振動に伴うキャビテイからの飛び出しや、キャビテイ内での収納姿勢を安定にすることができる一方、ユーザーでの実装時におけるキャビテイ収納された小型、薄型で自重の小さいチップ形抵抗器をカバーテープを剥離してから実装機の吸着ノズルでキャビテイ内から吸着する際にも上記同様に、安定した姿勢を保った状態で吸着することができる。
なお、このことはチップ形抵抗器の製造工程におけるキャビテイに収納してカバーテープを接着する間、及び顧客における実装時でのカバーテープを剥離してから実装機の吸着ノズルでキャビテイ内から吸着する際に、この当該間にテープの下面に磁石を据え付けることに対応して達成される。
【００２８】
【発明の実施形態】
以下に、本発明の基板内蔵用チップ形抵抗器の好ましい実施例を図面を参照しながら説明する。
【００２９】
【実施例１】
図１は、基板１にＳｉ系を用い、表電極下層膜と抵抗膜を薄膜とした基盤内蔵用チップ形抵抗器の横断面図である。この構成は、Ｓｉ系の基板１の上面全体に酸化膜９を形成し、その上全面に抵抗膜４を成膜し、その上に相対向する表電極下層膜２，３と表電極上層膜を全面に形成してからエッチングにより表電極下層膜２，３と上層膜６，７の一部を取り除いて基板の両側に配置し、さらにこの抵抗膜４をトリミングした後に、抵抗膜を被覆する保護膜５を形成する。なお、８は表電極上層膜上にめっき処理された防錆処理層である。
【００３０】
図２は、上記図１の上面から見た製造工程のフローチャート図である。なお、図２は１個のチップ形抵抗器の上面図であるが、実際に製造する場合は一枚の絶縁基板上に複数個のチップ形抵抗器ができるように、電極膜、抵抗膜、及び保護膜などを形成してから個々に切断することにより製造される。
まず、硬質基板としてＳｉ系基板が選択されるが、この厚さは回路基板へ内蔵（表面実装にも用いられる）するために回路基板の曲げ応力、回路基板への多層化に伴う例えばビルドアップ又はプリプレグの際の耐熱性と適度の軟性、及び弾力性を備えたものを選択する。そのために、後述する個々に分割する前にＳｉ系基板の裏面を所要の厚さにするためにバックグランドと称す切削研磨して調整する（図２（イ））。このようなＳｉ系基板を用いる場合は、抵抗及び電極を形成する面には基板の絶縁抵抗をより十分なものにするために、基板の抵抗膜との間全面にＳｉＯ２の酸化膜を形成する（図２（ロ））。
【００３１】
ついで、Ｓｉ系基板を用いた基板１の表面にはＰＶＤ法により薄膜の抵抗膜を成膜する。抵抗膜としては、Ｎｉ−Ｃｒ系、Ｔａ系、Ｔａ−Ｎ系、Ｔａ−Ｓｉ系などの金属膜を所望の抵抗値に応じて選択して使用することができる（図２（ハ））。なお、抵抗値調整のためのレーザなどのトリミングをする上において、抵抗膜４の上面に下層の保護膜（図示せず）をＰＶＤ法により成膜し、所定の範囲に形成されるようにパターニングをすることもある。下層の保護膜材料はＡｌ２Ｏ３、ＳｉＯ２、ＳｉＮなどを用いることができる。
【００３２】
ついで、同じくＰＶＤ法により、表電極下層膜２，３となる電極材料金属を抵抗膜４上の全面にスパッタして成膜する。電極材料金属としては、Ａｌ系、Ｃｕ系、Ｎｉ系、Ａｇ系、Ａｕ系などを使用することができる（図２（ニ））。
【００３３】
ここで、本チップ形抵抗器に磁気反応膜を並設する場合は、表電極下層膜２，３の全面に、Ｎｉめっき膜を形成することもできる（図２（ホ））。
そして、表電極上層膜６，７となる銅のめっき膜を、前記表電極下層膜２，３の上へ所要の厚さに形成する（図２（ヘ））。
その後、レジスト膜などにより表電極上層膜６，７上にマスクを形成し、所望の形状に電極材料をエッチングすることにより表電極下層膜２，３と表電極上層膜６，７を形成する（図２（ト））。
同様に、抵抗膜を所望の形状、すなわち図上横Ｉ形の切り込みＸになるようにパターニングして抵抗膜４を形成する（図２（チ））。なお、表電極下層膜２，３と表電極上層膜６，７としての電極材料をパターニングするエッチング液は、抵抗膜材料をエッチングしないエッチング液を用いる必要がある。
【００３４】
続いて、抵抗膜４の両端でその抵抗膜を策定しつつ所要の形状のトリミング溝を刻設しながら、その抵抗値が所望の値になるように合せ切り込む（図２（リ））。
そして、その表面にたとえばエポキシ樹脂などからなるペーストを印刷などにより塗布し（図２ヌ上のｙ）、硬化させることにより保護膜を形成する（図２（ヌ））。
なお、保護膜５は、前述のトリミング溝を埋めて抵抗膜４を覆う保護膜となる。
さらに、表電極上層膜６，７上へ水溶性銅変色防止剤を塗布して、長期保存に伴う銅の酸化防止を目的とするプリコート膜を形成する（図示せず）。
【００３５】
なお、図１及び図２には示されていないが、基板１の裏面に絶縁性樹脂などを塗布して硬化させることにより、絶縁膜を形成する。この絶縁膜は基板１として、強度の補強の意味で用いることもある。
【００３６】
ここで、前記表電極上層膜６，７は、本発明のチップ形抵抗器が回路基板への内蔵（表面実装）する際に、電極ランドへのフェースダウン実装による接続、またはビアホール形成による接続をも意識しており、接続の信頼性を確保する意味で、表電極上層膜の最上層面が保護膜の最上面との同等の高さか若しくはやや高めになるように膜厚を調整する。
【００３７】
前記した工程により、集合の基板を縦横に分割して個々のチップ形抵抗器に分離する。これは、ダイシング又はレーザなどによりスクライブして分割する。
【００３８】
【実施例２】
つぎに、本発明の別の実施例２を添付図面に基づいて説明する。
図３は、基板１１にＡｌ２Ｏ３系を用いた厚膜の抵抗及び電極の断面図である。この構成は、Ａｌ２Ｏ３系の基板を用いるために、前記したＳｉ系基板のように酸化膜を形成することなく、絶縁基板１上の両端に表電極下層膜１２，１３を形成し、それぞれの電極の一部を架設して抵抗膜１４を設け、この抵抗膜をトリミングしたものを、抵抗膜と一部の表電極下層膜１２，１３に架けて保護膜１５を形成し、表電極上層膜１６，１７を形成し、必要により、表電極上層膜１６，１７の上からプリコート膜１８（水溶性の銅変色防止剤を塗布する）を形成する。
【００３９】
図４には、厚膜の抵抗及び電極の材料を用いて形成する場合のフロー概念図が示されている。この場合も、集合の絶縁基板で多数個同時に形成し、個々のチップ形抵抗器に分割することにより製造するものである。
【００４０】
まず、所要厚さのＡｌ２Ｏ３系の基板１１を用い（図４（イ））、金属粉末をガラスペーストまたは樹脂ペーストに混合した電極材料ペーストを印刷などにより、所定の形状になるように塗布して焼成硬化させることにより、厚膜の表電極下層膜１２，１３を形成する（図４（ロ））。電極材料ペーストとしては、混合する金属粉末により、Ａｇ系、Ａｇ−Ｐｄ系、Ａｕ系などのグレーズペースト、またはＡｇ系、Ａｕ系などの金属有機物ペーストを用いることができる。
【００４１】
次に、表電極下層膜１２，１３の一部にそれぞれ重なるようにペースト状抵抗材料を印刷などにより所定の形状に塗布し、焼成硬化させることにより厚膜の抵抗膜４を形成する（図４（ハ））。ペースト状抵抗材料としては、前述の電極材料と同様に、抵抗材料とするＲｕｘＯｙ、Ａｇ−Ｐｄ系などの粉末をガラスまたは樹脂と混合してペースト状としたものを用いることができる。
【００４２】
つづいて、抵抗膜１４の表面にＰｂガラスなどを含むガラスペーストまたは樹脂ペーストを印刷などにより塗布して焼成硬化させることにより、第１保護膜を形成する（図示せず）。前述の実施例と同様に、この工程は省略してもよい。
その後レーザトリミングにより抵抗値の調整を行なう。さらにその表面にガラス系または樹脂系のペーストを塗布して硬化させることにより、第２保護膜１５を形成する（図４（ニ））。
そして、レーザスクライバー又はダイシングによる１次と２次に分割して、個々のチップ形抵抗器にする。
【００４３】
つぎに、本チップ形抵抗器に磁気反応膜を並設する場合は、両側の表電極下層膜の上に、Ｎｉめっき膜を形成することもできる（図４（へ））。
さらに、表電極上層膜１６，１７となる銅のめっき膜を所要の厚さに形成する。これは、前述同様に表電極下層膜１２，１３上に形成する表電極上層膜１６，１７は、本発明のチップ形抵抗器が回路基板への内蔵（又は表面実装）する際、電極ランドへのフェースダウン実装による接続、またはビアホール形成による接続をも意識しており、接続の信頼性を確保する意味で、表電極上層膜の最上層面が保護膜の最上面との同等の高さか若しくはやや高めになるように調整する。そして表電極上層膜１６，１７上には長期保存に伴う銅の酸化防止を目的とするプリコート膜が水溶性の銅変色防止剤が塗布される。
【００４４】
なお、前述した実施例１の保護膜５を厚膜で形成する以外はすべて薄膜工程で形成されるのに対して、本実施例２では厚膜抵抗など全てが厚膜により形成されている。これは、薄膜抵抗が金属膜ＰＶＤ法により成膜してパターニングすることにより形成するのに対して、厚膜抵抗はガラスまたは樹脂を用いてペースト状にした材料を印刷などにより塗布して焼成させることにより形成するため、製造工程が多少異なる。
【００４５】
本実施例２においても、前記実施例１において記載した「表電極下層膜と表電極上層膜の着磁性を有する少なくとも２μｍ以上のニッケル膜をめっきで形成することで、チップ形抵抗器の製造工程における小型、薄型で自重の小さいチップ形抵抗器をテーピングの加工工程において、テープのキャビテイに収納してカバーテープを接着する間でのテープの微少な外部振動に伴うキャビテイからの飛び出しや、キャビテイ内での収納姿勢を安定にすることができる他、顧客における実装時でのテーピングの加工でキャビテイ収納された小型、薄型で自重の小さいチップ形抵抗器をカバーテープを剥離してから実装機の吸着ノズルでキャビテイ内から吸着する際にも同様に、安定した姿勢を保った状態で吸着することができる。これは、チップ形抵抗器の製造工程におけるキャビテイに収納してカバーテープを接着する間、及び顧客における実装時でのカバーテープを剥離してから実装機の吸着ノズルでキャビテイ内から吸着する際に、この当該間にテープの下面に磁石を据え付けることに対応して達成される。」ということは同じである。
【００４６】
図５は、本発明のチップ形抵抗器を回路基板に内蔵して、ビルドアップ、若しくはプリプレグによる多層化した回路基板の断面を図示している。すなわちベース基板の表裏面の回路導体パターンのランドに本発明の基板内蔵用チップ形抵抗器を所望の位置にフェースアップ又はフェースダウンで実装する。フェースアップの実装の場合はベース基板に例えば接着剤などで固着し、前述するように該チップ形抵抗器の表電極膜と直接、ビルドアップ層、若しくはプリプレグ層の上の形成される回路導体パターンとバイアホールを介して接続する例を示している。
また、フェースダウンで実装する場合は、ベース基板はもとより、回路基板の最表面にハンダペーストによる接合、バンプ接合又は導電性接着剤で接続できる。なお、本発明のチップ形抵抗器は薄型の総厚を有している利点から、大型表面実装部品の下にもぐらせて実装することも可能となる。
【００４７】
【発明の効果】
本発明の基板内蔵用チップ形抵抗器は、基板の厚さを７０μｍ〜１００μｍとし、表電極上層膜の厚さを１０μｍ〜２５μｍにするとともに表電極下層膜の厚さを７μｍ以下にすることで、チップ形抵抗器の総厚を８０μｍ超〜１３２μｍにしたことにより、回路基板へ内蔵において、回路基板との電気的接続の選択自由度が大きい任意の矩形状で小型・薄型のチップ形抵抗器を得ることができるといった特徴を有する。
【図面の簡単な説明】
【図１】本発明である基板内蔵用チップ形抵抗器の実施例としての横断面図。
【図２】図１のチップ形抵抗器の製造方法を示すフロー図。
【図３】図１以外の基板内蔵用チップ形抵抗器としての別の実施例を示す横断面図。
【図４】図３のチップ形抵抗器の製造工程を示すフロー図。
【図５】図１や図３のチップ形抵抗器の多層基板への内蔵を示す一部断面図。
【図６】従来のチップ形抵抗器の横断面図。
【図７】図６を回路基板にはんだ付けした従来の使用態様図。
【符号の説明】
１，１１　基板
２，３，１２，１３　表電極下層膜
４，１４　抵抗膜
５，１５　保護膜
６，７，１６，１７　表電極上層膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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