(57)【要約】【課題】出過電流が発生した場合に、出力段を構成する双方のパワーＭＯＳトランジスタをオフ状態に制御することが可能なＤ級増幅器を提供すること。【解決手段】ハイサイドドライバ側の第１の駆動回路３０３Ｈに、出力段のパワーＭＯＳトランジスタ４０１に流れる過電流を検出して第１の信号（ＩＴＮ１）を出力する検出回路（ＲＥＦＨ，ＣＭ１１，ＬＡ１，ＴＮ１，ＲＮ１）を設け、ローサイドドライバ側の駆動回路３０３Ｌに、出力段のパワーＭＯＳトランジスタ４０２に流れる過電流を検出して第２の信号（ＩＴＮ２）を出力する検出回路（ＲＥＦＬ，ＣＭ２１，ＬＡ２，ＴＮ２，ＲＮ２）を設ける。信号変換回路により、第１の信号（ＩＴＮ１）を、負電源ＶＰＰ−を基準とした第３の信号（ＩＴＴ２）に変換する。この第３の信号は第２の信号と加算され、この加算信号に応答して駆動回路３０３Ｈ，３０３Ｌに入力されるパルス信号を阻止する。【選択図】　　　図４
2004064673.tif 000002
【特許請求の範囲】
【請求項１】
高電源に対応する信号レベルを出力端子に出力する第１の出力用トランジスタを駆動するための第１の駆動回路と、低電源に対応する信号レベルを前記出力端子に出力する第２の出力用トランジスタを駆動するための第２の駆動回路とを有し、入力端子を介して入力された信号をパルス信号に変調し、該パルス信号を前記第１および第２の駆動回路に与えて前記第１および第２の出力用トランジスタを相補的に駆動するように構成されたＤ級増幅器において、
前記第１の駆動回路に設けられ、前記第１のトランジスタに流れる過電流を検出して第１の信号を出力する第１の検出回路と、
前記第２の駆動回路に設けられ、前記第２のトランジスタに流れる過電流を検出して第２の信号を出力する第２の検出回路と、
前記第１の信号を、前記低電源を基準とした第３の信号に変換する信号変換回路と、
前記第２の信号と前記第３の信号とを加算する加算回路と、
前記加算回路の出力信号に応答して前記第１および第２の駆動回路に入力されるべき前記パルス信号を阻止するゲート回路と、
を備えたことを特徴とするＤ級増幅器。
【請求項２】
前記第１の駆動回路が、前記出力端子の電位を基準とした第１の内部電源で作動して前記第１の出力用トランジスタを駆動し、
前記第２の駆動回路が、前記低電源を基準とした第２の内部電源で作動して前記第２の出力用トランジスタを駆動することを特徴とする請求項１に記載されたＤ級増幅器。
【請求項３】
前記信号変換回路が、
電流経路の一端側が前記第１の駆動回路の電源に接続され、前記第１の信号に応答して導通する第１のトランジスタと、
前記第１のトランジスタの電流経路の他端と前記低電源との間に接続された負荷素子と、
電流経路が前記低電源と前記加算回路の入力部との間に接続され、前記第１のトランジスタと前記負荷素子との間に現れる信号に応答して導通する第２のトランジスタと、
を備えたことを特徴とする請求項１または２に記載されたＤ級増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、音楽信号などのアナログ信号をパルス信号に変換して電力増幅するＤ級増幅器（デジタルアンプ）に関し、特に出力用のパワーＭＯＳトランジスタを駆動制御するための回路技術に関する。
【０００２】
【従来の技術】
従来、音楽信号などのアナログ信号を入力信号とし、これをパルス信号に変換して電力増幅するＤ級増幅器が知られており、その出力端子には、ローパスフィルタを介してスピーカの入力端子が接続される。このＤ級増幅器によれば、入力信号の振幅がパルス幅に反映され、電力増幅されたパルス信号が出力される。そして、このパルス信号が外部のローパスフィルタを通過することによりアナログ量の音楽信号が抽出され、この信号がスピーカを駆動する。Ｄ級増幅器は、シリコンチップ上に形成することができるため、小型かつ安価に実現することができ、低消費電力が要求される携帯端末やパソコンなどに多用されている。
【０００３】
図１を援用して、従来のＤ級増幅器を説明する。同図において、信号源ＳＩＧは、接地電位（０Ｖ）を振幅の中点とするアナログ量の音楽信号ＶＩＮの発生源であり、入力コンデンサＣＩＮを介して入力端子ＴＩに接続される。このＤ級増幅器は、いわゆるＰＷＭ増幅器（ＰＷＭ；Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎ）であって、入力段１００、変調回路２００、駆動回路３００、ｎ型のパワーＭＯＳトランジスタ４０１，４０２から構成される。
【０００４】
入力段１００は、音楽信号ＶＩＮの波形を変調回路２００の入力特性に適合する電圧（振幅）に変換するものである。この後段には変調回路２００が設けられ、入力段１００から出力された音楽信号をパルス信号に変換する（ＰＷＭ変調）。駆動回路３００は、変調されたパルス信号に基づき、出力用のパワーＭＯＳトランジスタ４０１，４０２を相補的に駆動制御する。パワーＭＯＳトランジスタ４０１は、ハイレベルを出力するためのものであり、パワーＭＯＳトランジスタ４０２は、ローレベルを出力するためのものである。出力端子ＴＯには、インダクタＬとコンデンサＣとからなるローパスフィルタを介してスピーカＳＰＫの入力端子が接続される。
【０００５】
このＤ級増幅器によれば、信号源ＳＩＧから入力された音楽信号ＶＩＮが、入力段１００および変調回路２００を経てパルス信号に変換される。駆動回路３００は、変調されたパルス信号に基づきパワーＭＯＳトランジスタ４０１，４０２を相補的に導通制御し、出力端子ＴＯに電力増幅されたパルス信号を出力する。電力増幅されたパルス信号は、インダクタＬおよびコンデンサＣからなるローパスフィルタによりキャリア周波数成分が除去され、スピーカＳＰＫに供給される。
【０００６】
上述の変調回路２００は、単一の電源ＶＤＤ（例えば１０Ｖ）で作動するように構成されたものであるから、その出力信号であるパルス信号のロウレベルは接地電位（０Ｖ）となり、ハイレベルは電源ＶＤＤが供給する電圧（１０Ｖ）となる。従って、そのような信号レベルを有するパルス信号をそのまま用いたのでは、ＭＯＳトランジスタの特性上、正電源ＶＰＰ＋（例えば＋５０Ｖ）にドレインが接続されたパワーＭＯＳトランジスタ４０１を十分にオン状態に制御することはできず、また負電源ＶＰＰ−（例えば−５０Ｖ）にソースが接続されたパワーＭＯＳトランジスタ４０２をオフ状態に制御することができない。そこで、駆動回路３００は、変調回路２００で変調されたパルス信号に基づき上述のパワーＭＯＳトランジスタ４０１，４０２を制御し得るように構成されており、いわゆるハイサイドドライバおよびローサイドドライバを備えている。
【０００７】
【発明が解決しようとする課題】
ところで、Ｄ級増幅器の実使用状況では、スピーカ端子は外部端子となり、出力端子はグランドにショートするおそれがある。出力端子とグランドがショートした場合、出力段のパワーＭＯＳトランジスタがオン状態にあると、このパワーＭＯＳトランジスタに許容電流を超す過電流が流れ、出力段が破壊される虞がある。このため、出力段のパワーＭＯＳトランジスタを過電流から保護するための対策がとられている。
図７に、過電流からパワーＭＯＳトランジスタを保護するための構成例を示す。同図において、信号Ｈ３，Ｈ４は、上述の変調回路２００から出力されるパルス信号の同相信号および逆相信号であり、ハイサイドドライバの入力信号とされる。また、信号Ｌ３，Ｌ４は同じく変調回路２００から出力されるパルス信号の同相信号および逆相信号であり、ローサイドドライバの入力信号とされる。駆動回路３０３ＨＪはハイサイドドライバとして機能するもので、上述の信号Ｈ３，Ｈ４に基づきパワーＭＯＳトランジスタ４０１を駆動する。また、駆動回路３０３ＬＪはローサイドドライバとして機能するもので、上述の信号Ｌ３，Ｌ４に基づきパワーＭＯＳトランジスタ４０２を駆動する。
【０００８】
抵抗ＲＳ１は、パワーＭＯＳトランジスタ４０１を流れる電流を検出するためのもので、パワーＭＯＳトランジスタ４０１と出力端子ＴＯとの間に接続される。抵抗ＲＳ２は、パワーＭＯＳトランジスタ４０２を流れる電流を検出するためのもので、パワーＭＯＳトランジスタ４０２と負電源ＶＰＰ−との間に接続される。駆動回路３０３ＨＪの内部には、信号Ｈ３，Ｈ４の伝達経路として、コンパレータＣＭ１、論理積ゲート回路ＡＮ１、およびバッファＢ１４が設けられ、過電流を検出するための回路系として、コンパレータＣＭ１１、ラッチＬＡ１が設けられている。コンパレータＣＭ１１の非反転入力部は抵抗ＲＳ１の一端に接続され、その反転入力端子は基準電源ＲＥＦＨを介して抵抗ＲＳ１の他端に接続される。基準電源ＲＥＦＨは、抵抗ＲＳ１に許容電流を超える過電流が流れた場合にコンパレータＣＭ１１の出力が反転するように設定される。コンパレータＣＭ１１の出力部はラッチＬＡ１を介して論理積ゲート回路ＡＮ１の負論理入力部に接続される。一方の駆動回路３０３ＬＪは、コンパレータＣＭ２、論理積ゲート回路ＡＮ２、バッファＢ２４、基準電源ＲＥＦＬ、コンパレータＣＭ２１、ラッチＬＡ２から構成され、これらは、上述の駆動回路３０３ＨＪを構成するコンパレータＣＭ１、論理積ゲート回路ＡＮ１、バッファＢ１４、基準電源ＲＥＦＨ、コンパレータＣＭ１１、ラッチＬＡ１にそれぞれ対応する。
【０００９】
過電流を検出するための動作を説明する。例えばパワーＭＯＳトランジスタ４０１に過電流が発生した場合、抵抗ＲＳ１の両端部に電圧が発生し、この電圧が基準電源ＲＥＦＨの電圧を超えると、コンパレータＣＭ１１の出力がハイレベルになる。このハイレベルはラッチＬＡ１にラッチされて論理積ゲート回路ＡＮ１の負論理入力部に与えられる。このため、論理積ゲート回路ＡＮ１の出力信号はローレベルとされ、バッファＢ１４を介してパワーＭＯＳトランジスタ４０１のゲートに与えられる。この結果、パワーＭＯＳトランジスタ４０１はオフ状態に制御され、過電流を遮断する。よって、パワーＭＯＳトランジスタ４０１が過電流から保護されることとなる。同様にパワーＭＯＳトランジスタ４０２に過電流が流れた場合には、抵抗ＲＳ２の両端部に電圧が発生し、この電圧が基準電源ＲＥＦＬの電圧を超えると、コンパレータＣＭ２１の出力信号はハイレベルとなり、ラッチＬＡ２を介して論理積ゲート回路ＡＮ２の負論理入力部に与えられる。このため、論理積ゲート回路ＡＮ２の出力信号がローレベルとされ、パワーＭＯＳトランジスタ４０２がオフ状態に制御される。
【００１０】
しかしながら、上述の過電流から出力段を保護するための従来技術によれば、駆動回路３０３ＨＪおよび駆動回路３０３ＬＪは個別に過電流を検出して、パワーＭＯＳトランジスタ４０１，４０２を制御するため、何れか一方のパワーＭＯＳトランジスタのみがオフ状態に制御されると共に、他方のパワーＭＯＳトランジスタは動作し得る状態に置かれ、Ｄ級増幅器を搭載するシステムの動作上、好ましくない動作状態が発生する。
この発明は、上記事情に鑑みてなされたもので、出力段を構成する一対のパワーＭＯＳトランジスタのうち、一方に過電流が発生した場合であっても、双方のパワーＭＯＳトランジスタをオフ状態に制御することが可能なＤ級増幅器を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、請求項１に記載された発明は、高電源（例えば後述する正電源ＶＰＰ＋に相当する構成要素）に対応する信号レベルを出力端子に出力する第１の出力用トランジスタを駆動するための第１の駆動回路と、低電源（例えば後述する負電源ＶＰＰ−に相当する構成要素）に対応する信号レベルを前記出力端子に出力する第２の出力用トランジスタを駆動するための第２の駆動回路とを有し、入力端子を介して入力された信号をパルス信号に変調し、該パルス信号を前記第１および第２の駆動回路に与えて前記第１および第２の出力用トランジスタを相補的に駆動するように構成されたＤ級増幅器において、前記第１の駆動回路に設けられ、前記第１のトランジスタに流れる過電流を検出して第１の信号（後述するドレイン電流ＩＴＮ１に相当する要素）を出力する第１の検出回路と、前記第２の駆動回路に設けられ、前記第２のトランジスタに流れる過電流を検出して第２の信号（後述するドレイン電流ＩＴＮ２に相当する要素）を出力する第２の検出回路と、前記第１の信号を、前記低電源を基準とした第３の信号（後述するコレクタ電流ＩＴＴ２に相当する要素）に変換する信号変換回路と、前記第２の信号と前記第３の信号とを加算する加算回路と、前記加算回路の出力信号に応答して前記第１および第２の駆動回路に入力されるべき前記パルス信号を阻止するゲート回路と、を備えたことを特徴とする。
【００１２】
この構成によれば、第１の出力用トランジスタの過電流が第１の検出回路で検出された場合、この第１の検出回路から第１の信号が出力される。この第１の信号は、信号変換回路により、低電源を基準とした第３の信号に変換される。ここで、第２の検出回路が低電源を基準として第２の信号を出力するものとすれば、第２の信号と第３の信号は同一の電源を基準とした信号となる。従って、これら第２および第３の信号を論理演算の対象とすることが可能になり、加算回路により第２および第３の信号を加算する。この加算回路の出力信号はゲート回路に与えられ、ゲート回路は、第２および第３の信号の加算結果に応じて第１および第２の駆動回路に入力されるパルス信号を阻止する。これにより、例えば第１および第２の出力用トランジスタが共にオフ状態に固定され、Ｄ級増幅器がミュート状態となる。
【００１３】
また、請求項２に記載された発明は、請求項１に記載されたＤ級増幅器において、前記第１の駆動回路が、前記出力端子の電位を基準とした第１の内部電源で作動して前記第１の出力用トランジスタを駆動し、前記第２の駆動回路が、前記低電源を基準とした第２の内部電源で作動して前記第２の出力用トランジスタを駆動することを特徴とする。
さらに、請求項３に記載された発明は、請求項１または２に記載されたＤ級増幅器において、前記信号変換回路が、電流経路の一端側が前記第１の駆動回路の電源に接続され、前記第１の信号に応答して導通する第１のトランジスタと、前記第１のトランジスタの電流経路の他端と前記低電源との間に接続された負荷素子と、電流経路が前記低電源と前記加算回路の入力部との間に接続され、前記第１のトランジスタと前記負荷素子との間に現れる信号に応答して導通する第２のトランジスタと、を備えたことを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１に、この実施の形態に係るＤ級増幅器ＤＡＭＰの構成を示す。入力段１００は、入力抵抗Ｒ１と帰還抵抗Ｒ２（＝Ｒ１）とオペアンプＯＰとから構成される。入力抵抗Ｒ１の一端はオペアンプＯＰの反転入力部（−）に接続され、その他端は入力端子ＴＩに接続される。帰還抵抗Ｒ２は、オペアンプＯＰの反転入力部と出力部との間に接続される。オペアンプＯＰの非反転入力部（＋）には、基準電圧ＶＲＥＦが印加される。基準電圧ＶＲＥＦは、例えば標準の電源ＶＤＤが供給する電圧を抵抗分割して発生され、電源ＶＤＤの２分の１に設定される。この実施の形態では、電源ＶＤＤの電圧を「＋１０Ｖ」とし、この技術分野において標準的な電源電圧とする。変調回路２００は、前段の入力段１００から出力された音楽信号をＰＷＭ変調によりパルス信号（ＰＷＭ信号）に変換するものである。駆動制御回路３００は、出力用のパワーＭＯＳトランジスタ４０１，４０２を相補的に駆動制御するものである。この駆動制御回路３００の詳細については後述する。
【００１５】
パワーＭＯＳトランジスタ４０１は、出力端子ＴＯにハイレベルを出力するためのものであって、ドレインおよびソースが正電源ＶＰＰ＋（高電源）および出力端子ＴＯにそれぞれ接続される。一方のパワーＭＯＳトランジスタ４０２は、出力端子ＴＯにローレベルを出力するためのものであって、ドレインおよびソースが出力端子ＴＯおよび負電源ＶＰＰ−（低電源）にそれぞれ接続される。この実施の形態１では、正電源ＶＰＰ＋の電圧を「＋５０Ｖ」とし、負電源ＶＰＰ−の電圧を「−５０Ｖ」とする。出力端子ＴＯには、インダクタＬおよびコンデンサＣからなるローパスフィルタを介してスピーカＳＰＫの一方の入力端子が接続され、このスピーカＳＰＫの他方の入力端子は接地される。インダクタＬおよびコンデンサＣからなるローパスフィルタの定数は、出力端子ＴＯを介してＤ級増幅器ＤＡＭＰから出力されるパルス信号からキャリア周波数成分を除去し、かつ音楽信号成分を通過させるように設定される。
上述のように、このＤ級増幅器ＤＡＭＰは、標準の電源ＶＤＤ、正電源ＶＰＰ＋、負電源ＶＰＰ−の３電源で動作するものとなっている。
【００１６】
次に、駆動制御回路３００の構成を詳細に説明する。図２に、駆動制御回路３００の構成を示す。同図において、過電流の検出と、その処理部分は省略してある（後述）。また、図１に示す構成要素と共通する要素には同一符号を付す。駆動制御回路３００は、出力段を構成する一方のパワーＭＯＳトランジスタ４０１を駆動するための回路系（ハイサイドドライバ）として、相補信号生成回路３０１Ｈ、信号変換回路３０２Ｈ、および駆動回路３０３Ｈを備え、他方のパワーＭＯＳトランジスタ４０２を駆動するための回路系（ローサイドドライバ）として、相補信号生成回路３０１Ｌ、信号変換回路３０２Ｌ、および駆動回路３０３Ｌを備える。パワーＭＯＳトランジスタ４０１のソースとパワーＭＯＳトランジスタ４０２のドレインとの接続点に現れる信号は、このＤ級増幅器ＤＡＭＰの出力信号ＯＵＴとされ、出力端子ＴＯを介して外部に出力される。
【００１７】
ここで、ハイサイドドライバの構成を詳細に説明する。相補信号生成回路３０１Ｈは、上述の変調回路２００から出力されたＰＷＭ信号の同相信号Ｈ１および逆相信号Ｈ２を生成するものであり、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構成の論理積ゲート回路Ｂ１１、バッファＢ１２、および負論理入力型のバッファ（インバータ）Ｂ１３から構成される。ここで、論理積ゲート回路Ｂ１１の入力部には、変調回路２００から出力されたＰＷＭ信号が与えられ、その出力部はバッファＢ１２，Ｂ１３の入力部に共通に接続される。これら論理積ゲート回路Ｂ１１およびバッファＢ１２，Ｂ１３は電源ＶＤＤが供給されて作動し、バッファＢ１２，Ｂ１３からＰＷＭ信号の同相信号Ｈ１と逆相信号Ｈ２とがそれぞれ出力される。これら同相信号Ｈ１および逆相信号Ｈ２は、相補信号（Ｈ１，Ｈ２）として信号変換回路３０２Ｈに出力される。
【００１８】
信号変換回路３０２Ｈは、同相信号Ｈ１および逆相信号Ｈ２を、パワーＭＯＳトランジスタ４０１のソース電圧ＶＳ（即ち出力信号ＯＵＴの信号レベル）を基準とした所定電圧ＶＲ１に追従する同相信号Ｈ３および逆相信号Ｈ４にレベル変換するものであり、抵抗Ｒ１１，Ｒ１２、抵抗Ｒ１３，Ｒ１４、およびバイアス回路Ｐ１１から構成される。抵抗Ｒ１３，Ｒ１４の一端がコンパレータＣＭ１の一対の入力部に接続され、その他端は、バイアス回路Ｐ１１によりパワーＭＯＳトランジスタ４０１のソース電圧ＶＳを基準とした所定電圧ＶＲ１にバイアスされている。この実施の形態では、所定電圧ＶＲ１は、ソース電圧ＶＳに電源ＶＤＤの２分の１を加えた値（＝ＶＳ＋ＶＤＤ／２）に設定するものとする。いま、電源ＶＤＤは１０Ｖであるから、その半分の５Ｖをソース電圧ＶＳに加算した電圧が所定電圧ＶＲ１となる。
【００１９】
図３に、バイアス回路Ｐ１１の構成例を示す。同図に示すように、バイアス回路Ｐ１１は、上述のソース電圧ＶＳが現れるノード（即ちパワーＭＯＳトランジスタ４０１のソース）と正電源ＶＰＰ＋との間に抵抗ＰＲおよびツェナー・ダイオードＰＤを直列接続し、このツェナー・ダイオードＰＤと並列に安定化コンデンサＰＣを接続して構成され、抵抗ＰＲとツェナー・ダイオードＰＤとの接続点に現れる電圧が所定電圧ＶＲ１とされる。この実施の形態１では、ツェナー・ダイオードＰＤの降伏電圧は電源ＶＤＤ（１０Ｖ）の２分の１に相当する５Ｖに設定されており、これにより、上述の所定電圧ＶＲ１としてソース電圧ＶＳに電源ＶＤＤの２分の１を加えた値（＝ＶＳ＋ＶＤＤ／２）を発生するものとなっている。
【００２０】
ここで、説明を図２に戻し、駆動回路３０３Ｈの構成を説明する。駆動回路３０３Ｈは、パワーＭＯＳトランジスタ４０１を駆動制御するものであり、コンパレータＣＭ１、バッファＢ１４、および内部電源Ｐ１２を含んで構成される。ここで、コンパレータＣＭ１の非反転入力部は抵抗Ｒ１１を介してバッファＢ１２の出力部に接続され、その反転入力部は抵抗Ｒ１２を介してバッファＢ１３の入力部に接続される。またコンパレータＣＭ１の出力部はバッファＢ１４の入力部に接続され、このバッファＢ１４の出力部は上述のパワーＭＯＳトランジスタ４０１のゲートに接続される。
【００２１】
内部電源Ｐ１２は、パワーＭＯＳトランジスタ４０１のソース電圧ＶＳを基準として、電源ＶＤＤの電圧に相当する電圧ＶＤ１を発生するものであり、基本的には上述の図２に示すバイアス回路と同様に構成される。ただしこの場合のツェナー・ダイオードＰＤの降伏電圧は電源ＶＤＤの電圧に相当する１０Ｖに設定される。この内部電源Ｐ１２は、ソース電圧ＶＳを基準として電源ＶＤＤに相当する電圧ＶＤ１を発生し、上述のコンパレータＣＭ１とバッファＢ１４に電源電圧として供給する。従って、駆動回路３０３Ｈの電源系は、パワーＭＯＳトランジスタ４０１のソース電圧ＶＳに追従して変化すると共に、コンパレータＣＭ１およびバッファＢ１４に関する限り電源ＶＤＤと等価な電源として振る舞う。以上により、パワーＭＯＳトランジスタ４０１を駆動するためのハイサイドドライバの構成を説明した。
【００２２】
続いて、パワーＭＯＳトランジスタ４０２を駆動するためのローサイドドライバの構成を説明する。ローサイドドライバを構成する相補信号生成回路３０１Ｌ、信号変換回路３０２Ｌ、駆動回路３０３Ｌは、上述のハイサイドドライバを構成する相補信号生成回路３０１Ｈ、信号変換回路３０２Ｈ、駆動回路３０３Ｈと基本的には同様に構成されるが、論理積ゲート回路Ｂ１１に対応するものとして論理和ゲート回路Ｂ２１を有する。具体的に説明すると、信号生成回路３０１Ｌは、変調回路２００から出力されたＰＷＭ信号の逆相信号Ｌ１および同相信号Ｌ２を生成するもので、論理和ゲート回路Ｂ２１、バッファＢ２２，Ｂ２３から構成され、これらは上述の信号生成回路３０１Ｈを構成する論理積ゲート回路Ｂ１１、バッファＢ１２，Ｂ１３にそれぞれ対応する。ただし、バッファＢ１２およびバッファＢ１３がそれぞれ正論理入力型および負論理入力型であるのに対し、バッファＢ２２およびバッファＢ２３はそれぞれ負論理入力型および正論理入力型となっている。
【００２３】
また、信号変換回路３０２Ｌは、抵抗Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４、およびバイアス回路Ｐ２１から構成され、これらは上述の信号変換回路３０２Ｈを構成する抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４、およびバイアス回路Ｐ１１にそれぞれ対応する。ただし、バイアス回路Ｐ２１は、負電源ＶＰＰ−を基準として、電源ＶＤＤの２分の１に相当する電圧ＶＲ２を発生する。さらに、駆動回路３０３Ｌは、コンパレータＣＭ２、バッファＢ２４、および内部電源Ｐ２２を含んで構成され、これらは上述の駆動回路３０３Ｈを構成するコンパレータＣＭ１、バッファＢ１４、内部電源Ｐ１２にそれぞれ対応する。ただし、内部電源Ｐ２２は、パワーＭＯＳトランジスタ４０２のソース電圧（即ち負電源ＶＰＰ−）を基準として電源ＶＤＤに相当する電圧ＶＤ２を発生し、コンパレータＣＭ２およびバッファＢ２４に電源電圧として供給する。
【００２４】
次に、図４を参照して、過電流から出力段のパワーＭＯＳトランジスタ４０１，４０２を保護するための回路構成を説明する。図４において、図２に示す要素と共通する要素には同一符号を付す。パワーＭＯＳトランジスタ４０１のソースと出力端子ＴＯとの間には、パワーＭＯＳトランジスタ４０１の過電流Ｉ４０１を検出するための抵抗ＲＳ１が接続される。駆動回路３０３Ｈの内部には、パワーＭＯＳトランジスタ４０１の過電流Ｉ４０１を検出するための回路（第１の検出回路）として、基準電源ＲＥＦＨ、コンパレータＣＭ１１、ラッチＬＡ１、ＮＭＯＳトランジスタＴＮ１、抵抗ＲＮ１が設けられている。コンパレータＣＭ１１の非反転入力端子（＋）は抵抗ＲＳ１の一端側（パワーＭＯＳトランジスタ４０１側）に接続され、反転入力端子（−）は基準電源ＲＥＦＨを介して抵抗ＲＳ２の他端側（出力端子ＴＯ側）に接続される。ここで、コンパレータＣＭ１１の出力部はラッチＬＡ１の入力部に接続され、このラッチＬＡ１の出力部はＮＭＯＳトランジスタＴＮ１のゲートに接続される。ＮＭＯＳトランジスタＴＮ１のソースはＶＳへ接続され、そのドレインと内部電源Ｐ１２との間には負荷用の抵抗ＲＮ１が接続される。
【００２５】
また、パワーＭＯＳトランジスタ４０２のソースと負電源ＶＰＰ−との間には、パワーＭＯＳトランジスタ４０２の過電流Ｉ４０２を検出するための抵抗ＲＳ２が接続される。駆動回路３０３Ｌの内部には、パワーＭＯＳトランジスタ４０２の過電流を検出するための回路（第２の検出回路）として、基準電源ＲＥＦＬ、コンパレータＣＭ２１、ラッチＬＡ２、ＮＭＯＳトランジスタＴＮ２、抵抗ＲＮ２が設けられている。ここで、コンパレータＣＭ２１の非反転入力端子（＋）は抵抗ＲＳ２の一端側（パワーＭＯＳトランジスタ４０２側）に接続され、反転入力端子（−）は基準電源ＲＥＦＬを介して抵抗ＲＳ２の他端側（負電源ＶＰＰ−側）に接続される。コンパレータＣＭ２１の出力部はラッチＬＡ２の入力部に接続され、その出力部はＮＭＯＳトランジスタＴＮ２のゲートに接続される。このＮＭＯＳトランジスタＴＮ２のソースは負電源ＶＰＰ−へ接続され、そのドレインと内部電源Ｐ２２との間には負荷用の抵抗ＲＮ２が接続される。ＮＭＯＳトランジスタＴＮ２のドレインは、抵抗ＲＲ４を介してｎｐｎバイポーラトランジスタＴＴ３のエミッタに接続される。
【００２６】
さらに、ｐｎｐバイポーラトランジスタＴＴ１のエミッタは駆動回路３０３Ｈの内部電源Ｐ１２に接続され、そのベースは抵抗ＲＲ１を介してＮＭＯＳトランジスタＴＮ１のドレインに接続される。ｐｎｐバイポーラトランジスタＴＴ１のコレクタは抵抗ＲＲ２およびＲＲ３を介して負電源ＶＰＰ−に接続される。ｐｎｐバイポーラトランジスタＴＴ１のベースと内部電源Ｐ１２との間には安定化用コンデンサＣＣ１が接続される。ｎｐｎバイポーラトランジスタＴＴ２のベースは、ｐｎｐバイポーラトランジスタＴＴ１と抵抗ＲＲ３との間（具体的には抵抗ＲＲ２と抵抗ＲＲ３との接続点）に接続され、そのエミッタは負電源ＶＰＰ−に接続され、そのコレクタは抵抗ＲＲ５を介してｎｐｎバイポーラトランジスタＴＴ３のエミッタに接続される。このｎｐｎ型バイポーラトランジスタＴＴ３のコレクタは、負荷用の抵抗ＲＲ６を介して、前述の信号生成回路３０１Ｈ，３０１Ｌの電源ＶＤＤに接続される。ダイオードＤＤ１のアノードは接地されるとともに、そのカソードはｎｐｎバイポーラトランジスタＴＴ３のコレクタに接続される。そして、抵抗ＲＲ６とダイオードＤＤ１のカソードとの接続点にあらわれる電圧信号は、過電流が検出されたことを表す検出信号ＤＥＴとされ、前述の信号生成回路３０１Ｈ，３０１Ｌに出力される。
【００２７】
図５に、図４に示す駆動回路３０３Ｈ，３０３Ｌ内のＮＭＯＳトランジスタＴＮ１，ＴＮ２のドレイン電流から検出信号ＤＥＴが生成されるまでの回路系を抽出して示す。同図において、抵抗ＲＲ１，ＲＲ２，ＲＲ３、ｐｎｐバイポーラトランジスタＴＴ１は、ＮＭＯＳトランジスタＴＮ１のドレイン電流を負電源ＶＰＰ−を基準とした電流信号ＩＴＴ２に変換するための信号変換回路ＳＨＦを構成し、抵抗ＲＲ４，ＲＲ５およびｎｐｎバイポーラトランジスタＴＴ３は、ＮＭＯＳトランジスタＴＮ２のドレイン電流ＩＴＮ２と上記電流信号ＩＴＴ２を加算する加算回路ＯＲを構成する。換言すれば、ＶＳを基準としたハイ・ロー電圧（ＶＤ１）を、負電源ＶＰＰ−を基準としたハイ・ロー電圧へと変換している。
【００２８】
次に、この実施の形態の動作を説明する。
先ず、図６に示す波形図を参照しながら増幅器としての動作を説明する。図６では、変調回路２００から出力されたＰＷＭ信号は、同相信号Ｈ１と位相が同一であるから、同相信号Ｈ１の波形を流用して表現している。図１に示す入力段１００は、増幅率（Ｒ２／Ｒ１）が「１」の反転増幅器として機能し、基準信号ＶＲＥＦを中点として音楽信号ＶＩＮの位相を反転させた信号を出力する。これにより、音楽信号ＶＩＮが、後段側の変調回路２００の入力特性に適合する信号に変換される。変調回路２００は、前段の入力段１００から出力された音楽信号の情報成分をパルス幅に反映させてＰＷＭ変調を行い、ＰＷＭ信号を生成する。駆動制御回路３００は、変調回路２００で生成されたＰＷＭ信号に基づき、出力用のパワーＭＯＳトランジスタ４０１とパワーＭＯＳトランジスタ４０２とを相補的に駆動する。
【００２９】
ここで、駆動制御回路３００の動作をさらに詳細に説明する。ハイサイドドライバを構成する信号生成回路３０１Ｈは、変調回路２００から出力されたＰＷＭ信号に応答して、このＰＷＭ信号と同じ位相を有する同相信号Ｈ１と、逆の位相を有する逆相信号Ｈ２を生成する。図６に示す波形図では、初期状態において、変調回路２００から出力されたＰＷＭ信号はハイレベルにあり、これを入力する相補信号生成回路３０１Ｈは、同相信号Ｈ１としてハイレベルを出力し、逆相信号Ｈ２としてローレベルを出力する。従って、初期状態において同相信号Ｈ１と逆相信号Ｈ２との間には、電源ＶＤＤに相当するレベル差が存在し、同相信号Ｈ１が逆相信号Ｈ２よりも電源ＶＤＤに相当する電圧分だけ高くなっている。
【００３０】
相補信号生成回路３０１Ｈから出力された同相信号Ｈ１と逆相信号Ｈ２は、信号変換回路３０２Ｈを構成する抵抗Ｒ１１，Ｒ１２を介して同相信号Ｈ３および逆相信号Ｈ４として駆動回路３０３Ｈ側に供給される。このとき、この駆動回路３０３Ｈを構成するコンパレータＣＭ１の入力部は、抵抗Ｒ１３，Ｒ１４を介してバイアス回路Ｐ１１に接続されているので、同相信号Ｈ３の信号レベルは、バイアス回路Ｐ１１が発生する電圧ＶＲ１と同相信号Ｈ１との間の電位差を抵抗Ｒ１１，Ｒ１３により分圧して得られる電圧を示し、逆相信号Ｈ４の信号レベルは、電圧ＶＲ１と逆相信号Ｈ２との間の電位差を抵抗Ｒ１２，Ｒ１４により分圧して得られる電圧を示す。
【００３１】
駆動回路３０３ＨのコンパレータＣＭ１は、同相信号Ｈ３と逆相信号Ｈ４との大小関係に応じた信号レベルを出力する。初期状態では、同相信号Ｈ３が逆相信号Ｈ４よりも信号レベルが大きいので、コンパレータＣＭ１はハイレベルを出力し、これを入力するバッファＢ１４は、パワーＭＯＳトランジスタ４０１のソースを基準として電源ＶＤＤに相当する信号レベルを有する信号Ｈ５をそのゲートに出力する。これにより、パワーＭＯＳトランジスタ４０１はオン状態となる。後述するように、パワーＭＯＳトランジスタ４０１，４０２は相補的に導通するように制御されるから、パワーＭＯＳトランジスタ４０１がオン状態になると、パワーＭＯＳトランジスタ４０２がオフ状態となり、出力信号ＯＵＴの信号レベル（即ちソース電圧ＶＳ）が正電源ＶＰＰ＋の電源電圧にまで上昇する。
【００３２】
このとき、駆動回路３０３Ｈは、内部電源Ｐ１２から、ソース電圧ＶＳを基準とした電圧ＶＤ１を供給されるので、この駆動回路３０３Ｈの電源系がパワーＭＯＳトランジスタ４０１のソース電圧ＶＳに追従して上昇する。このため、コンパレータＣＭ１の入力閾値もソース電圧ＶＳと共に上昇するが、バイアス回路Ｐ１１が発生する電圧ＶＲ１もソース電圧ＶＳに追従して上昇するので、同相信号Ｈ３と逆相信号Ｈ４の各信号レベルは駆動回路３０３ＨをなすコンパレータＣＭ１の入力特性に適合した状態を維持し、パワーＭＯＳトランジスタ４０１はオン状態に維持される。この状態では、信号Ｈ５の信号レベルは正電源ＶＰＰ＋より電圧ＶＤ１（＝ＶＤＤ）分だけ高い状態となる。
【００３３】
一方のローサイドドライバでは、初期状態においてハイレベルにあるＰＷＭ信号を入力する相補信号生成回路３０１Ｌが、逆相信号Ｌ１としてローレベルを出力し、同相信号Ｌ２としてハイレベルを出力する。従って、初期状態では逆相信号Ｌ１と同相信号Ｌ２との間には、その大小関係に応じて電源ＶＤＤに相当するレベル差が存在し、逆相信号Ｌ１が同相信号Ｌ２よりも電源ＶＤＤに相当する電圧分だけ低くなっている。相補信号生成回路３０１Ｌから出力された逆相信号Ｌ１と同相信号Ｌ２は、信号変換回路３０２Ｌを構成する抵抗Ｒ２１，Ｒ２２を介して逆相信号Ｌ３および同相信号Ｌ４として駆動回路３０３Ｌ側に供給される。このとき、逆相信号Ｌ３の信号レベルは、バイアス回路Ｐ２１が発生する電圧ＶＲ２と逆相信号Ｌ１との間の電位差を抵抗Ｒ２１，Ｒ２３により分圧して得られた電圧を示し、同相信号Ｌ４の信号レベルは、電圧ＶＲ２と同相信号Ｌ２との間の電位差を抵抗Ｒ２２，Ｒ２４により分圧して得られた電圧を示す。
【００３４】
駆動回路３０３ＬのコンパレータＣＭ２は、初期状態では逆相信号Ｌ３が同相信号Ｌ４よりも信号レベルが小さいのでローレベルを出力し、これを入力するバッファＢ２４は、パワーＭＯＳトランジスタ４０２のソース電圧（ＶＰＰ−）に等しい信号レベルを有する信号Ｌ５をそのゲートに出力する。このため、パワーＭＯＳトランジス４０２はオフ状態となる。このとき、内部電源Ｐ２２は、負電源ＶＰＰ−を基準とした電圧ＶＤ２を発生している。従って、初期状態では、パワーＭＯＳトランジスタ４０１がオン状態となり、パワーＭＯＳトランジスタ４０２がオフ状態となって、出力信号ＯＵＴとして正電源ＶＰＰ＋の電圧に相当するハイレベルが出力された状態となっている。
【００３５】
このような初期状態から、図６に示す時刻ｔ１においてＰＷＭ信号がローレベルに遷移すると、これに応答して同相信号Ｈ１がローレベルとなり逆相信号Ｈ２がハイレベルになる。このため、同相信号Ｈ１と逆相信号Ｈ２との大小関係が逆転し、時刻ｔ２において同相信号Ｈ３と逆相信号Ｈ４の大小関係も逆転する。従って、同相信号Ｈ３と逆相信号Ｈ４を入力するコンパレータＣＭ１の出力信号がハイレベル（ＶＳ＝正電源ＶＰＰ＋より電圧ＶＤ１分だけ高い電圧状態）からローレベル（ＶＳ＝正電源ＶＰＰ＋に相当する電圧状態）に変化し、これを入力するバッファＢ１４の出力信号Ｈ５もローレベル（ＶＳ＝正電源ＶＰＰ＋に相当する電圧状態）に変化する。この結果、パワーＭＯＳトランジスタ４０１のゲート電圧がソース電圧ＶＳ（＝正電源ＶＰＰ＋）と等しくなり、このパワーＭＯＳトランジスタ４０１がオフ状態となる。
【００３６】
一方、時刻ｔ１においてＰＷＭ信号がローレベルに遷移すると、これに応答して逆相信Ｌ１がハイレベルとなり、同相信号Ｌ２がローレベルになる。このため、逆相信号Ｌ１と同相信号Ｌ２との大小関係が逆転し、これに応じて逆相信号Ｌ３と同相信号Ｌ４の大小関係も逆転する。したがって、コンパレータＣＭ２の出力信号がローレベル（負電源ＶＰＰ−に相当する電圧状態）からハイレベル（負電源ＶＰＰ−より電圧ＶＤ２分だけ高い電圧状態）に変化し、これを入力するバッファＢ２４の出力信号Ｌ５もハイレベルに変化する。この結果、パワーＭＯＳトランジスタ４０２のゲート電圧がソース電圧に対して電圧ＶＤ２分だけ高くなり、このパワーＭＯＳトランジスタ４０２がオン状態となる。
【００３７】
パワーＭＯＳトランジスタ４０２がオン状態になると、パワーＭＯＳトランジスタ４０１のソース電圧ＶＳは出力信号ＯＵＴに伴って低下し、これを基準として内部電源Ｐ１２が発生する電圧ＶＤ１も低下する。このとき、バイアス回路Ｐ１１が発生する電圧ＶＲ１もパワーＭＯＳトランジスタ４０１のソース電圧ＶＳの変化に伴って低下するので、同相信号Ｈ１と逆相信号Ｈ２の大小関係が維持されたまま、これら信号レベルが駆動回路３０３Ｈの電源系と共に低下する。従って、コンパレータＣＭ１が出力する信号レベルはローレベル（ソース電圧ＶＳ）を維持し、出力信号ＯＵＴがローレベル（負電源ＶＰＰ−）に遷移する過程において、パワーＭＯＳトランジスタ４０１はオフ状態を維持する。
以上により、初期状態から時刻ｔ１においてＰＷＭ信号がローレベルに遷移すると、一方のパワーＭＯＳトランジスタ４０１がオフ状態となり、他方のパワーＭＯＳトランジスタ４０２がオン状態となって、出力信号ＯＵＴが正電源ＶＰＰ＋から負電源ＶＰＰ−に遷移し、ローレベルが出力される。
【００３８】
続いて、時刻ｔ３においてＰＷＭ信号がハイレベルに回復すると、これに応答して時刻ｔ４においてハイサイドドライバ側の同相信号Ｈ３がハイレベルとなり逆相信号Ｈ４がローレベルとなる。従って、これら同相信号Ｈ３と逆相信号Ｈ４を入力するコンパレータＣＭ１はハイレベルを出力し、パワーＭＯＳトランジスタ４０１がオン状態となる。一方のローサイドドライバ側では、逆相信号Ｌ３がローレベルになり、同相信号Ｌ４がハイレベルになる。従って、これら逆相信号Ｌ３と同相信号Ｌ４を入力するコンパレータＣＭ２はローレベルを出力し、パワーＭＯＳトランジスタ４０２はオフ状態となる。
【００３９】
ここで、パワーＭＯＳトランジスタ４０１がオン状態になると、そのソース電圧ＶＳが出力信号ＯＵＴに伴って上昇し、これを基準として内部電源Ｐ１２が発生する電圧ＶＤ１も上昇する。しかし、バイアス回路Ｐ１１が発生する電圧ＶＲ１もソース電圧ＶＳに追従して上昇し、同相信号Ｈ１と逆相信号Ｈ２の大小関係が維持されるので、コンパレータＣＭ１が出力する出力信号の信号レベルはハイレベル（ソース電圧ＶＳに対して電圧ＶＤ１分だけ高い電圧状態）を保つ。従って、出力信号ＯＵＴがハイレベルに遷移する過程において、パワーＭＯＳトランジスタ４０１はオン状態を維持する。よって、時刻ｔ３においてＰＷＭ信号がハイレベルになると、パワーＭＯＳトランジスタ４０１がオン状態となり、パワーＭＯＳトランジスタ４０２がオフ状態となって、出力信号ＯＵＴとして正電源ＶＰＰ＋に相当するハイレベルが出力される。
以上により、音楽信号ＶＩＮに基づき変調されたパルス信号が電力増幅されて出力信号ＯＵＴとして出力される。
【００４０】
次に、図４および図５を参照しながら、過電流から出力段のパワーＭＯＳトランジスタを保護するための動作を説明する。
図４において、いま、パワーＭＯＳトランジスタ４０１がオン状態にあり、例えば負荷ショートにより出力端子がグランドにショートされたとする。この場合、正電源ＶＰＰ＋から抵抗ＲＳ１および出力端子ＴＯを介してグランドに過電流Ｉ４０１が流れ、抵抗ＲＳ１において電圧降下が発生し、この抵抗ＲＳ１の両端部に電圧が発生する。この電圧が駆動回路３０３Ｈ内の基準電源ＲＥＦＨの電圧を超えると、コンパレータＣＭ１１の出力信号がハイレベルとなり、この出力信号がラッチＬＡ１にラッチされてＮＭＯＳトランジスタＴＮ１のゲートに与えられる。これを受けてＮＭＯＳトランジスタＴＮ１がオン状態となり、ドレイン電流ＩＴＮ１（第１の信号）が発生する。
【００４１】
ドレイン電流ＩＴＮ１が発生すると、抵抗ＲＲ１を介してｐｎｐバイポーラトランジスタＴＴ１のベース電圧がローレベルに駆動され、このｐｎｐバイポーラトランジスタＴＴ１がオン状態となり、コレクタ電流ＩＴＴ１が抵抗ＲＲ２，ＲＲ３を介して負電源ＶＰＰ−に流れ込む。これによりｎｐｎバイポーラトランジスタＴＴ２のベース電圧が上昇し、このｎｐｎバイポーラトランジスタＴＴ２がオン状態となりコレクタ電流ＩＴＴ２（第３の信号）が発生する。これまでの動作で、上述のドレイン電流ＩＴＮ１が負電源ＶＰＰ−を基準とした信号であるコレクタ電流ＩＴＴ２に変換される。コレクタ電流ＩＴＴ２が流れると、抵抗ＲＲ５を介してｎｐｎバイポーラトランジスタＴＴ３のエミッタ電圧が低下し、このｎｐｎバイポーラトランジスタＴＴ３がオン状態となって抵抗ＲＲ６を駆動する。この結果、検出信号ＤＥＴがローレベルとなり、過電流が検知されたことを示す信号状態となる。このとき、検出信号ＤＥＴの信号レベルはダイオードＤＤ１によりグランド電位付近の適切な電位にクランプされて過剰に低下しない。
【００４２】
上述の検出信号ＤＥＴは、図２に示す論理積ゲート回路Ｂ１１および論理和ゲート回路Ｂ２１に与えられる。ここで、検出信号ＤＥＴとしてローレベルを入力する論理積ゲート回路Ｂ１１の出力信号はローレベルに固定され、同相信号Ｈ１および逆相信号Ｈ２がそれぞれローレベルおよびハイレベルとなる。これら信号を同相信号Ｈ３および逆相信号Ｈ４として入力するコンパレータＣＭ１はバッファＢ１４を介してローレベルをパワーＭＯＳトランジスタ４０１のゲートに出力し、このパワーＭＯＳトランジスタ４０１をオフ状態に制御する。
【００４３】
一方、検出信号ＤＥＴとしてローレベルを負論理入力部に入力する論理和ゲート回路Ｂ２１の出力信号はハイレベルに固定され、同相信号Ｌ１および逆相信号Ｌ２がそれぞれローレベルおよびハイレベルとなる。これら信号を同相信号Ｌ３および逆相信号Ｌ４として入力するコンパレータＣＭ２はバッファＢ２４を介してローレベルをパワーＭＯＳトランジスタ４０２のゲートに出力し、このパワーＭＯＳトランジスタ４０２をオフ状態に制御する。つまるところ、前述の論理積ゲート回路Ｂ１１および論理和ゲート回路Ｂ２１は、検出信号ＤＥＴに応答してパルス信号を阻止するゲート回路として機能する。
このようにして、パワーＭＯＳトランジスタ４０１の過電流Ｉ４０１が検出されて検出信号ＤＥＴがローレベルになると、パワーＭＯＳトランジスタ４０１，４０２が共にオフ状態に制御される。
【００４４】
続いて、図４において、パワーＭＯＳトランジスタ４０２に過電流Ｉ４０２が発生した場合を説明する。この場合、抵抗ＲＳ２の両端部に電圧が発生し、この電圧が駆動回路３０３Ｌに設けられた基準電源ＲＥＦＬを超えると、コンパレータＣＭ２１の出力信号がハイレベルになる。この出力信号はラッチＬＡ２にラッチされてＮＭＯＳトランジスタＴＮ２のゲートに与えられ、このＮＭＯＳトランジスタＴＮ２をオン状態とし、ドレイン電流ＩＴＮ２（第２の信号）が発生する。この結果、抵抗ＲＲ４を介してｎｐｎバイポーラトランジスタＴＴ３のエミッタがローレベルに駆動され、このｎｐｎバイポーラトランジスタＴＴ３がオン状態となる。従って、この場合も同様に検出信号ＤＥＴがローレベルとなり、パワーＭＯＳトランジスタ４０１，４０２が共にオフ状態に制御される。
【００４５】
以上のように、パワーＭＯＳトランジスタ４０１，４０２の何れか一方または双方の過電流が検出された場合にはパワーＭＯＳトランジスタ４０１，４０２が共にオフ状態に制御され、これらパワーＭＯＳトランジスタが過電流から保護される。従って、この実施の形態によれば、Ｄ級増幅器ＤＡＭＰがミュート状態となり、一方の出力用のトランジスタのみが動作することによるシステム上の不都合を回避することが可能になる。また、この実施の形態によれば、ハイサイドドライバの内部電源系が出力端子ＴＯの電位に追従して変化していても、ハイサイドドライバ内の駆動回路３０３Ｈで検出された信号（ドレイン電流ＩＴＮ１）を確実に取り出すことが可能になり、システムを制御するＣＰＵ等にエラー信号として供給することが可能になり、例えば過電流が発生した場合にシステム全体の動作を停止させることも可能になる。
【００４６】
以上、この発明の一実施形態を説明したが、この発明は、上述の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば上述の実施の形態１では、駆動回路３０３Ｈから出力されるドレイン電流ＩＴＮ１を、負電源ＶＰＰ−を基準としたコレクタ電流ＩＴＴ２に信号変換するものとしたが、駆動回路３０３Ｌの内部電源系を出力端子の電圧に追従するものとした場合、駆動回路３０３Ｌから出力されるドレイン電流ＩＴＮ２を、正電源ＶＰＰ＋を基準とする信号に信号変換し、これをドレイン電流ＩＴＮ１と加算することにより検出信号ＤＥＴを生成すればよい。
【００４７】
【発明の効果】
この発明によれば、出力段を構成する高電源側の第１のトランジスタに流れる過電流を検出して第１の信号を出力し、前記出力段を構成する低電源側の第２のトランジスタに流れる過電流を検出して第２の信号を出力し、前記第１の信号を、前記低電源を基準とした第３の信号に変換し、前記第２の信号と前記第３の信号とを加算し、この加算信号に応答して前記第１および第２の駆動回路に入力されるべきパルス信号を阻止するゲート回路を備えたので、出力段を構成する一対のパワーＭＯＳトランジスタのうち、一方に過電流が発生した場合であっても、双方のパワーＭＯＳトランジスタをオフ状態に制御することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施形態に係るＤ級増幅器の構成を示す図である。
【図２】この実施形態に係る駆動制御回路の構成を示す回路図である。
【図３】この実施形態に係るバイアス回路の構成を示す図である。
【図４】この実施形態の特徴部を示す図であって過電流からパワーＭＯＳトランジスタを保護するための構成を示す回路図である。
【図５】この実施形態に係る特徴部の構成を抽出した回路図である。
【図６】この実施形態に係るＤ級増幅器の動作を説明するための波形図である。
【図７】過電流から出力段を保護するための構成を示す図である。
【符号の説明】
ＤＡＭＰ：Ｄ級増幅器、１００：入力段、２００：変調回路、３００：駆動制御回路、３０１Ｈ，３０１Ｌ：信号生成回路、３０２Ｈ，３０２Ｌ：信号変換回路、３０３Ｈ，３０３Ｌ：駆動回路、４０１，４０２：パワーＭＯＳトランジスタ、Ｂ１１：論理積ゲート回路、Ｂ２１：論理和ゲート回路、Ｂ１２，Ｂ１３，Ｂ１４，Ｂ２２，Ｂ２３，Ｂ２４：バッファ、ＣＭ１，ＣＭ１１，ＣＭ２，ＣＭ２１：コンパレータ、ＤＤ１：ダイオード、ＬＡ１，ＬＡ２：ラッチ、ＯＲ：加算回路、ＯＰ：オペアンプ、Ｐ１２，Ｐ２２：内部電源、Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４，ＲＮ１，ＲＮ２，ＲＲ１，ＲＲ２，ＲＲ３，ＲＲ４，ＲＲ５，ＲＲ６，ＲＳ１，ＲＳ２：抵抗、ＲＥＦＨ，ＲＥＦＬ：基準電源、Ｐ１１，Ｐ２１：バイアス回路、ＳＨＦ：信号変換回路、ＴＮ１，ＴＮ２：ＮＭＯＳトランジスタ、ＴＴ１：ｐｎｐバイポーラトランジスタ、ＴＴ２，ＴＴ３：ｎｐｎバイポーラトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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