(57)【要約】【課題】ストレージノードコンタクトとビットラインコンタクトのオーバーレイマージンを充分に確保でき、オープン不良を防いでコンタクト抵抗を減少させることのできる半導体メモリー装置及びその製造方法を提供すること。【解決手段】本発明の半導体メモリー装置の製造方法は、ゲートと多数のコンタクトパッドを備えた半導体基板を提供する段階と；基板全面に層間絶縁膜を形成する段階と；層間絶縁膜を食刻して前記コンタクトパッド中、該当するコンタクトパッドを露出させるストレージノードコンタクトを形成する段階と；前記ストレージノードコンタクトにコンタクトプラグを形成する段階と；前記層間絶縁膜を食刻してホーム形態のビットラインパターンを形成する段階と；前記コンタクトパッド中、該当するコンタクトパッドが露出するように前記層間絶縁膜を食刻してビットラインコンタクトを形成する段階と；前記ビットラインコンタクトを通じて前記コンタクトパッドに連結するように、前記ビットラインパターンにダマシンビットラインを形成する段階を備える。【選択図】図３０
2004040118.tif 000002
【特許請求の範囲】
【請求項１】
　ゲートと前記ゲートの両側にコンタクトパッドとを備える半導体基板と；
　基板全面に形成され、前記コンタクトパッドのうち、該当するコンタクトパッドをそれぞれ露出させるストレージノードコンタクト及びビットラインコンタクトを備え、ホーム形態のビットラインパターンを備える層間絶縁膜と；
　前記ストレージノードコンタクトに形成されたストレージノード用コンタクトプラグと；
　前記ビットラインコンタクトを通じて前記露出された該当するコンタクトパッドに連結されるよう、前記ビットラインパターンに形成されたダマシンビットラインと；
を備えることを特徴とする半導体メモリー装置。
【請求項２】
　請求項１記載の半導体メモリー装置において、
　前記コンタクトパッド及び前記ストレージノード用コンタクトプラグはエピタキシャルシリコン膜でできていることを特徴とする半導体メモリー装置。
【請求項３】
　請求項１記載の半導体メモリー装置において、
　前記コンタクトパッド及び前記ストレージノード用コンタクトプラグはポリシリコン膜でできていること特徴とする半導体メモリー装置。
【請求項４】
　請求項１記載の半導体メモリー装置において、
　前記ゲートは第１方向に長く延長形成され、前記ビットラインは前記ゲートと交差する第２方向に長く延長形成されて、
　前記ストレージノードコンタクトプラグはその底面の第１及び第２方向での断面の長さが前記コンタクトパッドの第１及び第２方向での断面の長さよりも長いことを特徴とする半導体メモリー装置。
【請求項５】
　請求項４記載の半導体メモリー装置において、
　前記ビットラインは
　前記ビットラインパターン内に形成された絶縁膜と；
　前記絶縁膜を含んだビットラインパターン内に満たされたビットライン物質と；
　前記ビットラインパターン内のビットライン物質上部に形成されたキャッピング層と；
を備えることを特徴とする半導体メモリー装置。
【請求項６】
　請求項５記載の半導体メモリー装置において、
　前記絶縁膜は前記ビットラインとストレージノード用コンタクトプラグとを絶縁させるためのビットラインスペーサーとして作用することを特徴とする半導体メモリー装置。
【請求項７】
　請求項５記載の半導体メモリー装置において、
　前記絶縁膜とキャッピング層とは互いに異なる物質でできていて、前記第１方向でのキャッピング層の断面の長さが第１方向での前記ビットラインの断面の長さよりも長いことを特徴とする半導体メモリー装置。
【請求項８】
　請求項７記載の半導体メモリー装置において、
　前記キャッピング層は窒化膜でできていることを特徴とする半導体メモリー装置。
【請求項９】
　請求項８記載の半導体メモリー装置において、
　前記窒化膜は熱酸化膜及び高誘電膜を含むグループから選択されることを特徴とする半導体メモリー装置。
【請求項１０】
　請求項１記載の半導体メモリー装置において、
　ゲートの両側のシリコン基板を露出させるセルフアラインコンタクトを備える第１層間絶縁膜をさらに含み、
　ゲートはゲート絶縁膜、ゲート物質、キャッピング層及びゲートの側壁に形成されたスペーサーで成り立っている積層構造を持ち、
　前記コンタクトパッドはセルフアラインコンタクトに形成されていることを特徴する半導体メモリー装置。
【請求項１１】
　請求項１記載の半導体メモリー装置において、
　ゲートの底面及び側壁に形成された絶縁膜と；
　前記シリコン基板上に形成されて前記コンタクトパッド及びゲートを露出させる第１層間絶縁膜と；をさらに含み、
　前記コンタクトパッドは前記シリコン基板上に形成され、前記ゲートはコンタクトパッド間に形成されたキャッピング層を備えたダマシンタイプのゲートであることを特徴とする半導体メモリー装置。
【請求項１２】
　請求項１１記載の半導体メモリー装置において、
　前記絶縁膜のうち、ゲート底面の部分とゲート側壁の部分との厚み差は７ｎｍ以下であり、ゲート底面の部分はゲート絶縁膜であり、ゲート側壁の部分はゲートスペーサーであることを特徴とする半導体メモリー装置。
【請求項１３】
　ゲートと多数のコンタクトとを備えた半導体基板を提供する段階と；
　基板全面に第２層間絶縁膜を形成する段階と；
　前記第２層間絶縁膜を食刻して前記コンタクトパッドのうち、該当するコンタクトパッドを露出させるストレージノードコンタクトを形成する段階と；
　前記ストレージノードコンタクトに前記該当するコンタクトパッドに連結されるコンタクトプラグを形成する段階と；
　前記第２層間絶縁膜を食刻してホーム形態のビットラインパターンを形成する段階と；
　前記コンタクトパッドのうち、該当するコンタクトパッドが露出するように前記第２層間絶縁膜を食刻してビットラインコンタクトを形成する段階と；
　前記ビットラインコンタクトを通じて前記コンタクトパッドに連結されるように前記ビットラインパターンにダマシンビットラインを形成する段階と；
を備えることを特徴とする半導体メモリー装置の製造方法。
【請求項１４】
　請求項１３記載の半導体メモリー装置の製造方法において、
　前記コンタクトパッド及び前記ストレージノード用コンタクトプラグは、エピタキシャル成長されたシリコン膜でできていることを特徴とする半導体メモリー装置の製造方法。
【請求項１５】
　請求項１３記載の半導体メモリー装置の製造方法において、
　前記コンタクトパッド及び前記ストレージノード用コンタクトプラグはポリシリコン膜でできていることを特徴とする半導体メモリー装置の製造方法。
【請求項１６】
　請求項１３記載の半導体メモリー装置の製造方法において、
　前記ゲートは第１方向に長く延長形成され、前記ビットラインは前記ゲートと交差する第２方向に長く延長形成されて、
　前記ストレージノードコンタクトはその底面の第１及び第２方向での断面長さが前記コンタクトパッドの第１及び第２方向での断面長さよりもそれぞれ長くなるように形成されていることを特徴とする半導体メモリー装置の製造方法。
【請求項１７】
　請求項１６記載の半導体メモリー装置の製造方法において、
　前記ビットラインを形成する段階は、
　前記ビットラインパターン内に絶縁膜を形成する段階と；
　前記絶縁膜を含んだビットラインパターン内にビットライン物質を満たす段階と；
　ビットライン物質上部にキャッピング層を形成する段階と；
を備えることを特徴とする半導体メモリー装置の製造方法。
【請求項１８】
　請求項１７記載の半導体メモリー装置の製造方法において、
　前記絶縁膜を形成する段階は、
　熱酸化膜及び高誘電膜を含むグループから選択された、前記ビットラインとストレージノード用コンタクトプラグとを絶縁させるためのビットラインスペーサーを形成する段階を含むことを特徴とする半導体メモリー装置の製造方法。
【請求項１９】
　請求項１８記載の半導体メモリー装置の製造方法において、
　前記ビットラインスペーサーを形成する段階は、
　熱酸化工程及び蒸着工程を含むグループから選択された工程を使用してビットラインスペーサーを形成する段階を含むことを特徴とする半導体メモリー装置の製造方法。
【請求項２０】
　請求項１７記載の半導体メモリー装置の製造方法において、
　前記絶縁膜として使用された物質と他の物質とでキャッピング層を形成する段階をさらに含み、
　前記第１方向でのキャッピング層の断面の長さが第１方向での前記ビットラインの断面の長さよりも長いことを特徴とする半導体メモリー装置の製造方法。
【請求項２１】
　請求項２０記載の半導体メモリー装置の製造方法において、
　前記キャッピング層を形成する段階は、
　前記ビットラインパターン内の前記絶縁膜とビットライン物質とを一部分エッチバックする段階と；
　基板全面に窒化膜を蒸着する段階と；
　窒化膜をＣＭＰしてキャッピング層を形成する段階と；
でできていることを特徴とする半導体メモリー装置の製造方法。
【請求項２２】
　請求項１３記載の半導体メモリー装置の製造方法において、
　前記ゲートとコンタクトパッドとを備えた半導体基板を提供する段階は、
　シリコン基板上にゲート絶縁膜、ゲート絶縁物質及びキャッピング層の積層構造を具備するゲートを形成する段階と；
　前記ゲートの側壁にスペーサーを形成する段階と；
　基板上に第１層間絶縁膜を形成する段階と；
　前記ゲート両側の基板が露出するように前記第１層間絶縁膜を食刻してＳＡＣコンタクトを形成する段階と；
　前記ＳＡＣコンタクトにコンタクトパッドを形成する段階と；
を含むことを特徴とする半導体メモリー装置の製造方法。
【請求項２３】
　請求項１３記載の半導体メモリー装置の製造方法において、
　前記ゲートとコンタクトパッドとを備えた半導体基板を提供する段階は、
　半導体基板上に犠牲ゲート絶縁膜を備えた犠牲ゲートを形成する段階と；
　前記犠牲ゲート両側の基板上に前記コンタクトパッドを形成する段階と；
　前記コンタクトパッド及び犠牲ゲートが露出するように基板上に第１層間絶縁膜を形成する段階と；
　前記犠牲ゲート絶縁膜を含む犠牲ゲートを除去して基板を露出させる開口部を形成する段階と；
　前記開口部内の底面及び側壁に絶縁膜とその上面にキャッピング層を備えたゲートとを形成する段階と；
を備えることを特徴とする半導体メモリー装置の製造方法。
【請求項２４】
　請求項２３記載の半導体メモリー装置の製造方法において、
　前記絶縁膜は熱酸化膜及び高誘電膜で構成されたグループから選択され、前記絶縁膜のうち、前記ゲート下部の部分と前記ゲート側壁の部分とは７ｎｍ以下の厚み差を持ち、前記ゲート下部の部分はゲート絶縁膜であり、前記ゲートの側壁の部分は前記ゲートとコンタクトパッドとを絶縁させるためのゲートスペーサーであることを特徴とする半導体メモリー装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、半導体メモリー装置に関するものであり、より具体的にはストレージノードコンタクトを形成した後、ダマシンビットライン工程を通じてビットラインを形成することによって、ボイド発生によるブリッジ発生を防ぐと共に漏洩電流を減少させることのできるＤＲＡＭセル及びその製造方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｍｅｍｏｒｙ　ｄｅｖｉｃｅ　ｕｓｉｎｇ　Ｄａｍａｓｃｅｎｅ　ｂｉｔ　ｌｉｎｅ　ａｎｄ　ｍｅｔｈｏｄ　ｆｏｒ　ｆａｂｒｉｃａｔｉｎｇ　ｔｈｅ　ｓａｍｅ）に関するものである。
【背景技術】
【０００２】
　半導体素子の大きさが縮小されることによりセルピッチ（ｃｅｌｌ　ｐｉｔｃｈ）が減少し、セルピッチの減少により層間絶縁膜のギャップフィル不良によるボイド発生、ボイドによるストレージノードコンタクト間のブリッジフェール発生、そしてビットラインスペーサーの大きさ縮小（ｌｅｎｇｈ　ｓｃａｌｉｎｇ　ｄｏｗｎ）によるビットラインとストレージノードコンタクトとの間の漏洩電流などの問題点がさらに深刻になってきている。
【０００３】
　図１、図３、図５、及び図７は、従来の半導体メモリー装置の製造方法を説明するための断面図であり、図２、図４、図６、及び図８は、従来の半導体メモリー装置の製造方法を説明するための平面図を図示したものである。この時、図１及び図３は、図８のＩＡ−ＩＡ′線による工程断面図を図示したものであり、図５及び図７は、図８の平面構造を具備する従来の半導体メモリー装置においてビットラインとストレージノードコンタクトとの間の関係を見せるための断面図である。
【０００４】
　図１及び図２を参照すると、半導体基板１００は非活性領域１０１とアクティブ領域１０５とに分けられ、通常的なＳＴＩ（ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌａｔｉｏｎ）工程を遂行して半導体基板１００の非活性領域１０１に素子分離膜１１０を形成する。半導体基板１００上に前記アクティブ領域１０５と交差するゲート１２０を形成する。つまり、基板全面にゲート絶縁膜１２１、ポリシリコン膜１２３、タングステン膜１２５、キャッピング用窒化膜１２７を順に蒸着し、ゲート形成用マスク（図面上には図示されてない）を利用してパターニングしてゲート１２０を形成する。続いて、前記ゲート１２０の側壁に窒化膜でできているスペーサー１３０を形成する。
【０００５】
　図３及び図４を参照すると、基板全面に第１層間絶縁膜１４０を蒸着した後、通常的なセルフアラインコンタクト工程を遂行してセルフアラインコンタクト（ＳＡＣ：ｓｅｌｆ−ａｌｉｇｎｅｄ　ｃｏｎｔａｃｔ）１５０を形成し、ＳＡＣコンタクトパッド用導電膜、例えばポリシリコン膜を蒸着した後、化学機械的研磨工程（ＣＭＰ）またはエッチバック工程を遂行してＳＡＣコンタクト１５０にＳＡＣコンタクトパッド１６０を形成する。基板全面に第２層間絶縁膜１７０を蒸着した後、パターニングして、前記ＳＡＣコンタクトパッド１６０のうちビットラインと連結されるＳＡＣコンタクトパッドが露出するようにビットラインコンタクト１７５を形成する。
【０００６】
　図５及び図６を参照すると、基板全面にビットライン用導電物質と窒化膜のようなキャッピング用絶縁膜物質とを蒸着する。続いて、前記ビットライン用導電物質及びキャッピング用絶縁物質をパターニングして前記ビットラインコンタクト１７５を通じて前記ＳＡＣコンタクトパッド１６０と連結されるキャッピング層１８５を備えたビットライン１８０を形成する。
【０００７】
　図７及び図８を参照すると、基板全面に第３層間絶縁膜１９０を蒸着した後、前記第３層間絶縁膜１９０及び第２層間絶縁膜１７０をパターニングしてＳＡＣコンタクトパッド１６０のうち、該当するコンタクトパッドを露出させるストレージノードコンタクト１９５を形成する。図面上には図示されてないが、通常的なキャパシタ形成工程を通じて前記ストレージノードコンタクト１９５を通じて前記ＳＡＣコンタクトパッド１６０と連結されるキャパシタを形成すると、従来のＤＲＡＭ素子が得られる。
【０００８】
　前記したような従来のＤＲＡＭ素子の製造方法は、素子の大きさ縮小によるセルピッチの減少によりビットラインスペーサーの厚さが減少し、前記スペーサーの厚さ減少によりビットライン１８０とストレージノードコンタクト１９５との間に漏洩電流が流れ、第３層間絶縁膜１９０のギャップフィル不良によるボイドが発生して、これによりストレージノードコンタクト１９５間にブリッジフェールが発生し、ストレージノードコンタクト１９５のオーバーレイマージンが減少する問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
　本発明の目的は、前記したような従来技術の問題点を解決するためのものであり、ビットラインコンタクト形成前にストレージノードコンタクトを形成することによってストレージノードコンタクトの大きさを増加させてコンタクト抵抗を減少できるだけでなくストレージノードコンタクトのオーバーレイマージンを増加させることのできる半導体メモリー装置及びその製造方法を提供することにその目的がある。
【００１０】
　本発明の他の目的は、ダマシンビットラインを形成することによって層間絶縁膜のボイド発生によるブリッジフェールを防ぐことのできる半導体メモリー装置及びその製造方法を提供することにある。
【００１１】
　本発明のもう一つの他の目的は、ビットラインのスペーサーを高誘電物質で形成することによって、ビットラインとストレージノードコンタクトとの間の漏洩電流の流れを防ぐことのできる半導体メモリー装置及びその製造方法を提供することにある。
【００１２】
　本発明のもう一つの他の目的は、ダマシンゲート工程及びシリコンエピタキシャル工程を利用して層間絶縁膜のボイド発生によるパッド間ブリッジ発生を防ぐことのできる半導体メモリー装置及びその製造方法を提供することにある。
【００１３】
　本発明のもう一つの他の目的は、ゲートスペーサーを高誘電物質で形成することによってゲートとＳＡＣコンタクトパッドとの間の漏洩電流を防ぐことのできる半導体メモリー装置及びその製造方法を提供することにある。
【００１４】
　本発明の他の目的は、オープン領域減少及び界面処理によるコンタクト抵抗の増加を防ぎ、コンタクトオープン不良を防ぐことのできる半導体メモリー装置及びその製造方法を提供することにある。
【００１５】
　本発明のもう一つの他の目的は、ビットラインコンタクトのオーバーレイマージンを充分に確保することのできる半導体メモリー装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
　このような目的を達成するために本発明は、ゲートと前記ゲート両側にコンタクトパッドとを備えた半導体基板と；基板全面に形成され、該当するコンタクトパッドを露出させるストレージノードコンタクト及びビットラインコンタクトを備え、ホーム形態のビットラインパターンを備えた層間絶縁膜と；前記ストレージノードコンタクトに形成されたストレージノード用コンタクトプラグと；前記ビットラインコンタクトを通じて前記露出された該当するコンタクトパッドに連結するように、前記ビットラインパターンに形成されたダマシンビットラインと；を備える半導体メモリーを提供することを特徴とする。
【００１７】
　望ましくは、前記コンタクトパッド及び前記ストレージノード用コンタクトプラグはエピタキシャルシリコン膜、またはポリシリコン膜で成り立つ。前記ゲートは第１方向に長く延長形成され、前記ビットラインは前記ゲートと交差する第２方向に長く延長形成されて、前記ストレージノードコンタクトプラグはその底面の第１及び第２方向での断面の長さが前記コンタクトパッドの第１及び第２方向での断面の長さよりも長い。
【００１８】
　前記ビットラインは、前記ビットラインパターン内に形成された絶縁膜と；前記絶縁膜を含んだビットラインパターン内に満たされたビットライン物質と；前記ビットラインパターン内のビットライン物質上部に形成されたキャッピング層と；を備える。前記絶縁膜は前記ビットラインとストレージノード用コンタクトプラグとを絶縁させるためのビットラインスペーサーとして作用する。前記絶縁膜とキャッピング層とは互いに異なる物質で成り立ち、前記第１方向でのキャッピング層の断面の長さが第１方向での前記ビットラインの断面の長さよりも長い。前記絶縁膜は熱酸化膜または高誘電膜で成り立ち、前記キャッピング層は窒化膜で成り立つ。
【００１９】
　基板はゲート絶縁膜、ゲート物質及びキャッピング層が積層され、その側壁にスペーサーが形成されたゲートを備える。前記基板はやはりゲート両側のシリコン基板を露出させるセルフアラインコンタクトを備える第１層間絶縁膜と前記セルフアラインコンタクトにそれぞれ形成されるコンタクトパッドとを備える。
【００２０】
　前記基板は前記シリコン基板上に形成されたコンタクトパッドと；コンタクトパッド間に形成されてその上部にキャッピング層を備えたダマシンタイプのゲートと；前記ダマシンゲートの底面及び側壁に形成された絶縁膜と；前記シリコン基板上に形成されて前記コンタクトパッド及びキャッピング層を露出させる第１層間絶縁膜と；を備える。
【００２１】
　前記絶縁膜中、ゲート底面の部分とゲート側壁の部分との厚み差は７ｎｍ以下であり、ゲート底面の部分はゲート絶縁膜として作用し、ゲート側壁の部分はゲートスペーサーとして作用する。
【００２２】
　また、本発明はゲートと多数のコンタクトパッドとを備えた半導体基板を提供する段階と；基板全面に第２層間絶縁膜を形成する段階と；前記第２層間絶縁膜を食刻して前記コンタクトパッドのうち、該当するコンタクトパッドを露出させるストレージノードコンタクトを形成する段階と；前記ストレージノードコンタクトに前記該当するコンタクトパッドに連結されるコンタクトプラグを形成する段階と；前記第２層間絶縁膜を食刻してホーム形態のビットラインパターンを形成する段階と；前記コンタクトパッドのうち、該当するコンタクトパッドが露出するように前記第２層間絶縁膜を食刻してビットラインコンタクトを形成する段階と；前記ビットラインコンタクトを通じて前記コンタクトパッドに連結されるように、前記ビットラインパターンにダマシンビットラインを形成する段階と；を備える半導体メモリー装置の製造方法を提供することを特徴とする。
【００２３】
　前記キャッピング層を形成する段階は、前記ビットラインパターン内の前記絶縁膜とビットライン物質とを一部分エッチバックする段階と；基板全面に窒化膜を蒸着する段階と；窒化膜をＣＭＰしてキャッピング層を形成する段階と；を備える。
【００２４】
　前記ゲートとコンタクトパッドとを備えた半導体基板を提供する段階は、シリコン基板上にゲート絶縁膜、ゲート絶縁物質及びキャッピング層の積層構造を具備するゲートと前記ゲートの側壁にスペーサーとを形成する段階と；基板上に第１層間絶縁膜を形成する段階と；前記ゲート両側の基板が露出するように前記第１層間絶縁膜を食刻してＳＡＣコンタクトを形成する段階と；前記ＳＡＣコンタクトにコンタクトパッドを形成する段階と；を備える。
【００２５】
　前記ゲートとコンタクトパッドとを備えた半導体基板を提供する段階は、半導体基板上に犠牲ゲート絶縁膜を備えた犠牲ゲートを形成する段階と；前記犠牲ゲート両側の基板上に前記コンタクトパッドを形成する段階と；前記コンタクトパッド及び犠牲ゲートが露出するように基板上に第１層間絶縁膜を形成する段階と；前記犠牲ゲートを除去して基板を露出させる開口部を形成する段階と；前記開口部内に底面及び側壁に形成された絶縁膜とその上面にキャッピング層を備えたゲートとを形成する段階と；を備える。
【発明の効果】
【００２６】
　前記したような本発明の実施例によると、素子の大きさ縮小による層間絶縁膜のキャッピング不良によるボイド発生を防ぐと同時にブリッジフェールを防ぎ、ストレージノードコンタクトとビットラインとの、そしてゲートとコンタクトパッドとの間の漏洩電流の流れを防ぐことができる。
【００２７】
　また、ストレージノードコンタクトとビットラインコンタクトとのオーバーレイマージンを充分に確保でき、オープン不良を防いでコンタクト抵抗を減少させる効果がある。
【００２８】
　前記では本発明の望ましい実施例を参照して説明したが、該当技術分野の熟練された当業者は下記の特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更することができることを理解できるであろう。
【発明を実施するための最良の形態】
【００２９】
　以下、本発明をより具体的に説明するために本発明による実施例を、添付図面を参照しながらより詳しく説明することにする。
【００３０】
　図９、図１１、図１３、図１５、図１７、図１９、図２２、図２５、及び図２８と図２１、図２４、図２７、及び図３０とは、本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための断面図を図示したものであり、それぞれ図２９のＩＩＡ−ＩＩＡ′線とＩＩＣ−ＩＩＣ′線とによる断面構造を図示したものである。図１０、図１２、図１４、図１６、図１８、図２０、図２３、図２６、及び図２９は、本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための平面図を図示したものである。
【００３１】
　図９及び図１０を参照すると、半導体基板２００は非活性領域２０１とアクティブ領域２０５とを備える。前記半導体基板２００の非活性領域２０１に通常的なＳＴＩ工程を遂行してＳＴＩ素子分離膜２１０を形成する。前記ＳＴＩ素子分離膜２１０により隣接するアクティブ領域２０５を分離させる。
【００３２】
　図１１及び図１２を参照すると、基板全面に犠牲酸化工程を通じて酸化膜を形成し、その上に窒化膜を蒸着する。ゲート形成用マスク（図面上には図示されてない）を利用して前記窒化膜及び酸化膜をパターニングして犠牲ゲート絶縁膜（図面上には図示されない）を備えた犠牲ゲート（ｄｉｓｐｏｓａｂｌｅ　ｇａｔｅ）２２０を形成する。この時、犠牲ゲート２２０は前記活性領域２０５と交差するように形成されるが、後続工程で形成されるゲートと同一な形態で形成される。前記犠牲ゲート２２０の形成によりアクティブ領域２０５のうち、コンタクトパッドが形成される部分を露出させる開口部２２５が形成される。
【００３３】
　図１３及び図１４を参照すると、露出されたアクティブ領域２０５上にシリコン膜を異方性（ａｎｉｓｏｔｒｏｐｉｃ）エピタキシャル成長させて開口部２２５内にコンタクトパッド２３０を形成する。この時、前記選択的エピタキシャル工程を利用してコンタクトパッド２３０を形成する代わりに、基板全面にポリシリコン膜を蒸着した後、ＣＭＰまたはエッチバックしてコンタクトパッドを形成することもできる。基板全面に第１層間絶縁膜２４０を蒸着した後、ＣＭＰして平坦化させる。
【００３４】
　コンタクトパッド２３０を形成した後に第１層間絶縁膜２４０を形成することによって、層間絶縁膜のボイド発生によるパッド間ブリッジフェールを防ぎ、また、コンタクトオープン領域の減少によるオープン不良を防いで、アクティブ領域とコンタクトパッドとの接触面積減少及び界面処理によるコンタクト抵抗が減少される。
【００３５】
　図１５及び図１６を参照すると、犠牲ゲート絶縁膜を含めた前記犠牲ゲート２２０を除去して開口部２４５を形成する。熱酸化工程を通じて酸化膜２５０を成長させ、基板全面にゲート電極物質を蒸着した後、ＣＭＰして犠牲ゲート２２０の除去により形成された開口部２４５にダマシンゲート２６０を形成する。
【００３６】
　前記酸化膜２５０のうち、ゲート２６０の下部に形成された部分はゲート絶縁膜２５１であり、ゲート２６０の側壁に形成された部分はゲートスペーサー２５３である。前記ゲート２６０はポリシリコン膜とタングステンのような金属膜との積層構造、タングステンのような金属膜の単一構造、ポリシリコン膜とシリサイド膜との積層構造などさまざまな構造を具備することができる。前記酸化膜２５０を、熱酸化工程を通じて形成する代わりにＡｌ２Ｏ３，ＨｆＯ２，ＺｒＯ２、Ｔａ２Ｏ５などのような高誘電物質または酸化膜を蒸着工程を通じて蒸着することもできる。
【００３７】
　本発明の一つの実施例では一回の熱酸化工程、または一回の蒸着工程により酸化膜２５０でできたゲート絶縁膜とゲートスペーサーとを形成する。従って、ゲートスペーサーで誘電特性（ｄｉｅｌｅｃｔｒｉｃ　ｑｕａｌｉｔｙ）が優れた熱酸化膜または高誘電膜を形成することによって、ゲートと後続工程で形成されるコンタクトパッドとの漏洩電流を防ぐことができる。この時、前記酸化膜２５０は１０〜２００Åの厚さを持ち、酸化膜２５０のうち、ゲート絶縁膜２５１とゲートスペーサー２５３とは殆ど同一な厚さ、つまり７ｎｍ以内の厚み差を備える。これは熱酸化工程時には開口部２４５により露出されるシリコン基板とコンタクトパッド２３０とのドーピング濃度差により酸化速度が変わる為であり、蒸着工程時には基板とコンタクトパッドとの間のステップカバーレージ差により蒸着される厚さが変わる為である。
【００３８】
　図１７及び図１８を参照すると、ゲート２６０をエッチバックして一部分を除去し、酸化膜または窒化膜のような絶縁膜を蒸着した後、ＣＭＰして開口部２４５内のゲート２６０上部にキャッピング層２６５を形成する。基板全面に第２層間絶縁膜２７０を蒸着した後、パターニングして前記コンタクトパッド２３０のうち、キャパシタに連結されるコンタクトパッドを露出させるストレージノードコンタクト２７５を形成する。続いて、前記ストレージノードコンタクト２７５内にストレージノード用コンタクトプラグ２８０を形成するが、前記コンタクトプラグ２８０はコンタクトパッド２３０と同様でシリコン膜を異方性エピタキシャル成長させて形成したり、またはポリシリコン膜を基板全面に蒸着した後、ＣＭＰまたはエッチバックしたりして形成することもできる。
【００３９】
　本発明の一つの実施例では、第２層間絶縁膜２７０を蒸着し、ストレージノードコンタクト２７５が形成される部分だけをパターニングした後、コンタクトプラグ２８０を形成することにより、ストレージノードコンタクト２７５の大きさを大きく形成することが可能なだけではなく、ストレージノードコンタクトのオーバーレイマージン問題を解決することができる。
【００４０】
　前記ストレージノード用コンタクトプラグ２８０の底面の断面長さは、コンタクトパッド２３０の断面の長さよりも長くなるようにコンタクトプラグ２８０が形成されるが、ストレージノードコンタクトプラグ２８０は図２９のＩＩＡ−ＩＩＡ′線による断面の長さであるビットライン方向への断面の長さと図２９のＩＩＣ−ＩＩＣ′線による断面の長さであるゲート方向への断面の長さとが全てコンタクトパッド２３０の断面の長さよりも長く形成される。
【００４１】
　図１９、図２０、及び図２１を参照すると、前記第２層間絶縁膜２７０のうち、ビットラインが形成される部分を食刻してホーム形態のビットラインパターン２９０を形成する。この時、ビットラインパターン２９０は前記ゲート２６０と交差するようにＳＡＣ工程を通じて前記第２層間絶縁膜２８０を食刻してホーム形態に形成する。
【００４２】
　図２２、図２３、及び図２４を参照すると、基板全面に熱酸化工程を通じて熱酸化膜を形成したり、または蒸着工程を通じて酸化膜または前記の高誘電膜を蒸着したりして前記ビットラインスペーサー用絶縁膜３００を形成する。続いて、前記第２層間絶縁膜２７０を食刻してビットラインコンタクト３１０を形成する。つまり、コンタクトパッド２３０のうち、後続工程でビットラインと連結されるコンタクトパッドが露出するようにＳＡＣ工程を通じて前記第２層間絶縁膜２７０を食刻してビットラインコンタクト３１０を形成する。
【００４３】
　図２５、図２６、及び図２７を参照すると、基板全面にビットライン用導電物質を蒸着した後、ＣＭＰ工程を通じて前記ビットライン用導電物質を食刻してビットライン３２０を前記ホーム形態のビットラインパターン２９０に形成する。これにより、前記ビットラインコンタクト３１０を通じて前記コンタクトパッド２３０に連結され、前記ゲート２６０と交差するビットライン３２０が形成される。
【００４４】
　図２８、図２９、及び図３０を参照すると、前記ビットライン３２０を一定の厚さ程度にエッチバックし、基板全面に窒化膜を蒸着した後、ＣＭＰ工程を遂行して前記ビットラインパターン２９０内の前記ビットライン３２０が食刻される部分にビットラインキャッピング層３３０を形成する。この時、ビットラインキャッピング層３３０のゲートライン方向への断面の長さが図３０に図示されたようにビットライン３２０のゲートライン方向への断面の長さより長くも形成される。
【００４５】
　以後、図面上には図示されてないが、前記ストレージノード用コンタクトプラグに連結されるキャパシタを形成すると本発明の一つの実施例によるＤＲＡＭ素子が得られる。
【００４６】
　図３１、図３２、及び図３３は、本発明の他の実施例による半導体メモリー装置の製造方法を説明するための図面で、図３１は図３２のＩＩＩＡ−ＩＩＩＡ′線による断面構造図であり、図３３は図３２のＩＩＩＣ−ＩＩＩＣ′線による断面構造を図示したものである。
【００４７】
　本発明の他の実施例による半導体メモリー装置の製造方法は、コンタクトパッドを形成する工程までは従来のＳＡＣコンタクトパッドを形成する工程と同一な工程で遂行され、その後のビットライン及びストレージノード用コンタクトパッドを形成する工程は本発明の一つの実施例による製造方法と同一である。
【００４８】
　図３１、図３２及び図３３を参照すると、ＳＴＩ素子分離膜４１０が形成された素子分離領域４０１とアクティブ領域４０５とを備えた半導体基板４００上にゲート絶縁膜４２１、ゲート電極物質４２３及びゲートキャッピング層４２７の積層構造を持つゲート４２０を形成し、前記ゲート４２０の側壁に窒化膜などでできた窒化膜スペーサー４３０を形成する。
【００４９】
　続いて、第１層間絶縁膜４４０を蒸着した後、ＣＭＰして平坦化させ、ＳＡＣ工程を通じて前記第１層間窒化膜４４０を食刻してＳＡＣコンタクト４５０を形成し、前記ＳＡＣコンタクト４５０にＳＡＣコンタクトパッド４６０を形成する。第２層間絶縁膜４７０を蒸着した後、前記ストレージノードが連結されるＳＡＣコンタクトパッド４６０を露出させるストレージノードコンタクト４７５を形成し、前記ストレージノードコンタクト４７５にストレージノード用コンタクトプラグ４８０を形成する。
【００５０】
　次に、後続工程でビットラインが形成される部分の第２層間絶縁膜４７０を食刻してビットラインパターン４９０を形成し、基板全面にビットラインスペーサー用絶縁膜５００として酸化膜または高誘電膜を熱酸化工程または蒸着工程を通じて形成する。
【００５１】
　前記ＳＡＣコンタクトパッド４６０のうち、ビットラインが連結される部分のコンタクトパッドが露出するように前記第２層間絶縁膜４７０を食刻してビットラインコンタクト５１０を形成し、ビットラインパターン４９０内にダマシン工程でダマシンビットライン５２０を形成する。
【００５２】
　続いて、前記ビットライン５２０を一部分食刻し、前記ビットライン５２０が食刻された部分にビットラインキャッピング層５３０を形成する。以後、図面上には図示されてないが、ストレージノード形成工程及び後続工程を遂行してキャパシタを形成すると本発明の他の実施例による半導体メモリー装置が得られる。
【図面の簡単な説明】
【００５３】
【図１】従来の半導体メモリー装置の製造方法を説明するための断面図である。
【図２】従来の半導体メモリー装置の製造方法を説明するための平面図である。
【図３】従来の半導体メモリー装置の製造方法を説明するための断面図である。
【図４】従来の半導体メモリー装置の製造方法を説明するための平面図である。
【図５】従来の半導体メモリー装置の製造方法を説明するための断面図である。
【図６】従来の半導体メモリー装置の製造方法を説明するための平面図である。
【図７】従来の半導体メモリー装置の製造方法を説明するための断面図である。
【図８】従来の半導体メモリー装置の製造方法を説明するための平面図である。
【図９】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための断面図である。
【図１０】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための平面図である。
【図１１】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための断面図である。
【図１２】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための平面図である。
【図１３】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための断面図である。
【図１４】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための平面図である。
【図１５】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための断面図である。
【図１６】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための平面図である。
【図１７】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための断面図である。
【図１８】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための平面図である。
【図１９】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための断面図である。
【図２０】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための平面図である。
【図２１】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための断面図である。
【図２２】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための断面図である。
【図２３】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための平面図である。
【図２４】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための断面図である。
【図２５】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための断面図である。
【図２６】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための平面図である。
【図２７】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための断面図である。
【図２８】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための断面図である。
【図２９】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための平面図である。
【図３０】本発明の一つの実施例による半導体メモリー装置の製造方法を説明するための断面図である。
【図３１】本発明の他の実施例による半導体メモリー装置の製造方法を説明するための断面図である。
【図３２】本発明の他の実施例による半導体メモリー装置の製造方法を説明するための平面図である。
【図３３】本発明の他の実施例による半導体メモリー装置の製造方法を説明するための断面図である。
【符号の説明】
【００５４】
　２００，４００　　半導体基板
　２０１，４０１　　非活性領域
　２０５，４０５　　活性領域
　２１０，４１０　　ＳＴＩ素子分離膜
　２２０　　犠牲ゲート
　２２５，２４５　　開口部
　２３０，４６０　　コンタクトパッド
　２４０，４４０，２７０，４７０　　層間絶縁膜
　２５０，３００，４３０，５００　　スペーサー
　２６０，４２０　　ゲート
　２７５，４７５　　ストレージノードコンタクト
　２８０，４８０　　ストレージノード用コンタクトプラグ
　２９０，４９０　　ビットラインパターン
　３１０，５１０　　ビットラインコンタクト
　３２０，５２０　　ビットライン
　３３０，５３０　　ビットラインキャッピング層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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