(57)【要約】【課題】半導体基板の一面に形成された静電気放電に対して感受性を持つコンポーネントと交互に組合せられて集積化された静電気放電保護装置を提供する。本発明は、薄い絶縁体を持つｎＭＯＳトランジスタとして形成されたノイズ切離し容量、ｎＭＯＳトランジスタとして形成された入力バッフア、又はｎＭＯＳトランジスタとして形成されたアンテナなどの多種類のコンポーネントに応用可能である。ゲートの絶縁体は好ましくは二酸化シリコンで薄くてＥＳＤ損傷に対して保護が必要である。【解決手段】保護装置はｎＭＯＳトランジスタを含む。コンポーネントとの交互の組合せは１つ又は複数の面で構成することができる。さらに、保護装置はコンポーネントにより定義された平面から離れた単一面に存在してもよい。保護装置はコンポーネントと部分的に一緒にすることができる。【選択図】　　　　　図４Ａ
2004040091.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の面に形成された静電気放電保護装置であって、静電気放電に対して感受性を持つコンポーネントと集積化されいていて、そして前記保護装置が前記コンポーネントと交互に組合せられている静電気放電保護装置。
【請求項２】
前記交互の組合せが１つ又は複数の平面内で構成されている請求項１に記載の装置。
【請求項３】
前記保護装置が、前記コンポーネントにより定義された平面から離れた単一平面上に存在する請求項１に記載の装置。
【請求項４】
前記保護装置が前記コンポーネントと部分的に一緒になっている請求項１に記載の装置。
【請求項５】
前記コンポーネントが、薄い二酸化シリコンを含む薄い絶縁体を持つ容量である請求項１に記載の装置。
【請求項６】
前記コンポーネントが、隔離抵抗を持たない入力バッフアである請求項１に記載の装置。
【請求項７】
半導体基板の一面において形成された静電気放電保護装置であって、
電力パッドに接続されたドレインと接地電位に接続されたソースと抵抗を介して接地電位に接続された少なくとも１つのゲートとを有するＭＯＳ保護トランジスタと、
前記保護トランジスタと平行に前記パッドと接地電位とに接続されたノイズ切離し薄い絶縁体の容量と、を有し、
前記容量が、前記パッドに接続された少なくとも１つのゲートと、接地電位に短絡されたソースとドレインを有するＭＯＳトランジスタとして形成され、
前記容量が前記保護トランジスタと交互に組合せられて、これにより前記薄い容量絶縁体が損傷から保護されるように前記容量が前記保護トランジスタと集積化されている静電気放電保護装置。
【請求項８】
前記基板が、ｐタイプ半導体である請求項７に記載の装置。
【請求項９】
前記ＭＯＳトランジスタが、ｎＭＯＳトランジスタである請求項７に記載の装置。
【請求項１０】
前記容量絶縁体が、二酸化シリコンである請求項７に記載の装置。
【請求項１１】
前記容量絶縁体が、約０．５から１０ｎｍまでの範囲の厚さである請求項７に記載の装置。
【請求項１２】
少なくとも１つのｐウェルを有する半導体基板の一面に形成される静電気放電保護装置であって、
前記ｐウェル内に位置して、抵抗を介して接地電位に接続された少なくとも１つのゲートと、接地電位に接続されたソースと、電力パッドに接続されたドレインとを有するｎＭＯＳ保護トランジスタと、
前記保護トランジスタと平行に前記パッドと接地電位に接続されたノイズ切離し、薄い絶縁体の容量と、を含み、
前記容量は前記ｐウェル内にネストされたｎウェル内に位置するｎＭＯＳトランジスタとして形成され、前記パッドに接続された少なくとも１つのゲートと、接地電位に短絡されたソース及びドレインとを有し、前記容量は前記保護トランジスタと交互に組合せられて、これにより前記薄い容量絶縁体が損傷に対して保護されるように前記容量が前記保護トランジスタと集積化された静電気放電保護装置。
【請求項１３】
半導体基板の一面に形成された静電気放電保護装置であって、
抵抗を介して第１接地電位に接続された少なくとも１つのゲートと、前記第１接地電位に接続されたソースと、電力パッドに接続されたドレインとを有するＭＯＳ保護トランジスタと、
前記パッドと前記基板により前記第１接地電位から分離された第２接地電位とに接続された前記保護トランジスタと平行なノイズ切離し、薄い絶縁体の容量と、を含み、
前記パッドへの前記接続はインダクタンスを含み、
前記容量は、前記パッドに前記インダクタンスを介して接続された少なくとも１つのゲートと、前記第２接地電位に短絡されたソース及びドレインとを有するＭＯＳトランジスタとして形成されていて、前記容量は前記保護トランジスタと交互に組合せられて、これにより前記容量が前記保護トランジスタと集積化されてそして前記薄い容量絶縁体が損傷に対して保護され、
前記保護は、前記保護ＭＯＳトランジスタがクランプするのに十分な時間を与えるために前記容量のゲートにおいてＥＳＤパルスの立上り時間を前記インダクタンスが遅延することにより与えられる静電気放電保護装置。
【請求項１４】
前記基板が、ｐタイプ半導体である請求項１３に記載の装置。
【請求項１５】
前記ＭＯＳトランジスタが、ｎＭＯＳトランジスタである請求項１３に記載の装置。
【請求項１６】
少なくとも１つのｐウェルを有する半導体基板の一面に形成される静電気放電保護装置であって、
抵抗を介して接地電位に接続された少なくとも１つのゲートと、接地電位に接続されたソースと、入力パッドに接続されたドレインとを有するｎＭＯＳ保護トランジスタと、
隔離抵抗の必要性無しに前記入力パッドに接続されたゲートと、接地電位に接続されたソースと、電力パッドに接続されたｐＭＯＳプルアップ入力バッフアに接続されたドレインとを有するｎＭＯＳトランジスタとして形成された入力バッフアと、を含み、
前記入力ｎＭＯＳは前記ｎＭＯＳ保護トランジスタと交互に組合せられて、これにより前記入力バッフアがＥＳＤ損傷に対して保護されるように前記入力バッフアが前記ｎＭＯＳ保護トランジスタと集積化された静電気放電保護装置。
【請求項１７】
半導体基板の一面に形成された静電気放電保護装置であって、
前記基板に接続された少なくとも１つのゲートと、接地電位に接続されたソースと、電力パッドに接続されたドレインとを有するＭＯＳ保護トランジスタと、
前記基板に接続されたゲートと、前記電力パッドと接続されたソース及びドレインとを有するＭＯＳトランジスタとして形成されたアンテナと、を含み、
これにより、前記アンテナがＥＳＤ損傷に対して保護されるように前記アンテナは前記保護トランジスタと集積化されている静電気放電保護装置。
【請求項１８】
前記基板が、ｐタイプ半導体である請求項１７に記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体装置と電子システムの分野に関し、より詳細には、深いサブミクロンＣＭＯＳ技術においてノイズ切離し容量と入力バッフアの静電気放電（ＥＳＤ）保護の分野に関する。
【０００２】
【従来の技術】
集積回路（ＩＣ）は、静電気放電（ＥＳＤ）事象により深刻に損傷を受けることがある。ＩＣについてのＥＳＤエクスポージャの主な源は荷電した人体（人体モデル、ＨＢＭ）である。人体の放電は、ＩＣへ約１００ｎｓの間に数アンペアのピーク電流を発生する。ＥＳＤの第２の源は金属物体（機械モデル、ＭＭ）からである。それはＨＢＭ　ＥＳＤ源よりも顕著に高い上昇時間持った遷移を発生できる。第３の源は、「荷電した装置モデル」（ＣＤＭ）と説明されるもので、ＩＣ自身がＨＢＭとＭＭ　ＥＳＤ源とは反対方向に接地に対して放電及び充電する。エイ・アメラスケラ及びシー・ダバリーの「シリコン集積回路中のＥＳＤ」（ジョン・ウイリー＆サンズＬＴＤ．、ロンドン、１９９５）及びシー・ダバリーの「ＥＳＤ：ＩＣチップ品質と信頼性についての設計」（Ｉｎｔ．Ｓｙｍｐ．Ｅｌ．設計中の品質、２０００、ｐｐ．２５１−２５９、最近の文献の参照）中には、ＥＳＤ現象とＩＣの保護の手法についてのより詳細を見ることができる。
【０００３】
より高い動作速度、より小さい動作電圧、より高い充填密度及びコストの減少への要求が全ての装置の大きさを減少するにつれて、ＩＣ中のＥＳＤ現象の重要性を増す。これは一般に、より薄い誘電体層、より急激なドーピング遷移を持ったより高いドーピング・レベル、そしてより高い電場を意味し、全てのファクターが損傷的なＥＳＤ事象への感受性を増大することに寄与する。
【０００４】
金属−酸化物−半導体（ＭＯＳ）ＩＣ中に使用される最も普通の保護のスキームは、そのドレインが保護されるべきピンに接続されそしてそのソースが接地に接続されたｎＭＯＳ装置と関連した寄生バイポーラ・トランジスタに依存している。保護レベル又は故障閾値は、ｎＭＯＳ装置のゲート酸化物下のドレインからソースまでのｎＭＯＳ層との幅を変えることにより設定できる。ストレス条件下では、保護されたピンと接地の間の優勢電流導電経路は、そのｎＭＯＳ装置の寄生バイポーラ・トランジスタを含む。この寄生バイポーラ・トランジスタは接地ストレス事象に関してピンが正の下でスナップバック領域で動作する。寄生バイポーラ・トランジスタがスナップバック状態にある時にｎＭＯＳ保護装置が動作中に見られる優勢な故障メカニズムは、２次降伏の襲来である。２次降伏は、衝撃イオン化電流の減少がキャリアの熱生成によりオフセットされる時に常に装置中に熱的ランナウェイを誘起する現象である。２次降伏は、自己加熱の結果としてのストレス下で装置中に開始される。２次降伏が開始される時のｎＭＯＳ装置のピーク温度は、ストレス電流レベルと共に増加することが知られている。
【０００５】
既知の技術における入力保護回路は典型的に、外部端子又はボンド・パッドでの高電圧遷移から内部回路を隔離するために、２段階入力保護を与える。図１に示される従来技術の回路は、外部端子１１６に結合した主クランプ１０２を含む。抵抗１０４が、主クランプ１０２を２次クランプ１０６と１０８および入力トランジスタ１１０と１１２の制御ゲートに結合している。主及び２次クランプは、業界で良く知られているシリコン制御整流器、トランジスタ、ダイオード、又はツェナー・ダイオードのどんな組み合せであってもよい。２次クランプ１０６と１０８は好ましくは、主クランプ１０２よりも低い電圧で導電して、これにより内部回路を潜在的に破壊的な電圧レベルから隔離する。動作において、外部端子１１６のＥＳＤ電圧は、内部端子１１８に電圧上昇を発生する。この電圧上昇は、２次クランプ３０６及び３０８の１つを活動させる。この活動された２次クランプはＥＳＤ電流を導電し、これにより端子１１８の電圧をクランプする。この端子１１８においてクランプされた電圧は、入力トランジスタ１１０と１１２のゲート酸化物の破断を防止して、そして抵抗１０４を横断した電圧降下を生ずる。外部端子１１６のＥＳＤ電圧は主クランプ１０２が活動するまで上昇し続ける。そして、主クランプ１０２はＥＳＤ事象の期間中、ＥＳＤ電流の大部分を導電する。
【０００６】
しかし、図１の回路の通常の動作は、抵抗１０４と２次クランプ１０６と１０８と入力トランジスタ１１０と１１２の容量とにより低下される。抵抗１０４は典型的に５０乃至１００Ωの値を有する。次クランプ１０６と１０８と入力トランジスタ１１０と１１２の容量は典型的に、２ｐＦを有する。従って、外部端子１１６の信号遷移は内部端子１１８で時定数２００ｐｓだけ遅延する。この遅延は高周波回路性能について顕著な制限を課す。内部端子１１８での完全な信号遷移は、外部端子１１６での対応する遷移から、例えば、３時定数又は６００ｐｓだけ遅延する。この遅延は、高速ＩＣに対して全アクセス時間の１０％以上を妥協する。
【０００７】
２０００年１０月２４日に発行された米国特許第６，１３７，３３８号（マルム等「低抵抗入力保護回路」）には、図１の入力抵抗１０４を最小にする（従って、入力遅延を減少する）ための解決が示されている。この解決が図２に要約されている。入力回路は外部端子２０４を持つように設計されている。第１入力トランジスタ２０８は、低抵抗経路２０４により外部端子に結合された制御ゲートを有する。第１直列トランジスタ２１０は、制御ゲートと電流経路を有する。第１直列トランジスタの電流経路は、第１入力トランジスタの電流経路と直列に接続されている。主クランプ２０２は、外部端子に結合されていて、そして２次クランプの必要性が無い。
【０００８】
【発明が解決しようとする課題】
米国特許第６，１３７，３３８号の解決は、提案された設計の複雑さに起因した負担を回路配置設計者に負わせる。より単純な解決が望ましい。同様に、ノイズ切離し容量は、特に、進歩した超薄ゲート酸化物を持つものはしばしばＥＳＤについて大変感受性があることが知られている。従って、追加の面積を消費する保護装置を必要とすることなく、ＥＳＤの不感受性を増し、そして入力抵抗を最小にする一貫性のある低コストな方法に対する緊急の必要性が存在する。さらに、装置の構造は、優れた電気的性能と、機械的安定性と、高い信頼性とを与えるべきである。製造方法は単純で、異なる半導体製品ファミリーと設計の広いスペクトルと、プロセス変更に対して十分に柔軟性を持つべきである。好ましくは。これらの改良は生産サイクル・タイムを延長することなく、そして必要な新しい製造装置への投資がないように現存の装置を使用して達成されるべきである。
【０００９】
【課題を解決するための手段】
本発明は、半導体基板の面に形成される静電気放電保護装置を説明する。半導体基板には静電気放電に感受性を持つコンポーネントが集積化されていて、この保護装置がコンポーネントと組み合せられる。
【００１０】
本発明は、多くの種類のコンポーネントに適用できる。本発明の第１、第２、及び第３の実施の形態では、コンポーネントは薄い誘電体を持ったｎＭＯＳトランジスタとして形成されたノイズ切離し容量である。そして、第４の実施の形態では、コンポーネントはｎＭＯＳトランジスタとして形成された入力バッフアである。保護装置はｎＭＯＳトランジスタを含む。好ましくは二酸化シリコンであるゲート絶縁体は薄く（１乃至１０ｎｍの厚さの範囲）、そしてＥＳＤ損傷に対して保護が本当に必要である。
【００１１】
交互に組合せは、１つ又は複数の平面内で構成できる。さらに、保護装置はコンポーネントにより定義された平面から離れた単一平面内に存在することができる。保護装置は部分的にはコンポーネントと一緒にしてもよい。
【００１２】
コンポーネント・トランジスタと保護トランジスタとの交互に組合せ配列の設計において、ｎＭＯＳコンポーネント・ゲートとｎＭＯＳ保護ゲートはどんな順序又は比率で変化できることは本発明の技術的利点である。
【００１３】
全ての考察が単に極性とドーピング・タイプを反転することによりｐＭＯＳトランジスタを使用した回路設計にも適用でることは本発明の別の技術的利点である。
【００１４】
コンポーネントが入力バッフアである第４の実施の形態では、本発明は入力トランジスタとＥＳＤ保護回路を結合する抵抗を必要とせずにＥＳＤ保護を提供する。従って、本発明は高速バッフアと回路動作に対して低コストの解決を提供する。
【００１５】
本発明による技術的利点及び本発明の観点は、添付図面を参照して以下の本発明の好適な実施の説明を読むことから明らかとなる。
【００１６】
【発明の実施の形態】
本発明は、２０００年１０月２４日に発行された米国特許第６，１３７，３３８号（マルム等、「低抵抗入力保護回路」）と２００１年９月７日に出願された米国特許出願番号６０／３１８，０４６（ダバリー等、「ＣＭＯＳ技術に対する出力バッフアとＩ／Ｏ保護回路」）に関係する。
【００１７】
本発明の第１の実施の形態は、進歩したＩＣ設計の本質的部分である集積回路（ＩＣ）の電力パッド上の雑音切離し容量に関する。普通、これらの容量は薄い二酸化シリコン絶縁体（約１乃至１０ｎｍ厚）でもって作られ、そして、いずれの外的静電気放電（ＥＳＤ）事象による損傷を受け易い。高速パルス事象は、薄いゲート酸化物を損傷する。酸化物の厚さが大きな容量にわたって一様でない時は特にである。本発明による解決は、大きな容量とＥＳＤ保護装置との適当な集積である。
【００１８】
図３の概略図において、ＥＳＤ保護装置３０１が１つのｎＭＯＳトランジスタとして描かれ、そのドレイン３０２は電力パッド３０３に接続され、そのソース３０４は接地電位３０５に接続されている。保護トランジスタのゲート３０６は、抵抗３０７を介して接地電位３０５に接続している。図３はさらに、ＥＳＤに感受性を有するコンポーネント、すなわち、薄い絶縁体、例えば、薄い酸化物層を持つノイズ切離しＭＯＳ容量３０８を示す。１つの容量ターミナル３０９がパッド３０３に接続され、他のターミナルが接地電位３０５に接続されている。
【００１９】
図４Ａに本発明のコンセプトの平面図が概略的に示されていて、図４Ｂに対応する断面図が示されている。ＥＳＤ保護装置は保護されるべきＥＳＤ感受性コンポーネントと集積化されいて、この集積化はコンポーネントとの一部共有を含む交互の組合せ構成により与えられる。
【００２０】
図４Ｂにおいて、半導体基板の一部がｐウェル又はｐ基板４０１として示される。この領域の範囲は、図４Ｂに示すように浅いトレンチ隔離４６０により決定される。ｐウェルは図４Ｂに４０２で示されるコンタクト領域ｐ＋を有し、それは接地電位に接続される。トレンチ隔離４６０の間の領域中には複数のｎ＋−ｐ−ｎ＋ｎＭＯＳトランジスタと容量として使用されるｎ＋−ｐ−ｎ＋構造が形成される。
【００２１】
図４Ｂの断面に示されるｎ＋領域４１０、４１１、４１２と４１３は、ＥＳＤ保護装置のｎＭＯＳトランジスタのソースとして機能する。これらのｎ＋領域は交互の組合せ配列に適した非常に細長い形状を有し、そしてメタライゼーション４１４（図４Ａ中）により相互接続されている。Ｖｓｓとして、このメタライゼーション４１４は接地電位に接続される。
【００２２】
図４Ｂ中のｎ＋領域４１５と４１６は、ＥＳＤ　ｎＭＯＳトランジスタのドレインとして機能する。これらのｎ＋領域も交互の組合せ配列に適した非常に細長い形状を有し、そしてメタライゼーション４１７（図４Ａ中）により相互接続されている。Ｖｄｄとして、このメタライゼーション４１７は電力パッドに接続される。
【００２３】
ポリシリコン・ゲート４２０、４２１、４２２と４２３は、ＥＳＤ　ｎＭＯＳトランジスタのゲートを形成する。これらのゲートも交互組合せ配列に適した非常に細長い形状を有する。図４Ａ中、これらのゲートはポリ領域４２０ａ、４２１ａ、４２２ａと４２３ａと示され、これらは抵抗４２４と４２５を介して接地電位に接続される。
【００２４】
ＥＳＤ感受性絶縁体を持つ大きなノイズ切離し容量がｎＭＯＳトランジスタとして形成されるということが本発明にとり枢要に重要である。図４Ｂにおいて、このトランジスタはソース及び接地電位に短絡されたドレインとして、そのｎ＋領域４１１、４１２及び４３０と電力パッドＶｄｄに結合されたそのゲート４４０と４４１を有する。図４Ａと図４Ｂから理解されるように、この容量ｎＭＯＳも交互の組合せ配列に適した細長い形状に設計されている。
【００２５】
本発明の第１の実施の形態では、図４Ａにおいて保護トランジスタを持った容量の集積が要約されている。保護トランジスタの配置は領域４７０と４７１により示されていて、保護トランジスタと共に集積化された容量の配置は領域４８０により示されている。この集積化により薄い容量絶縁体はＥＳＤ損傷から保護される。
【００２６】
容量ゲートと保護ｎＭＯＳゲートは順序及び比率が変化できる。図５の平面図は本発明の第１の実施の形態により集積化されたＥＳＤ保護トランジスタ及びｎＭＯＳトランジスタとして形成されたノイズ切離し容量の図４Ａと４Ｂの部分よりも広範囲な連続を示す。ＥＳＤ保護ｎＭＯＳトランジスタの配置は領域５７０、５７１と５７２により示される。保護ｎＭＯＳトランジスタと共に集積化されたｎＭＯＳトランジスタとして形成された大きな容量の配置は、５８０と５８１により示される。細長い形状と電気的接続は図４Ａと４Ｂの相互接続と等価である。
【００２７】
ドーピング・タイプと電気的暗示を逆転し、ｎウェル基板とｐＭＯＳトランジスタについての類似の考察が考えられる点を重視すべきである。
【００２８】
同じ方法が容量をｎウェル内に形成する時に使用できる。図６の概略的な断面図は、本発明の第２の実施の形態を示す。ｐ基板又はｐウェル６０１がｎウェル６０２を含む。ｐ基板中に部分的に位置するｎ＋領域６０３と６０４は、保護ｎＭＯＳトランジスタのソースとして機能し、接地電位６０５に接続されている。ｐ基板中に位置するｎ＋領域６０６と６０７は、保護トランジスタのドレインとして機能し、そしてＶｄｄ（パッド）６０８に接続されている。保護トランジスタのゲート６０９と６１０は、それぞれ抵抗６１１と６１２を介して接地電位６０５に接続されている。
【００２９】
ｎウェル中に位置する保護されるべき雑音切離し薄い絶縁体容量は、全てが直接に接地電位に接続された部分的に共有されたｎ＋領域６０３と６０４とｎ＋領域６１３を持つＭＯＳトランジスタとして形成されている。ゲート６１４と６１５はＶｄｄ（パッド）６０８に接続されている。保護トランジスタとその容量を細長い形状に設計することにより、これらのコンポーネントは容易に互いに組合せることができ、これにより容量は保護トランジスタと共に集積化でき、そして、容量の薄い絶縁体はＥＳＤ損傷に対して保護される。
【００３０】
切離し容量の接地接続をＥＳＤ保護装置の接地電位から分離することが望まれる時、本発明の第３の実施の形態を表わす図７に示されるように、容量のゲート接続中に小さなインダクタンスを作ることができる。図７は、７０１で示されるＶｓｓと７０２で示されるＶｓｓｓの２つの接地電位を示す。ＥＳＤ保護ｎＭＯＳトランジスタは、電力パッド７０５（Ｖｄｄ）に接続されたそのドレイン７０４と第１接地電位７０１に接続されたそのソース７０６とを有する。保護トランジスタのゲート７０７は第１抵抗７０８を介して第１接地電位７０１に接続されている。図７はさらにＥＳＤに対して感受性を持つコンポーネント、すなわち、例えば、薄い酸化物層である薄い絶縁体を持つノイズ切離し容量７０９、を示す。１つの容量ゲート７０９ａはインダクタンス７１０を介してパッド７０５に接続され、他のゲートは第２接地電位７０２に接続されている。第１接地電位７０１と第２接地電位７０２は基板とバス抵抗７０３により分離されていて、ダイオードにより隔離できる。このレイアウトも集積化できる。
【００３１】
異なる接地電位７０１と７０２を持つことにより、ｎＭＯＳ保護装置は容量ゲート７０９ａを保護することについて効率的でなくなるであろう。小さなインダクタ７１０は、保護ｎＭＯＳトランジスタをクランプするために十分な時間を与えるために容量ゲート７０９ａでのＥＳＤ事象パルスの立上り時間を遅くするであろう。
【００３２】
図８、９及び１０は、本発明の第４の実施の形態を説明する。感受性のあるコンポーネントを保護装置と集積化するコンセプトは、隔離抵抗を必要とせずに入力バッフアの保護に応用される。従って、この応用は隔離抵抗による入力遷移速度の劣化の無い高速回路を提供する。
【００３３】
図８の概略的な回路図において、ＥＳＤ保護装置８０１は、ｎＭＯＳトランジスタとして描かれ、そのドレイン８０２は電力パッド８０３に接続され、そしてそのソース８０４は接地電位（Ｖｓｓ）８０５に接続されている。保護トランジスタのゲート８０６は、抵抗８０７を介して接地電位８０５に接続されている。図８は、ＥＳＤに対して感受性を持つコンポーネント、すなわち、薄い酸化物層８０８を持つ別のｎＭＯＳトランジスタである入力バッフア８０８を示す。実用的な目的のため、この入力ｎＭＯＳトランジスタのソース８０４ａは保護ｎＭＯＳトランジスタのソース８０４の１つと同一に選ばれていて、接地電位８０５に接続されている。入力トランジスタのゲート８０９は、パッド８０３に接続されている。ドレイン８１０は８１１で示される入力バッフアの出力Ｖｄｄ’に接続される。
【００３４】
既知の方式で、入力バッフアの出力はＶｄｄへｐＭＯＳプルアップ入力バッフア８１２を介して接続される。
【００３５】
簡潔にするためにｐＭＯＳプルアップ入力バッフアを示すことなく、図９は図８に要約されたコンポーネントの交互に接続されそして分布された配置の詳細を示す。図９は、好ましい交互の組合せの配列として、多くのコンポーネントの細長い形状を強調する。モートが９００で示される。モート内には交互に組合せられた様式で：
・コンポーネント、ソース９０４、ドレイン９０２、及びゲート９０６を持った保護ｎＭＯＳトランジスタ；及び
・コンポーネント、ソース９０４ａ、ドレイン９１０、及びゲート９０９を持った入力バッフアｎＭＯＳトランジスタが位置する。
【００３６】
モートの外にはパッド９０３、接地９０５、入力バッフア９１１の出力、及び抵抗９０７が存在する。
【００３７】
図９は、交互に組合せた配置による保護トランジスタを持った入力バッフアの集積化を要約する。入力ｎＭＯＳ領域は９２０と９２１で示され、そして保護ｎＭＯＳ領域は９３０により示される。
【００３８】
入力バッフア・ゲート及び保護ｎＭＯＳゲートは、どんな順序及び比率に変更できる。集積化の目的のため、ＥＳＤ感受性装置及び保護装置はそれらの大きさを変えずに部分に分割される。図１０の概略的な平面図は、モート１０００内に本発明の第４の実施の形態による集積化されたＥＳＤ保護ｎＭＯＳトランジスタと入力バッフアのｎＭＯＳトランジスタの図９の部分よりも広範囲な連続を示す。ＥＳＤ保護ｎＭＯＳトランジスタの配置は、領域１００１と１００２により示されている。ｎＭＯＳトランジスタとして形成されそして保護ｎＭＯＳトランジスタと交互に組合せられた入力バッフアの配置は、１０１１、１０１２、１０１３により示される。細長い形状と電気的接続は図９の相互接続と等価である。ゲート間の抵抗とＶｓｓ（接地電位）は図示しない。
【００３９】
ドーピング・タイプと電気的暗示を逆転して、ｎウェル／基板とｐＭＯＳトランジスタについて類似の考察が適用されることを強調する。
【００４０】
保護されるべき装置とＥＳＤ保護装置を集積化するコンセプトは、アンテナ・ダイオードとＥＳＤ　ｎＭＯＳトランジスタとを集積化する場合に拡張できる。図１１に、本発明の第５の実施の形態が示される。ＥＳＤ保護装置１１０１がｎＭＯＳトランジスタとして描かれていて、そのドレイン１１０２が電力パッド１１０３に接続され、そしてそのソース１１０４が接地電位１１０５に接続されている。保護トランジスタのゲート１１０６は、基板１１０７に接続されている。図１１はさらに、ＥＳＤに対して感受性を持つコンポーネント、すなわち、例えば、薄い酸化物層の薄い絶縁体を持つＭＯＳトランジスタとして設計されるアンテナ１１０８、を示す。このアンテナ・トランジスタのソース及びドレインは一緒に結合され、そしてパッド１１０３に接続される。このアンテナ・トランジスタのゲートは基板１１０７に接続される。
【００４１】
本発明の集積化の観点を強調するため、図１２は図１１に要約されたコンポーネントの交互に組合せられて分布された配置の詳細を示す。図１２はまた、交互に組合せられた好ましい形状の配置としての多くのコンポーネントの細長い形状を強調する。モートが１２００で示されている。モート内には交互に組合せられた様式で：
・コンポーネント、ソース１２０４、ドレイン１２０２、及びゲート１２０６を持った保護ｎＭＯＳトランジスタ；及び
・コンポーネント、ソース１２０７、ドレイン１２０２、及びゲート１２０９を持ったアンテナｎＭＯＳトランジスタが位置する。
【００４２】
モートの外にはパッド１２０３、接地１２０５、及びｐ基板ｐ＋接点１２１１が存在する。
【００４３】
図９は、交互に組合せられた配置により保護トランジスタとアンテナを集積化した様子を示す。アンテナｎＭＯＳ領域は１２２０で示され、保護ｎＭＯＳ領域は１２３０で示される。アンテナ・ゲートと保護ｎＭＯＳゲートはどんな順番と比率で変更できる。保護の目的のために、ＥＳＤ感受性装置と保護装置はそれらの大きさを変えることなく部分に分割できる。
【００４４】
本発明が実施の形態を参照して説明されたが、この説明は限定する意味と解釈すべきでない。説明を参照すれば、当業者には本発明の他の実施の形態及び説明された実施の形態のさまざまな変形と組合せが明らかである。例えば、好適な半導体はシリコンであるが、本発明はシリコン・ゲルマニウム、ガリウム砒素、又はＩＣ製造に使用される他の半導体材料などの他の半導体タイプにも適用できる。別の例として、好適な薄い絶縁体は二酸化シリコンであるが、本発明はまた、酸化窒化シリコン、炭化シリコン、ポリイミド、又は有機又は無機層の積層などの他の無機又は有機絶縁体にも適用できる。従って、特許請求の範囲の請求項はこのようなどんな修正又は実施の形態も含むことを意図している。
【図面の簡単な説明】
【図１】従来技術の入力回路の概略図であり、抵抗がＥＳＤ保護回路と入力トランジスタとを接続するために必要とされ、このトランジスタが高速回路動作を低下させる。
【図２】別の従来技術の入力回路の概略図であり、速度を低下させる抵抗を無くしたが、回路設計者に対して空間を犠牲にする制約を与える。
【図３】ＥＳＤ保護トランジスタと結合された集積回路の電力パッド上のノイズ切離し容量の概略図。
【図４Ａ】本発明の第１の実施の形態によるＩＣ基板の一面のＥＳＤ保護トランジスタと交互に組合せられたｎＭＯＳトランジスタとして形成されたノイズ切離し容量の概略化した平面図。
【図４Ｂ】本発明の第１の実施の形態によるＩＣ基板の一面のＥＳＤ保護トランジスタと交互に組合せられたｎＭＯＳトランジスタとして形成されたノイズ切離し容量の概略化した断面図。
【図５】本発明の第１の実施の形態によるＩＣ基板の一面のＥＳＤ保護トランジスタと交互に組合せられたｎＭＯＳトランジスタとして形成された別のノイズ切離し容量の概略化した平面図。
【図６】本発明の第２の実施の形態によるＩＣ基板の一面のＥＳＤ保護トランジスタと交互に組合せられたｎＭＯＳトランジスタとして形成された別のノイズ切離し容量の概略化した断面図。
【図７】本発明の第３の実施の形態によるＥＳＤ保護トランジスタと結合された集積回路の電力パッド上のノイズ切離し容量の概略図。
【図８】本発明の第４の実施の形態によるＥＳＤ保護トランジスタと結合された集積回路の電力パッド上の入力バッフアの概略図。
【図９】本発明の第４の実施の形態によるＩＣ基板の一面のＥＳＤ保護トランジスタと交互に組合せられたｎＭＯＳトランジスタとして形成された入力バッフアの概略化した平面図。
【図１０】本発明の第４の実施の形態によるＩＣ基板の一面のＥＳＤ保護トランジスタと交互に組合せられたｎＭＯＳトランジスタとして形成された別の入力バッフアの概略化した平面図。
【図１１】本発明の第５の実施の形態によるＥＳＤ保護トランジスタと結合された集積回路の電力パッドと結び付けられたアンテナの概略図。
【図１２】本発明の第５の実施の形態によるＩＣ基板の一面のＥＳＤ保護トランジスタと交互に組合せられたｎＭＯＳトランジスタとしてアンテナの概略化した平面図。
【符号の説明】
４０１　　ｐウェル又はｐ基板
４２０、４２１、４２２、４２３　　　ゲート
４４０、４４１　　　ゲート
４７０、４７１　　　ｎＭＯＳ保護トランジスタ
４８０　　　容量
【図１】
2004040091.tif 000003
【図２】
2004040091.tif 000004
【図３】
2004040091.tif 000005
【図４Ａ】
2004040091.tif 000006
【図４Ｂ】
2004040091.tif 000007
【図５】
2004040091.tif 000008
【図６】
2004040091.tif 000009
【図７】
2004040091.tif 000010
【図８】
2004040091.tif 000011
【図９】
2004040091.tif 000012
【図１０】
2004040091.tif 000013
【図１１】
2004040091.tif 000014
【図１２】
2004040091.tif 000015
【外国語明細書】
2004040091.tif 000016
2004040091.tif 000017
2004040091.tif 000018
2004040091.tif 000019
2004040091.tif 000020
2004040091.tif 000021
2004040091.tif 000022
2004040091.tif 000023
2004040091.tif 000024
2004040091.tif 000025
2004040091.tif 000026
2004040091.tif 000027
2004040091.tif 000028
2004040091.tif 000029
2004040091.tif 000030
2004040091.tif 000031
2004040091.tif 000032
2004040091.tif 000033
2004040091.tif 000034
2004040091.tif 000035
2004040091.tif 000036
2004040091.tif 000037
2004040091.tif 000038
2004040091.tif 000039
2004040091.tif 000040
2004040091.tif 000041
2004040091.tif 000042
2004040091.tif 000043
2004040091.tif 000044