(57)【要約】【課題】微細化された配線形成溝及びヴィアホールに対して、ボイドやシームが発生しない、埋め込み特性に優れた金属配線を実現できるようにする。【解決手段】スパッタ法により、ヴィアホール１７ａ及び上部配線形成溝１８ａの壁面及び底面上を含む第４の絶縁膜１７の上に、厚さが約２５ｎｍの窒化タンタルからなる下部バリア層１９を堆積する。スパッタリング条件は、ターゲットに約１０ｋＷのＤＣソースパワーを印加して行なう。その後、ＤＣソースパワーを約２ｋＷとし、半導体基板に約２００ＷのＲＦパワーを印加して、下部バリア層１９に対して、アルゴンガスによるエッチング量が５ｎｍ程度のスパッタエッチを行なうことにより、ヴィアホール１７ａの底面上に堆積した下部バリア層１９の少なくとも一部をヴィアホール１７ａの壁面の下部に堆積させる。【選択図】　　　　図２
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【特許請求の範囲】
【請求項１】
基板の上に接続孔を有する絶縁膜を形成する第１の工程と、前記接続孔の壁面及び底面上を含む前記絶縁膜の上に、導電性を有する下地層を形成する第２の工程と、
前記下地層に対してスパッタエッチを行なうことにより、前記接続孔の底面上に堆積した下地層の少なくとも一部を前記接続孔の壁面の下部に堆積する第３の工程と、
めっき法により、前記下地層の上に金属層を形成する第４の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記下地層は金属からなるめっきシード層であり、
前記めっきシード層及び金属層は銅を主成分とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記下地層は、前記金属層を構成する原子の前記絶縁膜への拡散を防止するバリア層であり、
前記第３の工程と前記第４の工程との間に、
前記接続孔の壁面及び底面上を含む前記バリア層の上に、金属からなるめっきシード層を形成する第５の工程をさらに備えていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第５の工程と前記第４の工程との間に、
前記めっきシード層に対してスパッタエッチを行なうことにより、前記接続孔の底面上に堆積しためっきシード層の少なくとも一部を前記接続孔の壁面の下部に堆積する第６の工程とをさらに備えていることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記めっきシード層及び金属層は銅を主成分とすることを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
前記第３の工程は、前記接続孔の底面上に堆積した前記バリア層が除去されるように行なうことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項７】
前記バリア層は、高融点金属又は該高融点金属の窒化物からなることを特徴とする請求項３〜６のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記バリア層は、その下部が高融点金属の窒化物からなる下部バリア層と、その上部が高融点金属からなる上部バリア層とにより構成されており、
前記第２の工程及び第３の工程は、前記下部バリア層及び上部バリア層ごとに繰り返すことを特徴とする請求項３〜６のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、金属配線を有する半導体装置の製造方法に関し、特にデュアルダマシン法による金属配線を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置はその高集積化を実現するため、配線の微細化及び多層化が進展している。
【０００３】
以下、従来の半導体装置における多層化されたメタル配線の形成方法について図面を参照しながら説明する。
【０００４】
図７（ａ）〜図７（ｃ）、図８（ａ）及び図８（ｂ）は従来の半導体装置の製造方法であって、多層配線におけるヴィアホールを含む部分の工程順の断面構成を示している。
【０００５】
まず、図７（ａ）に示すように、半導体基板（図示せず）の上に、酸化シリコン等からなる第１の絶縁膜１０１及び第２の絶縁膜１０２を順次堆積する。続いて、第２の絶縁膜１０２の所定の領域に下部配線形成溝を形成し、形成した下部配線形成溝に、窒化タンタルからなる第１のバリア膜１０３及びタンタルからなる第２のバリア膜１０４を介在させ、銅からなる下部配線１０５を充填するように形成する。その後、窒化シリコンからなる第３の絶縁膜１０６、酸化シリコンからなる第４の絶縁膜１０７及び第５の絶縁膜１０８を順次堆積する。続いて、第５の絶縁膜１０８における下部配線１０５の上側の領域に上部配線形成溝１０８ａを形成する。続いて、第３の絶縁膜１０６及び第４の絶縁膜１０７における上部配線形成溝１０８ａの下側の領域に、下部配線１０５を露出するヴィアホール１０７ａを選択的に形成する。
【０００６】
次に、図７（ｂ）に示すように、スパッタ法等により、第５の絶縁膜１０８の上に、ヴィアホール１０７ａ及び上部配線形成溝１０８ａの底面及び壁面を含む全面にわたって、窒化タンタルからなる第１のバリア膜１０９及びタンタルからなる第２のバリア膜１１０を順次堆積する。
【０００７】
次に、図７（ｃ）に示すように、スパッタ法等により、第２のバリア膜１１０の上に、ヴィアホール１０７ａ及び上部配線形成溝１０８ａの底面及び壁面を含む全面にわたって、銅からなるめっきシード層１１１を堆積し、その後、図８（ａ）に示すように、電解めっき法により、ヴィアホール１０７ａ及び上部配線形成溝１０８ａに銅からなる上部配線形成層１１２Ａを埋め込む。
【０００８】
次に、図８（ｂ）に示すように、第５の絶縁膜１０８上に堆積した上部配線形成層１１２Ａを化学機械的研磨法等により除去し、且つその上面を平坦化して、上部配線形成層１１２Ａから上部配線１１２Ｂ及びヴィア１１２Ｃを形成する。その後、平坦化された第５の絶縁膜１０８及び上部配線１１２Ｂの上に第６の絶縁膜１１３を堆積する。
【０００９】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体装置の製造方法は、配線の微細化が一層進展すると、めっき法による上部配線形成層１１２Ａをヴィアホール１０７ａに埋め込むことが困難となるという問題がある。
【００１０】
すなわち、配線の微細化に伴って、ヴィアホール１０７ａのアスペクト比（＝深さと開口径との比）が大きくなるため、ヴィアホール１０７ａに対して、第１のバリア膜１０９、第２のバリア膜１１０及びめっきシード層１１１を堆積する際のそれぞれのスパッタ原子に、より一層の直進性（異方性）が要求される。
【００１１】
一方、スパッタ原子の直進性が増大すると、図９（ａ）のスパッタリング工程に示すように、ヴィアホール１０７ａの壁面の下部には、第１のバリア膜１０９、第２のバリア膜１１０及びめっきシード層１１１のいずれもが十分に堆積されず薄膜化してしまい、とりわけ、第１のバリア膜１０９及び第２のバリア膜１１０の膜厚が小さい場合には、めっきシード層１１１を構成する銅原子が凝集してしまい、一様な膜が形成されずに不連続となる。その結果、図９（ｂ）のめっき工程に示すように、上部配線形成層１１２Ａが、ヴィアホール１０７ａに充填されず、ボイド又はシーム１０７ｂと呼ばれる空洞状の欠陥が生じる。
【００１２】
このように、上部配線形成層１１２Ａがヴィアホール１７ａに確実に埋め込まれない場合には、ヴィア１１２Ｃや配線１０５、１１２Ｂの抵抗が上昇したり、エレクトロマイグレーション又はストレスマイグレーション等が発生して多層配線の信頼性が大きく低下したりする。
【００１３】
そこで、第１のバリア膜１０９、第２のバリア膜１１０及びめっきシード層１１１の各膜厚を大きくすると、今度は、図１０（ａ）のスパッタリング工程に示すように、ヴィアホール１０７ａの開口部の上端に形成されるオーバーハング状部分１１１ａが大きくなる。その結果、図１０（ｂ）のめっき工程において、ヴィアホール１０７ａの内部のほぼ全体がシーム１０７ｃとなってしまう。
【００１４】
本発明は、前記従来の問題を解決し、微細化された配線形成溝及びヴィアホールに対して、ボイドやシームが発生しない、埋め込み特性に優れた金属配線を実現できるようにすることを目的とする。
【００１５】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、半導体装置の製造方法を、スパッタリングにより成膜された下地層における接続孔の底面上の堆積部分に対してその少なくとも一部を接続孔の壁面の下部に堆積する構成とする。
【００１６】
具体的に、本発明に係る半導体装置の製造方法は、基板の上に接続孔を有する絶縁膜を形成する第１の工程と、接続孔の壁面及び底面上を含む絶縁膜の上に、導電性を有する下地層を形成する第２の工程と、下地層に対してスパッタエッチを行なうことにより、接続孔の底面上に堆積した下地層の少なくとも一部を接続孔の壁面の下部に堆積する第３の工程と、めっき法により、下地層の上に金属層を形成する第４の工程とを備えている。
【００１７】
本発明の半導体装置の製造方法によると、下地層に対してスパッタエッチを行なうことにより、絶縁膜に設けた接続孔の底面上に堆積した下地層の少なくとも一部を接続孔の壁面の下部に堆積するため、接続孔の壁面の下部に堆積する下地層の膜厚が大きくなるので、接続孔の壁面下部においても下地層が連続して堆積するようになる。その結果、接続孔の壁面下部において下地層のカバレッジが向上するため、接続孔の底部の隅に生じやすい段切れ（膜破れ）を防止することができる。
【００１８】
その上、下地層を堆積した後に、堆積した下地層に対してスパッタエッチを行なうため、接続孔の開口部の上端に形成されるオーバーハング状部分を削減できるので、めっき法により接続孔に金属層を埋め込むのに十分な開口面積を確保することができる。その結果、接続孔の内部に発生するボイドやシームを防止することができ、金属層の埋め込み特性を向上することができる。
【００１９】
また、下地層がバリア層である場合には、該バリア層はスパッタエッチによって接続孔の壁面の下部を覆う部分が厚くなり且つ一様に覆われるため、金属層を構成する原子、例えば銅原子の絶縁膜への界面拡散を抑えることができるので、エレクトロマイグレーション又はストレスマイグレーション等に対する耐性が向上する。
【００２０】
その上、下地層がバリア層である場合には、スパッタエッチによって下地層における接続孔の底面上部分が薄膜化されるため、接続孔に充填された金属層とその下側に形成された下部配線との間で金属原子の拡散が起こりやすくなる。その結果、接続孔の底部に発生するボイドを抑えることができるので、エレクトロマイグレーションに対する耐性が向上する。さらには、下地層が薄膜化されることにより、配線抵抗をも低減することができる。
【００２１】
本発明の半導体装置の製造方法において、下地層は金属からなるめっきシード層であり、めっきシード層及び金属層は銅を主成分とすることが好ましい。
【００２２】
本発明の半導体装置の製造方法において、下地層は金属層を構成する原子の絶縁膜への拡散を防止するバリア層であり、本発明の半導体装置の製造方法は、第３の工程と第４の工程との間に、接続孔の壁面及び底面上を含むバリア層の上に、金属からなるめっきシード層を形成する第５の工程をさらに備えていることが好ましい。
【００２３】
この場合に、第５の工程と第４の工程との間に、めっきシード層に対してスパッタエッチを行なうことにより、接続孔の底面上に堆積しためっきシード層の少なくとも一部を接続孔の壁面の下部に堆積する第６の工程とをさらに備えていることが好ましい。
【００２４】
下地層がバリア層である場合に、めっきシード層及び金属層は銅を主成分とすることが好ましい。
【００２５】
下地層がバリア層である場合に、第３の工程は、接続孔の底面上に堆積したバリア層が除去されるように行なうことが好ましい。
【００２６】
下地層がバリア層である場合に、バリア層は高融点金属又は該高融点金属の窒化物からなることが好ましい。
【００２７】
また、この場合のバリア層は、その下部が高融点金属の窒化物からなる下部バリア層と、その上部が高融点金属からなる上部バリア層とにより構成されており、第２の工程及び第３の工程は、下部バリア層及び上部バリア層ごとに繰り返すことが好ましい。
【００２８】
【発明の実施の形態】
本発明の一実施形態について図面を参照しながら説明する。
【００２９】
図１（ａ）、図１（ｂ）〜図６（ａ）、図６（ｂ）は本発明の一実施形態に係る半導体装置の製造方法であって、多層配線におけるヴィアホール（接続孔）を含む部分の工程順の断面構成を示している。
【００３０】
まず、図１（ａ）に示すように、例えば、シリコン（Ｓｉ）からなる半導体基板（図示せず）の上に、ＣＶＤ法により、酸化シリコンにホウ素及びリンが添加されたＢＰＳＧ（Ｂｏｒｏｎ　Ｐｈｏｓｐｈｏｒｏｕｓ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）からなる第１の絶縁膜１１及び第２の絶縁膜１２を順次堆積する。続いて、リソグラフィ法及びドライエッチング法により、第２の絶縁膜１２の所定の領域に下部配線形成溝を形成する。その後、スパッタ法により、下部配線形成溝を含む第２の絶縁膜１２の上に全面にわたって、窒化タンタル（ＴａＮ）からなる下部バリア層１３及びタンタル（Ｔａ）からなる上部バリア層１４を堆積する。続いて、スパッタ法により、銅（Ｃｕ）又は銅を主成分とする合金からなるめっきシード層（図示せず）を上部バリア層１４の上に堆積する。その後、電解めっき法により、銅又は銅合金からなる金属層をめっきシード層の上に堆積する。続いて、化学機械的研磨（ＣＭＰ）法により、第２の絶縁膜１２の上に堆積した下部バリア層、上部バリア層及び金属層を除去することにより、下部配線形成溝に充填された金属層から下部配線１５を形成する。
【００３１】
その後、例えばＣＶＤ法により、窒化シリコン（Ｓｉ３Ｎ４）からなる第３の絶縁膜１６、ＢＰＳＧからなる第４の絶縁膜１７及びＢＰＳＧからなる第５の絶縁膜１８を順次堆積する。続いて、第５の絶縁膜１８における下部配線１５の上側の領域に上部配線形成溝１８ａを形成する。続いて、第３の絶縁膜１６及び第４の絶縁膜１７における上部配線形成溝１８ａの下側の領域に、下部配線１５を露出するヴィアホール１７ａを選択的に形成する。その後、アルゴン（Ａｒ＋　）ガスによるスパッタエッチを行なって、ヴィアホール１７ａから露出する下部配線１５の表面に形成されている自然酸化膜である酸化銅等を除去する。
【００３２】
このスパッタエッチにより、図１（ｂ）に示すように、上部配線形成溝１８ａ及びヴィアホール１７ａの各開口部の上端がそれぞれ丸められて広がるため、後工程のバリア層及びめっきシード層を堆積した後の開口面積も大きくなるので、めっき法による金属層の埋め込み特性が良好となる。
【００３３】
次に、図２（ａ）に示すように、スパッタ法により、ヴィアホール１７ａ及び上部配線形成溝１８ａの壁面及び底面上を含む第４の絶縁膜１７の上に、厚さが約２５ｎｍの窒化タンタルからなる下部バリア層１９を堆積する。このときのスパッタリングは、ターゲットに対して約１０ｋＷのＤＣソースパワーを印加して行なう。その後、ＤＣソースパワーを約２ｋＷにまで低減し、半導体基板（試料）に対して約２００ＷのＲＦパワーを印加して、下部バリア層１９に対して、アルゴンガスを用いた、エッチング量が５ｎｍ程度のスパッタエッチを行なうことにより、図２（ｂ）に示すように、ヴィアホール１７ａの底面上に堆積した下部バリア層１９の少なくとも一部をヴィアホール１７ａの壁面の下部に堆積させる。この窒化タンタルからなる下部バリア層１９は、後工程で形成する上部配線及びヴィアを構成する銅原子が、第４の絶縁膜１７及び第５の絶縁膜１８に拡散することを防止するために設けている。これにより、銅原子の拡散を防止する下部バリア層１９は、ヴィアホール１７ａの少なくとも壁面の下部においてそのカバレッジが向上すると共に厚くなる。
【００３４】
次に、図３（ａ）に示すように、スパッタ法により、ヴィアホール１７ａ及び上部配線形成溝１８ａの壁面及び底面上を含む下部バリア層１９の上に、厚さが約１０ｎｍのβ−タンタル（β−Ｔａ）からなる上部バリア層２０を堆積する。このときのスパッタリングは、下部バリア層１９と同様に、ターゲットに対して約１０ｋＷのＤＣソースパワーを印加して行なう。ここで、タンタルからなる上部バリア層２０は、後工程で形成するめっきシード層の下地膜として設けている。この上部バリア層２０により、めっきシード層と第４の絶縁膜１７及び第５の絶縁膜１８との間の密着性が向上する。なお、β−タンタルはα−タンタルと比べて、銅（Ｃｕ）に対する密着性が優れることが分かっている。
【００３５】
前述したように、半導体装置を微細化すると、ヴィアホール１７ａのアスペクト比が大きくなるため、下部バリア層１９及び上部バリア層２０に、ヴィアホール１７ａの壁面の下部にまで３ｎｍ〜５ｎｍ程度の十分な厚さを得ようとすると、第４の絶縁膜１７及び第５の絶縁膜１８の上面には各バリア層１９、２０を３０ｎｍ〜５０ｎｍ程度にも厚く堆積する必要がある。その結果、図３（ａ）に示すように、ヴィアホール１７ａの開口部の上端にオーバハング状部分２０ａが形成されてしまい、ヴィアホール１７ａの開口面積が小さくなる。
【００３６】
そこで、図３（ｂ）に示す次工程において、ＤＣソースパワーを約２ｋＷとし、半導体基板に対して約２００ＷのＲＦパワーを印加して、上部バリア層２０に対して、アルゴンガスによるエッチング量が５ｎｍ程度のスパッタエッチを行なう。このスパッタエッチにより、図４（ａ）に示すように、ヴィアホール１７ａの底面上に堆積した上部バリア層２０の少なくとも一部をヴィアホール１７ａの壁面の下部の下部バリア層１９上に堆積させる。これにより、めっきシード層の下地層である上部バリア層２０は、ヴィアホール１７ａの少なくとも壁面の下部においてそのカバレッジが向上すると共に厚くなる。
【００３７】
このように、本実施形態によると、ヴィアホール１７ａの壁面下部における下部バリア層１９及び上部バリア層２０のカバレッジが、堆積後にそれぞれ行なう異方性のスパッタエッチによって向上するため、各バリア層１９、２０の最初の堆積膜厚を低減したとしても、下部バリア層１９における銅原子に対するバリア性、及び上部バリア層２０におけるめっきシード層に対する密着性が確保される。
【００３８】
その上、各バリア層１９、２０は堆積後のスパッタエッチによって、第４の絶縁膜１７及び第５の絶縁膜１８の上面に堆積した各バリア層１９、２０の膜厚をも減らすことができるため、開口部上端のオーバハング状部分が削減される。また同時に、各バリア層１９、２０におけるビアホール１７ａの底面上部分の膜厚をも減少するため、ヴィアによる配線抵抗が低減する。従って、各バリア層１９、２０に対するスパッタエッチは、各バリア層１９、２０におけるヴィアホール１７ａの底面上部分が除去される程度に行なうと、ヴィアによる配線抵抗をさらに低減することができる。
【００３９】
次に、図４（ｂ）に示すように、ターゲットに対して約３０ｋＷのＤＣソースパワーを印加するスパッタ法により、ヴィアホール１７ａ及び上部配線形成溝１８ａの壁面及び底面上を含む上部バリア層２０の上に、厚さが約１００ｎｍの銅又は銅を主成分とする合金からなるめっきシード層２１を堆積する。めっきシード層２１においても、バリア層１９、２０と同様に、ヴィアホール１７ａの壁面の下部にまで１０ｎｍ〜１５ｎｍ程度の十分な厚さを得ようとすると、第５の絶縁膜１８の上にはめっきシード層２１を１００ｎｍ〜１５０ｎｍ程度にも厚く堆積する必要がある。その結果、図４（ｂ）に示すように、ヴィアホール１７ａの開口部の上端にオーバハング状部分２１ａが形成されてしまい、ヴィアホール１７ａの開口面積が小さくなり、甚だしい場合には、この工程でシーム１７ｂが形成されてしまう。また、めっきシード層２１は、後工程のめっき工程における銅めっきの下地層であるため、該めっきシード層２１が半導体基板上で途切れることなく連続的に形成される必要がある。従って、めっきシード層２１が連続的に形成されていない場合には、めっき工程において、図９（ｂ）に示したように、ヴィアホールの下部にボイド等が発生する。
【００４０】
そこで、図５（ａ）に示す次工程において、ＤＣソースパワーを約２ｋＷとし、半導体基板に対して約２００ＷのＲＦパワーを印加して、めっきシード層２１に対して、アルゴンガスによるエッチング量が５０ｎｍ程度のスパッタエッチを行なう。このスパッタエッチにより、図５（ｂ）に示すように、ヴィアホール１７ａの底面上に堆積しためっきシード層２１の少なくとも一部をヴィアホール１７ａの壁面の下部の下部バリア層１９上に堆積させる。これにより、めっきの下地層であるめっきシード層２１は、ヴィアホール１７ａの少なくとも壁面の下部においてそのカバレッジが向上する。その上、めっきシード層２１における第４の絶縁膜１７及び第５の絶縁膜１８上部分の膜厚も低減するため、ヴィアホール１７ａの開口部上端のオーバハング上部分２１ａの張り出し量も小さくなる。その結果、ヴィアホール１７ａには、後工程の銅めっきに必要な開口径を確保することができる。
【００４１】
次に、図６（ａ）に示すように、電解めっき法により、ヴィアホール１７ａ及び上部配線形成溝１８ａに、銅からなる上部配線形成層２２Ａを埋め込む。
【００４２】
次に、図６（ｂ）に示すように、第５の絶縁膜１８上に堆積した上部配線形成層２２Ａを、ＣＭＰ法等により除去し且つ上面を平坦化して、銅からなる上部配線形成層２２Ａから上部配線２２Ｂ及びヴィア２２Ｃを形成する。
【００４３】
なお、本実施形態においては、第４の絶縁膜１７及び第５の絶縁膜１８とめっきシード層２１との間の下部バリア層１９及び上部バリア層２０を、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層構造としたが、これに限られず、例えば、下部バリア層１９を窒化タングステン（ＷＮ）とし、上部バリア層２０をタングステン（Ｗ）としても良く、又は他の高融点金属又はその窒化物を用いてもよい。また、バリア層１９、２０は、必ずしも積層構造体とする必要はない。
【００４４】
また、下部配線１５、上部配線２２Ｂ及びヴィア２２Ｃを構成する金属材料に銅を用いたが、これに限られず、アルミニウム（Ａｌ）、銀（Ａｇ）等の金属又はそれらの合金を用いてもよい。
【００４５】
また、下部バリア層１９及び、上部バリア層２０及びめっきシード層２１の堆積にはスパッタ法を用いたが、これに限られず、ＣＶＤ法を用いてもよい。
【００４６】
【発明の効果】
本発明に係る半導体装置の製造方法によると、接続孔の壁面の下部に堆積する下地層の膜厚を厚くすることができるため、接続孔の壁面下部においても下地層が連続して堆積するようになるので、接続孔の壁面下部において下地層のカバレッジが向上し、接続孔の底部の隅に生じやすい段切れを防止することができる。
【００４７】
その上、接続孔の開口部の上端におけるオーバーハング状部分を削減できるため、めっき法により接続孔に金属層を埋め込むのに十分な開口面積を確保することができるので、接続孔の内部に発生するボイドやシームを防止することができ、金属層の埋め込み特性を向上することができる。従って、半導体装置の多層配線において、さらなる微細化を実現することができる。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造方法であって、多層配線におけるヴィアホールを含む部分を示す工程順の構成断面図である。
【図２】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造方法であって、多層配線におけるヴィアホールを含む部分を示す工程順の構成断面図である。
【図３】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造方法であって、多層配線におけるヴィアホールを含む部分を示す工程順の構成断面図である。
【図４】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造方法であって、多層配線におけるヴィアホールを含む部分を示す工程順の構成断面図である。
【図５】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造方法であって、多層配線におけるヴィアホールを含む部分を示す工程順の構成断面図である。
【図６】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造方法であって、多層配線におけるヴィアホールを含む部分を示す工程順の構成断面図である。
【図７】（ａ）及び（ｂ）は従来の半導体装置の製造方法であって、多層配線におけるヴィアホールを含む部分を示す工程順の構成断面図である。
【図８】（ａ）及び（ｂ）は従来の半導体装置の製造方法であって、多層配線におけるヴィアホールを含む部分を示す工程順の構成断面図である。
【図９】（ａ）及び（ｂ）は従来の半導体装置の製造方法における多層配線のヴィアホール部分で生じる不具合を示す工程順の構成断面図である。
【図１０】（ａ）及び（ｂ）は従来の半導体装置の製造方法における多層配線のヴィアホール部分で生じる不具合を示す工程順の構成断面図である。
【符号の説明】
１１　　第１の絶縁膜
１２　　第２の絶縁膜
１３　　下部バリア層
１４　　上部バリア層
１５　　下部配線
１６　　第３の絶縁膜
１７　　第４の絶縁膜
１７ａ　ヴィアホール（接続孔）
１８　　第５の絶縁膜
１８ａ　上部配線形成溝
１９　　下部バリア層（下地層）
２０　　上部バリ層（下地層）
２０ａ　オーバハング状部分
２１　　めっきシード層（下地層）
２１ａ　オーバハング状部分
２２Ａ　上部配線形成層
２２Ｂ　上部配線
２２Ｃ　ヴィア
【図１】
2004063556.tif 000003
【図２】
2004063556.tif 000004
【図３】
2004063556.tif 000005
【図４】
2004063556.tif 000006
【図５】
2004063556.tif 000007
【図６】
2004063556.tif 000008
【図７】
2004063556.tif 000009
【図８】
2004063556.tif 000010
【図９】
2004063556.tif 000011
【図１０】
2004063556.tif 000012