(57)【要約】【課題】簡単な構成で内蔵ＰＲＯＭに、記録情報の消去、書き換え及び読み出しを誤動作なく行なうマイクロコンピュータを提供する。【解決手段】制御ＩＣが制御ユニット８を介しＥＥＰＲＯＭ２に接続され、マイクロコンピュータ１２の制御動作時に、リセットＩＣ６からのリセット信号Ｖｒの論理値が“０”にセットされ、バッファ素子５が、制御信号Ｆｃの出力を阻止する阻止モードに禁止時間Ｔｉの間設定され、禁止時間Ｔｉの間に、制御ＩＣ１の動作電圧ＶｄとＥＥＰＲＯＭ２の動作電圧Ｖｍとが動作開始電圧に達し、制御ＩＣ１が出力する制御信号ＦｃがＨレベルＶｉｎに達するように、禁止時間Ｔｉが設定されているので、禁止時間Ｔｉが経過し、リセット信号Ｖｒの論理値が“１”になり制御信号ＦｃがＥＥＰＲＯＭ２に入力されると、ＰＲＯＭ２への常に誤動作のない高精度の記録情報の消去、書き換え及び読み出しが可能になる。【選択図】　　　　図１
2004021709.tif 000002
【特許請求の範囲】
【請求項１】
記録情報の消去、書き換え及び読み出しが行なわれるＰＲＯＭを備えたマイクロコンピュータにおいて、
制御信号を出力し、該制御信号に基づいて前記ＰＲＯＭに対する記録情報の消去、変更及び読み出しを制御する制御ＩＣと、
該制御ＩＣの制御信号の出力端子に接続され、前記ＰＲＯＭの動作電圧が定常値に達するまでの間、前記制御信号の出力を阻止するバッファ素子、及び前記バッファ素子の出力端子の信号レベルを、前記ＰＲＯＭの動作電圧に基づいて、アクティブプルアップするプルアップ素子を備えた制御手段と
を有することを特徴とするマイクロコンピュータ。
【請求項２】
記録情報の消去、書き換え及び読み出しが行なわれる複数のＰＲＯＭを備えたマイクロコンピュータにおいて、
複数の出力端子から前記複数のＰＲＯＭに、チップセレクト信号をそれぞれ出力し、選択されるＰＲＯＭに対する記録情報の消去、書き換え及び読み出しをそれぞれ制御する制御ＩＣと、
該制御ＩＣの複数の出力端子にそれぞれ接続され、対応するＰＲＯＭの動作電圧が定常値に達するまでの間、対応するチップセレクト信号の出力をそれぞれ阻止する複数のバッファ素子、及びこれらのバッファ素子の出力端子の信号レベルを、対応するＰＲＯＭの動作電圧に基づいて、それぞれアクティブプルアップする複数のプルアップ素子を備えた制御手段と
を有することを特徴とするマイクロコンピュータ。
【請求項３】
記録情報の消去、書き換え及び読み出しが行なわれ、共通の電源電圧に接続される複数のＰＲＯＭを備えたマイクロコンピュータにおいて、
共通のライトイネーブル信号を前記複数のＰＲＯＭにそれぞれ出力し、前記複数のＰＲＯＭに対する記録情報の消去、書き換え及び読み出しをそれぞれ制御する制御ＩＣと、
該制御ＩＣの出力端子に接続され、前記複数のＰＲＯＭの動作電圧が定常値に達するまでの間、前記ライトイネーブル信号の出力を阻止するバッファ素子、及び該バッファ素子の出力端子の信号レベルを、前記複数のＰＲＯＭの動作電圧に基づいて、アクティブプルアップするプルアップ素子を備えた制御手段と
を有することを特徴とするマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマイクロコンピュータ、特に記録情報の消去、書き換え及び読み出しが行なわれるＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）を備えたマイクロコンピュータに関する。
【０００２】
【従来の技術】
近年、ＰＲＯＭを内蔵したマイクロコンピュータは、パーソナルコンピュータやプリンタなどの制御ユニットに広く利用されており、また、この種のマイクロコンピュータは、プログラム開発デバッグのためにも欠くことのできないものとなっている。
このように広く使用されているＰＲＯＭには、システムの起動プログラムが格納されることが多く、ＰＲＯＭの記録情報の読み出し、消去或いは書き換え時に、誤動作が生じるとシステムが正常に起動しなくなることがあり、致命的な障害が発生することになる。また、システムの課金情報がＰＲＯＭに格納されている場合には、ＰＲＯＭに格納されているシステムの課金情報が、誤動作により誤って消去されると、システムの動作に重大な障害となる。
【０００３】
図５は、従来使用されているこの種のマイクロコンピュータ１０の構成を示すブロツク図であり、このマイクロコンピュータ１０では、＋５Ｖの電源電圧Ｖｃｃが印加されて作動する制御ユニット１と、同様に、５ｖ電源電圧Ｖｃｃが印加されて作動するＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）２とが、バス及び信号線で互いに接続されている。
このマイクロコンピュータ１０では、制御ＩＣ１からＥＥＰＲＯＭ２にアドレス信号Ａｄｒｅｓｓ、チップセレクト信号ＣＳ、アウトプットイネーブル信号ＯＥ、ライトイネーブル信号ＷＥが入力され、制御ＩＣ１は、ＥＥＰＲＯＭ２との間でデータＤａｔａのやり取りをしながら、ＥＥＰＲＯＭ２に対して記録情報の読み出し、消去或いは書き換えの制御を行なう。
【０００４】
このマイクロコンピュータ１０の制御動作時には、図６に示すように、電源電圧Ｖｃｃの印加によって、制御ＩＣ１の動作電圧ＶｄとＥＥＰＲＯＭ２の動作電圧Ｖｍとは、同図に示す曲線Ｃ１に従って上昇して行き、時刻ｔ２においてａ点で動作開始電圧Ｖｃｃｗｈに達し、その後時刻ｔ３では定常値Ｖｃｃに達する。
一方、制御ＩＣ１から出力される制御信号として、チップセレクト信号ＣＳとライトイネーブル信号ＷＥとを取り上げて説明すると、チップセレクト信号ＣＳとライトイネーブル信号ＷＥとは、同図に示す曲線Ｃ２に従って上昇し、時刻ｔ１（＜ｔ２）においてｂ点でＨレベル値Ｖｉｈに達する。
【０００５】
このように、制御ＩＣ１の動作電圧ＶｄとＥＥＰＲＯＭ２の動作電圧Ｖｍとが、ａ点で動作開始電圧Ｖｃｃｗｈに達した時刻ｔ２においては、チップセレクト信号ＣＳとライトイネーブル信号ＷＥとが、すでにｂ点でＨレベルＶｉｈに達しているので、ＥＥＰＲＯＭ２に対する記録情報の消去、書き換え及び読み出し動作に誤動作が生じることはなく、ＥＥＰＲＯＭ２に対して、誤動作のない記録情報の消去、書き換え及び読み出しが行なわれる。
しかし、図６において、チップセレクト信号ＣＳとライトイネーブル信号ＲＥとが、一点鎖線の曲線Ｃ３で示すように上昇するものとすると、制御ＩＣ１の動作電圧ＶｄとＥＥＰＲＯＭ２の動作電圧Ｖｍとが、ａ点で動作開始電圧Ｖｃｃｗｈに達した時刻ｔ２において、チップセレクト信号ＣＳとライトイネーブル信号ＷＥとは、ｃ点でＨレベルＶｉｎに達していないことになり、ＥＥＰＲＯＭ２に対する記録情報の消去、書き換え及び読み出しに誤動作が発生することになる。
【０００６】
一方、この種のマイクロコンピュータでは、高速動作を行なうプロセッサや、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ；特定用途ＩＣ）などの制御ＩＣについては、電源電圧Ｖｃｃの低電圧化が進み、殆どのものは電源電圧Ｖｃｃが＋３．３ｖ以下になっている。この場合、マイクロコンピュータのＰＲＯＭについても電源電圧Ｖｃｃの低電圧化が進められているが、制御ＩＣの電源電圧Ｖｃｃの低電圧化に遅れる傾向にあり、現在の所はＰＲＯＭの電源電圧Ｖｃｃは＋５Ｖ程度のものが主流となっている。
【０００７】
図７には、制御ＩＣ１の電源電圧Ｖｃｃ２とＥＥＰＲＯＭ２の電源電圧Ｖｃｃ１とが異なるマイクロコンピュータ１１の構成が示され、このマイクロコンピュータ１１にはレギュレータ３が設けられており、このレギュレータ３によって、＋５Ｖの電源電圧Ｖｃｃ１から＋３．３Ｖの電源電圧Ｖｃｃ２が作成され、制御ＩＣ１には＋３．３Ｖの電源電圧Ｖｃｃ２が印加されている。図７のマイクロコンピュータ１１のその他の部分の構成は、すでに図５を参照して説明したマイクロコンピュータ１０と同一なので、重複する説明は行なわない。
【０００８】
このマイクロコンピュータ１１の制御動作を、制御信号としてチップセレクト信号ＣＳとライトイネーブル信号ＷＥを取り上げて説明すると、図８に示すように、＋５Ｖの電源電圧Ｖｃｃ１が印加されるＥＥＰＲＯＭ２の動作電圧Ｖｍは、同図の曲線Ｃ５に従って上昇して行き、時刻ｔ５においてｄ点ｄで動作開始電圧Ｖｃｃｗｈ１に達し、その後時刻ｔ７で定常値Ｖｃｃ１に達する。
これに対して、＋３．３Ｖの電源電圧Ｖｃｃ２が印加される制御ＩＣ１の動作電圧Ｖｄは、ＥＥＰＲＯＭ２の動作電圧Ｖｍに遅れて立ち上がり、同図の曲線Ｃ６に従って上昇し行き、時刻ｔ６においてｅ点で動作開始電圧Ｖｃｃｗｈ２に達し、その後時刻ｔ８で定常値Ｖｃｃ２に達する。
そして、＋３．３Ｖの電源電圧Ｖｃｃ２で作動する制御ＩＣ１から出力されるチップセレクト信号ＣＳとライトイネーブル信号ＷＥとは、制御ＩＣ１の動作電圧Ｖｄに遅れて立ち上がり、同図の曲線Ｃ７に従って信号レベルが上昇し、時刻ｔ４においてｆ点でＨレベル値Ｖｉｈに達する。
【０００９】
このように、ＥＥＰＲＯＭ２の動作電圧Ｖｍが、時刻ｔ５においてｄ点で動作開始電圧Ｖｃｃｗｈ１に達し、制御ＩＣ１の動作電圧Ｖｄが、時刻ｔ６においてｅ点で動作開始電圧Ｖｃｃｗｈ２に達した時には、チップセレクト信号ＣＳとライトイネーブル信号ＷＥとは、すでに時刻ｔ４においてｆ点でＨレベルＶｉｈに達しているので、ＥＥＰＲＯＭ２に対する記録情報の消去、書き換え及び読み出し動作に誤動作が生じることはなく、ＥＥＰＲＯＭ２に対して、誤動作のない記録情報の消去、書き換え及び読み出しが行なわれる。
しかし、チップセレクト信号ＣＳとライトイネーブル信号ＷＥの信号レベルが、図８に一点鎖線で示す曲線Ｃ８に示すように上昇すると、制御ＩＣ１の動作電圧Ｖｄが、動作開始電圧Ｖｃｃｗｈ２に達した時刻ｔ６において、チップセレクト信号ＣＳとライトイネーブル信号ＷＥとの信号レベルが、ｇ点でＨレベルＶｉｎに達していないことになり、ＥＥＰＲＯＭ２に対する記録情報の消去、書き換え及び読み出しに誤動作が発生することになる。
【００１０】
【発明が解決しようとする課題】
以上に説明したように、従来のマイクロコンピュータでは、制御ＩＣ１の動作電圧ＶｄとＥＥＰＲＯＭ２の動作電圧Ｖｍとが動作開始電圧に達した時点で、制御ＩＣ１から出力される制御信号であるチップセレクト信号ＣＳ、アウトプットイネーブル信号ＯＥ、ライトイネーブル信号ＲＥのレベルがＨレベルＶｉｎに達していることが、ＥＥＰＲＯＭ２に対して、記録情報の消去、書き換え及び読み出しを誤動作なく行なうために必要である。また、ＥＥＰＲＯＭ２に対する記録情報の消去、書き換え及び読み出しを行なう際に、制御ＩＣ１の制御信号の出力端子にノイズが重畳すると、記録情報の消去、書き換え及び読み出しの誤動作の可能性が増大するので、制御ＩＣの制御信号の出力端子にノイズが重畳しないことが誤動作防止のために必要である。
【００１１】
このために、従来のマイクロコンピュータでは、例えば、特開平５−３５８９０号公報に示すように、ノイズの重畳を防止する回路を別途付加し、一方で、制御信号のレベルの立ち上がり特性を、ＥＥＰＲＯＭ２の動作電圧Ｖｍ、制御ＩＣ１の動作電圧Ｖｄの立ち上がり特性に近付けるように回路設計を行い、ボード完成後に立ち上がりシーケンス特性の判定を行なっていたが、回路構成が複雑となり、製造コストや判定検査コストが増大するという問題があった。
【００１２】
本発明は、前述したようなこの種のマイクロコンピュータの製造と動作の現状に鑑みてなされたものであり、その目的は、簡単な構成で内蔵するＰＲＯＭに対して、記録情報の消去、書き換え及び読み出しを誤動作なしに行なうことが可能なマイクロコンピュータを提供することにある。
【００１３】
【課題を解決するための手段】
前記目的を達成するために、請求項１記載の発明は、記録情報の消去、書き換え及び読み出しが行なわれるＰＲＯＭを備えたマイクロコンピュータにおいて、制御信号を出力し、該制御信号に基づいて前記ＰＲＯＭに対する記録情報の消去、変更及び読み出しを制御する制御ＩＣと、該制御ＩＣの制御信号の出力端子に接続され、前記ＰＲＯＭの動作電圧が定常値に達するまでの間、前記制御信号の出力を阻止するバッファ素子、及び前記バッファ素子の出力端子の信号レベルを、前記ＰＲＯＭの動作電圧に基づいて、アクティブプルアップするプルアップ素子を備えた制御手段とを有することを特徴とするものである。
【００１４】
このような手段によると、制御ＩＣの制御信号の出力端子に接続され、バッファ素子とプルアップ素子を備えた制御手段によって、ＰＲＯＭの動作電圧が定常値に達するまでの禁止時間Ｔｉの間は、制御ＩＣからの制御信号の出力がバッファ素子によって阻止され、同時にプルアップ素子によって、バッファ素子の出力端子の信号レベルが、ＰＲＯＭの動作電圧に基づいて、アクティブプルアップされる。このために、禁止時間Ｔｉが経過し、制御手段によって、バッファ素子から制御信号が出力される時点では、制御信号はＨレベルであり、ＰＲＯＭの動作電圧は定常値に達しており、ＰＲＯＭに対する記録情報の消去、書き換え及び読み出し動作に誤動作が生じることはなく、ＰＲＯＭに対して常に誤動作のない高精度の記録情報の消去、書き換え及び読み出しが行なわれる。
【００１５】
同様に前記目的を達成するために、請求項２記載の発明は、記録情報の消去、書き換え及び読み出しが行なわれる複数のＰＲＯＭを備えたマイクロコンピュータにおいて、複数の出力端子から前記複数のＰＲＯＭに、チップセレクト信号をそれぞれ出力し、選択されるＰＲＯＭに対する記録情報の消去、書き換え及び読み出しをそれぞれ制御する制御ＩＣと、該制御ＩＣの複数の出力端子にそれぞれ接続され、対応するＰＲＯＭの動作電圧が定常値に達するまでの間、対応するチップセレクト信号の出力をそれぞれ阻止する複数のバッファ素子、及びこれらのバッファ素子の出力端子の信号レベルを、対応するＰＲＯＭの動作電圧に基づいて、それぞれアクティブプルアップする複数のプルアップ素子を備えた制御手段とを有することを特徴とするものである。
【００１６】
このような手段によると、制御ＩＣの複数の出力端子にそれぞれ接続され、バッファ素子とプルアップ素子を備えた複数の制御手段によって、それぞれ対応するチップセレクト信号及びＰＲＯＭに対する制御が行なわれ、対応するＰＲＯＭの動作電圧が定常値に達するまでの禁止時間Ｔｉの間は、制御ＩＣの対応する出力端子からのチップセレクト信号の出力が、対応するバッファ素子によって阻止され、同時に対応するプルアップ素子によって、対応するバッファ素子の出力端子の信号レベルが、対応するＰＲＯＭの動作電圧に基づいて、アクティブプルアップされる。
このために、禁止時間Ｔｉが経過し、制御手段によって、複数のバッファ素子からチップセレクト信号が対応するＰＲＯＭにそれぞれ出力される時点では、チップセレクト信号はＨレベルであり、対応するＰＲＯＭの動作電圧は定常値に達しており、複数のＰＲＯＭに対してチップセレクト信号に基づく適確な選択が行なわれ、記録情報の消去、書き換え及び読み出し動作に誤動作が生じることはなく、複数ＰＲＯＭに対して常に誤動作のない高精度の記録情報の消去、書き換え及び読み出しが行なわれる。
【００１７】
同様に前記目的を達成するために、請求項３記載の発明は、記録情報の消去、書き換え及び読み出しが行なわれ、共通の電源電圧に接続される複数のＰＲＯＭを備えたマイクロコンピュータにおいて、共通のライトイネーブル信号を前記複数のＰＲＯＭにそれぞれ出力し、前記複数のＰＲＯＭに対する記録情報の消去、書き換え及び読み出しをそれぞれ制御する制御ＩＣと、該制御ＩＣの出力端子に接続され、前記複数のＰＲＯＭの動作電圧が定常値に達するまでの間、前記ライトイネーブル信号の出力を阻止するバッファ素子、及び該バッファ素子の出力端子の信号レベルを、前記複数のＰＲＯＭの動作電圧に基づいて、アクティブプルアップするプルアップ素子を備えた制御手段とを有することを特徴とするものである。
【００１８】
このような手段によると、複数のＰＲＯＭの動作電圧が定常値に達するまでの禁止時間Ｔｉの間は、制御ＩＣの出力端子からのライトイネーブル信号の出力が、バッファ素子によって阻止され、同時にプルアップ素子によって、バッファ素子の出力端子の信号レベルが、複数のＰＲＯＭの動作電圧に基づいて、アクティブプルアップされる。
このために、禁止時間Ｔｉが経過し、制御手段によって、バッファ素子からライトイネーブル信号が対応するＰＲＯＭにそれぞれ出力される時点では、ライトイネーブル信号はＨレベルであり、対応するＰＲＯＭの動作電圧は定常値に達しており、複数のＰＲＯＭに対して記録情報の書き込み・書き換えに誤動作が生じることはなく、複数ＰＲＯＭに対して常に誤動作のない高精度の記録情報の書き込み・書き換えが行なわれる。
【００１９】
【発明の実施の形態】
［第１の実施の形態］
本発明の第１の実施の形態を、図１及び図２を参照して説明する。　　　　　図１は本実施の形態の構成を示すブロック図、図２は本実施の形態の制御動作を示す動作特性図である。
【００２０】
本実施の形態では、ＥＥＰＲＯＭの電源電圧が＋５Ｖで、制御ＩＣの電源電圧が＋３．３Ｖの場合について、チップセレクト信号ＣＳ、アウトプットイネーブル信号ＯＥ、ライトイネーブル信号ＷＥなどの制御信号を制御信号Ｆｃとして原理的な説明を行なう。
本実施の形態では、図１に示すように、＋３．３Ｖの電源電圧Ｖｃｃ２が印加される制御ＩＣ１の制御信号出力端子ｃ１に、制御ユニット８の入力端子が接続され、制御ユニット８の出力端子に、＋５Ｖの電源電圧Ｖｃｃ１が印加されるＥＥＰＲＯＭ２が接続されており、制御ＩＣ１には、＋５Ｖの電源電圧Ｖｃｃ１が入力されるレギュレータ３で作成される＋３．３Ｖの電源電圧Ｖｃｃ２が印加されている。
前述の制御ユニット８には、リセット信号Ｖｒを出力するリセットＩＣ６、制御ＩＣ１から供給される制御信号Ｆｃの出力を、リセットＩＣ６からのリセット信号Ｖｒに基づいて、所定の禁止期間にわたって阻止するバッファ素子５、及びバッファ素子５とＥＥＰＲＯＭ２間の信号線１３を、ＥＥＰＲＯＭ２の電源電圧Ｖｃｃ１に基づいてアクティブプルアップするプルアップ素子７７が設けらている。
そして、制御ＩＣ１の制御信号出力端子ｃ１にバッフア素子５の入力端子が接続され、リセットＩＣ６の出力端子が、バッファ素子５の制御端子に接続され、バッファ素子５の出力端子がＥＥＰＲＯＭ２の入力端子に接続され、バッファ素子５とＥＥＰＲＯＭ２を接続する信号線１３に、プルアップ素子７が接続されている。
【００２１】
このような構成の本実施の形態の制御動作を図２を参照して説明する。
図２の時刻ｔ０でマイクロコンピュータ１２の制御動作が開始されると、先ず、＋５Ｖの電源電圧Ｖｃｃ１が印加されるＥＥＰＲＯＭ２の動作電圧Ｖｍが立ち上がり、同図に示す曲線Ｃ５に従って上昇して行き、時刻ｔ５においてｄ点で動作開始電圧Ｖｃｃｗｈ１に達し、その後定常値Ｖｃｃ１に達する。
一方、マイクロコンピュータ１２の制御動作の開始と同時に、リセットＩＣ６によって、バッファ素子５の制御端子に入力されるリセット信号Ｖｒの論理値が“０”に設定され、バッファ素子５の出力端子が高インピーダンス状態にセットされ、バッファ素子５に対して制御ＩＣ１から供給される制御信号Ｆｃの出力阻止モードが設定される。
【００２２】
一方、マイクロコンピュータ１２の制御動作の開始と同時に、制御信号Ｆｃの出力を阻止する阻止モードが設定されたバッファ素子５とＥＥＰＲＯＭ２間の通信線１３に対して、プルアップ素子７によって、＋５Ｖの電源電圧Ｖｃｃ１に基づいて、アクティブプルアップが行なわれる。
このアクティブプルアップ動作時に、通信線１３にはバッファ素子５から制御信号Ｆｃが入力されることはないので、通信線１３は、電源電圧Ｖｃｃ１による動作電圧特性に従って忠実にプルアップされる。
【００２３】
この間、ＥＥＰＲＯＭ２の動作電圧Ｖｍの立ち上がりよりも遅れて、＋３．３Ｖの電源電圧Ｖｃｃ２が印加される制御ＩＣ１の動作電圧Ｖｄは、図２の曲線Ｃ６に従って上昇し、時刻ｔ６においてｅ点で動作開始電圧Ｖｃｃｗｈ２に達し、その後定常値Ｖｃｃ２に達する。
そして、制御ＩＣ１の動作電圧Ｖｄの立ち上がりよりも遅れて、制御ＩＣ１から出力される制御信号Ｆｃの信号レベルが、図２の曲線Ｃ７に従って上昇して行き、時刻ｔ４においてｆ点でＨレベル値Ｖｉｎに達するが、バッファ素子５には、論理値が“０”となるリセット信号Ｖｒにって出力阻止モードが設定されているために、制御信号ＦｃはＥＥＰＲＯＭ２に入力されない。
【００２４】
そして、時刻ｔ９において、リセットＩＣ６によって、リセット信号Ｖｒの信号論理値が“１”にセットされ、バッファ素子５の出力阻止モードが解除されると、制御信号Ｆｃが、バッファ素子５を介してＥＥＰＲＯＭ２に入力され、ＰＲＯＭ２に対して、誤動作のない高精度の記録情報の消去、書き換え及び読み出しが行なわれる。
【００２５】
以上に説明したように、本実施の形態では、電源電圧Ｖｃｃ２が印加される制御ＩＣ１が制御ユニット８を介してＥＥＰＲＯＭ２に接続され、マイクロコンピュータ１２の制御動作の開始時には、リセットＩＣ６から出力されるリセット信号Ｖｒの論理値が“０”にセットされることにより、バッファ素子５に対して制御信号Ｆｃの出力を阻止する阻止モードが、禁止時間Ｔｉ＝ｔ９−ｔ０にわたって設定される。そして、この禁止時間Ｔｉの間に、制御ＩＣ１の動作電圧ＶｄとＥＥＰＲＯＭ２の動作電圧Ｖｍとは動作開始電圧に達し、制御ＩＣ１から出力される制御信号ＦｃがＨレベルＶｉｎに達するように、禁止時間Ｔｉが予め設定されている。
この状態で、禁止時間Ｔｉが経過しリセット信号Ｖｒの論理値が“１”にセットされた時点で、制御信号ＦｃがＥＥＰＲＯＭ２に入力されるので、この時点では、制御ＩＣ１の動作電圧ＶｄとＥＥＰＲＯＭ２の動作電圧Ｖｍとは動作開始電圧に達し、制御信号ＦｃはＨレベルＶｉｎに達しているので、ＰＲＯＭ２に対して、常に誤動作のない高精度の記録情報の消去、書き換え及び読み出しを行なうことが可能になる。
【００２６】
［第２の実施の形態］
本発明の第２の実施の形態を、図３を参照して説明する。
図３は本実施の形態の構成を示すブロック図である。
【００２７】
本実施の形態は、制御１Ｃの複数の制御信号出力端子からそれぞれ出力される別個のチップセレクト信号により、複数のＰＲＯＭの選択が行なわれ、選択されたＰＲＯＭに対する記録情報の消去、書き換え及び読み出しの動作が制御される場合であり、図３に示すように、＋３，３Ｖの電源電圧Ｖｃｃ２が印加される制御ＩＣ１には複数の制御信号出力端子ｃ１〜ｃｎが設けられ、これらの制御信号出力端子には、バッファ素子５ａ〜５ｎがそれぞれ接続され、バッファ素子５ａ〜５ｎの制御端子には、リセットＩＣ６の出力端子がそれぞれ接続されている。
【００２８】
また、バッファ素子５ａ〜５ｎの出力端子と、ＥＥＰＯＭ２ａ〜２ｎの入力端子間が、通信線１３ａ〜１３ｎでそれぞれ接続され、通信線１３ａ〜１３ｎには、プルアップ素子７ａ〜７ｎがそれぞれ接続されている。
そして、本実施の形態では、ＥＥＰＲＯＭ２ａ〜ＥＥＰＲＯＭ２ｎには、それぞれ異なる電圧値の電源電圧Ｖｃｃ１〜電源電圧Ｖｃｃｎがそれぞれ接続され、通信線１３ａ〜１３ｎは、それぞれ対応するプルアップ素子７ａ〜７ｎによつて、互いに異なる電源電圧Ｖｃｃ１〜Ｖｃｃｎに基づいてアクティブプルアップされるように構成されている。
【００２９】
このような構成の本実施の形態では、バッファ素子５ａ〜５ｎは、リセットＩＣ６によって、すでに説明した第１の実施の形態の場合と同様に、予め設定された禁止時間Ｔｉの間は、チップセレクト信号ＣＳ１〜ＣＳｎの出力阻止モードが設定される。同時に、信号線１３ａ〜１３ｎに対して、プルアップ素子７ａ〜７ｎによって、それぞれ電源電圧Ｖｃｃ１〜Ｖｃｃｎに基づいてアクティブプルアップが行なわれる。
本実施の形態では、マイクロコンピュータ１３の制御動作の開始と共に、各ＥＥＰＲＯＭ２ａ〜２ｎに対して、すでに第１の実施の形態で説明したようにして、バッファ素子５ａ〜５ｎとＥＥＰＲＯＭ２ａ〜２ｎ間の通信線１３ａ〜１３ｎが、それぞれ電源電圧Ｖｃｃ１〜Ｖｃｃｎに基づいて、アクティブプルアップされ、同時に、リセットＩＣ６によって、バッファ素子５ａ〜５ｎに対して出力素子モードが設定され、禁止時間Ｔｉの間は、バッファ素子５ａ〜５ｎからのチップセレクト信号ＣＶ１〜ＣＳｎの出力が阻止される。
【００３０】
そして、禁止時間Ｔｉが経過すると、ＥＥＰＲＯＭ２ａ〜２ｎにそれぞれのチップセレクト信号ＣＳ１〜ＣＳｎが入力され、選択されたＥＥＰＲＯＭに対して、誤動作のない高精度の記録情報の消去、書き換え及び読み出しが行なわれる。
【００３１】
このように本実施の形態によると、異なる電源電圧が印加される複数のＥＥＰＲＯＭを備えたマイクロコンピュータに対して、簡単な回路構成によつて、選択されたＥＥＰＲＯＭに対して、常に、誤動作のない高精度の記録情報の消去、書き換え及び読み出しを行なうことが可能になる。
【００３２】
［第３の実施の形態］
本発明の第３の実施の形態を、図４を参照して説明する。
図４は本実施の形態の構成を示すブロック図である。
【００３３】
本実施の形態は、制御ＩＣの制御信号出力端子から出力される共通のライトエネーブル信号により、複数のＰＲＯＭに対する記録情報の書き込み・書き換えの動作が制御される場合であり、図４に示すように、＋３．３Ｖの電源電圧Ｖｃｃ２が印加される制御ＩＣ１には制御信号出力端子ｃ１が設けられ、このの制御信号出力端子ｃ１がバッファ素子５の入力端子に接続され、バッファ素子５の出力端子にＥＥＰＲＯＭ２ａ〜２ｎが互いに並列に接続されている。これらのＥＥＰＲＯＭ２ａ〜２ｎには、共通の電源電圧Ｖｃｃ１が印加されるように構成されている。
また、リセツトＩＣ６の出力端子が、バッファ素子５の制御端子に接続され、バッファ素子５とＥＥＰＲＯＭ２ａ〜２ｎとを接続する信号線の共通線部分に、電源電圧Ｖｃｃ１に基づいて、バッファ素子５とＥＥＰＲＯＭ２ａ〜２ｎ間の信号線をアクティブプルアップするプロアップ素子７が接続されている。
【００３４】
本実施の形態によると、マイクロコンピュータ１４の各ＥＥＰＲＯＭ２ａ〜２ｎに対して、それぞれすでに第１の実施の形態で説明したようにして、バッファ素子５ａとＥＥＰＲＯＭ２ａ〜２ｎ間の通信線が、電源電圧Ｖｃｃ１に基づいてアクティブプルアップされ、マイクロコンピュータ１３の制御動作の開始時に、バッファ素子５に対して設定された出力阻止モードが解除されるまでの禁止時間Ｔｉの間は、バッファ素子５からのライトイネーブル信号ＷＥの出力が阻止される。そして、禁止時間Ｔｉが経過すると、ＥＥＰＲＯＭ２ａ〜２ｎに共通のライトイネーブル信号ＷＥが入力され、ＥＥＰＲＯＭ２ａ〜２ｎに対して、誤動作のない高精度の記録情報の書き込みや書き換えが行なわれる。
【００３５】
このように、本実施の形態によると、共通の電源電圧Ｖｃｃ１が印加される複数のＥＥＰＲＯＭ２ａ〜２ｎを備えたマイクロコンピュータ１４に対して、より簡単な回路構成によつて、ＥＥＰＲＯＭ２ａ〜２ｎに対して共通のライトイネーブル信号ＷＥを入力させて、複数のＥＥＰＲＯＭ２ａ〜２ｎに対して、常に誤動作のない高精度の記録情報の書き込みや書き換えを行なうことが可能になる。
【００３６】
なお、第３の実施の形態では、複数のＥＥＰＲＯＭに対して、共通のライトイネーブル信号ＷＥによって、記録情報の書き込みや書き換えを誤動作なく行なう場合を説明したが、本発明はこの実施の形態に限定されるものではなく、例えば、共通のリードイネーブル信号ＲＥによって、複数のＥＥＰＲＯＭに対して記録情報の読み出しを誤動作なく行なうことも可能である。
【００３７】
【発明の効果】
請求項１記載の発明では、制御ＩＣから出力される制御信号に基づいて、ＰＲＯＭに対する記録情報の消去、書き換え及び読み出しの動作が制御されるが、この制御では、制御ＩＣの制御信号の出力端子に接続され、バッファ素子とプルアップ素子を備えた制御手段によって、ＰＲＯＭの動作電圧が定常値に達するまでの禁止時間Ｔｉの間は、制御ＩＣからの制御信号の出力がバッファ素子によって阻止され、同時にプルアップ素子によって、バッファ素子の出力端子の信号レベルが、ＰＲＯＭの動作電圧に基づいて、アクティブプルアップされる。
このために、禁止時間Ｔｉが経過し、制御手段によって、バッファ素子から制御信号が出力される時点では、制御信号はＨレベルであり、ＰＲＯＭの動作電圧は定常値に達しており、ＰＲＯＭに対する記録情報の消去、書き換え及び読み出し動作に誤動作が生じることはなく、ＰＲＯＭに対して常に誤動作のない高精度の記録情報の消去、書き換え及び読み出しを行なうことが可能になる。
【００３８】
請求項２記載の発明では、制御１Ｃの複数の出力端子からそれぞれ出力されるチップセレクト信号により、複数のＰＲＯＭの対応するＰＲＯＭの選択がそれぞれ行なわれ、選択されたＰＲＯＭに対する記録情報の消去、書き換え及び読み出しの動作が制御されるが、この制御では、制御ＩＣの複数の出力端子にそれぞれ接続され、バッファ素子とプルアップ素子を備えた複数の制御手段によって、それぞれ対応するチップセレクト信号及びＰＲＯＭに対する制御が行なわれる。
この場合、対応するＰＲＯＭの動作電圧が定常値に達するまでの禁止時間Ｔｉの間は、制御ＩＣの対応する出力端子からのチップセレクト信号の出力が、対応するバッファ素子によって阻止され、同時に対応するプルアップ素子によって、対応するバッファ素子の出力端子の信号レベルが、対応するＰＲＯＭの動作電圧に基づいて、アクティブプルアップされる。
このために、禁止時間Ｔｉが経過し、制御手段によって、複数のバッファ素子からチップセレクト信号が対応するＰＲＯＭにそれぞれ出力される時点では、チップセレクト信号はＨレベルであり、対応するＰＲＯＭの動作電圧は定常値に達しており、複数のＰＲＯＭに対してチップセレクト信号に基づく適確な選択が行なわれ、記録情報の消去、書き換え及び読み出し動作に誤動作が生じることはなく、複数ＰＲＯＭに対して常に誤動作のない高精度の記録情報の消去、書き換え及び読み出しを行なうことが可能になる。
【００３９】
請求項３記載の発明では、制御ＩＣの出力端子から出力される共通のライトエネーブル信号により、共通の電源電圧に接続される複数のＰＲＯＭに対する記録情報の書き込み・書き換えの動作が制御されるが、この場合、複数のＰＲＯＭの動作電圧が定常値に達するまでの禁止時間Ｔｉの間は、制御ＩＣの出力端子からのライトイネーブル信号の出力が、バッファ素子によって阻止され、同時にプルアップ素子によって、バッファ素子の出力端子の信号レベルが、複数のＰＲＯＭの動作電圧に基づいて、アクティブプルアップされる。
このために、禁止時間Ｔｉが経過し、制御手段によって、バッファ素子からライトイネーブル信号が対応するＰＲＯＭにそれぞれ出力される時点では、ライトイネーブル信号はＨレベルであり、対応するＰＲＯＭの動作電圧は定常値に達しており、複数のＰＲＯＭに対して記録情報の書き込み・書き換えに誤動作が生じることはなく、複数ＰＲＯＭに対して常に誤動作のない高精度の記録情報の書き込み・書き換えを行なうことが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成を示すブロック図である。
【図２】同実施の形態の制御動作を示す動作特性図である。
【図３】本発明の第２の実施の形態の構成を示すブロック図である。
【図４】本発明の第３の実施の形態の構成を示すブロック図である。
【図５】従来のマイクロコンピュータの構成を示すブロック図である。
【図６】図５のマイクロコンピュータの制御動作を示す動作特性図である。
【図７】従来の他のマイクロコンピュータの構成を示すブロック図である。
【図８】図７のマイクロコンピュータの制御動作を示す動作特性図である。
【符号の説明】
１　制御ＩＣ
２　ＥＥＰＲＯＭ
３　レギュレータ
５　バッファ素子
６　リセットＩＣ
７、７ａ〜７ｎ　プルアップ素子
８　制御ユニット
１２、１３、１４　マイクロコンピュータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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