(57)【要約】【課題】一のクロック信号の周波数の分数である周波数を有するクロック信号を広範囲に発生するシステム。【解決手段】本発明によるシステムは、第１のクロック信号に応答して符号化信号の第１の組を発生する第１の回路（２１２）と、前記第１のクロック信号に応答して符号化信号の第２の組を発生する第２の回路（２１４）と、前記符号化信号の第１の組と前記符号化信号の第２の組とに応答して、第１、第２のパルス信号を発生する第３の回路（２１６）と、前記第１、第２のパルス信号に応答して、第２のクロック信号を発生する第４の回路（２１８）とを具備する。【選択図】図2
2004222296.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号を受信し、前記第１のクロック信号の正エッジに応答して、符号化信号の第１の組を発生するように構成された第１の回路と、
前記第１のクロック信号を受信し、前記第１のクロック信号の負エッジに応答して、符号化信号の第２の組を発生するように構成された第２の回路と、
前記符号化信号の第１の組及び前記符号化信号の第２の組を受信し、前記符号化信号の第１の組及び前記符号化信号の第２の組に応答して、第１のパルス信号及び第２のパルス信号を発生するように構成されている第３の回路と、
前記第１のパルス信号及び前記第２のパルス信号を受信し、前記第１のパルス信号及び前記第２のパルス信号に応答して、第２のクロック信号を発生するように構成されている第４の回路とを具備する、
クロック信号発生システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ディジタル回路要素に関するものであり、とりわけ、クロック分周回路に関するものである。
【背景技術】
【０００２】
ディジタル・システムの構成要素は、一般に、システム・クロックを用いて動作する。システム・クロックによって、構成要素内のディジタル回路の同期がとられ、ディジタル回路による情報の生成及び処理が可能になる。それぞれ異なる時間に、ディジタル・システム内の異なる構成要素によって、異なる周波数及び／またはデューティ・サイクルのクロック信号が利用される可能性がある。異なる周波数及び／またはデューティ・サイクルのクロック信号を発生するため、システムに複数クロックを組み込むことも可能であるが、システムに複数クロックを設けるのは、システム設計にとってコスト、複雑性、または、物理的スペースの増大につながる可能性がある。結果として、ディジタル・システムにおいて、複数クロックを用いて、異なる周波数及び／またはデューティ・サイクルでクロック信号を発生するのは望ましくない。
【０００３】
さまざまなアナログまたはディジタル回路を用いて、クロック信号の周波数またはデューティ・サイクルを変更することが可能である。しかし、これらの回路では、特定のディジタル・システムにとって望ましい周波数及び／またはデューティ・サイクルのクロック信号を発生することができない。例えば、これらの回路では、分周クロック信号の周波数が、システム・クロックの周波数の奇数分の１（例えば、１／３、１／５、１／７等）である場合、デューティ・サイクルが５０％の分周クロック信号を発生することができない。さらに、これらの回路は、それぞれ異なる時間に、クロック信号の周波数を変更することができるように、プログラムすることが不可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、一のクロック信号の周波数の分数である周波数を有するクロック信号を広範囲に発生することにある。
【課題を解決するための手段】
【０００５】
本発明によれば、第１のクロック信号に応答して、符号化信号の第１の組を発生するように構成された第１の回路と、第１のクロック信号に応答して、符号化信号の第２の組を発生するように構成された第２の回路を含むシステムが得られる。このシステムには、符号化信号の第１の組及び符号化信号の第２の組に応答して、第１のパルス信号及び第２のパルス信号を発生するように構成された第３の回路と、第１のパルス信号及び第２のパルス信号に応答して、第２のクロック信号を発生するように構成された第４の回路も含まれている。
【発明を実施するための最良の形態】
【０００６】
望ましい実施態様に関する下記の詳細な説明では、その一部をなしている、本発明の実施が可能な特定の実施態様を例証するために示された添付の図面を参照する。もちろん、他の実施態様を利用することも可能であり、あるいは、本発明の範囲を逸脱することなく、構造または論理上の変更を加えることも可能である。従って、以下の詳細な説明は、制限の意味にとるべきではなく、本発明の範囲は付属の請求項によって定義される。
【０００７】
本明細書では、クロック分周回路が解説され、例示される。クロック分周回路は、システム・クロック信号のような第１のクロック信号を受信し、第１のクロック信号を用いて、第２のクロック信号を発生する。第２のクロック信号は、デューティ・サイクルが５０％で、周波数が、第１のクロック信号の周波数の１／ｎであるが、ここで、ｎは１以上の整数である。すなわち、ｎを３、５、または、７のような奇数にして、第２のクロック信号の周波数を、それぞれ、第１のクロック信号の１／３、１／５、または、１／７にすることが可能である。一部の実施態様では、ｎの値を経時変化させえるように、クロック分周回路をプログラムできる。
【０００８】
下記の図には、ハードウェア論理素子を用いたクロック分周回路の実施態様が例示されている。本明細書に示されていない他の実施態様には、ソフトウェア、または、ハードウェアとソフトウェアの組合せを用いて、クロック分周回路の１つ以上の機能を実施することが可能なものもある。
【０００９】
図１は、クロック分周回路１５０を含むシステム１００の実施態様を例示したブロック図である。図示のように、図１には、トランシーバ１２０に結合されたホスト装置１１０が含まれている。トランシーバ１２０には、送信機１２２、受信機１２４、コントローラ１２６、及び、光インターフェイス１２８が含まれている。送信機１２２には、レーザ１４０、ＰＩＮフォトダイオード１４２、増幅器１４４、アナログ・ディジタル変換器（ＡＤ変換器）１４６、システム・クロック１４８、及び、クロック分周回路１５０が含まれている。
【００１０】
ホスト装置１１０は、トランシーバ１２０と連係動作するように構成された任意のタイプの有線または無線装置とすることが可能である。こうした装置の例には、サーバ・コンピュータ・システム、パーソナル・コンピュータ・システム、ラップ・トップ・コンピュータ・システム、ハンド・ヘルド・コンピュータ・システム、携帯端末、及び、携帯電話が含まれている。
【００１１】
トランシーバ１２０には、電気的接続１５２を用いて、ディジタル信号を送受信することにより、ホスト装置１１０との通信を行うように構成された光トランシーバが含まれている。電気的接続１５２によって、ホスト装置１１０と送信機１２２が結合されるが、電気的接続１５２は、任意の適合する直列または並列接続とすることが可能である。適合する接続の１つは、Ｐｈｉｌｉｐｓ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓから入手可能なＩ２Ｃ−Ｂｕｓ  Ｓｐｅｃｉｆｉｃａｔｉｏｎに規定されている、Ｉ２Ｃ接続ということになる。トランシーバ１２０は、光インターフェイス１２８を用いて光信号を送受信することによって、別の装置（不図示）とも通信を行う。光インターフェイス１２８は、光ファイバ・チャネル・インターフェイスまたは別のタイプの光インターフェイスとすることが可能である。
【００１２】
実施態様の１つでは、トランシーバ１２０は、ＳＦＰ（小形差込可能）トランシーバに関するＳＦＦ−８０７４ｉ規格に適合している。ＳＦＦ−８０７４ｉ規格は、ｈｔｔｐ：／／ｗｗｗ．ｓｆｆｃｏｍｍｉｔｔｅ．ｃｏｍ、または、ｆｔｐ：／／ｆｔｐ．ｓｅａｇａｔｅ．ｃｏｍ／ｓｆｆ／で入手可能である。他の実施態様では、トランシーバ１２０は、他の規格に適合可能である。
【００１３】
送信機１２２は、図１に示されていない接続を用いて、ホスト１１０からディジタル出力信号を受信し、ディジタル・アナログ変換器（不図示）を用いて、ディジタル出力信号をアナログ出力信号に変換し、アナログ出力信号をレーザ１４０に供給する。レーザ１４０は、アナログ出力信号に応答して、光出力信号を発生し、光出力信号を光インターフェイス１２８に供給する。
【００１４】
受信機１２４は、接続１５６を用いて、光インターフェイス１２８から光入力信号を受信し、アナログ・ディジタル変換器（不図示）を用いて、光入力信号をディジタル入力信号に変換し、図１には示されていない接続を用いて、ディジタル入力信号をホスト１１０に供給する。
【００１５】
コントローラ１２６は、接続１５８を用いて、送信機１２２及び受信機１２４に制御信号を送り、それらからフィードバック信号を受信する。接続１５８は、任意の適合する直列または並列接続とすることが可能である。適合する接続の１つは、Ｐｈｉｌｉｐｓ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓから入手可能なＩ２Ｃ−Ｂｕｓ  Ｓｐｅｃｉｆｉｃａｔｉｏｎに規定されている、Ｉ２Ｃ接続ということになる。コントローラ１２６には、制御信号を発生して、フィードバック信号を受信する、マイクロコントローラ、ファームウェア、及び、メモリ（不図示）が含まれる。
【００１６】
動作時、ＰＩＮフォトダイオード１４２は、接続１６２を用いて、レーザ１４０から光信号を受信する。ＰＩＮフォトダイオード１４２は、光信号をアナログ信号に変換し、接続１６４を介して、アナログ信号を増幅器１４４に供給する。増幅器１４４は、アナログ信号を増幅し、接続１６６を介して、増幅信号をアナログ・ディジタル変換器１４６に供給する。アナログ・ディジタル変換器１４６には、アナログ信号をディジタル信号に変換し、接続１５８を介して、ディジタル信号をコントローラ１２６に供給するように構成されたシグマ・デルタ変調器が含まれている。コントローラ１２６は、ディジタル信号の受信に応答し、接続１５８を介して、制御信号をレーザ１４０に供給する。ＰＩＮフォトダイオード１４２、増幅器１４４、及び／または、アナログ・ディジタル変換器１４６は、モニタ回路を構成している。
【００１７】
システム・クロック１４８は、接続１６８を用いて、システム・クロック信号をクロック分周回路１５０に供給する。クロック分周回路１５０は、システム・クロック信号を受信し、システム・クロック信号を用いて、分周クロック信号を発生する。クロック分周回路１５０は、接続１７０を用いて、分周クロック信号をアナログ・ディジタル変換器１４６に供給する。
【００１８】
分周クロック信号の周波数は、システム・クロック信号の周波数の１／ｎであるが、ここで、ｎは１以上の整数である。ｎは、１を超える奇整数を含む、１以上の任意の整数とすることが可能である。ある特定の実施態様の場合、ｎは３であり、従って、分周クロック信号の周波数は、システム・クロック信号の周波数の１／３になる。
【００１９】
図１の実施態様の場合、クロック分周回路１５０は、システム・クロック信号の周波数に基づいて設定された周波数の分周クロック信号を発生するように構成されている。換言すれば、ｎ値は、３のような特定の値に設定され、プログラム可能ではない。下記の図７に関連して後述する別の実施態様の場合、ｎ値は、クロック分周回路が、異なる時間に、それぞれ異なるｎ値に応答して、分周クロック信号を発生することができるように、プログラム可能である。
【００２０】
図１の実施態様の場合、送信機１２２には、システム・クロック１４８及びクロック分周回路１５０が含まれている。他の実施態様には、システム・クロック１４８及びクロック分周回路１５０をトランシーバ１２０の他の部分に含むことが可能なものもある。
【００２１】
図２は、クロック分周回路１５０の実施態様のさらなる詳細を例示したブロック図である。クロック分周回路１５０には、正エッジ・エンコーダ２１２、負エッジ・エンコーダ２１４、パルス回路２１６、及び、クロックト・Ｄフリップ・フロップ２１８が含まれている。システム・クロック１４８から受信するシステム・クロック信号は、接続１６８を用いて、正エッジ・エンコーダ２１２及び負エッジ・エンコーダ２１４に供給される。正エッジ・エンコーダ２１２は、システム・クロック信号の正エッジすなわち上昇エッジに応答して、符号化信号を１組発生し、接続２２４ａ、２２４ｂ、及び、２２４ｃを用いて、この１組の信号をパルス回路２１６に供給する。正エッジ・エンコーダ２１２は、３ビット幅の環状シフト・レジスタまたは３ビット幅エンコーダとすることが可能である。負エッジ・エンコーダ２１４は、システム・クロック信号の負エッジすなわち下降エッジに応答して、符号化信号を１組発生し、接続２２６ａ、２２６ｂ、及び、２２６ｃを用いて、この１組の信号をパルス回路２１６に供給する。負エッジ・エンコーダ２１４は、３ビット幅の環状シフト・レジスタまたは３ビット幅エンコーダとすることが可能である。パルス回路２１６は、これらの複数組の符号化信号に応答して、第１及び第２のパルス信号を発生し、接続２２８及び２３０を用いて、クロックト・Ｄフリップ・フロップ２１８に供給する。接続２２８は、クロックト・Ｄフリップ・フロップ２１８のＣＬＥＡＲ入力に結合され、接続２３０は、クロックト・Ｄフリップ・フロップ２１８のＣＬＯＣＫ入力に結合されている。クロックト・Ｄフリップ・フロップ２１８のＤ入力は、高に結合される、すなわち、論理１すなわち高レベルに設定される。クロックト・Ｄフリップ・フロップ２１８は、第１及び第２のパルス信号を受信し、第１及び第２のパルス信号を用いて、分周クロック信号を発生し、Ｑ出力から接続１７０に分周クロック信号を送り出す。
【００２２】
図４は、図２に示すクロック分周回路１５０によって発生する信号の実施態様を例示したタイム・チャートである。図４には、システム・クロック信号４０２、符号化信号の第１の組４０４、符号化信号の第２の組４０６、第１のパルス信号４０８、第２のパルス信号４１０、及び、分周クロック信号４１２が含まれている。
【００２３】
図２及び４を参照すると、正エッジ・エンコーダ２１２は、システム・クロック１４８からクロック信号４０２を受信して、符号化信号の第１の組４０４を発生する。図４に示すように、符号化信号の第１の組４０４は、０００から始まり、システム・クロック信号４０２の正エッジに応答して、００１、０１１、１１１、１１０、１００、０００等の順に続く。符号化信号の第１の組４０４の場合、最上位ビットは、接続２２４ａに対応し、２番目に上位のビットは、接続２２４ｂに対応し、最下位ビットは、接続２２４ｃに対応する。
【００２４】
負エッジ・エンコーダ２１４は、システム・クロック１４８からシステム・クロック信号４０２を受信し、符号化信号の第２の組４０６を発生する。符号化信号の第２の組４０６は、システム・クロック信号の負の各エッジ４０２毎に変化する。符号化信号の第２の組４０６は、０００で始まり、システム・クロック信号４０２の負エッジに応答して、００１、０１１、１１１、１１０、１００、０００等の順に続く。符号化信号の第２の組４０６の場合、最上位ビットは、接続２２６ａに対応し、２番目に上位のビットは、接続２２６ｂに対応し、最下位ビットは、接続２２６ｃに対応する。
【００２５】
図２に示すように、組をなす符号化信号４０４及び４０６は、接続２２４ａ、２２４ｂ、２２４ｃ、２２６ａ、２２６ｂ、及び、２２６ｃを用いて、パルス回路２１６に供給される。図３は、パルス回路２１６の実施態様を例示した回路図である。図３の場合、接続２２４ａ、２２４ｂ、２２４ｃ、２２６ａ、２２６ｂ、及び、２２６ｃは、図示のように、ＡＮＤゲート３０２、ＮＯＲゲート３０４、ＡＮＤゲート３０８、及び、ＡＮＤゲート３１０に結合されている。ＡＮＤゲート３０２及びＮＯＲゲート３０４の出力は、ＯＲゲート３０６に供給されて、接続２２８に第１のパルス信号４０８が生じる。ＡＮＤゲート３０８及びＡＮＤゲート３１０の出力は、ＯＲゲート３１２に供給されて、接続２３０に第２のパルス信号４１０が生じる。同じかまたは異なる数の入力を備えた、他のタイプ及び／または数のゲートを用いて、第１及び第２のパルス信号を発生する多くの回路バリエーションが可能であるので、図３の回路は、例証のために示されたものということになる。
【００２６】
図２及び４を参照すると、第１のパルス信号４０８は、クロックト・Ｄフリップ・フロップ２１８のＣＬＥＡＲ入力に供給され、第２のパルス信号４１０は、クロックト・Ｄフリップ・フロップ２１８のＣＬＯＣＫ入力に供給される。図示のように、Ｄ入力が高に結合されると、分周クロック信号４１２は、クロックト・Ｄフリップ・フロップ２１８のＱ出力によって送り出される。第１のパルス信号４０８からの各パルスによって、Ｑ出力がクリアされ、すなわち、論理低レベルに遷移し、第２のパルス信号からの各パルスによって、高レベルのＤ入力がＱ出力に刻時出力され、論理高レベルを生じることになる。結果として、分周クロック信号４１２は、周波数が、システム・クロック信号の周波数を３で割ったすなわち１／３としたものになり、デューティ・サイクルは５０％になる。
【００２７】
図５は、分周クロック信号を発生する方法の実施態様を例示したフローチャートである。図５において、ブロック５０２に示すように、第１のクロック信号を用いて、符号化信号を複数組発生する。２組の符号化信号を発生することが可能であり、各組毎に、ｎに等しい数の信号が含まれるが、ここで、ｎは１以上の整数である。符号化信号の組は、それぞれ、第１のクロック信号の異なる部分を用いて発生することが可能である。例えば、符号化信号の第１の組は、第１のクロック信号の正エッジを用いて発生することが可能であり、符号化信号の第２の組は、第１のクロック信号の負エッジを用いて発生することが可能である。ブロック５０４に示すように、これら符号化信号の複数組を用いて、パルス信号を発生する。これら複数組の符号化信号に応答して、２つのパルス信号を発生することが可能である。ブロック５０６に示すように、これらのパルス信号を用いて、第２のクロック信号を発生する。第２のクロック信号は、デューティ・サイクルが５０％で、ｎ分周された周波数を有するが、ここで、ｎは符号化信号の各組における信号数に等しい。従って、第２のクロック信号は、分周クロック信号をなしている。例えば、ｎが３の場合、第２のクロック信号の周波数は、第１のクロック信号の周波数の１／３になる。
【００２８】
図６は、トランシーバにおいて分周クロック信号を発生する方法の実施態様を例示したフローチャートである。図６において、ブロック６０２に示すように、システム・クロックの正エッジを用いて、符号化信号の第１の組を発生する。第１の組の信号には、ｎに等しい数の信号が含まれるが、ここで、ｎは１以上の整数である。ブロック６０４に示すように、システム・クロックの負エッジを用いて、符号化信号の第２の組を発生する。第２の組の信号には、ｎに等しい数の信号が含まれる。ブロック６０６に示すように、符号化信号の第１及び第２の組を用いて、第１及び第２のパルス信号を発生する。ブロック６０８に示すように、第１及び第２のパルス信号を用いて、分周クロック信号を発生する。分周クロック信号は、デューティ・サイクルが５０％で、周波数がシステム・クロック信号の周波数の１／ｎである。ブロック６１０に示すように、分周クロック信号は、アナログ・ディジタル変換器に供給される。
【００２９】
図７は、システム・クロック７１０及びコントローラ７２０に結合されたプログラマブル・クロック分周回路７００の実施態様を例示したブロック図である。クロック分周回路７００には、正エッジ・エンコーダ７１２、負エッジ・エンコーダ７１４、パルス回路７１６、及び、クロックト・Ｄフリップ・フロップ７１８が含まれている。システム・クロック７１０からシステム・クロック信号を受信すると、接続７２２を用いて、正エッジ・エンコーダ７１２及び負エッジ・エンコーダ７１４に供給される。正エッジ・エンコーダ７１２は、システム・クロック信号の正エッジすなわち上昇エッジに応答して、符号化信号を１組発生し、１組の接続７２４を用いて、この１組の符号化信号をパルス回路７１６に供給する。正エッジ・エンコーダ７１２は、ｎビット幅の環状シフト・レジスタまたはｎビット幅エンコーダとすることが可能であるが、ここで、ｎは１以上の整数である。負エッジ・エンコーダ７１４は、システム・クロック信号の負エッジすなわち下降エッジに応答して、符号化信号を１組発生し、１組の接続７２６を用いて、この１組の符号化信号をパルス回路７１６に供給する。負エッジ・エンコーダ７１４は、ｎビット幅の環状シフト・レジスタまたはｎビット幅エンコーダとすることが可能であるが、ここで、ｎは１以上の整数である。パルス回路７１６は、これらの複数組の符号化信号に応答して、第１及び第２のパルス信号を発生し、接続７２８及び７３０を用いて、クロックト・Ｄフリップ・フロップ７１８に供給する。接続７２８は、クロックト・Ｄフリップ・フロップ７１８のＣＬＥＡＲ入力に結合され、接続７３０は、クロックト・Ｄフリップ・フロップ７１８のＣＬＯＣＫ入力に結合されている。クロックト・Ｄフリップ・フロップ７１８のＤ入力は、記号７３１で示すように、高に結合される、すなわち、論理１すなわち高レベルに設定される。クロックト・Ｄフリップ・フロップ７１８は、第１及び第２のパルス信号を受信し、第１及び第２のパルス信号を用いて、分周クロック信号を発生し、Ｑ出力から接続７３２に分周クロック信号を送り出す。
【００３０】
クロック分周回路７００には、コントローラ７２０からクロック分周信号を受信するように構成されたプログラマブル・クロック分周回路が含まれている。クロック分周回路７００は、クロック分周信号に応答して、周波数がシステム・クロック信号の周波数の１／ｎである分周クロック信号を生じさせるが、ここで、ｎは１以上の整数であり、クロック分周信号に基づいて決定される。すなわち、コントローラ７２０からクロック分周回路７００に加えられるクロック分周信号によって、分周クロック信号の周波数が設定される。
【００３１】
コントローラ７２０は、クロック分周信号を発生するために用いられる情報を記憶するか、または、アクセスする。クロック分周信号は、分周クロック信号の周波数を決定する整数ｎを指示する。コントローラ７２０は、クロック分周信号を発生し、接続７３４を用いて、正エッジ・エンコーダ７１２、負エッジ・エンコーダ７１４、及び、パルス回路７１６に加える。
【００３２】
正エッジ・エンコーダ７１２は、クロック分周信号に応答して、符号化信号の第１の組を発生する。符号化信号の第１の組には、クロック分周信号によって指示されるｎ値に等しい数の信号が含まれている。同様に、負エッジ・エンコーダ７１４は、クロック分周信号に応答して、符号化信号の第２の組を発生する。符号化信号の第２の組には、クロック分周信号によって指示されるｎ値に等しい数の信号が含まれている。例えば、クロック分周信号によって、ｎが５であると指示されると、符号化信号の第１、第２の組のそれぞれには、それぞれ、５つの信号が含まれることになる。
【００３３】
パルス回路７１６は、クロック分周信号及び符号化信号の第１及び第２の組に応答して、第１及び第２のパルス信号を発生し、クロックト・Ｄフリップ・フロップ７１８に供給する。上述の図２の実施態様と同様、クロックト・Ｄフリップ・フロップ７１８は、第１及び第２のパルス信号に応答して、システム・クロック信号の周波数の１／ｎの周波数を有する分周クロック信号を発生する。従って、クロック分周信号によって、例えば、ｎが５であると指示される場合、分周クロック信号は、その周波数がシステム・クロック信号の周波数の１／５になり、デューティ・サイクルが５０％になる。
【００３４】
望ましい実施態様の説明のため、特定の実施態様について例示し、解説してきたが、当該分野の技術者には明らかなように、本発明の範囲を逸脱することなく、図示及び解説の特定の実施態様の代わりに、同じ目的を実現することを意図した多種多様な代替及び／または同等実施例を用いることも可能である。化学、機械、電気機械、電気、及び、コンピュータの技術者にはすぐ分るように、本発明は、以下に一部をさらに例示するが、多種多様な実施態様で実施可能である。本出願は、本明細書において論述の望ましい実施態様に関するいかなる改変または変更をも網羅することを意図したものである。従って、明らかに、本発明は、請求項及びその同等物による制限しか受けないことを意図したものである。
【００３５】
（実施態様１）
第１のクロック信号を受信し、前記第１のクロック信号の正エッジに応答して、符号化信号の第１の組を発生するように構成された第１の回路（２１２／７１２）と、
前記第１のクロック信号を受信し、前記第１のクロック信号の負エッジに応答して、符号化信号の第２の組を発生するように構成された第２の回路（２１４／７１４）と、  前記符号化信号の第１の組及び前記符号化信号の第２の組を受信し、前記符号化信号の第１の組及び前記符号化信号の第２の組に応答して、第１のパルス信号及び第２のパルス信号を発生するように構成されている第３の回路（２１６／７１６）と、  前記第１のパルス信号及び前記第２のパルス信号を受信し、前記第１のパルス信号及び前記第２のパルス信号に応答して、第２のクロック信号を発生するように構成されている第４の回路（２１８／７１８）とを具備する、クロック信号発生システム。
【００３６】
（実施態様２）
前記第１の回路に第１の環状シフト・レジスタが含まれることと、前記第２の回路に第２の環状シフト・レジスタが含まれる、実施態様１に記載のシステム。
【００３７】
（実施態様３）
前記第１の回路に第１のエンコーダが含まれることと、前記第２の回路に第２のエンコーダが含まれる、実施態様１に記載のシステム。
【００３８】
（実施態様４）
前記第４の回路に、クロックト・Ｄフリップ・フロップが含まれる、実施態様１に記載のシステム。
【００３９】
（実施態様５）
前記第１のパルス信号が、前記クロックト・Ｄフリップ・フロップのクリア入力に加えられることと、前記第２のパルス信号が、前記クロックト・Ｄフリップ・フロップのクロック入力に加えられることと、前記クロックト・Ｄフリップ・フロップのＤ入力が高に結合されることと、前記第２のクロック信号が、前記クロックト・Ｄフリップ・フロップのＱ出力から送り出される、実施態様４に記載のシステム。
【００４０】
（実施態様６）
前記符号化信号の第１の組と前記符号化信号の第２の組に、それぞれ、ｎの符号化信号が含まれることと、前記第２のクロック信号の周波数が、前記第１のクロック信号の周波数の１／ｎであることと、ｎが１以上の整数である、実施態様１に記載のシステム。
【００４１】
（実施態様７）
ｎが１を超える奇整数である、実施態様６に記載のシステム。
【００４２】
（実施態様８）
前記第１の回路と前記第２の回路が、それぞれ、整数ｎを表わすクロック分周信号（７３４）を受信するように構成されている、実施態様６に記載のシステム。
【００４３】
（実施態様９）：第１のクロック信号を用いて、符号化信号の複数組を発生するステップと、前記符号化信号の複数組を用いて、複数のパルス信号を発生するステップと、前記複数のパルス信号を用いて、第２のクロック信号を発生するステップとを有する、クロック信号発生方法。
【００４４】
（実施態様１０）：前記クロック信号を用いて、前記符号化信号の複数組を発生するステップに、さらに、前記クロック信号の正エッジを用いて、前記符号化信号の複数組のうち符号化信号の第１の組を発生するステップと、前記クロック信号の負エッジを用いて、前記符号化信号の複数組のうち符号化信号の第２の組を発生するステップとを有する、実施態様９に記載の方法。
【００４５】
（実施態様１１）：前記符号化信号の複数組が、各組毎に、奇数の信号を備えることを特徴とする、実施態様９に記載の方法。
【００４６】
（実施態様１２）：さらに、クロック分周信号を受信するステップと、前記クロック分周信号に関連した周波数で前記第２のクロック信号を発生するステップとを有する、実施態様９に記載の方法。
【図面の簡単な説明】
【００４７】
【図１】クロック分周回路を含むシステムの実施態様を例示したブロック図である。
【図２】クロック分周回路の実施態様を例示したブロック図である。
【図３】パルス回路の実施態様を例示した回路図である。
【図４】クロック分周回路によって発生する信号の実施態様を例示したタイム・チャートを示す図である。
【図５】分周クロック信号を発生する方法の実施態様を例示したフローチャートである。
【図６】トランシーバにおいて分周クロック信号を発生する方法の実施態様を例示したフローチャートを示す図である。
【図７】プログラマブル・クロック分周回路の実施態様を例示したブロック図である。
【符号の説明】
【００４８】
２１２  第１の回路
２１４  第２の回路
２１６  第３の回路
２１８  第４の回路
７１２  第１の回路
７１４  第２の回路
７１６  第３の回路
７１８  第４の回路
【図１】
2004222296.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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