(57)【要約】【課題】回路の追加によるチップ面積の増大を抑制しながら、データの遷移を抑えることにより低消費電力化を図ることを目的とする。【解決手段】第２の論理回路１４０の入力部１１０をインバータで構成すると同時に、入力部１１０のインバータの電源を処理部１２０と分離し、出力固定信号生成手段１５０から生成される出力固定信号ｓ１５０に接続する。この時、入力部１１０の出力ｓ１１１ｏからｓ１１６ｏを論理“０”に固定したい場合、出力固定信号ｓ１５０を論理“０”とすることで、インバータ中のｐＭＯＳを利用して、出力を論理“０”まで強制的に落とすことにより、回路の追加によるチップ面積の増大を抑制しながら、データ入力を固定する手段を設けて動作しない回路の遷移を抑えることにより低消費電力化を図ることができる。【選択図】　　図１
2004064247.tif 000002
【特許請求の範囲】
【請求項１】
動作状況に応じて回路動作が停止することのある処理部と、前記処理部に入力される信号線の前記処理部の直前に挿入される入力部と、
前記入力部の電源に供給する電圧を選択して供給する出力固定信号生成手段とを有し、前記出力固定信号生成手段からグラウンド電圧を供給することにより、前記入力部の出力値をｌｏｗ固定することを特徴とする半導体集積回路。
【請求項２】
動作状況に応じて回路動作が停止することのある処理部と、
前記処理部に入力される信号線の前記処理部の直前に挿入される入力部と、
前記入力部のグラウンドに供給する電圧を選択して供給する出力固定信号生成手段と
を有し、前記出力固定信号生成手段から電源電圧を供給することにより、前記入力部の出力値をｈｉｇｈ固定することを特徴とする半導体集積回路。
【請求項３】
前記入力部を構成する回路を電源配線の近傍に配置し、前記電源配線から前記回路への電源供給配線長を最短にすることにより、ＩＲドロップの影響を抑制することを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記入力部を構成する回路をグラウンド配線の近傍に配置し、前記グラウンド配線から前記回路へのグラウンド配線長を最短にすることにより、ＩＲドロップの影響を抑制することを特徴とする請求項２記載の半導体集積回路。
【請求項５】
前記入力部のｎウェル領域を処理部のｎウェル領域から分離し、前記分離した入力部のｎウェル領域と前記入力部の電源を接続することにより、トランジスタのドレイン側の電荷の引き抜きを行うことを特徴とする請求項１または請求項３記載の半導体集積回路。
【請求項６】
前記入力部のｐウェル領域を処理部のｐウェル領域から分離し、前記分離した入力部のｐウェル領域と前記入力部のグラウンドを接続することにより、トランジスタのドレイン側の電荷の引き抜きを行うことを特徴とする請求項２または請求項４記載の半導体集積回路。
【請求項７】
動作状況に応じて回路動作が停止することのある処理部と、
前記処理部に入力される信号線の前記処理部の直前に挿入される入力部と、
前記入力部の電源およびグラウンドに供給する電圧をそれぞれ選択して供給する出力固定信号生成手段と
を有し、前記入力部のｐＭＯＳトランジスタのｎウェル領域を前記処理部のｎウェル領域から分離し、前記ｐＭＯＳトランジスタのｎウェル領域に前記出力固定信号生成手段から供給される電圧を前記ｐＭＯＳトランジスタのソースに供給し、前記入力部のｎＭＯＳトランジスタのｐウェル領域に前記出力固定信号生成手段から供給されるもう１つの電圧を前記ｎＭＯＳトランジスタのソースに供給し、前記出力固定信号生成手段から前記入力部のｐＭＯＳトランジスタのソースにグラウンド電圧を供給することにより前記入力部の出力値をｌｏｗ固定、もしくは前記出力固定信号生成手段から前記入力部のｎＭＯＳトランジスタのソースに電源電圧を供給することにより前記入力部の出力値をｈｉｇｈ固定することを特徴とする半導体集積回路。
【請求項８】
動作状況に応じて回路動作が停止することのある処理部と、
前記処理部に入力される信号線の前記処理部の直前に挿入される入力部と、
前記入力部の電源およびグラウンドに供給する電圧をそれぞれ選択して供給する出力固定信号生成手段と
を有し、前記入力部のｎＭＯＳトランジスタのｐウェル領域を前記処理部のｐウェル領域から分離し、前記ｎＭＯＳトランジスタのｐウェル領域に前記出力固定信号生成手段から供給される電圧を前記ｎＭＯＳトランジスタのソースに供給し、前記入力部のｐＭＯＳトランジスタのｎウェル領域に前記出力固定信号生成手段から供給されるもう１つの電圧を前記ｐＭＯＳトランジスタのソースに供給し、前記出力固定信号生成手段から前記入力部のｐＭＯＳトランジスタのソースにグラウンド電圧を供給することにより前記入力部の出力値をｌｏｗ固定し、もしくは前記出力固定信号生成手段から前記入力部のｎＭＯＳトランジスタのソースに電源電圧を供給することにより前記入力部の出力値をｈｉｇｈ固定することを特徴とする半導体集積回路。
【請求項９】
前記入力部に入力する信号値を分別して入力数の最も多い信号値を選定する多数決手段
を有し、前記多数決手段の結果に基づいて前記出力固定信号生成手段から出力する電源およびグラウンドの電圧を制御することにより、回路動作が停止する際の前記入力部の入力信号値を考慮して前記入力部の出力固定値を制御することを特徴とする請求項７または請求項８記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、使用していない論理回路に入力されるデータを固定し、論理回路内部の回路の動作を少なくすることで低消費電力化を図る半導体集積回路に関する。
【０００２】
【従来の技術】
近年、携帯端末が多く世にでるようになり、携帯端末に搭載される半導体集積回路の低消費電力化が強く要望されている。消費電力を試算する式として次の式が一般的に知られている。
【０００３】
（消費電力）＝（遷移確率）×（周波数）×（負荷容量）×（電圧の２乗）
半導体集積回路の消費電力を抑制するために、上記の式における遷移確率を低減させる手法として、使用していない論理回路に入力されるデータを固定し、論理回路内部の回路の動作を少なくする回路構成とする手法がある。
【０００４】
以下、図１３を用いて従来の低消費電力化を図った半導体集積回路について説明する。
図１３は従来の低消費電力化を図った半導体集積回路の構成図である。
【０００５】
図１３において、従来の低消費電力化を図った半導体集積回路は、第１の論理回路１３００の出力を入力データを固定する入力部１３１０を介して処理部１３２０に入力する構成となっている。入力データを固定する入力部１３１０はＡＮＤ回路１３１１，１３１２，１３１３，１３１４，１３１５，１３１６で構成されており、これらのＡＮＤ回路の一方の入力には、ＡＮＤ回路の出力を固定させるための出力固定信号ｓ１３５０が接続されている。
【０００６】
この構成において、処理部１３２０をあらかじめ使用しないことがわかっている場合、出力固定信号ｓ１３５０を論理”０”とすることによって、すべてのＡＮＤ回路の出力を論理”０”に固定する。このことにより、第２の論理回路１３４０内部の回路が変化することを防ぎ、低消費電力化を図ることができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、図１３の構成では、第２の論理回路のデータ入力数だけＡＮＤ回路が必要になり、半導体集積回路のチップ面積が増大すると言う問題点があった。また、追加したＡＮＤ回路そのものが電力を消費するため、全体で消費電力を測定したときに、結果的に消費電力が増大すると言う問題点もあった。
【０００８】
本発明の半導体集積回路はかかる点に鑑みてなされたものであり、回路の追加によるチップ面積の増大を抑制しながら、データ入力を固定する手段を設けてデータの遷移を抑えることにより低消費電力化を図ることを目的とする。
【０００９】
【課題を解決するための手段】
本発明の請求項１記載の半導体集積回路は、動作状況に応じて回路動作が停止することのある処理部と、前記処理部に入力される信号線の前記処理部の直前に挿入される入力部と、前記入力部の電源に供給する電圧を選択して供給する出力固定信号生成手段とを有し、前記出力固定信号生成手段からグラウンド電圧を供給することにより、前記入力部の出力値をｌｏｗ固定することを特徴とする。
【００１０】
請求項２記載の半導体集積回路は、動作状況に応じて回路動作が停止することのある処理部と、前記処理部に入力される信号線の前記処理部の直前に挿入される入力部と、前記入力部のグラウンドに供給する電圧を選択して供給する出力固定信号生成手段とを有し、前記出力固定信号生成手段から電源電圧を供給することにより、前記入力部の出力値をｈｉｇｈ固定することを特徴とする。
【００１１】
請求項３記載の半導体集積回路は、請求項１記載の半導体集積回路において、前記入力部を構成する回路を電源配線の近傍に配置し、前記電源配線から前記回路への電源供給配線長を最短にすることにより、ＩＲドロップの影響を抑制することを特徴とする。
【００１２】
請求項４記載の半導体集積回路は、請求項２記載の半導体集積回路において、前記入力部を構成する回路をグラウンド配線の近傍に配置し、前記グラウンド配線から前記回路へのグラウンド配線長を最短にすることにより、ＩＲドロップの影響を抑制することを特徴とする。
【００１３】
請求項５記載の半導体集積回路は、請求項１または請求項３記載の半導体集積回路において、前記入力部のｎウェル領域を処理部のｎウェル領域から分離し、前記分離した入力部のｎウェル領域と前記入力部の電源を接続することにより、トランジスタのドレイン側の電荷の引き抜きを行うことを特徴とする。
【００１４】
請求項６記載の半導体集積回路は、請求項２または請求項４記載の半導体集積回路において、前記入力部のｐウェル領域を処理部のｐウェル領域から分離し、前記分離した入力部のｐウェル領域と前記入力部のグラウンドを接続することにより、トランジスタのドレイン側の電荷の引き抜きを行うことを特徴とする。
【００１５】
請求項７記載の半導体集積回路は、動作状況に応じて回路動作が停止することのある処理部と、前記処理部に入力される信号線の前記処理部の直前に挿入される入力部と、前記入力部の電源およびグラウンドに供給する電圧をそれぞれ選択して供給する出力固定信号生成手段とを有し、前記入力部のｐＭＯＳトランジスタのｎウェル領域を前記処理部のｎウェル領域から分離し、前記ｐＭＯＳトランジスタのｎウェル領域に前記出力固定信号生成手段から供給される電圧を前記ｐＭＯＳトランジスタのソースに供給し、前記入力部のｎＭＯＳトランジスタのｐウェル領域に前記出力固定信号生成手段から供給されるもう１つの電圧を前記ｎＭＯＳトランジスタのソースに供給し、前記出力固定信号生成手段から前記入力部のｐＭＯＳトランジスタのソースにグラウンド電圧を供給することにより前記入力部の出力値をｌｏｗ固定、もしくは前記出力固定信号生成手段から前記入力部のｎＭＯＳトランジスタのソースに電源電圧を供給することにより前記入力部の出力値をｈｉｇｈ固定することを特徴とする。
【００１６】
請求項８記載の半導体集積回路は、動作状況に応じて回路動作が停止することのある処理部と、前記処理部に入力される信号線の前記処理部の直前に挿入される入力部と、前記入力部の電源およびグラウンドに供給する電圧をそれぞれ選択して供給する出力固定信号生成手段とを有し、前記入力部のｎＭＯＳトランジスタのｐウェル領域を前記処理部のｐウェル領域から分離し、前記ｎＭＯＳトランジスタのｐウェル領域に前記出力固定信号生成手段から供給される電圧を前記ｎＭＯＳトランジスタのソースに供給し、前記入力部のｐＭＯＳトランジスタのｎウェル領域に前記出力固定信号生成手段から供給されるもう１つの電圧を前記ｐＭＯＳトランジスタのソースに供給し、前記出力固定信号生成手段から前記入力部のｐＭＯＳトランジスタのソースにグラウンド電圧を供給することにより前記入力部の出力値をｌｏｗ固定し、もしくは前記出力固定信号生成手段から前記入力部のｎＭＯＳトランジスタのソースに電源電圧を供給することにより前記入力部の出力値をｈｉｇｈ固定することを特徴とする。
【００１７】
請求項９記載の半導体集積回路は、請求項７または請求項８記載の半導体集積回路において、前記入力部に入力する信号値を分別して入力数の最も多い信号値を選定する多数決手段を有し、前記多数決手段の結果に基づいて前記出力固定信号生成手段から出力する電源およびグラウンドの電圧を制御することにより、回路動作が停止する際の前記入力部の入力信号値を考慮して前記入力部の出力固定値を制御することを特徴とする。
【００１８】
以上の構成により、回路の追加によるチップ面積の増大を抑制しながら、データ入力を固定する手段を設けてデータの遷移を抑えることにより低消費電力化を図ることができる。
【００１９】
【発明の実施の形態】
以下、本発明の半導体集積回路の実施の形態について説明する。
（実施の形態１）
以下、図１，図２，図３，図４，図５を用いて本発明の実施の形態１における半導体集積回路について説明する。
【００２０】
図１は本発明の低消費電力化を図った半導体集積回路の構成図である。図２は本発明の実施の形態１における”０”固定インバータの構成図，図３は本発明の実施の形態１における”０”固定インバータのレイアウト図，図４は本発明の実施の形態１における”１”固定インバータの構成図，図５は本発明の実施の形態１における”１”固定インバータのレイアウト図である。
【００２１】
図１に示すように、第２の論理回路１４０にインバータで構成された入力部１１０を追加する。もしくは、第２の論理回路１４０の入力にインバータを使用しているなら、その回路を入力部とする。第２の論理回路１４０で入力部１１０以外の回路を処理部１２０と呼ぶ。
【００２２】
それぞれのインバータの出力ｓ１１１ｏ，ｓ１１２ｏ，ｓ１１３ｏ，ｓ１１４ｏ，ｓ１１５ｏ，ｓ１１６ｏを出力固定信号ｓ１５０で論理”０”に固定する場合、各インバータを図２の構成とする。
【００２３】
図２において、各インバータは、電源を処理部１２０の電源と分離し、分離した電源に出力固定信号ｓ２２０を接続する。インバータの出力を論理”０”に固定したい場合には、出力固定信号ｓ２２０を論理”０”とすることでインバータの電源供給を止める。出力信号ｓ１１１ｏからｓ１１６ｏのうち論理”１”であったものは、ｐＭＯＳ２６０を介して論理”０”に固定される。第２の論理回路１４０が数サイクルにわたり動作しないのであれば、処理部１２０の内部が動作しないので低消費電力化がはかれる。また、出力固定信号ｓ２２０を論理”１”とするだけで通常動作に移行できるため、通常動作に移行するまでにかかる時間も少なくてすむ。
【００２４】
ただし、分離した電源が長配線となるとＩＲドロップが発生し、電源の供給が十分でなくなり、通常動作に移行するまでの時間が延びてしまう。
この問題を防ぐためのレイアウト構成を図３に示す。
【００２５】
図３に示すように、処理部１２０と分離した電源３２０の両側にインバータ３３０，３４０，３５０，３６０，３７０，３８０を配置する構成をとることで、分離した電源３２０を短い配線にすることができ、ＩＲドロップの影響を受けにくくすることができる。なお、出力固定信号生成手段３０１は簡単にインバータで実現できる。
【００２６】
インバータ１１１から１１６の出力ｓ１１１ｏからｓ１１６ｏまでを出力固定信号ｓ１５０で論理”１”に固定する場合、インバータ１１１から１１６は図４の構成とする。
【００２７】
図４において、各インバータは、グラウンドを処理部と分離し、分離したグラウンドに出力固定信号ｓ４２０を接続する。各インバータの出力を論理”１”に固定したい場合には、出力固定信号ｓ４２０を論理”１”とすることで各インバータに強制的に電源供給を行う。出力信号ｓ１１１ｏからｓ１１６ｏのうち論理”０”であったものは、ｎＭＯＳ４７０を介して論理”１”に固定される。この場合も第２の論理回路１４０が数サイクルにわたり動作しないのであれば、処理部の内部が動作しないので低消費電力化がはかれる。
【００２８】
また、レイアウトについても図５のように、分離したグラウンド５２５の両側にインバータ５３０、５４０、５５０、５６０、５７０、５８０を配置する構成をとることで、分離したグラウンド５２５を短い配線にすることができ、ＩＲドロップの影響を受けにくくすることができる。
【００２９】
以上の構成により、回路の追加によるチップ面積の増大を抑制しながら、データ入力を固定する手段を設けてデータの遷移を抑えることにより低消費電力化を図ることができる。
【００３０】
図１の構成で、処理部１２０に入力される信号ｓ１１１ｏからｓ１１６ｏが、論理”０”か論理”１”のどちらかに偏ることがあらかじめわかっている場合、偏りがある論理に固定するように、図２の構成か図４の構成を選択することもできる。この場合、論理を固定する入力の数が確率的に減るため、処理部の内部状態が動くことを低減でき、より低消費電力化が行える。
（実施の形態２）
以下、図６，図７，図８，図９を用いて本発明の実施の形態２における半導体集積回路について説明する。
【００３１】
図６（ａ）は本発明の実施の形態２における”０”固定インバータの構成図，（ｂ）は本発明の実施の形態２における”０”固定インバータの構造断面図，図７は本発明の実施の形態２における”０”固定インバータのレイアウト図であり、図８（ａ）は本発明の実施の形態２における”１”固定インバータの構成図，（ｂ）は本発明の実施の形態２における”１”固定インバータの構造断面図，図９は本発明の実施の形態２における”１”固定インバータのレイアウト図である。
【００３２】
実施の形態１では、例えば、入力部の出力を論理”０”に固定する場合、ｐＭＯＳを利用して出力電位を下げているため、トランジスタのしきい値分だけ電位が残ってしまう。電源電圧が低い場合、しきい値分の電位により中間電位となるため、次段の論理で貫通電流が発生してしまうという問題が発生する。論理”１”に固定する場合も、しきい値分だけ下がった電位にしかあがらないため、同様の問題が発生する。また、トランジスタが２段以上直列な回路の場合、残る電位は（直列段数×しきい値電圧）となるため、トランジスタの直列段数が多くなると適用できない。
【００３３】
この点を改良したのが、図６の構成である。
図６は論理を”０”に固定する場合で、図２との相違点はノードｎ６００である。つまり、ｐＭＯＳ６３０の基板であるｎＷＥＬＬ６７０も出力固定信号ｓ６２０に接続する。このとき、入力部のｎＷＥＬＬ６７０は処理部のｎＷＥＬＬとは分離しておく。論理”０”に固定する場合、ｐＭＯＳ６３０でも出力６６０に蓄えられた電荷を抜き出すが、分離されたｎＷＥＬＬ６７０と出力の間のＰＮ接合によっても電荷が抜き出される（図中の矢印）。出力の電位がしきい値まで下がった場合は、ｎＷＥＬＬ６７０と出力の間のＰＮ接合のみで電荷を引き抜く。この効果により、トランジスタのしきい値分だけ電位が残ることがないため、電源電圧が低い回路においても適用できる。
【００３４】
また、レイアウトは図７のようになり、図３のレイアウトに対してｎＷＥＬＬ７１０を分離し、分離したｎＷＥＬＬ７１０とのコンタクト７９０を分離した電源に追加するだけでよい。
【００３５】
論理を”１”に固定する場合も同様に、図８、図９のように、ｎＭＯＳ８４０の基板である分離されたｐＷＥＬＬ８７０も出力固定信号ｓ８２０に接続し、この分離されたｐＷＥＬＬ８７０を処理部のｎＷＥＬＬと分離する。
【００３６】
レイアウトに関しても、図９のように、図５のレイアウトに対して、ｐＷＥＬＬ９１５を分離し、分離したｐＷＥＬＬ９１５とのコンタクト９９０を分離したグラウンドに追加するだけでよい。
【００３７】
以上の構成により、回路の追加によるチップ面積の増大を抑制しながら、データ入力を固定する手段を設けてデータの遷移を抑えることにより低消費電力化を図ることができる。
【００３８】
また、しきい値分の電位に影響されなくなるため、インバータ以外の回路にも適用することができる。つまり、第２の論理回路の入力を受ける最初の論理を入力部とみなし、同様の効果を得ることができ、出力固定信号生成手段のみの追加だけで実現できるため、より、面積の増加を抑えることができる。
（実施の形態３）
以下、図１０，図１１，図１２を用いて本発明の実施の形態３における半導体集積回路について説明する。
【００３９】
図１０（ａ）は本発明の実施の形態３におけるインバータの構成図，（ｂ）は本発明の実施の形態３における制御信号生成手段の真理値表を表す図であり、図１１は本発明の実施の形態３におけるインバータの構造断面図，図１２は本発明の実施の形態３における低消費電力化を図った半導体集積回路の構成図である。
【００４０】
実施の形態１、実施の形態２とも、入力部の出力をどちらか片方の論理にしか固定することができなかったが、ここでは任意の論理にでも入力部の出力を固定できる構成をのべる。
【００４１】
図１０において、インバータ１０７０の電源として制御信号生成手段１０２０で生成された制御信号ｓ１０５０を入力し、グラウンドとして制御信号生成手段１０２０で生成された制御信号ｓ１０６０を入力する構成となっている。
【００４２】
図１０の構成とすることで、”０”、”１”のどちらの論理でも、入力部の出力を固定することができる。ただし、入力部の出力を固定するかしないかという出力固定制御信号ｓ１０１０に加えて、論理を固定する場合”０”、”１”のどちらに固定するかという選択信号ｓ１０００と、この２つの信号から制御信号を生成する、制御信号生成手段１０２０が必要になる。
【００４３】
また、ＷＥＬＬを分離する場合、トリプルＷＥＬＬ構成とする必要がある。
図１１にｐ基板の場合の構成例を示す。
選択信号ｓ１１００の値により図中の矢印の方向にＷＥＬＬを介して出力１１７１を固定するパスができる。ｎ基板の場合も図１１の構成に対して属性を反転させることにより実現できる。
【００４４】
図１０（ｂ）において、出力固定信号が”０”ならば、出力の固定を行わないため、分離した電源には”１”を、分離したグラウンドには”０”を与える。出力固定制御信号が”１”の場合、選択信号が”０”なら分離した電源に”０”を、選択信号が”１”なら分離したグラウンドに”１”を与えて入力部の出力の論理を固定する。
【００４５】
以上の構成により、回路の追加によるチップ面積の増大を抑制しながら、データ入力を固定する手段を設けてデータの遷移を抑えることにより低消費電力化を図ることができる。
【００４６】
さらに、入力部の各入力で論理”０”と”１”のどちらが多いのかをみて、選択信号を適切に選ぶことにより、入力部の出力を固定するとき遷移する出力の数を最小にし消費電力を減らすことができる。
【００４７】
図１２において、１２５１から１２５６までのインバータは図１０のインバータ１０７０と同じ構成とする。全ての入力１２０１から１２０６を多数決手段１２３０に入力し、どちらの論理が多いのかを判断する。その結果を選択信号ｓ１２４０として与えることで、出力１２１１から１２１６の論理固定時の遷移を最小にする。このことにより、データの遷移が少なくなるので、充放電にかかる電流が流れず、さらなる低消費電力化が行える。
【００４８】
【発明の効果】
論理回路の入力信号が、電源またはグラウンドを”０”または”１”に選択的に固定できるインバータを介して入力される構成にして、論理回路が動作しない時には、論理回路の入力信号値を固定することにより、回路の追加によるチップ面積の増大を抑制しながら、データ入力を固定する手段を設けてデータの遷移を抑えることにより低消費電力化を図ることができる。
【００４９】
実施の形態２では、電源またはグラウンドに出力固定信号を入力したトランジスタのＷＥＬＬを分離し、このＷＥＬＬにも出力固定信号を入力することにより、インバータの出力側から電荷を引き抜き、パストランジスタのしきい値電圧による貫通電流が抑制できると共に、回路の追加によるチップ面積の増大を抑制しながら、データ入力を固定する手段を設けてデータの遷移を抑えることにより低消費電力化を図ることができる。
【００５０】
実施の形態３では、多数決手段を設けて入力される信号値を確認して、出力固定信号生成手段によって固定する値を決定することにより、回路の追加によるチップ面積の増大を抑制しながら、より低消費電力化を図ることができる。
【００５１】
以上の説明では入力部を構成する回路としてインバータを用いたが、入力部を構成する回路はその他の論理回路を用いても実現できる。
また、入力部に入力する信号が第１の論理回路から出力される場合について説明したが、半導体集積回路外部から入力される信号が直接入力する場合でも、同様の構成で実施することができる。
【図面の簡単な説明】
【図１】本発明の低消費電力化を図った半導体集積回路の構成図
【図２】本発明の実施の形態１における”０”固定インバータの構成図
【図３】本発明の実施の形態１における”０”固定インバータのレイアウト図
【図４】本発明の実施の形態１における”１”固定インバータの構成図
【図５】本発明の実施の形態１における”１”固定インバータのレイアウト図
【図６】（ａ）本発明の実施の形態２における”０”固定インバータの構成図
（ｂ）本発明の実施の形態２における”０”固定インバータの構造断面図
【図７】本発明の実施の形態２における”０”固定インバータのレイアウト図
【図８】（ａ）本発明の実施の形態２における”１”固定インバータの構成図
（ｂ）本発明の実施の形態２における”１”固定インバータの構造断面図
【図９】本発明の実施の形態２における”１”固定インバータのレイアウト図
【図１０】（ａ）本発明の実施の形態３におけるインバータの構成図
（ｂ）本発明の実施の形態３における制御信号生成手段の真理値表を表す図
【図１１】本発明の実施の形態３におけるインバータの構造断面図
【図１２】本発明の実施の形態３における低消費電力化を図った半導体集積回路の構成図
【図１３】従来の低消費電力化を図った半導体集積回路の構成図
【符号の説明】
１１０　　入力部
１１１　　入力部のインバータ
１１２　　入力部のインバータ
１１３　　入力部のインバータ
１１４　　入力部のインバータ
１１５　　入力部のインバータ
１１６　　入力部のインバータ
１２０　　処理部
１４０　　第２の論理回路
ｓ１１１ｏ　　入力部の出力
ｓ１１２ｏ　　入力部の出力
ｓ１１３ｏ　　入力部の出力
ｓ１１４ｏ　　入力部の出力
ｓ１１５ｏ　　入力部の出力
ｓ１１６ｏ　　入力部の出力
ｓ１５０　　出力固定信号
２６０　　ｐＭＯＳ
ｓ２２０　　出力固定信号
３０１　　出力固定信号生成手段
３２０　　分離した電源
３３０　　入力部のインバータ
３４０　　入力部のインバータ
３５０　　入力部のインバータ
３６０　　入力部のインバータ
３７０　　入力部のインバータ
３８０　　入力部のインバータ
ｓ４２０　　出力固定信号
４７０　　ｎＭＯＳ
５２５　　分離したグラウンド
５３０　　入力部のインバータ
５４０　　入力部のインバータ
５５０　　入力部のインバータ
５６０　　入力部のインバータ
５７０　　入力部のインバータ
５８０　　入力部のインバータ
ｓ６２０　　出力固定信号
６３０　　ｐＭＯＳ
６４０　　ｎＭＯＳ
６６０　　出力
６７０　　ｎＷＥＬＬ
ｎ６００　　ノード
７１０　　ｎＷＥＬＬ
７９０　　分離したｎＷＥＬＬとのコンタクト
ｓ８２０　　出力固定信号
８４０　　ｎＭＯＳ
８７０　　分離されたｐＷＥＬＬ
９１５　　分離したｐＷＥＬＬ
９９０　　処理部と分離したｐＷＥＬＬとのコンタクト
ｓ１０００　　選択信号
ｓ１０１０　　出力固定制御信号
１０２０　　制御信号生成手段
１０５０　　制御信号
１０６０　　制御信号
１０７０　　インバータ回路
ｓ１１００　　選択信号
１１７１　　出力
１２０１　　入力
１２０２　　入力
１２０３　　入力
１２０４　　入力
１２０５　　入力
１２０６　　入力
１２１１　　出力
１２１２　　出力
１２１３　　出力
１２１４　　出力
１２１５　　出力
１２１６　　出力
１２３０　　多数決手段
ｓ１２４０　　選択信号
１２５１　　インバータ
１２５２　　インバータ
１２５３　　インバータ
１２５４　　インバータ
１２５５　　インバータ
１２５６　　インバータ
１３００　　第１の論理回路
１３１０　　入力部
１３１１　　ＡＮＤ回路
１３１２　　ＡＮＤ回路
１３１３　　ＡＮＤ回路
１３１４　　ＡＮＤ回路
１３１５　　ＡＮＤ回路
１３１６　　ＡＮＤ回路
１３２０　　処理部
１３４０　　第２の論理回路
ｓ１３５０　　出力固定信号
【図１】
2004064247.tif 000003
【図２】
2004064247.tif 000004
【図３】
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【図４】
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【図５】
2004064247.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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