(57)【要約】【課題】半導体チップ製造後における不所望な電圧降下に起因する誤動作を回避する。【解決手段】所定の回路規模に分割形成された複数のブロック３０１と、上記複数のブロックに電力を供給するための第１の電源配線（１０１、１０２、１０３、１０４）と、上記第１の電源配線を介して取り込まれる電源電圧よりも高いレベルの電圧の取り込みを可能とする第２の電源配線（１０９）と、半導体チップ製造後に、上記第１の電源配線からの電力供給を、上記第２の電源配線からの電力供給に変更可能な電力供給経路切り換え手段（１０５、１０６、１０７、１０８）とを設け、半導体チップ製造後に、上記第１の電源配線からの電力供給を、上記第２の電源配線からの電力供給に変更可能とすることで、半導体チップ製造後における不所望な電圧降下に起因する誤動作を回避する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
所定の回路規模に分割形成された複数のブロックと、
上記複数のブロックに電力を供給するための第１の電源配線と、
上記第１の電源配線とは異なる経路で電圧の取り込みを可能とする第２の電源配線と、
上記第１の電源配線からの電力供給を、上記第２の電源配線からの電力供給に変更可能な電力供給経路切り換え手段と、を含むことを特徴とする半導体集積回路。
【請求項２】
上記ブロックは、上記第１の電源配線を介して取り込まれた電源電圧を検出する第１の電源電圧検出手段と、
上記第１の電源電圧検出手段の検出結果をリファレンス電圧と比較するためのコンパレータと、を含み、上記電力供給経路切り換え手段は、上記コンパレータの比較結果基づいて動作制御される請求項１記載の半導体集積回路。
【請求項３】
上記ブロックは、上記第１の電源配線を介して取り込まれた電源電圧を検出する第１の電源電圧検出手段と、
互いに電圧レベルが異なるリファレンス電圧を形成可能な複数のリファレンス電圧生成回路と、
上記複数のリファレンス電圧生成回路の出力電圧を選択可能な選択手段と、
上記第１の電源電圧検出手段の検出結果を、上記選択手段により選択されたリファレンス電圧と比較するためのコンパレータと、を含み、
上記電力供給経路切り換え手段は、上記コンパレータでの比較結果に基づいて動作制御される請求項１記載の半導体集積回路。
【請求項４】
上記ブロックの種類に応じて上記リファレンス電圧の値を異ならせて成る請求項３記載の半導体集積回路。
【請求項５】
上記第１の電源配線の電圧を昇圧して上記第２の電源配線に供給するための昇圧回路を含む請求項１乃至４の何れか１項記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、さらにはそれにおける不所望な電圧降下に起因する誤動作を回避するための技術に関する。
【０００２】
【従来の技術】
半導体集積回路を動作させるためには、一般に電力を供給する必要がある。このような電力の供給は、通常、半導体チップの周辺、あるいは内部に形成された電源用パッドや電源配線を介して行われる。半導体集積回路で消費する電力を正確に把握することができれば、その消費電力を供給するに必要十分な電源配線を敷設することにより、回路を設計者が意図したとおりに動作させることが可能となる。このように必要十分な電源配線を敷設することは、電源配線のために占有する半導体チップ上の面積を最適とすることが可能であるため、チップコストの観点から望ましい。
【０００３】
しかしながら、半導体チップ上に多数の回路素子が存在すると、設計時に、どの箇所でどの程度の電力を消費するかといったことを正確に把握することが困難となる。昨今の半導体集積回路では、１チップに搭載される回路の規模は、数百万ゲート以上になることもめずらしくなく、設計における電源解析はより困難となりつつある。
【０００４】
設計時に想定した電力の消費に対して、実際に敷設した電源配線強度（配線の幅や層数など）が不足していると、チップ内のある箇所において不所望な電圧降下を生ずる。すなわち、電源配線強度が不足していると、電源配線の抵抗やインダクタンスが高くなるために、電流と抵抗の積に従った電圧の降下（所謂ＩＲドロップ）が生じたり、電流の変化成分とインダクタンスの積に従った電圧の降下（所謂ＬｄＩ／ｄｔドロップ）が生じてしまう。本来の電源電圧に対し、電圧降下が生じることで、見掛け上の電源電圧が小さくなり、それに起因して様々な不都合を生ずる。例えば、ディジタル回路では動作速度が遅くなったり、電位レベルの基準がずれるため論理値が正確に決定されなかったりする。また、アナログ回路では、電圧に対する動作範囲が制限されているため、動作不可能になることがある。
【０００５】
半導体集積回路で用いられる電源電圧は、プロセスの微細化とともに低下していく傾向にあるため、同一量の電圧降下であってもプロセス微細化が進展するに従い、不所望な電圧降下はより深刻になる。
【０００６】
ところで、設計時に見積もった消費電力（乃至消費電流）と実際の消費電力（消費電流）が異なると、半導体チップを製造後に動作させてみて始めて、設計者が当初意図したように動作しないといったことが判明する。いったん半導体チップを製造した後にチップが動作しないと、再度設計のやり直しを行う必要があり、その場合の経済的、時間的な損失は大きい。
【０００７】
そこで、設計時に可能な範囲で回路の規模や動作状況を正確に解析して、どの程度の電流が、どの箇所に流れるかを見積もった上で、それを供給するに足る電源配線の敷設を行うといったことが行われる。例えば、所定の論理動作を行う論理回路部と、前記論理回路部上に配設され該論理回路部へ電源電圧を供給する第１の電源線と、前記論理回路部上に前記第１の電源線と異なる層で配設され、且つ前記第１の電源線との交差部分でコンタクトを介して接続された第２の電源線とを備えた半導体集積回路装置において、前記論理回路部の電圧降下量が最小となるように、前記第１の電源線と前記第２の電源線との間に設けられるコンタクトの数と位置を設定する技術が知られている（特許文献１参照）。また、所定の回路動作を行う回路部と、前記回路部上に配設され該回路部へ電源を供給する電源配線と、前記電源配線に接続された電源パッドとを備えた半導体集積回路装置において、前記電源配線に接続された電源パッドとは異なる電源パッドから電源が供給され、且つ前記電源配線で分割された前記回路部の各領域内部の電圧降下量が所定値以下に収まるように２分木形状で前記電源配線に接続された補強電源配線を設けるようにした技術が知られている（特許文献２参照）。
【０００８】
【特許文献１】
特開平１０−２８４６９０号公報（図１）
【特許文献２】
特開平１１−４５９７９号公報（図１）
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来技術について本願発明者が検討したところ、集積される素子数が増加するに従い、半導体チップのどの箇所でどの程度の電力を消費するかを正確に予測することは著しく困難であり、そしてこのような状況では、半導体チップを製造後に動作させてみて始めて、その動作不良や不具合が発見されるといったことが生じることが見いだされた。半導体チップ製造後になって電源配線で電圧降下が生じることがわかっても、もはや再設計するしかなく、それに必要とされる費用や時間は大きな損失となる。そのような不都合が生じないようにするために、設計時にできるだけ回路の規模や動作状況を正確に解析した上で電源配線の敷設を試みるのが一般的であるが、回路規模が大きくなると、その動作に伴う電力の消費を正確に求めることは事実上不可能になりつつある。これは、例えば、回路への入力の組み合わせが指数関数的に増加するため、全ての入力パターンに対して電力の計算を行うことは不可能であるためである。さらに、半導体加工技術の微細化の進展により、搭載可能な素子数が増加しているため、多数の機能ブロックを１つのチップ上に搭載することが可能となっている。その際、それぞれの機能ブロックを動作させるか否かの組合せが多数存在するため、チップ全体での動作条件が様々に異なる。このようにチップの動作条件が多数存在するために、その全ての条件での消費電力を正確に求めるといったことも非常に困難となる。
【００１０】
上記のような原因以外にも、消費電力の正確な見積もりを難しくする要因が存在する。集積回路で用いられる素子や配線は、製造上の理由により各種の物理量がばらつくことがある。このようなばらつき量には、トランジスタの各端子（ソース、ゲート、ドレイン、基板）を構成する部分の材料特性や不純物濃度、また、それにより決定されるトランジスタ特性（しきい値や電流量）、配線の幅や厚み、など様々なものが含まれる。ばらつきはチップ中の箇所により異なるため、電流値や容量値が箇所に従ってばらつくこととなる。その結果、消費電力も典型的な計算結果から箇所に応じてばらつくこととなる。
【００１１】
以上のように様々な理由から、半導体チップを製造する前に、チップ内の何処でどの程度の電力を消費するかについて正確に把握することは難しい。従って、電圧降下がチップの何処でどの程度生ずるかを正確に予測するのも困難とされる。一方で、半導体チップ製造後に欠陥が発見されると、製造したチップを利用することができないため経済的な損失を被るばかりでなく、再度設計を行うと時間的、経済的に大きな損失となる。従って、半導体チップを製造後でも、不所望な電圧降下に起因する誤動作を回避することができれば、上記のような経済的、時間的な損失を回避することができる。
【００１２】
本発明の目的は、半導体チップ製造後において、不所望な電圧降下に起因する誤動作を回避するための技術を提供することにある。
【００１３】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１５】
すなわち、所定の回路規模に分割形成された複数のブロックと、上記複数のブロックに電力を供給するための第１の電源配線と、上記第１の電源配線とは異なる経路で電圧の取り込みを可能とする第２の電源配線と、上記第１の電源配線からの電力供給を、上記第２の電源配線からの電力供給に変更可能な電力供給経路切り換え手段とを含んで半導体集積回路を構成する。
【００１６】
上記の手段によれば、上記第２の電源配線は、上記第１電源配線を介して伝達される電源電圧よりも高いレベルの電圧の取り込みを行うことができる。そして電力供給経路切り換え手段は、半導体チップ製造後に、上記第１の電源配線からの電力供給を、上記第２の電源配線からの電力供給に変更することができる。このことが、半導体チップ製造後における不所望な電圧降下に起因する誤動作の回避を達成する。
【００１７】
このとき、上記不所望な電圧降下に起因する誤動作回避を自動的に行うには、上記第１の電源配線を介して取り込まれた電源電圧を検出する第１の電源電圧検出手段と、上記第１の電源電圧検出手段の検出結果をリファレンス電圧と比較するためのコンパレータとを設け、上記電力供給経路切り換え手段を、上記コンパレータの比較結果基づいて動作制御すると良い。
【００１８】
また、半導体チップの動作条件に応じて、上記不所望な電圧降下に起因する誤動作を回避するには、上記第１の電源配線を介して取り込まれた電源電圧を検出する第１の電源電圧検出手段と、互いに電圧レベルが異なるリファレンス電圧を形成可能な複数のリファレンス電圧生成回路と、上記複数のリファレンス電圧生成回路の出力電圧を選択可能な選択手段と、上記第１の電源電圧検出手段の検出結果を、上記選択手段により選択されたリファレンス電圧と比較するためのコンパレータとを含んで上記ブロックを構成すると良い。
【００１９】
さらに、上記ブロックの種類に応じて上記リファレンス電圧の値を異ならせることができる。
【００２０】
そして、上記第１の電源配線の電圧を昇圧して上記第２の電源配線に供給するための昇圧回路を設けることができる。
【００２１】
【発明の実施の形態】
図４には、本発明にかかる半導体集積回路の主要部が示される。
【００２２】
図４に示される半導体集積回路４１は、特に制限されないが、汎用プロセッサとされ、公知の半導体集積回路製造技術により例えば単結晶シリコン基板などの一つの半導体基板に形成される。そして、この半導体集積回路４１は、所定の回路規模に分割形成された複数のブロックを有する。図４に示される例では、抵抗（あるいはインダクタンス）が十分に小さい電源配線でブロック全体周辺がとり囲まれている領域を、３０個のブロック（Ｘ座標：１〜６、Ｙ座標：１〜５）に分割した場合を示している。同図において、３０個のブロックは、互いに同じ大きさで描かれているが、必ずしも同一の大きさである必要はない。
【００２３】
ここで、例えば座標［Ｘ＝２、Ｙ＝２］のブロック３０１が電圧降下について深刻度の高いディジタル回路ブロックであったとする。電圧降下について深刻度の高い場合とは、例えばこのブロック３０１の動作周波数が他のブロックと比較して相対的に高い場合が挙げられ、例えば、マイクロプロセッサの処理性能を決定する命令デコード回路等がこれに含まれる。このような場合には、このブロック３０１の電源として、後述する第２の電源配線を介して優先的に電力を供給することによって、不所望な電圧降下に起因する誤動作を回避するようにしている。
【００２４】
図１には、上記半導体集積回路４１におけるブロック３０１についての詳細な構成例が示される。尚、他のブロックについても同様に構成される。
【００２５】
ブロック３０１内の回路部（電力消費部）３０２に電力を供給するために、この回路部３０２を包囲するように電源配線が敷設される。この電源配線は、第１の電源配線１０１、１０２、１０３、１０４と、それとは分離して形成された第２の電源配線１０９とを含む。
【００２６】
第１の電源配線１０１、１０２、１０３、１０４は、半導体チップにおける多数の回路に電力を供給するための配線であり、従来回路における電源配線に相当する。第１の電源配線１０１、１０２、１０３、１０４は、縦方向に形成された配線（１０１、１０３）と、それに交差するように形成された配線（１０２、１０４）を含む。内部回路３０２には、これらから引き出された配線により（または縦配線１０１、１０３、横配線１０２、１０４から直接的に）電力が供給される。また、隣接するブロック間において、第１の電源配線１０１、１０２、１０３、１０４は、半導体チップ製造後に電力供給経路の切換えを可能とするために電気的導通状態を変化し得るスイッチ素子１０５、１０６、１０７、１０８を介して接続されている。
【００２７】
上記第２の電源配線１０９は、上記第１の電源配線１０１、１０２、１０３、１０４とは異なり、半導体チップ中の特定の回路部に対してのみ電力を供給するための配線である。第２の電源配線１０９は、対応するスイッチ素子１１０を介して第１の電源配線１０１、１０２、１０３、１０４に結合される。
【００２８】
上記スイッチ素子１０５、１０６、１０７、１０８、１１０は、電気的に導通状態の制御が可能なＭＯＳトランジスタやバイポーラトランジスタなどとされ、例えば外部端子を介して外部から与えられる信号によってスイッチ動作可能とされる。ここで、上記スイッチ素子１０５、１０６、１０７、１０８、１１０が、本発明における電力供給経路切換え手段の一例とされる。
【００２９】
いずれのブロックにおいても不所望な電圧降下を生じていない場合には、第１の電源配線と第２の電源配線の間を接続しているスイッチ素子（１１０）は、非導通状態とされる。しかし、ある特定のブロック（「対象ブロック」と呼ぶ）において不所望な電圧降下を発生することが判明した場合、上記構造をもつ半導体集積回路では、以下のようにして対象ブロックが救済される。
【００３０】
先ず、対象ブロック周辺の第１の電源配線が、隣接するブロックの第１の電源配線から分離されるように、スイッチ素子１０５、１０６、１０７、１０８を電気的に非導通状態にする。例えば、対象ブロックにおいて左の縦方向に走行する第１の電源配線１０１を分離する場合には、スイッチ素子１０５及び１０６を非導通状態とする。同様に、対象ブロック下の横方向に走行する第１の電源配線１０２を分離する場合には、スイッチ素子１０７及び１０８を非導通状態とする。同様の方法により、対象ブロック右の縦方向に走行する第１の電源配線１０３及び対象ブロック上の横方向に走行する第１の電源配線１０４も分離することができる。
【００３１】
次に、上記対象ブロックに第２の電源配線１０９から電力が供給されるようにするために、第１の電源配線と第２の電源配線との間のスイッチ素子１１０を電気的導通状態とする。このスイッチ素子１１０は、対象ブロックの左の第１の電源配線と第２の電源配線との間を導通状態にする。その他、必要に応じて、回路部３０２の右側及び上下の第１の電源配線と第２の電源配線の間もスイッチ素子により導通状態に設定することができる。
【００３２】
以上のようにして、対象ブロックは第２の電源配線１０９から優先的に電力の供給が行われることとなる。第２の電源配線１０９は、第１の電源配線１０１、１０２、１０３、１０４のように多数の他ブロックに電力を供給する必要がないため、そこでの電圧降下は無視できるレベルである。
【００３３】
ここで、上記で示したような第２の電源配線１０９は、大多数の他ブロックの電源配線及び対象ブロックの第１の電源配線と電気的導通を半導体チップ製造後に変化させ得る配線であるが、このような第２の電源配線１０９は、上記の例ごとく１種類ではなく、複数種類敷設されていてもよい。
【００３４】
尚、図５に示されるように、座標［Ｘ＝５、Ｙ＝４］のブロック３０３が電圧降下について深刻度の高い別のディジタル回路ブロック、例えば高周波動作する演算器ブロックであったとする。このような場合には、上記ブロック３０１に加えて、この演算器ブロック３０３についても第２の電源配線に接続することで、電圧降下の深刻度の高い２つのブロックを救済することができる。
【００３５】
次に、主要部の具体的な構成例について説明する。
【００３６】
図７乃至図１０には、第１の電源配線１０１，１０２，１０３，１０４と第２の電源配線１０９との間のスイッチ素子、及び各ブロック間の第１の電源配線間のスイッチ素子に、ＭＯＳトランジスタを適用した場合が示される。
【００３７】
図７においては、第１の電源配線１０１，１０２，１０３，１０４と第２の電源配線１０９ともに縦方向の第２層金属配線Ｍ２で構成されている。５０１、５０２、５０３、５０４、５０５は、それぞれポリシリコン層、ソース・ドレイン領域、ソース・ドレイン領域と第１層金属配線Ｍ１の間のコンタクト、第１層金属配線Ｍ１と第２層金属配線Ｍ２の間のビア、ソース・ドレイン領域と第２層金属配線の間のスタックトビア（コンタクトとビアの積み上げ）を示している。ここでは、ＭＯＳトランジスタのゲート５０１に制御信号５０６が伝達されるようになっており、この制御信号５０６によって上記ＭＯＳトランジスタのオン／オフ状態を制御することで、第１の電源配線と第２の電源配線との間の導通状態と非導通状態とを切り換えることができる。ＭＯＳトランジスタを配線下部に作成することができるため、チップ面積上でのデメリットは生じない。尚、図７では、ＭＯＳトランジスタを第１及び第２の電源配線の双方に配置した場合を示しているが、どちらか一方に配置してもよい。例えば図８には、一例として、ＭＯＳトランジスタを第２の電源配線側に配置した場合が示される。
【００３８】
図９には、第１の電源配線と第２の電源配線ともに横方向の第２層金属配線Ｍ２で構成されている。具体的な構成は、図７に示されるのと同様であるため、その詳細な説明は省略する。また、図９では、ＭＯＳトランジスタを第１及び第２の電源配線の双方に配置した場合を示しているが、それをどちらか一方に配置してもよい。図１０には、一例として、ＭＯＳトランジスタを第２の電源配線側に配置した場合が示される。
【００３９】
ここで、従来技術に従えば、設計時に想定した電力の消費に対して、実際に敷設した電源配線強度（配線の幅や層数など）が不足していると、図２において、２０１，２０２で示されるように、チップ内のある箇所において不所望な電圧降下を生ずる。すなわち、電源配線強度が不足していると、電源配線の抵抗やインダクタンスが高くなるために、電流と抵抗の積に従った電圧の降下が生じたり、電流の変化成分とインダクタンスの積に従った電圧の降下が生じてしまう。例えば図３に示されるように、本来の電源電圧２０３に対し、電圧降下２０４が生じることで、見掛け上の電源電圧２０５が小さくなり、それに起因して様々な不都合を生ずる。例えば、ディジタル回路では動作速度が遅くなったり、電位レベルの基準がずれるため論理値が正確に決定されなかったりする。また、アナログ回路では、電圧に対する動作範囲が制限されているため、動作不可能になることがある。
【００４０】
これに対して上記の例では、スイッチ素子１１０により、第１の電源配線１０１，１０２，１０３，１０４と第２の電源配線１０９との間を導通状態にすることによって、対象ブロックには、第２の電源配線から優先的に電力の供給を行うことができる。第２の電源配線１０９は、第１の電源配線１０１、１０２、１０３、１０４のように多数の他ブロックに電力を供給する必要がないため、そこでの電圧降下は無視できる。つまり、第２の電源電圧１０９によれば、第１の電源配線１０１，１０２，１０３，１０４を介して取り込まれる電源電圧よりも高いレベルの電圧取り込みが可能とされる。従って、対象ブロックにおいて、不所望な電圧降下に起因する様々な不都合を排除することができる。
【００４１】
図６には、上記のような電圧降下について深刻度の高いブロックを半導体チップ製造後に救済する場合のシミュレーション結果が示される。同図には、全体で８１ブロック（Ｘ、Ｙ方向それぞれ９分割）が存在し、その中で２つの深刻度の高いブロック（  ［Ｘ＝５、Ｙ＝３］及び［Ｘ＝６、Ｙ＝６］であり、これらを以下ではクリティカルブロックと呼ぶ）が存在する様子が示されている（例えば、上記の命令デコード回路や演算器ブロック等の高周波動作回路）。そして、本発明を用いない場合と、本発明を用いた場合とで電圧降下の様子がどのように変化するかをシミュレーションすると、次のようになる。尚、比較では本発明を用いない場合と、用いる場合とで比較条件が同一となるようにしている。
【００４２】
まず、図６（Ａ）には、従来のように全てのブロックに対し、同一の電源配線から電力を供給する場合が示される。この場合、電源電圧（１．５Ｖ）の降下は、２つのクリティカルブロック（クリティカルポイント）でそれぞれ、９３．８ｍＶと８６．７ｍＶとなる。グランド側でも電源側と同一の配線幅を用いている場合、電源とグランド双方で電圧の降下が生じるため、これらのブロックでの論理回路の速度劣化は、電圧降下がない場合と比較してそれぞれ、約２５％、約１６％に及ぶ。
【００４３】
他方、図６（Ｂ）では、上記第１、第２の電源配線を用いており、２つのクリティカルブロック（クリティカルポイント）に第２の電源配線１０９を通じて電力の供給を行っている場合を示している。２つのクリティカルブロックでは、電圧降下は、本発明を用いない先の場合と比較して、半分以下に削減されていることがわかる。これにより、論理回路の速度劣化率も大きく削減される。
【００４４】
上記の例によれば、以下の作用効果を得ることができる。
【００４５】
（１）スイッチ素子１１０により、第１の電源配線１０１，１０２，１０３，１０４と第２の電源配線１０９との間を導通状態にすることによって、対象ブロックには、上記第１の電源配線１０１，１０２，１０３，１０４を介して取り込まれる電源電圧よりも高いレベルの電圧取り込みを可能とする第２の電源配線１０９から優先的に電力の供給を行うことができるので、対象ブロックにおいて、不所望な電圧降下に起因する様々な不都合を排除することができる。
【００４６】
（２）半導体チップ製造後において上記スイッチ素子１１０による電力供給経路の切換えを行うことができるため、上記（１）の作用効果は、半導体チップ製造後においても得ることができる。
【００４７】
図１１には、別の構成例が示される。
【００４８】
図１１に示される構成例では、ブロック内の一部に、電源電圧降下を検出するための検知回路７０２を配置し、この検知回路７０２の検知結果に基づいて、不所望な電圧降下に起因する誤動作を回避している。電源電圧降下の検知箇所はブロック内部のいかなる箇所であってもよいが、図１１ではそのような箇所の一例として、縦方向の第１の電源配線の間を接続している電源支線７０１のほぼ中心に配置している。これは、ブロック内部で電圧降下が大きくなる箇所が、通常ブロック内部で第１の電源配線からより遠い位置に存在する箇所であることを考慮したものである。そして、ある一定の基準量より大きな電圧降下が生じた場合に、第１の電源配線と第２の電源配線との間のスイッチ素子７０４及び第１の電源配線のスイッチ素子７０７、７０８の信号７０３、７０５、７０６を変化させることによって、電圧降下の著しい箇所を救済することができる。
【００４９】
図１２には、上記検知回路７０２を採用する場合の具体例が示される。
【００５０】
上記検知回路７０２を利用する場合には、図１２に示されるように、許容基準電位生成回路８０１、コンパレータ８０３、記憶素子８０４を含んで成る制御回路が半導体チップに組み込まれる。
【００５１】
検知回路８０２での検出結果ｉｎと、リファレンス電圧生成回路８０１からの出力リファレンス電圧ｒｅｆとがコンパレータ回路（８０３）で比較され、その比較結果が記憶素子８０４に記憶される。この記憶素子８０４の記憶情報は上記スイッチ素子に、その制御信号８０５として伝達される。制御信号８０５の論理状態は記憶素子８０４によって保持されるが、その必要がない場合には、コンパレータ８０３の出力信号を上記スイッチ素子の制御信号とすることができる。
【００５２】
上記リファレンス電圧ｒｅｆは、例えば、図１３に示される構成のリファレンス電圧生成回路によって生成することができる。同図では、本来の電源電圧を与える参照電圧を基準として、例えば同一の条件になるように縦積みされた５個のＭＯＳトランジスタ（ゲート幅Ｗが互いに等しい）を接続し（電源電圧の高い側を基準として）その第１番目のドレイン電圧の電位８０６を取り出し、それをリファレンス電圧ｒｅｆとしている。縦積みの個数は５個に限定されない。また、電圧取り出し箇所も、任意に設定することができる。
【００５３】
互いに値が異なるリファレンス電圧ｒｅｆ１，ｒｅｆ２を複数用意し、半導体チップの動作条件に応じてこれら複数のリファレンス電圧の中から選択するようにしても良い。例えば図１４に示されるように、２種類のリファレンス電圧生成回路８０１−１，８０２−２を用意して、動作条件に応じていずれの出力電圧と比較するかを選択器９０３で切り換え可能にすると良い。選択器９０３は、特に制限されないが、外部端子を介して伝達された制御信号によって選択動作制御される。また、後述するように半導体チップに設けられたメモリの記憶情報に基づいて上記選択器９０３の選択動作の制御を行うようにしても良い。
【００５４】
上記２種類のリファレンス電圧生成回路８０１−１，８０２−２は、図１５に示されるように個別的に形成しても良いが、図１６に示されるように、縦積みされた５個のＭＯＳトランジスタにおいて異なるノードからリファレンス電圧ｒｅｆ１，ｒｅｆ２を取り出すようにしても良い。尚、３種類以上のリファレンス電圧を形成し、それを適宜選択するようにしても良い。図１７には、その場合の構成例が示される。
【００５５】
それぞれ異なるリファレンス電圧を形成するための多数の許容基準電位生成回路８０１−１〜８０１−ｎが設けられ、この多数の許容基準電位生成回路８０１−１〜８０１−ｎからの出力電圧が、後段に配置された選択器１００３で選択されるようになっている。選択器１００３は、半導体チップに設けられたメモリ１００１から出力される信号によって動作制御される。メモリ１００１には、動作電圧と動作モードとの動作条件との関係で予め決定された制御値が記憶されており、その出力信号を利用することで、リファレンス電圧ｒｅｆの値を変化させることができる。上記メモリ１００１を半導体チップ製造後に書き込み可能な素子で実現すれば、選択するリファレンス電圧のプログラムが可能とされる。
【００５６】
上記の構成において、例えば半導体チップが１．５Ｖで動作しており、さらに動作モードとしてある所定の機能ブロック群が動作するという動作モード１になっているとする。このとき、メモリ１００１に記憶されている制御出力１００２が、その制御信号である［１，  ０，  ０］という値を通して選択器１００３の出力を第ｉ番目のリファレンス電圧（１００４）を選択し、これと観測箇所での電圧と比較するようになっている。図１７に示される構成は、例えば半導体チップが複数の電源電圧で動作するような場合に有利とされる。
【００５７】
尚、このような動作条件としては、電源電圧や動作モードに限らず、半導体チップの動作周波数、実動作中の半導体チップのセンサで感知した温度なども含めることができる。
【００５８】
図１８には別の構成例が示される。
【００５９】
図１８に示される構成では、基準降下電圧が異なる複数のブロックを含む。例えば、降下電圧の制限が厳しいアナログブロック１１０１と、制限の緩いディジタルブロック１１０２とが設けられ、それに対応して、スイッチ制御回路１８１，１８２が配置される。スイッチ制御回路１８１，１８２は、基本的には図１７に示される構成を採用することができる。ただし、メモリ１１０１に書き込まれた情報は、ブロック１１０１，１１０２に対応して互いに異なる。かかる構成においては、例えば、降下電圧の制限が厳しいアナログブロック１１０１では、１０％の基準電圧降下を用い、制限の緩いディジタルブロック１１０２では、２０％の基準電圧降下を用いるといったことが可能である。
【００６０】
さらに、図１８では、それぞれのブロックに対する上記の基準電圧効果を１通りだけ用意するに留まらず、それぞれのブロックに対して複数の基準電圧降下を使い分けることができる。例えば、アナログブロックに対しては、３種類の基準電圧降下（８％，  １０％，  １２％）の中から一つを選択し、ディジタルブロックに対しては、別の３種類の基準電圧降下（１０％、１５％、２０％）の中から選択するといったことが可能である。それによれば、ブロックごとに電圧降下に対する感度が異なる場合にも対応可能となる。
【００６１】
図１９には、別の構成例が示される。
【００６２】
本例では、第１の電源配線１０１より高い電圧を第２の電源配線１０９に与えるべく、内部の昇圧回路１２０３が設けられる。この昇圧回路１２０３は、電源パッドを介して取り込まれた電圧を昇圧してから第２の電源配線１０９に供給する。かかる構成によれば、次のような利点がある。
【００６３】
プロセス条件のばらつきにより、トランジスタ特性が当初設計時に予想したよりも悪い場合（例えば、ディジタル回路においてトランジスタの電流が不足するために動作速度が遅くなってしまった場合）、そのチップの目標周波数が達成されないといったことが生じ得る。しかしながら、チップ内の全ての箇所で目標周波数が達成されないわけではなく、ある限られた高速動作ブロックでのみ目標周波数がわずかに達成されないといったことが生じ得る。このような場合に、当該ブロックにおいて、第１の電源配線１０１と分離された第２の電源配線１０９に対して、本来の電源電圧よりもわずかに高い電圧を与えることができれば、目標周波数を達成できることになる。
【００６４】
上記のようなケースで目標周波数を達成させるために、全てのブロックに対して高い電圧を供給することは、必ずしも容易ではない。これは、昇圧回路から電流を取り出す際に、大きな電流を取り出すことが困難であることに起因している（チャージポンプ等の回路では、容量に電荷を蓄積して昇圧レベルを生成するため、一定以上の電流を取り出すと昇圧した電位レベルが降下してしまうことが知られている）。しかし、本例のような限定された小規模のブロックのみに高い電圧を供給すればよいケースでは、全チップに供給するよりも随分と小さい電流を第２の電源配線１０９に供給すればよいため不都合を生じない。
【００６５】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６６】
例えば、上記の例では、電力供給経路切換え手段の一例としてスイッチ素子を設けたが、このスイッチ素子に代えて電気的導通をオフすることが可能なヒューズや電気的導通をオンさせることが可能なアンチヒューズのような素子を適用することができる。
【００６７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である汎用プロセッサに適用した場合について説明したが、本発明はそれに限定されるものではなく、特に配線により電源を供給する必要のある論理回路、信号処理プロセッサ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  ＩＣ）、ゲートアレイ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、画像処理プロセッサ、半導体メモリ、システムモジュール、メモリモジュールなど各種半導体集積回路へ適用することができる。
【００６８】
本発明は、少なくとも電源電圧を供給する必要がある回路部を備えることを条件に適用することができる。
【００６９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００７０】
すなわち、不所望な電圧降下を生じている箇所や、その深刻度が高い箇所に対して、第１の電源配線とは別に用意された第２の電源配線を介して電力の供給を行うことにより、不所望な電圧降下に起因する様々な不都合を回避することができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路に含まれるブロックについての詳細な構成例説明図である。
【図２】半導体集積回路における電圧降下箇所の説明図である。
【図３】半導体集積回路における電源とグランド間の電圧特性図である。
【図４】本発明にかかる半導体集積回路における主要部の構成例説明図である。
【図５】本発明にかかる半導体集積回路における主要部の構成例説明図である。
【図６】上記半導体集積回路に含まれるブロックを半導体チップ製造後に救済する場合の説明図である。
【図７】上記半導体集積回路に含まれる主要部の構成例説明図である。
【図８】上記半導体集積回路に含まれる主要部の構成例説明図である。
【図９】上記半導体集積回路に含まれる主要部の構成例説明図である。
【図１０】上記半導体集積回路に含まれる主要部の構成例説明図である。
【図１１】上記半導体集積回路に含まれる主要部の別の構成例回路図である。
【図１２】上記半導体集積回路に含まれる主要部の別の構成例ブロック図である。
【図１３】上記半導体集積回路に含まれる主要部の別の構成例回路図である。
【図１４】上記半導体集積回路に含まれる主要部の別の構成例ブロック図である。
【図１５】上記半導体集積回路に含まれる主要部の別の構成例回路図である。
【図１６】上記半導体集積回路に含まれる主要部の別の構成例回路図である。
【図１７】上記半導体集積回路に含まれる主要部の別の構成例ブロック図である。
【図１８】上記半導体集積回路に含まれる主要部の別の構成例説明図である。
【図１９】上記半導体集積回路に含まれる主要部の別の構成例説明図である。
【符号の説明】
１０１〜１０４  第１の電源配線
１０５，１０６，１０７，１０８  スイッチ素子
１０９  第２の電源配線
３０１  ブロック
３０２  回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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