(57)【要約】【課題】絶縁ゲート構造を有する半導体装置において、チップ面内の温度アンバランスを緩和し、温度分布の均一性を高めることによって、熱的信頼性を高めること。【解決手段】発熱量が大きく、放熱性の悪いチップ中央部１１では、ユニットセル４を疎に配置し、発熱量が小さく、放熱性のよいチップ周辺部１２では、ユニットセル４を密に配置することによって、チップ中央部１１での放熱性を向上させる。このように、ベース層において、チップの中央部１１とチップ周辺部１２とで異なる間隔で配置する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１導電型のドリフト層、前記ドリフト層の表面に形成された第２導電型のベース層、前記ベース層内に形成された第１導電型の不純物拡散領域、前記不純物拡散領域と前記ドリフト層との間のチャネルとなる領域に接して設けられた絶縁ゲート構造、並びに前記不純物拡散領域および前記ベース層の両方に電気的に接続する電極を備えた半導体素子が複数設けられた半導体装置であって、
前記ベース層は、チップの中央部と周辺部とで異なる間隔で配置されていることを特徴とする半導体装置。
【請求項２】
前記ベース層は、前記電極からの発熱量が小さいチップ周辺部よりも、前記電極からの発熱量が大きいチップ中央部の方が疎に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記チャネルが形成される活性領域外に、前記活性領域でアバランシェ・ブレーク・ダウンが発生するよりも先にアバランシェ・ブレーク・ダウンが発生する耐圧構造を有することを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に絶縁ゲート構造を有するパワー半導体装置、たとえば絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）や絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）に関する。
【０００２】
【従来の技術】
図１３は、従来の半導体装置におけるＩＧＢＴの１ユニットセルの配置を模式的に示す平面図である。図１３において、符号１は半導体チップであり、符号２はエミッタパッドであり、符号３はゲートパッドである。符号４で示す複数の破線は、それぞれがユニットセル４を表している。符号５は耐圧エッジ部である。なお、すべての添付図面において、同一の構成要素については同一の符号を付す。
【０００３】
図１３に示すように、従来のユニットセル４は、チップ１の全面にわたって規則正しく配置されている。すなわち、ユニットセル４は、たとえばストライプ状の配置の場合、チップ１の中央部でも周辺部でも同じ間隔で並んでいる。このような規則的な配置は、エミッタ構造がプレーナ構造であっても、トレンチ構造であっても同様である。また、パワーＭＯＳＦＥＴでも同様である。
【０００４】
図１４は、ＩＧＢＴチップ内の温度分布および熱伝搬経路を模式的に示す図である。図１４において、符号６はユニットセルが並ぶ活性部であり、符号７はＩＧＢＴであり、符号８はチップ１と実装基板９とを接合する半田層である。図１４に示すように、チップ内の温度分布は、チップ中央部で最も高温となり、チップ周辺部にいくほど温度が低くなる山状の分布となる。
【０００５】
このような温度差は、チップ１に電流が流れることによる発熱と、コレクタ電極７から半田層８を介して実装基板９への放熱とのバランスに起因して生じる。チップ中央部において放熱に寄与する熱経路は、主にコレクタ電極７へ向かってチップ１の深さ方向に熱が伝わる経路（縦経路）だけである。
【０００６】
それに対して、チップ周辺部において放熱に寄与する熱経路は、上述した縦経路に加えて、活性部６から耐圧エッジ部５へ向かって熱が伝わる経路（横経路）もあるので、放熱性に優れる。したがって、上述したような山状の温度分布となる。このような温度分布は、パワーＭＯＳＦＥＴでも同様である。
【０００７】
ところで、絶縁ゲート型半導体装置において、ワイヤボンディング部直下の隣接ベース間距離を、ワイヤボンディング部以外での隣接ベース間距離よりも小さくすることにより、ラッチアップ現象やラッチバック現象を制御する技術が公知である（たとえば、特許文献１参照。）。また、複数の主電流セルと１以上の電流検出セルを有するＩＧＢＴにおいて、電流検出セルのベース領域を主電流セルのベース領域よりも大きくすることにより、電流検出の温度特性をよくする技術が公知である（たとえば、特許文献２参照。）。
【０００８】
【特許文献１】
特開平３−９６２８２号公報
【特許文献２】
特開平９−２１９５１８号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、従来のＩＧＢＴやパワーＭＯＳＦＥＴの半導体チップでは、エミッタパッドの中央部にアルミニウムワイヤをボンディングし、通電状態と非通電状態とを繰り返す試験（ヒートサイクル試験）をおこなうと、チップ中央部での熱的ストレスが大きいため、アルミニウムワイヤが剥がれたり、その根元で折れるなどの不具合が発生する。そのため、チップ中央部にワイヤをボンディングすることができないという制限がある。換言すれば、チップ中央部にワイヤをボンディングすると、熱的信頼性の低下を招くという問題点がある。
【００１０】
本発明は、上記問題点に鑑みてなされたものであって、チップ面内の温度アンバランスを緩和し、温度分布の均一性を高めることによって、熱的信頼性の高い半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明は、第１導電型のドリフト層、前記ドリフト層の表面に形成された第２導電型のベース層、前記ベース層内に形成された第１導電型の不純物拡散領域、前記不純物拡散領域と前記ドリフト層との間のチャネルとなる領域に接して設けられた絶縁ゲート構造、並びに前記不純物拡散領域および前記ベース層の両方に電気的に接続する電極を備えた半導体素子が複数設けられた半導体装置であって、前記ベース層は、チップの中央部と周辺部とで異なる間隔で配置されていることを特徴とする。
【００１２】
この発明において、電流が流れるベース層が、発熱量が小さいチップ周辺部で密な配置となり、発熱量が大きいチップ中央部の方が疎に配置されているとよい。また、前記チャネルが形成される活性領域外に、前記活性領域でアバランシェ・ブレーク・ダウンが発生するよりも先にアバランシェ・ブレーク・ダウンが発生する耐圧構造を有するとよい。
【００１３】
この発明によれば、発熱量が大きいチップ中央部での放熱性が向上するので、チップ面内の温度アンバランスが緩和され、均一な温度分布が得られる。
【００１４】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１５】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置のユニットセルの配置を模式的に示す平面図である。図１に示すように、ストライプ構造のユニットセル４が平行に並んでいる。そして、ユニットセル４の間隔は、チップ中央部１１で大きくなり、チップ周辺部１２では小さくなっている。つまり、チップ中央部１１では、ユニットセル４は、チップ周辺部１２よりも疎に配置されている。なお、図１においてユニットセル４と平行な２本の二点鎖線は、チップ中央部１１とチップ周辺部１２との境界を表している。
【００１６】
実施の形態２．
図２は、本発明の実施の形態２にかかる半導体装置のユニットセルの配置を模式的に示す平面図である。図２に示すように、ストライプ構造のユニットセル４が螺旋状に配置されている。そして、ユニットセル４の巻きの間隔は、チップ中央部１１で大きくなり、チップ周辺部１２では小さくなっている。つまり、チップ中央部１１では、ユニットセル４は、チップ周辺部１２よりも疎に配置されている。なお、図２において楕円状の二点鎖線は、それぞれチップ中央部１１とチップ周辺部１２を表している。
【００１７】
実施の形態３．
図３は、本発明の実施の形態３にかかる半導体装置のユニットセルの配置を模式的に示す平面図である。図３に示すように、実施の形態３では、ユニットセル４は、単純なストライプ構造ではなく、ストライプ構造のユニットセル４を四角形状に繋げたセル構造となっている。そして、ユニットセル４の間隔は、チップ中央部１１で大きくなり、チップ周辺部１２では小さくなっている。つまり、チップ中央部１１では、ユニットセル４は、チップ周辺部１２よりも疎に配置されている。なお、図３において楕円状の二点鎖線は、それぞれチップ中央部１１とチップ周辺部１２を表している。
【００１８】
実施の形態４．
図４は、本発明の実施の形態４にかかる半導体装置のユニットセルの配置を模式的に示す平面図である。図４に示すように、実施の形態４は、実施の形態１のユニットセル４の配置に加えて、ゲートパッド３が設けられている側の辺の対辺側にも、その対辺と平行に、ストライプ構造のユニットセル４を並べて配置したものである。この新たに配置された、対辺と平行に並ぶユニットセル４の間隔は、チップ周辺部１２における間隔と同じである。なお、図４においてユニットセル４と平行な２本の二点鎖線は、チップ中央部１１とチップ周辺部１２との境界を表している。
【００１９】
つぎに、上述した実施の形態１〜４に適用される半導体素子の構成を４つ挙げ、それぞれ簡単に説明する。なお、以下の説明では、第１導電型をｎ型とし、第２導電型をｐ型とするが、その逆でも同様である。
【００２０】
図５は、トレンチ構造を有するノンパンチスルー型ＩＧＢＴの構成を示す断面図である。図５に示すように、ｎ−ドリフト層２１の表面にｐベース層２２が設けられている。トレンチ２３は、ｐベース層２２の表面からｎ−ドリフト層２１に達するように形成されている。ゲート酸化膜２４は、トレンチ２３の内面に沿って設けられている。
【００２１】
トレンチ２３の、ゲート酸化膜２４の内側は、ゲート電極２５となる導電性のポリシリコンで埋められている。各ユニットセル４において、ｐベース層２２の表面層の、トレンチ２３の脇には、不純物拡散領域となるｎソース領域２６が設けられている。また、ｐベース層２２の表面層には、ｎソース領域２６を除いて、ｐ＋拡散層２７が設けられている。
【００２２】
エミッタパッド（電極）２は、ｎソース領域２６およびｐ＋拡散層２７に接触しており、ｎソース領域２６およびｐ＋拡散層２７を介してｐベース層２２の両方に電気的に接続されている。ユニットセル４とユニットセル４との間の領域では、エミッタパッド２は、層間絶縁膜２８によりｐベース層２２から絶縁されている。また、ｎ−ドリフト層２１の裏面側には、ｐ＋コレクタ層２９が設けられている。
【００２３】
一例として、図５に示すＩＧＢＴの各部の寸法を挙げる。なお、本発明は、これらの寸法に限定されるものではない。
【００２４】
ユニットセル４とユニットセル４との間隔Ｗは、チップ中央部１１では４０μｍであり、チップ周辺部１２では２０μｍである。トレンチ２３の幅は１μｍである。ｎソース領域２６およびｐ＋拡散層２７を挟むトレンチ２３とトレンチ２３との間隔は４μｍである。トレンチ２３の深さは６μｍである。ｐベース層２２の深さは５μｍである。ｎソース領域２６およびｐ＋拡散層２７の深さは０．５μｍ程度である。ゲート酸化膜２４の厚さは０．１μｍである。
【００２５】
また、特に限定しないが、ｐベース層２２、ｎソース領域２６およびｐ＋拡散層２７は、いずれも不純物のイオン注入とその熱拡散により形成される。ｐベース層２２を形成するためには、たとえばボロンを１×１０１４ｃｍ−２程度のドーズ量で注入すればよい。また、ｐ＋拡散層２７を形成するためには、たとえばボロンを１×１０１５ｃｍ−２程度のドーズ量で注入すればよい。ｎソース領域２６を形成するためには、たとえば砒素を１×１０１５ｃｍ−２程度のドーズ量で注入すればよい。
【００２６】
図６は、プレーナ構造を有するノンパンチスルー型ＩＧＢＴの構成を示す断面図である。図６に示すように、ｎ−ドリフト層２１の表面にｐベース層２２が選択的に設けられている。ｐベース層２２の表面層には、不純物拡散領域となるｎソース領域２６およびｐ＋拡散層２７が設けられている。ｐベース層２２の、ソース領域２６とｎ−ドリフト層２１とに挟まれた領域の上には、ゲート酸化膜２４が設けられており、さらにその上にゲート電極２５となる導電性のポリシリコンが設けられている。
【００２７】
エミッタパッド２は、ｎソース領域２６およびｐ＋拡散層２７に接触しており、ｎソース領域２６およびｐ＋拡散層２７を介してｐベース層２２の両方に電気的に接続されている。また、エミッタパッド２は、層間絶縁膜２８によりゲート電極２５から絶縁されている。また、ｎ−ドリフト層２１の裏面側には、ｐ＋コレクタ層２９が設けられている。
【００２８】
一例として、図６に示すＩＧＢＴの各部の寸法を挙げる。なお、本発明は、これらの寸法に限定されるものではない。
【００２９】
ユニットセル４とユニットセル４との間隔は、チップ中央部１１では４０μｍであり、チップ周辺部１２では２０μｍである。ｐベース層２２の深さは３μｍである。ｎソース領域２６およびｐ＋拡散層２７の深さは１μｍである。また、特に限定しないが、ｐベース層２２、ｎソース領域２６およびｐ＋拡散層２７をイオン注入により形成する際のイオン種およびドーズ量は、図５に示すノンパンチスルー型ＩＧＢＴの場合と同様である。
【００３０】
図７は、トレンチ構造を有するパンチスルー型ＩＧＢＴの構成を示す断面図である。図７に示すように、ｎ−ドリフト層２１とｐ＋コレクタ層２９との間にｎ＋バッファ層３１が設けられている。その他の構成は、図５に示すノンパンチスルー型ＩＧＢＴと同様であるので、重複する説明を省略する。また、各部の寸法も図５に示すノンパンチスルー型ＩＧＢＴと同様である。
【００３１】
図８は、トレンチ構造を有するフィールドストップ型ＩＧＢＴの構成を示す断面図である。図８に示すように、ｎ−ドリフト層２１とｐ＋コレクタ層２９との間にｎ＋フィールドストップ層３２が設けられている。その他の構成は、図５に示すノンパンチスルー型ＩＧＢＴと同様であるので、重複する説明を省略する。また、各部の寸法も図５に示すノンパンチスルー型ＩＧＢＴと同様である。
【００３２】
図９は、縦型のパワーＭＯＳＦＥＴの構成を示す断面図である。図９に示すように、ｎ＋＋半導体基板３３の表面にｎ−ドリフト層２１が形成されている。ｎ−ドリフト層２１の表面にｐベース層２２が選択的に設けられている。ｐベース層２２の表面層には、不純物拡散領域となるｎソース領域２６およびｐ＋拡散層２７が設けられている。ｐベース層２２の、ソース領域２６とｎ−ドリフト層２１とに挟まれた領域の上には、ゲート酸化膜２４が設けられている。
【００３３】
ゲート酸化膜２４の上には、ゲート電極２５となる導電性のポリシリコンが設けられている。ソースパッド（電極）３４は、ｎソース領域２６およびｐ＋拡散層２７に接触しており、ｎソース領域２６およびｐ＋拡散層２７を介してｐベース層２２の両方に電気的に接続されている。また、ソースパッド３４は、層間絶縁膜２８によりゲート電極２５から絶縁されている。
【００３４】
つぎに、上述した実施の形態１〜４の各半導体装置に適用される耐圧構造について説明する。図１０は、耐圧構造の一例を示す断面図である。図１０に示すように、ゲートパッド３の直下に、活性部６のトレンチ２３の深さよりも深いｐ＋ウェル領域３５を、イオン注入および熱拡散により形成する。ｐ＋ウェル領域３５とゲートパッド３とは、層間絶縁膜２８により絶縁されている。また、ゲートパッド３はゲート電極２５に接続されており、層間絶縁膜３６によりエミッタパッド２から絶縁されている。
【００３５】
このような耐圧構造にすることによって、コレクタに電圧が印加されたときに、トレンチ２３の底部の角部よりも先に、ｐ＋ウェル領域３５とｎ−ドリフト層２１とのｐｎ接合部において、アバランシェ・ブレーク・ダウンが発生する。つまり、このゲートパッド３の直下の耐圧構造において素子耐圧が決定される。
【００３６】
図１１は、耐圧構造の他の例を示す断面図である。図１１に示すように、耐圧エッジ部５において、活性部６に近い側から順に、いずれもｐ層からなる第１のガードリング３７、第２のガードリング３８および第３のガードリング３９を形成する。これら第１〜第３のガードリング３７，３８，３９の深さや間隔を適当に設計することにより、コレクタに電圧が印加されたときに、活性部６よりも低い電圧で第１のガードリング３７の外側のコーナー部でアバランシェ・ブレーク・ダウンが発生する。つまり、耐圧エッジ部５において素子耐圧が決定される。
【００３７】
たとえば、ＩＧＢＴの各部の寸法を、図５に示すノンパンチスルー型ＩＧＢＴの説明において例示した寸法とすると、第１〜第３のガードリング３７，３８，３９の深さを５μｍとし、かつ第１のガードリング３７と第２のガードリング３８を３μｍ以上離すことにより、活性部６よりも低い電圧で第１のガードリング３７の外側のコーナー部でアバランシェ・ブレーク・ダウンが発生する。
【００３８】
つぎに、実際にＩＧＢＴチップを試作してチップ内の温度分布を測定した結果について説明する。試作したＩＧＢＴチップのセル配置のパターンは図１に示すパターンであり、ＩＧＢＴの断面構成は図５に示す構成であった。各部の寸法等は図５の説明において例示した寸法であり、これを実施例とした。また、比較のため、実施例と同じ断面構成であり、図１３に示すセル配置パターンで、セル間隔を３０μｍとしたＩＧＢＴチップを作製し、これを従来例とした。ただし、実施例と従来例とで、ＭＯＳの総チャネル長が同じになるように設計した。
【００３９】
また、実施例および従来例の両者とも、エミッタパッド２に、図１においてチップ中央部１１に４箇所、また左右のチップ周辺部１２にそれぞれ３箇所ずつ、直径３５０μｍのアルミニウムワイヤをボンディングした。また、温度測定にあたっては、実施例および従来例に定格電流（電流密度：約１５０Ａ／ｃｍ２）を通電し、素子温度Ｔｊを１２５℃とした。
【００４０】
図１２に、温度測定結果を示す。実施例では、チップ内の最高温度は１４８℃であり、最低温度は１３０℃である。それに対して、従来例では、チップ内の最高温度および最低温度は、それぞれ１６１℃および１２５℃であり、チップ内の温度差は３６℃である。したがって、実施例のチップ内の温度差は、従来例の１／２である。また、実施例によれば、チップ内の最高温度を従来例よりも１３℃低くすることができることが確認された。また、オン電圧、漏れ電流および闘値などの静特性やスイッチング特性においても、実施例は従来例と何ら変わらなかった。
【００４１】
また、図９に示す断面構成のＭＯＳＦＥＴについても、図１に示すセル配置パターンのチップを試作し、上述したＩＧＢＴと同様にしてチップ内の温度分布を測定した。ただし、通電した電流は、電流密度が約５０Ａ／ｃｍ２の定格電流である。その結果、図１に示すセル配置パターンのＭＯＳＦＥＴチップでは、図１３に示すセル配置パターンのチップよりも、チップ内部の温度分布のバラツキが小さかった。
【００４２】
上述した各実施の形態によれば、チップ中央部１１での放熱性が向上し、チップ面内の温度アンバランスが緩和されるので、均一な温度分布が得られる。したがって、熱的信頼性が向上するという効果が得られる。特に、実施の形態４では、実施の形態１に比べて、より一層、均一な温度分布が得られる。また、ゲートパッド３の直下や、耐圧エッジ部５に耐圧構造を設けることによって、活性部６のセル配置幅を変えても、その耐圧構造部分で先にアバランシェ・ブレーク・ダウンが発生するので、活性部６のセル配置パターンに依存しない素子設計をおこなうことができる。
【００４３】
また、熱的信頼性が向上することによって、エミッタパッド２やソースパッド３４の中央部にもワイヤボンディングをおこなうことができるので、ワイヤの数を増やすことができる。それによって、ヒートサイクル性能の向上や、ワイヤの抵抗成分の低減効果が得られる。
【００４４】
【発明の効果】
本発明によれば、発熱量が大きいチップ中央部での放熱性が向上し、チップ面内の温度アンバランスが緩和されるので、均一な温度分布が得られる。したがって、熱的信頼性が向上するという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置のユニットセルの配置を模式的に示す平面図である。
【図２】本発明の実施の形態２にかかる半導体装置のユニットセルの配置を模式的に示す平面図である。
【図３】本発明の実施の形態３にかかる半導体装置のユニットセルの配置を模式的に示す平面図である。
【図４】本発明の実施の形態４にかかる半導体装置のユニットセルの配置を模式的に示す平面図である。
【図５】トレンチ構造を有するノンパンチスルー型ＩＧＢＴの構成を示す断面図である。
【図６】プレーナ構造を有するノンパンチスルー型ＩＧＢＴの構成を示す断面図である。
【図７】トレンチ構造を有するパンチスルー型ＩＧＢＴの構成を示す断面図である。
【図８】トレンチ構造を有するフィールドストップ型ＩＧＢＴの構成を示す断面図である。
【図９】縦型のパワーＭＯＳＦＥＴの構成を示す断面図である。
【図１０】本発明の実施の形態にかかる半導体装置の耐圧構造の一例を示す断面図である。
【図１１】本発明の実施の形態にかかる半導体装置の耐圧構造の他の例を示す断面図である。
【図１２】実施の形態１のＩＧＢＴと従来のＩＧＢＴについてチップ内の温度分布を測定した結果を示す特性図である。
【図１３】従来の半導体装置におけるＩＧＢＴの１ユニットセルの配置を模式的に示す平面図である。
【図１４】従来のＩＧＢＴチップ内の温度分布および熱伝搬経路を模式的に示す図である。
【符号の説明】
１  チップ
２，３４  電極（エミッタパッド、ソースパッド）
１１  チップ中央部
１２  チップ周辺部
２１  ドリフト層
２２  ベース層
２４，２５  絶縁ゲート構造（ゲート酸化膜、ゲート電極）
２６  不純物拡散領域（ソース領域）
３５，３７，３８，３９  耐圧構造（ｐ＋ウェル領域、ガードリング）
【図１】
2004363327.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004363327.tif 000012
【図１１】
2004363327.tif 000013
【図１２】
2004363327.tif 000014
【図１３】
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【図１４】
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