(57)【要約】【課題】  従来のパッケージ集積回路では、パッケージインダクタンスが、集積回路のオンチップ電流要求の変化に応答してオフチップ電流が変更され得る速度を制限していた。【解決手段】  集積回路の電圧を調整する電圧レギュレータであって、少なくとも２つのキャパシタ５１０，５２０および集積回路のパワーグリッドの高電圧ノードと低電圧ノードとの間に少なくとも２つのキャパシタを結合するスイッチ５３０，５４０を有するブリッジ回路５００と、集積回路の動作電圧を検出するセンサ４１０と、上方トリガ電圧の上方にある動作電圧に応答して少なくとも２つのキャパシタを並列構造に結合して電流をシンクするように、下方トリガ電圧の下方にある動作電圧に応答してキャパシタを直列構造に結合して電流をソースするように、そして、下方トリガ電圧と上方トリガ電圧との間にある動作電圧に応答してキャパシタを分圧器構造に結合してキャパシタを選択された電圧に回復するように構成された制御回路４２０，４４０と、を備えるように構成する。【選択図】      図１２
2004222496.tif 000002
【特許請求の範囲】
【請求項１】
集積回路の電圧を調整する電圧レギュレータであって、
少なくとも２つのキャパシタ、および、前記集積回路のパワーグリッドの高電圧ノードと低電圧ノードとの間に前記少なくとも２つのキャパシタを結合するスイッチを有するブリッジ回路と、
前記集積回路の動作電圧を検出するセンサと、
上方トリガ電圧の上方にある前記動作電圧に応答して前記少なくとも２つのキャパシタを並列構造に結合して電流をシンクするように、下方トリガ電圧の下方にある前記動作電圧に応答して前記キャパシタを直列構造に結合して電流をソースするように、そして、前記下方トリガ電圧と前記上方トリガ電圧との間にある動作電圧に応答して前記キャパシタを分圧器構造に結合して前記キャパシタを選択された電圧に回復するように構成された制御回路と、を備えることを特徴とする電圧レギュレータ。
【請求項２】
請求項１に記載の電圧レギュレータにおいて、前記センサは、ラダー回路および差動増幅器を備えることを特徴とする電圧レギュレータ。
【請求項３】
請求項１に記載の電圧レギュレータにおいて、前記制御回路は、利得チェインインバータおよび維持回路を備えることを特徴とする電圧レギュレータ。
【請求項４】
請求項１に記載の電圧レギュレータにおいて、前記ブリッジ回路は、
第１のアームに配置された第１のキャパシタと、
第２のアームに配置された第１組のスイッチと、
第３のアームに配置された第２のキャパシタと、
第４のアームに配置された第２組のスイッチと、
ブリッジセクションに配置された第３組のスイッチと、を備え、
前記第１のアームが高電圧ノードを第１の中間ノードに結合し、前記第４のアームが前記第１の中間ノードを低電圧ノードに結合し、前記第２のアームが前記高電圧ノードを第２の中間ノードに結合し、前記第３のアームが前記第２の中間ノードを前記低電圧ノードに結合し、そして、前記ブリッジセクションが前記第１の中間ノードを前記第２の中間ノードに結合し、
前記制御器が前記ブリッジセクションの前記スイッチを選択的にターンオンして、第１および第２のキャパシタを直列に結合し、
前記制御器が前記第２および第４のアームの前記組のスイッチを選択的にターンオンして、前記キャパシタを並列に結合し、
前記制御器が前記ブリッジ回路の前記組のスイッチの第１のサブセットをターンオンして、前記キャパシタの電圧を維持状態の予め選択された電圧に回復する分圧器を形成することを特徴とする電圧レギュレータ。
【請求項５】
集積回路の電圧を調整する電圧レギュレータであって、
第１のキャパシタを有する第１のアームと、複数のスイッチを有する第２のアームと、第２のキャパシタを有する第３のアームと、第２の複数のスイッチを有する第４のアームと、第３の複数のスイッチを有するブリッジセクションとを含み、前記集積回路のパワーグリッドの高電圧ノードと低電圧ノードとの間に前記キャパシタを結合するブリッジ回路と、
前記集積回路の動作電圧を検出するセンサと、
上方トリガ電圧の上方にある前記動作電圧に応答して前記少なくとも２つのキャパシタを並列構造に結合して電流をシンクするように、下方トリガ電圧の下方にある前記動作電圧に応答して前記キャパシタを直列構造に結合して電流をソースするように、そして、前記下方トリガ電圧と前記上方トリガ電圧との間にある動作電圧に応答して前記キャパシタを分圧器構造に結合して前記キャパシタを選択された電圧に回復するように構成された制御回路と、を備えることを特徴とする電圧レギュレータ。
【請求項６】
集積回路用の電圧レギュレータであって、
前記集積回路の動作電圧を感知する手段と、
上方トリガ電圧を超える前記動作電圧に応答して電流をシンクする手段と、
下方トリガ電圧の下方に減少する前記動作電圧に応答して電流をソースする手段と、を含むことを特徴とする電圧レギュレータ。
【請求項７】
ブリッジ回路の２つのアームに配置された少なくとも２つのキャパシタおよび前記ブリッジ回路の他のアームに配置されたスイッチを有するブリッジ回路、並びに、センタブリッジセクションを利用して、所望のターゲット動作電圧を有する集積回路の動作電圧を調整する方法であって、
下方トリガ電圧の下方にある前記動作電圧に応答して高コンダクタンス通路を介し前記キャパシタを直列に結合して、電流を前記集積回路にソースするステップと、
上方トリガ電圧よりも大きな前記動作電圧に応答して高コンダクタンス通路を介し前記キャパシタを並列に結合して、前記集積回路から電流をシンクするステップと、
前記下方トリガ電圧と前記上方トリガ電圧との間にある前記動作電圧に応答して各キャパシタを分圧器に結合して、前記キャパシタの電圧を前記ターゲット電圧未満の予め選択された電圧に回復するステップと、を含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、関連パッケージインダクタンス（associated package inductance）および可変電流要求を有する集積回路の電圧調整に関し、特に、集積回路の電圧を調整する電圧レギュレータおよび該集積回路の動作電圧を調整する方法に関する。
【背景技術】
【０００２】
高速マイクロプロセッサは、益々低い動作電圧でかつ許容可能な電源電圧に対する厳しい公差で動作するように設計されつつある。特に、個々の半導体装置およびクリティカル論理パスは、最悪の場合の電圧変化に耐えることができなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
高速マイクロプロセッサ回路の電流要求は急速に変化することがあり、パッケージマイクロプロセッサ回路の有意のパッケージインダクタンスのために、オンチップ電圧の制御を困難にする。一般的なパッケージインダクタンス値は、パッケージインダクタが約１０ナノ秒未満の時間スケールの電流要求の変化に応答する能力を制限する。上記問題に対する１つの従来の方法は、パッシブデカップリングキャパシタを使用して、マイクロプロセッサ動作電圧に対する電流変化の効果を低減することである。しかし、デカップリングキャパシタは、特に、マルチプルクロックサイクル用のマイクロプロセッサによって必要とされる電流の変化、例えば、論理電流の変化に関連した電流要求のマルチサイクル変化のような電流要求の大きな突然の変化に対して厳しい電圧調整を許容するようにデカップリングキャパシタをスケーリングしなければならない場合、有意のダイ領域（die area）を必要とする。さらに、従来のデカップリングキャパシタは、電流要求の急激なマルチサイクル変化の応答に困難を有することがある。
【０００４】
従って、必要とされることは、マイクロプロセッサの電流要求の変化に関連するマイクロプロセッサの電圧を調整する方法を改良することである。
【課題を解決するための手段】
【０００５】
本発明の第１の形態によれば、集積回路の電圧を調整する電圧レギュレータであって、  少なくとも２つのキャパシタ、および、前記集積回路のパワーグリッドの高電圧ノードと低電圧ノードとの間に前記少なくとも２つのキャパシタを結合するスイッチを有するブリッジ回路と、前記集積回路の動作電圧を検出するセンサと、上方トリガ電圧の上方にある前記動作電圧に応答して前記少なくとも２つのキャパシタを並列構造に結合して電流をシンクするように、下方トリガ電圧の下方にある前記動作電圧に応答して前記キャパシタを直列構造に結合して電流をソースするように、そして、前記下方トリガ電圧と前記上方トリガ電圧との間にある動作電圧に応答して前記キャパシタを分圧器構造に結合して前記キャパシタを選択された電圧に回復するように構成された制御回路と、を備えることを特徴とする電圧レギュレータが提供される。
【０００６】
本発明の第２の形態によれば、集積回路の電圧を調整する電圧レギュレータであって、第１のキャパシタを有する第１のアームと、複数のスイッチを有する第２のアームと、第２のキャパシタを有する第３のアームと、第２の複数のスイッチを有する第４のアームと、第３の複数のスイッチを有するブリッジセクションとを含み、前記集積回路のパワーグリッドの高電圧ノードと低電圧ノードとの間に前記キャパシタを結合するブリッジ回路と、前記集積回路の動作電圧を検出するセンサと、上方トリガ電圧の上方にある前記動作電圧に応答して前記少なくとも２つのキャパシタを並列構造に結合して電流をシンクするように、下方トリガ電圧の下方にある前記動作電圧に応答して前記キャパシタを直列構造に結合して電流をソースするように、そして、前記下方トリガ電圧と前記上方トリガ電圧との間にある動作電圧に応答して前記キャパシタを分圧器構造に結合して前記キャパシタを選択された電圧に回復するように構成された制御回路と、を備えることを特徴とする電圧レギュレータが提供される。
【０００７】
本発明の第３の形態によれば、集積回路用の電圧レギュレータであって、前記集積回路の動作電圧を感知する手段と、上方トリガ電圧を超える前記動作電圧に応答して電流をシンクする手段と、下方トリガ電圧の下方に減少する前記動作電圧に応答して電流をソースする手段と、を含むことを特徴とする電圧レギュレータが提供される。
【０００８】
本発明の第４の形態によれば、ブリッジ回路の２つのアームに配置された少なくとも２つのキャパシタおよび前記ブリッジ回路の他のアームに配置されたスイッチを有するブリッジ回路、並びに、センタブリッジセクションを利用して、所望のターゲット動作電圧を有する集積回路の動作電圧を調整する方法であって、下方トリガ電圧の下方にある前記動作電圧に応答して高コンダクタンス通路を介し前記キャパシタを直列に結合して、電流を前記集積回路にソースするステップと、上方トリガ電圧よりも大きな前記動作電圧に応答して高コンダクタンス通路を介し前記キャパシタを並列に結合して、前記集積回路から電流をシンクするステップと、前記下方トリガ電圧と前記上方トリガ電圧との間にある前記動作電圧に応答して各キャパシタを分圧器に結合して、前記キャパシタの電圧を前記ターゲット電圧未満の予め選択された電圧に回復するステップと、を含むことを特徴とする方法が提供される。
【０００９】
本発明は、ＩＣの電流要求の変化に応答して調整電圧ソースからの電流が変化し得る速度を制限する関連パッケージインダクタンスを有するＩＣのマルチサイクル電圧変動を調整するため、集積回路（ＩＣ）内で使用するための電圧レギュレータに関する。電圧レギュレータは、過電圧状態をもたらす可能性がある電流要求のマルチサイクル減少を示す閾値上方トリガ電圧の上方にＩＣの動作電圧が上昇した場合に、電流をシンク（sink）する。電圧レギュレータは、不足電圧状態をもたらす可能性のある電流要求のマルチサイクル増加を示す閾値下方トリガ電圧の下方にＩＣの動作電圧が減少した場合に、電流をソース（source）する。一実施例では、電圧レギュレータは少なくとも２つのキャパシタを含み、これらのキャパシタはソース電流と並列に結合され、シンク電流と直列に結合され、また、電流をシンクまたはソースするレギュレータの能力を維持するための分圧器によってターゲット動作電圧未満の電圧に回復される。
【発明の効果】
【００１０】
本発明によれば、電流要求の変化に関連する集積回路の電圧を調整することのできる電圧レギュレータ、および、電流要求の変化に関連する集積回路の動作電圧を調整することのできる方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
本発明は、一般に、マイクロプロセッサ回路の電圧を調整するための有効電力安定化装置回路を備える。マイクロプロセッサ回路では、チップ性能は、安全な動作電圧範囲全体にわたって動作可能であることを必要とする論理回路のすべての装置およびクリティカルパスとの電圧公差によって制限される。
【実施例】
【００１２】
図１は、本発明の有効電力安定化装置（ＡＰＳ：Active Power Stabilizer）１８０の機能のいくつかの形態を示す高レベルの機能ブロック図である。ＡＰＳ１８０は、特に電流要求のマルチサイクル変化に応答してオンチップ電圧を調整するためのマイクロプロセッサ集積回路に配置された１つ以上の回路として実装された電圧レギュレータ回路である。マルチサイクルイベントの例は始動を含むが、この理由は、論理パスが、第１のクロック立ち上がりエッジの後にいくつかのサイクルを典型的にターンオンするからである。マルチサイクルイベントの他の例はクロックストップイベント、または、論理回路の電流要求の突然の変化を含む。
【００１３】
ＡＰＳ１８０は、マイクロプロセッサ回路の動作電圧Ｖddを感知して、それをターゲット調整電圧Ｖdd0と比較するための電圧センサ１１０を含む。制御回路１２０は、Ｖddが通常の動作範囲内にあるかどうかを決定する。電圧が閾値高電圧レベル、Ｖddｈ＝Ｖdd0＋ΔＶ１（ここで、ΔＶ１は予め選択された電圧差）を超えるならば、制御回路は、電流をシンクするように双方向電流ソース１３０をトリガし、これによって、マイクロプロセッサ回路電圧が安全な上方電圧レベルＶmaxを超えることを防止するように機能する。しかし、電圧が閾値低電圧レベル、Ｖddｌ＝Ｖdd0−ΔＶ２（ここで、ΔＶ２は予め選択された他の電圧差であり、ΔＶ１に等しいかあるいはそれとは異なる）の下方に減少するならば、制御回路は、電流をソースするように双方向電流ソース１３０をトリガし、これによって、マイクロプロセッサ回路電圧が安全な下方電圧レベルＶminの下方に減少することを防止するように機能する。従って、電流は、動作電圧が規定閾値（トリガ）電圧を越えて逸脱する場合にのみ、ソースまたはシンクされる。例示的な例として、１．０ボルトの定格動作電圧を有するマイクロプロセッサ回路では、電圧を±５％以内に調整することが必要かもしれない。さらに、準定常状態の動作は、通常のクロック動作に関連する１％のリップルを含み得る。一実施例では、電圧差は、通常のクロックリップルに関連したリップルと、±３％の電圧変化に対応する上方および下方電圧レベルのような安全な最大動作範囲との間に存在するように選択し得る。
【００１４】
図２は、高速マイクロプロセッサ用のＡＰＳ１８０の一実施例をより詳細に示す機能ブロック図である。キャパシタのバンクはスイッチネットワークに結合されて電流ソースおよび電流シンクとして機能する。一実施例では、ラダー回路１３５のようなアナログ回路は、例えば、瞬間的なＶddと、低域通過フィルタ１４０によってフィルタ処理されたＶddとを比較することによってマイクロプロセッサ電圧Ｖddのノイズを感知する。信号を増幅するために差動増幅器１４５を使用することが好ましい。論理ドライバ１５０は、電圧シフトに急速に応答する程度に十分な利得を有することが好ましく、例えば、利得回路を含み得る。電圧ＶddがターゲットＶdd0（例えば、＋３％）の上方に予め選択された第１の割合を超えるならば、論理ドライバ１５０はキャパシタバンク１５５のスイッチをターンオンして、キャパシタをシンク電流と並列に結合する。しかし、電圧がターゲット電圧Ｖdd0（例えば、−３％）の下方に予め選択された第２の割合の下方に減少するならば、論理ドライバ１５０はキャパシタバンク１５５のスイッチをターンオンして、キャパシタをソース電流と直列に結合する。維持回路１６０は、キャパシタが、電流、例えば、好ましくは０．５Ｖdd0と約０．７５Ｖdd0の電圧のようなＶdd0との間の電圧をソースまたはシンクする必要がない場合に、キャパシタバンクのキャパシタを選択された始動電圧に回復するように機能する。一実施例では、ＡＰＳ１８０は分圧器回路を利用してキャパシタを選択された始動電圧に回復する。アイドル状態は、例えば、キャパシタバンクのスイッチネットワークのスイッチをターンオフしてキャパシタを切り離すことにより、ＡＰＳ１８０が低電力の静止アイドル状態に入るように強制するために含まれ得る。
【００１５】
図３は、本発明による有効電力安定化装置１８０を含むマイクロプロセッサ２１０の一実施例のための等価回路電力モデル２０１を示している。各有効電力安定化装置１８０は、オンチップノード２８５で電流をソースまたはシンクするためのマイクロプロセッサ回路２３０の内部オンチップパワーグリッドに結合される。いくつかの実施例では、ＡＰＳ回路１８０はオンチップパワーグリッド全体にわたって分布されるが、パッケージマイクロプロセッサの等価回路を示すために、単一のＡＰＳ１８０が図３に示されている。
【００１６】
マイクロプロセッサ回路２３０はノード２９０で外部電源から電力を受容する。外部オフチップ電源によって発生された調整オフチップ電圧は、パッケージ２４０に関連付けられたパッケージインダクタンス２４５を通してマイクロプロセッサ回路２３０に結合され、前記パッケージインダクタンスによって妨げられる。実施例では、パッケージ２４０の内部には、マイクロプロセッサ回路２３０に分布するための様々な電力面が含まれ得る。さらに、パッケージ２４０は、複数の入力／出力点またはマイクロプロセッサ回路２３０との外部通信を可能にするバンプを含んでもよい。電力面およびバンプの両方はパッケージインダクタンス２４５を形成する。
【００１７】
十分に長い時間期間にわたって、ノード２８５でマイクロプロセッサ回路２３０に結合される電圧は外部オフチップ電源からの基準電圧である。しかし、十分に短い時間期間にわたって、パッケージインダクタンス２４５は外部電源の能力を制限し、マイクロプロセッサの負荷電流の変化に応答してマイクロプロセッサ回路電圧を調整する。従って、マイクロプロセッサ回路２３０は、寄生（parasitic）デカップリングキャパシタ２０２および明白な（explicit）デカップリングキャパシタ２０４のような少なくとも１つのデカップリングキャパシタを含む。各デカップリングキャパシタ２０２と２０４は、また、その応答時間を制限する関連した直列抵抗を有する。以下により詳細に記述するように、マイクロプロセッサ電流の急速な変化に応答してマイクロプロセッサ回路電圧を調整するデカップリングキャパシタ２０２と２０４の能力は、限定されている。
【００１８】
マイクロプロセッサ回路２３０は、クロック立ち上がりエッジ電流２５０、クロック立ち下がりエッジ電流２６０および論理電流２７０に関連した時間変化の電流要求を有するものとしてモデル化することができる。クロック電流２５０と２７０は、正規の動作中に典型的に定期的（周期的）である。しかし、クロック電流および論理電流は、例えば、クロックストップイベントまたは冷間始動の間、非定期的に急激に変化する可能性がある。論理電流は、始動または他の状態の間も変化し得る。従って、電流要求の周期的変化に加えて、マイクロプロセッサ回路の電流要求は、急激に増加または減少する可能性があり、このことはマルチプルクロックサイクルの間持続する。
【００１９】
インダクタ２４５からのインピーダンスは、オフチップ電源が電流要求の急激な変化に応答できる速度を制限する。このことは、ｄＩ／ｄｔ＝ｄＶ／Ｌのように数学的に表すことができ、ここで、ｄＩ／ｄｔはインダクタ電流の変化の時間速度であり、ｄＶはノード２８５と２９０の間のインダクタ２４５間の差動電圧であり、また、Ｌはパッケージインダクタンスである。
【００２０】
図４は、図３の等価回路の電流モデル２９５である。デカップリングキャパシタは、ノード２８５に結合されかつキャパシタ電流Ｉｃを受容する単一の等価キャパシタとしてモデル化することができる。クロックおよび論理は、合計電流Ｉ（クロック＋論理）を引き、また、時間変化電流を引く単一の要素としてモデル化することができる。インダクタ電流ＩLが変化し得る速度は、調整電圧とノード２８５の電圧との電圧差に左右される。ＡＰＳ１８０は、電圧が上方トリガ電圧の上方に上昇する場合にのみ有意の電流シンクとして機能するようにトリガされ、また、ノード２８５の電圧が下方トリガ電圧の下方に減少する場合にのみ有意の電流ソースとして機能するようにトリガされる。６ｐＨのような比較的低いパッケージインダクタンスの場合にも、インダクタ２４５は、約１０ナノ秒よりも大きな関連応答時間を有する。従って、非常に短い時間間隔（例えば、１ナノ秒）では、インダクタ電流は認知可能に変化できない。このことは、インダクタからノード２８５に入る合計電流をノード２８５に入る／離れる他の電流によってバランスさせなければならないという周知の電流の法則に従って、等価のデカップリングキャパシタをチャージまたはディスチャージすることに関連して、ノード２８５におけるマイクロプロセッサ回路電圧の変化をもたらす可能性がある。例えば、チップ電流要求Ｉ（クロック＋論理）が突然低下するならば、短い時間間隔のインダクタ電流はほぼ一定である。従って、デカップリングキャパシタはチャージアップし、インダクタが応答できるまでノード２８５のマイクロプロセッサ回路電圧を増加する。代わりに、電流要求が突然増加するならば、キャパシタはディスチャージし、インダクタが応答できるまでノード２８５のマイクロプロセッサ回路電圧を減少する。しかし、Ｉ（クロック＋論理）の電流要求のマルチサイクル変化に応答して、インダクタは、安全でない高電圧または安全でない低電圧状態のような安全でない電圧状態を防止する程度に十分に速く応答できない可能性がある。
【００２１】
本発明では、ＡＰＳ１８０は、マイクロプロセッサ回路電圧が、安全な上方および下方の所望のレベルを超えることを防止するように機能する。好ましい実施例では、ＡＰＳ１８０は、マイクロプロセッサ回路の電流要求の突然の増加を示す下方トリガ電圧レベルＶddｌの下方にノード２８５の電圧が減少するときにのみターンオンされる補助電流ソースとして機能するように構成される。好ましい実施例では、ＡＰＳ１８０は、マイクロプロセッサ回路の電流要求の突然の減少を示す上方トリガ電圧レベルＶddｈの上方に電圧が増加するときにのみターンオンされる補助電流シンクとして機能するように構成される。
【００２２】
本発明の利点のいくつかは、図５〜図７を参照して理解し得る。図５に示すように、ターゲット調整電圧３５４Ｖdd0＝Ｖ０がある。安全な最大電圧３５０Ｖmaxおよび安全な最小電圧３５８Ｖminがあり、集積回路はこれらの電圧のために動作するように設計される。電流をシンクするようにＡＰＳ１８０をトリガする上方トリガ電圧３５２はＶdd＞Ｖdd0＋ΔＶ１に対応し、ここで、Ｖdd0＋ΔＶ１＜Ｖmaxである。電流をソースするようにＡＰＳ１８０をトリガする下方トリガ電圧３５６はＶdd＜Ｖdd0−ΔＶ２に対応し、ここで、Ｖdd0−ΔＶ２＞Ｖminである。この結果、ＡＰＳ１８０は、安全でない電圧状態を防止するために必要とされる電流をソースまたはシンクすることになる。例示目的の例として、Ｖdd0＝１．０ボルトならば、Ｖmaxは１．０５ボルトであることが可能であり、また、Ｖminは０．９５ボルトであり得る。トリガ電圧は、ＡＰＳが０．０１ボルトのクロックリップルのような定期的なクロックリップルに応答して電流をソースまたはシンクしないように、選択されることが好ましい。さらに、上方および下方トリガ電圧は、比較的高いインダクタ電圧を達成するように（インダクタ電流が変化する速度を最適化するように）選択し得る。しかし、ＡＰＳの応答時間は、トリガ電圧レベルを越えて流れる電圧を検出しかつそれに応答するには有限であるので、上方トリガ電圧は、過電圧状態の尤度を低減する程度に十分にＶmaxを下回ることが好ましく、また、下方トリガ電圧は、不足電圧状態の尤度を低減する程度に十分にＶminを上回ることが好ましい。一例として、ΔＶ１およびΔＶ２は、動作電圧を検出、応答、および修正するＡＰＳの有限の応答時間を考慮するために０．２ボルトの余裕があるように、０．０３ボルト（１．０３ボルトの上方トリガ電圧と０．９７ボルトの下方トリガ電圧とに対応）であるように選択され得る。
【００２３】
図６を参照すると、プロット３０２は、論理回路がターンオンするときに生じ得るように、マイクロプロセッサによる電流要求対時間の段階的増加を示している。初期時間ｔ＝０における電流要求の増加の結果、デカップリングキャパシタがディスチャージするとき動作電圧３０８は当初減少する。動作電圧が下方トリガ電圧に減少すると、ＡＰＳは、斜線領域３０５によって示されるように電流を供給して、インダクタによって供給される電流３１０を補足する。電圧は、電流をソースするようにＡＰＳ１８０がトリガされる前に下方トリガ電圧に急速に減少できるので、インダクタ電流は最大安全速度に近い速度で増加する。このことにより、インダクタが応答する速度が改善される。説明のため、比較プロット３２０（破線として図示）は、ＡＰＳ１８０の代わりにアクティブキャパシタを使用した場合にインダクタがいかに応答するかを示している。アクティブキャパシタは電圧の変化に対し直線的に応答する。シミュレーションは、アクティブキャパシタが回路領域の約２倍（キャパシタ領域の２倍）を必要とし、また、電流要求のマルチサイクル変化に応答して匹敵する電圧調整を行うために、本発明のＡＰＳ１８０の合計チャージの約２倍を供給する必要があることを示している。
【００２４】
本発明の一形態は、トリガ電圧レベルが、定常状態のクロック動作に関連した正規のサイクル間の変化よりも大きくなるように選択されることである。本発明では、電流ソースまたはシンクは、マイクロプロセッサが必要とする論理電流の変化のように、電流要求のマルチサイクル変化を示す程度に十分に大きな電圧変化に応答してのみトリガされる。さらに、好ましい実施例では、トリガ電圧は、マイクロプロセッサ回路の安全な動作電圧を超えることなく最適な数のサイクルの新しいマルチサイクル電流レベルに達するために、インダクタが十分な電圧を発生してインダクタ電流の大きな変化率をもたらすことを許容するように選択される。
【００２５】
図７は、レゾナンス効果、周期クロックおよび論理電流の変化を含むシミュレーションを示すグラフである。セクション３６０に示すように、オンチップ電圧は、正規の動作中にクロックに関連したある正規のリップル電圧を有する。例えば、約１．０ボルトの定格動作電圧を有するマイクロプロセッサでは、リップルは、クロックサイクル毎の１０ｍＶのスイングに対応し得る。論理電流の変化のようなノイズイベント３６５が生じ得る。プロット３８０はＡＰＳ１８０なしのオンチップ電圧を示している。この例では、電圧は多くのクロックサイクルにわたり振動し、安全な動作レベルを超えることがある。プロット３７０は、アクティブなＡＰＳ１８０のオンチップ電圧を示している。アクティブなＡＰＳ１８０により、電流ソーシングは、電圧レベルが下方トリガレベルの下方に減少するときにトリガされる。逆に、電流シンキングは、電圧レベルが上方トリガレベルを超えるときにトリガされる。従って、電圧は電流要求の変化に応答して安全な動作レベル内に留まる。
【００２６】
ＡＰＳ１８０は、１つ以上のＡＰＳ１８０をマイクロプロセッサの上に集積し得るように、従来の集積回路製作プロセスと互換性があるコンパクトな回路として実装することが望ましい。さらに、ＡＰＳ１８０は、高速マイクロプロセッサの電圧を調整するために使用できる程度に十分に高速の応答時間を有することが望ましい。
【００２７】
図８〜図１１は、高速マイクロプロセッサに使用するためのコンパクトなＡＰＳの実施例を記述している。図８は、有効電力安定化装置４８０の一実施例の機能ブロック図である。ＡＰＳ４８０は、マイクロプロセッサ回路電圧Ｖddを感知して、閾値信号４１５を発生するための閾値センサ４１０と、閾値信号４１５を受信し、かつ電流をソースする必要がある場合に電流ソース状態を、あるいは電流をシンクする必要がある場合に電流シンク状態を示す制御信号４２７を発生する制御信号回路４２０と；キャパシタと、電流ソース制御信号に応答して電流ソースとして機能するためにキャパシタを直列に結合するようにおよび電流シンク制御信号に応答して電流シンクとして機能するためにキャパシタを並列に結合するように構成されたスイッチと、を有するスイッチドキャパシタネットワークを含む双方向電流ソース４５０と；電流ソース４５０と、それが電流をソースまたはシンクしていないときに双方向電流ソース４５０のキャパシタを準備状態電圧に回復／維持するように構成された制御回路４２０とに結合された維持制御回路４４０と；を含む。維持制御回路は、双方向電流ソースが維持状態時に有意の電流ソース／シンクでない程度に十分に遅い速度でキャパシタを準備電圧に回復することが好ましい。
【００２８】
一実施例では、双方向電流ソース４５０は、図９に示すように、ブリッジトポロジに配列されたキャパシタとスイッチとを含むブリッジ回路５００を有する。高電圧ノード５０８および接地ノード５０６を集積回路のパワーグリッドに結合して、電流をソースまたはシンクし得る。ノード５０２と５０８の間のブリッジの第１のアーム５９０は第１のキャパシタ５１０を含む。ノード５０８と５０４の間の第２のアーム５９２はスイッチ５４０ａと５４０ｂを含む。ノード５０４と５０６の間の第３のアーム５９４は第２のキャパシタ５２０を含む。ノード５０６と５０２の間の第４のアーム５９６はスイッチ５３０ａと５３０ｂを含む。ノード５０２と５０４の間のセンタブリッジセクション５９８は、同時に動作する１対のスイッチ５５０ａ、５５０ｂ、５６０ａ、５６０ｂを含む。スイッチ５３０、５４０、５５０、５６０の各構成は、スイッチが高コンダクタンススイッチとしてまたは高抵抗スイッチとして動作することを許容するために、複数のスイッチを備えることが好ましい。
【００２９】
一実施例では、維持スイッチ５３０ｂ、５４０ｂ、５５０ｂ、５６０ｂは、分圧器の抵抗素子として機能するように選択的にターンオンして、キャパシタ間の電圧を所望のレベルに回復し得る。さらに、抵抗は、電圧が回復されつつあるときにＡＰＳがマイクロプロセッサ回路に対して有意の電流ソースまたはシンクでない程度に十分に大きな時間スケールにわたって電圧を回復するように、選択し得る。一例として、各々の組み合わせスイッチ５３０、５４０、５５０、５６０が、同一の合計数の『フィンガ（Finger）』を有することを前提とすると、好ましい実施例は、維持スイッチ５３０ｂと５４０ｂとして使用される組み合わせスイッチ５３０と５４０のフィンガの２０％を有し、一方、組み合わせスイッチ５５０のフィンガの６０％および５６０は、維持スイッチ５５０ｂと５６０ｂを形成するために使用される。一実施例では、すべての維持スイッチ５３０ｂ、５４０ｂ、５５０ｂ、５６０ｂをターンオンすることによって、合計電圧の８０％を各キャパシタ５１０、５２０間のＶddから接地に配置する分圧器が形成される。
【００３０】
ブリッジ５００は、スイッチドブリッジセクションをターンオフして、第２のアームおよび第４のアームのスイッチをターンオンすることによって並列に結合されるキャパシタを有する電流シンクとして構成することが可能である。逆に、ブリッジは、ブリッジセクションのスイッチをターンオンしまた第２のアームおよび第４のアームのスイッチをターンオフすることによって直列に結合されるキャパシタを有する電流ソースとして構成し得る。維持状態では、ノード５０２と５０４の電圧レベルは、選択された『ｍ』トランジスタ５３０ｂ、５４０ｂ、５５０ｂ、５６０ｂをターンオンすることによって形成される分路分圧器を用いて均衡電圧値に戻される。アイドル状態（図示せず）では、第２のアーム、第４のアーム、およびブリッジのスイッチはオフ状態のままであることが可能であり、この結果、電圧浮動がノード５０２と５０４に生じる。
【００３１】
図１０は、制御信号ａ１ｍ、ａ２ｍ、ｂ１ｍおよびｂ２ｍを発生するための本発明による維持制御回路４４０の一実施例の概略図である。維持制御回路４４０は第１のＸＮＯＲゲート１１１０と、第２のＸＮＯＲゲート１１２０と、第１のインバータ１１３０と、第２のインバータ１１４０と、第３のインバータ１１１４と、ＡＮＤゲート１１１２とを備える。第１のＸＮＯＲゲート１１１０は、制御信号回路４２０からｍ１を受信するように、また、ＡＮＤゲート１１１２から出力を受信するように構成される。第２のＸＮＯＲゲート１１２０は、制御信号回路４２０からｍ２を受信するように、また、ＡＮＤゲート１１１２から出力を受信するように構成される。ＡＮＤゲート１１１２はｍ１と、第３のインバータ１１１４を介して反転ｍ２と、イネーブル信号４２３からのＥｍとを受信する。ＡＮＤゲート１１１２の結果は、上述のように第１および第２のＸＮＯＲゲート１１１０と１１２０に供給される。第１のＸＮＯＲゲート１１１０の結果はｂ１ｍとして出力され、また、第１のインバータ１１３０によって反転されて、ａ２ｍとして出力される。第２のＸＮＯＲゲート１１２０の結果はａ１ｍとして出力され、また、第２のインバータ１１４０によって反転されて、ｂ２ｍとして出力される。
【００３２】
図１１は、回路の例示的な論理信号および動作状態の模範的な真理値表を示している。論理表は図示した回路にとって模範的であり、また、ＡＰＳ４８０を形成するために、異なる論理実装を有する他の回路を利用し得ることが理解される。
【００３３】
一実施例では、イネーブル信号は、電力Ｅｍを調整するためにＡＰＳ４８０が動作すべきかどうかを示し、Ｅｍは、維持制御回路４４０が維持状態またはアイドル状態に入るべきかどうかを示す。ＡＰＳ４８０を維持状態からアイドル状態に切り換えることによって節電を実現し得るが、ＡＰＳ４８０は、その動作に対する損傷なしに維持状態に無限に留まることが可能である。
【００３４】
高速マイクロプロセッサ回路では、十分に高速の制御信号回路４２０と同時の動作を必要とする電圧変化を検出するために、高感度の比較的高速のセンサ回路４１０が望ましい。図１２は、双方向電流ソース４５０の動作を調整するための制御信号回路４２０に結合された閾値センサ４１０を示すブロック図である。例示的な制御信号４１５、４２５、４２７、４４５ならびにイネーブル信号４２３が図１２に示されている。閾値信号４１５は、Ｖddが上方閾値の上方にあるかどうかを示すＶ＋信号を含み、また、Ｖddが下方閾値の下方にあるかどうかを示すＶ−信号を含む。第１の制御信号４２５は、状態ビットとして機能しかつ維持制御回路４４０の動作を制御する２つの信号ｍ１とｍ２を含む。第２の制御信号４２７は、電流ソース４５０の動作および構造を各々が制御するａ１、ａ２、ｂ１、ｂ２信号を含む。同様に、維持制御信号４４５は、電流ソース４５０の維持回路を制御するａ１ｍ、ａ２ｍ、ｂ１ｍ、ｂ２ｍを含む。
【００３５】
図１３〜図１６は、閾値センサ４１０の一実施例を示している。上述のように、閾値センサ４１０はＶddを監視し、Ｖddを閾値３５２および閾値３５６と比較する。閾値センサ４１０は、Ｖ＋とＶ−とから成る閾値信号４１５を出力するように構成される。図１３に示すように、閾値センサは２つの『カレントミラー（Current Mirror』差動増幅器９１０、９２０から構成される。
【００３６】
第１の差動増幅器９１０はＰ型増幅器であり、また、ＶddがＶdd0−ΔＶ２の閾値３５６の下方にあるかどうかを決定するために使用される。比較を実行するために、Ｖddはノイズ感知『ラダー（Ladder）』９３０を最初に通過させられる。図１４は、ノイズ感知ラダー９３０の一実施例を示している。ラダー９３０は、Ｖinst(up)９３２、Ｖmiddle９３４およびＶinst(low)９３６を生成するように構成された抵抗器分圧器である。好ましい実施例では、Ｖinst(up)９３２は１ＶのＶddsについてＶdd／２の約１５ｍＶ上方であり、Ｖinst(low)９３６はＶdd／２の約１５ｍＶ下方であり、また、Ｖmiddle９３４はＶddの半分にほぼ等しい。
【００３７】
図１６を参照すると、Ｖmiddle９３４は低域通過フィルタ９５０を通過させられ、０．５Ｖddsに近似するＶmiddle(filtered)９４２を発生する。低域通過フィルタは、過渡電圧および過渡電流を取り除き、外部電源とレギュレータ２１０とによって供給されるようなノード２９０の電圧の１／２である安定した電圧を残すように構成される。Ｖmiddle(filtered)９４２は基準抵抗器分圧器９４０によっても使用され、Ｖref(up)９４４およびＶref(low)９４６を生成する。この分圧器９４０は図１５に示されている。一実施例では、Ｖref(up)９４４は約２／３のＶddsであり、Ｖref(low)９４６は約１／３のＶddsである。
【００３８】
Ｖmiddle(filtered)９４２、Ｖinst(up)９３２およびＶref(up)９４４は、Ｖinst(up)９３２とＶmiddle(filtered)９４２とを比較するために第１の差動増幅器９１０に供給される。第１の差動増幅器９１０はＰ型増幅器であるように構成されるので、Ｖinst(up)９３２がＶmiddle(filtered)９４２よりも大きい場合にＶ＋について『０』の値を発生し、Ｖinst(up)９３２がＶmiddle(filtered)９４２よりも小さい場合に『１』の値を出力する。
【００３９】
第２の差動増幅器９２０はＮ型増幅器であり、この増幅器は第１の差動増幅器９１０に対し相補的に使用され、ＶddがＶdd0＋ΔＶ１の閾値３５２の上方にあるかどうかを決定する。Ｖmiddle(filtered)９４２、Ｖinst(low)９３６およびＶref(low)９４６は、Ｖinst(low)９３６とＶmiddle(filtered)９４２とを比較するために第２の差動増幅器９２０に供給される。第２の差動増幅器９２０はＮ型増幅器であるように構成され、Ｖinst(low)９３６がＶmiddle(filtered)９４２よりも大きい場合にＶ−について『０』の値を発生し、Ｖinst(low)９３６がＶmiddle(filtered)９４２よりも小さい場合に『１』の値を出力する。
【００４０】
図１７は、本発明による制御信号回路４２０の概略図である。制御信号回路４２０は２つのインバータ利得回路１０１０、１０２０を備える。利得回路１０１０、１０２０は従来のインバータから従来の方法で形成される。閾値センサ４１０の差動増幅器９１０、９２０からの出力は多くの電流利得を生成しない。組み合わせスイッチ５３０、５４０、５５０、５６０のターンオン時間を減少するために、より高い電流信号が必要である。利得回路１０１０、１０２０は、より高い電流信号を供給する。
【００４１】
第１の利得回路１０１０は第２の差動増幅器９２０からＶ−信号を受信かつ処理する。Ｖ−は、制御信号ｂ１とａ２を介して通常のスイッチ５３０ａと５４０ａを駆動するために、複数のインバータを急速に通過して高電流利得を発生する。信号ｂ１とａ２は、ｂ１の値がａ２の値と常に反対であるように第１の利得回路１０１０の異なるインバータステージから引かれるように構成される。しかし、上述のように、スイッチ５４０ａはＮ−ＦＥＴ設計であり、スイッチ５３０ａはＰ−ＦＥＴ設計であり、従って、ｂ１とａ２は、それらの関連スイッチに適合された同一の情報を有効に搬送する。
【００４２】
同様に、第２の利得回路１０２０は第１の差動増幅器９１０からＶ＋信号を受信かつ処理する。Ｖ＋は、制御信号ｂ２とａ１を介して通常のスイッチ５５０ａと５６０ａを駆動するために、複数のインバータを急速に通過して高電流利得を発生する。信号ｂ２とａ１は、ｂ２の値がａ１の値と常に反対であるように第２の利得回路１０２０の異なるインバータステージから引かれるように構成される。しかし、上述のように、スイッチ５５０ａはＮ−ＦＥＴ設計であり、スイッチ５６０ａはＰ−ＦＥＴ設計であり、従って、ｂ２とａ１は、それらの関連スイッチに適合された同一の情報を有効に搬送する。
【００４３】
両方の利得回路１０１０と１０２０は、また、必要ならばＡＰＳ４８０を無効にするためのイネーブリング回路を含む。図示したように、イネーブリング回路は／Ｅｎ１０３５とＥｎ１０４０とを受信する。Ｅｎ１０４０は、Ｅａから誘導されるアクティブ高イネーブリング信号、／Ｅｎ１０３５はその相補信号である。ＡＰＳ４８０が無効にされるならば（Ｅａ＝『０』）、第１の利得回路１０１０は、『１』の値を有するａ２と『０』の値を有するｂ１とを出力して、両方のスイッチ５３０ａと５４０ａを有効にターンオフするように構成される。同様に、ＡＰＳ４８０が無効にされるならば、第２の利得回路１０２０は、『０』の値を有するｂ２と『１』の値を有するａ１とを出力して、両方のスイッチ５５０ａと５６０ａを有効にターンオフするように構成される。
【００４４】
第１の利得回路１０１０は、ｍ１を信号維持制御回路４４０に発生する。好ましい実施例では、ｍ１は、ＡＰＳ４８０がイネーブルされることを前提として、Ｖ−と同一の値を保持する。ＡＰＳ４８０がイネーブルされないならば、ｍ１はＶ＋の値に関係なく『１』の値を有する。同様に、ＡＰＳ４８０が無効にされない限り、利得回路１０２０はｍ２を発生してＶ＋と同一の値を保持し、この点においてｍ２は『０』の値を有する。
【００４５】
特定の用途のためのＡＰＳ１８０の設計は多くのファクタに左右されることが理解される。特に、ＡＰＳ１８０の応答ターンオン／ターンオフ特性は、閾値センサ４１０と制御信号回路とに関連するパラメータを変更することによって選択し得る。ある用途では、ＡＰＳが、トリガレベルを超える電圧を感知する少数のサイクル内でターンオンできることが望ましい。トリガレベルの下方に戻る電圧の検出に対するターンオフ応答はターンオン応答と同一であり得るが、ターンオン／ターンオフ応答をスキューし得ることが理解される。例えば、いくつかの実施例では、ターンオン応答はターンオフ応答よりも高速であり得る。電流ソーシングおよびシンキングが作動されるハイおよびロートリガ電圧Ｖdd0＋ΔＶ１、３５２、およびＶdd0−ΔＶ２、３５６は、例えば、マイクロプロセッサ電流要求のあり得る変化のために生じる可能性がある最大電圧範囲を決定することによって、また、トリガ電圧を検出した後に十分に早くターンオンし、かつ安全でない電圧状態を防止する程度に十分な電流をソース／シンクする特定のＡＰＳ実装のためにトリガ電圧を決定することによって、コンピュータシミュレーションから選択し得る。
【００４６】
本発明は、複数の特定の実施例に関し一例として提示されている。当業者は、本発明の電流ソースおよび維持回路を制御するために、複数の代わりの実施例が存在し得ることを認識するであろう。さらに、当業者は、電流ソースおよび維持回路を形成するために、複数のトポロジが存在し得ることを認識するであろう。本明細書において説明した実施例に本発明を限定すべきことは意図されず、その代わりに、本発明は以下に続く特許請求の範囲によって規定されるべきである。
【産業上の利用可能性】
【００４７】
本発明は、例えば、高速マイクロプロセッサ回路等の電流要求が急速に変化する集積回路において大きな効果が期待されるが、このようなマイクロプロセッサ回路だけでなく、様々な集積回路に対して幅広く適用することが可能である。
【図面の簡単な説明】
【００４８】
【図１】有効電力安定化装置回路の機能を示すブロック図である。
【図２】電流をソースおよびシンクするためのスイッチドキャパシタを利用する有効電力安定化装置回路の実施例を示すブロック図である。
【図３】本発明の少なくとも１つの有効電力安定化装置回路を含むマイクロプロセッサの等価回路モデルを示す図である。
【図４】マイクロプロセッサの単純化した電流ソースモデルを示す図である。
【図５】マイクロプロセッサ内の本発明の有効電力安定化装置回路の動作範囲のグラフを示す図である。
【図６】マイクロプロセッサ動作電圧の変化を生じる電流要求の変化の後のインダクタ電流の変化および有効電力安定化装置の応答のグラフを示す図である。
【図７】本発明の有効電力安定化装置を利用する回路に関する、および、本発明の有効電力安定化装置を利用しない回路に関するマルチサイクル電圧応答のシミュレーションのプロット図である。
【図８】本発明のコンパクトな有効電力安定化装置回路を示すブロック図である。
【図９】双方向電流ソースを形成するためのキャパシタブリッジ回路を示す図である。
【図１０】ブリッジ回路のキャパシタのチャージを維持状態に再バランスするための維持回路の実施例を示す図である。
【図１１】コンパクトな有効電力安定化装置用の模範的な真理値表を示す図である。
【図１２】コンパクトな有効電力安定化装置の閾値センサおよび制御回路のいくつかの形態を示すブロック図である。
【図１３】センサ回路の一例を示す図である。
【図１４】センサ回路の他の例を示す図である。
【図１５】センサ回路のさらに他の例を示す図である。
【図１６】センサ回路のさらにまた他の例を示す図である。
【図１７】制御回路の一例を示す図である。
【符号の説明】
【００４９】
１１０…電圧センサ
１２０…制御回路
１３０…双方向電流ソース
１３５…ラダー回路
１４０…低域通過フィルタ
１４５…差動増幅器
１５０…論理ドライバ
１５５…キャパシタバンク
１６０…維持回路
１８０…有効電力安定化装置
２０１…等価回路電力モデル
２０２…寄生（parasitic）デカップリングキャパシタ
２０４…明白な（explicit）デカップリングキャパシタ
２１０…マイクロプロセッサ
２３０…マイクロプロセッサ回路
２４０…パッケージ
２４５…パッケージインダクタンス
２５０…クロック立ち上がりエッジ電流
２６０…クロック立ち下がりエッジ電流
２７０…論理電流
２８５…オンチップノード
２９０…ノード
２９５…電流モデル
３０２…プロット
３０５…斜線領域
３０８…動作電圧
３１０…電流
３２０…比較プロット
３５０…安全な最大電圧
３５２…上方トリガ電圧
３５４…ターゲット調整電圧
３５６…下方トリガ電圧
３５８…安全な最小電圧
３６０…セクション
３６５…ノイズイベント
３７０…プロット
３８０…プロット
４１０…閾値センサ
４１５…閾値信号
４２０…制御信号回路
４２３…イネーブル信号
４２５…第１の制御信号
４２７…第２の制御信号
４４０…維持制御回路
４４５…維持制御信号
４５０…双方向電流ソース
４８０…有効電力安定化装置
５００…ブリッジ回路
５０２…ノード
５０４…ノード
５０６…接地ノード
５０８…高電圧ノード
５１０…第１のキャパシタ
５２０…第２のキャパシタ
５３０…組み合わせスイッチ
５３０ａ…通常のスイッチ
５３０ｂ…維持スイッチ
５４０…組み合わせスイッチ
５４０ａ…通常のスイッチ
５４０ｂ…維持スイッチ
５５０…組み合わせスイッチ
５５０ａ…通常のスイッチ
５５０ｂ…維持スイッチ
５６０…組み合わせスイッチ
５６０ａ…通常のスイッチ
５６０ｂ…維持スイッチ
５９０…第１のアーム
５９２…第２のアーム
５９４…第３のアーム
５９６…第４のアーム
５９８…センタブリッジセクション
９１０…第１の差動増幅器
９２０…第２の差動増幅器
９３０…ノイズ感知ラダー
９３２…Ｖinst(up)
９３４…Ｖmiddle
９３６…Ｖinst(low)
９４０…基準抵抗器分圧器
９４２…Ｖmiddle(filtered)
９４４…Ｖref(up)
９４６…Ｖref(low)
９５０…低域通過フィルタ
１０１０…第１の利得回路
１０２０…第２の利得回路
１０３５…Ｅｎ
１０４０…Ｅｎ
１１１０…第１のＸＮＯＲゲート
１１１２…ＡＮＤゲート
１１１４…第３のインバータ
１１２０…第２のＸＮＯＲゲート
１１３０…第１のインバータ
１１４０…第２のインバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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