(57)【要約】      （修正有）【課題】インプリント現象による劣化がきわめて少ないキャパシタを提供する。【解決手段】電気的に浮遊状態に保たれた下部電極１６０と、下部電極１６０上に設けられた強誘電体層１７０と、強誘電体層１７０を挟んで下部電極１６０の所定の面と対向して設けられ、下部電極１６０及び第１の強誘電体層１７０と補助キャパシタＡＣを構成する上部電極１８０と、強誘電体層１７０を挟んで下部電極１６０の当該所定の面と対向して設けられ、下部電極１６０及び強誘電体層１７０とメモリキャパシタＭＣを構成する第２の上部電極１８０とを備えたキャパシタ。【選択図】図２
2004303809.tif 000002
【特許請求の範囲】
【請求項１】
第１の面を有し、電気的に浮遊状態に保たれた下部電極と、
前記第１の面における第１の領域において、前記下部電極上に設けられた第１の強誘電体層と、
前記第１の面における第２の領域において、前記下部電極上に設けられた第２の強誘電体層と、
前記第１の強誘電体層を挟んで前記第１の領域と対向して設けられ、前記下部電極及び前記第１の強誘電体層と第１のキャパシタを構成する第１の上部電極と、
前記第２の強誘電体層を挟んで前記第２の領域と対向して設けられ、前記下部電極及び前記第２の強誘電体層と第２のキャパシタを構成する第２の上部電極とを備えたことを特徴とするキャパシタ。
【請求項２】
前記第１の強誘電体層及び前記第２の強誘電体層は、一体に設けられたことを特徴とする請求項１に記載のキャパシタ。
【請求項３】
請求項１又は２に記載のキャパシタを備えたことを特徴とするメモリ装置。
【請求項４】
前記第１の上部電極と前記第２の上部電極との間に電位差を設けることにより、前記第２のキャパシタにデータを書き込むデータ制御部をさらに備えたことを特徴とする請求項３に記載のメモリ装置。
【請求項５】
前記第１の面における第３の領域において、前記下部電極上に設けられた第３の強誘電体層と、
前記第３の強誘電体層を挟んで前記第３の領域と対向して設けられ、前記下部電極及び前記第３の強誘電体層と第３のキャパシタを構成する第３の上部電極とをさらに備え、
前記データ制御部は、前記第１の上部電極と前記第３の上部電極との間に電位差を設けることにより、前記第３のキャパシタにデータを書き込むことを特徴とする請求項４に記載のメモリ装置。
【請求項６】
前記第１のキャパシタは、前記第２のキャパシタ及び前記第３のキャパシタと容量が異なることを特徴とする請求項５に記載のメモリ装置。
【請求項７】
第１の面を有する下部電極と、
前記第１の面における第１の領域において、前記下部電極上に設けられた第１の強誘電体層と、
前記第１の面における第２の領域において、前記下部電極上に設けられた第２の強誘電体層と、
前記第１の強誘電体層を挟んで前記第１の領域と対向して設けられ、前記下部電極及び前記第１の強誘電体層と第１のキャパシタを構成する第１の上部電極と、
前記第２の強誘電体層を挟んで前記第２の領域と対向して設けられ、前記下部電極及び前記第１の強誘電体層と第２のキャパシタを構成する第２の上部電極と、
前記第１の上部電極と前記第２の上部電極との間に電位差を設けることにより、前記第２のキャパシタにデータを書き込むデータ制御部と
を備えたことを特徴とするメモリ装置。
【請求項８】
請求項３から７のいずれか記載のメモリ装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体層を有するキャパシタ、メモリ装置、及び電子機器に関する。
【０００２】
【背景の技術】
従来の強誘電体キャパシタとして、特開２００２−３４３７９１号公報（特許文献１）に開示されたものがある。上記特許文献１には、強誘電体薄膜に含まれるチタン元素の濃度が勾配を持つように成膜し、成膜後に加熱処理をすることにより、チタン元素の濃度が均一な強誘電体薄膜を有する強誘電体キャパシタが開示されている。
【０００３】
【特許文献１】
特開２００２−３４３７９１号公報
【発明が解決しようとする課題】
しかし、上記特許文献に開示された従来の強誘電体キャパシタでは、強誘電体薄膜におけるチタン元素の濃度が均一になるように制御するのがきわめて難しいため、ヒステリシス特性の良好な強誘電体キャパシタを得ることが困難であった。
【０００４】
よって、本発明は、上記の課題を解決することのできるキャパシタ、メモリ装置、及び電子機器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の形態によれば、第１の面を有し、電気的に浮遊状態に保たれた下部電極と、第１の面における第１の領域において、下部電極上に設けられた第１の強誘電体層と、第１の面における第２の領域において、下部電極上に設けられた第２の強誘電体層と、第１の強誘電体層を挟んで第１の領域と対向して設けられ、下部電極及び第１の強誘電体層と第１のキャパシタを構成する第１の上部電極と、第２の強誘電体層を挟んで第２の領域と対向して設けられ、下部電極及び第２の強誘電体層と第２のキャパシタを構成する第２の上部電極とを備えたことを特徴とするキャパシタを提供する。これにより、内部電界の影響がきわめて少なく、信頼性の高いキャパシタを提供することができる。
【０００６】
また、第１の強誘電体層及び第２の強誘電体層は、一体に設けられてもよい。これにより、強誘電体層にダメージが入ることを防ぐことができ、特性の良いキャパシタを提供することができる。
【０００７】
本発明の第２の形態によれば、上記キャパシタを備えたことを特徴とするメモリ装置を提供する。メモリ装置は、上記キャパシタを備えた強誘電体メモリ、並びに上記キャパシタ及びロジック回路を備えた混載デバイスその他の上記キャパシタを備えた半導体装置を含む。
【０００８】
また、当該メモリ装置は、第１の上部電極と第２の上部電極との間に電位差を設けることにより、第２のキャパシタにデータを書き込むデータ制御部をさらに備えることが好ましい。これにより、インプリント現象の影響を低減させることができるため、メモリ装置の誤動作を防ぐことができる。
【０００９】
また、当該メモリ装置は、第１の面における第３の領域において、下部電極上に設けられた第３の強誘電体層と、第３の強誘電体層を挟んで第３の領域と対向して設けられ、下部電極及び第３の強誘電体層と第３のキャパシタを構成する第３の上部電極とをさらに備え、データ制御部は、第１の上部電極と第３の上部電極との間に電位差を設けることにより、第３のキャパシタにデータを書き込んでもよい。これにより、インプリント現象の影響を低減させることができるとともにメモリ装置を小型化することができる。
【００１０】
また、第１のキャパシタは、第２のキャパシタ及び第３のキャパシタと容量が異なってもよい。これにより、第１のキャパシタに対応する他のキャパシタを増やすことができるため、メモリ装置をさらに小型化することができる。
【００１１】
本発明の第３の形態によれば、第１の面を有する下部電極と、第１の面における第１の領域において、下部電極上に設けられた第１の強誘電体層と、第１の面における第２の領域において、下部電極上に設けられた第２の強誘電体層と、第１の強誘電体層を挟んで第１の領域と対向して設けられ、下部電極及び第１の強誘電体層と第１のキャパシタを構成する第１の上部電極と、第２の強誘電体層を挟んで第２の領域と対向して設けられ、下部電極及び第１の強誘電体層と第２のキャパシタを構成する第２の上部電極と、第１の上部電極と第２の上部電極との間に電位差を設けることにより、第２のキャパシタにデータを書き込むデータ制御部とを備えたことを特徴とするメモリ装置を提供する。これにより、インプリント現象の影響を低減させることができるため、メモリ装置の誤動作を防ぐことができる。
【００１２】
本発明の第４の形態によれば、上記メモリ装置を備えたことを特徴とする電子機器を提供する。電子機器は、パーソナルコンピュータ、ゲーム機、携帯情報端末、携帯通信機器、ＩＣカードその他の上記メモリ装置を備えた機器を含む。
【００１３】
【発明の実施の形態】
以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００１４】
図１は、本発明の第１の実施形態にかかるメモリ装置１００の回路構成の一例を示す図である。本例では、メモリ装置の一例として、クロスポイント型のメモリセル構造を有する強誘電体メモリを例に説明する。
【００１５】
メモリ装置１００は、複数のメモリセル１４０を有するメモリセルアレイ１１０と、メモリセル１４０にデータを書き込み、又はメモリセル１４０に書き込まれたデータを読み出すデータ制御部の一例であるワード線制御部１２０及びビット線制御部１３０とを備えて構成される。メモリセル１４０は、メモリキャパシタＭＣと、補助キャパシタＡＣとを有する。ｎ番目（ｎは正の整数）のワード線ＷＬｎ及びｍ番目（ｍは正の整数）のビット線ＢＬｎにより制御されるメモリセル１４０に含まれるメモリキャパシタ及び補助キャパシタをそれぞれメモリキャパシタＭＣｎｍ及び補助キャパシタＡＣｎｍとする。
【００１６】
ワード線制御部１２０は、ワード線ＷＬを介してメモリキャパシタＭＣの上部電極１８０（図２参照）に電気的に接続される。また、ビット線制御部１３０は、ビット線ＢＬを介して補助キャパシタＡＣの上部電極１８０（図２参照）に電気的に接続されている。そして、ワード線制御部１２０によりｎ番目のワード線ＷＬｎを選択し、ビット線制御部１３０によりｍ番目のビット線ＢＬｍを選択することにより、ワード線ＷＬｎ及びビット線ＢＬｍに対応するメモリセル１４０に含まれるメモリキャパシタＭＣｎｍにデータを書き込み、又はメモリキャパシタＭＣｎｍに書き込まれたデータを読み出す。
【００１７】
図２は、第１の実施形態に係るメモリ装置１００におけるメモリセルアレイ１１０の構造の一例を示す図である。図２（ａ）は、メモリセルアレイ１１０の上面図である。また、図２（ｂ）及び（ｃ）は、それぞれ図２（ａ）におけるＡＡ´断面図及びＢＢ´断面図である。
【００１８】
メモリセルアレイ１１０は、基体１５０と、下部電極１６０と、強誘電体層１７０と、第１の金属層１８２及び第２の金属層１８４を有する上部電極１８０と、絶縁層１９０とを有して構成される。また、メモリセルアレイ１１０は、複数のワード線ＷＬと、当該複数のワード線ＷＬと略直交し、第２の金属層１８４により構成された複数のビット線ＢＬとを有する。複数のワード線ＷＬは、補助キャパシタＡＣの上部電極１８０に電気的に接続されており、複数のビット線ＢＬは、メモリキャパシタＭＣの上部電極１８０に電気的に接続される。
【００１９】
基体１５０は、例えば金属、半導体等の無機材料やポリイミド等の有機材料からなる基板や、当該基板上にトランジスタ、キャパシタ、及びダイオード等の素子、配線及び電極等の導電層、並びにゲート絶縁膜、層間絶縁膜及びキャパシタ誘電膜等の誘電層が形成されたものを含む。本例においては、ワード線制御部１２０及びビット線制御部１３０（図１参照）は基体１５０に設けられており、基体１５０においてワード線ＷＬ及びビット線ＢＬを介してメモリセルアレイ１１０と電気的に接続される。
【００２０】
下部電極１６０は、メモリキャパシタＭＣ及び補助キャパシタＡＣにより共有される。すなわち、１つの下部電極１６０と、当該下部電極１６０に対向して設けられた所定の上部電極１８０とによりメモリキャパシタＭＣを構成しており、また、当該下部電極１６０に対向して設けられた他の上部電極１８０とにより補助キャパシタＡＣを構成している。また、本例において下部電極１６０は、複数のメモリセル１４０により共有される。すなわち、下部電極１６０は、複数のメモリキャパシタＭＣ及び複数の補助キャパシタＡＣにおいて共有される。具体的には、メモリセルアレイ１１０は、１つの下部電極１６０及び当該下部電極１６０の所定の面に対向して設けられた複数の上部電極１８０を有して構成されてよい。また、メモリセルアレイ１１０は、所定のワード線ＷＬ又はビット線ＢＬの下層に設けられた複数の上部電極１８０に対して１つの下部電極１６０を有して構成されてもよい。
【００２１】
また、下部電極１６０は、電気的に浮遊状態に保たれるのが望ましい。電気的に浮遊状態とは、下部電極１６０が、当該下部電極１６０に電力を供給し得る導電性部材と電気的に接続されていない場合や、下部電極１６０を、当該下部電極１６０に電力を供給し得る導電性部材から電気的に切り離す手段を有する場合を含む。具体的には、下部電極１６０は、メモリキャパシタＭＣにデータを書き込む動作、及びメモリキャパシタＭＣに記憶されたデータを読み出す動作の間において、電気的に浮遊状態に保たれるのが望ましい。本例において下部電極１６０は、ビット線ＢＬ及びワード線ＷＬのいずれとも接続されていない。
【００２２】
強誘電体層１７０は、下部電極１６０と上部電極１８０との間に、例えばチタン酸鉛（ＰｂＴｉＯ３）とジルコン酸鉛（ＺｒＴｉＯ３）との混晶材料（ＰＺＴ）により形成される。本例において強誘電体層１７０は、複数のメモリキャパシタＭＣ及び補助キャパシタＡＣに渡って設けられているが、複数のメモリキャパシタＭＣ及び補助キャパシタＡＣのそれぞれに個別に設けられてもよい。この場合、強誘電体層１７０は、上部電極１８０をマスクとしてエッチングすることにより形成されるのが好ましい。また、強誘電体層１７０は、上部電極１８０をエッチングするマスクを用いてエッチングしてもよい。また、強誘電体層１７０は、メモリキャパシタＭＣ及び補助キャパシタＡＣごとではなく、メモリセル１４０ごとに個別に設けられてもよい。
【００２３】
上部電極１８０は、強誘電体層１７０を挟んで、下部電極１６０における所定の領域と対向するように設けられる。そして、下部電極１６０、強誘電体層１７０、及び当該所定の領域において設けられた上部電極１８０によりメモリキャパシタＭＣが構成され、下部電極１６０、強誘電体層１７０、及び当該所定の領域と異なる他の領域において設けられた上部電極１８０により補助キャパシタＡＣが構成される。ここで所定の領域及び他の領域は、下部電極１６０において強誘電体層１７０が設けられる面における、互いに重複しない領域である。
【００２４】
上部電極１８０は、第１の金属層１８２及び第２の金属層１８４を有して構成される。第２の金属層１８４は、メモリキャパシタＭＣにおいて、当該メモリキャパシタＭＣの上部電極を構成するとともに、ビット線ＢＬを構成するように設けられる。また、補助キャパシタＡＣにおいて、第２の金属層１８４は、ワード線ＷＬと電気的に接続される。
【００２５】
図１及び図２を参照して、メモリ装置１００の動作について説明する。以下において、補助キャパシタＡＣ１１を用いて、メモリキャパシタＭＣ１１にデータを書き込む動作と、メモリキャパシタＭＣ１１に書き込まれたデータを読み出す動作を例に説明する。
【００２６】
メモリキャパシタＭＣ１１にデータ“１”を書き込む場合には、ビット線ＢＬ１の電位をＶとし、ワード線ＷＬ１の電位をゼロとする。このとき、非選択メモリキャパシタＭＣに書き込まれたデータが消去しないように、非選択メモリセル１４０に所定の電位にする。例えば、ワード線ＷＬ２及びＷＬ３の電位をＶ×１／３とし、ビット線ＢＬ２及びＢＬ３の電位をＶ×２／３とする。これにより、メモリキャパシタＭＣ１１の上部電極１８０と補助キャパシタＡＣ１１の上部電極１８０との電位差はＶとなる一方、非選択メモリキャパシタＭＣの上部電極１８０と非選択補助キャパシタＡＣの上部電極との電位差はＶ×１／３又はＶ×２／３となるため、メモリキャパシタＭＣ１１にのみデータ“１”を書き込むことができる。
【００２７】
メモリキャパシタＭＣ１１にデータ“０”を書き込む場合には、上記とは逆に、ビット線ＢＬ１の電位をゼロとし、ワード線ＷＬ１１の電位をＶとする。そして、例えば、ワード線ＷＬ２及びＷＬ３の電位をＶ×２／３とし、ビット線ＢＬ２及びＢＬ３の電位をＶ×１／３とすることにより、メモリキャパシタＭＣ１１にのみデータ“０”を書き込むことができる。
【００２８】
メモリキャパシタＭＣ１１に書き込まれたデータを読み出す場合には、上述したデータ“０”を書き込む場合と同様に、ワード線ＷＬ１の電位をＶとし、ビット線制御部１２０に設けられたセンスアンプ（図示せず）によりビット線ＢＬ１の電位を読み取ることにより、メモリキャパシタＭＣ１１に書き込まれたデータを読み出す。これと同時に、非選択メモリキャパシタＭＣに書き込まれたデータを消去しないよう、ワード線ＷＬ２及びＷＬ３の電位をＶ×２／３とし、ビット線ＢＬ２及びＢＬ３の電位をＶ×１／３とする。
【００２９】
本実施形態によれば、電気的に浮遊状態に保たれた下部電極１６０をメモリキャパシタＭＣと共有する補助キャパシタＡＣを設け、メモリキャパシタＭＣの上部電極１８０と、補助キャパシタＡＣの上部電極１８０との間に電位差を設けることにより、強誘電体層１７０の内部電界を低減させることができる。これにより、メモリ装置１００のインプリント現象を低減させることができるため、信頼性のきわめて高いメモリ装置１００を提供することができる。
【００３０】
また、本実施形態によれば、上述したメモリキャパシタＭＣ及び補助キャパシタＡＣを有するメモリセル１４０を、クロスポイント型のメモリ装置１００に適用することにより、構造及び製造工程が簡易で、メモリセルアレイ１１０が小さいメモリ装置１００を提供することができる。
【００３１】
図３は、本発明の第２の実施形態にかかるメモリ装置１００の回路構成の一例を示す図である。本実施形態では、補助キャパシタＡＣが、複数のメモリキャパシタＭＣのデータ書き込み及びデータ読み出し動作に利用される。以下に、メモリ装置の一例として、クロスポイント型のメモリセル構造を有する強誘電体メモリを例に説明する。なお、第１の実施形態で説明した構成と同一の符号を付した構成は、第１の実施形態において説明した構造及び機能と同様の構造及び機能を有してよい。
【００３２】
本実施形態においてメモリ装置１００は、複数の補助キャパシタＡＣ及びメモリキャパシタＭＣを有するメモリセルアレイ１１０と、メモリキャパシタＭＣにデータを書き込み、及び／又はメモリキャパシタＭＣに書き込まれたデータを読み出すデータ制御部の一例であるワード線制御部１２０及びビット線制御部１３０とを備えて構成される。メモリセルアレイ１１０は、複数の補助キャパシタＡＣのうち、所定の補助キャパシタＡＣに対して複数のメモリキャパシタＭＣが対応するように構成される。
【００３３】
ワード線制御部１２０は、ワード線ＷＬｎを介して補助キャパシタＡＣｎの上部電極１８０に電気的に接続される。また、ビット線制御部１３０は、ビット線ＢＬｍを介してメモリキャパシタＭＣｎｍの上部電極１８０に電気的に接続される。すなわち、本例において、ワード線ＷＬは、１つの補助キャパシタＡＣに電気的に接続されており、ビット線ＢＬは、複数のメモリキャパシタＭＣに電気的に接続される。そして、ワード線制御部１２０により選択されたワード線ＷＬｎと、ビット線制御部１３０により選択されたビット線ＢＬｍとの間に電位差を設けることにより、メモリキャパシタＭＣｎｍにデータを書き込む。
【００３４】
すなわち、補助キャパシタＡＣの上部電極と、当該補助キャパシタＡＣと下部電極１６０を共有する複数のメモリキャパシタＭＣのうちから選択されたメモリキャパシタＭＣの上部電極１８０との間に電位差を設けることにより、当該メモリキャパシタＭＣにデータを書き込む。このとき、当該補助キャパシタＡＣに対応して設けられた、複数のメモリキャパシタＭＣを選択することにより、当該複数のメモリキャパシタＭＣに同時にデータを書き込んでもよい。
【００３５】
図４は、第２の実施形態に係るメモリ装置１００におけるメモリセルアレイ１１０の構造の一例を示す図である。図４（ａ）は、メモリセルアレイ１１０の上面を示す図である。また、図４（ｂ）は、図４（ａ）におけるＡＡ´断面を示す図であり、図４（ｃ）は、メモリセルアレイ１１０の構造の他の例を示す図である。
【００３６】
メモリセルアレイ１１０は、基体１５０と、下部電極１６０と、強誘電体層１７０と、第１の金属層１８２及び第２の金属層１８４を有する上部電極１８０と、絶縁層１９０とを備えて構成される。また、メモリセルアレイ１１０は、複数のワード線ＷＬと、各ワード線ＷＬに対応するメモリキャパシタＭＣの下部電極１６０と略直交し、第２の金属層１８４により構成された複数のビット線ＢＬとを有する。本例において、補助キャパシタＡＣは、メモリセルアレイ１１０において、メモリキャパシタＭＣより外周に設けられる。また、第１の実施形態において説明した例では、所定のワード線ＷＬに対応して、補助キャパシタＡＣ及びメモリキャパシタＭＣが交互に設けられているが、本例では、所定のワード線ＷＬに対応して、１つの補助キャパシタＡＣに対して複数のメモリキャパシタＭＣが連続して設けられる。
【００３７】
補助キャパシタＡＣは、メモリキャパシタＭＣと異なる容量を有してもよい。例えば図４（ｃ）に示すように、補助キャパシタＡＣにおける上部電極１８０は、メモリキャパシタＭＣにおける上部電極１８０と異なる面積を有して構成されてもよい。この場合、補助キャパシタＡＣにおける上部電極１８０の面積は、メモリキャパシタＭＣにおける上部電極１８０と異なる面積より大きくなるように構成されるのが望ましい。すなわち、補助キャパシタＡＣの容量は、メモリキャパシタＭＣの容量より大きくなるように構成されるのが望ましい。
【００３８】
図３及び図４を参照して、メモリ装置１００の動作について説明する。以下において、補助キャパシタＡＣ１を用いて、メモリキャパシタＭＣ１１にデータを書き込む動作と、メモリキャパシタＭＣ１１に書き込まれたデータを読み出す動作を例に説明する。
【００３９】
メモリキャパシタＭＣ１１にデータ“１”を書き込む場合には、ビット線ＢＬ１の電位をＶとし、ワード線ＷＬ１の電位をゼロとする。このとき、非選択メモリキャパシタＭＣに書き込まれたデータが消去しないように、非選択メモリセル１４０に所定の電位にする。例えば、ワード線ＷＬ２及びＷＬ３の電位をＶ×１／３とし、ビット線ＢＬ２及びＢＬ３の電位をＶ×２／３とする。これにより、メモリキャパシタＭＣ１１の上部電極１８０と補助キャパシタＡＣ１の上部電極１８０との電位差はＶとなる一方、非選択メモリキャパシタＭＣの上部電極１８０と補助キャパシタＡＣ１の上部電極との電位差はＶ×１／３又はＶ×２／３となるため、メモリキャパシタＭＣ１１にのみデータ“１”を書き込むことができる。
【００４０】
メモリキャパシタＭＣ１１にデータ“０”を書き込む場合には、上記とは逆に、ビット線ＢＬ１の電位をゼロとし、ワード線ＷＬ１１の電位をＶとする。そして、例えば、ワード線ＷＬ２及びＷＬ３の電位をＶ×２／３とし、ビット線ＢＬ２及びＢＬ３の電位をＶ×１／３とすることにより、メモリキャパシタＭＣ１１にのみデータ“０”を書き込むことができる。
【００４１】
メモリキャパシタＭＣ１１に書き込まれたデータを読み出す場合には、上述したデータ“０”を書き込む場合と同様に、ワード線ＷＬ１の電位をＶとし、ビット線制御部１２０に設けられたセンスアンプ（図示せず）によりビット線ＢＬ１の電位を読み取ることにより、メモリキャパシタＭＣ１１に書き込まれたデータを読み出す。これと同時に、非選択メモリキャパシタＭＣに書き込まれたデータを消去しないよう、ワード線ＷＬ２及びＷＬ３の電位をＶ×２／３とし、ビット線ＢＬ２及びＢＬ３の電位をＶ×１／３とする。
【００４２】
図５は、従来のキャパシタと第１及び第２実施形態に係るキャパシタとのヒステリシス曲線のシフト量を比較した図である。具体的には、従来のキャパシタは１つの上部電極と１つの下部電極とが対向して設けられたキャパシタである。また、本実施形態に係るキャパシタは、一例として、従来のキャパシタと同一のキャパシタ面積を有し、メモリキャパシタと補助キャパシタとの面積比が１：１となるように構成されたキャパシタと、メモリキャパシタと補助キャパシタとの面積比が１：１４となるように構成されたキャパシタである。また、従来のキャパシタと本実施形態にかかるキャパシタにおいて、強誘電体層は同一の材料及び同一の膜厚を有して構成される。
【００４３】
従来のキャパシタは、プラス側の抗電界（分極量がゼロとなるときの印加電圧）が＋１．４５Ｖ（ボルト）、マイナス側の抗電界が−１．１５Ｖであり、そのヒステリシス曲線のシフト量は０．１２５Ｖと大きい。一方、面積比を１：１とした本実施形態のキャパシタは、プラス側の抗電界が＋１．２９Ｖ、マイナス側の抗電界が−１．２０Ｖであり、そのヒステリシス曲線のシフト量は０．０４５Ｖとなっている。これは従来のキャパシタと比較してきわめて低い値であり、本実施形態のキャパシタによれば、内部電界の影響がきわめて少なく、インプリント現象の影響を大幅に低減させることができる。ひいては、ヒステリシス特性の劣化によるメモリ装置の誤動作を防ぐことができる。
【００４４】
また、面積比を１：１４とした本実施形態のキャパシタは、プラス側の抗電界が＋１．２８Ｖ、マイナス側の抗電界が−１．１５Ｖであり、そのシフト量は０．０６５Ｖである。面積比を１：１４とした場合も、印加電圧の多くが面積の小さいメモリキャパシタに印加されているにもかかわらず、従来のキャパシタと比較して内部電界の影響を大幅に低減させることができる。
【００４５】
図６は、本発明のメモリ装置を備えた電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。図６において、パーソナルコンピュータ１０００は、表示パネル１００２と、キーボード１００４を有する本体部１００６とを備える。当該パーソナルコンピュータ１０００の本体部１００６の内蔵基板等において、本発明のメモリ装置が利用されている。
【００４６】
上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるメモリ装置１００の回路構成の一例を示す図である。
【図２】第１の実施形態に係るメモリ装置１００におけるメモリセルアレイ１１０の構造の一例を示す図である。
【図３】本発明の第２の実施形態にかかるメモリ装置１００の回路構成の一例を示す図である。
【図４】第２の実施形態に係るメモリ装置１００におけるメモリセルアレイ１１０の構造の一例を示す図である。
【図５】従来のキャパシタと第１及び第２実施形態に係るキャパシタとのヒステリシス曲線のシフト量を比較した図である。
【図６】本発明のメモリ装置を備えた電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。
【符号の説明】
１００・・・メモリ装置、１１０・・・メモリセルアレイ、１２０・・・ワード線制御部、１３０・・・ビット線制御部、１４０・・・メモリセル、１５０・・・基体、１６０・・・下部電極、１７０・・・強誘電体層、１８０・・・上部電極、１８２・・・第１の金属層、１８４・・・第２の金属層、１９０・・・絶縁層、１０００・・・パーソナルコンピュータ、１００２・・・表示パネル、１００４・・・キーボード、１００６・・・本体部、ＡＣ・・・補助キャパシタ、ＢＬ・・・ビット線、ＭＣ・・・メモリキャパシタ、ＷＬ・・・ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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