(57)【要約】【課題】複数のブロックに配された各冗長救済判定回路の消費電力を低減することが可能な半導体記憶装置を提供する。【解決手段】複数のブロックに属する冗長救済判定回路Ｒｋは，ブロック判定部１３１およびアドレス判定部１３２から構成されている。アドレス判定部１３２は，ｎ＋１個のサブ・アドレス判定部１３３−０〜１３３−ｎおよび論理演算部１３５を備えている。ブロック判定部１３１に対して，同じブロックに属するメモリセルアレイに不良箇所が存在するか否かについての情報がプログラムされる。不良箇所が存在する場合，ブロック判定信号／ＢＤがアサートされる。ブロック判定信号／ＢＤがアサートされると各サブ・アドレス判定部１３３−０〜１３３−ｎは，入力されるアドレス信号Ａ０Ｙ〜ＡｎＹがメモリセルアレイにおける不良箇所を示すものか否かを判定する動作を行う。【選択図】  図３
2004303347.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルから成るメモリセルアレイと，
前記メモリセルアレイの不良箇所を特定する不良箇所アドレス情報を記憶する冗長救済判定回路と，
前記メモリセルアレイの不良箇所を救済する複数の冗長メモリセルから成る冗長メモリセルアレイと，を含むブロックを複数備えた半導体記憶装置であって，
前記各ブロックに属する前記各冗長救済判定回路は，
前記各冗長救済判定回路と同じブロックに属する前記メモリセルアレイに不良箇所が存在する場合にブロック判定信号として第１のレベルを出力するブロック判定部と，
前記第１のレベルが出力されているとき，外部から与えられたアドレス情報と前記不良箇所アドレス情報を比較し，前記アドレス情報と前記不良箇所アドレス情報が一致したとき，冗長救済判定信号として第２のレベルを出力するアドレス判定部とを有し，
前記各ブロックに属する前記各冗長メモリセルアレイは，
当該冗長メモリセルアレイが属するブロックがアクセス先として選択され，かつ前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記冗長救済判定回路が有する前記アドレス判定部が前記冗長救済判定信号として第２のレベルを出力しているとき，前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記メモリセルアレイの不良箇所を冗長救済することを特徴とする，半導体記憶装置。
【請求項２】
前記各ブロックに属する前記各冗長救済判定回路が有する前記ブロック判定部は，ヒューズ素子を備え，前記ヒューズ素子を切断状態または非切断状態とすることによって，前記ブロック判定部と同じブロックに属する前記メモリセルアレイに不良箇所が存在するか否かについての情報を記憶することを特徴とする，請求項１に記載の半導体記憶装置。
【請求項３】
前記各ブロック判定部は，前記ヒューズ素子の切断／非切断状態に応じて，前記ブロック判定信号の前記第１のレベルをラッチする手段を有することを特徴とする，請求項２に記載の半導体記憶装置。
【請求項４】
前記各ブロックに属する前記各冗長救済判定回路が有する前記アドレス判定部は，ヒューズ素子を備え，前記ヒューズ素子を切断状態または非切断状態とすることによって，前記不良箇所アドレス情報を記憶することを特徴とする，請求項１に記載の半導体記憶装置。
【請求項５】
前記外部から与えられたアドレス情報と前記不良箇所アドレス情報を比較する手段は，
前記外部から与えられたアドレス情報と前記不良箇所アドレス情報のビット幅に相当する数の比較ゲートを備え，
前記外部から与えられたアドレス情報および前記不良箇所アドレス情報は，ビット毎に前記各比較ゲートよって比較されることを特徴とする，請求項１に記載の半導体記憶装置。
【請求項６】
複数のメモリセルから成るメモリセルアレイと，
前記メモリセルアレイの不良箇所を特定する不良箇所アドレス情報を記憶する冗長救済判定回路と，
前記メモリセルアレイの不良箇所を救済する複数の冗長メモリセルから成る冗長メモリセルアレイと，を含むブロックを複数備えた半導体記憶装置であって，
前記各ブロックに属する前記各冗長救済判定回路は，
当該冗長救済判定回路が属するブロックがアクセス先として選択され，かつ前記冗長救済判定回路と同じブロックに属する前記メモリセルアレイに不良箇所が存在する場合にブロック判定信号として第３のレベルを出力するブロック判定部と，
前記第３のレベルが出力されているとき，外部から与えられたアドレス情報と前記不良箇所アドレス情報を比較し，前記アドレス情報と前記不良箇所アドレス情報が一致したとき，冗長救済判定信号として第４のレベルを出力するアドレス判定部とを有し，
前記各ブロックに属する前記各冗長メモリセルアレイは，
前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記冗長救済判定回路が有する前記アドレス判定部が前記冗長救済判定信号として第４のレベルを出力しているとき，前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記メモリセルアレイの不良箇所を冗長救済することを特徴とする，半導体記憶装置。
【請求項７】
前記各ブロックに属する前記各冗長救済判定回路が有する前記ブロック判定部は，ヒューズ素子を備え，前記ヒューズ素子を切断状態または非切断状態とすることによって，前記ブロック判定部と同じブロックに属する前記メモリセルアレイに不良箇所が存在するか否かについての情報を記憶することを特徴とする，請求項６に記載の半導体記憶装置。
【請求項８】
前記ブロック判定部は，
前記ヒューズ素子の切断／非切断状態に応じて，第５のレベルを出力するラッチ回路を有し，アクセス先として選択された前記ブロックが当該ブロック判定部を含むとき，前記第５のレベルに応じて，前記ブロック判定信号の前記第３のレベルを出力することを特徴とする，請求項７に記載の半導体記憶装置。
【請求項９】
前記各ブロックに属する前記各冗長救済判定回路が有する前記アドレス判定部は，ヒューズ素子を備え，前記ヒューズ素子を切断状態または非切断状態とすることによって，前記不良箇所アドレス情報を記憶することを特徴とする，請求項６に記載の半導体記憶装置。
【請求項１０】
前記外部から与えられたアドレス情報と前記不良箇所アドレス情報を比較する手段は，前記外部から与えられたアドレス情報と前記不良箇所アドレス情報のビット幅に相当する数の比較ゲートを備え，
前記外部から与えられたアドレス情報および前記不良箇所アドレス情報は，ビット毎に前記各比較ゲートよって比較されることを特徴とする，請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，冗長救済機能を有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような半導体記憶装置においては，大容量化が進むに従って不良メモリセルによる歩留りの低下が問題になる。そこで今日では一般的に，半導体記憶装置に対して，通常使用されるメモリセル（以下，「通常メモリセル」という）アレイとは別に冗長救済用のメモリセル（以下，［冗長メモリセル」という）アレイを用意するいわゆる冗長救済技術が導入されている。
【０００３】
この冗長救済技術において，冗長メモリセルアレイは，通常メモリセルアレイおよびこの周辺回路中に不良メモリセル，不良ビット線，または不良ワード線等が存在する場合，これらの不良箇所を救済するために機能する。
【０００４】
通常メモリセルアレイおよびこの周辺回路における不良箇所の有無およびその位置（アドレス）は，通常メモリセルアレイを構成する個々のメモリセルへ任意のデータを書き込み，この書き込まれたデータを読み出し，読み出しデータと書き込みデータとを比較するテストを行うことによって特定される。
【０００５】
このテストによって不良箇所が確認された場合，その不良箇所のアドレス情報は，冗長救済判定回路内に備えられた記憶手段（通常は，複数のヒューズから成るヒューズＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ））にプログラムされる。不良箇所のアドレス情報がプログラムされた冗長救済判定回路は，外部から通常メモリセルアレイへのアクセスが生じたとき，アクセス先が不良箇所か否かを判定し，不良箇所へのアクセスであった場合には，アクセス先を通常メモリセルアレイから冗長メモリセルアレイへと変更するように動作する。この結果，通常メモリセルアレイおよびこの周辺回路に不良箇所を有する半導体記憶装置であっても，全く不良のない半導体記憶装置と同等の動作が可能となる。
【０００６】
ところで，近年，半導体記憶装置が組みまれる機器のポータブル化が進む中で，半導体記憶装置の大容量化，高速化と共に，低消費電力化への要求が高まっている。冗長救済判定回路が消費する電力を低減し，半導体記憶装置全体の省電力化を図る技術としては，下記の特許文献１に記載されたものがある。
【０００７】
この特許文献１に記載の半導体集積回路装置によれば，冗長救済部（冗長救済判定回路）に属する複数の冗長回路にはそれぞれ，冗長救済用ヒューズと貫通電流防止ヒューズが備えられる。そして，これら冗長救済用ヒューズと貫通電流防止ヒューズのいずれか一方が切断されることによって，冗長回路における貫通電流の発生が防止され，半導体集積回路装置の消費電力が低減されることになる。
【０００８】
【特許文献１】
特開平１１−１６８１４３号公報
【０００９】
【発明が解決しようとする課題】
例えば，シンクロナスＤＲＡＭのような高速データ転送を実現する半導体記憶装置においては，一般的にメモリセルアレイを複数のブロックに分け，各ブロックを構成するメモリセルアレイ（以下，「サブ・メモリセルアレイ」という）に対して独立にアクセスする構成が採用されている。そして，各サブ・メモリセルアレイに生じる可能性のある不良箇所を冗長救済するために，各ブロックには冗長メモリセルアレイおよび冗長救済判定回路が備えられる。
【００１０】
従来技術は，冗長救済判定回路単体の省電力化を図るものであり，ブロックに分割されていないメモリセルアレイを有する半導体記憶装置に対しては効果をもたらすと考えられるが，複数のブロックそれぞれに配置された冗長救済判定回路が消費する電力を効率的に，かつ総合的に低減させることはできなかった。
【００１１】
今日，半導体記憶装置の大容量化が進んだことでブロックの数が増加し，半導体記憶装置には複数の冗長救済判定回路が備えられることが一般的となっている。そして，半導体記憶装置の省電力化を図るためには，各ブロックに備えられた冗長救済判定回路の電力消費を低減させることがより一層重要となってきている。
【００１２】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，複数のブロックに配された各冗長救済判定回路の消費電力を低減することが可能な新規かつ改良された半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，複数のメモリセルから成るメモリセルアレイと，メモリセルアレイの不良箇所を特定する不良箇所アドレス情報を記憶する冗長救済判定回路と，メモリセルアレイの不良箇所を救済する複数の冗長メモリセルから成る冗長メモリセルアレイとを含むブロックを複数備えた半導体記憶装置が提供される。各ブロックに属する各冗長救済判定回路は，ブロック判定部とアドレス判定部を有する。ブロック判定部は，同じブロックに属するメモリセルアレイに不良箇所が存在する場合にブロック判定信号として第１のレベル（論理的高レベルまたは論理的低レベル）を出力するものである。また，アドレス判定部は，ブロック判定部から第１のレベルが出力されているとき，外部から与えられたアドレス情報と不良箇所アドレス情報を比較し，アドレス情報と不良箇所アドレス情報が一致したとき，冗長救済判定信号として第２のレベル（論理的高レベルまたは論理的低レベル）を出力するものである。そして，各ブロックに属する各冗長メモリセルアレイは，当該冗長メモリセルアレイが属するブロックがアクセス先として選択され，かつ冗長メモリセルアレイが属するブロックと同じブロックに属する冗長救済判定回路が有するアドレス判定部が冗長救済判定信号として第２レベルを出力しているとき，冗長メモリセルアレイが属するブロックと同じブロックに属するメモリセルアレイの不良箇所を冗長救済する。
【００１４】
かかる構成によれば，半導体記憶装置に備えられた複数の冗長救済判定回路のうち，不良箇所を有するメモリセルアレイと同じブロックに属する冗長救済判定回路のみが，外部から与えられたアドレス情報と不良箇所アドレス情報を比較する動作を行うことになる。これに対して，不良箇所を有しないメモリセルアレイと同じブロックに属する冗長救済判定回路はアドレスの比較動作を行わない。冗長救済を行う必要のあるブロックに属する冗長救済判定回路のみが冗長救済を判定する動作を行うことになるため，半導体記憶装置の消費電力の低減が実現する。
【００１５】
本発明の第２の観点によれば，複数のメモリセルから成るメモリセルアレイと，メモリセルアレイの不良箇所を特定する不良箇所アドレス情報を記憶する冗長救済判定回路と，メモリセルアレイの不良箇所を救済する複数の冗長メモリセルから成る冗長メモリセルアレイとを含むブロックを複数備えた半導体記憶装置が提供される。各ブロックに属する各冗長救済判定回路は，ブロック判定部とアドレス判定部を有する。ブロック判定部は，このブロック判定部を有する冗長救済判定回路が属するブロックがアクセス先として選択され，かつ冗長救済判定回路と同じブロックに属するメモリセルアレイに不良箇所が存在する場合にブロック判定信号として第３のレベル（論理的高レベルまたは論理的低レベル）を出力するものである。また，アドレス判定部は，ブロック判定部から第３のレベルが出力されているとき，外部から与えられたアドレス情報と不良箇所アドレス情報を比較し，アドレス情報と不良箇所アドレス情報が一致したときに，冗長救済判定信号として第４のレベル（論理的高レベルまたは論理的低レベル）を出力するものである。そして，各ブロックに属する各冗長メモリセルアレイは，この冗長メモリセルアレイが属するブロックと同じブロックに属する冗長救済判定回路が有するアドレス判定部が冗長救済判定信号として第４のレベルを出力しているときに，冗長メモリセルアレイが属するブロックと同じブロックに属するメモリセルアレイの不良箇所を冗長救済する。
【００１６】
かかる構成によれば，半導体記憶装置に備えられた複数の冗長救済判定回路のうち，不良箇所を有するメモリセルアレイと同じブロックに属する冗長救済判定回路のみが，外部から与えられたアドレス情報と不良箇所アドレス情報を比較する動作を行うことになる。しかも，当該冗長救済判定回路は，所属するブロックがアクセス先として選択されているときのみアドレスの比較動作を行う。したがって，複数の冗長救済判定回路のうち，アドレスの比較動作をすべき冗長救済判定回路が，アドレスの比較をする必要のあるときだけアドレスの比較動作を行うことになる。この結果，半導体記憶装置の省電力化が実現する。
【００１７】
各ブロックに属する各冗長救済判定回路が有するブロック判定部は，ヒューズ素子を備える。このヒューズ素子を切断状態または非切断状態とすることによって，ブロック判定部は，自らと同じブロックに属するメモリセルアレイに不良箇所が存在するか否かについての情報を記憶する。
【００１８】
各ブロック判定部は，ヒューズ素子の切断／非切断状態に応じて，ブロック判定信号の第１レベルをラッチする手段を有する。ブロック判定部のヒューズ素子を切断状態または非切断状態とすることによって，各冗長救済判定回路に対してアドレス比較機能が与えられる。
【００１９】
また，ヒューズ素子の切断／非切断状態に応じて，第５のレベル（論理的高レベルまたは論理的低レベル）を出力するラッチ回路を有するように，各ブロック判定部を構成してもよい。この場合，各ブロック判定部は，アクセス先として選択されたブロックが当該ブロック判定部を含むとき，第５のレベルに応じて，ブロック判定信号の第３のレベルを出力する。かかる構成によれば，ブロック判定部のヒューズ素子を切断状態または非切断状態とすることによって，各冗長救済判定回路に対してアドレス比較機能が与えられる。そしてさらに，当該ブロック判定部を有する冗長救済判定回路が属するブロックがアクセス先として選択されているときのみ，このアドレス比較機能が有効となる。
【００２０】
各ブロックに属する各冗長救済判定回路が有するアドレス判定部は，１または複数のヒューズ素子を備える。各ヒューズを切断状態または非切断状態とすることによって，各アドレス判定部は，不良箇所アドレス情報を記憶する。
【００２１】
各ブロックに属する各冗長救済判定回路が有する各アドレス判定部は，外部から与えられたアドレス情報と不良箇所アドレス情報を比較する手段を備える。そして，この比較手段は，外部から与えられたアドレス情報と不良箇所アドレス情報のビット幅に相当する数の比較ゲートを備えることが好ましい。外部から与えられたアドレス情報および不良箇所アドレス情報は，ビット毎に各比較ゲートよって比較される。
【００２２】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体記憶装置の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する要素については，同一符号を付することによって重複説明を省略する。
【００２３】
［第１の実施の形態］
本発明の第１の実施の形態にかかる半導体記憶装置としてのＤＲＡＭ１０１の構成を図１に示す。このＤＲＡＭ１０１は，ｍ＋１個のブロックＢＬ０〜ＢＬｍを有している。各ブロックＢＬ０〜ＢＬｍは，通常メモリセルアレイＭＡ０〜ＭＡｍ，冗長メモリセルアレイＲＭＡ０〜ＲＭＡｍ，および冗長救済判定回路Ｒ０〜Ｒｍを備えている。例えば，ブロックＢＬ０〜ＢＬｍの中の一つであるブロックＢＬｋ（０≦ｋ≦ｍ）には，通常メモリセルアレイＭＡｋ，冗長メモリセルアレイＲＭＡｋ，および冗長救済判定回路Ｒｋが属する。このように，複数のメモリセルをｍ＋１個のブロックＢＬ０〜ＢＬｍに分割して管理し，各ブロック毎にメモリセルへアクセスすることによって，データ読み出しおよびデータ書き込みの高速化および安定化が実現する。
【００２４】
各ブロックＢＬ０〜ＢＬｍに属する通常メモリセルアレイＭＡ０〜ＭＡｍに不良箇所が生じた場合，その不良箇所に関係するメモリセルまたはメモリセル群は，同じブロックに属する冗長メモリセルアレイＲＭＡ０〜ＲＭＡｍの中のメモリセルまたはメモリセル群に置き換えられる。この置き換え，すなわち冗長救済の判定は，各ブロックＢＬ０〜ＢＬｍ毎に，各冗長救済判定回路Ｒ０〜Ｒｍが担当する。
【００２５】
各通常メモリセルアレイＭＡ０〜ＭＡｍの間には通常センスアンプ部ＳＡ０／１，ＳＡ１／２，・・・，ＳＡｍ−１／ｍが備えられ，位置的に先頭の通常メモリセルアレイＭＡ０の外側には通常センスアンプ部ＳＡ０が備えられ，位置的に後尾の通常メモリセルアレイＭＡｍの外側には通常センスアンプ部ＳＡｍが備えられている。
【００２６】
例えば，通常メモリセルアレイＭＡ１の両側に配置されている通常センスアンプ部ＳＡ０／１と通常センスアンプ部ＳＡ１／２は，通常メモリセルアレイＭＡ１が有する複数のビット線（図示せず）の電圧を増幅して通常メモリセルアレイＭＡ１からデータを読み出し，または通常メモリセルアレイＭＡ１に対してデータを書き込むように動作する。他の通常センスアンプ部も同様に，隣接する通常メモリセルアレイからデータを読み出し，または隣接する通常メモリセルアレイに対してデータを書き込むように動作する。なお，各通常センスアンプ部ＳＡ０／１，ＳＡ１／２，・・・，ＳＡｍ−１／ｍは，両側に位置する２つの通常メモリセルアレイに対して作用する。つまり，各通常センスアンプ部ＳＡ０／１，ＳＡ１／２，・・・，ＳＡｍ−１／ｍは，両側に配置された通常メモリセルアレイＭＡ０〜ＭＡｍに共有される機能部となる。この構成を採用することによって，ブロック数が増加しても，通常センスアンプ部の数を少なく抑えることが可能となる。
【００２７】
各冗長メモリセルアレイＲＭＡ０〜ＲＭＡｍには，冗長センスアンプ部ＲＳＡ０〜ＲＳＡｍが割り当てられている。この冗長メモリセルアレイＲＭＡ０〜ＲＭＡｍと冗長センスアンプ部ＲＳＡ０〜ＲＳＡｍとの関係は，上述の通常メモリセルアレイＭＡ０〜ＭＡｍと通常センスアンプ部ＳＡ０〜ＳＡｍとの関係と略同一である。すなわち，例えば，冗長メモリセルアレイＲＭＡ１の両側に配置されている冗長センスアンプ部ＲＳＡ０／１と冗長センスアンプ部ＲＳＡ１／２は，冗長メモリセルアレイＲＭＡ１が有する複数のビット線（図２参照）の電圧を増幅して冗長メモリセルアレイＲＭＡ１からデータを読み出し，または冗長メモリセルアレイＲＭＡ１に対してデータを書き込むように動作する。他の冗長センスアンプ部も同様に，隣接する冗長メモリセルアレイからデータを読み出し，または隣接する冗長メモリセルアレイに対してデータを書き込むように動作する。冗長メモリセルアレイＲＭＡ０〜ＲＭＡｍおよび冗長センスアンプ部ＲＳＡ０〜ＲＳＡｍの構成および動作の詳細については後述する。
【００２８】
各冗長救済判定回路Ｒ０〜Ｒｍの間には２つのＡＮＤゲートと１つのＯＲゲートから成る論理ゲート部ＬＧ０／１，ＬＧ１／２，・・・，ＬＧｍ−１／ｍが備えられ，位置的に先頭の冗長救済判定回路Ｒ０の外側には１つのＡＮＤゲートから成る論理ゲート部ＬＧ０が備えられ，位置的に後尾の冗長救済判定回路Ｒｍの外側には１つのＡＮＤゲートから成る論理ゲート部ＬＧｍが備えられている。
【００２９】
例えば，冗長救済判定回路Ｒ０と冗長救済判定回路Ｒ１の間に位置する論理ゲート部ＬＧ０／１は，ＡＮＤゲートＡＧａ，ＡＮＤゲートＡＧｂ，およびＯＲゲートＯＧを備えている。この論理ゲート部ＬＧ０／１において，一方のＡＮＤゲートＡＧａには，制御部１１３が出力するブロック選択信号ＢＳ０と冗長救済判定回路Ｒ０が出力する冗長救済判定信号ＲＤ０が与えられ，他方のＡＮＤゲートＡＧｂには，制御部１１３が出力するブロック選択信号ＢＳ１と冗長救済判定回路Ｒ１が出力する冗長救済判定信号ＲＤ１が与えられる。ＡＮＤゲートＡＧａの出力端とＡＮＤゲートＡＧｂの出力端は，ＯＲゲートＯＧの各入力端に接続されている。そして，ＯＲゲートＯＧの出力端は，冗長センスアンプ部ＲＳＡ０／１の入力端に接続されている。このように構成された論理ゲート部ＬＧ０／１は，ブロック選択信号ＢＳ０，ＢＳ１と冗長救済判定信号ＲＤ０，ＲＤ１を用いて所定の論理演算を行い，演算結果を冗長選択信号ＲＳ０／１として冗長センスアンプ部ＲＳＡ０／１に与える。
【００３０】
同様に，他の論理ゲート部ＬＧ０，ＬＧ１／２，・・・，ＬＧｍ−１／ｍ，ＬＧｍは，隣接する各冗長救済判定回路Ｒ０〜Ｒｍから冗長救済判定信号ＲＤ０〜ＲＤｍが与えられ，制御部１１３からブロック選択信号ＢＳ０〜ＢＳｍが与えられるように構成されている。そして，各論理ゲート部ＬＧ０，ＬＧ１／２，・・・，ＬＧｍ−１／ｍ，ＬＧｍの各出力端は，冗長センスアンプ部ＲＳ０，ＲＳＡ１／２，・・・，ＲＳＡｍの入力端に接続されている。各論理ゲート部ＬＧ０，ＬＧ１／２，・・・，ＬＧｍ−１／ｍ，ＬＧｍは，冗長救済判定信号ＲＤ０〜ＲＤｍおよびブロック選択信号ＢＳ０〜ＢＳｍを用いて所定の論理演算を行い，演算結果を冗長選択信号ＲＳ０，ＲＳ１／２，・・・，ＲＳｍとして各冗長センスアンプ部ＲＳ０，ＲＳＡ１／２，・・・，ＲＳＡｍに与える。
【００３１】
冗長救済判定回路Ｒ０〜Ｒｍは，アドレスバッファ部１１１が出力するアドレス信号Ａ０Ｙ〜ＡｎＹおよび制御部１１３が出力する初期化信号／ＩＮＴが与えられるように構成されている。
【００３２】
次に，冗長メモリセルアレイＲＭＡ０〜ＲＭＡｍおよび冗長センスアンプ部ＲＳＡ０〜ＲＳＡｍの構成について説明する。冗長メモリセルアレイＲＭＡ０〜ＲＭＡｍは相互に略同一の構成を有し，冗長センスアンプ部ＲＳＡ０〜ＲＳＡｍは相互に略同一の構成を有する。したがって，ここでは代表的に，冗長メモリセルアレイＲＭＡ０〜ＲＭＡｍの中の一つである冗長メモリセルアレイＲＭＡｋ（０≦ｋ≦ｍ），および，この冗長メモリセルアレイＲＭＡｋの両側に位置する冗長センスアンプ部ＲＳＡｋ−１／ｋと冗長センスアンプ部ＲＳＡｋ／ｋ＋１の回路構成を説明する。
【００３３】
図２に示すように，冗長メモリセルアレイＲＭＡｋは，４本のビット線ＲＢＬ０〜ＲＢＬ３とｉ＋１本のワード線ＷＬ０〜ＷＬｉ，および，これらの交差部に配置された複数のメモリセルＲＭＣ００〜ＲＭＣ３ｉから構成されている。各メモリセルＲＭＣ００〜ＲＭＣ３ｉは，一般的なＤＲＡＭと同様にトランジスタとキャパシタによって構成されている。
【００３４】
各ワード線ＷＬ０〜ＷＬｉは，冗長メモリセルアレイＲＭＡｋと通常メモリセルアレイＭＡｋに亘って延設されている。
【００３５】
ビット線ＲＢＬ０およびビット線ＲＢＬ１は，冗長センスアンプ部ＲＳＡｋ−１／ｋ内にまで延設されており，ビット線ＲＢＬ２およびビット線ＲＢＬ３は，冗長センスアンプ部ＲＳＡｋ／ｋ＋１内にまで延設されている。
【００３６】
冗長センスアンプ部ＲＳＡｋ−１／ｋは，データ読み出し動作に寄与するＮチャネル型トランジスタ（以下，「Ｎトランジスタ」という）ＴＲ１Ｌ，ＴＲ２Ｌ，ＴＲ３Ｌ，ＴＲ４Ｌ，データ書き込み動作に寄与するＮトランジスタＴＷ１Ｌ，ＴＷ２Ｌ，インバータ１２１Ｌ，ＡＮＤゲート１２２Ｌ，およびアンプＡＭＰＬから構成されている。
【００３７】
まず，冗長センスアンプ部ＲＳＡｋ−１／ｋにおけるデータ読み出し部を構成するＮトランジスタＴＲ１Ｌ，ＴＲ２Ｌ，ＴＲ３Ｌ，ＴＲ４Ｌの接続関係を説明する。
【００３８】
ＮトランジスタＴＲ１ＬのゲートとＮトランジスタＴＲ２Ｌのゲートは冗長選択信号ＲＳｋ−１／ｋの伝送ラインに接続されている。また，ＮトランジスタＴＲ１ＬのドレインとＮトランジスタＴＲ２Ｌのドレインは，ビット線ＲＢＬ０またはビット線ＲＢＬ１に接続されているメモリセルＲＭＣ００，ＲＭＣ１１，・・・，ＲＭＣｉ−１，ＲＭＣ１ｉから読み出されたデータが伝送されるサブ読み出しデータバスＳＲＤＢに接続されている。さらに，ＮトランジスタＴＲ１Ｌのソースは，ＮトランジスタＴＲ３Ｌのドレインに接続されており，ＮトランジスタＴＲ２Ｌのソースは，ＮトランジスタＴＲ４Ｌのドレインに接続されている。
【００３９】
ＮトランジスタＴＲ３Ｌのゲートは，ビット線ＲＢＬ０に接続されており，ＮトランジスタＴＲ４Ｌのゲートは，ビット線ＲＢＬ１に接続されている。そして，ＮトランジスタＴＲ３ＬのドレインとＮトランジスタＴＲ４Ｌのドレインは，第２電源電位ＶＳＳ（グランド電位）に接続されている。
【００４０】
次に，冗長センスアンプ部ＲＳＡｋ−１／ｋにおけるデータ書き込み部を構成するＮトランジスタＴＷ１Ｌ，ＴＷ２Ｌ，インバータ１２１Ｌ，およびＡＮＤゲート１２２Ｌの接続関係を説明する。
【００４１】
ＮトランジスタＴＷ１ＬのゲートとＮトランジスタＴＷ２ＬのゲートはＡＮＤゲート１２２Ｌの出力端に接続されている。また，ＮトランジスタＴＷ１ＬのドレインとＮトランジスタＴＷ２Ｌのドレインは，ビット線ＲＢＬ０またはビット線ＲＢＬ１に接続されているメモリセルＲＭＣ００，ＲＭＣ１１，・・・，ＲＭＣ０ｉ−１，ＲＭＣ１ｉへ書き込まれるデータが伝送されるサブ書き込みデータバスＳＷＤＢに接続されている。さらに，ＮトランジスタＴＷ１Ｌのソースは，ビット線ＲＢＬ０に接続されており，ＮトランジスタＴＷ２Ｌのソースは，ビット線ＲＢＬ１に接続されている。
【００４２】
ＡＮＤゲート１２２Ｌの第１入力端は冗長選択信号ＲＳｋ−１／ｋの伝送ラインに接続されており，ＡＮＤゲート１２２Ｌの第２入力端はインバータ１２１Ｌの出力端に接続されている。インバータ１２１Ｌの入力端は書き込み許可信号／ＷＥの伝送ラインに接続されている。
【００４３】
ビット線ＲＢＬ０とビット線ＲＢＬ１の間には，ビット線ＲＢＬ０とビット線ＲＢＬ１の電位差を増幅するアンプＡＭＰＬが配置されている。
【００４４】
以上のように構成された冗長センスアンプ部ＲＳＡｋ−１／ｋは，冗長メモリセルアレイＲＭＡｋを構成する複数のメモリセルのうち，ビット線ＲＢＬ０またはビット線ＲＢＬ１に接続されているメモリセルＲＭＣ００，ＲＭＣ１１，・・・，ＲＭＣ０ｉ−１，ＲＭＣ１ｉへアクセスするものである。これに対して，ビット線ＲＢＬ２またはビット線ＲＢＬ３に接続されているメモリセルＲＭＣ２０，ＲＭＣ３１，・・・，ＲＭＣ２ｉ−１，ＲＭＣ３ｉへは，冗長センスアンプ部ＲＳＡｋ／ｋ＋１がアクセスする。
【００４５】
冗長センスアンプ部ＲＳＡｋ／ｋ＋１は，データ読み出し動作に寄与するＮトランジスタＴＲ１Ｒ，ＴＲ２Ｒ，ＴＲ３Ｒ，ＴＲ４Ｒ，データ書き込み動作に寄与するＮトランジスタＴＷ１Ｒ，ＴＷ２Ｒ，インバータ１２１Ｒ，ＡＮＤゲート１２２Ｒ，およびアンプＡＭＰＲから構成されている。
【００４６】
まず，冗長センスアンプ部ＲＳＡｋ／ｋ＋１におけるデータ読み出し部を構成するＮトランジスタＴＲ１Ｒ，ＴＲ２Ｒ，ＴＲ３Ｒ，ＴＲ４Ｒの接続関係を説明する。
【００４７】
ＮトランジスタＴＲ１ＲのゲートとＮトランジスタＴＲ２Ｒのゲートは冗長選択信号ＲＳｋ／ｋ＋１の伝送ラインに接続されている。また，ＮトランジスタＴＲ１ＲのドレインとＮトランジスタＴＲ２Ｒのドレインは，ビット線ＲＢＬ２またはビット線ＲＢＬ３に接続されているメモリセルＲＭＣ２０，ＲＭＣ３１，・・・，ＲＭＣ２ｉ−１，ＲＭＣ３ｉから読み出されたデータが伝送されるサブ読み出しデータバスＳＲＤＢに接続されている。さらに，ＮトランジスタＴＲ１Ｒのソースは，ＮトランジスタＴＲ３Ｒのドレインに接続されており，ＮトランジスタＴＲ２Ｒのソースは，ＮトランジスタＴＲ４Ｒのドレインに接続されている。
【００４８】
ＮトランジスタＴＲ３Ｒのゲートは，ビット線ＲＢＬ２に接続されており，ＮトランジスタＴＲ４Ｒのゲートは，ビット線ＲＢＬ３に接続されている。そして，ＮトランジスタＴＲ３ＲのドレインとＮトランジスタＴＲ４Ｒのドレインは，第２電源電位ＶＳＳ（グランド電位）に接続されている。
【００４９】
次に，冗長センスアンプ部ＲＳＡｋ／ｋ＋１におけるデータ書き込み部を構成するＮトランジスタＴＷ１Ｒ，ＴＷ２Ｒ，インバータ１２１Ｒ，およびＡＮＤゲート１２２Ｒの接続関係を説明する。
【００５０】
ＮトランジスタＴＷ１ＲのゲートとＮトランジスタＴＷ２ＲのゲートはＡＮＤゲート１２２Ｒの出力端に接続されている。また，ＮトランジスタＴＷ１ＲのドレインとＮトランジスタＴＷ２Ｒのドレインは，ビット線ＲＢＬ２またはビット線ＲＢＬ３に接続されているメモリセルＲＭＣ２０，ＲＭＣ３１，・・・，ＲＭＣ２ｉ−１，ＲＭＣ３ｉへ書き込まれるデータが伝送されるサブ書き込みデータバスＳＷＤＢと接続されている。さらに，ＮトランジスタＴＷ１Ｒのソースは，ビット線ＲＢＬ２に接続されており，ＮトランジスタＴＷ２Ｒのソースは，ビット線ＲＢＬ３に接続されている。
【００５１】
ＡＮＤゲート１２２Ｒの第１入力端は冗長選択信号ＲＳｋ／ｋ＋１の伝送ラインに接続されており，ＡＮＤゲート１２２Ｒの第２入力端はインバータ１２１Ｒの出力端に接続されている。インバータ１２１Ｒの入力端は書き込み許可信号／ＷＥの伝送ラインに接続されている。
【００５２】
ビット線ＲＢＬ２とビット線ＲＢＬ３の間には，ビット線ＲＢＬ２とビット線ＲＢＬ３の電位差を増幅するアンプＡＭＰＲが配置されている。
【００５３】
本実施の形態において，冗長メモリセルアレイＲＭＡｋは，４本のビット線ＲＢＬ０〜ＲＢＬ３を有しているが，このビット線の本数を増加させることも可能である。冗長メモリセルアレイＲＭＡｋへの１回のアクセスで転送されるデータのビット幅は，通常メモリセルアレイＲＭＡｋへの１回のアクセスで転送されるデータのビット幅に一致させることが好ましい。冗長メモリセルアレイＲＭＡｋに備えるビット線の本数は，この転送データのビット幅に応じて選択される。本実施の形態においては，４ビット幅のデータが転送されることになる。
【００５４】
冗長メモリセルアレイＲＭＡｋが４本のビット線ＲＢＬ０〜ＲＢＬ３を有する場合は，図２に示したように，冗長メモリセルアレイＲＭＡｋの両側に位置する冗長センスアンプ部ＲＳＡｋ−１／ｋおよび冗長センスアンプ部ＲＳＡｋ／ｋ＋１はそれぞれ，１段構成のデータ読み出し部とデータ書き込み部を有する。これに対して，冗長メモリセルアレイＲＭＡｋのビット線が例えば８本の場合は，冗長センスアンプ部ＲＳＡｋ−１／ｋおよび冗長センスアンプ部ＲＳＡｋ／ｋ＋１が有するデータ読み出し部およびデータ書き込み部は例えば２段に構成される。
【００５５】
次に，通常メモリセルアレイＭＡ０〜ＭＡｍおよび通常センスアンプ部ＳＡ０〜ＳＡｍの構成について説明する。
【００５６】
各通常メモリセルアレイＭＡ０〜ＭＡｍが不良箇所を有する場合，その不良箇所は，冗長メモリセルアレイＲＭＡ０〜ＲＭＡｍの一部に置換される。したがって，各通常メモリセルアレイＭＡ０〜ＭＡｍのビット線方向の回路構成と，冗長メモリセルアレイＲＭＡ０〜ＲＭＡｍのビット線方向の回路構成は，略同一である。各通常メモリセルアレイＭＡ０〜ＭＡｍのワード線方向の回路は，一般的なメモリセルアレイに倣って構成されることが好ましい。すなわち，各通常メモリセルアレイＭＡ０〜ＭＡｍは，複数のビット線，ｉ＋１本のワード線ＷＬ０〜ＷＬｉ，および各ビット線と各ワード線ＷＬ０〜ＷＬｉの交差部に配置されたメモリセルから構成される。
【００５７】
各通常メモリセルアレイＭＡ０〜ＭＡｍが複数のビット線を有するため，両側に配置される通常センスアンプ部ＳＡ０〜ＳＡｍは，ビット線本数に応じた段数のデータ読み出し部とデータ書き込み部を備える。通常センスアンプ部ＳＡ０〜ＳＡｍが備える各データ読み出し部とデータ書き込み部は，図２に示した冗長センスアンプ部ＲＳＡｋ−１／ｋが備えるデータ読み出し部とデータ書き込み部と略同一であることが好ましい。
【００５８】
次に，本実施の形態にかかるＤＲＡＭ１０１に備えられた冗長救済判定回路Ｒ０〜Ｒｍの構成について説明する。冗長救済判定回路Ｒ０〜Ｒｍは相互に略同一の構成を有する。したがって，ここでは代表的に，冗長救済判定回路Ｒ０〜Ｒｍの中の一つである冗長救済判定回路Ｒｋ（０≦ｋ≦ｍ）の回路構成を説明する。
【００５９】
図３に示すように，冗長救済判定回路Ｒｋは，ブロック判定部１３１およびアドレス判定部１３２から構成されている。アドレス判定部１３２は，ｎ＋１個のサブ・アドレス判定部１３３−０〜１３３−ｎおよび論理演算部１３５を備えている。
【００６０】
ブロック判定部１３１は，初期化信号／ＩＮＴが入力され，ブロック判定信号／ＢＤを出力するように構成されている。
【００６１】
アドレス判定部１３２に備えられたサブ・アドレス判定部１３３−０〜１３３−ｎは，初期化信号／ＩＮＴおよびブロック判定信号／ＢＤが共通入力される。
また，各サブ・アドレス判定部１３３−０〜１３３−ｎは，アドレス信号Ａ０Ｙ〜ＡｎＹが入力される。各サブ・アドレス判定部１３３−０〜１３３−ｎは，各アドレス信号Ａ０Ｙ〜ＡｎＹに対応して備えられるものであって，アドレス信号の数（ビット幅）が増減すれば，これに応じてサブ・アドレス判定部の構成数も増減する。
【００６２】
アドレス判定部１３２に備えられた論理演算部１３５は，各サブ・アドレス判定部１３３−０〜１３３−ｎが出力するアドレス判定信号ＲＡ０Ｙ〜ＲＡｎＹに基づいて所定の論理演算を行い，その結果を冗長救済判定信号ＲＤｋとして出力する。
【００６３】
図３に示した冗長救済判定回路Ｒｋの構成要素について，図４，図５，図６を用いてさらに詳しく説明する。
【００６４】
ブロック判定部１３１は，図４に示すように，Ｐチャネル型トランジスタ（以下，「Ｐトランジスタ」という）１３１１，Ｐトランジスタ１３１２，ヒューズ素子１３１３，Ｎトランジスタ１３１４，およびインバータ１３１５から構成されている。
【００６５】
Ｐトランジスタ１３１１のソースとＰトランジスタ１３１２のソースは共に第１電源電位ＶＤＤの供給ラインに接続されており，Ｐトランジスタ１３１１のドレインとＰトランジスタ１３１２のドレインは共にノード１３１ｎ２に接続されている。Ｐトランジスタ１３１１のゲートはノード１３１ｎ１に接続されており，Ｐトランジスタ１３１２のゲートはノード１３１ｎ３に接続されている。
【００６６】
ヒューズ素子１３１３の第１端はノードｎ１３１ｎ２に接続されており，ヒューズ素子１３１３の第２端はＮトランジスタ１３１４のドレインに接続されている。
【００６７】
Ｎトランジスタ１３１４のゲートはノード１３１ｎ１に接続されており，Ｎトランジスタ１３１４のソースは第２電源電位ＶＳＳ（グランド電位）の供給ラインに接続されている。
【００６８】
インバータ１３１５の入力端はノード１３１ｎ２に接続されており，インバータ１３１５の出力端はノード１３１ｎ３に接続されている。
【００６９】
以上のように構成されたブロック判定部１３１は，ノード１３１ｎ１に初期化信号／ＩＮＴが入力され，ノード１３１ｎ３からブロック判定信号／ＢＤを出力する。出力されたブロック判定信号／ＢＤは，アドレス判定部１３２を構成するサブ・アドレス判定部１３３−０〜１３３−ｎに与えられる。
【００７０】
図３に示したように，冗長救済判定回路Ｒｋに属するアドレス判定部１３２は，ｎ＋１個のサブ・アドレス判定部１３３−０〜１３３−ｎを備えている。これらサブ・アドレス判定部１３３−０〜１３３−ｎは相互に略同一の構成を有する。したがって，ここでは代表的に，サブ・アドレス判定部１３３−０〜１３３−ｎの中の一つであるサブ・アドレス判定部１３３−ｊ（０≦ｊ≦ｎ）の回路構成を説明する。
【００７１】
サブ・アドレス判定部１３３−ｊは，図５に示すように，Ｐトランジスタ１３３１，Ｐトランジスタ１３３２，ヒューズ素子１３３３，Ｎトランジスタ１３３４，インバータ１３３５，比較手段（比較ゲート）としての排他的論理和ゲート（以下，「ＥｘＯＲゲート」という）１３３６，およびＮトランジスタ１３３７から構成されている。
【００７２】
Ｐトランジスタ１３３１のソースとＰトランジスタ１３３２のソースは共に第１電源電位ＶＤＤの供給ラインに接続されており，Ｐトランジスタ１３３１のドレインとＰトランジスタ１３３２のドレインは共にノード１３３ｎ２に接続されている。Ｐトランジスタ１３３１のゲートはノード１３３ｎ１に接続されており，Ｐトランジスタ１３３２のゲートはノード１３３ｎ３に接続されている。
【００７３】
ヒューズ素子１３３３の第１端はノードｎ１３３ｎ２に接続されており，ヒューズ素子１３３３の第２端はＮトランジスタ１３３４のドレインに接続されている。
【００７４】
Ｎトランジスタ１３３４のゲートはノード１３３ｎ１に接続されており，Ｎトランジスタ１３３４のソースは第２電源電位ＶＳＳ（グランド電位）の供給ラインに接続されている。
【００７５】
インバータ１３３５の入力端はノード１３３ｎ２に接続されており，インバータ１３３５の出力端はノード１３３ｎ３に接続されている。
【００７６】
ＥｘＯＲゲート１３３６の第１入力端はノード１３３ｎ３に接続されており，ＥｘＯＲゲート１３３６の第２入力端はノード１３３ｎ４に接続されており，ＥｘＯＲゲート１３３６の電源制御端はノード１３３ｎ５に接続されており，ＥｘＯＲゲート１３３６の出力端はノード１３３ｎ６に接続されている。
【００７７】
Ｎトランジスタ１３３７のソースはノード１３３ｎ６に接続されており，Ｎトランジスタ１３３７のゲートはノード１３３ｎ５に接続されており，Ｎトランジスタ１３３７のドレインは第２電源電位ＶＳＳ（グランド電位）の供給ラインに接続されている。
【００７８】
以上のように構成されたサブ・アドレス判定部１３３−ｊは，ノード１３３ｎ１に初期化信号／ＩＮＴが入力され，ノード１３３ｎ４にアドレス信号ＡｊＹが入力され，ノード１３３ｎ５にブロック判定信号／ＢＤが入力され，ノード１３３ｎ６からアドレス判定信号ＲＡｊＹを出力する。このサブ・アドレス判定部１３３−ｊ以外のサブ・アドレス判定部１３３−０〜１３３−ｎも同様に，初期化信号／ＩＮＴ，アドレス信号Ａ０Ｙ〜ＡｎＹ，およびブロック判定信号／ＢＤが入力され，それぞれアドレス判定信号ＲＡ０Ｙ〜ＲＡｎＹを出力する。各サブ・アドレス判定部１３３−０〜１３３−ｎから出力されたアドレス判定信号ＲＡ０Ｙ〜ＲＡｎＹは，後段の論理演算部１３５に与えられる。
【００７９】
アドレス判定部１３２を構成する論理演算部１３５は，入力されるアドレス判定信号ＲＡ０Ｙ〜ＲＡｎＹが全てアサートされたときに，出力する冗長救済判定信号ＲＤｋをアクティブ状態に遷移させる機能を有する。このような機能を実現するために，論理演算部１３５は，例えば，図６に示すように，ｐ＋１個の３入力タイプまたは２入力タイプのＮＡＮＤゲート１３５１−０〜１３５１−ｐ，および，ＮＯＲゲート１３５２を備える。論理演算部１３５に入力されるアドレス判定信号ＲＡ０Ｙ〜ＲＡｎＹは，ｐ＋１個のグループに分配され，各グループ毎にＮＡＮＤゲート１３５１−０〜１３５１−ｐに入力される。ＮＯＲゲート１３５２は，ＮＡＮＤゲート１３５１−０〜１３５１−ｐの数に相当する数の入力端を有しており，各入力端には，各ＮＯＲゲート１３５２の出力端が接続されている。そして，ＮＯＲゲート１３５２は，ＮＡＮＤ１３５１−０〜１３５１−ｐの全ての出力がアクティブ状態になったとき，出力する冗長救済判定信号ＲＤｋをアサートする。なお，本実施の形態では，アドレス判定信号ＲＡ０Ｙ〜ＲＡｎＹおよび冗長救済判定信号ＲＤｋが，論理的高レベル（以下，「Ｈレベル」という）アクティブ信号である場合に即してＤＲＡＭ１０１の構成および動作を説明する。しかし，論理ゲートの構成を変更するなどして，アドレス判定信号ＲＡ０Ｙ〜ＲＡｎＹおよび冗長救済判定信号ＲＤｋを論理的低レベル（以下，「Ｌレベル」という）アクティブ信号とすることも可能である。
【００８０】
論理演算部１３５において，ＮＡＮＤゲート１３５１−０〜１３５１−ｐの構成数とそれぞれの入力端数，および，ＮＯＲゲート１３５２の入力端数は，論理演算部１３５に入力されるアドレス判定信号ＲＡ０Ｙ〜ＲＡｎＹの数に応じて調整することが好ましい。例えば，アドレス判定信号の数が少なければ，論理演算部１３５と同等の機能部を多入力タイプのＡＮＤゲートだけで構成できる。このように，論理演算部１３５は，図６に示した論理ゲートの組み合わせに限らず，全てのアドレス判定信号ＲＡ０Ｙ〜ＲＡｎＹがアサートされたことを検出して冗長救済判定信号ＲＤｋをアサートする各種回路によって構成され得る。
【００８１】
以上のように構成された本実施の形態にかかるＤＲＡＭ１０１の動作を説明する。
【００８２】
ＤＲＡＭ１０１は，製品化される前に，不良箇所を検出するためのテストとして，ブロックＢＬ０〜ＢＬｍに属する全ての通常メモリセルアレイＭＡ０〜ＭＡｍを対象とした任意データの書き込み動作／読み出し動作を行う。このテストによって不良箇所が検出された通常メモリセルアレイと同じブロックに属する冗長救済判定回路には，当該ブロックに不良箇所が存在する旨の情報がプログラムされるとともに，検出された不良箇所に対応するアドレス情報がプログラムされる。
【００８３】
以下，ブロックＢＬｋに属する通常メモリセルアレイＭＡｋの内部であって，Ｌレベルのアドレス信号Ａ０ＹとＨレベルのアドレス信号Ａ１Ｙ〜ＡｎＹによってアクセスされる箇所（メモリセル，ビット線，ワード線等）に不良要因が存在する場合を例にＤＲＡＭ１０１の動作を説明する。
【００８４】
この例の場合，テストによって，ブロックＢＬｋに属する通常メモリセルアレイＭＡｋのみに不良箇所が存在すると検出される。したがって，ブロックＢＬｋに属する冗長救済判定回路Ｒｋに対して，当該ブロックＢＬｋに不良箇所が存在する旨の情報がプログラムされる。具体的には，冗長救済判定回路Ｒｋを構成するブロック判定部１３１に備えられたヒューズ素子１３１３が，電気的にまたはレーザ装置等によって切断する。冗長救済判定回路Ｒｋ以外の冗長救済判定回路Ｒ０〜Ｒｍ（０〜ｍにｋは含まれない）を構成するブロック判定部に備えられたヒューズ素子は切断されない。
【００８５】
さらに，このテストでは，通常メモリセルアレイＭＡｋの内部において，Ｌレベルのアドレス信号Ａ０ＹとＨレベルのアドレス信号Ａ１Ｙ〜ＡｎＹによってアクセスされる箇所（アドレス”０１１・・・１１”）に不良が生じていると検出される。したがって，冗長救済判定回路Ｒｋに対して，通常メモリセルアレイＭＡｋの内部の不良箇所に対応するアドレス情報がプログラムされる。具体的には，冗長救済判定回路Ｒｋを構成するサブ・アドレス判定部１３３−０〜１３３−ｎのうち，アドレス信号Ａ０Ｙが入力されるサブ・アドレス判定部１３３−０に備えられたヒューズ素子１３３３が，電気的にまたはレーザ装置等によって切断される。
【００８６】
なお，一の通常メモリセルアレイに不良箇所が存在しない場合，当該通常メモリセルアレイと同じブロックに属する冗長救済判定回路において，ブロック判定部内のヒューズ素子，および，ｎ＋１個のサブ・アドレス判定部内の各ヒューズ素子は切断されない。
【００８７】
以上のように，テスト結果に従って所定のヒューズ素子が切断されると，不良箇所が冗長救済されることになり，ＤＲＡＭ１０１への正確なデータ書き込みおよびＤＲＡＭ１０１からの正確なデータ読み出しが可能となる。
【００８８】
ＤＲＡＭ１０１において，実際のデータ転送（データ書き込みまたはデータ読み出し）が行われる前に，まず制御部１１３は，初期化信号／ＩＮＴをアサートして各冗長救済判定回路Ｒ０〜Ｒｍを初期化する。初期化信号／ＩＮＴのアサートのタイミングについては，例えば，ＤＲＡＭ１０１の電源投入時が好ましい。
また，ＤＲＡＭ１０１に対してロウ（Ｒｏｗ）アドレス信号が入力される直前であってよい。通常，ＤＲＡＭへは，ロウアドレス信号，カラム（Ｃｏｌｕｍｎ）アドレス信号の順で入力される。したがって，ロウアドレス信号が入力される前に初期化信号／ＩＮＴがアサートされれば，実際のデータ転送時には各冗長救済判定回路Ｒ０〜Ｒｍは確実に初期化されることになる。なお，本実施の形態では，初期化信号／ＩＮＴは，Ｌレベルアクティブ信号であるが，Ｈレベルアクティブ信号とすることも可能である。
【００８９】
ここで，不良箇所を有する通常メモリセルアレイＭＡｋと同じブロックＢＬｋに属する冗長救済判定回路Ｒｋの初期化動作と，不良箇所を有しない通常メモリセルアレイＭＡ０〜ＭＡｍ（０〜ｍにｋは含まれない）と同じブロックＢＬ０〜ＢＬｍ（０〜ｍにｋは含まれない）に属する冗長救済判定回路Ｒ０〜Ｒｍ（０〜ｍにｋは含まれない）の初期化動作について説明する。
【００９０】
まず，ブロックＢＬｋに属する冗長救済判定回路Ｒｋの初期化動作について説明する。
【００９１】
初期化信号／ＩＮＴがアサートされると（Ｌレベルに遷移すると），冗長救済判定回路Ｒｋに属し，ヒューズ素子１３１３が切断されているブロック判定部１３１のノード１３１ｎ２はＨレベルとなる。その後，初期化信号／ＩＮＴがネゲートされても（Ｈレベルに遷移しても），Ｐトランジスタ１３１２およびインバータ１３１５から構成されるラッチ手段によって，ノード１３１ｎ２はＨレベルに，ノード１３１ｎ３はＬレベルにそれぞれラッチされる。この結果，冗長救済判定回路Ｒｋに属するブロック判定部１３１は，初期化後，Ｌレベル（第１のレベル）にアサートされたブロック判定信号／ＢＤを出力し続ける。
【００９２】
冗長救済判定回路Ｒｋに属する１＋ｎ個のサブ・アドレス判定部１３３−０〜１３３−ｎには，ブロック判定部１３１からアサートされたブロック判定信号／ＢＤが与えられるため，各サブ・アドレス判定部１３３−０〜１３３−ｎが有するＥｘＯＲゲート１３３６の電源制御端はイネーブル状態となり，各サブ・アドレス判定部１３３−０〜１３３−ｎは，アドレス信号Ａ０Ｙ〜ＡｎＹの判定が可能となる。また，各サブ・アドレス判定部１３３−０〜１３３−ｎが有するＮトランジスタ１３３７はオフ状態となり，サブ・アドレス判定部１３３−０〜１３３−ｎは，判定結果に応じた論理レベルのアドレス判定信号ＲＡ０Ｙ〜ＲＡｎＹを出力することが可能となる。
【００９３】
各サブ・アドレス判定部１３３−０〜１３３−ｎは，ブロック判定部１３１と同様に，所定のタイミングでＬレベルの初期化信号／ＩＮＴが入力され，初期化される。
【００９４】
上述のように，本実施の形態では，冗長救済判定回路Ｒｋに属するサブ・アドレス判定部１３３−０〜１３３−ｎの中で，サブ・アドレス判定部１３３−０のみヒューズ素子１３３３が切断されており，その他のサブ・アドレス判定部１３３−１〜１３３−ｎのヒューズ素子１３３３は切断されていない。
【００９５】
ヒューズ素子１３３３が切断されているサブ・アドレス判定部１３３−０のノード１３３ｎ２は，初期化信号／ＩＮＴがアサートされると（Ｌレベルに遷移すると），Ｈレベルとなる。その後，初期化信号／ＩＮＴがネゲートされても（Ｈレベルに遷移しても），Ｐトランジスタ１３３２およびインバータ１３３５によって，ノード１３３ｎ２はＨレベルに，ノード１３３ｎ３はＬレベルにそれぞれラッチされる。
【００９６】
一方，ヒューズ素子１３３３が切断されていないサブ・アドレス判定部１３３−１〜１３３−ｎの各ノード１３３ｎ２も，初期化信号／ＩＮＴがアサートされると（Ｌレベルに遷移すると），Ｈレベルとなる。しかし，その後，初期化信号／ＩＮＴがネゲートされると（Ｈレベルに遷移すると），各サブ・アドレス判定部１３３−１〜１３３−ｎのＮトランジスタ１３３４がオン状態となり，各ノード１３３ｎ２はＬレベルに，ノード１３３ｎ３はＨレベルにそれぞれ遷移する。
初期化信号／ＩＮＴは，初期化後常時Ｈレベルであるため，各サブ・アドレス判定部１３３−１〜１３３−ｎのノード１３３ｎ３はＨレベルを維持する。
【００９７】
次に，不良箇所を有しない通常メモリセルアレイＭＡ０〜ＭＡｍ（０〜ｍにｋは含まれない）と同じブロックＢＬ０〜ＢＬｍ（０〜ｍにｋは含まれない）に属する冗長救済判定回路Ｒ０〜Ｒｍ（０〜ｍにｋは含まれない）の初期化動作について説明する。
【００９８】
初期化信号／ＩＮＴがアサートされると（Ｌレベルに遷移すると），冗長救済判定回路Ｒ０〜Ｒｍ（０〜ｍにｋは含まれない）に属し，ヒューズ素子１３１３が切断されていない各ブロック判定部１３１のノード１３１ｎ２はＨレベルとなる。しかし，その後，初期化信号／ＩＮＴがネゲートされると（Ｈレベルに遷移すると），各冗長救済判定回路Ｒ０〜Ｒｍ（０〜ｍにｋは含まれない）に属する各ブロック判定部１３１のＮトランジスタ１３１４がオン状態となり，各ノード１３１ｎ２はＬレベルに，ノード１３１ｎ３はＨレベルにそれぞれ遷移する。初期化信号／ＩＮＴは，初期化後常時Ｈレベルであるため，各ブロック判定部１３１のノード１３１ｎ３はＨレベルを維持する。この結果，各冗長救済判定回路Ｒ０〜Ｒｍ（０〜ｍにｋは含まれない）に属する各ブロック判定部１３１は，初期化後，Ｈレベルにネゲートされたブロック判定信号／ＢＤを出力し続ける。
【００９９】
各冗長救済判定回路Ｒ０〜Ｒｍ（０〜ｍにｋは含まれない）に属する１＋ｎ個のサブ・アドレス判定部１３３−０〜１３３−ｎには，同じ冗長救済判定回路Ｒ０〜Ｒｍ（０〜ｍにｋは含まれない）に属する各ブロック判定部１３１からネゲートされたブロック判定信号／ＢＤが与えられるため，各サブ・アドレス判定部１３３−０〜１３３−ｎが有するＥｘＯＲゲート１３３６の電源制御端はディスエーブル状態となり，各冗長救済判定回路Ｒ０〜Ｒｍ（０〜ｍにｋは含まれない）に属する各サブ・アドレス判定部１３３−０〜１３３−ｎは，アドレス信号Ａ０Ｙ〜ＡｎＹの判定を行わない。また，各冗長救済判定回路Ｒ０〜Ｒｍ（０〜ｍにｋは含まれない）に属する各サブ・アドレス判定部１３３−０〜１３３−ｎが有するＮトランジスタ１３３７はオン状態となり，各サブ・アドレス判定部１３３−０〜１３３−ｎは，入力されるアドレス信号Ａ０Ｙ〜ＡｎＹの論理レベルに関わらず，Ｌレベルのアドレス判定信号ＲＡ０Ｙ〜ＲＡｎＹを出力する。
【０１００】
各冗長救済判定回路Ｒ０〜Ｒｍ（０〜ｍにｋは含まれない）に属する１＋ｎ個のサブ・アドレス判定部１３３−０〜１３３−ｎが全てＬレベルのアドレス判定信号ＲＡ０Ｙ〜ＲＡｎＹを出力すると，各冗長救済判定回路Ｒ０〜Ｒｍ（０〜ｍにｋは含まれない）に属する論理演算部１３５は出力端をＬレベルとする。
【０１０１】
このように，不良箇所を有しない通常メモリセルアレイＭＡ０〜ＭＡｍ（０〜ｍにｋは含まれない）と同じブロックＢＬ０〜ＢＬｍ（０〜ｍにｋは含まれない）に属する冗長救済判定回路Ｒ０〜Ｒｍ（０〜ｍにｋは含まれない）は，初期化動作後は，入力されるアドレス信号Ａ０Ｙ〜ＡｎＹの論理レベルに関わらず，Ｌレベルにネゲートされた冗長救済判定信号ＲＤ０〜ＲＤｍ（０〜ｍにｋは含まれない）を出力し続ける。
【０１０２】
以上のように各冗長救済判定回路Ｒ０〜Ｒｍが初期化された後，ＤＲＡＭ１０１は，次のようにデータの書き込み動作，データ読み出し動作，および冗長置換動作を行う。
【０１０３】
ＤＲＡＭ１０１に対してデータが書き込まれる場合またはＤＲＡＭ１０１からデータが読み出される場合，制御部１１３は，ブロック選択信号ＢＳ０〜ＢＳｍを用いて，アクセス先のブロックを指定する。このとき，制御部１１３は一度に複数のブロックを指定することも可能である。ただし，図１に示したように，各通常センスアンプ部ＳＡ０／１，ＳＡ１／２，・・・，ＳＡｍ−１／ｍは，両側に配置された通常メモリセルアレイＭＡ０〜ＭＡｍに共有される。したがって，隣接する通常メモリセルアレイ（例えば，通常メモリセルアレイＭＡ０と通常メモリセルアレイＭＡ１）に対して同時にアクセスすることはできず，制御部１１３は，隣接するブロック（例えば，ブロックＢＬ０とブロックＢＬ１）を一括して指定することはない。
【０１０４】
アドレスバッファ部１１１は，アクセス先のメモリセルのアドレスを特定するアドレス信号Ａ０Ｙ〜ＡｎＹを出力する。
【０１０５】
全ての冗長救済判定回路Ｒ０〜Ｒｍにはアドレス信号Ａ０Ｙ〜ＡｎＹが入力されるが，冗長救済判定回路Ｒ０〜Ｒｍのうち，ヒューズ素子１３１３が切断されているブロック判定部１３１を有する冗長救済判定回路だけ，アドレス信号Ａ０Ｙ〜ＡｎＹが不良箇所を示すものか否かの判定動作（以下，「アドレス判定動作」という）を行い，ヒューズ素子１３１３が切断されていないブロック判定部１３１を有する冗長救済判定回路はアドレス判定動作を行わない。本実施の形態においては，上述のように，冗長救済判定回路Ｒ０〜Ｒｍのうち冗長救済判定回路Ｒｋに属するブロック判定部１３１のヒューズ素子１３１３のみが切断されているため，冗長救済判定回路Ｒｋのみがアドレス判定動作を行う。その他の冗長救済判定回路Ｒ０〜Ｒｍ（０〜ｍにｋは含まれない）は，アドレス判定動作を行わず，Ｌレベルにネゲートされた冗長救済判定信号ＲＤ０〜ＲＤｍ（０〜ｍにｋは含まれない）を出力し続ける。
【０１０６】
アドレス判定動作を行う冗長救済判定回路Ｒｋに対して，通常メモリセルアレイＭＡｋが有する不良箇所に対応するアドレス信号Ａ０Ｙ〜ＡｎＹが入力されたとき，冗長救済判定回路Ｒｋに属するサブ・アドレス判定部１３３−０〜１３３−ｎはそれぞれ，Ｈレベルのアドレス判定信号ＲＡ０Ｙ〜ＲＡｎＹを出力し，冗長救済判定回路Ｒｋに属する論理演算部１３５の出力端はＨレベルとなる。この結果，冗長救済判定回路Ｒｋは，Ｈレベル（第２のレベル）にアサートされた冗長救済判定信号ＲＤｋを出力する。
【０１０７】
なお，冗長救済判定回路Ｒｋに対して，通常メモリセルアレイＭＡｋが有する不良箇所に対応しないアドレス信号Ａ０Ｙ〜ＡｎＹが入力されたとき，冗長救済判定回路Ｒｋに属するサブ・アドレス判定部１３３−０〜１３３−ｎのうち少なくとも一つは，Ｌレベルのアドレス判定信号を出力する。したがって，冗長救済判定回路Ｒｋは，Ｌレベルにネゲートされた冗長救済判定信号ＲＤｋを出力する。
【０１０８】
各論理ゲート部ＬＧ０，ＬＧ０／１，・・・，ＬＧｍ−１／ｍ，ＬＧｍは，冗長救済判定回路Ｒ０〜Ｒｍから出力された冗長救済判定信号ＲＤ０〜ＲＤｍと，制御部１１３から出力されたブロック選択信号ＢＳ０〜ＢＳｍを用いて以下のように所定の論理演算を行う。
【０１０９】
制御部１１３がＨレベルのブロック選択信号ＢＳｋを出力し，冗長救済判定回路ＲｋがＨレベルの冗長救済判定信号ＲＤｋを出力すると，論理ゲート部ＬＧｋ−１／ｋは，Ｈレベルの冗長選択信号ＲＳｋ−１／ｋを出力し，論理ゲート部ＬＧｋ／ｋ＋１は，Ｈレベルの冗長選択信号ＲＳｋ／ｋ＋１を出力する。
【０１１０】
冗長センスアンプ部ＲＳＡｋ−１／ｋがＨレベルの冗長選択信号ＲＳｋ−１／ｋを受け，冗長センスアンプ部ＲＳＡｋ／ｋ＋１がＨレベルの冗長選択信号ＲＳｋ／ｋ＋１を受けると，冗長メモリセルアレイＲＭＡｋ内のビット線ＲＢＬ０〜ＲＢＬ３がアクティブ状態となる。
【０１１１】
このときＤＲＡＭ１０１がデータ書き込み動作中であるならば，書き込み許可信号／ＷＥをアサートし，ワード線ＷＬ０〜ＷＬｉの中から所定のワード線をアクティブ状態とすることによって，サブ書き込みデータバスＳＷＤＢから冗長メモリセルアレイＲＭＡｋ内の選択されたメモリセルに対してデータが書き込まれる。このときＤＲＡＭ１０１がデータ読み出し動作中であるならば，ワード線ＷＬ０〜ＷＬｉの中から所定のワード線をアクティブ状態とすることによって，冗長メモリセルアレイＲＭＡｋ内の選択されたメモリセルからサブ読み出しデータバスＳＲＤＢに対してデータが読み出される。このようにして，不良箇所を有する通常メモリセルアレイＭＡｋは，同じブロックＢＬｋに属する冗長メモリセルアレイＲＭＡｋに冗長救済されることになる。なお，同じデータを通常メモリセルアレイＭＡｋと冗長メモリセルアレイＲＭＡｋに書き込み，かかるデータを読み出すときに，冗長メモリセルアレイＲＭＡｋから読み出した方を選択して外部に転送するようにしてもよい。
【０１１２】
ところで，不良箇所を有する通常メモリセルアレイＭＡｋに対するアクセスであっても，不良箇所に無関係のメモリセルへのアクセスであるならば，通常メモリセルアレイＭＡｋと同じブロックＢＬｋに属する冗長救済判定回路Ｒｋは，入力されるアドレス信号Ａ０Ｙ〜ＡｎＹに基づいて，冗長置換を行う必要がないと判断し，Ｌレベルにネゲートされた冗長救済判定信号ＲＤｋを出力する。この場合，制御部１１３がブロックＢＬｋをアクセス対象として選択し，Ｈレベルのブロック選択信号ＢＳｋを出力しても，論理ゲート部ＬＧｋ−１／ｋは，Ｌレベルの冗長選択信号ＲＳｋ−１／ｋを出力し，論理ゲート部ＬＧｋ／ｋ＋１は，Ｌレベルの冗長選択信号ＲＳｋ／ｋ＋１を出力する。したがって，ＤＲＡＭ１０１は，冗長メモリセルアレイＲＭＡｋに対するデータ書き込み動作およびデータ読み出し動作を行わず，通常メモリセルアレイＭＡｋに対するデータ書き込み動作およびデータ読み出し動作のみを行う。
【０１１３】
また，冗長救済判定回路Ｒｋが通常メモリセルアレイＭＡｋに存在する不良箇所を示すアドレス信号Ａ０Ｙ〜ＡｎＹを受信して，Ｈレベルにアサートされた冗長救済判定信号ＲＤｋを出力しても，制御部１１３がＬレベルのブロック選択信号ＢＳｋを出力している場合，すなわちブロックＢＬｋがアクセス対象として選択されていない場合には，論理ゲート部ＬＧｋ−１／ｋは，Ｌレベルの冗長選択信号ＲＳｋ−１／ｋを出力し，論理ゲート部ＬＧｋ／ｋ＋１は，Ｌレベルの冗長選択信号ＲＳｋ／ｋ＋１を出力する。したがって，ＤＲＡＭ１０１は，通常メモリセルアレイＭＡｋに対するデータ書き込み動作およびデータ読み出し動作を行わず，また冗長メモリセルアレイＲＭＡｋに対するデータ書き込み動作およびデータ読み出し動作も行わない。
【０１１４】
冗長救済判定回路Ｒｋ以外の冗長救済判定回路Ｒ０〜Ｒｍ（０〜ｍにｋは含まれない）は，同じブロックに属する通常メモリセルアレイＭＡ０〜ＭＡｍ（０〜ｍにｋは含まれない）に不良箇所が存在しないため，冗長置換を行うか否かを判定する必要はなく，常にＬレベルにネゲートされた冗長救済判定信号ＲＤ０〜ＲＤｍ（０〜ｍにｋは含まれない）を出力する。このため，冗長救済判定回路Ｒ０〜Ｒｍ（０〜ｍにｋは含まれない）の両側に位置する論理ゲート部ＬＧ０，ＬＧ０／１，・・・，ＬＧｍ−１／ｍ，ＬＧｍ（０〜ｍにｋは含まれない）は，制御部１１３が出力するブロック選択信号ＢＳ０〜ＢＳｍ（０〜ｍにｋは含まれない）の論理レベルに関わらず，Ｌレベルの冗長選択信号ＲＳ０，ＲＳ０／１，・・・，ＲＳｍ（０〜ｍにｋは含まれない）を出力する。したがって，ＤＲＡＭ１０１は，冗長メモリセルアレイＲＭＡ０〜ＲＭＡｍ（０〜ｍにｋは含まれない）に対するデータ書き込み動作およびデータ読み出し動作を行わない。
【０１１５】
ここまで説明した本実施の形態にかかるＤＲＡＭ１０１の動作，特に冗長救済にかかる動作の要点をまとめると次の通りである。
【０１１６】
冗長救済判定回路Ｒ０〜Ｒｍの中で，不良箇所を有する通常メモリセルアレイと同じブロックに属する冗長救済判定回路のみが，入力されるアドレス信号Ａ０Ｙ〜ＡｎＹに基づくアドレス判定動作を行う。そして，このアドレス判定動作を行う冗長救済判定回路に対して通常メモリセルアレイに存在する不良箇所を示すアドレス信号Ａ０Ｙ〜ＡｎＹが入力されると，当該冗長救済判定回路は，冗長救済判定信号をアサートする。ここで，制御部１１３が，不良箇所を有する通常メモリセルアレイの属するブロックへのアクセスを指示するブロック選択信号を出力しているのであれば，不良箇所を有する通常メモリセルアレイと同じブロックに属する冗長メモリセルアレイは，同じブロックに属する冗長救済判定回路によってアサートされた冗長救済判定信号に応じてアクティブ状態となる。この結果，通常メモリセルアレイの不良箇所は，同じブロックに属する冗長メモリセルアレイによって救済される。
【０１１７】
一方，不良箇所を有しない，すなわち完全な通常メモリセルアレイと同じブロックに属する冗長救済判定回路は，入力されるアドレス信号Ａ０Ｙ〜ＡｎＹに基づくアドレス判定動作は行わない。そもそも，完全な通常メモリセルアレイは，冗長救済の必要がない。したがって，完全な通常メモリセルアレイと同じブロックに属する冗長救済判定回路もアドレス判定動作を行う必要がない。
【０１１８】
以上のように，本実施の形態にかかるＤＲＡＭ１０１によれば，不良箇所を有する通常メモリセルアレイと同じブロックに属する冗長救済判定回路のみがアドレス判定動作を行う。これに対して，不良箇所を有しない（完全な）通常メモリセルアレイと同じブロックに属する冗長救済判定回路は，アドレス判定動作を行わない。したがって，ブロック数が多くなっても，真にアドレス判定動作を行う必要のある冗長救済判定回路だけがアドレス判定動作を行うため，ＤＲＡＭ１０１全体の消費電力の低減が実現する。
【０１１９】
また，ＤＲＡＭ１０１に備えられた各冗長救済判定回路Ｒ０〜Ｒｍは，正論理または負論理のアドレス信号Ｙ０Ａ〜ＹｎＹによってアドレス情報を得る。すなわち，各冗長救済判定回路Ｒ０〜Ｒｍは，相補のアドレス信号を必要としない。
したがって，アドレス信号の伝送ラインに割り当てるレイアウト面積を小さく抑えることが可能となる。
【０１２０】
［第２の実施の形態］
本発明の第２の実施の形態にかかる半導体記憶装置としてのＤＲＡＭ２０１の構成を図７に示す。このＤＲＡＭ２０１は，第１の実施の形態にかかるＤＲＡＭ１０１に対して，冗長救済判定回路Ｒ０〜Ｒｍがそれぞれ冗長救済判定回路Ｒ２０〜Ｒ２ｍに置き換えられ，論理ゲート部ＬＧ０，ＬＧｍが省略され，論理ゲート部ＬＧ０／１，・・・，ＬＧｍ−１／ｍがそれぞれ論理ゲート部ＬＧ２０／１，・・・，ＬＧ２ｍ−１／ｍに置き換えられた構成を有する。
【０１２１】
本実施の形態にかかるＤＲＡＭ２０１は，ｍ＋１個のブロックＢＬ０〜ＢＬｍを有している。各ブロックＢＬ０〜ＢＬｍは，通常メモリセルアレイＭＡ０〜ＭＡｍ，冗長メモリセルアレイＲＭＡ０〜ＲＭＡｍ，および冗長救済判定回路Ｒ２０〜Ｒ２ｍを備えている。例えば，ブロックＢＬ０〜ＢＬｍの中の一つであるブロックＢＬｋ（０≦ｋ≦ｍ）には，通常メモリセルアレイＭＡｋ，冗長メモリセルアレイＲＭＡｋ，および冗長救済判定回路Ｒ２ｋが属する。このように，複数のメモリセルをｍ＋１個のブロックＢＬ０〜ＢＬｍに分割して管理し，各ブロック毎にメモリセルにアクセスすることによって，データ読み出しおよびデータ書き込みの高速化および安定化が実現する。
【０１２２】
各ブロックＢＬ０〜ＢＬｍに属する通常メモリセルアレイＭＡ０〜ＭＡｍに不良箇所が生じた場合，その不良箇所に関連するメモリセルまたはメモリセル群は，同じブロックに属する冗長メモリセルアレイＲＭＡ０〜ＲＭＡｍの中のメモリセルまたはメモリセル群に置き換えられる。この置き換え，すなわち冗長救済の判定は，各ブロックＢＬ０〜ＢＬｍ毎に，各冗長救済判定回路Ｒ２０〜Ｒ２ｍが担当する。
【０１２３】
各通常メモリセルアレイＭＡ０〜ＭＡｍの間には通常センスアンプ部ＳＡ０／１，ＳＡ１／２，・・・，ＳＡｍ−１／ｍが備えられ，位置的に先頭の通常メモリセルアレイＭＡ０の外側には通常センスアンプ部ＳＡ０が備えられ，位置的に後尾の通常メモリセルアレイＭＡｍの外側には通常センスアンプ部ＳＡｍが備えられている。
【０１２４】
例えば，通常メモリセルアレイＭＡ１の両側に配置されている通常センスアンプ部ＳＡ０／１と通常センスアンプ部ＳＡ１／２は，通常メモリセルアレイＭＡ１が有する複数のビット線（図示せず）の電圧を増幅して通常メモリセルアレイＭＡ１からデータを読み出し，または通常メモリセルアレイＭＡ１に対してデータを書き込むように動作する。他の通常センスアンプ部も同様に，隣接する通常メモリセルアレイからデータを読み出し，または隣接する通常メモリセルアレイに対してデータを書き込むように動作する。なお，各通常センスアンプ部ＳＡ０／１，ＳＡ１／２，・・・，ＳＡｍ−１／ｍは，両側に位置する２つの通常メモリセルアレイに対して作用する。つまり，各通常センスアンプ部ＳＡ０／１，ＳＡ１／２，・・・，ＳＡｍ−１／ｍは，両側に配置された通常メモリセルアレイＭＡ０〜ＭＡｍに共有される機能部となる。この構成を採用することによって，ブロック数が増加しても，通常センスアンプ部の数を少なく抑えることが可能となる。
【０１２５】
各冗長メモリセルアレイＲＭＡ０〜ＲＭＡｍには，冗長センスアンプ部ＲＳＡ０〜ＲＳＡｍが割り当てられている。この冗長メモリセルアレイＲＭＡ０〜ＲＭＡｍと冗長センスアンプ部ＲＳＡ０〜ＲＳＡｍとの関係は，上述の通常メモリセルアレイＭＡ０〜ＭＡｍと通常センスアンプ部ＳＡ０〜ＳＡｍとの関係と略同一である。すなわち，例えば，冗長メモリセルアレイＲＭＡ１の両側に配置されている冗長センスアンプ部ＲＳＡ０／１と冗長センスアンプ部ＲＳＡ１／２は，冗長メモリセルアレイＲＭＡ１が有する複数のビット線（図２参照）の電圧を増幅して冗長メモリセルアレイＲＭＡ１からデータを読み出し，または冗長メモリセルアレイＲＭＡ１に対してデータを書き込むように動作する。他の冗長センスアンプ部も同様に，隣接する冗長メモリセルアレイからデータを読み出し，または隣接する冗長メモリセルアレイに対してデータを書き込むように動作する。
【０１２６】
各冗長救済判定回路Ｒ２０〜Ｒ２ｍの間には１つのＯＲゲートから成る論理ゲート部ＬＧ２０／１，ＬＧ２１／２，・・・，ＬＧ２ｍ−１／ｍが備えられている。
【０１２７】
例えば，冗長救済判定回路Ｒ２０と冗長救済判定回路Ｒ２１の間に位置する論理ゲート部ＬＧ２０／１を構成するＯＲゲートには，冗長救済判定回路Ｒ２０が出力する冗長救済判定信号ＲＤ２０と，冗長救済判定回路Ｒ２１が出力する冗長救済判定信号ＲＤ２１が与えられる。論理ゲート部ＬＧ２０／１を構成するＯＲゲートの出力端は，冗長センスアンプ部ＲＳＡ０／１の入力端に接続されている。このように構成された論理ゲート部ＬＧ２０／１は，冗長救済判定信号ＲＤ２０と冗長救済判定信号ＲＤ２１の論理和演算を行い，演算結果を冗長選択信号ＲＳ２０／１として冗長センスアンプ部ＲＳＡ０／１に与える。
【０１２８】
同様に，他の論理ゲート部ＬＧ２１／２，・・・，ＬＧ２ｍ−１／ｍは，隣接する各冗長救済判定回路Ｒ２１〜Ｒ２ｍから冗長救済判定信号ＲＤ２１〜ＲＤ２ｍが与えられるように構成されている。そして，各論理ゲート部ＬＧ２１／２，・・・，ＬＧ２ｍ−１／ｍの各出力端は，冗長センスアンプ部ＲＳＡ１／２，・・・，ＲＳＡｍ−１／ｍの入力端に接続されている。各ＬＧ２１／２，・・・，ＬＧ２ｍ−１／ｍは，冗長救済判定信号ＲＤ２１〜ＲＤ２ｍを用いて論理和演算を行い，演算結果を冗長選択信号ＲＳ２１／２，・・・，ＲＳ２ｍ−１／ｍとして各冗長センスアンプ部ＲＳ０，ＲＳＡ１／２，・・・，ＲＳＡｍ−１／ｍに与える。
【０１２９】
なお，位置的に先頭の冗長センスアンプ部ＲＳＡ０には，冗長救済判定回路Ｒ２０から冗長救済判定信号ＲＤ２０が直接与えられ，位置的に後尾の冗長センスアンプ部ＲＳＡｍには，冗長救済判定回路Ｒ２ｍから冗長救済判定信号ＲＤ２ｍが直接与えられる。
【０１３０】
冗長救済判定回路Ｒ２０〜Ｒ２ｍは，アドレスバッファ部１１１が出力するアドレス信号Ａ０Ｙ〜ＡｎＹおよび制御部１１３が出力する初期化信号／ＩＮＴが与えられるように構成されている。また，各冗長救済判定回路Ｒ２０〜Ｒ２ｍは，制御部１１３が出力するブロック選択信号ＢＳ０〜ＢＳｍが与えられるように構成されている。
【０１３１】
次に，本実施の形態にかかるＤＲＡＭ２０１に備えられた冗長救済判定回路Ｒ２０〜Ｒ２ｍの構成について説明する。冗長救済判定回路Ｒ２０〜Ｒ２ｍは相互に略同一の構成を有する。したがって，ここでは代表的に，冗長救済判定回路Ｒ２０〜Ｒ２ｍの中の一つである冗長救済判定回路Ｒ２ｋ（０≦ｋ≦ｍ）の回路構成を説明する。
【０１３２】
図８に示すように，冗長救済判定回路Ｒ２ｋは，第１の実施の形態にかかるＤＲＡＭ１０１が有する冗長救済判定回路Ｒ２ｋに対して，ブロック判定部１３１がブロック判定部２３１に置き換えられた構成を有する。つまり，冗長救済判定回路Ｒ２ｋは，ブロック判定部２３１およびアドレス判定部１３２から構成されている。
【０１３３】
ブロック判定部２３１は，初期化信号／ＩＮＴおよびブロック選択信号ＢＳｋが入力され，ブロック判定信号／ＢＤ２を出力するように構成されている。
【０１３４】
アドレス判定部１３２に備えられたサブ・アドレス判定部１３３−０〜１３３−ｎは，初期化信号／ＩＮＴおよびブロック判定信号／ＢＤ２が共通入力される。また，各サブ・アドレス判定部１３３−０〜１３３−ｎは，アドレス信号Ａ０Ｙ〜ＡｎＹが入力される。各サブ・アドレス判定部１３３−０〜１３３−ｎは，各アドレス信号Ａ０Ｙ〜ＡｎＹに対応して備えられるものであって，アドレス信号の数（ビット幅）が増減すれば，これに応じてサブ・アドレス判定部の構成数も増減する。
【０１３５】
アドレス判定部１３２に備えられた論理演算部１３５は，各サブ・アドレス判定部１３３−０〜１３３−ｎが出力するアドレス判定信号ＲＡ０Ｙ〜ＲＡｎＹに基づいて所定の論理演算を行い，その結果を冗長救済判定信号ＲＤ２ｋとして出力する。
【０１３６】
図８に示した冗長救済判定回路Ｒ２ｋの構成要素について，図５，図６，図９を用いてさらに詳しく説明する。
【０１３７】
ブロック判定部２３１は，図９に示すように，Ｐトランジスタ２３１１，Ｐトランジスタ２３１２，ヒューズ素子２３１３，Ｎトランジスタ２３１４，インバータ２３１５，インバータ２３１６，およびＮＡＮＤゲート２３１７から構成されている。
【０１３８】
Ｐトランジスタ２３１１のソースとＰトランジスタ２３１２のソースは共に第１電源電位ＶＤＤの供給ラインに接続されており，Ｐトランジスタ２３１１のドレインとＰトランジスタ２３１２のドレインは共にノード２３１ｎ２に接続されている。Ｐトランジスタ２３１１のゲートはノード２３１ｎ１に接続されており，Ｐトランジスタ２３１２のゲートはノード２３１ｎ３に接続されている。
【０１３９】
ヒューズ素子２３１３の第１端はノードｎ２３１ｎ２に接続されており，ヒューズ素子２３１３の第２端はＮトランジスタ２３１４のドレインに接続されている。
【０１４０】
Ｎトランジスタ２３１４のゲートはノード２３１ｎ１に接続されており，Ｎトランジスタ２３１４のソースは第２電源電位ＶＳＳ（グランド電位）の供給ラインに接続されている。
【０１４１】
インバータ２３１５の入力端はノード２３１ｎ２に接続されており，インバータ２３１５の出力端はノード２３１ｎ３に接続されている。
【０１４２】
インバータ２３１６の入力端はノード２３１ｎ３に接続されており，インバータ２３１６の出力端はノード２３１ｎ４に接続されている。
【０１４３】
ＮＡＮＤゲート２３１７の第１入力端はノード２３１ｎ４に接続されており，ＮＡＮＤゲート２３１７の第２入力端はノード２３１ｎ５に接続されており，ＮＡＮＤゲート２３１７出力端はノード２３１ｎ６に接続されている。
【０１４４】
以上のように構成されたブロック判定部２３１は，ノード２３１ｎ１に初期化信号／ＩＮＴが入力され，ノード２３１ｎ５にブロック選択信号ＢＳｋが入力され，ノード２３１ｎ６からブロック判定信号／ＢＤ２を出力する。出力されたブロック判定信号／ＢＤ２は，アドレス判定部１３２を構成するサブ・アドレス判定部１３３−０〜１３３−ｎに与えられる。
【０１４５】
冗長救済判定回路Ｒ２ｋに備えられたｎ＋１個のサブ・アドレス判定部１３３−０〜１３３−ｎは，第１の実施の形態における冗長救済判定回路Ｒｋに備えられたものと同じ構成（図５参照）を有している。ただし，本実施の形態においては，各サブ・アドレス判定部１３３−０〜１３３−ｎに対して，ブロック判定信号／ＢＤに代えてブロック判定信号／ＢＤ２が入力される。また，冗長救済判定回路Ｒ２ｋに備えられた論理演算部１３５は，第１の実施の形態における冗長救済判定回路Ｒｋに備えられたものと同じ構成（図６参照）を有している。
【０１４６】
以上のように構成された本実施の形態にかかるＤＲＡＭ２０１の動作を説明する。
【０１４７】
ＤＲＡＭ２０１は，製品化される前に，不良箇所を検出するためのテストとして，ブロックＢＬ０〜ＢＬｍに属する全ての通常メモリセルアレイＭＡ０〜ＭＡｍを対象とした任意データの書き込み動作／読み出し動作を行う。このテストによって不良箇所が検出された通常メモリセルアレイと同じブロックに属する冗長救済判定回路には，当該ブロックに不良箇所が存在する旨の情報がプログラムされるとともに，検出された不良箇所に対応するアドレス情報がプログラムされる。
【０１４８】
以下，ブロックＢＬｋに属する通常メモリセルアレイＭＡｋの内部であって，Ｌレベルのアドレス信号Ａ０ＹとＨレベルのアドレス信号Ａ１Ｙ〜ＡｎＹによってアクセスされる箇所（メモリセル，ビット線，ワード線等）に不良要因が存在する場合を例にＤＲＡＭ２０１の動作を説明する。
【０１４９】
この例の場合，テストによって，ブロックＢＬｋに属する通常メモリセルアレイＭＡｋのみに不良箇所が存在すると検出される。したがって，ブロックＢＬｋに属する冗長救済判定回路Ｒ２ｋに対して，当該ブロックＢＬｋに不良箇所が存在する旨の情報がプログラムされる。具体的には，冗長救済判定回路Ｒ２ｋを構成するブロック判定部２３１に備えられたヒューズ素子２３１３が，電気的にまたはレーザ装置等によって切断する。冗長救済判定回路Ｒ２ｋ以外の冗長救済判定回路Ｒ２０〜Ｒ２ｍ（０〜ｍにｋは含まれない）を構成するブロック判定部に備えられたヒューズ素子は切断されない。
【０１５０】
さらに，このテストでは，通常メモリセルアレイＭＡｋの内部において，Ｌレベルのアドレス信号Ａ０ＹとＨレベルのアドレス信号Ａ１Ｙ〜ＡｎＹによってアクセスされる箇所（アドレス”０１１・・・１１”）に不良が生じていると検出される。したがって，冗長救済判定回路Ｒ２ｋに対して，通常メモリセルアレイＭＡｋの内部の不良箇所に対応するアドレス情報がプログラムされる。具体的には，冗長救済判定回路Ｒ２ｋを構成するサブ・アドレス判定部１３３−０〜１３３−ｎのうち，アドレス信号Ａ０Ｙが入力されるサブ・アドレス判定部１３３−０に備えられたヒューズ素子１３３３が，電気的にまたはレーザ装置等によって切断される。
【０１５１】
なお，一の通常メモリセルアレイに不良箇所が存在しない場合，当該通常メモリセルアレイと同じブロックに属する冗長救済判定回路において，ブロック判定部内のヒューズ素子，およびｎ＋１個のサブ・アドレス判定部内の各ヒューズ素子は切断されない。
【０１５２】
以上のように，テスト結果に従って所定のヒューズ素子が切断されると，不良箇所が冗長救済されることになり，ＤＲＡＭ２０１への正確なデータ書き込みおよびＤＲＡＭ２０１からの正確なデータ読み出しが可能となる。
【０１５３】
ＤＲＡＭ２０１において，実際のデータ転送（データ書き込みまたはデータ読み出し）が行われる前に，まず制御部１１３は，初期化信号／ＩＮＴをアサートして各冗長救済判定回路Ｒ２０〜Ｒ２ｍを初期化する。初期化信号／ＩＮＴのアサートのタイミングについては，例えば，ＤＲＡＭ２０１の電源投入時が好ましい。また，ＤＲＡＭ２０１に対してロウ（Ｒｏｗ）アドレス信号が入力される直前であってよい。通常，ＤＲＡＭへは，ロウアドレス信号，カラム（Ｃｏｌｕｍｎ）アドレス信号の順で入力される。したがって，ロウアドレス信号が入力される前に初期化信号／ＩＮＴがアサートされれば，実際のデータ転送時には各冗長救済判定回路Ｒ２０〜Ｒ２ｍは確実に初期化されていることになる。なお，本実施の形態では，初期化信号／ＩＮＴは，Ｌレベルアクティブ信号であるが，Ｈレベルアクティブ信号とすることも可能である。
【０１５４】
ここで，不良箇所を有する通常メモリセルアレイＭＡｋと同じブロックＢＬｋに属する冗長救済判定回路Ｒ２ｋの初期化動作と，不良箇所を有しない通常メモリセルアレイＭＡ０〜ＭＡｍ（０〜ｍにｋは含まれない）と同じブロックＢＬ０〜ＢＬｍ（０〜ｍにｋは含まれない）に属する冗長救済判定回路Ｒ２０〜Ｒ２ｍ（０〜ｍにｋは含まれない）の初期化動作について説明する。
【０１５５】
まず，ブロックＢＬｋに属する冗長救済判定回路Ｒ２ｋの初期化動作について説明する。
【０１５６】
初期化信号／ＩＮＴがアサートされると（Ｌレベルに遷移すると），冗長救済判定回路Ｒ２ｋに属し，ヒューズ素子２３１３が切断されているブロック判定部２３１のノード２３１ｎ２はＨレベルとなる。その後，初期化信号／ＩＮＴがネゲートされても（Ｈレベルに遷移しても），Ｐトランジスタ２３１２およびインバータ２３１５によって，ノード２３１ｎ２はＨレベルに，ノード２３１ｎ３はＬレベル（第５のレベル）に，ノード２３１ｎ４はＨレベルにそれぞれラッチされる。つまり，Ｐトランジスタ２３１２およびインバータ２３１５はラッチ回路を構成している。ＮＡＮＤゲート２３１７は，ノード２３１ｎ４がＨレベルに固定されているため，ノード２３１ｎ５に入力されるブロック選択信号ＢＳｋの論理レベルに応じて，ノード２３１ｎ６の論理レベルを制御する。この結果，冗長救済判定回路Ｒ２ｋに属するブロック判定部２３１は，初期化後，ブロック選択信号ＢＳｋがアクティブ状態（Ｈレベル）の場合は，Ｌレベル（第３のレベル）にアサートされたブロック判定信号／ＢＤ２を出力し，ブロック選択信号ＢＳｋがインアクティブ状態（Ｌレベル）の場合は，Ｈレベルにネゲートされたブロック判定信号／ＢＤ２を出力する。
【０１５７】
制御部１１３がＨレベルのブロック選択信号ＢＳｋを出力している場合，すなわちブロックＢＬｋがアクセス対象として選択されている場合には，冗長救済判定回路Ｒ２ｋに属する１＋ｎ個のサブ・アドレス判定部１３３−０〜１３３−ｎに対して，ブロック判定部２３１からアサートされたブロック判定信号／ＢＤが与えられる。これによって，各サブ・アドレス判定部１３３−０〜１３３−ｎが有するＥｘＯＲゲート１３３６の電源制御端はイネーブル状態となり，各サブ・アドレス判定部１３３−０〜１３３−ｎは，アドレス信号Ａ０Ｙ〜ＡｎＹの判定が可能となる。また，各サブ・アドレス判定部１３３−０〜１３３−ｎが有するＮトランジスタ１３３７はオフ状態となり，サブ・アドレス判定部１３３−０〜１３３−ｎは，判定結果に応じた論理レベルのアドレス判定信号ＲＡ０Ｙ〜ＲＡｎＹを出力することが可能となる。
【０１５８】
これに対して，制御部１１３がＬレベルのブロック選択信号ＢＳｋを出力している場合，すなわちブロックＢＬｋがアクセス対象として選択されていない場合には，冗長救済判定回路Ｒ２ｋに属する１＋ｎ個のサブ・アドレス判定部１３３−０〜１３３−ｎに対して，ブロック判定部２３１からネゲートされたブロック判定信号／ＢＤが与えられる。これによって，各サブ・アドレス判定部１３３−０〜１３３−ｎが有するＥｘＯＲゲート１３３６の電源制御端はディスエーブル状態となり，各サブ・アドレス判定部１３３−０〜１３３−ｎは，アドレス信号Ａ０Ｙ〜ＡｎＹの判定を行わない。また，各サブ・アドレス判定部１３３−０〜１３３−ｎが有するＮトランジスタ１３３７はオン状態となり，サブ・アドレス判定部１３３−０〜１３３−ｎは，常にインアクティブ状態（Ｌレベル）のアドレス判定信号ＲＡ０Ｙ〜ＲＡｎＹを出力することになる。
【０１５９】
各サブ・アドレス判定部１３３−０〜１３３−ｎは，ブロック判定部２３１と同様に，所定のタイミングでＬレベルの初期化信号／ＩＮＴが入力され，初期化される。
【０１６０】
上述のように，本実施の形態では，冗長救済判定回路Ｒ２ｋに属するサブ・アドレス判定部１３３−０〜１３３−ｎの中で，サブ・アドレス判定部１３３−０のみヒューズ素子１３３３が切断されており，その他のサブ・アドレス判定部１３３−１〜１３３−ｎのヒューズ素子１３３３は切断されていない。
【０１６１】
ヒューズ素子１３３３が切断されているサブ・アドレス判定部１３３−０のノード１３３ｎ２は，初期化信号／ＩＮＴがアサートされると（Ｌレベルに遷移すると），Ｈレベルとなる。その後，初期化信号／ＩＮＴがネゲートされても（Ｈレベルに遷移しても），Ｐトランジスタ１３３２およびインバータ１３３５によって，ノード１３３ｎ２はＨレベルに，ノード１３３ｎ３はＬレベルにそれぞれラッチされる。
【０１６２】
一方，ヒューズ素子１３３３が切断されていないサブ・アドレス判定部１３３−１〜１３３−ｎの各ノード１３３ｎ２も，初期化信号／ＩＮＴがアサートされると（Ｌレベルに遷移すると），Ｈレベルとなる。しかし，その後，初期化信号／ＩＮＴがネゲートされると（Ｈレベルに遷移すると），各サブ・アドレス判定部１３３−１〜１３３−ｎのＮトランジスタ１３３４がオン状態となり，各ノード１３３ｎ２はＬレベルに，ノード１３３ｎ３はＨレベルにそれぞれ遷移する。
初期化信号／ＩＮＴは，初期化後常時Ｈレベルであるため，各サブ・アドレス判定部１３３−１〜１３３−ｎのノード１３３ｎ３はＨレベルを維持する。
【０１６３】
次に，不良箇所を有しない通常メモリセルアレイＭＡ０〜ＭＡｍ（０〜ｍにｋは含まれない）と同じブロックＢＬ０〜ＢＬｍ（０〜ｍにｋは含まれない）に属する冗長救済判定回路Ｒ２０〜Ｒ２ｍ（０〜ｍにｋは含まれない）の初期化動作について説明する。
【０１６４】
初期化信号／ＩＮＴがアサートされると（Ｌレベルに遷移すると），冗長救済判定回路Ｒ２０〜Ｒ２ｍ（０〜ｍにｋは含まれない）に属し，ヒューズ素子２３１３が切断されていない各ブロック判定部２３１のノード２３１ｎ２はＨレベルとなる。しかし，その後，初期化信号／ＩＮＴがネゲートされると（Ｈレベルに遷移すると），各冗長救済判定回路Ｒ２０〜Ｒ２ｍ（０〜ｍにｋは含まれない）に属する各ブロック判定部２３１のＮトランジスタ２３１４がオン状態となり，各ノード２３１ｎ２はＬレベルに，ノード２３１ｎ３はＨレベルに，ノード２３１ｎ４はＬレベルにそれぞれ遷移する。初期化信号／ＩＮＴは，初期化後常時Ｈレベルであるため，各ブロック判定部２３１のノード２３１ｎ６は，ノード２３１ｎ５に入力されるブロック選択信号ＢＳ０〜ＢＳｍの論理レベルに関わらず，Ｈレベルを維持する。この結果，各冗長救済判定回路Ｒ２０〜Ｒ２ｍ（０〜ｍにｋは含まれない）に属する各ブロック判定部２３１は，初期化後，Ｈレベルにネゲートされたブロック判定信号／ＢＤ２を出力し続ける。
【０１６５】
各冗長救済判定回路Ｒ２０〜Ｒ２ｍ（０〜ｍにｋは含まれない）に属する１＋ｎ個のサブ・アドレス判定部１３３−０〜１３３−ｎには，同じ冗長救済判定回路Ｒ２０〜Ｒ２ｍ（０〜ｍにｋは含まれない）に属する各ブロック判定部２３１からネゲートされたブロック判定信号／ＢＤ２が与えられるため，各サブ・アドレス判定部１３３−０〜１３３−ｎが有するＥｘＯＲゲート１３３６の電源制御端はディスエーブル状態となり，各冗長救済判定回路Ｒ２０〜Ｒ２ｍ（０〜ｍにｋは含まれない）に属する各サブ・アドレス判定部１３３−０〜１３３−ｎは，アドレス信号Ａ０Ｙ〜ＡｎＹの判定を行わない。また，各冗長救済判定回路Ｒ２０〜Ｒ２ｍ（０〜ｍにｋは含まれない）に属する各サブ・アドレス判定部１３３−０〜１３３−ｎが有するＮトランジスタ１３３７はオン状態となり，各サブ・アドレス判定部１３３−０〜１３３−ｎは，入力されるアドレス信号Ａ０Ｙ〜ＡｎＹの論理レベルに関わらず，Ｌレベルのアドレス判定信号ＲＡ０Ｙ〜ＲＡｎＹを出力する。
【０１６６】
各冗長救済判定回路Ｒ２０〜Ｒ２ｍ（０〜ｍにｋは含まれない）に属する１＋ｎ個のサブ・アドレス判定部１３３−０〜１３３−ｎが全てＬレベルのアドレス判定信号ＲＡ０Ｙ〜ＲＡｎＹを出力すると，各冗長救済判定回路Ｒ２０〜Ｒ２ｍ（０〜ｍにｋは含まれない）に属する論理演算部１３５は出力端をＬレベルとする。
【０１６７】
このように，不良箇所を有しない通常メモリセルアレイＭＡ０〜ＭＡｍ（０〜ｍにｋは含まれない）と同じブロックＢＬ０〜ＢＬｍ（０〜ｍにｋは含まれない）に属する冗長救済判定回路Ｒ２０〜Ｒ２ｍ（０〜ｍにｋは含まれない）は，初期化動作後は，入力されるアドレス信号Ａ０Ｙ〜ＡｎＹの論理レベルに関わらず，Ｌレベル（第４のレベル）にネゲートされた冗長救済判定信号ＲＤ２０〜ＲＤ２ｍ（０〜ｍにｋは含まれない）を出力し続ける。
【０１６８】
以上のように各冗長救済判定回路Ｒ２０〜Ｒ２ｍが初期化された後，ＤＲＡＭ２０１は，次のようにデータの書き込み動作，データ読み出し動作，および冗長置換動作を行う。
【０１６９】
ＤＲＡＭ２０１に対してデータが書き込まれる場合またはＤＲＡＭ２０１からデータが読み出される場合，制御部１１３は，ブロック選択信号ＢＳ０〜ＢＳｍを用いて，アクセス先のブロックを指定する。このとき，制御部１１３は一度に複数のブロックを指定することも可能である。ただし，図７に示したように，各通常センスアンプ部ＳＡ０／１，ＳＡ１／２，・・・，ＳＡｍ−１／ｍは，両側に配置された通常メモリセルアレイＭＡ０〜ＭＡｍに共有される。したがって，隣接する通常メモリセルアレイ（例えば，通常メモリセルアレイＭＡ０と通常メモリセルアレイＭＡ１）に対して同時にアクセスすることはできず，制御部１１３は，隣接するブロック（例えば，ブロックＢＬ０とＢＬ１）を一括して指定することはない。
【０１７０】
アドレスバッファ部１１１は，アクセス先のアドレスに対応するアドレス信号Ａ０Ｙ〜ＡｎＹを出力する。
【０１７１】
全ての冗長救済判定回路Ｒ２０〜Ｒ２ｍにはアドレス信号Ａ０Ｙ〜ＡｎＹが入力されるが，冗長救済判定回路Ｒ２０〜Ｒ２ｍのうち，ヒューズ素子２３１３が切断されているブロック判定部２３１を有する冗長救済判定回路だけ，アドレス信号Ａ０Ｙ〜ＡｎＹが不良箇所を示すものか否かの判定動作（以下，「アドレス判定動作」という）を行い，ヒューズ素子２３１３が切断されていないブロック判定部２３１を有する冗長救済判定回路はアドレス判定動作を行わない。本実施の形態においては，上述のように，冗長救済判定回路Ｒ２０〜Ｒ２ｍのうち冗長救済判定回路Ｒ２ｋに属するブロック判定部２３１のヒューズ素子２３１３のみが切断されているため，冗長救済判定回路Ｒ２ｋのみがアドレス判定動作を行う。その他の冗長救済判定回路Ｒ２０〜Ｒ２ｍ（０〜ｍにｋは含まれない）は，アドレス判定動作を行わず，Ｌレベルにネゲートされた冗長救済判定信号ＲＤ２０〜ＲＤ２ｍ（０〜ｍにｋは含まれない）を出力し続ける。
【０１７２】
アドレス判定動作を行う冗長救済判定回路Ｒ２ｋに対して，通常メモリセルアレイＭＡｋが有する不良箇所に対応するアドレス信号Ａ０Ｙ〜ＡｎＹが入力されたとき，冗長救済判定回路Ｒ２ｋに属するサブ・アドレス判定部１３３−０〜１３３−ｎはそれぞれ，Ｈレベルのアドレス判定信号ＲＡ０Ｙ〜ＲＡｎＹを出力し，冗長救済判定回路Ｒ２ｋに属する論理演算部１３５の出力端はＨレベルとなる。この結果，冗長救済判定回路Ｒ２ｋは，Ｈレベルにアサートされた冗長救済判定信号ＲＤ２ｋを出力する。
【０１７３】
なお，冗長救済判定回路Ｒ２ｋに対して，通常メモリセルアレイＭＡｋが有する不良箇所に対応しないアドレス信号Ａ０Ｙ〜ＡｎＹが入力されたとき，冗長救済判定回路Ｒ２ｋに属するサブ・アドレス判定部１３３−０〜１３３−ｎのうち少なくとも一つは，Ｌレベルのアドレス判定信号を出力する。したがって，冗長救済判定回路Ｒ２ｋは，Ｌレベルにネゲートされた冗長救済判定信号ＲＤ２ｋを出力する。
【０１７４】
各論理ゲート部ＬＧ２０／１，・・・，ＬＧ２ｍ−１／ｍは，冗長救済判定回路Ｒ２０〜Ｒ２ｍから出力された冗長救済判定信号ＲＤ２０〜ＲＤ２ｍを用いて所定の論理演算を行う。
【０１７５】
冗長救済判定回路Ｒ２ｋがＨレベルの冗長救済判定信号ＲＤ２ｋを出力すると，論理ゲート部ＬＧ２ｋ−１／ｋは，Ｈレベルの冗長選択信号ＲＳ２ｋ−１／ｋを出力し，論理ゲート部ＬＧ２ｋ／ｋ＋１は，Ｈレベルの冗長選択信号ＲＳ２ｋ／ｋ＋１を出力する。
【０１７６】
冗長センスアンプ部ＲＳＡｋ−１／ｋがＨレベルの冗長選択信号ＲＳ２ｋ−１／ｋを受け，冗長センスアンプ部ＲＳＡｋ／ｋ＋１がＨレベルの冗長選択信号ＲＳ２ｋ／ｋ＋１を受けると，冗長メモリセルアレイＲＭＡｋ内のビット線ＲＢＬ０〜ＲＢＬ３がアクティブ状態となる。
【０１７７】
このときＤＲＡＭ２０１がデータ書き込み動作中であるならば，書き込み許可信号／ＷＥをアサートし，ワード線ＷＬ０〜ＷＬｉの中から所定のワード線をアクティブ状態とすることによって，サブ書き込みデータバスＳＷＤＢから冗長メモリセルアレイＲＭＡｋ内の選択されたメモリセルに対してデータが書き込まれる。このときＤＲＡＭ２０１がデータ読み出し動作中であるならば，ワード線ＷＬ０〜ＷＬｉの中から所定のワード線をアクティブ状態とすることによって，冗長メモリセルアレイＲＭＡｋ内の選択されたメモリセルからサブ読み出しデータバスＳＲＤＢに対してデータが読み出される。このようにして，不良箇所を有する通常メモリセルアレイＭＡｋは，同じブロックＢＬｋに属する冗長メモリセルアレイＲＭＡｋに冗長救済されることになる。なお，同じデータを通常メモリセルアレイＭＡｋと冗長メモリセルアレイＲＭＡｋに書き込み，かかるデータを読み出すときに，冗長メモリセルアレイＲＭＡｋから読み出した方を選択して外部に転送するようにしてもよい。
【０１７８】
ところで，不良箇所を有する通常メモリセルアレイＭＡｋに対するアクセスであっても，不良箇所に無関係のメモリセルへのアクセスであるならば，通常メモリセルアレイＭＡｋと同じブロックＢＬｋに属する冗長救済判定回路Ｒ２ｋは，入力されるアドレス信号Ａ０Ｙ〜ＡｎＹに基づいて，冗長置換を行う必要がないと判断し，Ｌレベルにネゲートされた冗長救済判定信号ＲＤ２ｋを出力する。この場合，論理ゲート部ＬＧ２ｋ−１／ｋは，Ｌレベルの冗長選択信号ＲＳ２ｋ−１／ｋを出力し，論理ゲート部ＬＧ２ｋ／ｋ＋１は，Ｌレベルの冗長選択信号ＲＳ２ｋ／ｋ＋１を出力する。したがって，ＤＲＡＭ２０１は，冗長メモリセルアレイＲＭＡｋに対するデータ書き込み動作およびデータ読み出し動作を行わず，通常メモリセルアレイＭＡｋに対するデータ書き込み動作およびデータ読み出し動作のみを行う。
【０１７９】
また，冗長救済判定回路Ｒ２ｋは，通常メモリセルアレイＭＡｋに存在する不良箇所を示すアドレス信号Ａ０Ｙ〜ＡｎＹを受信しても，制御部１１３がＬレベルのブロック選択信号ＢＳｋを出力している場合，すなわちブロックＢＬｋがアクセス対象として選択されていない場合，Ｌレベルにネゲートされた冗長救済判定信号ＲＤ２ｋを出力する。そして，論理ゲート部ＬＧ２ｋ−１／ｋは，Ｌレベルの冗長選択信号ＲＳ２ｋ−１／ｋを出力し，論理ゲート部ＬＧ２ｋ／ｋ＋１は，Ｌレベルの冗長選択信号ＲＳ２ｋ／ｋ＋１を出力する。したがって，ＤＲＡＭ２０１は，通常メモリセルアレイＭＡｋに対するデータ書き込み動作およびデータ読み出し動作を行わず，また冗長メモリセルアレイＲＭＡｋに対するデータ書き込み動作およびデータ読み出し動作も行わない。
【０１８０】
冗長救済判定回路Ｒ２ｋ以外の冗長救済判定回路Ｒ２０〜Ｒ２ｍ（０〜ｍにｋは含まれない）は，同じブロックに属する通常メモリセルアレイＭＡ０〜ＭＡｍ（０〜ｍにｋは含まれない）に不良箇所が存在しないため，冗長置換を行うか否かを判定する必要はなく，制御部１１３が出力するブロック選択信号ＢＳ２０〜ＢＳ２ｍ（０〜ｍにｋは含まれない）の論理レベルに関わらず，常にＬレベルにネゲートされた冗長救済判定信号ＲＤ２０〜ＲＤ２ｍ（０〜ｍにｋは含まれない）を出力する。このため，冗長救済判定回路Ｒ２０〜Ｒ２ｍ（０〜ｍにｋは含まれない）の両側に位置する論理ゲート部ＬＧ２０／１，・・・，ＬＧ２ｍ−１／ｍ（０〜ｍにｋは含まれない）は，Ｌレベルの冗長選択信号ＲＳ２０／１，ＲＳ２１／２，・・・，ＲＳ２ｍ−１／ｍ（０〜ｍにｋは含まれない）を出力する。
したがって，ＤＲＡＭ２０１は，冗長メモリセルアレイＲＭＡ０〜ＲＭＡｍ（０〜ｍにｋは含まれない）に対するデータ書き込み動作およびデータ読み出し動作を行わない。
【０１８１】
ここまで説明した本実施の形態にかかるＤＲＡＭ２０１の動作，特に冗長救済にかかる動作の要点をまとめると次の通りである。
【０１８２】
冗長救済判定回路Ｒ２０〜Ｒ２ｍの中で，不良箇所を有する通常メモリセルアレイと同じブロックに属する冗長救済判定回路のみが，入力されるアドレス信号Ａ０Ｙ〜ＡｎＹに基づくアドレス判定動作を行う。ただし，制御部１１３が，不良箇所を有する通常メモリセルアレイの属するブロックへのアクセスを指示するブロック選択信号を出力している場合にのみ，この冗長救済判定回路はアドレス判定動作を行う。そして，このアドレス判定動作を行う冗長救済判定回路に対して通常メモリセルアレイに存在する不良箇所を示すアドレス信号Ａ０Ｙ〜ＡｎＹが入力されると，当該冗長救済判定回路は，冗長救済判定信号をアサートする。
不良箇所を有する通常メモリセルアレイと同じブロックに属する冗長メモリセルアレイは，同じブロックに属する冗長救済判定回路によってアサートされた冗長救済判定信号に応じてアクティブ状態となる。この結果，通常メモリセルアレイの不良箇所は，同じブロックに属する冗長メモリセルアレイによって救済される。
【０１８３】
一方，不良箇所を有しない，すなわち完全な通常メモリセルアレイと同じブロックに属する冗長救済判定回路は，入力されるアドレス信号Ａ０Ｙ〜ＡｎＹに基づくアドレス判定動作は行わない。そもそも，完全な通常メモリセルアレイは，冗長救済の必要がない。したがって，完全な通常メモリセルアレイと同じブロックに属する冗長救済判定回路もアドレス判定動作を行う必要がない。
【０１８４】
以上のように，本実施の形態にかかるＤＲＡＭ２０１によれば，第１の実施の形態にかかるＤＲＡＭ１０１と同様の効果が得られる。すなわち，ブロック数が多くなっても，ＤＲＡＭ２０１全体の消費電力の低減が実現する。また，アドレス信号の伝送ラインに割り当てるレイアウト面積を抑えることが可能となる。
【０１８５】
さらに，本実施の形態にかかるＤＲＡＭ２０１によれば，不良箇所を有する通常メモリセルアレイと同じブロックに属する冗長救済判定回路であっても，当該ブロックが制御部１１３に選択されていなければ，例え不良箇所を示すアドレス信号Ａ０Ｙ〜ＡｎＹが入力されても当該冗長救済判定回路はアドレス判定動作を行わない。したがって，ＤＲＡＭ２０１の消費電力がより低減することになる。
【０１８６】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１８７】
例えば，ブロックＢＬｋに属する通常メモリセルアレイＭＡｋにのみ不良箇所が存在する場合に即して本発明の実施の形態を説明したが，複数の通常メモリセルアレイに不良箇所が存在する場合であっても本発明の適用は可能である。
【０１８８】
また，本発明の実施の形態によれば，各冗長救済判定回路は，２つの論理ゲート部に対して同一の冗長救済判定信号を与える。例えば，冗長救済判定回路Ｒｋは，論理ゲート部ＬＧｋ−１／ｋと論理ゲート部ＬＧｋ／ｋ＋１に対して冗長救済判定信号ＲＤｋを与える。しかし，本発明はかかる構成に限定されるものではない。各論理ゲート部に独立した冗長救済判定回路を備えることも可能である。
この場合，各ブロックには２つの冗長救済判定回路が備えられることになる。
【０１８９】
また，冗長メモリセルアレイ内のビット線の本数が増加し，各冗長センスアンプ部が有するデータ読み出し部およびデータ書き込み部の段数が増加した場合には，これに応じて論理ゲート部の数および各ブロックに属する冗長救済判定回路の数を増加させることが好ましい。
【０１９０】
【発明の効果】
以上説明したように，本発明によれば，ブロック数が増加しても，冗長救済にかかる消費電力を低く抑えることが可能となる。また，半導体記憶装置全体において，より狭い領域に冗長救済のための回路を構成することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるＤＲＡＭの構成を示すブロック図である。
【図２】図１のＤＲＡＭが有する冗長メモリセルアレイおよび冗長センスアンプ部の回路図である。
【図３】図１のＤＲＡＭが有する冗長救済判定回路の構成を示すブロック図である。
【図４】図３の冗長救済判定回路が有するブロック判定部の回路図である。
【図５】図３の冗長救済判定回路が有するサブ・アドレス判定部の回路図である。
【図６】図３の冗長救済判定回路が有する論理演算部の回路図である。
【図７】本発明の第２の実施の形態にかかるＤＲＡＭの構成を示すブロック図である。
【図８】図７のＤＲＡＭが有する冗長救済判定回路の構成を示すブロック図である。
【図９】図８の冗長救済判定回路が有するブロック判定部の回路図である。
【符号の説明】
１０１，２０１：ＤＲＡＭ
１１１：アドレスバッファ部
１１３：制御部
１３１：ブロック判定部
１３２：アドレス判定部
１３３−０〜１３３−ｎ：サブ・アドレス判定部
１３５：論理演算部
１３１３：ヒューズ素子
１３３３：ヒューズ素子
Ａ０Ｙ〜ＡｎＹ：アドレス信号
ＢＬ０〜ＢＬｍ：ブロック
ＢＳ０〜ＢＳｍ：ブロック選択信号
ＬＧ０〜ＬＧｍ：論理ゲート部
ＭＡ０〜ＭＡｍ：通常メモリセルアレイ
Ｒ０〜Ｒｍ：冗長救済判定回路
ＲＡ０Ｙ〜ＲＡｎＹ：アドレス判定信号
ＲＢＬ０〜ＲＢＬ３：ビット線
ＲＤ０〜ＲＤｍ：冗長救済判定信号
ＲＭＡ０〜ＲＭＡｍ：冗長メモリセルアレイ
ＲＭＣ００〜ＲＭＣ３ｉ：メモリセル
ＲＳＡ０〜ＲＳＡｍ：冗長センスアンプ部
ＳＡ０〜ＳＡｍ：通常センスアンプ部
ＳＲＤＢ：サブ読み出しデータバス
ＳＷＤＢ：サブ書き込みデータバス
ＷＬ０〜ＷＬｉ：ワード線
／ＢＤ：ブロック判定信号
／ＩＮＴ：初期化信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004303347.tif 000009
【図８】
2004303347.tif 000010
【図９】
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