(57)【要約】　　　（修正有）【課題】容量絶縁膜に高誘電率を有する誘電体材料または強誘電性材料を用いたキャパシタを有する半導体装置において、素子の層間絶縁膜、パッシベーション膜からの水又は水素等による特性劣化の防止。【解決手段】強誘電体膜４を用いたキャパシタ層とその上部に形成される配線層７との間の層間絶縁膜６、又は、配線層を覆う表面保護膜８といった絶縁膜に、シリコン酸化膜に比べて吸湿性と透湿性及び含有水分が少ないシリコンカーバイドを含む膜を用いる。【選択図】　図２
2004047900.tif 000002
【特許請求の範囲】
【請求項１】
シリコンカーバイドを含む絶縁膜を有することを特徴とする半導体素子。
【請求項２】
高誘電率を有する誘電体材料又は強誘電性材料からなる容量絶縁膜を備えるキャパシタ層を有し、
上記絶縁膜は、
キャパシタ層に接する配線層の絶縁のための層であることを特徴とする請求項１記載の半導体素子。
【請求項３】
支持部材と、該支持部材に搭載された請求項１記載の半導体素子とを備えることを特徴とする半導体装置。
【請求項４】
トランジスタ、第１の層間絶縁層及びキャパシタ層が順次積層された半導体ウエハの表面に、シリコンカーバイドを含む第２の層間絶縁層を形成する工程と、
上記第２の層間絶縁層をパターン化して上記キャパシタ層に達する開口部を形成する工程と、
上記開口部を介して上記キャパシタ層に接するように配線層を形成する工程と、
上記配線層を覆うように絶縁層を形成する工程とを備えることを特徴とする半導体素子の製造方法。
【請求項５】
トランジスタ、第１の層間絶縁層及びキャパシタ層が順次積層された半導体ウエハの表面に第２の層間絶縁層を形成する工程と、
上記第２の層間絶縁層をパターン化してキャパシタ層に達する開口部を形成する工程と、
上記開口部を介してキャパシタ層に接するように配線層を形成する工程と、
上記配線層を覆うようにシリコンカーバイドを含む絶縁層を形成する工程とを備えることを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子及び装置並びにそれらの製造方法に係り、特に、容量絶縁膜として高誘電率を有する誘電体材料又は強誘電性材料の薄膜を用いた大容量メモリに好適な半導体素子及び装置並びにそれらの製造方法に関する。
【０００２】
【従来の技術】
キャパシタの蓄積容量は、蓄積ノード電極の表面積増加と、容量絶縁膜の誘電率の向上及び薄膜化とによって増加させることができる。そのため、ＳＴＣ（Ｓｔａｃｋｅｄ　Ｃａｐａｃｉｔｏｒ）キャパシタでは、蓄積ノード電極の表面積を増加すべく、蓄積ノード電極表面に凹凸を形成するＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ　Ｇｒａｉｎ）技術が提案されたが、ギガビットＤＲＡＭに至って加工技術の面で限界に達しつつある。また、容量絶縁膜の誘電率を向上させるため、４メガＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）からＳｉＯ２／Ｓｉ３Ｎ４積層容量絶縁膜が採用されているが、その薄膜化も非常に困難になってきている。
【０００３】
そこで、ギガビットＤＲＡＭで新たに導入されようとしているのが、高誘電率容量絶縁膜を使用したＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタである。ここで用いられる高誘電率材料の候補には、Ｔａ２Ｏ５、チタン酸ジルコン鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳＴＯ）、チタン酸バリウムストロンチウム（ＢＳＴ）などが挙げられる。
【０００４】
例えば、チタン酸ジルコン酸鉛（ＰＺＴ）を代表とする強誘電体膜は、従来のキャパシタ用の誘電体膜に比べ１００〜１０００倍の誘電率を持つ。そこで、このような高誘電率膜を容量絶縁膜として使用することで、メモリセル面積を小さくすることができ、大容量、高集積のＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を実現することが可能となる。強誘電体薄膜をキャパシタ絶縁膜に用いたＤＲＡＭとしては、例えば、特公平３−１６５５５７号公報や特公平３−２５６３５６号公報に記載されているものがある。
【０００５】
【発明が解決しようとする課題】
高誘電率材料は、金属酸化物の焼結体からなり、反応性に富む酸素を多く含んでいる。このため容量絶縁膜の下部電極には、界面に電極金属の酸化物が生成しない電極材料を選択することが重要である。そのため、酸化反応に対して安定な貴金属（Ｐｔ、Ｒｕなど）や、導電性酸化物（ＲｕＯ２など）が電極材料候補として挙げられる。
【０００６】
これら電極材料は、高誘電率膜を酸素で改質アニールする際に酸素を透過してしまう特性を持つため、蓄積ノードコンタクトの埋め込み材料の酸化を防止し、接着を確保するためのバリア層として、Ｔｉ、Ｔａ、ＴｉＮ、ＴｉＳｉｘなどが組み合わせて使用され、電極を形成している。
【０００７】
このような構造のキャパシタを形成後、層間絶縁膜や素子形成後の最表面にパッシベーション膜が形成される。これら層間絶縁膜、パッシベーション膜には、窒化シリコンや酸化シリコンが用いられる。これらは通常、化学蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で形成されるために、その膜中に原料ガスから発生する水素が取り込まれていることが多い。
【０００８】
この水素は、特性を劣化させる原因となる。例えば、電極材料に白金を、容量絶縁膜に強誘電体膜を、それぞれ用いたキャパシタを形成する場合、水素雰囲気中で強誘電体膜をアニールすると、分極特性が劣化することが知られている。これは、上下部電極の白金が水素と作用して還元触媒として働き強誘電体膜を還元するためであると推測される（‘９６強誘電体薄膜メモリ技術フォーラム講演集、（株）サイエンスフォーラム発行）。
【０００９】
このように、金属酸化物からなる高誘電率材料や強誘電体材料は還元されやすい性質があるにも拘わらず、素子の層間絶縁膜、パッシベーション膜には水や水素等が含まれる問題があり、素子の電気的な特性を劣化させる要因となっている。このため、酸化物結晶の還元を防ぐため、層間絶縁膜やパッシベーション膜からの水や水素との反応を抑制することが重要な課題となる。
【００１０】
そこで、本発明は、容量絶縁膜に高誘電率を有する誘電体材料又は強誘電性材料を用いる場合であっても、素子の層間絶縁膜、パッシベーション膜からの水や水素等による劣化を生じさせることのない、高誘電率を有する誘電体膜又は強誘電性膜を有するメモリ半導体装置に好適な、信頼性の高い半導体素子と、該素子を用いた半導体装置とを提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明では、シリコンカーバイドを含む絶縁膜を有する半導体素子が提供される。本発明の半導体素子は、高誘電率を有する誘電体材料又は強誘電性材料からなる容量絶縁膜を備えるキャパシタ層を有し、上記シリコンカーバイドを含む絶縁膜が、キャパシタ層に接する配線層の絶縁のための層（すなわち、キャパシタ層とその上部に形成される配線層との間の層間絶縁膜、又は該配線層を覆う絶縁膜）である場合に好適である。
【００１２】
さらに本発明では、支持部材と、該支持部材に搭載された請求項１記載の半導体素子とを備えることを特徴とする半導体装置。
【００１３】
上記目的を達成するために、本発明では、容量絶縁膜に高誘電率を有する誘電体材料又は強誘電性材料を用いたキャパシタを有する半導体素子において、キャパシタ層とその上部に形成される配線層との間の層間絶縁膜、あるいは配線層を覆う絶縁膜がシリコンカーバイドを含む膜から成る半導体装置が提供される。
【００１４】
また、容量絶縁膜に高誘電率を有する誘電体材料又は強誘電性材料を用いたキャパシタを有する半導体素子において、キャパシタ層とその上部に形成される配線層との間の層間絶縁膜、あるいは配線層を覆う絶縁膜がシリコンカーバイドを含む膜と無機系の絶縁膜あるいは有機系の絶縁膜との積層膜から成る半導体装置が提供される。
【００１５】
【発明の実施の形態】
本発明の半導体素子は、シリコンカーバイドを含む絶縁膜を有する。シリコンカーバイドを含む膜（シリコンカーバイドを主成分（最も組成比の高い成分）とすることが好ましい）は、既知のシリコン酸化膜に比べ、吸湿性と透湿性、含有水分が少なく、絶縁膜から高誘電率（すなわち、Ｓｉ３Ｎ４（ε＝７）より高い誘電率）を有する誘電体材料又は強誘電性材料への水の侵入を抑止することができる。
【００１６】
本発明は、容量絶縁膜として高誘電率を有する誘電体材料又は強誘電性材料の薄膜を用いたキャパシタを有する半導体素子（例えば、不揮発性半導体メモリや大容量のＤＲＡＭ）に特に好適である。この本発明の素子における絶縁膜は、プラズマＣＶＤや熱ＣＶＤ法で成膜されたシリコン酸化膜に比べて、吸湿性と透湿性、水分発生が少ない。
【００１７】
高誘電率を有する誘電体材料又は強誘電性材料としては、Ｔａ２Ｏ５、ＳｒＴｉＯ３、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、略称：ＰＺＴ）、チタン酸バリウムストロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ３、略称：ＢＳＴ）、タンタル酸ニオブストロンチウムビスマス（ＳｒＢｉ２（Ｎｂ，Ｔａ）２Ｏ９、略称：Ｙ１系）などが挙げられる。これらの材料は、化学蒸着（ＣＶＤ）、ゾルゲル法又はスパッタリング法などを用いて成膜することができる。
【００１８】
本発明では、キャパシタ層形成後にその上部に形成される絶縁膜や、配線層を含めて素子全体を覆うパッシベーション膜に、シリコンカーバイドを含む膜を用いる。図１に各種絶縁膜からの水の脱離量を示す。なお、水分量の測定は、昇温脱離ガス成分分析（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）法により、電子科学（株）製ＥＭＤ−ＷＡ１０００Ｓを用いて、昇温速度：１℃／秒、測定温度範囲：室温〜６００℃、真空度：３×１０−７Ｐａとして行った。
【００１９】
この図からわかるように、シリコンカーバイドを含む膜は、通常のシリコン酸化膜に比べて、水分含有量が少ない、つまり耐湿性が高い。このため、キャパシタに到達する水分量を低減することができ、高誘電率を有する誘電体膜又は強誘電体膜の、水（水が解離して生ずる水素イオン又は水酸イオンを含む）や水素に起因する特性劣化を抑止することができるため、パッケージ品としての性能を維持することができる。
【００２０】
なお、キャパシタ層形成後にその上部に形成される絶縁膜や、配線層を含めて素子全体を覆うパッシベーション膜には、シリコンカーバイドを有する膜と無機系又は有機系の絶縁膜との積層膜を用いてもよい。
【００２１】
つぎに、本発明のメモリ半導体装置の構造例について、図２を用いて説明する。ここに示した半導体装置は、トランジスタを形成した半導体基板１と、その上部の層間絶縁層２と、さらに上に形成された下部電極３、高誘電率を有する誘電体層又は強誘電体層４及び上部電極５からなるキャパシタと、これを覆う絶縁膜としてシリコンカーバイドを含む膜６とを有する。この絶縁膜に開口部を形成して、上部配線層７を形成した後、さらに素子全体を覆う表面保護膜がシリコンカーバイドを含む膜８で形成されている。
【００２２】
本発明で用いられるシリコンカーバイドを含む膜としては、Ｂｌａｃｋ　Ｄｉａｍｏｎｄ（商標：アプライドマテリアル社）、ＢＬＯｋ（商標：アプライドマテリアル社）、ＣＯＲＡＬ（商標：ノベルスシステムズ社）、Ａｕｒｏｒａ（商標：ＡＳＭ社）などが挙げられる。これらは、ジメチルシラン、ジエチルシラン、テトラメチルシラン、テトラエチルシラン、ジシラン系アルキル基含有化合物、ＳｉＨ４とカーボン系ガスとの組合せなどをガス種とした化学蒸着（ＣＶＤ）などにより膜形成される。
【００２３】
本発明で用いられる無機系絶縁膜としては、ＳｉＯ２やＳｉ３Ｎ４などが挙げられる。これら無機系絶縁膜は、主に化学蒸着（ＣＶＤ）により膜形成される。また、有機系絶縁膜としては、ポリイミド、ポリアリーレン、ポリアリーレンエーテル、ベンゾシクロブテン、ポリキノリン、ポリシロキサンポリイミド、ポリパーフルオロカーボン、ポリエーテルイミド、ポリフェニルキノキサリン、フッ素化ポリイミド、フッ素化ポリアリーレンエーテル、フッ素化ベンゾシクロブテン、フッ素化ポリベンゾオキサゾール、ポリカルボジイミドなどが挙げられる。これら有機系絶縁膜は、例えば、溶液状態で、スピンナを用いた回転塗布、浸漬、印刷などの手段により、半導体素子上へ塗布され、膜形成される。有機系絶縁膜の塗布膜厚は、塗布手段、溶液の固形分濃度、粘度などによって調節することができる。
【００２４】
これらの材料は耐熱性が高いので、半導体プロセスの温度を高くしても、膜の劣化が少ない。
【００２５】
上述した本発明の半導体素子及び半導体装置（特にメモリ半導体装置）は、樹脂パッケージ、ＣＳＰ（チップサイズパッケージ）などのパッケージ実装や、ベアチップ実装、ＩＣカード実装などにより、民生機器分野などに用いることができる。
【００２６】
本発明の半導体素子は、例えば、
（１）トランジスタ、第１の層間絶縁層及びキャパシタ層が順次積層された半導体ウエハの表面に、シリコンカーバイドを含む第２の層間絶縁層を形成する工程と、この第２の層間絶縁層をパターン化してキャパシタ層に達する開口部を形成する工程と、該開口部を介してキャパシタ層に接するように配線層を形成する工程と、該配線層を覆うように絶縁層を形成する工程とを備える製造方法、又は、（２）トランジスタ、第１の層間絶縁層及びキャパシタ層が順次積層された半導体ウエハの表面に第２の層間絶縁層を形成する工程と、この第２の層間絶縁層をパターン化してキャパシタ層に達する開口部を形成する工程と、該開口部を介してキャパシタ層に接するように配線層を形成する工程と、該配線層を覆うようにシリコンカーバイドを含む絶縁層を形成する工程とを備える製造方法
により製造することができる。
【００２７】
【実施例】
以下、図面を用いて本発明の実施例について説明する。
【００２８】
＜実施例１＞
本実施例における半導体素子の製造工程を、図４を用いて説明する。
【００２９】
まず、トランジスタ１と、その上部の層間絶縁層２と、下部電極３、高誘電率誘電体膜又は強誘電体膜層４及び上部電極５からなるキャパシタ層とを形成した半導体ウエハを用意した（図４（ａ））。
【００３０】
このウエハ上に、メチル基含有シランガスを主成分としたガス（例えばＨＳｉ（ＣＨ３）３５〜６％とＨｅとからなるガス）を用い、アプライドマエテリアルズ社製ＣＶＤ成膜装置Ｐｒｏｄｕｃｅｒにより絶縁膜６を形成する。この時、絶縁膜６の厚さは５００ｎｍである（図４（ｂ））。
【００３１】
続いて、絶縁膜６上に、ポジ型フォトレジストＴＤＵＲ−Ｐ０３６（東京応化工業（株）製）をスピン塗布し、８０℃のホットプレート上で１．５分間加熱した後、既知のＫｒＦレーザーステッパによる露光、ＰＥＢ、ＮＭＤ−３（東京応化工業（株）製）による現像を行い、レジストパターンを形成する。
【００３２】
その後、一般的なドライエッチング装置、例えばＵｎｉｔｙ２８５ＤＬを用いて、また、エッチングガスとしてＣＨＦ８／ＣＦ４／Ａｒの混合ガスを用いてレジストパターンをマスクとして絶縁膜６をパターニングし、開口を形成する（図４（ｃ））。なお、レジストパターンは、Ｏ２とＮ２を主成分とするプラズマガスを用いてエッチアウトするが、絶縁膜６は腐食されない。
【００３３】
次に、上部のＡＬ配線層を形成して、レジストをマスクにエッチングして、ＡＬ配線パターン７を形成した後（図４（ｄ））、メチル基含有シランガスを主成分としたガスを用い、配線層全面を覆う絶縁膜としてアプライドマエテリアルズ社製ＣＶＤ成膜装置Ｐｒｏｄｕｃｅｒにより、シリコンカーバイドを含む絶縁膜８を形成する。このとき、絶縁膜の厚さは１４００ｎｍである（図４（ｅ））。
【００３４】
続いて、東京応化工業（株）製のポジ型フォトレジストＯＦＰＲ８００をスピン塗布して、ホットプレート加熱装置を用いて、９０℃で１分間加熱した。次いで、フォトマスクを用いて露光し、ポジレジスト用のアルカリ水溶液現像液で露光部を現像し、絶縁膜８を露出する開口部を形成した。次いで、ホットプレート加熱装置を用いて、１６０℃で１分間加熱した。
【００３５】
次に、Ｏ２／Ｎ２／Ｃ４Ｆ８／Ａｒの混合ガスを用いて、レジストパターンをマスクとして、絶縁膜８をパターニングし、レジストを除去して素子のパッド部分を開口し、外部と導通が取れるようにした。
【００３６】
これにより、高誘電率膜若しくは強誘電体膜を用いたキャパシタ層とその上部に形成される配線層との間の層間絶縁膜、又は、配線層を覆う絶縁膜にシリコンカーバイドを含む膜を用いたメモリ半導体素子を得た。
【００３７】
このメモリ半導体素子を１５０℃で加熱しながら、強誘電体の電気特性のひとつであるリテンション特性を計測したところ、１００時間で初期に比べて１／３の低下で、５μＣ／ｃｍ２の値を保持していた。これにより、メモリとして、通常の使用環境では１０年以上保証できる信頼性のある素子を得ることができた。
【００３８】
＜比較例＞
トランジスタと、その上部の層間絶縁層と、下部電極、高誘電率層及び上部電極からなるキャパシタ層とを形成した半導体ウエハを用意し、このウエハ上に、プラズマＣＶＤ法でＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）プラズマから絶縁膜を形成した。このときの形成温度は４５０℃である。
【００３９】
次に、東京応化工業（株）製のポジ型フォトレジストＯＦＰＲ８００をスピン塗布して、ホットプレート加熱装置を用いて、９０℃で１分間加熱した。次いで、フォトマスクを用いて露光し、ポジレジスト用のアルカリ水溶液現像液で露光部を現像し、下のＴＥＯＳ膜を露出する開口部を形成した後、ドライエッチングでＴＥＯＳ膜に開口部を形成し、レジストを除去した。
【００４０】
続いて、上部のＡＬ配線層を形成して、レジストをマスクにエッチングして、ＡＬ配線パターンを形成し、ＳｉＨ４、ＮＨ３、Ｈ２混合ガスプラズマから、配線層全面を覆う窒化シリコン膜を形成した。このときの形成温度は４５０℃である。またこのとき、素子のパッド部分は開口して、外部と導通の取れるようにした。
【００４１】
これにより、強誘電体膜を用いたキャパシタ層とその上部に形成される配線層との間の層間絶縁膜、又は、配線層を覆う絶縁膜をプラズマＣＶＤ法により形成したメモリ半導体素子を得た。
【００４２】
このメモリ半導体装置を実施例１と同様の試験をしたところ、１００時間で初期に比べて１／１０以下に低下しており、値も１μＣ／ｃｍ２以下の値でしかなく、実施例１に比べて、信頼性の低い素子しか得ることができなかった。
【００４３】
＜実施例２＞
実施例１で用いたものと同様の半導体ウエハ上に、メチル基含有シランガスを主成分としたガスを用い、アプライドマエテリアルズ社製ＣＶＤ成膜装置Ｐｒｏｄｕｃｅｒによりシリコンカーバイドを含む絶縁膜６を形成する。この時、絶縁膜６の厚さは５５０ｎｍである。
【００４４】
次に、東京応化工業（株）製のポジ型フォトレジストＯＦＰＲ８００をスピン塗布して、ホットプレート加熱装置を用いて、９０℃で１分間加熱した。次いで、フォトマスクを用いて露光し、ポジレジスト用のアルカリ水溶液現像液で露光部を現像し、第２の絶縁膜を露出する開口部を形成した後、ホットプレート加熱装置を用いて、１６０℃で１分間加熱した。
【００４５】
続いて、Ｏ２／Ｎ２／Ｃ４Ｆ８／Ａｒの混合ガスを用いて、レジストパターンをマスクとして、絶縁膜６をパターニングした。続いて、Ｏ２とＮ２を主成分とするプラズマガスを用いてレジストパターンを除去した。
【００４６】
次に、上部のＡＬ配線層を形成して、レジストをマスクにエッチングして、ＡＬ配線パターンを形成した後、メチル基含有シランガスを主成分としたガスを用い、配線層を覆う絶縁膜としてアプライドマエテリアルズ社製ＣＶＤ成膜装置Ｐｒｏｄｕｃｅｒによりシリコンカーバイドを含む絶縁膜８を形成した。この時、絶縁膜８の厚さは１５００ｎｍである。
【００４７】
続いて、東京応化工業（株）製のポジ型フォトレジストＯＦＰＲ８００をスピン塗布して、ホットプレート加熱装置を用いて、９０℃で１分間加熱した後、フォトマスクを用いて露光し、ポジレジスト用のアルカリ水溶液現像液で露光部を現像して、絶縁膜８を露出する開口部を形成し、ホットプレート加熱装置を用いて、１６０℃で１分間加熱した。
【００４８】
次に、Ｏ２／Ｎ２／Ｃ４Ｆ８／Ａｒの混合ガスを用いて、レジストパターンをマスクとして、絶縁膜８をパターニングし、レジストを除去して、絶縁膜８に素子のパッド部分を開口し、外部と導通の取れるようにした。
【００４９】
これにより、高誘電率膜若しくは強誘電体膜を用いたキャパシタ層とその上部に形成される配線層との間の層間絶縁膜、又は、配線層を覆う絶縁膜に、シリコンカーバイドを含む膜を用いたメモリ半導体素子を得た。
【００５０】
このメモリ半導体素子を１５０℃で加熱しながら、強誘電体の電気特性のひとつであるリテンション特性を計測したところ、１００時間で初期に比べて１／３の低下で、５μＣ／ｃｍ２の値を保持していた。これにより、メモリとして、通常の使用環境では１０年以上保証できる信頼性のある素子を得ることができた。
【００５１】
＜実施例３＞
実施例１で用いたものと同様の半導体ウエハ上に、メトキシ基含有シランガスを主成分としたガスを用い、ＣＶＤ法により絶縁膜（膜厚５００ｎｍ）を形成した後、東京応化工業（株）製のポジ型フォトレジストＴＤＵＲ−Ｐ０３６（東京応化工業（株）製）をスピン塗布し、８０℃のホットプレート上で１．５分間加熱した後、既知のＫｒＦレーザーステッパによる露光、ＰＥＢ、ＮＭＤ−３（東京応化工業（株）製）による現像を行い、レジストパターンを形成する。
【００５２】
次に、一般的なドライエッチング装置、例えばＵｎｉｔｙ２８５ＤＬを用いて、また、エッチングガスとしてＣｌ２／Ｃ２Ｆ６／Ａｒの混合ガスを用いてレジストパターンをマスクとして、絶縁膜６をパターニングし、Ｏ２プラズマガスを用いてレジストパターンを除去する。
【００５３】
続いて、上部のＡＬ配線層を形成して、レジストをマスクにエッチングして、ＡＬ配線パターンを形成した後、メチル基含有シランガスを主成分としたガスを用い、配線層を覆う絶縁膜としてアプライドマエテリアルズ社製ＣＶＤ成膜装置Ｐｒｏｄｕｃｅｒによりシリコンカーバイドを含む絶縁膜８を形成する。この時、絶縁膜８の厚さは１５００ｎｍである。
【００５４】
次に、東京応化工業（株）製のポジ型フォトレジストＯＦＰＲ８００をスピン塗布して、ホットプレート加熱装置を用いて、９０℃で１分間加熱した後、フォトマスクを用いて露光し、ポジレジスト用のアルカリ水溶液現像液で露光部を現像し、第２の絶縁膜を露出する開口部を形成し、ホットプレート加熱装置を用いて、１６０℃で１分間加熱した。
【００５５】
続いて、ＣＨＦ８／ＣＦ４／Ａｒの混合ガスを用いてレジストパターンをマスクとして、絶縁膜６をパターニングした後、Ｏ２とＮ２を主成分とするプラズマガスを用いてレジストを除去し、絶縁膜８に、素子のパッド部分を開口して、外部と導通の取れるようにした。
【００５６】
これにより、高誘電率膜若しくは強誘電体膜を用いたキャパシタ層とその上部に形成される配線層との間の層間絶縁膜、又は、配線層を覆う絶縁膜に、シリコンカーバイドを含む膜を用いたメモリ半導体素子を作り込んだウエハを得た。
【００５７】
次にこのウエハをスクライブ領域で切断して、表面保護膜を備えた半導体素子を得た。この半導体素子をダイボンディング工程でリードフレームに固定した後、半導体素子のボンディングパッド部と外部端子間をワイヤーボンダーで金線を配線した。
【００５８】
さらに日立化成工業（株）製のシリカ含有ビフェニル系エポキシ樹脂を用いて、成型温度１８０℃、成型圧力７０ｋｇ／ｃｍ２でモールドすることにより、樹脂封止部を形成した。最後に、外部端子を所定の形に折り曲げることにより、樹脂封止型半導体装置の完成品を得た。
【００５９】
このようにして得られた樹脂封止型メモリ装置を１５０℃で加熱しながら、強誘電体の電気特性のひとつであるリテンション特性を計測したところ、１００時間で初期に比べて１／３の低下で、５μＣ／ｃｍ２の値を保持していた。これにより、強誘電体メモリとして通常の使用環境では１０年以上保証できる信頼性のある半導体素子及び半導体装置を得ることができた。
【００６０】
＜実施例４＞
実施例１で用いたものと同様の半導体ウエハ上に、メチル基含有シランガスを主成分としたガスを用い、アプライドマエテリアルズ社製ＣＶＤ成膜装置Ｐｒｏｄｕｃｅｒによりシリコンカーバイドを含む絶縁膜６（膜厚１００ｎｍ）を形成し、引き続き、プラズマＣＶＤ法でＴＥＯＳプラズマから絶縁膜９（図３）を形成する。
【００６１】
得られた絶縁膜９上に、ポジ型フォトレジストＴＤＵＲ−Ｐ０３６（東京応化工業（株）製）をスピン塗布し、８０℃のホットプレート上で１．５分間加熱した後、既知のＫｒＦレーザーステッパによる露光、ＰＥＢ、ＮＭＤ−３（東京応化工業（株）製）による現像を行い、レジストパターンを形成する。
【００６２】
次に、一般的なドライエッチング装置、例えばＵｎｉｔｙ２８５ＤＬを用いて、ドライエッチングでＴＥＯＳ膜９に開口部を形成した後、同様の装置を用いてエッチングガスとしてＣＨＦ８／ＣＦ４／Ａｒの混合ガスを用い、レジストパターンをマスクとして、絶縁膜６をパターニングし、開口を形成し、レジストパターンを、Ｏ２を主成分とするプラズマガスを用いてエッチアウトする。
【００６３】
続いて、上部のＡＬ配線層を形成し、レジストをマスクにエッチングして、ＡＬ配線パターン７を形成した後、メチル基含有シランガスを主成分としたガスを用い、配線層全面を覆う絶縁膜として、アプライドマエテリアルズ社製ＣＶＤ成膜装置Ｐｒｏｄｕｃｅｒにより、シリコンカーバイドを含む絶縁膜８を形成する。このとき、絶縁膜の厚さは１００ｎｍである。
【００６４】
次に、日立化成工業（株）製の製品名ＰＩＱ３２００−７Ｈのポリイミド溶液をスピン塗布し、ホットプレート加熱装置を用い、窒素雰囲気中で、１４０℃で１分間加熱し、さらに、東京応化工業（株）製のポジ型フォトレジストＯＦＰＲ８００をスピン塗布して、ホットプレート加熱装置を用いて、９０℃で１分間加熱する。
【００６５】
次いで、フォトマスクを用いて露光し、ポジレジスト用のアルカリ水溶液現像液で露光部を現像し、第２の絶縁膜を露出する開口部を形成する。このとき同時にポリイミド膜も開口される。
【００６６】
続いて、ホットプレート加熱装置を用いて１６０℃で１分間加熱した後、レジスト剥離液にてレジストを除去し、ホットプレート加熱装置を用いて２３０℃で４分間、３５０℃で８分間加熱して、ポリイミド前駆体をイミド化して、配線層全面を覆う第２の表面保護膜１０（図３）を形成する。このとき、第２の表面保護膜の厚さは１０００ｎｍである。
【００６７】
次に、Ｃｌ２／Ｃ２Ｆ６／Ａｒの混合ガスを用いて、ポリイミドパターンをマスクとして、第１の絶縁膜８をパターニングし、素子のパッド部分を開口して、外部と導通の取れるようにした。
【００６８】
これにより、高誘電率を有する誘電体膜若しくは強誘電体膜を用いたキャパシタ層とその上部に形成される配線層との間の層間絶縁膜、又は、配線層を覆う絶縁膜に、シリコンカーバイドを含む膜と無機系絶縁膜又は有機系絶縁膜との積層膜を用いたメモリ半導体素子（図３）を得た。
【００６９】
このメモリ半導体素子を１５０℃で加熱しながら、強誘電体の電気特性のひとつであるリテンション特性を計測したところ、１００時間で初期に比べて１／３の低下で、５μＣ／ｃｍ２の値を保持していた。これにより、メモリとして、通常の使用環境では１０年以上保証できる信頼性のある素子を得ることができた。
【００７０】
【発明の効果】
以上詳述したように、本発明では、高誘電率を有する誘電体膜若しくは強誘電体膜を用いたキャパシタ層とその上部に形成される配線層との間の層間絶縁膜、又は、配線層を覆う絶縁膜などの絶縁膜にシリコンカーバイドを含む膜を用いることにより、シリコン酸化膜など従来材料に比べて、吸湿性と透湿性、水分の発生が少なく、特性の劣化を抑制することのできる高信頼性、長寿命の半導体素子及び半導体装置が提供される。
【００７１】
本願発明は、高誘電率を有する誘電体材料又は強誘電性材料の水又は水素等に起因した絶縁耐圧特性劣化などを低減できることから、容量絶縁膜として高誘電率を有する誘電体材料又は強誘電性材料の薄膜を用いた半導体素子及び装置への適用が特に有効である。
【図面の簡単な説明】
【図１】絶縁膜からの水の脱離量を示すグラフである。
【図２】本発明の実施例１に係るメモリ半導体素子の断面図である。
【図３】本発明の実施例４に係るメモリ半導体素子の断面図である。
【図４】実施例１におけるメモリ半導体素子の製造工程図である。
【符号の説明】
１…トランジスタを形成した半導体基板、２…層間絶縁層、３…下部電極、４…高誘電率誘電体層又は強誘電体層、５…上部電極、６…層間絶縁膜、７…上部配線層、８…表面保護膜、９…第二の層間絶縁膜、１０…第二の表面保護膜。
【図１】
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【図２】
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【図３】
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【図４】
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