(57)【要約】【課題】従来の強誘電体メモリ素子における上部電極構造では、この上に形成する水素バリア膜のカバレッジが悪いため、プロセスに起因した還元雰囲気から強誘電体を十分に保護できないことが課題であった。【解決手段】上部電極の少なくとも側壁を曲面として、この上に形成する水素バリア膜のカバレッジを確保する。または、上部電極の側壁が平面であるときは、上部電極の底面となす角度を７５度以下として、側壁上にも水素バリア膜をカバレッジ良く形成する。【選択図】        図４
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【特許請求の範囲】
【請求項１】
メモリセルがマトリクス状に配列され、下部電極と、該下部電極と交差する方向に配列された上部電極と、少なくとも前記上部電極と前記下部電極との交差領域に形成された強誘電体層を含む強誘電体メモリ素子において、前記上部電極の側壁は曲面であること特徴とする強誘電体メモリ素子。
【請求項２】
メモリセルがマトリクス状に配列され、下部電極と、該下部電極と交差する方向に配列された上部電極と、少なくとも前記上部電極と前記下部電極との交差領域に形成された強誘電体層を含む強誘電体メモリ素子において、前記上部電極の側壁と前記上部電極底面とのなす角が７５度以下であることを特徴とする強誘電体メモリ素子。
【請求項３】
前記上部電極の上面が曲面であることを特徴とする請求項１あるいは請求項２記載の強誘電体メモリ素子。
【請求項４】
前記上部電極の断面における側壁を形成するラインと底辺との交点をＡとしたとき、Ａを通る前記側壁を形成するラインの接線と前記底辺とのなす角度が９０度未満であることを特徴とする請求項１あるいは請求項３記載の強誘電体メモリ素子。
【請求項５】
前記上部電極は水素バリア機能を有する薄膜で被覆されていることを特徴とする請求項１から請求項４記載の強誘電体メモリ素子。
【請求項６】
前記上部電極の表面には密着層が形成されていることを特徴とする請求項１から請求項５に記載の強誘電体メモリ素子。
【請求項７】
前記強誘電体層の側壁には水素バリア機能を有する薄膜が形成されていることを特徴とする請求項１から請求項６に記載の強誘電体メモリ素子。
【請求項８】
前記水素バリア機能を有する薄膜は、アルミニウム、チタン、ジルコニウム、マグネシウムあるいはハフニウムのいずれかの元素を少なくとも一つ以上含有する酸化物であることを特徴とする請求項５から請求項７記載の強誘電体メモリ素子。
【請求項９】
前記水素バリア機能を有する薄膜が前記強誘電体層に含まれるいずれかの元素を少なくとも一つ以上含有する酸化物であることを特徴とする請求項５から請求項７に記載の強誘電体メモリ素子。
【請求項１０】
前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための周辺回路部を含み、前記周辺回路部の上には、前記水素バリア機能を有する薄膜が形成されていないことを特徴とする請求項１から請求項９に記載の強誘電体メモリ素子。
【請求項１１】
前記強誘電体層が、前記下部電極と前記上部電極との交差領域にのみに設けられていることを特徴とする請求項１から請求項１０に記載の強誘電体メモリ素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイを含む強誘電体メモリ素子に関する。
【０００２】
【従来の技術】
強誘電体メモリ素子の製造工程においては、強誘電体層を形成した後、層間絶縁層の形成やドライエッチングなど、強誘電体層が水素雰囲気下に曝されることがある。強誘電体層は、一般に金属酸化物からなる。このため、強誘電体層が水素に曝されると、強誘電体層を構成する酸素がこの水素により還元される。これにより、強誘電体層がダメージを受けることになる。たとえば、強誘電体層がＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）からなる場合には、ＳＢＴが水素によって還元されると、粒界部において金属Ｂｉが生じ、上部電極と下部電極とが短絡することになる。これを防止する目的で、一般的に水素バリア膜と称される保護膜を強誘電体キャパシタ上に被覆する。
【０００３】
【発明が解決しようとする課題】
水素バリア膜の形成方法としては、１）大面積基板への均一な成膜、２）材料コスト、３）スループットの観点から、スパッタリング法がもっとも一般的である。しかしながら、キャパシタのような段差形状の上のカバレッジが不十分であるため、水素バリア膜の薄い領域から水素が侵入し易くなるという課題があった。これは本発明に関わる素子構造においても同様であり、上部電極の上から水素バリア膜を被覆した場合、上部電極側壁からの水素侵入を効果的に防止できないことが問題となる。また、上電極がストライプ状であるため、側壁の面積は大きく、この問題はより深刻であった。
【０００４】
本発明は、強誘電体キャパシタを上部電極の上から水素バリア膜で被覆する際に、そのカバレッジを良好にして効果的な水素バリア性能を得ることを目的としている。
【０００５】
【課題を解決するための手段】
本発明の強誘電体メモリ素子は、メモリセルがマトリクス状に配列され、下部電極と、該下部電極と交差する方向に配列された上部電極と、少なくとも前記上部電極と前記下部電極との交差領域に形成された強誘電体層を含む強誘電体メモリ素子において、前記上部電極の側壁が曲面であること特徴とする。
【０００６】
上記構成によれば、前記上部電極上に水素バリア膜がカバレッジ良く形成できるため、水素雰囲気から前記強誘電体層を効果的に保護できるという効果を有する。
【０００７】
本発明の強誘電体メモリ素子は、メモリセルがマトリクス状に配列され、下部電極と、該下部電極と交差する方向に配列された上部電極と、少なくとも前記上部電極と前記下部電極との交差領域に形成された強誘電体層を含む強誘電体メモリ素子において、前記上部電極の側壁と前記上部電極底面とのなす角が７５度以下であることを特徴とする。
【０００８】
上記構成によれば、上部電極上に成膜する水素バリア膜がカバレッジ良く上部電極の側壁にも堆積されるという効果を有する。
【０００９】
本発明の強誘電体メモリ素子は、前記上部電極の上面が曲面であることを特徴とする。
【００１０】
上記構成によれば、前記上部電極は、急峻なエッジをもたない丸みを帯びた形状であるため、上部電極上に形成する水素バリア膜のカバレッジがさらに良好になるという効果を有する。
【００１１】
本発明の強誘電体メモリ素子は、前記上部電極の断面における側壁を形成するラインと底辺との交点をＡとしたとき、Ａを通る前記側壁を形成するラインの接線と前記底面とのなす角度が９０度未満であることを特徴とする。
【００１２】
上記構成によれば、前記上部電極側壁の下部領域において、この上に形成する水素バリア膜のカバレッジが良好になるため、強誘電体層への水素の侵入を防止できるという効果を有する。
【００１３】
本発明の強誘電体メモリ素子は、前記上部電極は水素バリア機能を有する薄膜で被覆されていることを特徴とする。
【００１４】
上記構成によれば、層間絶縁膜の形成時に発生する水素雰囲気から前記強誘電体層を保護できるという効果を有する。
【００１５】
本発明の強誘電体メモリ素子は、前記上部電極の表面には密着層が形成されていることを特徴とする。
【００１６】
上記構成によれば、前記上部電極上に形成される膜の密着力を向上させることができるため、剥離を防止することができるという効果を有する。
【００１７】
本発明の強誘電体メモリ素子は、前記強誘電体層の側壁には水素バリア機能を有する薄膜が形成されていることを特徴とする。
【００１８】
上記構成によれば、強誘電体層側壁からの水素侵入も防止できるという効果を有する。
【００１９】
本発明の強誘電体メモリ素子は、前記水素バリア機能を有する薄膜は、アルミニウム、チタン、ジルコニウム、マグネシウムあるいはハフニウムのいずれかの元素を少なくとも一つ以上含有する酸化物であることを特徴とする。
【００２０】
上記構成によれば、もっとも効果的な水素バリア機能を期待できるため、水素バリア膜を薄くできるという効果を有する。
【００２１】
本発明の強誘電体メモリ素子は、前記水素バリア機能を有する薄膜が前記強誘電体層に含まれるいずれかの元素を少なくとも一つ以上含有する酸化物であることを特徴とする。
【００２２】
上記構成によれば、水素バリア膜として新たな材料を必要とせず、強誘電体材料を転用できるという効果を有する。
【００２３】
本発明の強誘電体メモリ素子は、前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための周辺回路部を含み、前記周辺回路部の上には、前記水素バリア機能を有する薄膜が形成されていないことを特徴とする。
【００２４】
上記構成によれば、前記強誘電体層を形成した後、強誘電体層にダメージを与えることなく、周辺回路部を水素雰囲気における熱処理によって特性回復できるという効果を有する。
【００２５】
本発明の強誘電体メモリ素子は、前記強誘電体層が、前記下部電極と前記上部電極との交差領域にのみに設けられていることを特徴とする。
【００２６】
上記構成によれば、前記上部電極と前記下部電極との間に電圧を印加した際に発生する電気力線が、前記上部電極と前記下部電極の交差領域内に閉じ込められるため、得られるヒステリシス曲線の角型性が向上するという効果を有する。
【００２７】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照しながら説明する。
【００２８】
１．１  デバイスの構造
図１は、強誘電体メモリ素子を模式的に示す平面図であり、図２は、図１のＡ−Ａ線に沿って強誘電体メモリ素子の一部を模式的に示す断面図である。図３は、図１のＢ−Ｂ線に沿って強誘電体メモリ素子の一部を模式的に示す断面図である。図４は、図２におけるメモリセルアレイを拡大した断面模式図である。図５は、図３におけるメモリセルアレイを拡大した断面模式図である。
【００２９】
強誘電体メモリ素子１０００は、メモリセルアレイ１００と、周辺回路部２００とを有する。そして、メモリセルアレイ１００と周辺回路部２００とは、異なる層に形成されている。周辺回路部２００は、メモリセルアレイ１００の外側の領域において形成されている。具体的には、周辺回路部の形成領域Ａ２００は、メモリセルアレイの形成領域Ａ１００の外側の領域において設けられている。この例では、下層に周辺回路部２００が、上層にメモリセルアレイ１００が形成されている。周辺回路部２００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダまたはアドレスバッファを挙げることができる。
【００３０】
メモリセルアレイ１００は、行選択のための下部電極（ワード線）１２と、列選択のための上部電極（ビット線）１６とが直交するように配列されている。すなわち、Ｘ方向に沿って下部電極１２が所定ピッチで配列され、Ｘ方向と直交するＹ方向に沿って上部電極１６が所定ピッチで配列されている。なお、下部電極１２がビット線、上部電極１６がワード線でもよい。
【００３１】
メモリセルアレイ１００は、図２および図３に示すように、第１層間絶縁層１０の上に設けられている。メモリセルアレイ１００は、図４および図５に示すように、第１層間絶縁層１０上に、下部電極１２、強誘電体キャパシタを構成する強誘電体層１４、中間電極１８および上部電極（上電極）１６が積層されて構成されている。強誘電体層１４および中間電極１８は、下部電極１２と上部電極１６との交差領域に設けられている。すなわち、下部電極１２と上部電極１６との交差領域において、強誘電体キャパシタ２０からなるメモリセルが構成されている。
【００３２】
図５に示すように、強誘電体キャパシタ２０における下部電極１２を少なくとも覆うように、絶縁層７２が形成されている。この絶縁層７２は、上部電極１６の下に設けられている。絶縁層７２が設けられていることにより、下部電極１２と、中間電極１８または上部電極１６との短絡が防止されている。絶縁層７２としては、良好なステップカバレッジを有するオゾンＴＥＯＳ−ＳｉＯ２膜をもちいることが望ましい。この下には予め第一水素バリア膜４２を形成する。これによって絶縁層７２を形成する際に発生する水素や水分が、強誘電体層１４の側壁から強誘電体層内部へ侵入するのを防ぐことができる。
【００３３】
また、図４および図５に示すように、少なくともメモリセルアレイ１００の全面を覆うように、第二水素バリア膜４３が形成されている。第二水素バリア膜４３を形成することにより、第二水素バリア膜４３の形成後の工程（たとえばパシベーション膜形成工程）で発生する水素によって、強誘電体キャパシタ２０の強誘電体層１４が還元されるのを抑えることができる。ここで第一水素バリア膜４２、あるいは第二水素バリア膜４３の材質は、水素バリア機能を有すれば特に限定されない。ただし強誘電体キャパシタの上部電極と下部電極との間の短絡を防止するため、第一水素バリア膜４２は絶縁性材料を用いる必要がある。材料としてはアルミニウムの酸化物，マグネシウムの酸化物、ジルコニウムの酸化物、チタンの酸化物、ハフニウムの酸化物等が候補である。また、アルミニウム、マグネシウム、ジルコニウム、チタンあるいはハフニウムの各元素を任意の割合で含む複合酸化物でも良い。あるいは、強誘電体層に含有される材料をもちいても効果がある。たとえば強誘電体層１４の材料としてＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）をもちいるときは、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）そのものを水素バリア材料として利用することができる。ただしこの場合、結晶性薄膜としてではなく、アモルファス状態の膜として用いた方がより効果的な水素バリア性能を得ることができる。また、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）に含有される一部元素の酸化物でも良い。たとえばストロンチウムの酸化物、ビスマスの酸化物、あるいはタンタルの酸化物が候補である。これらの酸化物の組み合わせでも良い。同様に、強誘電体層１４の材料として、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）をもちいるときはＰＺＴそのものや、ジルコニウムの酸化物、チタンの酸化物を第一水素バリア膜としてもちいることができる。
【００３４】
第一水素バリア膜４２は、周辺回路部の形成領域Ａ２００には、形成されていないことができる。これにより、メモリセルアレイ１００における強誘電体層１４が水素により還元されるのを抑えつつ、周辺回路部２００を水素により回復することができる。
【００３５】
また、図２および図３に示すように、メモリセルアレイ１００を覆うように、第１層間絶縁層１０の上に、第１保護層３６が形成されている。さらに、配線層１９を覆うように第１保護層３６上に絶縁性の第２保護層３８が形成されている。
【００３６】
第１保護層３６と、第２保護層３８との間には、第三水素バリア膜４４が形成されている。第三水素バリア膜４４は、少なくともメモリセルアレイ領域Ａ１００に形成されることができる。第三水素バリア膜４４を形成することにより、第三水素バリア膜４４の形成後の工程（たとえばパシベーション膜形成工程）で発生する水素によって、メモリセルアレイ１００における強誘電体層１４が水素により還元されることをより確実に抑えることができる。第三水素バリア膜４４の材質は、水素バリア機能を有すれば特に限定されず、絶縁性であっても非絶縁性であってもよい。第三水素バリア膜４４が絶縁性の材質からなる場合には、第三水素バリア膜４４の材質は、第一水素バリア膜４２の材質で例示したものをとることができる。また、第三水素バリア膜４４が導電性の材質からなる場合には、第三水素バリア膜４４の材質としては、チタン、酸化イリジウム、窒化チタン、アルミニウム、ＳｒＲｕＯｘ等を挙げることができる。
【００３７】
また、第三水素バリア膜４４は、周辺回路領域Ａ２００には形成されていないことができる。これにより、メモリセルアレイ１００における強誘電体層１４が水素により還元されるのを抑えつつ、周辺回路部２００を水素により回復することができる。
【００３８】
周辺回路部２００は、図１に示すように、前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための各種回路を含み、例えば、下部電極１２を選択的に制御するための第１駆動回路５０と、上部電極１６を選択的に制御するための第２駆動回路５２と、センスアンプなどの信号検出回路（図示せず）とを含む。
【００３９】
また、周辺回路部２００は、図２に示すように、半導体基板１１０上に形成されたＭＯＳトランジスタ１１２を含む。ＭＯＳトランジスタ１１２は、ゲート絶縁層１１２ａ，ゲート電極１１２ｂおよびソース／ドレイン領域１１２ｃを有する。各ＭＯＳトランジスタ１１２は素子分離領域１１４によって分離されている。ＭＯＳトランジスタ１１２が形成された半導体基板１１０上には、第１層間絶縁層１０が形成されている。そして、周辺回路部２００とメモリセルアレイ１００とは、配線層１９よって電気的に接続されている。
【００４０】
次に、強誘電体メモリ素子１０００における書き込み，読み出し動作の一例について述べる。
【００４１】
まず、読み出し動作においては、選択セルのキャパシタに読み出し電圧「Ｖ０」が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流またはビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。このとき、非選択セルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【００４２】
書き込み動作においては、‘１’の書き込みの場合は、選択セルのキャパシタに「−Ｖ０」の電圧が印加される。‘０’の書き込みの場合は、選択セルのキャパシタに、該選択セルの分極を反転させない電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択セルのキャパシタには、書き込み時のクロストークを防ぐため、所定の電圧が印加される。
【００４３】
１．２  デバイスの作用効果
以下、強誘電体メモリ素子１０００の作用効果を説明する。
（１）本実施の形態においては、上部電極１６は図２あるいは図４に示すようにその上面あるいは側壁が曲率をもっているため、丸みを帯びた形状になっている。このため、この上部電極１６上にメモリセル全体を被覆する形態で成膜される第二水素バリア膜４３は、上部電極上のみならずその側壁にもカバレッジ良く形成できる。また、上部電極の上面と側面との交線は急峻なエッジにならないため、第二水素バリア膜自身の応力が集中せず、剥離やクラックの発生を防止することができる。したがって、第二水素バリア膜４３は膜厚に分布無く、均一にメモリセル上に形成することができる。本来の水素バリア機能がメモリセル上の全領域で得られるため、第一保護層３６の形成工程や、これ以降の還元雰囲気においても、強誘電体層１４の劣化を効果的に防止できる。実際にプロセス後における強誘電体キャパシタの特性を従来の構造と比較した。
【００４４】
従来の構造を模式的に図１５に示す。上部電極１６は強誘電体層１４と同じパターンでパターニングされ、その側壁は急峻な角度をもっている。この上部電極の形状以外は、すべて同一のプロセスおよび構造によって作製されたメモリセルアレイにおいて、第二保護層３８形成後のキャパシタ特性を比較した。結果を図１８および図１９に示す。
【００４５】
図１８は従来の図１５の構造で得られた強誘電特性である。ヒステリシスカーブは大きく歪み、残留分極量は大きく減少している。一方、図１９は本発明の構造のキャパシタにおいて観測されたヒステリシスカーブである。初期特性と同等の特性が確保されている。今回は、第二水素バリア膜４３として同じ材料を形成したにも関わらず、上部電極のパターニング形状に依存して、プロセス耐性が劇的に異なることが明らかになった。
【００４６】
（２）本実施の形態においては、第一水素バリア膜４２を少なくともメモリセルアレイ１００の全面を覆うように設けられている。このため、次の作用効果を奏することができる。
【００４７】
第一水素バリア膜４２を設けることにより、強誘電体層１４が第一水素バリア膜４２を形成した後の工程で発生する水素によって側壁部から還元されるのを抑えることができる。
【００４８】
（３）強誘電体層１４は、上部電極１２と下部電極１６との交差領域に形成されている。このため、キャパシタから外側へ電気力線がはみ出すのを抑えることができる。その結果、強誘電体層１４における電界を強めることができるため、強誘電体層１４を一定分極値にするのに必要な電圧を抑えることができる。したがって、ヒステリシスループの角型性を向上させることができる。すなわち、ヒステリシスループを方形に近づけることができる。その結果、強誘電体メモリ素子１０００によれば、強誘電体キャパシタ２０の特性を向上させることができる。
【００４９】
１．３  プロセス
次に、上述した強誘電体メモリ素子の製造方法の一例について述べる。図６〜図１４は、強誘電体メモリ素子１０００の製造工程を模式的に示す断面図である。なお、図７〜図１４は、メモリセルアレイ領域のみに着目して示した断面図である。
【００５０】
図６に示すように、公知のＬＳＩプロセスを用いて、周辺回路２００を形成する。具体的には、半導体基板１１０上にＭＯＳトランジスタ１１２を形成する。例えば、半導体基板１１０上の所定領域にトレンチ分離法，ＬＯＣＯＳ法などを用いて素子分離領域１１４を形成し、ついでゲート絶縁層１１２ａおよびゲート電極１１２ｂを形成し、その後、半導体基板１１０に不純物をドープすることでソース／ドレイン領域１１２ｃを形成する。このようにして駆動回路５０，５２および信号検出回路５４などの各種回路を含む周辺回路部２００が形成される。ついで、公知の方法により、第１層間絶縁層１０を形成する。
【００５１】
次に、第１層間絶縁層１０の上に、メモリセルアレイ１００を形成する。以下、図７〜図１４を参照しながら、メモリセルアレイ１００の形成方法を説明する。
【００５２】
まず、図７に示すように、第１層間絶縁層１０の上に、下部電極１２のための第１導電層１２ａを形成する。第１導電層１２ａの材質としては、強誘電体キャパシタの電極となり得るものであれば特に限定されない。第１導電層１２ａの材質としては、たとえばＩｒ，ＩｒＯｘ，Ｐｔ，ＲｕＯｘ，ＳｒＲｕＯｘ，ＬａＳｒＣｏＯｘを挙げることができる。また、第１導電層１２ａは、単層または複数の層を積層したものを用いることができる。第１導電層１２ａの形成方法としては、スパッタリング、真空蒸着、ＣＶＤ等の方法が利用できる。
【００５３】
次に、第１導電層１２ａの上に、強誘電体層１４ａを形成する。強誘電体層１４ａの材質としては、強誘電性を示してキャパシタ絶縁層として使用できれば、その組成は任意のものを適用することができる。このような強誘電体としては、たとえばＰＺＴ（ＰｂＺｒｚＴｉ１−ｚＯ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）を挙げることができ、さらに、これらの材料にニオブやニッケル、マグネシウム等の金属を添加したもの等が適用できる。強誘電体層１４ａの成形方法としては、たとえば、ゾルゲル材料やＭＯＤ材料を用いたスピンコート法やディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザアブレーション法を挙げることができる。
【００５４】
次に、強誘電体層１４ａの上に、中間電極１８のための第２導電層１８ａを形成する。第２導電層１８ａの材質としては、水素バリア性能を有する導電性の材料をもちいる。イリジウムの酸化物やＳｒＲｕＯｘで表記される酸化物は、その水素バリア性能が優れていることからもっとも適している。
【００５５】
次に、全面に、マスク層６０を形成し、リソグラフィおよびエッチングによりマスク層６０をパターニングする。すなわち、下部電極１２を形成しようとする領域上に、マスク層６０を形成する。マスク層６０の材質は、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａのエッチングの際に、マスクとして機能し得る材質であれば特に限定されず、たとえば、窒化シリコン、酸化シリコン、窒化チタンを挙げることができる。マスク層６０は、たとえばＣＶＤ法により形成されることができる。
【００５６】
次に、図８に示すように、マスク層６０をマスクとして、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをエッチングし、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをパターニングする。第１導電層１２ａをパターニングすることにより、所定のパターンを有する下部電極１２が形成される。エッチング方法としては、ＲＩＥ、スパッタエッチング、プラズマエッチングなどの方法を挙げることができる。
【００５７】
次に、図９に示すように、全面に第一水素バリア膜４２および絶縁層７２を形成する。第一水素バリア膜の材質は、アルミニウムの酸化物，マグネシウムの酸化物、ジルコニウムの酸化物、チタンの酸化物、ハフニウムの酸化物等が候補である。また、アルミニウム、マグネシウム、ジルコニウム、チタンあるいはハフニウムの各元素を任意の割合で含む複合酸化物でも良い。あるいは、強誘電体層に含有される材料をもちいても効果がある。たとえば強誘電体層１４の材料としてＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）をもちいるときは、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）そのものを水素バリア材料として利用することができる。ただしこの場合、結晶性薄膜としてではなく、アモルファス状態の膜として用いた方がより効果的な水素バリア性能を得ることができる。また、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）に含有される一部元素の酸化物でも良い。たとえばストロンチウムの酸化物、ビスマスの酸化物、あるいはタンタルの酸化物が候補である。これらの酸化物の組み合わせでも良い。同様に、強誘電体層１４の材料として、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）をもちいるときはＰＺＴそのものや、ジルコニウムの酸化物、チタンの酸化物を第一水素バリア膜としてもちいることができる。水素バリア性能を有し、絶縁性であれば特に限定されない。絶縁層７２の材質は、後の第１絶縁層のエッチバック工程で、マスク層６０と同一のエッチングレートにすることができるものであれば特に限定されない。キャパシタ間の埋め込みを目的としてカバレッジ性能を優先するなら、オゾンＴＥＯＳ−ＳｉＯ２膜を用いるのが好ましい。絶縁層７２の形成方法としては、たとえばＣＶＤ法を挙げることができる。絶縁層７２の材質および形成方法が、マスク層６０の材質および形成方法と同じであると、絶縁層７２とマスク層６０とのエッチングレートを同じにし易い。絶縁層７２は、下部電極１２と強誘電体層１４ａと第２導電層１８ａとマスク層６０の積層体（以下「積層体」という）を覆い、その積層体の相互間を充填するように形成される。
【００５８】
次に、図１０に示すように、絶縁層７２の上に、レジスト層Ｒ１を形成する。レジスト層Ｒ１は、その上面が平坦となるように形成される。レジスト層Ｒ１は、回転塗布法により形成されることができる。レジスト層Ｒ１の厚さは、絶縁層７２に形成されている凹部の深さの２倍程度（たとえば０．８μｍ）であることができる。なお、塗布法を利用して上面が平坦な絶縁層７２を形成した場合には、レジスト層Ｒ１を形成しなくてもよい。具体的には、絶縁層７２がＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）層によりなる場合には、レジスト層Ｒ１を形成しなくてもよい。
【００５９】
次に、図１１に示すように、絶縁層７２およびレジスト層Ｒ１をエッチバックする。このエッチバックと同時に、マスク層６０を除去し、第２導電層１８ａの上面を露出させる。エッチング方法は、たとえばＲＩＥなどのドラインエッチングにより行うことができる。また、レジスト層Ｒ１と絶縁層７２とのエッチングレートが同じ条件で行われることができる。たとえば、エッチングのエッチャントとしては、ＣＨＦ３とＯ２との混合ガスを適用することができ、レジスト層Ｒ１と絶縁層７２との選択比は、ＣＨＦ３とＯ２との混合比により制御することができる。このエッチバックの際、絶縁層７２が、少なくとも下部電極１２の側壁を覆うようにする。
【００６０】
次に、図１２に示すように、全面に、第３導電層１６ａを堆積する。第３導電層１６ａの材質および形成方法は、たとえば第１導電層１２ａの材質および形成方法と同様であることができる。
【００６１】
次に、第３導電層１６ａの上に、所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２は、上部電極１６を形成しようとする領域上に形成される。
【００６２】
次に、レジスト層Ｒ２をマスクとして、第３導電層１６ａ、第２層導電層１８ａ、強誘電体層１４ａ、絶縁層７２をエッチングする。こうして、図１３に示すように、第３導電層１６ａがパターニングされることにより上部電極１６が形成される。また、第２導電層１８ａおよび強誘電体層１４ａがパターニングされることにより、上部電極１６と下部電極１２との交差領域に、中間電極層１８および強誘電体層１４が形成される。ここで強誘電体層のエッチング時には、レジスト層Ｒ２が後退するように予めレジストの厚さを決定しておく。このことによって、強誘電体層１４がエッチングされる段階では、一部上部電極１６の上面および側壁もエッチングされる。エッチング量を任意に調整することによって、上部電極の上面あるいは側面を所望の形状に調整できる。なお、上部電極１６と下部電極１２との交差領域以外の、上部電極１６の下には、絶縁層７２が残ることとなる。こうして、メモリセルアレイ１００が形成される。
【００６３】
次に、図１４に示すように、第２水素バリア膜４３を形成する。ここで第二水素バリア膜４３の材質は、水素バリア機能を有すれば特に限定されない。ただし強誘電体キャパシタの上部電極と下部電極との間の短絡を防止するため、第二水素バリア膜４３は絶縁性材料を用いる必要がある。材料としてはアルミニウムの酸化物，マグネシウムの酸化物、ジルコニウムの酸化物、チタンの酸化物、ハフニウムの酸化物等が候補である。また、アルミニウム、マグネシウム、ジルコニウム、チタンあるいはハフニウムの各元素を任意の割合で含む複合酸化物でも良い。成膜方法としてはスパッタ、ＭＯＣＶＤ、レーザーアブレーション等をもちいることができる。
【００６４】
この第２水素バリア膜４３は、少なくともメモリセルアレイ１００の全面を覆うようにパターニングされる。
【００６５】
次に、第２水素バリア膜４３の上に、公知の方法により、第１保護層３６を形成する。次に、必要に応じて、第１保護層３６を平坦化する。
【００６６】
次に、第１保護層３６の上に、第３水素バリア膜４４を形成する。第３水素バリア膜４４の形成方法としては、第１水素バリア膜４２で示した方法を挙げることができる。この第３水素バリア膜４４は、少なくともメモリセルアレイ１００の全面を覆うようにパターニングされる。
【００６７】
次に、第１保護層３６の所望位置にコンタクトホールを形成し、ここへ配線材料を堆積する。これは図２で示されるように、メモリセル部と周辺回路部２００とを接続するようにパターニングされる。
【００６８】
１．４  その他のデバイス構造例ならびにプロセス例
（１）上部電極１６の他の形状例として、図１６に示すように側壁は曲面ではなく、平面でも良い。この場合は底面とのなす角度を適当な範囲に設定する。具体的には７５度以下とすることが望ましい。このことによって、上部電極１６の側壁上にも第二水素バリア膜４３をカバレッジ良く形成することができる。
【００６９】
（２）上部電極１６の他の形状例として、図１７に示すように、側壁の下部領域においても側壁面が急峻な角度を持たないように加工することが望ましい。このことによって、上部電極１６の下部領域においても第二水素バリア膜４３のカバレッジを良好にすることができる。具体的には、図１７における上部電極１６の底面（線Ａ―Ｃ）と、側面の点Ａにおける接線Ａ―Ｂとのなす角度αを９０度未満とする。
【００７０】
（３）上部電極１６の上面には密着層１７を形成することができる。このことによって第二水素バリア膜４３と上部電極１６との密着力を向上させることができるため、第二水素バリア膜以降の成膜工程において、上部電極１６と第二水素バリア膜４３との間で剥離が生じることを防止することができる。密着層１７の材料としてはチタンやチタンの酸化物が効果的である。チタンの酸化物をもちいるときは、チタンを成膜した後に酸化雰囲気における熱処理をおこなえば良い。また上部電極１６としてイリジウムを用いる場合は、上部電極の成膜段階で予めイリジウムの酸化物を形成し、これを密着層として適用することもできる。チタンの酸化物あるいはイリジウムの酸化物は、それ自身も水素バリア性能を有するため、第二水素バリア膜４３とともに、第一保護層３６形成以降の工程における還元雰囲気から強誘電体層１４を保護する役割を果たす。
【図面の簡単な説明】
【図１】本発明の強誘電体メモリ素子を模式的に示す平面図である。
【図２】図１のＡ−Ａ線に沿って強誘電体メモリ素子の一部を模式的に示す断面図である。
【図３】図１のＢ−Ｂ線に沿って強誘電体メモリ素子の一部を模式的に示す断面図である。
【図４】図２におけるメモリセルアレイを拡大した断面模式図である。
【図５】図３におけるメモリセルアレイを拡大した断面模式図である。
【図６】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図７】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図８】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図９】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図１０】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図１１】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図１２】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図１３】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図１４】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図１５】上部電極１６の従来の構造を示す断面図である。
【図１６】上部電極１６の変形例を示す断面図である。
【図１７】上部電極１６の変形例を示す断面図である。
【図１８】上部電極１６の変形例を示す断面図である。
【図１９】図１５に示す従来の上部電極構造の強誘電体キャパシタで得られた特性を示す図である。
【図２０】図４に示す本発明の上部電極構造の強誘電体キャパシタで得られた特性を示す図である。
【符号の説明】
１０      第１層間絶縁層
１２      下部電極
１４      強誘電体層
１６      上部電極
１７      密着層
１８      中間電極層
１９      配線層
３６      第１保護層
３８      第２保護層（プラズマＳｉ３Ｎ４膜）
４２      第一水素バリア膜
４３      第二水素バリア膜
４４      第三水素バリア膜
５０      第１駆動回路
５２      第２駆動回路
６０      マスク層
７２      絶縁層
１００      メモリセルアレイ
１１０      半導体基板
１１２      ＭＯＳトランジスタ
１１２ａ      ゲート絶縁層
１１２ｂ      ゲート電極
１１２ｃ      ソース／ドレイン領域
１１４      素子分離領域
２００      周辺回路部
１０００      強誘電体メモリ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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