(57)【要約】      （修正有）【課題】半導体活性層の上下にゲート電極が配置され、従来方法に比べて比較的容易に製造可能な構造の半導体装置、及びその製造方法を提供する。【解決手段】少なくとも表層部が絶縁材料で形成された下地基板１０の上に、半導体材料からなる第１の半導体層１２が形成された積層基板の、第１の半導体層１２に開口を形成する。この開口を通して、下地基板の表層部を横方向にエッチングし、第１の半導体層１２の下に空洞を形成する。第１の半導体層の少なくとも底面上に、絶縁材料からなる第１の絶縁膜１７を形成する。第１の半導体層の下の空洞内を、導電材料からなる第１の導電膜１９で埋め込む。第１の半導体層の上面上に、絶縁材料からなる第２の絶縁膜１８を形成する。第２の絶縁膜の上に、導電材料からなる第２の導電膜２０を形成する。第１の半導体層を活性層とし、第１の絶縁膜を下側のゲート絶縁膜とし、第１の導電膜を下側のゲート電極とし、第２の絶縁膜を上側のゲート絶縁膜とし、第２の導電膜を上側のゲート電極とするダブルゲート型ＦＥＴを形成する。【選択図】  図１０
2004303903.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）少なくとも表層部が絶縁材料で形成された下地基板の上に、半導体材料からなる第１の半導体層が形成された積層基板の、該第１の半導体層に開口を形成する工程と、
（ｂ）前記開口を通して、前記下地基板の表層部を横方向にエッチングし、前記第１の半導体層の下に空洞を形成する工程と、
（ｃ）前記第１の半導体層の少なくとも底面上に、絶縁材料からなる第１の絶縁膜を形成する工程と、
（ｄ）前記第１の半導体層の下の空洞内を、導電材料からなる第１の導電膜で埋め込む工程と、
（ｅ）前記第１の半導体層の上面上に、絶縁材料からなる第２の絶縁膜を形成する工程と、
（ｆ）前記第２の絶縁膜の上に、導電材料からなる第２の導電膜を形成する工程と、
（ｇ）前記第１の半導体層を活性層とし、前記第１の絶縁膜を下側のゲート絶縁膜とし、前記第１の導電膜を下側のゲート電極とし、前記第２の絶縁膜を上側のゲート絶縁膜とし、前記第２の導電膜を上側のゲート電極とするダブルゲート型ＦＥＴを形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記積層基板が、半導体からなる支持基板と、該支持基板の上に形成された絶縁材料からなる埋込絶縁層と、該埋込絶縁層の上に形成された前記第１の半導体層とを含むＳＯＩ基板である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｃ）で形成される前記第１の絶縁膜と、前記工程（ｅ）で形成される前記第２の絶縁膜とは、同一の成膜工程で形成される請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｄ）で形成される前記第１の導電膜と、前記工程（ｆ）で形成される前記第２の導電膜とは、同一の導電材料堆積工程で堆積される請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１の半導体層は単結晶シリコンで形成され、前記第１の導電膜及び前記第２の導電膜は、多結晶シリコンで形成されている請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｆ）の後に、さらに前記第２の導電膜の上に、シリコンの酸化を防止するための酸化防止膜を形成する工程を含み、
前記工程（ｇ）が、
前記酸化防止膜から、少なくとも前記第１の導電膜の底面までの各層を部分的にエッチングし、前記第１の導電膜、前記第１の絶縁膜、前記第１の半導体層、前記第２の絶縁膜、前記第２の導電膜、及び前記酸化防止膜が積層されたメサ構造体を形成する工程と、
前記メサ構造の側面に露出している前記第１の導電膜、前記第１の半導体層、及び前記第２の導電膜の表面を、多結晶シリコンの酸化速度が単結晶シリコンの酸化速度よりも速い条件で酸化する工程と、
前記メサ構造の脇に絶縁材料からなる埋込層を形成する工程と、
前記メサ構造の両側に、前記第１の半導体層の酸化されていない領域が露出し、該第１の半導体層の露出した面の上下には、前記第１の導電膜及び第２の導電膜の酸化された部分が露出するように、凹部を形成する工程と、
前記凹部内に、前記第１の半導体層の露出した側面に接触する導電性部材を形成する工程と
を含む請求項５に記載の半導体装置の製造方法。
【請求項７】
（ａ）少なくとも表層部が絶縁材料で形成された下地基板の上に、単結晶シリコンからなる第１の半導体層が形成された積層基板の、該第１の半導体層に第１の開口を形成する工程と、
（ｂ）前記第１の開口を通して、前記下地基板の表層部を横方向にエッチングし、前記第１の半導体層の下に空洞を形成する工程と、
（ｃ）前記第１の半導体層の上面上及び底面上に、絶縁材料からなる第１の絶縁膜を形成する工程と、
（ｄ）前記第１の半導体層の下の空洞内を埋め込み、かつ該第１の半導体層の上面上の前記第１の絶縁膜の上にも堆積するように、多結晶シリコンからなる第１の導電膜を形成する工程と、
（ｅ）前記第１の半導体層の上面の一部の領域が露出するように、該第１の半導体層の上方に堆積した前記第１の導電膜及び前記第１の絶縁膜を貫通する第２の開口を形成する工程と、
（ｆ）前記第２の開口の底面に露出した第１の半導体層の上面を、シリコンの酸化を防止する材料からなる酸化防止膜で覆う工程と、
（ｇ）前記下地基板側から順番に、前記第１の導電膜、前記第２の絶縁膜、前記第１の半導体層、前記酸化防止膜が積層されたメサ構造体が残るように、該メサ構造体以外の部分を、少なくとも前記第１の導電膜の底面よりも深い位置までエッチングし、該メサ構造体の側面に前記第１の半導体層、前記第１の絶縁膜、及び前記第１の導電膜の側面を露出させる工程と、
（ｈ）前記メサ構造体の側面に露出した前記第１の半導体層の側面及び前記第１の導電膜の側面を、単結晶シリコンの酸化速度が多結晶シリコンの酸化速度よりも遅い条件で酸化する工程と、
（ｉ）前記酸化防止膜を除去する工程と、
（ｊ）前記第１の半導体層の上面を酸化して、第２の絶縁膜を形成する工程と、
（ｋ）前記メサ構造体の周囲に、酸化シリコンとは異なる材料からなる埋込層を形成する工程と、
（ｌ）前記埋込層及び前記第２の絶縁膜の上に、導電性材料からなる第２の導電膜を形成する工程と、
（ｍ）前記第１の半導体層を活性層とし、前記第１の絶縁膜を下側のゲート絶縁膜とし、前記第１の導電膜を下側のゲート電極とし、前記第２の絶縁膜を上側のゲート絶縁膜とし、前記第２の導電膜を上側のゲート電極とするダブルゲート型ＦＥＴを形成する工程と
を有する半導体装置の製造方法。
【請求項８】
支持基板上に形成された導電材料からなる下部ゲート電極と、
前記下部ゲート電極の両側に配置され、該下部ゲート電極と上面が揃っている下部ゲート側方絶縁膜と、
前記下部ゲート電極及び前記下部ゲート側方絶縁膜の上に配置された絶縁材料からなる下部ゲート絶縁膜と、
前記下部ゲート絶縁膜の上に配置された半導体材料からなる活性層と、
前記活性層の上に配置された絶縁材料からなる上部ゲート絶縁膜と、
前記上部ゲート絶縁膜の表面の、前記下部ゲート電極に対応する領域上に配置された導電材料からなる上部ゲート電極と、
前記上部ゲート電極の両側の、前記上部ゲート絶縁膜上に配置された絶縁材料からなる上部ゲート側方絶縁膜と
を含み、両側の側面において、前記上部ゲート側方絶縁膜、前記上部ゲート絶縁膜、前記活性層、前記下部ゲート絶縁膜、及び前記下部ゲート側方絶縁膜の端面が揃っているメサ積層構造体と、
前記メサ積層構造体の両側の側面にそれぞれ接触し、前記活性層に電気的に接続された一対の引出電極と
を有する半導体装置。
【請求項９】
前記活性層がシリコンで形成されており、さらに、該活性層と前記引出電極との間に配置された金属シリサイド膜を有する請求項８に記載の半導体装置。
【請求項１０】
前記下部ゲート側方絶縁膜は、前記下部ゲート電極の材料を酸化した酸化物で形成され、前記上部ゲート側方絶縁膜は、前記上部ゲート電極の材料を酸化した酸化物で形成されている請求項８または９に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にダブルゲート型電界効果トランジスタ（ＦＥＴ）を含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
シリコンからなる活性層の上下にゲート電極を配置したダブルゲート型ＦＥＴの従来の製造方法の一例を説明する。
【０００３】
シリコン基板上に、埋込酸化シリコン層と単結晶シリコン層とが積層されたＳＯＩ基板の上に、酸化シリコン層及び多結晶シリコン層を順番に堆積させて第１の基板を準備する。シリコン基板上に酸化シリコン層が形成された第２の基板を準備する。
【０００４】
第２の基板の酸化シリコン層と第１の基板の多結晶シリコン層とを対向させ、両者を貼り合わせる。第１の基板のシリコン基板部分を研磨し、埋込酸化シリコン層を露出させる。露出した埋込酸化シリコン層の上に、多結晶シリコン層を堆積させる。
【０００５】
ここまでの工程で、第２の基板を構成していたシリコン基板の上に酸化シリコン層、多結晶シリコン層、酸化シリコン層、単結晶シリコン層、酸化シリコン層、及び多結晶シリコン層が積層された積層基板が得られる。積層基板の単結晶シリコン層を活性層とし、その上下の多結晶シリコン層をゲート電極とするダブルゲート型ＦＥＴを作製することができる。
【０００６】
この方法では、第１の基板と第２の基板とを貼り合わせる等の煩雑な工程が必要である。
次に、下記の特許文献１に開示されたダブルゲート型ＦＥＴの製造方法について説明する。シリコン基板上に、間隙を挟んで対向する上下２つのゲート電極を形成する。このゲート電極の表面を酸化してゲート絶縁膜を形成した後、シリコン基板からエピタキシャル成長した単結晶シリコンで間隙を埋め込む。これにより、下側ゲート電極、下側ゲート絶縁膜、単結晶シリコン層（活性層）、上側ゲート絶縁膜、及び上側ゲート電極が積層されたダブルゲート構造を形成することができる。
【０００７】
この方法では、シリコン基板からエピタキシャル成長した単結晶シリコンで間隙内を埋め込む工程が必要であるが、再現性よく埋め込むことが困難であり、ゲート絶縁膜と活性層との界面の電気的特性が不安定である。
【０００８】
【特許文献１】
特開２０００−６８５１７号公報
【０００９】
【発明が解決しようとする課題】
本発明の目的は、半導体活性層の上下にゲート電極が配置され、従来方法に比べて比較的容易に製造可能な構造の半導体装置、及びその製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の一観点によると、（ａ）少なくとも表層部が絶縁材料で形成された下地基板の上に、半導体材料からなる第１の半導体層が形成された積層基板の、該第１の半導体層に開口を形成する工程と、（ｂ）前記開口を通して、前記下地基板の表層部を横方向にエッチングし、前記第１の半導体層の下に空洞を形成する工程と、（ｃ）前記第１の半導体層の少なくとも底面上に、絶縁材料からなる第１の絶縁膜を形成する工程と、（ｄ）前記第１の半導体層の下の空洞内を、導電材料からなる第１の導電膜で埋め込む工程と、（ｅ）前記第１の半導体層の上面上に、絶縁材料からなる第２の絶縁膜を形成する工程と、（ｆ）前記第２の絶縁膜の上に、導電材料からなる第２の導電膜を形成する工程と、（ｇ）前記第１の半導体層を活性層とし、前記第１の絶縁膜を下側のゲート絶縁膜とし、前記第１の導電膜を下側のゲート電極とし、前記第２の絶縁膜を上側のゲート絶縁膜とし、前記第２の導電膜を上側のゲート電極とするダブルゲート型ＦＥＴを形成する工程とを有する半導体装置の製造方法が提供される。
【００１１】
本発明の他の観点によると、（ａ）少なくとも表層部が絶縁材料で形成された下地基板の上に、単結晶シリコンからなる第１の半導体層が形成された積層基板の、該第１の半導体層に第１の開口を形成する工程と、（ｂ）前記第１の開口を通して、前記下地基板の表層部を横方向にエッチングし、前記第１の半導体層の下に空洞を形成する工程と、（ｃ）前記第１の半導体層の上面上及び底面上に、絶縁材料からなる第１の絶縁膜を形成する工程と、（ｄ）前記第１の半導体層の下の空洞内を埋め込み、かつ該第１の半導体層の上面上の前記第１の絶縁膜の上にも堆積するように、多結晶シリコンからなる第１の導電膜を形成する工程と、（ｅ）前記第１の半導体層の上面の一部の領域が露出するように、該第１の半導体層の上方に堆積した前記第１の導電膜及び前記第１の絶縁膜を貫通する第２の開口を形成する工程と、（ｆ）前記第２の開口の底面に露出した第１の半導体層の上面を、シリコンの酸化を防止する材料からなる酸化防止膜で覆う工程と、（ｇ）前記下地基板側から順番に、前記第１の導電膜、前記第２の絶縁膜、前記第１の半導体層、前記酸化防止膜が積層されたメサ構造体が残るように、該メサ構造体以外の部分を、少なくとも前記第１の導電膜の底面よりも深い位置までエッチングし、該メサ構造体の側面に前記第１の半導体層、前記第１の絶縁膜、及び前記第１の導電膜の側面を露出させる工程と、（ｈ）前記メサ構造体の側面に露出した前記第１の半導体層の側面及び前記第１の導電膜の側面を、単結晶シリコンの酸化速度が多結晶シリコンの酸化速度よりも遅い条件で酸化する工程と、（ｉ）前記酸化防止膜を除去する工程と、（ｊ）前記第１の半導体層の上面を酸化して、第２の絶縁膜を形成する工程と、（ｋ）前記メサ構造体の周囲に、酸化シリコンとは異なる材料からなる埋込層を形成する工程と、（ｌ）前記埋込層及び前記第２の絶縁膜の上に、導電性材料からなる第２の導電膜を形成する工程と、（ｍ）前記第１の半導体層を活性層とし、前記第１の絶縁膜を下側のゲート絶縁膜とし、前記第１の導電膜を下側のゲート電極とし、前記第２の絶縁膜を上側のゲート絶縁膜とし、前記第２の導電膜を上側のゲート電極とするダブルゲート型ＦＥＴを形成する工程とを有する半導体装置の製造方法が提供される。
【００１２】
第１の半導体層の下の空洞内に第１の絶縁膜及び第１の導電膜を形成するため、２枚のウエハを貼り合わせることなく、下地基板、第１の導電膜、第１の絶縁膜、第１の半導体層、第２の絶縁膜、及び第２の導電膜が積層された構造を得ることができる。
【００１３】
本発明の他の観点によると、支持基板上に形成された導電材料からなる下部ゲート電極と、前記下部ゲート電極の両側に配置され、該下部ゲート電極と上面が揃っている下部ゲート側方絶縁膜と、前記下部ゲート電極及び前記下部ゲート側方絶縁膜の上に配置された絶縁材料からなる下部ゲート絶縁膜と、前記下部ゲート絶縁膜の上に配置された半導体材料からなる活性層と、前記活性層の上に配置された絶縁材料からなる上部ゲート絶縁膜と、前記上部ゲート絶縁膜の表面の、前記下部ゲート電極に対応する領域上に配置された導電材料からなる上部ゲート電極と、前記上部ゲート電極の両側の、前記上部ゲート絶縁膜上に配置された絶縁材料からなる上部ゲート側方絶縁膜とを含み、両側の側面において、前記上部ゲート側方絶縁膜、前記上部ゲート絶縁膜、前記活性層、前記下部ゲート絶縁膜、及び前記下部ゲート側方絶縁膜の端面が揃っているメサ積層構造体と、前記メサ積層構造体の両側の側面にそれぞれ接触し、前記活性層に電気的に接続された一対の引出電極とを有する半導体装置が提供される。
【００１４】
【発明の実施の形態】
図１Ａ〜図１１Ｂを参照して、第１の実施例による半導体装置の製造方法について説明する。
【００１５】
図１Ａに、本発明の実施例による半導体装置の製造方法で使用するウエハの平面図を示し、図１Ｂに、図１Ａの一点鎖線Ｂ１−Ｂ１における断面図を示す。実施例では、ＳＯＩ（シリコンオンインシュレータ）基板１が使用される。ＳＯＩ基板１の表面に、ダブルゲート型ＦＥＴを形成すべきダブルゲート領域２及びシングルゲート型ＦＥＴを形成すべきシングルゲート領域３が画定されている。
【００１６】
図１Ｂに示すように、ＳＯＩ基板１は、単結晶シリコンからなる支持基板１０、酸化シリコンからなる埋込絶縁層１１、単結晶シリコンからなる半導体層１２がこの順番に積層された構造を有する。埋込絶縁層１１の厚さは１００〜４００ｎｍであり、半導体層１２の厚さは約１００ｎｍである。
【００１７】
図２に示すように、ダブルゲート領域２の半導体層１２に複数の開口１５を形成する。例えば、開口１５の各々は縦２μｍ、横１μｍの長方形であり、行列状に配置されている。開口１５の行方向及び列方向の間隔は約２μｍである。開口１５を通して、図１Ｂに示した埋込絶縁層１１を等方的にエッチングする。このエッチングは、例えば濃度５０％の弗酸と水とを体積比で１０：１に混合したエッチング溶液を用いて行う。
【００１８】
エッチングが横方向にも進み、半導体層１２の下に空洞が形成される。行方向または列方向に隣り合う２つの開口１５から進んだエッチングにより形成された空洞が連通した時点でエッチングを停止させる。開口１５の並んだ複数の行の間に配置される仮想直線と、複数の列の間に配置される仮想直線との交差する位置に、埋込絶縁層１１の一部（支持部材１１Ａ）が残る。
【００１９】
図３Ａ及び図３Ｂに、それぞれ図２の一点鎖線Ａ３−Ａ３及びＢ３−Ｂ３における断面図を示す。支持基板１０と半導体層１２との間に空洞１６が形成されている。半導体層１２は支持部材１１Ａにより支持基板１０の上方に支えられている。
【００２０】
図４Ａ〜図４Ｃに、空洞１６を形成した状態の基板の断面の走査型電子顕微鏡（ＳＥＭ）写真を示す。半導体層が支持基板上に支持部材で支えられ、両者の間に空洞が形成されていることがわかる。写真では、支持部材の断面の幅が、支持基板から遠ざかるにしたがって徐々に太くなっている。これは、埋込絶縁層の膜特性が厚さ方向に関して一様ではなく、そのエッチング速度が支持基板側で速く、半導体層側で遅くなっているためと考えられる。支持部材は最終的には除去されるため、本実施例においてその断面形状は重要ではない。
【００２１】
図５Ａ及び図５Ｂに示すように、半導体層１２の表面をドライ酸化する。図５Ａ及び図５Ｂは、それぞれ図２の一点鎖線Ａ３−Ａ３及びＢ３−Ｂ３における断面に対応する。酸化温度は例えば９００℃である。半導体層１２の底面に酸化シリコン膜１７が形成され、上面に酸化シリコン膜１８が形成される。なお、半導体層１２の側面及び支持基板１０の表面にも、それぞれ酸化シリコン膜２２及び２３が形成される。これらの酸化シリコン膜の厚さは、例えば１〜２ｎｍとする。
【００２２】
次に、支持基板１０と半導体層１２との間の空洞内に、リン（Ｐ）またはボロン（Ｂ）が添加された多結晶シリコンからなる導電膜１９を形成すると同時に、半導体層１２上の酸化シリコン膜１８の上にも、多結晶シリコンからなる導電膜２０を形成する。導電膜１９及び２０の形成は、例えば原料ガスとしてシラン（ＳｉＨ４）、不純物原料ガスとしてフォスフィンまたはジボランを用い、成長温度を６００〜６５０℃した化学気相成長（ＣＶＤ）により行うことができる。
【００２３】
半導体層１２の底面上に形成された酸化シリコン膜１７の表面上、及び支持基板１０の上に形成された酸化シリコン膜の表面上に、多結晶シリコンが成長し、支持基板１０と半導体層１２との間の空洞が、多結晶シリコンからなる導電膜１９で埋め込まれる。半導体層１２に形成されている開口１５の側面上にも多結晶シリコン膜が成長する。
【００２４】
図６Ａ〜図６Ｃに、多結晶シリコン膜を形成した状態の基板の断面のＳＥＭ写真を示す。支持基板と半導体層との間の空間が、多結晶シリコンで埋め込まれていることがわかる。また、半導体層の上面上にも、多結晶シリコン膜が形成されている。半導体層の上面上に成長した膜、底面上に成長した膜、及び支持基板の表面上に成長した膜の厚さは、ほぼ等しい。このため、半導体層と支持基板との間に配置された多結晶シリコン膜の厚さが、半導体層の上に配置された多結晶シリコン膜の厚さの約２倍になる。
【００２５】
製造工程の続きを説明する前に、第１の実施例による方法で形成されるダブルゲート型ＦＥＴの平面構成を説明する。
図７に、第１の実施例による方法で形成されるダブルゲート型ＦＥＴの平面図を示す。活性層５４の両側（図７においては上下）に、ソース引出電極５０及びドレイン引出電極５１が配置されている。活性層５４から図７の左方に下部ゲート電極５２が延びる、右方に上部ゲート電極５３が延びる。
【００２６】
以下の説明で参照する図８Ａ、図９Ａ、及び図１０Ａは、図７の一点鎖線Ａ８−Ａ８における断面に対応し、図８Ｂ、図９Ｂ、及び図１０Ｂは、図７の一点鎖線Ｂ８−Ｂ８における断面に対応する。
【００２７】
図８Ａ及び図８Ｂに示す状態までの工程について説明する。図５Ａ及び図５Ｂに示した多結晶シリコン膜２０の上に、窒化シリコンからなる厚さ１１０ｎｍの酸化防止膜２５を形成する。酸化防止膜２５は、例えばＣＶＤにより形成される。開口１５及び支持部材１１Ａが配置された領域以外の領域の一部（例えば、相互に隣り合う２つの開口１５の間の領域）をエッチングマスクで覆い、酸化防止膜２５から支持基板１０の表面までエッチングする。
【００２８】
図８Ａ及び図８Ｂに示したように、酸化シリコン膜２３、多結晶シリコン膜１９、酸化シリコン膜１７、半導体層１２、酸化シリコン膜１８、多結晶シリコン膜２０、及び酸化防止膜２５が積層されたメサ構造３０が残る。このメサ構造３０は、例えば図２に示した相互に隣り合う２つの開口１５の間に配置される。
【００２９】
図８Ｃに、図１Ａのシングルゲート領域３に形成されるメサ構造３１の断面図を示す。シングルゲート領域３においては、埋込絶縁層１１、半導体層１２、酸化シリコン膜１８、多結晶シリコン膜２０、及び酸化防止膜２５が積層されたメサ構造３１が形成される。メサ構造３０及び３１を形成した後、エッチングマスクを除去する。ダブルゲート領域２のメサ構造３０は、図７に示した下部ゲート電極５２に対応する平面形状を有する。
【００３０】
図９Ａ及び図９Ｂの状態に至るまでの工程について説明する。図７に示したチャネル領域５４に酸化シリコン膜２３から酸化防止膜２５までのメサ構造３０を残し、活性層５４の両側（図７においてチャネル領域５４の左側と右側）においては、半導体層１２の底面までエッチングし、酸化シリコン膜１７を露出させる。
【００３１】
露出しているシリコン表面を、例えば９００℃で熱酸化する。半導体層１２の側面に酸化シリコン膜３５が形成され、多結晶シリコン膜１９及び２０の側面に、それぞれ酸化シリコン膜３６及び３７が形成され、支持基板１０の表面に酸化シリコン膜３８が形成される。多結晶シリコンの酸化速度が、単結晶シリコンの酸化速度よりも速いため、多結晶シリコン膜１９及び２０の側面に形成される酸化シリコン膜３６及び３７が、半導体層１２の側面に形成される酸化シリコン膜３５よりも厚くなる。例えば、酸化シリコン膜３６及び３７の厚さが２０〜３０ｎｍになり、酸化シリコン膜３５の厚さが約５ｎｍになる。
【００３２】
上側の多結晶シリコン膜２０の上面は酸化防止膜２５で覆われているため、上面からは酸化が進まない。下側の多結晶シリコン膜１９のうち半導体層１２の配置されていない領域においては、その上面からも酸化が進む。ただし、多結晶シリコン膜１９の厚さが１００〜４００ｎｍであるため、その全厚さ部分が酸化されてしまうことはない。
【００３３】
図１０Ａ及び図１０Ｂの状態に至るまでの工程について説明する。支持基板１０の上に、成長温度を４００℃としたＣＶＤにより酸化シリコン膜を堆積させ、酸化防止膜２５が露出するまで化学機械研磨（ＣＭＰ）を行う。これにより、メサ構造３０の周囲に酸化シリコンからなる層間絶縁膜４０が形成される。
【００３４】
層間絶縁膜４０に、凹部４１、４２、及び４３を形成する。凹部４１〜４３は、例えばＣＦ４とＣＨＦ３とＡｒとの混合ガスを用い、圧力１３３Ｐａ（約１Ｔｏｒｒ）、高周波電力３００Ｗの条件でドライエッチングを行うことにより形成される。凹部４１〜４３は、少なくとも下側の多結晶シリコン膜１９の上面まで到達し、支持基板１０の上面までは到達しない深さとする。凹部４１〜４３の形成と同時に、酸化防止膜２５に開口４４を形成し、その底面に上側の多結晶シリコン膜２０の一部を露出させる。
【００３５】
凹部４１と４２とは、メサ構造３０の両側（図７において、活性層５４の上側と下側）に配置される。その位置は、酸化シリコン膜３５が除去されて、凹部４１及び４２の内面に半導体層１２の酸化されていない側面が露出し、その上層及び下層においては、多結晶シリコン膜１９及び２０の酸化されていない側面が露出しないように、すなわち、酸化シリコン膜３６及び３７の側面が露出するように調整される。
【００３６】
凹部４３は、下側の多結晶シリコン膜１９のうち半導体層１２の配置されていない領域に配置され、その底面に多結晶シリコン膜１９の一部が露出する。凹部４１〜４３の内面を含む基板全面上にコバルト（Ｃｏ）を堆積させ、熱処理を行う。これにより、凹部４１及び４２の内面に露出している半導体層１２の側面上にコバルトシリサイド膜４５及び４６が形成される。凹部４３の底面に露出している多結晶シリコン膜１９の上面にコバルトシリサイド膜４７が形成される。開口４４の底面に露出している多結晶シリコン膜２０の上面にコバルトシリサイド膜４８が形成される。
【００３７】
コバルトシリサイド膜４５〜４７を形成した後、未反応のコバルト膜を除去する。
基板全面上に多結晶シリコン膜を堆積させ、パターニングすることにより、ソース引出電極５０、ドレイン引出電極５１、下部ゲート引出電極５６、及び上部ゲート引出電極５７を形成する。ソース引出電極５０は、凹部４１内を埋め尽くし、コバルトシリサイド膜４５を介して半導体層１２の一方の側面に接続され、ドレイン引出電極５１は、凹部４２内を埋め尽くし、コバルトシリサイド膜４６を介して半導体層１２の他方の側面に接続される。
【００３８】
下部ゲート引出電極５６は、凹部４３内を埋め尽くし、コバルトシリサイド膜４７を介して下側の多結晶シリコン膜１９に接続される。上部ゲート引出電極５７は、開口４４の底面に形成されているコバルトシリサイド膜４４を介して上側の多結晶シリコン膜２０に接続される。
【００３９】
半導体層１２を活性層（チャネル層）とし、下側の酸化シリコン膜１７を下部ゲート絶縁膜とし、下側の多結晶シリコン膜１９を下部ゲート電極とし、上側の酸化シリコン膜１８を上部ゲート絶縁膜とし、上側の多結晶シリコン膜２０を上部ゲート電極とするダブルゲート型ＦＥＴが得られる。
【００４０】
上記第１の実施例では、図１０Ａに示した下部ゲート電極１９及び上部ゲート電極２０の位置が、図９Ａで説明した１回のパターニング工程で決まる。このため、両者の位置ずれを防止することができる。
【００４１】
下部ゲート電極１９の周囲には、酸化シリコン膜（下部ゲート側方絶縁膜）３６が配置されている。上部ゲート電極２０の周囲には、酸化シリコン膜（上部ゲート側方絶縁膜）３７が配置されている。下部ゲート電極１９の上面と、下部ゲート側方絶縁膜３６の上面とは、高さが揃っている。同様に、上部ゲート電極２０の上面と、上部ゲート側方絶縁膜３７の上面とは、高さが揃っている。
【００４２】
また、図１０Ａに示したように、ソース引出電極５０側の側面において、下部ゲート側方絶縁膜３６、下部ゲート絶縁膜１７、活性層１２、上部ゲート絶縁膜１８、及び上部ゲート側方絶縁膜３７の端面の基板面内位置が揃っている。ドレイン引出電極５１側の側面においても同様である。
【００４３】
図１０Ｂに示されている活性層１２の両端面上の酸化シリコン膜（活性層側方絶縁膜）３５は、下部ゲート側方絶縁膜３６及び上部ゲート側方絶縁膜３７よりも薄い。
【００４４】
図１１Ａ及び図１１Ｂに、シングルゲート領域３に形成されるシングルゲート型ＦＥＴの断面図を示す。図１１Ａに示したシングルゲート型ＦＥＴの断面を、図１０Ａに示したダブルゲート型ＦＥＴと対比すると、図１０Ａに示した酸化シリコン膜１７、多結晶シリコン膜１９、酸化シリコン膜２３、及び酸化シリコン膜３６が、埋込絶縁層１１に置き換わっていることがわかる。図１１Ｂに示したシングルゲート型ＦＥＴの断面を、図１０Ｂに示したダブルゲート型ＦＥＴと対比すると、図１０Ｂに示した酸化シリコン膜１７、多結晶シリコン膜１９、及び酸化シリコン膜２３が、埋込絶縁層１１に置き換わっていることがわかる。半導体層１２よりも上側の構成は、ダブルゲート型ＦＥＴの構成と同様である。
【００４５】
半導体層１２が活性層（チャネル層）になり、その上の酸化シリコン膜１８がゲート絶縁膜になり、その上の多結晶シリコン膜２０がゲート電極となる。
図１１Ａに示すように、半導体層１２の両側に凹部４１Ａ及び４２Ａが形成され、その内部に、ソース引出電極５０Ａ及び５１Ａが充填されている。ソース引出電極５０Ａは、コバルトシリサイド膜４５Ａを介して半導体層１２の一方の側面に接続され、ドレイン引出電極５１Ａは、コバルトシリサイド膜４６Ａを介して半導体層１２の他方の側面に接続されている。
【００４６】
図１１Ｂに示すように、酸化防止膜２５に開口４４Ａが形成され、ゲート引出電極５７Ａが開口４４Ａの底面に形成されたコバルトシリサイド膜４８Ａを介して多結晶シリコン膜２０に接続されている。
【００４７】
シングルゲート型ＦＥＴのこれらの構成部分は、ダブルゲート型ＦＥＴの対応する構成部分の形成と同時に形成することができる。このように、１枚の基板上に、容易にダブルゲート型ＦＥＴとシングルゲート型ＦＥＴとを混在させることが可能である。
【００４８】
上記第１の実施例では、下部ゲート電極１９及び上部ゲート電極２０を多結晶シリコンで形成したが、その他の導電性材料で形成してもよい。導電性材料の例として、アルミニウム、銅、モリブデン等の金属が挙げられる。
【００４９】
また、上記第１の実施例では、下部ゲート絶縁膜１７及び上部ゲート絶縁膜１８を酸化シリコンで形成したが、その他の絶縁材料、例えばＳｉＯＮ等で形成してもよい。または、酸化シリコンよりも誘電率の高い高誘電率絶縁材料、例えばＡｌＨｆＯ等で形成してもよい。ＡｌＨｆＯ膜は、例えば原料ガスとしてトリメチルアルミニウム及びテトラターシャリデトキシハフニウムを用い、成長温度を５００〜６００℃とした有機金属化学気相成長（ＭＯＣＶＤ）により成長させることができる。ＡｌＨｆＯ膜の厚さは、例えば２〜３ｎｍとする。
【００５０】
次に、図１２Ａ〜図１５Ｂを参照して、第２の実施例による半導体装置の製造方法について説明する。第１の実施例で参照した図５Ａ及び図５Ｂの状態に至るまでの工程は、第２の実施例と第１の実施例とで共通である。図１２Ａ〜図１２Ｃ、図１３Ａ、図１４Ａ、及び図１５Ａは、図７の一点鎖線Ａ８−Ａ８における断面に対応し、図１３Ｂ、図１４Ｂ、及び図１５Ｂは、図７の一点鎖線Ｂ８−Ｂ８における断面に対応する。
【００５１】
図１２Ａに示すように、半導体層１２の上に堆積している酸化シリコン膜１８及び多結晶シリコン膜２０をエッチングして開口６０を形成する。開口６０の底面に、半導体層１２の上面が露出する。基板全面上に窒化シリコンからなる酸化防止膜６１を堆積させる。これにより、半導体層１２の露出していた表面が酸化防止膜６１で覆われる。
【００５２】
図１２Ｂに示すように、開口６０の形成された領域にメサ構造６４が残るように、メサ構造６４以外の領域の各層を、支持基板１０の上面までエッチングする。この状態は、第１の実施例の説明で参照した図８Ａの構造から、半導体層１２よりも上の酸化シリコン膜１８、多結晶シリコン膜２０、及び酸化防止膜２５を取り除き、半導体層１２の上面を酸化防止膜６１で被覆した構造と同一である。この状態で、露出しているシリコン表面を熱酸化する。
【００５３】
図１２Ｃに示すように、半導体層１２の側面に酸化シリコン膜３５が形成され、多結晶シリコン膜１９の側面に酸化シリコン膜３６が形成され、支持基板１０の表面に酸化シリコン膜３８が形成される。その後、図１２Ｂに示した酸化防止膜を除去し、半導体層１２の上面を酸化することにより、酸化シリコン膜１８を形成する。この状態は、第１の実施例による半導体装置の製造方法の説明で参照した図９Ａに示した構造から、酸化シリコン膜１８よりも上方の層を除去した構造と同一である。図７の一点鎖線Ｂ８−Ｂ８における断面においては、第１の実施例の説明で参照した図９Ｂのように、下側の多結晶シリコン膜１９が、半導体層１２の両側に張り出すように、パターニングされている。
【００５４】
図１３Ａ及び図１３Ｂに示すように、窒化シリコンからなる埋込層６５を、ＣＶＤまたはスパッタリングにより堆積させる。ＣＭＰを行うことにより、表面の平坦化を行う。このとき、酸化シリコン膜１８の上に薄く窒化シリコン膜が残った状態でＣＭＰを停止させる。その後、薄く残った窒化シリコン膜をドライエッチングすることにより、酸化シリコン膜１８の表面を露出させる。
【００５５】
図１４Ａ及び図１４Ｂに示した状態に至るまでの工程について説明する。埋込層６５の上に多結晶シリコン膜、酸化シリコン膜、及び窒化シリコン膜を堆積させ、パターニングすることにより、上側のゲート電極６８を形成する。このとき、ゲート電極６８の上には、酸化シリコン膜６９及び窒化シリコン膜（図示せず）が残っている。
【００５６】
ゲート電極６８は、図１４Ａの横方向（ソースとドレインとを結ぶ方向）に関して、下側のゲート電極１９と位置が整合するように形成される。ゲート電極６８の側面上に酸化シリコンからなるサイドウォールスペーサ７０を形成する。このとき、酸化シリコン膜６９の上に残っている窒化シリコン膜がエッチングストッパとなる。サイドウォールスペーサ７０を形成した後、酸化シリコン膜６９の上の窒化シリコン膜を除去する。
【００５７】
図１５Ａ及び図１５Ｂに示すように、ソース引出電極８０、ドレイン引出電極８１、下部ゲート引出電極８６、及び上部ゲート引出電極８７を形成する。各引出電極は、第１の実施例の説明で参照した図１０Ａ及び図１０Ｂに示されているソース引出電極５０、ドレイン引出電極５１、下部ゲート引出電極５６、及び上部ゲート引出電極５７と同様の方法で形成することができる。
【００５８】
半導体層１２とソース引出電極８０との界面にコバルトシリサイド膜７５が形成され、ドレイン引出電極８１と半導体層１２との界面にコバルトシリサイド膜７６が形成され、下部ゲート引出電極８６と下部ゲート電極１９との界面にコバルトシリサイド膜７７が形成され、上部ゲート引出電極８７と上部ゲート電極６８との界面にコバルトシリサイド膜７８が形成されている。
【００５９】
半導体層１２を活性層とし、下側の酸化シリコン膜１７を下部ゲート絶縁膜とし、下側の多結晶シリコン膜１９を下部ゲート電極とし、上側の酸化シリコン膜１８を上部ゲート絶縁膜とし、上側の多結晶シリコン膜６８を上部ゲート電極とするダブルゲート型ＦＥＴが得られる。
【００６０】
上記第２の実施例では、下部ゲート電極１９と上部ゲート電極６８とが、相互に異なる工程で成膜される。このため、両者を相互に異なる材料で形成することが可能である。または、両者を多結晶シリコンで形成し、ドープされている不純物元素や、不純物濃度を異ならせることができる。下部ゲート電極１９や上部ゲート電極６８の材料として、例えばアルミニウム、銅、モリブデン等の金属を用いてもよい。
【００６１】
図１６Ａ及び図１６Ｂに、第２の実施例の変形例による半導体装置の断面図を示す。図１６Ａ及び図１６Ｂは、それぞれ第２の実施例による半導体装置の図１５Ａ及び図１５Ｂに対応する断面図を示す。
【００６２】
変形例では、ソース引出電極９０が、ニッケル層９０Ａといアルミニウム層９０Ｂとの２層構造になっている。同様に、ドレイン引出電極９１、下部ゲート引出電極８６、及び上部ゲート引出電極８７も、ニッケル層とアルミニウム層との２層構造になっている。その他の構造は、第２の実施例による半導体装置の構造と同一である。
【００６３】
以下、これらの引出電極を形成する方法について説明する。引出電極を形成するための凹部を、第１及び第２の実施例の場合と同様の方法で形成する。全面にニッケル層を堆積させて熱処理を行うことにより、このニッケル層とシリコン表面との間にニッケルシリサイド層を形成する。次に、アルミニウム層を堆積させる。ニッケル層とアルミニウム層とをパターニングすることにより、各引出電極を形成する。
【００６４】
なお、図１５Ａ及び図１５Ｂに示した第１の実施例による半導体装置のソース引出電極８０、ドレイン引出電極８１、下部ゲート引出電極８６、及び上部ゲート引出電極８７を、ニッケル層とアルミニウム層との２層構造にしてもよい。また、引出電極の下側の層を、シリコンとシリサイド反応するニッケル以外の金属で形成してもよい。例えば、コバルト、チタン等で形成してもよい。
【００６５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００６６】
上記実施例から、以下の付記に示された発明が導出される。
（付記１）  （ａ）少なくとも表層部が絶縁材料で形成された下地基板の上に、半導体材料からなる第１の半導体層が形成された積層基板の、該第１の半導体層に開口を形成する工程と、
（ｂ）前記開口を通して、前記下地基板の表層部を横方向にエッチングし、前記第１の半導体層の下に空洞を形成する工程と、
（ｃ）前記第１の半導体層の少なくとも底面上に、絶縁材料からなる第１の絶縁膜を形成する工程と、
（ｄ）前記第１の半導体層の下の空洞内を、導電材料からなる第１の導電膜で埋め込む工程と、
（ｅ）前記第１の半導体層の上面上に、絶縁材料からなる第２の絶縁膜を形成する工程と、
（ｆ）前記第２の絶縁膜の上に、導電材料からなる第２の導電膜を形成する工程と、
（ｇ）前記第１の半導体層を活性層とし、前記第１の絶縁膜を下側のゲート絶縁膜とし、前記第１の導電膜を下側のゲート電極とし、前記第２の絶縁膜を上側のゲート絶縁膜とし、前記第２の導電膜を上側のゲート電極とするダブルゲート型ＦＥＴを形成する工程と
を有する半導体装置の製造方法。
【００６７】
（付記２）  前記積層基板が、半導体からなる支持基板と、該支持基板の上に形成された絶縁材料からなる埋込絶縁層と、該埋込絶縁層の上に形成された前記第１の半導体層とを含むＳＯＩ基板である付記１に記載の半導体装置の製造方法。
【００６８】
（付記３）  前記工程（ｃ）で形成される前記第１の絶縁膜と、前記工程（ｅ）で形成される前記第２の絶縁膜とは、同一の成膜工程で形成される付記１または２に記載の半導体装置の製造方法。
【００６９】
（付記４）  前記工程（ｄ）で形成される前記第１の導電膜と、前記工程（ｆ）で形成される前記第２の導電膜とは、同一の導電材料堆積工程で堆積される付記３に記載の半導体装置の製造方法。
【００７０】
（付記５）  前記第１の半導体層は単結晶シリコンで形成され、前記第１の導電膜及び前記第２の導電膜は、多結晶シリコンで形成されている付記４に記載の半導体装置の製造方法。
【００７１】
（付記６）  前記工程（ｆ）の後に、さらに前記第２の導電膜の上に、シリコンの酸化を防止するための酸化防止膜を形成する工程を含み、
前記工程（ｇ）が、
前記酸化防止膜から、少なくとも前記第１の導電膜の底面までの各層を部分的にエッチングし、前記第１の導電膜、前記第１の絶縁膜、前記第１の半導体層、前記第２の絶縁膜、前記第２の導電膜、及び前記酸化防止膜が積層されたメサ構造体を形成する工程と、
前記メサ構造の側面に露出している前記第１の導電膜、前記第１の半導体層、及び前記第２の導電膜の表面を、多結晶シリコンの酸化速度が単結晶シリコンの酸化速度よりも速い条件で酸化する工程と、
前記メサ構造の脇に絶縁材料からなる埋込層を形成する工程と、
前記メサ構造の両側に、前記第１の半導体層の酸化されていない領域が露出し、該第１の半導体層の露出した面の上下には、前記第１の導電膜及び第２の導電膜の酸化された部分が露出するように、凹部を形成する工程と、
前記凹部内に、前記第１の半導体層の露出した側面に接触する導電性部材を形成する工程と
を含む付記５に記載の半導体装置の製造方法。
【００７２】
（付記７）  前記工程（ｇ）の導電性部材を形成する工程が、
シリコンとシリサイド反応する金属からなる導電性部材を、前記第１の半導体層の露出している側面上に形成する工程と、
前記導電性部材と前記第１の半導体層とを反応させて、両者の界面に金属シリサイド層を形成する工程と
を含む付記６に記載の半導体装置の製造方法。
【００７３】
（付記８）  前記積層基板の表面に、ダブルゲート型ＦＥＴが形成される第１の領域と、シングルゲート型ＦＥＴが形成される第２の領域とが画定されており、
前記工程（ａ）において、前記第１の領域内に前記開口を形成し、前記第２の領域においては全面に前記第１の半導体層を残し、
前記工程（ｅ）において、前記第２の絶縁膜の形成と同時に、前記第２の領域の第１の半導体層の上に第３の絶縁膜を形成し、
前記工程（ｆ）において、前記第２の導電膜の形成と同時に、前記第３の絶縁膜上に第３の導電膜を形成し、
前記工程（ｇ）が、前記第２の領域内の前記第１の半導体層を活性層とし、前記第３の絶縁膜をゲート絶縁膜とし、前記第３の導電膜をゲート電極とするシングルゲート型ＦＥＴを形成する工程を含む付記１〜７のいずれかに記載の半導体装置の製造方法。
【００７４】
（付記９）  （ａ）少なくとも表層部が絶縁材料で形成された下地基板の上に、単結晶シリコンからなる第１の半導体層が形成された積層基板の、該第１の半導体層に第１の開口を形成する工程と、
（ｂ）前記第１の開口を通して、前記下地基板の表層部を横方向にエッチングし、前記第１の半導体層の下に空洞を形成する工程と、
（ｃ）前記第１の半導体層の上面上及び底面上に、絶縁材料からなる第１の絶縁膜を形成する工程と、
（ｄ）前記第１の半導体層の下の空洞内を埋め込み、かつ該第１の半導体層の上面上の前記第１の絶縁膜の上にも堆積するように、多結晶シリコンからなる第１の導電膜を形成する工程と、
（ｅ）前記第１の半導体層の上面の一部の領域が露出するように、該第１の半導体層の上方に堆積した前記第１の導電膜及び前記第１の絶縁膜を貫通する第２の開口を形成する工程と、
（ｆ）前記第２の開口の底面に露出した第１の半導体層の上面を、シリコンの酸化を防止する材料からなる酸化防止膜で覆う工程と、
（ｇ）前記下地基板側から順番に、前記第１の導電膜、前記第２の絶縁膜、前記第１の半導体層、前記酸化防止膜が積層されたメサ構造体が残るように、該メサ構造体以外の部分を、少なくとも前記第１の導電膜の底面よりも深い位置までエッチングし、該メサ構造体の側面に前記第１の半導体層、前記第１の絶縁膜、及び前記第１の導電膜の側面を露出させる工程と、
（ｈ）前記メサ構造体の側面に露出した前記第１の半導体層の側面及び前記第１の導電膜の側面を、単結晶シリコンの酸化速度が多結晶シリコンの酸化速度よりも遅い条件で酸化する工程と、
（ｉ）前記酸化防止膜を除去する工程と、
（ｊ）前記第１の半導体層の上面を酸化して、第２の絶縁膜を形成する工程と、
（ｋ）前記メサ構造体の周囲に、酸化シリコンとは異なる材料からなる埋込層を形成する工程と、
（ｌ）前記埋込層及び前記第２の絶縁膜の上に、導電性材料からなる第２の導電膜を形成する工程と、
（ｍ）前記第１の半導体層を活性層とし、前記第１の絶縁膜を下側のゲート絶縁膜とし、前記第１の導電膜を下側のゲート電極とし、前記第２の絶縁膜を上側のゲート絶縁膜とし、前記第２の導電膜を上側のゲート電極とするダブルゲート型ＦＥＴを形成する工程と
を有する半導体装置の製造方法。
【００７５】
（付記１０）  支持基板上に形成された導電材料からなる下部ゲート電極と、前記下部ゲート電極の両側に配置され、該下部ゲート電極と上面が揃っている下部ゲート側方絶縁膜と、
前記下部ゲート電極及び前記下部ゲート側方絶縁膜の上に配置された絶縁材料からなる下部ゲート絶縁膜と、
前記下部ゲート絶縁膜の上に配置された半導体材料からなる活性層と、
前記活性層の上に配置された絶縁材料からなる上部ゲート絶縁膜と、
前記上部ゲート絶縁膜の表面の、前記下部ゲート電極に対応する領域上に配置された導電材料からなる上部ゲート電極と、
前記上部ゲート電極の両側の、前記上部ゲート絶縁膜上に配置された絶縁材料からなる上部ゲート側方絶縁膜と
を含み、両側の側面において、前記上部ゲート側方絶縁膜、前記上部ゲート絶縁膜、前記活性層、前記下部ゲート絶縁膜、及び前記下部ゲート側方絶縁膜の端面が揃っているメサ積層構造体と、
前記メサ積層構造体の両側の側面にそれぞれ接触し、前記活性層に電気的に接続された一対の引出電極と
を有する半導体装置。
【００７６】
（付記１１）  前記活性層がシリコンで形成されており、さらに、該活性層と前記引出電極との間に配置された金属シリサイド膜を有する付記１０に記載の半導体装置。
【００７７】
（付記１２）  前記下部ゲート側方絶縁膜は、前記下部ゲート電極の材料を酸化した酸化物で形成され、前記上部ゲート側方絶縁膜は、前記上部ゲート電極の材料を酸化した酸化物で形成されている付記１０または１１に記載の半導体装置。
【００７８】
（付記１３）  さらに、前記上部ゲート電極及び前記上部ゲート側方絶縁膜の上面を覆い、前記上部ゲート電極の酸化を防止する材料で形成された酸化防止膜を有する付記１２に記載の半導体装置。
【００７９】
（付記１４）  さらに、前記活性層の側面のうち、前記引出電極に接していない領域上に配置され、酸化シリコンで形成され、前記下部ゲート側方絶縁膜及び上部ゲート側方絶縁膜よりも薄い活性層側方絶縁膜を有する付記１１〜１３のいずれかに記載の半導体装置。
【００８０】
【発明の効果】
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の製造方法で用いるウエハの平面図であり、図１Ｂはその断面図である。
【図２】第１の実施例による半導体装置の製造工程の途中におけるウエハの平面図である。
【図３】第１の実施例による半導体装置の製造工程の途中におけるウエハの断面図であり、図３Ａは図２の一点鎖線Ａ３−Ａ３における断面に対応し、図３Ｂは一点鎖線Ｂ３−Ｂ３における断面に対応する。
【図４】図４Ａ〜図４Ｃは、図３Ａ及び図３Ｂに示した状態のウエハの断面ＳＥＭ写真である。
【図５】図５Ａ及び図５Ｂは、第１の実施例による半導体装置の製造工程の途中におけるウエハの断面図であり、図５Ａは図２の一点鎖線Ａ３−Ａ３における断面に対応し、図５Ｂは一点鎖線Ｂ３−Ｂ３における断面に対応する。
【図６】図６Ａ〜図６Ｃは、図５Ａ及び図５Ｂに示した状態のウエハの断面ＳＥＭ写真である。
【図７】第１の実施例による半導体装置の製造方法で作製される半導体装置の平面図である。
【図８】図８Ａ〜図８Ｃは、第１の実施例による半導体装置の製造工程の途中における装置の断面図であり、図８Ａは図７の一点鎖線Ａ８−Ａ８における断面に対応し、図８Ｂは一点鎖線Ｂ８−Ｂ８における断面に対応する。図８Ｃはウエハのシングルゲート領域に作製されるメサ構造の断面図である。
【図９】図９Ａ及び図９Ｂは、第１の実施例による半導体装置の製造工程の途中における装置の断面図であり、図９Ａは図７の一点鎖線Ａ８−Ａ８における断面に対応し、図９Ｂは一点鎖線Ｂ８−Ｂ８における断面に対応する。
【図１０】図１０Ａ及び図１０Ｂは、第１の実施例による半導体装置の製造工程の途中における装置の断面図であり、図１０Ａは図７の一点鎖線Ａ８−Ａ８における断面に対応し、図１０Ｂは一点鎖線Ｂ８−Ｂ８における断面に対応する。
【図１１】図１１Ａ及び図１１Ｂは、第１の実施例による半導体装置の断面図であり、図１１Ａは図７の一点鎖線Ａ８−Ａ８における断面に対応し、図１１Ｂは一点鎖線Ｂ８−Ｂ８における断面に対応する。
【図１２】図１２Ａ〜図１２Ｃは、第２の実施例による半導体装置の製造工程の途中における装置の断面図であり、図１２Ａは図２の一点鎖線Ａ３−Ａ３における断面に対応し、図１２Ｂ及び図１２Ｃは、図７の一点鎖線Ａ８−Ａ８における断面図に対応する。
【図１３】図１３Ａ及び図１３Ｂは、第２の実施例による半導体装置の製造工程の途中における装置の断面図であり、図１３Ａは図７の一点鎖線Ａ８−Ａ８における断面に対応し、図１３Ｂは一点鎖線Ｂ８−Ｂ８における断面に対応する。
【図１４】図１４Ａ及び図１４Ｂは、第２の実施例による半導体装置の製造工程の途中における装置の断面図であり、図１４Ａは図７の一点鎖線Ａ８−Ａ８における断面に対応し、図１４Ｂは一点鎖線Ｂ８−Ｂ８における断面に対応する。
【図１５】図１５Ａ及び図１５Ｂは、第２の実施例による半導体装置の断面図であり、図１５Ａは図７の一点鎖線Ａ８−Ａ８における断面に対応し、図１５Ｂは一点鎖線Ｂ８−Ｂ８における断面に対応する。
【図１６】図１６Ａ及び図１６Ｂは、第２の実施例の変形例による半導体装置の断面図であり、図１６Ａは図７の一点鎖線Ａ８−Ａ８における断面に対応し、図１６Ｂは一点鎖線Ｂ８−Ｂ８における断面に対応する。
【符号の説明】
１  ＳＯＩ基板
２  ダブルゲート領域
３  シングルゲート領域
１０  支持基板
１１  埋込絶縁層
１１Ａ  支持部材
１２  半導体層
１５  開口
１６  空洞
１７、１８、２２、２３、３５、３６、３７、３８  酸化シリコン膜
１９、２０  導電膜
２５  酸化防止膜
３０、３１  メサ構造
４０  埋込層
４１、４２、４３  凹部
４４  開口
４５、４６、４７、４８  コバルトシリサイド膜
５０  ソース引出電極
５１  ドレイン引出電極
５２  下部ゲート電極
５３  上部ゲート電極
５４  活性層
６０  開口
６１  酸化防止膜
６４  メサ構造
６５  埋込層
６８  上部ゲート電極
６９  酸化シリコン膜
７０  サイドウォールスペーサ
７５、７６、７７、７８  コバルトシリサイド膜
８０、９０  ソース引出電極
８１、９１  ドレイン引出電極
８６、９６  下部ゲート引出電極
８７、９７  上部ゲート引出電極
【図１】
2004303903.tif 000003
【図２】
2004303903.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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