(57)【要約】【課題】同一半導体基板上に、実際の製品となる縦型ＭＯＳＦＥＴと評価用の素子を同一プロセスで作製し、その評価用素子の電気的特性を測定することにより縦型ＭＯＳＦＥＴのゲート電極の埋め込み深さを評価すること。【解決手段】縦型ＭＯＳＦＥＴの製造プロセスにおいて、横型ＭＯＳＦＥＴの形成領域をマスクした状態で、縦型ＭＯＳＦＥＴのソース領域１７を形成するためのイオン注入をおこなうことにより、同一半導体基板１１上に、実際の製品となるｎ型の縦型ＭＯＳＦＥＴとともに、その縦型ＭＯＳＦＥＴと同じゲート電極構造を有する評価用のｐ型の横型ＭＯＳＦＥＴを作製する。そして、評価用横型ＭＯＳＦＥＴのしきい値電圧を測定することにより、横型ＭＯＳＦＥＴのゲート電極１６の埋め込み深さを求め、それに基づいて、縦型ＭＯＳＦＥＴのゲート電極１６の埋め込み深さを評価する。【選択図】　　　　図１
2004140040.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に第１導電型のエピタキシャル成長層を有し、前記エピタキシャル成長層上に第２導電型のチャネル層を有し、前記チャネル層を貫通して前記エピタキシャル成長層内にまで達するトレンチの内側にゲート絶縁膜を有し、前記ゲート絶縁膜の内側に埋め込みゲート電極を有し、前記チャネル層表面の前記トレンチの側部に第１導電型のソース領域を有し、前記エピタキシャル成長層をドレイン領域とする第１導電型の縦型ＭＯＳＦＥＴの前記ゲート電極の埋め込み深さを評価するにあたって、
前記半導体基板上に前記エピタキシャル成長層を有し、前記エピタキシャル成長層上に前記チャネル層を有し、前記トレンチと同じ深さの第２のトレンチを有し、前記第２のトレンチの内側にゲート絶縁膜を有し、該ゲート絶縁膜の内側に埋め込みゲート電極を有し、前記チャネル層の、前記第２のトレンチの両側部分をそれぞれ第２導電型のソース領域および第２導電型のドレイン領域とし、オン状態のときに前記第２のトレンチ内の前記ゲート絶縁膜と前記エピタキシャル成長層との接触部分に沿ってチャネルが形成される第２導電型の横型ＭＯＳＦＥＴを、前記縦型ＭＯＳＦＥＴと同一の製造プロセスで、前記縦型ＭＯＳＦＥＴとは異なる箇所に作製する工程と、
前記横型ＭＯＳＦＥＴのチャネルの電気的特性を測定し、その測定結果に基づいて、前記縦型ＭＯＳＦＥＴのゲート電極の埋め込み深さを評価する工程と、
を含むことを特徴とする縦型ＭＯＳＦＥＴの評価方法。
【請求項２】
前記横型ＭＯＳＦＥＴのしきい値電圧と前記横型ＭＯＳＦＥＴのチャネル長との関係、および前記横型ＭＯＳＦＥＴのチャネル長と前記横型ＭＯＳＦＥＴの埋め込みゲート電極が前記エピタキシャル成長層内に埋め込まれた深さとの関係を予め求めておく工程と、
前記横型ＭＯＳＦＥＴのしきい値電圧を測定し、その測定により得られたしきい値電圧に基づいて前記横型ＭＯＳＦＥＴのチャネル長を求め、その求めたチャネル長に基づいて前記横型ＭＯＳＦＥＴの埋め込みゲート電極の埋め込み深さを求め、その求めた埋め込み深さに基づいて縦型ＭＯＳＦＥＴの前記ゲート電極の埋め込み深さを評価する工程と、
を含むことを特徴とする請求項１に記載の縦型ＭＯＳＦＥＴの評価方法。
【請求項３】
前記縦型ＭＯＳＦＥＴのソース領域を形成するために前記チャネル層に第１導電型の不純物を注入する際に、前記横型ＭＯＳＦＥＴの形成領域に前記不純物が注入されないように前記横型ＭＯＳＦＥＴの形成領域をマスクすることを特徴とする請求項１または２に記載の縦型ＭＯＳＦＥＴの評価方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、埋め込みゲート電極を有する縦型ＭＯＳＦＥＴの評価方法に関し、特に縦型ＭＯＳＦＥＴの埋め込みゲート電極の埋め込み深さを評価する方法に関する。
【０００２】
【従来の技術】
図４は、ｎ型の縦型ＭＯＳＦＥＴの一般的な構成を示す断面図である。図４に示す構成の縦型ＭＯＳＦＥＴは、以下のようにして作製される。まず、ｎ型半導体基板１１上のｎ型エピタキシャル成長層１２に、ホウ素等のｐ型不純物を注入し、拡散させてｐ型チャネル層１３を形成する。ついで、異方性ドライエッチングによりトレンチ１４を形成する。このトレンチ１４の底部は、ｐ型チャネル層１３を貫通し、ｎ型エピタキシャル成長層１２内に埋め込まれている。
【０００３】
ついで、トレンチ１４の内側にゲート絶縁膜１５を形成し、さらにその内側をポリシリコンで埋め、ゲート電極１６とする。ついで、基板表面を、ソース領域を形成するためのイオン注入マスクで覆い、ヒ素等のｎ型不純物をイオン注入し、拡散させて、トレンチ１４の両側部にｎ型ソース領域１７を形成する。ついで、ゲート電極１６の上を層間絶縁膜１８で覆い、基板表面にｎ型ソース領域１７およびｐ型チャネル層１３に電気的に接続するソース電極１９を形成し、図４に示す状態となる。なお、ゲート電極１６は、図４に示す断面とは異なる断面において基板表面に露出する金属電極に接続されている。
【０００４】
この構成では、ｎ型エピタキシャル成長層１２がドレイン領域となる。さらに、図４には示されていないが、ドレイン電極およびパッシベーション膜が形成される。図４に破線で示すように、埋め込みゲート電極１６を有する縦型ＭＯＳＦＥＴでは、基板表面にソース２１が設けられ、トレンチ底部にドレイン２２が設けられ、トレンチ側壁に沿って縦方向（深さ方向）にチャネル２３が形成される。
【０００５】
上述した構成の縦型ＭＯＳＦＥＴの素子特性は、ｐ型チャネル層１３およびｎ型エピタキシャル成長層１２に埋め込まれているゲート電極１６の埋め込み深さにより決まる。そのため、埋め込みゲート電極１６の埋め込み深さを評価する必要がある。従来、この評価は、実際の製品となる縦型ＭＯＳＦＥＴを作製するウェハとは別に、製品にならない評価用の素子を作製するウェハを用意し、そのウェハに、実際の製造プロセスと同じプロセスで評価用の素子（縦型ＭＯＳＦＥＴ）を作製し、その素子の断面形状を電子顕微鏡等により観察するという方法で実施されている。なお、評価用の素子を作製せずに、実際の製造プロセスの途中で評価する方法は、未だ開示されておらず、技術が確立していない。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した従来の評価方法では、製品にならないウェハが必要であり、またこのウェハに製品にならない素子を作製するため、コストの増大を招くという問題点がある。また、評価用素子の断面形状の観察をおこなう際に、観察用試料の作製および電子顕微鏡等の操作を手作業でおこなうため、製造リードタイムの増加を招くという問題点があった。
【０００７】
本発明は、上記問題点に鑑みてなされたものであって、同一半導体基板上に、実際の製品となる縦型ＭＯＳＦＥＴと評価用の素子を同一プロセスで作製し、その評価用素子の電気的特性を測定することにより、縦型ＭＯＳＦＥＴのゲート電極の埋め込み深さを評価する縦型ＭＯＳＦＥＴの評価方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる縦型ＭＯＳＦＥＴの評価方法は、縦型ＭＯＳＦＥＴの製造プロセスにおいて、横型ＭＯＳＦＥＴの形成領域をマスクした状態で、縦型ＭＯＳＦＥＴのソース領域を形成するためのイオン注入をおこなうことにより、同一半導体基板上に、実際の製品となる第１導電型の縦型ＭＯＳＦＥＴとともに、その縦型ＭＯＳＦＥＴと同じゲート電極構造を有する評価用の第２導電型の横型ＭＯＳＦＥＴを作製し、その評価用横型ＭＯＳＦＥＴのしきい値電圧を測定して、縦型ＭＯＳＦＥＴのゲート電極の埋め込み深さを評価することを特徴とする。
【０００９】
この発明によれば、横型ＭＯＳＦＥＴに関し、そのゲート電極の埋め込み深さが深くなると、チャネル長が長くなり、しきい値電圧が高くなるので、横型ＭＯＳＦＥＴのしきい値電圧を測定し、横型ＭＯＳＦＥＴのゲート電極の埋め込み深さを求めることによって、横型ＭＯＳＦＥＴと同じゲート電極構造を有する縦型ＭＯＳＦＥＴのゲート電極の埋め込み深さを評価することができる。
【００１０】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明にかかる方法の実施に用いられる評価用のｐ型の横型ＭＯＳＦＥＴの構成を示す断面図である。図１に示すように、ｎ型半導体基板１１上にｎ型エピタキシャル成長層１２が積層され、そのｎ型エピタキシャル成長層１２の表面層にｐ型チャネル層１３が形成されている。これらｎ型半導体基板１１、ｎ型エピタキシャル成長層１２およびｐ型チャネル層１３は、図１に示す横型ＭＯＳＦＥＴとは別の箇所に作製されたｎ型の縦型ＭＯＳＦＥＴ（図４参照）と共通である。
【００１１】
第２のトレンチ３４は、ｐ型チャネル層１３を貫通してｎ型エピタキシャル成長層１２にまで達している。第２のトレンチ３４は、縦型ＭＯＳＦＥＴのトレンチ（図４参照、符号１４）と同じ深さであり、また同じ開口幅である。第２のトレンチ３４の内側にはゲート絶縁膜１５が設けられている。ゲート絶縁膜１５の内側は、ゲート電極１６となるポリシリコンで埋められている。また、ゲート電極１６は、層間絶縁膜１８により覆われており、図１に示す断面とは異なる断面において基板表面に露出する金属電極（図には現われていない）に接続されている。ゲート絶縁膜１５、ゲート電極１６および層間絶縁膜１８は、縦型ＭＯＳＦＥＴ（図４参照）と共通である。
【００１２】
この横型ＭＯＳＦＥＴでは、ｐ型チャネル層１３において、第２のトレンチ３４の一方の側方部分、図示例では左側の破線で示す部分がソース４１となり、その反対側の側方部分、図示例では右側の破線で示す部分がドレイン４２となる。したがって、基板表面上には、ソース４１上にソース電極３９が形成され、ドレイン４２上にドレイン電極３８が形成されている。ソース電極３９およびドレイン電極３８は、縦型ＭＯＳＦＥＴのソース電極（図４参照、符号１９）と共通である。また、チャネル４３は、ｎ型エピタキシャル成長層１２に形成される。
【００１３】
上述した構成の横型ＭＯＳＦＥＴは、縦型ＭＯＳＦＥＴ（図４参照）と同一の製造プロセスで製造される。ただし、縦型ＭＯＳＦＥＴのｎ型ソース領域（図４参照、符号１７）を形成するためにヒ素等のｎ型不純物をイオン注入する際に、横型ＭＯＳＦＥＴの形成領域をイオン注入マスクで覆い、横型ＭＯＳＦＥＴの形成領域にｎ型不純物がイオン注入されないようにする。また、縦型ＭＯＳＦＥＴのソース電極（図４参照、符号１９）を形成する際に、横型ＭＯＳＦＥＴにおいてソース電極３９とドレイン電極３８とが絶縁されるパターンとする。
【００１４】
図２は、図１に示す横型ＭＯＳＦＥＴのチャネル長と、埋め込みゲート電極のエピタキシャル成長層内への埋め込み深さとの関係を示す特性図である。図２に示すように、横型ＭＯＳＦＥＴでは、ゲート電極１６のｎ型エピタキシャル成長層１２内への埋め込み深さが深くなると、ｎ型エピタキシャル成長層１２内でのゲート絶縁膜１５に沿う距離が長くなるので、ソース４１とドレイン４２との間の距離、すなわちチャネル長が長くなる。
【００１５】
図３は、図１に示す横型ＭＯＳＦＥＴのしきい値電圧とチャネル長との関係を示す特性図である。図３に示すように、横型ＭＯＳＦＥＴでは、チャネル長が長くなると、しきい値電圧が高くなる。したがって、横型ＭＯＳＦＥＴのしきい値電圧を測定することによって、図２および図３に示す関係より、横型ＭＯＳＦＥＴのゲート電極１６のｎ型エピタキシャル成長層１２内への埋め込み深さを知ることができる。
【００１６】
そして、図１に示す横型ＭＯＳＦＥＴのゲート電極構造と、図４に示す縦型ＭＯＳＦＥＴのゲート電極構造とは同じであるため、縦型ＭＯＳＦＥＴのゲート電極１６のｎ型エピタキシャル成長層１２内への埋め込み深さを求めることができる。したがって、縦型ＭＯＳＦＥＴのゲート電極１６がｐ型チャネル層１３およびｎ型エピタキシャル成長層１２に対してどの程度深く埋め込まれているかということを評価することができる。
【００１７】
上述した実施の形態によれば、実際の製品となるｎ型の縦型ＭＯＳＦＥＴを作製するウェハに、縦型ＭＯＳＦＥＴとともに、その縦型ＭＯＳＦＥＴと同じゲート電極構造を有する評価用のｐ型の横型ＭＯＳＦＥＴを作製することができる。その横型ＭＯＳＦＥＴのしきい値電圧を測定し、横型ＭＯＳＦＥＴのゲート電極１６の埋め込み深さを求めることによって、縦型ＭＯＳＦＥＴのゲート電極１６の埋め込み深さを評価することができる。
【００１８】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。また、実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としたが、その逆でも同様である。
【００１９】
【発明の効果】
本発明によれば、実際の製品となる第１導電型の縦型ＭＯＳＦＥＴを作製するウェハに、縦型ＭＯＳＦＥＴとともに、その縦型ＭＯＳＦＥＴと同じゲート電極構造を有する評価用の第２導電型の横型ＭＯＳＦＥＴを作製することができる。そして、横型ＭＯＳＦＥＴの電気的特性を測定して、横型ＭＯＳＦＥＴのゲート電極の埋め込み深さを求めることによって、縦型ＭＯＳＦＥＴのゲート電極の埋め込み深さを評価することができる。
【図面の簡単な説明】
【図１】本発明にかかる縦型ＭＯＳＦＥＴの評価方法に用いられる評価用の横型ＭＯＳＦＥＴの構成を示す断面図である。
【図２】図１に示す横型ＭＯＳＦＥＴのチャネル長と埋め込みゲート電極のエピタキシャル成長層内への埋め込み深さとの関係を示す特性図である。
【図３】図１に示す横型ＭＯＳＦＥＴのしきい値電圧とチャネル長との関係を示す特性図である。
【図４】縦型ＭＯＳＦＥＴの構成を示す断面図である。
【符号の説明】
１１　ｎ型半導体基板
１２　ｎ型エピタキシャル成長層
１３　ｐ型チャネル層
１４　トレンチ
１５　ゲート絶縁膜
１６　ゲート電極
１７　ｎ型ソース領域
２１，４１　ソース
２２，４２　ドレイン
２３，４３　チャネル
３４　第２のトレンチ
【図１】
2004140040.tif 000003
【図２】
2004140040.tif 000004
【図３】
2004140040.tif 000005
【図４】
2004140040.tif 000006