(57)【要約】【課題】新規かつ有用なコンタクトホール形成方法を提供する。【解決手段】その表面に順に隣接する第一乃至第四のゲート導電構造を設けかつ前記第二及び第三のゲート導電構造を活性領域に位置させてなる基板を提供する段階と、前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分に順応的に金属配線層を形成する段階と、前記金属配線層を被覆すると共に前記第一と第二のゲート導電構造との隙間及び前記第三と第四のゲート導電構造との隙間を充填するように、前記基板の全表面において表面が平坦な内層誘電層を形成する段階と、前記金属配線層表面を露出させるように、前記内層誘電層内にビット線コンタクトホールを形成する段階とからなる【選択図】　　図２Ｈ
2004047525.tif 000002
【特許請求の範囲】
【請求項１】
（１）その表面に順に隣接する第一乃至第四のゲート導電構造を設けかつ前記第二及び第三のゲート導電構造を活性領域に位置させてなる基板を提供する段階と、
（２）前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分に順応的に金属配線層を形成する段階と、
（３）前記金属配線層を被覆すると共に前記第一と第二のゲート導電構造との隙間及び前記第三と第四のゲート導電構造との隙間を充填するように、前記基板の全表面において表面が平坦な内層誘電層を形成する段階と、
（４）前記金属配線層表面を露出させるように、前記内層誘電層内にビット線コンタクトホールを形成する段階とからなるコンタクトホール形成方法。
【請求項２】
（１）その表面に順に隣接する第一乃至第四のゲート導電構造を設けかつ前記第二及び第三のゲート導電構造を活性領域に位置させてなる基板を提供する段階と、
（２）前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分に順応的に金属配線層を形成する段階と、
（３）前記金属配線層を被覆すると共に前記第一と第二のゲート導電構造との隙間及び前記第三と第四のゲート導電構造との隙間を充填するように、前記基板の全表面において表面が平坦な内層誘電層を形成する段階と、
（４）前記内層誘電層表面にパターン化フォトレジスト層を形成する段階と、
（５）前記パターン化フォトレジスト層をマスクとして前記内層誘電層をエッチングすることにより、前記第一のゲート導電構造の上部を露出させる第一のコンタクトホールと前記金属配線層表面を露出させる第二のコンタクトホール及び前記第四のゲート導電構造の外側に当たる基板表面部分を露出させる第三のコンタクトホールを同時に形成する段階とからなることを特徴とするコンタクトホール形成方法。
【請求項３】
（１）その表面に順に隣接する第一乃至第四のゲート導電構造を設けかつ前記第二及び第三のゲート導電構造を活性領域に位置させてなる基板を提供する段階と、
（２）前記基板表面において順応的にライナ層を形成する段階と、
（３）前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分を露出させるように、前記ライナ層であって前記第二と第三のゲート導電構造の間に当たる部分を除去する段階と、
（４）前記基板表面に順応的に金属配線層を形成する段階と、
（５）前記金属配線層の前記第二と第三のゲート導電構造の間に当たる部分を残すように、前記金属配線層を部分的に除去する段階と、
（６）前記金属配線層を被覆すると共に前記第一と第二のゲート導電構造との隙間及び前記第三と第四のゲート導電構造との隙間を充填するように、前記基板の全表面において表面が平坦な内層誘電層を形成する段階と、
（７）前記内層誘電層表面にパターン化フォトレジスト層を形成する段階と、
（８）前記パターン化フォトレジスト層をマスクとして前記内層誘電層をエッチングすることにより、前記第一のゲート導電構造の上部を露出させる第一のコンタクトホールと前記金属配線層表面を露出させる第二のコンタクトホール及び前記第四のゲート導電構造の外側に当たる基板表面部分を露出させる第三のコンタクトホールを同時に形成する段階とからなることを特徴とするコンタクトホール形成方法。
【請求項４】
前記金属配線層の材質は多結晶シリコンまたは窒化チタンであることを特徴とする請求項１乃至３のうちいずれか一項に記載のコンタクトホール形成方法。
【請求項５】
前記金属配線層の形成方法は、前記基板の全表面において順応的に金属配線層を形成する段階と、前記金属配線層の前記第二と第三のゲート導電構造の間に当たる部分を残すように前記金属配線層を除去する段階とからなることを特徴とする請求項１または２に記載のコンタクトホール形成方法。
【請求項６】
前記の表面が平坦な内層誘電層の形成方法は前記基板表面において全面的に内層誘電層を形成する段階と、平坦化処理を施す段階とからなることを特徴とする請求項１乃至３のうちいずれか一項に記載のコンタクトホール形成方法。
【請求項７】
前記平坦化処理はＣＭＰ法で行われることを特徴とする請求項６記載のコンタクトホール形成方法。
【請求項８】
前記ビット線コンタクトホールの形成方法は、前記金属配線層表面を露出するようにパターン化フォトレジスト層を形成する段階と、該パターン化フォトレジスト層をマスクとして前記内層誘電層をエッチングする段階と、前記パターン化フォトレジスト層を除去する段階とからなることを特徴とする請求項１に記載のコンタクトホール形成方法。
【請求項９】
前記ビット線コンタクトホールの形成段階において、同時に、第一のゲート導電構造の上部を露出させる第一の内部接続線コンタクトホールと第四のゲート導電構造の外側に当たる基板表面部分を露出させる第二の内部接続線コンタクトホールをも形成することを特徴とする請求項１に記載のコンタクトホール形成方法。
【請求項１０】
各ゲート導電構造はそれぞれゲート層と被覆層とからなることを特徴とする請求項１乃至３のうちいずれか一項に記載のコンタクトホール形成方法。
【請求項１１】
前記被覆層の材質は窒化シリコンと窒酸化シリコン及び酸化シリコンのいずれかからなることを特徴とする請求項１乃至３のうちいずれか一項に記載のコンタクトホール形成方法。
【請求項１２】
前記内層誘電層の材質はＢＰＳＧ、ＨＤＰ酸化シリコン及びＴＥＯＳのうち少なくとも一種からなることを特徴とする請求項１乃至３のうちいずれか一項に記載のコンタクトホール形成方法。
【請求項１３】
各ゲート導電構造の側壁にスペーサを形成することを特徴とする請求項１乃至３のうちいずれか一項に記載のコンタクトホール形成方法。
【請求項１４】
前記スペーサの材質は窒化シリコンと窒酸化シリコン及び酸化シリコンのうち少なくとも一種からなることを特徴とする請求項１乃至３のうちいずれか一項に記載のコンタクトホール形成方法。
【請求項１５】
前記基板は、更に、それぞれ前記第一と第二のゲート導電構造の間及び前記第三と第四のゲート導電構造の間に設けられ前記活性領域を定義するための複数の浅トレンチ分離領域を備えることを特徴とする請求項１乃至３のうちいずれか一項に記載のコンタクトホール形成方法。
【請求項１６】
前記ライナ層を部分的に除去する方法は、前記基板表面であって前記第二と第三のゲート導電構造の間に当たる部分表面を露出させるために第一のパターン化レジスト層を形成する段階と、前記第一のパターン化フォトレジスト層をマスクとして前記ライナ層をエッチングする段階と、前記第一のパターン化フォトレジスト層を除去する段階とからなることを特徴とする請求項３に記載のコンタクトホール形成方法。
【請求項１７】
前記ライナ層の材質は窒酸化シリコンと窒化シリコン及び酸化シリコンのいずれかからなることを特徴とする請求項３に記載のコンタクトホール形成方法。
【請求項１８】
前記金属配線層を部分的に除去する方法は、前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分を被覆するように第二のパターン化レジスト層を形成する段階と、前記第二のパターン化フォトレジスト層をマスクとして前記金属配線層をエッチングする段階と、前記第二のパターン化フォトレジスト層を除去する段階とからなることを特徴とする請求項３に記載のコンタクトホール形成方法。
【請求項１９】
前記第二のパターン化フォトレジスト層は前記第一のパターン化フォトレジスト層の逆パターンであることを特徴とする請求項１６または１８に記載のコンタクトホール形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体製造工程に係り、特にコンタクトホール形成方法に関する。
【０００２】
【従来の技術】
現在、半導体記憶素子としては、トレンチ型ＤＲＡＭやスタックト型ＤＲＡＭ及びＦＬＡＳＨ記憶素子が挙げられる。ウェハのサイズを縮小するために、従来の半導体製造工程において、セルフアラインコンタクト（Ｓｅｌｆ　Ａｌｉｇｎｅｄ　Ｃｏｎｔａｃｔ、ＳＡＣ）法によりゲート導電構造同士間の間隔を定義する。これにより、その間隔は有効に縮小される。
【０００３】
図１Ａ―１Ｆは従来のＳＡＣ法によるコンタクトホール形成工程を示す断面図である。
【０００４】
図１Ａにおいて、先ず、Ｐ型シリコン基板１０を提供する。該基板１０は、活性領域（ＡＡ）同士を分離するための複数の浅トレンチ分離（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ、ＳＴＩ）領域１２と、基板１０表面に形成されるゲート絶縁層１４と、ゲート絶縁層１４表面に形成される複数のゲート導電構造１６１―１６４（各ゲート導電構造のワード線は多結晶シリコン層１７７とタングステンシリコン層１８と窒化シリコン被覆層１９とからなる）と、基板１０表面であってゲート導電構造１６１―１６４同士間の隙間に当たる表面部分にそれぞれ形成される複数のＮ−型イオン注入領域２０とを有する。
【０００５】
次に、図１Ｂにおいて、多結晶シリコン層１７及びタングステンシリコン層１８の側壁に酸化シリコンスペーサ（Ｓｐａｃｅｒ）２２を成長してから各ゲート導電構造１６１−１６４の側壁に窒化シリコンスペーサ（Ｓｐａｃｅｒ）２４を形成する。この後、ゲート導電構造１６１―１６４及び窒化シリコンスペーサ２４をマスクとして、Ｎ−型イオン注入領域２０の露出部分においてＮ＋型イオン注入領域２６を形成する。ここで、Ｎ＋型イオン注入領域２６はソース／ドレイン領域とするが、Ｎ−型イオン注入領域２０はＬＤＤ（ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａｉｎ）とする。
【０００６】
次に、図１Ｃにおいて、基板１０の全表面において窒酸化シリコン（ＳｉＯＮ）ライナ層（Ｌｉｎｅｒ）２８を堆積する。この後、堆積法及びＣＭＰ（化学的機械的研磨）法を以って、ゲート導電構造１６１―１６４同士間の隙間を充填するように窒酸化シリコンライナ層２８に表面が平坦な内層誘電（Ｉｎｔｅｒ−Ｌａｙｅｒ　Ｄｉｅｌｅｃｔｒｉｃ，　ＩＬＤ）層３０を形成する。ＩＬＤ層３０の材質としては、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）やＨＤＰ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）酸化シリコン、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）のいずれかまたはその組合せが用いられる。
【０００７】
次に、図１Ｄにおいて、ＩＬＤ層３０に、ビット線コンタクトホールパターンを有する第一のパターン化フォトレジスト層３１を形成する。この後、ゲート導電構造１６２と１６３の間にあるＩＬＤ層３０及び窒酸化シリコンライナ層２８を除去することにより、Ｎ＋型イオン注入領域２６を露出させるビット線コンタクトホール３２を形成する。
【０００８】
次に、図１Ｅにおいて、第一のパターン化フォトレジスト層３１を除去してからビット線コンタクトホール３２内に第一の導電層を堆積する。この後、エッチバックでビット線コンタクトホール３２内の第一の導電層を所定の高さとなるようにエッチングする。ここで、残留される第一の導電層はビット線コンタクトプラグ３４とする。
【０００９】
次に、図１Ｆにおいて、基板１０表面において内部接続線コンタクトホールパターンを有する第二のパターンフォトレジスト層３５を形成する。この後、所定の領域においてＩＤＬ層３０と窒酸化シリコンライナ層２８及び窒化シリコン被覆層１９を部分的に除去することにより、第一の内部接続線コンタクトホール３６及び第二の内部接続線コンタクトホール３８を形成する。ここで、第一の内部接続線コンタクトホール３６はゲート導電構造１６１の上方に形成されタングステンシリコン層１８表面を露出させるものである。一方、第二の内部接続線コンタクトホール３８はゲート導電構造１６４の外側に形成されＮ＋型イオン注入領域２６を露出させるものである。第二のパターン化フォトレジスト層３５を除去すると、第一のコンタクトホール３６、第二のコンタクトホール３８及び第三のコンタクトホール３２が形成される。
【００１０】
【発明が解決しようとする課題】
しかしながら、前記のＳＡＣ法によるコンタクトホール形成方法において下記のような欠点がある。
【００１１】
（１）ＳＴＩ領域と活性領域との段差が大き過ぎて、リソグラフィを施す際アライメントの精度が低い。更に、ＣＭＰ法によるＩＬＤ層３０の厚さまたは平坦特性は良好でない場合、コンタクトホールのエッチング輪郭に悪影響に与え、そして、例えばビット線とワード線のショートやビット線コンタクトホール無効等の内部接続線構造上の問題が発生する。特に、素子サイズを益々縮小させるという設計規則の進化に伴ってこのような問題は一層深刻になる。
【００１２】
（２）ビット線コンタクトホール３２のＳＡＣエッチングを行う場合、ＩＬＤ層３０とライナ層２８とのエッチング選択比が小さくてエッチング停止の能力が足りないため、浅トレンチ分離領域１２において割れ目（Ｓｅａｍ、シーム）が生じてビット線コンタクトプラグ３４と基板１０の間にジャンクションリークが発生する。
【００１３】
（３）ＳＡＣ法を施すため窒化シリコン被覆層１９を厚くする必要がある。これにより、製造中熱吸収が増加する。よって、製品の電気的特性（例えばＶｔ、Ｉｄｓａｔ、Ｉｏｆｆ）は劣化する。
【００１４】
（４）素子サイズを更に縮小する場合、リソグラフィとエッチングの実施は難しい。
【００１５】
（５）被覆層１９とスペーサ２４の材質としては窒化シリコンまたは窒酸化シリコンしか利用できないため、製造材料の使用が限定されるばかりか、多結晶シリコン層１７の漏電問題も一層悪化する。
【００１６】
前記のような問題点を解決するために、本発明の目的は、新規かつ有用なコンタクトホール形成方法を提供することにある。
【００１７】
【課題を解決するための手段】
前記目的を達成するための本発明の
前記目的を達成するための本発明のコンタクトホール形成方法は、（１）その表面に順に隣接する第一乃至第四のゲート導電構造を設けかつ前記第二及び第三のゲート導電構造を活性領域に位置させてなる基板を提供する段階と、（２）前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分に順応的に金属配線層を形成する段階と、（３）前記金属配線層を被覆すると共に前記第一と第二のゲート導電構造との隙間及び前記第三と第四のゲート導電構造との隙間を充填するように、前記基板の全表面において表面が平坦な内層誘電層を形成する段階と、（４）前記金属配線層表面を露出させるように、前記内層誘電層内にビット線コンタクトホールを形成する段階とから構成される。
【００１８】
また、本発明のコンタクトホール形成方法は（１）その表面に順に隣接する第一乃至第四のゲート導電構造を設けかつ前記第二及び第三のゲート導電構造を活性領域に位置させてなる基板を提供する段階と、（２）前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分に順応的に金属配線層を形成する段階と、（３）前記金属配線層を被覆すると共に前記第一と第二のゲート導電構造との隙間及び前記第三と第四のゲート導電構造との隙間を充填するように、前記基板の全表面において表面が平坦な内層誘電層を形成する段階と、（４）前記内層誘電層表面にパターン化フォトレジスト層を形成する段階と、（５）前記パターン化フォトレジスト層をマスクとして前記内層誘電層をエッチングすることにより、前記第一のゲート導電構造の上部を露出させる第一のコンタクトホールと前記金属配線層表面を露出させる第二のコンタクトホール及び前記第四のゲート導電構造の外側に当たる基板表面部分を露出させる第三のコンタクトホールを同時に形成する段階とから構成される。
【００１９】
また、本発明のコンタクトホール形成方法は、（１）その表面に順に隣接する第一乃至第四のゲート導電構造を設けかつ前記第二及び第三のゲート導電構造を活性領域に位置させてなる基板を提供する段階と、（２）前記基板表面において順応的にライナ層を形成する段階と、（３）前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分を露出させるように、前記ライナ層であって前記第二と第三のゲート導電構造の間に当たる部分を除去する段階と、（４）前記基板表面に順応的に金属配線層を形成する段階と、（５）前記金属配線層の前記第二と第三のゲート導電構造の間に当たる部分を残すように、前記金属配線層を部分的に除去する段階と、（６）前記金属配線層を被覆すると共に前記第一と第二のゲート導電構造との隙間及び前記第三と第四のゲート導電構造との隙間を充填するように、前記基板の全表面において表面が平坦な内層誘電層を形成する段階と、（７）前記内層誘電層表面にパターン化フォトレジスト層を形成する段階と、（８）前記パターン化フォトレジスト層をマスクとして前記内層誘電層をエッチングすることにより、前記第一のゲート導電構造の上部を露出させる第一のコンタクトホールと前記金属配線層表面を露出させる第二のコンタクトホール及び前記第四のゲート導電構造の外側に当たる基板表面部分を露出させる第三のコンタクトホールを同時に形成する段階とから構成される。
【００２０】
また、前記基板は、更に、それぞれ前記第一と第二のゲート導電構造の間及び前記第三と第四のゲート導電構造の間に設けられ前記活性領域を定義するための複数の浅トレンチ分離領域を備えても良い。
【００２１】
また、各ゲート導電構造はそれぞれゲート層と被覆層とから構成されても良い。
【００２２】
また、前記被覆層の材質は窒化シリコンと窒酸化シリコン及び酸化シリコンのいずれかから構成されても良い。
【００２３】
また、前記内層誘電層の材質はＢＰＳＧ、ＨＤＰ酸化シリコン及びＴＥＯＳのうち少なくとも一種から構成されても良い。
【００２４】
また、各ゲート導電構造の側壁にスペーサを形成しても良い。
【００２５】
また、前記スペーサの材質は窒化シリコンと窒酸化シリコン及び酸化シリコンのうち少なくとも一種から構成されても良い。
【００２６】
また、前記ライナ層を部分的に除去する方法は、前記基板表面であって前記第二と第三のゲート導電構造の間に当たる部分表面を露出させるために第一のパターン化レジスト層を形成する段階と、前記第一のパターン化フォトレジスト層をマスクとして前記ライナ層をエッチングする段階と、前記第一のパターン化フォトレジスト層を除去する段階と構成されても良い。
【００２７】
また、前記ライナ層の材質は窒酸化シリコンと窒化シリコン及び酸化シリコンのいずれかから構成されても良い。
【００２８】
また、前記金属配線層を部分的に除去する方法は、前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分を被覆するように第二のパターン化レジスト層を形成する段階と、前記第二のパターン化フォトレジスト層をマスクとして前記金属配線層をエッチングする段階と、前記第二のパターン化フォトレジスト層を除去する段階とから構成されても良い。
【００２９】
また、前記の表面が平坦な内層誘電層の形成方法は前記基板表面において全面的に内層誘電層を形成する段階と、平坦化処理を施す段階と構成されても良い。
【００３０】
また、前記平坦化処理はＣＭＰ法を用いることができる。
【００３１】
また、前記第一乃至第三のコンタクトホールの形成方法は、前記第一のゲート導電構造の上方と前記金属配線層表面及び前記第四のゲート導電構造の外側に当たる基板の部分表面を露出させるために第三のパターン化レジスト層を形成する段階と、前記第二のパターン化フォトレジスト層をマスクとして前記内層誘電層をエッチングする段階と、前記第三のパターン化フォトレジスト層を除去する段階とから構成されても良い。
【００３２】
【発明の実施の形態】
前記の目的を達成して従来の欠点を除去するための課題を実行する本発明の実施例の構成とその作用を添付図面に基づき詳細に説明する。
【００３３】
図２Ａ―２Ｊは本発明に係るコンタクトホール形成方法を示す断面図である。
【００３４】
図２Ａにおいて、先ず、基板５０を提供する。該基板５０は、例えば、Ｐ型シリコン基板であって、活性領域（ＡＡ）同士を隔離するための複数の浅トレンチ分離領域５２と、基板５０表面に形成されるゲート絶縁層５４と、ゲート絶縁層５４表面に形成される複数のゲート導電構造５６１―５６４（各ゲート導電構造は多結晶シリコン層５７とタングステンシリコン層５８と被覆層５９とからなる）と、基板５０表面であってゲート導電構造５６１―５６４同士間に当たる表面部分にそれぞれ形成される複数のＮ−型イオン注入領域６０とを有する。ここで、被覆層５９の材質は窒化シリコンや窒酸化シリコンまたは酸化シリコンが用いられる。
【００３５】
次に、図２Ｂにおいて、多結晶シリコン層５７及びタングステンシリコン層５８の側壁に第一のスペーサ６２を形成してから各ゲート導電構造５６１−５６４の側壁に第二のスペーサ６４を形成する。ここで、第一のスペーサ６２の材質は例えば酸化シリコンであり、第二のスペーサ６４の材質は窒化シリコン、窒酸化シリコン及び酸化シリコンのいずれかであり得る。この後、ゲート導電構造５６１―５６４及び第二のスペーサ６４をマスクとして、Ｎ−型イオン注入領域６０の露出部分においてＮ＋型イオン注入領域６６を形成する。ここで、Ｎ＋型イオン注入領域６６はソース／ドレイン領域とするが、Ｎ−型イオン注入領域６０はＬＤＤとする。
【００３６】
次に、図２Ｃにおいて、基板５０の全表面においてライナ層６８を堆積する。このライナ層の材質は窒酸化シリコンと窒化シリコン及び酸化シリコンのいずれかであり得る。
【００３７】
次に、図２Ｄにおいて、第一のパターン化フォトレジスト層６９を用いリソグラフィ及びエッチングを行うことにより、ゲート導電構造５６２と５６３の間にあるＮ＋型イオン注入領域６６を露出させるようにライナ層６８を部分的に除去する。
【００３８】
次に、図２Ｅにおいて、第一のパターン化フォトレジスト層６９を除去し、そして、基板５０の全表面において全面的に金属配線層７０を形成する．該金属配線層７０の材質としては多結晶シリコン（Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）または窒化チタン（ＴｉＮ）が用いられる。
【００３９】
次に、図２Ｆにおいて、第二のパターン化フォトレジスト層７１をマスクとすると共にライナ層６８をエッチング停止層としてリソグラフィ及びエッチングを施すことにより、ゲート導電構造５６２と５６３の間にある金属配線層７０の部分のみを残すように金属配線層７０を部分的に除去する。ここで、第二のパターン化フォトレジスト層７１は第一のパターン化フォトレジスト層６９の逆パターン（Ｒｅｖｅｒｓｅ　Ｔｏｎｅ）であって良い。
【００４０】
次に、図２Ｇにおいて、第二のパターン化フォトレジスト層７１を除去する。この後、堆積法及びＣＭＰ法を以って、ゲート導電構造５６１―５６４同士間の隙間を充填するように基板５０の全表面において表面が平坦なＩＬＤ層７２を形成する。ＩＬＤ層７０の材質としては、ＢＰＳＧやＨＤＰ酸化シリコン、ＴＥＯＳのいずれかまたはその組合せが用いられる。
【００４１】
次に、図２Ｈにおいて、ＩＬＤ層７２に、コンタクトホールパターンを有する第三のパターン化フォトレジスト層７３を形成する。この後、所定の領域においてＩＤＬ層７２とライナ層６８及び被覆層５９を部分的に除去することにより、ビット線コンタクトホール７４２と第一の内部接続線コンタクトホール７４１及び第二の内部接続線コンタクトホール７４３を形成する。ここで、ビット線コンタクトホール７４２はゲート導電構造５６２と５６３の間にある電気接続パッド７０ａの上方に形成される。また、該ビット線コンタクトホール７４２をエッチングする際電気接続パッド７０ａをエッチング停止層とする。一方、第一の内部接続線コンタクトホール７４１は、ゲートコンタクトホール（ＣＧ）であって、ゲート導電構造５６１の上方に形成されタングステンシリコン層５８表面を露出させるものである。また、第三の内部接続線コンタクトホール７４３はドレインコンタクトホール（ＣＤ）であって、ゲート導電構造５６４の片側に形成されＮ＋型イオン注入領域６６を露出させるものである。このように、本発明方法によるコンタクトホールの製造が完成される。そして、このようなコンタクトホール内に金属プラグを充填すると、内部接続線が形成される。
【００４２】
なお、硼素イオンや燐イオンがシリコン基板に拡散することを防止し素子の安定性を確保するために、ライナ層の材質は窒化シリコンであれば、ＩＬＤ層の材質としてはＢＰＳＧを用いて良いが、ライナ層の材質としては酸化シリコンであれば、ＩＬＤ層の材質は硼素や燐を含有しない誘電材を用いて良い。
【００４３】
本発明は前記実施例の如く提示されているが、これは本発明を限定するものではなく、当業者は本発明の要旨と範囲内において変形と修正をすることができる。
【００４４】
【発明の効果】
前記の通り、本発明は（１）ビット線コンタクトホールのエッチング停止層として基板のビット線コンタクトホール領域の部分に金属配線層を形成するこｔにより、エッチング選択比が向上することと、（２）ビット線コンタクトホールと内部接続線コンタクトホールが同時に形成されることを特徴とする。
【００４５】
従来の技術に比べると、本発明の方法は以下の利点を有する。
【００４６】
（１）本発明において基板に金属配線層を形成した後に、多結晶シリコンと酸化シリコンの高選択比を以ってコンタクトホールのエッチングを行うため、従来のようにＳＡＣ法によるコンタクトホールのエッチング輪郭の欠陥や内部接続線構造のショート及びコンタクトホール無効等の問題が発生しない。
【００４７】
（２）本発明において、第一のパターンフォトレジスト層をマスクとして利用することにより、容易に第二と第三のゲート導電構造の間にあるライナ層を除去することができ、シリコン凹下の深さが大きくなることが発生し難いし、且つ、浅トレンチ分離領域においてシームが生じることが避けられる。従って、コンタクトプラグと基板の間におけるジャンクションリークの発生が防止される。
【００４８】
（３）ビット線コンタクトホール内の金属配線層とシリコン基板とのオーミックコンタクトは非常に良いため、安定なコンタクト抵抗を提供することができる。
【００４９】
（４）本発明において被覆層を薄くすることができるため、これにより、製造中熱吸収が減少する。よって、製品の電気的品質が向上する。
【００５０】
（５）素子サイズが更に縮小しても、本発明方法を利用すれば、従来のＳＡＣ法によるリソグラフィ及びエッチング上の問題が生じない。
【００５１】
（６）本発明において被覆層と第二のスペーサの材質としては、窒化シリコンまたは窒酸化シリコンの以外、酸化シリコンを利用しても良い。従って、製造材料の使用が減少される。
【図面の簡単な説明】
【図１Ａ】従来のＳＡＣ法によるコンタクトホール形成工程の一部分段階を示す断面図である。
【図１Ｂ】図１Ａに示す段階に続く段階を示す断面図である。
【図１Ｃ】図１Ｂに示す段階に続く段階を示す断面図である。
【図１Ｄ】図１Ｃに示す段階に続く段階を示す断面図である。
【図１Ｅ】図１Ｄに示す段階に続く段階を示す断面図である。
【図１Ｆ】図１Ｅに示す段階に続く段階を示す断面図である。
【図２Ａ】本発明の実施例のコンタクトホール形成方法による製造肯定の一部分段階を示す平面図である。
【図２Ｂ】図２Ａに示す段階に続く段階を示す断面図である。
【図２Ｃ】図２Ｂに示す段階に続く段階を示す断面図である。
【図２Ｄ】図２Ｃに示す段階に続く段階を示す断面図である。
【図２Ｅ】図２Ｄに示す段階に続く段階を示す断面図である。
【図２Ｆ】図２Ｅに示す段階に続く段階を示す断面図である。
【図２Ｇ】図２Ｆに示す段階に続く段階を示す断面図である。
【図２Ｈ】図２Ｇに示す段階に続く段階を示す断面図である。
【符号の説明】
１０、５０　基板
１２、５２　浅トレンチ分離領域
１４、５４　ゲート絶縁層
１７、５２　多結晶シリコン層
１８、５８　タングステンシリコン層
１９、５９　窒化シリコン被覆層
２０、６０　ＬＤＤ
２２、６２　酸化シリコンスペーサ
２４、６４　窒化シリコンスペーサ
２６、６６　ソース／ドレイン領域
２８、６８　ライナ層
３０、７２　内層誘電層
３２、７４２　ビット線コンタクトホール
３４　ビット線コンタクトプラグ
７０　金属配線層
７３　第三のパターン化フォトレジスト層
１６１―１６４、５６１―５６４　ゲート導電構造
３１、６９　第一のパターン化フォトレレジスト層
３５、７１　第二のパターン化フォトレレジスト層
３６、７４１　第一の内部接続線コンタクトホール
３８、７４３　第二の内部接続線コンタクトホール
【図１Ａ】
2004047525.tif 000003
【図１Ｂ】
2004047525.tif 000004
【図１Ｃ】
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【図１Ｄ】
2004047525.tif 000006
【図１Ｅ】
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【図１Ｆ】
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【図２Ａ】
2004047525.tif 000009
【図２Ｂ】
2004047525.tif 000010
【図２Ｃ】
2004047525.tif 000011
【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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