(57)【要約】【課題】クロックの周波数が所定の範囲よりも低い場合に、その周波数異常を安定して検出することが可能な周波数検出回路を提供する。【解決手段】検査対象クロックの立上り及び立下りの有無を示す情報を格納し、検査対象クロックの立上り、または立下りから次のエッジ（立下りまたは立上がり）を示す情報が格納されない場合に、周波数異常を示すエラー検出信号を出力する状態保持レジスタと、検査対象クロックの立上り及び立下りをそれぞれ検出し、該立上りに応じた立上り検出信号、及び該立下りに応じた立下り検出信号を出力する立上り／立下り検出回路と、状態保持レジスタに検査対象クロックの情報を格納するための格納タイミングを生成するサンプリングクロック生成回路と、立上り検出信号及び立下り検出信号に基づいて検査対象クロックのエッジ検出結果であるエッジ検出信号を出力するエッジ検出信号生成回路とを有する構成とする。【選択図】  図１
2004205339.tif 000002
【特許請求の範囲】
【請求項１】
外部から供給されるクロックの周波数異常を検出する周波数検出回路であって、
前記周波数異常の検出対象である検査対象クロックの立上り及び立下りの有無を示す情報を格納し、前記検査対象クロックの立上りから所定の時間内に前記立下りを示す情報が格納されない場合、または前記検査対象クロックの立下りから所定の時間内に立上りを示す情報が格納されない場合に、前記周波数異常を示すエラー検出信号を出力する状態保持レジスタと、
前記検査対象クロックの立上り及び立下りを検出し、該立上りに応じた立上り検出信号、及び該立下りに応じた立下り検出信号を出力する立上り／立下り検出回路と、
前記状態保持レジスタに前記検査対象クロックの前記情報を格納するための格納タイミングを生成するサンプリングクロック生成回路と、
前記立上り検出信号及び前記立下り検出信号に基づいて前記検査対象クロックのエッジ検出結果であるエッジ検出信号を出力するエッジ検出信号生成回路と、
を有する周波数検出回路。
【請求項２】
前記状態保持レジスタは、
前記サンプリングクロックに同期して、前記エッジ検出信号生成回路から出力されたエッジ検出信号を取り込み、該サンプリングクロック毎に、順次、次段にデータを転送する、直列に接続された複数のシフトレジスタと、
前記シフトレジスタの出力信号の論理和を出力する論理和回路と、
を有する請求項１に記載の周波数検出回路。
【請求項３】
ＣＰＵと、
請求項１または２に記載の周波数検出回路と、
前記周波数検出回路から出力された前記エラー検出信号を受信したとき、ＣＰＵの動作をリセットするためのリセット信号を出力する制御回路と、
を有するデータ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は外部から供給されるクロックの周波数異常を検出する周波数検出回路及びそれを備えたデータ処理装置に関する。
【０００２】
【従来の技術】
マイクロコンピュータ等のデータ処理装置は、所定の周波数範囲内にあるクロックに同期して動作するため、クロックの周波数が大きくずれた場合に誤動作するおそれがある。そこで、クロックの周波数が所定の範囲内に収まっているか否かを判定する周波数検出回路を備え、クロックの周波数がずれた場合にＣＰＵの動作をリセットして誤動作を防止するための構成が、例えば特許文献１に開示されている。
【０００３】
特許文献１に記載されたデータ処理装置では、外部から供給されるクロックのレベル変化タイミング毎に充電・放電を繰り返すキャパシタＣ及び抵抗器Ｒから成る周波数検出回路を備え、クロックの１周期以内に充電または放電が完了しない場合に（クロックの周波数が高い）エラー検出信号を出力する構成が記載されている。
【０００４】
【特許文献１】
特開２００２−５５１３０号
【０００５】
【発明が解決しようとする課題】
しかしながら上記したような従来のデータ処理装置では、周波数検出回路がキャパシタＣ及び抵抗器Ｒを用いて構成されているため、電源電圧、周囲温度、製造バラツキ等により検出特性が変化し、クロック周波数が所定の周波数を超えているか否かを正確に判定することが困難であるという問題があった。また、出荷後の使用条件によって周波数検出回路の検出特性が変化してしまう問題もあった。
【０００６】
さらに、キャパシタＣ及び抵抗器Ｒを用いることで周波数検出回路のレイアウト面積が大きくなり、データ処理装置を１チップで構成する場合に、チップ面積が増大する問題もある。
【０００７】
特に、上記従来のデータ処理装置では、クロックの周波数が所定の範囲（データ処理装置が誤動作しない範囲）よりも低い場合に、その周波数異常を検出できない問題があった。
【０００８】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、クロックの周波数が所定の範囲よりも低い場合に、その周波数異常を安定して検出することが可能な周波数検出回路及びそれを用いたデータ処理装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため本発明の周波数検出回路は、外部から供給されるクロックの周波数異常を検出する周波数検出回路であって、
前記周波数異常の検出対象である検査対象クロックの立上り及び立下りの有無を示す情報を格納し、前記検査対象クロックの立上りから所定の時間内に前記立下りを示す情報が格納されない場合、または前記検査対象クロックの立下りから所定の時間内に立上りを示す情報が格納されない場合に、前記周波数異常を示すエラー検出信号を出力する状態保持レジスタと、
前記検査対象クロックの立上り及び立下りを検出し、該立上りに応じた立上り検出信号、及び該立下りに応じた立下り検出信号を出力する立上り／立下り検出回路と、
前記状態保持レジスタに前記検査対象クロックの前記情報を格納するための格納タイミングを生成するサンプリングクロック生成回路と、
前記立上り検出信号及び前記立下り検出信号に基づいて前記検査対象クロックのエッジ検出結果であるエッジ検出信号を出力するエッジ検出信号生成回路と、を有する構成である。
【００１０】
このとき、前記状態保持レジスタは、
前記サンプリングクロックに同期して、前記エッジ検出信号生成回路から出力されたエッジ検出信号を取り込み、該サンプリングクロック毎に、順次、次段にデータを転送する、直列に接続された複数のシフトレジスタと、
前記シフトレジスタの出力信号の論理和を出力する論理和回路と、
を有する構成であってもよい。
【００１１】
一方、本発明のデータ処理装置は、ＣＰＵと、
上記記載の周波数検出回路と、
前記周波数検出回路から出力された前記エラー検出信号を受信したとき、ＣＰＵの動作をリセットするためのリセット信号を出力する制御回路と、
を有する構成である。
【００１２】
上記のように構成された周波数検出回路では、立上り／立下り検出回路により検査対象クロックの立上り及び立下りをそれぞれ検出し、状態保持レジスタに対して検査対象クロックの立上りから所定の時間内に立下りを示す情報が格納されない場合、または検査対象クロックの立下りから所定の時間内に立上りを示す情報が格納されない場合に、エラー検出信号が出力されるため、検査対象クロックの半周期の時間幅が所定の範囲よりも長いときに周波数検出回路からエラー検出信号が出力される。
【００１３】
また、本発明のデータ処理装置では、上記周波数検出回路からエラー検出信号が出力されたとき、ＣＰＵの動作が制御回路によりリセットされる。
【００１４】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００１５】
図１は本発明のデータ処理装置が有する周波数検出回路の一構成例を示す回路図である。
【００１６】
なお、図１に示す検査対象クロックは、例えば、本実施形態のデータ処理装置を１つの半導体集積回路装置で構成した場合に、外部から供給されるクロックに基づいて半導体集積回路装置内で生成され、ＣＰＵ、タイマー、メモリ、制御回路等に供給される基本クロックである。また、図１に示す基準クロックは、データ処理装置内に独立して有する発振回路から出力される、発振周波数が外部からの信号やクロックに影響されないクロックである。
【００１７】
図１に示すように、本実施形態の周波数検出回路は、周波数検出対象のクロックである検査対象クロックの状態（立上りまたは立下りの有無を示す情報）を格納し、周波数異常を検出する状態保持レジスタ１と、検査対象クロックの立上りに応じて立上り検出信号を出力し、立下りに応じて立下り検出信号を出力する立上り／立下り検出回路２と、状態保持レジスタ１に検査対象クロックの状態を格納するための格納タイミングを生成するサンプリングクロック生成回路３と、立上り検出信号及び立下り検出信号に基づいて検査対象クロックのエッジ検出結果であるエッジ検出信号を出力するエッジ検出信号生成回路４とを有する構成である。
【００１８】
立上り／立下り検出回路２は、基準クロックの立上りまたは立下りに同期して検査対象クロックの値を取り込む、直列に接続された３つのフリップフロップ（Ｆ／Ｆ）２１〜２３と、フリップフロップ２３の出力を遅延させる２つのバッファ回路２４、２５と、検査対象クロックの立上り検出時に基準クロックの１周期分に相当するパルス信号である立上り検出信号（rise detect）を出力し、検査対象クロックの立下り検出時に基準クロックの１周期分に相当するパルス信号である立下り検出信号（fall detect）を出力するパルス信号生成回路２６とを有する構成である。
【００１９】
サンプリングクロック生成回路３は、基準クロックの周期をそれぞれ２倍にする、直列に接続された２つの分周回路３１、３２と、分周回路３２の出力から基準クロックの半周期分に相当するパルス信号からなるサンプリングクロック（sampling clock）を出力するパルス信号生成回路３３とを有する構成である。なお、本実施形態では、サンプリングクロックの周期を基準クロックの４倍に設定した構成を示しているが、サンプリングクロックの周期はこれに限らず基準クロックの２倍や８倍、あるいはそれ以上の周期に設定してもよい。
【００２０】
エッジ検出信号生成回路４は、基準クロックの立下りに同期して立上り検出信号の“１”状態を検出する立上りエッジ検出回路４１と、基準クロックの立下りに同期して立下り検出信号の“１”状態を検出する立下りエッジ検出回路４２と、立上りエッジ検出回路４１及び立下りエッジ検出回路４２の検出結果からサンプリングクロックのタイミングでエッジ検出信号（current activity）を出力する論理和回路４３と、論理和回路から出力されたエッジ検出信号を基準クロックの半周期分だけ遅延させる遅延回路４４とを有する構成である。このような遅延回路４４を有することで、検査対象クロックの立上りまたは立下りが検出された場合に、サンプリングクロックの立上り時においてエッジ検出信号が“１”で確立しているため、状態保持レジスタ１は検査対象クロックの状態を確実に取り込むことができる。
【００２１】
状態保持レジスタ１は、サンプリングクロックに同期して遅延回路４４から出力されたエッジ検出信号（current activity d）を取り込む、直列に接続された複数のシフトレジスタ（ＳＲ）１１（図１では１１0〜１１5）と、シフトレジスタ１１0〜１１5の出力信号の論理和を出力する論理和回路１２と、基準クロックに同期して論理和回路１２の出力信号をエラー検出信号として出力する同期回路１３とを有する構成である。
【００２２】
なお、図１では、各シフトレジスタ１１0〜１１5間に信号を遅延するための２つのバッファ回路１４、１５がそれぞれ挿入された構成を示している。また、図１では状態保持レジスタ１に６個のシフトレジスタ１１を有する構成を示しているが、シフトレジスタ１１の数は検査対象クロックの周波数異常の判定基準を決定するものである。例えば、シフトレジスタが６個の場合、検査対象クロックの半周期が（立上りから立下りまで、または立下りから立上りまでの幅）基準クロックの周波数×１／４（サンプリングクロックの周波数）×１／６（シフトレジスタの数）以下のときにエラー検出信号が出力される。したがって、シフトレジスタの数は６個に限定されるものではなく、いくつであってもよい。
【００２３】
本発明のデータ処理装置は、図１に示した周波数検出回路と、該周波数検出回路から出力されるエラー検出信号を受信する不図示の制御回路とを有し、制御回路は、周波数検出回路からエラー検出信号を受信すると、ＣＰＵの動作をリセットするためのリセット信号を出力する。
【００２４】
このような構成において、次に本発明の周波数検出回路の動作について図面を用いて説明する。
【００２５】
図２は図１に示した周波数検出回路の通常時の動作を示すタイミングチャートであり、図３は図１に示した周波数検出回路のエラー検出時の動作を示すタイミングチャートである。
【００２６】
図２に示すように、検査対象クロックの周波数が正常範囲の場合、立上り／立下り検出回路２からは、検査対象クロックの立上りに応じて立上り検出信号（rise detect）が出力され、検査対象クロックの立下りに応じ立下り検出信号（fall detect）が出力される。
【００２７】
エッジ検出信号生成回路４は、立上り／立下り検出回路２から出力された立上り検出信号（rise detect）に基づいて、基準クロックの立下りに同期して該立上り検出信号の“１”状態を示す信号（rise d chk clk）を生成し、該信号の立上りからサンプリングクロック（sampling clk）の立上りまでのパルス幅からなるエッジ検出信号（current activity）を出力する。
【００２８】
また、立上り／立下り検出回路２から出力された立下り検出信号（fall detect）に基づいて、基準クロックの立下りに同期して該立下り検出信号の“１”状態を示す信号（fall d chk clk）を生成し、該信号の立上りからサンプリングクロック（sampling clk）の立上りまでのパルス幅からなるエッジ検出信号（current activity）を出力する。エッジ検出信号は、遅延回路４４により基準クロックの半周期分だけ遅延された後（current activity d）、状態保持レジスタ１に供給される。
【００２９】
状態保持レジスタ１は、サンプリングクロック（sampling clock）の立上りに同期して最上位のシフトレジスタ（図１のＳＲ５）によりエッジ検出信号（current activity d）を取り込み、サンプリングクロック毎に、順次、次段のシフトレジスタにデータを転送する。そして、全てのシフトレジスタ１１0〜１１5の出力が“０”になったとき、すなわち、シフトレジスタ１１0〜１１5のデータ（SRdata）が“００Ｈ”になったときに論理和回路１２から“１”が出力される。図２では、全てのシフトレジスタ１１0〜１１5の出力が“０”になる前に、立上り／立下り検出回路２から立下り検出信号（fall detect）が出力され、エッジ検出信号生成回路４からエッジ検出信号（current activity d）が供給されるため、論理和回路１２の出力は“０”で維持される。
【００３０】
したがって、本実施形態の周波数検出回路の構成によれば、検査対象クロックの半周期が所定の時間幅以下であれば、エラー検出信号が出力されず、データ処理装置は正常に動作する。
【００３１】
一方、図３に示すように、検査対象クロックの半周期の幅が所定の時間幅以上になった場合、立上り／立下り検出回路２からは、検査対象クロックの立上りに応じた立上り検出信号（rise detect）のみが出力される。
【００３２】
エッジ検出信号生成回路４は、立上り／立下り検出回路２から出力された立上り検出信号（rise detect）に基づいて、基準クロックの立下りに同期して該立上り検出信号の“１”状態を示す信号（rise d chk clk）を生成し、該信号の立上りからサンプリングクロック（sampling clk）の立上りまでのパルス幅からなるエッジ検出信号（current activity）を出力する。
【００３３】
ここでは、立上り／立下り検出回路２から立下り検出信号（fall detect）が出力されないため、検査対象クロックの立上りに対応したエッジ検出信号（current activity d）のみ状態保持レジスタ１に供給される。
【００３４】
状態保持レジスタ１は、サンプリングクロック（sampling clock）の立上りに同期して最上位のシフトレジスタ（図１のＳＲ５）により遅延回路４４から出力されたエッジ検出信号（current activity d）を取り込み、サンプリングクロック毎に、順次、次段のシフトレジスタにデータを転送する。
【００３５】
ここでは、検査対象クロックの立下りに応じたエッジ検出信号が供給されないため、全てのシフトレジスタ１１0〜１１5の出力が“０”になったとき、すなわち、シフトレジスタ１１0〜１１5のデータ（SR data）が“００Ｈ”になったときに論理和回路１２から“１”が出力される。論理和回路から“１”が出力されると、同期回路１３は基準クロックに同期してエラー検出信号として“１”を出力する。
【００３６】
なお、上記説明では、検査対象クロックの立上りから立下りまでの時間幅が所定の時間内にあるか否かで周波数異常を判定する例を示しているが、図１に示した回路は検査対象クロックの立下りから立上りまでの時間幅が所定の時間内にあるか否かでも周波数異常を判定する。すなわち、検査対象クロックのデューティ比が５０％でないために、検査対象クロックの立上りから立下りまでの幅で異常が検出されなくても、検査対象クロックの周波数が低い場合は、次の立下りから立上りまでの幅で異常が検出される。
【００３７】
よって、本実施形態の周波数検出回路は、検査対象クロックの周波数が所定の周波数以下（ここでは、基準クロックの周波数の１／４８）であれば、エラー検出信号を出力する。
【００３８】
以上説明したように、本実施形態の周波数検出回路によれば、立上り／立下り検出回路２により検査対象クロックの立上り及び立下りがそれぞれ検出され、状態保持レジスタ１に対して検査対象クロックの立上りから所定の時間内に立下りを示す情報（エッジ検出信号）が格納されない場合、または検査対象クロックの立下りから所定の時間内に立上りを示す情報（エッジ検出信号）が格納されない場合に、エラー検出信号が出力されるため、検査対象クロックの半周期の時間幅が所定の範囲よりも長いときに周波数検出回路からエラー検出信号が出力される。したがって、検査対象クロックの周波数が所定の範囲よりも低い場合に、その周波数異常を安定して検出できる。
【００３９】
また、本実施形態のデータ処理装置によれば、本実施形態の周波数検出回路からエラー検出信号が出力されたとき、ＣＰＵの動作が制御回路によりリセットされるため、誤動作が防止される。
【００４０】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００４１】
本発明の周波数検出回路では、立上り／立下り検出回路により検査対象クロックの立上り及び立下りをそれぞれ検出し、状態保持レジスタに対して検査対象クロックの立上りから所定の時間内に立下りを示す情報が格納されない場合、または検査対象クロックの立下りから所定の時間内に立上りを示す情報が格納されない場合に、エラー検出信号が出力されるため、検査対象クロックの半周期の時間幅が所定の範囲よりも長いときに周波数検出回路からエラー検出信号が出力される。したがって、検査対象クロックの周波数が所定の範囲よりも低い場合に、その周波数異常を安定して検出できる。
【００４２】
また、本発明のデータ処理装置では、上記周波数検出回路からエラー検出信号が出力されたとき、ＣＰＵの動作が制御回路によりリセットされるため、誤動作が防止される。
【図面の簡単な説明】
【図１】本発明のデータ処理装置が有する周波数検出回路の一構成例を示す回路図である。
【図２】図１に示した周波数検出回路の通常時の動作を示すタイミングチャートである。
【図３】図１に示した周波数検出回路のエラー検出時の動作を示すタイミングチャートである。
【符号の説明】
１    状態保持レジスタ
２    立上り／立下り検出回路
３    サンプリングクロック生成回路
４    エッジ検出信号生成回路
１１0〜１１5    シフトレジスタ
１２、４３    論理和回路
１３    同期回路
１４、１５、２４、２５    バッファ回路
２１〜２３    フリップフロップ
２６、３３    パルス信号生成回路
３１、３２    分周回路
４１    立上りエッジ検出回路
４２    立下りエッジ検出回路
４４    遅延回路
【図１】
2004205339.tif 000003
【図２】
2004205339.tif 000004
【図３】
2004205339.tif 000005