(57)【要約】【課題】良質のコバルトシリサイド膜形成が可能な改善されたコバルトシリサイド形成方法及びこれを利用した半導体素子の製造方法を提供する。【解決手段】シリコンを含む導電領域上にコバルトを含む膜を形成した後、コバルトを含む膜上にチタンの原子％／残りの元素の原子％が１より大きいチタンリッチのキャッピング膜を形成する。以後の熱処理によりコバルトがシリコンと反応してコバルトシリサイド膜を形成する。また、選択的にコバルトを含む膜の形成工程を高温で実施して拡散抑制界面膜を形成させることもできる。【選択図】図５
2004140374.tif 000002
【特許請求の範囲】
【請求項１】
　表面に絶縁領域とシリコンを含む導電性領域とを有する半導体基板上にコバルトを含む膜を形成する段階と、
　前記コバルトを含む膜上にチタンの原子％／残りの元素の原子％が１より大きいチタンリッチのキャッピング膜を形成する段階と、
　前記結果物を熱処理して前記コバルトが前記シリコンと反応してコバルトシリサイド膜を形成する段階とを含むことを特徴とするコバルトシリサイド形成方法。
【請求項２】
　前記キャッピング膜は、純粋チタン膜、チタン／窒素の原子％比が１以上であるチタンリッチのチタン窒化膜、チタン／タングステンの原子％比が１以上であるチタンリッチのチタンタングステン膜、純粋チタン膜とチタン／窒素の原子％比が１以上であるチタンリッチのチタン窒化膜との積層膜、純粋チタン膜とチタン／窒素の原子％比が１以下である窒素リッチのチタン窒化膜との積層膜、純粋チタン膜とチタン／タングステンの原子％比が１以上であるチタンリッチのチタンタングステン膜との積層膜、および純粋チタン膜とチタン／タングステンの原子％比が１以下であるタングステンリッチのチタンタングステン膜との積層膜からなる群から選択されたいずれか一つの膜であることを特徴とする請求項１に記載のコバルトシリサイド形成方法。
【請求項３】
　前記キャッピング膜は、チタン／窒素の原子％比が１以上であるチタン窒化膜であることを特徴とする請求項２に記載のコバルトシリサイド形成方法。
【請求項４】
　前記コバルトを含む膜を形成する段階前に、前記シリコンを含む導電領域上に形成された自然酸化膜または不純物を除去する前処理段階をさらに含むことを特徴とする請求項２に記載のコバルトシリサイド形成方法。
【請求項５】
　前記前処理段階は、
　湿式洗浄する段階と、
　前記湿式洗浄された前記基板全面をＲＦスパッタリングする段階とを含むことを特徴とする請求項４に記載のコバルトシリサイド形成方法。
【請求項６】
　前記前処理段階は、ＲＦスパッタリングする段階を含まないことを特徴とする請求項４に記載のコバルトシリサイド形成方法。
【請求項７】
　前記前処理段階は、
　脱イオン水で希釈されたＨＦ液を使用する第１段階と、
　水酸化アンモニウム、過酸化水素及び水の混合液を使用する第２段階と、
　脱イオン水で希釈されたＨＦ液を使用する第３段階とを含むことを特徴とする請求項６に記載のコバルトシリサイド形成方法。
【請求項８】
　前記前処理段階は、
　硫酸と過酸化水素との混合液を使用する第１段階と、
　脱イオン水で希釈されたＨＦ液を使用する第２段階とを含むことを特徴とする請求項６に記載のコバルトシリサイド形成方法。
【請求項９】
　前記コバルトを含む膜は、純粋コバルト膜であるか、またはタンタル、ジルコニウム、チタン、ニッケル、ハフニウム、タングステン、白金、パラジウム、バナジウム、及びニオビウムからなる群から選択された一つ以上の物質を２０原子％以下に含むコバルト合金膜であることを特徴とする請求項２に記載のコバルトシリサイド形成方法。
【請求項１０】
　前記コバルトを含む膜を形成する段階は、３００〜５００℃の温度範囲で進められることを特徴とする請求項２に記載のコバルトシリサイド形成方法。
【請求項１１】
　前記熱処理は、前記コバルトが前記露出されたシリコン基板及び／またはシリコンを含む導電領域のシリコンと反応してモノコバルトモノシリサイド膜を形成する第１温度で実施する第１急速熱的アニーリング段階と、
　前記キャッピング膜及び前記第１急速熱的アニーリング段階で反応せずに残留する前記コバルトを含む膜を選択的に除去する段階と、
　前記第１温度より高い第２温度で熱処理して前記モノコバルトモノシリサイド膜をモノコバルトダイシリサイド膜に転換させる第２急速熱的アニーリング段階とを含むことを特徴とする請求項２に記載のコバルトシリサイド形成方法。
【請求項１２】
　前記第１温度は３５０〜６５０℃の温度範囲に含まれており、
　前記第２温度は７００〜９００℃の温度範囲に含まれていることを特徴とする請求項１１に記載のコバルトシリサイド形成方法。
【請求項１３】
　表面に絶縁領域とシリコンを含む導電性領域とを有する半導体基板上にコバルトを含む膜を形成する際に、前記コバルトが前記シリコンと反応してジコバルトモノシリサイドまたはモノコバルトモノシリサイドからなる拡散抑制界面膜が形成される温度で、前記コバルトを含む膜を前記半導体基板上に形成する段階と、
　前記コバルトを含む膜上にチタンの原子％／残りの元素の原子％が１より大きいチタンリッチのキャッピング膜を形成する段階と、
　前記結果物を熱処理して前記拡散抑制界面膜をモノコバルトダイシリサイド膜に転換させるとともに、前記コバルトを含む膜のコバルトを前記シリコンと反応させてモノコバルトダイシリサイド膜を形成する段階とを含むことを特徴とするコバルトシリサイド形成方法。
【請求項１４】
　前記キャッピング膜は、純粋チタン膜、チタン／窒素の原子％比が１以上であるチタンリッチのチタン窒化膜、チタン／タングステンの原子％比が１以上であるチタンリッチのチタンタングステン膜、純粋チタン膜とチタン／窒素の原子％比が１以上であるチタンリッチのチタン窒化膜との積層膜、純粋チタン膜とチタン／窒素の原子％比が１以下である窒素リッチのチタン窒化膜との積層膜、純粋チタン膜とチタン／タングステンの原子％比が１以上であるチタンリッチのチタンタングステン膜との積層膜、および純粋チタン膜とチタン／タングステンの原子％比が１以下であるタングステンリッチのチタンタングステン膜との積層膜からなる群から選択されたいずれか一つの膜であることを特徴とする請求項１３に記載のコバルトシリサイド形成方法。
【請求項１５】
　前記キャッピング膜は、チタン／窒素の原子％比が１以上であるチタン窒化膜であることを特徴とする請求項１４に記載のコバルトシリサイド形成方法。
【請求項１６】
　前記コバルトを含む膜を形成する段階前に、前記シリコンを含む導電領域上に形成された自然酸化膜または不純物を除去する前処理段階をさらに含むことを特徴とする請求項１４に記載のコバルトシリサイド形成方法。
【請求項１７】
　前記前処理段階は、
　湿式洗浄する段階と、
　前記湿式洗浄された前記基板全面をＲＦスパッタリングする段階とを含むことを特徴とする請求項１６に記載のコバルトシリサイド形成方法。
【請求項１８】
　前記前処理段階は、ＲＦスパッタリングする段階を含まないことを特徴とする請求項１６に記載のコバルトシリサイド形成方法。
【請求項１９】
　前記前処理段階は、
　脱イオン水で希釈されたＨＦ液を使用する第１段階と、
　水酸化アンモニウム、過酸化水素及び水の混合液を使用する第２段階と、
　脱イオン水で希釈されたＨＦ液を使用する第３段階とを含むことを特徴とする請求項１８に記載のコバルトシリサイド形成方法。
【請求項２０】
　前記前処理段階は、
　硫酸と過酸化水素との混合液を使用する第１段階と、
　脱イオン水で希釈されたＨＦ液を使用する第２段階とを含むことを特徴とする請求項１８に記載のコバルトシリサイド形成方法。
【請求項２１】
　前記コバルトを含む膜は、純粋コバルト膜であるか、またはタンタル、ジルコニウム、チタン、ニッケル、ハフニウム、タングステン、白金、パラジウム、バナジウム、及びニオビウムからなる群から選択された一つ以上の物質を２０原子％以下に含むコバルト合金膜であることを特徴とする請求項１４に記載のコバルトシリサイド形成方法。
【請求項２２】
　前記拡散抑制界面膜を形成する温度は、３００〜５００℃の温度であることを特徴とする請求項１４に記載のコバルトシリサイド形成方法。
【請求項２３】
　前記熱処理は、前記拡散抑制界面膜のジコバルトモノシリサイドがモノコバルトモノシリサイドに転換されるとともに、前記コバルトが前記シリコンと反応してモノコバルトモノシリサイド膜を形成する第１温度で実施する第１急速熱的アニーリング段階と、
　前記キャッピング膜及び前記第１急速熱的アニーリング段階で反応せずに残留する前記コバルトを含む膜を選択的に除去する段階と、
　前記第１温度より高い第２温度で熱処理して前記モノコバルトモノシリサイド膜をモノコバルトダイシリサイド膜に転換させる第２急速熱的アニーリング段階とを含むことを特徴とする請求項１４に記載のコバルトシリサイド形成方法。
【請求項２４】
　前記第１温度は３５０〜６５０℃の温度範囲に含まれており、
　前記第２温度は７００〜９００℃の温度範囲に含まれていることを特徴とする請求項２３に記載のコバルトシリサイド形成方法。
【請求項２５】
　表面に絶縁領域とシリコンを含む導電性領域とを有する半導体基板を湿式洗浄する段階と、
　前記湿式洗浄されたシリコン領域上にコバルトを含む膜を形成する際に、前記コバルトが前記シリコンと反応してジコバルトモノシリサイドまたはモノコバルトモノシリサイドからなる拡散抑制界面膜を形成する温度で、前記コバルトを含む膜を前記シリコン領域上に形成する段階と、
　前記コバルトを含む膜上にチタンの原子％／残りの元素の原子％が１より大きいチタンリッチのキャッピング膜を形成する段階と、
　前記拡散抑制界面のジコバルトモノシリサイドがモノコバルトモノシリサイドに転換されるとともに、前記コバルトが前記シリコンと反応してモノコバルトモノシリサイド膜を形成する第１温度で実施する第１急速熱的アニーリング段階と、
　前記キャッピング膜及び前記第１急速熱的アニーリング段階で反応せずに残留する前記コバルトを含む膜を選択的に除去する段階と、
　前記第１温度より高い第２温度で熱処理して前記モノコバルトモノシリサイド膜をモノコバルトダイシリサイド膜に転換させる第２急速熱的アニーリング段階とを含むことを特徴とするコバルトシリサイド形成方法。
【請求項２６】
　半導体基板に活性領域を区画する素子分離領域を形成する段階と、
　前記活性領域上にソース／ドレイン領域と側壁スペーサを備えて不純物がドーピングされたポリシリコンからなるゲートとを形成する段階と、
　前記基板全面にコバルトを含む膜を形成する段階と、
　前記コバルトを含む膜上にチタンの原子％／残りの元素の原子％が１より大きいチタンリッチのキャッピング膜を形成する段階と、
　前記結果物を熱処理して前記コバルトが前記ゲート及び前記ソース／ドレイン領域のシリコンと反応してコバルトシリサイド膜を形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項２７】
　前記キャッピング膜は、純粋チタン膜、チタン／窒素の原子％比が１以上であるチタンリッチのチタン窒化膜、チタン／タングステンの原子％比が１以上であるチタンリッチのチタンタングステン膜、純粋チタン膜とチタン／窒素の原子％比が１以上であるチタンリッチのチタン窒化膜の積層膜、純粋チタン膜とチタン／窒素の原子％比が１以下である窒素リッチのチタン窒化膜との積層膜、純粋チタン膜とチタン／タングステンの原子％比が１以上であるチタンリッチのチタンタングステン膜との積層膜、および純粋チタン膜とチタン／タングステンの原子％比が１以下であるタングステンリッチのチタンタングステン膜との積層膜からなる群から選択されたいずれか一つの膜であることを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項２８】
　前記キャッピング膜は、チタン／窒素の原子％比が１以上であるチタン窒化膜であることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項２９】
　前記コバルトを含む膜を形成する段階前に、前記ソース／ドレイン領域とゲート上に形成された自然酸化膜または不純物を除去する前処理段階をさらに含むことを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３０】
　前記前処理段階は、
　湿式洗浄する段階と、
　前記湿式洗浄された前記基板全面をＲＦスパッタリングする段階とを含むことを特徴とする請求項２９に記載の半導体素子の製造方法。
【請求項３１】
　前記前処理段階は、ＲＦスパッタリングする段階を含まないことを特徴とする請求項２９に記載の半導体素子の製造方法。
【請求項３２】
　前記前処理段階は、
　脱イオン水で希釈されたＨＦ液を使用する第１段階と、
　水酸化アンモニウム、過酸化水素及び水の混合液を使用する第２段階と、
　脱イオン水で希釈されたＨＦ液を使用する第３段階とを含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３３】
　前記前処理段階は、
　硫酸と過酸化水素との混合液を使用する第１段階と、
　脱イオン水で希釈されたＨＦ液を使用する第２段階とを含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３４】
　前記コバルトを含む膜は、純粋コバルト膜であるか、またはタンタル、ジルコニウム、チタン、ニッケル、ハフニウム、タングステン、白金、パラジウム、バナジウム、及びニオビウムからなる群から選択された一つ以上の物質を２０原子％以下に含むコバルト合金膜であることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３５】
　前記コバルトを含む膜を形成する段階は、３００〜５００℃の温度範囲で進められることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３６】
　前記熱処理は、前記コバルトが前記シリコンと反応してモノコバルトモノシリサイド膜を形成する第１温度で実施する第１急速熱的アニーリング段階と、
　前記キャッピング膜及び前記第１急速熱的アニーリング段階で反応せずに残留する前記コバルトを含む膜を選択的に除去する段階と、
　前記第１温度より高い第２温度で熱処理して前記モノコバルトモノシリサイド膜をモノコバルトダイシリサイド膜に転換させる第２急速熱的アニーリング段階とを含むことを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３７】
　前記第１温度は３５０〜６５０℃の温度範囲に含まれており、
　前記第２温度は７００〜９００℃の温度範囲に含まれていることを特徴とする請求項３６に記載の半導体素子の製造方法。
【請求項３８】
　半導体基板に活性領域を区画する素子分離領域を形成する段階と、
　前記活性領域上に、ソース／ドレイン領域と、側壁スペーサを備えて不純物がドーピングされたポリシリコンからなるゲートとを形成する段階と、
　前記基板全面にコバルトを含む膜を形成する際に、前記コバルトが前記ソース／ドレイン領域及び前記ゲートのシリコンと反応してジコバルトモノシリサイドまたはモノコバルトモノシリサイドからなる拡散抑制界面膜を形成する温度で前記コバルトを含む膜を前記基板全面に形成する段階と、
　前記コバルトを含む膜上にチタンの原子％／残りの元素の原子％が１より大きいチタンリッチのキャッピング膜を形成する段階と、
　前記結果物を熱処理して前記拡散抑制界面膜をモノコバルトダイシリサイド膜に転換させるとともに、前記コバルトを含む膜のコバルトを前記シリコンと反応させてモノコバルトダイシリサイド膜を形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項３９】
　前記キャッピング膜は、純粋チタン膜、チタン／窒素の原子％比が１以上であるチタンリッチのチタン窒化膜、チタン／タングステンの原子％比が１以上であるチタンリッチのチタンタングステン膜、純粋チタン膜とチタン／窒素の原子％比が１以上であるチタンリッチのチタン窒化膜との積層膜、純粋チタン膜とチタン／窒素の原子％比が１以下である窒素リッチのチタン窒化膜との積層膜、純粋チタン膜とチタン／タングステンの原子％比が１以上であるチタンリッチのチタンタングステン膜との積層膜、および純粋チタン膜とチタン／タングステンの原子％比が１以下であるタングステンリッチのチタンタングステン膜との積層膜からなる群から選択されたいずれか一つの膜であることを特徴とする請求項３８に記載の半導体素子の製造方法。
【請求項４０】
　前記キャッピング膜は、チタン／窒素の原子％比が１以上であるチタン窒化膜であることを特徴とする請求項３９に記載の半導体素子の製造方法。
【請求項４１】
　前記コバルトを含む膜を形成する段階前に、前記ソース／ドレイン領域と前記ゲート上に形成された自然酸化膜または不純物を除去する前処理段階をさらに含むことを特徴とする請求項３９に記載の半導体素子の製造方法。
【請求項４２】
　前記前処理段階は、
　湿式洗浄する段階と、
　前記湿式洗浄された前記基板全面をＲＦスパッタリングする段階とを含むことを特徴とする請求項４１に記載の半導体素子の製造方法。
【請求項４３】
　前記前処理段階は、ＲＦスパッタリングする段階を含まないことを特徴とする請求項４１に記載の半導体素子の製造方法。
【請求項４４】
　前記前処理段階は、
　脱イオン水で希釈されたＨＦ液を使用する第１段階と、
　水酸化アンモニウム、過酸化水素及び水の混合液を使用する第２段階と、
　脱イオン水で希釈されたＨＦ液を使用する第３段階とを含むことを特徴とする請求項４３に記載の半導体素子の製造方法。
【請求項４５】
　前記前処理段階は、
　硫酸と過酸化水素との混合液を使用する第１段階と、
　脱イオン水で希釈されたＨＦ液を使用する第２段階とを含むことを特徴とする請求項４３に記載の半導体素子の製造方法。
【請求項４６】
　前記コバルトを含む膜は、純粋コバルト膜であるか、またはタンタル、ジルコニウム、チタン、ニッケル、ハフニウム、タングステン、白金、パラジウム、バナジウム、及びニオビウムからなる群から選択された一つ以上の物質を２０原子％以下に含むコバルト合金膜であることを特徴とする請求項３９に記載の半導体素子の製造方法。
【請求項４７】
　前記拡散抑制界面膜を形成する温度は、３００〜５００℃の温度であることを特徴とする請求項３９に記載の半導体素子の製造方法。
【請求項４８】
　前記熱処理は、前記拡散抑制界面膜のジコバルトモノシリサイドがモノコバルトモノシリサイドに転換され、前記コバルトが前記シリコンと反応してモノコバルトモノシリサイド膜を形成する第１温度で実施する第１急速熱的アニーリング段階と、
　前記キャッピング膜及び前記第１急速熱的アニーリング段階で反応せずに残留する前記コバルトを含む膜を選択的に除去する段階と、
　前記第１温度より高い第２温度で熱処理して前記モノコバルトモノシリサイド膜をモノコバルトダイシリサイド膜に転換させる第２急速熱的アニーリング段階とを含むことを特徴とする請求項３９に記載の半導体素子の製造方法。
【請求項４９】
　前記第１温度は３５０〜６５０℃の温度範囲に含まれており、
　前記第２温度は７００〜９００℃の温度範囲に含まれていることを特徴とする請求項４８に記載の半導体素子の製造方法。
【請求項５０】
　半導体基板に活性領域を区画する素子分離領域を形成する段階と、
　前記活性領域上に、ソース／ドレイン領域と、側壁スペーサを備えて不純物がドーピングされたポリシリコンからなるゲートと、を形成する段階と、
　前記基板全面を湿式洗浄する段階と、
　前記湿式洗浄された前記基板全面にコバルトを含む膜を形成する際に、前記コバルトが前記ソース／ドレイン領域及びゲートのシリコンと反応してジコバルトモノシリサイドまたはモノコバルトモノシリサイドからなる拡散抑制界面膜を形成する温度で前記コバルトを含む膜を前記基板全面に形成する段階と、
　前記コバルトを含む膜上にチタンの原子％／残りの元素の原子％が１より大きいチタンリッチのキャッピング膜を形成する段階と、
　前記拡散抑制界面膜がモノコバルトモノシリサイドに転換されて前記コバルトが前記シリコンと反応してモノコバルトモノシリサイド膜を形成する第１温度で実施する第１急速熱的アニーリング段階と、
　前記キャッピング膜及び前記第１急速熱的アニーリング段階で反応せずに残留する前記コバルトを含む膜を選択的に除去する段階と、
　前記第１温度より高い第２温度で熱処理して前記モノコバルトモノシリサイド膜をモノコバルトダイシリサイド膜に転換させる第２急速熱的アニーリング段階とを含むことを特徴とする半導体素子の製造方法。
　
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体素子の製造方法に広く適用されるコバルトシリサイドの形成方法に係り、特に良質のコバルトシリサイド膜形成が可能な改善されたコバルトシリサイド膜の形成方法及びこれを利用した半導体素子の製造方法に関する。
【背景技術】
【０００２】
　ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを含む半導体素子でゲート抵抗及び／またはソース／ドレインコンタクト抵抗が高まって素子の動作速度が遅くなる問題を解決するために、シリサイド膜を形成する方法が広く使われている。シリサイド膜のうちでも１６〜１８μΩｃｍの低い抵抗をもって熱的安定性にすぐれ、面抵抗（Ｒｓ）が大きさに影響されないコバルトシリサイド膜（特に、モノコバルトダイシリサイド（ＣｏＳｉ２）膜）の形成方法が代表的なシリサイド膜形成方法として半導体素子製造工程に適用されている。特に、高速動作を要するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）またはロジック素子などではコバルトシリサイドの形成方法が必須に適用されている。
【０００３】
　ところで、一般的にシリコン表面にシリコン酸化膜、シリコン窒化膜のような不純物が存在すれば、コバルトシリサイド膜形成が不良になる。従って、従来のコバルトシリサイド形成方法ではコバルト膜を蒸着する前に基板表面を湿式洗浄した後、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）スパッタリングエッチングを基板全面に実施する。しかしながら、ＲＦスパッタリングエッチングはアルゴンイオン（Ａｒ＋）を利用する物理的なエッチングであり、基板表面に欠陥を誘発する。また、ＲＦスパッタリングエッチング時に発生する再スパッタリングにより、不良なコバルトシリサイドが形成されたり活性領域と活性領域間に短絡が発生する。図１は活性領域と活性領域間の短絡が発生した結果物を示した平面図である。図１にて、３は活性領域を、４はウェル領域を、５はゲートを、７はスペーサを、１１ｃは活性領域間に短絡を起こすコバルトシリサイド膜を示す。
【０００４】
　図２は再スパッタリングが起きるメカニズムを、図３は再スパッタリングにより不良に形成されたコバルトシリサイド膜を図示する断面図であり、それらはそれぞれ図１のII−II’線に沿って切った断面図である。
【０００５】
　図２に図示されているように、ＲＦスパッタリングエッチング１０時に浅いトレンチ素子分離領域（ＳＴＩ）２の酸化物２ａまたはスペーサ７の窒化物７ａが活性領域３またはゲート５の上に再スパッタリングされるか、活性領域３のシリコン３ａがスペーサ７に再スパッタリングされる。
【０００６】
　再スパッタリングされた酸化物または窒化物２ａ，７ａにより、図３に図示されているように、活性領域３上のコバルトシリサイド膜１１ａとゲート５上のコバルトシリサイド膜１１ｂの厚さが不均一に形成される。また、再スパッタリングされたシリコン３ａにより、スペーサ７の側面を沿うようにコバルトシリサイド膜１１ｃが形成されて図１のように活性領域３間に短絡が起きる。
【０００７】
　一方、図４に図示されているように、基板全面に形成されたコバルト膜１１のシリサイド化反応がゲート５ａパターンの縁及びＳＴＩ ２と活性領域３とが接する縁で集中的に起きる効果１３（「エッジ効果」という）により、コバルトシリサイド膜１１ｄが厚くなってＲｓ値が調節可能な範囲を外れるシリサイドＲｓローディング問題が発生し、ソース／ドレイン領域８では漏れ電流の原因になりうる。これはゲートの臨界寸法（ＣＤ）が１００ｎｍ以下に減少すれば一層深刻化する。図４の左側に図示されているゲート５ａに形成されるコバルトシリサイド膜１１ｄの厚さに比べ、右側に図示されているＣＤの小さいゲート５ｂに形成されるコバルトシリサイド膜１１ｅの厚さがほとんど２倍以上になる。これにより、ゲートパターン５ｂのアスペクト比を下げることが難しくなり、これは後続工程マージンに悪影響を及ぼす。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　本発明がなそうとする技術的課題は、良質のコバルトシリサイド膜を形成できるコバルトシリサイド形成方法を提供するところにある。
【０００９】
　本発明がなそうとする他の技術的課題は、シリサイド形成方法の重要な役割を調節することにより面抵抗Ｒｓを容易に調節できる工程許容度の大きいコバルトシリサイド形成方法を提供するところにある。
【００１０】
　本発明がなそうとするさらに他の技術的課題は、前記コバルトシリサイド膜の形成方法を使用して半導体素子を製造する方法を提供するところにある。
【課題を解決するための手段】
【００１１】
　上記の技術的課題を達成するための本発明の一実施例では、シリコンを含む導電領域上にコバルトを含む膜を形成した後、コバルトを含む膜上にチタンの原子％／残りの元素の原子％が１より大きいチタンリッチのキャッピング膜を形成する。次に、結果物を熱処理してコバルトがシリコンと反応してコバルトシリサイド膜を形成する。
【００１２】
　上記の技術的課題を達成するための本発明の他の実施例では、シリコンを含む導電領域上にコバルトを含む膜を形成するが、コバルトがシリコンと反応してジコバルトモノシリサイドまたはモノコバルトモノシリサイドからなる拡散抑制界面膜を形成する温度でコバルトを含む膜を形成する。次に、コバルトを含む膜上にチタンの原子％／残りの元素の原子％が１より大きいチタンリッチのキャッピング膜を形成する。結果物を熱処理して拡散抑制界面膜をモノコバルトダイシリサイド膜に転換させると同時に、コバルトを含む膜のコバルトが前記シリコンと反応してモノコバルトダイシリサイド膜を形成する。
【００１３】
　さらに他の技術的課題を達成するための半導体素子の製造方法では、前記シリコンを含む導電領域は半導体基板上の活性領域上に形成されたソース／ドレイン領域及びポリシリコンゲートである。
【発明の効果】
【００１４】
　本発明によるコバルトシリサイド形成方法は、キャッピング膜をチタンを豊富に含む膜で形成し、選択的に不純物の発生源になるＲＦスパッタエッチングを省略できるので、コバルト膜とシリコンを含む導電領域の界面に存在する不純物により不良なコバルトシリサイド膜とが形成されることを防止することができる。また、必要に応じて、コバルト膜を高温で形成してコバルトシリサイド化反応速度を調節することにより、エッジ効果によりコバルトシリサイド化工程許容度が小さくなることを効果的に解決できる。
【発明を実施するための最良の形態】
【００１５】
　本発明の効果及び特徴そしてそれらを達成する方法は添付される図面と共に詳細に後述されている実施例を参照すれば明確になる。しかし、発明は以下に開示される実施例に限定されるのでなく、相異なる多様な形態に具現され、ただ本実施例は本発明の開示を完全にし、当業者に発明の範疇を完全に明らかにするために提供されるものであり、本発明は請求項の範疇により定義される。明細書全体にわたって同一参照符号は同一構成要素を指す。
【００１６】
　本発明の実施例では、コバルト膜上に蒸着するキャッピング膜を、チタンを豊富に含む膜(チタンリッチの膜）で形成する。キャッピング膜内の豊富なチタンはコバルト膜とシリコン（バルクシリコンまたは（ポリ）シリコン膜）との界面に拡散して界面に存在する酸化物または窒化物を除去する。従って、良好なコバルトシリサイド膜の形成を可能にする。また本発明のある実施例では、不良なコバルトシリサイド膜の形成原因になる酸化物、窒化物、またはシリコンの再スパッタリングを基本的に防止するために、ＲＦスパッタリングエッチングによる前処理工程を実施せずとも、コバルトシリサイド膜が形成される表面に形成されている自然酸化膜を除去するのに適した湿式前処理工程を提供する。よって、本明細書で湿式洗浄段階だけを実施する場合は、前処理工程時にＲＦスパッタリングエッチングを省略した場合を指す。また本発明の他の実施例では、エッジ効果によりコバルトシリサイド化方法の工程許容度が小さくなることを解決するために、コバルト膜を高温で形成するコバルトシリサイド形成方法を提供する。
【００１７】
　以下、本発明の一実施例によるコバルトシリサイド形成方法について、完全ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＳＲＡＭのゲートと活性領域上にコバルトシリサイド膜を形成する方法を例にとって説明する。
【００１８】
　図５は本発明の一実施例によるコバルトシリサイド化方法のフローチャートであり、図６ないし図９は図５の各段階別に示した工程進行中のシリコン基板の断面図である。
【００１９】
　図５及び図６を参照すれば、まずトランジスタ形成段階（Ｓ１）を実施する。具体的に、通常の工程を通じてＳＴＩ １０２を形成した後、ｐ型シリコン基板１００上にイオン注入によりＮウェル１０１及びＰウェル（図示せず）を形成する。次に、基板１００上に酸化膜を１１０〜１３０Åの厚さに形成して、ポリシリコンを１５００〜２５００Åの厚さに形成した後、これを順番にパターニングしてゲート酸化膜１０４及びゲート１０５を形成する。ゲート酸化膜１０４は、シリコン酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、アルミニウム酸化膜、タンタル酸化膜、ランタン酸化膜などの酸化膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）などの方法で蒸着して形成できる。ゲート１０５を構成するポリシリコン層はＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）−ＣＶＤなどの方法で不純物がドーピングされたポリシリコンを蒸着して形成する。この際、蒸着と同時にドーピングしてもよいし蒸着した後でドーピングしてもよい。次に、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域形成のためのイオン注入を実施する。ｎ型イオン（例、Ａｓ＋）を注入してＮＭＯＳトランジスタ用ＬＤＤ １０６ｎを形成し、ｐ型イオン（例、ＢＦ２＋）を注入してＰＭＯＳトランジスタ用ＬＤＤ １０６ｐを形成する。次に、ゲート１０５の側壁にスペーサ１０７を形成する。スペーサ１０７はシリコン窒化膜単独またはＭＴＯ（Ｍｉｄｄｌｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）とシリコン窒化膜の積層膜で形成する。スペーサ１０７の形成後、ｎ型イオン（例、Ａｓ＋）を注入してＮ＋ソース／ドレイン領域１０８ｎを形成し、ｐ型イオン（例、ＢＦ２＋）を注入してＰ＋ソース／ドレイン領域１０８ｐを形成し、ＮＭＯＳソース／ドレイン１０９ｎ及びＰＭＯＳソース／ドレイン１０９ｐを形成する。
【００２０】
　以上の図６に示される工程は、半導体基板１００に活性化領域を区画する素子分離領域を形成する段階、及び活性化領域上にソース／ドレイン領域と側壁スペーサを備えて不純物がドーピングされたポリシリコンからなるゲート１０５を形成する段階に相当する。
【００２１】
　図５及び図７を参照すれば、前処理段階（Ｓ２，Ｓ３’）を実施した後、コバルトを含む膜１１１の形成段階（Ｓ３）及びチタンリッチのキャッピング膜１１３の形成段階（Ｓ４）を実施する。
【００２２】
　前処理段階（Ｓ２，Ｓ３’）はソース／ドレイン領域１０９ｎ，１０９ｐ及びゲート１０５上に形成された自然酸化膜及び／またはスペーサ１０７形成時に残留した窒化膜パーチクルなどの不純物を除去するために実施する。
【００２３】
　前処理段階（Ｓ２，Ｓ３’）は湿式洗浄段階（Ｓ２）とＲＦスパッタエッチング段階（Ｓ３’）との組み合わせで構成されうる。ここで、ＲＦスパッタエッチング段階は、基板全面をＲＦスパッタリングする段階である。
【００２４】
　たとえＲＦスパッタエッチング段階（Ｓ３’）で再スパッタリングされた酸化物、窒化物などの不純物が生成されても、それらは後続工程で形成するキャッピング膜１１３内の豊富なチタンにより除去されるので、不良の原因にならない。さらに詳細なメカニズムは後述する。なお、前処理段階として、ＲＦスパッタエッチング段階を含まない処理を採用することもできる。
【００２５】
　従って、ＲＦスパッタエッチング段階（Ｓ３’）は必要により選択的に進められる段階である。ＲＦ湿式洗浄段階（Ｓ２）は後続のＲＦスパッタエッチング段階（Ｓ３’）の進行いかんにより多様に変形して実施できる。ＲＦスパッタエッチング段階（Ｓ３’）を実施する場合には、湿式洗浄を弱く進めても差し支えなく、ＲＦスパッタエッチング段階（Ｓ３’）を省略する場合には自然酸化膜などの不純物を完全に除去できる条件で実施する。
【００２６】
　ＲＦスパッタエッチング段階（Ｓ３’）を省略する場合には次のような２種方式の湿式洗浄前処理が望ましい。第一の方式は脱イオン水で希釈されたＨＦ（Ｈｙｄｒｏｇｅｎ Ｆｌｕｏｒｉｄｅ）液を使用する第１段階、水酸化アンモニウム、過酸化水素及び水の混合液であるＳＣ１液を使用する第２段階、及び脱イオン水で希釈されたＨＦ液を使用する第３段階より構成される。希釈されたＨＦ液としては、１００：１希釈ＨＦ液または２００：１希釈ＨＦ液のいずれもが使用可能であり、第１段階は１０ないし３００秒間ほど、望ましくは１５０秒間ほど実施し、第２段階は４０ないし９０℃の温度、望ましくは７０℃の温度で、１ないし６０分間ほど、より望ましくは３０分間ほど実施し、第３段階は１０ないし３００秒間ほど、望ましくは６０秒間ほど実施する。第二の方式は硫酸と過酸化水素との混合液を使用する第１段階及び脱イオン水で希釈されたＨＦ液を使用する第２段階より構成される。第１段階で使われる硫酸と過酸化水素との比率は６：１が望ましく、第２段階で使われる希釈されたＨＦ液は１００：１希釈ＨＦ液または２００：１希釈ＨＦ液いずれも使用可能である。第１段階は１２０℃の温度で５００ないし７００秒間ほど、望ましくは６００秒間実施し、第２段階は１５０ないし３００秒間、望ましくは２５０秒間実施する。
【００２７】
　一方、ＲＦエッチング段階（Ｓ３’）を実施する場合には、前記２種の湿式洗浄方式を構成する細部的な段階の処理時間を短縮して進めるか、希釈ＨＦ液処理だけで湿式洗浄段階を進めることもできる。
【００２８】
　次に、基板１００の露出された表面の段差に沿って整合的にコバルトを含む膜１１１を形成する（Ｓ３）。
【００２９】
　コバルトを含む膜１１１は、１００％コバルトだけを含む純粋コバルト膜またはコバルト合金膜のいずれであってもよい。コバルト合金膜としては、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、バナジウム（Ｖ）、及びニオビウム（Ｎｂ）からなる群から選ばれた一つ以上の物質を２０原子％以下に含むコバルト合金膜が望ましい。
【００３０】
　コバルトを含む膜１１１はスパッタリングにより形成する。コバルトを含む膜１１１の厚さはゲート１０５のＣＤや高さなどを考慮して決定する。例えば、ゲートのＣＤが１００ｎｍである場合には１５０Å以下の厚さに形成することが望ましい。
【００３１】
　コバルトを含む膜１１１の蒸着は室温以上の温度で行える。しかし、選択的に、コバルトを含む膜１１１の蒸着を３００ないし５００℃の高温で進めることが望ましい。高温で蒸着すれば、図７の拡大領域に図示されているように、蒸着と同時にコバルトを含む膜１１１内のコバルトがソース／ドレイン領域１０９ｎ，１０９ｐのシリコン及びゲート１０５のポリシリコンと反応し、ジコバルトモノシリサイド（Ｃｏ２Ｓｉ）またはモノコバルトモノシリサイド（ＣｏＳｉ）からなる界面膜１１５ａが形成される。界面膜１１５ａは後続の熱処理工程でコバルトの拡散抑制機能を有する拡散抑制界面膜として働く。これについては後述する。
【００３２】
　次に、コバルトを含む膜１１１上にチタンリッチのキャッピング膜１１３を形成する（Ｓ４）。チタンリッチのキャッピング膜１１３とは、キャッピング膜１１３内のチタンの原子％／残りの元素の原子％が１より大きい膜を指す。具体的には、キャッピング膜１１３は、チタン／窒素の原子％比が１以上であるチタンリッチのチタン窒化膜、チタン／タングステンの原子％比が１以上であるチタンリッチのチタンタングステン膜、純粋チタン膜とチタン／窒素の原子％比が１以上であるチタンリッチのチタン窒化膜との積層膜、純粋チタン膜とチタン／窒素の原子％比が１以下である窒素リッチのチタン窒化膜との積層膜、純粋チタン膜とチタン／タングステンの原子％比が１以上であるチタンリッチのチタンタングステン膜との積層膜、および純粋チタン膜とチタン／タングステンの原子％比が１以下であるタングステンリッチのチタンタングステン膜との積層膜からなる群から選択されるいずれか一つの膜である。また、チタンリッチのキャッピング膜１１３は１００％チタンより構成された純粋チタン膜も含む。
【００３３】
　キャッピング膜１１３もまたスパッタリングにより形成する。チタン／窒素の原子％比が１以上であるチタンリッチのチタン窒化膜の場合を例にとれば、チタンターゲットを使用し、スパッタリング装置に流入する窒素ガスの流量を調節することにより、所望の組成比を有するキャッピング膜１１３を形成できる。キャッピング膜１１３の機能もまた後述する。
【００３４】
　ＲＦスパッタエッチング段階（Ｓ３’）、コバルトを含む膜形成段階（Ｓ３）及びチタンリッチのキャッピング膜形成段階（Ｓ４）はインサイチュ（ｉｎ　ｓｉｔｕ）で進められることが望ましい。
【００３５】
　図５及び図８を参照すれば、コバルトを含む膜１１１及びチタンリッチのキャッピング膜１１３が形成された結果物に対して低温熱処理段階（Ｓ５）を実施する。低温熱処理は３５０〜６５０℃の温度範囲に含まれる第１温度で急速熱的アニーリング（ＲＴＡ：ラピッドサーマルアニーリング）により実施する。
【００３６】
　低温熱処理工程が始まれば、まずキャッピング膜１１３内に豊富に存在するチタンがコバルトを含む膜１１１と接触しているソース／ドレイン領域１０９ｎ，１０９ｐ及びゲート１０５の上部に存在する不純物を効果的に除去する。
【００３７】
　ここで、チタンにより除去される不純物は、コバルトを含む膜１１１の形成前に実施する前処理のＲＦスパッタエッチング段階（Ｓ３’）時に発生する酸化物、窒化物、シリコンなどの不純物である。
【００３８】
　また、チタンにより除去される他の不純物は、コバルトを含む膜１１１蒸着前に、ＲＦスパッタエッチング段階（Ｓ３’）を省略して湿式洗浄段階（Ｓ２）だけを実施する場合であって、湿式洗浄とコバルトを含む膜１１１の蒸着とがインサイチュでなされずに、コバルトを含む膜１１１の蒸着までに停滞時間が存在し、この停滞時間に大気中に露出された基板１００表面に存在するようになる不純物である。
【００３９】
　従って、チタンリッチのキャッピング膜１１３を形成することにより、ＲＦスパッタエッチングにより発生する不純物によって、不良なコバルトシリサイド膜が形成されることを防止できる。また、不純物の発生源を根本的に遮断するために、ＲＦスパッタエッチングを実施せずに湿式洗浄だけで前処理する場合、湿式洗浄後基板１００表面が大気中に露出する工程遅滞時間が長くなっても、この工程遅滞時に生成される不純物をチタンが除去するので、湿式洗浄後にコバルトを含む膜１１１の蒸着までの停滞時間に対する工程許容度を広げられる。
【００４０】
　チタンが不純物を効果的に除去すれば、コバルトを含む膜１１１内のコバルトがソース／ドレイン領域１０９ｎ，１０９ｐ及びゲート１０５に拡散しつつ、（ポリ）シリコンと反応して良好な状態のＣｏＳｉ膜１１５ｂを形成する。
【００４１】
　一方、コバルトを含む膜１１１を３００〜５００℃で形成し、拡散抑制界面膜１１５ａが存在する場合にはＣｏ２ＳｉまたはＣｏＳｉより構成された拡散抑制界面膜１１５ａがコバルトの拡散速度を遅らせてコバルトシリサイド化反応速度を落とす役割を果たす。図１０を参照して詳細に説明すれば、拡散抑制界面膜１１５ａを構成するＣｏ２ＳｉまたはＣｏＳｉは多結晶状態であるから、この拡散抑制界面膜１１５ａ上部のコバルトを含む膜１１１内のコバルトが基板１００に移動する拡散経路２００が多結晶粒界に限定され、この結果、コバルトシリサイド化反応速度を落とす効果が生じる。従って、拡散抑制界面膜１１５ａがない場合の拡散経路２５０よりその拡散経路が減って少量のコバルトがシリコンと反応する。従って、拡散抑制界面膜１１５ａを形成することにより、エッジ効果によりＲｓが調節可能な範囲を外れる現象及び漏れ電流が増加することを防止できる。
【００４２】
　低温熱処理により拡散抑制界面膜１１５ａのＣｏ２ＳｉもＣｏＳｉに転換される。
【００４３】
　また、図５及び図９を参照すれば、キャッピング膜１１３と低温熱処理によりシリサイド化されずに未反応状態で残っているコバルトを含む膜１１１とを選択的に除去するウェットエッチング段階（Ｓ６）を実施する。ウェットエッチングは硫酸及び水酸化アンモニウムの混合液または燐酸、酢酸、硝酸及び過酸化水素の混合液を使用して進める。
【００４４】
　次に、高温熱処理段階（Ｓ７）を実施する。高温熱処理によりＣｏＳｉ膜１１５ｂが低抵抗のＣｏＳｉ２膜１１５ｃに転換される。ＣｏＳｉ２膜１１５ｃはＣｏＳｉ膜１１５ｂに比べてさらに安定していて低い抵抗を有する。高温熱処理は７００−９００℃の温度範囲でＲＴＡで実施する。
【００４５】
　図５ないし図１０を参照して説明した実施例では、自己整列シリサイド化工程を示したが、必要によってはコバルトシリサイド膜が形成されてはならない領域を遮断するシリサイドブロックキング膜を形成する工程を実施することもできる。
【００４６】
　ＤＲＡＭではゲート抵抗を最小化しつつも最適のリフレッシュタイムを保持するために、活性領域にはシリサイド膜を形成せずにゲートだけ選択的にシリサイド化することが必要である。半導体デバイスの高性能達成とチップ面積縮小などを目的に最近になって注目されているロジックとメモリとを結合したＭＤＬ（Ｍｅｒｇｅｄ ＤＲＡＭ ｗｉｔｈ Ｌｏｇｉｃ）の場合にも、周辺回路及びロジック部ではコンタクト抵抗やゲート、ソース／ドレインのＲｓ低下のために活性領域とゲートどちらもまたは活性領域のうち一部とゲート一部とをシリサイド化する一方、メモリセルアレイ部では最適のリフレッシュタイムを保持するためにゲートだけ選択的にシリサイド化することが必要である。非揮発性メモリ素子の場合にもパターン密度が高まるにつれてゲート長が長くなり、結果的に抵抗が高まることを改善するためにゲートだけ選択的にシリサイド化することが必要である。また、必要によってはゲートにはシリサイドを形成せずに、ソース／ドレインにだけシリサイドを形成することもある。
【００４７】
　従って、選択的にシリサイド膜を形成する必要がある領域だけ露出させるシリサイドブロックキング膜形成工程を前記湿式洗浄段階前にさらに実施できる。
【００４８】
　また、前記実施例ではコバルトシリサイド形成方法をソース／ドレイン及びゲートに適用する場合を説明したが、（ポリ）シリコンより構成される導電領域の抵抗を下げる必要がある所ならばどこでも適用可能であることはもちろんである。すなわち、この場合も、表面に絶縁領域と（ポリ）シリコンを含む導電性領域とを有する半導体基板上にコバルトを含む膜を形成し、コバルトを含む膜上にチタンリッチのキャッピング膜を形成し、結果物を熱処理して、コバルトをシリコンと反応させてコバルトシリサイドを形成する。このときのキャッピング膜の組成、前処理の内容、コバルトを含む膜の組成、熱処理の内容は、上述した場合と同様にすることができる。また、必要に応じて、コバルトを含む膜を形成する際に、コバルトとシリコンとが反応して拡散抑制界面膜を形成させることができる点も同様である。
【００４９】
　本発明は以下の非制限的な実験例を通じてさらに詳細に説明される。一方、ここに記載されていない内容は当業者ならば十分に技術的に類推できるものであるからその説明を省略する。
【００５０】
　＜実験例１＞
　半導体ウェーハ上に１１０ｎｍのデザインルールで、６Ｔｒ−ＳＲＡＭセルを製造する工程中に、次の通り本発明によるコバルトシリサイド形成方法を適用してテストサンプルを準備した。
【００５１】
　側壁スペーサを備えるポリシリコンゲートパターン及びソース／ドレイン領域（以下、下部構造物）が完成された基板全面にＳＣ１とＨＦ液とを順番に処理して湿式洗浄した。５０Åの厚さの酸化膜を除去できる条件でＡｒ ＲＦスパッタエッチングを実施した後、スパッタリング法によりコバルト膜を１００Åの厚さに形成し、Ｎ２ガスのフロー率を３０ｓｃｃｍとしてチタンリッチのチタン窒化物キャッピング膜を１００Åの厚さに形成した。なお、それらの段階はインサイチュで実施した。前記条件で形成したキャッピング膜内のＴｉ原子％／Ｎ原子％の比率をＲＢＳ（Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で分析した結果３．３３であった。
【００５２】
　１次ＲＴＡを４５０℃で９０秒間実施し、キャッピング膜及び未反応コバルト膜を硫酸と過酸化水素との混合液を使用して除去した後、２次ＲＴＡを８００℃で３０秒間実施した。
【００５３】
　その結果得られたＣｏＳｉ２膜のＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｇｒａｐｈ）写真が図１１及び図１２に図示されている。図１１はゲートの上面図であり、図１２はコンタクトパターンにより露出された活性領域の上面図である。
【００５４】
　一方、Ｎ２ガスのフロー率を８５ｓｃｃｍとしてキャッピング膜を形成したという点を除いて、残りの工程条件を全て同一に進めて対照サンプルを準備した。対照サンプルにおいて形成したキャッピング膜のＴｉ原子％／Ｎ原子％の比率は、ＲＢＳで分析した結果、０．８９であった。
【００５５】
　対照サンプルで製造されたＣｏＳｉ２膜は図１３及び図１４に図示されている。図１３はゲートの上面図であり、図１４は活性領域の上面図である。
【００５６】
　テストサンプルのＳＥＭ写真（図１１及び図１２）と対照サンプルのＳＥＭ写真（図１３及び図１４）とを比較してみれば、本発明によりチタンリッチのキャッピング膜を適用して形成したＣｏＳｉ２膜のモルフォロジが窒素リッチのキャッピング膜を適用して形成したＣｏＳｉ２膜のモルフォロジに比べてはるかに良好であることが分かる。
【００５７】
　＜実験例２＞
　実験例１で準備したテストサンプル及び対照サンプル別にＮＭＯＳゲートのＲｓとＰＭＯＳゲートのＲｓとをそれぞれ測定した。その結果が図１５及び図１６に図示されている。図１５はＮＭＯＳゲートのＲｓを、図１６はＰＭＯＳゲートのＲｓを図示し、各図面で−○−と示されたグラフはテストサンプルを、−□−と示されたグラフは対照サンプルを示す。
【００５８】
　図１５及び図１６から、テストサンプルではＲｓ分布が非常に低くかつ均一である一方、対照サンプルではＲｓ分布が非常に高くかつ不均一であることが分かる。これはチタンリッチのキャッピング膜を使用する場合、コバルト膜とソース／ドレイン領域及びゲートの界面に存在する酸化物、窒化物などの不純物が効果的に除去されることが示された結果であると解釈される。
【００５９】
　＜実験例３＞
　実験例１と同じ方法でテストサンプル及び対照サンプルを準備する際に、１次ＲＴＡ後にＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ−Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｅｒ）で分析した場合の結果、さらにキャッピング膜及び未反応コバルト膜を選択的に除去するウェットエッチング後にＳＩＭＳで分析した場合の結果がそれぞれ図１７及び図１８に図示されている。
【００６０】
　図１７及び図１８で、−◆−と−▼−とはテストサンプルを、−○−と−□−とは対照サンプルをそれぞれ示す。選択的ウェットエッチング後の結果を示す図１８を参照すれば、チタンリッチのキャッピング膜を適用する場合が窒素リッチのキャッピング膜を適用する場合に比べて表面でのチタン含量が１０２ほど多いことが分かる。図１８の深さ０μｍである部分は１次ＲＴＡ前のシリコン表面でありまた、選択的ウェットエッチング以前でのコバルトとコバルトシリサイドとの界面である。コバルトがシリコン領域に拡散しつつシリコン領域をコバルトシリサイド膜に転換させるという点と図１８の結果とを総合して判断すれば、多量のチタンがコバルト膜とソース／ドレイン領域及びゲート領域の界面に拡散して界面に存在する不純物を効果的に除去すると解釈できる。
【００６１】
　＜実験例４＞
　ＲＦスパッタエッチングは実施せずに新しい湿式洗浄だけでコバルト膜蒸着前の前処理を実施したという点を除いては実験例１でテストサンプルを準備する過程と同一にテストサンプルを準備した。湿式洗浄の前処理は２００：１希釈ＨＦ液で１５０秒間処理し、ＳＣ１で３０分間処理した後、２００：１希釈ＨＦ液で９０秒間処理して進めた。コバルトシリサイド化工程が完了した後、ＰＭＯＳでＰ＋／Ｎ接合の漏れ電流を測定した。
【００６２】
　対照サンプルとしては下部構造物が完成された基板全面にＳＣ１とＨＦ液とを順番に処理して湿式洗浄し、Ａｒ ＲＦスパッタリングエッチングを実施した後、スパッタリング法によりコバルト膜を１００Åの厚さに形成し、Ｎ２ガスのフロー率を８５ｓｃｃｍとして窒素リッチのチタン窒化物キャッピング膜を１００Åの厚さに形成し、以後の工程はテストサンプルと同一に進めた後、ＰＭＯＳでＰ＋／Ｎ接合の漏れ電流を測定した。
【００６３】
　測定結果が図１９に図示されている。−□−はテストサンプルを、−○−は対照サンプルをそれぞれ示す。テストサンプルの場合、漏れ電流が向上してその分布もまた均一であることが分かる。
【００６４】
　＜実験例５＞
　シリコン基板上にコバルト膜を４００℃で８０Åの厚さに蒸着した後、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｐｈｏｔｏｇｒａｐｈ）で観察した結果が図２０に図示されている。図２０に図示されているように、コバルト膜とシリコン基板との界面に２０−２８Åの厚さのコバルトシリサイド界面膜が形成されたことを確認できる。
【００６５】
　形成されたコバルトシリサイド界面膜の種類を確認するためにＳＡＤ（Ｓｅｌｅｃｔｅｄ Ａｒｅａ Ｄｉｆｆｒａｃｔｉｏｎ）パターンを測定した結果が図２１及び図２２に図示されている。図２１及び図２２から、高温蒸着により形成される界面膜はＣｏ２ＳｉとＣｏＳｉとであることが分かる。
【００６６】
　＜実験例６＞
　下部構造物が完成されたシリコン基板に対してＳＣ１とＨＦ液とを順番に処理してＡｒ ＲＦスパッタエッチングを進めた後、４００℃の温度で１００Åの厚さのコバルト膜を蒸着した後、１次ＲＴＡを４５０℃で９０秒間実施し、キャッピング膜及び未反応コバルト膜を硫酸と過酸化水素との混合液を使用して除去した後、２次ＲＴＡを８００℃で３０秒間実施して第１テストサンプルを準備した。
【００６７】
　１次ＲＴＡを３０秒間実施したという点を除いては第１テストサンプルと残りの工程は同一に進めて第２テストサンプルを準備した。
【００６８】
　コバルト膜の蒸着温度だけ１５０℃とし、あとの条件は第１テストサンプルと同一にして第１対照サンプルを準備した。
【００６９】
　コバルト膜の蒸着温度だけ１５０℃とし、あとの条件は第２テストサンプルと同一にして第２対照サンプルを準備した。
【００７０】
　第１及び第２テストサンプルと第１及び第２対照サンプルの各部位別のＲｓを測定した結果が下表１に記載されている。
【００７１】
【表１】
2004140374.tif 000003
【００７２】
　対照サンプル１の０．６５ｎｍゲートのＲｓより０．１３ｎｍゲートのＲｓが小さく測定された事実から、ゲートのＣＤが小さくなりつつコバルトシリサイド膜が厚くなることが分かる。従って、このような現象はゲートＣＤが１００ｎｍ以下に小さくなる時に一層深刻化するということを予測できる。
【００７３】
　対照サンプル１と２とを比較してみれば、ＣＤ別のＲｓ値偏差は１次ＲＴＡ時間を９０秒から３０秒に短縮させた場合に減少する傾向があるが、その程度が十分ではないことが分かる。
【００７４】
　対照サンプル１とテストサンプル１の結果を比較してみれば、本発明のようにコバルト膜の蒸着を高温（４００℃）で進めれば、ＣＤ別のＲｓ値偏差が非常に小さくなってシリサイドＲｓローディングを最小化できることが分かる。これは高温蒸着時に生成されたコバルトシリサイド界面膜の拡散抑制機能によるものと解釈される。
【００７５】
　また、テストサンプル１とテストサンプル２の結果を比較してみれば、１次ＲＴＡの時間を９０秒から３０秒に短縮すれば、０．１３ｎｍゲートでのＲｓが０．６５ｎｍゲートでのＲｓに比べて増加する結果を示すことが分かる。これはゲートのＣＤが１００ｎｍ以下に減少しても蒸着温度とＲＴＡの時間とを調節することによりシリサイドＲｓローディング問題を解決できることを暗示する。すなわち、本発明による高温コバルトシリサイド膜の形成方法の場合に工程ウインドウが非常に広いことが分かる。
【００７６】
　＜実験例７＞
　実験例６で準備したテストサンプル１と対照サンプル１の漏れ電流特性を測定した。その結果が図２３に図示されている。−□−はテストサンプル１を、−○−は対照サンプル１を示す。テストサンプル１の場合、漏れ電流特性が対照サンプル１に比べて非常に向上したことが分かる。また、テストサンプル１で活性領域とＳＴＩエッジ領域とに形成されるコバルトシリサイド膜の厚さは３００−３６０Åであるのに対し、対照サンプル１で活性領域とＳＴＩエッジ領域とに形成されるコバルトシリサイド膜の厚さは３７０−７００Åと非常に厚く形成された。
【００７７】
　このような事実から高温コバルト蒸着時に形成される界面コバルトシリサイド膜がコバルト原子がシリコンを含む導電領域に拡散することを効果的に抑制することが分かる。
【００７８】
　図面及び実施例には、本発明の典型的な望ましい実施例が開示され、たとえ特定の用語を使用したもののそれらは単に一般的かつ描写的な意味で使われたものであり、特許請求の範囲により決まる本発明の思想を制限するために使われたものではない。
【産業上の利用可能性】
【００７９】
　半導体素子の製造分野に有用に適応可能である。
【図面の簡単な説明】
【００８０】
【図１】従来のコバルトシリサイド形成方法の適用時に発生する活性領域と活性領域間の短絡を図示する平面図である。
【図２】従来のコバルトシリサイド形成方法の適用時に再スパッタリングが起きるメカニズムを示す断面図である。
【図３】従来のコバルトシリサイド形成方法の適用時に再スパッタリングにより不良に形成されたコバルトシリサイド膜を図示する断面図である。
【図４】従来のコバルトシリサイド形成方法の適用時に発生するエッジ効果及びそれによるシリサイド膜の面抵抗ローディング問題を図示する断面図である。
【図５】本発明の一実施例によるコバルトシリサイド形成方法のフローチャートである。
【図６】トランジスタ形成段階における中間構造物の断面図である。
【図７】前処理段階の後、コバルトを含む膜の形成段階およびキャッピング膜の形成段階の終了時の中間構造物の断面図である。
【図８】低温処理段階を実施する際の中間構造物の断面図である。
【図９】キャッピング膜１１３と非反応で残ったコバルトを含む膜とを除去する段階の中間構造物の断面図である。
【図１０】高温コバルト膜蒸着時に形成される界面膜の拡散抑制メカニズムを説明するための断面図である。
【図１１】本発明の特定の実施例により形成されたコバルトシリサイド膜のＳＥＭ写真であり、ゲートの上面図である。
【図１２】本発明の特定の実施例により形成されたコバルトシリサイド膜のＳＥＭ写真であり、コンタクトパターンにより露出された活性領域の上面図である。
【図１３】従来の方法により形成されたコバルトシリサイド膜のＳＥＭ写真であり、ゲートの上面図である。
【図１４】従来の方法により形成されたコバルトシリサイド膜のＳＥＭ写真であり、コンタクトパターンにより露出された活性領域の上面図である。
【図１５】本発明の特定の実施例及び従来の方法により形成されたコバルトシリサイド膜を備えるＮＭＯＳゲートのＲｓ値を測定した結果を示すグラフである。
【図１６】本発明の特定の実施例及び従来の方法により形成されたコバルトシリサイド膜を備えるＰＭＯＳゲートのＲｓ値を測定した結果を示すグラフである。
【図１７】本発明の特定の実施例及び従来の方法の適用途中、１次ＲＴＡ直後にＳＩＭＳで分析した結果を示すグラフである。
【図１８】本発明の特定の実施例及び従来の方法の適用途中、選択的ウェットエッチング直後にＳＩＭＳで分析した結果を示すグラフである。
【図１９】前処理において、本発明の特定の実施例による湿式洗浄だけを実施した場合と従来のＲＦスパッタエッチングを実施した場合の漏れ電流を測定した結果を示すグラフである。
【図２０】本発明の特定実施例によりコバルト膜を高温で蒸着した後、ＴＥＭで観察した写真である。
【図２１】高温蒸着時に形成された界面膜のＳＡＤパターンを示す図である。
【図２２】高温蒸着時に形成された界面膜のＳＡＤパターンを示す図である。
【図２３】本発明の特定の実施例によりコバルト膜を高温で蒸着した場合と従来の方法によりコバルト膜を蒸着した場合の漏れ電流を測定した結果を示すグラフである。
【符号の説明】
【００８１】
　１００　　基板
　１０１　　Ｎウェル
　１０２　　ＳＴＩ
　１０４　　酸化膜
　１０５　　ゲート
　１０６ｎ　　ＮＭＯＳトランジスタ用ＬＤＤ
　１０６ｐ　　ＰＭＯＳトランジスタ用ＬＤＤ
　１０７　　スペーサ
　１０８ｎ　　Ｎ＋ソース／ドレイン領域
　１０８ｐ　　Ｐ＋ソース／ドレイン領域
　１０９ｎ　　ＮＭＯＳソース／ドレイン
　１０９ｐ　　ＰＭＯＳソース／ドレイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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