(57)【要約】【課題】複数の電源電圧が供給されて動作する半導体集積回路において、入力バッファに電源電圧が供給されていない場合に、次段回路に貫通電流が流れないようにする。【解決手段】この半導体集積回路は、第１の電源電圧が供給されたときに、入力端子に入力される信号に基づいて信号を出力する入力バッファ１０と、第１の電源電圧が供給されているか否かを検出する検出回路３０と、第２の電源電圧が供給されて動作する次段回路であって、第１の電源電圧が供給されていることを検出回路が検出したときに、入力バッファから出力される信号に基づいて信号を出力し、第１の電源電圧が供給されていないことを検出回路が検出したときに、出力レベルを固定する次段回路４０とを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の電源電圧が供給されて動作する半導体集積回路であって、
第１の電源電圧が供給されたときに、入力端子に入力される信号に基づいて信号を出力する入力バッファと、
第１の電源電圧が供給されているか否かを検出する検出回路と、
第２の電源電圧が供給されて動作する次段回路であって、第１の電源電圧が供給されていることを前記検出回路が検出したときに、前記入力バッファから出力される信号に基づいて信号を出力し、第１の電源電圧が供給されていないことを前記検出回路が検出したときに、出力レベルを固定する前記次段回路と、
を具備する半導体集積回路。
【請求項２】
前記検出回路が、
第２の電源電圧に一端が接続されたインピーダンス素子と、
前記インピーダンス素子の他端にドレインが接続され、第１の電源電圧がゲートに供給されてスイッチング動作を行うトランジスタと、
を含む、請求項１記載の半導体集積回路。
【請求項３】
前記入力バッファが、直列に接続されたＰチャネルトランジスタ及びＮチャネルトランジスタによって構成されるインバータを含む、請求項１又は２記載の半導体集積回路。
【請求項４】
前記次段回路が、第１の電源電圧が供給されているときにハイレベルとなる制御信号と前記入力バッファから出力される信号との論理積を反転して出力するＮＡＮＤ回路を含む、請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項５】
前記次段回路が、第１の電源電圧が供給されているときにローレベルとなる制御信号と前記入力バッファから出力される信号との論理和を反転して出力するＮＯＲ回路を含む、請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項６】
前記第１の電源電圧が、前記第２の電源電圧よりも高い、請求項１〜５のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、ＩＣやＬＳＩ等の半導体集積回路に関し、特に、複数の電源電圧が供給されて動作する半導体集積回路に関する。
【０００２】
【従来の技術】
近年、各種の電子機器の高速動作や低消費電力を実現するために、これらの電子機器において使用されるＩＣやＬＳＩ等の半導体集積回路の高集積化や低電圧化が進んでいる。しかし、全ての半導体集積回路の動作電圧を一律に低電圧化することは、デバイス固有の特性を考慮すると、極めて困難である。従って、異なる電源電圧で動作する複数の半導体集積回路が互いに接続される場合が生じる。
【０００３】
そのような場合に対応するために、高い電源電圧が供給されて動作する入力バッファと低い電源電圧が供給されて動作する次段回路とを含む入力回路を有する半導体集積回路が開発されている。図６に、従来の半導体集積回路における入力回路の例を示す。この例においては、入力バッファ及び次段回路として、インバータが用いられている。
【０００４】
図６に示す入力回路は、高い電源電圧ＨＶＤＤ（例えば、３．３Ｖ）が供給される入力バッファ１０と、低い電源電圧ＬＶＤＤ（例えば、１．８Ｖ）が供給される次段回路２０とを含んでいる。外部回路から外部入力端子（パッド）ＰＤを介して入力バッファ１０に入力信号が供給されると、入力バッファ１０は、この入力信号に基づいて電流増幅を行い、出力信号を次段回路２０に供給する。
【０００５】
このような半導体集積回路において、外部回路とのアクセスを行わないときには、消費電力低減等の理由により、電源電圧ＬＶＤＤが供給されたまま電源電圧ＨＶＤＤの供給が停止される場合がある。そのような場合には、入力バッファ１０の出力がハイインピーダンス状態となるので、次段回路２０の入力電位が不定状態となってしまう。その電位によっては、次段回路２０において直列接続されているＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの両方が共にオンして、貫通電流Ｉ０が流れてしまうという問題があった。
【０００６】
ところで、下記の特許文献１には、多電源系をもつ半導体集積回路の電源電圧オフ時のＩＣの出力を安定させるために、制御電圧検出回路を出力電源系で構成し、その出力をレベルホールド回路の出力に接続される出力固定回路へ入力するようにした半導体集積回路が開示されている。しかしながら、特許文献１には、入力回路の動作を安定させることについては開示されていない。
【０００７】
【特許文献１】
特開平６−１９４１２号公報（第１頁、図１）
【０００８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明の目的は、複数の電源電圧が供給されて動作する半導体集積回路において、入力バッファに電源電圧が供給されていない場合に、次段回路に貫通電流が流れないようにすることである。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、複数の電源電圧が供給されて動作する半導体集積回路であって、第１の電源電圧が供給されたときに、入力端子に入力される信号に基づいて信号を出力する入力バッファと、第１の電源電圧が供給されているか否かを検出する検出回路と、第２の電源電圧が供給されて動作する次段回路であって、第１の電源電圧が供給されていることを検出回路が検出したときに、入力バッファから出力される信号に基づいて信号を出力し、第１の電源電圧が供給されていないことを検出回路が検出したときに、出力レベルを固定する次段回路とを具備する。
【００１０】
ここで、検出回路が、第２の電源電圧に一端が接続されたインピーダンス素子と、インピーダンス素子の他端にドレインが接続され、第１の電源電圧がゲートに供給されてスイッチング動作を行うトランジスタとを含むようにしても良い。
また、入力バッファが、直列に接続されたＰチャネルトランジスタ及びＮチャネルトランジスタによって構成されるインバータを含むようにしても良い。
【００１１】
さらに、次段回路が、第１の電源電圧が供給されているときにハイレベルとなる制御信号と入力バッファから出力される信号との論理積を反転して出力するＮＡＮＤ回路を含むようにしても良い。あるいは、次段回路が、第１の電源電圧が供給されているときにローレベルとなる制御信号と入力バッファから出力される信号との論理和を反転して出力するＮＯＲ回路を含むようにしても良い。
以上において、第１の電源電圧が、第２の電源電圧よりも高くなるようにしても良い。
【００１２】
以上の様に構成した本発明によれば、第１の電源電圧が供給されていないことを検出回路が検出したときに、次段回路の出力レベルを固定するようにしたので、入力バッファに第１の電源電圧が供給されていない場合に、次段回路に貫通電流が流れないようにすることができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の要素には同一の番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路に含まれている入力回路の構成を示す図である。この半導体集積回路は、複数の電源電圧として、第１の電源電圧ＨＶＤＤ（本実施形態においては、３．３Ｖとする）と、第２の電源電圧ＬＶＤＤ（本実施形態においては、１．８Ｖとする）とが供給されて動作する。
【００１４】
図１に示すように、この半導体集積回路に含まれている入力回路は、電源電圧ＨＶＤＤが供給されたときに、外部回路から外部入力端子（パッド）ＰＤに入力される信号に基づいて信号を出力する入力バッファ１０と、電源電圧ＨＶＤＤが供給されているか否かを検出する電源電圧検出回路３０と、電源電圧ＬＶＤＤが供給されて動作する次段回路４０とを有している。
【００１５】
電源電圧検出回路３０は、図２に示すように、電源電圧ＬＶＤＤに一端が接続されたインピーダンス素子としての抵抗Ｒ１と、抵抗Ｒ１の他端にドレインが接続され、電源電圧ＨＶＤＤがゲートに供給されてスイッチング動作を行うＮチャネルＭＯＳトランジスタＱＮ２１と、トランジスタＱＮ２１のドレインに接続され、電源電圧ＬＶＤＤが供給されて動作するインバータ３１とを含んでいる。
【００１６】
ここで、電源電圧ＨＶＤＤが供給されているときには、トランジスタＱＮ２１がオンして、トランジスタＱＮ２１のドレインから出力される反転制御信号ＣＮバーがローレベルとなり、インバータ３１から出力される制御信号ＣＮがハイレベルとなる。一方、電源電圧ＨＶＤＤが供給されていないときには、トランジスタＱＮ２１がオフして、トランジスタＱＮ２１のドレインから出力される反転制御信号ＣＮバーがハイレベルとなり、インバータ３１から出力される制御信号ＣＮがローレベルとなる。
【００１７】
入力バッファ１０としては、図３に示すように、直列に接続されたＰチャネルＭＯＳトランジスタＱＰ３１とＮチャネルＭＯＳトランジスタＱＮ３１とによって構成されるインバータが用いられている。このインバータは、電源電圧ＨＶＤＤが供給されたときに、入力端子に入力される信号Ａを反転して、出力信号Ｘとして出力する。
【００１８】
次段回路４０としては、図４に示すように、ＰチャネルＭＯＳトランジスタＱＰ４１及びＱＰ４１とＮチャネルＭＯＳトランジスタＱＮ４１及びＱＮ４１とによって構成されるＮＡＮＤ回路が用いられている。このＮＡＮＤ回路は、電源電圧ＬＶＤＤが供給されたときに、２つの入力端子に入力される信号Ｂ１及びＢ２の論理積を反転して、出力信号Ｙとして出力する。
【００１９】
再び図１を参照すると、次段回路４０の一方の入力端子には、入力バッファ１０から出力される信号が供給され、次段回路４０の他方の入力端子には、電源電圧検出回路３０から出力される制御信号ＣＮが供給される。
【００２０】
電源電圧ＨＶＤＤが供給されていることが検出され、制御信号ＣＮがハイレベルであるときに、次段回路４０は、入力バッファ１０から入力された信号を反転して内部回路に供給する。一方、電源電圧ＨＶＤＤが供給されていないことが検出され、制御信号ＣＮがローレベルであるときに、次段回路４０は、出力をハイレベルに固定する。
【００２１】
このような入力回路によれば、電源電圧ＬＶＤＤが供給されたまま電源電圧ＨＶＤＤの供給が停止される場合においても、次段回路において貫通電流Ｉ０が流れてしまうおそれがなくなる。
【００２２】
次に、本発明の第２の実施形態について説明する。
図５は、本発明の第２の実施形態に係る半導体集積回路に含まれている入力回路の構成を示す図である。本発実施形態においては、次段回路として、第１の実施形態におけるＮＡＮＤ回路の替わりにＮＯＲ回路を用いている。
【００２３】
図５に示すように、この入力回路は、電源電圧ＨＶＤＤが供給されたときに動作する入力バッファ１０と、電源電圧ＨＶＤＤが供給されているか否かを検出する電源電圧検出回路３０と、電源電圧ＬＶＤＤが供給されて動作する次段回路５０とを有している。
【００２４】
次段回路５０としては、電源電圧ＬＶＤＤが供給されたときに、２つの入力端子に入力される信号の論理和を反転して出力するＮＯＲ回路が用いられている。次段回路５０の一方の入力端子には、入力バッファ１０から出力される信号が供給され、次段回路５０の他方の入力端子には、電源電圧検出回路３０から出力される反転制御信号ＣＮバーが供給される。
【００２５】
電源電圧ＨＶＤＤが供給されていることが検出され、反転制御信号ＣＮバーがローレベルであるときに、次段回路５０は、入力バッファ１０から入力された信号を反転して内部回路に供給する。一方、電源電圧ＨＶＤＤが供給されていないことが検出され、反転制御信号ＣＮバーがハイレベルであるときに、次段回路４０は、出力をローレベルに固定する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における入力回路の構成を示す図。
【図２】電源電圧検出回路の具体的な回路例を示す図。
【図３】入力バッファの具体的な回路例を示す図。
【図４】次段回路の具体的な回路例を示す図。
【図５】本発明の第２の実施形態における入力回路の構成を示す図。
【図６】従来の半導体集積回路における入力回路の例を示す図。
【符号の説明】
１０  入力バッファ、  ３０  電源電圧検出回路、  ３１  インバータ、  ４０、５０  次段回路、  ＰＤ  外部入力端子（パッド）、  Ｒ１  抵抗、  ＱＰ３１〜ＱＰ４２  ＰチャネルＭＯＳトランジスタ、  ＱＮ２１〜ＱＮ４２  ＮチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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