(57)【要約】【課題】順方向の特性を劣化させずに、逆耐圧の大きいパワースイッチング素子を得る。【解決手段】本発明のパワースイッチング素子は、ｐｎ半導体接合界面において、ｐ層半導体とｎ層半導体との間に、前記ｐ層半導体および前記ｎ層半導体より比誘電率の大きい高比誘電率半導体を配置したもので、高比誘電率半導体として、Ｇｅ、ＡｌＳｂ、ＧａＡｓ、ＧａＳｂ、ＩｎＡｓ、ＩｎＰ、ＩｎＳｂ、ＰｂＳ、ＰｂＴｅを用いるものである。ｐｎ半導体として、ｐ層ｎ層ｐ層またはｎ層ｐ層ｎ層に配置し、電流駆動型または電圧駆動型としたものである。また、ｐｎ半導体を、ｐ層ｎ層ｐ層ｎ層またはｎ層ｐ層ｎ層ｐ層に配置した電圧駆動型としてもよい。【選択図】　　図１
2004063549.tif 000002
【特許請求の範囲】
【請求項１】
ｐｎ半導体接合界面を有するパワースイッチング素子において、
ｐ層半導体とｎ層半導体との間に、前記ｐ層半導体および前記ｎ層半導体より比誘電率の大きい高比誘電率半導体を配置したことを特徴とするパワースイッチング素子。
【請求項２】
前記高比誘電率半導体は、Ｇｅ、ＡｌＳｂ、ＧａＡｓ、ＧａＳｂ、ＩｎＡｓ、ＩｎＰ、ＩｎＳｂ、ＰｂＳ、ＰｂＴｅであることを特徴とする請求項１記載のパワースイチング素子。
【請求項３】
前記ｐｎ半導体を、それぞれｐ層ｎ層ｐ層、またはｎ層ｐ層ｎ層に配置した電流駆動型であることを特徴とする請求項１または２記載のパワースイッチング素子。
【請求項４】
前記ｐｎ半導体を、それぞれｐ層ｎ層ｐ層、またはｎ層ｐ層ｎ層に配置した電圧駆動型である請求項１、請求項２記載のパワースイッチング素子。
【請求項５】
前記ｐｎ半導体を、それぞれｐ層ｎ層ｐ層ｎ層、またはｎ層ｐ層ｎ層ｐ層に配置した電圧駆動型である請求項１、請求項２記載のパワースイッチング素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特に、各種電力容量の電力変換器、電源、電力増幅器、アナログスイッチ等に使用される高逆耐圧を必要とする単体半導体デバイスとして、あるいはＩＣとして、利用するのに適したパワースイッチング素子に関する。
【０００２】
【従来の技術】
従来のパワースイッチング素子を代表的なＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）の例で説明する。
図３は、代表的なＩＧＢＴの構造を示す断面図である。図において３はＩＧＢＴである。ＩＧＢＴ３は、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）と同様な構造でありながら、内部にＢＪＴ（Ｂｉｐｏｌａｒ　Ｊｕｎｃｔｉｏｎ　Ｔｒａｎｓｉｓｔｏｒ：バイポーラトランジスタ）を有している電圧制御型半導体素子である。これは、Ｂ．　Ｊ．　Ｂａｌｉｇａ等著、ＩＥＥＥ　ＩＥＤＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｐｐ．２６４−２６７（１９８２）によってすでに公知である。ＩＧＢＴ３は、コレクタ電極３１を接続したｐ＋−Ｓｉ半導体基板３２およびその表面側にエピタキシャル形成したｎ−−Ｓｉ伝導度変調層３３、ＭＯＳＦＥＴ部であるｐ−Ｓｉチャネル領域３４、ｎ＋−Ｓｉエミッタ領域３５およびこれに接続したエミッタ電極３６、ならびにゲート電圧を制御するためのシリコン酸化膜３７およびポリシリコンゲート３８、ゲート電極３９およびゲート端子Ｇ１より形成されている。なお、３１ａ、３２ａは空乏層３３ａのエッジである。
いま、ゲート端子Ｇ１にしきい値電圧以上のゲート電圧を印加し、ポリシリコンゲート３８下のｐ−Ｓｉチャネル領域３４に反転層を形成させ、エミッタ電極３６・コレクタ電極３１間をオン状態にする。またゲート電極３９にしきい値電圧未満の電圧を印加してオフ状態にする。その静特性を図４に示すように、ゲート電極３９にしきい値電圧以上の電圧を印加した状態で、コレクタ電極３１エミッタ電極３６間に印加した電圧を正の方向へ増加させていくと、オン時には曲線４１、オフ時には曲線４２のようになり、飽和領域、活性領域、降伏領域に至り良好な耐圧を示す。このように、従来のパワースイッチング素子は、順方向の耐圧のみを良好にする設計で製造されたものである。
【０００３】
【発明が解決しようとする課題】
しかし、従来のＩＧＢＴでは、ゲート電極３９に任意の電圧を印加した状態で、コレクタ電極３１エミッタ電極３６間に印加した電圧を負の方向へ増加させていくと、図４の曲線４３に示すように、正の方向へ電圧を増加した場合の１／１０程度以下の逆耐圧しか示さない。これは、ｐ＋−Ｓｉ半導体基板３２とｎ−−Ｓｉ伝導度変調層３３との界面に形成されたｐｎ接合部に形成される空乏層３３ａにおいて、アバランシェ降伏またはツェナー降伏が起こるためである。
従来のパワースイッチング素子において、逆方向の耐圧を向上させるためには、下記（１）、（２）式で示すように、印加された電界を緩和するため逆電圧印加時の空乏層幅Ｗを広くする必要があり、かつパンチスルー防止のため半導体基板の厚みも厚くする必要があった。このためには、ｐ層およびｎ層基板に添加するＢやＡｓ等の不純物濃度を少なくする必要があるが、この方法では、パワースイッチング素子本来の順方向の特性を劣化させた。
【０００４】
【数１】
2004063549.tif 000003
【０００５】
ただし、記号の意味はつぎのとおりである。
Ｅ：コレクタエミッタ間に印加される電界
Ｖ：コレクタエミッタ間に印加される電圧
Ｗ：空乏層幅
Ｋ：比誘電率
ε０：真空誘電率
ｑ：電荷
ＮＤ：添加不純物量
Ｖｂｉ：拡散電位
そこで、本発明は順方向の特性を劣化させずに、逆耐圧の大きいパワースイッチング素子を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、本発明の請求項１記載のパワースイッチング素子は、ｐｎ半導体接合界面において、ｐ層半導体とｎ層半導体との間に、前記ｐ層半導体および前記ｎ層半導体より比誘電率の大きい高比誘電率半導体を配置したものである。
請求項１記載のパワースイッチング素子によれば、負側に高電圧を印加しても空乏層幅を有る厚みに保ったまま電界を緩和できるため、逆耐圧を向上できる。請求項２記載のパワースイッチング素子は、前記高比誘電率半導体を、Ｇｅ、ＡｌＳｂ、ＧａＡｓ、ＧａＳｂ、ＩｎＡｓ、ＩｎＰ、ＩｎＳｂ、ＰｂＳ、ＰｂＴｅとしたものである。
請求項２記載のパワースイッチング素子によれば、負側に高電圧を印加しても空乏層幅を有る厚みに保ったまま電界を緩和できるため、逆耐圧を向上できる。請求項３記載のパワースイッチング素子は、ｐｎ半導体をそれぞれｐ層ｎ層ｐ層、またはｎ層ｐ層ｎ層に配置した電流駆動型としたものである。
請求項３記載のパワースイッチング素子によれば、負側に高電圧を印加しても空乏層幅を有る厚みに保ったまま電界を緩和できるため、逆耐圧を向上できる。請求項４記載のパワースイッチング素子は、ｐｎ半導体を、それぞれｐ層ｎ層ｐ層、またはｎ層ｐ層ｎ層に配置した電圧駆動型としたものである。
請求項４記載のパワースイッチング素子によれば、負側に高電圧を印加しても空乏層幅を有る厚みに保ったまま電界を緩和できるため、逆耐圧を向上できる。請求項５記載のパワースイッチング素子は、ｐｎ半導体を、それぞれｐ層ｎ層ｐ層ｎ層、またはｎ層ｐ層ｎ層ｐ層に配置した電圧駆動型としたものである。
請求項５記載のパワースイッチング素子によれば、負側に高電圧を印加しても空乏層幅を有る厚みに保ったまま電界を緩和できるため、逆耐圧を向上できる。
【０００７】
【発明の実施の形態】
以下、本発明の実施形態を図に基づいて説明する。
図１は本発明のパワースイッチング素子の構造を示す断面図である。ここでは、ＩＧＢＴを例にとって説明する。図１において、ＩＧＢＴ１は、コレクタ領域の一部であるｐ＋−Ｓｉ半導体基板１２と、その裏面側にスパッタ法で形成したＡｌのコレクタ電極１１と、その表面側にエピタキシャル形成したＳｉより比誘電率の大きいｐ＋−ＰｂＴｅ層１１ａと、その表面側にエピタキシャル形成したコレクタ領域の一部であるｎ−−Ｓｉ伝導度変調層１３と、このｎ−−Ｓｉ伝導度変調層１３にＢ、ＡｌまたはＧａをイオン注入法により不純物添加したｐ−Ｓｉチャネル領域１４およびその表面側に形成したｎ＋−Ｓｉエミッタ領域１５と、ｐ−Ｓｉチャネル領域１４上に形成したエミッタ電極１６と、ｎ＋−Ｓｉエミッタ領域１５ｐ−Ｓｉチャネル領域１４およびｎ−−Ｓｉ伝導度変調層１３の表面層にかけて形成したシリコン酸化膜１７と、そのシリコン酸化膜上に形成したポリシリコンゲート１８と、ポリシリコンゲート１８上に形成したゲート電極１９と、を有する。従って、本実施形態のＩＧＢＴ１は、ｐ＋−Ｓｉ半導体基板１２とｎ−−Ｓｉ伝導度変調層１３との間に比誘電率の大きいｐ＋−ＰｂＴｅ層を配置したＩＧＢＴ構造になっている。
次に、ＩＧＢＴの静特性を、図１および図２を参照にして説明する。図２は本発明のＩＧＢＴの出力特性を示す特性図である。図において、２１はＩＧＢＴのオン時の静特性を、２２はＩＧＢＴのオフ時の静特性を示す。まず、ＩＧＢＴ１側において、初期状態として、エミッタ電極１６、コレクタ電極１１を最低電位としてのアース状態とし、ゲート電極１９をしきい値電圧以上の電位にする。この状態において、コレクタ電極１１の電位を正の方向へ増加させる。ゲート電極１９がしきい値電圧以上なので、シリコン酸化膜１７を介して対峙するｐ−Ｓｉチャネル領域１４の表面側に反転層が形成され始め、この反転層を介して電子がｎ−−Ｓｉ伝導度変調層１３　に注入され始めると共に、ｐ＋−ＰｂＴｅ層１１ａおよびｐ＋−Ｓｉコレクタ領域１１から正孔がｎ−−Ｓｉ伝導度変調層１３に注入され始める。
一方、コレクタ電極１１に負の電位を印加する場合を説明する。ＩＧＢＴ１側において、初期状態として、エミッタ電極１６、コレクタ電極１１を最低電位としてのアース状態とし、ゲート電極１９を任意の電位にする。この状態において、コレクタ電極１１の電位を負の方向へ増加させる。ｐ−Ｓｉチャネル領域１４とｎ−−Ｓｉ伝導度変調層１３で形成されているｐｎ接合部は電圧が順方向に印加されているので、ゲート電極１９が任意の電位であっても反転層を介さずに、電流がｐ−Ｓｉチャネル領域１４　からｎ−−Ｓｉ伝導度変調層１３へ流れる。しかし、ｎ−−Ｓｉ伝導度変調層１３とｐ＋−ＰｂＴｅ層１１ａとで形成されるｐｎ接合部においては、逆電圧が印加される。このとき、アバランシェ現象により降伏するときに、影響を与える因子は、空乏層１４ａのエッジ１２ａと空乏層のエッジ１３ａによってはさまれた空乏層１４ａとコレクタ電極１１エミッタ電極１６間に印加される電圧Ｖである。通常、導体は電界が発生せず、誘電体において電界が発生する。図１の場合、コレクタ電極１１エミッタ電極１６間に印加される電界Ｅは、実質的には　空乏層のエッジ１２ａと空乏層のエッジ１３ａとで挟まれた誘電体である空乏層にのみ電界が発生し、このときの電界の値は、（１）式で示すことができる。コレクタ電極１１エミッタ電極１６間に印加される電圧Ｖを一定とすると、空乏層幅Ｗによって、電界Ｅが決定される。電界が、Ｅ＝１０７Ｖ／ｍ以上になるとアバランシェ降伏またはツェナー効果が発生し降伏し、このときのコレクタ電極１１に印加している電圧Ｖを逆耐圧という。電界を緩和するには、空乏層幅Ｗを大きくとる必要があるが、そのためには、ＮＤを少なくする必要がある。しかしながら、コレクタ領域１２の不純物濃度を少なくすると、十分な伝導度変調効果を得ることができない。このため、電界を緩和するためには、ガウスの定理より導き出された（３）より誘電率の大きい半導体を使用すればよい。
【０００８】
【数２】
2004063549.tif 000004
【０００９】
ただし、　Ｑは電荷である。
本実施形態では、誘電率の大きな半導体として、表１に示すＰｂＴｅを使用した。
【００１０】
【表１】
2004063549.tif 000005
【００１１】
Ｓｉの比誘電率がＫ＝１１．９に対し、ＰｂＴｅの比誘電率は、Ｋ＝３０．０であり、（３）式より空乏層に印加される電界Ｅは、約１／３になる。この結果、図２の第四象限の曲線２３に示すような、静特性を得ることができ、逆耐圧も通常のＩＧＢＴに対して３倍程度の増加があった。
なお、比誘電率の大きい半導体として、ＰｂＴｅの他、Ｇｅ、ＡｌＳｂ、ＧａＡｓ、ＧａＳｂ、ＩｎＡｓ、ＩｎＰ、ＩｎＳｂ、ＰｂＳ、を用いた場合でも逆耐圧において良好な効果が得られた。また、ＢＪＴおよびＭＯＳＦＥＴで本発明を実現した場合でも逆耐圧において良好な効果が得られた。
したがって、本発明のパワースイッチング素子を使用することにより、マトリックスコンバータおよびリニア出力インバータ等の制御精度を向上でき、かつスイッチング損失を小さくできる。
【００１２】
【発明の効果】
以上述べたように、本発明によればつぎの効果がある。
（１）ｐｎ接合界面において、ｐ層とｎ層との間に、ｐ層およびｎ層より比誘電率の大きい半導体としてＰｂＴｅを配置したので、負側に高電圧を印加しても空乏層幅を有る厚みに保ったままアバランシェ降伏およびツェナー降伏を引き起こす電界を緩和する。このためｐｎ接合部において逆耐圧を向上できる。
（２）比誘電率の大きい半導体として、Ｇｅ、ＡｌＳｂ、ＧａＡｓ、ＧａＳｂ、ＩｎＡｓ、ＩｎＰ、ＩｎＳｂ、ＰｂＳ、を用いても同様の効果を得ることができ、逆耐圧を向上させたＢＪＴ、ＭＯＦＥＴ、ＩＧＢＴを作製できる。
（３）本発明のパワースイッチング素子を使用することにより、制御精度が高く、かつスイッチング損失の小さいマトリックスコンバータやリニア出力インバータ等を得ることができる。
【図面の簡単な説明】
【図１】本発明のパワースイッチング素子の構造を示す断面図である。
【図２】本発明のパワースイッチング素子の静特性を示す特性図である。
【図３】従来のパワースイッチング素子の構造を示す断面図である。
【図４】従来のパワースイッチング素子の静特性を示す特性図である。
【符号の説明】
１、３　ＩＧＢＴ
１１、３１　コレクタ電極
１２、３２　ｐ＋−Ｓｉ半導体基板
１３、３３　ｎ−−Ｓｉ伝導度変調層
１４、３４　ｐ−Ｓｉチャネル領域
１５、３５　ｎ＋−Ｓｉエミッタ領域
１６、３６　エミッタ電極
１７、３７　シリコン酸化膜
１８、３８　ポリシリコンゲート
１９、３９　ゲート電極
１１ａ　ｐ＋−ＰｂＴｅ層
１２ａ、１３ａ、３１ａ、３２ａ　空乏層のエッジ
１４ａ、３３ａ　空乏層
２、４　ＩＧＢＴの静特性の曲線
２１、４１　ＩＧＢＴがオン時における正方向の静特性の曲線
２２、４２　ＩＧＢＴがオフ時における正方向の静特性の曲線
２３、４３　ＩＧＢＴがオン時またはオフ時における負方向の静特性の曲線
【図１】
2004063549.tif 000006
【図２】
2004063549.tif 000007
【図３】
2004063549.tif 000008
【図４】
2004063549.tif 000009