(57)【要約】【課題】出力周波数を高速に切り換えることができ、かつ、出力周波数のスプリアスが低いＰＬＬ周波数シンセサイザを提供する。【解決手段】位相同期ループを構成する電圧制御発振器１、分周器２、周波数位相比較器３、電圧制御発振器１の出力周波数を切り換える際はループ帯域幅を広げ、切り換え後の出力周波数がほぼ安定した後ループ帯域幅を狭めるループフィルタ４、ループフィルタのループ帯域幅を制御するスイッチ５の構成において、スイッチ５からラグリードフィルタのコンデンサへの接続に抵抗を挿入することにより、ループ帯域幅を切り換える際に電圧制御発振器１の出力周波数が変動することを抑え、ＰＬＬ周波数シンセサイザの高速応答性を実現する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
電圧制御発振器１と、前記電圧制御発振器の出力を入力とする分周器２と、前記分周器２の出力と基準信号を入力とする周波数位相比較器３と、ループフィルタ４とを備え、前記周波数位相比較器３の出力が複数に分岐され、第１の分岐出力はループフィルタ４に接続され、第２の分岐出力はスイッチ５により制御され、前記電圧制御発振器１の出力周波数を切り換える際、或いは１〜５で構成されたＰＬＬを非動作から動作状態へ切り換える際は、スイッチ５をオン状態にし第２の分岐出力により位相同期ループのループ帯域幅を広げ高速に出力周波数を引き込み、切り換え後の出力周波数がほぼ安定する所定の時間で第２の分岐出力をオフ状態にすることによってループ帯域幅を狭めることで所望の位相ノイズ、スプリアス特性を得ることができる周波数シンセサイザにおいて、前記ループフィルタ４は少なくともラグリードフィルタ６とコンデンサ７を備え、前記ラグリードフィルタ６は第１の抵抗と第２の抵抗と第３の抵抗とコンデンサで構成され、前記第１の抵抗の一端は前記周波数位相比較器３の第１の分岐出力に接続し、前記第１の抵抗の他端は前記第２の抵抗の一端に接続すると共に前記電圧制御発振器１の電圧制御端子と前記コンデンサ７の一端に接続し、前記コンデンサ７の他端は接地され、前記第２の抵抗の他端は前記第３の抵抗の一端に接続すると共にスイッチ５を介して前記周波数位相比較器３の第２の分岐出力に接続し、前記第３の抵抗の他端は前記コンデンサを介して接地されることを特徴とする周波数シンセサイザ。
【請求項２】
前記第１の抵抗は直列に接続された二つ以上の抵抗に分割され、各分割点はそれぞれコンデンサを介して接地されることを特徴とする請求項１記載の周波数シンセサイザ。
【請求項３】
前記第２の分岐出力は前記スイッチ５とバイパス抵抗を介して、前記第２の抵抗及び前記第３の抵抗に接続されることを特徴とする請求項１或いは請求項２記載の周波数シンセサイザ。
【請求項４】
前記周波数位相比較器３の複数に分岐された出力において第３の分岐出力を持ち、スイッチ８に制御され請求項２記載の前記第１の抵抗の分割点に接続されることを特徴とする請求項２或いは請求項３記載の周波数シンセサイザ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は通信分野に使用するＰＬＬ周波数シンセサイザの高速応答化に関するものである。
【０００２】
【従来の技術】
従来、通信分野に使用するＰＬＬ周波数シンセサイザについては、特許公報棟に開示されている（例えば、特許文献１参照）。
【０００３】
図８は従来のＰＬＬ周波数シンセサイザである。図８において、１は電圧制御発振器、２は前記電圧制御発振器１の出力を入力とする分周器、３は前記分周器２の出力と基準信号を入力とする周波数位相比較器、４はスイッチ５によりフィルタ特性を可変するループフィルタ、５は前記周波数位相比較器３の出力が複数に分岐された第２の分岐出力を制御するスイッチであり、第２の分岐出力を制御することによりループフィルタ４のフィルタ特性を可変するスイッチである。また、前記ループフィルタ４は少なくともラグリードフィルタ６とコンデンサ７を備え、前記ラグリードフィルタ６は第１の抵抗２０と第２の抵抗２１とコンデンサ２２で構成され、前記第１の抵抗２０の一端は前記周波数位相比較器３の第１の分岐出力に接続し、前記第１の抵抗２０の他端は前記第２の抵抗２１の一端に接続すると共に前記電圧制御発振器１の電圧制御端子と前記コンデンサ７の一端に接続し、前記コンデンサ７の他端は接地され、前記第２の抵抗２１の他端は前記コンデンサ７を介して接地すると共にスイッチ５を介して前記周波数位相比較器３の第２の分岐出力に接続している。前記電圧制御発振器１の出力周波数を切り換える際、或いは１〜７で構成されたＰＬＬを非動作から動作へ切り換える際は、スイッチ５をオン状態にし、第２の分岐出力により位相同期ループのループ帯域幅を広げて高速に周波数を引き込み、出力周波数がほぼ安定する所定の時間で第２の分岐出力をオフ状態にすることによってループ帯域幅を狭めて所望の位相ノイズ、スプリアス特性を得るように前記位相同期ループを制御する。しかし、図９を用いてその動作を説明すると、スイッチ５により第２の分岐出力を止めることによって、「電圧Ａ」と「電圧Ｂ」の電位差があるため電圧制御発振器１の「制御電圧」が変動し、高速に引き込んでいたはずの「出力周波数」がずれ、ずれた後はループ帯域幅が狭い状態で低速で引き込むためＰＬＬのロック応答が遅くなる。
【０００４】
【特許文献１】
特開平０５−４８４５４号公報
【０００５】
【発明が解決しようとする課題】
従来、通信処理分野に使用するＰＬＬ周波数シンセサイザにおいて、周波数切り換えを高速に行うために、ＰＬＬのロック応答の高速化が課題であった。
【０００６】
本発明は上記従来の課題を解決するものであり、第２の分岐出力を止める際に電圧制御発振器１の制御電圧の変動をおさえ、出力周波数を安定にすることにより、高速応答化の可能なＰＬＬ周波数シンセサイザを提供することを目的とする。
【０００７】
【課題を解決するための手段】
この目的を達成するために本発明のＰＬＬ周波数シンセサイザにおいては、周波数位相比較器３の第２の分岐出力をラグリードフィルタ６の第３の抵抗を介してコンデンサに接続することにより、第２の分岐出力を止める際の電圧制御発振器１の制御電圧の変動をおさえるもので、出力周波数の安定によって周波数切り換えを高速にし、ＰＬＬの高速応答化が可能となったＰＬＬ周波数シンセサイザである。
【０００８】
【発明の実施の形態】
本発明の請求項１に記載の発明は、電圧制御発振器１と、前記電圧制御発振器の出力を入力とする分周器２と、前記分周器の出力と基準信号を入力とする周波数位相比較器３と、ループフィルタ４と、前記周波数位相比較器３の出力が複数に分岐され、第１の分岐出力はループフィルタ４に接続され、第２の分岐出力を前記電圧制御発振器１の出力周波数を切り換える際、或いは１〜５で構成されたＰＬＬを非動作から動作へ切り換える際は、スイッチ５をオン状態にし、第２の分岐出力により位相同期ループのループ帯域幅を広げ、高速に周波数を引き込み出力周波数がほぼ安定する所定の時間で第２の分岐出力をオフ状態にすることによってループ帯域幅を狭めるという制御をするスイッチ５を備えたＰＬＬ周波数シンセサイザにおいて、前記ループフィルタ４は少なくともラグリードフィルタ６とコンデンサ７を備え、前記ラグリードフィルタ６は第１の抵抗と第２の抵抗と第３の抵抗とコンデンサで構成し、前記第２の分岐出力を前記第３の抵抗を介して前記ラグリードフィルタのコンデンサに接続することにより、前記ラグリードフィルタのコンデンサに充電される電圧と前記コンデンサ７に充電される電圧との電位差を抑えるという制御を備えたことにより、第２の分岐出力を止める際の電圧制御発振器１の制御電圧の変動をおさえ、出力周波数を安定にすることができ、周波数切り換え時のＰＬＬのロック応答性を高速化できるという作用を有する。
【０００９】
本発明の請求項２に記載の発明は、請求項１同様の１〜７を備え、且つ、ラグリードフィルタの第１の抵抗を直列に接続された二つ以上に分割され、各分割点はそれぞれ抵抗を介して接地されることを備えたＰＬＬ周波数シンセサイザにおいて、請求項１同様の作用を有する上に、分割された抵抗とそれに接続されたコンデンサによりラグフィルタ構成され、ループ帯域外の位相ノイズ、スプリアス特性を改善できるという作用を有する。
【００１０】
本発明の請求項３に記載の発明は、請求項１或いは請求項２同様の１〜７を備え、且つ、前記スイッチ５で制御された前記周波数位相比較器３の第２分岐出力と、前記第２の抵抗及び前記第３の抵抗の間に接続されたバイパス抵抗を備えたＰＬＬ周波数シンセサイザにおいて、請求項１及び請求項２同様の作用を有する上に、バイパス抵抗によって、前記スイッチ５がオフ状態の時の前記第２分岐出力から前記ラグリードフィルタ６への動作ノイズを抑制し、位相ノイズ、スプリアス特性の改善ができるという作用を有する。
【００１１】
本発明の請求項４に記載の発明は、請求項１〜請求項３同様の１〜７を備え、且つ、前記周波数位相比較器３の複数に分岐された出力において第３の分岐出力を持ち、スイッチ８により制御され請求項２記載の前記第１の抵抗の分割点に接続するＰＬＬ周波数シンセサイザにおいて、請求項１及び請求項２及び請求項３同様の作用を有する上に、引き込み時のループ帯域幅を一層広くすることができ、より高速引き込みができるという作用を有する。
【００１２】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１３】
図１は第１の実施の形態におけるＰＬＬ周波数シンセサイザの図を示すものである。図１において、１は電圧制御発振器、２は分周器、３は周波数位相比較器、４はループフィルタ、５は前記周波数位相比較器の第２の分岐出力を制御するスイッチ、６は第１の抵抗３０、第２の抵抗３１、第３の抵抗３２、コンデンサ３３で構成されるラグリードフィルタ、７は一端を前記ラグリードフィルタ６の前記第１の抵抗３０の一端と共に前記電圧制御発振器１の制御端子に接続し、他端を接地させたコンデンサである。
【００１４】
以上のように構成された第１の実施の形態のＰＬＬ周波数シンセサイザについて以下、図２を用いてその動作を説明する。図２において、「出力周波数」を切り換える際、或いは１〜５で構成されたＰＬＬを非動作から動作状態へ切り換える際は、前記スイッチ５がＯＮすることにより前記周波数位相比較器３の第２の分岐出力がループフィルタに接続されるため同期ループのループ帯域幅を広げ、切り換え後の出力周波数がほぼ安定する所定の時間の経過後、「ループ帯域切り換え信号」により前記スイッチ５をＯＦＦし第２の分岐出力を止めることにより前記ループ帯域幅を狭める。この際、前記第２の分岐出力と前記ラグリードフィルタのコンデンサ３３の間に接続された前記第３の抵抗３２によって「電圧Ａ」と「電圧Ｂ」の時定数を合わせることにより、第２の分岐出力を止める際の前記電圧制御発振器１の「制御電圧」の変動をおさえ、「出力周波数」を安定にすることができ、周波数切り換え時のＰＬＬのロック応答性を高速化できる。
【００１５】
図３を用いて「電圧Ａ」と「電圧Ｂ」の時定数の違いによる特性を説明する。抵抗３２が無い状態或いは値が小さい状態では、「電圧Ａ」の時定数が「電圧Ｂ」の時定数に対し小さい為、前記スイッチ５切り換え時に電位差があり、周波数の引き込み時間が遅くなる。また、抵抗３２の値が大きい状態では、「電圧Ａ」の時定数が「電圧Ｂ」の時定数に対し大きい為、前記スイッチ５切り換え時に電位差があり、周波数の引き込み時間が遅くなる。「電圧Ａ」と「電圧Ｂ」の時定数を同様になるような抵抗３２の値の場合は、前記スイッチ５の切り換え時の電位差が無い為、周波数の引き込み時間が早くなる。
【００１６】
また、図８における第１の抵抗２０と第２の抵抗２１とコンデンサ２２で構成された従来フィルタのスプリアス特性が既知であれば、「抵抗２０の値」＝「抵抗３０の値」かつ「コンデンサ２２の値」＝「コンデンサ３３の値」かつ「抵抗２１の値」＝「抵抗３１の値」＋「抵抗３２の値」となるフィルタを用いることにより、スプリアス特性は従来通り得られ且つ応答特性を高速化にできる。
【００１７】
次に、図４は第２の実施の形態におけるＰＬＬ周波数シンセサイザの図を示すものであり、請求項２記載の実施の形態である。図４において、１〜７、３１、３２、３３は第１の実施の形態と同様であり、前記ラグリードフィルタ６の第１の抵抗を分割したうちの第１の抵抗が３４、第２の抵抗が３５、また、一端を抵抗３４と抵抗３５の接続点に接続し他端を接地しているコンデンサが３６である。
【００１８】
以上のように構成された第２の実施の形態のＰＬＬ周波数シンセサイザは、第１の実施の形態と同様の効果を有する上に、抵抗３４とコンデンサ３６により構成されたラグフィルタを備えることにより、ループ帯域外の位相ノイズ、スプリアス特性を改善できる。
【００１９】
なお、本実施の形態では抵抗３４とコンデンサ３６で構成されるラグフィルタを一段としたが、二段以上を付加してもよい。
【００２０】
次に、図５は第３の実施の形態におけるＰＬＬ周波数シンセサイザの図を示すものであり、請求項２記載の実施の形態である。図５において、１〜７、３１、３２、３３は第１の実施の形態と同様であり、前記ラグリードフィルタ６の第１の抵抗を分割したうちの第１の抵抗が３７、第２の抵抗が３８、第３の抵抗が３９、また、一端を抵抗３７と抵抗３８の接続点に接続し他端を接地しているコンデンサが４０である。
【００２１】
以上のように構成された第３の実施の形態のＰＬＬ周波数シンセサイザは、第１の実施の形態と同様の効果を有する上に、抵抗３７とコンデンサ４０により構成されたラグフィルタ、及び抵抗３９とコンデンサ７により構成されたラグフィルタを備えることにより、ループ帯域外の位相ノイズ、スプリアス特性を改善できる。
【００２２】
次に、図６は第４の実施の形態におけるＰＬＬ周波数シンセサイザの図を示すものであり、請求項３記載の実施の形態である。図６において、１〜７、３１、３２、３３は第１の実施の形態と同様であり、前記スイッチ５で制御された前記周波数位相比較器３の第２分岐出力と、前記抵抗３１及び前記抵抗３２の間に接続されたバイパス抵抗が４１である。
【００２３】
以上のように構成された第４の実施の形態のＰＬＬ周波数シンセサイザは、第１の実施の形態と同様の効果を有する上に、バイパス抵抗４１を備えることにより、前記スイッチ５がオフ状態の時の前記第２分岐出力から前記ラグリードフィルタ６への動作ノイズを抑制し、位相ノイズ、スプリアス特性の改善ができる。
【００２４】
次に、図７は第５の実施の形態におけるＰＬＬ周波数シンセサイザの図を示すものであり、請求項４記載の実施の形態である。図７において、１〜７、３１〜３６は第２の実施の形態と同様であり、前記周波数位相比較器３の複数に分岐された出力において第３の分岐出力を持ち、スイッチ８により制御され抵抗３４と抵抗３５の接続点に接続する。スイッチ８は「ループ帯域切り換え信号２」により前記電圧制御発振器１の出力周波数を切り換える際、或いは１〜５で構成されたＰＬＬを非動作から動作状態へ切り換える際は、スイッチ８をオン状態にしループ帯域幅を広げ高速に出力周波数を引き込み、切り換え後の出力周波数がほぼ安定する所定の時間で第３の分岐出力をオフ状態にすることによってループ帯域幅を狭める。
【００２５】
以上のように構成された第５の実施の形態のＰＬＬ周波数シンセサイザは、第１及び第２の実施の形態と同様の効果を有する上に、スイッチ８で制御された第３の分岐出力を備えることにより、引き込み時のループ帯域幅を一層広くすることができ、より高速引き込みができるという作用を有する。
【００２６】
なお、本実施の形態ではスイッチ５の制御信号を「ループ帯域切り換え信号」、スイッチ８の制御信号を「ループ帯域切り換え信号２」としたが、スイッチ５とスイッチ８の制御信号を同じにしてもよい。
【００２７】
また、本実施の形態では前記周波数位相比較器３の複数に分岐された出力において第１〜第３の分岐出力としたが、第４以上の分岐出力及びそれを制御するスイッチを接続してもよい。
【００２８】
【発明の効果】
以上のように本発明は、ＰＬＬ周波数シンセサイザにおいて、高速ループフィルタから低速ループフィルタに切り換える際に電圧制御発振器の制御電圧を安定にするという制御を備えることにより、周波数引き込みのＰＬＬのロック応答高速化をすることができる優れたＰＬＬ周波数シンセサイザを実現できるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるＰＬＬ周波数シンセサイザの図
【図２】図１の動作を説明する図（１）
【図３】図１の動作を説明する図（２）
【図４】本発明の第２の実施形態におけるＰＬＬ周波数シンセサイザの図
【図５】本発明の第３の実施形態におけるＰＬＬ周波数シンセサイザの図
【図６】本発明の第４の実施形態におけるＰＬＬ周波数シンセサイザの図
【図７】本発明の第５の実施形態におけるＰＬＬ周波数シンセサイザの図
【図８】従来のＰＬＬ周波数シンセサイザの図
【図９】図８の動作を説明する図
【符号の説明】
１　電圧制御発振器
２　分周器
３　周波数位相比較器
４　ループフィルタ
５　スイッチ
６　ラグリードフィルタ
７　コンデンサ
８　本発明の第５の実施形態におけるスイッチ
２０　従来におけるラグリードフィルタの第１の抵抗
２１　従来におけるラグリードフィルタの第２の抵抗
２２　従来におけるラグリードフィルタのコンデンサ
３０　本発明におけるラグリードフィルタの第１の抵抗
３１　本発明におけるラグリードフィルタの第２の抵抗
３２　本発明におけるラグリードフィルタの第３の抵抗
３３　ラグリードフィルタのコンデンサ
３４　本発明の第２の実施形態における抵抗３０を分割した第１の抵抗
３５　本発明の第２の実施形態における抵抗３０を分割した第２の抵抗
３６　本発明の第２の実施形態における３４に接続されるコンデンサ
３７　本発明の第３の実施形態における抵抗３０を分割した第１の抵抗
３８　本発明の第３の実施形態における抵抗３０を分割した第２の抵抗
３９　本発明の第３の実施形態における抵抗３０を分割した第３の抵抗
４０　本発明の第３の実施形態における３７に接続されるコンデンサ
４１　本発明の第４の実施形態におけるバイパス抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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