(57)【要約】【課題】同一構成にていろいろな分周数を得ることができ、入力基準クロックが高速の場合でも安定して分周することのできる分周回路を提供する。【解決手段】ｍ段（ｍは正の整数）の遅延型フリップフロップからなり、ｍ＋１分周のイネーブル信号を生成する第１の記憶回路と、前記イネーブル信号がそれぞれのロードホールド端子に接続されるｎ段（ｎは正の整数）の遅延型フリップフロップからなり、ｎ＋１分周のクロックを生成する第２の記憶回路とを備え、（ｍ＋１）×（ｎ＋１）分周のクロックを出力する。【選択図】      図３
2004363821.tif 000002
【特許請求の範囲】
【請求項１】
１段の記憶回路で構成され、クロック信号に基づいて入力信号を順次反転出力する第１の帰還型記憶回路と、
１段の記憶回路で構成され、前記第１の帰還型記憶回路の出力信号をイネーブル信号とし、前記クロック信号に基づいて入力信号を順次出力する第２の帰還型記憶回路とを備える、
ことを特徴とする分周回路。
【請求項２】
ｍ段（ｍは正の整数）の遅延型フリップフロップで構成され、クロック信号に基づいて入力信号を順次出力する第１の遅延型フリップフロップ群と、
ｎ段（ｎは正の整数）の遅延型フリップフロップで構成され、前記クロック信号に基づいて入力信号を順次出力する第２の遅延型フリップフロップ群と、
前記第１の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び第３のゲート回路の出力信号を入力し、第１の動作モード信号に基づいて開閉して第１の帰還信号を出力するｍ−１個の第１のゲート回路と、
前記第２の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び前記第２の遅延型フリップフロップ群の最終段の遅延型フリップフロップの反転出力を入力し、第２の動作モード信号に基づいて開閉して第２の帰還信号を出力するｎ−１個の第２のゲート回路と、
前記第１の遅延型フリップフロップ群の最終段の反転出力を入力し、第３の動作モード信号に基づいて開閉してする第３のゲート回路とを備え、
前記第１の遅延型フリップフロップ群は、
その初段の遅延型フリップフロップが前記第３のゲート回路の出力信号を入力し、その他の遅延型フリップフロップが前記第１のゲート回路が出力する第１の帰還信号を入力するものであり、
前記第２の遅延型フリップフロップ群は、
ロードホールド信号として前記第３のゲート回路の出力信号を入力するとともに、その初段の遅延型フリップフロップが最終段の遅延型フリップフロップの反転出力を入力し、その他の遅延型フリップフロップが前記第２のゲート回路が出力する第２の帰還信号を入力するものである、
ことを特徴とする分周回路。
【請求項３】
ｐ段（ｐは正の整数）の遅延型フリップフロップで構成され、クロック信号に基づいて入力信号を順次出力する第１の遅延型フリップフロップ群と、
ｑ段（ｑは正の整数）の遅延型フリップフロップで構成され、前記第１の遅延型フリップフロップ群の最終段の反転出力をクロック信号として入力信号を順次出力する第２の遅延型フリップフロップ群と、
前記第１の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び前記第１の遅延型フリップフロップ群の最終段の遅延型フリップフロップの出力信号を入力し、第１の動作モード信号に基づいて開閉して第１の帰還信号を出力するｐ−１個の第１のゲート回路と、
前記第２の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び前記第２の遅延型フリップフロップ群の最終段の遅延型フリップフロップの出力信号を入力し、第２の動作モード信号に基づいて開閉して第２の帰還信号を出力するｑ−１個の第２のゲート回路とを備え、
前記第１の遅延型フリップフロップ群は、
その初段の遅延型フリップフロップが最終段の遅延型フリップフロップの反転出力を入力し、その他の遅延型フリップフロップが前記第１のゲート回路が出力する第１の帰還信号を入力するものであり、
前記第２の遅延型フリップフロップ群は、
その初段の遅延型フリップフロップが最終段の遅延型フリップフロップの反転出力を入力し、その他の遅延型フリップフロップが前記第２のゲート回路が出力する第２の帰還信号を入力するものである、
ことを特徴とする分周回路。
【請求項４】
請求項２または３のいずれかに記載の分周回路において、
前記第１のゲート回路は、
前記第１の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号を入力し、第１の動作モード信号に基づいて開閉する第１のＯＲ回路と、
前記第１の遅延型フリップフロップ群の最終段の反転出力を入力し、前記第１のＯＲ回路の出力信号に基づいて開閉して前記第１の帰還信号を出力する第１のＡＮＤ回路とを備え、
前記第２のゲート回路は、
前記第２の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号を入力し、第２の動作モード信号に基づいて開閉する第２のＯＲ回路と、
前記第２の遅延型フリップフロップ群の最終段の反転出力を入力し、前記第２のＯＲ回路の出力信号に基づいて開閉して前記第２の帰還信号を出力する第２のＡＮＤ回路とを備える、
ことを特徴とする分周回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路等に適用される分周回路に関する。
【０００２】
【従来の技術】
図１０は、一定周期の基準クロック信号を分周する第１の従来の分周回路を表わす回路図である。
この第１の従来の分周回路は、基準クロック信号ＣＫの立ち上がりに同期して動作するフリップフロップと、このフリップフロップの入力条件を決定するゲート回路とから構成されている。一定周期の基準クロック信号を分周する分周回路には、ｎ段（ｎは自然数）のフリップフロップからなるものがあるが、このような分周回路では初段のフリップフロップに加えた基準クロック信号（パルス入力）はフリップフロップを通過する度に基準クロック信号の２分の１の周波数に分周されるので、ｎ段のフリップフロップを通過すれば２ｎ分の１に分周された出力信号が得られる。つまり、分周回路の分周数は、フリップフロップ（ＦＦ）の段数（ｎ）の増加に伴って２ｎで変化する。しかしながら、このような分周回路では、基準クロック信号の２ｎの分周数しか得られない。
【０００３】
そこで、いろいろな分周数を得ることのできる分周回路として、図１１に示される第２の従来の分周回路が挙げられる。
図１１に示されるように、この第２の従来の分周回路は、基準クロック信号ＣＫを分周する分周器１１０１と、所望の分周数の周波数を選択するための選択部１１０２と、選択部１１０２の出力に接続されるカウンタ部１１０３とから構成されている。
【０００４】
分周器１１０１は、一定周期の基準クロック信号ＣＫの立ち上がりに同期して動作する初段のフリップフロップＦＦ１と、各々の前段のフリップフロップのＱ出力が入力されるフリップフロップＦＦ２〜ＦＦ５とから構成されている。フリップフロップＦＦ２〜ＦＦ５は各々前段のフリップフロップのＱ出力の立ち上がりで反転する。ここで、各フリップフロップＦＦ１〜ＦＦ５のＱ出力を各々ｃ０〜ｃ４とする。
【０００５】
選択部１１０２は、フリップフロップＦＦ１〜ＦＦ５の出力ｃ０〜ｃ４のうち所望の出力を選択するためのセレクタ１１０４と、論理積回路ＡＮＤ１〜ＡＮＤ５と、論理和回路ＯＲ１とから構成されている。セレクタ１１０４の各出力端子は論理値「１」または論理値「０」の信号を出力し、論理積回路ＡＮＤ１〜ＡＮＤ５によってセレクタ１１０４の出力と各フリップフロップＦＦ１〜ＦＦ５各々の出力ｃ０〜ｃ４との論理積をとり、さらに論理和回路ＯＲ１によって所望の出力を選択して基本クロック信号Ｆｂとして出力する。
【０００６】
カウンタ部１１０３は、選択部１１０２が出力した基本クロック信号Ｆｂを入力信号として入力信号のパルスをアップカウントするｎビットカウンタ１１０５と、設定部１１０８で予め設定された設定値とｎビットカウンタ１１０５のカウント値とを比較して、両者が一致した時にｎビットカウンタ１１０５をクリアする比較回路１１０６と、比較回路１１０６の出力に接続されるフリップフロップＦＦ６とから構成されており、フリップフロップＦＦ６の出力が出力信号Ｆｏｕｔとなる。
【０００７】
以下、動作について説明する。
図１２は、第２の従来の分周回路の動作波形図である。
基準クロック信号ＣＫは、分周器１１０１における各フリップフロップＦＦ１〜ＦＦ５で分周される。各フリップフロップを１段通過する度にその周波数は２分の１になるので、出力ｃ０は基準クロックＣＫの周波数の２分の１の周波数であり、出力ｃ４は基準クロック信号ＣＫの周波数の２５分の１の周波数である。
【０００８】
選択部１１０２は、各フリップフロップＦＦ１〜ＦＦ５の各々の出力ｃ０〜ｃ４が各々のフリップフロップに対応した論理積回路ＡＮＤ１〜ＡＮＤ５に入力され、論理積回路ＡＮＤ１〜ＡＮＤ５に各々接続されたセレクタ１１０４の各出力と各々論理積をとり、さらに、論理和回路ＯＲ１で論理積回路ＡＮＤ１〜ＡＮＤ５全ての出力の論理和をとることによって基本クロック信号Ｆｂを出力する。
【０００９】
基本クロック信号Ｆｂは、カウンタ部１１０３におけるｎビットカウンタ１１０５に入力され、ｎビットカウンタ１１０５はアップカウント動作をする。また、比較回路１１０６は、ｎビットカウンタ１１０５のカウント値と設定部１１０８で予め設定した設定値とを比較し、両者が一致した時、ｎビットカウンタ１１０５にリセット信号Ｒｓを出力してｎビットカウンタ１１０５をリセットするとともに、フリップフロップＦＦ６で出力信号Ｆｏｕｔの論理値を反転（トグル動作）する。その後、ｎビットカウンタ１１０５は再度アップカウント動作をする。
【００１０】
ｎビットカウンタ１１０５が上記動作を繰り返すことで、連続したパルス信号を出力する。例えば、図１２（ａ）に示されるような基準クロック信号ＣＫがフリップフロップＦＦ１に入力されている時、セレクタ１１０４によって論理積回路ＡＮＤ１にのみ論理値「１」の信号を入力し（他の論理積回路ＡＮＤ２〜ＡＮＤ５には論理値「０」の信号を入力する）、フリップフロップＦＦ１の出力ｃ０を選択すると、基本クロック信号Ｆｂは、図１２（ｂ）に示されるように、基準クロック信号ＣＫが２分周されたクロック信号となり、この基本クロック信号Ｆｂはｎビットカウンタ１１０５に入力される。ここで、例えば設定部１１０８での設定値が「３」であるとすると、比較回路１１０６は、図１２（ｃ）に示されるようにｎビットカウンタ１１０５のカウント値が３になった時にｎビットカウンタ１１０５をリセットするとともに、図１２（ｄ）に示されるようにフリップフロップＦＦ６で出力信号Ｆｏｕｔの論理値を反転させる。このため、図１２（ｄ）に示されるように、出力信号Ｆｏｕｔは基本クロック信号Ｆｂを６分周した信号となる。つまり、カウンタ部１１０３は６分の１の分周器として動作する。結果として、出力信号Ｆｏｕｔは基準クロック信号ＣＫに対して１２分の１に分周された信号となる。
このように、この第２の従来の分周回路は、図１０に示される第１の分周回路よりも、いろいろな分周数を容易に得ることができる（例えば、特許文献１参照）。
【００１１】
【特許文献１】
特開平９−１１６４２４号公報
【００１２】
【発明が解決しようとする課題】
現在ＰＬＬを利用して書き込み用クロックを生成する場合には、書き込み速度の向上により、より高速なクロックを安定に分周してやらなければならなく、また倍速設定数の増加により同一構成にていろいろな分周数を実現しなければならない。しかしながら、上記第１の従来の分周回路においては、分周比の数が大きくなると、フリップフロップの入力条件を決定するゲート回路の規模が大きくなり、入力される基準クロックが高速のとき、ゲートによる遅延時間の増大により周波数を分周するのが困難になるという問題があった。また、上記第２の従来の分周回路においては、基準クロック信号ＣＫを２ｎ分の１に分周した基本クロック信号Ｆｂをｎビットカウンタに入力するため、基準クロック信号に対して偶数比の分周しかできないという問題があった。
【００１３】
本発明は、上記のような従来の問題点を解決するためになされたものであり、同一構成にていろいろな分周数を得ることができ、入力基準クロックが高速の場合でも安定して分周することのできる分周回路を提供することのできる分周回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の請求項１に係る分周回路は、１段の記憶回路で構成され、クロック信号に基づいて入力信号を順次反転出力する第１の帰還型記憶回路と、１段の記憶回路で構成され、前記第１の帰還型記憶回路の出力信号をイネーブル信号とし、前記クロック信号に基づいて入力信号を順次出力する第２の帰還型記憶回路とを備えるものである。
【００１５】
本発明の請求項２に係る分周回路は、ｍ段（ｍは正の整数）の遅延型フリップフロップで構成され、クロック信号に基づいて入力信号を順次出力する第１の遅延型フリップフロップ群と、ｎ段（ｎは正の整数）の遅延型フリップフロップで構成され、前記クロック信号に基づいて入力信号を順次出力する第２の遅延型フリップフロップ群と、前記第１の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び第３のゲート回路の出力信号を入力し、第１の動作モード信号に基づいて開閉して第１の帰還信号を出力するｍ−１個の第１のゲート回路と、前記第２の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び前記第２の遅延型フリップフロップ群の最終段の遅延型フリップフロップの反転出力を入力し、第２の動作モード信号に基づいて開閉して第２の帰還信号を出力するｎ−１個の第２のゲート回路と、前記第１の遅延型フリップフロップ群の最終段の反転出力を入力し、第３の動作モード信号に基づいて開閉してする第３のゲート回路とを備え、前記第１の遅延型フリップフロップ群が、その初段の遅延型フリップフロップが前記第３のゲート回路の出力信号を入力し、その他の遅延型フリップフロップが前記第１のゲート回路が出力する第１の帰還信号を入力するものであり、前記第２の遅延型フリップフロップ群が、ロードホールド信号として前記第３のゲート回路の出力信号を入力するとともに、その初段の遅延型フリップフロップが最終段の遅延型フリップフロップの反転出力を入力し、その他の遅延型フリップフロップが前記第２のゲート回路が出力する第２の帰還信号を入力するものとしたものである。
【００１６】
本発明の請求項３に係る分周回路は、ｐ段（ｐは正の整数）の遅延型フリップフロップで構成され、クロック信号に基づいて入力信号を順次出力する第１の遅延型フリップフロップ群と、ｑ段（ｑは正の整数）の遅延型フリップフロップで構成され、前記第１の遅延型フリップフロップ群の最終段の反転出力をクロック信号として入力信号を順次出力する第２の遅延型フリップフロップ群と、前記第１の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び前記第１の遅延型フリップフロップ群の最終段の遅延型フリップフロップの出力信号を入力し、第１の動作モード信号に基づいて開閉して第１の帰還信号を出力するｐ−１個の第１のゲート回路と、前記第２の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び前記第２の遅延型フリップフロップ群の最終段の遅延型フリップフロップの出力信号を入力し、第２の動作モード信号に基づいて開閉して第２の帰還信号を出力するｑ−１個の第２のゲート回路とを備え、前記第１の遅延型フリップフロップ群が、その初段の遅延型フリップフロップが最終段の遅延型フリップフロップの反転出力を入力し、その他の遅延型フリップフロップが前記第１のゲート回路が出力する第１の帰還信号を入力するものであり、前記第２の遅延型フリップフロップ群が、その初段の遅延型フリップフロップが最終段の遅延型フリップフロップの反転出力を入力し、その他の遅延型フリップフロップが前記第２のゲート回路が出力する第２の帰還信号を入力するものとしたものである。
【００１７】
本発明の請求項４に係る分周回路は、請求項２または３のいずれかに記載の分周回路において、前記第１のゲート回路が、前記第１の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号を入力し、第１の動作モード信号に基づいて開閉する第１のＯＲ回路と、前記第１の遅延型フリップフロップ群の最終段の反転出力を入力し、前記第１のＯＲ回路の出力信号に基づいて開閉して前記第１の帰還信号を出力する第１のＡＮＤ回路とを備え、前記第２のゲート回路が、前記第２の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号を入力し、第２の動作モード信号に基づいて開閉する第２のＯＲ回路と、前記第２の遅延型フリップフロップ群の最終段の反転出力を入力し、前記第２のＯＲ回路の出力信号に基づいて開閉して前記第２の帰還信号を出力する第２のＡＮＤ回路とを備えるものとしたものである。
【００１８】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の実施の形態１による分周回路を表わす回路図である。
図１に示されるように、本実施の形態１による分周回路は、第１の記憶回路１０１と、第２の記憶回路１０２とから構成され、第１の記憶回路１０１は、入力端子Ｄ、クロック端子Ｃ、出力端子Ｑ、及び逆相出力端子Ｑ／をもち、第２の記憶回路１０２は、入力端子Ｄ、クロック端子Ｃ、ロードホールド端子ＬＨ、出力端子Ｑ、及び逆相出力端子Ｑ／をもっている。第１の記憶回路１０１のクロック端子Ｃ及び第２の記憶回路１０２のクロック端子Ｃには、基準クロック信号ＣＫが入力されている。また、第１の記憶回路１０１の逆相出力端子Ｑ／からはイネーブル信号ＥＮが出力されており、第１の記憶回路１０１の入力端子Ｄと第２の記憶回路１０２のロードホールド端子ＬＨとに接続されている。第２の記憶回路１０２の入力端子Ｄには、第２の記憶回路１０２の逆相出力端子Ｑ／からの出力が帰還されている。ただし、第１の記憶回路１０１、及び第２の記憶回路１０２はともに初期状態はＬであり、また、第２の記憶回路１０２のロードホールド端子ＬＨはＬアクティブとする。
【００１９】
以下に、動作について説明する。
図２は、本発明の実施の形態１による分周回路の動作波形図である。
【００２０】
基準クロック信号ＣＫに図２（ａ）に示される信号を与えた場合を考える。第１の記憶回路１０１は、基準クロック信号ＣＫの立ち上がりに同期して逆相出力信号ＥＮを出力する。したがって、基準クロック信号ＣＫが分周比２分の１で分周された逆相出力信号ＥＮが、逆相出力端子Ｑ／から出力されることになる。第１の逆相出力端子Ｑ／から出力される逆相出力信号ＥＮの波形は図２（ｂ）のようになる。第２の記憶回路１０２のロードホールド信号はＬアクティブなので、基準クロック信号ＣＫの立ち上がり、かつ第１の逆相出力端子Ｑ／から出力される逆相出力信号ＥＮがＬのときに、第２の記憶回路１０２の逆相出力端子Ｑ／からの出力が第２の記憶回路１０２の入力端子Ｄに帰還される。したがって、第２の記憶回路の出力端子Ｑからの出力信号Ｄｏｕｔは図２（ｃ）のようになり、基準クロック信号ＣＫが分周比４分の１で分周された信号となる。
このように本実施の形態１による分周回路は、第１の記憶回路と第２の記憶回路とを組み合わせることにより、クロック信号を４分の１の周波数に分周することができる
【００２１】
（実施の形態２）
図３は、本発明の実施の形態２による分周回路を表わす回路図である。
図３に示されるように、本実施の形態２による分周回路は、第１の記憶回路３０１と、第２の記憶回路３０２と、制御用ＡＮＤゲート３０３と、設定部１０と、設定部２０と、設定部３０とから構成されている。そして、第１の記憶回路３０１は遅延型フリップフロップＦＦ０〜ＦＦ３とゲート回路１とから構成されており、また、第２の記憶回路３０２は遅延型フリップフロップＦＦ４〜ＦＦ９とゲート回路２とから構成されている。
【００２２】
第１の記憶回路３０１の遅延型フリップフロップＦＦ０〜ＦＦ３は、それぞれ入力端子Ｄ、クロック端子Ｃ、出力端子Ｑ、及び逆相出力端子Ｑ／をもっており、第２の記憶回路３０２の遅延型フリップフロップＦＦ４〜ＦＦ９は、それぞれ入力端子Ｄ、クロック端子Ｃ、ロードホールド端子ＬＨ、出力端子Ｑ、及び逆相出力端子Ｑ／をもっている。第１の記憶回路３０１の遅延型フリップフロップのクロック端子Ｃ、及び第２の記憶回路３０２の遅延型フリップフロップのクロック端子Ｃには、基準クロック信号ＣＫが入力されている。
【００２３】
ゲート回路１は、動作モード信号Ｍ０，Ｍ１，Ｍ２に基づいて、前段の遅延型フリップフロップからの出力信号を後段の遅延型フリップフロップの入力端子Ｄに入力する。ゲート回路２も同様に、動作モード信号Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８に基づいて、前段の遅延型フリップフロップからの出力信号を後段の遅延型フリップフロップの入力端子Ｄに入力する。つまり、動作モード信号Ｍ０〜Ｍ２、及びＭ４〜Ｍ８に論理値１を設定すると、それより前段の遅延型フリップフロップからの出力信号が遮断される。動作モード信号Ｍ０〜Ｍ２、及びＭ４〜Ｍ８の設定は、それぞれ設定部１０、及び設定部２０で行なわれる。
【００２４】
また、制御用ＡＮＤゲート３０３には、第１の記憶回路３０１の遅延型フリップフロップの最終段の逆相出力端子からの信号が入力され、設定部３０からのモード信号Ｍ３に基づいて第２の記憶回路３０２の遅延型フリップフロップのロードホールド端子への入力制御を行なう。ただし、第１の記憶回路の遅延型フリップフロップＦＦ０〜ＦＦ３、及び第２の記憶回路の遅延型フリップフロップＦＦ４〜ＦＦ９はともに初期状態はＬであり、また、第２の記憶回路の遅延型フリップフロップのロードホールド端子ＬＨはＬアクティブとする。
【００２５】
以下に、動作について、動作モード信号Ｍ３の各論理値毎に説明する。
【００２６】
（１）Ｍ３＝０の場合
第１の記憶回路３０１の遅延型フリップフロップＦＦ３の逆相出力信号ＥＮは、設定部１０の値を設定して動作モード信号Ｍ０〜Ｍ２を制御することで分周比を変えることができる。例えば、（Ｍ０、Ｍ１、Ｍ２）＝（０、０、１）のときは、フリップフロップＦＦ３のみに注目すればよいので、第１の記憶回路３０１の等価回路図は図４に示されるものになる。このとき、基準クロック信号ＣＫに図５（ａ）に示される信号を与えた場合、遅延型フリップフロップＦＦ３の逆相出力信号ＥＮは図５（ｂ）のようになる。これは、基準クロック信号ＣＫが分周比２分の１で分周された信号である。同様に、（Ｍ０、Ｍ１、Ｍ２）＝（０、１、０）のときは、基準クロック信号ＣＫが分周比３分の１で分周された信号が出力される。つまり、第１の記憶回路３０１の遅延型フリップフロップをｍ段（但し、ｍは正の整数）で構成すると、基準クロック信号ＣＫを設定部１０の設定に基づいて分周比２分の１から分周比ｍ＋１分の１までの範囲内で分周した信号を出力することが可能となる。
【００２７】
同様に、第２の記憶回路３０２の遅延型フリップフロップをｎ段（但し、ｎは正の整数）で構成すると、第２の記憶回路３０２は、基準クロック信号ＣＫを設定部２０の設定に基づいて分周比２分の１から分周比ｎ＋１分の１までの範囲内で分周した信号を出力することが可能となる。
【００２８】
ここで、例えば、基準クロックＣＫに図６（ａ）に示される信号を入力した場合を考える。設定部１０で（Ｍ０、Ｍ１、Ｍ２）＝（０、１、０）、設定部２０で（Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８）＝（０、０、０、１、０）と設定すると、第１の記憶回路３０１のフリップフロップＦＦ３の出力信号ＥＮの動作波形図は図６（ｂ）のようになる。また、第１の記憶回路３０１のフリップフロップＦＦ３の出力信号ＥＮは、第２の記憶回路３０２のロードホールド端子ＬＨに入力されるので、第２の記憶回路３０２の遅延型フリップフロップは、基準クロック信号ＣＫの立ち上がり、かつ第１の記憶回路３０１のフリップフロップＦＦ３の出力信号ＥＮがＬのときに動作する。このとき、第２の記憶回路３０２のフリップフロップＦＦ９の出力端子Ｑからの出力信号Ｄｏｕｔの波形は、図６（ｃ）のようになり、これは基準クロック信号ＣＫが分周比９分の１で分周された信号である。
【００２９】
（２）Ｍ３＝１の場合
第１の記憶回路３０１の遅延型フリップフロップＦＦ３の逆相出力信号ＥＮは、制御用ＡＮＤゲート３０３によりＬ固定となる。したがって、第２の記憶回路３０２の遅延型フリップフロップは、基準クロック信号ＣＫの立ち上がりのみによって動作するので、上述のＭ３＝０の場合の第１の記憶回路３０１と同様の動作をすることになる。
【００３０】
このように本発明の実施の形態２による分周回路は、第１の記憶回路を構成する遅延型フリップフロップの段数、及び第２の記憶回路を構成する遅延型フリップフロップの段数に基づいて、同一構成でいろいろな分周数を得ることができる。
【００３１】
（実施の形態３）
図７は、本発明の実施の形態３による分周回路のゲート回路を表わす回路図である。
本実施の形態３による分周回路は、図３に示される上記実施の形態２の記憶回路３０１のゲート回路１、及び記憶回路３０２のゲート回路２が、図７に示されるような、前段の遅延型フリップフロップの出力信号を動作モード信号に基づいて制御するＯＲゲート７０１と、遅延型フリップフロップの最終段のフリップフロップからの帰還信号を動作モード信号に基づいて制御する制御用ＡＮＤゲート７０２とから構成されるものとしたものである。
【００３２】
このような本実施の形態３による分周回路は、遅延型フリップフロップ間のゲート段数を２段で構成することで、ゲートにおける遅延時間が少なくなり、基準クロックＣＫの周波数が大きい場合でも分周することができる。
【００３３】
（実施の形態４）
図８は、本発明の実施の形態４による分周回路を表わす回路図である。
図８に示されるように、本実施の形態４による分周回路は、第１の記憶回路８０１と、第２の記憶回路８０２と、設定部１０と、設定部２０とから構成されている。そして、第１の記憶回路８０１は、遅延型フリップフロップＦＦ０〜ＦＦ３とゲート回路１とから構成されており、また、第２の記憶回路８０２は遅延型フリップフロップＦＦ４〜ＦＦ９とゲート回路２とから構成されている。
【００３４】
第１の記憶回路８０１の遅延型フリップフロップＦＦ０〜ＦＦ３は、それぞれ入力端子Ｄ、クロック端子Ｃ、出力端子Ｑ、及び逆相出力端子Ｑ／をもっており、第２の記憶回路８０２の遅延型フリップフロップＦＦ４〜ＦＦ９は、それぞれ入力端子Ｄ、クロック端子Ｃ、出力端子Ｑ、及び逆相出力端子Ｑ／をもっている。第１の記憶回路８０１の遅延型フリップフロップのクロック端子Ｃには、基準クロック信号ＣＫが入力されている。第２の記憶回路８０２の遅延型フリップフロップのクロック端子Ｃには、第１の記憶回路８０１の遅延型フリップフロップＦＦ３の逆相出力信号ＥＮが入力されている。ゲート回路１及びゲート回路２に関しては、図７に示されるゲート回路と同様の構成であり、動作モード信号Ｍ０〜Ｍ２、及びＭ４〜Ｍ８に論理値１を設定すると、それより前段の遅延型フリップフロップからの出力信号が遮断される。動作モード信号Ｍ０〜Ｍ２、及びＭ４〜Ｍ８の設定は、それぞれ設定部１０、及び設定部２０で行なわれる。
【００３５】
以下に、動作について説明する。
第１の記憶回路８０１の遅延型フリップフロップＦＦ３の逆相出力信号ＥＮは、設定部１０の値を設定して動作モード信号Ｍ０〜Ｍ２を制御することで分周比を変えることができる。例えば、（Ｍ０、Ｍ１、Ｍ２）＝（０、０、１）のときは、フリップフロップＦＦ３のみに注目すればよいので、第１の記憶回路８０１の等価回路は図４に示されるものと同様の構成になる。このとき、基準クロック信号ＣＫに図５（ａ）に示される信号を与えた場合、遅延型フリップフロップＦＦ３の逆相出力信号ＥＮは図５（ｂ）のようになる。これは、基準クロック信号ＣＫが分周比２分の１で分周された信号である。同様に、（Ｍ０、Ｍ１、Ｍ２）＝（０、１、０）のときは、基準クロック信号ＣＫが分周比３分の１で分周された信号が出力される。つまり、第１の記憶回路８０１の遅延型フリップフロップをｐ段（但し、ｐは正の整数）で構成すると、基準クロック信号ＣＫを設定部１０の設定に基づいて分周比２分の１から分周比ｐ＋１分の１までの範囲内で分周した信号を出力することが可能となる。
【００３６】
同様に、第２の記憶回路８０２の遅延型フリップフロップをｑ段（但し、ｑは正の整数）で構成すると、第２の記憶回路８０２は、基準クロック信号ＣＫを設定部２０の設定に基づいて分周比２分の１から分周比ｑ＋１分の１までの範囲内で分周した信号を出力することが可能となる。
【００３７】
ここで、例えば、基準クロックＣＫに図９（ａ）に示される信号を入力した場合を考える。設定部１０で（Ｍ０、Ｍ１、Ｍ２）＝（０、１、０）、設定部２０で（Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８）＝（０、０、０、１、０）と設定すると、第１の記憶回路８０１のフリップフロップＦＦ３の出力信号ＥＮの動作波形図は図９（ｂ）のようになる。また、第１の記憶回路８０１のフリップフロップＦＦ３の出力信号ＥＮは、第２の記憶回路８０２のクロック端子に入力されるので、第２の記憶回路の遅延型フリップフロップは、第１の記憶回路８０１のフリップフロップＦＦ３の逆相出力信号ＥＮの立ち上がりに同期して動作する。このとき、第２の記憶回路のフリップフロップＦＦ９の出力端子Ｑからの出力信号Ｄｏｕｔは、図９（ｃ）のようになり、これは基準クロック信号ＣＫが分周比９分の１で分周された信号である。
【００３８】
このように本実施の形態４による分周回路は、第１の記憶回路を構成する遅延型フリップフロップの段数、及び第２の記憶回路を構成する遅延型フリップフロップの段数に基づいて、同一構成でいろいろな分周数を得ることができる。また、第２の記憶回路の遅延型フリップフロップにロードホールド端子が存在しないので、回路規模を小さくすることができる。
【００３９】
【発明の効果】
本発明の請求項１に係る分周回路によれば、１段の記憶回路で構成され、クロック信号に基づいて入力信号を順次反転出力する第１の帰還型記憶回路と、１段の記憶回路で構成され、前記第１の帰還型記憶回路の出力信号をイネーブル信号とし、前記クロック信号に基づいて入力信号を順次出力する第２の帰還型記憶回路とを備えるので、クロック信号を４分の１の周波数に分周することができるという効果がある。
【００４０】
本発明の請求項２に係る分周回路によれば、ｍ段（ｍは正の整数）の遅延型フリップフロップで構成され、クロック信号に基づいて入力信号を順次出力する第１の遅延型フリップフロップ群と、ｎ段（ｎは正の整数）の遅延型フリップフロップで構成され、前記クロック信号に基づいて入力信号を順次出力する第２の遅延型フリップフロップ群と、前記第１の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び第３のゲート回路の出力信号を入力し、第１の動作モード信号に基づいて開閉して第１の帰還信号を出力するｍ−１個の第１のゲート回路と、前記第２の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び前記第２の遅延型フリップフロップ群の最終段の遅延型フリップフロップの反転出力を入力し、第２の動作モード信号に基づいて開閉して第２の帰還信号を出力するｎ−１個の第２のゲート回路と、前記第１の遅延型フリップフロップ群の最終段の反転出力を入力し、第３の動作モード信号に基づいて開閉してする第３のゲート回路とを備え、前記第１の遅延型フリップフロップ群が、その初段の遅延型フリップフロップが前記第３のゲート回路の出力信号を入力し、その他の遅延型フリップフロップが前記第１のゲート回路が出力する第１の帰還信号を入力するものであり、前記第２の遅延型フリップフロップ群が、ロードホールド信号として前記第３のゲート回路の出力信号を入力するとともに、その初段の遅延型フリップフロップが最終段の遅延型フリップフロップの反転出力を入力し、その他の遅延型フリップフロップが前記第２のゲート回路が出力する第２の帰還信号を入力するものであるものとしたので、第１の遅延型フリップフロップ群の段数ｍ、及び第２の遅延型フリップフロップ群の段数ｎに基づいて、２分の１から（ｍ＋１）×（ｎ＋１）分の１まで、同一構成でいろいろな分周数を得ることができるという効果がある。
【００４１】
本発明の請求項３に係る分周回路によれば、ｐ段（ｐは正の整数）の遅延型フリップフロップで構成され、クロック信号に基づいて入力信号を順次出力する第１の遅延型フリップフロップ群と、ｑ段（ｑは正の整数）の遅延型フリップフロップで構成され、前記第１の遅延型フリップフロップ群の最終段の反転出力をクロック信号として入力信号を順次出力する第２の遅延型フリップフロップ群と、前記第１の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び前記第１の遅延型フリップフロップ群の最終段の遅延型フリップフロップの出力信号を入力し、第１の動作モード信号に基づいて開閉して第１の帰還信号を出力するｐ−１個の第１のゲート回路と、前記第２の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号、及び前記第２の遅延型フリップフロップ群の最終段の遅延型フリップフロップの出力信号を入力し、第２の動作モード信号に基づいて開閉して第２の帰還信号を出力するｑ−１個の第２のゲート回路とを備え、前記第１の遅延型フリップフロップ群が、その初段の遅延型フリップフロップが最終段の遅延型フリップフロップの反転出力を入力し、その他の遅延型フリップフロップが前記第１のゲート回路が出力する第１の帰還信号を入力するものであり、前記第２の遅延型フリップフロップ群が、その初段の遅延型フリップフロップが最終段の遅延型フリップフロップの反転出力を入力し、その他の遅延型フリップフロップが前記第２のゲート回路が出力する第２の帰還信号を入力するものであるものとしたので、第１の遅延型フリップフロップ群の段数ｐ、及び第２の遅延型フリップフロップ群の段数ｑに基づいて、４分の１から（ｐ＋１）×（ｑ＋１）分の１まで、同一構成でいろいろな分周数を得ることができるとともに、回路規模を小さくすることができるという効果がある。
【００４２】
本発明の請求項４に係る分周回路によれば、請求項２または３のいずれかに記載の分周回路において、前記第１のゲート回路が、前記第１の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号を入力し、第１の動作モード信号に基づいて開閉する第１のＯＲ回路と、前記第１の遅延型フリップフロップ群の最終段の反転出力を入力し、前記第１のＯＲ回路の出力信号に基づいて開閉して前記第１の帰還信号を出力する第１のＡＮＤ回路とを備え、前記第２のゲート回路が、前記第２の遅延型フリップフロップ群の前段の遅延型フリップフロップの出力信号を入力し、第２の動作モード信号に基づいて開閉する第２のＯＲ回路と、前記第２の遅延型フリップフロップ群の最終段の反転出力を入力し、前記第２のＯＲ回路の出力信号に基づいて開閉して前記第２の帰還信号を出力する第２のＡＮＤ回路とを備えるものとしたので、ゲート回路における遅延時間が少なくなり、基準クロックＣＫの周波数が大きい場合でも分周することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１による分周回路を表わす回路図である。
【図２】本発明の実施の形態１による分周回路の動作波形図である。
【図３】本発明の実施の形態２による分周回路を表わす回路図である。
【図４】（Ｍ０、Ｍ１、Ｍ２）＝（０、０、１）のときの第１の記憶回路の等価回路図である。
【図５】（Ｍ０、Ｍ１、Ｍ２）＝（０、０、１）のときのＦＦ３の動作波形図である。
【図６】本発明の実施の形態２による分周回路の動作波形図である。
【図７】本発明の実施の形態３による分周回路のゲート回路を表わす回路図である。
【図８】本発明の実施の形態４による分周回路を表わす回路図である。
【図９】本発明の実施の形態４による分周回路の動作波形図である。
【図１０】第１の従来の分周回路を表わす回路図である。
【図１１】第２の従来の分周回路を表わす回路図である。
【図１２】第２の従来の分周回路の動作波形図である。
【符号の説明】
１０１、３０１、８０１：第１の記憶回路
１０２、３０２、８０２：第２の記憶回路
３０３：制御用ＡＮＤゲート
７０１：ＯＲゲート
７０２：ＡＮＤゲート
Ｄ：入力端子
Ｃ：クロック端子
ＬＨ：ロードホールド端子
Ｑ：出力端子
Ｑ／：逆相出力端子
ＣＫ：基準クロック信号
ＥＮ：イネーブル信号
Ｄｏｕｔ：出力信号
Ｍ０〜Ｍ８：動作モード信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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