(57)【要約】      （修正有）【課題】  薄膜トランジスタ作製方法におけるフォトリソグラフィ工程数の削減。【解決手段】  基板上の半導体層をパターニングしてチャネル領域とソース／ドレイン予定領域とを備える半導体アイランド２０４にしてから、ゲート絶縁膜２０６と導電膜を形成する。次に導電膜をパターニングし、チャネル領域上方の絶縁膜へのゲート電極２２０形成と、半導体アイランド両側近傍上方の絶縁膜へのソース／ドレイン電極２０１，２０３形成とを同時に行う。続いてゲート電極をマスクとし、セルフアラインのイオン注入を行ってソース／ドレイン予定領域をソース／ドレイン領域にした後、絶縁膜、ゲート電極、ソース／ドレイン電極上に誘電層２１０を形成してパターニングし、誘電層を貫通しソース／ドレイン領域表面を露出させ、誘電層と絶縁膜を貫通しソース／ドレイン電極表面を露出させる複数のコンタクトホールを同時形成する。最後に導電膜２５１，２５３を形成しソース／ドレイン領域と電極を電気接続させる。【選択図】      図３ｇ
2004363540.tif 000002
【特許請求の範囲】
【請求項１】
基板、
前記基板上に形成され、チャネル領域とこのチャネル領域の両側に隣接するソース／ドレイン領域とからなる、パターン化された半導体層、
前記チャネル領域および前記基板上に形成されるゲート絶縁膜、
前記チャネル領域上方の前記ゲート絶縁膜上に形成されるゲート電極、
前記半導体層両側近傍の上方に位置する前記ゲート絶縁膜上に、単一のフォトリソグラフィ工程によって前記ゲート電極と同時に形成されるソース／ドレイン電極、
前記ゲート絶縁膜、前記ゲート電極および前記ソース／ドレイン電極上に形成される誘電体膜、
前記誘電体膜および前記ゲート絶縁膜を貫通するように形成され、前記ソース／ドレイン領域および前記ソース／ドレイン電極の一部表面をそれぞれ露出させる複数のコンタクトホール、ならびに
前記誘電体膜における所定の部分に形成され、前記コンタクトホールを通して前記ソース／ドレイン領域と前記ソース／ドレイン電極とを電気的に接続させるパターン化された導電膜
から構成される薄膜トランジスタ。
【請求項２】
その全プロセスにおけるフォトリソグラフィ工程が４つだけである薄膜トランジスタ作製方法であって、
基板を用意するステップ、
前記基板上に半導体層を形成するステップ、
前記半導体層をパターニングして、チャネル領域とこのチャネル領域の両側に隣接するソース／ドレイン予定領域とからなる半導体アイランドを形成するステップ、
前記基板および前記半導体アイランド上に、ゲート絶縁膜および第１導電膜を順次形成するステップ、
前記第１導電膜をパターニングして、前記チャネル領域上方に位置する前記ゲート絶縁膜上へのゲート電極形成と、前記半導体アイランド両側近傍の上方に位置する前記ゲート絶縁膜上へのソース／ドレイン電極形成とを同時に行うステップ、
前記ゲート電極をマスクとし、前記ソース／ドレイン予定領域にセルフアライン技術によるイオン注入を行って、前記ソース／ドレイン予定領域をソース／ドレイン領域にするステップ、
前記ゲート絶縁膜、前記ゲート電極および前記ソース／ドレイン電極上に誘電体膜を形成するステップ、
前記誘電体膜をパターニングすることで、前記誘電体膜および前記ゲート絶縁膜を貫通して前記ソース／ドレイン領域および前記ソース／ドレイン電極の一部表面をそれぞれ露出させる複数のコンタクトホールを形成するステップ、ならびに
前記誘電体膜における所定の部分に、前記ソース／ドレイン領域と前記ソース／ドレイン電極とを、前記コンタクトホールを通して電気的に接続させるためのパターン化された第２導電膜を形成するステップ
を有してなる、作製方法。
【請求項３】
その全プロセスにおけるフォトリソグラフィ工程が５つだけである半透過型ディスプレイの薄膜トランジスタ作製方法であって、
透過ＴＦＴ予定領域および反射ＴＦＴ予定領域を備える基板を用意するステップ、
前記基板上に半導体層を形成するステップ、
前記半導体層をパターニングして、チャネル領域とこのチャネル領域の両側に隣接するソース／ドレイン予定領域とからなる半導体アイランドを、前記透過ＴＦＴ予定領域および前記反射ＴＦＴ予定領域上にそれぞれ形成するステップ、
前記基板および前記半導体アイランド上に、ゲート絶縁膜および第１導電膜を順次形成するステップ、
前記第１導電膜をパターニングして、各前記チャネル領域上方に位置する前記ゲート絶縁膜上へのゲート電極の形成と、各前記半導体アイランド両側近傍の上方に位置する前記ゲート絶縁膜上へのソース／ドレイン電極の形成とを同時に行うステップ、
前記ゲート電極をマスクとし、各前記ソース／ドレイン予定領域にセルフアライン技術によるイオン注入を行って、各前記ソース／ドレイン予定領域をそれぞれソース／ドレイン領域にするステップ、
前記ゲート絶縁膜、前記ゲート電極および前記ソース／ドレイン電極上に誘電体膜を形成するステップ、
前記誘電体膜をパターニングすることで、前記誘電体膜および前記ゲート絶縁膜を貫通して各前記ソース／ドレイン領域および各前記ソース／ドレイン電極の一部表面をそれぞれ露出させる複数のコンタクトホールを形成するステップ、
前記誘電体膜における所定の部分にパターン化された第２導電膜を形成して、前記透過ＴＦＴ予定領域の前記ソース／ドレイン領域と前記ソース／ドレイン電極とを、前記コンタクトホールを通して電気的に接続させるステップ、ならびに
前記誘電体膜における所定の部分にパターン化された第３導電膜を形成して、前記反射ＴＦＴ予定領域の前記ソース／ドレイン領域と前記ソース／ドレイン電極とを、前記コンタクトホールを通して電気的に接続させるステップ
を有してなる、作製方法。
【請求項４】
その全プロセスにおけるフォトリソグラフィ工程が６つだけのＬＤＤ構造（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ｓｔｕｃｔｕｒｅ）を有するＣＭＯＳ薄膜トランジスタ作製方法であって、
ＬＤＤ領域、ｐ型ＭＯＳ  ＴＦＴ領域およびｎ型ＭＯＳ  ＴＦＴ領域を備える基板を用意するステップ、
前記基板上に半導体層を形成するステップ、
前記半導体層をパターニングして、チャネル領域とこのチャネル領域の両側に隣接する軽ドープソース／ドレイン予定領域とこれら軽ドープソース／ドレイン予定領域の両外側にそれぞれ隣接するソース／ドレイン予定領域とからなる第１半導体アイランドを前記ＬＤＤ領域に、チャネル領域とこのチャネル領域の両側に隣接するソース／ドレイン予定領域とからなる第２半導体アイランドを前記ｐ型ＭＯＳ  ＴＦＴ領域に、チャネル領域とこのチャネル領域の両側に隣接するソース／ドレイン予定領域とからなる第３半導体アイランドを前記ｎ型ＭＯＳ  ＴＦＴ領域にそれぞれ形成するステップ、
前記第１および第３半導体アイランドのソース／ドレイン予定領域を露出させるように、パターン化された第１マスク層を形成するステップ、
前記第１マスク層をマスクとして、前記第１および第３半導体アイランドのソース／ドレイン予定領域に対してｎ型ドーパントの高エネルギーイオン注入を行い、これらソース／ドレイン予定領域をそれぞれソース／ドレイン領域にするステップ、
前記基板および全ての前記半導体アイランド上に、ゲート絶縁膜および第１導電膜を順次形成するステップ、
前記第１導電膜をパターニングして、各前記チャネル領域上方に位置する前記ゲート絶縁膜上へのゲート電極の形成と、各前記半導体アイランド両側近傍の上方に位置する前記ゲート絶縁膜上へのソース／ドレイン電極の形成とを同時に行うステップ、
前記第１半導体上方の前記ゲート電極をマスクとし、前記第１半導体アイランドの軽ドープソース／ドレイン予定領域に対してｎ型ドーパントの低エネルギーイオン注入を行い、前記軽ドープソース／ドレイン予定領域を軽ドープソース／ドレイン領域にするステップ、
前記第２半導体アイランド上方に位置する前記ゲート絶縁膜表面を露出させるように、パターン化された第２マスク層を形成するステップ、
前記第２半導体アイランド上方の前記ゲート電極をマスクとし、前記第２半導体アイランドの前記ソース／ドレイン予定領域にｐ型イオン注入を行って、前記ソース／ドレイン予定領域をソース／ドレイン領域に形成するステップ、
前記ゲート絶縁膜、前記ゲート電極および前記ソース／ドレイン電極上に誘電体膜を形成するステップ、
前記誘電体膜をパターニングすることで、前記誘電体膜および前記ゲート絶縁膜を貫通して各前記ソース／ドレイン領域および各前記ソース／ドレイン電極の一部表面をそれぞれ露出させる複数のコンタクトホールを形成するステップ、ならびに
前記誘電体膜における所定の部分にパターン化された第２導電膜を形成し、前記ＬＤＤ領域、前記ｐ型ＭＯＳ  ＴＦＴ領域および前記ｎ型ＭＯＳ  ＴＦＴ領域における電気接続を、前記コンタクトホールを通してそれぞれ完成させるステップ
を有してなる、作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタとその作製方法に関し、特に、薄膜トランジスタおよびその全工程におけるフォトリソグラフィの工程数を削減できる作製方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）は、アクティブマトリクス型フラットディスプレイに用いられる能動素子であって、アクティブマトリクス型液晶ディスプレイ装置、アクティブマトリクス型有機発光ディスプレイ装置（ｏｒｇａｎｉｃ  ｌｉｇｈｔ−ｅｍｉｔｔｉｎｇ  ｄｉｓｐｌａｙ  ｄｅｖｉｃｅ）またはイメージセンサなどの装置において画素を駆動する。これら装置に用いられる薄膜トランジスタは、シリコン半導体薄膜から形成されているのが通常であり、このシリコン半導体薄膜は大まかに、アモルファスシリコン（ａ−Ｓｉ）半導体膜とポリシリコン半導体膜の２タイプに分けることができる。
【０００３】
アモルファスシリコン薄膜トランジスタに比べ、その膜表面の欠陥が少ないことより、ポリシリコン薄膜トランジスタは電子移動度が高いという長所を有する。よって近年では、高精度な素子と画素アレイの実現という観点から、ポリシリコン薄膜トランジスタがアモルファスシリコン薄膜トランジスタに取って代わってＴＦＴ技術の主流となりつつある。しかし、アモルファスシリコン薄膜トランジスタ形成に比較して、ポリシリコン薄膜トランジスタ形成にはより多くの工程数が要され、しかも、その工程は複雑且つ時間のかかるものである。
【０００４】
図１ａ〜図１ｈは、従来技術に係る相補型金属酸化膜半導体（ＣＭＯＳ）の製造工程を示す素子断面図である。その製造プロセスは次のとおりである。先ず、図１ａにおいて、バッファ層１１とこれを覆うアモルファスシリコン膜１２が形成された基板１０を準備する。次に、図１ｂにおいて、アモルファスシリコン膜１２を結晶化させてポリシリコン膜にしてから、フォトリソグラフィによりこのポリシリコン膜をパターニングし、シリコンアイランド１３ｎおよび１３ｐに形成する。
【０００５】
続いて、図１ｃにおいて、バッファ層１１とシリコンアイランド１３ｎおよび１３ｐ上に絶縁膜１５および導電膜１６を形成した後、ｐ型トランジスタとなるシリコンアイランド１３ｐ上の導体膜１６をフォトリソグラフィによりパターニングしてゲート電極１６ｐとする。さらに、マスク層２０およびゲート電極１６ｐをマスクとし、シリコンアイランド１３ｐにｐ型イオンを行って、ｐ＋ポリシリコン領域１８ｐを形成する。
【０００６】
次に、図１ｄにおいて、ｐ型トランジスタの部分と、ｎ型トランジスタとなる方のシリコンアイランド１３ｎの上に位置する導電膜１６とに、フォトレジスト層２２を形成してから、露出している部分の導電膜１６をエッチングしてｎ型トランジスタのゲート電極１６ｎに形成する。そして、ゲート電極１６ｎとレジスト層２２をマスクとして、シリコンアイランド１３ｎにｎ型イオン注入を行って、ｎ＋ポリシリコン領域１８ｎを形成する。
【０００７】
その後、図１ｅにおいて、等向性エッチングを行ない、ゲート電極１６ｎを覆うレジスト層２２の一部を除去してレジスト層２２ａとする。次に、このレジスト層２２ａをマスクとしてゲート電極１６ｎをエッチングし、ゲート電極１６ｎ’に形成する。続いて、ゲート電極１６ｎ’とレジスト層２２ａをマスクとしてｎ型イオン注入を行うことにより、ｎ−ポリシリコン領域２８を形成する。
【０００８】
さらに、図１ｆにおいて、レジスト層２２ａを除去した後、フォトリソグラフィを行うことにより、第１シリコン酸化膜３０を成膜してから、この膜をエッチングして複数のコンタクトホール３０ａを形成する。続いて、図１ｇにおいて、これらコンタクトホール中に信号線３５をそれぞれ形成する。この信号線３５は、フォトリソグラフィにより所定の形状にパターン形成された第１金属膜３１と第２金属膜３２から構成されるものである。
【０００９】
そして、図１ｈにおいて、保護層として機能する第２シリコン酸化膜４０を成膜しフォトリソグラフィを行って、ｎ型薄膜トランジスタの信号線３５上方に位置する第２シリコン酸化膜４０をエッチングし、コンタクトホール４０ａを開ける。最後に、透明導電膜からなるコンタクトホール４０ａに画素電極５０を形成することにより、ポリシリコン薄膜トランジスタが完成する。
【００１０】
上述からもわかるように、従来の製造方法では全部で９つものフォトリソグラフィ工程を行う必要があり、このことは、コスト引き上げ、およびスループットと歩留りの低下を招来する。
【００１１】
このような問題の解決策として、フォトリソグラフィの工程数を減少させたポリシリコン薄膜トランジスタの製造工程が提案されている。図２ａ〜図２ｅに示すのは、かかるフォトリソグラフィの工程数を減らしたポリシリコン薄膜トランジスタの製造工程を示す素子断面図である。以下に、図を参照にしながら、その製造工程を説明する。
【００１２】
先ず、図２ａにおいて、第１導電膜に被覆された基板１００を提供する。次に、この第１導電膜をエッチングしてソース電極１０１およびドレイン電極１０３に形成してから、これらよりなる構造上に、第１絶縁膜１０２、アモルファスシリコン膜１０４およびゲート酸化膜１０６を順次形成する。
【００１３】
続いて、図２ｂにおいて、アモルファスシリコン膜１０４を結晶化してポリシリコン膜１０８にした後、フォトリソグラフィとエッチング技術により、ポリシリコン膜１０８およびゲート酸化膜１０６を所定の形状にパターニングする。
【００１４】
次に、図２ｃにおいて、ゲート酸化膜１０６上に第２導電膜を成膜してから、フォトリソグラフィを行い、ゲート酸化膜１０６と第２導電膜とを同時にエッチングして、ゲート電極１２０およびゲート酸化膜１０６’を形成する。そして、ゲート電極１２０をマスクとしてポリシリコン膜１０８に不純物イオンをドープすることにより、ドレイン領域１２３とソース領域１２１を規定する。
【００１５】
さらに、図２ｄにおいて、上述より形成された構造を被覆するように、ＳｉＯ２を含んでなる第２絶縁膜１１２を形成させたら、フォトリソグラフィを行い、この第２絶縁膜１１２に、ソース領域コンタクトホール１３１、ドレイン領域コンタクトホール１３３、ソース電極コンタクトホール１４１およびドレイン電極コンタクトホール１４３をパターン形成する。
【００１６】
最後に、図２ｅにおいて、ソース電極１０１とソース領域１２１とを接続させるべく、コンタクトホール１４１から１３１までを覆うように第１接続電極１５１を形成し、ソース電極１０３とソース領域１２３とを接続させるべく、コンタクトホール１４３から１３３までを覆うように第２接続電極１５３を形成する。
【００１７】
このように、上述の従来技術によれば、確かにフォトリソグラフィの工程数が削減されてはいるが、この製造方法における鍵でありまた難関でもあるのは、深さの違うソース領域コンタクトホール１３１およびソース電極コンタクトホール１４１（またはドレイン領域コンタクトホール１３３およびドレイン電極コンタクトホール１４３）を同時に形成させるところにあって、それぞれ深さの異なるコンタクトホールを、同平面上にない表面から同時にエッチングして得ることにはかなりの困難が伴う。例えば、この従来技術では、ソース領域コンタクトホール１３１は、第２絶縁膜１１２をエッチングすることで形成され、ソース電極コンタクトホール１４１は、第１絶縁膜１０２と第２絶縁膜１１２をエッチングすることで形成されるが（第１絶縁膜と第２絶縁膜の厚さの比は通常１：１である）、このように厚さの異なる対象にエッチングを同時に行おうとすれば、プロセス裕度（プロセスウィンドウ）が狭くなり、ポリシリコン薄膜トランジスタ製造の困難度が増す。さらに、工程の順序として、アモルファスシリコン結晶化に先立ってメタル配線を行わなければならないことも、結晶化工程の裕度を狭めている。
【００１８】
この他、ポリシリコン薄膜トランジスタ製造におけるフォトリソグラフィの工程数を削減するために、テーパを付けてエッチングするという手段も講じられている。しかしながら、このような方式も、ソース／ドレイン電極のテーパ角度の精度への厳しい要求および結晶化の複雑さから、そのプロセス裕度はやはり制限を受ける。
【００１９】
したがって、プロセス裕度は広く確保しつつ、工程の複雑さを高めることなしに、フォトリソグラフィの工程数を従来よりも少なくできるポリシリコン薄膜トランジスタの製造工程の提供により、製造コストの低減を図ることが望まれる。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上述したような従来技術の問題に鑑みて、本発明の目的は、フォトリソグラフィ工程が４つのみである作製プロセスにより作製される薄膜トランジスタを提供することにより、位置合わせのエラーを回避し、ひいては歩留りとスループットを向上させることにある。
【００２１】
本発明はまた、薄膜トランジスタの作製方法であって、全作製プロセスにおけるフォトリソグラフィ工程が４つのみである作製方法を提供することを目的ともする。
【００２２】
さらに本発明は、半透過型ディスプレイの薄膜トランジスタ作製方法であって、全作製プロセスにおけるフォトリソグラフィ工程が５つのみである作製方法を提供し、これによって、切替可能な半透過型ディスプレイ装置の作製プロセスの単純化を図ることにある。
【００２３】
本発明はさらにまた、軽ドープドレイン（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  Ｓｔｒｕｃｔｕｒｅ＝ＬＤＤ）構造を有するＣＭＯＳ薄膜トランジスタの作製方法であって、全作製プロセスにおけるフォトリソグラフィ工程が６つのみである作製方法を提供し、これによって、従来の作製プロセスをより簡単にすることにある。
【課題を解決するための手段】
【００２４】
上記目的を達成するため、本発明は、基板、前記基板上に形成され、チャネル領域とこのチャネル領域の両側に隣接するソース／ドレイン領域とからなる、パターン化された半導体層、前記チャネル領域および前記基板上に形成されるゲート絶縁膜、前記チャネル領域上方の前記ゲート絶縁膜上に形成されるゲート電極、前記半導体層両側近傍の上方に位置する前記ゲート絶縁膜上に、単一のフォトリソグラフィ工程によって前記ゲート電極と同時に形成されるソース／ドレイン電極、前記ゲート絶縁膜、前記ゲート電極および前記ソース／ドレイン電極上に形成される誘電体膜、前記誘電体膜および前記ゲート絶縁膜を貫通するように形成され、前記ソース／ドレイン領域および前記ソース／ドレイン電極の一部表面をそれぞれ露出させる複数のコンタクトホール、ならびに前記誘電体膜における所定の部分に形成され、前記コンタクトホールを通して前記ソース／ドレイン領域と前記ソース／ドレイン電極とを電気的に接続させるパターン化された導電膜から構成される薄膜トランジスタに関する。なお、前記ゲート電極、ソース／ドレイン電極は、単一のフォトリソグラフィ工程により、導電膜にエッチングを行って同時に形成されるものである。
【００２５】
前記パターン化された半導体層と前記基板との間に形成されるバッファ層をさらに含んでなることが好ましい。前記半導体層がポリシリコン膜からなることが好ましい。
【００２６】
前記ゲート絶縁膜の厚さが５０ｎｍから１５０ｎｍであることが好ましい。
【００２７】
前記誘電体膜の厚さが３００ｎｍから３０００ｎｍであることが好ましい。
【００２８】
前記複数のコンタクトホールが、単一のフォトリソグラフィ工程で同時に形成されることが好ましい。
【００２９】
本発明はまた、その全プロセスにおけるフォトリソグラフィ工程が４つだけである薄膜トランジスタ作製方法であって、基板を用意するステップ、前記基板上に半導体層を形成するステップ、前記半導体層をパターニングして、チャネル領域とこのチャネル領域の両側に隣接するソース／ドレイン予定領域とからなる半導体アイランドを形成するステップ、前記基板および前記半導体アイランド上に、ゲート絶縁膜および第１導電膜を順次形成するステップ、前記第１導電膜をパターニングして、前記チャネル領域上方に位置する前記ゲート絶縁膜上へのゲート電極形成と、前記半導体アイランド両側近傍の上方に位置する前記ゲート絶縁膜上へのソース／ドレイン電極形成とを同時に行うステップ、前記ゲート電極をマスクとし、前記ソース／ドレイン予定領域にセルフアライン技術によるイオン注入を行って、前記ソース／ドレイン予定領域をソース／ドレイン領域にするステップ、前記ゲート絶縁膜、前記ゲート電極および前記ソース／ドレイン電極上に誘電体膜を形成するステップ、前記誘電体膜をパターニングすることで、前記誘電体膜および前記ゲート絶縁膜を貫通して前記ソース／ドレイン領域および前記ソース／ドレイン電極の一部表面をそれぞれ露出させる複数のコンタクトホールを形成するステップ、ならびに前記誘電体膜における所定の部分に、前記ソース／ドレイン領域と前記ソース／ドレイン電極とを、前記コンタクトホールを通して電気的に接続させるためのパターン化された第２導電膜を形成するステップを有してなる作製方法に関する。
【００３０】
前記基板上に半導体層を形成するステップの前に、前記基板上にバッファ層を形成するステップを更に有することが好ましい。
【００３１】
前記半導体層がポリシリコン膜からなることが好ましい。
【００３２】
前記ポリシリコン膜を形成する方法が、前記基板上にアモルファスシリコン膜を形成するステップ、および前記アモルファスシリコン膜にエキシマレーザーアニール（ＥＬＡ）または熱処理を行ない、固相または液相成長により結晶化して前記ポリシリコン膜にするステップを有してなることが好ましい。
【００３３】
前記ゲート絶縁膜の厚さが５０ｎｍから１５０ｎｍであることが好ましい。
【００３４】
前記誘電体膜の厚さが３００ｎｍから３０００ｎｍであることが好ましい。
【００３５】
前記複数のコンタクトホールが、単一のフォトリソグラフィ工程で同時に形成されることが好ましい。
【００３６】
本発明はさらに、その全プロセスにおけるフォトリソグラフィ工程が５つだけである半透過型ディスプレイの薄膜トランジスタ作製方法であって、透過ＴＦＴ予定領域および反射ＴＦＴ予定領域を備える基板を用意するステップ、前記基板上に半導体層を形成するステップ、前記半導体層をパターニングして、チャネル領域とこのチャネル領域の両側に隣接するソース／ドレイン予定領域とからなる半導体アイランドを、前記透過ＴＦＴ予定領域および前記反射ＴＦＴ予定領域上にそれぞれ形成するステップ、前記基板および前記半導体アイランド上に、ゲート絶縁膜および第１導電膜を順次形成するステップ、前記第１導電膜をパターニングして、各前記チャネル領域上方に位置する前記ゲート絶縁膜上へのゲート電極の形成と、各前記半導体アイランド両側近傍の上方に位置する前記ゲート絶縁膜上へのソース／ドレイン電極の形成とを同時に行うステップ、前記ゲート電極をマスクとし、各前記ソース／ドレイン予定領域にセルフアライン技術によるイオン注入を行って、各前記ソース／ドレイン予定領域をそれぞれソース／ドレイン領域にするステップ、前記ゲート絶縁膜、前記ゲート電極および前記ソース／ドレイン電極上に誘電体膜を形成するステップ、前記誘電体膜をパターニングすることで、前記誘電体膜および前記ゲート絶縁膜を貫通して各前記ソース／ドレイン領域および各前記ソース／ドレイン電極の一部表面をそれぞれ露出させる複数のコンタクトホールを形成するステップ、前記誘電体膜における所定の部分にパターン化された第２導電膜を形成して、前記透過ＴＦＴ予定領域の前記ソース／ドレイン領域と前記ソース／ドレイン電極とを、前記コンタクトホールを通して電気的に接続させるステップ、ならびに前記誘電体膜における所定の部分にパターン化された第３導電膜を形成して、前記反射ＴＦＴ予定領域の前記ソース／ドレイン領域と前記ソース／ドレイン電極とを、前記コンタクトホールを通して電気的に接続させるステップを有してなる、作製方法に関する。
【００３７】
前記基板上に半導体層を形成するステップの前に、前記基板上にバッファ層を形成するステップを更に有することが好ましい。
【００３８】
前記半導体層がポリシリコン膜からなることが好ましい。
【００３９】
前記ポリシリコン膜を形成する方法が、前記基板上にアモルファスシリコン膜を形成するステップ、および前記アモルファスシリコン膜にエキシマレーザーアニール（ＥＬＡ）または熱処理を行ない、固相または液相成長により結晶化して前記ポリシリコン膜にするステップを有してなることが好ましい。
【００４０】
前記ゲート絶縁膜の厚さが５０ｎｍから１５０ｎｍであることが好ましい。
【００４１】
前記誘電体膜の厚さが３００ｎｍから３０００ｎｍであることが好ましい。
【００４２】
前記複数のコンタクトホールが、単一のフォトリソグラフィ工程で同時に形成されることが好ましい。
【００４３】
本発明はさらにまた、その全プロセスにおけるフォトリソグラフィ工程が６つだけのＬＤＤ構造（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ｓｔｕｃｔｕｒｅ）を有するＣＭＯＳ薄膜トランジスタ作製方法であって、ＬＤＤ領域、ｐ型ＭＯＳ  ＴＦＴ領域およびｎ型ＭＯＳ  ＴＦＴ領域を備える基板を用意するステップ、前記基板上に半導体層を形成するステップ、前記半導体層をパターニングして、チャネル領域とこのチャネル領域の両側に隣接する軽ドープソース／ドレイン予定領域とこれら軽ドープソース／ドレイン予定領域の両外側にそれぞれ隣接するソース／ドレイン予定領域とからなる第１半導体アイランドを前記ＬＤＤ領域に、チャネル領域とこのチャネル領域の両側に隣接するソース／ドレイン予定領域とからなる第２半導体アイランドを前記ｐ型ＭＯＳ  ＴＦＴ領域に、チャネル領域とこのチャネル領域の両側に隣接するソース／ドレイン予定領域とからなる第３半導体アイランドを前記ｎ型ＭＯＳ  ＴＦＴ領域にそれぞれ形成するステップ、前記第１および第３半導体アイランドのソース／ドレイン予定領域を露出させるように、パターン化された第１マスク層を形成するステップ、前記第１マスク層をマスクとして、前記第１および第３半導体アイランドのソース／ドレイン予定領域に対してｎ型ドーパントの高エネルギーイオン注入を行い、これらソース／ドレイン予定領域をそれぞれソース／ドレイン領域にするステップ、前記基板および全ての前記半導体アイランド上に、ゲート絶縁膜および第１導電膜を順次形成するステップ、前記第１導電膜をパターニングして、各前記チャネル領域上方に位置する前記ゲート絶縁膜上へのゲート電極の形成と、各前記半導体アイランド両側近傍の上方に位置する前記ゲート絶縁膜上へのソース／ドレイン電極の形成とを同時に行うステップ、前記第１半導体上方の前記ゲート電極をマスクとし、前記第１半導体アイランドの軽ドープソース／ドレイン予定領域に対してｎ型ドーパントの低エネルギーイオン注入を行い、前記軽ドープソース／ドレイン予定領域を軽ドープソース／ドレイン領域にするステップ、前記第２半導体アイランド上方に位置する前記ゲート絶縁膜表面を露出させるように、パターン化された第２マスク層を形成するステップ、前記第２半導体アイランド上方の前記ゲート電極をマスクとし、前記第２半導体アイランドの前記ソース／ドレイン予定領域にｐ型イオン注入を行って、前記ソース／ドレイン予定領域をソース／ドレイン領域に形成するステップ、前記ゲート絶縁膜、前記ゲート電極および前記ソース／ドレイン電極上に誘電体膜を形成するステップ、前記誘電体膜をパターニングすることで、前記誘電体膜および前記ゲート絶縁膜を貫通して各前記ソース／ドレイン領域および各前記ソース／ドレイン電極の一部表面をそれぞれ露出させる複数のコンタクトホールを形成するステップ、ならびに前記誘電体膜における所定の部分にパターン化された第２導電膜を形成し、前記ＬＤＤ領域、前記ｐ型ＭＯＳ  ＴＦＴ領域および前記ｎ型ＭＯＳ  ＴＦＴ領域における電気接続を、前記コンタクトホールを通してそれぞれ完成させるステップを有してなる作製方法に関する。
【００４４】
前記基板上に半導体層を形成するステップの前に、前記基板上にバッファ層を形成するステップを更に有することが好ましい。
【００４５】
前記半導体層がポリシリコン膜からなることが好ましい。
【００４６】
前記ポリシリコン膜を形成する方法が、前記基板上にアモルファスシリコン膜を形成するステップ、および前記アモルファスシリコン膜にエキシマレーザーアニール（ＥＬＡ）または熱処理を行ない、固相または液相成長により結晶化して前記ポリシリコン膜にするステップを有してなることが好ましい。
【００４７】
前記ゲート絶縁膜の厚さが５０ｎｍから１５０ｎｍであることが好ましい。
【００４８】
前記誘電体膜の厚さが３００ｎｍから３０００ｎｍであることが好ましい。
【００４９】
前記複数のコンタクトホールが、単一のフォトリソグラフィ工程で同時に形成されることが好ましい。
【発明の効果】
【００５０】
本発明によれば、ゲート電極とソース／ドレイン電極の形成、および各コンタクトホールの形成を、それぞれ単一のフォトリソグラフィ工程で一度に完成させ、且つ、セルフアライン技術によるイオン注入を行うことより、薄膜トランジスタの作製プロセスにおけるフォトリソグラフィの工程数が削減されて、わずか４工程のみ（半透過型ディスプレイの薄膜トランジスタにあっては５工程、ＣＭＯＳ薄膜トランジスタにあっては６工程のみ）となる。しかも、本発明により構成される薄膜トランジスタにおいては、誘電層がゲート絶縁膜に比べて遥かに厚いので、各コンタクトホールの深さがそれぞれ異なっていてもエッチング制御は従来技術に比べて断然容易であり、プロセス裕度が広く確保される。したがって、本発明によれば、プロセスの単純化、コスト低下が図られると共に、歩止りおよびスループットの向上が実現できる。
【発明を実施するための最良の形態】
【００５１】
本発明が提供する薄膜トランジスタ作製方法は、ゲート電極をマスクとしてセルフアライン技術によるイオン注入を行うことによりソース／ドレイン領域を形成し、単一のフォトリソグラフィ工程により誘電体膜に複数のコンタクトホールを同時に形成することを特徴としている。このため、誘電体膜への深さの異なる各コンタクトホール形成が難なく達成される。さらに、本発明では、単一のフォトリソグラフィ工程により走査線とデータ線とを同時に形成することができる。したがって、本発明によれば、４つのフォトリソグラフィ工程だけでポリシリコン薄膜トランジスタを作製することができ、従来技術よりもフォトリソグラフィの工程数が減少すると共に、位置合わせのエラーを回避でき、ひいては歩留りとスループットの向上が図られる。
【００５２】
以下に具体的に実施例を挙げて本発明を説明するが、これら実施例は本発明への理解を深めるためのものであって、本発明の範囲を限定するものではない。よって、当業者であれば、各種変更や修飾を行い得ることは自明である。
【実施例１】
【００５３】
図３ａ〜図３ｇに示すのは、本発明実施例１による、フォトリソグラフィ工程が４つだけの薄膜トランジスタ作製方法を説明するための素子断面図である。以下、図を参照にしながらその作製プロセスを説明する。
【００５４】
先ず、図３ａにおいて、基板２００を用意し、この基板上２００上にバッファ層２０２と半導体層を順次形成してから、第１フォトリソグラフィ工程を行って、半導体層をエッチングによりパターニングし、チャネル領域２６０と、このチャネル領域２６０の両側に隣接するソース／ドレイン予定領域２６２とからなる半導体アイランド２０４を形成する。ここで、バッファ層２０２に好ましい材料としては、シリサイド、例えば、窒化シリコン等が挙げられる。また、半導体層はポリシリコン膜であることが好ましい。本発明ではかかるポリシリコン膜の形成方法に特に限定はなく、例えば、アモルファスシリコン膜成膜に続き、このアモルファスシリコン膜に対してエキシマレーザーアニール（ＥＬＡ）または熱処理を行って、固相または液相成長によりポリシリコン膜とする方法などが挙げられる。なお、この実施例では、アモルファスシリコン膜の結晶化工程を、内部配線および電極形成工程に先立って行うので、結晶化工程がより単純となって、プロセスの裕度が制限されるということがなくなる。
【００５５】
続いて、図３ｂにおいて、基板２００および半導体アイランド２０４上に、ゲート酸化膜２０６と第１導電膜２０８を順次形成する。ゲート酸化膜２０６は、例えば、スパッタリングまたは気相成長法で形成することが好ましく、その厚さは、約５０ｎｍ〜１５０ｎｍであり、８０ｎｍ〜１２０ｎｍであることより好ましい。また、薄膜トランジスタのパフォーマンスへの要求を満たすべく、第１導電膜２０８は、Ａｌ，Ｔｉ，Ｔａ，Ｃｒ，Ｍｏ，ＭｏＷまたはこれらの合金からなることが好ましく、その形成方法としては、例えば、スパッタリングまたは真空蒸着法が挙げられる。
【００５６】
そして、図３ｃにおいて、第２のフォトリソグラフィ工程を行って、第１導電膜２０８をエッチングによりパターニングし、チャネル領域２６０上方に位置するゲート絶縁膜２０６上へのゲート電極２２０の形成と、半導体アイランド２０４両側近傍の上方に位置するゲート絶縁膜２０６上へのソース／ドレイン電極２０３の形成とを同時に行う。このように、ゲート、ソースおよびドレイン電極を単一のフォトリソグラフィ工程で一度に形成するため、先ずこの段階で、必要とされるフォトリソグラフィ工程の全工程数が、従来技術よりも１つ少なくなっている。
【００５７】
さらに、図３ｃにおいて、ゲート電極２２０をマスクとし、ソース／ドレイン予定領域２６２にセルフアライン技術によりイオン注入を行ってソース／ドレイン領域２２１および２２３に形成するが、この際、チャネル領域２６０には、その上のゲート電極２０６がマスクの役目をしてイオンは添加されない。このように、イオン注入をセルフアライン技術により行うため、別途マスクを準備して、イオンが打ち込まれる領域を予め規定しておく必要がない。なお、ゲート電極２２０のサイズは、チャネル領域２６０より小さいものではない。また、電極の形状は、図のように示されてはいるが、これは一例に過ぎず、本発明を限定するものではない。
【００５８】
続いて、図３ｄにおいて、上述より形成された構造（ゲート酸化膜２０６、ゲート電極２２０、ソース電極２０１およびドレイン電極２０３の表面）上に誘電体膜２１０を形成する。誘電体膜２１０は、ゲート酸化膜２０６と同じ材料からなるものとすることができ、例えば、酸化シリコンであり得る。また、誘電体膜２１０は、その厚さが３００ｎｍ〜３０００ｎｍであるのが好ましく、気相成長法により形成させることができる。誘電体膜２１０とゲート酸化膜２０６との厚さの比率は、約６：１であり、１０：１であることより好ましい。
【００５９】
次に、図３ｅにおいて、第３のフォトリソグラフィ工程を行って、誘電体膜２１０をおよびゲート絶縁膜２０６を貫通する複数のコンタクトホールをパターン形成し、ソース／ドレイン領域２２１／２２３およびソース／ドレイン電極２１０／２０３の一部表面をそれぞれ露出させる。ここで、ソース電極のコンタクトホール２４１とドレイン電極のコンタクトホール２４３は、ソース電極２０１およびドレイン電極２０３の一部表面をそれぞれ露出させるべく、エッチングにより誘電体膜２１０を貫通するように形成されており、一方、ソース領域のコンタクトホール２３１およびドレイン領域のコンタクトホール２３３は、ソース領域２２１およびドレイン領域２２３の一部表面をそれぞれ露出させるべく、エッチングにより誘電体膜２１０およびゲート酸化膜２０６を貫通するように形成されていることに注意されたい。つまり、本発明の方法では、ソース／ドレイン領域とソース／ドレイン電極の各コンタクトホールを単一のフォトリソグラフィ工程で一度に形成しており、この段階においてまた、必要とされるフォトリソグラフィの全工程数が、従来技術よりも１つ少なくなっている。
【００６０】
本発明におけるコンタクトホールのエッチングは、従来技術に比べて制御が容易である。即ち、本発明のコンタクトホールのエッチングは、ソース／ドレイン領域のコンタクトホールにあってはゲート酸化膜２０６の分だけ一層余計にエッチングする必要があるが、誘電体膜２１０はゲート酸化膜２０６に比して遥かに厚いことから、各コンタクトホールの深さに応じて求められるエッチング程度の違いによる影響は小さく、エッチング条件をコントロールし易いのである。
【００６１】
さらに、図３ｆにおいて、ソース／ドレイン領域およびソース／ドレイン電極の各コンタクトホールを充填させながら、誘電体膜２１０上に第２導電膜２１２を平坦に形成する。そして、図３ｇにおいて、第４のフォトリソグラフィ工程により第２誘電体膜２１０をパターン形成して第２誘電体膜２５１，２５３とし、ソース領域２２１とソース電極２０１とを電気接続させると共に、ドレイン領域２２３とドレイン電極２０３とを電気接続させる。これで薄膜トランジスタの作製は完了であるが、本実施例１で要されるフォトリソグラフィの工程数はわずか全部でわずか４つのみである。
【実施例２】
【００６２】
図４ａ〜図４ｇに示すのは、本発明実施例２による、フォトリソグラフィ工程が５つだけの半透過型ディスプレイ装置の薄膜トランジスタ製造方法を説明するための素子断面図である。以下、図を参照にしながらその作製プロセスを説明する。
【００６３】
先ず、図４ａにおいて、透過ＴＦＴ予定領域Ｔおよび反射ＴＦＴ予定領域Ｒが規定されたおよび基板２００を用意してから、この基板上３００上にバッファ層３０２と半導体層を順次形成する。次に、第１フォトリソグラフィ工程を行って、半導体層をエッチングによりパターニングし、透過ＴＦＴ予定領域Ｔおよび反射ＴＦＴ予定領域Ｒに、半導体アイランド３０４をそれぞれ形成する。これら半導体アイランド３０４は、チャネル領域３６０と、このチャネル領域３６０の両側に隣接するソース／ドレイン予定領域３６２とをそれぞれ有している。ここで、バッファ層３０２は、シリサイド、例えば、窒化シリコン等からなることが好ましい。また、半導体層はポリシリコン膜であることが好ましく、本発明ではかかるポリシリコン膜の形成方法に特に限定はない。
【００６４】
続いて、図４ｂにおいて、基板３００および各半導体アイランド３０４上に、ゲート酸化膜３０６と第１導電膜３０８を順次形成する。ゲート酸化膜３０６は、例えば酸化シリコンからなり、その厚さは約５０ｎｍ〜１５０ｎｍであり、８０ｎｍ〜１２０ｎｍであることより好ましい。
【００６５】
そして、図４ｃにおいて、第２のフォトリソグラフィ工程を行って、第１導電膜３０８をエッチングによりパターニングし、各チャネル領域３６０上方に位置するゲート絶縁膜３０６上へのゲート電極３２０の形成と、各半導体アイランド３０４両側近傍の上方に位置するゲート絶縁膜３０６上へのソース／ドレイン電極３０１／３０３の形成とを同時に行う。このように、ゲート、ソースおよびドレイン電極を単一のフォトリソグラフィ工程で一度に形成するため、この段階で、必要とされるフォトリソグラフィ工程の全工程数が、従来技術よりも１つ少なくなっている。さらに、各ゲート電極３２０をマスクとし、各半導体アイランド３０４のソース／ドレイン予定領域３６２に、セルフアライン技術によりイオンを打ち込んでソース／ドレイン領域３２１および３２３を形成するが、この際、その上のゲート電極３２０がマスクの役目をするため、チャネル領域３６０にはイオンが添加されない。
【００６６】
続いて、図４ｄにおいて、上述より形成された構造（ゲート酸化膜３０６、ゲート電極３２０、ソース電極３０１およびドレイン電極３０３の表面）上に誘電体膜３１０を平坦に形成する。誘電体膜３１０は、ゲート酸化膜３０６と同じ材料からなるものとすることができる。また、誘電体膜３１０の厚さは３００ｎｍ〜３０００ｎｍであるのが好ましい。なお、誘電体膜３１０とゲート酸化膜３０６の厚さの比率は約６：１であり、１０：１とより好ましい。
【００６７】
図４ｅにおいて、第３のフォトリソグラフィ工程により、誘電体膜３１０およびゲート酸化膜３０６をパターニングして複数のコンタクトホールを形成し各ソース／ドレイン領域３２１／３２３および各ソース／ドレイン電極３０１／３０３の一部表面を誘電体膜３１０からそれぞれ露出させる。ここで、ソース電極のコンタクトホール３４１およびドレイン電極のコンタクトホール３４３は、ソース電極３０１およびドレイン電極３０３の一部表面をそれぞれ露出させるべく、エッチングにより誘電体膜３１０を貫通するように形成されており、一方、ソース領域のコンタクトホール３３１およびドレイン領域のコンタクトホール３３３は、ソース領域３２１およびドレイン領域３２３の一部表面をそれぞれ露出させるべく、エッチングにより誘電体膜３１０およびゲート酸化膜３０６を貫通するように形成されていることに注意されたい。
【００６８】
続いて、図４ｆにおいて、ソース／ドレイン領域およびソース／ドレイン電極の各コンタクトホールを充填させながら、反射ＴＦＴ予定領域Ｒにおける誘電体膜３１０上に、第２導電膜３５１を平坦に形成する。そして、第４のフォトリソグラフィ工程により第２誘電体膜３５１をパターニングすることで、反射ＴＦＴ予定領域Ｒにて、ソース領域３２１とソース電極３０１とを電気的に接続させると共に、ドレイン領域３２３とドレイン電極３０３とを電気的に接続させる。第２導電膜３５１は、入射光線を外部へと反射させることができる金属または合金からなることが好ましい。
【００６９】
最後に、図４ｇにおいて、ソース／ドレイン領域およびソース／ドレイン電極の各コンタクトホールを充填させながら、透過ＴＦＴ予定領域Ｔにおける誘電体膜３１０上に第３導電膜３５３を平坦に形成する。そして、第５のフォトリソグラフィ工程により第３誘電体膜３５３をパターニングすることで、透過ＴＦＴ予定領域Ｔにて、ソース領域３２１とソース電極３０１とを電気的に接続させると共に、ドレイン領域３２３とドレイン電極３０３とを電気的に接続させる。第３導電膜３５３は、光透過性を有する導体であって、バックライト光源からの入射光線を透過させることのできる合金からなることが好ましい。これで半透過型ディスプレイの薄膜トランジスタの作製は完了であるが、本実施例２で要されるフォトリソグラフィの工程数はわずか全部でわずか５つである。
【実施例３】
【００７０】
図５ａ〜図５ｇに示すのは、本発明実施例３による、フォトリソグラフィ工程が６つだけのＬＤＤ構造を有するＣＭＯＳ薄膜トランジスタ作製方法を説明するための素子断面図である。以下、図を参照にしながらその作製プロセスを説明する。
【００７１】
先ず、図５ａにおいて、ＬＤＤ領域Ｌ、ｎ型ＭＯＳ  ＴＦＴ領域Ｎおよびｐ型ＭＯＳ  ＴＦＴ領域Ｐを備えた基板４００を用意し、この基板上４００上にバッファ層４０２と半導体層を順次形成する。次に、第１フォトリソグラフィ工程を行ない、半導体層をエッチングによりパターニングすることで、ＬＤＤ領域Ｌ上に第１半導体アイランド４０４を、ｐ型ＭＯＳ  ＴＦＴ領域Ｐ上に第２半導体アイランド４０４ｐを、ｎ型ＭＯＳ  ＴＦＴ領域Ｎ上に第３半導体アイランド４０４ｎを形成する。第２半導体アイランド４０４ｐと第３半導体アイランド４０４ｎは、チャネル領域４６０と、このチャネル領域４６０の両側に隣接するソース／ドレイン予定領域４６２とをそれぞれ有している。一方、第１半導体アイランド４０４は、チャネル領域４６０と、このチャネル領域４６０の両側に隣接する軽ドープソース／ドレイン予定領域４６４と、これら軽ドープソース／ドレイン予定領域４６４に両外側にそれぞれ隣接するソース／ドレイン予定領域４６２とを有している。なお、半導体層はポリシリコン膜であることが好ましく、本発明ではかかるポリシリコン膜の形成方法に特に限定はない。
【００７２】
続いて、図５ｂにおいて、上述よりなる構造上に第１マスク層４０６を形成してから、この第１マスク層４０６を、第１半導体アイランド４０４および第３半導体アイランド４０４ｎのソース／ドレイン予定領域４６２を露出させるようにパターニングする。その後、第１マスク層４０６をマスクとし、第１半導体アイランド４０４および第３半導体アイランド４０４ｎのソース／ドレイン予定領域４６２にｎ型ドーパントの高エネルギーイオン注入を行って、それぞれソース／ドレイン領域４０１とする。
【００７３】
次に、図５ｃにおいて、任意の適した方法で第１マスク層４０６を除去し、上述よりなる構造（基板４００と半導体アイランド４０４，４０４ｐ，４０４ｎの表面）上に、ゲート酸化膜４０８と第１導電膜４１０を順次形成する。ゲート酸化膜４０８と第１導電膜４１０に適した材料は、上述の実施例におけるのと同様である。
【００７４】
続いて、図５ｄにおいて、第３のフォトリソグラフィ工程により、第１導電膜４１０をパターニングして、各半導体アイランド４０４，４０４ｐ，４０４ｎのチャネル領域４６０上方に位置するゲート絶縁膜４０８上へのゲート電極４２０の形成と、各半導体アイランド４０４，４０４ｐ，４０４ｎ両側近傍の上方に位置するゲート酸化膜４０８上へのソース／ドレイン電極４１３の形成とを、同時に行う。次に、第１半導体アイランド４０４上のゲート電極４２０をマスクとして、第１半導体アイランド４０４の軽ドープソース／ドレイン予定領域４６４に、セルフアライン技術によるｎ型ドーパントの低エネルギーイオン注入を行って軽ドープソース／ドレイン領域４０３を形成する。なお、高エネルギーイオン注入のイオン注入量は、低エネルギーイオン注入の１０倍を超えるものであることが好ましい。
【００７５】
さらに、図５ｅにおいて、上述よりなる構造上に第２マスク層４１２を平坦に形成してから、第４のフォトリソグラフィ工程を行って、第２マスク層４１２をパターニングし、第２半導体アイランド４０４ｐ上方のゲート絶縁膜４０８表面を露出させる。そして、第２半導体アイランド４０４ｐ上のゲート電極４２０をマスクとし、第２半導体アイランド４０４ｐのソース／ドレイン予定領域４６２にｐ型イオンを打ち込んで、ソース／ドレイン領域４０５を形成する。
【００７６】
続いて、図５ｆにおいて、第２マスク層４１２を完全に除去してから、上述よりなる構造上に誘電体膜４３０を平坦に形成する。そして、第５のフォトリソグラフィ工程により、ゲート酸化膜４０８および誘電体膜４３０をパターニングして複数のコンタクトホールを形成し、各ソース／ドレイン領域４０１，４０５および各ソース／ドレイン電極４１３の一部表面をそれぞれ露出させる。ここで、各ソース／ドレイン電極のコンタクトホール４３１は、各ソース／ドレイン電極４１３の表面をそれぞれ露出させるべく、エッチングにより誘電体膜４３０を貫通するように形成されており、一方、各ソース／ドレイン領域のコンタクトホール４４１は、各ソース／ドレイン領域４０１，４０５の一部表面をそれぞれ露出させるべく、エッチングにより誘電体膜４３０およびゲート絶縁膜４０８を貫通するように形成されていることに注意されたい。
【００７７】
最後に、図５ｇにおいて、各ソース／ドレイン領域およびソース／ドレイン電極のコンタクトホールを充填しながら、誘電体膜４３０上に第２導電膜４１４を平坦に形成する。そして、第６のフォトリソグラフィ工程により第２誘電体膜４１４をパターニングして、ＬＤＤ領域Ｌ、ｐ型ＭＯＳ  ＴＦＴ領域Ｐおよびｎ型ＭＯＳ  ＦＥＴ領域Ｎにおける各ソース／ドレイン領域と各ソース／ドレイン電極とを各コンタクトホールを介してそれぞれ電気的に接続させる。これでＬＤＤ構造を有するＣＭＯＳ薄膜トランジスタの作製は完了であるが、本実施例３で要されるフォトリソグラフィの工程数はわずか６つのみである。
【００７８】
上述したように、本発明ではゲート、ソースおよびドレイン電極を同一のフォトリソグラフィ工程で一度に形成するため、この段階において、作製プロセスで必要とされるフォトリソグラフィの全工程数が、従来技術よりもつ少なくなる。
【００７９】
さらに、ゲート電極をマスクとしたセルフアライン技術のイオン注入によるフォトリソグラフィ工程においても、フォトリソグラフィの工程数を削減できている。
【００８０】
また、本発明によれば、誘電体膜がゲート酸化膜よりも遥かに厚いことから、コンタクトホールのエッチング制御が従来技術に比べて数段容易になるため、プロセス裕度が広く確保できる。
【００８１】
以上、好適な実施例を挙げて本発明を説明したが、本発明はこれら実施例に限定はされないと解されるべきであり、つまり本発明は、（当業者であれば自明であるような）各種変更および均等なアレンジを包括するものである。即ち、本発明の特許請求の範囲は、かかる各種変更および均等なアレンジが全て包含されるように、最も広い意味に解釈されるべきである。
【図面の簡単な説明】
【００８２】
【図１ａ】従来技術によるＣＭＯＳ半導体の作製工程を示す素子断面図である。
【図１ｂ】従来技術によるＣＭＯＳ半導体の作製工程を示す素子断面図である。
【図１ｃ】従来技術によるＣＭＯＳ半導体の作製工程を示す素子断面図である。
【図１ｄ】従来技術によるＣＭＯＳ半導体の作製工程を示す素子断面図である。
【図１ｅ】従来技術によるＣＭＯＳ半導体の作製工程を示す素子断面図である。
【図１ｆ】従来技術によるＣＭＯＳ半導体の作製工程を示す素子断面図である。
【図１ｇ】従来技術によるＣＭＯＳ半導体の作製工程を示す素子断面図である。
【図１ｈ】従来技術によるＣＭＯＳ半導体の作製工程を示す素子断面図である。
【図２ａ】従来技術によるポリシリコン薄膜トランジスタの作製工程を示す素子断面図である。
【図２ｂ】従来技術によるポリシリコン薄膜トランジスタの作製工程を示す素子断面図である。
【図２ｃ】従来技術によるポリシリコン薄膜トランジスタの作製工程を示す素子断面図である。
【図２ｄ】従来技術によるポリシリコン薄膜トランジスタの作製工程を示す素子断面図である。
【図２ｅ】従来技術によるポリシリコン薄膜トランジスタの作製工程を示す素子断面図である。
【図３ａ】本発明実施例１による、フォトリソグラフィ工程が４つだけの薄膜トランジスタ作製方法を説明する素子断面図である。
【図３ｂ】本発明実施例１による、フォトリソグラフィ工程が４つだけの薄膜トランジスタ作製方法を説明する素子断面図である。
【図３ｃ】本発明実施例１による、フォトリソグラフィ工程が４つだけの薄膜トランジスタ作製方法を説明する素子断面図である。
【図３ｄ】本発明実施例１による、フォトリソグラフィ工程が４つだけの薄膜トランジスタ作製方法を説明する素子断面図である。
【図３ｅ】本発明実施例１による、フォトリソグラフィ工程が４つだけの薄膜トランジスタ作製方法を説明する素子断面図である。
【図３ｆ】本発明実施例１による、フォトリソグラフィ工程が４つだけの薄膜トランジスタ作製方法を説明する素子断面図である。
【図３ｇ】本発明実施例１による、フォトリソグラフィ工程が４つだけの薄膜トランジスタ作製方法を説明する素子断面図である。
【図４ａ】本発明実施例２による、フォトリソグラフィ工程が５つだけである半透過型ディスプレイの薄膜トランジスタ作製方法を説明する素子断面図である。
【図４ｂ】本発明実施例２による、フォトリソグラフィ工程が５つだけである半透過型ディスプレイの薄膜トランジスタ作製方法を説明する素子断面図である。
【図４ｃ】本発明実施例２による、フォトリソグラフィ工程が５つだけである半透過型ディスプレイの薄膜トランジスタ作製方法を説明する素子断面図である。
【図４ｄ】本発明実施例２による、フォトリソグラフィ工程が５つだけである半透過型ディスプレイの薄膜トランジスタ作製方法を説明する素子断面図である。
【図４ｅ】本発明実施例２による、フォトリソグラフィ工程が５つだけである半透過型ディスプレイの薄膜トランジスタ作製方法を説明する素子断面図である。
【図４ｆ】本発明実施例２による、フォトリソグラフィ工程が５つだけである半透過型ディスプレイの薄膜トランジスタ作製方法を説明する素子断面図である。
【図４ｇ】本発明実施例２による、フォトリソグラフィ工程が５つだけである半透過型ディスプレイの薄膜トランジスタ作製方法を説明する素子断面図である。
【図５ａ】本発明実施例３による、フォトリソグラフィ工程が６つだけのＬＬＤ構造を有するＣＭＯＳ薄膜トランジスタ作製方法を説明する素子断面図である。
【図５ｂ】本発明実施例３による、フォトリソグラフィ工程が６つだけのＬＬＤ構造を有するＣＭＯＳ薄膜トランジスタ作製方法を説明する素子断面図である。
【図５ｃ】本発明実施例３による、フォトリソグラフィ工程が６つだけのＬＬＤ構造を有するＣＭＯＳ薄膜トランジスタ作製方法を説明する素子断面図である。
【図５ｄ】本発明実施例３による、フォトリソグラフィ工程が６つだけのＬＬＤ構造を有するＣＭＯＳ薄膜トランジスタ作製方法を説明する素子断面図である。
【図５ｅ】本発明実施例３による、フォトリソグラフィ工程が６つだけのＬＬＤ構造を有するＣＭＯＳ薄膜トランジスタ作製方法を説明する素子断面図である。
【図５ｆ】本発明実施例３による、フォトリソグラフィ工程が６つだけのＬＬＤ構造を有するＣＭＯＳ薄膜トランジスタ作製方法を説明する素子断面図である。
【図５ｇ】本発明実施例３による、フォトリソグラフィ工程が６つだけのＬＬＤ構造を有するＣＭＯＳ薄膜トランジスタ作製方法を説明する素子断面図である。
【符号の説明】
【００８３】
２００、３００、４００  基板
２０１、３０１  ソース電極
２０２、３０２、４０２  バッファ層
２０３、３０３  ドレイン電極
２０４、３０４  半導体アイランド
２０６、３０６、４０８  ゲート酸化膜
２０８、３０８、４１０  第１導電膜
２１０、３１０、４３０  誘電体膜
２１２、２５１、２５３、３５１、４１４  第２導電膜
２２０、３２０、４２０  ゲート電極
２２１、３２１  ソース領域
２２３、３２３  ドレイン領域
２３１、３３１  ソース領域のコンタクトホール
２３３、３３３  ドレイン領域のコンタクトホール
２４１、３４１  ソース電極のコンタクトホール
２４３、３４３  ドレイン電極のコンタクトホール
２６０、３６０  チャネル領域
２６２、３６２、４６２  ソース／ドレイン予定領域
３５３  第３導電膜
４０１、４０５  ソース／ドレイン領域
４０４  第１半導体アイランド
４０４ｐ  第２半導体アイランド
４０４ｎ  第３半導体アイランド
４０６  第１マスク層
４１２  第２マスク層
４１３  ソース／ドレイン電極
４３１  ソース／ドレイン電極のコンタクトホール
４４１  ソース／ドレイン領域のコンタクトホール
４６０  チャネル領域
４６４  軽ドープソース／ドレイン予定領域
Ｔ      透明ＭＯＳ  ＴＦＴ領域
Ｒ      反射ＭＯＳ  ＴＦＴ領域
Ｎ      ｎ型ＭＯＳ  ＴＦＴ領域
Ｐ      ｐ型ＭＯＳ  ＴＦＴ領域
Ｌ      軽ドープドレイン領域
【図１ａ】
2004363540.tif 000003
【図１ｂ】
2004363540.tif 000004
【図１ｃ】
2004363540.tif 000005
【図１ｄ】
2004363540.tif 000006
【図１ｅ】
2004363540.tif 000007
【図１ｆ】
2004363540.tif 000008
【図１ｇ】
2004363540.tif 000009
【図１ｈ】
2004363540.tif 000010
【図２ａ】
2004363540.tif 000011
【図２ｂ】
2004363540.tif 000012
【図２ｃ】
2004363540.tif 000013
【図２ｄ】
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【図２ｅ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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【図３ｇ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図４ｅ】
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【図４ｆ】
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【図４ｇ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【図５ｅ】
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【図５ｆ】
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【図５ｇ】
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