(57)【要約】【課題】半導体装置の歩留りを向上させることが可能な半導体装置の製造方法およびその製造方法により製造された半導体装置を提供する。【解決手段】キャパシタ下部電極となる導電性膜１３は、層間絶縁膜１０、導電性膜１１および誘電体膜１２に支持された状態で、その処理が実行される。そのため、導電性膜１３が完全に露出してしまうことがない。その結果、導電性膜１３が折れ曲がるという不都合が発生することが防止される。【選択図】        図１０
2004363396.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に形成された円筒型または角筒型のキャパシタ下部電極と、
該キャパシタ下部電極の外周面の全体に沿うように設けられた第１のキャパシタ誘電体膜と、
前記第１のキャパシタ誘電体膜の外周面の全体を覆うように形成された第１のキャパシタ上部電極と、
前記キャパシタ下部電極が形成するホールの表面に沿うように形成されるとともに、前記キャパシタ下部電極の上面、前記第１のキャパシタ誘電体膜の上面および前記第１のキャパシタ上部電極の上面を覆うように形成された第２のキャパシタ誘電体膜と、
前記第２のキャパシタ誘電体膜が形成するホール内に埋め込まれるとともに、前記第２のキャパシタ誘電体膜の上面に沿うように形成された第２のキャパシタ上部電極と、
前記半導体基板の主表面に対して垂直な方向に延びるように形成され、前記第１のキャパシタ上部電極と前記第２のキャパシタ上部電極とを接続するプラグとを備えた、半導体装置。
【請求項２】
半導体基板の上方に該半導体基板の主表面に対して垂直な方向に延びるように形成された円柱型または角柱型のキャパシタ下部電極と、
該キャパシタ下部電極の外周面の全体を覆うように形成された第１のキャパシタ誘電体膜と、
前記第１のキャパシタ誘電体膜の外周面の全面を覆うように形成された第１のキャパシタ上部電極と、
前記キャパシタ下部電極、前記第１のキャパシタ誘電体膜、および前記第１のキャパシタ上部電極の上面を覆うように形成された第２のキャパシタ誘電体膜と、
前記第２のキャパシタ誘電体膜の上面を覆うように形成された第２のキャパシタ上部電極と、
前記半導体基板の主表面に対して垂直な方向に延びるように形成され、前記第１のキャパシタ上部電極と前記第２のキャパシタ上部電極とを接続するプラグとを備えた、半導体装置。
【請求項３】
半導体基板の上方にキャパシタ上部電極となる第１の導電性膜を形成する工程と、
前記第１の導電性膜に前記半導体基板の主表面に対して垂直な方向に延びるように第１のホールを形成する工程と、
前記第１のホールの表面全体に沿うようにキャパシタ誘電体膜となる第１の誘電体膜を形成する工程と、
前記第１の誘電体膜が形成する第２のホールの表面全体に沿うようにキャパシタ下部電極となる第２の導電性膜を形成する工程と、
前記第２の導電性膜が形成する第３のホールの表面、前記第２の導電性膜の上面、前記第１の誘電体膜の上面、および前記第１の導電性膜の上面に沿うように第２の誘電体膜を形成する工程と、
前記第２の誘電体膜が形成する第４のホールを埋込むとともに前記第２の誘電体膜の上面に沿うようにキャパシタ上部電極となる第３の導電性膜を形成する工程と、
前記第３の導電性膜および前記第２の誘電体膜を貫通し、前記第１の導電性膜に至るプラグを形成する工程とを備えた、半導体装置の製造方法。
【請求項４】
半導体基板の上方にキャパシタ上部電極となる第１の導電性膜を形成する工程と、
前記第１の導電性膜に前記半導体基板の主表面に対して垂直な方向に第１のホールを形成する工程と、
前記第１のホールの表面全体に沿うようにキャパシタ誘電体膜となる第１の誘電体膜を形成する工程と、
前記第１の誘電体膜が形成する第２のホールを埋込むようにキャパシタ下部電極となる第２の導電性膜を形成する工程と、
前記第２の導電性膜、前記第１の誘電体膜、および前記第１の導電性膜の上面を覆うようにキャパシタ誘電体膜となる第２の誘電体膜を形成する工程と、
前記第２の誘電体膜の上面を覆うようにキャパシタ上部電極となる第３の導電性膜を形成する工程と、
前記第３の導電性膜および前記第２の誘電体膜を貫通し、前記第１の導電性膜に至るプラグを形成する工程とを備えた、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャパシタを備えた半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
従来より、半導体基板の上方に半導体基板の主表面に対して垂直な方向に延びるように形成された円筒型または角筒型をしているキャパシタを備えた半導体装置が用いられている。前述のキャパシタを形成する工程においては、層間絶縁膜の上側に形成されたキャパシタ下部電極は、一旦完全に露出した状態にされる。キャパシタ下部電極が完全に露出した状態では、前述の円筒型の表面または角筒型の表面に沿うようにキャパシタ誘電体膜が形成される。
【０００３】
【特許文献１】
特開２００２−１９０５８１号公報
【０００４】
【発明が解決しようとする課題】
前述の半導体装置の製造方法によれば、キャパシタ下部電極の周囲にキャパシタ下部電極を支持する部材がない状態で、キャパシタ下部電極の表面にキャパシタ誘電体膜が形成される。つまり、キャパシタ下部電極が構造的に非常に不安定な状態で、キャパシタ誘電体膜がキャパシタ下部電極上に形成される。このような製造方法が用いられても、従来の半導体装置においては、キャパシタ下部電極のアスペクト比が小さかったため、何ら問題はなかった。
【０００５】
しかしながら、近年キャパシタの容量を増加させるため、キャパシタ下部電極のアスペクト比を大きくすることが求められている。このようなキャパシタにおいては、キャパシタ誘電体膜の形成工程において、キャパシタ下部電極がその機械的な強度の不足のために折れ曲がったりすることがある。その結果、半導体装置の歩留りが低下することがある。
【０００６】
本発明は、上述の問題に鑑みてなされたものであり、その目的は、容量の増加を図るためにキャパシタ下部電極のアスペクト比を大きくすることが可能である半導体装置およびその製造方法を提供することである。
【０００７】
また、本発明の他の目的は、製造工程中においてキャパシタ下部電極が折れ曲がることが防止され、それにより歩留りが向上した半導体装置およびその製造方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明の第１の局面の半導体装置は、次のような構成である。
【０００９】
その半導体装置は、半導体基板の上方に形成された円筒型または角筒型のキャパシタ下部電極を備えている。キャパシタ下部電極の外周面の全体に沿うように第１のキャパシタ誘電体膜が設けられている。第１のキャパシタ誘電体膜の外周面の全体を覆うように第１のキャパシタ上部電極が形成されている。キャパシタ下部電極が形成するホールの表面に沿うように、かつ、キャパシタ下部電極の上面、第１のキャパシタ誘電体膜の上面および第１のキャパシタ上部電極の上面を覆うように、第２のキャパシタ誘電体膜が形成されている。
【００１０】
また、第２のキャパシタ誘電体膜が形成するホール内に埋め込まれるとともに、第２のキャパシタ誘電体膜の上面に沿うように、第２のキャパシタ上部電極が形成されている。半導体基板の主表面に対して垂直な方向に延び、かつ第１のキャパシタ上部電極と第２のキャパシタ上部電極とを接続するプラグが設けられている。
【００１１】
本発明の第２の局面の半導体装置は、次のような構成である。
その半導体装置は、半導体基板の上方に半導体基板の主表面に対して垂直な方向に延びるように円柱型または角柱型のキャパシタ下部電極が形成されている。キャパシタ下部電極の外周面の全体を覆うように第１のキャパシタ誘電体膜が形成されている。第１のキャパシタ誘電体膜の外周面の全面を覆うように第１のキャパシタ上部電極が形成されている。キャパシタ下部電極、第１のキャパシタ誘電体膜、および第１のキャパシタ上部電極の上面を覆うように第２のキャパシタ誘電体膜が形成されている。第２のキャパシタ誘電体膜の上面を覆うように第２のキャパシタ上部電極が形成されている。半導体基板の主表面に対して垂直な方向に延びるように形成され、かつ第１のキャパシタ上部電極と第２のキャパシタ上部電極とを接続するプラグが設けられている。
【００１２】
上記の第１および第２の局面の半導体装置によれば、後述する製造方法が可能となる。そのため、キャパシタの容量の増加を図るためにキャパシタ下部電極のアスペクト比を大きくすることが可能になる。
【００１３】
本発明の第１の局面の半導体装置の製造方法は、次のような工程を有するものである。
【００１４】
その半導体装置の製造方法は、まず、半導体基板の上方にキャパシタ上部電極となる第１の導電性膜を形成する。次に、第１の導電性膜に半導体基板の主表面に対して垂直な方向に延びるように第１のホールを形成する。その後、第１のホールの表面全体に沿うようにキャパシタ誘電体膜となる第１の誘電体膜を形成する。次に、第１の誘電体膜が形成する第２のホールの表面全体に沿うようにキャパシタ下部電極となる第２の導電性膜を形成する。その後、第２の導電性膜が形成する第３のホールの表面、第２の導電性膜の上面、第１の誘電体膜の上面、および第１の導電性膜の上面に沿うように第２の誘電体膜を形成する。次に、第２の誘電体膜が形成する第４のホールを埋込むとともに、第２の誘電体膜の上面に沿うようにキャパシタ上部電極となる第３の導電性膜を形成する。最後に、第３の導電性膜および第２の誘電体膜を貫通し、第１の導電性膜に至るプラグを形成する。
【００１５】
本発明の第２の局面の半導体装置の製造方法は、次のような工程を有するものである。
【００１６】
その半導体装置の製造方法は、まず、半導体基板の上方にキャパシタ上部電極となる第１の導電性膜を形成する。次に、第１の導電性膜に半導体基板の主表面に対して垂直な方向に第１のホールを形成する。その後、第１のホールの表面全体に沿うようにキャパシタ誘電体膜となる第１の誘電体膜を形成する。次に、第１の誘電体膜が形成する第２のホールを埋込むようにキャパシタ下部電極となる第２の導電性膜を形成する。その後、第２の導電性膜、第１の誘電体膜、および第１の導電性膜の上面を覆うようにキャパシタ誘電体膜となる第２の誘電体膜を形成する。次に、第２の誘電体膜の上面を覆うようにキャパシタ上部電極となる第３の導電性膜を形成する。最後に、第３の導電性膜および第２の誘電体膜を貫通し、第１の導電性膜に至るプラグを形成する。
【００１７】
上記のような第１および第２の局面の半導体装置の製造方法によれば、キャパシタ下部電極が誘電体膜に支持された状態で、その後の工程が実行される。つまり、従来技術で説明したようなキャパシタ下部電極が完全に露出する状態となることがない。そのため、キャパシタ下部電極が製造工程中に折れ曲がってしまうというおそれが低減される。その結果、半導体装置の歩留りが向上する。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態の半導体装置およびその製造方法を図に基づいて説明する。
【００１９】
（実施の形態１）
まず、図１〜図１５を用いて、本実施の形態の半導体装置およびその製造方法を説明する。まず、図１を用いて本実施の形態の半導体装置の構造を説明する。
【００２０】
図１に示すように、本実施の形態の半導体装置は以下のような構造を有している。半導体基板１には、半導体基板１の主表面の上の所定の高さの位置から半導体基板の主表面の下の所定の深さの位置までにかけて、シリコン酸化膜からなる素子分離絶縁膜２が形成されている。素子分離絶縁膜２によって囲まれた領域内にはソース／ドレイン領域５，６が形成されている。ソース／ドレイン領域５，６の間にはゲート絶縁膜３およびゲート電極４が形成されている。
【００２１】
また、半導体基板１の主表面、ゲート絶縁膜３、ゲート電極４、および素子分離絶縁膜２を覆うように層間絶縁膜７が形成されている。シリコン酸化膜からなる層間絶縁膜７を上下方向に貫通し、ソース／ドレイン領域６に至るコンタクトプラグ８が形成されている。コンタクトプラグ８は、不純物を含む多結晶シリコン膜により形成されている。層間絶縁膜７の上部表面を覆うようにシリコン窒化膜９が形成されている。シリコン窒化膜９は、後述ホールの形成工程において、ストッパ膜として機能する。
【００２２】
また、シリコン窒化膜９の上にはシリコン酸化膜からなる層間絶縁膜１０が形成されている。層間絶縁膜１０を上下方向に貫通するホール１０ａが形成されている。このホール１０ａ内には、ＴｉＮからなる導電性膜１１がその内周面に沿うように形成されている。導電性膜１１は、キャパシタ上部電極を構成する膜である。また、導電性膜１１には、半導体基板１の主表面に対して垂直な方向に貫通するホール１１ａが形成されている。このホール１１ａの内周面に沿うように誘電体膜１２が形成されている。なお、この誘電体膜１２は、キャパシタ誘電体膜となる膜であり、Ｔａ２Ｏ５からなるものである。
【００２３】
また、誘電体膜１２には、ホール１２ａが形成されている。ホール１２ａの内周面の全体にわたっておよびコンタクトプラグ８に接触するように導電性膜１３が形成されている。この導電性膜１３は、円筒型または角筒型であり、キャパシタ下部電極を構成する膜である。また、導電性膜１３は、不純物を含む多結晶シリコン膜により形成されている。導電性膜１３には、ホール１３ａが形成されている。
【００２４】
また、ホール１３ａの表面全体、ならびに、導電性膜１３、誘電体膜１２、および導電性膜１１の上部表面に沿うように誘電体膜１４が形成されている。誘電体膜１４が形成するホール１４ａを埋込むとともに、誘電体膜１４の上表面を覆うように導電性膜１５が形成されている。誘電体膜１４および導電性膜１５を埋込むようにシリコン酸化膜からなる層間絶縁膜１６が形成されている。
【００２５】
また、層間絶縁膜１６、導電性膜１５、および誘電体膜１４を半導体基板１の主表面に対して垂直に貫通し、導電性膜１１に至るプラグ１７が形成されている。プラグ１７は、ＴｉＮおよびＴｉからなるバリアメタル膜およびＷなどの金属膜により形成されている。なお、導電性膜１１、プラグ１７および導電性膜１５によりキャパシタ上部電極が構成されている。また、誘電体膜１２および誘電体膜１４によりキャパシタ誘電体膜が形成されている。さらに、層間絶縁膜１６、層間絶縁膜１０、シリコン窒化膜９、および層間絶縁膜７を貫通し、ソース／ドレイン領域５に至るコンタクトプラグ１８が形成されている。
【００２６】
上記のような構造のキャパシタを有する半導体装置によれば、導電性膜１３の内周面および外表面のすべてをキャパシタとして寄与させることができる。そのため、キャパシタの容量を増加させることができる。
【００２７】
次に、図２〜図１５を用いて本実施の形態の半導体装置の製造方法を説明する。
【００２８】
図２に示す構造においては、シリコン窒化膜９以下の構造については、図１を用いて説明した半導体装置の構造とほぼ同様であるためその説明は繰返さない。次に、図２に示すように、シリコン窒化膜９の上にシリコン酸化膜からなる層間絶縁膜１０を形成する。次に、フォトリソグラフィ工程を経た後、層間絶縁膜１０をエッチングすることにより、図３に示すように、ホール１０ａを形成する。このホール１０ａは、コンタクトプラグ８の上部空間に形成される。
【００２９】
次に、ホール１０ａを埋込むとともに層間絶縁膜１０の上面にＴｉＮからなる導電性膜を形成する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、層間絶縁膜１０の上面を露出させるように、導電性膜を研磨する。それにより、図４に示すように、導電性膜１１１を形成する。
【００３０】
次に、図５に示すように、導電性膜１１１をエッチングすることにより、ホール１１ａが形成された導電性膜１１を形成する。このとき、シリコン窒化膜９がエッチングされ、ホール１１ａの底面にはコンタクトプラグ８が露出している。
【００３１】
次に、ホール１１ａの表面、導電性膜１１の上面、および層間絶縁膜１０の上面に沿うように、Ｔａ２Ｏ５からなる誘電体膜１１２を形成する。その構造が図６に示されている。
【００３２】
次に、ドライエッチバックにより誘電体膜１１２を除去する。それにより、層間絶縁膜１０および導電性膜１１の上面が露出するとともに、コンタクトプラグ８および層間絶縁膜７の上面が露出する。その構造が図７に示されている。この工程の後、誘電体膜１２は、導電性膜１１のホール１１ａの内周面全体にわたって残存する。また、誘電体膜１２にはホール１２ａが形成されている。
【００３３】
次に、図８に示すように、ホール１２ａの表面、導電性膜１１の上面、および層間絶縁膜１０の上面に沿うように、不純物を含む多結晶シリコンからなる導電性膜１１３を形成する。このとき、導電性膜１１３は、ＨＳＧ（Ｈｅｍｉ  Ｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎｅｄ）処理により表面が粗面化されてもよい。
【００３４】
その後、図９に示すように、導電性膜１１３により形成されるホール１３ａを埋込むようにレジスト膜１０００が形成される。次に、レジスト膜１０００をマスクとして導電性膜１１３をエッチングする。その後、レジスト膜１０００を除去する。それにより、図１０に示すような構造が得られる。図１０に示す構造では、キャパシタ下部電極を構成する導電性膜１３が円筒型または角筒型に形成されている。この導電性膜１３により形成されるホールはホール１３ａと名付けられる。
【００３５】
次に、図１１に示すように、ホール１３ａの表面、導電性膜１３の上面、導電性膜１１の上面、および層間絶縁膜１０の上面に沿うようにＴａ２Ｏ５からなる誘電体膜１１４を形成する。次に、誘電体膜１１４が形成するホール１４ａを埋込むとともに、誘電体膜１１４の上面に沿うように導電性膜１１５を形成する。この導電性膜１１５はＴｉＮにより構成されている。その構造が図１２に示されている。
【００３６】
次に、ドライエッチングが用いられて導電性膜１１５および誘電体膜１１４が所定のパターンにパターニングされる。それにより、図１３に示すような構造が得られる。図１３に示すような構造においては、導電性膜１１の上方に誘電体膜１４および導電性膜１５が残存するように構成されている。
【００３７】
次に、導電性膜１５および誘電体膜１４を覆うように層間絶縁膜１６を形成する。その構造が図１４に示されている。次に、層間絶縁膜１６、導電性膜１５および誘電体膜１４を貫通し、導電性膜１１に至るホールが形成される。このホールにＴｉＮおよびＴｉからなるバリアメタル膜およびＷ膜により構成されたプラグが埋込まれる。その構造が図１５に示されている。
【００３８】
次に、層間絶縁膜１６、層間絶縁膜１０、シリコン窒化膜９および層間絶縁膜７を貫通し、ソース／ドレイン領域５に至るホールが形成される。このホールにコンタクトプラグ１８が埋込まれ、図１に示すような構造が得られる。
【００３９】
上記のような半導体装置の製造方法によれば、図８〜図１０に示すキャパシタ下部電極となる導電性膜１３の製造過程においては、導電性膜１３は、常に誘電体膜１２に支えられた状態で、その処理が実行される。したがって、従来の半導体装置の製造方法のように、キャパシタ下部誘電体膜となる導電性膜１３が何ら支持部材を有さずに露出した状態になることはない。そのため、キャパシタ下部電極となる導電性膜１３が折れ曲がってしまうというような不都合が発生することは防止されている。それにより、キャパシタは良好に形成される。その結果、半導体装置の歩留りが向上する。
【００４０】
（実施の形態２）
次に図１６〜図２８を用いて実施の形態２の半導体装置およびその製造方法を説明する。まず、図１６を用いて、本実施の形態の半導体装置の構造を説明する。図１６に示すように、本実施の形態の半導体装置の構造は、図１を用いて示した実施の形態１の半導体装置の構造とほぼ同様である。しかしながら、本実施の形態の半導体装置は、図１に示す層間絶縁膜１０は形成されておらず、その代わりに、導電性膜１１１が形成されていることが実施の形態１の半導体装置と異なる。
【００４１】
導電性膜１１１は、ＴｉＮからなり、キャパシタ下部電極を構成する膜である。この導電性膜１１１は、メモリセル領域において一面に広がるように形成されている。また、コンタクトプラグ１８の周囲を覆うように絶縁膜１９が形成されている。この絶縁膜１９は、導電性膜１１１とコンタクトプラグ１８とを絶縁するためのものである。前述の構造以外は、本実施の形態の半導体装置の構造と図１に示す実施の形態１の半導体装置の構造とは全く同様である。すなわち、図１に示す実施の形態１の半導体装置の構造を説明する参照符号と図１６に示す本実施の形態の半導体装置の構造を説明する参照符号とが同じである部分は、同じ役割を果たし、かつ同じ機能を有する。したがって、その部分の説明は繰返さない。
【００４２】
上記のような構造のキャパシタを有する本実施の形態の半導体装置によれば、実施の形態１の半導体装置と同様に、導電性膜１３の内周面および外表面のすべてをキャパシタとして寄与させることができる。そのため、キャパシタの容量を増加させることができる。
【００４３】
次に、図１７〜図２８を用いて本実施の形態の半導体装置の製造方法を説明する。図１７において、シリコン窒化膜９が形成されるまでの工程は実施の形態１の半導体装置の製造方法と全く同様である。
【００４４】
図１７において、シリコン窒化膜９の上に、ＴｉＮからなる導電性膜１１０が形成される。次に、導電性膜１１０およびシリコン窒化膜９をエッチングすることにより、図１８に示すように、ホール１１１ａが形成された導電性膜１１１を形成する。このホール１１１ａは、コンタクトプラグ８の上方に形成される。したがって、コンタクトプラグ８の上面がホール１１１ａの底面に露出する。
【００４５】
次に、ホール１１１ａの表面および導電性膜１１１の上面に沿うように誘電体膜１１２が形成される。この誘電体膜１１２は、Ｔａ２Ｏ５により構成されている。その構造が図１９に示されている。
【００４６】
次に、ドライエッチングすなわち異方性エッチングを行なうことにより、誘電体膜１１２を除去する。その結果、図２０に示すように、導電性膜１１１のホール１１１ａの内側面にのみ沿うように誘電体膜１２が形成される。したがって、誘電体膜１２により形成されるホール１２ａの底面にはコンタクトプラグ８が露出している。
【００４７】
次に、図２１に示すように、ホール１２ａの表面、誘電体膜１２の上面、および導電性膜１１１の上面に沿うように不純物を含む多結晶シリコンからなる導電性膜１１３が形成される。その後、導電性膜１１３により形成されるホール１３ａを埋込むようにレジスト膜１０００が形成される。その構造が図２２に示されている。
【００４８】
次に、レジスト膜１０００をマスクとして、導電性膜１１１の上面および誘電体膜１２の上面が露出するように、導電性膜１１３をエッチングする。その後、レジスト膜１０００を除去する。それにより、図２３に示すような構造が得られる。
【００４９】
次に、図２４に示すように、導電性膜１３が形成するホール１３ａの表面、導電性膜１３の上面、誘電体膜１２の上面、および導電性膜１１１の上面に沿うように誘電体膜１１４が形成される。誘電体膜１１４は、Ｔａ２Ｏ５により構成されている。
【００５０】
次に、誘電体膜１１４が形成するホール１１４ａを埋込むとともに、誘電体膜１１４の上面に沿うように導電性膜１１５を形成する。導電性膜１１５はＴｉＮから形成されている。それにより、図２５に示すような構造が得られる。
【００５１】
次に、フォトリソグラフィ工程を用いて、導電性膜１１５および誘電体膜１１４をエッチングする。その結果、所定のパターンにパターニングされた導電性膜１５および誘電体膜１４が得られる。その構造が図２６に示されている。
【００５２】
次に、導電性膜１５および誘電体膜１４を埋込むようにシリコン酸化膜からなる層間絶縁膜１６が形成される。その構造が図２７に示されている。次に、図２８に示すように、層間絶縁膜１６、導電性膜１５、誘電体膜１４を貫通し、導電性膜１１１に至るプラグ１７を形成する。プラグ１７は、ＴｉＮおよびＴｉからなるバリアメタル膜およびＷ膜により構成される。次に、層間絶縁膜１６、層間絶縁膜１０、シリコン窒化膜９、および層間絶縁膜７を貫通し、ソース／ドレイン領域５に至るコンタクトホールを形成する。このコンタクトホールの表面に沿うように絶縁膜１９が形成される。この絶縁膜１９が形成するホール内を埋込むようにコンタクトプラグ１８が形成される。それにより、図１６に示す構造が得られる。
【００５３】
なお、本実施の形態においては、導電性膜１１１、プラグ１７および導電性膜１５によりキャパシタ上部電極が構成されている。また、誘電体膜１２および誘電体膜１４によりキャパシタ誘電体膜が構成されている。導電性膜１３によりキャパシタ下部電極が構成されている。
【００５４】
上記のような本実施の形態の半導体装置の製造方法によれば、実施の形態１の半導体装置の製造方法と同様に、図２１〜図２３に示すキャパシタ下部電極となる導電性膜１３が常に誘電体膜１２に支持された状態で、その処理が実行される。すなわち導電性膜１３が、支持部材を有さず、完全に露出した状態となることがない。その結果、半導体装置の製造工程において、導電性膜１３が折れ曲がってしまうような不都合が発生することが防止される。その結果、キャパシタの形状が良好になる。したがって、半導体装置の歩留りが向上する。
【００５５】
（実施の形態３）
次に、図２９〜図３６を用いて本実施の形態の半導体装置およびその製造方法を説明する。まず、図２９を用いて、本実施の形態の半導体装置の構造を説明する。本実施の形態の半導体装置の構造は、図１に示す実施の形態１の半導体装置の構造とほぼ同様である。すなわち、図１に示す実施の形態１の半導体装置の構造を説明する参照符号と図２９に示す本実施の形態の半導体装置の構造を説明する参照符号とが同じである部分は、同じ役割を果たし、かつ同じ機能を有する。したがって、その部分の説明は繰返さない。しかしながら、キャパシタ上部電極、キャパシタ誘電体膜およびキャパシタ下部電極の構造が、実施の形態１の半導体装置のキャパシタと本実施の形態の半導体装置のキャパシタとは若干異なっている。
【００５６】
本実施の形態の半導体装置は、図２９に示すように、層間絶縁膜１０に形成されたホールの内周面全体に沿うようにＴｉＮからなる導電性膜１３１が形成されている。この導電性膜１３１が形成するホール１３１ａの内周面にはＴａ２Ｏ５からなる誘電体膜１３２が形成されている。誘電体膜１３２が形成するホール１３２ａを埋込むように不純物を含む多結晶シリコンからなる導電性膜１３３が形成されている。この導電性膜１３３は、円柱型または角柱型である。すなわち、本実施の形態のキャパシタは、ピラー型のキャパシタである。また、導電性膜１３１、誘電体膜１３２および導電性膜１３３の上面を覆うようにＴａ２Ｏ５からなる誘電体膜１３４が形成されている。誘電体膜１３４の上面を覆うようにＴｉＮからなる導電性膜１３５が形成されている。導電性膜１３５および誘電体膜１３４を貫通し、導電性膜１３１に至るプラグ１７が形成されている。プラグ１７は、ＴｉＮおよびＴｉからなるバリアメタル膜およびＷ膜により構成されている。
【００５７】
上記の本実施の形態の半導体装置においては、導電性膜１３１、プラグ１７および導電性膜１３５によりキャパシタ上部電極が構成されている。誘電体膜１３２および誘電体膜１３４によりキャパシタ誘電体膜が形成されている。導電性膜１３３によりキャパシタ下部電極が構成されている。
【００５８】
上記の本実施の形態の半導体装置によれば、実施の形態１および２の半導体装置と同様に、導電性膜１３３の底面を除く表面全体をキャパシタとして寄与させることができる。そのため、キャパシタの容量を向上させることが可能となる。
【００５９】
次に、図３０〜図３６を用いて本実施の形態の半導体装置の製造方法を説明する。まず、図３０に示す構造を説明する。図３０においては、シリコン窒化膜９以下の構造は実施の形態１の半導体装置の構造とほぼ同様であるためその説明は繰返さない。
【００６０】
図３０において、シリコン窒化膜９の上にシリコン酸化膜からなる層間絶縁膜１０を形成する。次に、層間絶縁膜１０にホールを形成する。そのホールにはＴｉからなる導電性膜１３１が埋込まれる。その後、導電性膜１３１には半導体基板１の主表面に対して垂直な方向に延びるホール１３１ａが形成される。このホール１３１ａの底面にはコンタクトプラグ８が露出している。ただし、本実施の形態においては、ホール１３１ａの底面には、不純物を含む多結晶シリコンからなるコンタクトプラグ８のみが露出している。
【００６１】
次に、図３１に示すように、ホール１３１ａの表面、導電性膜１３１の上面、および層間絶縁膜１０の上面に沿うように誘電体膜２３２を形成する。誘電体膜２３２は、Ｔａ２Ｏ５から構成されている。次にドライエッチングを行なう。それにより、図３２に示すように、導電性膜１３１のホール１３１ａの内側面にのみ沿うように誘電体膜１３２を残存させる。また、誘電体膜１３２によりホール１３２ａが形成される。このホール１３２ａの底面はコンタクトプラグ８の上面により形成されている。
【００６２】
次に、図３３に示すように、ホール１３２ａを埋込むとともに誘電体膜１３２、導電性膜１３１、および層間絶縁膜１０の上面に沿うように不純物を含む多結晶シリコンからなる導電性膜２３３を形成する。次に、ＣＭＰ法を用いて導電性膜２３３を研摩する。それにより、層間絶縁膜１０の上面、導電性膜１３１の上面、および誘電体膜１３２の上面を露出させる。その構造が図３４に示されている。
【００６３】
次に、層間絶縁膜１０、導電性膜１３１、誘電体膜１３２、および導電性膜１３３の上面を覆うように、Ｔａ２Ｏ５からなる誘電体膜を形成する。その誘電体膜の上にＴｉＮからなる導電性膜を形成する。前述の誘電体膜および導電性膜を所定のパターンにエッチングする。それにより、図３５に示すように、導電性膜１３５および誘電体膜１３４を形成する。
【００６４】
次に、導電性膜１３５および誘電体膜１３４を埋込むようにシリコン酸化膜からなる層間絶縁膜１６を形成する。次に、図３６に示すように、層間絶縁膜１６、導電性膜１３５、および誘電体膜１３４を貫通し、導電性膜１３１に至るコンタクトホールを形成する。このホールにはプラグ１７が埋込まれる。プラグ１７は、ＴｉＮおよびＴｉからなるバリアメタル膜およびＷ膜により構成されている。それにより、図３６に示すような構造が得られる。
【００６５】
次に、層間絶縁膜１６、層間絶縁膜１０、シリコン窒化膜９、および層間絶縁膜７を貫通し、ソース／ドレイン領域５に至るコンタクトホールが形成される。コンタクトホールにはコンタクトプラグ１８が埋込まれる。それにより、図２９に示すような構造が得られる。
【００６６】
上記のような本実施の形態の半導体装置の製造方法によれば、図３３〜図３４に示すキャパシタ下部電極となる導電性膜１３３の形成工程において、キャパシタ下部電極が支持部材を有さず、完全に露出する状態となることがない。そのため、キャパシタ下部電極が折れ曲がることがない。それにより、キャパシタの形状が良好となる。その結果、半導体装置の歩留りが向上する。
【００６７】
（実施の形態４）
次に、図３７〜図４４を用いて実施の形態４の半導体装置およびその製造方法を説明する。
【００６８】
まず、図３７を用いて本実施の形態の半導体装置の構造を説明する。図３７に示すように、本実施の形態の半導体装置の構造は、図２９を用いて説明した実施の形態３の半導体装置の構造とほぼ同様である。すなわち、図２９に示す実施の形態３の半導体装置の構造を説明する参照符号と図３７に示す本実施の形態の半導体装置の構造を説明する参照符号とが同じである部分は、同じ役割を果たし、かつ同じ機能を有する。したがって、その部分の説明は繰返さない。
【００６９】
しかしながら、本実施の形態においては、図１９に示される層間絶縁膜１０は形成されていない。図３７に示す構造においては、層間絶縁膜１０の代わりに導電性膜１１１１が半導体基板の主表面１に沿って平行に延びている。また、導電性膜１１１１には半導体基板１の主表面に対して垂直な方向に延びるホールが形成されている。このホールには絶縁膜１９が表面に沿うように形成されている。また、絶縁膜１９が形成するホールを埋込むようにコンタクトプラグ１８が形成されている。コンタクトプラグ１８と導電性膜１３とは絶縁膜１９により絶縁されている。
【００７０】
上記本実施の形態の半導体装置は、導電性膜１１１１、プラグ１７、および導電性膜１３５によりキャパシタ上部電極が構成されている。誘電体膜１３２および誘電体膜１３４によりキャパシタ誘電体膜が構成されている。キャパシタ下部電極は、導電性膜１３３により構成されている。
【００７１】
上記のような半導体装置によれば、キャパシタ下部電極となる導電性膜１３３の底面を除く表面全体をキャパシタとして寄与させることができる。その結果、キャパシタの容量を増加させることが可能になる。
【００７２】
次に、図３８〜図４４を用いて本実施の形態の半導体装置の製造方法を説明する。まず、図３８に示す構造を説明する。図３８に示す本実施の形態の半導体装置の製造過程の構造は、シリコン窒化膜以下の構造については、実施の形態１〜３の半導体装置の製造方法と全く同様に工程により製造される。
【００７３】
次に、図３８に示す構造において、シリコン窒化膜９の上に、Ｔｉからなる導電性膜１１１１が形成される。このとき、導電性膜１１１１は、メモリ領域においてシリコン窒化膜９の表面の全域にわたって形成される。したがって、実施の形態３に説明したような層間絶縁膜１０は形成されていない。
【００７４】
次に、コンタクトプラグ８および層間絶縁膜７の上部表面を露出させるようにホール１１１１ａが導電性膜１１１１に形成される。その後、ホール１１１１ａの表面および導電性膜１１１１の上面を覆うように誘電体膜２３２が形成される。誘電体膜２３２は、Ｔａ２Ｏ５からなる。その構造が図３９に示されている。
【００７５】
次に、誘電体膜２３２をドライエッチングする。このエッチングは異方性エッチングである。その結果、図４０に示すように、導電性膜１１１１のホール１１１１ａの内側面にのみ誘電体膜１３２が残存する。このとき、誘電体膜１３２が形成するホール１３２ａの底面はコンタクトプラグ８のみが露出している。
【００７６】
次に、ホール１３２ａを埋込むとともに誘電体膜１３２の上面および導電性膜１３１の上面を覆うように不純物を含む多結晶シリコン膜からなる導電性膜２３３を形成する。この構造が図４１に示されている。
【００７７】
次に、導電性膜２３３をエッチバックするかまたはＣＭＰ法により研摩する。それにより、導電性膜１３３が形成されるとともに、導電性膜１１１１の上面および誘電体膜１３２の上面の上面が露出する。その構造が図４２に示されている。
【００７８】
次に、導電性膜１１１１の上面、誘電体膜１３２の上面、および導電性膜１３３の上面を覆うようにＴａ２Ｏ５からなる誘電体膜を形成する。その誘電体膜の上にＴｉＮからなる導電性膜を形成する。その後リソグラフィ工程を用いて所定のパターンに誘電体膜および導電性膜をエッチングする。その結果、図４３に示すように、誘電体膜１３４および導電性膜１３５が形成される。
【００７９】
次に、誘電体膜１３４および導電性膜１３５を覆うように層間絶縁膜１６を形成する。その後、層間絶縁膜１６、導電性膜１１１１、シリコン窒化膜９、および層間絶縁膜７を貫通し、ソース／ドレイン領域５に至るコンタクトホールを形成する。そのコンタクトホールの内側面に沿うように絶縁膜１９を形成する。その絶縁膜１９により形成されるホール内を埋込むようにコンタクトプラグ１８を形成する。それにより図４４に示すような構造が得られる。
【００８０】
次に、層間絶縁膜１６、導電性膜１３５および誘電体膜１３４を貫通し、導電性膜１３１に至るホールを形成する。そのホールを埋込むようにプラグ１７を形成する。それにより図３７に示すような構造が得られる。
【００８１】
上記本実施の形態の半導体装置の製造方法によれば、図４１および図４２に示すキャパシタ下部電極となる導電性膜１３３の製造過程において、導電性膜１３３が完全に露出することがない。言換えれば、導電性膜１３３が常に誘電体膜１３２に支持された状態で、その処理が実行される。したがって、従来技術のように、製造工程中において、キャパシタ下部電極が折れ曲がることが防止される。その結果、キャパシタの構造が良好になる。したがって、半導体装置の歩留りが向上する。
【００８２】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８３】
【発明の効果】
本発明によれば、容量の増加を図るためにキャパシタ下部電極のアスペクト比を大きくすることが可能である。また、本発明によれば、製造工程中においてキャパシタ下部電極が折れ曲がることが防止され、それにより歩留りが向上する。
【図面の簡単な説明】
【図１】実施の形態１の半導体装置の構造を説明するための図である。
【図２】実施の形態１の半導体装置の製造方法を説明するための図である。
【図３】実施の形態１の半導体装置の製造方法を説明するための図である。
【図４】実施の形態１の半導体装置の製造方法を説明するための図である。
【図５】実施の形態１の半導体装置の製造方法を説明するための図である。
【図６】実施の形態１の半導体装置の製造方法を説明するための図である。
【図７】実施の形態１の半導体装置の製造方法を説明するための図である。
【図８】実施の形態１の半導体装置の製造方法を説明するための図である。
【図９】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１０】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１１】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１２】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１３】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１４】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１５】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１６】実施の形態２の半導体装置の構造を説明するための図である。
【図１７】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１８】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１９】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２０】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２１】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２２】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２３】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２４】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２５】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２６】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２７】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２８】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２９】実施の形態３の半導体装置の構造を説明するための図である。
【図３０】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３１】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３２】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３３】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３４】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３５】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３６】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３７】実施の形態４の半導体装置の構造を説明するための図である。
【図３８】実施の形態４の半導体装置の製造方法を説明するための図である。
【図３９】実施の形態４の半導体装置の製造方法を説明するための図である。
【図４０】実施の形態４の半導体装置の製造方法を説明するための図である。
【図４１】実施の形態４の半導体装置の製造方法を説明するための図である。
【図４２】実施の形態４の半導体装置の製造方法を説明するための図である。
【図４３】実施の形態４の半導体装置の製造方法を説明するための図である。
【図４４】実施の形態４の半導体装置の製造方法を説明するための図である。
【符号の説明】
１１，１３，１５，１１１，１３１，１３３，１３５，１１１１  導電性膜、１７  プラグ、１２，１４，１３２，１３４  誘電体膜。
【図１】
2004363396.tif 000003
【図２】
2004363396.tif 000004
【図３】
2004363396.tif 000005
【図４】
2004363396.tif 000006
【図５】
2004363396.tif 000007
【図６】
2004363396.tif 000008
【図７】
2004363396.tif 000009
【図８】
2004363396.tif 000010
【図９】
2004363396.tif 000011
【図１０】
2004363396.tif 000012
【図１１】
2004363396.tif 000013
【図１２】
2004363396.tif 000014
【図１３】
2004363396.tif 000015
【図１４】
2004363396.tif 000016
【図１５】
2004363396.tif 000017
【図１６】
2004363396.tif 000018
【図１７】
2004363396.tif 000019
【図１８】
2004363396.tif 000020
【図１９】
2004363396.tif 000021
【図２０】
2004363396.tif 000022
【図２１】
2004363396.tif 000023
【図２２】
2004363396.tif 000024
【図２３】
2004363396.tif 000025
【図２４】
2004363396.tif 000026
【図２５】
2004363396.tif 000027
【図２６】
2004363396.tif 000028
【図２７】
2004363396.tif 000029
【図２８】
2004363396.tif 000030
【図２９】
2004363396.tif 000031
【図３０】
2004363396.tif 000032
【図３１】
2004363396.tif 000033
【図３２】
2004363396.tif 000034
【図３３】
2004363396.tif 000035
【図３４】
2004363396.tif 000036
【図３５】
2004363396.tif 000037
【図３６】
2004363396.tif 000038
【図３７】
2004363396.tif 000039
【図３８】
2004363396.tif 000040
【図３９】
2004363396.tif 000041
【図４０】
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【図４１】
2004363396.tif 000043
【図４２】
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【図４３】
2004363396.tif 000045
【図４４】
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