(57)【要約】【課題】ＣＷレーザ照射による多結晶化を利用しつつ、オフリーク電流や耐圧劣化を低減することのできる薄膜トランジスタ基板を高い生産性で製造する。【解決手段】薄膜トランジスタ基板は、透明絶縁基板と、透明絶縁基板上に形成される第１薄膜トランジスタと、透明絶縁基板上に形成され、前記第１薄膜トランジスタと異なる特性の第２薄膜トランジスタとを備え、第１薄膜トランジスタの活性層の膜厚は５０ｎｍ以上、その平均結晶粒径は１μｍ以上であり、第２薄膜トランジスタの活性層の膜厚は６０ｎｍ以下、その平均粒径は１μｍ未満である。【選択図】  図３
2004303832.tif 000002
【特許請求の範囲】
【請求項１】
透明絶縁基板と、
前記透明絶縁基板上に形成される第１薄膜トランジスタと、
前記透明絶縁基板上に形成され、前記第１薄膜トランジスタと異なる特性の第２薄膜トランジスタと
を備え、第１薄膜トランジスタの活性層の膜厚は５０ｎｍ以上、その平均結晶粒径は１μｍ以上であり、第２薄膜トランジスタの活性層の膜厚は６０ｎｍ以下、その平均粒径は１μｍ未満であることを特徴とする薄膜トランジスタ基板。
【請求項２】
透明絶縁基板と、
前記透明絶縁基板上に形成される第１薄膜トランジスタと、
前記透明絶縁基板上に形成され、前記第１薄膜トランジスタと異なる特性の第２薄膜トランジスタと
を備え、前記第１薄膜トランジスタの活性層の平均結晶粒径は１μｍ以上、前記第２薄膜トランジスタの活性層の平均結晶粒径は１μｍ未満であり、前記第１薄膜トランジスタのゲート絶縁膜の膜厚は、第２薄膜トランジスタのゲート絶縁膜の膜厚よりも薄いことを特徴とする薄膜トランジスタ基板。
【請求項３】
前記第１薄膜トランジスタの活性層は、連続発振レーザの選択的照射によりラテラル結晶化された多結晶シリコンであることを特徴とする請求項１または２に記載の薄膜トランジスタ基板。
【請求項４】
透明絶縁基板上の第１領域に、エキシマレーザ照射により結晶化された第１半導体膜を形成する工程と、
前記透明絶縁基板上の第２領域に、連続発振レーザの照射によりラテラル結晶化された第２半導体膜を、前記第１半導体膜以上の膜厚で形成する工程と、
前記第１半導体膜に第１の薄膜トランジスタを形成する工程と、
前記第２半導体膜に、前記第１の薄膜トランジスタよりも高速で動作する第２の薄膜トランジスタを形成する工程と
を含むことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項５】
前記第２半導体膜の形成工程は、前記連続発振レーザにより、非晶質シリコン膜の所定の領域のみを選択的に照射する工程を含むことを特徴とする請求項４に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ基板とその製造方法に関し、特に、同一基板内に特性の異なる２種類の薄膜トランジスタを有する多結晶シリコン薄膜トランジスタ基板と、その製造方法に関する。
【０００２】
【従来の技術】
液晶表示装置は、軽量かつ薄型で消費電力も低いという特徴をもち、携帯端末やビデオカメラのファインダ、ノートパソコンなど幅広い分野に応用されている。近年、低コスト化を目的として、表示領域内の画素駆動用の薄膜トランジスタ（ＴＦＴ）の形成と同時に、表示領域外部に周辺回路用の薄膜トランジスタを形成することができる多結晶シリコン薄膜トランジスタ（ｐｏｌｙ−ＳｉＴＦＴ）基板が用いられ始めている。とりわけ、低コストのガラス基板を用いた低温多結晶シリコン薄膜トランジスタは大型化も容易であり、液晶表示装置だけでなく有機ＥＬ装置にも用いられている。
【０００３】
図１は、従来の多結晶シリコン薄膜トランジスタ基板を示す。この多結晶シリコン薄膜トランジスタ基板は、ガラス基板１８０上にマトリクス状に配置された画素領域１８３と、画素領域１８３の一部に形成される画素トランジスタ１８２と、周辺回路１８１を有する。画素トランジスタ１８２や周辺回路１８１の薄膜トランジスタを形成するために、ガラス基板１８０に多結晶シリコン膜を形成する必要がある。高価な石英基板を用いる場合は、高温処理で直接多結晶シリコンを堆積すればよいが、ガラス基板１８０を用いる場合は、低温処理が前提とされる。
【０００４】
低温多結晶シリコン薄膜トランジスタの多くは、まず非晶質シリコン（ａ−Ｓｉ）膜を形成し、非晶質シリコンをエキシマレーザで照射することによって多結晶化する手法で作製されている。この方法で結晶化される多結晶シリコン膜の平均粒径は、レーザパワーの増大につれて大きくなる。平均粒径が大きくなると多結晶シリコン薄膜トランジスタの移動度も増大するが、あるしきい値を超えると逆に微結晶化が始まり、多結晶シリコン薄膜トランジスタの移動度にバラツキが生じる。
【０００５】
また、同じレーザパワーを照射する場合、非晶質シリコンの膜厚が厚いほどレーザ照射後の平均粒径が小さくなる傾向がある。そこで、高速動作を要する周辺回路のトランジスタの活性層を、画素トランジスタの活性層よりも薄く形成して移動度を高めることが提案されている（たとえば、特許文献１参照）。現在実用化されているエキシマレーザでは、非晶質シリコン（ａ−Ｓｉ）の膜厚を６０ｎｍ以下に設定した場合に、ＴＦＴ移動度が１００ｃｍ２／Ｖｓ程度のｎチャネルＴＦＴを実現できる。
【０００６】
逆に、画素トランジスタを薄い半導体層で構成し、高速動作を必要とする周辺トランジスタを厚い半導体層で構成して、熱アニールにより結晶化して、多結晶シリコン薄膜トランジスタを作製する方法も提案されている（たとえば、特許文献２参照）。
【０００７】
一方、近年では、移動度をさらに高めたＴＦＴを実現するための結晶化方法として、ＣＷ（連続発振）レーザを用いたラテラル結晶化方法が注目されている。ラテラル結晶化によると、レーザの走査方向（ラテラル方向）に沿って結晶粒径が増大する。ラテラルに延びる結晶化方向に沿ってＴＦＴのソース／ドレイン領域を形成することにより、さらなる高移動度の達成が期待できる。
【０００８】
従来からＣＷレーザを用いた結晶化方法は検討されてきたが、それまでのＣＷレーザは出力レーザ光のばらつきが大きく、結晶化が一様にできなかった。しかし近年、レーザダイオード励起による固体レーザが発明され、出力パワーのバラツキが大幅に低減されたため、ＣＷレーザを用いた結晶化が実現できるようになった。
【０００９】
ＣＷレーザ照射法では、楕円形に成形されたレーザビームのスポット径を、短軸方向に数十μｍ、長軸方向に数百μｍ程度に絞り、数十〜数百ｃｍ／ｓの速度でスキャンすることで、従来のエキシマレーザでは得られなかった粒径の結晶を得ることができる。ＣＷレーザ方法では、非晶質シリコン（ａ−Ｓｉ）の膜厚が増加するに従ってレーザ光の吸収が大きくなるため、低パワーで大きな粒径に結晶化できる。例えば、非晶質シリコン（ａ−Ｓｉ）の膜厚が５０ｎｍ以上で、３００ｃｍ２／Ｖｓ以上のｎチャネルＴＦＴが実現できる。
【００１０】
【特許文献１】
特開平１１−２８４１８８号公報
【００１１】
【特許文献２】
特開平６−１２５０８４号公報
【００１２】
【発明が解決しようとする課題】
しかし、ＣＷレーザによるラテラル結晶化を利用した多結晶シリコン薄膜トランジスタ（Ｐｏｌｙ−ＳｉＴＦＴ）では、以下の３つの問題点がある。
（１）従来のエキシマレーザに比べて非晶質シリコン（ａ−Ｓｉ）膜を厚くする必要があるため、トランジスタのオフ時のリーク電流が増大してしまう。
（２）細長いスリット状態のビーム形状を有するエキシマレーザと異なり、楕円形に絞ったＣＷレーザビームでは、基板全面をラテラル結晶化するのに時間がかかり、生産性が悪化する。複数のビームを用いて照射することも考えられるが、ビームのエネルギーを均一にすることが難しく、逆に歩留まりが低下する。
（３）ＴＦＴの移動度が高いために、ソース／ドレイン間の耐圧が劣化してしまう。ゲート絶縁膜を薄くして動作電圧を低減することも考えられるが、ゲート電圧に対する耐圧が劣化してしまい問題である。
【００１３】
そこで、本発明は、ＣＷレーザ照射による多結晶化を利用しつつ生産性を高く維持し、かつ、オフリーク電流や耐圧劣化を低減することのできる薄膜トランジスタ基板の製造方法を提供することを目的とする。
【００１４】
また、活性層の膜厚が同一または異なる２種類の薄膜トランジスタを有し、それぞれの種類のトランジスタに対して異なる平均結晶粒径の活性層を備えることにより、目的に応じた動作が可能な薄膜トランジスタ基板を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、高速動作をそれほど必要としない領域の薄膜トランジスタ（ＴＦＴ）の活性層をエキシマレーザにより結晶化し、高速動作が必要な領域においてのみ、薄膜トランジスタの活性層をＣＷ（連続発振）レーザによりラテラル結晶化する。これにより、ＣＷレーザ照射時間を短縮して生産性を高く維持する。
【００１６】
また、オフリーク電流を低減するために、ＣＷレーザ照射を行わない非高速動作領域（たとえば画素領域）のＴＦＴ活性層に用いる活性層の膜厚を６０ｎｍ以下、好ましくは、４０ｎｍ〜６０ｎｍに設定する。
【００１７】
一方、高速動作を要するＴＦＴ活性層では、ＣＷレーザ照射により平均結晶粒径を１μｍ以上とするために、活性層の膜厚を５０ｎｍ以上、好ましくは７５ｎｍ〜１００ｎｍとする。
【００１８】
さらに、ソース／ドレイン間の耐性劣化を防止するために、高速動作領域のｎチャネルＴＦＴにはＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造を設けずに、駆動電圧を低く抑える。画素トランジスタ等の低速動作領域のｎチャネルＴＦＴにのみＬＤＤ構造を設けることにより、耐圧を改善する。
【００１９】
さらに、信頼性を高めるため、高速動作を必要とするＴＦＴ領域のゲート絶縁膜厚を薄くし、それ以外のＴＦＴ領域のゲート絶縁膜を厚くすることによって、耐圧をさらに改善する。
【００２０】
より具体的には、本発明の第１の側面では、薄膜トランジスタ基板は、透明絶縁基板と、透明絶縁基板上に形成される第１薄膜トランジスタと、透明絶縁基板上に形成され前記第１薄膜トランジスタと異なる特性の第２薄膜トランジスタとを備え、第１薄膜トランジスタの活性層の膜厚は５０ｎｍ以上、その平均結晶粒径は１μｍ以上であり、第２薄膜トランジスタの活性層の膜厚は６０ｎｍ以下、その平均粒径は１μｍ未満である。
【００２１】
この構成により、同一基板上に異なる特性の薄膜トランジスタを有し、それぞれの目的に応じた動作を、信頼性高く実現することができる。
【００２２】
本発明の第２の側面では、薄膜トランジスタ基板は、透明絶縁基板と、透明絶縁基板上に形成される第１薄膜トランジスタと、透明絶縁基板上に形成され前記第１薄膜トランジスタと異なる特性の第２薄膜トランジスタとを備え、第１薄膜トランジスタの活性層の平均結晶粒径は１μｍ以上、前記第２薄膜トランジスタの活性層の平均結晶粒径は１μｍ以下であり、前記第１薄膜トランジスタのゲート絶縁膜の膜厚は、第２薄膜トランジスタのゲート絶縁膜の膜厚よりも薄い。
【００２３】
この構成により、同一基板上に目的に応じて動作速度の異なるトランジスタを有するとともに、平均結晶粒径の小さいトランジスタで耐圧性を向上させた薄膜トランジスタ基板を実現することができる。
【００２４】
第１薄膜トランジスタの活性層は、連続発振レーザの照射によりラテラル結晶化された多結晶シリコンである。
【００２５】
一方、第２薄膜トランジスタの活性層は、エキシマレーザの照射により結晶化された多結晶シリコンである。
【００２６】
本発明の第３の側面では、同一基板上に異なる特性のトランジスタを有する薄膜トランジスタ基板の製造方法を提供する。この製造方法は、
（ａ）透明絶縁基板上の第１領域に、エキシマレーザ照射により結晶化された第１の膜厚の第１半導体膜を形成する工程と、
（ｂ）透明絶縁基板上の第２領域に、連続発振レーザの照射によりラテラル結晶化された第２半導体膜を、第１半導体膜以上の膜厚で形成する工程と、
（ｃ）第１半導体膜に第１の薄膜トランジスタを形成する工程と、
（ｄ）第２半導体膜に、第１の薄膜トランジスタよりも高速で動作する第２の薄膜トランジスタを形成する工程と
を含む。
【００２７】
第２半導体膜の形成工程は、連続発振レーザにより、非晶質シリコン膜の所定の領域のみを選択的に照射する工程を含む。
【００２８】
好ましくは、第１半導体膜上に第１ゲート絶縁膜を形成する工程と、第２半導体膜上に、第１ゲート絶縁膜よりも薄いゲート絶縁膜を形成する工程をさらに含む。
【００２９】
本発明のその他の特徴、効果は、以下で図面を参照して述べる詳細な説明によりいっそう明確になる。
【００３０】
【発明の実施の形態】
図２は、本発明が適用される薄膜トランジスタ基板の一例を示す。薄膜トランジスタ基板は、ガラス基板などの透明絶縁基板１と、透明絶縁基板１上にマトリクス状に形成される画素領域３と、画素領域３の一部に設けられる画素駆動用の薄膜トランジスタ（以下、「画素トランジスタ」と称する）２と、画素領域３の外部に形成され、高速動作が必要とされる第１回路４と、画素領域３の外部に形成され、高速動作が必要とされない（非高速動作の）第２回路５を備える。画素領域において、各トランジスタ２のソースは、コンタクト６を介して画素電極（透明電極）７に接続されている。
【００３１】
高速動作が必要とされる第１回路４は、たとえば入力データを処理するための回路である。一方、画素トランジスタ２においては、液晶の配向を変えるために一定時間電圧を印加する必要があり、高速動作よりは、むしろ耐圧性が必要とされる。
【００３２】
図３は、本発明が適用される薄膜トランジスタ基板の断面構成を示す。ガラス基板１０上に、下地シリコン窒化（ＳｉＮ）１１と下地シリコン酸化（ＳｉＯ２  ）膜１２を介して、高速動作トランジスタと、画素トランジスタが形成される。なお、図３では説明の便宜上、高速動作トランジスタと画素トランジスタを隣接して図示しているが、この構成に限定されるものではない。
【００３３】
高速動作ＴＦＴの活性層１７ｂは、ＣＷレーザ照射によりラテラル結晶化されたシリコン層であり、その膜厚は、５０ｎｍ以上、平均結晶粒径は１μｍ以上である。一方、画素トランジスタの活性層１７ａは、エキシマレーザの照射により結晶化されたシリコン層であり、その膜厚は６０ｎｍ以下、平均粒径は１μｍ未満である。
【００３４】
図３の例では、画素トランジスタをｎチャネル非高速動作トランジスタとし、活性層１７ａにＬＤＤ構造を適用している。したがって、画素トランジスタの活性層１７ａは、ソース／ドレイン１５と、ＬＤＤ１８と、チャネル領域１６を含む。一方、ｎチャネル高速動作トランジスタの活性層１７ｂは、ＬＤＤ構造を有さずに、ソース／ドレイン１５とチャネル領域１６を含む。活性層１７ａ、１７ｂ上にゲート絶縁膜４１を介してそれぞれのゲート電極２２が位置する。各トランジスタのソース／ドレイン１５から、ソース／ドレイン電極１９が引き出される。画素トランジスタにおいては、ソース／ドレイン電極１９に画素電極（透明電極）２５が接続される。
【００３５】
このように、薄膜トランジスタ基板の一部を占める高速動作の薄膜トランジスタ（ＴＦＴ）領域については、選択的なＣＷレーザ照射によってラテラル結晶化した活性層を設け、照射時間を効率的に低減する。ラテラル結晶化によって結晶化の方向に沿ったキャリアの移動度を高め、動作速度を高速化できる。また、高速動作ＴＦＴ領域での活性層（半導体）の膜厚を厚く、画素領域等の非高速動作領域の活性層（半導体）膜厚を薄くすることで、画素領域でのオフリーク電流を低減できる。さらに、非高速動作領域のｎチャネルＴＦＴのみＬＤＤ構造を有する構成とするので、耐圧を改善できる。
【００３６】
以下、図面を参照して、本発明の薄膜トランジスタ基板の具体的な製造工程を説明する。
＜第１実施形態＞
図４〜図８は、本発明の第１実施形態に係る薄膜トランジスタ基板の製造工程を示す図である。この例では、ガラス基板上にＣＭＯＳ回路を形成する。説明の便宜上、図面の左から順にｎチャネルエキシマ結晶化領域、ｎチャネル高速動作領域、ｐチャネルエキシマ結晶化領域、ｐチャネル高速動作領域を形成するものとするが、実際の薄膜トランジスタ基板はこの配置例に限定されない。また、本実施形態では、ｎチャネルエキシマ結晶化領域に形成される薄膜トランジスタ（ＴＦＴ）を、画素トランジスタとする。
【００３７】
第１実施形態では、ガラス基板上に第１の薄い半導体（ａ−Ｓｉ）膜を形成し、エキシマレーザにより基板全面を多結晶化した後、非高速動作ＴＦＴ領域のみを残すように第１半導体（Ｐｏｌｙ−Ｓｉ）膜をパターニングする。その上に、第２の厚い半導体（ａ−Ｓｉ）膜を形成し、高速動作を必要とするＴＦＴ領域のみにＣＷレーザを照射してラテラル結晶化する。
【００３８】
まず、図４（ａ）において、ガラス基板１０上に、ＣＶＤ装置を用い、下地ＳｉＮ膜１１、下地ＳｉＯ２  膜１２、第１半導体（ａ−Ｓｉ）膜１３をそれぞれ５０ｎｍ、２００ｎｍ、４０ｎｍで成膜し、エキシマレーザを照射して非晶質シリコン（ａ−Ｓｉ）の第１半導体膜１３を結晶化する。
【００３９】
次に、図４（ｂ）において、たとえばＣＶＤ法により、保護ＳｉＯ２  膜１４を膜厚２０ｎｍに成膜する。
【００４０】
次に、図４（ｃ）において、高速動作を必要としないＴＦＴ領域のみを残すようにレジストをパターニングしてマスクＭ１とし、保護ＳｉＯ２  膜１４と結晶化された第１半導体（Ｐｏｌｙ−Ｓｉ）膜１３’をエッチングする。エッチングは、たとえばＲＩＥ装置を用い、フッ素系ガスを供給して行う。
【００４１】
次に、図４（ｄ）において、レジストマスクＭ１を除去し、第２半導体（ａ−Ｓｉ）膜２１を、ＣＶＤ法により全面に形成する。第２半導体膜２１の膜厚は７５ｎｍとする。
【００４２】
次に、図４（ｅ）において、第２半導体膜２１上に、高速動作を必要とするＴＦＴ領域のみを残すようにレジストマスクＭ２を形成し、これをマスクとして、第２半導体膜２１と、非高速動作ＴＦＴ領域の第１半導体層１３’上の保護ＳｉＯ２  膜１４とをエッチング除去する。例えば、第２半導体（ａ−Ｓｉ）膜２１をＲＩＥ法によりフッ素系ガスでエッチングした後、希フッ酸でＳｉＯ２  膜１４をエッチングする。
【００４３】
次に、図５（ｆ）において、高速動作ＴＦＴ領域にのみＣＷレーザを選択的に照射して、第２半導体（ａ−Ｓｉ）膜２１をラテラル結晶化させ、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）膜２１’にする。
【００４４】
次に、図５（ｇ）において、レジストマスクＭ３を用いて多結晶シリコン膜１３’、２１’をエッチングし、素子分離を行う。これにより、非高速動作ＴＦＴ領域の薄い半導体膜１７ａと、高速動作ＴＦＴ領域の厚い半導体膜１７ｂとが形成される。
【００４５】
次に、図５（ｈ）において、全面にゲート絶縁膜４１と、第１導電性膜４２を形成する。たとえば、ＣＶＤ法によりＳｉＯ２  膜を５０ｎｍ成膜し、スパッタリングによりＡｌ−Ｎｄ膜を３００ｎｍの膜厚に成膜する。第１導電性膜４２は、ゲート電極を形成するための膜である。
【００４６】
次に、図５（ｉ）において、レジストをゲート電極形状にパターニングしてマスクＭ４とし、第１導電性膜４２をウェットエッチングする。これにより、シリコン酸化膜４１上にゲート電極２２が形成される。
【００４７】
次に、図６（ｊ）において、ｎチャネルの非高速動作ＴＦＴ領域（エキシマ結晶化領域）のゲート周辺と、ｐチャネル領域をレジストマスクＭ５で覆い、露出されている半導体膜中にＰ（リン）イオンを高濃度で注入する。注入条件は、例えばイオンドーピング装置を用い、エネルギー４０ＫｅＶ、ドーズ量１×１０１５とする。ｎチャネルの非高速動作ＴＦＴ領域（エキシマ結晶化領域）のゲート周辺部は、次工程でＬＤＤとされる領域である。
【００４８】
次に、図６（ｋ）において、レジストマスクＭ５を剥離し、ゲート電極２２をマスクとして、基板全面にＰ（リン）イオンを低濃度で注入する。注入条件は、例えば、イオンドーピング装置を用いエネルギー４０ＫｅＶ、ドーズ量２×１０１５とする。この低濃度Ｐイオン注入で、ｎチャネル画素トランジスタの活性層にＬＤＤ１８が形成される。
【００４９】
次に、図６（ｌ）において、ｎチャネル領域をレジストマスクＭ６で覆い、ｐチャネル領域の半導体膜中にＢ（ボロン）イオンを高濃度で注入する。注入条件は、例えばイオンドーピング装置を用い、エネルギー４０ＫｅＶ、ドーズ量１×１０１５で行う。
【００５０】
次に、図６（ｍ）において、レジストＭ６を剥離してから、エキシマレーザを基板全面に照射してレーザ活性化を行う。この結果、各ＴＦＴ領域の活性層にソース／ドレイン１５が形成される。
【００５１】
次に、図７（ｎ）において、水素を含む層間絶縁膜７１を形成し、熱処理により水素化処理を行う。例えば、ＣＶＤ法によりＳｉＮ膜を３７０ｎｍ成膜し、３５０℃で２時間、大気圧の窒素雰囲気でアニールする。なお、水素化処理方法としては、他に水素雰囲気アニールや、水素プラズマ処理等があり、それらを別途行えば、層間絶縁膜として水素を含む膜である必要はない。
【００５２】
次に、図７（ｏ）において、レジストマスクＭ７を形成して、層間絶縁膜７１をＲＩＥ法によりエッチングして、コンタクトホール３７を形成する。
【００５３】
次に、図７（ｐ）において、レジストマスクＭ７を剥離し、第２導電性膜８１を成膜する。第２導電性膜８１は、例えばスパッタリングによりＴｉ／Ａｌ／Ｔｉ膜をそれぞれ５０ｎｍ、２００ｎｍ、１００ｎｍの膜厚に順次成膜したものとする。
【００５４】
次に、図７（ｑ）において、レジストマスクＭ７を用いて第２導電性膜８１をエッチングし、ソース／ドレイン電極１９を形成する。エッチングは、ＲＩＥ法により塩素系のガスを用いて行う。
【００５５】
次に、図８（ｒ）において、第２層間絶縁膜９１を形成する。第２絶縁膜９１としては、透明かつ感光性を有した有機樹脂膜を用いる。
【００５６】
次に、図８（ｓ）において、画素トランジスタ（図８の例では、ｎチャネルの非高速動作ＴＦＴ）のソース電極１９Ｓにのみ、開口９２を形成する。
【００５７】
最後に、図８（ｔ）において、第３導電性膜（不図示）をエッチングして画素電極２５を形成し、薄膜トランジスタ基板が完成する。
【００５８】
この方法では、従来と比較して、ＣＷレーザ照射に適した膜厚の第２半導体（ａ−Ｓｉ）膜２１の成膜工程と、第２半導体膜２１を所定の形状にするフォト工程およびエッチング工程を、それぞれ一回ずつ挿入するだけで、高速動作が可能な回路素子を有する薄膜トランジスタ基板を、高い生産性で製造することができる。なお、図４（ｅ）に示す第２半導体（ａ−Ｓｉ）膜２１をドライエッチングする際に、すでに結晶化された第１半導体（Ｐｏｌｙ−Ｓｉ）膜１３’にダメージが入らないように、保護ＳｉＯ２  膜１４の膜厚や、エッチング条件を最適化するのが望ましい。
【００５９】
図９は、第１実施形態の製造方法の変形例を示す。図９（ａ）〜図９（ｄ）までは、図４（ａ）〜図４（ｄ）と同様である。すなわち、ガラス基板１０上に、ＣＶＤ法により下地ＳｉＮ膜１１、下地ＳｉＯ２  膜１２、第１半導体（ａ−Ｓｉ）膜１３を、それぞれ５０ｎｍ、２００ｎｍ、４０ｎｍの膜厚に成膜し、エキシマレーザを用いて、第１半導体膜１３を結晶化する（図９（ａ））。次に、保護ＳｉＯ２  膜１４を成膜し（図９（ｂ））、高速動作を必要としないエキシマ結晶化領域のみを残すようにレジストマスクＭ１を形成し、保護ＳｉＯ２  膜１４と第１半導体膜１３をエッチングする（図９（ｃ）。レジストマスクＭ１を剥離し、第２半導体（ａ−Ｓｉ）膜２１を７５ｎｍに成膜する（図９（ｄ））。
【００６０】
次に、図９（ｅ）において、第２半導体（ａ−Ｓｉ）のベタ膜２１上の高速動作ＴＦＴ領域だけをＣＷレーザで選択的に照射して、ラテラル結晶化させる。このとき、下地の第１半導体膜（Ｐｏｌｙ−Ｓｉ）１３’を、位置合わせマークとすることができる。
【００６１】
次に、図９（ｆ）において、レジストマスクＭ２を用いて、高速動作ＴＦＴ領域以外の第２半導体膜２１と、第１半導体膜１３’上の保護ＳｉＯ２  膜１４をエッチング除去して、素子分離を行う。その後は、図４（ｉ）以降の工程と同様なので、図示と説明を省略する。
【００６２】
この変形例の方法では、第２半導体（ａ−Ｓｉ）膜２１をパターンニングせずに、非晶質シリコン（ａ−Ｓｉ）ベタ膜の一部領域にＣＷレーザを照射して、ラテラル結晶化する。したがって、図４〜図８に示した製造方法よりも、フォト工程およびエッチング工程を１回ずつ削減している。なお、ｓ−Ｓｉベタ膜に対してＣＷレーザ照射する場合は、ラテラル結晶化のマージンを考慮して、ビームを最適化するのが望ましい。
＜第２実施形態＞
図１０および図１１は、本発明の第２実施形態に係る薄膜トランジスタ基板の製造工程を示す図である。第２実施形態では、まず第１の厚い半導体（ａ−Ｓｉ）膜を高速動作ＴＦＴ領域の形状にパターニングし、その上に第２の薄い半導体（ａ−Ｓｉ）膜を全面に形成する。エキシマレーザ照射により第２の薄い半導体膜を結晶化した後で、非高速動作ＴＦＴ領域（エキシマ結晶化領域）以外の第２半導体膜を除去し、露出した第１の厚い半導体（ａ−Ｓｉ）膜の所定の領域にのみＣＷレーザ照射してラテラル結晶化を行う。以下、図面を参照して、具体的に説明する。
【００６３】
まず、図１０（ａ）において、ガラス基板１０上に、ＣＶＤ装置を用い、下地ＳｉＮ膜１１、下地ＳｉＯ２  膜１２、第１半導体（ａ−Ｓｉ）膜１３を、それぞれ５０ｎｍ、２００ｎｍ、７５ｎｍに成膜する。
【００６４】
次に、図１０（ｂ）において、高速動作を必要とするＴＦＴ領域のみを残すようにレジストをパターニングし、これをマスクＭ１として第１半導体膜１３をエッチングする。エッチングは、例えばＲＩＥ装置を用い、フッ素系ガスを供給して行う。
【００６５】
次に、図１０（ｃ）において、全面に保護ＳｉＯ２  膜２０と、第２半導体（ａ−Ｓｉ）膜２１を順次形成する。たとえば、ＣＶＤ法により、ＳｉＯ２  膜２０を２０ｎｍの膜厚に、第２半導体（ａ−Ｓｉ）膜２１を４０ｎｍの膜厚に成膜する。
【００６６】
次に、図１０（ｄ）において、エキシマレーザを照射して、薄い第２半導体膜２１を結晶化する。
【００６７】
次に、図１１（ｅ）において、高速動作を必要としないＴＦＴ領域を残すようにレジストマスクをパターニングし、これをマスクＭ２として、第２半導体（Ｐｏｌｙ−Ｓｉ）膜２１’および保護ＳｉＯ２  膜２０をエッチング除去する。第２半導体膜２１のエッチングは、例えば、ＲＩＥ法によりフッ素系ガスで行う。保護ＳｉＯ２  膜２０は、希フッ酸でエッチングする。これにより、先にパターニングした厚い第１半導体膜１３が露出する。
【００６８】
次に、図１１（ｆ）において、レジストマスクＭ２を除去し、高速動作が必要なＴＦＴ領域にのみＣＷレーザを照射して、第１半導体膜１３のパターンをラテラル結晶化させる。
【００６９】
次に、図１１（ｇ）において、素子分離を行うために半導体膜１３’をエッチングする。この時点で、非高速動作ＴＦＴ領域に薄い半導体膜１７ａが残り、高速動作ＴＦＴ領域に厚い半導体膜１７ｂが形成される。
【００７０】
以後は、図５（ｈ）以降に示す第１実施形態の製造方法と同様にして、薄膜トランジスタ基板が作製される。
【００７１】
図１０、１１に示す第２実施形態の方法もまた、従来方法に比較して、１回の非晶質シリコン（ａ−Ｓｉ）成膜工程と、フォト工程、エッチング工程を増やすだけで、高速動作が可能な回路素子を有する薄膜トランジスタ基板を、高い生産性で製造することができる。また、第２実施形態の方法では、低速動作ＴＦＴのチャネル領域へのダメージを懸念する必要がない。
【００７２】
図１２および図１３は、第２実施形態の変形例に係る製造工程図である。
【００７３】
まず図１２（ａ）において、ガラス基板１０上に、ＣＶＤ法により、下地ＳｉＮ膜１１、下地ＳｉＯ２  膜１２、第１半導体（ａ−Ｓｉ）膜１３、保護ＳｉＯ２  膜１４をそれぞれ５０ｎｍ、２００ｎｍ、７５ｎｍ、２０ｎｍに成膜する。
【００７４】
次に、図１２（ｂ）において、高速動作を必要とするＴＦＴ領域のみを残すようにレジストをパターニングし、これをマスクＭ１として、保護ＳｉＯ２  膜１４と第１半導体膜１３をエッチングする。エッチングは、例えばＲＩＥ装置を用いフッ素系ガスを供給して行う。
【００７５】
次に、図１２（ｃ）において、ＣＶＤ法などにより、第２の薄い半導体（ａ−Ｓｉ）膜２１を膜厚４０ｎｍで、全面に形成する。
【００７６】
次に、図１２（ｄ）において、エキシマレーザを照射して、薄い第２半導体膜２１を結晶化する。
【００７７】
次に、図１３（ｅ）において、高速動作を必要としないＴＦＴ領域を残すようにレジストマスクをパターニングし、レジストをマスクＭ２として薄い第２半導体膜２１と、保護ＳｉＯ２  膜２０をエッチング除去する。具体的には、第２半導体膜２１を、例えば、ＲＩＥＥ装置を用いフッ素系ガスでエッチングし、その後、保護ＳｉＯ２  膜２０を希フッ酸でエッチングする。これにより、厚い第１半導体膜１３のパターンが露出する。
【００７８】
次に、図１３（ｆ）において、レジストマスクＭ２を除去し、第１半導体膜１３のパターンにのみＣＷレーザを選択的に照射して、ラテラル結晶化させる。
【００７９】
次に、図１３（ｇ）において、レジストマスクＭ３を用いて結晶化された半導体（Ｐｏｌｙ−Ｓｉ）膜１３’、２１’をエッチングして素子分離を行う。これにより、非高速動作ＴＦＴ領域に薄い活性層１７ａが、高速動作ＴＦＴ領域に厚い活性層１７ｂが形成される。
【００８０】
以後の工程は、第１実施形態と同様であるため、図示および説明を省略する。
【００８１】
この変形例の方法も、従来よりも１回のａ−Ｓｉ膜成膜工程、フォト工程、エッチング工程を増加させるだけで、高速動作が可能な回路素子を有する薄膜トランジスタ基板を、高い生産性で製造できる。
＜第３実施形態＞
図１４は、本発明の第３実施形態に係る薄膜トランジスタ基板の製造工程図である。第３実施形態では、まず厚い半導体膜を形成し、高速動作ＴＦＴ領域にのみＣＷレーザを照射してラテラル結晶化する。次に薄い半導体膜を形成し、エキシマレーザ照射により結晶化して、非高速動作ＴＦＴ領域の形状にパターニングする。
【００８２】
図１４（ａ）において、ＣＶＤ法により、ガラス基板１０上に下地ＳｉＮ膜１１、下地ＳｉＯ２  膜１２、厚い第１の半導体（ａ−Ｓｉ）膜１３をそれぞれ５０ｎｍ、２００ｎｍ、７５ｎｍで成膜する。
【００８３】
次に、図１４（ｂ）において、高速動作が必要なＴＦＴ領域のみをＣＷレーザで照射し、この領域の非晶質シリコン（ａ−Ｓｉ）膜１３をラテラル結晶化させる。
【００８４】
次に、図１４（ｃ）において、ＣＷレーザ照射を行った高速動作ＴＦＴ領域を残すようにレジストをパターニングし、これをマスクＭ１として第１の半導体膜１３をエッチングする。エッチングは、例えば、ＲＩＥ装置を用いフッ素系ガスで行う。これにより、ラテラル結晶化され、所定形状にパターニングされた第１半導体（Ｐｏｌｙ−Ｓｉ）膜１３’が残る。
【００８５】
次に、図１４（ｄ）において、保護ＳｉＯ２  膜２０と、薄い第２半導体膜２１を全面に形成する。例えば、ＣＶＤ法により、保護ＳｉＯ２  膜２０と第２半導体膜２１を、それぞれ２０ｎｍ、４０ｎｍに成膜する。
【００８６】
次に、図１４（ｅ）において、エキシマレーザを照射し、第２半導体膜を結晶化する。
【００８７】
次に、図１４（ｆ）において、高速動作を必要としないＴＦＴ領域を残すようにレジストマスクをパターニングし、これをマスクＭ２として、結晶化された第２半導体膜２１’と保護ＳｉＯ２  膜２０をエッチング除去して素子分離を行う。第２半導体膜２１’は、例えば、ＲＩＥ装置を用いフッ素系ガスでエッチングし、その後、保護ＳｉＯ２  膜２０を希フッ酸でエッチングする。これにより、非高速動作ＴＦＴ領域に薄い半導体膜１７ａが残り、高速動作ＴＦＴ領域に厚い半導体膜１７ｂが残る。
【００８８】
以後の工程については、第１実施形態における図５（ｈ）以降の製造方法と同様にして、薄膜トランジスタ基板を形成すればよい。
【００８９】
第３実施形態の方法もまた、従来の技術と比較して、ａ−Ｓｉ膜成膜工程、フォト工程、エッチング工程を１回ずつ増やすだけで、高速動作が可能な回路素子を有する薄膜トランジスタ基板を、高い生産性で製造することができる。
【００９０】
また、第３実施形態の方法は、ａ−Ｓｉベタ膜に対しＣＷレーザを照射するので、第２実施形態の製造方法と比較して、パターニングのためのフォト工程とエッチング工程を、１回ずつ削減している。ａ−Ｓｉベタ膜に対するＣＷレーザ照射の際には、ラテラル結晶化のマージンを考慮して、ビームを最適化するのが望ましい。
【００９１】
図１５および図１６は、第３実施形態の変形例の製造工程図である。
【００９２】
まず、図１５（ａ）において、ＣＶＤ法により、ガラス基板１０上に下地ＳｉＮ膜１１、下地ＳｉＯ２  膜１２、厚い第１の半導体（ａ−Ｓｉ）膜１３をそれぞれ５０ｎｍ、２００ｎｍ、７５ｎｍで成膜する。
【００９３】
次に、図１５（ｂ）において、高速動作が必要なＴＦＴ領域のみをＣＷレーザで照射し、この領域の非晶質シリコン（ａ−Ｓｉ）膜１３をラテラル結晶化させる。
【００９４】
次に、図１５（ｃ）において、ＣＶＤ法により、膜厚２０ｎｍの保護ＳｉＯ２  膜１４を全面に形成する。
【００９５】
次に、図１５（ｄ）において、高速動作を必要とするＴＦＴ領域を残すようにレジストをパターニングし、これをマスクＭ１として保護ＳｉＯ２  膜１４と、第１半導体膜１３をエッチングする。例えば、ＲＩＥ装置を用いフッ素系ガスでＳｉＯ２  膜１４および第１半導体膜１３をエッチングする。
【００９６】
次に、図１６（ｅ）において、ＣＶＤ法により、薄い第２の半導体（ａ−Ｓｉ）膜２１を膜厚４０ｎｍに成膜する。
【００９７】
次に、図１６（ｆ）において、エキシマレーザ照射により、第２半導体膜を結晶化する。
【００９８】
次に、図１６（ｇ）において、高速動作を必要としないＴＦＴ領域を残すようにレジストマスクをパターニングし、これをマスクＭ２として、結晶化された第２半導体膜２１’と保護ＳｉＯ２  膜１４をエッチング除去する。例えば、ＲＩＥ装置を用い、フッ素系ガスで第２半導体（Ｐｏｌｙ−Ｓｉ）膜２１’をエッチングした後、高速動作ＴＦＴ領域の第１半導体膜上に残るＳｉＯ２  膜１４を希フッ酸でエッチングする。これにより、非高速動作ＴＦＴ領域に薄い半導体膜１７ａが残り、高速動作ＴＦＴ領域に厚い半導体膜１７ｂが残る。
【００９９】
以後は、第１実施形態の工程と同様にして、薄膜トランジスタ基板が形成される。この変形例の方法もまた、従来の方法と比較して、ａ−Ｓｉ膜成膜工程、フォト工程、エッチング工程を１回ずつ増やすだけで、高速動作が可能な回路素子を有する薄膜トランジスタ基板を、高い生産性で製造できる。また、厚い半導体（ａ−Ｓｉ）膜をパターニングせずに、ａ−Ｓｉベタ膜に対しＣＷレーザを照射するので、第２実施形態の製造方法に比べて、フォト工程、エッチング工程を１回ずつ削減できる。ａ−Ｓｉベタ膜に対する選択的なＣＷレーザ照射の際には、ラテラル結晶化のマージンを考慮して、ビームを最適化するのが望ましい。
＜第４実施形態＞
図１７は、第４実施形態に係る薄膜トランジスタ基板の製造工程を示す図である。第４実施形態では、高速動作を必要とするＴＦＴ領域にのみ、所定の膜厚の半導体膜を形成する。引き続き、全面に薄い半導体膜を形成し、全面をエキシマレーザで照射する。次いで、高速動作を必要とするＴＦＴ領域にのみ、ＣＷレーザ照射してラテラル結晶化する。その後、各ＴＦＴ領域の形状にパターニングする。以下、図面を参照して具体的な工程を説明する。
【０１００】
まず、図１７（ａ）において、ガラス基板１０上に、ＣＶＤ法により、下地ＳｉＮ膜１１、下地ＳｉＯ２  膜１２、第１半導体（ａ−Ｓｉ）膜１３を、それぞれ膜厚５０ｎｍ、２００ｎｍ、３５ｎｍに成膜する。
【０１０１】
次に、図１７（ｂ）において、高速動作が必要なＴＦＴ領域のみを残すようにレジストをパターニングし、これをマスクＭ１として第１半導体（ａ−Ｓｉ）膜１３を高速動作ＴＦＴ領域の形状にエッチングする。エッチングは、例えばＲＩＥ装置でフッ素系ガスを用いて行う。
【０１０２】
次に、図１７（ｃ）において、ＣＶＤ法により、膜厚４０ｎｍの第２半導体膜２１を全面に成膜し、エキシマレーザで照射する。
【０１０３】
次に、図１７（ｄ）において、高速動作が必要なＴＦＴ領域にのみ、ＣＷレーザで選択的に照射し、高速動作ＴＦＴ領域の非晶質シリコン（ａ−Ｓｉ）膜をラテラル結晶化させる。
【０１０４】
次に、図１７（ｅ）において、ＴＦＴ領域のみ残すようにレジストをパターニングし、これをマスクＭ２として半導体膜をエッチングして素子分離を行う。エッチングは、例えばＲＩＥ装置を用いフッ素系ガスを供給して行う。
【０１０５】
以後の工程については第１実施形態の製造工程と同様であり、図示および説明を省略する。
【０１０６】
第４実施形態の方法は、従来よりも１回のａ−Ｓｉ膜成膜工程を増やすだけで、高速動作が可能な回路素子を有する薄膜トランジスタ基板を、高い生産性で製造することができる。
＜第５実施形態＞
図１８〜図２２は、本発明の第５実施形態に係る薄膜トランジスタ基板の製造工程を示す図である。第５実施形態では、薄い第１半導体膜を形成して全面エキシマ結晶化した後、シリコン酸化膜を介して厚い第２半導体膜を形成し、高速動作ＴＦＴ領域のみで第２半導体膜を選択的にＣＷレーザ照射してラテラル結晶化する。以下、図面を参照して具体的な工程を説明する。
【０１０７】
まず、図１８（ａ）において、ＣＶＤ法により、ガラス基板１０上に、下地ＳｉＮ膜１１、下地ＳｉＯ２  膜１２、第１の薄い半導体（ａ−Ｓｉ）膜１３をそれぞれ膜厚５０ｎｍ、２００ｎｍ、４０ｎｍで成膜し、エキシマレーザを用いて第１半導体膜１３を結晶化する。
【０１０８】
次に、図１８（ｂ）において、ＣＶＤ法により、第２の下地ＳｉＯ２  膜２３と、第２の厚い半導体（ａ−Ｓｉ）膜２１を、それぞれ膜厚１００ｎｍと７５ｎｍで成膜する。
【０１０９】
次に、図１８（ｃ）において、高速動作を必要とするＴＦＴ領域のみを残すようにレジストをパターニングし、これをマスクＭ１として、第２半導体膜２１と第２下地ＳｉＯ２  膜２３をエッチング除去する。エッチングは、例えばＲＩＥ装置を用いフッ素系ガスを供給して行う。
【０１１０】
次に、図１８（ｄ）において、高速動作ＴＦＴ領域に残る第２半導体膜２１にのみＣＷレーザを選択的に照射して、非晶質シリコン（ａ−Ｓｉ）をラテラル結晶化させる。
【０１１１】
次に、図１９（ｅ）において、レジストマスクＭ２を用いて、結晶化された半導体（Ｐｏｌｙ−Ｓｉ）膜１３’および２１’をエッチングし、素子分離を行う。これにより、非高速動作ＴＦＴ領域において、第１下地ＳｉＯ２  膜１２上に薄い半導体膜１７ａが残り、高速動作ＴＦＴ領域において、第２下地ＳｉＯ２  膜２３上に厚い半導体膜１７ｂが残る。
【０１１２】
次に、図１９（ｆ）において、ゲート絶縁膜４１と、第１導電性膜４２を順次形成する。ゲート絶縁膜４１としては、例えばＣＶＤ法によりＳｉＯ２  膜を５０ｎｍに成膜し、その後、第１導電性膜４２として、スパッタ装置でＡｌ−Ｎｄ膜を３００ｎｍに成膜する。
【０１１３】
次に、図１９（ｇ）において、レジストをゲート電極形状にパターニングし、これをマスクＭ３として第１導電性膜４２をウェットエッチングする。
【０１１４】
次に、図１９（ｈ）において、ゲート酸化膜４１を介して形成されたゲート電極２２をマスクとして、半導体層にＰ（リン）イオンを低濃度で注入する。注入条件は、例えばイオンドーピング装置を用い、エネルギー４０ＫｅＶ、ドーズ量２×１０１３とする。
【０１１５】
次に、図２０（ｉ）において、ｎチャネルの非高速動作ＴＦＴのＬＤＤ領域とｐチャネルＴＦＴ領域をレジストマスクＭ４で覆い、露出した半導体膜中にＰ（リン）イオンを高濃度で注入する。注入条件は、例えば、イオンドーピング装置を用いエネルギー４０Ｋｅｖ、ドーズ量１×１０１５とする。
【０１１６】
次に、図２０（ｊ）において、ｎチャネル領域をレジストマスクＭ５で覆い、ｐチャネル領域の半導体膜中にＢ（ボロン）イオンを高濃度で注入する。注入条件は、例えば、イオンドーピング装置を用い、エネルギー４０ＫｅＶ、ドーズ量１×１０１５とする。
【０１１７】
次に、図２０（ｋ）において、レジストマスクＭ５を剥離してから、エキシマレーザを基板全面に照射してレーザ活性化を行う。これにより、ｎチャネル非高速動作ＴＦＴ領域のソース／ドレイン１５およびＬＤＤ１８ができる。一方、ｎチャネルの高速動作ＴＦＴ領域とｐチャネル領域では、ＬＤＤ構造を有さず、ソース／ドレイン１５が形成される。
【０１１８】
次に、図２１（ｌ）において、水素を含む層間絶縁膜７１を成膜し、熱処理により水素化処理を行う。たとえば、ＣＶＤ法により、シリコン窒化（ＳｉＮ）膜を３７０ｎｍに成膜した後、大気圧の窒素雰囲気中で３５０℃で２時間アニールする。なお、水素化処理方法としては、他に水素雰囲気アニールや、水素プラズマ処理等があり、それらを別に行えば層間絶縁膜として水素を含む膜である必要はない。
【０１１９】
次に、図２１（ｍ）において、レジストをマスクＭ６として、ＲＩＥ法により層間絶縁（ＳｉＮ）膜７１とゲート絶縁膜（ＳｉＯ２  ）４１をエッチングし、ソース／ドレイン１５に到達するコンタクトホール３７を形成する。
【０１２０】
次に、図２１（ｎ）において、第２導電性膜８１を成膜する。例えば、スパッタ装置を用いＴｉ／Ａｌ／Ｔｉ膜を、それぞれ５０ｎｍ、２００ｎｍ、１００ｎｍの膜厚で成膜する。
【０１２１】
次に、図２１（０）において、レジストをマスクＭ７として第２導電性膜８１をエッチングし、ソース／ドレイン電極１９を形成する。第２導電性膜８１のエッチングは、例えば、ＲＩＥ装置で塩素系のガスを用いて行う。
【０１２２】
次に、図２２（ｐ）において、第２層間絶縁膜９１を形成する。第２層間絶縁膜９１は、例えば透明かつ感光性を有する有機樹脂膜である。
【０１２３】
次に、図２２（ｑ）において、画素トランジスタ（図２２の例ではｎチャネルの非高速動作ＴＦＴ）のソース電極１９Ｓにのみ開口９２を形成する。
【０１２４】
最後に、図２２（ｒ）において、第２層間絶縁膜９１上と、開口９２内部に第３導電性膜１０１を成膜してから、所定の形状にパターニングして、画素トランジスタのソース電極１９Ｓに接続される画素電極２５を形成して、薄膜トランジスタ基板が完成する。
【０１２５】
第５実施形態の方法では、従来よりも１回のａ−Ｓｉ膜成膜工程を増やすだけで、高速動作が可能な回路素子を有する薄膜トランジスタ基板を、高い生産性で製造できる。なお、第５実施形態では、高速動作が必要なＴＦＴの下方にエキシマ結晶化された多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜１３’が薄く残存するが、画素領域ではないので、透過率の低下等の問題は生じない。また、図１８（ｃ）の工程で、第２半導体膜２１をエッチングする際に、エッチング条件と第２ＳｉＯ２  膜２３の膜厚を最適化して、下方の第１半導体（ｐｏｌｙ−Ｓｉ）膜１３’へのダメージを防止するのが望ましい。
【０１２６】
図２３は、第５実施形態の変形例に係る製造工程を示す図である。
【０１２７】
まず、図２３（ａ）において、ＣＶＤ法により、ガラス基板１０上に、下地ＳｉＮ膜１１、下地ＳｉＯ２  膜１２、第１の薄い半導体（ａ−Ｓｉ）膜１３をそれぞれ膜厚５０ｎｍ、２００ｎｍ、４０ｎｍで成膜し、エキシマレーザを用いて第１半導体膜１３を結晶化する。
【０１２８】
次に、図２３（ｂ）において、ＣＶＤ法により、第２下地ＳｉＯ２  膜２３と、第２の厚い半導体（ａ−Ｓｉ）膜２１を、それぞれ膜厚１００ｎｍと７５ｎｍで成膜し、高速動作が必要なＴＦＴ領域にのみ、ＣＷレーザを選択的に照射してラテラル結晶化させる。
【０１２９】
次に、図２３（ｃ）において、レジストマスクＭ１を用いて、第２半導体膜２１と第２下地ＳｉＯ２  膜をエッチングする。エッチングは、例えば、ＲＩＥ装置を用いフッ素系ガスで行う。これにより、薄い第１半導体（Ｐｏｌｙ−Ｓｉ）膜１３’が露出する。
【０１３０】
次に、レジストマスクＭ２を用いて、結晶化された半導体（Ｐｏｌｙ−Ｓｉ）膜１３’と２１’をエッチングし素子分離を行う。これにより、非高速動作ＴＦＴ領域で第１下地ＳｉＯ２  膜１２上に薄い半導体膜１７ａが残り、高速動作ＴＦＴ領域で第２下地ＳｉＯ２  膜２３上に厚い半導体膜１７ｂが残る。
【０１３１】
以後は、図１９（ｆ）以降に示した工程と同様である。この変形例では、従来の方法と比較して、１回のａ−Ｓｉ膜成膜工程を増やすだけで、高速動作が可能な回路素子を有する薄膜トランジスタ基板を、高い生産性で製造できる。
【０１３２】
さらに、図１８に示した工程と比較して、第２半導体膜であるａ−Ｓｉベタ膜に対しＣＷレーザを照射するので、フォト工程、エッチング工程を１回ずつ削減できる。ａ−Ｓｉベタ膜に対してＣＷレーザを照射するときは、ラテラル結晶化のマージンを考慮して、ビームを最適化するのが望ましい。
＜第６実施形態＞
図２４〜２７は、本発明の第６実施形態に係る薄膜トランジスタ基板の製造工程図である。第６実施形態では、第１の厚い半導体膜上に、絶縁膜を介して第２の薄い半導体膜を形成し、全面エキシマレーザ照射して第２半導体膜を結晶化する。その後、ＴＦＴ領域をパターニングし、高速動作ＴＦＴ領域の第１半導体膜のみを露出して、ＣＷレーザ照射によりラテラル結晶化する。以下、図面を参照して具体的な工程を説明する。
【０１３３】
まず、図２４（ａ）において、ガラス基板１０上に、下地ＳｉＮ膜１１、下地ＳｉＯ２  膜１２、第１半導体膜１３、保護ＳｉＯ２  膜１４、第２半導体膜２１を順次形成する。例えば、ＣＶＤ法により、ＳｉＮ膜１１、ＳｉＯ２  膜１２、第１ａ−Ｓｉ膜１３、ＳｉＯ２  膜１４、第２ａ−Ｓｉ膜２１を、それぞれ膜厚５０ｎｍ、２００ｎｍ、７５ｎｍ、２０ｎｍ、４０ｎｍに成膜する。成膜後、エキシマレーザにより薄い第２半導体膜２１を結晶化する。
【０１３４】
次に、図２４（ｂ）において、薄膜トランジスタ（ＴＦＴ）領域を残すようにレジストをパターニングし、これをマスクＭ１として、結晶化された第２半導体（Ｐｏｌｙ−Ｓｉ）膜２１’、保護ＳｉＯ２  膜１４、および第１半導体膜１３をエッチング除去する。エッチングは、例えばＲＩＥ装置を用いフッ素系ガスで行う。
【０１３５】
次に、図２４（ｃ）において、レジストマスクＭ２を用い、高速動作が必要なＴＦＴ領域上の第２半導体膜２１’と保護ＳｉＯ２  膜１４を、フッ素系ガスを用いたＲＩＥ法によりエッチング除去する。これにより、高速動作ＴＦＴ領域で厚い第１半導体膜１３が露出する。
【０１３６】
次に、図２４（ｄ）において、高速動作ＴＦＴ領域の第２半導体（ａ−Ｓｉ）膜１３に、ＣＷレーザを選択的に照射してラテラル結晶化させる。
【０１３７】
次に、図２５（ｅ）において、レジストマスクＭ３を形成し、結晶化された半導体（ｐｏｌｙ−Ｓｉ）膜をエッチングして素子分離を行う。
【０１３８】
次に、図２５（ｆ）において、基板全面にゲート絶縁膜４１と第１導電性膜４２を形成する。例えば、ゲート絶縁膜４１として、ＣＶＤ装置でＳｉＯ２  膜を５０ｎｍ成膜し、スパッタ装置でＡｌ−Ｎｄ膜を３００ｎｍ成膜する。
【０１３９】
次に、図２５（ｇ）において、レジストをゲート電極形状にパターニングし、これをマスクＭ４として第１導電性膜４２をウェットエッチングしてゲート電極２２を形成する。
【０１４０】
次に、図２５（ｈ）において、レジストマスクＭ４を剥離し、ゲート電極２２をマスクとして、半導体膜中にＰ（リン）イオンを低濃度で注入する。注入条件は、例えば、イオンドーピング装置を用いエネルギー４０ＫｅＶ、ドーズ量２×１０１３とする。
【０１４１】
次に、図２６（ｉ）において、ｎチャネルＴＦＴのＬＤＤ領域と、ｐチャネルＴＦＴ領域をレジストマスクＭ５で覆い、露出している半導体膜中にＰ（リン）イオンを高濃度で注入する。注入条件は、例えば、イオンドーピング装置を用いて、エネルギー４０ＫｅＶ、ドーズ量１×１０１５とする。
【０１４２】
次に、図２６（ｊ）において、ｎチャネルＴＦＴ領域をレジストマスクＭ６で覆い、ｐチャネル領域の半導体膜中にＢ（ボロン）イオンを高濃度で注入する。注入条件は、例えば、イオンドーピング装置を用い、エネルギー４０ＫｅＶ、ドーズ量１×１０１５とする。
【０１４３】
次に、図２６（ｋ）において、レジストマスクＭ６を剥離してから、エキシマレーザを基板全面に照射し、レーザ活性化を行う。これにより、ｎチャネル非高速動作ＴＦＴの活性層に、ＬＤＤ１８とソース／ドレイン１５が形成され、それ以外のＴＦＴの活性層にＬＤＤ構造を有さないソース／ドレイン１５が形成される。
【０１４４】
以降の工程については、第１実施形態で図７および図８に示す工程と同様であり、図示および説明を省略する。
【０１４５】
第６実施形態の方法では、従来に比較して、ａ−Ｓｉ膜成膜工程、フォト工程、エッチング工程をそれぞれ１回増やすだけで、高速動作が可能な回路素子を有する薄膜トランジスタ基板を、生産性で製造することができる。また、第６実施形態の方法では、非高速動作ＴＦＴの下方に厚いａ−Ｓｉ膜１３が残存し、遮光膜として機能するためオフリークを低減できる。また、図２４（ｃ）の工程で、高速動作ＴＦＴ領域の第１半導体（ａ−Ｓｉ）膜１３上の保護ＳｉＯ２  膜１４をドライエッチングしても、その後のＣＷレーザ照射でラテラル結晶化するので、特性が劣化することもない。
＜第７実施形態＞
図２７は、本発明の第７実施形態に係る薄膜トランジスタ基板の製造工程を示す図である。第７実施形態では、まず第１の厚い半導体層を形成してＣＷレーザの選択的照射により高速動作ＴＦＴ領域のみをラテラル結晶化し、次いで、基板全面に第２の薄い半導体膜を形成してエキシマレーザ照射により結晶化する。その後、ＴＦＴ領域をパターニングし、素子分離して高速動作ＴＦＴ領域でラテラル結晶化された第１半導体膜を露出させる。
【０１４６】
まず、図２７（ａ）において、ガラス基板１０上に、ＣＶＤ法により、下地ＳｉＮ膜１１、下地ＳｉＯ２  膜１２、厚い第１半導体（ａ−Ｓｉ）膜１３を、それぞれ膜厚５０ｎｍ、２００ｎｍ、７５ｎｍで成膜し、ＣＷレーザを選択的に照射して高速動作が必要なＴＦＴ領域の非晶質シリコン膜をラテラル結晶化させる。
【０１４７】
次に、図２７（ｂ）において、第２下地ＳｉＯ２  膜２３と、薄い第２半導体（ａ−Ｓｉ）膜２１を、それぞれ２０ｎｍ、４０ｎｍで基板全面に成膜する。
【０１４８】
次に、図２７（ｃ）において、第２半導体膜２１をエキシマレーザの照射により結晶化する。
【０１４９】
次に、図２７（ｄ）において、ＴＦＴ領域を区画するようにレジストをパターニングし、これをマスクＭ１として、ＲＩＥ法によりフッ素系ガスで、不要な領域の２半導体膜２１’、第２下地ＳｉＯ２  膜２３、第１半導体膜をエッチング除去する。
【０１５０】
次に、図２７（ｅ）において、高速動作が必要なＴＦＴ領域上の第２半導体膜２１’と第２下地ＳｉＯ２  膜２３をエッチング除去する。例えば、レジストをマスクＭ２として、ＲＩＥ装置を用いフッ素系ガスで第２半導体膜２１’をエッチングし、希フッ酸で第２下地ＳｉＯ２  膜２３をエッチングする。
【０１５１】
第７実施形態の方法では、第１半導体膜１３としての非晶質シリコン（ａ−Ｓｉ）ベタ膜に対してＣＷレーザを照射する。したがって、第６実施形態の方法よりもフォト工程、エッチング工程を１回削減している。非晶質シリコンベタ膜へのＣＷレーザ照射の際は、ラテラル結晶化のマージンを考慮して、ビームを最適化するのが望ましい。また、ラテラル結晶化された第１半導体膜１３’を露出する際にダメージが入らないように、第２下地ＳｉＯ２  膜２３の膜厚とエッチング条件を最適化するのが望ましい。
＜第８実施形態＞
次に、第８実施形態について説明する。第８実施形態では、高速動作ＴＦＴ領域と非高速動作ＴＦＴ領域の活性層（半導体膜）の膜厚は同じであるが、結晶化方法を異ならせることによって平均結晶粒径を異ならせ、さらに、それぞれのＴＦＴ領域のゲート絶縁膜の膜厚も異ならせる。具体的な工程を図２８〜図３０を参照して説明する。
【０１５２】
まず、図２８（ａ）において、ＣＶＤ法により、ガラス基板１０上に、下地ＳｉＮ膜１１、下地ＳｉＯ２  膜１２、非晶質シリコン（ａ−Ｓｉ）の半導体膜１３を、それぞれ膜厚５０ｎｍ、２００ｎｍ、５０ｎｍに成膜し、エキシマレーザを照射して第１半導体膜１３を結晶化する。
【０１５３】
次に、図２８（ｂ）において、薄膜トランジスタ（ＴＦＴ）領域のみを残すようにレジストをパターニングし、これをマスクＭ１として結晶化された半導体（Ｐｏｌｙ−Ｓｉ）膜１３’をエッチングする。エッチングは、例えば、ＲＩＥ装置を用いフッ素系ガスを供給して行う。
【０１５４】
次に、図２８（ｃ）において、ＣＶＤ法により、基板全面に第１ゲート絶縁膜４１として、膜厚８０ｎｍのＳｉＯ２  膜を形成する。
【０１５５】
次に、図２８（ｄ）において、高速動作を必要としないＴＦＴ領域において、少なくともチャネル領域とＬＤＤを含む領域をレジストで覆い、これをマスクＭ２とし、第１ゲート絶縁膜４１をエッチング除去する。エッチングは、フッ素系ガスを用いたＲＩＥ法により行う。これにより、非高速動作ＴＦＴ領域の半導体膜１３’上にのみ、第１ゲート絶縁膜４５が残る。
【０１５６】
次に、図２８（ｅ）において、高速動作が必要なＴＦＴ領域の半導体膜１３’に対してのみＣＷレーザを選択的に照射して、ラテラル結晶化させる。
【０１５７】
次に、図２９（ｆ）において、レジストをマスクＭ３として、半導体（Ｐｏｌｙ−Ｓｉ）膜１３’、１３’’をエッチングして素子分離を行う。これにより、非高速動作ＴＦＴ領域には、エキシマレーザ照射により平均結晶粒径が１μｍ未満の半導体膜１７ａが形成され、高速動作ＴＦＴ領域には、ＣＷレーザ照射によりラテラル結晶化された平均結晶粒径が１μｍ以上の半導体膜１７ｂが形成される。
【０１５８】
次に、図２９（ｇ）において、基板全面に第２ゲート絶縁膜（ＳｉＯ２  膜）４３と第１導電性膜４２を順次形成する。例えば、ＣＶＤ装置でＳｉＯ２  膜４３を３０ｎｍ成膜し、次いで、スパッタ装置でＡｌ−Ｎｄ膜４３を３００ｎｍ成膜する。
【０１５９】
次に、図２９（ｈ）において、レジストをゲート電極形状にパターニングしてマスクＭ５とし、第１導電性膜４２をウェットエッチングして、ゲート電極２２を形成する。
【０１６０】
次に、図２９（ｉ）において、ｐチャネル領域をレジストマスクＭ５で覆い、ゲート電極２２をマスクとして、露出した半導体膜中にＰ（リン）イオンを注入する。例えばイオンドーピング装置を用い、エネルギー４０ＫｅＶ、ドーズ量１×１０１５のＰイオンを注入するとともに、エネルギー９０ＫｅＶ、ドーズ量３×１０１３でＰイオンを注入する。
【０１６１】
次に、図３０（ｊ）において、ｎチャネル領域をレジストマスクＭ６で覆い、露出した半導体膜中にＢ（ボロン）イオンを注入する。注入条件は、例えばイオンドーピング装置を用い、エネルギー４０ＫｅＶ、ドーズ量１×１０１５で注入するとともに、エネルギー７０ＫｅＶ、ドーズ量２×１０１４で注入する。
【０１６２】
次に、図３０（ｋ）において、レジストマスクＭ６を剥離してから、エキシマレーザを基板全面に照射してレーザ活性化を行う。これにより、非高速動作ＴＦＴ領域の活性層では、第１ゲート絶縁膜４５を境界として、ＬＤＤ１８とソース／ドレイン１５が形成される。一方、高速動作ＴＦＴ領域の活性層には、ソース／ドレイン１５が形成される。ゲート直下はチャネル領域１６となっている。
【０１６３】
次に、図３０（ｌ）において、水素を含む層間絶縁膜７１を形成し、熱処理により水素化処理を行う。例えばＣＶＤ装置でＳｉＮ膜を３７０ｎｍ成膜した後、大気圧の窒素雰囲気中で、３５０℃で２時間アニールして水素化処理を行う。
【０１６４】
次に、図３０（ｍ）において、レジストをマスクＭ７として、ＲＩＥ法により層間絶縁膜７１と第２ゲート絶縁膜４３をエッチングして、ソース／ドレイン１５に到達するコンタクトホール３７を形成する。
【０１６５】
以降の工程については、第１実施形態で図７（ｐ）以降に示した工程と同様であり、図示および説明を省略する。
【０１６６】
こ方法では、従来の方法に比較して、ゲート酸化膜（ＳｉＯ２  ）膜の成膜工程を１回増やすだけで、高速動作が可能な回路素子を有する薄膜トランジスタ基板を、高い生産性で製造することができる。また、高速動作を必要とするＴＦＴのゲート絶縁膜の膜厚を従来よりも薄くし、高速動作ＴＦＴの駆動電圧を従来よりも低く設定することによって耐圧が向上する。さらに、図２８（ｄ）の工程で、非高速動作ＴＦＴ領域にのみ残るように第１ゲート絶縁膜４１をドライエッチングしても、高速動作ＴＦＴ領域に露出した半導体膜をその後のＣＷレーザでラテラル結晶化するので、特性が劣化することもない。
【０１６７】
図３１は、第８実施形態の製造工程の変形例を示す。
【０１６８】
まず、図３１（ａ）において、ＣＶＤ法により、ガラス基板１０上に、下地ＳｉＮ膜１１、下地ＳｉＯ２  膜１２、半導体（ａ−Ｓｉ）膜１３を、それぞれ膜厚５０ｎｍ、２００ｎｍ、５０ｎｍで成膜し、エキシマレーザを基板全面に照射して結晶化する。
【０１６９】
次に、図３１（ｂ）において、ＣＷレーザを高速動作が必要なＴＦＴ領域にのみ選択的に照射して、この部分の半導体膜１３をラテラル結晶化させる。
【０１７０】
次に、図３１（ｃ）において、ＴＦＴ領域を区画するようにレジストをパターニングし、これをマスクＭ１として、結晶化された半導体膜をエッチングする。エッチングは、たとえばＲＩＥ法によりフッ素系ガスで行う。これにより、膜厚が同じであるが、平均結晶粒径の異なる半導体膜１７ａ、１７ｂが、それぞれ非高速動作ＴＦＴ領域と、高速動作ＴＦＴ領域に形成される。
【０１７１】
次に、図３１（ｄ）において、基板全面に第１ゲート絶縁膜４１を形成する。第１ゲート絶縁膜４１は、例えばＣＶＤ法により膜厚８０ｎｍに形成したＳｉＯ２  膜である。
【０１７２】
次に、図３１（ｅ）において、高速動作を要しないＴＦＴ領域のうち、少なくともＬＤＤとチャネル領域を含む領域をレジストで覆い、これをマスクＭ２として第１ゲート絶縁膜４１をエッチングする。エッチングは、例えばＲＩＥ装置でフッ素系ガスを用いて行う。これにより、非高速動作ＴＦＴ領域の半導体膜１７ａ上にのみ、第１ゲート絶縁膜４５が残る。
【０１７３】
以降の工程は、図２９（ｇ）以降に示す工程と同様である。この変形例の方法では、非晶質シリコン（ａ−Ｓｉ）ベタ膜に対してＣＷレーザを照射するので、図２８〜図３０に示した方法よりもフォト工程と、エッチング工程を１回ずつ削減している。非晶質シリコン（ａ−Ｓｉ）ベタ膜に対するＣＷレーザ照射の際には、ラテラル結晶化のマージンを考慮して、ビームを最適化するのが望ましい。が狭いため注意を要する。また、第１ゲート絶縁膜４１のエッチング時に、エッチング条件を最適化して、結晶化された半導体膜へのダメージを抑制するのが望ましい。
＜第９実施形態＞
次に、第９実施形態について説明する。第９実施形態では、高速動作ＴＦＴ領域と非高速動作ＴＦＴ領域で、活性層（半導体層）の膜厚を変え、レーザ照射方法を異ならせて平均結晶粒径を異ならせるとともに、ゲート絶縁膜の膜厚もそれぞれの領域で異ならせる。
【０１７４】
図３２〜図３５は、第９実施形態に係る薄膜トランジスタ基板の製造工程を示す図である。
【０１７５】
まず、図３２（ａ）において、ＣＶＤ法により、ガラス基板１０上に下地ＳｉＮ膜１１、下地ＳｉＯ２  膜１２、第１半導体（ａ−Ｓｉ）１３膜を、それぞれ膜厚５０ｎｍ、２００ｎｍ、４０ｎｍで成膜し、エキシマレーザを照射して第１半導体膜１３を結晶化する。
【０１７６】
次に、図３２（ｂ）において、高速動作を必要としないＴＦＴ領域のみを残すようにレジストをパターニングし、これをマスクＭ１として第１半導体膜をエッチングする。エッチングは、例えばＲＩＥＥ装置でフッ素系ガスを用いて行う。
【０１７７】
次に、図３２（ｃ）において、基板全面に、第１ゲート絶縁膜４１と、第２半導体膜２１を順次形成する。例えば、ＣＶＤ法によりＳｉＯ２  膜と非晶質シリコン（ａ−Ｓｉ）膜を、それぞれ膜厚８０ｎｍと７５ｎｍで成膜する。
【０１７８】
次に、図３２（ｄ）において、高速動作を必要とするＴＦＴ領域を含むようにレジストをパターニングし、これをマスクＭ２として第２半導体膜２１をエッチングする。エッチングは、ＲＩＥ装置を用いフッ素系ガスで行う。これにより、高速動作ＴＦＴ領域にのみ、第２半導体膜２１が残る。
【０１７９】
次に、図３２（ｅ）において、高速動作が必要なＴＦＴ領域にある第２半導体膜２１に、ＣＷレーザを選択的に照射して、非晶質シリコンをラテラル結晶化させる。
【０１８０】
次に、図３３（ｆ）において、高速動作ＴＦＴ領域の所定と、非高速動作ＴＦＴ領域の所定箇所を覆うようにレジストマスクＭ３を形成し、結晶化された第２半導体膜２１’をエッチング除去する。エッチングは、ＲＩＥ法によりフッ素系ガスを用いて行う。これにより素子分離がなされ、高速動作ＴＦＴ領域に厚い半導体膜１７ｂが残る。
【０１８１】
さらに図３３（ｇ）に示すように、レジストマスクＭ３をそのまま使用して、第１ゲート絶縁膜４１をフッ素系ガスでＲＩＥ法によりエッチングする。これにより、非高速動作ＴＦＴ領域の薄い半導体膜１７ａ上に、少なくともチャネルとＬＤＤを含む領域を覆って第１ゲート絶縁膜４１が形成される。
【０１８２】
次に、図３３（ｈ）において、基板全面に、第２ゲート絶縁膜４３と第１導電性膜４２を順次形成する。例えば、ＣＶＤ装置でＳｉＯ２  膜を３０ｎｍ成膜して第２ゲート絶縁膜４３とした後、スパッタ装置でＡｌ−Ｎｄ膜を３００ｎｍ成膜して第１導電性膜４３とする。
【０１８３】
次に、図３３（ｉ）において、レジストをゲート電極形状にパターニングし、これをマスクＭ４として第１導電性膜４３をウェットエッチングしてゲート電極２２を形成する。
【０１８４】
次に、図３４（ｊ）において、ｐチャネルＴＦＴ領域をレジストマスクＭ５で覆い、ｎチャネルＴＦＴ領域の半導体膜中にＰ（リン）イオンを注入する。注入条件は、例えばイオンドーピング装置を用い、エネルギー４０ＫｅＶ、ドーズ量１×１０１５でＰイオンを注入するとともに、エネルギー９０ＫｅＶ、ドーズ量２×１０１３でＰイオンを注入する。
【０１８５】
次に、図３４（ｋ）において、ｎチャネルＴＦＴ領域をレジストマスクＭ６で覆い、ｐチャネルＴＦＴ領域の半導体膜中にＢ（ボロン）イオンを注入する。注入条件は、例えばイオンドーピング装置を用い、エネルギー４０ＫｅＶ、ドーズ量１×１０１５でＢイオンを注入するとともに、エネルギー７０ＫｅＶ、ドーズ量２×１０１４でＢイオンを注入する。
【０１８６】
次に、図３４（ｌ）において、レジストマスクＭ６を剥離してから、エキシマレーザを基板全面に照射して、レーザ活性化を行う。これにより、厚いゲート絶縁膜を有する非高速動作ＴＦＴ領域の活性層に、ソース／ドレイン１５とＬＤＤ１８が形成される。一方、薄いゲート絶縁膜を有する高速動作ＴＦＴ領域の活性層には、ソース／ドレイン１５が形成される。
【０１８７】
次に、図３５（ｍ）において、水素を含む層間絶縁膜７１を形成し、熱処理により水素化処理を行う。例えば、ＣＶＤ装置でＳｉＮ膜を３７０ｎｍ成膜し、大気圧の窒素雰囲気中で、３５０℃で２時間アニールする。水素化処理方法としては、他に水素雰囲気アニールや、水素プラズマ処理等があり、それらを別途行えば、層間絶縁膜７１として水素を含む膜である必要はない。
【０１８８】
次に、図３５（ｎ）において、レジストをマスクＭ７として、ＲＩＥ法により層間絶縁膜７１と第２ゲート絶縁膜４３をエッチングし、ソース／ドレイン１５に到達するコンタクトホール３７を形成する。
【０１８９】
次に、図３５（ｏ）において、レジストマスクＭ７を剥離して、基板全面に第２導電性膜８１を形成する。第２導電性膜８１は、スパッタ装置を用い、Ｔｉ／Ａｌ／Ｔｉ膜をそれぞれ５０ｎｍ／２００ｎｍ／１００ｎｍで成膜する。
【０１９０】
次に、図３５（ｐ）において、レジストをマスクＭ８として、第２導電性膜８１をエッチングし、ソース／ドレイン電極１９を形成する。第２導電性膜８１は、ＲＩＥ装置で塩素系のガスを用いてエッチングする。
【０１９１】
以降の工程については、第１実施形態で図８に示す工程と同様であり、図示および説明を省略する。
【０１９２】
第９実施形態の方法では、従来の方法に比較して、ａ−Ｓｉ膜成膜工程、ゲートＳｉＯ２  膜成膜工程、フォト工程、エッチング工程を１回ずつ増やすだけで、高速動作が可能な回路素子を有する薄膜トランジスタ基板を、高い生産性で製造できる。また、高速動作を必要とするＴＦＴのゲート絶縁膜を従来よりも薄くできるので、駆動電圧を従来よりも低く設定できる。この結果、耐圧が向上する。なお、ドライエッチングにより、結晶化された第１半導体（Ｐｏｌｙ−Ｓｉ）膜がダメージを受けないように、第１ゲート絶縁膜４１の膜厚と、エッチング条件を最適化するのが望ましい。
【０１９３】
図３６〜図３８は、第９実施形態の変形例１の製造工程を示す図である。エキシマレーザ照射により第１半導体膜を結晶化し、厚い第１ゲート絶縁膜を介して形成した第２半導体膜にＣＷレーザを選択的に照射して結晶化する工程までは、図３２（ａ）〜図３２（ｅ）に示した工程と同様である。以下で、ゲート絶縁膜の膜厚これに引き続く工程を説明する。
【０１９４】
図３６（ｆ）において、高速動作ＴＦＴ領域の所定の箇所にレジストマスクＭ３を形成し、結晶化された第２半導体膜をＲＩＥ法によりエッチングして素子分離を行う。エッチングガスにはフッ素系ガスを用いる。
【０１９５】
次に、図３６（ｇ）において、第２ゲート絶縁膜４３と第１導電性膜４２を順次形成する。例えば、ＣＶＤ装置でＳｉＯ２  膜を３０ｎｍ成膜し、その後スパッタ装置でＡｌ−Ｎｄ膜を３００ｎｍ成膜する。
【０１９６】
次に、図３６（ｈ）において、レジストをゲート電極形状にパターニングし、これをマスクＭ４として第１導電性膜４２をウェットエッチングする。これによりゲート電極２２が形成される。
【０１９７】
次に、図３６（ｉ）において、ｎチャネルＴＦＴのＬＤＤ領域と、ｐチャネルＴＦＴ領域をレジストマスクＭ５で覆い、露出した領域の半導体膜中にＰ（リン）イオンを注入する。注入条件は、例えばイオンドーピング装置を用い、エネルギー４０ＫｅＶ、ドーズ量１×１０１５でＰイオンを注入するとともに、９０ＫｅＶ、１×１０１５でＰイオンを注入する。
【０１９８】
次に、図３７（ｊ）において、レジストマスクＭ５を剥離した後、低濃度でＰ（リン）イオンを注入する。例えば、イオンドーピング装置を用い。エネルギー９０ＫｅＶ、ドーズ量２×１０１３で注入する。
【０１９９】
次に、図３７（ｋ）において、ｎチャネルＴＦＴ領域をレジストマスクＭ６で覆い、ｐチャネルＴＦＴ領域の半導体膜中にＢ（ボロン）イオンを注入する。例えば、イオンドーピング装置を用い、エネルギー４０ＫｅＶ、ドーズ量１×１０１５でＢイオンを注入するとともに、７０ＫｅＶ、１×１０１５でＢイオンを注入する。
【０２００】
次に、図３７（ｌ）において、レジストマスクＭ６を剥離し、エキシマレーザを基板全面に照射して、レーザ活性化を行う。
【０２０１】
次に、図３８（ｍ）において、水素を含む層間絶縁膜７１を形成し、熱処理により水素化処理を行う。例えば、ＣＶＤ装置でＳｉＮ膜を３７０ｎｍ成膜し、大気圧の窒素雰囲気中で、３５０℃で２時間アニールする。水素化処理方法としては、他に水素雰囲気アニールや、水素プラズマ処理等があり、それらを別途行えば、層間絶縁膜７１として水素を含む膜である必要はない。
【０２０２】
次に、図３８（ｎ）において、レジストをマスクＭ７として、ＲＩＥ法により層間絶縁膜７１と第２ゲート絶縁膜４３をエッチングし、ソース／ドレイン１５に到達するコンタクトホール３７を形成する。
【０２０３】
次に、図３８（ｏ）において、レジストマスクＭ７を剥離して、基板全面に第２導電性膜８１を形成する。第２導電性膜８１は、スパッタ装置を用い、Ｔｉ／Ａｌ／Ｔｉ膜をそれぞれ５０ｎｍ／２００ｎｍ／１００ｎｍで成膜する。
【０２０４】
次に、図３８（ｐ）において、レジストをマスクＭ８として、第２導電性膜８１をエッチングし、ソース／ドレイン電極を形成する。第２導電性膜８１は、ＲＩＥ装置で塩素系のガスを用いてエッチングする。
【０２０５】
以降の工程については、第１実施形態で図８に示す工程と同様であり、図示および説明を省略する。
【０２０６】
この変形例１の方法もまた、従来の方法と比較して、ａ−Ｓｉ膜成膜工程、ゲートＳｉＯ２  膜成膜工程、フォト工程、エッチング工程を１回ずつ増やすだけで、高速動作が可能な回路素子を有する薄膜トランジスタ基板を、高い生産性で製造することができる。また、高速動作を必要とするＴＦＴのゲート絶縁膜を従来よりも薄くすることができるので、駆動電圧を従来よりも低く設定でき、耐圧が向上する。なお、ドライエッチングにより、結晶化された第１半導体（Ｐｏｌｙ−Ｓｉ）膜がダメージを受けないように、第１ゲート絶縁膜４１の膜厚と、エッチング条件を最適化するのが望ましい。
【０２０７】
図３９は、第９実施形態の変形例２に係る製造工程を示す。変形例２では、厚い第２半導体膜をパターニングすることなく、非晶質シリコンのベタ膜を選択的にＣＷレーザ照射する。
【０２０８】
まず、図３９（ａ）において、ＣＶＤ法により、ガラス基板１０上に下地ＳｉＮ膜１１、下地ＳｉＯ２  膜１２、第１半導体（ａ−Ｓｉ）１３膜を、それぞれ膜厚５０ｎｍ、２００ｎｍ、４０ｎｍで成膜し、エキシマレーザを照射して第１半導体膜１３を結晶化する。
【０２０９】
次に、図３９（ｂ）において、高速動作を必要としないＴＦＴ領域のみを残すようにレジストをパターニングし、これをマスクＭ１として第１半導体膜をエッチングする。エッチングは、例えばＲＩＥＥ装置でフッ素系ガスを用いて行う。
【０２１０】
次に、図３９（ｃ）において、基板全面に、第１ゲート絶縁膜４１と、第２半導体膜２１を順次形成する。例えば、ＣＶＤ法によりＳｉＯ２  膜と非晶質シリコン（ａ−Ｓｉ）膜を、それぞれ膜厚８０ｎｍと７５ｎｍで成膜する。
【０２１１】
次に、図３９（ｄ）において、第２半導体膜２１の高速動作ＴＦＴ領域のみをＣＷレーザで選択的に照射して、ラテラル結晶化する。
【０２１２】
次に、図３９（ｅ）において、レジストマスクＭ２を用い、第２半導体膜（ａ−ＳｉまたはＰｏｌｙ−Ｓｉ）をエッチング除去して素子分離を行う。
【０２１３】
以後は、第９実施形態の変形例２で説明した図３６（ｇ）以降の工程と同様であり、図示および説明を省略する。
【０２１４】
変形例２では、非晶質シリコン（ａ−Ｓｉ）のベタ膜に対してＣＷレーザを照射することにより、変形例１の製造方法と比較して、フォト工程とエッチング工程を１回ずつ削減している。非晶質シリコン（ａ−Ｓｉ）ベタ膜に対するＣＷレーザの照射の際には、ラテラル結晶化のマージンを考慮して、ビームを最適化するのが望ましい。
【０２１５】
図４０〜図４３は、第９実施形態の変形例３を示す。変形例３では、非高速動作ＴＦＴ領域の薄い活性層（半導体膜）は、高速動作ＴＦＴ領域の厚い活性層（半導体膜）の上層に位置する。
【０２１６】
まず、図４０（ａ）において、ガラス基板１０上に、下地ＳｉＮ膜１１、下地ＳｉＯ２  膜１２、第１半導体膜１３、保護ＳｉＯ２  膜１４、第２半導体膜２１を順次形成する。例えば、ＣＶＤ法により、ＳｉＮ膜１１、ＳｉＯ２  膜１２、第１ａ−Ｓｉ膜１３、ＳｉＯ２  膜１４、第２ａ−Ｓｉ膜２１を、それぞれ膜厚５０ｎｍ、２００ｎｍ、７５ｎｍ、２０ｎｍ、４０ｎｍに成膜する。成膜後、エキシマレーザにより薄い第２半導体膜２１を結晶化する。
【０２１７】
次に、図４０（ｂ）において、薄膜トランジスタ（ＴＦＴ）領域を残すようにレジストをパターニングし、これをマスクＭ１として、結晶化された第２半導体（Ｐｏｌｙ−Ｓｉ）膜２１’、第２下地ＳｉＯ２  膜２３、および第１半導体膜１３を、例えばＲＩＥ装置を用いフッ素系ガスでエッチング除去する。
【０２１８】
次に、図４０（ｃ）において、基板全面に第１ゲート絶縁膜４１を形成する。第１ゲート絶縁膜４１として、例えば、ＣＶＤ装置でＳｉＯ２  膜を８０ｎｍ成膜する。
【０２１９】
次に、図４０（ｄ）において、高速動作を必要としないＴＦＴ領域を覆うようにレジストをパターニングし、これをマスクＭ２として第１ゲート絶縁膜４１、第２半導体膜２１’、第２下地ＳｉＯ２  膜２３をエッチング除去する。エッチングは、ＲＩＥ装置を用いフッ素系ガスで第１ゲート絶縁（ＳｉＯ２  ）膜４１と第２半導体（Ｐｏｌｙ−Ｓｉ）膜をエッチングした後、希フッ酸で第２下地ＳｉＯ２  膜２３をエッチングする。これにより、高速動作ＴＦＴ領域の厚い第１半導体膜１３が露出する。
【０２２０】
次に、図４０（ｅ）において、ＣＷレーザを選択的に照射して、高速動作が必要なＴＦＴ領域の第１半導体膜１３をラテラル結晶化させる。
【０２２１】
次に、図４１（ｆ）において、ＴＦＴ領域を覆うレジストマスクＭ３を形成してエッチングすることにより、素子分離を行う。これにより、高速動作ＴＦＴ領域にＣＷレーザにより結晶化された厚い半導体層１７ｂが形成される。一方、非高速動作ＴＦＴ領域では、非晶質シリコン膜上にエキシマレーザにより結晶化された薄い半導体層１７ａが形成されている。
【０２２２】
次に、図４１（ｇ）において、第２ゲート絶縁膜４３と第１導電性膜４２を順次形成する。例えば、ＣＶＤ装置でＳｉＯ２  膜を３０ｎｍ成膜し、その後スパッタ装置でＡｌ−Ｎｄ膜を３００ｎｍ成膜する。
【０２２３】
次に、図４１（ｈ）において、レジストをゲート電極形状にパターニングし、これをマスクＭ４として第１導電性膜４２をウェットエッチングする。これによりゲート電極２２が形成される。
【０２２４】
次に、図４１（ｉ）において、ゲート電極２２をマスクとして、低濃度でＰ（リン）イオンを注入する。例えば、イオンドーピング装置を用い。エネルギー９０ＫｅＶ、ドーズ量２×１０１３で注入する。
【０２２５】
次に、図４２（ｊ）において、ｎチャネルＴＦＴのＬＤＤ領域と、ｐチャネルＴＦＴ領域をレジストマスクＭ５で覆い、露出した領域の半導体膜中にＰ（リン）イオンを注入する。注入条件は、例えばイオンドーピング装置を用い、エネルギー４０ＫｅＶ、ドーズ量１×１０１５でＢイオンを注入するとともに、９０ＫｅＶ、１×１０１５でＰイオンを注入する。
【０２２６】
次に、図４２（ｋ）において、ｎチャネルＴＦＴ領域をレジストマスクＭ６で覆い、ｐチャネルＴＦＴ領域の半導体膜中にＢ（ボロン）イオンを注入する。例えば、イオンドーピング装置を用い、エネルギー４０ＫｅＶ、ドーズ量１×１０１５で注入するとともに、７０ＫｅＶ、１×１０１５で注入する。
【０２２７】
次に、図４２（ｌ）において、レジストマスクＭ６を剥離し、エキシマレーザを基板全面に照射して、レーザ活性化を行う。
【０２２８】
次に、図４３（ｍ）において、水素を含む層間絶縁膜７１を形成し、熱処理により水素化処理を行う。例えば、ＣＶＤ装置でＳｉＮ膜を３７０ｎｍ成膜し、大気圧の窒素雰囲気中で、３５０℃で２時間アニールする。水素化処理方法としては、他に水素雰囲気アニールや、水素プラズマ処理等があり、それらを別途行えば、層間絶縁膜７１として水素を含む膜である必要はない。
【０２２９】
次に、図４３（ｎ）において、レジストをマスクＭ７として、ＲＩＥ法により層間絶縁膜７１と第２ゲート絶縁膜４３をエッチングし、ソース／ドレイン１５に到達するコンタクトホール３７を形成する。
【０２３０】
次に、図４３（ｏ）において、レジストマスクＭ７を剥離して、基板全面に第２導電性膜８１を形成する。第２導電性膜８１は、スパッタ装置を用い、Ｔｉ／Ａｌ／Ｔｉ膜をそれぞれ５０ｎｍ／２００ｎｍ／１００ｎｍで成膜する。
【０２３１】
次に、図４３（ｐ）において、レジストをマスクＭ８として、第２導電性膜８１をエッチングし、ソース／ドレイン電極１９を形成する。第２導電性膜８１はＲＩＥ装置で塩素系のガスを用いてエッチングする。
【０２３２】
以降の工程については、第１実施形態の図８に示す工程と同様であり、図示および説明を省略する。
【０２３３】
変形例３の方法においても、従来と比較してａ−Ｓｉ膜成膜工程、ＳｉＯ２  膜成膜工程、フォト工程、エッチング工程をそれぞれ１回増やすだけで、高速動作が可能な回路素子を有する薄膜トランジスタ基板を、高い生産性で製造することができる。また、高速動作を必要とするＴＦＴのゲート絶縁膜の膜厚を従来よりも薄くできるので、駆動電圧を従来よりも低く設定できる。この結果、耐圧が向上する。また、第１ゲート絶縁膜４１をエッチングした後に第１半導体膜をラテラル結晶化するため、エッチング時のダメージが問題とならない。
【０２３４】
最後に、以上の説明に関して、以下の付記を開示する。
（付記１）  透明絶縁基板と、
前記透明絶縁基板上に形成される第１薄膜トランジスタと、
前記透明絶縁基板上に形成される、前記第１薄膜トランジスタと異なる特性の第２薄膜トランジスタと
を備え、第１薄膜トランジスタの活性層の膜厚は５０ｎｍ以上、その平均結晶粒径は１μｍ以上であり、第２薄膜トランジスタの活性層の膜厚は６０ｎｍ以下、その平均粒径は１μｍ未満であることを特徴とする薄膜トランジスタ基板。
（付記２）  透明絶縁基板と、
前記透明絶縁基板上に形成される第１薄膜トランジスタと、
前記透明絶縁基板上に形成され、前記第１薄膜トランジスタと異なる特性の第２薄膜トランジスタと
を備え、前記第１薄膜トランジスタの活性層の平均結晶粒径は１μｍ以上、前記第２薄膜トランジスタの活性層の平均結晶粒径は１μｍ未満であり、前記第１薄膜トランジスタのゲート絶縁膜の膜厚は、第２薄膜トランジスタのゲート絶縁膜の膜厚よりも薄いことを特徴とする薄膜トランジスタ基板。
（付記３）  前記第１薄膜トランジスタの活性層は、連続発振レーザの選択的照射によりラテラル結晶化された多結晶シリコンであることを特徴とする付記１または２に記載の薄膜トランジスタ基板。
（付記４）  前記第２薄膜トランジスタの活性層は、エキシマレーザの照射により結晶化された多結晶シリコンであることを特徴とする付記１または２に記載の薄膜トランジスタ基板。
（付記５）  前記第１薄膜トランジスタのゲート絶縁膜の膜厚は、前記第２薄膜トランジスタのゲート絶縁膜の膜厚よりも薄いことを特徴とする付記１に記載の薄膜トランジスタ基板。
（付記６）  前記第２薄膜トランジスタのゲート絶縁膜の膜厚は、８０ｎｍ以上であることを特徴とする付記２または５に記載の薄膜トランジスタ基板。
（付記７）  透明絶縁基板上の第１領域に、エキシマレーザ照射により結晶化された第１の膜厚の第１半導体膜を形成する工程と、
前記透明絶縁基板上の第２領域に、連続発振レーザの照射によりラテラル結晶化された第２半導体膜を、第１半導体膜以上の膜厚で形成する工程と、
前記第１半導体膜に第１の薄膜トランジスタを形成する工程と、
前記第２半導体膜に、前記第１の薄膜トランジスタよりも高速で動作する第２の薄膜トランジスタを形成する工程と
を含むことを特徴とする薄膜トランジスタ基板の製造方法。
（付記８）  前記第２半導体膜の形成工程は、前記連続発振レーザにより、非晶質シリコン膜の所定の領域のみを選択的に照射する工程を含むことを特徴とする付記７に記載の薄膜トランジスタ基板の製造方法。
（付記９）  前記第２半導体膜の形成工程は、非晶質シリコン膜を所定の形状にパターニングして得られた領域のみを連続発振レーザで照射することを特徴とする付記８に記載の方法。
（付記１０）  前記第２半導体膜の形成工程は、非晶質シリコンのベタ膜上の所定の領域のみを連続発振レーザで照射することを特徴とする付記８に記載の方法。
（付記１１）  前記第１薄膜トランジスタの形成工程は、第１ゲート絶縁膜を形成する工程を含み、
前記第２薄膜トランジスタの形成工程は、前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を形成する工程を含むことを特徴とする付記７に記載の方法。
（付記１２）  透明絶縁基板上の第１領域に、エキシマレーザ照射により結晶化された第１半導体膜を形成する工程と、
前記透明絶縁基板上の第２領域に、連続発振レーザの照射によりラテラル結晶化された第２半導体膜を形成する工程と、
前記第１半導体膜に、第１のゲート絶縁膜を介して第１薄膜トランジスタを形成する工程と、
前記第２半導体膜に、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を介して第２薄膜トランジスタを形成する工程と、
を含む薄膜トランジスタ基板の製造方法。
【０２３５】
【発明の効果】
以上述べたように、本発明によれば、高速動作が必要な領域のみを選択的にＣＷレーザ照射領域とする。それ以外の領域はエキシマレーザで結晶化するので、ＣＷレーザ照射時間を大幅に短縮できる。
【０２３６】
また、高速動作領域のｎチャネルＴＦＴにはＬＤＤ構造を設けず、非高速動作のｎチャネルＴＦＴにのみＬＤＤ構造を設けたので、ソースドレイン間の耐圧を改善できる。
【０２３７】
また、画素トランジスタ等の非高速動作領域の活性層（半導体）膜厚を、高速動作領域の活性層よりも薄くして、画素領域でのオフリーク電流を低減できる。
【０２３８】
また、高速動作を必要とするＴＦＴのゲート絶縁膜を薄くし、非高速動作ＴＦＴ領域のゲート絶縁膜を厚くすることで、さらに耐圧を改善される。
【図面の簡単な説明】
【図１】従来の薄膜トランジスタ基板の平面構成図である。
【図２】本発明が適用される薄膜トランジスタ基板の平面構成図である。
【図３】本発明の一実施形態に係る薄膜トランジスタ基板の断面構成を示す図である。
【図４】本発明の第１実施形態に係る薄膜トランジスタ基板の製造工程図（その１）である。
【図５】本発明の第１実施形態に係る薄膜トランジスタ基板の製造工程図（その２）であり、図４（ｅ）に続く工程を示す図である。
【図６】本発明の第１実施形態に係る薄膜トランジスタ基板の製造工程図（その３）であり、図５（ｉ）に続く工程を示す図である。
【図７】本発明の第１実施形態に係る薄膜トランジスタ基板の製造工程図（その４）であり、図６（ｍ）に続く工程を示す図である。
【図８】本発明の第１実施形態に係る薄膜トランジスタ基板の製造工程図（その５）であり、図７（ｑ）に続く工程を示す図である。
【図９】第１実施形態の製造方法の変形例を示す図である。
【図１０】本発明の第２実施形態に係る薄膜トランジスタ基板の製造工程図（その１）である。
【図１１】本発明の第２実施形態に係る薄膜トランジスタ基板の製造工程図（その２）であり、図１１（ｄ）に続く工程を示す図である。
【図１２】第２実施形態の製造方法の変形例を示す図（その１）である。
【図１３】第２実施形態の製造方法の変形例を示す図（その２）であり、図１２（ｄ）に続く工程を示す図である。
【図１４】本発明の第３実施形態に係る薄膜トランジスタ基板の製造工程図である。
【図１５】第３実施形態の製造方法の変形例を示す図（その１）である。
【図１６】第３実施形態の製造方法の変形例を示す図（その２）であり、図１５（ｄ）に引き続く工程を示す図である。
【図１７】本発明の第４実施形態に係る薄膜トランジスタ基板の製造工程図である。
【図１８】本発明の第５実施形態に係る薄膜トランジスタ基板の製造工程図（その１）である。
【図１９】本発明の第５実施形態に係る薄膜トランジスタ基板の製造工程図（その２）であり、図１８（ｄ）に続く工程を示す図である。
【図２０】本発明の第５実施形態に係る薄膜トランジスタ基板の製造工程頭（その３）であり、図１９（ｈ）に続く工程を示す図である。
【図２１】本発明の第５実施形態に係る薄膜トランジスタ基板の製造工程図（その４）であり、図２０（ｋ）に続く工程を示す図である。
【図２２】本発明の第５実施形態に係る薄膜トランジスタ基板の製造工程図（その５）であり、図２１（ｏ）に続く工程を示す図である。
【図２３】第５実施形態の製造方法の変形例を示す図である。
【図２４】本発明の第６実施形態に係る薄膜トランジスタ基板の製造工程図（その１）である。
【図２５】本発明の第６実施形態に係る薄膜トランジスタ基板の製造工程図（その２）であり、図２４（ｄ）に続く工程を示す図である。
【図２６】本発明の第６実施形態に係る薄膜トランジスタ基板の製造工程図（その３）であり、図２５（ｈ）に続く工程を示す図である。
【図２７】本発明の第７実施形態に係る薄膜トランジスタ基板の製造工程図である。
【図２８】本発明の第８実施形態に係る薄膜トランジスタ基板の製造工程図（その１）である。
【図２９】本発明の第８実施形態に係る薄膜トランジスタ基板の製造工程図（その２）であり、図２８（ｅ）に続く工程を示す図である。
【図３０】本発明の第８実施形態に係る薄膜トランジスタ基板の製造工程図（その３）であり、図２９（ｉ）に続く工程を示す図である。
【図３１】第８実施形態の製造方法の変形例を示す図である。
【図３２】本発明の第９実施形態に係る薄膜トランジスタ基板の製造工程図（その１）である。
【図３３】本発明の第９実施形態に係る薄膜トランジスタ基板の製造工程図（その２）であり、図３２（ｅ）に続く工程を示す図である。
【図３４】本発明の第９実施形態に係る薄膜トランジスタ基板の製造工程図（その３）であり、図３３（ｉ）に続く工程を示す図である。
【図３５】本発明の第９実施形態に係る薄膜トランジスタ基板の製造工程図（その４）であり、図３４（ｌ）に続く工程を示す図である。
【図３６】第９実施形態の製造方法の変形例１を示す図（その１）である。
【図３７】第９実施形態の製造方法の変形例１を示す図（その２）であり、図３６（ｉ）に続く工程を示す図である。
【図３８】第９実施形態の製造方法の変形例１を示す図（その３）であり、図３７（ｌ）に続く工程を示す図である。
【図３９】第９実施形態の製造方法の変形例２を示す図である。
【図４０】第９実施形態の製造方法の変形例３を示す図（その１）である。
【図４１】第９実施形態の製造方法の変形例３を示す図（その２）であり、図４０（ｅ）に続く工程を示す図である。
【図４２】第９実施形態の製造方法の変形例３を示す図（その３）であり、図４１（ｉ）に続く工程を示す図である。
【図４３】第９実施形態の製造方法の変形例３を示す図（その４）であり、図４２（ｌ）に続く工程を示す図である。
【符号の説明】
１、１０  透明性絶縁基板（ガラス基板）
２  画素トランジスタ（薄膜トランジスタ）
３  画素領域
４  第１回路（高速動作回路）
５  第２回路（非高速動作回路）
６  コンタクト
７、２５  画素電極（透明電極）
１１  下地ＳｉＮ膜
１２  下地ＳｉＯ２  膜
１３  第１半導体（ａ−Ｓｉ）膜
１４  保護ＳｉＯ２  膜
１５  ソース／ドレイン
１６  チャネル領域
１７ａ、１７ｂ  活性層（半導体層）
１８  ＬＤＤ
１９  ソース／ドレイン電極
２０  保護ＳｉＯ２  膜
２１  第２半導体（ａ−Ｓｉ）膜
２２  ゲート電極
２３  第２下地ＳｉＯ２  膜
４１、４５  第１ゲート絶縁膜
４２  第１導電性膜
４３  第２ゲート絶縁膜
７１  層間絶縁膜
８１  第２導電性膜
９１  感光性樹脂絶縁膜
１０１  第３導電性膜
Ｍ１〜Ｍ８  レジストマスク
【図１】
2004303832.tif 000003
【図２】
2004303832.tif 000004
【図３】
2004303832.tif 000005
【図４】
2004303832.tif 000006
【図５】
2004303832.tif 000007
【図６】
2004303832.tif 000008
【図７】
2004303832.tif 000009
【図８】
2004303832.tif 000010
【図９】
2004303832.tif 000011
【図１０】
2004303832.tif 000012
【図１１】
2004303832.tif 000013
【図１２】
2004303832.tif 000014
【図１３】
2004303832.tif 000015
【図１４】
2004303832.tif 000016
【図１５】
2004303832.tif 000017
【図１６】
2004303832.tif 000018
【図１７】
2004303832.tif 000019
【図１８】
2004303832.tif 000020
【図１９】
2004303832.tif 000021
【図２０】
2004303832.tif 000022
【図２１】
2004303832.tif 000023
【図２２】
2004303832.tif 000024
【図２３】
2004303832.tif 000025
【図２４】
2004303832.tif 000026
【図２５】
2004303832.tif 000027
【図２６】
2004303832.tif 000028
【図２７】
2004303832.tif 000029
【図２８】
2004303832.tif 000030
【図２９】
2004303832.tif 000031
【図３０】
2004303832.tif 000032
【図３１】
2004303832.tif 000033
【図３２】
2004303832.tif 000034
【図３３】
2004303832.tif 000035
【図３４】
2004303832.tif 000036
【図３５】
2004303832.tif 000037
【図３６】
2004303832.tif 000038
【図３７】
2004303832.tif 000039
【図３８】
2004303832.tif 000040
【図３９】
2004303832.tif 000041
【図４０】
2004303832.tif 000042
【図４１】
2004303832.tif 000043
【図４２】
2004303832.tif 000044
【図４３】
2004303832.tif 000045