(57)【要約】【課題】非選択セルにおけるディスターブ現象を抑制することが可能なメモリを提供する。【解決手段】このメモリは、ビット線ＢＬと、ビット線ＢＬと交差するように配置されたワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの間に接続された強誘電体キャパシタとを備え、読み出し動作から、読み出したデータを再び書き込む動作までを通じて、強誘電体キャパシタに、第１の方向の電界を与える第１電圧パルスと、第１の方向と逆方向の電界を与える第２電圧パルスとを、それぞれ、同じ回数ずつ印加するとともに、読み出し動作により読み出されたデータが第１データの場合と第２データの場合とで、誘電体キャパシタ第１電圧パルスおよび第２電圧パルスを印加するための手法を変更する。【選択図】図３
2004047045.tif 000002
【特許請求の範囲】
【請求項１】
ビット線と、
前記ビット線と交差するように配置されたワード線と、
前記ビット線と前記ワード線との間に接続された第１記憶手段とを備え、
読み出し動作から、読み出したデータを再び書き込む動作までを通じて、前記第１記憶手段に、第１の方向の電界を与える第１電圧パルスと、前記第１の方向と逆方向の電界を与える第２電圧パルスとを、それぞれ、同じ回数ずつ印加するとともに、前記読み出し動作により読み出されたデータが第１データの場合と第２データの場合とで、前記第１記憶手段に前記第１電圧パルスおよび前記第２電圧パルスを印加するための手法を変更する、メモリ。
【請求項２】
前記読み出し動作により読み出されたデータが第１データの場合と第２データの場合とで、前記読み出し動作から前記再書き込み動作までの前記第１記憶手段への電圧パルスの印加手順を変更する、請求項１に記載のメモリ。
【請求項３】
前記第１電圧パルスおよび前記第２電圧パルスが印加される前記第１記憶手段は、選択されたビット線と選択されたワード線とに繋がる選択された第１記憶手段と、選択された第１記憶手段以外の非選択の第１記憶手段とを含む、請求項１または２に記載のメモリ。
【請求項４】
前記読み出し動作により読み出されたデータが第２データの場合、前記読み出し動作、２回の第１データを書き込む動作、および、第２データを書き込む動作を行う、請求項１〜３のいずれか１項に記載のメモリ。
【請求項５】
前記ワード線と前記ビット線とを実質的に同じ電位にした後に、前記読み出し動作を開始する、請求項１〜３のいずれか１項に記載のメモリ。
【請求項６】
前記読み出し動作により読み出したデータと比較するための参照データを出力する第２記憶手段をさらに備え、
読み出し動作から、読み出したデータを再び書き込む動作までを通じて、前記第２記憶手段に、第１の方向の電界を与える第１電圧パルスと、前記第１の方向と逆方向の電界を与える第２電圧パルスとを、それぞれ、同じ回数ずつ印加するとともに、前記読み出し動作により読み出されたデータが第１データの場合と第２データの場合とで、前記第２記憶手段に前記第１電圧パルスおよび前記第２電圧パルスを印加するための手法を変更する、請求項１〜５のいずれか１項に記載のメモリ。
【請求項７】
データの書き込み動作時に、選択された第１記憶手段に書き込むべきデータと逆のデータを書き込んだ後、前記書き込むべきデータを書き込む、請求項１〜６のいずれか１項に記載のメモリ。
【請求項８】
前記非選択の前記第１記憶手段には、分極反転する電圧である抗電圧以下の電圧が印加される、請求項１〜７のいずれか１項に記載のメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、メモリに関する。
【０００２】
【従来の技術】
従来、半導体メモリとして、揮発性メモリと不揮発性メモリとが知られている。また、揮発性メモリとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が知られており、不揮発性メモリとしては、フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）が知られている。ＤＲＡＭおよびフラッシュＥＥＰＲＯＭは、高集積化が可能であるため、幅広く使用されている。
【０００３】
図５８は、従来のＤＲＡＭのメモリセルの構成を示した等価回路図である。また、図５９は、従来のＤＲＡＭに用いられるトレンチ型キャパシタの構造を示した断面図である。まず、図５８を参照して、従来の揮発性メモリとしてのＤＲＡＭのメモリセル１０３は、１つの選択トランジスタ１０１と、１つのキャパシタ１０２とによって構成されている。そして、メモリセルの情報は、電荷としてキャパシタ１０２に蓄えられる。メモリセルの情報を読み出すときは、ワード線ＷＬが立ち上がることによって、選択トランジスタ１０１がオン状態となる。これにより、セル容量Ｃｃｅｌｌとビット線容量Ｃｂｌとが容量結合する。これにより、メモリセルに蓄えられていた電荷量によって、ビット線電位が決まるので、その電位を読み出すことができる。
【０００４】
上記のような構成を有する従来のＤＲＡＭのメモリセルにおいて、微細化された場合にもキャパシタ１０２のセル容量Ｃｃｅｌｌを確保するために、図５９に示すように、キャパシタ１０２を構成する上部電極１０２ａおよび下部電極１０２ｃならびに誘電体膜１０２ｂを縦方向に延ばしたトレンチ型キャパシタが用いられている。しかしながら、さらに微細化が進むと、図５９に示したトレンチ型キャパシタを用いてもキャパシタ１０２の容量を確保することが困難になってきている。すなわち、デザインルールの縮小によるＤＲＡＭの高集積化は、限界に近づいてきている。
【０００５】
また、不揮発性メモリとしてのフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）では、スタック型およびスプリットゲート型などのＣＨＥ（チャネルホットエレクトロン）書き込み方式のメモリセルは、チャネル長の微細化に限界がある。また、ＮＡＮＤ型などのＦＮ（ファウラーノルドハイム）書き込み方式のメモリセルでは、微細化の限界は、ロジックトランジスタと同等である。しかし、フラッシュメモリの動作には、１５Ｖ〜２０Ｖの高電圧が必要であり、ロジックトランジスタの低電源電圧化が進むと、その低電源電圧から１５Ｖ〜２０Ｖの高電圧を生成する際の生成効率が低下する。このため、電力消費が増大するとともにチャージポンプ部の面積も大きくなるので、微細化の妨げになるという問題がある。
【０００６】
一方、近年注目されている不揮発性メモリの１つとして、強誘電体メモリが知られている（たとえば、特許文献１）。この強誘電体メモリは、強誘電体の分極方向による擬似的な容量変化をメモリ素子として利用するメモリである。この強誘電体メモリは、原理的に、高速かつ低電圧でデータ書き換えが可能であるので、高速および低電圧というＤＲＡＭの利点と、不揮発性というフラッシュメモリの利点とを兼ね備えた理想のメモリとして脚光を浴びている。
【０００７】
強誘電体メモリのメモリセル方式は、１トランジスタ１キャパシタ方式、単純マトリックス方式および１トランジスタ方式の３種類に大きく分類される。図６０は、１トランジスタ１キャパシタ方式の強誘電体メモリのメモリセルを示した等価回路図である。また、図６１は、単純マトリックス方式の強誘電体メモリのメモリセルアレイを示した等価回路図である。図６２は、単純マトリックス方式の強誘電体メモリの動作を説明するためのヒステリシス図であり、図６３は、単純マトリックス方式の強誘電体メモリにおけるディスターブ現象を説明するためのヒステリシス図である。また、図６４は、１トランジスタ方式の強誘電体メモリのメモリセルを示した等価回路図であり、図６５は、１トランジスタ方式の強誘電体メモリの動作を説明するためのヒステリシス図である。また、図６６は、図６４に示した１トランジスタ方式の強誘電体メモリの書き込み時における電圧印加状態を説明するための等価回路図であり、図６７は、図６４に示した１トランジスタ方式の強誘電体メモリのスタンバイ時における電圧印加状態を説明するための等価回路図である。
【０００８】
まず、図６０に示すように、１トランジスタ１キャパシタ方式の強誘電体メモリのメモリセル１１３は、ＤＲＡＭと同様、１つの選択トランジスタ１１１と１つの強誘電体キャパシタ１１２とによって構成されている。ＤＲＡＭと異なる点は、キャパシタが強誘電体キャパシタ１１２である点である。動作としては、ワード線ＷＬが立ち上がることによって選択トランジスタ１１１がオン状態になる。これにより、強誘電体キャパシタ１１２のキャパシタ容量Ｃｃｅｌｌとビット線容量Ｃｂｌとが接続される。次に、プレート線ＰＬがパルス駆動されることによって、強誘電体キャパシタ１１２の分極方向によって異なる電荷量がビット線ＢＬに送られる。そして、ＤＲＡＭの場合と同様、ビット線ＢＬの電圧として、データが読み出される。
【０００９】
この１トランジスタ１キャパシタ方式の強誘電体メモリでは、ＤＲＡＭと同様の構成を有するため、強誘電体キャパシタ１１２の微細化に限界がある。このため、ＤＲＡＭと同様、高集積化には限界がある。
【００１０】
次に、図６１〜図６３を参照して、単純マトリックス方式の強誘電体メモリについて説明する。単純マトリックス方式の強誘電体メモリのメモリセル１２１は、図６１に示すように、互いに交差する方向に延びるように形成されたワード線ＷＬおよびビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）とからなる強誘電体キャパシタ１２２により構成されている。強誘電体キャパシタ１２２の一端は、ワード線ＷＬに接続されており、強誘電体キャパシタ１２２の他端は、ビット線ＢＬに接続されている。この単純マトリックス方式の強誘電体メモリでは、ビット線ＢＬと強誘電体キャパシタ１２２との容量結合による電位を読み出すので、ＤＲＡＭと同様に、容量の確保が必要である。ただし、この単純マトリックス方式の強誘電体メモリでは、強誘電体キャパシタ１２２のみによってメモリセル１２１が構成されており、選択トランジスタが存在しないため、１トランジスタ１キャパシタ方式よりも集積度を高めることができる。
【００１１】
ここで、この単純マトリックス方式の強誘電体メモリの動作を図６１および図６２を参照して説明する。なお、読み出し／書き込み時に各セルに印加される電圧を以下の表１に示す。
【００１２】
【表１】
2004047045.tif 000003
書き込み動作としては、スタンバイ状態では、強誘電体キャパシタ１２２の両端は同一電位となっている。データ「０」を書き込むときには、ワード線ＷＬにＶｃｃを印加するとともに、ビット線ＢＬに０Ｖを印加する。この時、強誘電体キャパシタ１２２には、Ｖｃｃの電圧が印加される。これにより、図６２に示したＡ点に移る。その後、強誘電体キャパシタ１２２の両端を同一電位にすると、図６２に示す「０」に遷移する。データ「１」を書き込むときには、ワード線ＷＬに０Ｖを印加するとともに、ビット線ＢＬにＶｃｃを印加する。この時、強誘電体キャパシタ１２２には、−Ｖｃｃの電圧が印加される。これにより、図６２のＢ点に移る。この後、強誘電体キャパシタ１２２の両端を同一電位にすると、図６２に示す「１」に遷移する。
【００１３】
また、読み出し動作としては、まず、ビット線ＢＬを０Ｖにプリチャージする。次に、ワード線ＷＬをＶｃｃに立ち上げる。この電圧Ｖｃｃは、強誘電体キャパシタ１２２の容量ＣＦＥ、ビット線ＢＬの寄生容量をＣＢＬとすると、ＣＦＥとＣＢＬとで容量分割される。強誘電体キャパシタ１２２の容量ＣＦＥは、保持されているデータによって、Ｃ０またはＣ１として近似することができる。そのため、ビット線ＢＬの電位は以下の式（１）および式（２）によって表される。
【００１４】
Ｖ０＝｛Ｃ０／（Ｃ０＋ＣＢＬ）｝×Ｖｃｃ　　　・・・・・（１）
Ｖ１＝｛Ｃ１／（Ｃ１＋ＣＢＬ）｝×Ｖｃｃ　　　・・・・・（２）
上記式（１）は、データ「０」が保持されているときのビット線ＢＬの電位Ｖ０を示しており、上記式（２）は、データ「１」が保持されているときのビットＢＬの電位Ｖ１を示している。
【００１５】
上記式（１）のビット線電位Ｖ０と上記式（２）によるビット線電位Ｖ１との電位差をリードアンプによって判別することによりデータの読み出しを行う。このデータの読み出し時に、メモリセルのデータは破壊されるので、データの読み出し後に、読み出しデータに応じた書き込み動作（リストア）を行う。
【００１６】
なお、単純マトリックス方式の強誘電体メモリには、非選択セルのデータが消えるディスターブという不都合がある。すなわち、全ての非選択のメモリセルには、書き込み時および読み出し時に、１／３Ｖｃｃの電圧が印加されることになる。したがって、図６３に示すように、強誘電体の持つヒステリシス特性によって、分極量が減少していき、その結果、データが消えてしまう。
【００１７】
次に、図６４〜図６７を参照して、１トランジスタ方式の強誘電体メモリについて説明する。１トランジスタ方式の強誘電体メモリのメモリセル１３１は、図６４に示すように、ＭＯＳトランジスタ１３３のゲートに、強誘電体キャパシタ１３２を接続した構成を有する。また、この１トランジスタ方式の強誘電体メモリでは、強誘電体キャパシタ１３２の一端は、ワード線ＷＬに接続されており、強誘電体キャパシタ１３２の他端は、セルトランジスタを構成するＭＯＳトランジスタ１３３のゲートに接続されている。この１トランジスタ方式の強誘電体メモリでは、強誘電体キャパシタ１３２の分極方向によって、ＭＯＳトランジスタ１３３のしきい値電圧が変化するので、メモリセル電流が変化する。このメモリセル電流の変化を判別することによって、データが読み出される。この１トランジスタ方式の強誘電体メモリでは、メモリセル電流を検出することによりデータの読み出しが行われるので、図６０に示した１トランジスタ１キャパシタ方式の強誘電体メモリのように、ビット線容量を考慮して強誘電体キャパシタのキャパシタ容量をある程度大きくする必要がない。このため、強誘電体キャパシタ１３２を小さくすることができるので、微細化に適している。
【００１８】
以下、１トランジスタ方式の強誘電体メモリの動作について説明する。まず、スタンバイ状態では、全てのワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬは０Ｖとなっている。書き込み動作としては、データ「０」を書き込む際には、ワード線ＷＬにＶｐｐ（昇圧電圧）を印加する。この時、強誘電体キャパシタ１３２には、ＭＯＳトランジスタ１３３のゲート容量と容量分割された電位Ｖｃｃが印加される。これにより、初期状態であるにもかかわらず、図６５に示した点Ａに移る。その後、ワード線ＷＬを０Ｖに戻すと、図６５に示したデータ「０」に遷移する。データ「１」を書き込む際には、ワード線ＷＬに０Ｖ、ビット線ＢＬにＶｐｐを印加する。この場合、強誘電体キャパシタ１３２には、−Ｖｃｃの電圧が印加される。これにより、図６５に示したＢ点に移る。その後、ビット線ＢＬを０Ｖに戻すと、図６５に示したデータ「１」に遷移する。
【００１９】
１トランジスタ方式の強誘電体メモリの読み出し動作の際には、ワード線ＷＬを分極反転しない程度の電圧Ｖｒに立ち上げることにより行う。これにより、セルトランジスタ（ＭＯＳトランジスタ）１３３のゲート電圧が書き込み状態によって変化する。そして、セルトランジスタ１３３のゲート電圧の変化によってセルトランジスタ１３３を流れる電流が異なるので、その電流差をビット線ＢＬを通じて読み出す。すなわち、１トランジスタ方式の強誘電体メモリでは、強誘電体キャパシタとビット線容量との容量結合による電位差ではなく、セルトランジスタの電流を読み出せばよいので、読み出し時の分極反転は必要ない。このため、非破壊読み出しが可能である。
【００２０】
ただし、この１トランジスタ方式の強誘電体メモリでは、上記した単純マトリックス方式の強誘電体メモリと同様、非選択セルのディスターブの問題がある。また、強誘電体キャパシタ１３２への逆バイアス状態が続くことに起因して、データが変化するいわゆる逆バイアスリテンションという問題もある。すなわち、データの書き込み時に、図６６に示すように、ワード線ＷＬにＶｐｐを印加することによってデータを書き込んだ後、スタンバイ状態に戻ると、図６７に示すように、分極とは逆方向の電位が掛かり続ける。このため、データの保持時間が短くなるという問題がある。
【００２１】
【特許文献１】
特開２００１−２１０７９５号公報
【発明が解決しようとする課題】
上記のように、従来のＤＲＡＭおよびフラッシュメモリの微細化は困難になってきているため、より高集積化が可能なメモリセル方式が求められている。その一方、強誘電体メモリの１トランジスタ方式および単純マトリックス方式は高集積化が可能である反面、上記したような非選択セルのデータが消えるディスターブ現象や逆バイアス状態が続くことに起因してデータが変化する逆バイアスリテンションなどの問題があった。このため、従来の１トランジスタ方式および単純マトリックス方式の強誘電体メモリの実用化は困難であるという問題点があった。
【００２２】
この発明は上記のような課題を解決するためになされたものであり、この発明の１つの目的は、非選択セルのデータが消えるディスターブ現象を抑制することが可能なメモリを提供することである。
【００２３】
【課題を解決するための手段および発明の効果】
上記目的を達成するために、この発明の一の局面によるメモリは、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に接続された第１記憶手段とを備え、読み出し動作から、読み出したデータを再び書き込む動作までを通じて、第１記憶手段に、第１の方向の電界を与える第１電圧パルスと、第１の方向と逆方向の電界を与える第２電圧パルスとを、それぞれ、同じ回数ずつ印加するとともに、読み出し動作により読み出されたデータが第１データの場合と第２データの場合とで、第１記憶手段に第１電圧パルスおよび第２電圧パルスを印加するための手法を変更する。
【００２４】
この一の局面によるメモリでは、上記のように、読み出し動作から、読み出したデータを再び書き込む動作までを通じて、非選択の第１記憶手段に、互いに逆方向の第１電圧パルスおよび第２電圧パルスを同じ回数ずつ印加することによって、非選択セルの第１記憶手段においてディスターブによる分極劣化が打ち消されるので、非選択セルのディスターブ現象を抑制することができる。また、読み出し動作により読み出されたデータが第１データの場合と第２データの場合とで、第１記憶手段に第１電圧パルスおよび第２電圧パルスを印加するための手法を変更することによって、データが第１データの場合と第２データの場合とでそれぞれ別個に、必要な回数分だけ非選択の第１記憶手段に互いに逆方向の電圧を同じ回数ずつ印加することができる。
【００２５】
上記一の局面によるメモリにおいて、読み出し動作により読み出されたデータが第１データの場合と第２データの場合とで、読み出し動作から再書き込み動作までの第１記憶手段への電圧パルスの印加手順を変更するようにしてもよい。　なお、印加手順を変更するとは、印加のシーケンスを変更することを意味する。つまり、電圧パルスの数や方向を変更することを意味する。
【００２６】
上記一の局面によるメモリにおいて、好ましくは、第１電圧パルスおよび第２電圧パルスが印加される第１記憶手段は、選択されたビット線と選択されたワード線とに繋がる選択された第１記憶手段と、選択された第１記憶手段以外の非選択の第１記憶手段とを含む。このように構成すれば、容易に、非選択の第１記憶手段において、ディスターブによる分極劣化が打ち消されるので、非選択の第１記憶手段のディスターブ現象を抑制することができる。
【００２７】
上記一の局面によるメモリにおいて、好ましくは、読み出し動作により読み出されたデータが第２データの場合は、読み出し動作、２回の第１データを書き込む動作、および、第２データを再び書き込む動作を行う。このように構成すれば、、読み出し動作により読み出されたデータが第２データの場合に、容易に、非選択の第１記憶手段においてディスターブによる分極劣化が打ち消されるので、非選択の第１記憶手段のディスターブ現象を抑制することができる。また、別途、補償動作を発生させる回路が不要になる。
【００２８】
上記一の局面によるメモリにおいて、ワード線とビット線とを実質的に同じ電位にした後、読み出し動作を開始するようにしてもよい。
【００２９】
上記一の局面によるメモリにおいて、読み出し動作により読み出したデータと比較するための参照データを出力する第２記憶手段をさらに備え、読み出し動作から、読み出したデータを再び書き込む動作までを通じて、第２記憶手段に、第１の方向の電界を与える第１電圧パルスと、第１の方向と逆方向の電界を与える第２電圧パルスとを、それぞれ、同じ回数ずつ印加するとともに、読み出し動作により読み出されたデータが第１データの場合と第２データの場合とで、第２記憶手段に第１電圧パルスおよび第２電圧パルスを印加するための手法を変更する。このように構成すれば、読み出したデータと比較するための参照データを出力する第２記憶手段においても、非選択の第２記憶手段のディスターブ現象を抑制することができるので、読み出し動作により読み出されたデータと参照データとを比較する際に、正確な読み出しを行うことができる。
【００３０】
上記一の局面によるメモリにおいて、好ましくは、データの書き込み動作時に、書き込むべきデータと逆のデータを予め書き込んだ後、書き込むべきデータを書き込む。このように構成すれば、非選択の第１記憶手段においてディスターブによる分極劣化が打ち消されるので、非選択の第１記憶手段のディスターブ現象を抑制することができる。
【００３１】
また、上記一の局面によるメモリにおいて、非選択の第１記憶手段には、分極反転する電圧である抗電圧以下の電圧が印加されてもよい。このように構成すれば、最終的に非選択セルに発生する分極状態の劣化量を少なくすることができる。
【００３２】
なお、上記発明は以下のように変更してもよい。
【００３３】
上記一の局面によるメモリにおいて、読み出し動作により読み出されたデータが第１データの場合は、互いに逆方向の第１電圧パルスおよび第２電圧パルスが１回ずつ印加されるか、または、実質的に電圧が印加されず、読み出し動作により読み出されたデータが第２データの場合は、互いに逆方向の第１電圧パルスおよび第２電圧パルスが２回ずつ印加されるか、または、実質的に電圧が印加されないようにしてもよい。このように構成すれば、第１データが読み出された場合および第２データが読み出された場合に、容易に、非選択の第１記憶手段においてディスターブによる分極劣化が打ち消されるので、非選択の第１記憶手段のディスターブ現象を抑制することができる。なお、２回ずつ印加される電圧パルスは、全く同一形態の電圧パルスを２回ずつ印加してもよいし、それぞれ形態の異なる電圧パルスを印加してもよい。
【００３４】
上記一の局面によるメモリにおいて、好ましくは、読み出し動作により読み出されたデータが第１データの場合は、読み出し動作および第１データの再書き込み動作を行い、読み出し動作により読み出されたデータが第２データの場合は、読み出し動作、第１データの再書き込み動作、第２データ再書き込みのための補償動作、および、第２データの再書き込み動作を行う。このように構成すれば、容易に、データが第１データの場合と第２データの場合とでそれぞれ別個に、必要な回数分だけ非選択の第１記憶手段に互いに逆方向の電圧パルスを同じ回数ずつ印加することができる。
【００３５】
上記一の局面によるメモリにおいて、好ましくは、非選択の第１記憶手段には、選択された第１記憶手段に印加される電圧の実質的に１／３の電圧が印加される。このように構成すれば、選択された第１記憶手段に印加される電圧と非選択の第１記憶手段に印加される電圧との電圧差を最も大きくすることができるので、非選択の第１記憶手段のディスターブ現象をより低減することができる。なお、選択された第１記憶手段に印加される電圧の実質的に１／３とは、選択された第１記憶手段に印加される電圧をＶｉｎとした場合、１／３Ｖｉｎ×０．９以上１／３Ｖｉｎ×１．１以下の範囲内に含まれる電圧値を意味する。
【００３６】
上記一の局面によるメモリにおいて、読み出し動作では、非選択のビット線につながる非選択の第１記憶手段には、データの再書き込み動作時に選択された第１記憶手段に印加される電圧の実質的に１／３の電圧が印加され、選択されたビット線につながる非選択の第１記憶手段には、データの再書き込み動作時に選択された第１記憶手段に印加される電圧の実質的に１／３よりも小さい電圧が印加されてもよい。上記一の局面によるメモリにおいて、読み出し動作では、選択されたビット線につながる非選択の第１記憶手段には、データの再書き込み動作時に選択された第１記憶手段に印加される電圧の実質的に１／３の電圧よりも小さい電圧が印加された後、データの再書き込み動作時に選択された第１記憶手段に印加される電圧の実質的に１／３の電圧が印加されてもよい。なお、データの再書き込み動作時に選択された第１記憶手段に印加される電圧の実質的に１／３の電圧よりも小さい電圧とは、データの再書き込み動作時に選択された第１記憶手段に印加される電圧の実質的に１／３の電圧の絶対値よりも小さい絶対値を有する正および負の電圧を意味する。
【００３７】
上記一の局面によるメモリにおいて、非選択の第１記憶手段には、選択された第１記憶手段に印加される電圧の実質的に１／２の電圧が印加されるか、または、電圧が印加されないようにしてもよい。なお、選択された第１記憶手段に印加される電圧の実質的に１／２とは、選択された第１記憶手段に印加される電圧をＶｉｎとした場合、１／２Ｖｉｎ×０．９以上１／２Ｖｉｎ×１．１以下の範囲内に含まれる電圧値を意味する。また、上記一の局面によるメモリにおいて、読み出し動作では、非選択のビット線につながる非選択の第１記憶手段には、データの再書き込み動作時に選択された第１記憶手段に印加される電圧の実質的に１／２の電圧が印加されるか、または、電圧が印加されず、選択されたビット線につながる非選択の第１記憶手段には、データの再書き込み動作時に選択された第１記憶手段に印加される電圧の実質的に１／２よりも小さい電圧が印加されるか、または、電圧が印加されないようにしてもよい。なお、データの再書き込み動作時に選択された第１記憶手段に印加される電圧の実質的に１／２の電圧よりも小さい電圧とは、データの再書き込み動作時に選択された第１記憶手段に印加される電圧の実質的に１／２の電圧の絶対値よりも小さい絶対値を有する正および負の電圧を意味する。
【００３８】
また、上記一の局面によるメモリにおいて、読み出し動作では、選択されたビット線につながる非選択の第１記憶手段には、データの再書き込み動作時に選択された第１記憶手段に印加される電圧の実質的に１／２の電圧よりも小さい電圧が印加された後、データの再書き込み動作時に選択された第１記憶手段に印加される電圧の実質的に１／２の電圧が印加されるか、または、読み出し動作を通じて、非選択のビット線につながる非選択の第１記憶手段には、実質的に電圧が印加されないようにしてもよい。
【００３９】
上記一の局面によるメモリにおいて、好ましくは、読み出し動作は、選択されたビット線の電圧を検知することによって行う。このように構成すれば、データが第１データの場合と第２データの場合とで選択されたビット線の電圧値が異なるので、容易に、データの読み出しを行うことができる。この場合、好ましくは、読み出し動作では、第１の期間で選択されたビット線の電圧を検知した後、第２の期間で、選択されたビット線を実質的に０Ｖに戻し、第１の期間は、選択されたビット線につながる非選択の第１記憶手段が第１の期間に受ける分極量の変化量が、選択されたビット線につながる非選択の第１記憶手段が第２の期間に受ける分極量の変化量に比べて十分に小さくなるような長さに設定され、第２の期間は、再書き込み動作で選択されたビット線につながる非選択の第１記憶手段が受ける分極量の変化量と同等の変化量を、ビット線につながる非選択の第１記憶手段が受けるような長さに設定されている。このように構成すれば、選択されたビット線につながる非選択の第１記憶手段においても、分極劣化と分極改善とが交互に同じ回数ずつ繰り返されるので、選択されたビット線につながる非選択の第１記憶手段についてもディスターブ現象を抑制することができる。
【００４０】
上記一の局面によるメモリにおいて、好ましくは、読み出し動作は、選択されたワード線に流れる電流を検知することによって行う。このように構成すれば、データが第１データの場合と第２データの場合とで選択されたワード線に流れる電流値が異なるので、容易に、データの読み出しを行うことができる。
【００４１】
上記一の局面によるメモリにおいて、好ましくは、読み出し動作は、選択されたワード線に流れる電流値と選択されたビット線に流れる電流値とを比較することによって行う。このように構成すれば、データが第１データの場合には、選択されたワード線に流れる電流値と選択されたビット線に流れる電流値とが同じであるとともに、データが第２データの場合には、選択されたワード線に流れる電流値と選択されたビット線に流れる電流値とが異なるので、容易に、データの読み出しを行うことができる。
【００４２】
上記一の局面によるメモリにおいて、好ましくは、読み出し動作により読み出されたデータと比較するための参照データを出力する第２記憶手段を含むダミーセルをさらに備え、ダミーセルにおいても、読み出し動作から、読み出したデータを再び書き込む動作までを通じて、第２記憶手段に、第１の方向の電界を与える第１電圧パルスと、第１の方向と逆方向の電界を与える第２電圧パルスとが、それぞれ、同じ回数ずつ印加されるか、または、実質的に電圧が印加されない。このように構成すれば、ダミーセルにおいても、非選択の第２記憶手段のディスターブ現象を抑制することができるので、読み出し動作により読み出されたデータと参照データとを比較する際に、正確な読み出しを行うことができる。
【００４３】
この場合、メモリセルが形成される領域とダミーセルが形成される領域とは、ワード線を分割することにより分割されていてもよいし、メモリセルが形成される領域とダミーセルが形成される領域とは、ビット線を分割することにより分割されていてもよい。
【００４４】
上記一の局面によるメモリにおいて、好ましくは、メモリセルは、互いに交差する方向に延びるように形成されたワード線およびビット線と、ワード線とビット線との間に配置された強誘電体膜とからなる強誘電体キャパシタにより構成されたメモリセルを含む。このように構成すれば、単純マトリックス方式の強誘電体メモリにおいて、容易に、非選択セルのディスターブ現象を抑制することができる。
【００４５】
上記一の局面によるメモリにおいて、好ましくは、メモリセルは、強誘電体キャパシタと負荷容量とにより構成されたメモリセルを含む。このように構成すれば、強誘電体キャパシタと負荷容量とにより構成されたメモリセルを含む強誘電体メモリにおいて、容易に、非選択セルのディスターブ現象を抑制することができる。この場合、負荷容量は、強誘電体キャパシタおよび常誘電体キャパシタのいずれかであってもよい。また、強誘電体キャパシタの容量をＣｆとし、負荷容量をＣｅとした場合、メモリセルには、メモリセルが強誘電体キャパシタのみから構成されている場合に印加される電圧の実質的に（Ｃｆ＋Ｃｅ）／Ｃｅ倍の電圧が印加される。このように構成すれば、容易に、強誘電体キャパシタと負荷容量とにより構成されたメモリセルを含む強誘電体メモリに、本発明の電圧配置を適用することができる。
【００４６】
上記一の局面によるメモリにおいて、好ましくは、メモリセルは、一端がワード線に接続されるとともに、他端がトランジスタのゲート電極に接続された強誘電体キャパシタを有するメモリセルを含む。このように構成すれば、ＦＥＴ型の強誘電体メモリにおいて、容易に、非選択セルのディスターブ現象を抑制することができる。この場合、データの読み出し動作は、トランジスタのドレイン電流を測定することにより行う。このように構成すれば、データが第１データの場合と第２データの場合とでドレイン電流値が異なるので、容易に、データの読み出しを行うことができる。また、強誘電体キャパシタの容量をＣｆとし、ゲート電極の容量をＣｇとした場合、メモリセルには、メモリセルが強誘電体キャパシタのみから構成されている場合に印加される電圧の実質的に（Ｃｆ＋Ｃｇ）／Ｃｇ倍の電圧が印加される。このように構成すれば、容易に、ＦＥＴ型の強誘電体メモリに、本発明の電圧配置を適用することができる。
【００４７】
上記一の局面によるメモリにおいて、好ましくは、読み出し動作から、読み出したデータを再び書き込む動作までを通じて、非選択の第１記憶手段のうち、少なくとも、選択された第１記憶手段とワード線およびビット線を共有しない非選択の第１記憶手段と、選択された第１記憶手段とワード線を共有する非選択の第１記憶手段とに、互いに逆方向の同じ大きさの第１電圧パルスおよび第２電圧パルスが同じ回数ずつ印加されるか、または、実質的に電圧が印加されない第１の構成を有する。このように構成すれば、非選択の第１記憶手段のうち、少なくとも、選択された第１記憶手段とワード線およびビット線を共有しない第１記憶手段と、選択された第１記憶手段とワード線を共有する第１記憶手段とのディスターブ現象を抑制することができる。
【００４８】
上記第１の構成において、好ましくは、互いに逆方向の同じ大きさの第１電圧パルスおよび前記第２電圧パルスは、データの書き込み時に第１記憶手段に印加される電圧の実質的に１／３であり、読み出し動作から、読み出したデータを再び書き込む動作までを通じて、非選択の第１記憶手段のうち、少なくとも選択された第１記憶手段とワード線およびビット線を共有しない非選択の第１記憶手段と、選択された第１記憶手段とワード線を共有する非選択の第１記憶手段とに、データの書き込み時に第１記憶手段に印加される電圧の実質的に１／３の互いに逆方向の第１電圧パルスおよび第２電圧パルスが同じ回数ずつ印加される。このように構成すれば、１／３Ｖｃｃ法を用いる場合に、非選択の第１記憶手段のうち、少なくとも、選択された第１記憶手段とワード線およびビット線を共有しない第１記憶手段と、選択された第１記憶手段とワード線を共有する第１記憶手段とのディスターブ現象を抑制することができる。
【００４９】
この場合、好ましくは、読み出し動作から、読み出したデータを再び書き込む動作までを通じて、非選択の第１記憶手段のうち、選択された第１記憶手段とビット線を共有する非選択の第１記憶手段にも、データの書き込み時に第１記憶手段に印加される電圧の実質的に１／３の互いに逆方向の第１電圧パルスおよび第２電圧パルスが同じ回数ずつ印加される。このように構成すれば、選択された第１記憶手段とワード線およびビット線を共有しない第１記憶手段と、選択された第１記憶手段とワード線を共有する第１記憶手段とに加えて、選択された第１記憶手段とビット線を共有する第１記憶手段についても、ディスターブ現象を抑制することができるので、全ての非選択の第１記憶手段のディスターブ現象を抑制することができる。
【００５０】
上記第１の構成において、好ましくは、互いに逆方向の同じ大きさの第１電圧パルスおよび第２電圧パルスは、データの書き込み時に第１記憶手段に印加される電圧の実質的に１／２であり、読み出し動作から、読み出したデータを再び書き込む動作までを通じて、非選択の第１記憶手段のうち、少なくとも選択された第１記憶手段とワード線を共有する非選択の第１記憶手段に、データの書き込み時に第１記憶手段に印加される電圧の実質的に１／２の互いに逆方向の第１電圧パルスおよび第２電圧パルスが同じ回数ずつ印加されるとともに、選択された第１記憶手段とワード線およびビット線を共有しない非選択の第１記憶手段に、実質的に電圧が印加されない。このように構成すれば、１／２Ｖｃｃ法を用いる場合に、非選択の第１記憶手段のうち、少なくとも、選択された第１記憶手段とワード線およびビット線を共有しない第１記憶手段と、選択された第１記憶手段とワード線を共有する第１記憶手段とのディスターブ現象を抑制することができる。
【００５１】
また、上記一の局面によるメモリにおいて、読み出し動作および再書き込み動作の際には、選択された第１記憶手段には、所定の電圧が印加され、非選択の第１記憶手段には、上記所定の電圧のｍ／ｎ（ｍ，ｎは正の整数）の電圧が印加されるようにしてもよい。この場合、好ましくは、非選択の第１記憶手段には、上記所定の電圧の１／３の電圧が印加される。このように構成すれば、選択された第１記憶手段に印加される電圧と非選択の第１記憶手段に印加される電圧との電圧差を最も大きくすることができるので、非選択の第１記憶手段のディスターブ現象をより低減することができる。
【００５２】
また、上記一の局面によるメモリにおいて、第１記憶手段は、強誘電体膜を含んでいてもよいし、第１記憶手段は、抵抗素子を含んでいてもよい。
【００５３】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００５４】
（第１実施形態）
図１は、本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの全体構成を示したブロック図である。まず、図１を参照して、第１実施形態の単純マトリックス方式の強誘電体メモリの全体構成について説明する。第１実施形態の強誘電体メモリは、メモリセルアレイ１と、ロウデコーダ２と、カラムデコーダ３と、ロウアドレスバッファ４と、カラムアドレスバッファ５と、ライトアンプ６と、入力バッファ７と、電圧センスアンプからなるリードアンプ８と、出力バッファ９と、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路１０とを備えている。
【００５５】
メモリセルアレイ１は、強誘電体キャパシタ（図示せず）のみからなる単純マトリックス方式のメモリセルを複数個含んでいる。すなわち、第１実施形態による単純マトリックス方式のメモリセルは、図６１に示した従来の単純マトリックス方式のメモリセルと同様、互いに交差する方向に延びるように形成されたワード線ＷＬおよびビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）とからなる強誘電体キャパシタ（図示せず）により構成されている。この強誘電体キャパシタは、本発明の「第１記憶手段」の一例である。メモリセルアレイ１のワード線ＷＬには、ロウデコーダ２が接続されており、ビット線ＢＬには、カラムデコーダ３が接続されている。ロウデコーダ２およびカラムデコーダ３には、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路１０が接続されている。これにより、非選択ワード線ＷＬ（非選択ＷＬ）および非選択ビット線ＢＬ（非選択ＢＬ）には、１／３Ｖｃｃおよび２／３Ｖｃｃを印加可能である。また、ロウデコーダ２およびカラムデコーダ５は、選択ワード線ＷＬ（選択ＷＬ）および選択ビット線ＢＬ（選択ＢＬ）に、Ｖｃｃ（電源電圧または電源電圧に基づいて生成された電圧）および０Ｖを印加可能なように構成されている。
【００５６】
図２は、図１に示した第１実施形態による強誘電体メモリの１／３Ｖｃｃ・２／３Ｖｃｃ生成回路の内部構成を示した回路図である。図２に示すように、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路は、２つの１／２Ｖｃｃ生成回路４０ａおよび４０ｂを組み合わせることによって構成されている。この１／２Ｖｃｃ生成回路４０ａおよび４０ｂは、２つの電圧入力端子５０ａ（５０ｂ）および５１ａ（５１ｂ）と、１つの電圧出力端子５２ａ（５２ｂ）とを有している。また、一方の１／２Ｖｃｃ生成回路４０ａの電圧入力端子５０ａには、Ｖｃｃが印加され、電圧入力端子５１ａは、他方の１／２Ｖｃｃ生成回路４０ｂの電圧出力端子５２ｂと接続されている。また、一方の１／２Ｖｃｃ生成回路４０ａの電圧出力端子５２ａは、他方の１／２Ｖｃｃ生成回路４０ｂの電圧入力端子５０ｂと接続されている。さらに、他方の１／２Ｖｃｃ生成回路４０ｂの電圧入力端子５１ｂには、０Ｖが印加されている。
【００５７】
このように構成することにより、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路の一方の電圧出力端子６２ａ（一方の１／２Ｖｃｃ生成回路４０ａの電圧出力端子５２ａ）からは、Ｖｃｃと１／３Ｖｃｃとの中間の電圧である２／３Ｖｃｃが得られる。また、他方の電圧出力端子６２ｂ（他方の１／２Ｖｃｃ生成回路４０ｂの電圧出力端子５２ｂ）からは、２／３Ｖｃｃと０Ｖとの中間の電圧である１／３Ｖｃｃが得られる。
【００５８】
以下、図３〜図６を参照して、第１実施形態の単純マトリックス方式の強誘電体メモリにおける読み出し動作および再書き込み動作について説明する。なお、この動作説明では、図３に示すワード線ＷＬ２とビット線ＢＬ２との交点に位置する第４セルを選択セルとして説明する。
【００５９】
図４には、ワード線ＷＬおよびビット線ＢＬに印加する電圧波形が示されている。図４に示す（１）、（２）、（３）および（４）の各動作の時間は、それぞれ、同じ時間（Ｔ秒）とする。また、（１）〜（４）の各動作は、（１）から（４）まで連続して行ってもよいし、それぞれ独立して行ってもよい。以下に、（１）〜（４）での各動作について説明する。なお、スタンバイ状態では、ワード線ＷＬおよびビット線ＢＬは、０Ｖとする。
【００６０】
（１）読み出し動作
図４に示した（１）の期間では、読み出し動作を行う。まず、スタンバイ状態から、選択ＢＬをフローティング状態にする。同じタイミングで、選択ＷＬをＶｃｃ、非選択ＷＬを１／３Ｖｃｃ、非選択ＢＬを２／３Ｖｃｃにする。この状態で、選択ＢＬの電圧を検知することによって、データ「０」またはデータ「１」の判定を行う。このデータ「０」または「１」の判定は、選択ＢＬの電位と、別途生成された参照電位とを、電圧センスアンプであるリードアンプ８（図１参照）により比較して増幅することによって行う。この（１）の読み出し動作において、第１セル〜第４セル（図２参照）には、以下の電位差がＴ秒間印加される。
【００６１】
すなわち、（１）の読み出し動作では、図２に示した選択ＷＬと非選択ＢＬとの交点に位置する非選択セルである第１セルには、１／３Ｖｃｃの電位差がＴ秒間印加される。また、非選択線ＷＬと選択ＢＬとの交点に位置する非選択セルである第２セルには、１／３Ｖｃｃ−選択ＢＬの電位（フローティング電位）がＴ秒間印加される。また、非選択ＷＬと非選択ＢＬとの交点に位置する非選択セルである第３セルには、−１／３Ｖｃｃの電位差がＴ秒間印加される。また、選択ＷＬと選択ＢＬとの交点に位置する選択セルである第４セルには、Ｖｃｃ−選択ＢＬの電位（フローティング電位）の電位差がＴ秒間印加される。この場合、非選択セル（第１セル〜第３セル）に次のデータが保持されていた場合、分極状態の劣化および改善が生じる。ここで、分極状態の劣化とは、強誘電体キャパシタに蓄積されている電荷量が減少されることをいい、分極状態の改善とは、減少した電荷量が増加することをいう。
【００６２】
非選択セルである第１セルに、データ「１」が保持されている場合には、分極状態の劣化が生じ、データ「０」が保持されている場合には、分極状態の改善が生じる。また、非選択セルである第２セルに、データ「１」が保持されている場合には、分極状態の劣化が生じ、データ「０」が保持されている場合には、分極状態の改善が生じる。また、非選択セルである第３セルに、データ「１」が保持されている場合には、分極状態の改善が生じ、データ「０」が保持されている場合には、分極状態の劣化が生じる。なお、選択セルである第４セルにデータ「１」が保持されている場合には、分極状態の劣化が生じ、データ「０」が保持されている場合には、再度データ「０」を書き込んでいる。
【００６３】
（２）再「１」書き込み動作
上記した（１）の読み出し動作の後、一旦スタンバイ状態に戻す。その後、選択ＷＬを０Ｖ、非選択ＷＬを２／３Ｖｃｃ、選択ＢＬをＶｃｃ、非選択ＢＬを１／３Ｖｃｃにする。この場合、（２）の動作期間であるＴ秒間において、以下の電位差が第１セル〜第４セルに印加される。すなわち、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、−１／３Ｖｃｃ、−１／３Ｖｃｃおよび１／３ＶｃｃがＴ秒間印加される。これにより、非選択セルである第１セルに、データ「１」が保持されている場合には、分極状態の改善が生じ、データ「０」が保持されている場合には、分極状態の劣化が生じる。また、非選択セルである第２セルに、データ「１」が保持されている場合には、分極状態の改善が生じ、データ「０」が保持されている場合には、分極状態の劣化が生じる。また、非選択セルである第３セルに、データ「１」が保持されている場合には、分極状態の劣化が生じ、データ「０」が保持されている場合には、分極状態の改善が生じる。
【００６４】
また、選択セルである第４セルでは、−Ｖｃｃの電位差がＴ秒間印加されるため、（１）の読み出し動作において、データ「１」が読み出された場合、この（２）の動作において、データ「１」の再書き込み動作が完了している。選択セルである第４セルにおいて、データ「１」が保持されていた場合の（１）の動作から（２）の動作に至る分極状態の変化が図５に示される。データ「１」が選択セルで読み出された場合には、この時点で読み出しおよび再書き込み動作を終了させる。
【００６５】
（３）再「０」書き込みのための補償動作
上記した（２）の再「１」書き込み動作の後、一旦スタンバイ状態に戻す。その後、選択ＷＬを０Ｖ、非選択ＷＬを２／３Ｖｃｃ、選択ＢＬをＶｃｃ、非選択ＢＬを１／３Ｖｃｃにする。この場合、第１セル〜第４セルには、次の電位差がＴ秒間印加される。具体的には、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、−１／３Ｖｃｃ、−１／３Ｖｃｃおよび１／３Ｖｃｃの電位差がＴ秒間印加される。また、選択セルである第４セルには、−Ｖｃｃの電位差がＴ秒間印加される。この電位差の印加によって、非選択セルである第１セルでは、データ「１」が保持されている場合には、分極状態の改善が生じ、データ「０」が保持されている場合には、分極状態の劣化が生じる。また、非選択セルである第２セルでは、データ「１」が保持されている場合には、分極状態の改善が生じ、データ「０」が保持されている場合には、分極状態の劣化が生じる。また、非選択セルである第３セルでは、データ「１」が保持されている場合には、分極状態の劣化が生じ、データ「０」が保持されている場合には、分極状態の改善が生じる。また、選択セルである第４セルでは、上記（２）の時点で保持するデータは「１」になっているが、再度データ「１」を書き込む状態となる。
【００６６】
（４）再「０」書き込み動作
上記（３）の再「０」書き込みのための補償動作の後、一旦スタンバイ状態に戻す。その後、選択ＷＬをＶｃｃ、非選択ＷＬを１／３Ｖｃｃ、選択ＢＬを０Ｖ、非選択ＢＬを２／３Ｖｃｃにする。これにより、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、１／３Ｖｃｃ、１／３Ｖｃｃ、−１／３Ｖｃｃの電位差がＴ秒間印加される。また、選択セルである第４セルには、Ｖｃｃの電位差がＴ秒間印加される。これにより、非選択セルである第１セルでは、データ「１」が保持されている場合には、分極状態の劣化が生じ、データ「０」が保持されている場合には、分極状態の改善が生じる。また、非選択セルである第２セルでは、データ「１」が保持されている場合には、分極状態の劣化が生じ、データ「０」が保持されている場合には、分極状態の改善が生じる。また、非選択セルである第３セルでは、データ「１」が保持されている場合には、分極状態の改善が生じ、データ「０」が保持されている場合には、分極状態の劣化が生じる。また、選択セルである第４セルでは、Ｖｃｃの電位差が印加されるため、データ「０」が再書き込みされた状態となっている。
【００６７】
なお、選択セルである第４セルにおいて、「０」が保持されていた場合の上記（１）〜（４）の動作における分極状態の変化が図６に示される。この（４）の動作によって、一連の読み出しおよび再書き込み動作を終了する。上記した（１）〜（４）の動作における分極状態の劣化および改善状況を以下の表２に示す。
【００６８】
【表２】
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この第１実施形態では、読み出しおよび再書き込み動作において、データ「１」が読み出された場合には（２）の動作まで進み、データ「０」が読み出された場合には（４）の動作まで進む。その後、それぞれ次回の読み出しおよび再書き込み動作に移る。この第１実施形態では、データ「１」が読み出された場合およびデータ「０」が読み出された場合の両方の場合において、分極状態の劣化の回数と分極状態の改善の回数とは等しくなる。したがって、読み出し動作および再書き込み動作を繰り返し行ったとしても、非選択セルにおいて分極状態の劣化が蓄積されていくことはないので、最終的に保持しているデータが破壊されることはない。
【００６９】
すなわち、上記第１実施形態では、読み出し動作および再書き込み動作を通じて、非選択セルのディスターブによる分極状態の劣化を打ち消す方向に、非選択セルのうち第１セルおよび第３セルには、±１／３Ｖｃｃを交互に印加するとともに、非選択セルのうち第２セルには、１／３Ｖｃｃ−選択ビット線の電位、および、１／３Ｖｃｃと、−１／３Ｖｃｃとを交互に印加することによって、分極状態の劣化による非選択セルのデータ破壊を有効に抑制することができる。
【００７０】
また、上記第１実施形態においては、非選択セルに印加される電圧値である１／３Ｖｃｃを、強誘電体メモリを構成するメモリセルの有するヒステリシス特性から考えられる抗電圧（分極反転する電圧）以下になるように、Ｖｃｃを設定している。これにより、最終的に非選択セルに発生する分極状態の劣化量を少なくすることができる。なお、この点は、以下に説明する第２〜第８実施形態でも同様である。
【００７１】
（第２実施形態）
図７は、本発明の第２実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作を説明するための電圧波形図である。図７を参照して、この第２実施形態では、（２）〜（４）の動作は、上記した第１実施形態と同様であり、（１）の動作のみが第１実施形態と異なる。以下、第２実施形態の動作について説明する。なお、第２実施形態では、上記第１実施形態と同様、（１）〜（４）の各動作の時間は、それぞれ、同じ時間（Ｔ秒）とする。また、（１）〜（４）の各動作は、（１）から（４）まで連続して行ってもよいし、それぞれ独立して行ってもよい。また、スタンバイ状態では、ワード線ＷＬおよびビット線ＢＬは、０Ｖとする。
【００７２】
（１）読み出し動作
この第２実施形態における（１）の読み出し動作では、スタンバイ状態から、選択ＷＬをＶｃｃ、非選択ＷＬを１／３Ｖｃｃ、選択ＢＬを０Ｖ、非選択ＢＬを２／３Ｖｃｃにする。この状態から、第２実施形態では、選択ＷＬに流れる電流を検知することによって、データ「０」またはデータ「１」の判定を行う。すなわち、上記第１実施形態では、選択ＢＬの電圧を検知することによってデータの判別を行ったが、この第２実施形態では、選択ＷＬに流れる電流を検知することによって、データの判別を行う。具体的には、データ「０」または「１」の判定は、選択ＷＬの電流と、別途生成された参照電流とを比較して増幅することによって行う。この場合、第１実施形態の電圧センスアンプからなるリードアンプ（図１参照）に代えて、電流センスアンプからなるリードアンプ（図示せず）を用いる。ここで、選択ＷＬに流れる電流値は、過渡的に変化する。このため、選択ＷＬに流れる電流値がピークに達した時に、参照電流値と比較増幅することによって、データ「０」または「１」の判定を行うのが好ましい。
【００７３】
なお、この（１）の読み出し動作においては、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、１／３Ｖｃｃ、１／３Ｖｃｃおよび−１／３Ｖｃｃの電位差がＴ秒間印加される。また、選択セルである第４セルには、Ｖｃｃの電位差がＴ秒間印加される。これにより、非選択セルである第１セルでは、データ「１」が保持されていた場合には、分極状態の劣化が生じ、データ「０」が保持されていた場合には、分極状態の改善が生じる。また、非選択セルである第２セルでは、データ「１」が保持されている場合には、分極状態の劣化が生じ、データ「０」が保持されている場合には、分極状態の改善が生じる。また、非選択セルである第３セルでは、データ「１」が保持されている場合には、分極状態の改善が生じ、データ「０」が保持されている場合には、分極状態の劣化が生じる。また、選択セルである第４セルでは、データ「１」が保持されている場合には、分極状態の劣化が生じ、データ「０」が保持されている場合には、再度データ「０」を書き込んでいる。
【００７４】
この第２実施形態における（１）の読み出し動作では、上記第１実施形態と異なり、選択ＢＬの電位を０Ｖに固定しているため、非選択ＷＬと選択ＢＬとの交点に位置する第２セルに印加される電位差は確実に１／３Ｖｃｃになる。すなわち、第１実施形態においては、非選択ＷＬと選択ＢＬとの交点に位置する第２セルの電位差は、１／３Ｖｃｃ−選択ＢＬ電位であったため、選択ＢＬ電位の変化によって、０Ｖ付近（または０Ｖ以下）から１／３Ｖｃｃの値を取り得る。このため、第１実施形態では、非選択セルのうち、非選択ＷＬと選択ＢＬとの交点に位置する第２セルにおいて、データ「１」が保持されている場合の分極状態の劣化動作と、データ「０」が保持されている場合の分極状態の改善動作とを確実に行うことができない可能性がある。
【００７５】
これに対して、この第２実施形態では、選択ＢＬの電位を０Ｖに固定にしているため、選択ＢＬにつながる非選択セルである第２セルにおいて、データ「１」が保持されている場合の分極状態の劣化動作とデータ「０」が保持されている場合の分極状態の改善動作とを確実に行うことができる。これにより、この第２実施形態では、選択ＢＬにつながる非選択セルとしての第２セルにおいても、確実に分極状態の劣化が蓄積されていくのを抑制することができるので、第２セルにおいて最終的に保持しているデータが破壊されるのを抑制することができる。
【００７６】
なお、この第２実施形態における（２）〜（４）の動作は、上記第１実施形態と同様である。
【００７７】
（第３実施形態）
図８は、本発明の第３実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作を説明するための電圧波形図である。図８を参照して、この第３実施形態では、（２）〜（４）の動作は、上記した第１実施形態と同様であり、（１）の動作のみが第１実施形態と異なる。以下、第３実施形態の動作について説明する。なお、この第３実施形態においても、上記第１実施形態と同様、（１）〜（４）の各動作の時間は、それぞれ、同じ時間（Ｔ秒）とする。また、（１）〜（４）の各動作は、（１）から（４）まで連続して行ってもよいし、それぞれ独立して行ってもよい。また、スタンバイ状態では、ワード線ＷＬおよびビット線ＢＬは、０Ｖとする。
【００７８】
（１）読み出し動作
この第３実施形態おける（１）の読み出し動作では、スタンバイ状態から、選択ＢＬをフローティングにする。同じタイミングで、選択ＷＬをＶｃｃ、非選択ＷＬを１／３Ｖｃｃ、非選択ＢＬを２／３Ｖｃｃにする。この状態で、選択ＢＬの電圧を検知することによって、データ「０」または「１」の判定を行う。このデータ「０」または「１」の判定は、選択ＢＬの電位と、別途生成された参照電位とを電圧センスアンプからなるリードアンプ８（図１参照）を用いて比較して増幅することによって行う。さらに、この第３実施形態では、データ「０」または「１」の判定終了後、選択ＢＬを再び０Ｖに戻す。（１）の動作の期間をＴ秒間とし、選択ＢＬがフローティング状態になっている時間をｔ１秒とする。
【００７９】
この場合、非選択セルである第１セルには、１／３Ｖｃｃの電位差がＴ秒間印加される。また、非選択ＷＬと選択ＢＬとの交点に位置する非選択セルである第２セルには、１／３Ｖｃｃ−選択ＢＬ電位がｔ１秒間印加されるとともに、１／３Ｖｃｃの電位差がＴ−ｔ１秒間印加される。また、非選択ＷＬと非選択ＢＬとの交点に位置する非選択セルである第３セルでは、−１／３Ｖｃｃの電位差がＴ秒間印加される。その一方、選択セルである第４セルには、Ｖｃｃ−選択ＢＬ電位がｔ１秒間印加された後、Ｖｃｃの電位差がＴ−ｔ１秒間印加される。
【００８０】
なお、上記したｔ１秒は、非選択ＷＬと選択ＢＬとの交点に位置する非選択セルである第２セルにおいて、ｔ１間に受ける１／３Ｖｃｃ−選択ＢＬの電位による分極量の変化が、Ｔ１−ｔ１間に受ける１／３Ｖｃｃによる分極量の変化と比較して十分に小さく、かつ、１／３ＶｃｃがＴ−ｔ１秒間印加されることにより、（１）の分極量の変化が（１）後の（２）〜（４）において発生する分極量の変化とほぼ同じ量となるように、十分短い時間ｔ１に設定されているものとする。このようにすれば、この（１）の読み出し動作において、分極状態を以下のように変化させることができる。すなわち、非選択セルである第１セルでは、データ「１」が保持されている場合には、分極状態の劣化が生じ、データ「０」が保持されている場合には、分極状態の改善が生じる。また、非選択セルである第２セルでは、データ「１」が保持されている場合には、分極状態の劣化が生じ、データ「０」が保持されている場合には、分極状態の改善が生じる。また、非選択セルである第３セルでは、データ「１」が保持されている場合には、分極状態の改善が生じ、データ「０」が保持されている場合には、分極状態の劣化が生じる。また、選択セルである第４セルでは、データ「１」が保持されている場合には、分極状態の劣化が生じ、データ「０」が保持されている場合には、分極状態の改善が生じる。
【００８１】
なお、この第３実施形態における（２）〜（４）の動作は、第１実施形態と同様である。
【００８２】
第３実施形態では、上記のように、（１）の読み出し動作において、選択ＢＬの電位を検知後、０Ｖとすることによって、非選択ＷＬと選択ＢＬとの交点に位置する第２セルでは、（１）の読み出し動作において、１／３Ｖｃｃとなる期間が生じる。これにより、第３実施形態では、（１）の読み出し動作において、選択ＢＬにつながる非選択セルである第２セルにおいても、データ「１」が保持されている場合の分極状態の劣化動作とデータ「０」が保持されている場合の分極状態の改善動作とを確実に行うことができる。
【００８３】
（第４実施形態）
この第４実施形態では、上記した第２実施形態における（１）の読み出し動作を（１）と（２）とによって行うようにする。以下に、第４実施形態の（１）および（２）の動作について説明する。なお、この第４実施形態において、ワード線ＷＬおよびビット線ＢＬに印加する電圧波形は図７に示した第２実施形態の電圧波形図と同様である。また、第４実施形態の（３）および（４）の動作は、上記した第１実施形態と同様である。以下、第４実施形態の動作について説明する。
【００８４】
（１）選択ＷＬの電流値保持動作
この第４実施形態では、スタンバイ状態から、選択ＷＬをＶｃｃ、非選択ＷＬを１／３Ｖｃｃ、選択ＢＬを０Ｖ、非選択ＢＬを２／３Ｖｃｃにする。この状態で、選択ＷＬに流れる電流を電流値保持回路（図示せず）に保持する。ただし、選択ＷＬに流れる電流は過渡的に変化するため、流れる電流がピークに達する時の値を保持することが好ましい。この（１）の選択ＷＬの電流値保持動作では、非選択セルである第１セル、第２セルおよび第３セルに、それぞれ、１／３Ｖｃｃ、１／３Ｖｃｃおよび−１／３Ｖｃｃの電位差がＴ秒間印加される。また、選択セルである第４セルには、Ｖｃｃの電位差がＴ秒間印加される。
【００８５】
これにより、選択ＷＬにつながる非選択セルである第１セルでは、データ「１」が保持されている場合には、分極状態の劣化が生じ、データ「０」が保持されている場合には、分極状態の改善が生じる。また、選択ＢＬにつながる非選択セルである第２セルでは、データ「１」が保持されている場合には、分極状態の劣化が生じ、データ「０」が保持されている場合には、分極状態の改善が生じる。また、非選択ＷＬおよび非選択ＢＬにつながる非選択セルである第３セルでは、データ「１」が保持されている場合には、分極状態の改善が生じ、データ「０」が保持されている場合には、分極状態の劣化が生じる。また、選択セルである第４セルでは、データ「０」が書き込まれている。
【００８６】
（２）選択ＢＬの電流値保持、読み出し、再「１」書き込み動作
スタンバイ状態から、選択ＷＬを０Ｖ、非選択ＷＬを２／３Ｖｃｃ、選択ＢＬをＶｃｃ、非選択ＢＬを１／３Ｖｃｃにする。この状態で、選択ＢＬに流れる電流値を電流値保持回路（図示せず）に保持する。ただし、選択ＢＬに流れる電流は過渡的に変化するため、流れる電流がピークに達する時の値を保持することが好ましい。さらに、この（２）の動作で保持した選択ＢＬの電流値と、上記した（１）の動作で保持した選択ＷＬの電流値とを比較することによって、データ「０」または「１」の判定を行う。この場合、第１実施形態の電圧センスアンプからなるリードアンプ８（図１参照）に代えて、電流センスアンプからなるリードアンプ（図示せず）を用いる。
【００８７】
ここで、選択セルである第４セルにデータ「１」が保持されていた場合、（１）および（２）の動作で分極状態が反転するため、（１）および（２）の動作でそれぞれ同じ電流が選択ＷＬおよび選択ＢＬに流れる。また、選択セルにデータ「０」が保持されていた場合には、（２）の動作のみで分極状態が反転するため、（１）および（２）の動作で選択ＷＬおよび選択ＢＬに流れる電流値はそれぞれ異なる。したがって、（１）の動作で選択ＷＬに流れる電流値と、（２）の動作で選択ＢＬに流れる電流値とが同じ場合には、データ「１」と判別し、（１）の動作で選択ＷＬに流れる電流値と、（２）の動作で選択ＢＬに流れる電流値とが異なる場合には、データ「０」と判別する。
【００８８】
この（２）の動作において、非選択セルである第１セル、第２セルおよび第３セルには、それぞれ、−１／３Ｖｃｃ、−１／３Ｖｃｃおよび１／３Ｖｃｃの電位差がＴ秒間印加される。また、選択セルである第４セルには、−Ｖｃｃの電位差がＴ秒間印加される。これにより、非選択セルである第１セルでは、データ「１」が保持されている場合には、分極状態が改善され、データ「０」が保持されている場合には分極状態が劣化される。また、非選択セルである第２セルでは、データ「１」が保持されている場合には、分極状態が改善され、データ「０」が保持されている場合には、分極状態が劣化される。また、非選択セルである第３セルでは、データ「１」が保持されている場合には、分極状態が劣化され、データ「０」が保持されている場合には、分極状態が改善される。
【００８９】
また、選択セルである第４セルでは、−Ｖｃｃの電位差が印加されるため、データ「１」が読み出された場合には、この時点でデータ「１」が再書き込みされる。そして、データ「１」が読み出された場合には、この時点で読み出し動作および再書き込み動作を終了させる。
【００９０】
なお、この第４実施形態における（３）および（４）の動作は、上記第１実施形態の（３）および（４）の動作と同様である。
【００９１】
この第４実施形態では、上記のように、電流値保持回路により電流値を保持することによって、第２実施形態と異なり、選択ＷＬの電流値と比較するための参照電流を生成するための参照セルなどが不要になるという利点がある。
【００９２】
（第５実施形態）
図９は、本発明の第５実施形態による単純マトリックス方式の強誘電体メモリのメモリセルアレイ領域の構成を示した概略図である。図１０は、本発明の第５実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作を説明するための電圧波形図である。図９を参照して、この第５実施形態では、メモリセル領域の半分を通常のメモリセル領域とするとともに、残り半分をダミーセル領域とする。図中、ワード線ＷＬｍとビット線ＢＬｎとの交点に位置するメモリセルには、ワード線ＷＬｍａとビット線ＢＬｎａとの交点に位置するダミーセルが対応する。また、メモリセルおよびダミーセルは、強誘電体キャパシタ（図示せず）のみからなる。この場合のメモリセルを構成する強誘電体キャパシタは、本発明の「第１記憶手段」の一例であり、ダミーセルを構成する強誘電体キャパシタは、本発明の「第２記憶手段」の一例である。
【００９３】
書き込み動作時には、ＳＷ信号により、トランジスタＴｒｍをオフ状態にすることによって、ワード線を中央からワード線ＷＬｍとワード線ＷＬｍａとに分割する。メモリセルとそれに対応するダミーセルとには、それぞれ、逆のデータを書き込むようにする。
【００９４】
読み出し時には、ＳＷ信号によりトランジスタＴｒｍをオン状態にした状態で、選択セルのビット線ＢＬｎの電位とこれに対応するダミーセルのビット線ＢＬｎａの電位とをセンスアンプＳＡｎにより比較して増幅する。これにより、データ「０」または「１」の判定を行う。
【００９５】
以下の表３には、書き込み時の電圧配置が示される。
【００９６】
【表３】
2004047045.tif 000005
上記表３に示すように、データ「１」を書き込む場合には、データ「０」を書き込んだ後、データ「１」の書き込みを行う。また、データ「０」を書き込む場合には、データ「１」を書き込んだ後、データ「０」の書き込みを行う。このように、事前に逆のデータを書き込んでおくことによって、非選択セルには、±１／３Ｖｃｃが印加されるので、ディスターブを抑制することができる。なお、書き込み動作時には、トランジスタＴｒｍはオフ状態である。
【００９７】
図１０には、読み出し動作および再書き込み動作時の電圧波形が示されている。この図１０に示されるメモリセル領域およびダミーセル領域に印加される読み出し動作および再書き込み動作の際の電圧波形は、それぞれ、図８に示した第３実施形態と同様である。この第５実施形態の読み出しおよび再書き込み動作としては、図１０に示す（１）および（２）の動作時には、図９に示すトランジスタＴｒｍがオン状態であり、（３）および（４）の動作時には、トランジスタＴｒｍはオフ状態である。
【００９８】
すなわち、選択セルと選択ダミーセルとには互いに逆のデータを書き込んでいるため、（３）以降の動作をメモリセル領域とダミーセル領域とでそれぞれ独立に行う必要がある。具体的には、選択セルにデータ「０」が保持されており、データ「０」が読み出された場合には、メモリセル領域では、（４）の動作まで行い、データ「０」を書き込むとともに、ダミーセル領域では、（２）の動作まで行い、メモリセルに書き込んだデータとは逆のデータである参照データ「１」を書き込む。また、選択セルにデータ「１」が保持されており、データ「１」が読み出された場合には、メモリセル領域では、（２）の動作まで行い、データ「１」を書き込むとともに、ダミーセル領域では、（４）の動作まで行い、メモリセルに書き込んだデータとは逆のデータである参照データ「０」を書き込む。
【００９９】
上記した読み出し動作および再書き込み動作においても、±１／３Ｖｃｃの電位差が交互に印加されるので、非選択セルおよび非選択ダミーセルにおけるディスターブを有効に抑制することができる。これにより、データの正確な読み出しを行うことができる。
【０１００】
なお、上記第５実施形態では、ワード線ＷＬを中央から分割することによりメモリセル領域とダミーセル領域とに分割する構成を示したが、本発明はこれに限らず、たとえば、図１１に示すように、ビット線ＢＬを中央から分割することにより、メモリセル領域とダミーセル領域とに分割するような構成でもよい。
【０１０１】
（第６実施形態）
図１２および図１３は、本発明の第６実施形態による書き込み動作を説明するための電圧波形図である。図１４は、第６実施形態による書き込み動作の効果を説明するためのヒステリシス図である。図１２〜図１４を参照して、この第６実施形態では、上記第１〜第４実施形態のいずれかの読み出し／再書き込み動作を行う場合において、さらに、非選択セルのディスターブを抑制するための書き込み動作について説明する。
【０１０２】
この第６実施形態では、上記第１〜第４実施形態のいずれかの読み出し／再書き込み動作を行う場合において、さらに、書き込み動作時に、選択セルに対して１／３Ｖｃｃ法を用いて任意のデータを書き込む前に、その任意のデータとは逆のデータを予め選択セルに書き込むようにする。以下、詳細に説明する。
【０１０３】
まず、データ「０」を書き込む場合には、図１２に示すように、（１）の期間では、データ「０」の逆のデータ「１」を書き込む。その後、（２）の期間では、データ「０」を書き込む。具体的な電圧配置は、（１）の期間では、選択ＷＬを０Ｖにするとともに、選択ＢＬをＶｃｃにする。また、非選択ＷＬを２／３Ｖｃｃにするとともに、非選択ＢＬを１／３Ｖｃｃにする。これにより、（１）の期間では、逆のデータ「１」が選択セルに書き込まれる。この時、選択ＷＬと非選択ＢＬとに繋がる第１非選択セルには、−１／３Ｖｃｃの電位差が印加される。また、非選択ＷＬと選択ＢＬとに繋がる第２非選択セルには、−１／３Ｖｃｃの電位差が印加される。また、非選択ＷＬと非選択ＢＬとに繋がる第３非選択セルには、１／３Ｖｃｃの電位差が印加される。
【０１０４】
（１）の期間に逆のデータ「１」を書き込んだ後、（２）の期間では、本来書き込むべきデータ「０」を書き込む。この（２）の期間では、選択ＷＬをＶｃｃにするとともに、選択ＢＬを０Ｖにする。また、非選択ＷＬを１／３Ｖｃｃにするとともに、非選択ＢＬを２／３Ｖｃｃにする。この場合には、第１非選択セルおよび第２非選択セルには、共に、１／３Ｖｃｃの電位差が印加され、第３非選択セルには、−１／３Ｖｃｃの電位差が印加される。
【０１０５】
また、データ「１」を書き込む場合には、図１３に示すような電圧配置となる。具体的には、（１）の期間では、逆のデータ「０」を書き込む。そして、（２）の期間に、本来書き込むべきデータ「１」を書き込む。したがって、図１３に示す（１）の期間の電圧配置は、図１２に示した（２）の期間の電圧配置と同じであり、図１３に示す（２）の電圧配置は、図１２に示した（１）の電圧配置と同じである。図１３に示す電圧配置の場合、（１）の期間には、第１非選択セルおよび第２非選択セルには、１／３Ｖｃｃの電位差が印加され、第３非選択セルには、−１／３Ｖｃｃの電位差が印加される。また、（２）の期間には、第１非選択セルおよび第２非選択セルには、−１／３Ｖｃｃの電位差が印加され、第３非選択セルには、１／３Ｖｃｃの電位差が印加される。
【０１０６】
図１２および図１３に示した書き込み動作では、全ての非選択セル（第１非選択セル〜第３非選択セル）に、±１／３Ｖｃｃがそれぞれ同じ回数ずつ印加される。すなわち、この第６実施形態では、データ「０」を書き込む場合およびデータ「１」を書き込む場合の両方の場合において、分極状態の劣化の回数と分極状態の改善の回数とが等しくなる。したがって、書き込み動作を繰り返し行ったとしても、非選択セルにおいて分極状態の劣化が蓄積されていくことはないので、最終的に保持しているデータが破壊されることはない。
【０１０７】
すなわち、上記第６実施形態では、書き込み動作において、非選択セルのディスターブによる分極状態の劣化を打ち消す方向に、図１３に示すように、非選択セル（第１非選択セル〜第３非選択セル）に±１／３Ｖｃｃを交互に印加することによって、分極状態の劣化による非選択セルのデータ破壊を有効に抑制することができる。
【０１０８】
この第６実施形態の書き込み動作に加えて、上記した第１実施形態〜第４実施形態のいずれかの読み出し動作および再書き込み動作を行うようにすれば、より非選択セルのデータ破壊を有効に抑制することができる。
【０１０９】
（第７実施形態）
図１５は、本発明の第７実施形態による強誘電体メモリの動作方法を適用するメモリセルアレイの構成を示した等価回路図である。図１５を参照して、この第７実施形態では、メモリセル２０が、強誘電体キャパシタ２１と、強誘電体キャパシタまたは常誘電体キャパシタからなる負荷容量２２とから構成されている場合の動作方法について説明する。
【０１１０】
すなわち、この第７実施形態では、メモリセル２０に印加される電位差をＶａとすると、メモリセル２０内の強誘電体キャパシタ２１に印加される電位差Ｖｆは、次の式（３）によって示される。
【０１１１】
Ｖｆ＝ＣｅＶａ／（Ｃｆ＋Ｃｅ）　　　・・・・・（３）
ここで、Ｃｆは、強誘電体キャパシタ２１の容量であり、Ｃｅは、負荷容量２２である。
【０１１２】
上記式（３）に示すように、メモリセル２０の強誘電体キャパシタ２１には、強誘電体キャパシタ２１の容量と負荷容量２２との比で分割された電位差がかかる。したがって、上記第１〜第６実施形態におけるメモリセルが、第７実施形態の強誘電体キャパシタ２１と同じ強誘電体キャパシタのみによって構成されていると仮定すると、この第７実施形態では第１〜第６実施形態において説明した電圧配置を、全て、（Ｃｆ＋Ｃｅ）／Ｃｅ倍して図１５に示すメモリセル２０に印加すればよい。これにより、上記した第１〜第６実施形態と同様の電位差を強誘電体キャパシタ２１に印加することができる。その結果、図１５に示したようなメモリセル２０を有する構成においても、容易に、上記第１〜第６実施形態の動作方法を適用することができる。これにより、読み出しおよび再書き込み動作や、書き込み動作において、非選択セルのディスターブによる分極状態の劣化を打ち消す方向に、非選択セルに±１／３Ｖｃｃを交互に印加することができるので、分極状態の劣化による非選択セルのデータ破壊を有効に抑制することができる。
【０１１３】
（第８実施形態）
図１６は、本発明の第８実施形態による強誘電体メモリの動作方法を適用するメモリセルアレイを示した等価回路図である。図１７は、本発明の第８実施形態による強誘電体メモリの動作方法におけるデータ「０」の状態を示した等価回路図である。図１８は、本発明の第８実施形態による強誘電体メモリの動作方法におけるデータ「１」の状態を示した等価回路図である。また、図１９および図２０は、本発明の第８実施形態による強誘電体メモリの書き込み動作を説明するための電圧波形図である。図２１は、本発明の第８実施形態による読み出し／再書き込み動作を説明するための電圧波形図である。
【０１１４】
まず、図１６を参照して、この第８実施形態で用いるＦＥＴ型の強誘電体メモリでは、メモリセル３０は、強誘電体キャパシタ３１と、セルトランジスタ３２とから構成されている。強誘電体キャパシタ３１の一端は、ワード線ＷＬに接続されており、強誘電体キャパシタ３１の他端は、セルトランジスタ３２のゲート電極に接続されている。ＦＥＴ型の強誘電体メモリは、強誘電体キャパシタ３１と半導体基板（図示せず）との間に、導電層と、二酸化シリコン（ＳｉＯ２）などの半導体との間に界面準位を形成しにくい常誘電体キャパシタとを挿入したＭＦＭＩＳ（Ｍ：金属または導体、Ｆ：強誘電体、Ｉ：常誘電体、Ｓ：半導体）構造を有する。
【０１１５】
図１６に示した第８実施形態によるＦＥＴ型の強誘電体メモリでは、第４セルを選択セルとし、第１〜第３セルを非選択セルとして説明する。この場合、選択されたワード線ＷＬ１と選択されたビット線ＢＬ１との間に電位差Ｖｐｐを印加することによって、図１７に示すように、強誘電体キャパシタ３１の分極方向が下向きとなった状態をデータ「０」とする。また、選択されたワード線ＷＬ１と選択されたビット線ＢＬ１との間に、電位差（−Ｖｐｐ）を印加することによって、図１８に示すように、強誘電体キャパシタ３１の分極方向を上向きとした状態を、データ「１」の状態とする。
【０１１６】
なお、強誘電体キャパシタ３１には、ゲート容量と容量分割された電圧が印加されるので、Ｖｐｐは、強誘電体キャパシタ３１の分極状態が十分に反転できるほど大きく設定しておく必要がある。
【０１１７】
次に、図１６に示した強誘電体メモリにおいて、非選択セルに保持されるデータの破壊を防ぐ動作方法について説明する。なお、強誘電体キャパシタ３１には、ゲート容量と容量分割した電圧が印加されるため、これを考慮して高電圧Ｖｐｐを用いている。また、以下の説明では、簡単化のために、セルトランジスタ３２の空乏層容量は、考慮していない。空乏層容量を考慮する場合は、強誘電体キャパシタ容量、ゲート容量および空乏層容量による電圧の容量分割を考慮して、各電圧配置を調整すればよい。
【０１１８】
（書き込み動作）
まず、図１９を参照して、データ「０」を書き込む場合の書き込み動作について説明する。
【０１１９】
（１）逆データ書き込み動作
図１９に示すように、（１）の期間では、選択セル（第４セル）において、ワード線ＷＬ１（選択ＷＬ）は０Ｖであり、ビット線ＢＬ１（選択ＢＬ）およびソース線ＳＬ１（選択ＳＬ）は、ともにＶｐｐとなっている。なお、基板とビット線とは接続されているため、セルトランジスタ３２の基板電位および半導体表面近傍の電位は、Ｖｐｐとなる。選択セル（第４セル）の強誘電体キャパシタ３１には、ゲート容量と容量分割された電圧−Ｖｃｃが印加されて逆のデータ「１」が書き込まれる。ここで、強誘電体キャパシタ３１に印加される電圧Ｖｃｃは、ゲート容量Ｃｇ、強誘電体キャパシタ容量Ｃｆおよび電圧Ｖｐｐを用いて、以下の式（４）によって表される。
【０１２０】
Ｖｃｃ＝｛Ｃｇ／（Ｃｆ＋Ｃｇ）｝Ｖｐｐ　　・・・・・（４）
したがって、メモリセルには、Ｖｃｃの（Ｃｆ＋Ｃｇ）／Ｃｇ倍の電圧Ｖｐｐを印加すればよい。また、非選択セルである第１セルでは、ワード線ＷＬ１（選択ＷＬ）に０Ｖ、ビット線ＢＬ２（非選択ＢＬ）に１／３Ｖｐｐ、ソース線ＳＬ１（選択ＳＬ）にＶｐｐが印加される。この第１セルのセルトランジスタ３２の基板電位および半導体表面近傍の電位は、１／３Ｖｐｐとなり、第１セルの強誘電体キャパシタ３１には、−１／３Ｖｃｃの電位差が印加される。なお、図１６に示したセルトランジスタ３２では、ワード線とビット線との間の電位差が１／３Ｖｐｐの場合にはチャネルが形成されないようにしきい値電圧が調整されている。
【０１２１】
また、非選択セルである第２セルでは、ワード線ＷＬ０（非選択ＷＬ）に２／３Ｖｐｐ、ビット線ＢＬ１（選択ＢＬ）にＶｐｐ、ソース線ＳＬ０（非選択ＳＬ）に、１／３Ｖｐｐが印加される。この第２セルの基板電位および半導体表面近傍の電位は、Ｖｐｐとなり、第２セルの強誘電体キャパシタ３１には、−１／３Ｖｃｃの電位差が印加される。
【０１２２】
また、非選択セルである第３セルでは、ワード線ＷＬ０（非選択ＷＬ）に、２／３Ｖｐｐ、ビット線ＢＬ２（非選択ＢＬ）およびソース線ＳＬ０（非選択ＳＬ）に、１／３Ｖｐｐの電位差が印加される。この第３セルの基板電位および半導体表面近傍の電位は、１／３Ｖｐｐとなり、第３セルの強誘電体キャパシタ３１には、１／３Ｖｃｃ電位差が印加される。
【０１２３】
（２）データ書き込み動作
選択セルである第４セルでは、ワード線ＷＬ１（選択ＷＬ）はＶｐｐであり、ビット線ＢＬ１（選択ＢＬ）、ソース線ＳＬ１（選択ＳＬ）は、ともに０Ｖとなっている。なお、基板とビット線とは接続されているため、第４セル（選択セル）のセルトランジスタ３２の基板電位および半導体表面近傍の電位は、０Ｖとなる。第４セル（選択セル）の強誘電体キャパシタ３１には、ゲート容量と容量分割された電圧Ｖｃｃ（上記式（４）参照）が印加されてデータ「０」が書き込まれる。
【０１２４】
また、非選択セルである第１セルでは、ワード線ＷＬ１（選択ＷＬ）にＶｐｐ、ビット線ＢＬ２（非選択ＢＬ）に２／３Ｖｐｐ、ソース線ＳＬ１（選択ＳＬ）に０Ｖが印加されている。この第１セルのセルトランジスタ３２の基板電位および半導体表面近傍の電位は、２／３Ｖｐｐとなり、第１セルの強誘電体キャパシタ３１には、１／３Ｖｃｃの電位差が印加される。
【０１２５】
また、非選択セルである第２セルでは、ワード線ＷＬ０（非選択ＷＬ）に１／３Ｖｐｐ、ビット線ＢＬ１（選択ＢＬ）に０Ｖ、ソース線ＳＬ０（非選択ＳＬ）に２／３Ｖｐｐが印加される。この第２セルの基板電位および半導体表面近傍の電位は、０Ｖとなり、第２セルの強誘電体キャパシタ３１には、１／３Ｖｃｃの電位差が印加される。また、非選択セルである第３セルでは、ワード線ＷＬ０（非選択ＷＬ）に１／３Ｖｐｐが印加されるとともに、ビット線ＢＬ２（非選択ＢＬ）およびソース線ＳＬ０（非選択ＳＬ）に、２／３Ｖｐｐが印加される。この第３セルの基板電位および半導体表面近傍の電位は、２／３Ｖｐｐとなり、第３セルの強誘電体キャパシタ３１には、−１／３Ｖｃｃ電位差が印加される。
【０１２６】
図１９の（１）の逆データ書き込み動作および（２）のデータ書き込み動作を通じて、非選択セル（第１セル〜第３セル）の強誘電体キャパシタ３１には、±１／３Ｖｃｃが印加される。したがって、図１９に示した電圧配置を用いることによって、書き込み動作時のディスターブによる非選択セルのデータ破壊を抑制することができる。
【０１２７】
なお、図２０に示すデータ「１」を書き込む場合には、図１９に示したデータ「０」を書き込む場合の（１）の期間の動作と（２）の期間の動作とを入れ替えるだけであり、その他の動作は、データ「０」を書き込む場合と同様である。
【０１２８】
（読み出し／再書き込み動作）
読み出し／再書き込み時の電圧配置では、図２１に示すように、（１）読み出し、（２）「１」再書き込み、（３）「１」書き込み、（４）「０」再書き込み（再読み出し）の４つの動作に分けられる。さらに、メモリセルがデータ「１」を保持している場合、動作は（２）で終了させ、データ「０」を保持していた場合には、（４）まで動作を行う。
【０１２９】
（１）読み出し動作
まず、データの読み出しは、選択されたワード線ＷＬ１（選択ＷＬ）と選択されたビット線ＢＬ１（選択ＢＬ）との間に電位差Ｖｐｐを印加するとともに、選択されたソース線ＳＬ１（選択ＳＬ）に適当な電圧を印加することによって、セルトランジスタ３２のドレイン電流を測定することにより行う。ドレイン電流を測定することによりデータの判別が可能な理由は、次の通りである。すなわち、選択セルにデータ「１」が保持されていた場合、読み出し時に、強誘電体キャパシタ３１の分極状態が反転するため、セルトランジスタ３２のゲート電極に十分に大きな電荷量Ｑｇが発生する。これに伴って、セルトランジスタ３２のゲート直下の半導体表面近傍には、−Ｑｇの電荷が発生する。これにより、ソース・ドレイン間が反転電子により導通するので、ドレイン電流が流れる。
【０１３０】
その一方、データ「０」が保持されていた場合には、読み出し時に、強誘電体キャパシタ３１の分極状態は反転しないため、選択ＷＬと選択ＢＬとの間の電位差Ｖｐｐが十分大きい場合にも、セルトランジスタ３２のゲート電極にはほとんど電荷が発生しない。このため、ゲート直下の半導体表面近傍にも負電荷はほとんど誘起されないので、セルトランジスタ３２のソース・ドレイン間が導通することもない。このため、ドレイン電流は流れない。したがって、ドレイン電流を測定することによりデータの判別が可能になる。
【０１３１】
具体的には、図２１に示すように、（１）の読み出し動作において、選択セルである第４セルでは、ワード線ＷＬ１（選択ＷＬ）にはＶｐｐ、ビット線ＢＬ１（選択ＢＬ）には０Ｖ、ソース線ＳＬ１（選択ＳＬ）にはＶｐｐが印加される。なお、基板とビット線とは接続されているため、第４セルのセルトランジスタ３２の基板電位は０Ｖになる。データ「１」が保持されていた場合、第４セル（選択セル）の強誘電体キャパシタ３１は、分極状態が反転される。これにより、大きな電荷がゲート電極上に発生するので、チャネルが形成される。このため、第４セル（選択セル）のセルトランジスタ３２にドレイン電流が流れる。その一方、データ「０」が保持されていた場合には、第４セル（選択セル）の強誘電体キャパシタ３１の分極状態は反転しない。このため、第４セル（選択セル）のセルトランジスタ３２には、チャネルが形成されないので、ドレイン電流が流れない。このドレイン電流を測定することによって、データ「０」および「１」の判別を行う。
【０１３２】
また、非選択セルである第１セルでは、ワード線ＷＬ１（選択ＷＬ）にＶｐｐ、ビット線ＢＬ２（非選択ＢＬ）に２／３Ｖｐｐ、ソース線ＳＬ１（選択ＳＬ）にＶｐｐが印加される。この第１セルのセルトランジスタ３２の基板電位および半導体表面近傍の電位は、２／３Ｖｐｐとなり、第１セルの強誘電体キャパシタ３１には、１／３Ｖｃｃの電位差が印加される。
【０１３３】
また、非選択セルである第２セルでは、ワード線ＷＬ０（非選択ＷＬ）に１／３Ｖｐｐ、ビット線ＢＬ１（選択ＢＬ）に０Ｖ、ソース線ＳＬ０（非選択ＳＬ）に２／３Ｖｐｐが印加される。第２セルの基板電位および半導体表面近傍の電位は、０Ｖとなり、第２セルの強誘電体キャパシタ３１には、１／３Ｖｃｃの電位差が印加される。また、非選択セルである第３セルでは、ワード線ＷＬ０（非選択ＷＬ）に、１／３Ｖｐｐ、ビット線ＢＬ２（非選択ＢＬ）およびソース線ＳＬ０（非選択ＳＬ）に、２／３Ｖｐｐが印加される。この第３セルの基板電位および半導体表面近傍の電位は、２／３Ｖｐｐとなり、第３セルの強誘電体キャパシタ３１には、−１／３Ｖｃｃの電位差が印加される。
【０１３４】
（２）データ「１」再書き込み動作
この場合の電圧配置は、図１９に示したデータ「０」書き込み動作時の（１）の期間に行う逆データ書き込みと同じである。選択セルである第４セルがデータ「１」を保持していた場合、読み出し／再書き込みの動作はここで終了する。
【０１３５】
（３）データ「１」書き込み動作
この場合の電圧配置は、図１９に示したデータ「０」書き込み動作時の（１）の期間に行う逆データ書き込みと同じである。
【０１３６】
（４）データ「０」再書き込み（再読み出し）動作
この場合の電圧配置は、図２１に示す読み出し／再書き込み動作の（１）の期間に行う読み出しと同じである。すなわち、選択ＷＬにはＶｐｐ、選択ＢＬには０Ｖ、選択ＳＬにはＶｐｐを印加する。
【０１３７】
なお、この場合、選択ＳＬにＶｐｐではなく、０Ｖを印加するようにしてもよい。具体的には、この（４）のデータ「０」再書き込みの状態では、（３）のデータ「１」書き込み動作でデータ「１」が書き込まれた状態であるので、選択セルである第４セルの強誘電体キャパシタ３１には、必ず分極反転する方向に電圧がかかる。このため、セルトランジスタ３２のゲート直下ではチャネルが形成される。この場合、選択ＳＬに上記のようにＶｐｐを印加すると、第４セルのゲート直下の半導体表面近傍の電位は、必ずしも選択ビット線ＢＬ１と同電位（０Ｖ）にはならないため、強誘電体キャパシタ３１に、Ｖｃｃの電位差が印加されているとは限らない。これに対して、選択ソース線ＳＬ１を０Ｖにすれば、チャネルが形成されていても半導体表面近傍の電位は０Ｖとなり、確実にデータ「０」を書き込むことができる。選択ソース線ＳＬ１を０Ｖにした場合の非選択セルである第１〜第３セルの動作は、図１９に示した「０」データ書き込み動作時の（２）の期間に行うデータ書き込みと同じである。
【０１３８】
この第８実施形態においても、（１）〜（４）の読み出し／再書き込み動作を通じて、非選択セル（第１セル〜第３セル）の強誘電体キャパシタ３１には、±１／３Ｖｃｃがそれぞれ同じ回数印加されるので、書き込み動作時のディスターブによる非選択セルのデータ破壊を抑制することができる。
【０１３９】
（第９実施形態）
図２２は、本発明の第９実施形態による単純マトリックス方式の強誘電体メモリの全体構成を示したブロック図である。図２２を参照して、この第９実施形態では、上記第１〜第８実施形態と異なり、非選択セルに１／２Ｖｃｃの電圧を印加する場合について説明する。
【０１４０】
具体的には、この第９実施形態による単純マトリックス方式の強誘電体メモリでは、図１に示した第１実施形態による強誘電体メモリの１／３Ｖｃｃ・２／３Ｖｃｃ生成回路１０を、図２２に示すように、１／２Ｖｃｃ生成回路１０ａに置き換えている。その他の構成は、図１に示した第１実施形態と同様である。
【０１４１】
図２３は、本発明の第９実施形態によるメモリセルアレイの選択セルと非選択セルとを説明するための概略図である。図２４は、本発明の第９実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作を説明するための電圧波形図である。図２３および図２４を参照して、この第９実施形態では、図２３に示すワード線ＷＬ３とビット線ＢＬ３との交点に位置する第４セルを選択セルとして説明する。図２４には、ワード線ＷＬおよびビット線ＢＬに印加する電圧波形が示されている。図２４に示すＴ１（１）、Ｔ２（２）、Ｔ３（３）およびＴ４（４）の各動作の時間は、同じ時間（Ｔ秒：同じパルス幅）とする。また、（１）〜（４）の各動作は、（１）から（４）まで連続して行ってもよいし、それぞれ独立して行ってもよい。以下に、（１）〜（４）での各動作について説明する。なお、スタンバイ状態では、ワード線ＷＬおよびビット線ＢＬは、０Ｖとする。
【０１４２】
（１）読み出し動作Ｔ１
図２４に示したＴ１の期間では、読み出し動作を行う。まず、スタンバイ状態から選択ＢＬをフローティング状態（ハイインピーダンス状態）とする。これと同じタイミング、または、数ｎｓｅｃ〜数１０ｎｓｅｃだけタイミングを遅らせて、選択ＷＬをＶｃｃ、非選択ＷＬを１／２Ｖｃｃにする。その後、選択ＢＬを０Ｖとする。選択ＢＬがフローティング状態のとき、選択ＢＬの電圧を検知することによって、データ「０」またはデータ「１」の判定を行う。このデータ「０」またはデータ「１」の判定は、選択ＢＬの電位と別途生成された参照電位とを、電圧センスアンプであるリードアンプ８（図２２参照）により比較して増幅することによって行う。
【０１４３】
図２５は、第９実施形態による読み出し動作および再書き込み動作のＴ１の期間において各メモリセルに印加される電位差を説明するための図である。また、図２６〜図３１は、非選択セルである第１セルおよび第２セルと、選択セルである第４セルとの分極状態の変化を示したヒステリシス図である。
【０１４４】
このＴ１の読み出し動作において、選択ＢＬに繋がる非選択セルである第２セルでは、図２５に示すように、１／２Ｖｃｃ−Ｖｒの電位差がｔ１（＜Ｔ１）の期間印加され、その後、１／２Ｖｃｃの電位差が（Ｔ１−ｔ１）の期間印加される。また、選択ＷＬに繋がる非選択セルである第１セルには、１／２Ｖｃｃの電位差がＴ１の期間印加される。また、選択ＷＬおよび選択ＢＬに繋がらない非選択セルである第３セルには、０ＶがＴ１の期間印加される。その一方、選択セルである第４セルには、Ｖｃｃ−Ｖｒの電位差がｔ１の期間印加され、その後、Ｖｃｃの電圧がＴ１−ｔ１の期間印加される。
【０１４５】
なお、この第９実施形態では、選択ＢＬに繋がる非選択セルである第２セルにおいて、ｔ１の期間受けた（１／２Ｖｃｃ−Ｖｒ）による分極量の変化ΔＰｒａは、（Ｔ１−ｔ１）の間に受けた１／２Ｖｃｃによる分極量の変化ΔＰｒと比較して十分に小さく、かつ、ΔＰｒはＴ１の期間の後のＴ２〜Ｔ４においてそれぞれ発生する分極量の変化とほぼ同じ量となるように、ｔ１の期間を十分短く設定しているものとする。
【０１４６】
その結果、選択ＢＬに繋がる非選択セルである第２セルのうち、データ「１」を保持するメモリセルでは、図２６に示すように、分極状態の劣化が生じ、データ「０」を保持するメモリセルでは、図２７に示すように、分極状態の改善が生じる。また、選択ＷＬに繋がる非選択セル（第１セル）のうち、データ「１」を保持するメモリセルでは、図２８に示すように、分極状態の劣化が生じ、データ「０」を保持するメモリセルでは、図２９に示すように、分極状態の改善が生じる。なお、非選択ＷＬと非選択ＢＬとに繋がる非選択セル（第３セル）は、Ｔ１の期間中電位差が０Ｖであるため、保持しているデータに関わらず、分極状態は変化しない（図示せず）。また、選択セルである第４セルでは、データ「１」を保持していた場合には、図３０に示すように、データ「１」が破壊されてデータ「０」が書き込まれた状態になる。また、選択セル（第４セル）がデータ「０」を保持していた場合には、図３１に示すように、データは破壊されない。
【０１４７】
（２）再書き込み動作Ｔ２
上記した（１）の読み出し動作の後、図２４に示すように、一旦スタンバイ状態に戻す。その後、選択ＷＬを０Ｖ、非選択ＷＬを１／２Ｖｃｃ、選択ＢＬをＶｃｃ、非選択ＢＬを１／２Ｖｃｃにする。図３２は、Ｔ２の期間に各メモリセルに印加される電位差を説明するための図である。また、図３３〜図３５は、非選択セルである第１セルおよび第２セルと、選択セルである第４セルとの分極状態の変化を示したヒステリシス図である。読み出し動作のＴ１の期間に、１／２Ｖｃｃが印加されていた非選択セルである第１セルおよび第２セルには、この再書き込み動作のＴ２の期間に、−１／２Ｖｃｃが印加される。また、Ｔ１の期間に０Ｖが印加された非選択セルである第３セルには、再び、０Ｖが印加される。
【０１４８】
その結果、非選択セルである第１セルおよび第２セルでデータ「１」が保持されていた場合には、図３３に示すように、分極状態の改善が生じる。また、第１セルおよび第２セルでデータ「０」が保持されていた場合には、図３４に示すように、分極状態の劣化が生じる。なお、非選択ＷＬと非選択ＢＬとに繋がる非選択セル（第３セル）は、Ｔ２の期間中電位差が０Ｖであるため、保持しているデータに関わらず、分極状態は変化しない（図示せず）。また、選択セルである第４セルでは、図３５に示すように、データ「１」が書き込まれる。なお、（１）の読み出し動作Ｔ１において、データ「１」が読み出されていた場合には、第９実施形態の読み出しおよび再書き込み動作はＴ２で終了する。
【０１４９】
（３）補償動作Ｔ３
上記した（２）の再書き込み動作Ｔ２の後、図２４に示すように、一旦スタンバイ状態に戻す。その後、再度、選択ＷＬを０Ｖ、非選択ＷＬを１／２Ｖｃｃ、選択ＢＬをＶｃｃ、非選択ＢＬを１／２Ｖｃｃにする。図３６は、Ｔ３の期間に各メモリセルに印加される電位差を説明するための図である。また、図３７〜図３９は、非選択セルである第１セルおよび第２セルと、選択セルである第４セルとの分極状態の変化を示したヒステリシス図である。再書き込み動作Ｔ２において、−１／２Ｖｃｃが印加されていた非選択セル（第１セルおよび第２セル）には、図３６に示すように、再度、−１／２Ｖｃｃが印加される。また、再書き込み動作Ｔ２において、０Ｖが印加されていた非選択セル（第３セル）は、０Ｖのままである。
【０１５０】
その結果、第１セルおよび第２セルでデータ「１」を保持していた場合には、図３７に示すように、分極状態の改善が生じる。また、第１セルおよび第２セルでデータ「０」を保持していた場合には、図３８に示すように、分極状態の劣化が生じる。なお、図３８において、ΔＰｒ２は、分極状態が２回劣化した時の分極量の減少量を示している。また、非選択セルである第３セルでは、電位差が０Ｖであるため、分極状態の変化はない（図示せず）。また、選択セルである第４セルでは、図３９に示すように、再度、データ「１」が書き込まれる。
【０１５１】
（４）再書き込み動作Ｔ４
上記した（３）の補償動作Ｔ３の後、図２４に示すように、一旦スタンバイ状態に戻す。その後、選択ＷＬをＶｃｃ、非選択ＷＬを１／２Ｖｃｃ、選択ＢＬを０Ｖ、非選択ＢＬを１／２Ｖｃｃにする。図４０は、Ｔ４の期間に各メモリセルに印加される電位差を説明するための図である。また、図４１〜図４３は、Ｔ４における非選択セルである第１セルおよび第２セルと、選択セルである第４セルとの分極状態の変化を示したヒステリシス図である。補償動作Ｔ３において−１／２Ｖｃｃが印加されていた非選択セル（第１セルおよび第２セル）には、この再書き込み動作Ｔ４において、図４０に示すように、１／２Ｖｃｃが印加される。その一方、補償動作Ｔ３において、０Ｖが印加されていた非選択セル（第３セル）は、０Ｖのままである。
【０１５２】
その結果、第１セルおよび第２セルでデータ「１」を保持していた場合には、図４１に示すように、分極状態の劣化が生じる。また、第１セルおよび第２セルでデータ「０」が保持されていた場合には、図４２に示すように、分極状態の改善が生じる。その一方、非選択セルである第３セルは、電位差が０Ｖであるため、分極状態の変化はない（図示せず）。また、選択セルである第４セルは、図４３に示すように、データ「０」が書き込まれる。
【０１５３】
ここで、第９実施形態では、図３２に示した再書き込み動作Ｔ２後のスタンバイ状態または図４０に示した再書き込み動作Ｔ４後のスタンバイ状態におけるメモリセルの分極状態が、一連の読み出しおよび再書き込み動作後の各メモリセルの分極状態となる。一部のメモリセルでは、１回分のディスターブによる分極状態の劣化が生じている。しかし、読み出しおよび再書き込み動作を繰り返す場合にも、この分極状態の劣化が増加することはない。
【０１５４】
図４４には、ディスターブによる分極状態の劣化がない初期状態（Ｔ０）から、第９実施形態の読み出しおよび再書き込み動作を行った場合の第１セルおよび第２セルの分極量の変化が示されている。また、図４５には、ディスターブによる分極状態の劣化が１回存在する初期状態（Ｔ０）から、第９実施形態の読み出しおよび再書き込み動作を行った場合の第１セルおよび第２セルの分極量の変化が示されている。なお、非選択セルである第３セルは、一連の読み出しおよび再書き込み動作時に電位差は常に０Ｖであり、分極状態の変化がない（ディスターブがない）ため、図示していない。図４４および図４５に示すように、読み出しおよび再書き込み動作を繰り返した場合にも、分極状態の劣化が増加することがないことがわかる。
【０１５５】
第９実施形態では、上記のように、読み出し動作および再書き込み動作を通じて、非選択セルのうち、第１セルおよび第２セルには、±１／２Ｖｃｃを交互に印加することによって、分極状態の劣化による非選択セル（第１セルおよび第２セル）のデータの破壊を有効に抑制することができる。また、非選択セルのうち、第３セルについては、読み出し動作および再書き込み動作を通じて、常に０Ｖが印加されているため、分極状態の劣化による非選択セルのデータ破壊は生じない。
【０１５６】
（書き込み動作）
図４６は、本発明の第９実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作を説明するための電圧波形図である。図４７は、第９実施形態による書き込み動作のＴ１（Ｔ４）の期間における各メモリセルに印加される電位差を説明するための図である。図４８〜図５０は、Ｔ１（Ｔ４）の期間における非選択セル（第１セルおよび第２セル）と選択セル（第４セル）との分極状態の変化を示したヒステリシス図である。図５１は、Ｔ２（Ｔ３）の期間に各メモリセルに印加される電位差を説明するための図であり、図５２〜図５４は、Ｔ２（Ｔ３）の期間における非選択セル（第１セルおよび第２セル）と選択セル（第４セル）との分極状態の変化を示したヒステリシス図である。
【０１５７】
以下、図４６〜図５４を参照して、第９実施形態による単純マトリックス方式の強誘電体メモリにおけるデータ「１」の書き込み動作について説明する。
【０１５８】
（１）補償動作Ｔ１
まず、図４６に示すように、スタンバイ状態から、選択ＷＬをＶｃｃ、非選択ＷＬを１／２Ｖｃｃ、選択ＢＬを０Ｖ、非選択ＢＬを１／２Ｖｃｃにする。この場合、各メモリセルに印加される電位差は、図４７に示すようになる。すなわち、非選択セルのうち第１セルおよび第２セルには、１／２ＶｃｃがＴ１の期間印加され、非選択セルのうち第３セルには、０ＶがＴ１の期間印加される。その一方、選択セルである第４セルには、Ｖｃｃの電位差がＴ１の期間印加される。
【０１５９】
その結果、第１セルおよび第２セルでデータ「１」が保持されている場合には、図４８に示すように、分極状態の劣化が生じる。また、非選択セルである第１セルおよび第２セルでデータ「０」が保持されている場合には、図４９に示すように、分極状態の改善が生じる。また、非選択セルである第３セルでは、電位差が０Ｖであるため、分極状態の変化はない（図示せず）。また、選択セルである第４セルでは、図５０に示すように、データ「０」が書き込まれる。
【０１６０】
（２）書き込み動作Ｔ２
書き込み動作Ｔ２の期間では、図４６に示すように、スタンバイ状態から、選択ＷＬを０Ｖ、非選択ＷＬを１／２Ｖｃｃ、選択ＢＬをＶｃｃ、非選択ＢＬを１／２Ｖｃｃにする。この場合、各メモリセルに印加される電位差は、図５１に示すようになる。すなわち、非選択セルのうち第１セルおよび第２セルには、−１／２ＶｃｃがＴ２の期間印加される。また、非選択セルのうち第３セルには０Ｖの電位差がＴ２の期間印加される。その一方、選択セルである第４セルには、−Ｖｃｃの電位差がＴ２の期間印加される。
【０１６１】
その結果、非選択セルである第１セルおよび第２セルでデータ「１」が保持されていた場合には、図５２に示すように、分極状態の改善が生じる。また、非選択セルのうち第１セルおよび第２セルでデータ「０」が保持されていた場合には、分極状態の劣化が生じる。また、非選択セルのうち第３セルでは、電位差が０Ｖであるため、分極状態の変化はない（図示せず）。また、選択セルである第４セルでは、図５４に示すように、データ「１」が書き込まれる。
【０１６２】
図５２〜図５４に示したＴ２後スタンバイ状態における各メモリセルの分極状態が、一連の書き込み動作後の各メモリセルの分極状態となる。一部のメモリセルでは、１回分のディスターブによる分極状態の劣化が生じている。しかし、書き込み動作を繰り返す場合にもこの分極状態の劣化が増加することはない。この第９実施形態では、一連の書き込み動作の中で、分極状態の劣化と改善とがそれぞれ１回ずつ引き起こされるため、１回分のディスターブによる分極状態の劣化が存在する初期状態から、一連の書き込み動作を開始した場合にも、書き込み動作終了後に劣化量が増大することはない。
【０１６３】
なお、データ「０」の書き込み動作においても、上記したデータ「１」の書き込み動作と同様に、予め逆のデータを書き込んだ後に、書き込むべきデータを書き込む。この場合にも、得られる効果は、データ「１」の上記した効果と同様である。
【０１６４】
第９実施形態では、上記のように、ワード線ＷＬおよびビット線ＢＬを、Ｖｃｃ、１／２Ｖｃｃおよび０Ｖの３種類の電圧で駆動するので、ワード線ＷＬおよびビット線ＢＬを、Ｖｃｃ、２／３Ｖｃｃ、１／３Ｖｃｃおよび０Ｖの４種類の電圧で駆動する上記した第１〜第８実施形態に比べて、電圧の種類を減少させることができる。これにより、この第９実施形態では、第１〜第８実施形態に比べて、制御回路を簡略化することができるとともに、消費電力を低減することができ、かつ、電圧生成回路を簡単にすることができる。
【０１６５】
また、上記第９実施形態においては、非選択セルに印加される電圧値である１／２Ｖｃｃを、強誘電体メモリを構成するメモリセルの有するヒステリシス特性から考えられる抗電圧（分極反転する電圧）以下になるように、Ｖｃｃを設定している。これにより、最終的に非選択セルに発生する分極状態の劣化量を少なくすることができる。
【０１６６】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１６７】
たとえば、上記実施形態では、各動作（１）〜（４）の間に、スタンバイ状態を配置するようにしたが、本発明はこれに限らず、各動作（１）〜（４）の間にスタンバイ状態を設けずに、連続して行うようにしてもよい。
【０１６８】
上記実施形態では、記憶手段としての強誘電体膜を含む強誘電体メモリについて説明したが、本発明はこれに限らず、ビット線とワード線との間に記憶手段が接続されるメモリであれば、他のメモリであってもよい。たとえば、記憶手段が抵抗素子により形成されるメモリについても同様に適用可能である。
【０１６９】
また、上記第８実施形態では、ＭＦＭＩＳ構造を有するＦＥＴ型の強誘電体メモリについて説明したが、本発明はこれに限らず、ＭＦＩＳ構造およびＭＦＳ構造を有するＦＥＴ型の強誘電体メモリにも同様に適用可能である。
【０１７０】
また、上記第８実施形態では、読み出し／再書き込み動作の（１）の期間に行う読み出し動作において、選択セルである第４セルのソース線ＳＬ１（選択ＳＬ）にＶｐｐの電圧を印加するようにしたが、本発明はこれに限らず、選択ＳＬには、たとえば、非選択ＢＬと同じ２／３Ｖｐｐなどの電圧を印加するようにしてもよい。
【０１７１】
また、上記実施形態では、（１）〜（４）の各動作の時間を同じ時間（Ｔ秒）にした例を示したが、本発明はこれに限らず、たとえば、（１）の期間をＴ１秒、（２）の期間をＴ２秒として、（１）および（２）を繰り返した場合に、非選択セルにおいて実質的に分極状態の劣化が発生しなければ、Ｔ１≠Ｔ２でもよい。
【０１７２】
また、上記実施形態では、スタンバイ状態で、ワード線ＷＬおよびビット線ＢＬを０Ｖにした例を示したが、本発明はこれに限らず、スタンバイ状態でワード線ＷＬおよびビット線ＢＬを０Ｖ以外の所定の同じ電位にしてもよい。ただし、たとえば、ＷＬ＝ＢＬ＝１Ｖをスタンバイ状態の電圧とした場合、読み出し時に、選択ＢＬ＝１Ｖ→フローティングというように、選択ＢＬのフローティング前の電位は、スタンバイ状態の電位にする必要がある。
【０１７３】
また、上記実施形態では、データの読み出し時に、スタンバイ状態から選択ＢＬをフローティング状態にするのと同じタイミングで、選択ＷＬ、非選択ＷＬおよび非選択ＢＬを所定の電圧に設定したが、本発明はこれに限らず、スタンバイ状態から選択ＢＬをフローティング状態にするタイミングから数十ｎｓｅｃ程度遅らせたタイミングで、選択ＷＬ、非選択ＷＬおよび非選択ＢＬを所定の電圧に設定してもよい。
【０１７４】
また、図４に示した第１実施形態では、スタンバイ状態での電圧をＷＬ＝ＢＬ＝０Ｖとした例を示したが、本発明はこれに限らず、図５５に示した第１実施形態の第１変形例のように、スタンバイ状態での電圧をＷＬ＝ＢＬ＝Ｖｃｃとしてもよい。この場合の電圧配置は、図５５に示すようになる。この場合、（１）の読み出し動作でデータ「０」が読み出された場合には、（２）の動作で終了し、（１）の読み出し動作でデータ「１」が読み出された場合には、（４）の動作まで行う。この第１実施形態の第１変形例においても、上記第１実施形態と同様、データ「１」が読み出された場合およびデータ「０」が読み出された場合の両方の場合において、分極状態の劣化の回数と分極状態の改善の回数とは等しくなる。したがって、読み出し動作および再書き込み動作を繰り返し行ったとしても、非選択セルにおいて分極状態の劣化が蓄積されていくことはないので、最終的に保持しているデータが破壊されることはない。なお、スタンバイ状態での電圧がＷＬ＝ＢＬ≧１／２Ｖｃｃの場合には、図５５に示した第１実施形態の第１変形例によるシーケンスが好ましく、スタンバイ状態での電圧がＷＬ＝ＢＬ＜１／２Ｖｃｃの場合には、図４に示した第１実施形態のシーケンスが好ましい。
【０１７５】
また、図４に示した第１実施形態では、読み出されたデータが「１」の場合（「１」Ｒｅａｄの場合）に、（１）および（２）のみで読み出し動作および再書き込み動作を終了するようにしたが、本発明はこれに限らず、図５６および図５７に示した第１実施形態の第２変形例および第３変形例のように、読み出されたデータが「１」の場合（「１」Ｒｅａｄの場合）に、（１）〜（４）のシーケンスで読み出し動作および再書き込み動作を行うようにしてもよい。この場合には、読み出されたデータが「１」の場合（「１」Ｒｅａｄの場合）、図５６または図５７に示した（１）〜（４）のシーケンスで読み出し動作および再書き込み動作を行い、読み出されたデータが「０」の場合（「０」Ｒｅａｄの場合）、図４に示した（１）〜（４）のシーケンスで読み出し動作および再書き込み動作を行う。
【図面の簡単な説明】
【図１】本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの全体構成を示したブロック図である。
【図２】図１に示した第１実施形態による強誘電体メモリの１／３Ｖｃｃ・２／３Ｖｃｃ生成回路の内部構成を示した回路図である。
【図３】本発明の第１実施形態によるメモリセルアレイの選択セルと非選択セルとを説明するための概略図である。
【図４】本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作を説明するための電圧波形図である。
【図５】本発明の第１実施形態における読み出しおよび再書き込み動作において選択セルにデータ「１」が保持されていた場合の分極状態の変化を示したヒステリシス図である。
【図６】第１実施形態による読み出し動作および再書き込み動作において選択セルにデータ「０」が保持されていた場合の分極状態の変化を示したヒステリシス図である。
【図７】本発明の第２実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作を説明するための電圧波形図である。
【図８】本発明の第３実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作を説明するための電圧波形図である。
【図９】本発明の第５実施形態による単純マトリックス方式の強誘電体メモリのメモリセルアレイ領域の構成を示した概略図である。
【図１０】本発明の第５実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作を説明するための電圧波形図である。
【図１１】本発明の第５実施形態の変形例による単純マトリックス方式の強誘電体メモリのメモリセルアレイ領域を示した概略図である。
【図１２】本発明の第６実施形態によるデータ「０」の書き込み動作を説明するための電圧波形図である。
【図１３】本発明の第６実施形態によるデータ「１」の書き込み動作を説明するための電圧波形図である。
【図１４】図１２および図１３に示した第６実施形態による書き込み動作の効果を説明するためのヒステリシス図である。
【図１５】本発明の第７実施形態による強誘電体メモリの動作方法を適用するメモリセルアレイの構成を示した等価回路図である。
【図１６】本発明の第８実施形態による強誘電体メモリの動作方法を適用するメモリセルアレイを示した等価回路図である。
【図１７】本発明の第８実施形態による強誘電体メモリの動作方法におけるデータ「０」の状態を示した等価回路図である。
【図１８】本発明の第８実施形態による強誘電体メモリの動作方法におけるデータ「１」の状態を示した等価回路図である。
【図１９】本発明の第８実施形態によるデータ「０」の書き込み動作を説明するための電圧波形図である。
【図２０】本発明の第８実施形態によるデータ「１」の書き込み動作を説明するための電圧波形図である。
【図２１】本発明の第８実施形態による読み出し／再書き込み動作を説明するための電圧波形図である。
【図２２】本発明の第９実施形態による単純マトリックス方式の強誘電体メモリの全体構成を示したブロック図である。
【図２３】本発明の第９実施形態によるメモリセルアレイの選択セルと非選択セルとを説明するための概略図である。
【図２４】本発明の第９実施形態による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作を説明するための電圧波形図である。
【図２５】第９実施形態による読み出し動作および再書き込み動作のＴ１の期間において各メモリセルに印加される電位差を説明するための図である。
【図２６】第９実施形態による読み出し動作および再書き込み動作において、第２セルにデータ「１」が保持されていた場合のＴ１の期間における分極状態の変化を示したヒステリシス図である。
【図２７】第９実施形態による読み出し動作および再書き込み動作において、第２セルにデータ「０」が保持されていた場合のＴ１の期間における分極状態の変化を示したヒステリシス図である。
【図２８】第９実施形態による読み出し動作および再書き込み動作において、第１セルにデータ「１」が保持されていた場合のＴ１の期間における分極状態の変化を示したヒステリシス図である。
【図２９】第９実施形態による読み出し動作および再書き込み動作において、第１セルにデータ「０」が保持されていた場合のＴ１の期間における分極状態の変化を示したヒステリシス図である。
【図３０】第９実施形態による読み出し動作および再書き込み動作において、選択セル（第４セル）にデータ「１」が保持されていた場合のＴ１の期間における分極状態の変化を示したヒステリシス図である。
【図３１】第９実施形態による読み出し動作および再書き込み動作において、選択セル（第４セル）にデータ「０」が保持されていた場合のＴ１の期間における分極状態の変化を示したヒステリシス図である。
【図３２】第９実施形態による読み出し動作および再書き込み動作において、Ｔ２の期間に各メモリセルに印加される電位差を説明するための図である。
【図３３】第９実施形態による読み出し動作および再書き込み動作において、非選択セルである第１セルおよび第２セルにデータ「１」が保持されていた場合のＴ２の期間における分極状態の変化を示したヒステリシス図である。
【図３４】第９実施形態による読み出し動作および再書き込み動作において、非選択セルである第１セルおよび第２セルにデータ「０」が保持されていた場合のＴ２の期間における分極状態の変化を示したヒステリシス図である。
【図３５】第９実施形態による読み出し動作および再書き込み動作において、Ｔ２の期間における選択セル（第４セル）の分極状態の変化を示したヒステリシス図である。
【図３６】第９実施形態による読み出し動作および再書き込み動作において、Ｔ３の期間における各メモリセルに印加される電位差を説明するための図である。
【図３７】第９実施形態による読み出し動作および再書き込み動作において、非選択セルである第１セルおよび第２セルにデータ「１」が保持されていた場合のＴ３の期間における分極状態の変化を示したヒステリシス図である。
【図３８】第９実施形態による読み出し動作および再書き込み動作において、非選択セルである第１セルおよび第２セルにデータ「０」が保持されていた場合のＴ３の期間における分極状態の変化を示したヒステリシス図である。
【図３９】第９実施形態による読み出し動作および再書き込み動作において、Ｔ３の期間における選択セル（第４セル）の分極状態の変化を示したヒステリシス図である。
【図４０】第９実施形態による読み出し動作および再書き込み動作において、Ｔ４の期間における各メモリセルに印加される電位差を説明するための図である。
【図４１】第９実施形態による読み出し動作および再書き込み動作において、非選択セルである第１セルおよび第２セルにデータ「１」が保持されていた場合のＴ４の期間における分極状態の変化を示したヒステリシス図である。
【図４２】第９実施形態による読み出し動作および再書き込み動作において、非選択セルである第１セルおよび第２セルにデータ「０」が保持されていた場合のＴ４の期間における分極状態の変化を示したヒステリシス図である。
【図４３】第９実施形態による読み出し動作および再書き込み動作において、Ｔ４の期間における選択セル（第４セル）の分極状態の変化を示したヒステリシス図である。
【図４４】ディスターブによる分極状態の劣化がない初期状態（Ｔ０）から、第９実施形態による読み出しおよび再書き込み動作を行った場合の非選択セル（第１セルおよび第２セル）の分極量の変化を示した図である。
【図４５】ディスターブによる分極状態の劣化が１回存在する初期状態（Ｔ０）から、第９実施形態による読み出しおよび再書き込み動作を行った場合の非選択セル（第１セルおよび第２セル）の分極状態の変化を示した図である。
【図４６】本発明の第９実施形態による単純マトリックス方式の強誘電体メモリの書き込み動作を説明するための電圧波形図である。
【図４７】第９実施形態による書き込み動作のＴ１（Ｔ４）の期間における各メモリセルに印加される電位差を説明するための図である。
【図４８】第９実施形態による書き込み動作において、非選択セルである第１セルおよび第２セルでデータ「１」が保持されていた場合のＴ１（Ｔ４）の期間における分極状態の変化を示したヒステリシス図である。
【図４９】第９実施形態による書き込み動作において、非選択セルである第１セルおよび第２セルでデータ「０」が保持されていた場合のＴ１（Ｔ４）の期間における分極状態の変化を示したヒステリシス図である。
【図５０】第９実施形態による書き込み動作において、Ｔ１（Ｔ４）の期間における選択セル（第４セル）の分極状態の変化を示したヒステリシス図である。
【図５１】第９実施形態による書き込み動作におけるＴ２（Ｔ３）の期間に各メモリセルに印加される電位差を説明するための図である。
【図５２】第９実施形態による書き込み動作において、非選択セルである第１セルおよび第２セルでデータ「１」が保持されていた場合のＴ２（Ｔ３）の期間における分極状態の変化を示したヒステリシス図である。
【図５３】第９実施形態による書き込み動作において、非選択セルである第１セルおよび第２セルでデータ「０」が保持されていた場合のＴ２（Ｔ３）の期間における分極状態の変化を示したヒステリシス図である。
【図５４】第９実施形態による書き込み動作において、Ｔ２（Ｔ３）の期間における選択セル（第４セル）の分極状態の変化を示したヒステリシス図である。
【図５５】本発明の第１実施形態の第１変形例による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作を説明するための電圧波形図である。
【図５６】本発明の第１実施形態の第２変形例による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作を説明するための電圧波形図である。
【図５７】本発明の第１実施形態の第３変形例による単純マトリックス方式の強誘電体メモリの読み出し動作および再書き込み動作を説明するための電圧波形図である。
【図５８】従来のＤＲＡＭのメモリセルの構成を示した等価回路図である。
【図５９】従来のＤＲＡＭのトレンチ型キャパシタの構造を示した断面図である。
【図６０】従来の１トランジスタ１キャパシタ方式の強誘電体メモリのメモリセルを示した等価回路図である。
【図６１】従来の単純マトリックス方式の強誘電体メモリのメモリセルアレイを示した等価回路図である。
【図６２】従来の単純マトリックス方式の強誘電体メモリの動作を説明するためのヒステリシス図である。
【図６３】従来の単純マトリックス方式の強誘電体メモリにおけるディスターブ現象を説明するためのヒステリシス図である。
【図６４】従来の１トランジスタ方式の強誘電体メモリのメモリセルを示した等価回路図である。
【図６５】従来の１トランジスタ方式の強誘電体メモリの動作を説明するためのヒステリシス図である。
【図６６】図６４に示した従来の１トランジスタ方式の強誘電体メモリの書き込み時における電圧印加状態を説明するための等価回路図である。
【図６７】図６４に示した従来の１トランジスタ方式の強誘電体メモリのスタンバイ時における電圧印加状態を説明するための等価回路図である。
【符号の説明】
１　メモリセルアレイ
２　ロウデコーダ
３　カラムデコーダ
８　リードアンプ
１０　１／３Ｖｃｃ・２／３Ｖｃｃ生成回路
１０ａ　１／２Ｖｃｃ生成回路
２０　メモリセル
２１　強誘電体キャパシタ
２２　負荷容量
３０　メモリセル
３１　強誘電体キャパシタ
３２　セルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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