(57)【要約】【課題】ＭＯＳトランジスタの製造状態に関係なく、半導体装置の動作が安定的に保持できるように、ＭＯＳトランジスタの製造状態によるスイッチングポイントを感知するスイッチングポイント感知回路及びそれを用いた半導体装置を提供する。【解決手段】スイッチングポイント感知回路は、ＭＯＳトランジスタの製造状態によるスイッチングポイントの変化を感知するスイッチングポイント感知回路において、基準電圧発生部と、前記基準電圧発生部から出力された基準電圧を入力され、前記基準電圧においてＮＭＯＳトランジスタがドミナントな第１ＣＭＯＳインバータと、前記基準電圧においてＰＭＯＳトランジスタがドミナントな第２ＣＭＯＳインバータとを備える。【選択図】　　図１Ａ
2004040757.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタの製造状態によるスイッチングポイントの変化を感知するスイッチングポイント感知回路において、
基準電圧発生部と、
前記基準電圧発生部から出力された基準電圧を入力され、前記基準電圧においてＮＭＯＳトランジスタがドミナントな第１ＣＭＯＳインバータと、
前記基準電圧においてＰＭＯＳトランジスタがドミナントな第２ＣＭＯＳインバータと
を備えるスイッチングポイント感知回路。
【請求項２】
前記第１及び第２のＣＭＯＳインバータは、
ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのチャネル幅を調整するか、または長さを調整してドミナントなＭＯＳトランジスタを決めることを特徴とする請求項１に記載のスイッチングポイント感知回路。
【請求項３】
前記基準電圧発生部は、
抵抗を用いて前記基準電圧を出力することを特徴とする請求項１に記載のスイッチングポイント感知回路。
【請求項４】
前記基準電圧発生部は、
電源電圧にゲートとドレイン側が接続されたＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタのドレインと接地電源とを連結し、ゲートが前記接地電源に接続されたＰＭＯＳトランジスタによって、前記基準電圧を出力することを特徴とする請求項１に記載のスイッチングポイント感知回路。
【請求項５】
前記基準電圧を片側入力とし、前記第１ＣＭＯＳインバータの出力を他側入力とする第１差動増幅器と、前記基準電圧を片側入力とし、前記第２ＣＭＯＳインバータの出力を他側入力とする第２差動増幅器をさらに備えたことを特徴とする請求項１に記載のスイッチングポイント感知回路。
【請求項６】
ＭＯＳトランジスタの製造状態によるスイッチングポイントの変化を感知するスイッチングポイント感知回路において、
電源電圧の１／２より大きい第１基準電圧と前記電源電圧の１／２より小さい第２基準電圧とに分配して出力するための基準電圧発生部と、
前記第１基準電圧を入力され、前記電源電圧の１／２でスイッチングポイントを有する第１ＣＭＯＳインバータと、
前記第２基準電圧を入力され、前記電源電圧の１／２でスイッチングポイントを有する第２ＣＭＯＳインバータと
を備えることを特徴とするスイッチングポイント感知回路。
【請求項７】
前記基準電圧発生部は、前記電源電圧と接地電源との間に直列連結された第１ないし第３の抵抗を備えて、前記第２抵抗及び前記第３抵抗の連結ノードで前記第１基準電圧を出力し、前記第１抵抗及び前記第２抵抗の連結ノードで前記第２基準電圧を出力することを特徴とする請求項６に記載のスイッチングポイント感知回路。
【請求項８】
前記基準電圧発生部は、
電源電圧にゲート及び片側が接続されたＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタの他側に片側が接続された抵抗と、前記抵抗の他側と接地電源とを連結し、ゲートが前記接地電源に接続されたＰＭＯＳトランジスタを備えて、前記ＮＭＯＳトランジスタ及び前記抵抗の連結ノードで前記第１基準電圧を出力し、前記ＰＭＯＳトランジスタ及び前記抵抗の連結ノードで前記第２基準電圧を出力することを特徴とする請求項６に記載のスイッチングポイント感知回路。
【請求項９】
前記第１基準電圧を片側入力とし、前記第１ＣＭＯＳインバータの出力を他側入力とする第１差動増幅器と、前記第２基準電圧を片側入力とし、前記第２ＣＭＯＳインバータの出力を他側入力とする第２差動増幅器をさらに備えたことを特徴とする請求項６に記載のスイッチングポイント感知回路。
【請求項１０】
ＭＯＳトランジスタの製造状態によるＣＭＯＳインバータのスイッチングポイント変化を感知するスイッチングポイント感知手段を備え、
入力信号を遅延させて出力し、前記スイッチングポイント感知手段に制御されて可変遅延量を有する遅延手段を備えることを特徴とする半導体装置。
【請求項１１】
前記スイッチングポイント感知手段は、
基準電圧発生部と、
前記基準電圧発生部から出力された基準電圧を入力され、前記基準電圧においてＮＭＯＳトランジスタがドミナントな第１ＣＭＯＳインバータと、
前記基準電圧においてＰＭＯＳトランジスタがドミナントな第２ＣＭＯＳインバータと
を備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記スイッチングポイント感知手段は、
電源電圧の１／２より大きい第１基準電圧と前記電源電圧の１／２より小さい第２基準電圧とに分配して出力するための基準電圧発生部と、
前記第１基準電圧を入力され、前記電源電圧の１／２でスイッチングポイントを有する第１ＣＭＯＳインバータと、
前記第２基準電圧を入力され、前記電源電圧の１／２でスイッチングポイントを有する第２ＣＭＯＳインバータと
を備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記遅延手段は、
前記入力信号を第１遅延時間後に出力するための第１遅延と、
前記第１ＣＭＯＳインバータの出力によって、前記バッファリング手段の出力を出力するか、または前記第１遅延の出力を選択的に出力するための第１マルチプレクサと、
前記第１マルチプレクサの出力を第２遅延時間後に出力するための第２遅延と、
前記第２遅延の出力を第３遅延時間後に出力するための第３遅延と、
前記第２ＣＭＯＳインバータの出力によって、第２遅延の出力を出力するか、または前記第３遅延の出力を選択的に出力するための第２マルチプレクサと
を備えることを特徴とする請求項１１または請求項１２に記載の半導体装置。
【請求項１４】
ＭＯＳトランジスタの製造状態によるＣＭＯＳインバータのスイッチングポイント変化を感知するために、
基準電圧発生部と、
前記基準電圧発生部から出力された基準電圧を入力され、前記基準電圧においてＮＭＯＳトランジスタがドミナントな第１ＣＭＯＳインバータと、
前記基準電圧においてＰＭＯＳトランジスタがドミナントな第２ＣＭＯＳインバータを備えてＣＭＯＳインバータのスイッチングポイント感知手段を備え、
前記第１ＣＭＯＳインバータの出力によって、電源電圧または入力信号を選択的に出力するための第１マルチプレクサと、
前記第２ＣＭＯＳインバータの出力によって、電源電圧または前記入力信号を選択的に出力するための第２マルチプレクサと、
前記入力信号を反転して出力するための第３ＣＭＯＳインバータと、
前記第１マルチプレクサの出力に制御されて前記第３ＣＭＯＳインバータの出力端をプルアップさせるための第１プルアップ手段と、
前記第２マルチプレクサの出力に制御されて前記第３ＣＭＯＳインバータの出力端をプルアップさせるための第２プルアップ手段と
を備えることを特徴とする半導体装置。
【請求項１５】
前記第３ＣＭＯＳインバータは、前記入力信号を伝送ゲートを介して入力されることを特徴とする請求項１４に記の半導体装置。
【請求項１６】
前記第１マルチプレクサは、
前記第１ＣＭＯＳインバータの出力が第１論理積値である場合にターンオンされ、片側が電源電圧に連結された第１伝送ゲートと、前記第２ＣＭＯＳインバータの出力が第２論理積値である場合にターンオンされ、片側が前記入力信号に連結された第２伝送ゲートと
を備えることを特徴とする請求項１４に記載の半導体装置。
【請求項１７】
前記第２マルチプレクサは、
前記第２ＣＭＯＳインバータの出力が第１論理積値である場合にターンオンされ、片側が電源電圧に連結された第１伝送ゲートと、前記第２ＣＭＯＳインバータの出力が第２論理積値である場合にターンオンされ、片側が前記入力信号に連結された第２伝送ゲートと
を備えることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
ＭＯＳトランジスタの製造状態によるＣＭＯＳインバータのスイッチングポイント変化を感知するために、
電源電圧の１／２より大きい第１基準電圧と前記電源電圧の１／２より小さい第２基準電圧とに分配して出力するための基準電圧発生部と、
前記第１基準電圧を入力され、前記電源電圧の１／２でスイッチングポイントを有する第１ＣＭＯＳインバータと、
前記第２基準電圧を入力され、前記電源電圧の１／２でスイッチングポイントを有する第２ＣＭＯＳインバータを備えるＣＭＯＳインバータスイッチングポイント感知回路を備え、
前記第１ＣＭＯＳインバータの出力によって、電源電圧または入力信号を選択的に出力するための第１マルチプレクサと、
前記第２ＣＭＯＳインバータの出力によって、電源電圧または前記入力信号を選択的に出力するための第２マルチプレクサと、
入力信号を反転して出力するための第３ＣＭＯＳインバータと、
前記第１マルチプレクサの出力に制御されて前記第３ＣＭＯＳインバータの出力端をプルアップさせるための第１プルアップ手段と、
前記第２マルチプレクサの出力に制御されて前記第３ＣＭＯＳインバータの出力端をプルアップさせるための第２プルアップ手段と
を備えることを特徴とする半導体装置。
【請求項１９】
前記第３ＣＭＯＳインバータの出力信号を反転して出力するための第４ＣＭＯＳインバータをさらに備えたことを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第１マルチプレクサは、
前記第１ＣＭＯＳインバータの出力が第１論理積値である場合にターンオンされ、片側が電源電圧に連結された第１伝送ゲートと、前記第２ＣＭＯＳインバータの出力が第２論理積値である場合にターンオンされ、片側が前記入力信号に連結された第２伝送ゲートと
を備えることを特徴とする請求項１８に記載の半導体装置。
【請求項２１】
前記第２マルチプレクサは、
前記第２ＣＭＯＳインバータの出力が第１論理積値である場合にターンオンされ、片側が電源電圧に連結された第１伝送ゲートと、前記第２ＣＭＯＳインバータの出力が第２論理積値である場合にターンオンされ、片側が前記入力信号に連結された第２伝送ゲートと
を備えることを特徴とする請求項２０に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、ＭＯＳトランジスタの製造状態によるスイッチングポイントを感知するスイッチングポイント回路及びそれを用いた半導体装置に関する。
【０００２】
【従来の技術】
半導体装置のＣＭＯＳインバータは、入力電圧がハイレベル（例えば、３．３Ｖ）からローレベル（例えば、０Ｖ）に変化する場合、またはローレベル（例えば、０Ｖ）からハイレベル（例えば、３．３Ｖ）に変化する場合、出力電圧の特性が対称的になるようにすることが重要である。従って、通常、ＣＭＯＳインバータを設計する場合には、入力電圧が駆動電圧の半分である時、出力電圧値がローレベルからハイレベルまたはハイレベルからローレベルにスイッチングされるように設計する。
【０００３】
一方、半導体の製造工程上の様々な条件のため、ＭＯＳトランジスタの製造状態が設計時と差を有して製造されるが、トランジスタが設計時のように最適に製造された状態を「Ｎ」（Ｎｏｒｍａｌ）と表記し、設計時より遅く動作するように製造された状態を「Ｓ」（Ｓｌｏｗ）と表記し、設計時より速く動作するように製造された状態を「Ｆ」（Ｆａｓｔ）と表記することにする。ここで、設計時において遅い動作または速い動作とは、ＭＯＳトランジスタのゲートに所定の電圧が加えられる場合、ドレイン／ソース間に流れる電流能力の多少を意味する。
【０００４】
ＭＯＳトランジスタが製造状態に応じて設計時より速いか遅い特性を有するようになるのは、製造時の工程状況によって、ソース／ドレイン領域のドーピング濃度、チャネル幅及び長さなどが設計時のように製造されるか、または差を有するようになるため、発生する。
【０００５】
以下、工程上の条件によるＰＭＯＳトランジスタとＮＭＯＳトランジスタの製造状態を「Ｎ」、「Ｓ」、「Ｆ」などと表記するが、設計時のような状態に製造されると、「Ｎ」に表記し、設計時より遅く動作するように製造されると、「Ｓ」に表記し、設計時より速く動作するように製造されると、「Ｆ」に表記する。例えば、ＰＭＯＳトランジスタが設計時のような状態に製造され、ＮＭＯＳトランジスタが設計時より速く動作するように製造されたものは「ＰＮＮＦ」に表記する。
【０００６】
図１２Ａは通常のＮＭＯＳインバータを示す回路図である。
【０００７】
図１２Ａを参照して説明すると、通常のＣＭＯＳインバータは、入力信号Ｖｉｎがローレベルの場合、電源電圧ＶＤＤを出力電圧Ｖｏｕｔに伝達するＰＭＯＳトランジスタＰ１と、入力信号Ｖｉｎがハイレベルの場合、接地電圧ＶＳＳを出力電圧Ｖｏｕｔに伝達するＮＭＯＳトランジスタＮ１とから構成される。
【０００８】
ＣＭＯＳインバータの動作特性は、電源電圧、温度、製造状態に応じて変化が生じるが、特に工程上の変数による製造状態に応じて、インバータを構成するＭＯＳトランジスタＰ１、Ｎ１の実際の状態が変わるようになり、これによってインバータの特性変化が深刻になる。
【０００９】
図１２ＢはＭＯＳトランジスタの工程状態によって、図１２Ａのインバータのスイッチングポイントを示す波形図である。
【００１０】
図１２Ｂを参照して説明すると、まず、ＣＭＯＳインバータの動作特性を「ａ」の波形のように電源電圧の半分ＶＤＤ／２で出力値がスイッチングされるように設計する。
【００１１】
【発明が解決しようとする課題】
しかし、製造状態に応じてＮＭＯＳトランジスタＮ１は、設計時のような「Ｎ」の状態に製造され、ＰＭＯＳトランジスタＰ１が「Ｆ」の状態に製造された場合には、ＣＭＯＳインバータはＶＤＤ／２より高い電圧で出力値のスイッチングが起きて、波形「ｂ」の動作特性を有するようになる。
【００１２】
また、ＰＭＯＳトランジスタＰ１は、設計時のような「Ｎ」の状態に製造され、ＮＭＯＳトランジスタＮ１が「Ｆ」の状態に製造されたＣＭＯＳインバータは、ＶＤＤ／２より低い電圧で出力値のスイッチングが起きて、波形「ｃ」の動作特性を有するようになる。
【００１３】
このようにＭＯＳトランジスタの製造状態に応じて、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの特性が変わることによって、ＣＭＯＳインバータの動作特性が変わるようになり、これを用いて集積回路を設計するようになると、動作上の信頼性が確保できない。
【００１４】
従って、ＭＯＳトランジスタの製造状態に関係なく、インバータの動作特性を安定的に維持するためには、ＭＯＳトランジスタの製造状態を感知してインバータのスイッチングポイントを調節する回路が必要である。
【００１５】
そこで、本発明は、前記従来の技術の問題点に鑑みてなされたものであって、その目的とするところは、ＭＯＳトランジスタの製造状態に関係なく、半導体装置の動作が安定的に維持できるように、ＭＯＳトランジスタの製造状態によるスイッチングポイントを感知するスイッチングポイント感知回路及びそれを用いた半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】
前記のような目的を達成するため、本発明は、ＭＯＳトランジスタの製造状態によるスイッチングポイントの変化を感知するスイッチングポイント感知回路において、基準電圧発生部と、前記基準電圧発生部から出力された基準電圧を入力され、前記基準電圧においてＮＭＯＳトランジスタがドミナントな第１ＣＭＯＳインバータと、前記基準電圧においてＰＭＯＳトランジスタがドミナントな第２ＣＭＯＳインバータとを備えるスイッチングポイント感知回路を提供する。
【００１７】
前記のような目的を達成するため、本発明は、ＭＯＳトランジスタの製造状態によるスイッチングポイントの変化を感知するスイッチングポイント感知回路において、電源電圧の１／２より大きい第１基準電圧と前記電源電圧の１／２より小さい第２基準電圧とに分配して出力するための基準電圧発生部と、前記第１基準電圧を入力され、前記電源電圧の１／２でスイッチングポイントを有する第１ＣＭＯＳインバータと、前記第２基準電圧を入力され、前記電源電圧の１／２でスイッチングポイントを有する第２ＣＭＯＳインバータとを備えることを特徴とするスイッチングポイント感知回路を提供する。
【００１８】
前記のような目的を達成するため、本発明は、ＭＯＳトランジスタの製造状態によるＣＭＯＳインバータのスイッチングポイント変化を感知するスイッチングポイント感知手段を備え、入力信号を遅延させて出力し、前記スイッチングポイント感知手段に制御されて可変遅延量を有する遅延手段を備えることを特徴とする半導体装置を提供する。
【００１９】
前記のような目的を達成するため、本発明は、ＭＯＳトランジスタの製造状態によるＣＭＯＳインバータのスイッチングポイント変化を感知するために、基準電圧発生部と、前記基準電圧発生部から出力された基準電圧を入力され、前記基準電圧においてＮＭＯＳトランジスタがドミナントな第１ＣＭＯＳインバータと、前記基準電圧においてＰＭＯＳトランジスタがドミナントな第２ＣＭＯＳインバータを備えてＣＭＯＳインバータのスイッチングポイント感知手段を備え、前記第１ＣＭＯＳインバータの出力によって、電源電圧または入力信号を選択的に出力するための第１マルチプレクサと、前記第２ＣＭＯＳインバータの出力によって、電源電圧または前記入力信号を選択的に出力するための第２マルチプレクサと、前記入力信号を反転して出力するための第３ＣＭＯＳインバータと、前記第１マルチプレクサの出力に制御されて前記第３ＣＭＯＳインバータの出力端をプルアップさせるための第１プルアップ手段と、前記第２マルチプレクサの出力に制御されて前記第３ＣＭＯＳインバータの出力端をプルアップさせるための第２プルアップ手段とを備えることを特徴とする半導体装置を提供する。
【００２０】
前記のような目的を達成するため、本発明は、ＭＯＳトランジスタの製造状態によるＣＭＯＳインバータのスイッチングポイント変化を感知するために、電源電圧の１／２より大きい第１基準電圧と前記電源電圧の１／２より小さい第２基準電圧とに分配して出力するための基準電圧発生部と、前記第１基準電圧を入力され、前記電源電圧の１／２でスイッチングポイントを有する第１ＣＭＯＳインバータと、前記第２基準電圧を入力され、前記電源電圧の１／２でスイッチングポイントを有する第２ＣＭＯＳインバータを備えるＣＭＯＳインバータスイッチングポイント感知回路を備え、前記第１ＣＭＯＳインバータの出力によって、電源電圧または入力信号を選択的に出力するための第１マルチプレクサと、前記第２ＣＭＯＳインバータの出力によって、電源電圧または前記入力信号を選択的に出力するための第２マルチプレクサと、入力信号を反転して出力するための第３ＣＭＯＳインバータと、前記第１マルチプレクサの出力に制御されて前記第３ＣＭＯＳインバータの出力端をプルアップさせるための第１プルアップ手段と、前記第２マルチプレクサの出力に制御されて前記第３ＣＭＯＳインバータの出力端をプルアップさせるための第２プルアップ手段とを備えることを特徴とする半導体装置を提供する。
【００２１】
【発明の実施の形態】
以下、本発明の最も好ましい一実施形態を添付する図面を参照して説明する。
【００２２】
図１Ａは、本発明の好ましい一実施形態に係るものであって、ＭＯＳトランジスタの工程状態に応じたスイッチングポイントを感知するための回路図である。
【００２３】
図１Ａを参照して説明すると、この実施形態に係るスイッチングポイント感知回路は、基準電圧ＶｒｅｆにおいてＮＭＯＳトランジスタＭＮ１がドミナント（ｄｏｍｉｎａｎｔ）な第１ＣＭＯＳインバータ２０と、基準電圧ＶｒｅｆにおいてＰＭＯＳトランジスタＭＰ２がドミナントな第２ＣＭＯＳインバータ３０を備え、第１及び第２のＣＭＯＳインバータ２０、３０は基準電圧ＶｒｅｆにおいてＭＯＳトランジスタの製造状態によるスイッチングポイントの変化を感知することを特徴とする。
【００２４】
基準電圧Ｖｒｅｆは、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結された第１及び第２の抵抗Ｒ１、Ｒ２によって分配された電圧を用いる。抵抗は、その特性上、工程変化などに鈍感な特性を有しているので、工程状態による基準電圧の変化は大きくない。
【００２５】
また、第１及び第２のＣＭＯＳインバータ２０、３０は、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのチャネル幅または長さを調整してドミナントなＭＯＳトランジスタを決める。
【００２６】
図１Ｂ及び図１Ｃは、図１Ａに示すスイッチングポイントを感知するための回路の動作を示す波形図である。以下、図１Ａないし図１Ｂを参照して、前述したスイッチングポイント感知回路の動作を説明する。
【００２７】
通常のＭＯＳトランジスタは、同一なゲート電圧においてＰＭＯＳトランジスタのチャネル幅がＮＭＯＳトランジスタのチャネル幅の約２倍になると、同一な電流能力を有する。例えば、ＰＭＯＳトランジスタのチャネル幅を１０μにし、ＮＭＯＳトランジスタのチャネル幅を５μにすると、同一なゲート電圧において同一な電流能力を有するようになる。
【００２８】
従って、ＰＭＯＳトランジスタのチャネル幅をＮＭＯＳトランジスタの２倍になるようにインバータを構成すると、入力電圧が電源電圧の１／２である場合、出力電圧が変わるインバータを作ることができる。
【００２９】
従って、図１Ａに示すように、第１及び第２の抵抗の抵抗値を同一に構成すると、基準電圧Ｖｒｅｆは１／２ＶＤＤになり、この場合、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１のチャネル幅をそれぞれ８μと５μにして、第１ＣＭＯＳインバータ２０を構成すると、基準電圧においてＮＭＯＳトランジスタＭＮ１がドミナントになって、出力値ｄｅｔ　１．６ｂがローレベルになる。また、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のチャネル幅をそれぞれ１２μと５μにして、第２ＣＭＯＳインバータ３０を構成するようになると、基準電圧においてＰＭＯＳトランジスタＭＰ２がドミナントになって、出力値がハイレベルになる。
【００３０】
一方、ＭＯＳトランジスタの製造状態に応じて、特性が変わり得ることは前述した通りである。
【００３１】
まず、第１ＣＭＯＳインバータ２０の動作を説明すると、製造状態が設計に応じて製造された状態、すなわちＰＭＯＳトランジスタが「Ｎ」の状態であり、ＮＭＯＳトランジスタが「Ｎ」の状態であれば、第１ＣＭＯＳインバータ２０の特性曲線は、図１Ｂに示す動作波形「ＰＮＮＮ」に示されるようになる。
【００３２】
一方、半導体製造中に工程条件などによって、設計通り製造されないようになる場合、すなわちＰＭＯＳトランジスタは「Ｓ」の状態であり、ＮＭＯＳトランジスタは「Ｆ」の状態である場合は、第１ＣＭＯＳインバータ２０の特性曲線が図１Ｂの「ＰＳＮＦ」に示されるようになる。それに対し、ＰＭＯＳトランジスタが「Ｆ」の状態であり、ＮＭＯＳトランジスタが「Ｓ」の状態に製造された場合には、第１ＣＭＯＳインバータ２０の特性曲線はＰＦＮＳに示されるようになる。
【００３３】
従って、第１ＣＭＯＳインバータ２０は、ＰＭＯＳトランジスタが「Ｆ」の状態に製造され、ＮＭＯＳトランジスタが「Ｓ」の状態に製造されると、第１ＣＭＯＳインバータ２０の出力値は、ローレベルからハイレベルに出力値が変わるようになり、これを感知すると、ＭＯＳトランジスタの製造状態が感知できる。
【００３４】
続いて、第２ＣＭＯＳインバータ３０の動作を説明すると、ＭＯＳトランジスタの製造状態が設計に応じて製造された状態、すなわちＰＭＯＳトランジスタが「Ｎ」の状態であり、ＮＭＯＳトランジスタが「Ｎ」の状態であれば、第２ＣＭＯＳインバータ３０の特性曲線は、図１Ｃの動作波形「ＰＮＮＮ」に示されるようになる。
【００３５】
一方、ＰＭＯＳトランジスタが「Ｆ」の状態であり、ＮＭＯＳトランジスタが「Ｓ」の状態に製造された場合には、第１ＣＭＯＳインバータ２０の特性曲線は、図１Ｃの「ＰＦＮＳ」に示されるようになり、それに対し、ＰＭＯＳトランジスタは「Ｓ」の状態であり、ＮＭＯＳトランジスタは「Ｆ」の状態である場合は、第２ＣＭＯＳインバータ３０の特性曲線は「ＰＳＮＦ」に示されるようになる。
【００３６】
従って、第２ＣＭＯＳインバータ３０は、ＰＭＯＳトランジスタが「Ｓ」の状態に製造され、ＮＭＯＳトランジスタが「Ｆ」の状態になると、出力ｄｅｔ　２．４ｂがハイレベルからローレベルに変わるようになり、これを感知すると、ＭＯＳトランジスタの製造状態を感知できる。
【００３７】
図２は、図１Ａのスイッチングポイント感知回路の動作状態をＭＯＳトランジスタの工程状態に応じて、真理表に示した図表である。
【００３８】
図２を参照して説明すると、第１ＣＭＯＳインバータ２０の出力は、ＰＭＯＳトランジスタＰ　ｍｏｓが「Ｆ」の状態であり、ＮＭＯＳトランジスタＮ　ｍｏｓが「Ｓ」の状態である場合、出力値がローレベルからハイレベルに変化して出力し、第２ＣＭＯＳインバータ３０の出力は、ＰＭＯＳトランジスタＰ　ｍｏｓが「Ｓ」の状態であり、ＮＭＯＳトランジスタＮ　ｍｏｓが「Ｆ」の状態である場合、出力値がハイレベルからローレベルに変化して出力することが分かる。
【００３９】
従って、第１及び第２のＣＭＯＳインバータ２０、３０の出力値を用いると、ＭＯＳトランジスタの製造状態によるスイッチングポイントの変化を感知して補正できる。
【００４０】
ここでは、工程変化によるＣＭＯＳインバータのスイッチングポイントが最も深刻に変化される２つの状況を考慮してスイッチングポイントを感知するように感知回路を構成したが、より多様な工程状態を感知するように構成できる。例えば、ＣＭＯＳインバータを構成するＭＯＳトランジスタのチャネル幅を調整して、ＰＭＯＳトランジスタが「Ｎ」の状態であり、ＮＭＯＳトランジスタが「Ｆ」の状態を感知するようにできる。
【００４１】
図３は、図１Ａのスイッチングポイント感知回路において、基準電圧を異なるように生成する基準電圧を示す回路図である。
【００４２】
図３を参照して説明すると、基準電圧部７０は、電源電圧ＶＤＤにゲートとドレイン側が接続されたＮＭＯＳトランジスタＭＮ５と、ＮＭＯＳトランジスタＭＮ５のドレインと接地電源ＶＳＳとを連結し、ゲートが接地電源ＶＳＳに接続されたＰＭＯＳトランジスタＭＰ５から構成される。
【００４３】
図３に示すスイッチングポイント感知回路は、基本的に図１Ａのスイッチングポイント感知回路のような動作をし、基準電圧Ｖｒｅｆを生成する方法のみ異なる。
【００４４】
まず、ＰＭＯＳトランジスタが「Ｆ」の状態であり、ＮＭＯＳトランジスタが「Ｓ」の状態である場合、基準電圧Ｖｒｅｆが下降するようになり、これは図１Ｂにおいて動作波形が「ＰＮＮＮ」から「ＰＦＮＳ」に移動したことと同様の効果を有するようになって、第１ＣＭＯＳインバータ８０の出力がハイレベルからローレベルになる。
【００４５】
また、ＰＭＯＳトランジスタが「Ｓ」の状態であり、ＮＭＯＳトランジスタが「Ｆ」の状態である場合、基準電圧Ｖｒｅｆが上昇するようになり、これは図１Ｃにおいて動作波形が「ＰＮＮＮ」から「ＰＳＮＦ」に移動したことと同様の効果を有するようになって、第２ＣＭＯＳインバータ９０の出力がローレベルからハイレベルになる。
【００４６】
図４及び図５は、それぞれ、本発明の他の実施形態を示すものであり、ＭＯＳトランジスタの工程状態に応じたスイッチングポイント感知のための回路図である。
【００４７】
図４を参照して説明すると、スイッチングポイント感知回路は、電源電圧ＶＤＤの１／２より大きい第１基準電圧Ｖｒｅｆ　Ｕと小さい第２基準電圧Ｖｒｅｆ　Ｄとに分配して出力するための基準電圧部４０と、電源電圧ＶＤＤの１／２でスイッチングポイントを有し、第１基準電圧Ｖｒｅｆ　Ｕ及び第２基準電圧Ｖｒｅｆ　Ｄにそれぞれ入力端が連結された第１ＣＭＯＳインバータ５０及び第２ＣＭＯＳインバータ６０を備えて、第１及び第２のＣＭＯＳインバータ５０、６０は、第１及び第２の基準電圧Ｖｒｅｆ　Ｕ、Ｖｒｅｆ　ＤでＭＯＳトランジスタの製造状態によるスイッチングポイントの変化を感知することを特徴とする。
【００４８】
基準電圧部４０は、電源電圧ＶＤＤと接地電源ＶＳＳとの間に直列連結された第１ないし第３の抵抗Ｒ３、Ｒ４、Ｒ５から構成され、第１抵抗Ｒ３及び第２抵抗Ｒ４の共通ノードで第１基準電圧Ｖｒｅｆ　Ｕを出力し、第２抵抗Ｒ４及び第３抵抗Ｒ５の共通ノードで第２基準電圧Ｖｒｅｆ　Ｄを出力する。
【００４９】
ここで、第１及び第２のＣＭＯＳインバータ５０を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタのチャネル幅とを２：１にして、スイッチングポイントが電源電圧の１／２で形成するようになるが、第１基準電圧Ｖｒｅｆ　Ｕは、電源電圧の２／３が出力され、第２基準電圧Ｖｒｅｆ　Ｄは、電源電圧の１／３が出力されるので、第１ＣＭＯＳインバータ５０はローレベルが出力され、第２ＣＭＯＳインバータ６０はハイレベルが出力される。ここで、電源電圧の２／３または１／３は、重要な値ではないし、１／２より大きい電圧と小さい電圧を出力すれば良い。
【００５０】
この場合、第１ＣＭＯＳインバータ５０のＰＭＯＳトランジスタＭＰ３が「Ｆ」の状態であり、ＮＭＯＳトランジスタＭＮ３が「Ｓ」の状態であれば、第１ＣＭＯＳインバータ５０の出力がローレベルからハイレベルに変わって出力され、第２ＣＭＯＳインバータ６０のＰＭＯＳトランジスタＭＰ４が「Ｓ」の状態であり、ＮＭＯＳトランジスタＭＮ４が「Ｆ」の状態であれば、第２ＣＭＯＳインバータ６０の出力がハイレベルからローレベルに変わって出力されるが、これを感知すると、ＭＯＳトランジスタの製造状態を把握できる。
【００５１】
図５は、図４のスイッチングポイント感知回路の抵抗Ｒ３、Ｒ５をそれぞれＮＭＯＳトランジスタＭＮ８とＰＭＯＳトランジスタＭＰ９とに置き換えたものであって、全般的な動作は同様である。
【００５２】
図６Ａないし図６Ｄは、本発明に係るスイッチングポイント感知回路において基準電圧を生成する多様な方法を示した回路図である。
【００５３】
図６Ａないし図６Ｄのスイッチングポイント回路は、図１Ａ、図３ないし図５に示すスイッチングポイント感知回路において基準電圧Ｖｒｅｆを生成するための基準電圧部の動作電圧であって、外部電源ＶＥＸＴを用いた場合を示したものである。基準電圧部の動作電圧を外部電圧に用いた場合にも、図６Ａないし図６Ｃの基準電圧Ｖｒｅｆは、内部電源電圧Ｖｉｎｔの１／２であり、図６Ｄの基準電圧Ｖｒｅｆ　Ｕ、Ｖｒｅｆ　Ｄは、それぞれ、内部電源電圧Ｖｉｎｔの１／３、２／３になるようにする。ここで、電源電圧の２／３または１／３は重要な値ではないし、１／２より大きい電圧と小さい電圧を出力すれば良い。
【００５４】
図７Ａは、図１Ａまたは図３に示すスイッチングポイント感知回路の出力端に差動増幅器をさらに備えたものであって、図７Ｂは、図４または図５のスイッチングポイント感知回路の出力端に差動増幅器を追加したものを示すブロック構成図である。
【００５５】
差動増幅器をスイッチングポイント感知回路の出力端にさらに備えることは、スイッチングポイント感知回路の出力信号が相対的に小さいので、大きく増幅するためである。
【００５６】
図７Ｃないし図７Ｆは、図７Ａまたは図７Ｂの差動増幅器を示す回路図である。図７Ｃないし図７Ｆに示す差動増幅器は、通常の差動増幅器の内部回路図であって、片側入力でスイッチングポイント感知回路の基準電圧部で生成された基準電圧Ｖｒｅｆを入力され、他側入力でスイッチングポイント感知回路の出力信号ｄｏ　１．６、ｄｏ　２．４を入力される。
【００５７】
図８Ａは、従来の半導体装置の入力部を示す回路図である。図８Ａを参照して説明すると、入力信号Ａを入力される入力バッファ４１０と、入力バッファの出力信号を所定時間の間に遅延させて出力する遅延４２０と、遅延４２０の出力をクロック発生器４４０から出力するクロックに同期させて内部信号Ｂに出力するラッチ４３０から構成される。しかし、図８Ａのように入力部を構成すると、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの製造状態によって入力波形が変形されて内部に出力され、これによって半導体装置の動作上の信頼性を低下させるようになる。
【００５８】
図８Ｂは、製造状態を感知してスイッチングポイントが調節される入力部のブロック構成図である。図８Ｂを参照して説明すると、本発明によってＭＯＳトランジスタの製造状態によるスイッチングポイントの変化を感知して入力信号の波形を調整する入力部は、基準電圧ＶｒｅｆにおいてＮＭＯＳトランジスタがドミナントな第１ＣＭＯＳインバータ４９１と、基準電圧ＶｒｅｆにおいてＰＭＯＳトランジスタがドミナントな第２ＣＭＯＳインバータ４９２を備えて、入力信号Ａをバッファリングして出力するためのバッファ部４６３と、第１及び第２のＣＭＯＳインバータ４９１、４９２の出力に応じて、バッファ部４５０の出力をパスさせるか、バッファ部４５０の出力を所定の遅延時間後に出力するための遅延部４６０と、遅延部４６０の出力をラッチするためのラッチ部４７０とラッチ部にクロックを入力するクロック発生器４８０とから構成される。
【００５９】
遅延部４６０は、バッファ部４５０の出力を第１遅延時間後に出力するための第１遅延４６１と、第１ＣＭＯＳインバータ４９１の出力に応じてバッファ部４５０の出力を出力するか、または第１遅延４６１の出力を選択的に出力するための第１マルチプレクサ４６２と、第１マルチプレクサ４６２の出力を第２遅延時間後に出力するための第２遅延４６３と、第２遅延４６３の出力を第３遅延時間後に出力するための第３遅延４６４と、第２ＣＭＯＳインバータ４９２の出力に応じて、第２遅延４６３の出力を出力するか、または第３遅延４６４の出力を選択的に出力するための第２マルチプレクサ４６５とから構成される。
【００６０】
また、ここで、図３ないし図５に示す方法によって基準電圧を生成し、第１及び第２ＣＭＯＳを構成できる。
【００６１】
図８Ｂに示す半導体装置の入力部の動作を説明すると、まず、基準電圧Ｖｒｅｆは電源電圧の１／２を安定的に出力し、これによってＰＭＯＳトランジスタとＮＭＯＳトランジスタの製造工程状態に応じて、第１ＣＭＯＳインバータ４９１と第２ＣＭＯＳインバータ４９２の出力が決まる。第１ＣＭＯＳインバータ４９１と、第２ＣＭＯＳインバータ４９２の出力に応じて、遅延部４６０は入力信号Ａを第１遅延４６１と第３遅延４６５を選択的に通過するようにして遅延時間を調節する。
【００６２】
従って、ＭＯＳトランジスタの製造状態が変わっても入力信号に対する出力信号は常に一定に維持でき、これによって半導体装置の動作上の信頼性が確保できる。
【００６３】
図９は、本発明に係るスイッチングポイント感知回路を備えて入力信号をバッファリングして出力する半導体装置を示す回路図である。
【００６４】
図９を参照して説明すると、スイッチングポイント感知回路を備えて入力信号をバッファリングして出力する半導体装置は、ＭＯＳトランジスタの製造状態によるスイッチングポイントの変化を感知するために、基準電圧ＶｒｅｆにおいてＮＭＯＳトランジスタがドミナントな第１ＣＭＯＳインバータ５１０と、基準電圧ＶｒｅｆにおいてＰＭＯＳトランジスタがドミナントな第２ＣＭＯＳインバータ５２０を備えて、第１ＣＭＯＳインバータ５１０の出力に応じて、電源電圧または基準電圧Ａを選択的に出力するための第１マルチプレクサ５３０と、第２ＣＭＯＳインバータ５２０の出力に応じて、電源電圧または入力電圧Ａを選択的に出力するための第２マルチプレクサ５４０と、入力信号Ａを伝達するためのバッファ部５５０と、バッファ部５５０の出力信号Ａ　Ｂを反転して出力するための第３ＣＭＯＳインバータ５６０と、第１マルチプレクサ５３０の出力に制御されて、第３ＣＭＯＳインバータ５５０の出力端をプルアップさせるための第１プルアップ手段５７０と、第２マルチプレクサ５４０の出力に制御されて、前記第３ＣＭＯＳインバータ５６０の出力端をプルアップさせるための第２プルアップ手段５８０とから構成される。
【００６５】
第１マルチプレクサ５３０は、第１ＣＭＯＳインバータ５１０の出力が第１論理積値である場合にターンオンされ、片側が電源電圧に連結された第１伝送ゲートＴＧ６と、第１ＣＭＯＳインバータ５２０の出力が第２論理積値である場合にターンオンされ、片側が入力電圧Ａに連結された第２伝送ゲートＴＧ７とから構成される。
【００６６】
第２マルチプレクサ５４０は、第２ＣＭＯＳインバータ５２０の出力が第１論理積値である場合にターンオンされ、片側が電源電圧に連結された第３伝送ゲートＴＧ８と、第２ＣＭＯＳインバータ５２０の出力が第２論理積値である場合にターンオンされ、片側が入力電圧Ａに連結された第２伝送ゲートＴＧ９とから構成される。バッファ部５５０は、常にターンオン状態を維持する伝送ゲートＴＧ５から構成される。バッファ部５５０は、第１及び第２のＣＭＯＳインバータ５１０、５２０の出力に応じて第１及び第２のプルアップ手段５７０、５８０が動作されるタイミングと第３ＣＭＯＳインバータ５５０が入力信号を伝達するタイミングとを合せるためのものである。
【００６７】
まず、第１ＣＭＯＳインバータ５１０と第２ＣＭＯＳインバータ５２０は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの製造状態に応じて出力値が決まり、これによって第１マルチプレクサと第２マルチプレクサの出力も決まり、第１プルアップ手段５７０と第２プルアップ手段５８０はターンオフまたは入力状態によって動作するようになる。
【００６８】
この場合、出力信号Ａが入力されると、バッファ部５５０を通過して第３ＣＭＯＳインバータの出力に伝達されると、第１プルアップ手段５７０と第２プルアップ手段５８０によって、出力波形が調節されて出力される。従って、信号伝達経路のＭＯＳトランジスタの製造状態と関係なく、安定した出力波形が内部回路に伝達できる。
【００６９】
図１０は、図９に示す半導体装置の動作を示す波形図である。
【００７０】
図１０を参照すると、従来、スイッチングポイント感知回路がない場合には、入力信号Ａに対してＭＯＳトランジスタの製造状態に応じて出力波形Ｂが変形（ＰＳＮＦ状態で出力波形またはＰＦＮＳ状態で出力波形）されて内部に伝達されたが、スイッチングポイント感知回路によって安定した波形（スイッチングポイント調整された出力波形Ｂ）が出力される。
【００７１】
図１１Ａは、図９に示す半導体装置の入力信号に大きい負荷を有するラインが連結された場合を示す回路図であり、図１１Ｂは、図９に示した半導体装置における出力信号に大きい負荷を有するラインが連結された場合を示す回路図である。
【００７２】
図１１Ａまたは図１１Ｂのように、半導体集積回路を構成するようになると、必然的に大きい負荷を有するロングラインで信号を入力されるか、信号を出力しなければならない。例えば、半導体装置の最終出力バッファに入力される入力信号は、ノイズ影響を低減させるために、大きい負荷を有するように設計される。従って、大きい負荷における動作は、半導体製造状態による変化により大きい影響を与えるので、動作上に信頼性をさらに低下させるようになる。
【００７３】
この場合、ＭＯＳトランジスタの製造状態に応じた変化を前述した感知回路で感知し、これによって調整すると、ＭＯＳトランジスタの製造状態が変わっても入力信号に対する出力信号を一定に維持できるようになって、動作上の信頼性の低下を防止できる。
【００７４】
図１１Ｃは、図１１Ａ及び図１１Ｂに示された半導体装置の動作を示す波形図である。
【００７５】
図１１Ｃを参照して説明すると、従来、スイッチングポイント感知回路がない場合には、入力信号Ａに対してＭＯＳトランジスタの製造状態に応じて出力波形Ｂが変形（ＰＳＮＦ状態で出力波形またはＰＦＮＳ状態で出力波形）されて伝達されたが、スイッチングポイント感知回路によって安定した波形（スイッチングポイント調整された出力波形Ｂ）が出力される。
【００７６】
結論的に、前述した本発明によって製造状態を感知する回路を半導体装置に備えることによって、ＭＯＳトランジスタの製造状態による半導体装置の動作変化が防止できるので、動作のエラーを低減させることができ、半導体装置の動作上の信頼度を向上させることができる。
【００７７】
尚、本発明は、前記各実施形態に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００７８】
【発明の効果】
上述したように、本発明によると、ＭＯＳトランジスタの製造状態の変化に関係なく、安定したスイッチングポイントを維持する半導体回路を具現でき、半導体集積回路における動作上の信頼性の向上を期待できる。
【図面の簡単な説明】
【図１Ａ】本発明の好ましい一実施形態に係るものであって、ＭＯＳトランジスタの工程状態に応じたスイッチングポイントを感知するための回路図である。
【図１Ｂ】図１Ａに示すスイッチングポイントを感知するための回路の動作を示す波形図である。
【図１Ｃ】図１Ａに示すスイッチングポイントを感知するための回路の動作を示す波形図である。
【図２】図１Ａのスイッチングポイント感知回路の動作状態をＭＯＳトランジスタの工程状態に応じた真理表で示す図表である。
【図３】図１Ａのスイッチングポイント感知回路で基準電圧を異なるように生成する基準電圧を示す回路図である。
【図４】本発明の好ましい他の実施形態を示したものであって、ＭＯＳトランジスタの工程状態に応じたスイッチングポイント感知のための回路図である。
【図５】本発明の好ましい他の実施形態を示すものであって、ＭＯＳトランジスタの工程状態に係るスイッチングポイント感知のための回路図である。
【図６Ａ】本発明によるスイッチングポイント感知回路で基準電圧を生成する多様な方法を示す回路図である。
【図６Ｂ】本発明によるスイッチングポイント感知回路で基準電圧を生成する多様な方法を示す回路図である。
【図６Ｃ】本発明によるスイッチングポイント感知回路で基準電圧を生成する多様な方法を示す回路図である。
【図６Ｄ】本発明によるスイッチングポイント感知回路で基準電圧を生成する多様な方法を示す回路図である。
【図７Ａ】図１Ａ及び図３に示すスイッチングポイント感知回路で出力信号を増幅するための差動増幅器を備えたブロック構成図である。
【図７Ｂ】図４及び図５に示すスイッチングポイント感知回路で出力信号を増幅するための差動増幅器を備えたブロック構成図である。
【図７Ｃ】図７Ａ及び図７Ｂの差動増幅器を示す回路図である。
【図７Ｄ】図７Ａ及び図７Ｂの差動増幅器を示す回路図である。
【図７Ｅ】図７Ａ及び図７Ｂの差動増幅器を示す回路図である。
【図７Ｆ】図７Ａ及び図７Ｂの差動増幅器を示す回路図である。
【図８Ａ】従来の半導体装置の入力部を示す回路図である。
【図８Ｂ】本発明に係るスイッチングポイント感知回路を備えた半導体装置の入力部を示す回路図である。
【図９】本発明に係るスイッチングポイント感知回路を備えて入力信号をバッファリングして出力する半導体装置を示す回路図である。
【図１０】図９に示す半導体装置の動作を示す波形図である。
【図１１Ａ】図９に示す半導体装置の入力信号に大きい負荷を有するラインが連結された場合を示す回路図である。
【図１１Ｂ】図９に示す半導体装置で出力信号に大きい負荷を有するラインが連結された場合を示す回路図である。
【図１１Ｃ】図１１Ａ及び図１Ｂに示す半導体装置の動作を示す波形図である。
【図１２Ａ】従来の半導体装置のインバータを示す回路図である。
【図１２Ｂ】ＭＯＳトランジスタの工程状態に応じて図１２Ａのインバータのスイッチングポイントを示す波形図である。
【符号の説明】
１０　　　　　　　　　基準電圧発生部
２０　　　　　　　　　ＰＭＯＳトランジスタの工程状態感知部
３０　　　　　　　　　ＮＭＯＳトランジスタの工程状態感知部
Ｒ１、Ｒ２　　　　　　抵抗
ＭＰ１〜ＭＰ２４　　　ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ２４　　　ＮＭＯＳトランジスタ
ＴＧ１〜ＴＧ１９　　　伝送ゲート
ＩＮ１〜ＩＮ２１　　　インバータ
【図１Ａ】
2004040757.tif 000003
【図１Ｂ】
2004040757.tif 000004
【図１Ｃ】
2004040757.tif 000005
【図２】
2004040757.tif 000006
【図３】
2004040757.tif 000007
【図４】
2004040757.tif 000008
【図５】
2004040757.tif 000009
【図６Ａ】
2004040757.tif 000010
【図６Ｂ】
2004040757.tif 000011
【図６Ｃ】
2004040757.tif 000012
【図６Ｄ】
2004040757.tif 000013
【図７Ａ】
2004040757.tif 000014
【図７Ｂ】
2004040757.tif 000015
【図７Ｃ】
2004040757.tif 000016
【図７Ｄ】
2004040757.tif 000017
【図７Ｅ】
2004040757.tif 000018
【図７Ｆ】
2004040757.tif 000019
【図８Ａ】
2004040757.tif 000020
【図８Ｂ】
2004040757.tif 000021
【図９】
2004040757.tif 000022
【図１０】
2004040757.tif 000023
【図１１Ａ】
2004040757.tif 000024
【図１１Ｂ】
2004040757.tif 000025
【図１１Ｃ】
2004040757.tif 000026
【図１２Ａ】
2004040757.tif 000027
【図１２Ｂ】
2004040757.tif 000028