(57)【要約】【課題】半導体チップに記録されたデータの不正な読み取りが防止されると共に、プリント基板に実装された半導体チップの解析が可能であり、１ｓｔレベルパッケージの差し替えが容易な半導体装置を提供する。【解決手段】半導体チップが樹脂封じ部分１ａ上に搭載された第１のパッケージ１が、プリント基板に実装されて全体として第２のパッケージを構成する。第１のパッケージ１の裏面に凸起部１０が、プリント基板３の表面に凹陥部１１がそれぞれ設けられ、第１のパッケージ１がプリント基板３に実装された際に凸起部１０が凹陥部１１に嵌合される。【選択図】　図１
2004047812.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップが樹脂封じ部分上に搭載され構成された第１のパッケージが、プリント基板に実装されて全体として第２のパッケージを構成した半導体装置において、
前記第１のパッケージの裏面に凸起部が、前記プリント基板の表面に凹陥部がそれぞれ設けられ、前記第１のパッケージが前記プリント基板に実装された際に前記凸起部が前記凹陥部に嵌合されることを特徴とする半導体装置。
【請求項２】
前記凸起部と前記凹陥部がそれぞれパターンに形成されている請求項１に記載の半導体装置。
【請求項３】
前記凸起部が、前記第１のパッケージと同種の材料で一体的に形成されている請求項１又は２に記載の半導体装置。
【請求項４】
前記凸起部が、前記第１のパッケージの裏面の略中央部に設けられている請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第１のパッケージの裏面に複数の凸設した電極が設けられ、前記凸起部が前記複数の凸設した電極の一部と置換されて設けられている請求項１〜３のいずれかに記載の半導体装置。
【請求項６】
前記第１のパッケージが、前記プリント基板に実装された状態ではじめて前記半導体チップに記録されたデータの読み取りが可能となる請求項１〜５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する。
【０００２】
【従来の技術】
ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）やＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）等の半導体チップが樹脂封じ部分上に搭載され構成された半導体装置は、１ｓｔレベルパッケージと呼ばれ、さらに、１ｓｔレベルパッケージがプリント基板に実装され構成された半導体装置や、モジュール化され構成された半導体装置は２ｎｄレベルパッケージと呼ばれる。
【０００３】
２ｎｄレベルパッケージには、表面実装方式とスルーホール実装方式がある。表面実装方式は、プリント基板の表面に形成された配線電極に１ｓｔレベルパッケージを実装する方式であって、ＱＦＰ方式（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）やＢＧＡ方式（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ又はＢｕｍｐ　Ｇｒｉｄ　Ａｒｒａｙ）等がある。また、スルーホール実装方式は、プリント基板に形成されたスルーホールに１ｓｔレベルパッケージのピンを接合して実装する方式であって、ＰＧＡ方式（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）やＤＩＰ方式（Ｄｕａｌ−ｉｎ−ｌｉｎｅ　Ｐａｃｋａｇｅ）等がある。
【０００４】
以下、従来の表面実装方式による半導体装置について、図面を参照しながら説明する。
【０００５】
図５に、ＱＦＰ方式による半導体装置を示す。図５（ａ）はパッケージ１を裏面から見た図である。１ａは半導体チップを搭載した樹脂封じ部分であり、その周囲に複数のリード電極２ａが設けられている。
【０００６】
図５（ｂ）は、プリント基板３を表面から見た図であり、プリント基板３上に所定のパターンの電極４が形成されている。
【０００７】
図５（ｃ）は、図５（ａ）のＡ−Ａ´（図５（ｂ）のＢ−Ｂ´）における、パッケージ１がプリント基板３上に搭載された状態を示す矢視断面図であり、パッケージ１のリード電極２ａが半田バンプ５を介して電極４と接続されている。
【０００８】
また、図６に、ＢＧＡ方式による半導体装置を示す。図６（ａ）はパッケージ１を裏面から見た図である。１ａは半導体チップを搭載した樹脂封じ部分であり、その表面に複数の電極パッド２ｂが設けられている。
【０００９】
図６（ｂ）は、プリント基板３を表面から見た図であり、プリント基板３上に所定のパターンの電極４が形成されている。
【００１０】
図６（ｃ）は、図６（ａ）のＡ−Ａ´（図６（ｂ）のＢ−Ｂ´）における、パッケージ１がプリント基板３上に搭載された状態を示す矢視断面図であり、パッケージ１の電極パッド２ｂが半田バンプ５を介して電極４と接続されている。
【００１１】
以下、従来のスルーホール実装方式による半導体装置について、図面を参照しながら説明する。
【００１２】
図７に、ＰＧＡ方式による半導体装置を示す。図７（ａ）はパッケージ１を裏面から見た図である。１ａは半導体チップを搭載した樹脂封じ部分であり、その上に複数の電極パッド２ｂが設けられている。
【００１３】
図７（ｂ）はプリント基板３を表面から見た図であり、プリント基板３に複数のスルーホール６が形成されている。
【００１４】
図７（ｃ）は、図７（ａ）のＡ−Ａ´（図７（ｂ）のＢ−Ｂ´）における、パッケージ１がプリント基板３上に搭載された状態を示す矢視断面図であり、パッケージ１の電極パッド２ｂがプリント基板３のスルーホール６に接合され、半田５Ａで固定されている。
【００１５】
図８に、ＤＩＰ方式による半導体装置を示す。図８（ａ）はパッケージ１を裏面から見た図である。１ａは半導体チップを搭載した樹脂封じ部分であり、その両側に複数のリード電極２ａが設けられている。
【００１６】
図８（ｂ）は、プリント基板３を表面から見た図であり、プリント基板３には複数のスルーホール６が形成されている。
【００１７】
図８（ｃ）は、図８（ａ）のＡ−Ａ´（図８（ｂ）のＢ−Ｂ´）における、パッケージ１がプリント基板３上に搭載された状態を示す矢視断面図であり、パッケージ１のリード電極２ａがプリント基板３のスルーホール６に接合され、半田５Ａで固定されている。
【００１８】
ところで、近年、例えばＩＣカード用ＬＳＩでは、記録データの秘密を保持するため、暗号化技術によってデータの不正な読み取りを防ぐ技術の開発が進んでいる。また、その一方で、ＩＣカード用ＬＳＩをプリント基板から取り外した後、暗号解読用基板に装着してコードやＲＯＭパターンを読み取り、暗号を解読する行為が横行しており、そうした不正行為を防止する、いわゆる耐タンパリング機能を半導体装置に付与することに対する要望も強まってきている。
【００１９】
ここで、前述した表面実装方式やスルーホール実装方式による半導体装置は、標準化された規格に基づいて作製され、プリント基板に実装された半導体チップの解析や、１ｓｔレベルパッケージの差し替えは容易に行えるが、耐タンパリング機能は備えていない。
【００２０】
一方、特開２００１−２４４６８７号公報や特開平１０−２８４６３５号公報には、実質的に耐タンパリング機能を持たせた半導体装置が開示されている。
【００２１】
【発明が解決しようとする課題】
しかし、これら技術によれば、１ｓｔレベルパッケージをアース板で囲んでしまったり、１ｓｔレベルパッケージとプリント基板の隙間を樹脂で固めてしまったりするため、一旦プリント基板に実装すると、半導体チップの解析が困難であり、また、１ｓｔレベルパッケージを差し替えることも困難である。
【００２２】
本発明の目的は、こうした従来技術における問題点を解決し、半導体チップに記録されたデータの不正な読み取りが防止されると共に、プリント基板に実装された半導体チップの解析が可能であり、１ｓｔレベルパッケージの差し替えも容易な半導体装置を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置においては、半導体チップが樹脂封じ部分上に搭載され構成された第１のパッケージが、プリント基板に実装されて全体として第２のパッケージを構成する。第１のパッケージの裏面に凸起部が、プリント基板の表面に凹陥部がそれぞれ設けられ、第１のパッケージがプリント基板３に実装された際に凸起部が凹陥部に嵌合される。
【００２４】
【発明の実施の形態】
本発明によれば、コードやＲＯＭパターンを読み取る暗号解読用基板への実装が困難となり、半導体チップに記録されたデータの不正な読み取りが効果的に防止される。また、半導体チップの解析や、第１のパッケージの差し替えも容易に行える。
【００２５】
ここで、凸起部が、第１のパッケージと同種の材料で一体的に形成されていることが好ましい。
【００２６】
この構成により、凸起部の形成が容易となる。
【００２７】
また、凸起部が、第１のパッケージの裏面の略中央部に設けられていることが好ましい。また、第１のパッケージの裏面に複数の凸設した電極が設けられ、凸起部が複数の凸設した電極の一部と置換されて設けられていることが好ましい。
【００２８】
これらの構成により、コードやＲＯＭパターンを読み取る暗号解読用基板への実装が困難となり、半導体チップに記録されたデータの不正な読み取りが効果的に防止される。
【００２９】
また、第１のパッケージが、プリント基板に実装された状態ではじめて半導体チップに記録されたデータの読み取りが可能となることが好ましい。
【００３０】
この構成により、半導体チップからコードやＲＯＭパターンを読み取ることが困難となり、半導体チップに記録されたデータの不正な読み取りが効果的に防止される。
【００３１】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００３２】
（実施の形態１）
図１に、本実施の形態における、ＱＦＰ方式による半導体装置を示す。
【００３３】
図１（ａ）は、パッケージ１を裏面から見た図である。１ａは半導体チップを搭載した樹脂封じ部分であり、その周囲に複数のリード電極２ａが設けられている。また、樹脂封じ部分１ａの略中央部に、パターン化され、所定の形状の凸パターン１０が形成されている。凸パターン１０は樹脂封じ部分１ａと同種の材料で一体的に形成されている。これにより、凸パターン１０の形成が容易となる。
【００３４】
図１（ｂ）は、プリント基板３を表面から見た図であり、プリント基板３上には所定のパターンで電極４が形成されている。また、プリント基板３には、凸パターン１０の形状に符合した凹パターン１１が形成されている。凹パターン１１は、プリント基板３の配線パターンが設けられていない領域に形成されたものである。
【００３５】
図１（ｃ）は、図１（ａ）のＡ−Ａ´（図１（ｂ）のＢ−Ｂ´）における、パッケージ１がプリント基板３上に搭載された状態を示す矢視断面図であり、パッケージ１のリード電極２ａが半田バンプ５を介して電極４と接続されている。また、パッケージ１の凸パターン１０がプリント基板３の凹パターン１１に嵌合されている。
【００３６】
本実施の形態の半導体装置によれば、パッケージ１の樹脂封じ部分１ａに凸パターン１０が形成されているため、コードやＲＯＭパターンを読み取る暗号解読用基板への実装が困難となり、半導体チップに記録されたデータの不正な読み取りが効果的に防止される。また、ＱＦＰ方式により構成されているため、半導体チップの解析や、パッケージ１の差し替えが容易に行える。
【００３７】
なお、本実施の形態は、ＱＦＰ方式以外の半導体装置にも適用できる。また、凸パターン１０と凹パターン１１の形態は、パッケージ１のプリント基板３への実装が容易であり、かつ暗号解読用基板への実装が困難となる範囲で、任意に設計することが可能である。
【００３８】
（実施の形態２）
図２に、本実施の形態における、ＢＧＡ方式による半導体装置を示す。
【００３９】
図２（ａ）は、パッケージ１を裏面から見た図である。１ａは半導体チップを搭載した樹脂封じ部分であり、その上に複数の電極パッド２ｂが設けられている。また、凸パターン２０が複数ある電極パッド２の一部と置換されて設けられている。
【００４０】
図２（ｂ）は、プリント基板３を表面から見た図であり、プリント基板３上には所定のパターンの電極４が形成されている。また、凹パターン２１が複数ある電極４の一部と置換されて設けられている。
【００４１】
図２（ｃ）は、図２（ａ）のＡ−Ａ´（図２（ｂ）のＢ−Ｂ´）における、パッケージ１がプリント基板３上に搭載された状態を示す矢視断面図であり、パッケージ１の電極パッド２ｂが半田バンプ５を介してプリント基板３上の電極４と接続されている。また、パッケージ１の凸パターン２０が、プリント基板３の凹パターン２１に嵌合されている。
【００４２】
本実施の形態の半導体装置によれば、パッケージ１の樹脂封じ部分１ａに凸パターン２０が形成されているため、コードやＲＯＭパターンを読み取る暗号解読用基板への実装が困難となり、半導体チップに記録されたデータの不正な読み取りが効果的に防止される。また、ＢＧＡ方式により構成されているため、半導体チップの解析や、パッケージ１の差し替えが容易に行える。
【００４３】
なお、本実施の形態は、ＢＧＡ方式以外の半導体装置にも適用できる。また、凸パターン２０と凹パターン２１の形態は、パッケージ１のプリント基板３への実装が容易であり、かつ暗号解読用基板への実装が困難となる範囲で、任意に設計することが可能である。
【００４４】
（実施の形態３）
図３に、本実施の形態における、ＢＧＡ方式による半導体装置を示す。この半導体装置の基本的な構成部分は、図２に示す半導体装置と共通するので、以下、該当する箇所については説明を省略する。
【００４５】
図３（ａ）は、図２（ａ）のＡ−Ａ´（図２（ｂ）のＢ−Ｂ´）における矢視断面図に対応するものであり、パッケージ１の電極パッド２ｂが半田バンプ５を介してプリント基板３上の電極４と接続されている。また、パッケージ１の凸パターン電極２４がプリント基板３の凹パターン２１に嵌合されている。
【００４６】
図３（ｂ）に、プリント基板３上の電極４と凹パターン２１を拡大して示す。このように、凹パターン２１の底面に、凸パターン電極２４と電気的に導通する電極４ａが設けられている。また、電極４ａは、プリント基板３上に形成された電極４と、プリント基板３内に設けられた配線パターン４ｂを介して電気的に接続されている。
【００４７】
図３（ｃ）に、パッケージ１がプリント基板３に実装された状態を示す。本実施の形態では、パッケージ１がプリント基板３に実装されると、パッケージ１の凸パターン電極２４と電極パッド２ｂが、電極４ａ、配線パターン４ｂ、及び電極４を介して電気的に接続された状態となる。
【００４８】
図３（ｄ）に、本実施の形態においてパッケージ１に形成される回路パターンを示す。１０ａはＮＡＮＤ回路であり、１１ａはＮＡＮＤ回路１０ａの出力側に接続されたＮｃｈトランジスタである。ＮＡＮＤ回路１０ａの入力端子は、ノードＡとノードＢにより構成されている。ノードＡはパッケージ１の電極パッド２ｂと、ノードＢはパッケージ１の凸パターン電極２４とそれぞれ導通している。また、１２はパッケージ１の半導体チップに設けられた信号ラインであり、ここから半導体チップへ信号を入力することで、半導体チップのコードやＲＯＭパターンの読み取りが行われる。
【００４９】
ここで、定常状態では、ノードＡの電位は電源レベル（Ｈレベル）に設定され、ノードＢの電位はプルダウン抵抗を介してＧＮＤレベル（Ｌレベル）に設定される。そして、ノードＡとノードＢにＨレベル又はＬレベルの信号が入力されると、ＮＡＮＤ回路１０ａから否定論理積された信号が出力され、Ｎｃｈトランジスタ１１ａがオン又はオフとなり、信号ライン１２が制御される。即ち、パッケージ１がプリント基板３に実装されていない状態では、凸パターン電極２４と電極パッド２ｂの導通が遮断され、ノードＡの電位は電源レベルとなり、ノードＢの電位はＧＮＤレベルとなるため、ＮＡＮＤ回路１０からの出力は電源レベルになり、Ｎｃｈトランジスタ１１ａはオンとなる。よって、信号ライン１２の電位はＧＮＤレベルで固定され、信号ライン１２から信号の入力が不可能となる。一方、パッケージ１がプリント基板３に実装されると、凸パターン電極２４と電極パッド２ｂが、電極４ａ、配線パターン４ｂ、及び電極４を介して導通し、ノードＡとノードＢの電位が電源レベルとなるため、ＮＡＮＤ回路１０からの出力はＧＮＤレベルになり、Ｎｃｈトランジスタ１１はオフとなる。よって、信号ライン１２の電位は電源レベルとなり、信号ライン１２から信号の入力が可能となる。
【００５０】
本実施の形態の半導体装置によれば、パッケージ１がプリント基板３に実装された状態ではじめて信号ライン１２から信号の入力が可能となるため、半導体チップに記録されたデータの不正な読み取りが効果的に防止される。また、ＢＧＡ方式により構成されているため、半導体チップの解析や、パッケージ１の差し替えが容易に行える。
【００５１】
なお、本実施の形態は、ＢＧＡ方式以外の半導体装置にも適用できる。また、凸パターン電極２４と凹パターン２１の形態は、パッケージ１のプリント基板３への実装が容易であり、かつ暗号解読用基板への実装が困難となる範囲で、任意に設計することが可能である。
【００５２】
（実施の形態４）
図４に、本実施の形態における、ＤＩＰ方式による半導体装置を示す。この半導体装置の基本的な構成部分は、図８に示す半導体装置と共通するので、以下、該当する箇所については説明を省略する。
【００５３】
図４（ａ）は、図８（ａ）のＡ−Ａ´（図８（ｂ）のＢ−Ｂ´）における矢視断面図に対応するものであり、パッケージ１のリード電極２０ａ、２０ｂが、それぞれプリント基板３のスルーホール６ａ、６ｂに接合されている。また、実施の形態１の半導体装置と同様、樹脂封じ部分１ａの略中央部に、凸パターン３１が形成され、プリント基板３の凹パターン３０に嵌合されている。本実施の形態において、半導体チップは、プリント基板３に実装されてリード電極２０ａの電位が電源レベルのときに、動作するように設定されている。なお、パッケージ１の半導体チップは、パッケージ１がプリント基板３に実装されていない状態では、リード電極２０ａの電位は電源レベル、リード電極２０ｂの電位はＧＮＤレベルに設定されている。
【００５４】
図４（ｂ）に、プリント基板３の横断面を拡大して示す。プリント基板３内には、配線パターン３３ａと配線パターン３３ｂが設けられている。このように、プリント基板３の凹パターン３１には、バネ４０により支持された電極３２が設けられている。電極３２は、バネが伸長した状態では、配線パターン３３ａと配線パターン３３ｂのそれぞれと電気的に接続される。また、パッケージ１がプリント基板３に実装された状態では、配線パターン３３ａはスルーホール６ａにおいてリード電極２０ａと、配線パターン３３ｂはスルーホール６ｂにおいてリード電極２０ｂとそれぞれ接続される。
【００５５】
図４（ｃ）に、パッケージ１がプリント基板３に実装された状態を示す。パッケージ１がプリント基板３に実装されると、パッケージ１の凸パターン３１が電極３２を押し下げ、配線パターン３３ａと配線パターン３３ｂの導通状態が遮断される。したがって、凸パターン３１が存在しないと、凹パターン３０に嵌合されても、リード電極２０ａがリード電極２０ｂと導通して、リード電極２０ａの電位はＧＮＤレベルとなるため、パッケージ１に搭載された半導体チップは動作しない。一方、凸パターン３１が存在し、凹パターン３０に嵌合されると、リード電極２０ａの電位が電源レベルとなるため、パッケージ１の半導体チップが作動し、半導体チップに記録されたデータの読み取りが可能な状態となる。
【００５６】
本実施の形態の半導体装置によれば、パッケージ１がプリント基板３に実装された状態ではじめて半導体チップが作動するため、半導体チップに記録されたデータの不正な読み取りが効果的に防止される。また、ＤＩＰ方式により構成されているため、半導体チップの解析や、パッケージ１の差し替えが容易に行える。
【００５７】
なお、本実施の形態は、ＤＩＰ方式以外の半導体装置にも適用でき、以上と同様な耐タンパリング機能を持たせることができる。また、本実施の形態では、凹パターン３１内にバネ４０を設け、パッケージ１をプリント基板３に実装したときに配線パターン３３ａと配線パターン３３ｂの導通状態が遮断されるようにしたが、バネ以外の手段によって、この導通状態を遮断するようにしても良い。
【００５８】
また、本実施の形態による半導体装置は、実施の形態３に示した構成と組み合わせることによって、さらに耐タンパリング機能を高めることもできる。
【００５９】
【発明の効果】
本発明の半導体装置によれば、半導体チップに記録されたデータの不正な読み取りが効果的に防止されると共に、プリント基板に実装された半導体チップの解析が可能であり、１ｓｔレベルパッケージを容易に差し替えることができる。
【図面の簡単な説明】
【図１】実施の形態１における、パッケージ１の平面図（ａ）、プリント基板の平面図（ｂ）、半導体装置の断面図（ｃ）
【図２】実施の形態２における、パッケージ１の平面図（ａ）、プリント基板の平面図（ｂ）、半導体装置の断面図（ｃ）
【図３】実施の形態３における、パッケージ１の平面図（ａ）、プリント基板の平面図（ｂ）、半導体装置の断面図（ｃ）
【図４】実施の形態４における、パッケージ１の平面図（ａ）、プリント基板の平面図（ｂ）、半導体装置の断面図（ｃ）
【図５】従来技術（ＱＦＰ方式）の、パッケージ１の平面図（ａ）、プリント基板の平面図（ｂ）、半導体装置の断面図（ｃ）
【図６】従来技術（ＢＧＡ方式）の、パッケージ１の平面図（ａ）、プリント基板の平面図（ｂ）、半導体装置の断面図（ｃ）
【図７】従来技術（ＰＧＡ方式）の、パッケージ１の平面図（ａ）、プリント基板の平面図（ｂ）、半導体装置の断面図（ｃ）
【図８】従来技術（ＤＩＰ方式）の、パッケージ１の平面図（ａ）、プリント基板の平面図（ｂ）、半導体装置の断面図（ｃ）
【符号の説明】
１　パッケージ
１ａ　樹脂封じ部分
２ａ、２０ａ、２０ｂ　リード電極
２ｂ　電極パッド
３　プリント基板
４　電極
５　半田バンプ
５ａ　半田
６、６ａ、６ｂ　スルーホール
１０、２０、３０　凸パターン
１０ａ　ＮＡＮＤ回路
１１、２１、３１　凹パターン
１１ａ　Ｎｃｈトランジスタ
２２、３２　電極
２３、３３ａ、３３ｂ　配線パターン
２４　凸パターン電極
４０　バネ
【図１】
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【図２】
2004047812.tif 000004
【図３】
2004047812.tif 000005
【図４】
2004047812.tif 000006
【図５】
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【図６】
2004047812.tif 000008
【図７】
2004047812.tif 000009
【図８】
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