(57)【要約】【課題】より低コストで大容量のメモリシステムを提供すること。【解決手段】メモリシステム(20)は、第１の電極(E2)、メモリ記憶素子(23)、及び制御素子(25)を含む。制御素子(25)は破壊電圧を有する。破壊電圧は、制御素子(25)を不完全に処理することによって高められる。１態様では、不完全処理は、メモリ記憶素子(23)よりも短い時間制御素子(25)を処理することによってもたらされる。別の態様では、不完全処理は、複数の層(25a,25b)から制御素子(25)を形成することによってもたらされるが、この場合、複数の層(25a,25b)のいくつかは処理されず、それ以外の層は完全に処理される。【選択図】図２
2004363587.tif 000002
【特許請求の範囲】
【請求項１】
システム（２０）であって、
メモリ記憶素子（２３）と、
不完全に処理されたトンネル接合制御素子（２５）と、
前記メモリ記憶素子と前記トンネル接合制御素子との間に配置される第１の電極（Ｅ２）とを備えるシステム。
【請求項２】
前記トンネル接合制御素子（２５）の破壊電圧は３ボルトよりも高いことからなる、請求項１に記載のシステム。
【請求項３】
前記不完全に処理されたトンネル接合制御素子（２５）の前記破壊電圧は前記トンネル接合メモリ記憶素子（２３）の破壊電圧よりも高いことからなる、請求項１に記載のシステム。
【請求項４】
前記トンネル接合制御素子（２５）は酸化物から形成されることからなる、請求項１に記載のシステム。
【請求項５】
前記トンネル接合制御素子（２５）は前記メモリ記憶素子（２３）から垂直方向に離隔して配置されることからなる、請求項１に記載のシステム。
【請求項６】
前記トンネル接合制御素子（２５）は酸化されることによって不完全に処理されることからなる、請求項１に記載のシステム。
【請求項７】
第２の電極および第３の電極（Ｅ３）をさらに備え、前記メモリ記憶素子（２３）および前記トンネル接合制御素子（２５）はいずれも前記第２の電極と前記第３の電極（Ｅ３）との間に配置されることからなる、請求項１に記載のシステム。
【請求項８】
第１の電極を堆積するステップと、
前記第１の電極を不完全に処理することにより前記第１の電極上にトンネル接合制御素子（２５）を形成するステップと、
第２の電極（Ｅ２）を形成するステップと、
前記第２の電極を完全に処理することにより前記第２の電極上にメモリ素子（２３）を形成するステップと、
第３の電極を形成するステップ
を含む、方法。
【請求項９】
前記不完全に処理するステップは、完全に処理するために必要とされることになる時間よりも短い時間で前記第１の電極を処理するステップを含む、請求項８に記載の方法。
【請求項１０】
メモリ構造であって、
メモリセル（２０）の複数の層を有し、
該メモリセル（２０）の複数の層の各メモリセル（２０）は、第１の電極と、第２の電極と、第３の電極と、前記第２の電極と前記第３の電極との間に配置されるメモリ記憶素子（２３）と、前記第１の電極と前記第２の電極との間に配置される制御素子（２５）とを備え、
前記メモリ記憶素子（２３）は前記制御素子（２５）よりも高い度合いまで処理されることからなる、メモリ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、メモリの動作を改善するためのメモリ構造に関する。
【背景技術】
【０００２】
コンピュータおよび他の電気機器の価格が下がり続けているので、メモリデバイスおよびハードドライブのような記憶装置の製造業者は、その部品のコスト削減を余儀なくされている。それと同時に、コンピュータ、テレビゲーム、テレビおよび他の電気機器の市場は、それぞれ画像、写真、映像、映画、音楽および／または他の大量の記憶データを格納するために、より一層容量の大きなメモリを必要としている。したがって、コストを削減するほかに、記憶装置の製造業者は、その装置の記憶密度を高めて競争力を維持し続けることを強いられている。記憶容量を生み出すために必要とされるコストを削減しながら、メモリ記憶密度を高めるというこの傾向は何年にもわたって続いており、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、ＤＶＤおよびＤＶＤ−Ｒなどの光学記憶装置でも、装置サイズの制約とコストという難題を抱えている。
【０００３】
メモリ記憶素子の動作を改善するために、多くの場合に、メモリ記憶素子または関連する制御素子のいずれかの絶縁破壊電圧（破壊電圧、または、降伏電圧、またはブレークダウン電圧ともいう）を高めることが望ましい。絶縁破壊電圧を高めるための１つの従来技術による解決手段は、トンネル接合のうちの１つを保護するために直列に配列される２つのトンネル接合デバイス（それは、メモリ記憶素子および関連する制御素子としての役割を果たす）間の面積比の調整(area ratioing)を利用する。トンネル接合デバイスの面積比を調整するためには、多数のマスクが必要とされる。そのように多数のマスクを用いることにより、コストが嵩み、処理時間がかかり、処理が複雑になる。直列のトンネル接合間の面積比の調整は、サブミニマム（subminimum）処理および／またはサブリソグラフィック(sub lithographic)処理および構造を必要とし、それにより、製造歩留まりによる損失が増加し、結果としてコストが高くなる。
【特許文献１】米国特許第６，４２９，４９７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、本発明の１つの目的は、経済的かつ大容量のメモリ構造を提供することである。
【課題を解決するための手段】
【０００５】
本発明によるシステムは、メモリ記憶素子と、不完全に処理されるトンネル接合制御素子と、上記メモリ記憶素子と上記トンネル接合制御素子との間に配置される第１の電極とを備える。また、本発明によるメモリを形成する方法は、第１の電極を堆積するステップと、上記第１の電極を不完全に処理することにより上記第１の電極上にトンネル接合制御素子を形成するステップと、第２の電極（Ｅ２）を形成するステップと、上記第２の電極を完全に処理することにより上記第２の電極上にメモリ素子を形成するステップと、第３の電極（Ｅ３）を形成するステップとを含む。
【実施例】
【０００６】
図面全体を通じて、同様の特徴および構成要素を参照するために同じ参照番号が用いられている。本開示の特徴および利点は、添付の図面とともに、以下の詳細な説明から当業者には容易に理解されるであろう。
【０００７】
本開示では、トンネル接合分離素子を含む交点メモリセル２０の種々の実施形態を説明する。トンネル接合分離素子のいくつかの実施形態は、部分的に（または不完全に）処理された（たとえば不完全に酸化された）ベース材料（又は基部材料）を含む。他の実施形態では、トンネル接合分離素子は多数の層を含み、そのうちのいくつかの層は通常どおりに酸化され、他の層は不完全に酸化される（または全く酸化されない）か、または不完全に窒化される。本開示において、これらの実施形態はいずれも、本開示の範囲内で「不完全に酸化される（under-oxidized）」または「不完全に処理される（under-processed）」と呼ばれる。本明細書に開示されるような不完全に処理されたベース材料は絶縁破壊電圧を高める。本明細書における「不完全に処理される」には、不十分な処理、または部分的な処理が含まれる。「不完全に酸化される」についても同様である。
【０００８】
多層交点メモリアレイ１０において、交点メモリセル２０が用いられ、選択されたメモリセルを制御可能に分離する。各交点メモリセル２０は、トンネル接合ライトワンスメモリ記憶素子と直列に実装される分離制御素子である。分離トンネル接合の絶縁破壊電圧を高めることにより、記憶トンネル接合をより低い絶縁破壊電圧でプログラムする一方で、分離トンネル接合が保護される。不完全な処理について記載している、本出願の譲受人に譲渡された１つの特許は、２００２年８月６日にNickelに対して発行された米国特許第６，４２９，４９７号である。
【０００９】
各交点メモリセル２０に、２つのトンネル接合が直列に配置される。２つのトンネル接合を用いるには、一方のトンネル接合をプログラム可能にし、他方のトンネル接合には何も手が加えられない（元の状態を維持する、すなわち、無傷のままである）という特性が必要とされる。さらに、トンネル接合が元の状態を維持するように絶縁破壊電圧を改善することにより、他のトンネル接合をより低い電圧でプログラムできるになるとともに、残りのトンネル接合が保護される。図１は、開示されるメモリセル構造を用いることができる交点メモリアレイ１０の一実施形態の簡略化された概略図である。メモリ構成１０は、複数の行選択導線Ｒ０、Ｒ１、Ｒ２および複数の列選択導線Ｃ０、Ｃ１、Ｃ２を備える。１つの交点メモリセル２０は、各行選択導線Ｒ０、Ｒ１、Ｒ２と各列選択導線Ｃ０、Ｃ１、Ｃ２との間の交点において接続される。本明細書では、簡潔にするために、いくつかの行選択導線および列選択導線のみが示される。基板上に許容される表面積内に所望の機能を実行するために望まれるだけの多くの行選択導線および列選択導線を設けることができる。行選択導線Ｒ０、Ｒ１、Ｒ２および列選択導線Ｃ０、Ｃ１、Ｃ２は便宜上、それぞれ「行」および「列」という用語で呼ばれるが、それらは必ずしも物理的に行および列として配列される必要はない。
【００１０】
各メモリセル２０は、複数のアドレス選択線を用いることにより、個別にアクセス可能及び／または選択可能である。アドレス選択線は種々の構成をなすように配向させることができる。アドレス選択線の適用形態および用途は、マルチプレクサ／デマルチプレクサ、センサ、コンピュータメモリデータ記憶デバイスおよびデータアクセスデバイスのような技術分野において一般的に知られているので、本明細書ではこれ以上説明しない。列選択導線Ｃ０、Ｃ１、Ｃ２は行選択導線Ｒ０、Ｒ１、Ｒ２と直交する（または、行選択導線と同様の幅を有するか、または異なる構成を有する）必要はないが、理解しやすくするためにそのように示される。
【００１１】
図２は、メモリ記憶素子２３、制御素子２５および複数の電極Ｅ１、Ｅ２、Ｅ３を備えるメモリセル２０の一実施形態の簡略化された断面ブロック図である。メモリ記憶素子２３および制御素子２５は、それぞれの電極Ｅ１とＥ３との間に直列に接続される。電極Ｅ２は、メモリ記憶素子２３および制御素子２５を電気的に接続する（かつ物理的に分離する）。電極Ｅ１、Ｅ２およびＥ３は、導電性素子、導電性領域、導電性パッドまたは他の導電性デバイスとして形成されることができ、各電極Ｅ１、Ｅ２またはＥ３は１つまたは複数の導電性素子を含むことができることは理解されたい。いくつかの実施形態では、メモリ記憶素子２３と制御素子２５との間の面積比を調整することができるので（しかしながら他の実施形態では、必要ではなく、調整は行われない）、列金属導体Ｅ３およびメモリ記憶素子２３はいずれも、行金属導体Ｅ１、制御素子２５および中間電極Ｅ２のそれぞれよりも幅が広いものとして示される。一実施形態では、列金属導体Ｅ３は、図１に示されるように、全ての行金属導体Ｅ１を横切って延在するように構成される（この逆も可能である）。
【００１２】
図２に関連して記載されるメモリ記憶素子２３の実施形態は、「状態変化」メモリ記憶素子として構成される。その場合に、制御素子２５は、メモリ記憶素子２３に対して選択可能かつ制御可能な電流を供給することにより、状態変化メモリ記憶素子２３の動作を制御するように構成される。より具体的には、動作中に、メモリ記憶素子２３は、制御素子２５よりも低いエネルギーレベルで、予測可能かつ確実に絶縁破壊して状態を変更し、一方、制御トンネル接合領域は、メモリのための制御素子としての動作を持続するように構成される。
【００１３】
本開示で説明されるように、メモリセル２０の数多くの実施形態の通常の動作中に、制御素子２５の絶縁破壊電圧は、メモリ記憶素子２３の絶縁破壊電圧よりも高くなることが望ましい。メモリ記憶素子２３が制御素子２５よりも低いエネルギーレベルで状態を変更することにより、メモリ記憶素子２３を、「ロー」状態から「ハイ」状態、またはその逆にプログラムすることができるようになる。このようにして、各交点メモリセル２０は、交点メモリセル２０に十分なエネルギーを選択的に供給して、メモリ記憶素子の状態を変化させることにより動作する（すなわちプログラムされる）。各交点メモリセル２０は、交点メモリセル２０により少ない量のエネルギーを供給し、その後、交点メモリセルが以前にハイ状態にプログラムされていたか否かに応じて交点メモリセルを流れる電流の量を読み取ることにより読み出される。
【００１４】
本開示は、制御素子２５の相対的な絶縁破壊電圧をメモリ記憶素子２３に対して高めることができる種々の仕組みを提供する。１つのそのような仕組みは、制御素子２５とメモリ記憶素子２３との間の面積比を変更することを含む。別の仕組みは、メモリ記憶素子２３と比べて、制御素子２５を不完全に処理することを含む。これらの仕組みは、制御素子２５とメモリ記憶素子２３との相対的な絶縁破壊電圧を与えるために、単独で、または組み合わせて実行することができる。
【００１５】
メモリ記憶素子２３および制御素子２５はそれぞれ、その中を電流が流れる断面積（断面領域）を含む。たとえば、そのような領域は、その素子と、その素子のいずれかの側にある電極との間の境界面の重なり部分によって画定されることができる。本明細書に開示されるメモリセル２０の実施形態では、制御素子２５には、メモリ記憶素子２３と同じデバイスタイプを用いることができる。一実施形態では、たとえば、メモリ記憶素子が制御素子よりも低いエネルギーレベルで絶縁破壊するように、制御素子２５の断面積がメモリ記憶素子２３の断面積よりも大きい。それゆえ、いくつかの実施形態では、制御素子２５の絶縁破壊電圧がメモリ記憶素子２３の絶縁破壊電圧よりも高くなるように、制御素子とメモリ記憶素子との断面積比を選択することができる。これらの相対的な絶縁破壊電圧を用いて、メモリ記憶素子２３は、状態変化メモリ記憶素子として機能し、一方、制御素子２５は、メモリ記憶素子２３のための制御素子としての動作を持続するように構成される。
【００１６】
他の実施形態では、制御素子２５の断面積はメモリ記憶素子２３の断面積と概ね同じである。これらの構成では、絶縁破壊電圧は、制御素子２５およびメモリ記憶素子２３の断面積によって影響を及ぼされない。
【００１７】
制御素子２５の絶縁破壊電圧がメモリ記憶素子２３の絶縁破壊電圧よりも高くなるように絶縁破壊電圧に差をつけることは、制御素子２５のベース材料を不完全に（または部分的に）処理することにより実現することができる。この絶縁破壊電圧の差異は、制御素子を不完全に処理することによるか、または、不完全に処理された制御素子と、制御素子２５とメモリ記憶素子２３との断面積を変化させることとを組み合わせることにより、もっぱら与えることができる。
【００１８】
メモリ記憶素子２３には種々の実施形態がある。メモリ記憶素子２３は、限定はしないが、抵抗性材料、トラップによって引き起こされるヒステリシスを有する材料（trap-induced hysteresis material）、強誘電性キャパシタ材料、高分子キャパシタ材料（または、ポリメトリックコンデンサ材料：polymetric capacitor material）、ホール効果材料、トンネル磁気抵抗性材料、書換え可能相変化材料、有機相変化材料、またはトンネル接合を含む材料のグループから製造することができる。
【００１９】
メモリ記憶素子２３は、電荷結合デバイス、有機材料デバイス、アンチヒューズデバイス、ヒューズデバイス、シリサイドスイッチ（silicide switch）またはＬｅＣｏｍｂｒｅスイッチデバイスのような種々のデバイスとして動作するように構成されることができる。アンチヒューズまたはヒューズとして動作することができるメモリ記憶素子は、限定はしないが、酸化金属トンネル接合、二酸化シリコン（二酸化ケイ素）トンネル接合、誘電破壊、ポリシリコン半導体、有機材料、多結晶半導体、アモルファス半導体、微結晶半導体、金属フィラメントエレクトロマイグレーション半導体（metal filament electro-migration semiconductor）、およびポリシリコン抵抗半導体を含むグループから選択される材料から形成することができる。
【００２０】
アンチヒューズおよびヒューズデバイス、特にヒューズはデータを格納することができる。ヒューズは、最初に製造されたときに低抵抗を有し、ヒューズが破損するようになるレベルを有する十分なエネルギーパルスを加えることにより、劇的に抵抗が増加するように動作する。このタイプの技術は、たとえば、プログラマブルリードオンリーメモリ（ＰＲＯＭ）デバイスに適用することができる。そのプログラミングは、多数のヒューズのうちの所望のヒューズに十分な電流を加えて、それらのヒューズが破損するようし、それによりデータを永久に記憶することにより達成される（たとえば、溶断されたヒューズはデジタルハイ値（デジタル的に高レベルの値）に等しく、一方、閉じたヒューズはデジタルロー値（デジタル的に低レベルの値）に等しい）。
【００２１】
（初期状態において低抵抗を有する）ヒューズデバイスとは対照的に、アンチヒューズデバイスは通常は初期状態においてより高い抵抗を有し、「溶断」すなわち活性化された状態においてより低い抵抗を有する。アンチヒューズもデータ記憶のために用いることができる。１つの従来技術のアンチヒューズ構造は、たとえば、高濃度にドープされたｎ＋拡散領域と高濃度にドープされたｎ＋ポリシリコン電極との間に挟まれる薄い酸化物／窒化物／酸化物（ＯＮＯ）層からなる。この構造に十分に高い電圧パルスを印加することにより、アンチヒューズデバイスは絶縁破壊し、大きな電流がデバイスに流れるようになる。これによりさらに、局部的な加熱が生じ、結果として、電極間が短絡される。一旦、アンチヒューズデバイス内に短絡が形成されたなら、ヒューズのプログラミング中に流れることが許容される電流によって、その構造の抵抗は、たとえば、１０，０００Ω以上から約１００Ωまで降下する。このアンチヒューズデバイスの実施形態はトンネル接合デバイスとして構成される。
【００２２】
制御素子２５およびメモリ記憶素子２３を形成するトンネル接合は、酸化された金属、熱成長させた酸化物、または堆積された酸化物または窒化物から形成することができる。またメモリ記憶素子は、ポリシリコン、多結晶シリコン、アモルファスシリコン、微結晶シリコン、金属フィラメントエレクトロマイグレーション、トラップによって引き起こされるヒステリシス、強誘電性キャパシタ、ホール効果、およびポリシリコン抵抗のような半導体材料で具現化することもできる。メモリ記憶素子の他の実施形態は、フローティングゲートとして、トンネル磁気抵抗性素子または容量性素子を含む。さらに、メモリ記憶素子は、リードオンリーＬｅＣｏｍｂｅｒまたはシリサイドスイッチ、または書込み−消去−書込み相変化材料を含む書換え可能相変化材料であることができる。さらに別の実施形態では、メモリ記憶素子は、ＰＩＮダイオードまたはショットキーダイオードを含むこともできるが、それらのメモリ記憶素子が不完全に処理される場合には含まれない。
【００２３】
本開示の一実施形態では、メモリ記憶素子２３および制御素子２５はいずれもトンネル接合デバイスとして構成されることができる。制御素子２５は、トンネル接合デバイスまたはＰＮ、ＰＩＮまたはショットキーダイオードを含むことができる。用いることができる他のダイオードには、ツェナーダイオード、アバランシェダイオード、トンネルダイオード、およびシリコン制御整流器のような４層ダイオードが含まれる。制御素子２５の他の実施形態は、トランジスタ（たとえば、接合電界効果トランジスタまたはバイポーラ接合トランジスタ）として構成されることができる。制御素子２５は、適切な電流を流すのに十分な大きさにされるが、その電流のレベルで、記憶素子２３の状態がそのロー状態とハイ状態との間で、またはその逆に変更される。制御素子２５は、ドープされたポリシリコン、アモルファスシリコンまたは微結晶シリコンを用いて形成することができる。メモリ記憶素子２３および制御素子は同じデバイスタイプとすることもできるが、この場合、いずれも、たとえば、トンネル接合デバイス、ショットキーダイオードまたはＰＩＮダイオードを含むことができる。開示されるメモリ構造は、メモリ記憶素子２３および制御素子２５としてトンネル接合デバイスを用いるものとして説明される。メモリ記憶素子２３および制御素子２５は、本開示において説明されるように実施されることができる。
【００２４】
一例として、開示されるメモリ構造は、たとえば、二酸化シリコン（酸化ケイ素）、窒化ケイ素またはオルトケイ酸テトラエチル（ＴＥＯＳ）のような層間誘電体を含む集積回路として示され、その層間誘電体は、集積回路の種々の構造間を支持し、かつ分離する。層間誘電体（ＩＬＤ）は、化学気相成長（ＣＶＤ：化学蒸着法）、常圧（大気圧）ＣＶＤ（Atmospheric Pressure CVD）、低圧ＣＶＤ、プラズマＣＶＤ（Plasma Enhanced CVD）、物理気相成長（ＰＶＤ：物理蒸着法）、およびスパッタリングのような１つまたは複数の異なる技術を用いて堆積されることができる。便宜上、そのような誘電体の領域および層は、図面では参照記号ＩＬＤによって示されている。
【００２５】
図３および図４は、第１の導体３３上にメモリ記憶素子２３を備えるメモリセル２０の一実施形態の側面図および平面図をそれぞれ示す。制御素子２５は、第１の導体３３の側方に、または横方向に隣接する第２の導体３５上に配置される。したがって、メモリ記憶素子２３と制御素子２５は水平方向及び横方向（または横断する方向）に、及び／または側方に互いから分離される。それゆえ、メモリ記憶素子２３および制御素子２５はいずれも、概ね水平方向の平坦な広がりを有することができる。第１の導体３３および第２の導体３５は概ね同一平面上に存在することができ、メモリ記憶素子２３および制御素子２５も同一平面上に存在することができる。誘電体層４１が第１の導体３３および第２の導体３５上に配置され、メモリ記憶素子２３および制御素子２５上にそれぞれ延在する開口部４７、４９を設けられる。導電層３７が誘電体層４１上に配置され、開口部４７、４９内に延在する。それゆえ、導電層３７は、メモリ記憶素子２３と制御素子２５との間に延在する電極を形成する。
【００２６】
メモリ記憶素子２３は第１の導体３３の酸化物で形成することができ、一方、制御素子２５は下にある第２の導体３５の酸化物で形成することができる。代替的には、メモリ記憶素子２３は、第１の導体３３の酸化物とは異なる酸化物で形成することができ、制御素子２５は、第２の導体３５の酸化物とは異なる酸化物で形成することができる。またメモリ記憶素子２３は、パターニングされていない酸化物層の一部であることができるが、その酸化物層は、たとえば堆積された酸化物層、または完全に酸化された堆積された金属層であることができる。同様に、制御素子２５は、パターニングされていない酸化物層の一部であることができ、その酸化物層は、たとえば堆積された酸化物層、または完全に酸化された堆積された金属層であることができる。
【００２７】
図５および図６は、複数のメモリセル２０を含むメモリ構造の一実施形態を概略的に示す。図５および図６の各メモリセル２０は、導電性ウェルまたはタブ２７の縁部と、垂直方向に離隔しかつその縁部に隣接する導体８３３または８３７との間に配置されたメモリ記憶素子２３を備える。各メモリセル２０はさらに、導電性タブ２７の底部と、その底部に垂直方向に隣接する導体８３３または８３５との間に配置された制御素子２５を備える。所与のメモリセル２０について、メモリ記憶素子２３は制御素子２５から垂直方向に分離されている。図５および図６に示されるように、メモリセル２０のメモリ記憶素子２３および制御素子２５はそれぞれ、水平方向に平坦な広がりを有する。図５および図６のメモリセル２０は、たとえば積重された層を成すように実施されるものと見なすことができ、この場合、所与の導電性タブ２７の縁部に垂直方向に隣接する導体８３３は、隣接する層内にある導電性タブ２７の底部に垂直方向に隣接する。
【００２８】
１つの例では、導体８３３を交点メモリ構造の行選択線にすることができ、一方、導体８３５、８３７は列選択線にすることができる。１つの例ではまた、導電性タブ２７を、そのような導電性タブ２７の縁部に垂直方向に隣接する導体８３３に対して側方にオフセットさせることができる。導電性タブ２７の堆積外形（堆積形状）の制御は、たとえば、堆積された酸化物層、または完全に酸化された堆積された金属層を用いて実現することができる。
【００２９】
各メモリセル２０は、行コンタクト（行接点）または行電極と、制御素子２５と、中間電極と、メモリ記憶素子２３と、列コンタクト（列接点）または列電極とからなる。制御素子２５は、１つの例示的な実施形態では厳密に１２．５ｎｍ厚（しかし、他の実施形態では異なる寸法を有することができる）であるトンネル接合酸化物で構成することができる。図５および図６に示されるメモリセル２０の実施形態の制御素子２５は、本開示のいくつかの実施形態のメモリ記憶素子２３よりも断面を小さくすることができるが、制御素子２５は、依然として絶縁破壊電圧を高めながら、メモリ記憶素子２３と同じ断面サイズにできることも考えられる。高められた絶縁破壊電圧は、少なくとも部分的に、制御素子の不完全な処理に起因する（不完全な処理についての複数の実施形態が本開示において説明される）。
【００３０】
制御素子２５の高められた絶縁破壊電圧は、トンネル接合のベース材料の不完全な処理（たとえば不完全な酸化または不完全な窒化）を通して達成される。トンネル接合制御素子２５のベース材料には、たとえば、アルミニウム、ホウ素、ハフニウム、マグネシウム、シリコン、タンタルまたはタングステン、および銅を用いることができる。処理されるとき、これらのベース材料は酸化または窒化されて、酸化アルミニウム、窒化アルミニウム、窒化ホウ素、酸化ハフニウム、酸化マグネシウム、二酸化シリコン、窒化シリコン、酸化タンタル、酸化タングステン、および酸化第一銅といった電気絶縁体になる。
【００３１】
本開示のいくつかの実施形態において説明されるように、制御素子２５の絶縁破壊電圧は、トンネル接合制御素子２５のベース材料を不完全に処理することによっても高められることができる。不完全に処理される制御素子２５の一実施形態では、持続時間が短くされる以外は通常の処理と同じようにして、トンネル接合制御素子２５を処理する（たとえば、酸化または窒化）することにより形成される。たとえば、ベース材料を、堆積し、その後、窒素または酸素のいずれかにさらすことによって（窒化または酸化）、またはリモートプラズマ（低エネルギーの酸素または窒素イオン）によって、または持続時間が短縮されたフルプラスマ（または十分なプラズマ）によって、またはイオンビーム法によって処理することができる。通常は、不完全に処理されるか、または（完全に）処理される制御素子２５は、図７の矢印８２によって示されるように、上方から下方に酸素または窒素を加えることにより形成される。上方から下方への酸化または窒化の結果として、不完全に処理されたベース材料内の酸化または窒化の密度は、トンネル接合の下側部分８６よりも上側部分８４においてかなり高くなる。そのような酸化または窒化は、イオン注入により、あるいは代替的に、既知の技法を用いて、制御素子の材料を酸素または窒素にさらすことによって施すことができる。図２に示されるような行金属導体Ｅ１は、制御素子が堆積され、酸化および窒化された後にこの金属層が形成されるので、図７には示されていない。
【００３２】
トンネル接合制御素子２５は、トンネル接合の絶縁破壊電圧を大幅に高めるのに十分な未処理のベース材料をトレース内に有する。トンネル接合制御素子２５が不完全な処理によって形成される場合には、所望の量の未処理の材料を、酸化または窒化時間を短縮することにより制御することができる。たとえば、完全に処理されたトンネル接合を有する１．２５ｎｍ厚のアルミナトンネル接合は、１．７５ボルト〜２ボルトの絶縁破壊電圧を有することができる。対照的に、類似の１．２５ｎｍ断面不完全処理トンネル接合は、４ボルト〜４．５ボルトの絶縁破壊電圧を有することができる。
【００３３】
これらの差は、製造された以下の３つのサンプルによって例示される。アルミニウムの１．２５ｎｍの層を１５０秒間だけ酸化したアルミナトンネル接合を有する第１のサンプルは、結果として、約２ボルトの絶縁破壊電圧になった。酸化時間が１２０秒であることを除いて、同じように作製された第２のサンプルは、結果として、約４ボルトの絶縁破壊電圧になった。酸化時間が９０秒であることを除いて、同じように作製された第３のサンプルは、結果として、約４．５ボルトの絶縁破壊電圧になった。これらのサンプルは所定の持続時間だけ不完全に処理された酸化したアルミニウムに関連するが、他の材料を酸化して、または、代替的に、アルミニウムまたは他の材料を窒化して、同じような不完全な処理の結果を提供することができることも想定される。
【００３４】
不完全な処理の別の実施形態は、図８に示されるように、多数の層２５ａおよび２５ｂ内に制御素子２５を形成することによって得られる。たとえば、トンネル接合制御素子２５は、未処理のベース材料２５ａの層を堆積し、未処理のベース材料の層上に完全に処理されたベース材料２５ｂを堆積することにより形成することができる。たとえば、未処理のベース材料の薄い層（たとえば１〜２オングストローム）がスパッタリングされ、その後、その上に酸化物または窒化物がｒ−ｆ堆積される。多数の層２５ａ、２５ｂの結果として、不完全に処理されたベース材料内の酸化または窒化の密度は、トンネル接合の下側表面８６においてよりも、上側表面８４においてかなり高くなる。図８に示される不完全な処理の実施形態は必ずしも処理時間の削減の結果として得られるものではないが、図８に示されるような、結果として形成される多層化された構造は、動作に関して図７に示される構造と非常によく似ている。図９は、制御素子２５の絶縁破壊電圧の増加（縦軸）を酸化時間（横軸）の関数としてプロットしたグラフである。図９のグラフは、１．２５ｎｍの幅を有するアルミニウムの酸化に当てはまるが、類似の結果を種々の材料、異なる寸法、及び、酸化だけでなく窒化についても得ることができる。酸化時間が長くなると、制御素子がさらに完全に処理されるようになる。逆に、酸化時間が短いと、制御素子がより不完全に処理される。
【００３５】
トンネル接合制御素子２５はメモリ記憶素子と直列に接続され、交点メモリセル２０が形成される。行および列からなるアレイは、行と列の各交点においてメモリセルを含む。またそのアレイは、メモリアレイの多数の層を形成するために垂直方向に繰返し配置される。
【００３６】
不完全な処理の任意の実施形態によって多数の利点が提供される。すなわち、１つのトンネル接合デバイス（すなわち制御素子２５）の不完全な処理によって、２つのトンネル接合デバイスを直列に配列することができると共に、制御素子２５がより高い絶縁破壊電圧を有するようになる。それにより、２つのトンネル接合デバイスを含むメモリセル２０は、記憶トンネル接合がそれのより低い絶縁破壊電圧によってプログラムされるときに無傷のまま（元のまま、すなわち、何ら影響を受けないまま）である。この構成によれば、同等の抵抗を有するより厚みのあるトンネル接合制御素子２５が可能になり、製造の管理および公差を緩和することができる。
【００３７】
図１０は、本開示の一実施形態を組み込んだメモリキャリア７０のブロック図である。メモリキャリアは、数例を挙げると、ＰＣＭＣＩＡ、ＰＣカード、スマートメモリ、メモリスティック、デジタルフィルム、ＡＴＡ、およびコンパクトフラッシュのような標準的または独自のメモリカード形式のうちの任意のものを表す。メモリキャリア７０は、実装されるメモリキャリアのタイプの用の特定のコネクタとの機械的および電気的接続を提供する機械的インターフェース７１を備える。オプションの電気的インターフェース７３が、機械的コネクタ７１上の電気接点との電気的接続を行い、たとえば、セキュリティ、アドレスデコーディング、電圧変換、書込み保護、または本開示の少なくとも１つの実施形態を組み込んだ１組のメモリ集積回路（ＩＣ）８０との他の典型的なインターフェース機能を提供する。支持体７５、たとえばプリント回路基板またはセラミック基板は通常、メモリＩＣ８０、電気的インターフェース７３および機械的インターフェース７１を物理的に支持するために用いられる。いくつかの電気デバイスは電気的インターフェース７３の機能を組み込むことができることは当業者には理解されよう。
【００３８】
図１１は、電子装置、この例では、開示されるような不完全に処理されたトンネル接合デバイスを製造することができるコンピュータシステム９０のブロック図である。そのような不完全な処理は、ある処理（たとえば酸化）がある特定の材料に対して施される時間に関連する。その場合に、そのコンピュータシステムは、ある特定の処理が基板、またはその一部に適用される時間を制御するように構成される。具体的には、コンピュータシステム９０を構成するために、図示のようないくつかの異なる電気デバイスをそのパッケージに組み込むことができる。たとえば、マイクロプロセッサ９１が、コンピュータ実行可能命令および／またはユーザデータを格納するために用いられるメモリ回路９３に接続される。例示的なメモリ回路９３は、ＢＩＯＳメモリ、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）および種々のレベルの内部または外部キャッシュメモリを含む。マイクロプロセッサ９１は、ハードディスクドライブ、フロッピィドライブ、ＣＤ／ＤＶＤドライブ、テープドライブ、または本開示を利用する半導体メモリＩＣを組み込むんだ他の大容量記憶デバイスのような記憶装置９５にも接続される。マイクロプロセッサ９１は、本開示の概念を用いる内部キャッシュメモリを備えることができる。メモリ９３は、本開示の概念を用いるメモリＩＣも備えることができる。マイクロプロセッサ９１はさらに、ディスプレイ装置９７のような支援回路にも接続される。コンピュータシステム９０は、本開示のいくつかの概念を利用するメモリＩＣを組み込むこともできる。
【００３９】
図１に示されるように、開示されるメモリ構造２０は、半導体装置を用いて実施されることができる。たとえば、金属層を堆積して、その後、フォトリソグラフィによるマスキングおよびエッチングによってパターニングすることにより、導体を形成することができる。誘電体領域は、スパッタリング、化学気相成長、物理気相成長または種々の他の既知の処理技法を用いて、誘電体材料を堆積することにより形成することができる。酸化物層は、酸化物を堆積するか、または金属を堆積した後に、堆積された金属を酸化するか、あるは金属構造を酸化することにより形成することができる。電気化学的堆積のような堆積技法を用いて、金属または他の電気導体を堆積することができる。化学機械研磨（ＣＭＰ）を用いて、所望の領域を平坦化し、及び／または露出させることができる。また、デュアルダマシーン（dual damascene）のようなダマシーン処理を用いることができる。デュアルダマシーン処理では、ＩＬＤがエッチングされて、バイアの境界が形成され、エッチングされたＩＬＤ上に金属が堆積されて、バイアが形成され、ＣＭＰが実行される。
【００４０】
図１２の処理７００に示すように、開示した構造を一般に形成可能である。処理７００は、基板を設ける（または、基板を配設する）ステップ７０２を含む。ステップ７０４では、第１の電極が、たとえば、金属層を堆積し、パターン形成（パターンニング）して、導体または導線を形成することにより形成される。ステップ７０６では、所定のデバイスタイプの制御素子２５が、第１の電極上に形成される。制御電極は、上記のように、電極を酸化するか、またはパターニングされていない酸化物層を形成するなどの種々の技法を用いて形成されることができる。制御素子７０６は、図７および図８に関連して説明したように不完全に処理される。ステップ７０８では、第２の電極が、たとえば、金属層を堆積し、パターニングして、適切な導体を形成することにより形成される。ステップ７１０では、所定のデバイスタイプのメモリ記憶素子が、たとえば、上記のように、電極を酸化するか、またはパターニングされていない酸化物層を形成することにより、第２の電極上に形成される。メモリ記憶素子２３は完全に処理される。ステップ７１２では、第３の電極がメモリ記憶素子上に形成される。図１２に示される各構成要素を実施することにより、完全なメモリセルが形成される。
【００４１】
制御素子２５と比較してメモリ記憶素子２３が堆積される順序は任意である。したがって、制御素子２５を、メモリ記憶素子２３の後に堆積することができ、その逆も可能である。一実施形態では、制御素子２５およびメモリ記憶素子２３はいずれもトンネル接合デバイスとして構成される。しかしながら、本開示の一実施形態では、制御素子２５の処理レベル（処理の度合い）は、メモリ記憶素子２３の処理レベルよりも低く、制御素子の絶縁破壊電圧を高める。
【００４２】
本発明によるメモリシステム(20)は、第１の電極(E2)、メモリ記憶素子(23)、及び制御素子(25)を備える。制御素子(25)は破壊電圧を有する。破壊電圧は、制御素子(25)を不完全に処理することによって高められる。１態様では、不完全処理は、メモリ記憶素子(23)よりも短い時間制御素子(25)を処理することによってもたらされる。別の態様では、不完全処理は、複数の層(25a,25b)から制御素子(25)を形成することによってもたらされるが、この場合、複数の層(25a,25b)のいくつかは処理されず、それ以外の層は完全に処理される。
【００４３】
本開示を、構造的な特徴及び／または方法論的なステップに固有の表現を用いて説明したが、特許請求の範囲において規定される本発明は、必ずしも説明した特定の構造やステップに限定されるわけではないことを理解されたい。それらの特定の構造およびステップは、特許請求の範囲に記載されている本発明を実施する好ましい形態として開示されたものである。
【図面の簡単な説明】
【００４４】
【図１】交点メモリセルの一実施形態の概略図である。
【図２】メモリ記憶素子と、メモリ記憶素子の制御素子とを含むメモリセルの一実施形態の略ブロック図である。
【図３】メモリ記憶素子および制御素子を含むメモリ構造の一実施形態を概略的に示す断面図である。
【図４】図３に示されるメモリ構造の実施形態を概略的に示す平面図である。
【図５】メモリ記憶素子および制御素子を含むメモリ構造の別の実施形態の断面図である。
【図６】図５の線６−６で切り取った場合の図５のメモリ構造の実施形態の断面図である。
【図７】メモリセル内の不完全に処理された制御素子の一実施形態の断面図である。
【図８】メモリセル内の不完全に処理された制御素子の別の実施形態の断面図である。
【図９】制御素子の一実施形態の酸化時間対絶縁破壊電圧のグラフである。
【図１０】開示したメモリセルの少なくとも１つを組み込んだメモリキャリアの一実施形態の略ブロック図である。
【図１１】開示したメモリセルの少なくとも１つを組み込んだ、コンピュータシステムのような電子装置の一実施形態の略ブロック図である。
【図１２】開示したメモリ構造を形成するための処理の一実施形態の一例の流れ図である。
【符号の説明】
【００４５】
２０  メモリセル（またはメモリシステム）
２３  メモリ記憶素子
２５  制御素子
【図１】
2004363587.tif 000003
【図２】
2004363587.tif 000004
【図３】
2004363587.tif 000005
【図４】
2004363587.tif 000006
【図５】
2004363587.tif 000007
【図６】
2004363587.tif 000008
【図７】
2004363587.tif 000009
【図８】
2004363587.tif 000010
【図９】
2004363587.tif 000011
【図１０】
2004363587.tif 000012
【図１１】
2004363587.tif 000013
【図１２】
2004363587.tif 000014