(57)【要約】【課題】２つの論理回路間で、一方から他方へクロック信号に同期した論理データ信号を伝送する場合に、受信側の論理回路に、ＰＬＬ回路のような複雑な同期回路を必要とすることなく、受信側のセットアップ／ホールド時間の制約から逃れることができる信号伝送システムを提供する。【解決手段】送信側ＬＳＩ２には、クロック信号と該クロック信号に同期したデータ信号とを多値論理信号に合成する合成手段４が設けられており、送信側ＬＳＩ３には、受信側ＬＳＩより送信される該多値論理信号を元のクロック信号と元のデータ信号とに分離する分離手段５が設けられている。【選択図】　図１
2004040420.tif 000002
【特許請求の範囲】
【請求項１】
２つの論理回路間で、一方から他方へクロック信号に同期した論理データ信号を伝送する場合に、送信側でクロック信号と論理データ信号とを多値論理信号に合成して出力し、受信側で該多値論理信号をクロック信号と論理データ信号とに分離することを特徴とする信号伝送方法。
【請求項２】
クロック信号と該クロック信号に同期した論理データ信号とを他の論理回路に送信する論理回路であって、
１つのクロック信号と該クロック信号に同期した１つの論理データ信号とを１つの多値論理信号に合成する第１合成手段を少なくとも１つ備えていることを特徴とする論理回路。
【請求項３】
クロック信号と該クロック信号に同期した論理データ信号とを他の論理回路に送信する論理回路であって、
１つのクロック信号と該クロック信号に同期した複数の論理データ信号とを１つの多値論理信号に合成する第２合成手段を少なくとも１つ備えていることを特徴とする論理回路。
【請求項４】
送信する論理データ信号に、速度の速い論理データ信号と速度の遅い論理データ信号とがあり、
上記第１合成手段或いは第２合成手段は、速度の速い論理データ信号とクロック信号とを合成するように設けられていることを特徴とする請求項２又は３に記載の論理回路。
【請求項５】
送信する論理データ信号に、伝送経路の長い論理データ信号と伝送経路の短い論理データ信号とがあり、
上記第１合成手段或いは第２合成手段は、伝送距離の長い論理データ信号とクロック信号とを合成するように設けられていることを特徴とする請求項２又は３に記載の論理回路。
【請求項６】
種類を同じとする複数の論理データ信号があり、
上記第１合成手段或いは第２合成手段は、同種の論理データ信号間で回路構成が均一となるように、合成される１つの論理データ信号毎、或いは合成される複数の論理データ信号毎に設けられていることを特徴とする請求項２又は３に記載の論理回路。
【請求項７】
上記第１合成手段或いは第２合成手段が、
互いに異なる信号強度を有する複数の信号強度源と、
上記複数の信号強度源と出力部との間に設けられた複数のスイッチ群とからなり、
該スイッチ群は、合成すべき１つ或いは複数の論理データ信号とクロック信号とで制御されることを特徴とする請求項２又は３に記載の論理回路。
【請求項８】
上記第１合成手段或いは第２合成手段は、電圧信号である多値論理信号に合成することを特徴とする請求項２又は３に記載の論理回路。
【請求項９】
上記第１合成手段或いは第２合成手段は、電流信号である多値論理信号に合成することを特徴とする請求項２又は３に記載の論理回路。
【請求項１０】
他の論理回路より送信される、１つのクロック信号と該クロック信号に同期する１つの論理データ信号とが合成された多値論理信号を、元の１つのクロック信号と１つの論理データ信号とに分離する第１分離手段を少なくとも１つ備えたことを特徴とする論理回路。
【請求項１１】
他の論理回路より送信される、１つのクロック信号と該クロック信号に同期する複数の論理データ信号とが合成された多値論理信号を、元の１つのクロック信号と複数の論理データ信号とに分離する第２分離手段を少なくとも１つ備えたことを特徴とする論理回路。
【請求項１２】
上記第１分離手段或いは第２分離手段が、信号強度に基づいて多値論理信号よりクロック信号を分離すると共に１つ或いは複数の論理データ信号の論理値を復元し、分離されたクロック信号を用いて１つ或いは複数の論理データ信号の波形を復元することを特徴とする請求項１０又は１１に記載の論理回路。
【請求項１３】
上記第１分離手段或いは第２分離手段は、電圧信号である多値論理信号を分離することを特徴とする請求項１０又は１１に記載の論理回路。
【請求項１４】
上記第１分離手段或いは第２分離手段は、電流信号である多値論理信号を分離することを特徴とする請求項１０又は１１に記載の論理回路。
【請求項１５】
上記第１分離手段が、
信号強度に基づいて多値論理信号よりクロック信号を復元するクロック復元回路と、
信号強度に基づいて多値論理信号より１つの論理データ信号の論理値を復元して論理値復元データ信号を生成する論理値復元回路と、
該論理値復元回路にて生成された論理値復元データ信号を上記クロック復元回路にて復元されたクロック信号でラッチするラッチ回路とからなることを特徴とする請求項１０に記載の論理回路。
【請求項１６】
上記第２分離手段が、
信号強度に基づいて多値論理信号よりクロック信号を復元するクロック復元回路と、
合成された論理データ信号の数に応じて複数系統設けられた、信号強度に基づいて多値論理信号より所定の論理データ信号の論理値を復元して論理値復元データ信号を生成する論理値復元回路、及び該論理値復元回路にて生成された論理値復元データ信号を上記クロック復元回路にて復元されたクロック信号でラッチするラッチ回路とからなることを特徴とする請求項１１に記載の論理回路。
【請求項１７】
上記分離手段が、クロック復元回路にて復元されるクロック信号と、論理値復元回路にて生成された論理値復元データ信号との信号エッジをずらす遅延回路をさらに備えていることを特徴とする請求項１５又は１６に記載の論理回路。
【請求項１８】
上記遅延回路が、クロック復元回路の出力側或いは論理値復元回路の出力側に配されていることを特徴とする請求項１７に記載の論理回路。
【請求項１９】
上記請求項２〜９の何れかに記載の論理回路と、上記請求項１０〜１８の何れかに記載の論理回路とからなる信号伝送システム。
【請求項２０】
クロック信号を含む制御信号及びデジタル表示データ信号を出力するコントロール回路と、該コントロール回路より出力された制御信号及びデジタル表示データ信号が入力されるソースドライバ回路とを備えた液晶駆動装置において、
上記コントロール回路に、上記請求項２〜９の何れかに記載の論理回路が用いられると共に、
ソースドライバ回路に、上記請求項１０〜１８の何れかに記載の論理回路が用いられていることを特徴とする液晶駆動装置。
【請求項２１】
クロック信号とデジタル表示データ信号とが合成されることを特徴とすることを特徴とする請求項２０に記載の液晶駆動装置。
【請求項２２】
コントロール回路側の上記第１合成手段或いは第２合成手段、及びソースドライバ回路側の上記第１分離手段或いは第２分離手段が、全デジタル表示データ信号間で回路構成が均一となるように、合成される１つ或いは複数のデジタル表示データ信号毎に設けられていることを特徴とする請求項２１に記載の液晶駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２つの論理回路間で、一方から他方へクロック信号に同期した論理データ（デジタル信号）を伝送する信号伝送方法、信号伝送システム、論理回路、及びそれを用いた液晶駆動装置に関するものである。
【０００２】
【従来の技術】
２つの論理回路間で、一方から他方へクロック信号に同期した論理データであるデータ信号を伝送する場合の従来技術の例を図２０に示す。
【０００３】
これにおいては、送信側ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）１００より受信側ＬＳＩ１０１へ、クロック信号と該クロック信号に同期した論理データであるデータ信号とが、各々独自の伝送線路を介して伝送される。図２０では、伝送されるデータ信号及びクロック信号が１つずつの場合を示しているが、クロック信号及びデータ信号は、複数の場合もある。何れにおいても、該構成では、送信側ＬＳＩ１００より、クロック信号はクロック信号用の伝送線路を使って伝送され、データ信号はデータ信号用の伝送線路を使って伝送される。
【０００４】
受信側ＬＳＩ１０１では、クロック信号に同期してデータ信号をラッチするラッチ回路１０２を備えており、該ラッチ信号１０２にて受信したデータ信号を取り込む。このような技術は、周知の技術として多くの論理回路にて多用されている。
【０００５】
また、図２１に、一方から他方へクロック信号に同期したデータ信号を伝送する従来技術の別の例を示す。
【０００６】
これにおいては、送信側ＬＳＩ１０３から受信側ＬＳＩ１０４へは、データ信号のみが伝送される。受信側ＬＳＩ１０４は、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路１０５を内蔵しており、該ＰＬＬ回路１０５にて、データ信号を基にクロック信号を自己発生する。
【０００７】
ＰＬＬ回路１０５は、エッジ検出回路１０６、位相比較回路１０７、及び電圧制御発振回路１０８よりなる。電圧制御発振回路１０８にて何がしかの周期のクロック信号を自己発生させ、そのクロック信号のエッジ（立ち上がり或いは立ち下り）と、エッジ検出回路１０６で検出された受信データ信号のエッジ（変化点）とを位相比較回路１０７に入れてタイミングチェックを行う。そして、その結果に応じて電圧制御発発振回路１０８の周波数を電圧値で制御し、受信したデータ信号のエッジに同期したクロック信号を作り出す。以降は、図２０の回路と同じで、ラッチ回路１０２で、自己生成したクロック信号を基に、データ信号をラッチする。このような技術は、周知の技術として多くの論理回路にて多用されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、図２０に示す、送信側ＬＳＩ１００から受信側ＬＳＩ１０１へ、クロック信号とデータ信号とを別々の伝送線路で送信する構成では、今後さらに高速化されるクロック信号の高速化、及び伝送経路の長大化に対応できないといった問題がある。
【０００９】
つまり、クロック信号とデータ信号とを別々の伝送線路で送信する構成では、クロック信号とデータ信号との間で、セットアップホールド時間を確保するようにタイミング設計する必要がある。許容されるセットアップ／ホールド時間は、クロック信号が高速化されて周波数が高くなると小さくなる。その結果、タイミングの設計マージンが小さくなり、タイミング設計が困難になる。
【００１０】
図２２（ａ）に示すように、送信側ＬＳＩ１００から受信側ＬＳＩ１０１へとデータ信号とクロック信号とを伝送する場合、データ信号及びクロック信号には伝送線路に応じた信号の遅延が起こる。ここでは、例えば１ｎｓの遅延が起こるとする。この場合、両信号が共に１ｎｓ遅れるのであればタイミングずれは起こらないので、何の問題もない。しかしながら、各伝送線路には製造バラツキがあり、この製造バラツキによって信号の遅延時間に違いが出る。製造バラツキは量産においては不可避である。
【００１１】
例えば、１０％の製造バラツキがあった場合、遅延時間も１ｎｓ±０．１ｎｓばらつくこととなる。このときの両信号のタイミングずれは、最大（ワーストケース）±０．２ｎｓとなる。タイミングマージンは、この最大差±０．２ｎｓのタイミングずれが起こっても、クロック信号のエッジでデータ信号を確実に拾えるように、これよりも大きく設定される。したがって、今後、クロック信号がますます高速化されると、この最大差（ここでは、±０．２ｎｓ）よりも大きいタイミングマージンを持たせることができなってくる。
【００１２】
また、伝送線路の長大化によっても同じことが言える。同図（ｂ）に示すように、送信側ＬＳＩ１００と受信側ＬＳＩ１０１とが、同図（ａ）の場合よりも離れていて、データ信号及びクロック信号を伝送する各伝送線路が長くなると、信号の遅延時間も大きくなる。ここでは、例えば１０ｎｓの遅延が起こるとする。この場合ももちろん、両信号が共に１０ｎｓ遅れるのであればタイミングずれは起こらないので、何の問題もない。しかしながら、上述したように、各伝送線路の製造バラツキによって信号の遅延時間に違いが出る。
【００１３】
製造バラツキは、伝送線路の長さに関係なく一定であり、ここでも、１０％の製造バラツキがあった場合を考えると、遅延時間は１０ｎｓ±１ｎｓばらつくこととなる。このときの両信号のタイミングずれは、最大（ワーストケース）±２ｎｓとなる。したがって、このような大きなタイミングずれがクロック信号とデータ信号との間で起こると、クロック信号のエッジでデータ信号を拾えず、また、異なるエッジでデータ信号を拾ってしまったりしてしまう。
【００１４】
一方、図２１に示す、送信側ＬＳＩ１０３からはクロック信号は送らず、データ信号のみを受信側ＬＳＩ１０４へ伝送し、受信側ＬＳＩ１０４側でＰＬＬ回路１０５にて、データ信号に応じたクロック信号を作り出す構成では、タイミングずれの問題はない。
【００１５】
しかしながら、ＰＬＬ回路１０５を内蔵する必要があるため、受信側ＬＳＩ１０４の回路規模が必然的に大きくなり、消費電力も増加する。また、ＰＬＬ回路１０５が正しく同期するように、送信されるデータ信号は、一定の時間間隔以内に変化点を持つ必要がある。そのため、変化の少ないデータ信号を送信する場合は、同期検出用の変化点を追加して送受信する信号処理が別途必要となる。
【００１６】
【課題を解決するための手段】
本発明の信号伝送方法は、上記課題を解決するために、２つの論理回路間で、一方から他方へクロック信号に同期した論理データ信号を伝送する場合に、送信側でクロック信号と論理データ信号とを多値論理信号に合成して出力し、受信側で該多値論理信号をクロック信号と論理データ信号とに分離することを特徴としている。
【００１７】
これによれば、クロック信号と論理データ信号とを１本化して１本の伝送線路で送信するので、クロック信号と論理データ信号との間で、伝送線路が異なることに起因するタイミングずれがなくなる。
【００１８】
その結果、受信側の論理回路にＰＬＬ回路のような複雑な同期回路を必要とすることなく、受信側のセットアップ／ホールド時間の制約から逃れることができ、今後さらに高速化されるクロック信号の高速化、及び伝送経路の長大化に対応可能となる。
【００１９】
本発明の第１の論理回路は、上記課題を解決するために、クロック信号と該クロック信号に同期した論理データ信号とを他の論理回路に送信する論理回路であって、１つのクロック信号と該クロック信号に同期した１つの論理データ信号とを１つの多値論理信号に合成する第１合成手段を少なくとも１つ備えていることを特徴としている。
【００２０】
これによれば、第１合成手段が、１つのクロック信号と該クロック信号に同期した１つの論理データ信号とを１つの多値論理信号に合成するようになっているので、このような論理回路より伝送されるクロック信号と論理データ信号との間では、伝送線路が異なることに起因するタイミングずれがなくなる。
【００２１】
その結果、既に信号伝送方法として説明したように、該論理回路を、クロック信号と論理データ信号の送信側論理回路とし、後述する本発明の受信側に適した論理回路と組み合わせることで、今後さらに高速化されるクロック信号の高速化、及び伝送経路の長大化に対応可能となる。
【００２２】
また、本発明の第２の論理回路は、上記課題を解決するために、クロック信号と該クロック信号に同期した論理データ信号とを他の論理回路に送信する論理回路であって、１つのクロック信号と該クロック信号に同期した複数の論理データ信号とを１つの多値論理信号に合成する第２合成手段を少なくとも１つ備えていることを特徴としている。
【００２３】
これによれば、第２合成手段が、１つのクロック信号と該クロック信号に同期した複数の論理データ信号とを１つの多値論理信号に合成するようになっているので、このような論理回路より伝送されるクロック信号と論理データ信号との間では、伝送線路が異なることに起因するタイミングずれがなくなる。また、この場合、１つのクロック信号と複数の論理データ信号とを合成するので、１つの論理データ信号を合成するよりも、論理データ信号の伝送効率が高い。
【００２４】
その結果、既に信号伝送方法として説明したように、該論理回路を、クロック信号と論理データ信号の送信側論理回路とし、後述する本発明の受信側に適した論理回路と組み合わせることで、今後さらに高速化されるクロック信号の高速化、及び伝送経路の長大化に対応可能となる。
【００２５】
また、上記した送信側論理回路となる本発明の第１及び第２の論理回路においては、さらに、送信する論理データ信号に、速度の速い論理データ信号と速度の遅い論理データ信号とがあり、上記第１合成手段或いは第２合成手段は、速度の速い論理データ信号とクロック信号とを合成するように設けられていることを特徴としている。
【００２６】
速度が速い論理データ信号は、同期するクロック信号の周波数が高いため、前述したようなセットアップ／ホールド時間の確保の問題があるが、速度の遅い論理データ信号は、同期するクロック信号の周波数が低いため、前述したようなセットアップ／ホールド時間の問題は緩和されている。
【００２７】
したがって、伝送すべき論理データ信号が複数あり、論理データ信号の速度が異なる場合は、セットアップ／ホールド時間の確保の問題がある速度の速い論理データ信号のみに本発明の構成を採用し、その他の速度の遅い論理データ信号はそのまま伝送して、分離されたクロック信号を分周して用いればよい。
【００２８】
これにより、全ての論理データ信号をそれと同期をとるクロック信号と合成して伝送する場合よりも、回路規模を抑えることができる。
【００２９】
また、上記した送信側論理回路となる本発明の第１及び第２の論理回路においては、さらに、送信する論理データ信号に、伝送経路の長い論理データ信号と伝送経路の短い論理データ信号とがあり、上記第１合成手段或いは第２合成手段は、伝送距離の長い論理データ信号とクロック信号とを合成するように設けられていることを特徴としている。
【００３０】
信号速度と同様に、伝送線路の長い論理データ信号は、同期するクロック信号の周波数が同じであっても、前述したようにタイミングずれが大きくなる結果、伝送経路の短い論理データ信号に比べてセットアップ／ホールド時間の確保が問題となる。
【００３１】
したがって、伝送すべき論理データ信号が複数あり、論理データ信号の伝送経路が異なる場合は、セットアップ／ホールド時間の確保の問題がある伝送経路の長い論理データ信号のみに本発明の構成を採用し、その他の伝送経路の短い論理データ信号はそのまま伝送する。
【００３２】
これにより、全ての論理データ信号をそれと同期をとるクロック信号と合成して伝送する場合よりも、回路規模を抑えることができる。
【００３３】
また、上記した送信側論理回路となる本発明の第１及び第２の論理回路においては、さらに、種類を同じとする複数の論理データ信号があり、上記第１合成手段或いは第２合成手段は、同種の論理データ信号間で回路構成が均一となるように、合成される１つの論理データ信号毎、或いは合成される複数の論理データ信号毎に設けられていることを特徴としている。
【００３４】
例えば、合成される論理データ信号が、ビット数分の表示データのように同種の信号が複数あるものの場合、全ての伝送線路で設けられる回路構成を同じとしておくことで、全ての伝送経路に同じ製造バラツキが出て製造バラツキの影響を共用することができるので、回路構成の違いによる影響を小さく抑えることができる。
【００３５】
また、上記した送信側論理回路となる本発明の第１及び第２の論理回路においては、さらに、上記第１合成手段或いは第２合成手段が、互いに異なる信号強度を有する複数の信号強度源と、上記複数の信号強度源と出力部との間に設けられた複数のスイッチ群とからなり、該スイッチ群は、合成すべき１つ或いは複数の論理データ信号とクロック信号とで制御されることを特徴としている。
【００３６】
これは、上記第１合成手段或いは第２合成手段の一具体例を提案するものであって、これにより、上記第１合成手段或いは第２合成手段を容易に得て、送信側論理回路となる本発明の論理回路を容易に実現させることができる。
【００３７】
また、上記した送信側論理回路となる本発明の第１及び第２の論理回路においては、さらに、上記第１合成手段或いは第２合成手段は、電圧信号である多値論理信号に合成することを特徴としている。
【００３８】
多値論理信号を電圧信号とした場合、ＣＭＯＳの論理回路で容易に実現できるので、これにより、回路設計が容易になるといった利点がある。
【００３９】
また、上記した送信側論理回路となる本発明の第１及び第２の論理回路においては、さらに、上記第１合成手段或いは第２合成手段は、電流信号である多値論理信号に合成することを特徴としている。
【００４０】
多値論理信号を電流信号とした場合、ＣＭＯＳ素子の定電流動作を用いて容易に構成することができ、電圧振幅のほとんどない信号伝送が実現できる為、不要輻射の低減が可能となる利点がある。
【００４１】
本発明の第３の論理回路は、上記課題を解決するために、１つのクロック信号と該クロック信号に同期する１つの論理データ信号とが合成された多値論理信号を、元の１つのクロック信号と１つの論理データ信号とに分離する第１分離手段を少なくとも１つ備えたことを特徴としている。
【００４２】
これによれば、第１分離手段が、１つのクロック信号と該クロック信号に同期した１つの論理データ信号とが１つの多値論理信号に合成されたものを、元の１つのクロック信号と１つの論理データ信号とに分離するようになっているので、このような論理回路にて受信されるクロック信号と論理データ信号との間では、伝送線路が異なることに起因するタイミングずれがなくなる。
【００４３】
その結果、既に信号伝送方法として説明したように、該論理回路を、クロック信号と論理データ信号の受信側論理回路とし、前述した本発明の送信側に適した論理回路と組み合わせることで、今後さらに高速化されるクロック信号の高速化、及び伝送経路の長大化に対応可能となる。
【００４４】
本発明の第４の論理回路は、上記課題を解決するために、他の論理回路より送信される、１つのクロック信号と該クロック信号に同期する複数の論理データ信号とが合成された多値論理信号を、元の１つのクロック信号と複数の論理データ信号とに分離する第２分離手段を少なくとも１つ備えたことを特徴としている。
【００４５】
これによれば、第２分離手段が、１つのクロック信号と該クロック信号に同期した複数の論理データ信号とが１つの多値論理信号に合成されたものを、元の１つのクロック信号と複数の論理データ信号とに分離するようになっているので、このような論理回路にて受信されるクロック信号と論理データ信号との間では、伝送線路が異なることに起因するタイミングずれがなくなる。
【００４６】
その結果、既に信号伝送方法として説明したように、該論理回路を、クロック信号と論理データ信号の受信側論理回路とし、前述した本発明の送信側に適した論理回路と組み合わせることで、今後さらに高速化されるクロック信号の高速化、及び伝送経路の長大化に対応可能となる。
【００４７】
上記した受信側論理回路となる本発明の第３及び第４の論理回路においては、さらに、上記第１分離手段或いは第２分離手段が、信号強度に基づいて多値論理信号よりクロック信号を分離すると共に１つ或いは複数の論理データ信号の論理値を復元し、分離されたクロック信号を用いて１つ或いは複数の論理データ信号の波形を復元することを特徴としている。
【００４８】
このように、信号強度に基づいて多値論理信号よりクロック信号を分離すると共に１つ或いは複数の論理データ信号の論理値を復元し、分離されたクロック信号を用いて１つ或いは複数の論理データ信号の波形を復元することで、容易に元のクロック信号とこれに同期する元の１つ或いは複数の論理データ信号に分離することができる。
【００４９】
これにより、上記第１分離手段或いは第２分離手段を容易に得て、受信側論理回路となる本発明の論理回路を容易に実現させることができる。
【００５０】
上記した受信側論理回路となる本発明の第３及び第４の論理回路においては、さらに、上記第１分離手段或いは第２分離手段は、電圧信号である多値論理信号を分離することを特徴としている。
【００５１】
上述したように、多値論理信号を電圧信号とした場合、ＣＭＯＳの論理回路で容易に実現できるので、これにより、回路設計が容易になるといった利点がある。
【００５２】
また、上記した受信側論理回路となる本発明の第３及び第４の論理回路においては、さらに、上記第１分離手段或いは第２分離手段は、電流信号である多値論理信号を分離することを特徴としている。
【００５３】
上述したように、多値論理信号を電流信号とした場合、ＣＭＯＳ素子の定電流動作を用いて容易に構成することができ、電圧振幅のほとんどない信号伝送が実現できる為、不要輻射の低減が可能となる利点がある。
【００５４】
また、上記した受信側論理回路となる本発明の第３の論理回路においては、さらに、上記第１分離手段が、信号強度に基づいて多値論理信号よりクロック信号を復元するクロック復元回路と、信号強度に基づいて多値論理信号より１つの論理データ信号の論理値を復元して論理値復元データ信号を生成する論理値復元回路と、該論理値復元回路にて生成された論理値復元データ信号を上記クロック復元回路にて復元されたクロック信号でラッチするラッチ回路とからなることを特徴としている。
【００５５】
これは、上記第１分離手段の一具体例を提案するものであって、これにより、上記第１分離手段或いは第２分離手段を容易に得て、受信側論理回路となる本発明の論理回路を容易に実現させることができる。
【００５６】
また、上記した受信側論理回路となる本発明の第４の論理回路においては、さらに、上記第２分離手段が、信号強度に基づいて多値論理信号よりクロック信号を復元するクロック復元回路と、合成された論理データ信号の数に応じて複数系統設けられた、信号強度に基づいて多値論理信号より所定の論理データ信号の論理値を復元して論理値復元データ信号を生成する論理値復元回路、及び該論理値復元回路にて生成された論理値復元データ信号を上記クロック復元回路にて復元されたクロック信号でラッチするラッチ回路とからなることを特徴としている。
【００５７】
これは、上記第２分離手段の一具体例を提案するものであって、これにより、上記第１分離手段或いは第２分離手段を容易に得て、受信側論理回路となる本発明の論理回路を容易に実現させることができる。
【００５８】
また、上記した受信側論理回路となる本発明の第３及び第４の論理回路においては、上記分離手段が、クロック復元回路にて復元されるクロック信号と、論理値復元回路にて生成された論理値復元データ信号との信号エッジをずらす遅延回路をさらに備えていることを特徴としている。
【００５９】
復元されたクロック信号と論理値が復元された論理値復元データ信号とは、エッジが重なっているため、ラッチ回路において論理誤動作が起こりやすくなる。そこで、このように、遅延回路を設けて、復元されたクロック信号と論理値復元データ信号とのエッジをずらすことで、ラッチ回路における論理誤動作をなくすることができる。
【００６０】
また、この場合、遅延回路は、クロック復元回路の出力側或いは論理値復元回路の出力側に配されていることが好ましい。
【００６１】
クロック復元回路の入力側或いは論理値復元回路の入力側に遅延回路を設けた場合、多値論理信号そのものを遅延させることとなるので、遅延回路としてアナログ回路が必要となる。これに対し、遅延回路をクロック復元回路の出力側或いは論理値復元回路の出力側に設けた場合、論理データ信号或いはＨ／Ｌのクロック信号を遅延させるので、論理回路に一般的に用いられている遅延回路の構成を適用可能となる。
【００６２】
本発明の信号伝送システムは、上記課題を解決するために、上記した送信側論理回路となる本発明の第１或いは第２の論理回路と、上記した受信側論理回路となる本発明の第３或いは第４の論理回路とからなることを特徴としている。
【００６３】
既に説明したように、これによれば、クロック信号と論理データ信号とを１本化して１本の伝送線路で送信するので、クロック信号と論理データ信号との間で、伝送線路が異なることに起因するタイミングずれがなくなる。
【００６４】
その結果、受信側の論理回路にＰＬＬ回路のような複雑な同期回路を必要とすることなく、受信側のセットアップ／ホールド時間の制約から逃れることができ、今後さらに高速化されるクロック信号の高速化、及び伝送経路の長大化に対応可能となる。
【００６５】
本発明の液晶駆動装置は、上記課題を解決するために、クロック信号を含む制御信号及びデジタル表示データ信号を出力するコントロール回路と、該コントロール回路より出力された制御信号及びデジタル表示データ信号が入力されるソースドライバ回路とを備えた液晶駆動装置において、上記コントロール回路に、上記請求項２〜９の何れかに記載の論理回路が用いられると共に、ソースドライバ回路に、上記請求項１０〜１８の何れかに記載の論理回路が用いられていることを特徴としている。
【００６６】
液晶駆動装置は、液晶パネルの大型化等により、ますます駆動周波数が高くなる方向にある。また、狭額縁化等のニーズに応えるために、液晶駆動装置を構成するソースドライバ回路等の半導体装置のアスペクト比もますます大きくなり、また、半導体装置間をつなぐ伝送線路も長大化してきている。
【００６７】
そこで、既に説明した本発明の信号伝送方法を実現する上記した本発明の論理回路を適宜搭載して本発明の信号伝送システムを採用することで、このような液晶パネルの大型化等による駆動周波数の高速化や伝送線路の長大化に対応可能な優れた液晶駆動装置を実現できる。
【００６８】
また、上記した本発明の液晶駆動装置においては、クロック信号とデジタル表示データ信号とが合成されることを特徴としている。
【００６９】
デジタル表示データは、スタートパルスや、ラッチストローブ信号等の論理データ信号である制御信号に比べて変化の速い信号であるため、セットアップ／ホールド時間の制約が厳しく、駆動周波数の高速化や伝送線路の長大化が進むことによりタイミング設計が困難となる。したがって、デジタル表示データとクロック信号とを合成することが好ましい。
【００７０】
そして、この場合、特に、コントロール回路側の上記第１合成手段或いは第２合成手段、及びソースドライバ回路側の上記第１分離手段或いは第２分離手段が、全デジタル表示データ信号間で回路構成が均一となるように、合成される１つ或いは複数のデジタル表示データ信号毎に設けられていることが好ましい。
【００７１】
【発明の実施の形態】
本発明の信号伝送方法は、２つの論理回路間で、一方から他方へクロック信号に同期した論理データ信号を伝送する場合に、送信側でクロック信号と論理データ信号とを多値論理信号に合成して出力し、受信側で該多値論理信号をクロック信号と論理データ信号とに分離することを特徴としている。
【００７２】
以下、この信号伝送方法を実現する、送信側の論理回路、受信側の論理回路、及びこれらよりなる信号伝送システム、並びに、本発明の信号伝送方法が適用された液晶駆動装置について説明する。
【００７３】
〔実施の形態１〕
本発明に係る実施の一形態を図１〜図４に基づいて説明すれば、以下のとおりである。
【００７４】
図１は、本実施の形態における信号伝送システムの概略を示す構成図である。該図に示すように、ここでは、信号伝送システムを構成する送信側論理回路と受信側論理回路とが、各々別のＬＳＩに搭載されている場合を例示する。但し、送信側論理回路と受信側論理回路とは、同じＬＳＩ上に搭載されている構成であってもよい。
【００７５】
送信側論理回路を搭載した送信側ＬＳＩ２は、クロック信号と該クロック信号に同期した論理データ信号（以下、単にデータ信号）とを、受信側論理回路を搭載した受信側ＬＳＩ３へと伝送するものである。また、受信側ＬＳＩ３は、送信側ＬＳＩ２より送信されてきたクロック信号と該クロック信号とを受信するものである。
【００７６】
このような信号伝送システムにおいて、その注目すべき点は、上記送信側ＬＳＩ２に、伝送すべきデータ信号とクロック信号とを１つの多値論理信号に合成する合成手段（第１合成手段）４が設けられており、かつ、受信側ＬＳＩ３に、送信側ＬＳＩ２よる伝送されてきた多値論理信号を元のクロック信号とデータ信号とに分離する分離手段（第１分離手段）５が設けられている点である。
【００７７】
これにより、伝送すべきデータ信号とクロック信号とは、送信側ＬＳＩ２において１つの多値論理信号に合成され、１本の合成信号伝送線路を介して受信側ＬＳＩ３へと出力され、受信側ＬＳＩ３において、元のデータ信号とクロック信号とに復元される。
【００７８】
なお、ここでは、クロック信号と合成されるデータ信号を１つとしているが、複数であってもよく、これについて、実施の形態３で後述する。また、データ信号は、３値以上の多値論理データであってもよい。さらに、送信側ＬＳＩ２及び受信側ＬＳＩ３において、合成手段４及び分離手段５を１つ含む構成を例示しているが、データ信号が複数ある場合は、合成手段４及び分離手段５は、複数設けられていてもよく、これについて、実施の形態４で後述する。
【００７９】
図２（ａ）〜（ｃ）に、上記信号伝送システムで扱われる各信号波形図を示す。図２では、クロック信号（ＣＫ）と合成されるデータ信号（ＤＡＴＡ）として２値のデジタル信号を挙げ、電圧信号（電圧波形）で伝送する場合を示している。電圧信号は、ＣＭＯＳの論理回路で容易に実現でき、回路設計が容易であるといった利点がある。なお、信号は電流信号であってもよく、これについて、実施の形態２で後述する。また、以降の説明において、データ信号の論理レベル“Ｈ”を“１”、“Ｌ”を“０”とする。
【００８０】
同図（ａ）は、伝送される２値のデータ信号とクロック信号とを示している。このような２値のデータ信号と同じく２値のクロック信号とを１つの多値論理信号に合成するには、信号強度（ここでは電圧）は３値必要である。
【００８１】
そのため、合成手段４は３段の信号強度を有している。合成手段４は、クロック信号の１周期に相当する基本レートの波形の後半（“Ｈ”）において、必ず信号強度１を出すように設定されている。また、合成手段４は、基本レートの前半（“Ｌ”）においては、信号強度２もしくは信号強度３を、合成する２値のデータ信号の持っている“１”／“０”の論理値に応じて出力するように設定されている。ここでは、データ信号が“１”の場合に、信号強度２を出力し、データ信号が“０”の場合に、信号強度３を出力するように設定されている。
【００８２】
合成手段４がこのように設定されることで、合成後の信号波形は、同図（ｂ）に示すように、クロック信号の１周期を前半と後半に２分割した場合、前半では、２値のデータ信号の“１”／“０”に応じて、信号強度２もしくは信号強度３の何れかの値をとり、後半では必ず信号強度１をとる３値の多値論理信号（以下、３値信号と称する場合もある）となる。
【００８３】
図３に、このような３値の多値論理信号を出力する合成手段４の一構成例を示す。信号強度１（ＶＤＤ，信号強度源）は、スイッチＳＷ１を介して出力端子Ｔ１に接続されており、該スイッチＳＷ１は、クロック信号（ＣＫ）が“Ｈ”のときのみＯＮする。これにより、出力端子Ｔ１の出力信号は、クロック信号が“Ｈ”となる１周期の後半において信号強度１となる。
【００８４】
信号強度２（１／２ＶＤＤ，信号強度源）は、スイッチＳＷ３及びスイッチＳＷ２を介して出力端子Ｔ１に接続されている。スイッチＳＷ３は、データ信号（ＤＡＴＡ）が“１”のときＯＮし、スイッチＳＷ２は、クロック信号の反転信号（ＣＫバー）が“Ｈ”のとき、つまりクロック信号が“Ｌ”のときＯＮする。これにより、出力端子Ｔ１の出力信号は、クロック信号が“Ｌ”となる１周期の前半で、かつ、データ信号が“１”のときに信号強度２となる。
【００８５】
信号強度３（ＧＮＤ）は、スイッチＳＷ４及び上記スイッチＳＷ２を介して出力端子Ｔ１に接続されている。スイッチＳＷ４は、データ信号の反転信号（ＤＡＴＡバー）が“１”のとき、つまりデータ信号が“０”のときＯＮする。これにより、出力端子Ｔ１の出力信号は、クロック信号が“Ｌ”となる１周期の前半で、かつ、データ信号が“０”のときに必ず信号強度３となる。
【００８６】
一方、受信側ＬＳＩ３側の分離手段５は、図１に示すように、３値の合成信号をそれぞれ受信するクロック検出回路７及びデータ検出回路６と、データ検出回路６からの出力信号（データ検出回路出力，論理値復元データ信号）Ｂが入力される遅延回路８と、該遅延回路８からの出力信号（遅延回路出力）Ｃ及び上記クロック検出回路７からの出力信号（クロック検出回路出力）Ａがそれぞれ入力されるラッチ回路９とからなる。
【００８７】
クロック検出回路７は、信号強度が１の時だけその出力が“Ｈ”となり、その他の場合は“Ｌ”を出力するように設定されている。したがって、このクロック検出回路７の出力信号Ａは、図２（ｃ）に示すように、送信側ＬＳＩ２において、３値信号に合成される前のクロック信号（同図（ａ）参照）と等価となる。
【００８８】
一方、データ検出回路６は、信号強度が３の時だけその出力が“０”となり、その他の場合は“１”を出力するように設定されている。したがって、このデータ検出回路６の出力信号Ｂは、図２（ｃ）に示すように、クロック検出回路出力Ａが“Ｌ”の間だけ、送信側ＬＳＩ２において、３値信号に合成される前のデータ信号（同図（ａ）参照）に対応した値を含み、クロック検出回路出力Ａが“Ｈ”の間は常に“１”となる。
【００８９】
遅延回路８は、データ検出回路出力Ｂとクロック検出回路出力Ａとのタイミングを適切にするための回路である。ラッチ回路９は、遅延回路出力Ｃをクロック検出回路出力Ａにてラッチするものである。
【００９０】
ここで、データ検出回路６の出力信号Ｂをそのままラッチ回路９に入力させることもできるが、データ検出回路６の出力信号Ｂとクロック検出回路７の出力信号Ａとのエッジは重なっている。エッジが重なっていると、ラッチ回路９において論理誤動作が起こりやすくなる。そこで、遅延回路８を設けて、図２（ｃ）に示すように、データ検出回路６の出力信号Ｂを一定時間遅延させて遅延回路出力Ｃとし、エッジがクロック検出回路７の出力信号Ａのエッジと重ならないようにしている。
【００９１】
ラッチ回路９にて、遅延回路出力Ｃがクロック検出回路出力Ａをクロック信号としてラッチされることで、ラッチ回路９の出力信号は、図２（ｃ）に示すように、送信側ＬＳＩ２において、３値信号に合成される前のデータ信号（同図（ａ）参照）と波形を含めて論理的に等価となり、復元したクロック信号（クロック検出回路出力Ａ）と共に、分離手段５より出力される。
【００９２】
図４に、上記データ検出回路６、及びクロック検出回路７の一構成例を示す。
【００９３】
データ検出回路６及びクロック検出回路７は、何れも電圧コンパレータ（オペアンプ）１０から構成されている。電圧コンパレータ１０は、入力電圧と閾値電圧とを比較し、入力電圧の方が高い場合に“１”（“Ｈ”）を出力し、入力電圧の方が小さい場合に、“０”（“Ｌ”）を出力するものである。クロック検出回路７においては、信号強度１と信号強度２との間の電圧が閾値電圧として設定されている（図２（ｂ）参照）。また、データ検出回路６においては、信号強度２と信号強度３との間の電圧が閾値電圧として設定されている（図２（ｂ）参照）。
【００９４】
なお、遅延回路８とラッチ回路９は共に周知の回路技術であるため、ここでは具体的な回路例は省略する。
【００９５】
以上のように、本実施の形態の信号伝送システムでは、送信側ＬＳＩ２が合成手段４にて、伝送すべきデータ信号とクロック信号とを１つの多値論理信号に合成して１本の合成信号伝送線路を介して受信側ＬＳＩ３へと出力し、受信側ＬＳＩ１３では、伝送されてきた多値論理信号を分離手段５にて、元のクロック信号とデータ信号とに分離するようになっている。
【００９６】
これにより、クロック信号と論理データ信号との間に、別々の伝送線路で伝送した場合に起こる、製造バラツキを原因とするタイミングずれがなくなる。その結果、受信側に、ＰＬＬ回路のような複雑な同期回路を必要とすることなく、受信側ＬＳＩ３では、セットアップ／ホールド時間の制約から逃れることができ、クロック信号がますます高速化されても、タイミングの設計マージンを確保することができる。
【００９７】
また、ここで述べたように、送信側論理回路と受信側論理回路とが、別のＬＳＩ２・３に搭載された構成では、伝送線路が必然的に長くなり、クロック信号とデータ信号とを別々の伝送線路を介して伝送した場合、両信号間でのタイミングのずれが大きくなりやすくなる。
【００９８】
しかしながら、本実施の形態の信号伝送システムを採用することで、伝送線路が長大化され、製造バラツキを原因とするタイミングずれによる影響が増大される方向に進んでも、受信側ＬＳＩ３において、タイミングマージンを異常に広く確保したりすることなく、クロック信号の所定のエッジにてデータ信号を拾うことができる。
【００９９】
なお、ここで説明し合成手段４や分離手段５の各回路構成は、あくまで一例であり、何らこれに限定されるものではない。
【０１００】
また、特に、分離手段５において、ここでは、データ検出回路６の出力側に遅延回路８を設けた。しかしながら、上述したように、遅延回路８を設ける目的は、データ検出回路６の出力信号Ｂとクロック検出回路７の出力信号Ａとの間で、エッジ同士が重ならないようにタイミングをずらせることである。したがって、例えば、クロック検出回路７の出力側に設けても良く、その他、データ検出回路６やクロック検出回路７の入力側に遅延回路８を設ける構成としてもよい。さらに言えば、遅延回路８の数は、複数であってもよい。但し、入力側に遅延回路８を設けた場合、３値信号を遅延させることとなるので、遅延回路８はアナログ回路となり、遅延時間の設計がやや難しくなる。
【０１０１】
〔実施の形態２〕
本発明に係るその他の実施の一形態を図５〜図７に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、実施の形態１で用いたと同じ機能を有する部材には同じ符号を付して説明を省略する。
【０１０２】
実施の形態１では、送信側ＬＳＩ２にて伝送すべきデータ信号とクロック信号とを１つの多値論理信号に合成して１本の合成信号伝送線路を介して受信側ＬＳＩ３へと出力し、受信側ＬＳＩ３にて元のクロック信号とデータ信号とに分離するにおいて、多値論理信号を電圧信号（電圧波形）として、信号強度として電圧値を用いていた。
【０１０３】
電圧信号は、ＣＭＯＳの論理回路で容易に実現でき、回路設計が容易であるといった利点がある。しかしながら、ＣＭＯＳ素子の定電流動作を用いて容易に構成することができ、電圧振幅のほとんどない信号伝送が実現できる為、不要輻射の低減が可能となる点で、電流信号も優れている。
【０１０４】
そこで、本実施の形態では、多値論理信号を電流信号とし、信号強度を電流値とした場合の構成を説明する。
【０１０５】
但し、多値論理信号が電流信号となり、信号強度が電流値になるだけで、３値信号における３つの信号強度とクロック信号及びデータ信号の“１”／“０”の意味付けを同じにすれば、信号強度が電圧から電流に代わるだけで、本信号伝送システムで扱われる信号の波形図自体は、実施の形態１で用いた図２（ａ）〜（ｃ）の信号波形図と同じとなる。
【０１０６】
そこで、ここでは、説明を簡略化するために、多値論理信号として扱う信号が電圧から電流に変わった場合に、回路構成が実施の形態１における信号伝送システムのものより変更されている部分のみを説明することとする。
【０１０７】
図５は、本実施の形態における信号伝送システムの概略を示す構成図である。この図よりわかるように、多値論理信号を電流信号とした場合、受信側ＬＳＩ１３の分離回路１５に、入力電流と等しい出力電流を発生するカレントミラー回路２０が新たに追加される。また、送信側ＬＳＩ１２の合成手段（第１合成手段）１４と、受信側ＬＳＩ１３の分離手段（第１分離手段）１５におけるデータ検出回路１６及びクロック検出回路１７とが、信号強度を電流とした仕様の回路となる。
【０１０８】
図６に、電流信号である３値の多値論理信号を出力する合成手段１４の一構成例を示す。信号強度１（５Ｉ，信号強度源）は、スイッチＳＷ５を介して出力端子Ｔ１に接続されている。同様に、信号強度２（３Ｉ，信号強度源）はスイッチＳＷ６を介して、また、信号強度３（１Ｉ，信号強度源）はスイッチＳＷ７を介して、同様に出力端子Ｔ１に接続されている。
【０１０９】
これら３つのスイッチＳＷ５〜ＳＷ７は、組合せ論理回路２１にて開閉が制御される。組合せ論理回路２１には、データ信号（ＤＡＴＡ）とクロック信号（ＣＫ）とが入力されている。
【０１１０】
組合せ論理回路２０は、クロック信号が“Ｈ”の時には、スイッチＳＷ５だけをＯＮする。これにより、出力端子Ｔ１の出力信号は、クロック信号が“Ｈ”となる１周期の後半において必ず信号強度１となる。
【０１１１】
そして、組合せ論理回路２１は、クロック信号が“Ｌ”の時には、データ信号の“１”／“０”に応じてスイッチＳＷ６またはスイッチＳＷ７の何れか一方をＯＮするように動作する。詳細には、データ信号が“１”のときにスイッチＳＷ６をＯＮし、データ信号が“０”のときにスイッチＳＷ７をＯＮする。これにより、出力端子Ｔ１の出力信号は、クロック信号が“Ｌ”となる１周期の前半で、データ信号が“１”のときに信号強度２となり、データ信号が“０”のときに信号強度３となる。なお、図６では、スイッチＳＷ６がＯＮして、出力端子Ｔ１に３Ｉの電流が流れ出る場合を示している。
【０１１２】
図７に、受信側ＬＳＩ３側の分離手段１５における、カレントミラー回路２０を介して電流信号である３値の多値論理信号をそれぞれ受信するクロック検出回路１７及びデータ検出回路１６の一構成例を示す。図７では、入力端子Ｔ２に、信号強度２の３Ｉの電流が流れる場合を示している。
【０１１３】
ここでは、データ検出回路１６及びクロック検出回路１７は、何れもＩ−Ｖ変換回路１８からなる構成を示している。Ｉ−Ｖ変換回路１８は、入力電流の方向に応じて、電流が流れ込むときには論理レベル“１”（“Ｈ”）、電流が流れ出すときには論理レベル“０”（“Ｌ”）の電圧信号を出力するものである。
【０１１４】
クロック検出回路１７は、入力される電流値の信号強度が１の時だけその出力が“Ｈ”となり、その他の場合は“Ｌ”を出力するように設定されるものである。そこで、クロック検出回路１７を構成するＩ−Ｖ変換回路１８の入力側には、信号強度１と信号強度２との間の電流値である４Ｉが基準電流として印加されている（図２（ｂ）参照）。
【０１１５】
これにより、クロック検出回路１７を構成するＩ−Ｖ変換回路１８は、入力電流が信号強度１の５Ｉであるときのみ、基準電流４Ｉと入力電流５Ｉとの差の電流１Ｉが流れ込むので、論理レベル”Ｈ”を出し、それ以外の、信号強度が２，３である入力電流が３Ｉや１Ｉである場合は、基準電流４Ｉと入力電流３Ｉ、１Ｉとの差の電流−１Ｉ，−３Ｉが流れ込む、つまり１Ｉ，３Ｉの電流が流れ出すので、論理レベル”Ｌ”を出す。
【０１１６】
一方、データ検出回路１６は、入力される電流値の信号強度が３の時だけその出力が“０”となり、その他の場合は“１”を出力するように設定されるものである。そこで、データ検出回路１６を構成するＩ−Ｖ変換回路１８の入力側には、信号強度２と信号強度３との間の電流値である２Ｉが基準電流として印加さされている（図２（ｂ）参照）。
【０１１７】
これにより、データ検出回路１６を構成するＩ−Ｖ変換回路１８は、入力電流が信号強度３の１Ｉであるときのみ、基準電流２Ｉと入力電流１Ｉとの差の電流−１Ｉが流れ込む，つまり１Ｉの電流が流れ出すので、論理レベル”０”を出し、それ以外の、信号強度が１，２である入力電流が５Ｉや３Ｉである場合は、基準電流２Ｉと入力電流５Ｉ、３Ｉとの差の電流３Ｉ，１Ｉが流れ込むので、論理レベル”１”を出す。
【０１１８】
データ検出回路１６及びクロック検出回路１７のこれ以降の動作は、図１で説明した実施の形態１の分離回路５と同一である。
【０１１９】
なお、ここでは、これ以上の説明は行わないが、多値論理信号が電流信号であり、これによる違い以外は、基本的に実施の形態１の信号伝送システムと同じであり、クロック信号と合成するデータ信号が、３値以上であってもよく、また、遅延回路８を設ける位置や数も、適宜変更できる。
【０１２０】
〔実施の形態３〕
本発明に係るその他の実施の一形態を図８〜図１０に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、実施の形態１、２で用いたと同じ機能を有する部材には同じ符号を付して説明を省略する。
【０１２１】
実施の形態１・２では、送信側ＬＳＩ２・１２にて伝送すべき１つのデータ信号と１クロック信号とを１つの多値論理信号に合成して１本の合成信号伝送線路を介して受信側ＬＳＩ３・１３へと出力し、受信側ＬＳＩ３・１３にて元のクロック信号とデータ信号とに分離する構成であった。
【０１２２】
これに対し、本実施の形態では、複数のデータ信号と１つのクロック信号とを合成して多値論理信号とする構成を示す。なお、ここでは、それぞれ２値の論理レベルのデータ信号１，２を２つ、１つのクロック信号と合成する場合を例図するが、上述したように、データ信号は３値以上であってもよく、合成するデータ信号が３本以上であってもよい。
【０１２３】
送信側論理回路を搭載した送信側ＬＳＩ３２は、クロック信号（ＣＫ）と該クロック信号に同期したデータ信号１（ＤＡＴＡ１）とデータ信号２（ＤＡＴＡ２）とを、受信側論理回路を搭載した受信側ＬＳＩ３３へと伝送するもので、その注目すべき構成として、合成手段（第２合成手段）３４を備えており、伝送すべきデータ信号１，２とクロック信号とを１つの多値論理信号に合成して出力するようになっている。
【０１２４】
一方、受信側ＬＳＩ３３には、クロック信号と該クロック信号に同期したデータ信号１とデータ信号２とを受信するもので、その注目すべき構成として、分離手段（第２分離手段）３５を備えており、伝送すべきデータ信号１，２とクロック信号とが合成された多値論理信号を受信して、元のデータ信号１，２とクロック信号とに分離するようになっている。
【０１２５】
図９（ａ）〜（ｃ）に、本信号伝送システムで扱われる各信号波形図を示す。図９では、クロック信号（ＣＫ）と合成されるデータ信号１，２として２値のデジタル信号を挙げ、電圧信号（電圧波形）で伝送する場合を示している。なお、ここでは、実施の形態１と同じに、多値論理信号を電圧信号とした場合について説明するが、実施の形態２で説明したように、信号は電流信号であってもよい。
【０１２６】
２つの２値のデータ信号と２値のクロック信号とを１つの多値論理信号に合成するにおいては、信号強度（ここでは電圧）は４値必要である。
【０１２７】
そのため、合成手段３４は４段の信号強度を有している。合成手段３４は、クロック信号の１周期に相当する基本レートの波形の前半（“Ｌ”）においては、信号強度３もしくは信号強度４を、合成する２値のデータ信号１の持っている“１”／“０”の論理値に応じて出力するように設定されている。ここでは、データ信号１が“１”の場合に、信号強度３を出力し、データ信号が“０”の場合に、信号強度４を出力するように設定されている。
【０１２８】
また、合成手段３４は、基本レートの後半（“Ｈ”）においては、信号強度１もしくは信号強度２を、合成する２値のデータ信号２の持っている“１”／“０”の論理値に応じて出力するように設定されている。ここでは、データ信号２が“１”の場合に、信号強度１を出力し、データ信号２が“０”の場合に、信号強度２を出力するように設定されている。
【０１２９】
合成手段３４がこのように設定されることで、合成後の信号波形は、図９（ａ）に示すように、クロック信号の１周期を前半と後半に２分割した場合、前半では、２値のデータ信号１の“１”／“０”に応じて、信号強度３もしくは信号強度４の何れかの値をとり、後半では、２値のデータ信号２の“１”／“０”に応じて、信号強度１もしくは信号強度２の何れかの値をとる。
【０１３０】
図１０に、このような４値の多値論理信号を出力する合成手段３４の一構成例を示す。信号強度１は、スイッチＳＷ１３及びスイッチＳＷ１１を介して出力端子Ｔ１に接続されている。スイッチＳＷ１３は、データ信号２が“１”のときＯＮし、スイッチＳＷ１１は、クロック信号が“Ｈ”のときＯＮする。これにより、出力端子Ｔ１の出力信号は、クロック信号が“Ｈ”となる１周期の後半で、かつ、データ信号が“１”のときに信号強度１となる。
【０１３１】
一方、信号強度２は、スイッチＳＷ１４及びスイッチＳＷ１１を介して出力端子Ｔ１に接続されている。スイッチＳＷ１４は、データ信号２の反転信号（ＤＡＴＡ２バー）が“１”のとき、つまり、データ信号２が“０”のときＯＮし、スイッチＳＷ１１は、クロック信号が“Ｈ”のときＯＮする。これにより、出力端子Ｔ１の出力信号は、クロック信号が“Ｈ”となる１周期の後半で、かつ、データ信号が“０”のときに信号強度２となる。
【０１３２】
信号強度３は、スイッチＳＷ１５及びスイッチＳＷ１２を介して出力端子Ｔ１に接続されている。スイッチＳＷ１５は、データ信号１が“１”のときＯＮし、スイッチＳＷ１２は、クロック信号の反転信号（ＣＫバー）が“Ｈ”のとき、つまり、クロック信号が“Ｌ”のときＯＮする。これにより、出力端子Ｔ１の出力信号は、クロック信号が“Ｌ”となる１周期の前半で、かつ、データ信号１が“１”のときに信号強度３となる。
【０１３３】
信号強度４は、スイッチＳＷ１６及びスイッチＳＷ１２を介して出力端子Ｔ１に接続されている。スイッチＳＷ１６は、データ信号１の反転信号（ＤＡＴＡ１バー）が“１”のとき、つまり、データ信号１が“０”のときＯＮし、スイッチＳＷ１２は、クロック信号の反転信号（ＣＫバー）が“Ｈ”のとき、つまり、クロック信号が“Ｌ”のときＯＮする。これにより、出力端子Ｔ１の出力信号は、クロック信号が“Ｌ”となる１周期の前半で、かつ、データ信号１が“０”のときに信号強度４となる。
【０１３４】
一方、受信側ＬＳＩ３３側の分離手段３５は、図８に示すように、２つのデータ信号１，２を分離するために、第１及び第２のデータ検出回路３６ａ・３６ｂの２つ備えられており、４値の多値論理信号は、これら２つのデータ検出回路３６ａ・３６ｂと、クロック検出回路３７との入力されるようになっている。
【０１３５】
そして、第１データ検出回路３６ａの後段には、遅延回路３８ａとラッチ回路３９ａとが設けられ、同様に、第２データ検出回路３６ｂの後段には、遅延回路３８ｂとラッチ回路３９ｂとが設けられている。
【０１３６】
クロック検出回路３７は、信号強度が１、２の時に出力が“Ｈ”となり、信号強度が３，４のときに“Ｌ”を出力するように設定されている。つまり、実施の形態１で図４に示した電圧コンパレータ１０にて構成する場合は、閾値電圧を信号強度２と信号強度３との間の電圧値に設定すればよい。これにより、このクロック検出回路３７の出力信号Ａは、図９（ｂ）に示すようになり、合成される前のクロック信号と等価となる。
【０１３７】
一方、第１データ検出回路３６ａは、信号強度が４の時だけその出力が“０”となり、その他の場合は“１”を出力するように設定されている。したがって、このデータ検出回路３６ａの出力信号Ｂａは、図９（ｂ）に示すように、クロック検出回路出力Ａが“Ｌ”の間だけ、送信側ＬＳＩ３２において、４値信号に合成される前のデータ信号１に対応した値を含み、クロック検出回路出力Ａが“Ｈ”の間は常に“１”となる。
【０１３８】
また、第２データ検出回路３６ｂは、信号強度が１の時だけその出力が“１”となり、その他の場合は“０”を出力するように設定されている。したがって、このデータ検出回路３６ｂの出力信号Ｂｂは、図９（ｂ）に示すように、クロック検出回路出力Ａが“Ｈ”の間だけ、送信側ＬＳＩ３２において、４値信号に合成される前のデータ信号２に対応した値を含み、クロック検出回路出力Ａが“Ｌ”の間は常に“０”となる。
【０１３９】
これら２つのデータ検出回路３６ａ・３６ｂの各出力信号Ｂａ・Ｂｂは、各々の遅延回路３８ａ・３８ｂで遅延され、各々のラッチ回路３９ａ・３９ｂにおいて、クロック検出回路３７の出力信号Ａでラッチされる。
【０１４０】
各ラッチ回路３９ａ・３９ｂの出力信号は、図９（ｃ）に示すように、送信側ＬＳＩ３２において、４値信号に合成される前のデータ信号と波形を含めて論理的に等価となり、復元したクロック信号（クロック検出回路出力Ａ）と共に、分離手段３５より出力される。
【０１４１】
なお、図９では、ラッチ回路３９ｂのクロック信号入力段にインバータを設けて、２つのデータ検出回路出力Ｂａ・Ｂｂを、互いに逆相のクロック信号でラッチする構成になっているが、この後にさらにラッチ回路（不図示）を追加してデータ信号１，２を同相のクロック信号に同期させることは容易である。
【０１４２】
〔実施の形態４〕
本発明に係るその他の実施の一形態を図１１〜図１３に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、実施の形態１〜３で用いたと同じ機能を有する部材には同じ符号を付して説明を省略する。
【０１４３】
実施の形態１〜３では、送信側ＬＳＩ２・１２・３２において、１つ或いは複数の伝送すべきデータ信号をクロック信号と合成して１つの多値論理信号を生成し、この多値論理信号を１本の合成信号伝送線路を介して受信側ＬＳＩ３・１３・３３へと出力し、受信側ＬＳＩ３・１３・３３にて元のクロック信号と元の１つまたは複数のデータ信号とに分離する構成を例示した。
【０１４４】
ここでは、より具体的に、送信側ＬＳＩから受信側ＬＳＩへと伝送すべきデータ信号がさらに多くある場合の信号伝送システムの好適構成を示す。
【０１４５】
図１１の信号伝送システムでは、送信側ＬＳＩ４２から受信側ＬＳＩ４３へと伝送すべきデータ信号が、データ信号１〜ｎとｎ本ある場合に、合成回路４と分離回路５とを各々ｎ個ずつ搭載して、ｎ本あるデータ信号すべてを各々の同期するクロック信号（共通）と合成して多値論理信号として伝送するようになっている。
【０１４６】
このような構成は、伝送すべき複数のデータ信号１〜ｎが、全て同種（同じ性質）のデータ信号、例えば、ビット数分の表示データがパラレルに送信側ＬＳＩ４２から受信側ＬＳＩ４３へと伝送されるような場合に適している。
【０１４７】
つまり、表示データのような同種の信号がパラレルに複数の伝送線路を介して伝送される場合、全ての伝送線路で設けられる回路構成を同じとしておくことで、回路構成の違いにより生まれる伝送経路間のずれをなくすることができる。
【０１４８】
伝送線路の製造バラツキをなくすることが困難であることは、既に説明したが、回路構成も同じであり、たとえ精度よく設計したとしても、製造バラツキが出てしまう。そのため、表示データのような同種の信号がパラレルに複数の伝送線路を介して伝送される場合において、その中のあるデータ信号のみをクロック信号と合成して多値論理信号として伝送し、それ以外のデータ信号をそのまま伝送すると、影響が大きくなってしまう。
【０１４９】
これに対し、図１１の構成は、全ての伝送経路に同じ製造バラツキが出て製造バラツキの影響を共用することができるので、影響を小さく抑えることができる。
【０１５０】
一方、図１２の信号伝送システムでは、送信側ＬＳＩ５２から受信側ＬＳＩ５３へと伝送すべきデータ信号が、データ信号１〜ｎとｎ本ある場合に、その中の一部のデータ信号の伝送線路にのみ合成回路４と分離回路５とを設けて多値論理信号に合成し、その他のデータ信号２〜ｎは、そのまま伝送するようになっている。ここではデータ信号１のみクロック信号と合成して多値論理信号としている。
【０１５１】
このような構成は、例えば伝送すべき複数のデータ信号１〜ｎにおいて、速度の速い信号と速度の遅い信号とがある場合に適している。
【０１５２】
つまり、速度が速いデータ信号は、同期するクロック信号の周波数が高いため、前述したようなセットアップ／ホールド時間の確保の問題があるが、速度の遅いデータ信号は、同期するクロック信号の周波数が低いため、前述したようなセットアップ／ホールド時間の問題は緩和されている。
【０１５３】
したがって、伝送すべきデータ信号が複数あり、データ信号の速度が異なる場合は、セットアップ／ホールド時間の確保の問題がある速度の速いデータ信号のみに本発明の構成を採用し、その他の速度の遅いデータ信号はそのまま伝送して、分離手段５にて分離されたクロック信号を分周して用いればよい。
【０１５４】
これにより、全てのデータ信号をそれと同期をとるクロック信号と合成して伝送する場合よりも、回路規模を抑えることができる。
【０１５５】
また、このような図１２の構成は、例えば伝送すべき複数のデータ信号１〜ｎにおいて、伝送線路の長さに違いがある場合に適している。
【０１５６】
伝送線路の長いデータ信号は、同期するクロック信号の周波数が同じであっても、前述したようにタイミングのずれが大きくなる結果、伝送経路の短いデータ信号に比べてセットアップ／ホールド時間の確保が問題となる。
【０１５７】
したがって、伝送すべきデータ信号が複数あり、データ信号の伝送経路が異なる場合は、セットアップ／ホールド時間の確保の問題がある速度経路の長いデータ信号のみに本発明の構成を採用し、その他の速度の遅いデータ信号はそのまま伝送する。
【０１５８】
これによっても、全てのデータ信号をそれと同期をとるクロック信号と合成して伝送する場合よりも、回路規模を抑えることができる。
【０１５９】
また、図１２の信号伝送システムは、送信側論理回路と受信側論理回路とが、各々別のＬＳＩ５２・５３に搭載されている構成を例示したが、図１３に示すように、送信側論理回路６２と受信側論理回路６３とが、同じＬＳＩ６０上に搭載されていて、伝送線路の長さが大きく異なる場合にも好適である。
【０１６０】
近年、例えば液晶表示装置等の液晶ドライバを構成するＬＳＩ等は、狭額縁化等の諸ニーズに応答してアスペクト比が大きくなり、図１３に示すように、細長くなってきている。このような形状のＬＳＩ６０において、長手方向の一端部側に配された送信側論理回路６２より、他端部側に配された受信側論理回路６３へと伸びる伝送経路は、送信側論理回路６２の近辺に設けられた受信側送信側６１と送信側論理回路６２との間に形成される伝送線路に比べて数倍〜数十倍長くなる。その結果、これら伝送経路における製造バラツキが等しくとも、クロック信号とデータ信号とののタイミングのずれは、数倍〜数十倍長となってしまう。
【０１６１】
そこで、このようなアスペクト比の大きなＬＳＩに搭載される論理回路間でクロック信号とこれに同期したデータ信号とを伝送する場合も、伝送線路の長さ故にクロック信号とデータ信号とのタイミングずれが問題となるケースには、図１２に示した信号伝送システムの構成を採用することが好適である。
【０１６２】
ちなみに、図１３のＬＳＩ６０における具体的構成としては、例えば、送信側論理回路６２が制御手段であり、その近辺に配され、クロック信号とデータ信号との間のタイミングずれが問題とならない受信側論理回路６１がキャッシュメモリ、該タイミングずれが問題となる受信側論理回路６３がインターフェース用のシフトレジスタである。
【０１６３】
なお、上記した図１１及び図１２では、実施の形態１の信号伝送システムにおいて用いた合成手段４及び分離手段５を例示したが、実施の形態２で用いた電流信号仕様の合成手段１４、分離手段１５とし、受信側ＬＳＩ４３・５３に、カレントミラー回路２０を追加した構成としてもよい。同様に、実施の形態３で説明した信号伝送システムにおいて用いた合成手段３４及び分離手段３５を組み合わせることもできる。
【０１６４】
〔実施の形態５〕
本発明に係るその他の実施の一形態を図１４〜図１９に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、実施の形態１〜４で用いたと同じ機能を有する部材には同じ符号を付して説明を省略する。
【０１６５】
本実施の形態では、本発明の信号伝送システムを液晶表示装置の液晶駆動装置に適用されている構成を示す。詳細には、多値論理信号として電圧信号を用い、１つの２値のデータ信号と１つのクロック信号とを合成して３値の多値論理信号を生成する実施の形態１で説明した信号伝送システムの構成を採用し、液晶駆動装置のコントロール回路とソースドライバ回路との間で、データ信号として表示データをクロック信号と同期して伝送するようになっている。
【０１６６】
ここでまず、図１４〜図１６を用いて、本発明の信号伝送システムが採用される液晶表示装置について説明する。図１４に、液晶表示装置の１つであるアクティブマトリックス方式ＴＦＴ液晶表示装置の一般的な構成図を示す。
【０１６７】
液晶表示装置は、ＴＦＴ方式の液晶パネル７１と、この液晶パネルを駆動する液晶駆動装置７０を有している。液晶駆動装置は、複数のソースドライバ回路７３…と複数のゲートドライバ回路７４…と、コントロール回路７２と、液晶駆動電源７５とより構成されている。
【０１６８】
コントロール回路７２は、デジタル化された表示データ（例えば、赤、緑、青に対応するＲＧＢの各信号）及び各種制御信号をソースドライバ回路７３…に出力すると共に、各種制御信号をゲートドライバ回路７４…に出力するものである。ソースドライバ回路７３への主な制御信号は、水平同期信号である後述するラッチストローブ信号、スタートパルス信号、及びソースドライバ用のクロック信号等がある。一方、ゲートドライバ回路７４への主な制御信号は、垂直同期信号やゲートドライバ用のクロック信号等がある。なお、図中、各ソースドライバ回路７３及び各ゲートドライバ回路７４を駆動するための電源ラインの記載は省略している。
【０１６９】
液晶駆動電源７５は、各ソースドライバ回路７３及び各ゲートドライバ回路７４へ表示のための基準電圧を供給し、かつ、液晶パネル７１の対向電極に、表示のための共通電圧を供給するものである。
【０１７０】
このような液晶表示装置において、外部から入力されたデジタル表示データは、コントロール回路７２を通してタイミング等を制御された後、各ソースドライバ回路７３…へ表示データとして伝送される。
【０１７１】
各ソースドライバ回路７３は、入力された表示データを、ソースドライバ用のクロック信号に基づいて時分割で内部にラッチし、その後、コントロール回路７２から入力されるラッチストローブ信号でラッチし、かつこの信号に同期してＤＡ（デジタル−アナログ）変換を行う。そして、ソースドライバ回路７２は、ＤＡ変換によって得られた階調表示用のアナログ電圧（階調表示用電圧）を、液晶駆動電圧出力端子から、後述の各ソース信号線８０へ出力する。
【０１７２】
図１５に、液晶パネル７１の構成図を示す。液晶パネル７１には、上記したソースドライバ回路７３…にて駆動される複数のソース信号線８０…と、上記した複数のゲートドライバ回路７４…にて駆動される複数のゲート信号線８１…とが、互いに交差するように設けられている。これらソース信号線８０とゲート信号線８１との各交差点には、画素電極８３と、該画素電極８３への表示電圧の書き込みを制御するＴＦＴ８２とが設けられている。そして、画素電極８３と対向電極７７との間には、液晶層８４が挟持され、画素容量を形成している。図中、Ａで示す領域が、１画素分に相当する。
【０１７３】
ソース信号線８０…には、ソースドライバ回路…７３から、表示対象の画素の明るさに応じた階調表示電圧が与えられ、ゲート信号線８１…には、ゲートドライバ回路７４…から、縦方向に並んだＴＦＴ８２が順次ＯＮするように走査信号が与えられる。ＯＮ状態のＴＦＴ８２を通して、該ＴＦＴ８２のドレインに接続された画素電極８３にソース信号線８０の電圧が印加されると、画素電極８３と対向電極７７との間の液晶層８４において光透過率が変化し、表示が行われる。
【０１７４】
図１６に、ソースドライバ回路７３のブロック図を示す。ソースドライバ回路７３には、上述したように、スタートパルス信号（ＳＰ）、クロック信号（ＣＫ）、ラッチストローブ信号（ＬＳ）、赤，緑，青のデジタル表示データ（ＤＲ・ＤＧ・ＤＢ）、及び基準電圧（ＶＲ）が入力される。
【０１７５】
コントロール回路７２から転送されてくる赤，緑，青のデジタル表示データ（例えば各８ビット）は、一旦、入力ラッチ回路９１でラッチされる。一方、赤，緑，青デジタル表示データの転送を制御するためのスタートパルス信号は、クロック信号に同期をとり、シフトレジスタ回路９０内を転送され、シフトレジスタ回路９０の最終段から次段のソースドライバ回路７３にスタートパルス信号ＳＰ（カスケード出力信号Ｓ）として出力される。
【０１７６】
このシフトレジスタ回路９０の各段からの出力信号に同期して、先の入力ラッチ回路９１にてラッチされた赤，緑，青デジタル表示データは、時分割でサンプリングメモリ回路９２内に一旦記憶されると共に、次のホールドメモリ回路９３に出力される。
【０１７７】
画面の水平ラインの画素に対応する赤，緑，青デジタル表示データがサンプリングメモリ回路９２に記憶されると、ホールドメモリ回路９３は、ラッチストローブ信号（水平同期信号）に基づいてサンプリングメモリ回路９２からの出力信号を取り込み、次のレベルシフタ回路９４に出力すると共に、次のラッチストローブ信号が入力されるまでその表示データを維持する。
【０１７８】
レベルシフタ回路９４は、液晶パネル７１への印加電圧レベルを処理する次段のＤＡ変換回路９５に適合させるため、信号レベルを昇圧等により変換する回路である。基準電圧発生回路９７は、上述した液晶駆動電源７５から入力される基準電圧ＶＲに基づき、階調表示用の各種アナログ電圧を発生させ、ＤＡ変換回路９５に出力する。
【０１７９】
ＤＡ変換回路９５は、基準電圧発生回路９７から供給される各種アナログ電圧からレベルシフタ回路９４にてレベル変換された赤，緑，青デジタル表示データに応じて１つのアナログ電圧を選択する。この階調表示を表すアナログ電圧は、出力回路９６を介して、各液晶駆動電圧出力端子９８から液晶パネル７１の各ソース信号線８０へ出力される。
【０１８０】
出力回路９６は、基本的には低インピーダンス変換するためのバッファ回路であり、例えば差動増幅回路を用いたボルテージフォロワ回路で構成されるものである。
【０１８１】
図１７のブロック図に、図１４に示した液晶駆動装置７０におけるコントロール回路７２とソースドライバ回路７３との間で、赤，緑，青デジタル表示データ（ＤＲ・ＤＧ・ＤＢ）とクロック信号（ＣＫ）とを多値論理信号に合成して伝送する構成を採用した、ソースドライバ回路の構成を示す。なお、以下、本発明の構成を採用したソースドライバ回路は部材番号を７３’とし、また、本発明の構成を採用したコントロール回路は部材番号を７２’とし、区別する。
【０１８２】
図１７のソースドライバ回路７３’では、図示しないコントロール回路にて、赤，緑，青デジタル表示データ（ＤＲ・ＤＧ・ＤＢ）とクロック信号（ＣＫ）とが、多値論理信号として合成され、赤，緑，青多値信号（ＣＫＤＲ・ＣＫＤＧ・ＣＫＤＢ）として入力される。ソースドライバ回路７３’には、分離手段部８６が設けられ、赤，緑，青多値信号（ＣＫＤＲ・ＣＫＤＧ・ＣＫＤＢ）を、元に赤，緑，青デジタル表示データ（ＤＲ・ＤＧ・ＤＢ）とクロック信号（ＣＫ）とに分離する。
【０１８３】
図１８に、赤，緑，青デジタル表示データ（ＤＲ・ＤＧ・ＤＢ）とクロック信号（ＣＫ）とを多値論理信号に合成して伝送するコントロール回路７２’の要部、並びに、ソースドライバ回路７３’の要部を示す。
【０１８４】
図１８では、赤デジタル表示データ（ＤＲ）を、データ信号Ｒ１〜Ｒｎとし、緑デジタル表示データ（ＤＧ）を、データ信号Ｇ１〜Ｇｎ、青デジタル表示データ（ＤＢ）を、データ信号Ｂ１〜Ｂｎとしている。ここで、赤，緑，青デジタル表示データ（ＤＮ・ＤＧ・ＤＢ）がそれぞれ８ビットのデルタル信号である場合は、ｎ＝８となる。
【０１８５】
コントロール回路７２’側においては、赤，緑，青デジタル表示データ（ＤＲ・ＤＧ・ＤＢ）の各信号線全てに合成手段８８が設けられている。つまり、赤，緑，青デジタル表示データ（ＤＮ・ＤＧ・ＤＢ）がそれぞれ８ビットのデルタル信号である場合は、８×３の、合計２４個の合成手段８８が設けられることとなる。
【０１８６】
上記合成手段８８としては、各データ信号Ｒ１〜Ｒｎ，Ｇ１〜Ｇｎ，Ｂ１〜Ｂｎが全て２値のデータ信号であるので、実施の形態１で説明した合成手段４と同じ回路構成となる。もちろん、多値論理信号が電流信号である場合は、実施の形態２で説明した合成手段１４となる。
【０１８７】
また、ソースドライバ回路７３’側においては、コントロール回路７２’側に設けられた合成手段８８…に応じた数の分離手段８７…が設けられている。つまり、赤，緑，青デジタル表示データ（ＤＮ・ＤＧ・ＤＢ）がそれぞれ８ビットのデルタル信号である場合は、８×３の、合計２４個の分離手段８７が設けられることとなる。
【０１８８】
上記分離手段８７としては、各データ信号Ｒ１〜Ｒｎ，Ｇ１〜Ｇｎ，Ｂ１〜Ｂｎが全て２値のデータ信号であって、３値の多値論理信号に合成されるので、実施の形態１で説明した分離手段５と同じ回路構成となる。もちろん、多値論理信号が電流信号である場合は、実施の形態２で説明した分離手段１５となる。
【０１８９】
各分離手段８７からは、分離されたデータ信号Ｒ１〜Ｒｎ，Ｇ１〜Ｇｎ，Ｂ１〜Ｂｎと、分離されたクロック信号とが対になって、入力ラッチ回路９１’に出力される。そして、その中の１分離手段８７にて出力される１クロック信号が、代表クロック信号として、シフトレジスタ回路９０へと出力される。
【０１９０】
図１９に、分離されたデータ信号Ｒ１〜Ｒｎ，Ｇ１〜Ｇｎ，Ｂ１〜Ｂｎと、分離されたクロック信号とが対になって入力される入力ラッチ回路９１’の構成例を示す。
【０１９１】
入力ラッチ回路９１’は、分離手段８７毎に設けられたラッチ回路部８５…よりなる。ラッチ回路部８５は、２つのラッチ回路９９ａ・９９ｂを備えている。２つのラッチ回路９９ａ・９９ｂの各データ端子には、分離手段８７から出力されるデータ信号が入力されている。一方、ラッチ回路９９ａのクロック端子には、分離手段８７から出力されるクロック信号が、アンド回路７８ａにて信号線７９を流れる制御信号との間でアンドをとって入力されるようになっている。そして、ラッチ回路９９ｂのクロック端子には、分離手段８７から出力されるクロック信号が、アンド回路７８ｂにて信号線７９を流れる制御信号の反転信号との間でアンドをとって入力されるようになっている。
【０１９２】
これにより、２つのフリップフロップ回路９９ａ・９９ｂは、交互に作動してクロック信号にてデータ信号をラッチすることとなる。その結果、データ信号の信号線の数が倍となり、例えば、２４本で入ってきたデータ信号は、合計４８本の信号に変わる。
【０１９３】
信号線数が倍となることで、シフトレジスタ回路９０の動作周波数が１／２になって、動作マージンを倍にすることができる。その結果、各分離手段８７にて分離されるクロック信号のうちの、代表のクロック信号をシフトレジスタ回路９０に入力しても、問題なく動作可能となる。
【０１９４】
なお、複数の分離手段８７…から送られてくる複数のクロック信号の扱いについては、調停回路を用いて、最も適切なタイミングのクロック信号を選んで、これを代表クロック信号として、シフトレジスタ回路９０に入力してもよい。
【０１９５】
以上のように、本実施の形態では、液晶表示装置における液晶駆動装置の、コントロール回路とソースドライバ回路とに、本発明の信号伝送システムを採用し、かつ、クロック信号と多値論理信号に合成するデータ信号を、スタートパルス等ではなく、赤，青，緑デジタル表示データとしている。
【０１９６】
赤，緑，青デジタル表示データは、スタートパルスや、ラッチストローブ信号に比べて変化の速い信号であるため、セットアップ／ホールド時間の制約が厳しく、駆動周波数の高速化や伝送線路の長大化が進むことによりタイミング設計が困難となる。したがって、スタートパルスやラッチストローブ信号とクロック信号とを合成するよりも、赤，緑，青デジタル表示データの合成することが適している。
【０１９７】
また、赤，緑，青デジタル表示データとクロック信号とを合成するにおいて、赤，緑，青デジタル表示データ（ＤＲ・ＤＧ・ＤＢ）の信号線全てに合成手段８８と分離手段８７とを設けて、全ての信号線で設けられる回路構成を同じとしたので、回路構成の違いにより生まれる信号線間のずれが生じることはない。
【０１９８】
【発明の効果】
本発明の信号伝送方法は、以上のように、２つの論理回路間で、一方から他方へクロック信号に同期した論理データ信号を伝送する場合に、送信側でクロック信号と論理データ信号とを多値論理信号に合成して出力し、受信側で該多値論理信号をクロック信号と論理データ信号とに分離することを特徴としている。
【０１９９】
これによれば、クロック信号と論理データ信号とを１本化して１本の伝送線路で送信するので、クロック信号と論理データ信号との間で、伝送線路が異なることに起因するタイミングずれがなくなる。
【０２００】
その結果、受信側の論理回路にＰＬＬ回路のような複雑な同期回路を必要とすることなく、受信側のセットアップ／ホールド時間の制約から逃れることができ、今後さらに高速化されるクロック信号の高速化、及び伝送経路の長大化に対応可能となるという効果を奏する。
【０２０１】
本発明の第１の論理回路は、以上のように、クロック信号と該クロック信号に同期した論理データ信号とを他の論理回路に送信する論理回路であって、１つのクロック信号と該クロック信号に同期した１つの論理データ信号とを１つの多値論理信号に合成する第１合成手段を少なくとも１つ備えていることを特徴としている。
【０２０２】
これによれば、第１合成手段が、１つのクロック信号と該クロック信号に同期した１つの論理データ信号とを１つの多値論理信号に合成するようになっているので、このような論理回路より伝送されるクロック信号と論理データ信号との間では、伝送線路が異なることに起因するタイミングずれがなくなる。
【０２０３】
その結果、既に信号伝送方法として説明したように、該論理回路を、クロック信号と論理データ信号の送信側論理回路とし、後述する本発明の受信側に適した論理回路と組み合わせることで、今後さらに高速化されるクロック信号の高速化、及び伝送経路の長大化に対応可能となるという効果を奏する。
【０２０４】
また、本発明の第２の論理回路は、以上のように、クロック信号と該クロック信号に同期した論理データ信号とを他の論理回路に送信する論理回路であって、１つのクロック信号と該クロック信号に同期した複数の論理データ信号とを１つの多値論理信号に合成する第２合成手段を少なくとも１つ備えていることを特徴としている。
【０２０５】
これによれば、第２合成手段が、１つのクロック信号と該クロック信号に同期した複数の論理データ信号とを１つの多値論理信号に合成するようになっているので、このような論理回路より伝送されるクロック信号と論理データ信号との間では、伝送線路が異なることに起因するタイミングずれがなくなる。また、この場合、１つのクロック信号と複数の論理データ信号とを合成するので、１つの論理データ信号を合成するよりも、論理データ信号の伝送効率が高い。
【０２０６】
その結果、既に信号伝送方法として説明したように、該論理回路を、クロック信号と論理データ信号の送信側論理回路とし、後述する本発明の受信側に適した論理回路と組み合わせることで、今後さらに高速化されるクロック信号の高速化、及び伝送経路の長大化に対応可能となるという効果を奏する。
【０２０７】
また、上記した送信側論理回路となる本発明の第１及び第２の論理回路においては、さらに、送信する論理データ信号に、速度の速い論理データ信号と速度の遅い論理データ信号とがあり、上記第１合成手段或いは第２合成手段は、速度の速い論理データ信号とクロック信号とを合成するように設けられていることを特徴としている。
【０２０８】
速度が速い論理データ信号は、同期するクロック信号の周波数が高いため、前述したようなセットアップ／ホールド時間の確保の問題があるが、速度の遅い論理データ信号は、同期するクロック信号の周波数が低いため、前述したようなセットアップ／ホールド時間の問題は緩和されている。
【０２０９】
したがって、伝送すべき論理データ信号が複数あり、論理データ信号の速度が異なる場合は、セットアップ／ホールド時間の確保の問題がある速度の速い論理データ信号のみに本発明の構成を採用し、その他の速度の遅い論理データ信号はそのまま伝送して、分離されたクロック信号を分周して用いればよい。
【０２１０】
これにより、全ての論理データ信号をそれと同期をとるクロック信号と合成して伝送する場合よりも、回路規模を抑えることができるという効果を併せて奏する。
【０２１１】
また、上記した送信側論理回路となる本発明の第１及び第２の論理回路においては、さらに、送信する論理データ信号に、伝送経路の長い論理データ信号と伝送経路の短い論理データ信号とがあり、上記第１合成手段或いは第２合成手段は、伝送距離の長い論理データ信号とクロック信号とを合成するように設けられていることを特徴としている。
【０２１２】
信号速度と同様に、伝送線路の長い論理データ信号は、同期するクロック信号の周波数が同じであっても、前述したようにタイミングずれが大きくなる結果、伝送経路の短い論理データ信号に比べてセットアップ／ホールド時間の確保が問題となる。
【０２１３】
したがって、伝送すべき論理データ信号が複数あり、論理データ信号の伝送経路が異なる場合は、セットアップ／ホールド時間の確保の問題がある伝送経路の長い論理データ信号のみに本発明の構成を採用し、その他の伝送経路に短い論理データ信号はそのまま伝送する。
【０２１４】
これにより、全ての論理データ信号をそれと同期をとるクロック信号と合成して伝送する場合よりも、回路規模を抑えることができるという効果を併せて奏する。
【０２１５】
また、上記した送信側論理回路となる本発明の第１及び第２の論理回路においては、さらに、種類を同じとする複数の論理データ信号があり、上記第１合成手段或いは第２合成手段は、同種の論理データ信号間で回路構成が均一となるように、合成される１つの論理データ信号毎、或いは合成される複数の論理データ信号毎に設けられていることを特徴としている。
【０２１６】
例えば、合成される論理データ信号が、ビット数分の表示データのように同種の信号が複数あるものの場合、全ての伝送線路で設けられる回路構成を同じとしておくことで、全ての伝送経路に同じ製造バラツキが出て製造バラツキの影響を共用することができるので、回路構成の違いによる影響を小さく抑えることができるという効果を併せて奏する。
【０２１７】
また、上記した送信側論理回路となる本発明の第１及び第２の論理回路においては、さらに、上記第１合成手段或いは第２合成手段が、互いに異なる信号強度を有する複数の信号強度源と、上記複数の信号強度源と出力部との間に設けられた複数のスイッチ群とからなり、該スイッチ群は、合成すべき１つ或いは複数の論理データ信号とクロック信号とで制御されることを特徴としている。
【０２１８】
これは、上記第１合成手段或いは第２合成手段の一具体例を提案するものであって、これにより、上記第１合成手段或いは第２合成手段を容易に得て、送信側論理回路となる本発明の論理回路を容易に実現させることができるという効果を奏する。
【０２１９】
また、上記した送信側論理回路となる本発明の第１及び第２の論理回路においては、さらに、上記第１合成手段或いは第２合成手段は、電圧信号である多値論理信号に合成することを特徴としている。
【０２２０】
多値論理信号を電圧信号とした場合、ＣＭＯＳの論理回路で容易に実現できるので、これにより、回路設計が容易になるという効果を併せて奏する。
【０２２１】
また、上記した送信側論理回路となる本発明の第１及び第２の論理回路においては、さらに、上記第１合成手段或いは第２合成手段は、電流信号である多値論理信号に合成することを特徴としている。
【０２２２】
多値論理信号を電流信号とした場合、ＣＭＯＳ素子の定電流動作を用いて容易に構成することができ、電圧振幅のほとんどない信号伝送が実現できる為、不要輻射の低減が可能となる利点があるといった効果を併せて奏する。
【０２２３】
本発明の第３の論理回路は、以上のように、１つのクロック信号と該クロック信号に同期する１つの論理データ信号とが合成された多値論理信号を、元の１つのクロック信号と１つの論理データ信号とに分離する第１分離手段を少なくとも１つ備えたことを特徴としている。
【０２２４】
これによれば、第１分離手段が、１つのクロック信号と該クロック信号に同期した１つの論理データ信号とが１つの多値論理信号に合成されたものを、元の１つのクロック信号と１つの論理データ信号とに分離するようになっているので、このような論理回路にて受信されるクロック信号と論理データ信号との間では、伝送線路が異なることに起因するタイミングずれがなくなる。
【０２２５】
その結果、既に信号伝送方法として説明したように、該論理回路を、クロック信号と論理データ信号の受信側論理回路とし、前述した本発明の送信側に適した論理回路と組み合わせることで、今後さらに高速化されるクロック信号の高速化、及び伝送経路の長大化に対応可能となるという効果を奏する。
【０２２６】
本発明の第４の論理回路は、以上のように、他の論理回路より送信される、１つのクロック信号と該クロック信号に同期する複数の論理データ信号とが合成された多値論理信号を、元の１つのクロック信号と複数の論理データ信号とに分離する第２分離手段を少なくとも１つ備えたことを特徴としている。
【０２２７】
これによれば、第２分離手段が、１つのクロック信号と該クロック信号に同期した複数の論理データ信号とが１つの多値論理信号に合成されたものを、元の１つのクロック信号と複数の論理データ信号とに分離するようになっているので、このような論理回路にて受信されるクロック信号と論理データ信号との間では、伝送線路が異なることに起因するタイミングずれがなくなる。
【０２２８】
その結果、既に信号伝送方法として説明したように、該論理回路を、クロック信号と論理データ信号の受信側論理回路とし、前述した本発明の送信側に適した論理回路と組み合わせることで、今後さらに高速化されるクロック信号の高速化、及び伝送経路の長大化に対応可能となるという効果を奏する。
【０２２９】
上記した受信側論理回路となる本発明の第３及び第４の論理回路においては、さらに、上記第１分離手段或いは第２分離手段が、信号強度に基づいて多値論理信号よりクロック信号を分離すると共に１つ或いは複数の論理データ信号の論理値を復元し、分離されたクロック信号を用いて１つ或いは複数の論理データ信号の波形を復元することを特徴としている。
【０２３０】
このように、信号強度に基づいて多値論理信号よりクロック信号を分離すると共に１つ或いは複数の論理データ信号の論理値を復元し、分離されたクロック信号を用いて１つ或いは複数の論理データ信号の波形を復元することで、容易に元のクロック信号とこれに同期する元の１つ或いは複数の論理データ信号に分離することができる。
【０２３１】
これにより、上記第１分離手段或いは第２分離手段を容易に得て、受信側論理回路となる本発明の論理回路を容易に実現させることができるという効果を併せて奏する。
【０２３２】
上記した受信側論理回路となる本発明の第３及び第４の論理回路においては、さらに、上記第１分離手段或いは第２分離手段は、電圧信号である多値論理信号を分離することを特徴としている。
【０２３３】
上述したように、多値論理信号を電圧信号とした場合、ＣＭＯＳの論理回路で容易に実現できるので、これにより、回路設計が容易になるという効果を併せて奏する。
【０２３４】
また、上記した受信側論理回路となる本発明の第３及び第４の論理回路においては、さらに、上記第１分離手段或いは第２分離手段は、電流信号である多値論理信号を分離することを特徴としている。
【０２３５】
上述したように、多値論理信号を電流信号とした場合、ＣＭＯＳ素子の定電流動作を用いて容易に構成することができ、電圧振幅のほとんどない信号伝送が実現できる為、不要輻射の低減が可能となる利点があるという効果を併せて奏する。
【０２３６】
また、上記した受信側論理回路となる本発明の第３の論理回路においては、さらに、上記第１分離手段が、信号強度に基づいて多値論理信号よりクロック信号を復元するクロック復元回路と、信号強度に基づいて多値論理信号より１つの論理データ信号の論理値を復元して論理値復元データ信号を生成する論理値復元回路と、該論理値復元回路にて生成された論理値復元データ信号を上記クロック復元回路にて復元されたクロック信号でラッチするラッチ回路とからなることを特徴としている。
【０２３７】
これは、上記第１分離手段の一具体例を提案するものであって、これにより、上記第１分離手段或いは第２分離手段を容易に得て、受信側論理回路となる本発明の論理回路を容易に実現させることができるという効果を併せて奏する。
【０２３８】
また、上記した受信側論理回路となる本発明の第４の論理回路においては、さらに、上記第２分離手段が、信号強度に基づいて多値論理信号よりクロック信号を復元するクロック復元回路と、合成された論理データ信号の数に応じて複数系統設けられた、信号強度に基づいて多値論理信号より所定の論理データ信号の論理値を復元して論理値復元データ信号を生成する論理値復元回路、及び該論理値復元回路にて生成された論理値復元データ信号を上記クロック復元回路にて復元されたクロック信号でラッチするラッチ回路とからなることを特徴としている。
【０２３９】
これは、上記第２分離手段の一具体例を提案するものであって、これにより、上記第１分離手段或いは第２分離手段を容易に得て、受信側論理回路となる本発明の論理回路を容易に実現させることができるという効果を併せて奏する。
【０２４０】
また、上記した受信側論理回路となる本発明の第３及び第４の論理回路においては、上記分離手段が、クロック復元回路にて復元されるクロック信号と、論理値復元回路にて生成された論理値復元データ信号との信号エッジをずらす遅延回路をさらに備えていることを特徴としている。
【０２４１】
復元されたクロック信号と論理値が復元された論理値復元データ信号とは、エッジが重なっているため、ラッチ回路において論理誤動作が起こりやすくなる。そこで、このように、遅延回路を設けて、復元されたクロック信号と論理値復元データ信号とのエッジをずらすことで、ラッチ回路における論理誤動作をなくすることができるという効果を併せて奏する。
【０２４２】
また、この場合、遅延回路は、クロック復元回路の出力側或いは論理値復元回路の出力側に配されていることが好ましい。
【０２４３】
クロック復元回路の入力側或いは論理値復元回路の入力側に遅延回路を設けた場合、多値論理信号そのものを遅延させることとなるので、遅延回路としてアナログ回路が必要となる。これに対し、遅延回路をクロック復元回路の出力側或いは論理値復元回路の出力側に設けた場合、論理データ信号或いはＨ／Ｌのクロック信号を遅延させるので、論理回路に一般的に用いられている遅延回路の構成を適用可能となる。
【０２４４】
本発明の信号伝送システムは、以上のように、上記した送信側論理回路となる本発明の第１或いは第２の論理回路と、上記した受信側論理回路となる本発明の第３或いは第４の論理回路とからなることを特徴としている。
【０２４５】
既に説明したように、これによれば、クロック信号と論理データ信号とを１本化して１本の伝送線路で送信するので、クロック信号と論理データ信号との間で、伝送線路が異なることに起因するタイミングずれがなくなる。
【０２４６】
その結果、受信側の論理回路にＰＬＬ回路のような複雑な同期回路を必要とすることなく、受信側のセットアップ／ホールド時間の制約から逃れることができ、今後さらに高速化されるクロック信号の高速化、及び伝送経路の長大化に対応可能となるという効果を併せて奏する。
【０２４７】
本発明の液晶駆動装置は、以上のように、クロック信号を含む制御信号及びデジタル表示データ信号を出力するコントロール回路と、該コントロール回路より出力された制御信号及びデジタル表示データ信号が入力されるソースドライバ回路とを備えた液晶駆動装置において、上記コントロール回路に、上記請求項２〜９の何れかに記載の論理回路が用いられると共に、ソースドライバ回路に、上記請求項１０〜１８の何れかに記載の論理回路が用いられていることを特徴としている。
【０２４８】
液晶駆動装置は、液晶パネルの大型化等により、ますます駆動周波数が高くなる方向にある。また、狭額縁化等のニーズに応えるために、液晶駆動装置を構成するソースドライバ回路等の半導体装置のアスペクト比もますます大きくなり、また、半導体装置間をつなぐ伝送線路も長大化してきている。
【０２４９】
そこで、既に説明した本発明の信号伝送方法を実現する上記した本発明の論理回路を適宜搭載して本発明の信号伝送システムを採用することで、このような液晶パネルの大型化等による駆動周波数の高速化や伝送線路の長大化に対応可能な優れた液晶駆動装置を実現できるという効果を奏する。
【０２５０】
また、上記した本発明の液晶駆動装置においては、クロック信号とデジタル表示データ信号とが合成されることを特徴としている。
【０２５１】
デジタル表示データは、スタートパルスや、ラッチストローブ信号等の論理データ信号である制御信号に比べて変化の速い信号であるため、セットアップ／ホールド時間の制約が厳しく、駆動周波数の高速化や伝送線路の長大化が進むことによりタイミング設計が困難となる。したがって、デジタル表示データとクロック信号とを合成することが好ましい。
【０２５２】
そして、この場合、特に、コントロール回路側の上記第１合成手段或いは第２合成手段、及びソースドライバ回路側の上記第１分離手段或いは第２分離手段が、全デジタル表示データ信号間で回路構成が均一となるように、合成される１つ或いは複数のデジタル表示データ信号毎に設けられていることが好ましい。
【図面の簡単な説明】
【図１】本発明の実施の一形態を示すもので、送信側ＬＳＩから受信側ＬＳＩへと、データ信号とクロック信号とを合成して多値論理信号として伝送する信号伝送システムの構成を示す概略ブロック図である。
【図２】（ａ）〜（ｃ）は共に、図１の信号伝送システムで扱われる各信号の波形図である。
【図３】図１の信号伝送システムにおける合成手段の一構成例を示す回路図である。
【図４】図１の信号伝送システムにおける分離手段におけるクロック検出回路及びデータ検出回路の一構成例を示す回路図である。
【図５】本発明の他の実施の形態を示すもので、送信側論理回路から受信側論理回路へと、データ信号とクロック信号とを合成して多値論理信号として伝送する信号伝送システムの構成を示す概略ブロック図である。
【図６】図５の信号伝送システムにおける合成手段の一構成例を示す回路図である。
【図７】図５の信号伝送システムにおける分離手段におけるクロック検出回路及びデータ検出回路の一構成例を、カレントミラー回路と共に示す回路図である。
【図８】本発明のさらに他の実施の形態を示すもので、送信側論理回路から受信側論理回路へと、データ信号とクロック信号とを合成して多値論理信号として伝送する信号伝送システムの構成を示す概略ブロック図である。
【図９】（ａ）〜（ｃ）は共に、図８の信号伝送システムで扱われる各信号の波形図である。
【図１０】図８の信号伝送システムにおける合成手段の一構成例を示す回路図である。
【図１１】本発明のさらに他の実施の形態を示すもので、送信側論理回路から受信側論理回路へと、データ信号とクロック信号とを合成して多値論理信号として伝送する信号伝送システムの構成を示す概略ブロック図である。
【図１２】本発明のさらに他の実施の形態を示すもので、送信側論理回路から受信側論理回路へと、データ信号とクロック信号とを合成して多値論理信号として伝送する信号伝送システムの構成を示す概略ブロック図である。
【図１３】本発明のさらに他の実施の形態を示すもので、送信側論理回路と受信側論理回路とが、同じＬＳＩ上に搭載されている構成を示す図面である。
【図１４】本発明のさらに他の実施の形態を示すもので、液晶駆動装置を搭載した液晶表示装置の一般的な構成例を示すブロック図である。
【図１５】上記液晶表示装置における液晶パネルの概略構成を示す等価回路図である。
【図１６】上記液晶表示装置の液晶駆動装置において、表示データとクロック信号とを別々の伝送線路で送信する構成の従来のソースドライバ回路のブロック図である。
【図１７】上記液晶表示装置の液晶駆動装置において、表示データとクロック信号とを多値論理信号に合成して同じ伝送線路で送信する構成を採用したソースドライバ回路のブロック図である。
【図１８】上記液晶表示装置の液晶駆動装置において、表示データとクロック信号とを多値論理信号に合成して同じ伝送線路で送信する構成を採用したソースドライバ回路及びコントロール回路の各要部構成を示すブロック図である。
【図１９】図１７のソースドライバ回路に搭載された入力ラッチ回路の一構成例を示すブロック図である。
【図２０】送信側論理回路から受信側論理回路へと、データ信号とクロック信号とを別々の伝送線路を介して伝送する従来の信号伝送システムの構成を示す概略ブロック図である。
【図２１】送信側論理回路から受信側論理回路へと、データ信号のみを伝送し、クロック信号を受信側で生成するタイプの従来の信号伝送システムの構成を示す概略ブロック図である。
【図２２】（ａ）（ｂ）共に、送信側論理回路から受信側論理回路へとクロック信号とデータ信号とを別々の伝送線路にて伝送する場合に、クロック信号とデータ信号との間で、タイミングずれが発生する経緯を説明する図面である。
【符号の説明】
２，１２，３２，４２，５２　　送信側ＬＳＩ（論理回路）
３，１３，３３，４３，５３　　受信側ＬＳＩ（論理回路）
４，１４，８８　　合成手段（第１合成手段）
５，１５、８７　　分離手段（第１分離手段）
６，１６　　データ検出回路
７，１７　　クロック検出回路
８，３８ａ，３８ｂ　　遅延回路
９，３９ａ，３９ｂ　　ラッチ回路
３４　　合成手段（第２合成手段）
３５　　分離手段（第２分離手段）
６２　　送信側論理回路（論理回路）
６３　　受信側論理回路（論理回路）
７０　　液晶駆動装置
７１　　液晶パネル
７２’　　　　コントロール回路
７３’　　　　ソースドライバ回路
ＳＷ１〜ＳＷ７　　スイッチ（スイッチ群）
ＳＷ１１〜ＳＷ１６　　スイッチ（スイッチ群）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2004040420.tif 000021
【図２０】
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【図２１】
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【図２２】
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