(57)【要約】【課題】半導体装置全体としての薄型化及び高性能化を実現可能な半導体装置の製造方法及び半導体装置を提供する。【解決手段】第一の層間絶縁層５上に、Ｐｔからなる下部電極層６Ａと、強誘電体層６Ｂと、Ｐｔからなる上部電極層６Ｃとを順次積層して強誘電体キャパシタＣを形成した後、第一の層間絶縁層５の上面全体に、第二の層間絶縁層８及び絶縁性材料又は高抵抗性材料からなる密着層９を順次形成する。次に、第二の層間絶縁層８及び絶縁性密着層９に、第一のビアホールＶ１を形成した後、この第一のビアホールＶ１内及び強誘電体キャパシタＣ上方の第二の層間絶縁層８の一部上面に、Ｐｔからなるキャパシタ用配線層１０を形成する。そして、第二の層間絶縁層８の上面全体に形成した最上層層間絶縁層１１に、第一のコンタクトホールＨ１及び第二のビアホールＶ２を形成した後、配線層１２を形成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、下部電極層、強誘電体層、及び上部電極層を順次積層して強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタが形成された前記半導体基板の上面全体に、層間絶縁層を形成する工程と、
前記層間絶縁層上に、密着層を形成する工程と、
前記密着層の上面から前記上部電極層に至る接続孔を形成する工程と、
前記接続孔が形成された前記密着層の上面全体に、配線層を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記密着層として、絶縁性材料又は高抵抗性材料から形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記配線層は、前記上部電極層と同一材料で形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
半導体基板上に、下部電極層、強誘電体層、及び上部電極層が順次積層されてなる強誘電体キャパシタと、当該強誘電体キャパシタ上に層間絶縁層を介して形成される配線層と、を備えた半導体装置において、
前記層間絶縁層と前記配線層との間にのみ、密着層が形成されていることを特徴とする半導体装置。
【請求項５】
前記密着層は、前記層間絶縁層の上面と前記配線層の下面との間にのみ形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記密着層は、絶縁性材料又は高抵抗性材料から形成されていることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記配線層は、前記上部電極層と同一材料で形成されていることを特徴とする請求項４乃至６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び半導体装置に関し、特に、強誘電体キャパシタを備えた半導体装置の薄型化を実現するために有効な技術に関するものである。
【０００２】
【従来の技術】
強誘電体キャパシタを備えた半導体装置として、図３に示すように、シリコン基板１１０上にゲート絶縁膜１２０、ゲート電極１３０、ソース１４０Ａ及びドレイン１４０Ｂが形成されてなるＭＯＳトランジスタＴと、シリコン基板１１０上に形成された第一の層間絶縁層１５０上に下部電極層１６０Ａ、強誘電体層１６０Ｂ、及び上部電極層１６０Ｃが順次積層されてなる強誘電体キャパシタＣとを備えた不揮発性メモリが知られている。
【０００３】
ここで、近年の半導体装置の小型化及び薄型化に対応して、この強誘電体キャパシタＣの薄膜化が切望されてきており、キャパシタとしての機能を維持しつつ薄膜化するために、上部電極層１６０Ｃの薄膜化が有望視されている。
このような上部電極層１６０Ｃの薄膜化を実現するために、配線層２００と上部電極層１６０Ｃとを同一の材料で形成する手段が知られている（例えば、特許文献１参照）。
【０００４】
この手段によれば、配線層２００と上部電極層１６０Ｃとを接続するビアホールＶ１０をエッチングする工程において、薄膜化された上部電極層１６０Ｃのオーバーエッチングが過度に発生しても、その不足部分が同一の材料である配線層２００で充填されるようになるため、上部電極層１６０Ｃの膜減りに起因するキャパシタ性能の劣化を抑制することができる。
【０００５】
同様に、この手段によれば、配線層２００をスパッタ形成する工程において、薄膜化された上部電極層１６０Ｃがスパッタ粒子によってダメージを受けても、ダメージを回復させる高温アニール処理を、配線層２００に悪影響を与えることなく良好に行うことが可能となる。
ここで、上部電極層１６０Ｃは、強誘電体層１６０Ｂの誘電率やリーク電流を考慮して、仕事関数が大きく、且つ、強誘電体層１６０Ｂとの界面に低誘電体層を形成しにくいＰｔ（プラチナ）やＲｕ（ルビジウム）などの材料で形成されるのが一般的である。また、第二の層間絶縁層１８０は、熱安定性やプロセス整合性を考慮して、シリコン酸化膜やシリコン窒化膜などの材料で形成されるのが一般的である。
【０００６】
このため、上述した特許文献１に記載の手段において、ＰｔやＲｕなどの材料で上部電極層１６０Ｃ及び配線層２００を形成し、且つ、シリコン酸化膜やシリコン窒化膜などの材料で第二の層間絶縁層１８０を形成すると、第二の層間絶縁層１８０及び配線層２００間での密着性に乏しく、最悪の場合には、層間剥離が発生してしまうという不具合があった。
【０００７】
このような層間剥離を抑制するためには、図４に示すように、第二の層間絶縁層１８０と配線層２００との間に、導電性材料からなる密着層１９０を形成する手段が一般的に実施されている。
なお、図３及び図４中の符号１７０は、強誘電体劣化防止膜として機能する水素バリア膜であり、同様に、Ｈ１０はＭＯＳトランジスタＴと配線層２００とを接続するコンタクトホールである。
【０００８】
【特許文献１】
特開２０００ー１８３３１０号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、上述した従来の手段においては、導電性材料からなる密着層１９０が形成されており、一般にこの密着層１９０の電気抵抗は配線層２００の電気抵抗よりも大きいため、コンタクト抵抗が増大し、キャパシタの機能を劣化させてしまうというおそれがあった。
【００１０】
そこで、本発明は上記事情に鑑みてなされたものであり、強誘電体キャパシタの薄膜化と信頼性の確保を同時に実現することで、半導体装置全体としての薄型化及び信頼性の確保を実現可能な半導体装置の製造方法及び半導体装置を提供することを課題としている。
【００１１】
【課題を解決するための手段】
このような課題を解決するために、本発明の半導体装置の製造方法は、半導体基板上に、下部電極層、強誘電体層、及び上部電極層を順次積層して強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタが形成された前記半導体基板の上面全体に、層間絶縁層を形成する工程と、前記層間絶縁層上に、密着層を形成する工程と、前記密着層の上面から前記上部電極層に至る接続孔を形成する工程と、前記接続孔が形成された前記密着層の上面全体に、配線層を形成する工程と、を備えたことを特徴とするものである。
【００１２】
また、本発明の半導体装置の製造方法において、前記密着層として、絶縁性材料又は高抵抗性材料から形成することを特徴とするものである。
さらに、本発明の半導体装置の製造方法において、前記配線層は、前記上部電極層と同一材料で形成することを特徴とするものである。
本発明の半導体装置は、半導体基板上に、下部電極層、強誘電体層、及び上部電極層が順次積層されてなる強誘電体キャパシタと、当該強誘電体キャパシタ上に層間絶縁層を介して形成される配線層と、を備えた半導体装置において、前記層間絶縁層及び前記配線層の間にのみ、密着層が形成されていることを特徴とするものである。
【００１３】
また、本発明の半導体装置において、前記密着層は、前記層間絶縁層の上面及び前記配線層の下面の間にのみ形成されていることを特徴とするものである。
さらに、本発明の半導体装置において、前記密着層は、絶縁性材料又は高抵抗性材料から形成されていることを特徴とするものである。
さらに、本発明の半導体装置において、前記配線層は、前記上部電極層と同一材料で形成されていることを特徴とするものである。
【００１４】
なお、本発明において、密着層を構成する絶縁性材料又は高抵抗性材料とは、特に限定されないが、例えば、チタンオキサイド、イリジウムオキサイド、及びアルミナなどが挙げられる。
このように、本発明の半導体装置の製造方法によれば、層間絶縁層及び密着層に、上部電極層と配線層とを接続する接続孔を形成した後、配線層を形成するようにしたことによって、層間絶縁層と配線層との間にのみ密着層を形成することができるため、層間絶縁層と配線層との間の密着性を確保しつつ、コンタクト抵抗を減少させることが可能となる。
【００１５】
また、本発明の半導体装置の製造方法によれば、密着層を、層間絶縁層と配線層との間にのみ形成することができるため、配線層と上部電極層との間の導電性を確保する必要がなくなる。よって、密着層を、絶縁性材料又は高抵抗性材料から形成することができ、密着層のさらなる薄膜化を実現することが可能となる。
さらに、本発明の半導体装置の製造方法によれば、配線層を、上部電極層と同一の材料で形成することによって、上部電極層を薄膜形成する際に発生する上部電極層への不具合が解消できるとともに、配線層と層間絶縁層との間の密着性を良好にするため、半導体装置全体としてのさらなる薄型化及びより高い信頼性の確保を実現することが可能となる。
【００１６】
本発明の半導体装置によれば、層間絶縁層と配線層との間にのみ密着層が形成されていることによって、層間絶縁層と配線層との密着性を確保しつつ、コンタクト抵抗を低減させることが可能となる。
また、本発明の半導体装置によれば、密着層が、絶縁性材料又は高抵抗性材料から形成されていることによって、コンタクト抵抗を低減させるとともに、密着層の薄膜化を実現することができるため、半導体装置としての信頼性を確保できるとともに、装置の薄型化を実現することが可能となる。
【００１７】
さらに、本発明の半導体装置によれば、層間絶縁層の上面と配線層の下面との間にのみ密着層が形成されていることによって、コンタクト抵抗をさらに低減させることができ、半導体装置の信頼性を確保することが可能となる。
さらに、本発明の半導体装置によれば、配線層が、上部電極層と同一の材料から形成されていることによって、上部電極層を薄膜形成する際に発生する上部電極層への不具合が解消できるとともに、配線層と層間絶縁層との間の密着性を良好にするため、半導体装置全体としてのさらなる薄型化及びより高い信頼性の確保を実現することが可能となる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。なお、本実施形態は、本発明の一例を示すものであって、本発明は本実施形態に限定されるものではない。
図１は、本発明の半導体装置の一構成例を示す断面図である。
【００１９】
本実施形態における半導体装置は、図１に示すように、シリコン基板１上に、ＭＯＳトランジスタＴと、強誘電体キャパシタＣとが備えられた不揮発性メモリを構成している。
ＭＯＳトランジスタＴは、シリコン基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、このゲート電極３の両側を挟んだシリコン基板１内に形成されたソース４Ａ及びドレイン４Ｂと、から構成されている。
【００２０】
強誘電体キャパシタＣは、ＭＯＳトランジスタＴが形成された後のシリコン基板１の上面全体に積層された第一の層間絶縁層５の上面に形成されており、この第一の層間絶縁層５の上面に順次積層された下部電極層６Ａと、強誘電体層６Ｂと、上部電極層６Ｃと、から構成されている。また、この強誘電体キャパシタＣの上面及び側面には、強誘電体層６Ｂの形成材料の劣化を抑制する強誘電体劣化防止膜として水素バリア膜７が形成されている。
【００２１】
この強誘電体キャパシタＣが形成された第一の層間絶縁層５の上面全体には、第二の層間絶縁層８が形成されている。また、強誘電体キャパシタＣの上面を含む第二の層間絶縁層８の一部上面には、密着層９を介してキャパシタ用配線層１０が形成されており、このキャパシタ用配線層１０は、密着層９、第二の層間絶縁層８、及び水素バリア膜７に形成された第一のビアホールＶ１を介して、強誘電体キャパシタＣの上部電極層６Ｃと接続されるようになっている。さらに、キャパシタ用配線層１０が形成された第二の層間絶縁層８の上面全体には、最上層層間絶縁層１１を介して配線層１２が形成されている。
【００２２】
そして、配線層１２は、最上層層間絶縁層１１、第一の層間絶縁層５及び第二の層間絶縁層８に形成された第一のコンタクトホールＨ１を介してＭＯＳトランジスタＴに接続されているとともに、最上層層間絶縁層１１に形成された第二のビアホールＶ２底部のキャパシタ用配線層１０を介して、強誘電体キャパシタＣの上部電極層６Ｃと接続されている。なお、図中には明示されていないが、強誘電体キャパシタＣの下部電極層６Ａは、配線層１２或いはＭＯＳトランジスタＴに接続されている。
【００２３】
ここで、下部電極層６Ａ、上部電極層６Ｂ、及びキャパシタ用配線層１０は、いずれもＰｔやＲｕなどの貴金属材料で形成されている。
また、密着層９は、絶縁性材料又は高抵抗性材料から構成されており、具体的には、チタンオキサイド、アルミナ、イリジウムオキサイドなどが挙げられる。
次に、本実施形態における半導体装置の一製造方法について説明する。
【００２４】
図２は、本発明の半導体装置の一製造工程を示す断面図である。
まず、シリコン基板１上に、公知の熱酸化法を用いて、ゲート絶縁膜２を厚さ１０ｎｍとなるように成膜する。次いで、このゲート絶縁膜２の上面に、公知のＣＶＤ法を用いて、ゲート電極３となる多結晶シリコン膜を厚さ３００ｎｍとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、所望のゲート電極３を形成する。
【００２５】
次いで、このゲート電極３をイオン注入用のマスクとして、不純物イオン注入を行い、ゲート電極３の両側におけるシリコン基板１内に、ソース４Ａとドレイン４Ｂとを形成する。ここで、図２（ａ）に示すように、シリコン基板１上に、ＭＯＳトランジスタＴを完成する。
次いで、図２（ｂ）に示すように、ＭＯＳトランジスタＴが形成されたシリコン基板１の上面全体に、公知のＣＶＤ法を用いて、リンガラスなどからなる第一の層間絶縁層５を厚さ８００ｎｍとなるように形成する。そして、この第一の層間絶縁層５の上面に、公知のスパッタ法を用いて、下部電極層６ＡとなるＰｔなどの金属膜と、強誘電体層６ＢとなるＰＺＴなどの強誘電体膜と、上部電極層６ＣとなるＰｔなどの金属膜とをそれぞれ２００ｎｍ程度の膜厚となるように順次成膜する。
【００２６】
次いで、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第一の層間絶縁層５の上面に、所望の強誘電体キャパシタＣを形成する。そして、強誘電体キャパシタＣが形成された第一の層間絶縁層５の上面全体に、公知のスパッタ法を用いて、アルミナ（酸化アルミニウム）などの水素バリア膜７を厚さ５０ｎｍとなるように成膜する。
【００２７】
ここで、配線層１０とＭＯＳトランジスタＴとを接続する第一のコンタクトホールＨ１を形成する後工程を容易且つ確実に行うために、公知のフォトリソグラフィ技術及びエッチング技術を用いて、水素バリア膜７のうち、ＭＯＳトランジスタＴに接続される第一のコンタクトホール形成予定部位を含む最小限の領域（本実施形態においては、第一のコンタクトホール形成予定部位よりも一回り大きな領域）を除去しておくことが好ましい。
【００２８】
次いで、図２（ｃ）に示すように、強誘電体キャパシタＣが形成された第一の層間絶縁層５の上面全体に、公知のプラズマＣＶＤ法を用いて、シリコン酸化膜などからなる第二の層間絶縁層８を厚さ１５００ｎｍとなるように成膜する。そして、この第二の層間絶縁層８の上面全体に、公知のＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化処理を施す。
【００２９】
次いで、公知のスパッタ法を用いて、平坦化処理が施された第二の層間絶縁層８の上面全体に、チタンオキサイドなどからなる密着層９を厚さ１０ｎｍとなるように成膜する。
次いで、公知のフォトリソグラフィ技術及びエッチング技術を用いて、密着層９、第二の層間絶縁層８及び水素バリア膜７に、強誘電体キャパシタＣの上部電極層６Ｃに接続される第一のビアホールＶ１を形成する。
【００３０】
次いで、図２（ｄ）に示すように、公知のスパッタ法を用いて、密着層９の上面全体に、キャパシタ用配線層１０となるＰｔなどからなる金属膜を厚さ２００ｎｍとなるように成膜し、第一のビアホールＶ１を埋め込む。その後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、各強誘電体キャパシタＣの上面及び第二の層間絶縁層８の一部上面にのみ、キャパシタ用配線層１０及び密着層９を残存させる。このため、第一のビアホールＶ１内では、キャパシタ用配線層１０と上部電極層６Ｃとが接続されるとともに、第二の層間絶縁層８の上面では、密着層９を介してキャパシタ用配線層１０が形成される。
【００３１】
次いで、キャパシタ用配線層１０が形成された第二の層間絶縁層８の上面全体に、公知のプラズマＣＶＤ法を用いて、シリコン酸化膜などからなる最上層層間絶縁層１１を厚さ４００ｎｍとなるように成膜する。
次いで、公知のフォトリソグラフィ技術及びエッチング技術を用いて、最上層層間絶縁層１１に、強誘電体キャパシタＣの上面に形成されたキャパシタ用配線層１０の一部に接続される第二のビアホールＶ２を形成する。
【００３２】
同様に、最上層層間絶縁層１１、第二の層間絶縁層８、密着層９、及び第一の層間絶縁層５に、ＭＯＳトランジスタＴのゲート電極３、ソース４Ａ及びドレイン４Ｂの上面にそれぞれ接続される第一のコンタクトホールＨ１を複数形成する。
次いで、第一のコンタクトホールＨ１及び第二のビアホールＶ２が形成された最上層層間絶縁層１１の上面全体に、公知のスパッタ法を用いて、Ｔｉなどからなる第一の金属膜（厚さ１５ｎｍ）、ＴｉＮなどからなる第二の金属膜（厚さ１００ｎｍ）、Ａｌなどからなる第三の金属膜（厚さ５００ｎｍ）を順次積層した三層からなる配線層１２用金属膜を成膜するとともに、この金属膜により第一のコンタクトホールＨ１及び第二のビアホールＶ２を埋め込む。そして、図１に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、所望の配線層１２を形成する。
【００３３】
そして、本実施形態における半導体装置は、ＭＯＳトランジスタＴのゲート電極３がワード線と接続され、同様に、ドレイン４Ｂはビット線と、ソース４Ａは強誘電体キャパシタＣの上部電極層６Ｃと、強誘電体キャパシタＣの下部電極層６Ａはプレート線とそれぞれ接続して回路を形成し、不揮発性メモリとして機能する半導体装置を完成させる。
【００３４】
このように、本実施形態における半導体装置によれば、第二の層間絶縁層８上に密着層９を形成した後、第二の層間絶縁層８及び密着層９を同時にエッチングして第一のビアホールＶ１を形成したことによって、配線層１２の下面と第二の層間絶縁層８の上面との間にのみ密着層９が形成することができるため、配線層１０と第二の層間絶縁層８との密着性を確保しつつ、コンタクト抵抗を減少することが可能となる。
【００３５】
また、密着層９は、配線層１２と上部電極層６Ｃとの間には形成されないため、密着層９を絶縁性材料又は高抵抗性材料で形成することができる。よって、密着層９の薄膜化が実現でき、半導体装置全体としての薄型化と、半導体装置の信頼性の確保とを同時に実現することが可能となる。
さらに、本実施形態における半導体装置によれば、配線層１２が、上部電極層６Ｃと同一の材料から形成されていることによって、上部電極層６Ｃを薄膜形成する際に発生する上部電極層６Ｃへの不具合を解消できるとともに、配線層１２と第二の層間絶縁層８との間の密着性を良好にするため、半導体装置全体としてのさらなる薄型化及びより高い信頼性の確保を実現することが可能となる。
【００３６】
さらに、本実施形態における半導体装置によれば、強誘電体キャパシタＣの上部電極層６Ｃには、キャパシタ用配線層１０を介して配線層１２を形成するとともに、ＭＯＳトランジスタＴには、配線層１２を直接形成したことによって、キャパシタ用配線層１０及び配線層１２の形成材料に起因する強誘電体キャパシタＣ及びＭＯＳトランジスタＴの特性劣化をいずれも抑制することが可能となる。
【００３７】
なお、本実施形態の半導体装置においては、上部電極層６Ｃと配線層１２とを同一材料で形成する場合について説明したが、これに限らず、例えば、上部電極層６ＣをＰｔから形成し、且つ、配線層１２をイリジウムやＴｉＮなどから構成するようにしてもよい。
【図面の簡単な説明】
【図１】本発明の半導体装置の一構成例を示す断面図である。
【図２】本発明の半導体装置の一製造工程を示す断面図である。
【図３】従来の半導体装置の一構成例を示す断面図である。
【図４】従来の半導体装置の他の構成例を示す断面図である。
【符号の説明】１、１１０…シリコン基板。２、１２０…ゲート絶縁膜。３、１３０…ゲート電極。４Ａ、１４０Ａ…ソース。４Ｂ、１４０Ｂ…ドレイン。５、１５０…第一の層間絶縁層。６Ａ、１６０Ａ…下部電極層。６Ｂ、１６０Ｂ…強誘電体層。６Ｃ、１６０Ｃ…上部電極層。７、１７０…水素バリア膜。８、１８０…第二の層間絶縁層。９、１９０…密着層。１０…キャパシタ用配線層。１１…最上層層間絶縁層。１２、２００…配線層。Ｃ…強誘電体キャパシタ。Ｔ…ＭＯＳトランジスタ。Ｈ１、Ｈ１０…コンタクトホール。Ｖ１、Ｖ２、Ｖ１０…ビアホール
【図１】
2004303993.tif 000003
【図２】
2004303993.tif 000004
【図３】
2004303993.tif 000005
【図４】
2004303993.tif 000006