(57)【要約】【課題】制御電圧に対する利得の線形性が高くかつ可変利得に対応する制御電圧の範囲を任意に設定でき、簡単な回路構成により実現可能な利得制御回路を提供することである。【解決手段】トランジスタ１，２および抵抗５，６が増幅部を構成し、トランジスタ３および抵抗７が定電流源を構成し、トランジスタ４および抵抗８〜１０が利得制御部を構成する。利得制御部のトランジスタ４および抵抗８は、定電流源のトランジスタ３および抵抗７に並列に接続されている。電源端子２０と制御端子２５との間に抵抗９，１０が直列に接続されている。定電流源のトランジスタ３のベースはバイアス端子２４に接続され、利得制御部のトランジスタ４のベースは抵抗９，１０の間のノードＮ３に接続されている。バイアス端子２４には一定のバイアス電圧Ｖｂｂ１が与えられ、制御端子２５には可変の制御電圧Ｖｃｏｎｔが与えられる。【選択図】　　　　図１
2004064121.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅して出力信号を導出する増幅部と、
前記増幅部に定電流を供給する定電流源と、
前記定電流源とは独立に設けられ、可変の制御電圧に応じて前記増幅部に供給される電流を制御することにより前記増幅部の利得を制御する利得制御部とを備えたことを特徴とする利得制御回路。
【請求項２】
前記入力信号は第１および第２の入力信号を含み、
前記増幅部は、前記第１および第２の入力信号を差動増幅する第１および第２のトランジスタからなる差動対を含み、
前記定電流源は、前記第３のトランジスタおよび第１の抵抗要素からなる第１の直列接続回路を含み、、
前記利得制御部は、前記第１の直列接続回路に並列に接続され、第４のトランジスタおよび第２の抵抗要素からなる第２の直列接続回路を含むことを特徴とする請求項１記載の利得制御回路。
【請求項３】
前記第１、第２、第３および第４のトランジスタの各々は、第１の電極、第２の電極および制御電極を有し、
前記増幅部は第１および第２の負荷素子をさらに含み、
前記第１のトランジスタの第１の電極は前記第１の負荷素子を介して第１の電位に接続され、前記第２のトランジスタの第１の電極は前記第２の負荷素子を介して前記第１の電位に接続され、
前記第１のトランジスタの制御電極は前記第１の入力信号を受け、前記第２のトランジスタの制御電極は前記第２の入力信号を受け、
前記第３のトランジスタの第１の電極は前記第１のトランジスタの第２の電極に接続され、前記第４のトランジスタの第１の電極は前記第２のトランジスタの第２の電極に接続され、
前記第３のトランジスタの第２の電極は前記第１の抵抗要素を介して第２の電位に接続され、前記第４のトランジスタの第２の電極は前記第２の抵抗要素を介して前記第２の電位に接続され、
前記第３のトランジスタの制御電極は定電圧を受け、前記第４のトランジスタの制御電極は可変の制御電圧を受けることを特徴とする請求項２記載の利得制御回路。
【請求項４】
前記利得制御部は、前記第１の電位と可変電位との間に直列に接続される第３および第４の抵抗要素をさらに含み、
前記第３の抵抗要素と前記第４の抵抗要素との接続点の電圧が前記制御電圧として前記第４のトランジスタの制御電極に与えられることを特徴とする請求項３記載の利得制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号を差動増幅するとともに利得を制御可能な利得制御回路に関する。
【０００２】
【従来の技術】
差動増幅回路は、同一特性の２個のトランジスタを備え、エミッタ接地型シングルトランジスタからなる増幅回路とは異なり、トランジスタが有する抵抗値および直流電流増幅率ｈｆｅの温度依存性が小さく、さらに温度変化によるベース・エミッタ間電圧Ｖｂｅの電流変動が少ないという利点を持っているため、広く使用されている。
【０００３】
図１３は差動増幅回路を用いた従来の利得制御回路の構成を示す回路図である。図１３の利得制御回路は、ｎｐｎバイポーラトランジスタ（以下、トランジスタと略記する）３１，３２，３３および抵抗３４，３５，３６により構成される。トランジスタ３１，３２が差動トランジスタ対を構成する。
【０００４】
トランジスタ３１のベースは入力端子５１に接続され、コレクタは抵抗３４を介して電源端子５０に接続され、エミッタはトランジスタ３３のコレクタに接続されている。トランジスタ３２のベースは入力端子５２に接続され、コレクタは抵抗３５を介して電源端子５０に接続され、エミッタはトランジスタ３３のコレクタに接続されている。また、トランジスタ３２のコレクタは出力端子５３に接続されている。トランジスタ３３のベースは制御端子５４に接続され、エミッタは抵抗３６を介して接地端子に接続されている。
【０００５】
電源端子５０には電源電圧Ｖｃｃが与えられる。入力端子５１には入力信号Ｖｉｎ１が与えられ、入力端子５２には入力信号Ｖｉｎ２が与えられる。入力信号Ｖｉｎ２は入力信号Ｖｉｎ１の反転信号である。制御端子５４には制御電圧Ｖｃｏｎｔが与えられる。出力端子２３には出力信号Ｖｏｕｔが現れる。
【０００６】
図１３の利得制御回路においては、制御電圧Ｖｃｏｎｔを変化させることにより利得を変化させることができる。
【０００７】
【発明が解決しようとする課題】
ＣＤＭＡ（符号分割多重アクセス：Ｃｏｄｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ）方式の場合、利得制御回路において制御電圧の変化に対する利得変化の線形性が求められている。ここで、線形とは、制御電圧の絶対値（単位：Ｖ）に対して利得の絶対値（単位：ｄＢ）が比例関係にあることをいう。
【０００８】
しかしながら、図１３の従来の利得制御回路では、エミッタ・接地間抵抗（抵抗３６）があるために、制御電圧に対する利得の線形性が悪い。線形性を良くするためには、このエミッタ・接地間抵抗を０にすればよいが、温度変化によるトランジスタ３３のベース・エミッタ間電圧Ｖｂｅ変動を抑えるためにエミッタ・接地間抵抗をなくすことができない。そのため、従来の利得制御回路では、制御電圧に対する利得の線形性を向上させることが困難である。
【０００９】
本発明の目的は、制御電圧に対する利得の線形性が高くかつ可変利得に対応する制御電圧の範囲を任意に設定でき、簡単な回路構成により実現可能な利得制御回路を提供することである。
【００１０】
【課題を解決するための手段および発明の効果】
本発明に係る利得制御回路は、入力信号を増幅して出力信号を導出する増幅部と、増幅部に定電流を供給する定電流源と、定電流源とは独立に設けられ、可変の制御電圧に応じて増幅部に供給される電流を制御することにより増幅部の利得を制御する利得制御部とを備えたものである。
【００１１】
本発明に係る利得制御回路においては、定電流源により増幅部に定電流が供給され、入力信号が増幅部により増幅されて出力信号が導出される。また、可変の制御電圧に応じて利得制御部により増幅部に供給される電流が制御されることにより増幅部の利得が制御される。
【００１２】
この場合、利得制御部が定電流源とは独立に設けられているので、制御電圧に応じた利得制御部の利得制御動作が定電流源の定電流供給動作に直接影響を与えない。したがって、利得制御部の制御電圧に対する利得の線形性が利得制御回路の線形性にそのまま反映される。
【００１３】
また、利得制御部が定電流源とは独立に設けられているので、制御電圧に対する利得の線形性を劣化させることなく、可変利得に対応する制御電圧の範囲を任意に設定することができる。
【００１４】
さらに、利得制御部を定電流源とは独立に設けることにより、簡単な回路構成で線形性の高い利得制御回路が実現される。
【００１５】
入力信号は第１および第２の入力信号を含み、増幅部は、第１および第２の入力信号を差動増幅する第１および第２のトランジスタからなる差動対を含み、定電流源は、第３のトランジスタおよび第１の抵抗要素からなる第１の直列接続回路を含み、利得制御部は、第１の直列接続回路に並列に接続され、第４のトランジスタおよび第２の抵抗要素からなる第２の直列接続回路を含んでもよい。
【００１６】
この場合、定電流源を構成する第３のトランジスタおよび第１の抵抗要素からなる第１の直列接続回路と並列に、利得制御部を構成する第４のトランジスタおよび第２の抵抗要素からなる第２の直列接続回路が設けられているので、定電流源の第１の抵抗要素が利得制御部の第２の抵抗要素により実効的に０に相殺される。それにより、定電流源の第１の抵抗要素の存在により制御電圧に対する利得の線形性が劣化することが防止される。
【００１７】
また、利得制御回路が基本的に複数個のトランジスタおよび複数個の抵抗要素により実現されるので、集積回路化が容易であるとともに、既存のプロセスにより製造可能である。
【００１８】
第１、第２、第３および第４のトランジスタの各々は、第１の電極、第２の電極および制御電極を有し、増幅部は、第１および第２の負荷素子をさらに含み、第１のトランジスタの第１の電極は第１の負荷素子を介して第１の電位に接続され、第２のトランジスタの第１の電極は第２の負荷素子を介して第１の電位に接続され、第１のトランジスタの制御電極は第１の入力信号を受け、第２のトランジスタの制御電極は第２の入力信号を受け、第３のトランジスタの第１の電極は第１のトランジスタの第２の電極に接続され、第４のトランジスタの第１の電極は第２のトランジスタの第２の電極に接続され、第３のトランジスタの第２の電極は第１の抵抗要素を介して第２の電位に接続され、第４のトランジスタの第２の電極は第２の抵抗要素を介して第２の電位に接続され、第３のトランジスタの制御電極は定電圧を受け、第４のトランジスタの制御電極は可変の制御電圧を受けてもよい。
【００１９】
この場合、定電流源の第３のトランジスタおよび第１の抵抗要素と並列に利得制御部の第４のトランジスタおよび第２の抵抗要素が接続されているので、定電流源の第１の抵抗要素が利得制御部の第２の抵抗要素により実効的に０に相殺される。それにより、定電流源の第１の抵抗要素の存在により制御電圧に対する利得の線形性が劣化することが防止される。
【００２０】
利得制御部は、第１の電位と可変電位との間に直列に接続される第３および第４の抵抗要素をさらに含み、第３の抵抗要素と第４の抵抗要素との接続点の電圧が制御電圧として第４のトランジスタの制御電極に与えられてもよい。
【００２１】
この場合、第１の電位と可変電位との間の電位差が第３の抵抗要素と第４の抵抗要素とにより分割されることにより、制御電圧が第４のトランジスタの制御電極に与えられる。したがって、第３の抵抗要素の抵抗値と第４の抵抗要素の抵抗値との比を任意に設定することにより、制御電圧の可変範囲を任意に設定することができる。
【００２２】
【発明の実施の形態】
図１は本発明の一実施の形態に係る利得制御回路の構成を示す回路図である。
【００２３】
図１の利得制御回路は、ｎｐｎバイポーラトランジスタ（以下、トランジスタと略記する）１，２，３，４および抵抗５，６，７，８，９，１０により構成される。トランジスタ１，２が差動トランジスタ対を構成する。
【００２４】
トランジスタ１のベースは入力端子２１に接続され、コレクタは抵抗５を介して電源端子２０に接続され、エミッタはトランジスタ３のコレクタに接続されている。トランジスタ３のベースはバイアス端子２４に接続され、エミッタは抵抗７を介して接地端子に接続されている。
【００２５】
トランジスタ２のベースは入力端子２２に接続され、コレクタは抵抗６を介して電源端子２０に接続され、エミッタはトランジスタ４のコレクタに接続されている。また、トランジスタ２のコレクタは出力端子２３に接続されている。トランジスタ４のベースはノードＮ３に接続され、エミッタは抵抗８を介して接地端子に接続されている。
【００２６】
抵抗９は電源端子２０とノードＮ３との間に接続され、抵抗１０はノードＮ３と制御端子２５との間に接続されている。
【００２７】
電源端子２０には電源電圧Ｖｃｃが与えられる。入力端子２１には入力信号Ｖｉｎ１が与えられ、入力端子２２には入力信号Ｖｉｎ２が与えられる。入力信号Ｖｉｎ２は入力信号Ｖｉｎ１の反転信号である。バイアス端子２４には一定のバイアス電圧Ｖｂｂ１が与えられ、制御端子２５には可変の制御電圧Ｖｃｏｎｔが与えられる。出力端子２３には出力信号Ｖｏｕｔが現れる。制御電圧Ｖｃｏｎｔを変化させることにより利得を変化させることができる。なお、接地端子は接地電位（０Ｖ）に固定される。
【００２８】
図１の利得制御回路においては、トランジスタ１，２および抵抗５，６が増幅部を構成する。また、トランジスタ３および抵抗７が定電流源を構成する。さらに、トランジスタ４および抵抗８〜１０が利得制御部を構成する。
【００２９】
次に、図１の利得制御回路の動作を図１３の従来の利得制御回路の動作と比較しながら説明する。
【００３０】
まず、図１３の利得制御回路の動作を説明する。図１３の利得制御回路では、制御電圧Ｖｃｏｎｔと動作電流Ｉｃとの間には次の関係がある。
【００３１】
Ｖｃｏｎｔ＝Ｖｂｅ＋ＲＥ・Ｉｃ　…（１）
Ｉｃ＝Ｉｓ・ｅｘｐ（ｑＶｂｅ／ｋＴ）　…（２）
ここで、Ｖｂｅはトランジスタ３３のエミッタ・ベース間電圧、ＲＥは抵抗３６の抵抗値（エミッタ・接地間抵抗）、Ｉｓはトランジスタ３３の飽和電流、ｑは単位電荷（＝１．６×１０−１９　Ｃ）、ｋはボルツマン定数（＝１．３８×１０−２３　Ｊ／Ｋ）、Ｔは絶対温度（Ｋ）である。絶対温度が２５℃の場合、ｋＴ／ｑは約２６ｍＶである。式（１），（２）から共通項のＶｂｅを消去すると、動作電流Ｉｃと制御電圧Ｖｃｏｎｔとの関係式が得られる。
【００３２】
代数方程式では動作電流Ｉｃを制御電圧Ｖｃｏｎｔの関数で表せないため、制御電圧Ｖｃｏｎｔを動作電流Ｉｃで表わすと次の関係式が得られる。
【００３３】
Ｖｃｏｎｔ＝ＲＥ・Ｉｃ＋（ｋＴ／ｑ）Ｉｎ（Ｉｃ／Ｉｓ）　…（３）
次に、増幅部におけるトランジスタ３１，３２の利得（電圧利得）Ｇｖと動作電流Ｉｃとの関係は以下のように表される。
【００３４】
Ｇｖ＝ＲＬ／２ｒｅ　…（４）
ｒｅ＝ｋＴ／ｑＩｃ　…（５）
ここで、ＲＬは抵抗３４，３５の抵抗値である。ｒｅはエミッタ抵抗であり、式（５）で表される。式（４），（５）から次式が得られる。
【００３５】
Ｇｖ＝ｑＲＬ・Ｉｃ／２ｋＴ　…（６）
式（６）の両辺のＩｎ（自然対数）をとり、式（３）を代入すれば、利得Ｇｖ（単位：ｄＢ）と制御電圧Ｖｃｏｎｔ（単位：Ｖ）との関係がわかる。ただし、上述のように、動作電流Ｉｃは制御電圧Ｖｃｏｎｔの関数で表せない。ただし、エミッタ・接地間抵抗ＲＥ＝０の場合のみ式（６）は下式のように数式化できる。
【００３６】
Ｉｎ（Ｇｖ）＝ｑＶｃｏｎｔ／ｋＴ＋Ｉｎ（ｑＲＬ・Ｉｓ／２ｋＴ）　…（７）
Ｉｎ（Ｇｖ）が制御電圧Ｖｃｏｎｔに比例していることから、式（７）は利得Ｇｖと制御電圧Ｖｃｏｎｔとの線形性が良いことを示している。
【００３７】
しかし、エミッタ・接地間抵抗ＲＥが０でない場合は、Ｉｎ（Ｇｖ）が制御電圧Ｖｃｏｎｔに比例しない。これを具体的数値に基づいて説明する。定数として、ＲＥ＝４００［Ω］、ＲＬ＝２００［Ω］、Ｉｓ＝１．３×１０−１７　［Ａ］を与える。
【００３８】
図２はＲＥ＝０のときの図１３の利得制御回路における制御電圧Ｖｃｏｎｔと動作電流Ｉｃとの関係を示す図であり、図３はＲＥ＝４００Ωのときの図１３の利得制御回路における制御電圧Ｖｃｏｎｔと動作電流Ｉｃとの関係を示す図である。
【００３９】
ＲＥ＝０の場合には、動作電流Ｉｃが指数関数的に増加しているのに対して、ＲＥ＝４００［Ω］の場合には、動作電流Ｉｃと制御電圧Ｖｃｏｎｔとはほぼ比例していることがわかる。式（３）において、ＲＥＩｃがｋＴ／ｑ（Ｉｃ／Ｉｓ）よりも大きいためである。
【００４０】
図２および図３の関係から利得を求めると図４および図５のようになる。図４はＲＥ＝０のときの図１３の利得制御回路における制御電圧Ｖｃｏｎｔと利得との関係を示す図であり、図５はＲＥ＝４００Ωのときの図１３の利得制御回路における制御電圧Ｖｃｏｎｔと利得との関係を示す図である。
【００４１】
図４に示すように、ＲＥ＝０のときには、制御電圧Ｖｃｏｎｔの変化に対する利得変化の線形性が良いが、図５に示すように、ＲＥ＝４００Ωのときには、制御電圧Ｖｃｏｎｔの変化に対する利得変化の線形性が悪いことが明らかにわかる。上述のように、エミッタ・接地間抵抗ＲＥは温度変化によるトランジスタ３３のベース・エミッタ電圧Ｖｂｅの変動を抑えるために０とすることができない。したがって、図１３の従来の利得制御回路では、制御電圧Ｖｃｏｎｔに対する利得の線形性を高くすることができない。
【００４２】
次に、図１の利得制御回路の動作を説明する。ここで、抵抗７，８の抵抗値（エミッタ・接地間抵抗）ＲＥは等しいものとする。
【００４３】
図１の利得制御回路においては、バイアス電圧Ｖｂｂ１とトランジスタ３の動作電流Ｉｃ１との間には次の関係がある。
【００４４】
Ｖｂｂ１＝Ｖｂｅ１＋ＲＥ・Ｉｃ１　…（８）
Ｉｃ１＝Ｉｓ・ｅｘｐ（ｑＶｂｅ１／ｋＴ）　…（９）
ここで、Ｖｂｅ１はトランジスタ１のエミッタ・ベース間電圧であり、上式（８），（９）から共通項のＶｂｅ１を消去すると、動作電流Ｉｃ１とバイアス電圧Ｖｂｂ１との関係式が得られる。
【００４５】
Ｖｂｂ１＝ＲＥ・Ｉｃ１＋（ｋＴ／ｑ）Ｉｎ（Ｉｃ１／Ｉｓ）　…（１０）
抵抗７，８の抵抗値ＲＥが０でない場合、図１３の従来の利得制御回路と同様に動作電流Ｉｃ１とバイアス電圧Ｖｂｂ１とは比例関係にある。しかし、図１の利得制御回路では、バイアス電圧Ｖｂｂ１は固定されているので、動作電流Ｉｃ１は定数となる。
【００４６】
次に、電源電圧Ｖｃｃ、制御電圧Ｖｃｏｎｔ、トランジスタ４のベース・エミッタ間電圧Ｖｂｅ２およびトランジスタ４の動作電流Ｉｃ２の間には次の関係がある。電源端子２０と制御端子２５との間の抵抗９，１０を流れる電流Ｉｃｏｎｔがトランジスタ４のベースに流れる電流よりも十分大きい場合、抵抗１０の抵抗値をＲｃｏｎｔとすれば、トランジスタ４の動作電流Ｉｃ２および制御電圧Ｖｃｏｎｔは次式で表される。
【００４７】
Ｉｃ２＝Ｉｓ・ｅｘｐ（ｑＶｂｅ２／ｋＴ）　…（１１）
Ｖｃｏｎｔ＝Ｖｂｅ２＋ＲＥ・Ｉｃ２−Ｒｃｏｎｔ・Ｉｃｏｎｔ　…（１２）
また、抵抗９，１０を流れる電流Ｉｃｏｎｔは、電源電圧Ｖｃｃと制御電圧Ｖｃｏｎｔとの電位差で決まるため、制御電圧Ｖｃｏｎｔに比例する。したがって、制御電圧Ｖｃｏｎｔは次式のようになる。
【００４８】
Ｖｃｏｎｔ＝γ（Ｖｂｅ２＋ＲＥ・Ｉｃ２）　…（１３）
ここで、γは定数である。抵抗７，８の抵抗値ＲＥが０でない場合、図１３の従来の利得制御回路と同様に動作電流Ｉｃ２と制御電圧Ｖｃｏｎｔとは比例関係にある。
【００４９】
ところが、動作電流Ｉｃ２が大きくなり、ＲＥ・Ｉｃ２で表される電圧降下も大きくなると、同時に増幅作用を行うトランジスタ１，２のコレクタに接続されている抵抗５，６における電圧降下も大きくなる。それにより、トランジスタ２のコレクタ・エミッタ間電圧が非常に小さくなる。そして、それまで飽和領域で動作していたトランジスタ２は線形領域で動作するようになる。
【００５０】
さらに、制御電圧Ｖｃｏｎｔが高くなると、動作電流Ｉｃ２は制御電圧Ｖｃｏｎｔに比例して大きくなり、その結果、ＲＥ・Ｉｃ２で表される電圧降下が大きくなり、線形領域で動作するようになったトランジスタ２のコレクタ・エミッタ間電圧がさらに小さくなる。このため、トランジスタ２の利得が制御電圧Ｖｃｏｎｔに比例して小さくなる。
【００５１】
このようにして、図１の利得制御回路においては、制御電圧Ｖｃｏｎｔの変化に対して利得が直線的に変化する。
【００５２】
本実施の形態の利得制御回路においては、定電流源を構成するトランジスタ３および抵抗７と並列に、利得制御部を構成するトランジスタ４および抵抗８が設けられているので、定電流源の抵抗７が利得制御部の抵抗８により実効的に０に相殺される。それにより、定電流源の抵抗７の存在により制御電圧Ｖｃｏｎｔに対する利得の線形性が劣化することが防止される。したがって、本実施の形態に係る利得制御回路では、数個の素子を追加するだけで、従来の利得制御回路に比べて制御電圧に対する利得の線形性が高くなる。
【００５３】
また、抵抗９，１０の抵抗値を変更することにより可変利得に対応する制御電圧の範囲を任意に設定することができる。
【００５４】
さらに、本実施の形態の利得制御回路は、専用の集積回路を用いることなく、トランジスタおよび抵抗のみからなる簡単な回路構成で実現される。また、本実施の形態の利得制御回路は、トランジスタおよび抵抗のみで構成されるので、従来のプロセスをそのまま適用することにより製造することができるとともに集積回路化に適している。
【００５５】
本実施の形態では、トランジスタ１，２，７，８が第１、第２、第３および第４のトランジスタに相当し、抵抗７，８が第１および第２の抵抗要素に相当する。また、抵抗５，６が第１および第２の負荷素子に相当する。さらに、電源電圧Ｖｃｃが第１の電位に相当し、接地電位が第２の電位に相当する。
【００５６】
なお、上記実施の形態では、利得制御回路をバイポーラトランジスタにより構成しているが、バイポーラトランジスタの代わりに他のトランジスタを用いてもよい。例えば、ＮＭＯＳトランジスタ等の電界効果トランジスタにより利得制御回路を構成してもよい。
【００５７】
また、上記実施の形態では、第１および第２の負荷素子として抵抗５，６を用いているが、抵抗５，６の代わりにトランジスタ、インダクタ等の他の負荷素子を用いてもよい。
【００５８】
さらに、上記実施の形態では、２入力１出力の利得制御回路について説明したが、本発明は、２入力２出力の利得制御回路、２入力１出力の利得制御回路、１入力１出力の利得制御回路等にも適用することができる。
【００５９】
【実施例】
ここで、比較例および実施例の利得制御回路を設計し、制御電圧に対する利得の線形性を比較した。
【００６０】
図６は比較例の利得制御回路の構成を示す回路図である。図６の利得制御回路は、ｎｐｎバイポーラトランジスタ（以下、トランジスタと略記する）３１，３２，３３，３７、抵抗３４〜３６，３８〜４１およびキャパシタ４２〜４５により構成されている。
【００６１】
トランジスタ３１のベースはノードＮ３１に接続され、コレクタは抵抗３４を介して電源端子５０に接続され、エミッタはトランジスタ３３のコレクタに接続されている。ノードＮ３１はキャパシタ４３を介して入力端子５１に接続されている。トランジスタ３２のベースはノードＮ３２に接続され、コレクタは抵抗３５を介して電源端子５０に接続され、エミッタはトランジスタ３３のコレクタに接続されている。ノードＮ３２はキャパシタ４４を介して接地端子に接続されている。制御端子５４とノードＮ３１との間に抵抗３９が接続され、制御端子５４とノードＮ３２との間に抵抗４０が接続されている。
【００６２】
トランジスタ３３のベースは抵抗４１を介して制御端子５４に接続され、エミッタは抵抗３６を介して接地端子に接続されている。抵抗３６に並列にキャパシタ４２が接続されている。
【００６３】
トランジスタ３７のベースはトランジスタ３１のコレクタに接続され、コレクタは電源端子５０に接続され、エミッタは抵抗３８を介して接地端子に接続されるとともにキャパシタ４５を介して出力端子５３に接続されている。
【００６４】
電源端子５０には電源電圧Ｖｃｃが与えられる。入力端子５１には入力信号Ｖｉｎが与えられる。制御端子５４には制御電圧Ｖｃｏｎｔが与えられる。出力端子５３には出力信号Ｖｏｕｔが現れる。
【００６５】
図６の利得制御回路においては、トランジスタ３２のベースがキャパシタ４４を介して高周波的に接地されている。そのため、トランジスタ３１のベースおよびトランジスタ３２のベースには、位相が互いに１８０度異なる入力信号が与えられる。キャパシタ４３，４５は直流成分の通過を阻止するために設けられている。抵抗３４，３５が負荷抵抗に相当し、抵抗３６がエミッタ・接地間抵抗に相当する。キャパシタ４２はトランジスタ３３のエミッタを高周波的に接地し、回路全体の雑音を低減する役割を果たす。抵抗３９，４０がトランジスタ３１，３２を駆動するためのバイアス回路として働く。制御電圧Ｖｃｏｎｔを変化させることにより、トランジスタ３３および抵抗３６からなるエミッタフォロワにより利得を変化させることができる。
【００６６】
抵抗３４，３５の抵抗値はそれぞれ２００Ωであり、抵抗３６の抵抗値は４００Ωであり、抵抗３８の抵抗値は７００Ωであり、抵抗３９，４０の抵抗値はそれぞれ２０００Ωであり、抵抗４１の抵抗値は１０００Ωである。キャパシタ４２の容量値は５０ｐＦであり、キャパシタ４３，４５の容量値は１０００ｐＦであり、キャパシタ４４の容量値は３０ｐＦである。電源電圧Ｖｃｃは２．７Ｖであり、制御電圧Ｖｃｏｎｔは２．７Ｖである。
【００６７】
図７は比較例および実施例の利得制御回路における利得の周波数特性を示す図である。図７に示すように、キャパシタ４２のピーキング効果により１００〜５００ＭＨｚで利得が持ち上がっているが、遮断周波数は約１ＧＨｚとなり、利得は約２４ｄＢとなっている。
【００６８】
次に、利得制御の特性を調べるために、通信分野でよく用いられる１．９ＧＨｚでの利得を計算した。なお、１．９ＧＨｚは遮断周波数よりも大きいが、利得制御回路における利得制御の効果はまったく同じである。
【００６９】
図８は比較例の利得制御回路における制御電圧と利得との関係を示す図である。図８に示すように、比較例の利得制御回路では、制御電圧Ｖｃｏｎｔと利得とが対数的に変化しており、理論から得られる図５の関係と同じになっている。制御電圧Ｖｃｏｎｔが２．８Ｖを超えると利得が急激に落ちているのは、動作電流Ｉｃが大きくなることにより、トランジスタ３１，３２のコレクタ・エミッタ間電圧が減少し、これらのトランジスタ３１，３２が線形領域で動作するようになったためである。
【００７０】
具体的には、制御電圧Ｖｃｏｎｔが２．８Ｖのとき、トランジスタ３３および抵抗３６を流れる電流は４．５ｍＡであるから、抵抗３６の電圧降下は４００［Ω］×４．５［ｍＡ］＝１．８［Ｖ］となる。また、抵抗３４，３５の各々には、トランジスタ３３および抵抗３６に流れる電流の半分が流れるので、抵抗３４，３５の各々の電圧降下は２００［Ω］×２．２５［ｍＡ］＝０．４５［Ｖ］となる。したがって、トランジスタ３１またはトランジスタ３２のコレクタとトランジスタ３３のエミッタとの間には電圧０．４５Ｖがかかる。トランジスタの１つ当たりにかかる電圧は約０．２３Ｖとなるので、制御電圧Ｖｃｏｎｔを大きくして動作電流Ｉｃを増加させると、入力信号の増幅作用を行うトランジスタ３１，３２が線形領域で動作するようになり、利得が低下する。
【００７１】
図９は実施例の利得制御回路の構成を示す回路図である。図９の利得制御回路は、ｎｐｎバイポーラトランジスタ（以下、トランジスタと略記する）１，２，３，４，１１、抵抗５〜１０，１２〜１５およびキャパシタ１６〜１９により構成されている。
【００７２】
トランジスタ１のベースはノードＮ１に接続され、コレクタは抵抗５を介して電源端子２０に接続され、エミッタはトランジスタ３のコレクタに接続されている。トランジスタ２のベースはノードＮ２に接続され、コレクタは抵抗６を介して電源端子２０に接続され、エミッタはトランジスタ４のコレクタに接続されている。ノードＮ１はキャパシタ１７を介して入力端子２１に接続されている。ノードＮ２はキャパシタ１８を介して接地端子に接続されている。また、ノードＮ１と電源端子２０との間に抵抗１３が接続され、ノードＮ２と電源端子２０との間に抵抗１４が接続されている。
【００７３】
トランジスタ３のベースは抵抗１５を介して電源端子２０に接続され、エミッタは抵抗７を介して接地端子に接続されている。抵抗７に並列にキャパシタ１６が接続されている。トランジスタ４のベースはノードＮ３に接続され、エミッタは抵抗８を介して接地端子に接続されている。
【００７４】
電源端子２０とノードＮ３との間に抵抗９が接続され、ノードＮ３と制御端子２５との間に抵抗１０が接続されている。
【００７５】
トランジスタ１１のベースはトランジスタ１のコレクタに接続され、コレクタは電源端子２０に接続され、エミッタは抵抗１２を介して接地端子に接続されるとともキャパシタ１９を介して出力端子２３に接続されている。
【００７６】
電源端子２０には電源電圧Ｖｃｃが与えられる。入力端子２１には入力信号Ｖｉｎが与えられる。制御端子２５には制御電圧Ｖｃｏｎｔが与えられる。出力端子２３に出力信号Ｖｏｕｔが現れる。
【００７７】
図９の利得制御回路においては、ノードＮ２はキャパシタ１８を介して高周波的に接地されている。そのため、トランジスタ１のベースおよびトランジスタ２のベースには、位相が互いに１８０度異なる入力信号が与えられる。キャパシタ１７，１９は直流成分の通過を阻止するために設けられている。抵抗５，６は負荷抵抗に相当し、抵抗７，８はエミッタ・接地間抵抗に相当する。キャパシタ１６はトランジスタ３のエミッタを高周波的に接地し、回路全体の雑音を低減する役割を果たす。抵抗１３，１４は抵抗１５ととともにトランジスタ１，２を駆動するためのバイアス回路を構成する。抵抗１５、トランジスタ３および抵抗７により構成される回路と、抵抗９、トランジスタ４および抵抗８により構成される回路とは同一構成を有する。制御電圧Ｖｃｏｎｔを変化させることにより、トランジスタ４および抵抗８からなるエミッタフォロアにより利得を変化させることができる。
【００７８】
抵抗５，６の抵抗値はそれぞれ２００Ωであり、抵抗７，８の抵抗値はそれぞれ４００Ωであり、抵抗９の抵抗値は１０００Ωであり、抵抗１０の抵抗値は２０００Ωであり、抵抗１２の抵抗値は７００Ωであり、抵抗１３，１４の抵抗値はそれぞれ２０００Ωであり、抵抗１５の抵抗値は１０００Ωである。キャパシタ１６の容量値は５０ｐＦであり、キャパシタ１７，１９の容量値は１０００ｐＦであり、キャパシタ１８の容量値は３０ｐＦである。電源電圧Ｖｃｃは２．７Ｖである。
【００７９】
制御電圧Ｖｃｏｎｔが０Ｖのときの利得の周波数特性は図７に示される。したがって、実施例の利得制御回路の遮断周波数は約１ＧＨｚであり、利得は約２４ｄＢである。
【００８０】
次に、実施例における利得制御の特性を調べるために、比較例と同様に１．９ＧＨｚでの利得を計算した。
【００８１】
図１０は実施例の利得制御回路における制御電圧と利得との関係を示す図である。図１０に示すように、実施例の利得制御回路では、利得が制御電圧Ｖｃｏｎｔに比例して変化しており、理論を反映している。
【００８２】
このように、実施例の利得制御回路では、数個の素子を追加するだけで比較例の利得制御回路に比べて線形性が高くなることがわかる。
【００８３】
なお、制御電圧Ｖｃｏｎｔにより利得を低下させた場合、実施例の利得制御回路では、比較例の利得制御回路に比べて雑音指数の劣化が抑制された。
【００８４】
次に、図９の実施例の利得制御回路をＢｉＣＭＯＳ（バイポーラ・相補型金属酸化物半導体）プロセスにより試作し、特性を測定した。電源電圧Ｖｃｃとし２．７Ｖを電源端子２０に印加し、制御電圧Ｖｃｏｎｔを変化させたときの動作電流Ｉｃおよび１．９ＧＨｚでの利得を測定した。
【００８５】
図１１は試作した実施例の利得制御回路における制御電圧と動作電流との関係の測定結果を示す図である。図１２は試作した実施例の利得制御回路における制御電圧と利得との関係の測定結果を示す図である。
【００８６】
図１１に示すように、制御電圧Ｖｃｏｎｔが０Ｖから２Ｖの範囲で動作電流Ｉｃが直線的に変化している。また、図１２に示すように、制御電圧Ｖｃｏｎｔが０Ｖから２Ｖの範囲で利得が直線的に変化している。このように、実施例の利得制御回路では、制御電圧Ｖｃｏｎｔに対する動作電流および利得の線形性が高いことがわかる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る利得制御回路の構成を示す回路図である。
【図２】エミッタ・接地間抵抗が０のときの図１３の利得制御回路における制御電圧と動作電流との関係を示す図である。
【図３】エミッタ・接地間抵抗が４００Ωのときの図１３の利得制御回路における制御電圧と動作電流との関係を示す図である。
【図４】エミッタ・接地間抵抗が０のときの図１３の利得制御回路における制御電圧と利得との関係を示す図である。
【図５】エミッタ・接地間抵抗が４００Ωのときの図１３の利得制御回路における制御電圧と利得との関係を示す図である。
【図６】比較例の利得制御回路の構成を示す回路図である。
【図７】実施例および比較例の利得制御回路における利得の周波数特性を示す図である。
【図８】比較例の利得制御回路における制御電圧と利得との関係を示す図である。
【図９】実施例の利得制御回路の構成を示す回路図である。
【図１０】実施例の利得制御回路における制御電圧と利得との関係を示す図である。
【図１１】試作した実施例の利得制御回路における制御電圧と動作電流との関係の測定結果を示す図である。
【図１２】試作した実施例の利得制御回路における制御電圧と利得との関係の測定結果を示す図である。
【図１３】従来の利得制御回路の構成を示す回路図である。
【符号の説明】
１〜４，１１　ｎｐｎバイポーラトランジスタ
５〜１０，１２〜１５　抵抗
１６〜１９　キャパシタ
２０　電源端子
２１，２２　入力端子
２３　出力端子
２４　バイアス端子
２５　制御端子
Ｖｃｃ　電源電圧
Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ　入力信号
Ｖｏｕｔ　出力信号
Ｖｂｂ１　バイアス電圧
Ｖｃｏｎｔ　制御電圧
【図１】
2004064121.tif 000003
【図２】
2004064121.tif 000004
【図３】
2004064121.tif 000005
【図４】
2004064121.tif 000006
【図５】
2004064121.tif 000007
【図６】
2004064121.tif 000008
【図７】
2004064121.tif 000009
【図８】
2004064121.tif 000010
【図９】
2004064121.tif 000011
【図１０】
2004064121.tif 000012
【図１１】
2004064121.tif 000013
【図１２】
2004064121.tif 000014
【図１３】
2004064121.tif 000015