(57)【要約】【課題】端子数の増加を抑えながら複数のバス幅のデバイスに対応することができ、エリアの利用効率の高いメモリ制御装置を提供すること。【解決手段】バス幅の異なる複数のエリアを有するメモリを管理してメモリのいずれかのエリアを選択するエリア選択信号およびアドレス信号を出力するＣＰＵと、ＣＰＵからの複数のエリア選択信号の論理和を取るエリア選択論理和回路２２と、ＣＰＵからのアドレス信号２１とエリア選択論理和回路２３からのエリア選択信号とからＣＰＵのエリアを分割して複数のデバイス選択信号を生成するエリア制御回路２３とを備える。複数のバス幅のデバイスが接続される場合でも、各バス幅に対応したＣＰＵのエリアからアクセスすることに対応でき、端子数の増加を抑えながら複数のバス幅のデバイスに対応することができる。【選択図】  図３
2004151969.tif 000002
【特許請求の範囲】
【請求項１】
バス幅の異なる複数のエリアを有するメモリを管理して前記メモリのいずれかのエリアを選択するエリア選択信号およびアドレス信号を出力するメモリ管理手段と、
前記メモリ管理手段から出力される前記エリア選択信号の論理和を得るエリア選択信号論理和手段と、
前記エリア選択信号論理和手段の前記論理和と前記メモリ管理手段の前記アドレス信号とからバス幅の異なる複数のデバイスを選択するデバイス選択信号を出力するデバイス選択手段とを備え、
バス幅が同じ前記デバイスと前記メモリとの接続を行うメモリ制御装置。
【請求項２】
前記メモリ管理手段は、前記複数のデバイスに割り当てられるアドレス信号を、前記複数のエリア間で異なるアドレス信号とすることを特徴とする請求項１に記載のメモリ制御装置。
【請求項３】
前記メモリ管理手段と前記エリア選択信号論理和手段との間に、前記エリア選択信号の前記エリア選択信号論理和手段への入力を有効または無効の切り換えを行うエリア選択信号制御手段を備えたことを特徴とする請求項１または請求項２に記載のエリア制御装置。
【請求項４】
バス幅の異なる複数のエリアを有するメモリを管理して前記メモリのいずれかのエリアを選択するエリア選択信号およびアドレス信号を出力するメモリ管理手段と、
前記メモリ管理手段の前記エリア選択信号および前記アドレス信号からそれぞれのデバイスが選択されるデバイス選択信号を出力する前記エリア別の複数のデバイス選択手段と、
前記複数のデバイス選択手段から出力されるデバイス選択信号から、接続されるデバイスのバス幅に応じた前記デバイス選択信号を選択するデバイス選択信号セレクト手段とを備えたことを特徴とするメモリ制御装置。
【請求項５】
前記デバイス選択信号セレクト手段は、前記デバイス選択信号の論理和を得るデバイス選択信号論理和手段を備え、前記デバイス選択手段と前記デバイス選択信号論理和手段との間に前記デバイス選択手段のそれぞれの出力の有効または無効の切り換えを行うデバイス選択信号制御手段を備えたことを特徴とする請求項４に記載のメモリ制御装置。
【請求項６】
前記メモリ制御装置において、前記デバイス選択信号を出力させる複数の外部端子のうちいずれの外部端子から出力させるかを制御する外部端子選択手段を備えたことを特徴とする請求項１ないし請求項５のいずれかに記載のメモリ制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリを有効活用するためのメモリ制御装置に関する。
【０００２】
【従来の技術】
図１７は従来のメモリ制御を行うコンピュータシステムの構成を示す概略ブロック図である。コンピュータシステム１０１は、各種演算を行うＣＰＵ１０２と、メモリ制御装置１１３の動作プログラムを格納するプログラムＲＯＭ１０３と、作業データやＣＰＵ１０２による演算処理結果を記憶するＳＤＲＡＭ１０４と、メモリ制御装置１１３への電源供給が停止した際にも必要なデータを保持しておくバックアップ用のＳＲＡＭ１０５と、描画、表示機能を制御する表示・描画回路１０６と、ＣＰＵ１０２の周辺モジュールや各種インタフェースを格納する入出力処理回路１０７と、各種機能を実現するための周辺デバイス１０８、１０９、１１０等からなる。入出力回路１０７は、ＣＰＵ２からのアドレス信号とエリア選択信号とからＣＰＵ１０２のエリアを分割し、複数のデバイス選択信号を生成するメモリ制御装置１１３を備えている。なお、ここでは、接続される周辺デバイス数が３つの場合を例としたが、この数はシステムの機能仕様に応じて増減する。
【０００３】
図１８に示すように、ＣＰＵ１０２の外部アドレス空間１１４は、通常、複数のエリアに分割されている。例えば、外部アドレス空間１１４がｎ個のエリアに分割されている場合、各エリアに対するアクセスは、エリア選択信号ＣＳ０、ＣＳ１、…、ＣＳｎにより行われる。アクセスタイミングの制御やバス幅の指定は各エリアごとに独立に行う。各エリアに１対１でデバイスが接続される場合、アクセスタイミングが合っていれば、エリア選択信号ＣＳ０、ＣＳ１、…、ＣＳｎ信号により各デバイスを直接選択することが可能となる。ただし、アクセスタイミングが合っていなかったり、各エリアをさらに複数のデバイスに割り当てたい場合は、入出力処理回路１０７により、アクセスタイミング生成やエリア分割制御を行う。
【０００４】
図１７において、ＣＰＵ１０２、ＳＤＲＡＭ１０４、表示・描画回路１０６と入出力回路１０７とは高速処理を要するため高速系バス１１１で接続されている。また、入出力処理回路１０７とＲＯＭ１０３、ＳＲＡＭ１０５、周辺デバイス１０８、１０９、１１０とは低速系バス１１２で接続されている。各デバイスに対する選択信号は、入出力処理回路１０７により生成される（ＣＰＵ１０２からのエリア選択信号をそのまま接続できる場合は直結も可能である）。高速系バス１１１における選択信号は、ＳＤＲＡＭ１０４に対するデバイス選択信号ＳＤＣＳ、表示・描画回路１０６に対するデバイス選択信号ＧＣＳである。低速系バス１１２における選択信号は、ＲＯＭ１０３に対するデバイス選択信号ＬＣＳ０、ＳＲＡＭ１０５に対するデバイス選択信号ＬＣＳ１、周辺デバイス１０８に対するデバイス選択信号ＬＣＳ２、周辺デバイス１０９に対するデバイス選択信号ＬＣＳ３、周辺デバイス１１０に対するデバイス選択信号ＬＣＳ４である。
【０００５】
図１９は入出力処理回路１０７において、低速系バス１１２に接続されるデバイス群に対し、ＣＰＵ１０２の１つのエリアを割り当て、エリア分割制御を行うメモリ制御装置１１３の構成を示している。各デバイスに対するアクセスタイミング生成は、このブロックの後段で行われるものとする。図１９において、アドレス信号１２１は、ＣＰＵ１０２から出力されるアドレス信号である。エリア制御回路１２２は、アドレス信号１２１とエリア選択信号ＣＳｘにより、そのエリアをｍ個のエリアに等分割、もしくは、必要に応じたサイズで分割する。エリア選択信号ＣＳｘはＣＰＵ１０２から出力されるｎ本のエリア選択信号の任意の１本である。エリア制御回路１２２により分割されたｍ個のエリアに対し、アクセスタイミングを個々に生成することで、各デバイスに最適なタイミングでアクセスできるようになる。このように、ＣＰＵ１０２のエリアを分割することによって、ＣＰＵ１０２のエリア数が接続するデバイスに対して不足している場合でも対応できるようになる。
【０００６】
図２０および図２１はエリア分割の一例を示す図である。図２０はＣＰＵ１０２の１つのエリアを６４ＭＢとし、そのエリアを８分割し、各分割エリアを８ＭＢにした場合の例である。図２１は、同じくＣＰＵ１０２の１つのエリアを６４ＭＢとし、そのエリアを３２ＭＢ、１６ＭＢ、８ＭＢ、８ＭＢと４つのエリアに分割した場合の例である。入出力処理回路１０７からは、図２０では８本のデバイス選択信号ＬＣＳ０〜ＬＣＳ７が、図２１の場合は４本のデバイス選択信号ＬＣＳ０〜ＬＣＳ３が、それぞれタイミング生成が行われた後に出力される。
【０００７】
一方、バス幅制御はＣＰＵ１０２で行われ、入出力処理回路１０７はバス幅変換の機能を持たない。したがって、ＣＰＵ１０２の各エリアのバス幅設定と接続するデバイスのバス幅を基本的には合わせる必要がある。すなわち、ＣＰＵ１０２のあるエリアのバス幅を８ビットに設定した場合は、そのエリアに接続可能なデバイスのバス幅は８ビット、バス幅を１６ビットに設定した場合は接続可能なデバイスのバス幅は１６ビット、バス幅を３２ビットに設定した場合は接続可能なデバイスのバス幅は３２ビットということになる。図１９に示したエリア制御回路１２２は、同一バス幅のデバイスに対して有効なため、異なるバス幅のデバイスが混在するようなケースでは、バス幅相当分のデバイス選択信号が必要となる。なお、この種のメモリ制御装置は、非特許文献１に記載されている。
【０００８】
【非特許文献１】
（株）日立小平セミコン技術ドキュメントグループ編「ＳＨ７７５０シリーズハードウェアマニュアル」、（株）日立製作所２００１年５月第５版、ｐ．１３−１〜１３−９
【０００９】
【発明が解決しようとする課題】
上記した従来例では、低速系バスに接続されるデバイスのバス幅が同一の場合に有効であるが、さまざまなシステムに対応するためには、できるだけ汎用性を持たせる必要から、ＣＰＵの設定可能なバス幅分（例えば８ビット、１６ビット、３２ビット）のエリア制御回路を用意することが必要となる。例えば、図２０に示すように、エリア制御回路１２２によりエリアを８分割するような場合には、単純に計算すると、バス幅３種類×８分割＝２４本のデバイス選択信号が必要になってしまう。しかし、実際のシステムでは、各バス幅のデバイスが少数ずつ接続されるような場合や、１つのバス幅のデバイスが数多く接続される場合が多く、接続されるデバイスの総数はそれほど多くはない。したがって、上記のような構成は、回路が大規模になり端子数が増大する割りにデバイス選択信号の多くが使用されない場合がほとんどであり、あまり効果的ではないという問題があった。
【００１０】
本発明は、上記従来の課題を解決するものであり、端子数の増加を抑えながら複数のバス幅のデバイスに対応することができ、エリアの利用効率の高いメモリ制御装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明のメモリ制御装置は、バス幅の異なる複数のエリアを有するメモリを管理して前記メモリのいずれかのエリアを選択するエリア選択信号およびアドレス信号を出力するメモリ管理手段と、前記メモリ管理手段から出力される前記エリア選択信号の論理和を得るエリア選択信号論理和手段と、前記エリア選択信号論理和手段の前記論理和と前記メモリ管理手段の前記アドレス信号とからバス幅の異なる複数のデバイスを選択するデバイス選択信号を出力するデバイス選択手段とを備え、バス幅が同じ前記デバイスと前記メモリとの接続を行うメモリ制御装置である。この構成により、バス幅の異なる複数のデバイスが接続される場合でも、各バス幅に対応したＣＰＵのエリアからアクセスすることで対応でき、また、エリアの分割数が従来の１エリアに対するエリア分割の場合と同一のため、デバイス選択信号数も従来通りであり、回路規模や端子数の増加を抑えながら複数のバス幅のデバイスに対応することができる。
【００１２】
また、本発明のメモリ制御装置は、前記メモリ管理手段は、前記複数のデバイスに割り当てられるアドレス信号を、前記複数のエリア間で異なるアドレス信号とすることを特徴とする。この構成により、メモリエリアの配置の自由度を高めることができる。
【００１３】
また、本発明のメモリ制御装置は、前記メモリ管理手段と前記エリア選択信号論理和手段との間に、前記エリア選択信号の前記エリア選択信号論理和手段への入力を有効または無効の切り換えを行うエリア選択信号制御手段を備えたことを特徴とする。この構成により、各エリアからのエリア選択信号を論理和手段に入力する／しないを選択することができ、エリア選択信号を分割して使用する用途にも、分割せずに直接利用する用途にも使用することができる。また、比較的小さなアドレス空間を持つ複数のデバイスから、大きなアドレス空間を持つデバイスまで幅広く対応することができ、様々のシステムに適用可能で、汎用性を高めることができる。
【００１４】
また、本発明のメモリ制御装置は、バス幅の異なる複数のエリアを有するメモリを管理して前記メモリのいずれかのエリアを選択するエリア選択信号およびアドレス信号を出力するメモリ管理手段と、前記メモリ管理手段の前記エリア選択信号および前記アドレス信号からそれぞれのデバイスが選択されるデバイス選択信号を出力する前記エリア別の複数のデバイス選択手段と、前記複数のデバイス選択手段から出力されるデバイス選択信号から、接続されるデバイスのバス幅に応じた前記デバイス選択信号を選択するデバイス選択信号セレクト手段とを備えたことを特徴とする。この構成により、複数のバス幅のデバイスが接続される場合でも、各デバイス選択信号をデバイスのバス幅に対応したＣＰＵのエリアに対応させてアクセスすることができ、回路規模や端子数の増加を抑えながら複数のバス幅のデバイスに対応することができる。また、デバイス選択信号の対象エリアとして選択したＣＰＵのエリアの中で、デバイスアクセス用として使用しないエリアについては、他のアクセス用途に使用でき、外部デバイス用にＣＰＵのエリアを専用に確保できない場合でも、他のアクセスと兼用により対応することができ、エリアの利用効率が高めることができる。
【００１５】
また、本発明のメモリ制御装置は、前記デバイス選択信号セレクト手段は、前記デバイス選択信号の論理和を得るデバイス選択信号論理和手段を備え、前記デバイス選択手段と前記デバイス選択信号論理和手段との間に前記デバイス選択手段のそれぞれの出力の有効または無効の切り換えを行うデバイス選択信号制御手段を備えたことを特徴とする。この構成により、ＣＰＵの各エリアに対するデバイス選択信号のどの選択信号を有効化するかを制御することで、同一デバイスを複数のＣＰＵエリアからアクセスできるようになり、同じデバイスを異なるバス幅でアクセスしたり、同じデバイスのアクセスできる領域を変えたりすることができる。例えば、ある条件下でデバイスのアクセス領域に使用制限をかけたり、リード領域とライト領域を分けて、一部の領域をリードしかできないライトプロテクト領域にするといった使用方法が可能になる。
【００１６】
また、本発明のメモリ制御装置は、前記メモリ制御装置において、前記デバイス選択信号を出力させる複数の外部端子のうちいずれの外部端子から出力させるかを制御する外部端子選択手段を備えたことを特徴とする。この構成により、デバイス選択手段により生成されたデバイス選択信号を出力する外部端子を任意に選択することができ、分割エリアよりも大きい容量の外部デバイスを接続する場合でも、連続する複数の分割エリアに対応するデバイス選択信号を同一の外部端子から出力させることで対応でき、外付け回路を追加する必要がなく、コスト低減や高密度実装、高速動作が可能となる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の実施の形態におけるコンピュータシステムの構成を示しており、入出力回路７を除いては、図１７に示した従来例と同様である。コンピュータシステム１は、各種演算を行うとともに、エリア選択信号およびアドレス信号を出力してメモリ管理を行うメモリ管理手段であるＣＰＵ２と、メモリ制御装置１３の動作プログラムを格納するプログラムＲＯＭ３と、作業データやＣＰＵ２による演算処理結果を記憶するＳＤＲＡＭ４と、メモリ制御装置１３への電源供給が停止した際にも必要なデータを保持しておくバックアップ用のＳＲＡＭ５と、描画、表示機能を制御する表示・描画回路６と、ＣＰＵ２の周辺モジュールや各種インタフェースを格納する入出力処理回路７と、各種機能を実現するための周辺デバイス８、９、１０等からなる。入出力回路７は、ＣＰＵ２からのアドレス信号と、ＣＰＵ２からの複数のエリア選択信号の論理和を取る論理和回路からのエリア選択信号とからＣＰＵ２のエリアを分割し、接続デバイスへの複数の選択信号を生成するメモリ制御装置１３を備えている。なお、ここでは、接続される周辺デバイス数が３つの場合を例としたが、この数はシステムの機能仕様に応じて増減する。
【００１８】
図２に示すように、ＣＰＵ２の外部アドレス空間１４は、通常、複数のエリアに分割されている。例えば、外部アドレス空間１４がｎ個のエリアに分割されている場合、各エリアに対するアクセスは、エリア選択信号ＣＳ０、ＣＳ１、…、ＣＳｎにより行われる。アクセスタイミングの制御やバス幅の指定は各エリアごとに独立に行う。各エリアに１対１でデバイスが接続される場合、アクセスタイミングが合っていれば、エリア選択信号ＣＳ０、ＣＳ１、…、ＣＳｎ信号により各デバイスを直接選択することが可能となる。ただし、アクセスタイミングが合っていなかったり、各エリアをさらに複数のデバイスに割り当てたい場合は、入出力処理回路７により、アクセスタイミング生成やエリア分割制御を行う。
【００１９】
図１において、ＣＰＵ２、ＳＤＲＡＭ４、表示・描画回路６と入出力回路７とは高速処理を要するため高速系バス１１で接続されている。また、入出力処理回路７とＲＯＭ３、ＳＲＡＭ５、周辺デバイス８、９、１０とは低速系バス１２で接続されている。各デバイスに対する選択信号は、入出力処理回路７により生成される（ＣＰＵ２からのエリア選択信号をそのまま接続できる場合は直結も可能である）。高速系バス１１における選択信号は、ＳＤＲＡＭ４に対するデバイス選択信号ＳＤＣＳ、表示・描画回路６に対するデバイス選択信号ＧＣＳである。低速系バス１２における選択信号は、ＲＯＭ３に対するデバイス選択信号ＬＣＳ０、ＳＲＡＭ５に対するデバイス選択信号ＬＣＳ１、周辺デバイス８に対するデバイス選択信号ＬＣＳ２、周辺デバイス９に対するデバイス選択信号ＬＣＳ３、周辺デバイス１０に対するデバイス選択信号ＬＣＳ４である。
【００２０】
次に、入出力回路７におけるメモリ制御装置１３の種々の実施態様について説明する。
（実施の形態１）
図３はメモリ制御装置１３の第１の実施の形態における構成を示している。図３において、アドレス信号２１は、中央処理手段であるＣＰＵ２から出力されるアドレス信号である。エリア選択論理和回路２２は、ＣＰＵ２からのエリア選択信号ＣＳ０、ＣＳ１、…、ＣＳｎの論理和を取るエリア選択信号論理和手段である。エリア制御回路２３は、ＣＰＵ２からのアドレス信号２１と、エリア選択論理和回路２２の出力とから、アドレス信号２１に対応するデバイス選択信号ＬＣＳ０〜ＬＣＳｍ信号を出力するデバイス選択手段である。
【００２１】
図４は図３に示したエリア制御回路２３によるエリア分割の一例を示している。外部デバイスに割り当てられているアドレス空間の大きさは、図１８で示した従来例の場合と同一であるが、本実施の形態では、ＣＰＵ２のエリア０からエリアｎまでの各エリアからこのアドレス空間にアクセスできる点が大きく異なる。したがって、複数のバス幅のデバイスが接続される場合でも、各バス幅に対応したＣＰＵのエリアからアクセスすることで対応できる。
【００２２】
次に、本実施の形態１におけるＣＰＵ２の各エリアからのアクセスを可能とするエリア分割制御動作について図５を参照して説明する。図５はＣＰＵ２の１つのエリアを６４ＭＢとし、そのエリアを８分割し、各分割エリアを８ＭＢにした場合の例を示している。各デバイスのアドレス空間は８ＭＢ以下とし、３２ビットデバイス１つ、１６ビットデバイス５つ、８ビットデバイス２つを接続している。ＣＰＵ２のエリア０を３２ビット空間、エリア１を１６ビット空間、エリア４を８ビット空間に設定し、３２ビットデバイスにアクセスする場合は、エリア０空間からアクセスし、１６ビットデバイスにアクセスする場合はエリア１よりアクセスする。また、８ビットデバイスにアクセスする場合はエリア４からアクセスする。本実施の形態１では、エリア０は最初の８ＭＢ空間のみをＬＣＳ０に対応するデバイス用の空間として使用しており、他の５６ＭＢ空間はデバイス用には使用していない。ただし、図３のエリア制御回路２３には、各エリア選択信号の論理和回路２２の出力が入力されるため、エリア０の他の５６ＭＢ空間にアクセスすると、ＬＣＳ１〜ＬＣＳ７が出力されてしまう。そのため、エリア０のその他の空間は他の用途で使用することはできない。エリア１やエリア４の未使用空間についても同様である。
【００２３】
このように、本実施の形態１によれば、エリア分割を行うエリア制御回路２３の前段にＣＰＵ２の各エリアからのエリア選択信号ＣＳ０、ＣＳ１、…、ＣＳｎの論理和を取るエリア選択論理和回路２２を挿入したので、ＣＰＵ２の各エリアからエリア制御回路２３にアクセスすることでき、複数のバス幅のデバイスが接続される場合でも、各バス幅に対応したＣＰＵ２のエリアからのアクセスが可能となり、回路規模や端子数の増加を抑えながら複数のバス幅のデバイスに対応することができる。
【００２４】
（実施の形態２）
図６はメモリ制御装置１３の第２の実施の形態における構成を示している。本実施の形態２が図３に示した実施の形態１と異なるのは、エリア選択論理和回路２２の前段にエリア選択スイッチ回路２４が挿入されていることである。エリア選択スイッチ回路２４は、ＣＰＵ２からエリア選択論理和回路２３へのエリア選択信号入力の有効または無効、すなわちＣＰＵ２の各エリアからのエリア選択信号ＣＳ０、ＣＳ１、…、ＣＳｎをそれぞれエリア選択論理和回路２２に入力する／しないを選択制御するエリア選択信号制御手段である。エリア選択スイッチ回路２４により入力しないことが選択されたエリア選択信号は常に非選択状態になる。他の構成については図３に示した実施の形態１と同様である。
【００２５】
次に、本実施の形態２におけるＣＰＵ２の各エリアからのアクセスを可能とするエリア分割制御動作について図７を参照して説明する。図７は図５の場合に対して、エリア０に対応するエリア選択信号に対応するエリア選択スイッチ回路２４を入力しない側に選択した場合の例を示している。図５ではエリア０をエリア分割の対象エリアをしていたが、図７の場合は、エリア０をエリア分割しないエリアとしている。図５の場合と同様、エリア０に３２ビットのデバイスを接続する場合に、図５では最大で８ＭＢのアドレス空間までしか確保できなかったが、図７の場合は最大で６４ＭＢのアドレス空間を確保できる。また、エリア０のデバイスのアドレス空間が８ＭＢの場合に、図５では他の５６ＭＢ空間は使用不可であったが、本実施の形態２では、外部に何らかの制御回路を設けることで、他の５６ＭＢ空間を別の用途で使用することができる。
【００２６】
このように、本実施の形態２によれば、各エリアからのエリア選択信号ＣＳ０、ＣＳ１、…、ＣＳｎをエリア選択論理和回路２２に入力するか／しないかを、エリア選択スイッチ回路２４により選択できるようにしたので、エリア選択信号を分割して使用したり、分割せずに直接使用するなど、用途に応じて使い分けることが可能となる。これにより、比較的小さいなアドレス空間を持つ複数のデバイスから、大きなアドレス空間を持つデバイスまで幅広く対応でき、様々なシステムに対応することができる。
【００２７】
（実施の形態３）
図８はメモリ制御装置１３の第３の実施の形態における構成を示している。図８において、アドレス信号２１は、中央処理手段であるＣＰＵ２から出力されるアドレス信号である。エリア制御回路３１は、ＣＰＵ２からのアドレス信号２１とＣＰＵ２の各エリアからのエリア選択信号ＣＳ０、ＣＳ１、…、ＣＳｎとからＣＰＵ２のエリアを分割し、複数のデバイス選択信号を生成する各エリア別のデバイス選択手段である。デバイス選択セレクト回路３２は、エリア別のエリア制御回路３１により生成された各デバイス選択信号の中で、どのデバイス選択信号をセレクトするかを制御するデバイス選択信号セレクト手段である。外部デバイス空間はｍ個に分割され、各エリアのデバイス選択信号ＬＣＳ０、ＬＣＳ１、…、ＬＣＳｍがデバイス選択セレクト回路３２から出力される。
【００２８】
次に、本実施の形態３におけるＣＰＵ２の各エリアからのアクセスを可能とするエリア分割制御動作について図９を参照して説明する。図９において、エリア制御回路３１は、各エリア選択信号ＣＳ０、ＣＳ１、…、ＣＳｎに対してそれぞれ動作し、その動作は、従来例の図１７の動作と同じである。デバイス選択セレクト回路３２は、エリア制御回路３１からそれぞれ出力されるデバイス選択信号の中で、どのエリアに対応するデバイス選択信号を選択するかを制御する。図１０は、デバイス選択セレクト回路３２の動作を説明するものである。図１０の例では、デバイス選択信号ＬＣＳ０は、ＣＰＵ２のエリア選択信号ＣＳ０が選択された際に有効になることを示している。同様に、ＬＣＳ１信号は、ＣＰＵのエリア選択信号ＣＳ１が選択された際に有効になることを示している。ＬＣＳ２、ＬＣＳ３信号は、共にＣＰＵ２のエリア選択信号ＣＳ２が選択された際に有効になる。ＬＣＳｍ信号は、ＣＰＵ２のエリア選択信号ＣＳｎが選択された際に有効になる。このように、各デバイス選択信号に対して、ＣＰＵ２のどのエリア選択信号が選択された場合に有効にするかを選択できるものである。これにより、複数のバス幅のデバイスが接続される場合でも、各デバイス選択信号を、デバイスのバス幅に対応したＣＰＵ２のエリアに対応させてアクセスすることができる。
【００２９】
図１１は、図５と同様に、ＣＰＵ２の１つのエリアを６４ＭＢとし、そのエリアを８分割して各分割エリアを８ＭＢにした場合の例を示している。ＣＰＵ２のエリア０を３２ビット空間、エリア１を１６ビット空間、エリア４を８ビット空間に設定し、３２ビットデバイスにアクセスする場合は、エリア０空間からアクセスし、１６ビットデバイスにアクセスする場合はエリア１よりアクセスする。また、８ビットデバイスにアクセスする場合はエリア４からアクセスする。
【００３０】
本実施の形態３が図５に示す実施の形態１と大きく異なるのは、未使用領域の取り扱いである。エリア０は最初の８ＭＢ空間のみをＬＣＳ０に対応するデバイス用の空間として使用しており、他の５６ＭＢ空間は未使用である。エリア０から他の５６ＭＢ空間にアクセスした場合、エリア制御回路３１から出力されるデバイス選択信号は、デバイス選択セレクト回路３２により選択されず、外部に対して何も動作しない。したがって、未使用エリアを、他の用途に使用することができ、エリアの有効効率を高めることができる。
【００３１】
このように、本実施の形態３によれば、エリア制御回路３１からそれぞれ出力されるデバイス選択信号ＬＣＳ０、ＬＣＳ１、…、ＬＣＳｍの中で、どのエリアに対応するデバイス選択信号を選択するか否か、有効にするか否かをデバイス選択セレクト回路３２で制御するようにしたので、デバイス選択信号の対象エリアとして選択したエリアの中で、デバイスアクセス用として使用しないエリアについても、他のアクセス用途に使用することができ、外部デバイス用にＣＰＵ２のエリアを専用に確保できないような場合にも対応でき、エリアの利用効率を高めることができる。
【００３２】
（実施の形態４）
図１２はメモリ制御装置１３の第４の実施の形態における構成を示している。図１２において、アドレス信号２１は、ＣＰＵ２から出力されるアドレス信号である。エリア制御回路４１は、ＣＰＵ２からのアドレス信号２１とＣＰＵ２の各エリアからのエリア選択信号ＣＳ０、ＣＳ１、…、ＣＳｎとからＣＰＵ２のエリアを分割し、複数のデバイス選択信号を生成するデバイス選択手段である。デバイス選択スイッチ回路４２は、エリア制御回路３１により生成されたデバイス選択信号の出力を有効または無効化するデバイス選択信号制御手段である。デバイス選択論理和回路４３は、エリア制御回路３１により生成されてデバイス選択スイッチ回路４２により有効／無効化された各デバイス選択信号の論理和を取るデバイス選択信号論理和手段である。外部デバイス空間はｍ個に分割され、各エリアのデバイス選択信号ＬＣＳ０、ＬＣＳ１、…、ＬＣＳｍが論理和回路４３から出力される。
【００３３】
次に、本実施の形態４におけるＣＰＵ２の各エリアからのアクセスを可能とするエリア分割制御動作について図１３を参照して説明する。図１３において、エリア制御回路４１は、各エリア選択信号ＣＳ０、ＣＳ１、…、ＣＳｎに対してそれぞれ動作する。エリア制御回路４１の動作は、従来例の図１７に示す動作と同じである。デバイス選択スイッチ回路４２は、エリア制御回路４１からそれぞれ出力されるデバイス選択信号を有効にするか無効にするかを選択する。デバイス選択論理和回路４３は、各エリアに対応するエリア制御回路４１からそれぞれ出力されるデバイス選択信号の論理和を取り、デバイス選択スイッチ回路４２によって有効化されたデバイス選択信号は、デバイス選択論理和回路４３を経由して外部に出力される。
【００３４】
図１４はデバイス選択スイッチ回路４２とデバイス選択論理和回路４３の動作を説明するものである。図１４の例では、デバイス選択信号ＬＣＳ０は、ＣＰＵ２のエリア選択信号ＣＳ０が選択された際に有効になることを示している。これは、図１３において、エリア０のエリア選択信号ＣＳ０に対応したデバイス選択信号ＬＣＳ０のみを有効にした場合の動作にあたる。また、ＬＣＳ１信号はＣＰＵ２のエリア選択信号ＣＳ１が選択された際に有効になり、ＬＣＳ２信号はＣＰＵ２のエリア選択信号ＣＳ１およびＣＳ２が選択された際に有効になることを示している。本実施の形態４では、同一のデバイス選択信号ＬＣＳ２に対して、複数のＣＰＵのエリア選択信号ＣＳ１およびＣＳ２を割り当てている。これにより、同じデバイスを異なるＣＰＵ２のエリアからアクセスすることができる。
【００３５】
図１５は本実施の形態４の動作をさらに詳しく説明する図である。図１５において、ＬＣＳ０〜ＬＣＳ３まではＣＰＵのエリアｙとエリアｚからアクセスできるように設定し、ＬＣＳ４、ＬＣＳ５はエリアｙからのみアクセスできるように設定している。この際、エリアｙからアクセスするとデバイスのアドレス空間は４８ＭＢの連続した空間に見えるが、エリアｚからアクセスした場合は上位１６ＭＢが見えず、３２ＭＢの連続した空間に見える。この仕組みを利用すると、例えば４８ＭＢ空間からなるエリアをすべて使用したい場合は、エリアｘからアクセスし、使用制限をかけて３２ＭＢ空間のみしか使用したくない場合は、エリアｚからアクセスするというように、同一デバイスを必要に応じて異なるアドレス空間に見せることができる。また、同一デバイスを異なるバス幅でアクセスすることも可能である。
【００３６】
このように、本実施の形態４によれば、エリア制御回路４１により生成された各デバイス選択信号の出力を有効または無効化してデバイス選択論理和回路４３に渡すデバイス選択スイッチ回路４２を備えているので、エリア選択信号ＣＳ０、ＣＳ１、…、ＣＳｎのそれぞれに対して、デバイス選択信号ＬＣＳ０、ＬＣＳ１、…、ＬＣＳｍのどのデバイス選択信号を有効にするかを選択でき、同一デバイスを複数のＣＰＵエリアからアクセスできるようになる。これにより、同じデバイスを異なるバス幅でアクセスしたり、同じデバイスのアクセスできる領域を変えたりすることができる。
【００３７】
（実施の形態５）
図１６はメモリ制御装置１３の第５の実施の形態における構成の一部を示している。図１６において、外部端子セレクト回路５１は、上記実施の形態１ないし実施の形態４において、デバイス選択信号ＬＣＳ０、ＬＣＳ１、…、ＬＣＳｍが選択された場合に、どの外部端子からデバイス選択信号を出力させるかを選択する外部端子選択手段である。
【００３８】
次に、本実施の形態５の動作について図１０を用いて説明する。図１０において、１６ＭＢのアドレス空間を持つデバイスが接続され、ＬＣＳ２とＬＣＳ３の２本のデバイス選択信号でこのデバイスにアクセスしている場合を考える。一般的には、ＬＣＳ２とＬＣＳ３の２本のデバイス選択信号を外部で論理和をとって１本のデバイス選択信号を生成し、１６ＭＢのアドレス空間をもつデバイスにアクセスする。これに対して本実施の形態５では、図１６に示す外部端子セレクト回路５１を用いて、ＬＣＳ２とＬＣＳ３を共に外部ＬＣＳ２から出力する設定にしてアクセスする。
【００３９】
このように、本実施の形態５によれば、デバイス選択信号をそのまま外部端子から出力するのではなく、どの外部端子から出力するかを選択できる外部端子セレクト回路５１を備えているので、分割エリアよりも大きい容量の外部デバイスを接続する場合でも、外部に論理和用の回路を必要とすることなく、連続する複数の分割エリアに対応するデバイス選択信号を同一の外部端子から出力させることができ、例えば、８ＭＢの分割したエリアを８ＭＢ以上の連続したエリアとして取り扱うことができる。
【００４０】
【発明の効果】
以上説明したように、本発明のメモリ制御装置は、バス幅の異なる複数のエリアを有するメモリを管理して前記メモリのいずれかのエリアを選択するエリア選択信号およびアドレス信号を出力するメモリ管理手段と、前記メモリ管理手段から出力される前記エリア選択信号の論理和を得るエリア選択信号論理和手段と、前記エリア選択信号論理和手段の前記論理和と前記メモリ管理手段の前記アドレス信号とからバス幅の異なる複数のデバイスを選択するデバイス選択信号を出力するデバイス選択手段とを備え、バス幅が同じ前記デバイスと前記メモリとの接続を行うメモリ制御装置であり、バス幅の異なる複数のデバイスが接続される場合でも、各バス幅に対応したＣＰＵのエリアからアクセスすることに対応でき、また、エリアの分割数が従来の１エリアに対するエリア分割の場合と同一のため、デバイス選択信号数も従来通りであり、回路規模や端子数の増加を抑えながら複数のバス幅のデバイスに対応することができ、コスト的メリットも大きいという効果を有する。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるコンピュータシステムの構成を示す概略ブロック図
【図２】本発明の実施の形態におけるＣＰＵの外部アドレス空間を説明する模式図
【図３】本発明の実施の形態１におけるメモリ制御回路の構成を示す概略ブロック図
【図４】本発明の実施の形態１におけるエリア分割制御動作を説明する模式図
【図５】本発明の実施の形態１におけるエリア分割制御動作を説明する模式図
【図６】本発明の実施の形態２におけるメモリ制御回路の構成を示す概略ブロック図
【図７】本発明の実施の形態２におけるエリア分割制御動作を説明する模式図
【図８】本発明の実施の形態３におけるメモリ制御回路の構成を示す概略ブロック図
【図９】
本発明の実施の形態３におけるエリア分割制御動作を説明するブロック図
【図１０】本発明の実施の形態３におけるエリア分割制御動作の際のエリア選択信号とデバイス選択信号の関係を説明する関係図
【図１１】本発明の実施の形態３におけるエリア分割制御動作を説明する模式図
【図１２】本発明の実施の形態４におけるメモリ制御回路の構成を示す概略ブロック図
【図１３】本発明の実施の形態４におけるエリア分割制御動作を説明するブロック図
【図１４】本発明の実施の形態４におけるエリア分割制御動作の際のエリア選択信号とデバイス選択信号の関係を説明する関係図
【図１５】本発明の実施の形態４におけるエリア分割制御動作を説明する模式図
【図１６】本発明の実施の形態５におけるメモリ制御回路の構成の一部を示すブロック図
【図１７】従来例におけるコンピュータシステムの構成を示す概略ブロック図
【図１８】従来例におけるＣＰＵの外部アドレス空間を説明する模式図
【図１９】従来例におけるメモリ制御回路の構成を示す概略ブロック図
【図２０】従来例におけるエリア分割制御動作を説明する模式図
【図２１】従来例におけるエリア分割制御動作を説明する模式図
【符号の説明】
１  コンピュータシステム
２  ＣＰＵ（メモリ管理手段）
７  入出力処理回路
８、９、１０  周辺デバイス
１１  高速系バス
１２  低速系バス
１３  メモリ制御装置
２１  アドレス信号
２２  エリア選択論理和回路（エリア選択信号論理和手段）
２３  エリア制御回路（デバイス選択手段）
２４  エリア選択スイッチ回路（エリア選択信号制御手段）
３１  エリア制御回路（デバイス選択手段）
３２  デバイス選択セレクト回路（デバイス選択信号セレクト手段）
４１  エリア制御回路（デバイス選択手段）
４２  デバイス選択スイッチ回路（デバイス選択信号制御手段）
４３  デバイス選択論理和回路（デバイス選択信号論理和手段）
５１  外部端子セレクト回路（外部端子選択手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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