(57)【要約】【課題】信号電荷検出部の寄生容量低減により固体撮像素子の検出感度の向上を図る。【解決手段】浮遊拡散層型出力回路におけるｐ型第二ウエル２３とｎ型層２４を自己整合で形成することによって、ｐ型第二ウエル２３をｎ型層２４の周辺で完全に空乏化し接合周辺部分の寄生容量をなくした。さらに、出力トランジスタのゲート電極も兼ねるポリシリコン配線１２とＡｌ配線１３を接続するコンタクト　２５を直下のウエルの空乏化したｎ型層２４上に設け、局所酸化膜８直下のｐ型ウエルをポリシリコン配線１２に加わる電圧により空乏化することでポリシリコン配線１２とＡｌ配線１３の寄生容量をなくすことができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
　第一導電型の半導体基板上に設けられた第二導電体の半導体領域内に隣接して設けられた第一導電型の拡散層と、前記第一導電型の拡散層間の素子分離領域上に配線電極を具備した固体撮像装置において、前記電極直下の前記第二導電型の半導体領域が空乏化することを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は固体撮像装置の小型化に際し高感度な信号出力を得るための固体撮像装置に関する。
【背景技術】
【０００２】
　従来、固体撮像素子は、図５に示すインターライン転送方式のＣＣＤ型固体撮像素子が広く用いられている。図５中、１０３はホトダイオード、１０４は読み出しゲート、１０５は垂直電荷転送素子、１０２は水平電荷転送素子、１０１は出力回路である。ホトダイオード１０３で光電変換された信号電荷は所定の期間蓄積された後、読み出しゲート１０４をオンして、全画素同時に垂直電荷転送素子１０５に読み出される。ついで垂直電荷転送素子１０５と、水平電荷転送素子１０２の中を転送され、出力回路１０１により電圧に変換されて読み出される。
【０００３】
　一般にこのようなＣＣＤ型固体撮像装置の出力回路は、水平電荷転送素子から送られてくる信号電荷を浮遊拡散層に入力してその電圧変化を検出する、いわゆる、浮遊拡散層型出力回路が広く用いられている。このような浮遊拡散層型出力回路の一従来例を図６，図７に示す。図６は平面図、図７は図６中の線Ｃ−Ｃ′の断面図である。図７中の１は低濃度ｎ型シリコン基板、２は低濃度ｐ型ウエル
、３は垂直電荷転送素子に混入するスメアを低減するためのｐ型第二ウエル、４は電荷転送素子の埋め込みチャネルとなるｎ型層、５は高濃度ｎ型浮遊拡散層、６はチャネルストッパ、７は絶縁膜、８は局所酸化膜、９はフィールドプレート電極、１０は出力障壁電極、１１は転送電極、１２は出力トランジスタのゲート電極も兼ねるポリシリコン配線、１３はＡｌ配線、１４は高濃度ｎ型浮遊拡散層５とＡｌ配線１３を接続するコンタクト、１５はポリシリコン配線１２とＡｌ配線１３を接続するコンタクトである。また、図６中の１６は信号電荷の排出のための高濃度ｎ型拡散層からなるリセットドレイン拡散層、１７はリセット電極である。
【０００４】
　この浮遊拡散層型出力回路は以下の動作により信号電荷を検出する。まず、リセット電極１７にリセットパルスを印加し浮遊拡散層５の電圧をリセットドレイン拡散層１６に印加されている所定の直流電圧（リセット電圧）と等しい値に設定する。続いて転送電極１１にクロックパルスを印加すると水平電荷転送素子　
１０２内を順次転送された信号電荷は、所定の直流電圧が印加された出力障壁電極１０を越えて浮遊拡散層５内に流れ込む。この結果、浮遊拡散層５の電圧は信号電荷の流入によって先の基準電圧よりも△Ｖだけ低下する。この信号電荷による電圧変化はＡｌ配線１３を介して接続された出力トランジスタのゲート電極も兼ねるポリシリコン配線１２の電圧変化として検出される。なお、通例、ホトダイオードで発生する過剰電荷を基板に逃がすために、ｎ型シリコン基板１にはｐ型ウエル２に対して逆バイアスが印加される。
【０００５】
　さて、このような浮遊拡散層型出力回路における検出感度ηはη＝δＶS ／　
δＱS＝１／ＣDで表せる。ここで、δＶSは出力電圧の変化量、δＱSは信号電荷
の変化量、ＣD は検出容量である。従って、検出感度ηを大きくするには検出容量ＣD を小さくしなければならない。図６及び図７に示す浮遊拡散層型出力回路の検出容量ＣD は構成要素に分別すると、図８の等価回路で表せる。図８中の　
ＣJ は浮遊拡散層５とｐ型第二ウエル３間の接合容量、ＣOGは浮遊拡散層５と出
力障壁電極１０間の静電容量、ＣRSは浮遊拡散層５とリセット電極１７間の静電容量、ＣL はＡｌ配線１３とフィールドプレート電極９間、或いはｐ型第二ウエル３間の静電容量、およびポリシリコン配線１２とフィールドプレート電極９との静電容量、ＣDGは出力回路部１０１におけるポリシリコン配線１２とｐ型第二ウエル３との静電容量でる。これらの成分のうちＣOGとＣRSの低減法については
、特公昭61−25224 号公報に高濃度ｎ型浮遊拡散層５を出力障壁電極１０，リセット電極１７より隔てて配置する方法が述べられている。一方、ＣJ の低減法については、特開昭59−65470号，特開昭62−33463号公報に浮遊拡散層５直下のｐ型ウエル２を完全に空乏化する方法が述べられている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
　しかし、以下の理由により従来の浮遊拡散層型出力回路の検出容量ＣDの低減はいまだに不十分である。
【０００７】
　従来技術では、ＣL の低減方法については何ら考慮されていない。従って、本発明の目的はＣLを低減することにある。
【０００８】
　本発明の目的を達成するための手段として、フィールドプレート電極９を取り去り、かつ、局所酸化膜８直下のチャネルストッパ６とｐ型ウエル２を空乏化した。
【０００９】
　本発明の目的を達成するための手段により、ポリシリコン配線１２のチャネルストッパ６上の寄生容量をなくすことができる。
【発明の効果】
【００１０】
　本発明によれば、浮遊拡散層型出力回路におけるｐ型第二ウエル２３とｎ型層２４を自己整合で形成することによって、従来は局所酸化膜８の上に有ったフィールドプレート電極９を取り去って、局所酸化膜８表面のｐ型ウエルをポリシリコン配線１２に加わるリセット電圧と基板電圧により空乏化することでポリシリコン配線１２とＡｌ配線１３の寄生容量をなくすことができる。この結果、検出容量ＣD を大幅に減少させ検出感度の向上が可能となる。
【実施例】
【００１１】
＜実施例１＞
　以下、本発明の第一の実施例を図１から図４により説明する。図１は本発明の第一の実施例の電荷検出部周辺の平面図、図２は図１中のＡ−Ａ′の断面図、図３は図１中のＢ−Ｂ′の断面図である。図１中、２３は垂直電荷転送素子に混入するスメアを低減するためのｐ型第二ウエル、２４はｐ型第二ウエル２３内に設けられた電荷転送素子の埋め込みチャネルとなるｎ型層、２５はポリシリコン配線１２とＡｌ配線１３を接続するコンタクトである。図３中の２６は動作時には空乏化するチャネルストッパ層である。
【００１２】
　本浮遊拡散層型出力回路は従来例と同様の動作によって信号電荷を検出する。
【００１３】
　本実施例の構造は以下の製造方法により作成される。すなわち、低濃度ｎ型シリコン基板１上に低濃度ｐ型ウエル２をイオン打ち込みと熱拡散により形成する
。次に、局所酸化膜形成領域以外を窒化膜Ａで覆い、ボロンイオン打ち込みによりチャネルストッパ２６を形成し、表面酸化により局所酸化膜８を形成する。先の窒化膜Ａを除去した後、新たな窒化膜Ｂをｐ型第二ウエル２３形成領域以外の部分に形成しイオン打ち込みによりｐ型第二ウエル２３を形成する。このとき、局所酸化膜８が在る領域にはイオン打ち込みはなされない。ついで、先の窒化膜Ｂを残したまま、ｎ型層２４の形成領域以外を新たなホトレジストで覆いｎ型層２４をイオン打ち込みにより形成する。この形成法により、ｐ型第二ウエル２３とｎ型層２４は、窒化膜Ｂもしくは局所酸化膜をマスクとして自己整合的に形成される。
【００１４】
　次に、全領域をゲート酸化して絶縁膜７を形成した後第一層目のポリシコンを堆積し、パターニングを行って出力障壁電極１０，ポリシリコン配線１２を形成する。ついで、第二層のポリシコンを堆積とパターニングにより転送電極１１を形成する。この後、浮遊拡散層５を設ける領域外をホトレジストで覆いイオン打ち込みにより浮遊拡散層５を形成する。さらに、りんガラス膜を堆積した後、浮遊拡散層５とＡｌ配線１３を接続するコンタクト１４と、ポリシリコン配線１２とＡｌ配線１３を接続するコンタクト２５を設ける領域外をホトレジストで覆いエッチングにより形成する。次に、Ａｌを堆積してＡｌ配線１３を形成する。
【００１５】
　本実施例によれば以下の効果がある。第一に、図２に示すようにｐ型第二ウエル２３とｎ型層２４は自己整合で形成される。これにより、ｐ型第二ウエル２３はｎ型浮遊拡散層５に印加されるリセット電圧により拡散層２４の周辺で完全に空乏化し、接合周辺部分の寄生容量をなくすことができる。
【００１６】
　第二に、図３に示すようにポリシリコン配線１２とＡｌ配線１３を接続するコンタクト２５をｎ型層２４上に形成した。これにより、フィールドプレート電極９上のポリシリコン配線１２の面積を低減しＡｌ配線１３とフィールドプレート電極９間、或いはｐ型第二ウエル２３間の静電容量をなくすことができるので　
ＣL を減少できる。一方、本発明の構造によれば浮遊拡散層５と同電位のｎ型層２４の面積は増加するが、ｎ型層２４直下のｐ型第二ウエル２３とｐ型ウエル２を完全に空乏化することにより容量の増加はわずかにできる。従って、検出容量ＣD を低減できる。
【００１７】
　なお、ｎ型層２４直下のｐ型第二ウエル２３，ｐ型ウエル２は特開平3−
289173号公報に述べられているような方法でｐ型第二ウエル２３を０.８μｍ 程度の深さまで浅くすれば、ｎ型基板１に印加される電圧とｎ型浮遊拡散層５に印加されるリセット電圧により容易に空乏化が可能である。
【００１８】
　第三に、従来構造のフィールドプレート電極９を取り去って、かつ、局所酸化膜８直下のチャネルストッパ２６とｐ型ウエル２を空乏化した。図４を用いこの点について更に詳しく説明する。図４は図３中に示す局所酸化膜８直下のｐ型ウエル２内部最低電位の局所酸化膜８の幅依存性のシミュレーション結果の一例である。図に示すように、例えば、局所酸化膜８の幅を１.８μｍ 以下とすれば、浮遊拡散層５とポリシリコン配線１２に印加されるリセット電圧とｎ型基板１に印加される逆バイアス電圧により、局所酸化膜８直下のｐ型ウエル２内部電位は０Ｖより大きくなり空乏化することが分かる。従って、ポリシリコン配線１２とｐ型ウエル２間の静電容量をなくすことができる。なお、ポリシリコン配線１２をゲートとして持つトランジスタのチャネルと拡散層２４間の耐圧劣化が生じないようにするためには、素子分離部の最低電位が上記トランジスタのチャネル電圧より低くなるように設定すればよい。
＜実施例２＞
　本発明の第二の実施例を図９ないし図１１を参照して説明する。図９は本発明の第二の実施例の電荷検出部周辺の平面図、図１０は図９中のＥ−Ｅ′の断面図
、図１１は図９中のＦ−Ｆ′の断面図である。図９，図１０の中で９１はフィールドプレート電極、９２は水平電荷転送素子のｐ型ウエル２の空乏化を容易にするｎ型ウエルである。
【００１９】
　本実施例は第一の実施例に水平電荷転送素子の空乏化を容易とし転送効率を上げるためのｎ型ウエル９２を設けたものである。しかし、この結果、ｎ型層２４とｎ型シリコン基板１間のパンチスルー耐圧がｎ型層の周辺で劣化するという弊害が生じる。そこで、フィールドプレート電極９１をｎ型層２４の周辺に設けてアイソレーション性能の向上を図った。なお、ｎ型層２４から所定の距離を隔ててフィールドプレート電極９を配置すればｎ型層２４から伸びる空乏層を十分に伸ばすことができるためｎ型層２４周辺の寄生容量は生じない。従って、本実施例によれば検出容量ＣD の低減効果は第一の実施例とほぼ同程度にでき、水平電荷転送素子の転送効率向上との両立ができる。
＜実施例３＞
　本発明の第三の実施例を図１２により説明する。本図は第一の実施例の図１のＢ−Ｂ′に対応する部分の断面図である。１２６は素子分離のためのｐ型拡散層
、その他の符号は第一の実施例と同様である。本実施例では第一の実施例の局所酸化膜８を取り去り、かつ、ｐ型第二ウエル２３より濃度の濃いｐ型拡散層126だけで素子分離を行うものである。従って、本実施例の動作は第一の実施例と同じである。本実施例によれば局所酸化膜の形成工程をなくすことができる。
【００２０】
　さて、以上の実施例ではＣＣＤ型撮像素子の浮遊拡散層型出力回路の検出感度向上のために、寄生容量を低減する三つの方法について述べた。一方、寄生容量は、全ての集積回路で動作速度や検出感度を制限する原因である。既述した三つの方法は、全ての集積回路の寄生容量低減効果があることは言うまでもない。特に、配線層下のウエルを空乏化する第三の方法は、広く適応が可能である。以下
、ＣＣＤ型撮像素子の配線遅延、ＭＯＳ型撮像素子の配線遅延と感度向上のために本発明の第三の手段を適応した例を述べる。
＜実施例４＞
　本発明の第四の実施例を図１３により説明する。図１３は図５のＤ−Ｄ′の断面図である。図１３中、１９はｎ型光電変換層、２０は高濃度ｐ型暗電流抑圧層
、２１は垂直電荷転送素子の下層ポリシリコン配線、２２は垂直電荷転送素子の上層ポリシリコン配線、９３は画素部全領域に設けられｎ型光電変換層１９からｎ型基板１への過剰電荷の掃きだしを低い印加電圧で行うための第一のｎ型ウエル、９４は二つのｎ型光電変換層の分離を可能とするための第二のｎ型ウエルである。
【００２１】
　本構造は以下の製造方法により作成される。低濃度ｎ型シリコン基板１上に低濃度ｐ型ウエル２と第一のｎ型ウエル９３をイオン打ち込みと熱拡散により形成する。次に、局所酸化膜１８の形成領域以外をホトレジストで覆い、イオン打ち込みと熱拡散により第二のｎ型ウエル９４を形成する。ついで、局所酸化膜１８の形成領域以外を窒化膜Ａで覆い、まず、ボロンイオン打ち込みによりチャネルストッパ６を形成し、続けて表面酸化により局所酸化膜１８を形成する。先の窒化膜Ａを除去した後、新たな窒化膜Ｂをパターンニングし局所酸化膜の形成領域から所定の距離を離してｎ型光電変換層１９をイオン打ち込みと熱拡散により形成する。次に、全領域をゲート酸化して絶縁膜７を形成した後、第一層目のポリシコンを堆積し、パターンニングを行って垂直電荷転送素子の下層ポリシリコン配線２１を形成する。ついで、全領域を再びゲート酸化して絶縁膜７を形成した後、第二層目のポリシコンを堆積し、前記と同様に上層ポリシリコン配線２２を形成する。最後に、先に形成された下層ポリシリコン配線２１をマスクにして高濃度ｐ型暗電流抑圧層２０をイオン打ち込みと熱拡散により形成する。
【００２２】
　本実施例では、第一のｎ型ウエル９３がｎ型シリコン基板１側から表面に空乏層が伸びるのを容易にしている。また、第二のｎ型ウエル９４が横方向に拡散しチャネルストッパ６のｐ型層の濃度を打ち消し、局所酸化膜１８の表面はｎ型化している。この結果、下層ポリシリコン配線２１に加わえられる駆動時のパルス電圧が通例負値の低電圧ＶL よりもわずかに高い電圧で局所酸化膜１８下のｐ型反転層がなくなりｎ型シリコン基板１まで全半導体領域が空乏化し、下層ポリシリコン配線２１のｐ型ウエル２に対する静電容量をなくすことができる。これにより、垂直転送素子の時定数が減少し駆動が容易となり高速駆動が可能となる。
【００２３】
　なお、ｎ型光電変換層１９より広く高濃度なｐ型暗電流抑圧層２０を形成することにより、図中Ｘ点の電位障壁の高さをＹ点の電位障壁の高さより高くでき、過剰な信号電荷は直ちにｎ型シリコン基板１に排出され隣接画素に流れ込むことはない。さらに、第二のｎ型ウエル９４を形成するためのイオン打ち込みを局所酸化膜１８の形成領域には行わないことにより上述した隣接画素間の分離は更に強化される。
【００２４】
　さらに、本発明はＭＯＳ型固体撮像装置の配線遅延低減や感度向上にも有効である。以下、図１４から図１６を用いて説明する。図１４はＭＯＳ型撮像素子の回路構成を示す一例、図１５は図１４のＨ−Ｈ′部の断面図、図１６はＧ−Ｇ′部の断面図である。図１４中の２０１は垂直シフトレジスタ、２０２は水平シフトレジスタ、２０３は水平信号線、２０４は水平スイッチ、２０５は垂直ゲート線、２０６は垂直スイッチ、２０７はホトダイオード、２０８はＡｌ垂直信号線である。本素子では垂直シフトレジスタ２０１で選択された垂直ゲート線２０５に接続されている垂直スイッチ２０６がオンしてホトダイオード２０７に蓄積されている信号電荷をＡｌ垂直信号線２０８に読み出す。ついで、水平シフトレジスタ２０２選択信号により水平スイッチ２０４が順次オン・オフして垂直信号線２０８の信号電荷を順次水平信号線２０３に読み出す。
【００２５】
　このようなＭＯＳ型固体撮像装置における第一の課題はＡｌ垂直信号線２０８とウエル間の寄生容量により信号が大きく減少し、ＳＮが劣化することである。
＜実施例５＞
　図１５はこの課題を解決する本発明の第五の実施例である。図１５中の５１はｎ型基板、５２はｐ型ウエル、５３はｎ型受光層、５４は高濃度ｐ型暗電流抑圧層、５５は絶縁膜、５６は局所酸化膜、５７はｎ型ウエル、２０８はＡｌ垂直信号線である。Ａｌ垂直信号線２０８は正電圧にバイアスされ、ｎ型受光層５３のリセット時ｎ型層はＡｌ垂直信号線２０８のバイアス電圧に等しい。
【００２６】
　本実施例ではｎ型ウエル５７を設けることにより、ｎ型シリコン基板１に印加する正電圧とＡｌ垂直信号線２０８に印加される正バイアスによって、Ａｌ垂直信号線２０８下からｎ型シリコン基板１までの半導体領域は空乏化する。この結果、垂直信号線２０８のｐ型ウエル５２に対する静電容量がなくなり、垂直信号線２０８の寄生容量が減少するため出力電圧の増大が可能となる。なお、第四の実施例で述べたと同様に、ｎ型受光層５３より広く高濃度ｐ型暗電流抑圧層５４を形成することにより、過剰な信号電荷が画素部に流れ込むことがない。さらに
、この構造により形成される図中Ｚ点の電位障壁によりＡｌ垂直信号線２０８下に発生する暗電流はｎ型受光層５３に流れ込むことなくｎ型シリコン基板１に排出されるので空乏化に伴う暗電流の増加を防ぐことができる。
＜実施例６＞
　また、ＭＯＳ型素子でもＣＣＤ型撮像素子の垂直電荷転送素子の場合と同様に配線遅延が問題となる。この問題を解決する第六の実施例を図１６により説明する図１６中の２０５は垂直ゲート線である。ホトダイオード２０７から信号を読み出すときに垂直ゲート線２０５は正電圧にバイアスされる。ｎ型受光層５３のリセット時ｎ型層はＡｌ垂直信号線２０８のバイアス電圧に等しい。本実施例ではｎ型ウエル５７を設けることにより、ｎ型シリコン基板１に印加する正電圧と垂直ゲート線２０５に印加される正バイアスによって、垂直ゲート線２０５下からｎ型基板１までの半導体領域は空乏化する。この結果、垂直ゲート線２０５のｐ型ウエル５２に対する静電容量をなくすことができる。これにより、垂直ゲート線２０５の時定数が減少し高速駆動が可能となり、垂直シフトレジスタ２０１のドライバ回路の負担が軽減される効果がある。さらに、本発明を水平信号線　
２０３下の構造に適応した場合、水平信号線２０３の寄生容量が減少して出力電圧の増大が可能となる。
【００２７】
　なお、第五，第六の実施例で、第四の実施例と同様にチヤネルストッパと第二のｎ型ウェルを形成し素子分離をより確実にすることもできる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第一の実施例を示す固体撮像装置における電荷検出部周辺の平面図。
【図２】図１中のＡ−Ａ′の断面図。
【図３】図１中のＢ−Ｂ′の断面図。
【図４】局所酸化膜直下のｐ型ウエル内部電位の局所酸化膜の幅Ｗ依存性の電位解析の一例の説明図。
【図５】インターライン転送方式のＣＣＤ型固体撮像装置のブロック図。
【図６】従来の固体撮像装置における電荷検出部周辺の平面図。
【図７】図６中のＣ−Ｃ′の断面図。
【図８】電荷検出部の対地静電容量を示す等価回路図。
【図９】本発明の第二の実施例を示す固体撮像装置における電荷検出部周辺の平面図。
【図１０】図９のＥ−Ｅ′の断面図。
【図１１】図９のＦ−Ｆ′の断面図。
【図１２】本発明の第三の実施例を示す固体撮像装置における電荷検出部周辺の断面図。
【図１３】本発明の第四の実施例を示す図５中の垂直転送レジスタ配線Ｄ−Ｄ´の断面図。
【図１４】ＭＯＳ型固体撮像装置のブロック図。
【図１５】本発明の第五の実施例を示す図１４中のＨ−Ｈ´部の断面図。
【図１６】本発明の第六の実施例を示す図１４中のＧ−Ｇ´部の断面図。
【符号の説明】
【００２９】
　５…高濃度ｎ型浮遊拡散層、８…局所酸化膜、１０…出力障壁電極、１２…ポリシリコン配線、１３…Ａｌ配線、１４…コンタクト、１６…高濃度ｎ型リセットドレイン拡散層、１７…リセット電極、２３…ｐ型第二ウエル、２４…ｎ型層
、２５…コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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