(57)【要約】【課題】スタッフ同期方式は、ＨＤＴＶシリアルディジタル信号のような高速な信号であるときには適用できず、ＳＲＴＳ法もＨＤＴＶシリアルディジタル信号にはそのまま適用できない。【解決手段】パラレルクロックはＮカウンタ２によりカウントされてラッチ回路３に出力され、ここでｐビットカウンタ５の出力カウント値をラッチする。ラッチ回路３からＲＴＳが出力される。ゲート回路１２からゲート出力された比較結果は、ＰＬＬ回路１３に供給されてＮ逓倍されることにより、Ｎカウンタ２の入力信号である７４．２５ＭＨｚ又は７４．２５／１．００１ＭＨｚのパラレルクロックが再生される（Ｎは８、１５又は１６）。このパラレルクロックで、伝送されてきたデータをＰＳ変換器１４でパラレルシリアル変換する。これにより、ＳＲＴＳ法を用いてＨＤＴＶディジタルシリアル信号を小さいジッタで伝送できる。【選択図】　　　　　　図１
2004064617.tif 000002
【特許請求の範囲】
【請求項１】
伝送するＨＤＴＶシリアルディジタル信号をパラレルデータと時間情報ＲＴＳとに分離して送信するＲＴＳ生成回路と、伝送された前記パラレルデータと前記時間情報ＲＴＳとを受信し、元の前記ＨＤＴＶシリアルディジタル信号を得るＲＴＳ受信回路とからなるシリアルディジタル信号伝送方式であって、
前記ＲＴＳ生成回路は、
ネットワーククロックを所定の第１の周波数に分周する第１の分周手段と、
伝送する前記ＨＤＴＶシリアルディジタル信号をシリアルパラレル変換して、パラレル信号のデータを送信すると共に、第２の周波数に分周したクロックを出力するシリアルパラレル変換器と、
前記シリアルパラレル変換器から出力された前記分周クロックを１／Ｎの周波数に分周する第１のカウンタと、
前記第１のカウンタの出力タイミングで、前記第１の分周手段により分周されたクロックをラッチして前記時間情報ＲＴＳを出力するラッチ回路とを有し、
前記ＲＴＳ受信回路は、
前記ネットワーククロックを前記所定の第１の周波数に分周する第２の分周手段と、
前記ネットワーククロックに基づいてゲートパルスを発生するゲートパルス発生手段と、
伝送されてきた前記ＲＴＳを一時蓄積するメモリ手段と、
前記第２の分周手段により分周されたクロックと、前記メモリ手段から読み出した前記ＲＴＳを比較するコンパレータと、
前記コンパレータの出力信号を前記ゲートパルス発生手段からの前記ゲートパルスに基づいてゲート出力するゲート回路と、
前記ゲート回路の出力信号の周波数を、前記Ｎ倍の周波数に逓倍して前記第２の周波数のクロックを再生する周波数逓倍手段と、
前記周波数逓倍手段から出力された前記第２の周波数の再生クロックと、伝送されてきた前記パラレル信号のデータとを入力として受け、これらをパラレルシリアル変換して前記ＨＤＴＶシリアルディジタル信号を得るパラレルシリアル変換器とよりなり、前記Ｎの値を８、１５又は１６に選定したことを特徴とするシリアルディジタル信号伝送方式。
【請求項２】
前記第１の分周手段は、前記ネットワーククロックを１／３２倍の周波数に分周する第１の分周回路と、前記第１の分周回路から出力されるクロックをカウントして前記所定の第１の周波数の信号を得る第１のｐビットカウンタとよりなり、前記第２の分周手段は、前記ネットワーククロックを１／３２倍の周波数に分周する第２の分周回路と、前記第２の分周回路から出力されるクロックをカウントして前記所定の第１の周波数の信号を得る第２のｐビットカウンタとよりなり、前記ゲートパルス発生手段は、前記第２の分周回路から出力されるクロックをカウントして前記ゲートパルスを出力するＭｑ−２（ｐ−１）カウンタ（ただし、Ｍｑは前記ＨＤＴＶシリアルディジタル信号のシリアルクロックのＮ周期中のネットワーククロックの３２分周クロックのカウント数の平均Ｍを越えない最大の整数）であり、前記周波数逓倍手段は、前記ゲート回路の出力信号の周波数を、前記Ｎ倍の周波数に逓倍するＰＬＬ回路であることを特徴とする請求項１記載のシリアルディジタル信号伝送方式。
【請求項３】
前記メモリ手段は前記ゲート回路の出力信号により読み出しタイミングが定められるＦＩＦＯであり、前記Ｍｑ−２（ｐ−１）カウンタは前記ゲート回路の出力信号によりリセットされることを特徴とする請求項２記載のシリアルディジタル信号伝送方式。
【請求項４】
伝送するＨＤＴＶシリアルディジタル信号をパラレルデータと第１のクロックに分離するシリアルパラレル変換器と、前記第１のクロックとネットワーククロックに基づいて時間情報ＲＴＳを生成するＲＴＳ生成回路と、前記ＲＴＳ及びパラレルデータを所定の構造のＡＴＭセルに組み立てて送信すると共に、受信した前記所定の構造のＡＴＭセルを前記ＲＴＳ及びパラレルデータに分離するＡＴＭセル処理部と、前記分離された時間情報ＲＴＳとネットワーククロックに基づいて元の前記第１のクロックを再生するＲＴＳ受信回路と、前記分離されたパラレルデータと前記ＲＴＳ受信回路からの再生された前記第１のクロックとから前記ＨＤＴＶシリアルディジタル信号を得るパラレルシリアル変換器とからなるシリアルディジタル信号伝送方式であって、
前記ＲＴＳ生成回路は、
前記ネットワーククロックを所定の周波数の第２のクロックに分周する第１の分周手段と、
前記第１のクロックを１／Ｎの周波数に分周する第１のカウンタと、
前記第１のカウンタの出力タイミングで、前記第１の分周手段により分周された第２のクロックをラッチして前記時間情報ＲＴＳを出力するラッチ回路とを有し、
前記ＲＴＳ受信回路は、
前記ネットワーククロックを前記所定の周波数に分周する第２の分周手段と、前記ネットワーククロックに基づいてゲートパルスを発生するゲートパルス発生手段と、
伝送されてきた前記ＲＴＳを一時蓄積するメモリ手段と、
前記第２の分周手段により分周されたクロックと、前記メモリ手段から読み出した前記ＲＴＳを比較するコンパレータと、
前記コンパレータの出力信号を前記ゲートパルス発生手段からの前記ゲートパルスに基づいてゲート出力するゲート回路と、
前記ゲート回路の出力信号の周波数を、前記Ｎ倍の周波数に逓倍して前記第１のクロックを再生する周波数逓倍手段とよりなり、
前記Ｎの値を８に選定すると共に、前記ＡＴＭセル処理部は、前記ＡＴＭセル４個に対して、前記ＨＤＴＶシリアルディジタル信号１８０バイトを多重し、ペイロードの余りに該ＨＤＴＶシリアルディジタル信号１８０バイトに対応する９個の前記時間情報ＲＴＳを多重したＡＴＭセルを生成することを特徴とするシリアルディジタル信号伝送方式。
【請求項５】
伝送するＨＤＴＶシリアルディジタル信号をパラレルデータと第１のクロックに分離するシリアルパラレル変換器と、前記第１のクロックとネットワーククロックに基づいて時間情報ＲＴＳを生成するＲＴＳ生成回路と、前記ＲＴＳ及びパラレルデータを所定の構造のＡＴＭセルに組み立てて送信すると共に、受信した前記所定の構造のＡＴＭセルを前記ＲＴＳ及びパラレルデータに分離するＡＴＭセル処理部と、前記分離された時間情報ＲＴＳとネットワーククロックに基づいて元の前記第１のクロックを再生するＲＴＳ受信回路と、前記分離されたパラレルデータと前記ＲＴＳ受信回路からの再生された前記第１のクロックとから前記ＨＤＴＶシリアルディジタル信号を得るパラレルシリアル変換器とからなるシリアルディジタル信号伝送方式であって、
前記ＲＴＳ生成回路は、
前記ネットワーククロックを所定の周波数の第２のクロックに分周する第１の分周手段と、
前記第１のクロックを１／Ｎの周波数に分周する第１のカウンタと、
前記第１のカウンタの出力タイミングで、前記第１の分周手段により分周された第２のクロックをラッチして前記時間情報ＲＴＳを出力するラッチ回路とを有し、
前記ＲＴＳ受信回路は、
前記ネットワーククロックを前記所定の周波数に分周する第２の分周手段と、
前記ネットワーククロックに基づいてゲートパルスを発生するゲートパルス発生手段と、
伝送されてきた前記ＲＴＳを一時蓄積するメモリ手段と、
前記第２の分周手段により分周されたクロックと、前記メモリ手段から読み出した前記ＲＴＳを比較するコンパレータと、
前記コンパレータの出力信号を前記ゲートパルス発生手段からの前記ゲートパルスに基づいてゲート出力するゲート回路と、
前記ゲート回路の出力信号の周波数を、前記Ｎ倍の周波数に逓倍して前記第１のクロックを再生する周波数逓倍手段とよりなり、
前記Ｎの値を８に選定すると共に、前記ＡＴＭセル処理部は、前記ＡＴＭセル１２３個に対して、前記ＨＤＴＶシリアルディジタル信号５５００バイトを多重し、ペイロードの余りに該ＨＤＴＶシリアルディジタル信号５５００バイトに対応する２７５個の前記時間情報ＲＴＳを多重したＡＴＭセルを生成することを特徴とするシリアルディジタル信号伝送方式。
【請求項６】
伝送するＨＤＴＶシリアルディジタル信号をパラレルデータと第１のクロックに分離するシリアルパラレル変換器と、前記第１のクロックとネットワーククロックに基づいて時間情報ＲＴＳを生成するＲＴＳ生成回路と、前記ＲＴＳ及びパラレルデータを所定の構造のＡＴＭセルに組み立てて送信すると共に、受信した前記所定の構造のＡＴＭセルを前記ＲＴＳ及びパラレルデータに分離するＡＴＭセル処理部と、前記分離された時間情報ＲＴＳとネットワーククロックに基づいて元の前記第１のクロックを再生するＲＴＳ受信回路と、前記分離されたパラレルデータと前記ＲＴＳ受信回路からの再生された前記第１のクロックとから前記ＨＤＴＶシリアルディジタル信号を得るパラレルシリアル変換器とからなるシリアルディジタル信号伝送方式であって、
前記ＲＴＳ生成回路は、
前記ネットワーククロックを所定の周波数の第２のクロックに分周する第１の分周手段と、
前記第１のクロックを１／Ｎの周波数に分周する第１のカウンタと、
前記第１のカウンタの出力タイミングで、前記第１の分周手段により分周された第２のクロックをラッチして前記時間情報ＲＴＳを出力するラッチ回路とを有し、
前記ＲＴＳ受信回路は、
前記ネットワーククロックを前記所定の周波数に分周する第２の分周手段と、
前記ネットワーククロックに基づいてゲートパルスを発生するゲートパルス発生手段と、
伝送されてきた前記ＲＴＳを一時蓄積するメモリ手段と、
前記第２の分周手段により分周されたクロックと、前記メモリ手段から読み出した前記ＲＴＳを比較するコンパレータと、
前記コンパレータの出力信号を前記ゲートパルス発生手段からの前記ゲートパルスに基づいてゲート出力するゲート回路と、
前記ゲート回路の出力信号の周波数を、前記Ｎ倍の周波数に逓倍して前記第１のクロックを再生する周波数逓倍手段とよりなり、
前記Ｎの値を１５に選定すると共に、前記ＡＴＭセル処理部は、前記ＡＴＭセル８個に対して、前記ＨＤＴＶシリアルディジタル信号３７５バイトを多重し、ペイロードの余りとＳＡＲ−ＰＤＵヘッダのＲＴＳ領域に該ＨＤＴＶシリアルディジタル信号３７５バイトに対応する１０個の前記時間情報ＲＴＳを多重したＡＴＭセルを生成することを特徴とするシリアルディジタル信号伝送方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はシリアルディジタル信号伝送方式に係り、特に高精細度テレビ（ＨＤＴＶ）方式のシリアルディジタル信号（ＨＤ−ＳＤＩ：Ｈｉｇｈ　Ｄｅｆｉｎｉｔｉｏｎ　Ｔｅｌｅｖｉｓｉｏｎ　Ｓｅｒｉａｌ　Ｄｉｇｉｔａｌ　Ｉｎｔｅｒｆａｃｅ）を伝送する伝送方式に関する。
【０００２】
【従来の技術】
同期ディジタルハイアラーキ（ＳＤＨ：Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｉｇｉｔａｌ　Ｈｉｅｒａｒｃｈｙ）ネットワークでネットワーククロックと非同期の固定ビットレート（ＣＢＲ：Ｃｏｎｔｉｎｕｏｕｓ　Ｂｉｔ　Ｒａｔｅ）信号を伝送する方式として、スタッフ同期方式が知られている。このスタッフ同期方式は、余分なビット（スタッフビット）を挿入することによりビット間隔を一定に調整する方式である。
【０００３】
また、非同期転送モード（ＡＴＭ：Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ）ネットワークでネットワーククロックと非同期の固定ビットレート（ＣＢＲ）信号を伝送する方式は、国際電気通信連合電気通信標準化部門（ＩＴＵ−Ｔ）勧告Ｉ．３６３．１（Ｂ−ＩＳＤＮ　ＡＴＭ　Ａｄａｐｔａｔｉｏｎ　Ｌａｙｅｒ　Ｓｐｅｃｉｆｉｃａｔｉｏｎ：Ｔｙｐｅ　１　ＡＡＬ）に規定されている。この規格書の１４頁の２．５．２．２．２（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｒｅｓｉｄｕａｌ　Ｔｉｍｅ　Ｓｔａｍｐ　（ＳＲＴＳ）ｍｅｔｈｏｄ）には、送信側で網クロックの周波数に一致していない信号を送信する非同期転送では、受信側で同期のため送信側クロック周波数再生が必要なため、ＣＢＲのクロックがある回数カウントされる間に、システムクロックが何回カウントされるかを測定し、伝送する情報量を減らすために、予測されるカウント値と実際のカウント数の下位４ビットの差である補正タイムスタンプ値（ＲＴＳ値）を送信側から受信側に転送する同期型余剰タイムスタンプ（ＳＲＴＳ）法が、ＣＢＲ信号について規定されている。
【０００４】
【発明が解決しようとする課題】
しかし、前記スタッフ同期方式では、固定ビットレート（ＣＢＲ）信号が、１．４８５ＧｂｐｓのＨＤＴＶシリアルディジタル信号（ＨＤ−ＳＤＩ）のように高速な信号であるときには適用できない。また、前述したＡＴＭネットワークでネットワーククロックと非同期のＣＢＲ信号を伝送することを規定した、同期型余剰タイムスタンプ（ＳＲＴＳ）法は、１５５．５２ＭＨｚのネットワーククロックに対して規定されているため、ビットレートが１．４８５ＧｂｐｓであるＨＤＴＶシリアルディジタル信号（ＨＤ−ＳＤＩ）のように高速な固定ビットレート（ＣＢＲ）信号にはそのまま適用できない。
【０００５】
また、ＳＲＴＳ法には、任意に決定できる多くのパラメータがあり、最適なパラメータを選ばないと出力側の信号のジッタが大きくなり、出力信号は実用に適さない信号となってしまうという問題もある。
【０００６】
本発明は以上の点に鑑みなされたもので、ＳＲＴＳ法を用いて小さなジッタでＨＤＴＶシリアルディジタル信号（ＨＤ−ＳＤＩ）のクロックを伝送し得るシリアルディジタル信号伝送方式を提供することを目的とする。
【０００７】
また、本発明の他の目的は、ＳＲＴＳ法を用いてＨＤＴＶシリアルディジタル信号を伝送する際に、データとＲＴＳを効率的にＡＴＭセルにマッピングし得るシリアルディジタル信号伝送方式を提供することにある。
【０００８】
更に、本発明の他の目的は、ＡＴＭでＳＲＴＳ法を用いてＨＤＴＶシリアルディジタル信号を伝送する際に、ＨＤＴＶシリアルディジタル信号のライン構造と同期をとり、データとＲＴＳ（Ｒｅｓｉｄｕａｌ　Ｔｉｍｅ　Ｓｔａｍｐ）を効率的にＡＴＭセルにマッピングし得るシリアルディジタル信号伝送方式を提供することにある。
【０００９】
また、更に本発明の他の目的は、ＡＴＭでＳＲＴＳ法を用いてＨＤＴＶシリアルディジタル信号を伝送する際に、ＨＤＴＶシリアルディジタル信号のフレーム構造と同期をとり、データとＲＴＳを効率的にＡＴＭセルにマッピングし得るシリアルディジタル信号伝送方式を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するため、第１の発明は、伝送するＨＤＴＶシリアルディジタル信号をパラレルデータと時間情報ＲＴＳとに分離して送信するＲＴＳ生成回路と、伝送されたパラレルデータと時間情報ＲＴＳとを受信し、元のＨＤＴＶシリアルディジタル信号を得るＲＴＳ受信回路とからなるシリアルディジタル信号伝送方式であって、
ＲＴＳ生成回路は、ネットワーククロックを所定の第１の周波数に分周する第１の分周手段と、伝送するＨＤＴＶシリアルディジタル信号をシリアルパラレル変換して、パラレル信号のデータを送信すると共に、第２の周波数に分周したクロックを出力するシリアルパラレル変換器と、シリアルパラレル変換器から出力された分周クロックを１／Ｎの周波数に分周する第１のカウンタと、第１のカウンタの出力タイミングで、第１の分周手段により分周されたクロックをラッチして時間情報ＲＴＳを出力するラッチ回路とを有し、
ＲＴＳ受信回路は、ネットワーククロックを所定の第１の周波数に分周する第２の分周手段と、ネットワーククロックに基づいてゲートパルスを発生するゲートパルス発生手段と、伝送されてきたＲＴＳを一時蓄積するメモリ手段と、第２の分周手段により分周されたクロックと、メモリ手段から読み出したＲＴＳを比較するコンパレータと、コンパレータの出力信号をゲートパルス発生手段からのゲートパルスに基づいてゲート出力するゲート回路と、ゲート回路の出力信号の周波数を、Ｎ倍の周波数に逓倍して第２の周波数のクロックを再生する周波数逓倍手段と、周波数逓倍手段から出力された第２の周波数の再生クロックと、伝送されてきたパラレル信号のデータとを入力として受け、これらをパラレルシリアル変換してＨＤＴＶシリアルディジタル信号を得るパラレルシリアル変換器とよりなり、Ｎの値を８、１５又は１６に選定したことを特徴とする。
【００１１】
この発明では、ＨＤＴＶシリアルディジタル信号という高速な固定ビットレート（ＣＢＲ）信号を伝送する際に、ＳＲＴＳ法を用いてＨＤＴＶシリアルディジタル信号のクロックを伝送することができる。
【００１２】
また、上記の目的を達成するため、第２の発明は、第１の発明の第１の分周手段を、ネットワーククロックを１／３２倍の周波数に分周する第１の分周回路と、第１の分周回路から出力されるクロックをカウントして所定の第１の周波数の信号を得る第１のｐビットカウンタとよりなり、第２の分周手段を、ネットワーククロックを１／３２倍の周波数に分周する第２の分周回路と、第２の分周回路から出力されるクロックをカウントして所定の第１の周波数の信号を得る第２のｐビットカウンタとよりなり、ゲートパルス発生手段を、第２の分周回路から出力されるクロックをカウントしてゲートパルスを出力するＭｑ−２（ｐ−１）カウンタ（ただし、ＭｑはＨＤＴＶシリアルディジタル信号のシリアルクロックのＮ周期中のネットワーククロックの３２分周クロックのカウント数の平均Ｍを越えない最大の整数）であり、周波数逓倍手段を、ゲート回路の出力信号の周波数を、Ｎ倍の周波数に逓倍するＰＬＬ回路で構成したことを特徴とする。
【００１３】
また、上記の目的を達成するため、第３の発明は、第１の発明のメモリ手段をゲート回路の出力信号により読み出しタイミングが定められるＦＩＦＯに限定し、Ｍｑ−２（ｐ−１）カウンタをゲート回路の出力信号によりリセットされる構成としたことを特徴とする。
【００１４】
また、上記の目的を達成するため、第４の発明は、伝送するＨＤＴＶシリアルディジタル信号をパラレルデータと第１のクロックに分離するシリアルパラレル変換器と、第１のクロックとネットワーククロックに基づいて時間情報ＲＴＳを生成するＲＴＳ生成回路と、ＲＴＳ及びパラレルデータを所定の構造のＡＴＭセルに組み立てて送信すると共に、受信した所定の構造のＡＴＭセルをＲＴＳ及びパラレルデータに分離するＡＴＭセル処理部と、分離された時間情報ＲＴＳとネットワーククロックに基づいて元の第１のクロックを再生するＲＴＳ受信回路と、分離されたパラレルデータとＲＴＳ受信回路からの再生された第１のクロックとからＨＤＴＶシリアルディジタル信号を得るパラレルシリアル変換器とからなるシリアルディジタル信号伝送方式であって、
ＲＴＳ生成回路は、ネットワーククロックを所定の周波数の第２のクロックに分周する第１の分周手段と、第１のクロックを１／Ｎの周波数に分周する第１のカウンタと、第１のカウンタの出力タイミングで、第１の分周手段により分周された第２のクロックをラッチして時間情報ＲＴＳを出力するラッチ回路とを有し、
ＲＴＳ受信回路は、ネットワーククロックを所定の周波数に分周する第２の分周手段と、ネットワーククロックに基づいてゲートパルスを発生するゲートパルス発生手段と、伝送されてきたＲＴＳを一時蓄積するメモリ手段と、第２の分周手段により分周されたクロックと、メモリ手段から読み出したＲＴＳを比較するコンパレータと、コンパレータの出力信号をゲートパルス発生手段からのゲートパルスに基づいてゲート出力するゲート回路と、ゲート回路の出力信号の周波数を、Ｎ倍の周波数に逓倍して第１のクロックを再生する周波数逓倍手段とよりなり、Ｎの値を８に選定すると共に、ＡＴＭセル処理部は、ＡＴＭセル４個に対して、ＨＤＴＶシリアルディジタル信号１８０バイトを多重し、ペイロードの余りにＨＤＴＶシリアルディジタル信号１８０バイトに対応する９個の時間情報ＲＴＳを多重したＡＴＭセルを生成することを特徴とする。
【００１５】
この発明では、ＨＤＴＶシリアルディジタル信号という高速な固定ビットレート（ＣＢＲ）信号をＡＴＭセルで伝送する際に、ＳＲＴＳ法を用いてＨＤＴＶシリアルディジタル信号とＲＴＳをＡＴＭセルに多重して伝送することができる。
【００１６】
また、上記の目的を達成するため、第５の発明は、第４の発明と同様にＲＴＳ生成回路は、ネットワーククロックを所定の周波数の第２のクロックに分周する第１の分周手段と、第１のクロックを１／Ｎの周波数に分周する第１のカウンタと、第１のカウンタの出力タイミングで、第１の分周手段により分周された第２のクロックをラッチして時間情報ＲＴＳを出力するラッチ回路とを有し、ＲＴＳ受信回路は、ネットワーククロックを所定の周波数に分周する第２の分周手段と、ネットワーククロックに基づいてゲートパルスを発生するゲートパルス発生手段と、伝送されてきたＲＴＳを一時蓄積するメモリ手段と、第２の分周手段により分周されたクロックと、メモリ手段から読み出したＲＴＳを比較するコンパレータと、コンパレータの出力信号をゲートパルス発生手段からのゲートパルスに基づいてゲート出力するゲート回路と、ゲート回路の出力信号の周波数を、Ｎ倍の周波数に逓倍して第１のクロックを再生する周波数逓倍手段とよりなるが、第４の発明と異なり、Ｎの値を８に選定すると共に、ＡＴＭセル処理部は、ＡＴＭセル１２３個に対して、ＨＤＴＶシリアルディジタル信号５５００バイトを多重し、ペイロードの余りにＨＤＴＶシリアルディジタル信号５５００バイトに対応する２７５個の時間情報ＲＴＳを多重したＡＴＭセルを生成することを特徴とする。
【００１７】
この発明では、ＨＤＴＶシリアルディジタル信号という高速な固定ビットレート（ＣＢＲ）信号をＡＴＭセルで伝送する際に、ＨＤＴＶシリアルディジタル信号の１ライン分の５５００バイトをＡＴＭセル１２３個に多重して伝送でき、ＨＤＴＶシリアルディジタル信号のライン構造と同期をとることができる。
【００１８】
また、上記の目的を達成するため、第６の発明は、第４の発明と同様にＲＴＳ生成回路は、ネットワーククロックを所定の周波数の第２のクロックに分周する第１の分周手段と、第１のクロックを１／Ｎの周波数に分周する第１のカウンタと、第１のカウンタの出力タイミングで、第１の分周手段により分周された第２のクロックをラッチして時間情報ＲＴＳを出力するラッチ回路とを有し、ＲＴＳ受信回路は、ネットワーククロックを所定の周波数に分周する第２の分周手段と、ネットワーククロックに基づいてゲートパルスを発生するゲートパルス発生手段と、伝送されてきたＲＴＳを一時蓄積するメモリ手段と、第２の分周手段により分周されたクロックと、メモリ手段から読み出したＲＴＳを比較するコンパレータと、コンパレータの出力信号をゲートパルス発生手段からのゲートパルスに基づいてゲート出力するゲート回路と、ゲート回路の出力信号の周波数を、Ｎ倍の周波数に逓倍して第１のクロックを再生する周波数逓倍手段とよりなるが、第４の発明と異なり、Ｎの値を１５に選定すると共に、ＡＴＭセル処理部は、ＡＴＭセル８個に対して、ＨＤＴＶシリアルディジタル信号３７５バイトを多重し、ペイロードの余りとＳＡＲ−ＰＤＵヘッダのＲＴＳ領域にＨＤＴＶシリアルディジタル信号３７５バイトに対応する１０個の時間情報ＲＴＳを多重したＡＴＭセルを生成することを特徴とする。
【００１９】
この発明では、ＨＤＴＶシリアルディジタル信号という高速な固定ビットレート（ＣＢＲ）信号をＡＴＭセルで伝送する際に、ＨＤＴＶシリアルディジタル信号の１フレーム分の４９５０００００ビットを、１３２０００個のＡＴＭセルで伝送することができ、ＨＤＴＶシリアルディジタル信号のフレーム構造と同期をとることができる。
【００２０】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。図１は本発明になるシリアルディジタル信号伝送方式の第１の実施の形態のブロック図で、同図（ａ）はＲＴＳ生成回路のブロック図、同図（ｂ）はＲＴＳ受信回路のブロック図を示す。
【００２１】
図１（ａ）に示すＲＴＳ生成回路は、ＨＤＴＶシリアルディジタル信号を直並列変換するシリアルパラレル（ＳＰ）変換器１と、Ｎカウンタ２と、ラッチ回路３と、周波数２．４８８３２ＭＨｚのネットワーククロックを１／３２の周波数に分周する１／３２分周回路４と、１／３２分周回路４の出力信号をカウントするｐビットカウンタ５とより構成されている。ＨＤＴＶシリアルディジタル信号（ＨＤ−ＳＤＩ）のビットレートは、１．４８５Ｇｂｐｓ又は１．４８５／１．００１Ｇｂｐｓである。
【００２２】
図１（ｂ）に示すＲＴＳ受信回路は、周波数２．４８８３２ＭＨｚのネットワーククロックを１／３２の周波数に分周する１／３２分周回路７と、ｐビットカウンタ８と、Ｍｑ−２（ｐ−１）カウンタ９と、伝送されてきたＲＴＳが入力されて一次蓄積するメモリ手段としてのファーストインファーストアウト（ＦＩＦＯ）１０と、ＦＩＦＯ１０の出力信号とｐビットカウンタ８の出力信号とを比較するコンパレータ１１と、コンパレータ１１の出力信号をＭｑ−２（ｐ−１）カウンタ９の出力信号に基づいてゲートするゲート回路１２と、ゲート回路１２の出力信号をＮ逓倍するＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路１３と、ＰＬＬ回路１３から出力される伝送されてきたデータ及びパラレルクロック７４．２５ＭＨｚ又は７４．２５／１．００１ＭＨｚを入力されて並直列変換するパラレルシリアル（ＰＳ）変換器１４とから構成されている。
【００２３】
ここで、ＭｑはＨＤＴＶシリアルディジタル信号（ＨＤ−ＳＤＩ）のシリアルクロックのＮ周期中のネットワーククロックの３２分周クロックのカウント数の平均Ｍを超えない最大の整数である。第１の実施の形態のＲＴＳ生成回路とＲＴＳ受信回路において、Ｎカウンタ２及びＰＬＬ回路１３によるＮ逓倍の各「Ｎ」の値は、「８」、「１５」又は「１６」としているが、この場合、Ｍｑは「８」、「１５」又は「１６」となる。なお、ｐビットカウンタ５、８のｐの値は任意であるが、例えばｐ＝１とすると、Ｍｑ−２（ｐ−１）カウンタ９は、７ビットカウンタ（Ｎ＝Ｍｑ＝８の場合）、１４ビットカウンタ（Ｎ＝Ｍｑ＝１５の場合）、１５ビットカウンタ（Ｎ＝Ｍｑ＝１６の場合）となる。
【００２４】
次に、図１の本実施の形態の動作について図２のタイミングチャーチを併せ参照して説明する。なお、ＲＴＳ生成回路において、７７．７６ＭＨｚのクロックが８回カウントされる場合と、７回カウントされる場合とがあり、これに対応してＲＴＳは１の場合と０の場合がある。後述する図２（Ｅ）〜（Ｊ）に示すＲＴＳの受信回路のタイミングチャートは、ＲＴＳが１の場合と０の場合の例を示す。
【００２５】
ＲＴＳ生成回路において、まず、図１（ａ）のＲＴＳ生成回路の動作について説明するに、ネットワーククロック２．４８８３２ＧＨｚは周波数が高すぎ、そのままでは使用し難いため、１／３２分周回路４により周波数が１／３２倍の７７．７６ＭＨｚに分周された後、ｐビットカウンタ５に供給されてカウントされる。
【００２６】
一方、ビットレート１．４８５Ｇｂｐｓ又は１．４８５／１．００１ＧｂｐｓのＨＤＴＶシリアルディジタル信号（ＨＤ−ＳＤＩ）は、シリアルパラレル（ＳＰ）変換器１により２０ビットパラレル信号に変換されてデータとして送信されると共に、２０分周された７４．２５ＭＨｚ又は７４．２５／１．００１ＭＨｚのパラレルクロックが抽出される。パラレルクロックはＮカウンタ２によりカウントされてＮカウント毎にラッチ回路３にラッチパルスとして出力され、ここでｐビットカウンタ５の出力カウント値をラッチする。これにより、ラッチ回路３からＲＴＳが出力される。
【００２７】
図２（Ａ）は上記の７４．２５ＭＨｚのパラレルクロック、同図（Ｂ）はＮビットカウンタ２の出力ラッチパルス、同図（Ｃ）は１／３２分周回路４から出力される７７．７６ＭＨｚのクロック、同図（Ｄ）はｐビットカウンタ５の出力信号を示す。
【００２８】
次に、図１（ｂ）のＲＴＳ受信回路の動作について説明する。ＲＴＳ生成回路と同様に、ネットワーククロック２．４８８３２ＧＨｚが１／３２分周回路７により周波数が１／３２倍の７７．７６ＭＨｚに分周された後、ｐビットカウンタ８に供給されてカウントされると共に、Ｍｑ−２（ｐ−１）カウンタ９に供給されてカウントされる。図２（Ｅ）は上記の１／３２分周回路７から出力される７７．７６ＭＨｚのクロックを、同図（Ｆ）はｐビットカウンタ８の出力信号、同図（Ｉ）はＭｑ−２（ｐ−１）カウンタ９の出力信号をそれぞれ示す。
【００２９】
一方、伝送されてきたＲＴＳは、一度ＦＩＦＯ１０に供給されて蓄積された後、図２（Ｇ）に示すように読み出され、コンパレータ１１に入力されて、ｐビットカウンタ８のカウント値と比較され、その比較結果がゲート回路１２へ出力される。図２（Ｈ）は上記のコンパレータ１１から出力される比較結果であるパルスを示す。ゲート回路１２は、Ｍｑ−２（ｐ−１）カウンタ９からのゲートパルスに基づいてゲート動作する。ここで、Ｍｑは、ＨＤＴＶシリアルディジタル信号（ＨＤ−ＳＤＩ）のシリアルクロックのＮ周期中のネットワーククロックの３２分周クロックのカウント数の平均Ｍを越えない最大の整数である。
【００３０】
ゲート回路１２から上記の図２（Ｉ）に示すゲートパルスによりゲート出力された上記比較結果（パルス）は、図２（Ｊ）に示すパルスとなり、ＲＴＳ生成回路のＮカウンタ２の出力信号を再生した信号になるため、この比較結果を更にＰＬＬ回路１３に供給してＮ逓倍することにより、Ｎカウンタ２の入力信号である７４．２５ＭＨｚ又は７４．２５／１．００１ＭＨｚのパラレルクロックが再生される。
【００３１】
このパラレルクロックで、伝送されてきた２０ビットパラレル信号のデータをパラレルシリアル（ＰＳ）変換器１４でパラレルシリアル変換（並直列変換）することにより、ＨＤＴＶシリアルディジタル信号（ＳＤ−ＨＤＩ）が再生される。また、ゲート回路１２の出力パルスは、Ｍｑ−２（ｐ−１）カウンタ９のリセットと、ＦＩＦＯ１０からＲＴＳを読み出すタイミング信号に用いられる。
【００３２】
なお、図１（ｂ）に示したＲＴＳ受信回路においては、コンパレータ１１の出力パルス（比較結果）は、ＲＴＳ生成回路のＮカウンタ２の出力信号を再生したものであるが、ネットワーククロックの３２分周クロックを基準として再生するため、原理的にジッタが生じる。高い周波数成分を持つジッタは、ＰＬＬ回路１３で抑圧されるが、低い周波数成分のジッタは抑圧できないため、低い周波数成分のジッタが大きくならないようなパラメータを決める必要がある。
【００３３】
図７は図１（ａ）に示したＲＴＳ生成回路のＮカウンタ２の「Ｎ」の値を、「８」、「９」、「１５」としたときの、図１（ｂ）に示したＲＴＳ受信回路のコンパレータ１１出力でのジッタの時間波形と、時間波形から離散的フーリエ変換により求めた周波数特性を示し、図８は上記のＮカウンタ２の「Ｎ」の値を、「１６」、「１５０」としたときの、上記のコンパレータ１１出力でのジッタの時間波形と、時間波形から離散的フーリエ変換により求めた周波数特性を示す。ただし、ＨＤＴＶシリアルディジタル信号（ＳＤ−ＨＤＩ）は、１．４８５／１．００１Ｇｂｐｓとした。
【００３４】
図７及び図８から分かるように、Ｎカウンタ２の「Ｎ」の値を「９」や「１５０」とした場合は、ジッタの低周波数成分は比較的大きいが、Ｎカウンタ２の「Ｎ」の値を「８」、「１５」、「１６」とした場合は、ジッタ低周波数成分が比較的小さい。そこで、本実施の形態では、Ｎカウンタ２の「Ｎ」の値を「８」、「１５」又は「１６」とすることにより、ＳＲＴＳ法を用いてＨＤＴＶディジタルシリアル信号（ＳＤ−ＨＤＩ）を小さいジッタで伝送するものである。
【００３５】
次に、本発明の第２の実施の形態について説明する。図３は本発明になるシリアルディジタル信号伝送方式の他の実施の形態の概略システム構成図を示す。同図中、図１と同一構成部分には同一符号を付してある。図３において、ＲＴＳ生成回路２１は、図１（ａ）に示したＳＰ変換器１以外の回路構成で、また、ＲＴＳ受信回路２３は図１（ｂ）に示したＰＳ変換器１４以外の回路構成で、本発明の第２の実施の形態では、ＲＴＳ生成回路２１内のＮカウンタ２の「Ｎ」の値と、ＲＴＳ受信回路２３のＰＬＬ回路１３の逓倍数「Ｎ」の値をそれぞれ「８」とすると共に、ＡＴＭアダプテーションレイヤ（ＡＡＬ）がタイプ１であるＡＡＬ１回路（ＡＴＭセル処理部）２２により図４に示すＡＴＭセル構造とするようにしたものである。
【００３６】
すなわち、図３のＡＡＬ１回路２２は、ＲＴＳ生成回路２１から入力されるＲＴＳとＳＰ変換器１から入力されるクロック及びデータとに基づいて、図４に示す構造のＡＴＭセルを生成して出力し、また外部から入力された図４に示す構造のＡＴＭセルを受信し、そのＡＴＭセルからデータとＲＴＳを分離してデータはＰＳ変換器１４に、ＲＴＳはＲＴＳ受信回路２３に供給してクロックを再生させる。
【００３７】
１個のＡＴＭセルは、５バイトのＡＴＭヘッダと４８バイトの情報フィールド（ペイロード）からなるが、この実施の形態では、図４に示すように、１個のＡＴＭセルには４８バイトのペイロードにＨＤＴＶシリアルディジタル信号４５バイトが多重され、ＲＴＳが残りの２バイトにのせられる。図４中のＡＴＭセル中の数字は、ＲＴＳの数を示す。４５バイトは、ＨＤＴＶシリアルディジタル信号の１８サンプルに相当するため、ＨＤＴＶシリアルディジタル信号をＡＴＭセルに多重し易い。
【００３８】
このとき、ＨＤＴＶシリアルディジタル信号の２０ビットパラレルクロックに対する前記Ｎの値は「８」とし、ＲＴＳはＨＤＴＶシリアルディジタル信号２０バイト毎に１個つく。また、ＡＴＭセルの６バイト目にセル分割・組立プロトコルデータユニット（ＳＡＲ−ＰＤＵ：Ｓｅｇｍｅｎｔａｔｉｏｎ　Ａｎｄ　Ｒｅａｓｓｅｍｂｌｙ　Ｐｒｏｔｏｃｏｌ　Ｄａｔａ　Ｕｎｉｔ）の１バイトがのせられる（後述の図５、図６も同様）。
【００３９】
この実施の形態では、ＡＴＭセル４個に対して、ＨＤＴＶシリアルディジタル信号１８０バイトを多重し、ペイロードの余りにＨＤＴＶシリアルディジタル信号１８０バイトに対応する９個のＲＴＳを多重している。これにより、データとＲＴＳを効率的にＡＴＭセルにマッピングすることができる。
【００４０】
次に、本発明の第３の実施の形態について説明する。本発明の第３の実施の形態も第２の実施の形態と同様に図３の構成によるＡＴＭ伝送方式に適用されるものであるが、この第３の実施の形態では、図３のＲＴＳ生成回路２１内のＮカウンタ２の「Ｎ」の値と、ＲＴＳ受信回路２３のＰＬＬ回路１３の逓倍数「Ｎ」の値をそれぞれ「８」とすると共に、ＡＴＭアダプテーションレイヤ（ＡＡＬ）がタイプ１であるＡＡＬ１回路２２により図５に示すＡＴＭセル構造とするようにしたものである。
【００４１】
図５に示すように、１個のＡＴＭセルにはＡＴＭヘッダ５バイトとＳＡＲ−ＰＤＵ１バイトを除く、４７バイトのペイロードのうち、ＨＤＴＶシリアルディジタル信号が４５バイトにのせられ、ＲＴＳが残りの２バイトにのせられる。図５中のＡＴＭセル中の数字は、ＲＴＳの数を示す。本実施の形態では更に１２３個のＡＴＭセル（＝１５＋３／８サイクル）に１ライン分のＨＤＴＶシリアルディジタル信号５５００バイトをのせる。１２３セル目のＨＤＴＶシリアルディジタル信号は、１０バイトとなる。このとき、ＨＤＴＶシリアルディジタル信号の２０ビットパラレルクロックに対する前記Ｎの値は「８」とする。この実施の形態では、４個のＡＴＭセルに１８０バイトのＨＤＴＶシリアルディジタル信号がのるので、４個のＡＴＭセル毎に９個のＲＴＳをのせる。ただし、１２３セル目には、１個のＲＴＳをのせる。
【００４２】
この実施の形態では、１個のＡＴＭセルにのせるＨＤＴＶシリアルディジタル信号を４５バイトとしているが、４５バイト（＝３６０ビット）は、ＨＤＴＶシリアルディジタル信号の１８（＝３６０／２０）サンプルに相当するため、ＨＤＴＶシリアルディジタル信号をＡＴＭセルに多重し易い。ＲＴＳはＨＤＴＶシリアルディジタル信号２０バイト毎に１個つく。
【００４３】
この実施の形態では、ＡＴＭセル４個に対して、ＨＤＴＶシリアルディジタル信号１８０バイトをのせるので、４個のＡＴＭセル毎に９個のＲＴＳをのせる。１２１、１２２及び１２３セル目には、合計１００バイトのＨＤＴＶシリアルディジタル信号をのせるので、１２１、１２２及び１２３セル目には合計５個のＲＴＳをのせる。これにより、データとＲＴＳを効率的にＡＴＭセルにマッピングすることができる。
【００４４】
次に、本発明の第４の実施の形態について説明する。本発明の第４の実施の形態も第２及び第３の実施の形態と同様に図３の構成によるＡＴＭ伝送方式に適用されるものであるが、この第４の実施の形態では、図３のＲＴＳ生成回路２１内のＮカウンタ２の「Ｎ」の値と、ＲＴＳ受信回路２３のＰＬＬ回路１３の逓倍数「Ｎ」の値をそれぞれ「１５」とすると共に、ＡＴＭアダプテーションレイヤ（ＡＡＬ）がタイプ１であるＡＡＬ１回路２２により図６に示すＡＴＭセル構造とするようにしたものである。また、この実施の形態では、図１に示したｐビットカウンタ５、８のｐの値は「１」である。
【００４５】
図６に示すように、８個のＡＴＭセルにＨＤＴＶシリアルディジタル信号３７５バイト（＝３０００ビット）がのせられ、ペイロードの余り１バイトとＳＡＲ−ＰＤＵ（Ｓｅｇｍｅｎｔａｔｉｏｎ　Ａｎｄ　Ｒｅａｓｓｅｍｂｌｙ　Ｐｒｏｔｏｃｏｌ　Ｄａｔａ　Ｕｎｉｔ）ヘッダのＲＴＳ領域に、ＲＴＳが１０個（１ビット／個として１０ビット）多重されている。このとき、ＨＤＴＶシリアルディジタル信号の２０ビットパラレルクロックに対する図３のＲＴＳ生成回路２１内のＮカウンタ２の「Ｎ」の値と、ＲＴＳ受信回路２３のＰＬＬ回路１３の逓倍数「Ｎ」の値は、それぞれ「１５」となる。また、１３２０００セル（＝１６５０００サイクル）でＨＤＴＶシリアルディジタル信号の１フレーム（４９５０００００ビット）となる。
【００４６】
この実施の形態では、１サイクルあたりＡＴＭセルに多重されるＨＤＴＶシリアルディジタル信号の３７５バイト（＝３０００ビット）は、ＨＤＴＶシリアルディジタル信号の１５０（＝３０００／２０）サンプルに相当するため、ＨＤＴＶシリアルディジタル信号をＡＴＭセルに多重し易い。ＲＴＳは、ＨＤＴＶシリアルディジタル信号３００ビット毎に１個付く。この実施の形態は、ＨＤＴＶシリアルディジタル信号のフレーム構造と同期をとり、更にペイロードの利用効率良く、データとＲＴＳとを効率的にＡＴＭセルにマッピングすることができる。
【００４７】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば、図１ではネットワーククロック２．４８８３２ＭＨｚを３２分周しているが、将来、高速回路が容易に実現できるようになれば、１６分周等にするなど、分周比を小さくすることができる。
【００４８】
また、図３では、ＲＴＳをＡＴＭセル毎に２個、２個、２個、３個、・・・のように多重しているが、データをＡＴＭセルのペイロードに多重した余りの２バイトを使用した別の多重も可能である。例えばＲＴＳを、１ビット／個とすると、４個目のＡＴＭセルにまとめて多重することもできる。
【００４９】
更に、図４では、ＲＴＳをＡＴＭセル毎に２個、２個、２個、３個、・・・のように多重しているが、データをＡＴＭセルのペイロードに多重した余りの２バイト、又は１２３セル目のデータをＡＴＭセルのペイロードに多重した余りの３７バイトを使った別の多重もできる。例えば、ＲＴＳを１ビット／個とすると、１２３セル目のデータをＡＴＭセルのペイロードに多重した余りの３７バイトに１ライン分のＲＴＳ２７５個をまとめて多重することもできる。
【００５０】
【発明の効果】
以上説明したように、第１乃至第３の発明によれば、ＨＤＴＶシリアルディジタル信号という高速な固定ビットレート（ＣＢＲ）信号を伝送する際に、ＳＲＴＳ法を用いてＨＤＴＶシリアルディジタル信号のクロックを、小さなジッタで伝送することができる。
【００５１】
また、第４の発明によれば、ＡＴＭセルでＳＲＴＳ法を用いて、ＨＤＴＶシリアルディジタル信号を伝送する際に、データと時間情報ＲＴＳを効率的にＡＴＭセルにマッピングして伝送できる。
【００５２】
また、第５の発明によれば、ＡＴＭセルでＳＲＴＳ法を用いて、ＨＤＴＶシリアルディジタル信号を伝送する際に、ＨＤＴＶシリアルディジタル信号の１ライン分の５５００バイトを時間情報ＲＴＳと共にＡＴＭセル１２３個に多重して伝送するようにしたため、ＨＤＴＶシリアルディジタル信号のライン構造と同期をとり、データと時間情報ＲＴＳを効率的にＡＴＭセルにマッピングして伝送することができる。
【００５３】
更に、第６の発明によれば、ＡＴＭセルでＳＲＴＳ法を用いて、ＨＤＴＶシリアルディジタル信号を伝送する際に、ＨＤＴＶシリアルディジタル信号の１フレーム分の４９５０００００ビットを、時間情報ＲＴＳと共に１３２０００個のＡＴＭセルに多重して伝送するようにしたため、ＨＤＴＶシリアルディジタル信号のフレーム構造と同期をとり、データと時間情報ＲＴＳを効率的にＡＴＭセルにマッピングして伝送することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のブロック図である。
【図２】図１の動作説明用タイミングチャートである。
【図３】本発明の第２、第３及び第４の実施の形態の概略構成図である。
【図４】本発明の第２の実施の形態のＡＴＭセル構造の説明図である。
【図５】本発明の第３の実施の形態のＡＴＭセル構造の説明図である。
【図６】本発明の第４の実施の形態のＡＴＭセル構造の説明図である。
【図７】図１（ｂ）のＲＴＳ受信回路のコンパレータ出力でのジッタの時間波形と、時間波形から離散的フーリエ変換により求めた周波数特性を示す図（その１）である。
【図８】図１（ｂ）のＲＴＳ受信回路のコンパレータ出力でのジッタの時間波形と、時間波形から離散的フーリエ変換により求めた周波数特性を示す図（その２）である。
【符号の説明】
１　シリアルパラレル（ＳＰ）変換器
２　Ｎカウンタ
３　ラッチ回路
４、７　１／３２分周回路
５、８　ｐビットカウンタ
９　Ｍｑ−２（ｐ−１）カウンタ
１０　ＦＩＦＯ
１１　コンパレータ
１２　ゲート回路
１３　ＰＬＬ回路
１４　パラレルシリアル（ＰＳ）変換器
２１　ＲＴＳ生成回路
２２　ＡＡＬ１回路（ＡＴＭセル処理部）
２３　ＲＴＳ受信回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004064617.tif 000009
【図８】
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