(57)【要約】【課題】ＦｅＲＡＭ装置におけるビットライン電圧分布試験の精度を判定できるようにすること。【解決手段】センスアンプ（１３０）を用いてビットライン電圧（ＢＬ）を一連の基準電圧と比較した後、検出動作によって矛盾した結果が得られた基準電圧範囲の上限及び下限を判定することにより、ＦｅＲＡＭセル（３１０）から読み出したビットライン電圧または電荷分布の測定精度を判定するための方法及び回路。一実施形態では、センスアンプ（１３０）の出力信号（ＮＴ）を用いてＩ／Ｏライン（１６５）のプルダウントランジスタを制御するとともに、Ｉ／Ｏライン（１６５）の代替プリチャージ方法によって、Ｉ／Ｏライン（１６５）上の結果値ストリームを処理するための圧縮回路（１７０）を用いて、両方の限界を判定できるようにする。【選択図】　図１
2004047070.tif 000002
【特許請求の範囲】
【請求項１】
ＦｅＲＡＭセルを含む集積回路（１００）を試験する方法であって、
基準電圧とビットライン電圧（ＢＬ）とをそれぞれ比較する検出動作を実施するステップと、
前記検出動作により矛盾した結果が得られた基準電圧の範囲について、第１の限界を識別する第１のデータ値を生成するステップと、
前記検出動作により矛盾した結果が得られた基準電圧の範囲について、第２の限界を識別する第２のデータ値を生成するステップと、
からなる方法。
【請求項２】
前記集積回路内の圧縮回路（１７０）が前記第１及び第２のデータ値を生成することを含む、請求項１の方法。
【請求項３】
前記検出動作を実施するステップは一連の値を表わす結果信号（ＮＴ）を生成し、前記値の各々は、前記基準電圧のうちの１つと前記ビットライン電圧との比較が第１の結果になるか第２の結果になるかを区別する値である、請求項１または請求項２の方法。
【請求項４】
前記第１のデータ値を生成するステップは、
前記基準電圧のうちのいずれが前記結果信号（ＮＴ）の現在値に対応するものであるかを示すデータ信号（ＣＮＴ）を記憶要素（２２０）に適用するステップと、
第１の複数の検出動作の前に一回だけ、前記記憶要素（２２０）に接続されたライン（１６５）をプリチャージして前記記憶要素（２２０）が記憶値（Ｑ）を前記結果信号（ＮＴ）の現在値と等しくなるように設定できるようにするステップと、
前記第１の複数の検出動作に対応する結果信号（ＮＴ）の値に応じて駆動回路（１５０）を駆動するステップであって、前記駆動回路（１５０）は駆動されると前記ライン（１６５）をイネーブル信号（ＧＩＯ）が非アクティブな状態にし、前記イネーブル信号（ＧＩＯ）が非アクティブである間は前記記憶要素（２２０）による前記記憶値（Ｑ）の変更が無効になるようにするステップと、
前記第１の複数の検出動作の後、前記記憶要素（２２０）の記憶値（Ｑ）を前記第１のデータ値として生成するステップと、
を含む、請求項３の方法。
【請求項５】
前記第２のデータ値を生成するステップは、
第２の複数の検出動作における各検出動作について、前記ライン（１６５）をプリチャージして前記イネーブル信号（ＧＩＯ）をアクティブにするステップと、
前記第２の複数の検出動作に対応する結果信号（ＮＴ）の値に応じて前記駆動回路（１５０）を駆動するステップであって、前記結果信号（ＮＴ）が前記駆動回路（１５０）を駆動しなかった場合は、前記記憶要素（２２０）が前記記憶値（Ｑ）を前記データ信号（ＣＮＴ）と等しくなるように設定し、前記結果信号（ＮＴ）が前記駆動回路（１５０）を駆動した場合は、前記記憶要素（２２０）が前記記憶値（Ｑ）をそのまま維持するようにするステップと、
前記複数の検出動作の後、前記記憶要素（２２０）の記憶値（Ｑ）を前記第２のデータ値として生成するステップと、
を含む、請求項３の方法。
【請求項６】
前記検出動作を実施するステップは、第１の一連の検出動作を実施することにより該第１の一連の検出動作の結果を示す値を有する結果信号（ＮＴ）を生成するステップを含み、
前記第１または第２の限界を生成するステップは、
ライン（１６５）を充電して記憶要素（２２０）の動作をイネーブルするイネーブル信号（ＧＩＯ）をアクティブにするステップと、
カウンタ（２１０）を動作させ、前記基準電圧のうちのいずれが前記結果信号（ＮＴ）の現在値に対応するかを示すカウント値（ＣＮＴ）を生成するステップと、
第１の一連の検出動作における各検出動作について、該検出動作に対応する時間に前記イネーブル信号（ＧＩＯ）がアクティブであることに応じて前記記憶要素（２２０）の記憶値（Ｑ）を前記カウント値（ＣＮＴ）に設定し、前記記憶動作に対応する時間に前記イネーブル信号（ＧＩＯ）が非アクティブであることに応じて前記記憶要素（２２０）の記憶値（Ｑ）をそのまま維持するステップと、
前記第１の一連の検出処理の後、前記記憶要素の記憶値（Ｑ）を試験結果として用いるステップと、
を含む、請求項１または請求項２の方法。
【請求項７】
前記ライン（１６５）を充電するステップは、前記第１の一連の検出動作の前に実施され、前記第１の一連の検出動作の後はそれ以上充電を実施しない、請求項６の方法。
【請求項８】
前記ライン（１６５）を充電するステップは、前記第１の一連の検出動作における各検出動作について実施される、請求項６の方法。
【請求項９】
グローバルＩ／Ｏバス（１６５）と、
ＦｅＲＡＭセル（３１０）の各列に接続されたビットライン（３２２）を含むＦｅＲＡＭセル（３１０）のアレイ（１２０）と、
試験モードで動作して一連の基準電圧を順に有する基準信号（ＲＥＦ）を生成する基準電圧発生器（１４０）と、
前記ビットライン（３２２）および前記基準電圧発生器（１４０）に接続されたセンスアンプ（１３０）と、
前記センスアンプ（１３０）からの出力信号（ＮＴ）によってそれぞれ制御され、前記センスアンプ（１３０）に接続されたビットライン（３２２）上のＦｅＲＡＭセル（３１０）へのアクセス中前記グローバルＩ／Ｏバス（１６５）と接続される、駆動装置（１５０）と、
前記グローバルＩ／Ｏバス（１６５）に接続されたプリチャージ回路（１６０）と、
前記試験モードにおいて前記グローバルＩ／Ｏバス（１６５）に接続される記憶要素（２２０）を含むオンチップ圧縮回路（１７０）と、
から構成され、前記記憶要素（２２０）は前記基準電圧のうちのいずれが前記センスアンプ（１３０）の出力信号（ＮＴ）の現在値に対応するかを示す入力データ信号（ＣＮＴ）を有し、前記グローバルＩ／Ｏバス（１６５）上の信号（ＧＩＯ）は各記憶要素（２２０）をイネーブルして各記憶値（Ｑ）を前記入力データ信号（ＣＮＴ）と等しくなるように設定するか否かを制御する、集積回路。
【請求項１０】
前記プリチャージ回路（１１０，１６０）は、前記プリチャージ回路（１１０，１６０）が前記センスアンプ（１３０）による各検出動作の前に前記グローバルＩ／Ｏバス（１６５）を充電する第１の動作モードと、前記プリチャージ回路（１１０，１６０）が前記センスアンプ（１３０）による一連の検出動作について一回だけ前記グローバルＩ／Ｏバス（１６５）を充電する第２の動作モードとを有する、請求項９の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ビットライン電圧の測定精度判定に関する。
【０００２】
【従来の技術】
強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）は通常、ＦｅＲＡＭセルのアレイを含み、各ＦｅＲＡＭセルには少なくとも一つの強誘電体コンデンサが含まれる。各強誘電体コンデンサは、導電性の極板間に挟まれた強誘電材料を含む。データビットをＦｅＲＡＭセルに記憶させるためには、書き込み動作によりＦｅＲＡＭセル内の強誘電体コンデンサの極板に書き込み電圧を印加し、強誘電体材料を書き込み対象データビットに関連する方向に分極させる。書き込み電圧を取り除いた後、強誘電体材料内に持続性分極が残るので、格納したデータビットの不揮発性記憶が達成される。
【０００３】
ＦｅＲＡＭに関する従来の読み出し動作は、強誘電体コンデンサの一方の極板をビットラインに接続し、他方の極板を読み出し電圧まで昇圧することで、ＦｅＲＡＭセルに記憶されたデータビットを判定している。強誘電体コンデンサ内の持続性分極が読み出し電圧に一致する方向であった場合、読み出し電圧によって強誘電体コンデンサを流れる比較的小さな電流が発生し、前記ビットライン上に小さな電荷および小さな電圧変化が生じる。最初に持続性分極が読み出し電圧と逆であった場合、前記読み出し電圧によって持続性分極の方向が反転され、極板が放電されて、ビットライン上に比較的大きな電荷および比較的大きな電圧上昇が生じる。センスアンプは、得られたビットライン電流又は電圧から、記憶された値を判定することができる。
【０００４】
ＦｅＲＡＭなどの集積回路の開発、製造及び使用には、集積回路の特性を判定し、集積回路が適切に動作しているか否かを判定するための試験が必要であることが多い。ＦｅＲＡＭに関する重要な試験の１つとして、メモリセルを読み出す際にビットラインに伝達される電荷の測定がある。一般に、ＦｅＲＡＭセルの読み出しによって得られるビットライン電荷または電圧は、ＦｅＲＡＭセルに記憶されている値に応じて変わるだけでなく、読み出しを行なっている特定のＦｅＲＡＭセルの性能に応じても変化する。伝達された電荷の分布は、適正な電荷を供給しない欠陥ＦｅＲＡＭセルの識別や、データを読み書きする際のエラーを排除または最小限にするための動作パラメタの選択に、極めて重要なものである。
【０００５】
一般に、電荷分布測定では、各ＦｅＲＡＭセルを試験し、各データ値についてＦｅＲＡＭセルから読み出された電荷量を測定する必要がある。読み出した電荷の測定には、通常、ＦｅＲＡＭセルから読み出されたビットライン信号を、センスアンプを用いて１００以上もの異なる基準レベルと比較することが必要になる。各比較によって、比較結果を示す２値信号が生成される。２値比較結果信号は、読み出し動作に用いたデータパスと同じデータパスを用いて出力される。データ値「０」又は「１」を記憶している１つのＦｅＲＡＭセルから読み出したビットライン電圧を１００個の基準レベルと比較することにより、１００ビットの試験データが得られる。従って、分布測定期間中にＦｅＲＡＭ内の全てのセルについて生成される試験データの量は、通常のＩ／Ｏサイクルタイムを用いて出力するのに比較的長時間を必要とする。例えば、４メガビットＦｅＲＡＭにおけるデータ値「０」及び「１」に関する電荷分布測定では、８×１０２ビットを超える試験データが生成される場合もあり、それを出力するために数分が必要となる場合もある。また、試験データ量および出力時間は、メモリ記憶容量の増大によっても増大する。
【０００６】
集積回路製造の際に効率的な試験を行なうためには、電荷分布測定に関するＦｅＲＡＭからの大量のデータ出力は、必要な時間が長すぎる場合がある。多量のデータを処理してビットライン電圧分布を作成する処理も、製造工程のボトルネックになる場合がある。ＦｅＲＡＭ内のＦｅＲＡＭセルの標本だけを試験することでデータ量を削減することもできるが、標本化では、一部の欠陥ＦｅＲＡＭセルを発見し損なうことがある。
【０００７】
【発明が解決しようとする課題】
ＦｅＲＡＭの電荷分布測定方法の従来の制約を考慮し、電荷分布測定に関するデータフロー及び処理負担を低減する構成ならびに方法を探求する。低減されたデータは、電荷分布情報を示すだけでなく、精度すなわちその電荷分布情報におけるノイズ量も示すようにするのが理想的である。また、精度情報を維持しつつ試験データ量を低減することは、大型の回路や複雑なオンチップ回路を用いることなく達成することが最も望ましい。
【０００８】
【課題を解決するための手段】
本発明の一態様によれば、オンチップ回路は、ＦｅＲＡＭセルの読み出しによって得られたビットライン電圧または電荷の分布を測定し、その分布データを圧縮することで、出力データ量及び分布データの出力所要時間を低減する。ビットライン電圧の測定には、通常、ビットライン電圧と一連の基準電圧とを比較するセンスアンプが使用される。結果信号をセンスアンプから直接出力する代わりに、圧縮回路によって結果信号を処理し、ノイズにより検出動作に矛盾した結果が生成される可能性がある基準電圧範囲の下限及び上限を示す値を生成する。基準電圧範囲が小さいことは、ビットライン電圧が正確に測定されたことを示す。
【０００９】
圧縮回路の一実施形態には、カウンタ、並びに、該カウンタに接続されたレジスタその他の記憶要素の集合が含まれる。カウンタはセンスアンプに入力される基準信号の変化に同期していて、一連の比較にとって、カウンタのカウント値はセンスアンプがビットライン電圧と比較している現在の基準電圧を示すものとなる。各記憶要素は、１本の試験対象ビットラインに対応していて、比較に関する２値の結果値が特定の値になったときにカウンタからのカウント値を記憶するように動作する。ビットライン電圧測定の最後に記憶される値は、基準電圧がビットライン電圧よりも大きいことを最初に示した比較動作、または最後に示した比較動作における基準電圧を示すカウント値（カウント）である。比較動作におけるノイズを定量化するため、様々なトリガー条件を用いて各ビットラインに関する複数のカウント値を記憶することにより、結果ストリーム中に２以上の遷移が発生した時点をそのカウント値で示すことができる。
【００１０】
本発明の一実施形態では、センスアンプの出力を直接接続して記憶要素をイネーブルまたはディセーブルする代わりに、センスアンプの出力信号を用いてバスに接続された駆動装置（例えばプルダウンまたはプルアップトランジスタ）のゲートを制御することで、記憶要素にイネーブル信号を供給する。プリチャージ回路は、記憶装置に記憶された値をカウンタからの新たな値で置き換えることができるところまでバスを充電する。特定のセンスアンプがそれに関連する駆動装置をアクティブにした時は常に、その駆動装置は、対応する記憶要素イネーブル信号を、その記憶要素に記憶された値が変更できない状態まで引き下げる。グローバルＩ／Ｏバスに関するプリチャージ方法の変更によって、ノイズにより検出が不正確になる可能性がある電圧範囲の上限及び下限を得ることができる。一方の限界は、ビットライン電圧を測定するための一連の検出動作の前にグローバルＩ／Ｏバスをプリチャージするだけで得られる。このプリチャージ方法を用いると、対応駆動回路にイネーブル信号をディセーブル状態まで引き下げさせた最初の検出動作の直前の基準電圧に対応するカウント値が記憶要素に格納される。他方の限界は各検出動作の前にグローバルＩ／Ｏラインをプリチャージすることで得られ、これによって、グローバルＩ／Ｏラインをディセーブル状態まで引き下げるのに失敗した最後の検出動作に対応するカウント値が記憶要素に格納される。
【００１１】
本発明の他の実施形態は、ＦｅＲＡＭセルを含む集積回路を試験するための方法である。この試験方法は、一連の基準電圧とビットライン電圧とを比較する検出動作を実行するステップと、検出動作によって矛盾した結果が得られた基準電圧範囲の第１の限界を識別する第１のデータ値を生成するステップと、検出動作によって矛盾した結果が得られた基準電圧範囲の第２の限界を識別する第２のデータ値を生成するステップとを含む。集積回路内の圧縮回路は、前記第１及び第２のデータ値を生成することができる。第１のデータ値と第２のデータ値の間隔は、ビットライン電圧測定の精度を表わす。
【００１２】
通常、検出動作の実行により一連の値を表わす結果信号が生成され、それらの各値は、基準電圧のうちの１つとビットライン電圧との比較により、基準電圧とビットライン電圧のうちのどちらが大きいことが示されたかを区別するものになる。第１のデータ値は第１の一連の検出動作の結果信号から生成することができ、そのデータ値は、レジスタその他の記憶要素にいずれの基準信号が結果信号の現在値に対応するのかを示すデータすなわちカウント信号を適用し、前記記憶要素にイネーブル信号を供給するラインをプリチャージし、前記結果信号の値に応じて前記ラインの駆動回路（またはプルダウントランジスタ）を駆動にすることにより、生成することができる。一試験モードにおいて、イネーブル信号をアクティブにして記憶要素に格納される値をデータ信号の現在値に等しくするプリチャージ動作は、第１の一連の検出動作の前に一回だけ実施される。駆動回路が駆動されると、駆動回路は前記ラインを前記イネーブル信号が非アクティブになる状態まで引き下げ、前記記憶要素に記憶された値が変更されるのを防止する。従って、第１の複数の検出動作の後、記憶要素に記憶されている値は、駆動回路を駆動してイネーブル信号を非アクティブにした検出動作についての第１の基準電圧を示す値となり、その記憶値を第１のデータ値とすることができる。
【００１３】
第２のデータ値は、様々なプリチャージ方法を用いて生成することができる。詳しくは、第２の複数の検出動作の場合、各検出動作についてラインをプリチャージしてイネーブル信号を再びアクティブにする。第２の複数の検出動作に対応する結果信号の値を用いて駆動回路を制御し、結果信号の値によって駆動回路が駆動されていない場合、記憶要素はその記憶値をデータ信号の値と等しくなるよう設定し、結果信号の値によって駆動回路が駆動されている場合、記憶要素はその記憶値をそのまま維持する。第２の一連の検出動作終了時に記憶要素に記憶されている値は、検出動作が駆動回路の駆動に失敗した最後の基準電圧を示す値であり、その記憶値を第２のデータ値とすることができる。
【００１４】
ＦｅＲＡＭセルを含む集積回路に関する試験結果を生成する他の方法は、ラインを充電して記憶要素のイネーブル信号をアクティブにするステップと、第１の一連の検出動作を実施し、それらの検出動作の結果を示す値を有する結果信号を生成するステップと、前記結果信号を用いて前記ラインに関するプルダウン装置を制御するステップと、カウンタを動作させ、いずれの基準電圧が結果信号の現在値に対応しているかを示すカウント値を生成するステップと、第１の一連の検出動作における各検出動作について、該検出動作に対応する時間にイネーブル信号がアクティブであることに応答して、前記記憶要素の記憶値を前記カウント値と等しくなるように設定するステップと、前記検出動作に対応する時間にイネーブル信号が非アクティブであることに応答して、前記記憶要素の記憶値を維持するステップとを含む。第１の一連の検出動作の後の記憶要素の記憶値は、試験結果として用いることができる。前記ラインの充電は、第１の一連の検出動作前に限定され、第１の一連の検出動作の終了前は、前記ラインのそれ以上の充電が実施されない場合もある。
【００１５】
本方法は、別のプリチャージ方法を用いて、さらに試験結果を生成することもできる。例えば、第２の一連の検出動作は、第２の一連の検出動作の各々についてラインを充電してイネーブル信号をアクティブにしつつ、第２の一連の検出動作の結果を示す値を有する結果信号を生成することもできる。この方法はその後、第２の一連の検出動作の各々について、検出動作に対応する時間にイネーブル信号がアクティブであることに応じて記憶要素の記憶値をカウント値と等しくなるように設定するステップと、検出動作に対応する時間にイネーブル信号が非アクティブであることに応じて記憶要素の記憶値を維持するステップとを含む場合がある。第２の一連の検出動作後に記憶要素に記憶されている値は、第２の試験結果になる。
【００１６】
本発明のさらに別の実施形態は、グローバル・バスと、ＦｅＲＡＭセルアレイと、基準電圧発生器と、センスアンプと、プリチャージ回路と、圧縮回路とを含む集積回路である。駆動装置およびプリチャージ回路は、グローバル・バスに接続される。基準電圧発生器は、試験モードで動作させることができ、一連の基準電圧を順に有する基準信号を生成し、センスアンプは、ビットライン電圧をそれら一連の基準電圧と比較する。センスアンプからの出力信号は、それぞれ駆動回路を制御する。圧縮回路は、試験モードにおいてグローバル・バスに各々接続される記憶要素を含み、記憶要素は、いずれの基準電圧がセンスアンプの出力信号の現在値に対応するかを示す入力データ信号を有する。グローバル・バス上の信号は、各記憶要素をイネーブルしてその各記憶値を入力データ信号と等しいものに設定するか否かを制御する。ビットライン電圧測定の場合、プリチャージ回路は、センスアンプによる各検出動作の前にプリチャージ回路がグローバルＩ／Ｏバスを充電する第１の動作モードと、センスアンプによる一連の検出動作について一回だけプリチャージ回路がグローバルＩ／Ｏバスを充電する第２の動作モードとを有する。
【００１７】
【発明の実施の形態】
異なる図面で用いられる同一の参照符号は、類似または同一の構成要素を示す。本発明の一実施形態において、ＦｅＲＡＭアレイを含む集積回路は、読み出し動作中に伝達されるビットライン電圧を測定することが可能なオンチップ回路と、ビットライン電圧または１つのメモリセルの電荷、或いはメモリセル集合から伝達されるそれらのビットライン電圧の分布を表わすのに必要な試験データ量を低減する圧縮回路とを含む。
【００１８】
ビットライン電圧測定で使用されるセンスアンプは通常、読み出し動作にも使用される。ビットライン電圧測定の場合、各センスアンプは、一連の検出動作を実行し、ビットライン上の電圧を一連の基準電圧と比較する。通常、そのような一連の比較を行なうためには、基準電圧を単調なステップで減少または増加させてゆき、ビットライン電圧が基準電圧とほぼ等しくなったときに、センスアンプから出力される比較結果が変化するようにする（ビットライン電圧の測定により、測定されたビットライン電圧とそのビットラインのキャパシタンスとの積にほぼ等しいビットライン電荷も測定される）。一連の比較を行なう際、圧縮回路は、センスアップからその結果を受信して、重要な情報を抽出する。圧縮回路から出力される試験データは、短時間で出力され、短時間で記憶されるので、ビットライン電圧または電荷の分布を表わすデータの内部使用および外部使用に都合がよい。
【００１９】
図１は、本発明の一実施形態による集積回路１００のブロック図である。集積回路１００は通常、メモリ、又は内蔵メモリを用いた任意の種類の集積回路である。集積回路１００は、制御回路１１０と、メモリアレイ部１２０と、センスアンプ１３０と、基準電圧発生器１４０と、出力ドライバ１５０と、グローバルＩ／Ｏバス１６５用のプリチャージ回路１６０と、圧縮回路１７０と、Ｉ／Ｏ回路及びパッド１８０と、パラメタ調節回路１９０とを含む。
【００２０】
制御回路１１０は、集積回路１００の動作用制御信号を生成する状態機械または周知の制御回路である。集積回路１００が試験モードにあるとき、制御回路１１０は、メモリセル集合から読み出されたビットライン電圧を測定したり、センスアンプ１３０の電圧オフセットを測定したりするため、必要に応じてメモリアレイ部１２０、センスアンプ１３０及び基準電圧発生器１４０を制御する。また、制御回路１１０はその測定結果を圧縮するための圧縮回路１７０の制御も行なう。
【００２１】
電荷分布を測定するための複数回のビットライン測定は、読み出し動作に必要なデコード回路及び駆動回路と同じものを用いて、並列に実施される。本明細書に記載する本発明の例示的実施形態の場合、各メモリアレイ部１２０はＦｅＲＡＭセルアレイであり、一回当たりのメモリアクセスにつき（例えば、一回当たりの読み出し、書き込み又はビットライン電圧試験について）、ＦｅＲＡＭアレイ部１２０のうちの１つにおいて１行のＦｅＲＡＭセルを選択する。選択されたそれらのＦｅＲＡＭセルの電荷は、対応するビットラインに読み出される。あるいは、一連のセンスアンプ１３０についてオフセットを測定するため、それらのセンスアンプに対応するビットラインを一定電圧（例えば接地電圧Ｖｓｓなど）に設定する場合もある。
【００２２】
いずれの場合も、次いで制御回路１１０は、基準電圧発生器１４０を用いて基準電圧ＲＥＦを一連の基準電圧レベルにわたって次々と段階変化させる。制御回路１１０は、各基準電圧レベルについて、選択されたセンスアンプ１３０による並列検出動作を制御する。センスアンプ１３０により並列検出動作完了時に生成される信号は、複数ビットの結果信号ＧＩＯになる。本発明の例示的実施形態の場合、グローバルＩ／Ｏバス１６５は６４ビット幅であり、各アレイセグメント１２０が６４個のセンスアンプ１３０を有し、それら６４個のセンスアンプが合わせて６４ビットの信号ＧＩＯ［６３：０］を生成する。１００個の異なる電圧レベルを識別可能なビットライン電圧測定またはセンスアンプオフセット測定の場合、結果信号ＧＩＯ［６３：０］は、１００個の異なる６４ビット値により、１００個の異なる基準電圧に関する検出動作の結果を特徴付ける。
【００２３】
圧縮モードでは、圧縮回路１７０が一連の結果（例えば６４ビット信号ＧＩＯの１００個の値など）を受信し、各ビットラインまたは各センスアンプについて一つの小さな複数ビット値（例えば７ビット）を生成する。以下で詳しく説明する例示的実施形態では、圧縮モードにおいて圧縮回路１７０がデータ量を２桁以上の規模で削減しても、ビットライン電圧測定のために必要な情報が得られるようにしている。また、圧縮回路１７０は通常の読み出し動作中に使用される通過モードも有していて、このモードは、ビットライン電圧やセンスアンプオフセットの測定の際に、センスアンプ１３０から得た比較結果を直接出力するのにも用いることができる。通過モードの場合、センスアンプ１３０から得たデータ信号は、圧縮回路１７０を直接通過してＩ／Ｏ回路１８０に渡される。
【００２４】
図２は、圧縮回路１７０の一実施形態を示すブロック図である。圧縮回路１７０のこの例示的実施形態には、カウンタ２１０、レジスタ集合２２０、及び、出力マルチプレクサ２３０、２４０が含まれる。測定のためＦｅＲＡＭセルまたはセンスアンプの集合が選択されると、カウンタ２１０がリセットされる。同時に、基準電圧発生器１４０の基準信号ＲＥＦが初期電圧レベルに設定される。カウンタ２１０がカウント信号ＣＮＴを変更する（例えば増減させる）たびに、基準電圧発生器１４０が基準電圧レベルを変更し、センスアンプ１３０が結果信号ＧＩＯを生成し、６４ビットの新たな比較結果が生成される。従って、カウント信号ＣＮＴの値は、基準信号ＲＥＦの変更に同期して、現在の比較結果に対応する基準電圧レベルを示す。
【００２５】
ビットライン電圧の同時測定中、結果信号ＧＩＯの各ビットは異なるビットラインにそれぞれ対応し、そのビット値は、対応するビットライン信号ＢＬの電圧が基準信号ＲＥＦの電圧を超えているか否かを示す。センスアンプのオフセット測定中、結果信号ＧＩＯの各ビットは、基準信号ＲＥＦが対応するセンスアンプを作動させるのに必要な電圧オフセット未満であるか否かを示す。
【００２６】
例示的実施形態において、レジスタ２２０には、結果信号ＧＩＯ［６３：０］の各ビットに対応する一連の６４個のレジスタ（２２０−６３〜２２０−０）が含まれる。各レジスタ２２０は、データ入力信号としてカウント信号ＣＮＴ［６：０］を受信する。結果信号ＧＩＯ［６３：０］の各ビットは、各レジスタ２２０−６３〜２２０−０に対するイネーブル信号として働く。例えば、ビット値「１」（信号ＲＥＦの電圧が信号ＢＬの電圧よりも大きいことを示す）は対応するレジスタ２２０における新たなカウント値のラッチをイネーブルし、ビット値「０」（信号ＢＬの電圧が信号ＲＥＦの電圧よりも大きいことを示す）は対応するレジスタ２２０におけるカウント値の変更をディセーブルする。あるいは、各レジスタ２２０は、対応する結果信号ＧＩＯの値の遷移などの様々な条件に応じてイネーブルされるようにすることもできる。
【００２７】
図２に示す本発明の実施形態の場合、一連の比較が完了した後レジスタ２２０内に保持されるカウント値は、結果信号ＧＩＯによって基準信号ＲＥＦの電圧がビットライン信号ＢＬの電圧よりも高いことが示された最新の比較動作に対応するカウント値に等しくなる。従って、ビットライン電圧測定の場合、その格納されたカウント値はメモリセルから読み出されたビットライン電圧を概ね示すものとなり、センスアンプオフセット測定の場合、その格納されるカウント値はセンスアンプを作動させるのに必要なオフセット電圧を示すものとなる。従って、圧縮回路１７０は、試験に関連する１００ビットを７ビットまで低減させる。
【００２８】
他の情報も、センスアンプ１３０からのビットストリームから、同様に取り出すことができる。例えば、結果信号ＧＩＯ［６３：０］の各ビットがゼロである初回にだけカウント値をラッチするため、第２のレジスタ集合を接続することができる。この第２のレジスタ集合のレジスタ中のカウント値は、おおよその測定電圧を示すもう１つの指示を記録する。ビットラインに関する１００ビットの結果ストリームが、ある時点まですべて１を有し、その後すべてゼロを有するものであるようなきれいな遷移をした場合、第２のレジスタ集合のカウント値は、第１のレジスタ集合における対応するカウント値よりも大きい値になる。しかしながら、１００ビットデータストリームのビット値が交番してＦｅＲＡＭのセンスアンプ１３０その他の構成要素の性能変化を示している場合、第２のレジスタ集合のカウント値は第１のレジスタ集合におけるカウント値より小さくなり、２つのカウント値の差分によって変化の程度が示される。
【００２９】
図２に示す圧縮回路１７０の一実施形態における出力マルチプレクサ２３０、２４０は、データ信号を選択して出力する。圧縮回路１７０の通過モードにおいて、マルチプレクサ２４０は、信号ビットＧＩＯ［６３：０］のうちの一部又は全部を選択して直接出力する。例えば、集積回路１００が３２ビットＩ／Ｏデータパスと６４ビット内部データバスとを有する場合、マルチプレクサ２４０は、信号ＧＩＯ［６３：０］のうちの３２ビットを選択する。圧縮モードにおいて、マルチプレクサ２４０はマルチプレクサ２３０からの信号を選択して出力する。
【００３０】
一連の比較が終了すると、各レジスタ２２０は、測定された電圧を表わす７ビット値を記憶する。マルチプレクサ２３０は、レジスタ２２０の部分集合からの出力信号を選択する。例えば、一群の４個のレジスタ２２０から得た４つの７ビット測定値を３２ビットデータパスを介して出力する。従って、例示の実施形態の圧縮回路１７０における６４個のＦｅＲＡＭセルについてのビットライン測定に必要な出力サイクル数は、結果信号ＧＩＯの値の出力に必要な２００出力サイクルではなく、マルチプレクサ２３０、２４０を介した１６出力サイクルになる。
【００３１】
図１の集積回路１００は、圧縮回路１７０から得たビットライン測定値及びオフセットデータを、出力または内部使用することができる。例えば、調節回路１９０は、この圧縮されたビットライン電圧測定値を受信して、欠陥検出や動作パラメタの設定に用いることができる。
【００３２】
一実施形態において、調節回路１９０は、圧縮回路１７０によって生成された圧縮ビットライン測定値を保持するための第１および第２のレジスタを含む。第１のレジスタには、読み出し期間中に反転しない強誘電体コンデンサの分極に対応するデータ値（例えば「０」）を保持するＦｅＲＡＭセルから読み出された最大のビットライン電圧が記録される。第２のレジスタには、読み出し期間中に反転する強誘電体コンデンサの分極に対応するデータ値（例えば「１」）を保持するＦｅＲＡＭセルから読み出された最小のビットライン電荷又は電圧が記録される。パラメタ調節回路１９０は、読み出し期間中に反転しなかった強誘電体コンデンサの読み出しに関する最大ビットライン電圧が、反転した強誘電体コンデンサに関する最小ビットライン電圧を超える場合、或いはそれに極めて近い場合、欠陥を検出することができる。記録されたそれらの値間の間隔が許容できるものである場合、調節回路１９０は、読み出し動作用の基準電圧を、それら２つのレジスタ値の間になるよう選択することができる。
【００３３】
前段落は、単に、調節回路１９０の例示的機能を示しただけである。調節回路１９０は、電荷分布やビットライン電圧測定値のもっと複雑な分析を行なうこともできる。例えば、誤り検出および基準電圧設定は各ＦｅＲＡＭアレイセグメント１２０ごとに個別に行うこともでき、その誤り検出とパラメタ設定に使用する電荷分布の特徴付けは、異なるデータ値について単なる最大ビットライン電圧および最小ビットライン電圧を用いることもできる。
【００３４】
上記のビットライン電荷分布データの圧縮には、様々な検出技術、センスアンプタイプおよびＦｅＲＡＭ構成を用いることができる。図３は、圧縮に適した電荷分布測定を実施することができるＦｅＲＡＭ３００の一部を示すものである。ＦｅＲＡＭ３００には、一つのＦｅＲＡＭアレイ部１２０と、センスアンプ１３０と、基準電圧発生器１４０と、グローバル出力ドライバ１５０と、プリチャージ回路１６０と、書き戻し回路１７０とが含まれる。
【００３５】
ＦｅＲＡＭアレイ部１２０は、行・列に編成された従来のＦｅＲＡＭセル３１０のアレイである。各ＦｅＲＡＭセル３１０は、周知技術を用いて製造可能な強誘電体コンデンサ３１２と選択トランジスタ３１４とを含む。ＦｅＲＡＭアレイ部１２０の各列にある各ＦｅＲＡＭセル３１０の選択トランジスタ３１４のドレインには、ビットライン３２２が接続される。ＦｅＲＡＭアレイ部１２０の各行にある選択トランジスタ３１４のゲートにはワードライン３２４が接続され、書き込み、読み出し及び測定動作時には、行デコーダおよび駆動回路（図示せず）によってワードライン３２４上の電圧ＷＬ０〜ＷＬｎが制御される。ローカル・デコード回路およびグローバル・デコード回路（図示せず）を有するとともに、グローバルＩ／Ｏラインを含むデータパスを有し、それらのデータパスによりローカル・アレイを接続してデータ入出力を行なうメモリ構成の場合、ＦｅＲＡＭアレイ部１２０は、複数のローカル・アレイ部のうちの１つである場合がある。
【００３６】
図３の実施形態の場合、各センスアンプ１３０は、対応するビットライン３２２に接続された比較器型のセンスアンプである。代替として、センスアンプ１３０は検出動作中にビットライン電圧を変更するタイプのものにすることもでき、その場合、基準電圧信号が変化するたびに毎回ビットライン電圧をリセット（例えばＦｅＲＡＭセルから再読み出し）する必要がある。読み出し動作のため、または、ＦｅＲＡＭセルからビットライン３２２に読み出されるビットライン電荷の測定のため、各センスアンプ１３０は、複数のビットライン３２２のうちの１本をセンスアンプ１３０に選択的に接続するローカル・デコード回路に接続される場合もある。
【００３７】
図３は、ｐチャネルトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５及びｎチャンネルトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４を含む比較器型センスアンプ１３０の一実施形態を詳しく示している。トランジスタＭＰ１は、検出イネーブル信号ＳＥＢに応答してセンスアンプ１３０をアクティブ化或いは非アクティブ化する働きがあり、電源電圧ＶＤＤとトランジスタＭＰ２，ＭＰ３との間に配置される。トランジスタＭＰ２，ＭＰ４，ＭＮ１はトランジスタＭＰ１とグラウンドとの間に直列に接続され、トランジスタＭＰ３，ＭＰ５，ＭＮ２も同様にトランジスタＭＰ１とグラウンドとの間に直列に接続される。トランジスタＭＮ３，ＭＮ４はトランジスタＭＮ１，ＭＮ２とそれぞれ並列に接続され、検出イネーブル信号ＳＥＢに応答して、比較動作に備えて各ノードＮ１，Ｎ２を接地する。
【００３８】
トランジスタＭＰ２，ＭＰ３のゲートは、それぞれ対応するビットライン３２２及び基準電圧発生器１４０から入力信号ＢＬ，ＲＥＦをそれぞれ受信する。信号ＢＬはビットライン電圧であり、ビットライン電圧測定値はＦｅＲＡＭセル３１０からセンスアンプ１３０が接続されたビットライン３２２上に読み出された電荷によって決まる。信号ＲＥＦは、基準電圧発生器１４０によって設定および変更される電圧を持つ基準信号である。基準電圧発生器１４０は、信号ＲＥＦとして一連の異なる電圧レベルを生成することが可能な任意の回路でよい。あるいは、多数（例えば１００個）の異なる基準電圧レベルを生成可能なオンチップ基準電圧発生器を設ける必要をなくすため、信号ＲＥＦは、外部回路から入力することもできる。
【００３９】
ビットライン信号ＢＬと基準信号ＲＥＦと電圧差によってトランジスタＭＰ２，ＭＰ３のうちのどちらの導通性の方が高くなるかが決まり、この導電性が、センスアンプ１３０をアクティブにしたときに、トランジスタＭＰ２，ＭＰ４間のノードＮ１の電圧またはトランジスタＭＰ３，ＭＰ５間のノードＮ２の電圧のうちのどちらが素早く上昇するかに影響を及ぼす。検出動作の開始時は両トランジスタＭＰ４，ＭＰ５が導通していて、トランジスタＭＰ４，ＭＮ３間のノードからの出力信号ＮＢおよびトランジスタＭＰ５，ＭＮ４間のノードからの出力信号ＮＴは、ノードＮ１，Ｎ２上の電圧上昇に応じた速度でそれぞれ上昇を開始する。トランジスタＭＰ４，ＭＰ５，ＭＮ１，ＭＮ２のゲートは交差接続されていて、トランジスタＭＰ４，ＭＰ５，ＭＮ１，ＭＮ２は、出力信号ＮＢとＮＴとの差で生成される電圧を増幅するようになっている。従って、検出動作が完了したとき、出力信号ＮＴは出力信号ＮＢに対して相補的な信号になる。
【００４０】
出力回路１５０はセンスアンプ１３０から出力信号ＮＴを受信し、グローバルＩ／Ｏバス１６５のラインに対する結果信号の出力を制御する。以下で詳しく説明するように、プリチャージ回路１６０は、ビットライン電圧を測定する各検出動作の前、または一連の検出動作の直前に、グローバルＩ／Ｏバス１６５のラインをハイ（例えば電源電圧ＶＤＤ）に充電する。信号ＮＴがビットライン信号ＢＬの電圧が基準信号ＲＥＦの電圧よりも大きいことを示す場合、出力ドライバ１５０は、プリチャージされた信号ＧＩＯを出力イネーブル信号ＳＯＥに応じて引き下げる。各検出動作の直前にＩ／Ｏバス１６５をプリチャージした場合、信号ＧＩＯは、ビットライン信号ＢＬと基準信号ＲＥＦの一連の電圧レベルとを比較した結果を表わす一連の２値を順に示す。ビットライン電圧を測定する一連の検出動作の前にのみグローバルＩ／Ｏバスをプリチャージした場合、結果信号ＧＩＯの各ビットはビットライン電圧が電圧ＲＥＦよりも大きいことが検出動作によって示されるまでハイのままであり、その時点で信号ＮＴがハイになり、出力回路１５０が結果信号ＧＩＯのビットを引き下げる。
【００４１】
ビットライン電圧測定の後そのデータをＦｅＲＡＭセルに記憶させる必要がない限り、ビットライン電圧測定に書き戻し回路３７０は不要である。検出動作の後、書き戻し回路３７０は相補的センスアンプ出力信号ＮＢを受信し、それがイネーブルされていればビットライン３２２を適当なレベルまで駆動して、ＦｅＲＡＭセルから読み出したデータをそのＦｅＲＡＭセルに書き戻す。図３の場合、書き戻し回路３７０は、相補的書き戻し信号ＷＢ及びＷＢＢに応じてビットライン３２２を駆動するトライステートインバータになっている。分布測定の場合、分布測定の目的でデータをＦｅＲＡＭセルに単に記憶するのであれば、この書き戻しは省略することができる。あるいは、この書き戻しは、ビットライン電圧を基準信号ＲＥＦの各電圧レベルと比較し終わった後で実施することもできる。
【００４２】
図４Ａは、図２，３の回路を用いた特定のＦｅＲＡＭセルからの読み出しによって得られるビットライン電圧を判定する測定期間中の選択された信号に関するタイミング図である。測定のため、ビットライン上の異なる電荷に対応する一連の電圧レベルにわたって基準信号ＲＥＦをステップ変化させる。通常、この基準電圧の範囲は、ＦｅＲＡＭセルの特性に応じて決まり、具体的にはＦｅＲＡＭセルから読み出されるビットライン電圧の予測範囲に応じて決まる。例示的実施形態において、基準信号ＲＥＦは、０．５Ｖ〜０Ｖまでの範囲にあり、約５ｍＶのステップで１００段階ある。図４Ａは、基準信号ＲＥＦをその電圧範囲の上限から始めてステップ減少させてゆく一例を示すものであるが、基準信号ＲＥＦは、下限電圧から始めてステップ増加させてゆく場合もあるし、任意の所望のパターンで変化させる場合もある。
【００４３】
比較器型センスアンプで検出を実施する場合、ＦｅＲＡＭセル３１０からビットライン電圧ＢＬがビットライン３２２に読み出され、測定期間中一定に保たれる。
【００４４】
基準信号ＲＥＦの様々な電圧レベルに対応する一連の時間間隔で、検出イネーブル信号ＳＥＢをアクティブ（ロー）にする。信号ＳＥＢがアクティブになると、測定対象ビットライン３２２に接続されたセンスアンプ１３０が、信号ＢＬと信号ＲＥＦとを比較する。検出期間の後、信号ＢＬ、ＲＥＦのうちのいずれの電圧が高いに応じて、ノード電圧ＮＢまたはＮＴが電源電圧ＶＤＤまで上昇し、他方のノード電圧ＮＴまたはＮＢが０ボルトへ落ち着く。比較器型センスアンプは、次の検出動作を開始する前にＦｅＲＡＭセルからの読み出しを待つ必要がないので、一般的な実施形態の場合、信号ＳＥＢの時間を検出時間すなわち約５ｎｓとほぼ同じにすることができる。
【００４５】
検出動作の結果信号ＧＩＯの生成には、グローバル出力ラインを電源電圧ＶＤＤまでプリチャージした後、信号ＮＴの使用を可能にして出力ドライバ１５０内のプルダウン装置を制御できるようにすることが含まれる。図４Ａのタイミング図の場合、各検出動作のたびにプリチャージ信号ＰＣＢをアクティブ（ロー）にし、プルアップ装置１６０によってグローバルＩ／Ｏラインを電源電圧ＶＤＤまで昇圧する。検出イネーブル信号ＳＥＢがアクティブになると、検出イネーブル信号ＳＥＢがアクティブになった後、短い遅延時時間、通常１〜２ｎｓの後、プリチャージ信号ＰＣＢが非アクティブになったときに、検出出力イネーブル信号ＳＯＥがアクティブになる。この遅延時間は、ノード電圧ＮＴ，ＮＢが信号ＢＬとＲＥＦとの比較結果を示すレベルに落ち着くのに十分な時間である。その結果、出力回路１５０は、結果信号ＧＩＯの電圧をプリチャージされたレベル（ＶＤＤ）に維持してビットライン電圧ＢＬが基準電圧ＲＥＦよりも大きいことを示すか、または、結果信号ＧＩＯの電圧を引き下げてビットライン電圧ＢＬが基準電圧ＲＥＦ未満であることを示す。
【００４６】
検出出力信号ＳＯＥがアクティブになっているときの一連の時間中、結果信号ＧＩＯは、電圧比較結果を示す一連の２値を示す。基準信号ＲＥＦが１００個の異なる電圧レベルになっている結果、結果信号ＧＩＯは、異なる比較結果を表わす１００ビットのデータを連続的に提供する。基準信号ＲＥＦが単調にステップ減少（または増加）する場合、ＦｅＲＡＭの理想的な動作によって得られるビットライン信号ＢＬに関する結果値のストリームは、基準信号ＲＥＦの電圧がビットライン信号ＢＬの電圧未満に低下するまで、一方の２値（例えば「１」）を有するものになる。その後、このビットストリームは他方の２値（例えば「０」）を有するものと予測される。この理想的な結果のストリームは、情報損失を伴うことなく、結果信号ＧＩＯが「１」から「０」へ遷移した時点を表わす圧縮値で表現することができる。
【００４７】
図２の実施形態の圧縮回路１７０は、結果信号ＧＩＯに対応するレジスタ２２０にカウント値ＣＮＴをラッチすることができるように接続された結果信号ＧＩＯを有する。図４Ａのタイミング図において、結果信号ＧＩＯが値「１」の場合、カウント値ＣＮＴは基準信号ＲＥＦの減少とともに減少し、レジスタ２２０のデータ信号Ｑはカウント値ＣＮＴが変化するたびに変化する。結果信号ＧＩＯが値「０」の場合、レジスタ２２０の測定値Ｑは変化せずにそのままになる。結果信号ＧＩＯで表現されたビットストリーム中に１つの遷移点しかもたない理想的なビットストリームについての測定値Ｑは、ビットストリーム中のその遷移点における基準電圧を示すものになる。
【００４８】
信号ＲＥＦと信号ＢＬがほぼ同一の電圧である場合、ＦｅＲＡＭ内のノイズその他の変化によって、結果信号ＧＩＯの２値の変動が生じる場合がある。図４Ａのタイミング図は、検出動作４１０の結果と検出動作４２０の結果とが一致しない場合を示している。ビットライン電圧ＢＬと基準電圧ＲＥＦとがほぼ等しい場合、検出動作４１０はビットライン電圧ＢＬが基準電圧ＲＥＦよりも大きいことを示す結果値「１」を生成するが、基準電圧ＲＥＦを１ステップだけ減少させた後、検出動作４２０はビットライン電圧ＢＬが基準電圧ＲＥＦ未満であることを示す結果値「０」を生成している。小さな電圧の違いがあると、ＦｅＲＡＭ内のセンスアンプ１３０その他の回路の性能の変動から、このような不一致が生じる場合がある。
【００４９】
比較結果を表わすビットストリームの最後に、検出中のビットラインに対応するレジスタの測定値Ｑは、結果信号ＧＩＯが最後にレジスタ２２０をイネーブルした時を示す値を有する。図４Ａの場合、値「１」の結果信号ＧＩＯを最後に生成したのは検出動作４２０であり、ビットライン測定の終了時に、測定値Ｑは値９５を有する。この１つのＱ値は、検出動作４１０と４２０との間に性能変化や検出の不一致があったことを示すものではない。
【００５０】
本発明の一態様によれば、グローバルＩ／Ｏバスに代替のプリチャージ方法を用いるだけで、圧縮回路を有するＦｅＲＡＭは、検出能力の変化を監視することができる。タイミング図４Ｂは、ビットライン電圧測定の際の、図２，３のＦｅＲＡＭ回路における選択された信号の代替タイミングを示している。図４Ｂにおいて、基準信号ＲＥＦ、ビットライン信号ＢＬ、検出イネーブル信号ＳＥＢ、センスアンプ出力ノード信号ＮＢ，ＮＴ、及び、センスアンプ出力イネーブル信号ＳＯＥは、図４Ａを参照して説明したのと同じ方法で生成され、同じタイミングを有する。ただし、図４Ｂは代替のプリチャージタイミングを示している。
【００５１】
図４Ｂにおいて、プリチャージイネーブル信号ＰＣＢは、ビットライン電圧を測定する一連の比較の全体中で一回だけローに駆動される。従って、結果信号ＧＩＯは、電源電圧ＶＤＤを供給するところまでプリチャージされ、検出動作によって基準電圧ＲＥＦがビットライン電圧ＢＬよりも大きいことを示す結果が最初に生成される、値「１」を表わす。検出動作によって出力信号ＮＴがアクティブ（ハイ）になると、出力ドライバ１５０（図３）はプリチャージされた結果信号ＧＩＯを引き下げ、結果信号は値「０」を表わすようになる。図４Ｂの場合、結果信号ＧＩＯをプリチャージ値に戻すプリチャージ動作がないので、結果信号ＧＩＯは、後続の検出動作の結果とは無関係に値「０」を表わし続ける。
【００５２】
結果信号ＧＩＯに対応するレジスタ２２０は、結果信号ＧＩＯが値「０」を表わすようになるまでは、カウント値ＣＮＴが変化するたびに測定値Ｑを変更する。結果信号ＧＩＯが引き下げられた後は、結果信号ＧＩＯが値「０」のままであるため、ビットライン電圧測定の最後の測定値Ｑは、基準電圧ＲＥＦがビットライン電圧ＢＬよりも大きいことを示す最初の検出動作に対応するカウント値ＣＮＴに等しくなる。検出動作４１０と４２０とが一致しない図示の例の場合、図４Ｂのビットラインプリチャージ方法を用いた測定値Ｑは９７で終了し、図４のビットラインプリチャージ方法を用いた場合の９５とは異なるものになる。もっと一般的に述べると、図４Ｂのプリチャージ方式を用いて見つかった測定値Ｑにより、検出結果がふらついて一致しない基準電圧範囲の一方の境界が得られ、図４Ａのプリチャージ方式を用いて見つかった測定値Ｑにより、その基準電圧範囲の他方の境界が得られる。
【００５３】
本発明の一態様によると、ビットライン電圧の測定は、一回目の測定が図４Ａのプリチャージ方法を用いて行なわれ、２回目の測定が図４Ｂのプリチャージ方法を用いて行なわれる。２つの測定値の差は、検出動作を実施した際の変化量を示す。
【００５４】
本発明は特定の実施形態を参照して説明されているが、その説明は本発明の応用の一例に過ぎず、限定と捉えるべきではない。特に、上記説明は、ビットライン電圧を変更することなくビットライン電圧と基準電圧とを比較することが可能な比較器型センスアンプを用いた例示的実施形態に偏っているが、ビットライン電圧を変更することが可能な他の種類のセンスアンプを用いて圧縮用の２値結果ストリームを生成することもできる。開示した実施形態の様々なその他の応用および組み合わせは、特許請求の範囲によって規定される本発明の範囲内にある。
【００５５】
【発明の効果】
本発明の集積回路は、ビットライン電圧の分布データ測定の際にそのデータを圧縮するための圧縮回路を備えており、グローバルＩ／Ｏバスに代替のプリチャージ方法を用いるだけで、ノイズなどにより検出結果に変動を生じる基準電圧の範囲を判定することができるようになる。
【図面の簡単な説明】
【図１】ビットライン電圧分布測定用の圧縮回路を含む本発明の一実施形態によるＦｅＲＡＭを示すブロック図である。
【図２】図１のＦｅＲＡＭに適した圧縮回路の例示的実施形態を示すブロック図である。
【図３】ビットラインに接続されたＦｅＲＡＭセルのビットライン電荷の読み出し及び測定に関連するＦｅＲＡＭの一部を示す回路図である。
【図４Ａ】ビットライン電圧測定期間中の図３のＦｅＲＡＭにおける選択された信号に関するタイミング図である。
【図４Ｂ】ビットライン電圧測定期間中の図３のＦｅＲＡＭにおける選択された信号に関するタイミング図である。
【符号の説明】
１００　集積回路
１１０　制御回路
１２０　メモリアレイ部
１３０　センスアンプ
１４０　基準電圧発生器
１５０　出力ドライバ（駆動回路、プルダウン装置）
１６０　プリチャージ回路
１６５　グローバル・バス（ライン）
１７０　圧縮回路
１８０　Ｉ／Ｏ回路及びパッド
１９０　パラメタ調節回路
２１０　カウンタ
２２０，２２０−６３〜２２０−０　レジスタ（記憶要素）
２３０，２４０　出力マルチプレクサ
３００　ＦｅＲＡＭ
３１０　ＦｅＲＡＭセル
３１２　強誘電体コンデンサ
３１４　選択トランジスタ
３２２　ビットライン
３２４　ワードライン
３７０　書き戻し回路
４１０，４２０　検出動作
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５　ｐチャネルトランジスタ
ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４　ｎチャンネルトランジスタ
【図１】
2004047070.tif 000003
【図２】
2004047070.tif 000004
【図３】
2004047070.tif 000005
【図４Ａ】
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【図４Ｂ】
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