(57)【要約】【課題】揮発性記憶回路と不揮発性記憶回路とを並列に接続して記憶回路を構成し、揮発性記憶回路の記憶情報と同一情報を不揮発性記憶回路に記憶することによりインスタントオンを可能とした複合記憶回路構造及び同複合記憶回路構造を有する半導体装置において、消費電力の低減をはかった複合記憶回路構造及び同複合記憶回路構造を有する半導体装置を提供する。【解決手段】揮発性記憶回路と不揮発性記憶回路とを並列に接続して構成した複合記憶回路構造及び同複合記憶回路構造を有する半導体装置において、前記不揮発性記憶回路に前記揮発性記憶回路の記憶情報を書込む場合に、前記揮発性記憶回路に記憶している第１の記憶情報と、前記不揮発性記憶回路に既に記憶している第２の記憶情報とを比較する判定回路を設け、前記第１の記憶情報と前記第２の記憶情報とが不一致の場合にのみ前記不揮発性記憶回路に前記第１の記憶情報を書込むべく構成する。【選択図】　　図１
2004063004.tif 000002
【特許請求の範囲】
【請求項１】
揮発性記憶回路と不揮発性記憶回路とを並列に接続し、前記揮発性記憶回路に記憶された記憶情報と同一情報を前記不揮発性記憶回路に記憶すべく構成した複合記憶回路構造において、
前記不揮発性記憶回路に前記揮発性記憶回路の記憶情報を書込む場合に、前記揮発性記憶回路に記憶している第１の記憶情報と、前記不揮発性記憶回路に既に記憶している第２の記憶情報とを比較する判定回路を設け、前記第１の記憶情報と前記第２の記憶情報とが不一致の場合にのみ前記不揮発性記憶回路に前記第１の記憶情報を書込むべく構成したことを特徴とする複合記憶回路構造。
【請求項２】
前記揮発性記憶回路への電力供給の低下時に、前記不揮発性記憶回路に前記揮発性記憶回路の記憶情報を書込むとともに、電力供給低下後の給電再開時に、前記揮発性記憶回路に前記不揮発性記憶回路の記憶情報を戻すべく構成したことを特徴とする請求項１記載の複合記憶回路構造。
【請求項３】
請求項１または請求項２のいずれか１項に記載の複合記憶回路構造を有することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、揮発性記憶回路と不揮発性記憶回路を並列に接続して構成した複合記憶回路構造及び同複合記憶回路構造を有する半導体装置に関するものである。
【０００２】
【従来の技術】
従来、パーソナルコンピュータのような電子計算機等に内蔵され、所要の処理を行なう半導体装置内には、必要に応じて揮発性記憶回路を設け、処理に必要な情報を同揮発性記憶回路に逐次記憶させながら処理を実行している。
【０００３】
かかる揮発性記憶回路は電力供給を行なうことによって記憶を保持しており、書込速度及び読出速度が速いという特性を有している一方で、電源停止操作や急な停電等において電力供給が絶たれた場合に記憶していた記憶情報が消失するという特性を有しており、電力供給停止後に電源を再投入した場合には、電力供給停止前に揮発性記憶回路に記憶していた情報は全く残っていないために、電力供給停止前の記憶情報を再現することが不可能であった。
【０００４】
そこで、昨今では、揮発性記憶回路と不揮発性記憶回路とを並列に接続して記憶回路を構成し、揮発性記憶回路に記憶した情報と同一情報を不揮発性記憶回路にも記憶することにより、電源停止操作や急な停電等において電力供給が絶たれた場合には必要な情報を不揮発性記憶回路で保存しておき、電力供給が再開された場合には、不揮発性記憶装置に記憶していた情報を用いることによって、電力供給が絶たれる前の状態に直ちに復帰可能とするインスタントオン技術が提案されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記した記憶回路では、既に不揮発性記憶回路に記憶している情報が揮発性記憶回路の情報と同じ場合であっても不揮発性記憶回路への書込操作が生じ、無駄な電力消費が生じているという問題があった。
【０００６】
特に、不揮発性記憶回路は、不揮発性という特性上、記憶情報の書込みに多大な電気エネルギーを必要とするために、消費電力削減を阻害する要因となっていた。
【０００７】
【課題を解決するための手段】
上記の問題点を解決すべく、本発明の複合記憶回路構造では、揮発性記憶回路と不揮発性記憶回路とを並列に接続し、前記揮発性記憶回路に記憶されたの記憶情報と同一情報を前記不揮発性記憶回路に記憶すべく構成した複合記憶回路構造において、前記不揮発性記憶回路に前記揮発性記憶回路の記憶情報を書込む場合に、前記揮発性記憶回路に記憶している第１の記憶情報と、前記不揮発性記憶回路に既に記憶している第２の記憶情報とを比較する判定回路を設け、前記第１の記憶情報と前記第２の記憶情報とが不一致の場合にのみ前記不揮発性記憶回路に前記第１の記憶情報を書込むべく構成した。
【０００８】
また、前記揮発性記憶回路への電力供給の低下時に、前記不揮発性記憶回路に前記揮発性記憶回路の記憶情報を書込むとともに、電力供給低下後の給電再開時に、前記揮発性記憶回路に前記不揮発性記憶回路の記憶情報を戻すべく構成したことにも特徴を有するものである。
【０００９】
さらに、本発明の半導体装置では、上記の複合記憶回路構造を有することに特徴を有するものである。
【００１０】
【発明の実施の形態】
本発明の複合記憶回路構造は、揮発性記憶回路と不揮発性記憶回路とを並列に接続して記憶回路を構成し、揮発性記憶回路の記憶情報と同一情報を不揮発性記憶回路に記憶する複合記憶回路構造としたものであって、不揮発性記憶回路に揮発性記憶回路の記憶情報を書込む場合に、揮発性記憶回路に記憶している第１の記憶情報と、不揮発性記憶回路に既に記憶している第２の記憶情報とを比較する判定回路を設けているものである。
【００１１】
すなわち、判定回路において第１の記憶情報と第２の記憶情報とを比較判定し、第１の記憶情報と第２の記憶情報とが一致しない場合には不揮発性記憶回路に第１の記憶情報を書込み、第１の記憶情報と第２の記憶情報とが一致する場合には不揮発性記憶回路への第１の記憶情報の書込みを行なわないことによって、不揮発性記憶回路への書込処理の回数を削減することができ、消費電力を削減することができる。
【００１２】
また、揮発性記憶回路の記憶情報の不揮発性記憶回路への書込みを、揮発性記憶回路への電力供給の低下時とした場合には、電力供給の低下にともなって揮発性記憶回路の記憶情報が消失するおそれのある状態となったときにのみ、揮発性記憶回路の記憶情報を不揮発性記憶回路に書込むことができ、不必要な情報の書込み、すなわち、不揮発性記憶回路に書込んだものの利用することなく次の書込みが行なわれる情報の書込みを防止して、消費電力を削減することができる。
【００１３】
また、不揮発性記憶回路に書込む情報は、電力供給低下後の給電再開時に利用する情報であって、しかも、給電再開時に揮発性記憶回路に不揮発性記憶回路の記憶情報を戻すことによって、読出速度の速い揮発性記憶回路から所要の情報を利用可能とすることができ、速やかなインスタントオンを実現することができる。
【００１４】
また、上記の複合記憶回路構造からなる記憶回路を半導体基板上に構成して半導体装置を形成した場合には、同半導体装置には電力の供給を停止した際にも動作時の状態を記憶しておくことができ、しかも給電を再開した場合には、瞬時に電力供給停止直前の状態に復帰させることができるので、同半導体装置を用いて電子機器や電気機器を構成した場合、インスタントオンを容易に実現できる。
【００１５】
なお、この場合、揮発性記憶回路と不揮発性記憶回路とは必ずしも同一半導体基板上に形成する必要はなく、異なる半導体基板上にそれぞれ揮発性記憶回路と不揮発性記憶回路とを構成し、所要の配線により並列接続してもよい。
【００１６】
以下において、図面に基づいて本発明の実施の形態を詳説する。特に次の順番で説明を行なう。
１）複合記憶回路構造の説明
２）給電停止時における複合記憶回路の動作説明
３）給電再開時における複合記憶回路の動作説明
以下の説明では、不揮発性記憶回路には磁気メモリからなる磁気記憶回路を用いているが、磁気記憶回路に限定するものではなく、ＥＥＰＲＯＭ、Ｆｌａｓｈメモリ、強誘電体メモリなどを用いて構成した不揮発性記憶回路としてもよい。
【００１７】
１）複合記憶回路構造の説明
図１は、本発明の複合記憶回路構造とした複合記憶回路１の回路図であり、同複合記憶回路１は、揮発性記憶回路２と、不揮発性記憶回路３とを第１接続線４と、第２接続線５とによって並列状態に接続して構成している。
【００１８】
特に、不揮発性記憶回路３は判定回路６を介して揮発性記憶回路２と接続しており、後述するように、揮発性記憶回路２に記憶された第１の記憶情報を不揮発性記憶回路３に書込む場合には、判定回路６において第１の記憶情報と不揮発性記憶回路３に既に記憶されている第２の記憶情報との比較を行ない、第１の記憶情報と第２の記憶情報とが不一致の場合にのみ不揮発性記憶回路３に第１の記憶情報を書込むべく構成している。
【００１９】
本実施の形態においては、揮発性記憶回路２、不揮発性記憶回路３、及び判定回路６は半導体基板上に形成しており、揮発性記憶回路２は、システムＬＳＩチップに形成したラッチ式記憶回路としている。
【００２０】
また、揮発性記憶回路２には、コンデンサからなる情報保持用電源７を設けており、かつ、同情報保持用電源７の作動制御を行なう第１スイッチトランジスタ８を設けている。同第１スイッチトランジスタ８のゲートには、電源スイッチ信号入力線９を接続しており、同電源スイッチ信号入力線９から入力した電源スイッチ信号に基づいて第１スイッチトランジスタ８を制御して、情報保持用電源７の作動制御を行なうべく構成している。
【００２１】
揮発性記憶回路２には他の記憶回路あるいは素子と接続する第１導線１０と第２導線１１を接続しており、第１導線１０及び第２導線１１には、それぞれ電源切離信号入力線１２と接続した第１回路切替スイッチ１３及び第２回路切替スイッチ１４を介設しており、電源切離信号入力線１２からの電源切離信号の入力に基づいて、第１回路切替スイッチ１３及び第２回路切替スイッチ１４での開閉切替を行なうべく構成している。
【００２２】
第１導線１０と一端を接続する第１接続線４は、揮発性記憶回路２と第１回路切替スイッチ１３との間において第１導線１０と接続しており、また、第２導線１１と一端を接続する第２接続線５は、揮発性記憶回路２と第２回路切替スイッチ１４との間において第２導線１１と接続している。
【００２３】
また、第１接続線４には、読出信号入力線１５と接続した第３回路切替スイッチ１６を介設しており、読出信号入力線１５からの読出信号の入力に基づいて、第３回路切替スイッチ１６での開閉切替を行なうべく構成している。
【００２４】
不揮発性記憶回路３には、上記したように磁気記憶回路を用いており、「０」または「１」の情報を、磁気トンネル接合素子Ｍを用いて記憶すべく構成している。なお、揮発性記憶回路２であるラッチ式記憶回路が２ビットの情報の記憶を行なうため、不揮発性記憶回路３でも２ビットの情報の記憶を行なうべく、磁気トンネル接合素子Ｍを２つ設けている。
【００２５】
磁気トンネル接合素子Ｍには、第１読出線１７と第２読出線１８とを接続しており、同第１読出線１７と同第２読出線１８を介して磁気トンネル接合素子Ｍを情報読出回路３ａと接続し、磁気トンネル接合素子Ｍからの情報の読出しを行なうべく構成している。
【００２６】
なお、第１読出線１７には、読出信号入力線１５と接続した第１読出制御スイッチトランジスタ１９を介設するとともに、第２読出線１８には、読出信号入力線１５と接続した第２読出制御スイッチトランジスタ２０を介設し、読出信号入力線１５に読出信号を入力することにより、後述するように、情報読出回路３ａを用いて磁気トンネル接合素子Ｍから情報を読出すべく構成している。
【００２７】
情報読出回路３ａには、コンデンサからなる読出用電源２１を設けており、かつ、同読出用電源２１の作動制御を行なう第２スイッチトランジスタ２２を設けている。
同第２スイッチトランジスタ２２のゲートには、電源スイッチ信号入力線９を接続しており、同電源スイッチ信号入力線９から入力した電源スイッチ信号に基づいて第２スイッチトランジスタ２２を制御して、読出用電源２１の作動制御を行なうべく構成している。
【００２８】
また、本実施形態においては、不揮発性記憶回路３には、ベースにイコライズ信号入力線２３を接続したイコライズスイッチトランジスタ２４を設け、同イコライズスイッチトランジスタ２４は一端を第１読出線１７に接続するとともに、他端を第２読出線１８に接続している。
【００２９】
判定回路６は、複数のＡＮＤゲート回路を組み合わせて構成した比較判定部６ａと、同比較判定部６ａでの判定結果に基づいて不揮発性記憶回路３に書込みを行なうための書込用ドライバ回路６ｂとから構成している。
【００３０】
比較判定部６ａには、書込信号入力線２５と接続して書込信号を入力するとともに、揮発性記憶回路３に記憶された第２の記憶情報の信号を入力する第１ＡＮＤゲート回路２６と、同第１ＡＮＤゲート回路２６から出力された出力信号を入力するとともに、第２接続線５を介して揮発性記憶回路２に記憶された第１の記憶情報の信号を入力する第２ＡＮＤゲート回路２７を設け、さらに、書込信号入力線２５と接続して書込信号を入力するとともに、揮発性記憶回路３に記憶された第２の記憶情報の信号を入力する第３ＡＮＤゲート回路２８と、同第３ＡＮＤゲート回路２８から出力された出力信号を入力するとともに、第１接続線４を介して揮発性記憶回路２に記憶された第１の記憶情報の信号を入力する第４ＡＮＤゲート回路２９を設けている。
【００３１】
従って、同比較判定部６ａにおいて、揮発性記憶回路２の第１の記憶情報と不揮発性記憶回路３の第２の記憶情報とが一致した場合には、書込用ドライバ回路６ｂは作動せず、揮発性記憶回路２の第１の記憶情報と不揮発性記憶回路３の第２の記憶情報とが不一致の場合には、書込用ドライバ回路６ｂが作動し、磁気トンネル接合素子Ｍと接続した書込線３０に所要の書込用電流を流して、磁気トンネル接合素子Ｍに第１の記憶情報を書込むべく構成している。
【００３２】
なお、書込用ドライバ回路６ｂにはコンデンサからなる書込用電源３１を設けており、電源供給が停止した場合であっても、磁気トンネル接合素子Ｍと接続した書込線３０に所要の書込用電流を所定時間流して、磁気トンネル接合素子Ｍに第１の記憶情報を確実に書込可能としている。
【００３３】
通常、システムＬＳＩチップには、上記した複合記憶回路１を多数内蔵しており、システムＬＳＩチップ全体から見ると、揮発性記憶回路２の第１の記憶情報と不揮発性記憶回路３の第２の記憶情報とが一致する確率は約５０％であるので、判定回路６を設けることによってシステムＬＳＩチップ全体では、不揮発性記憶回路３への書込回数をほぼ半減させることができるので、消費電力の削減をはかることができる。
【００３４】
２）給電停止時における複合記憶回路の動作説明
図２に示したタイミングチャートに基づいて、給電停止時における複合記憶回路１の動作を説明する。給電停止状態となるのは、シャットダウン操作による主電源の切断の場合だけでなく、停電や予期せぬトラブルの場合などもあるが、以下においては一般的な給電停止状態であるシャットダウン操作による主電源の切断の場合について説明する。給電停止の理由がいずれであっても、給電停止時の動作形態は同じである。
【００３５】
図２（ａ）は、複合記憶回路１を有するにシステムＬＳＩチップの主電源切断に基づく電力のタイミング図である。主電源の切断にともなってシステムＬＳＩチップへの給電量が所定値以下となったところで、システムＬＳＩチップのパワーオフ信号発生回路（図示せず）が作動し、同パワーオフ信号発生回路は、図２（ｂ）に示すパワーオフ信号を発生させる。
【００３６】
パワーオフ信号に基づいて電源切離信号発生回路（図示せず）が作動し、同電源切離信号発生回路は、図２（ｃ）に示す電源切離信号を発生させる。
【００３７】
電源切離信号は、電源切離信号入力線１２によって第１回路切替スイッチ１３と第２回路切替スイッチ１４とに入力し、第１回路切替スイッチ１３と第２回路切替スイッチ１４とによって第１導線１０及び第２導線１１の切断を行なうことにより、同第１導線１０及び第２導線１１を介して接続された他の記憶回路や素子から揮発性記憶回路２を独立させ、揮発性記憶回路２への情報入力を阻止し、電源切断後に揮発性記憶回路２の記憶情報に変更が加えられることを禁止している。
【００３８】
すなわち、第１導線１０及び第２導線１１と他の記憶回路や素子を接続したままの場合には、揮発性記憶回路２に供給される電力の低下にともなって、揮発性記憶回路２を構成しているトランジスタのドレイン側から電荷が消費されるため、記憶情報が自発的に変化するおそれがあるからである。
【００３９】
ここで、第１回路切替スイッチ１３と第２回路切替スイッチ１４にはトランスファーゲートを用いているが、トランスファーゲートと同様に揮発性記憶回路２を構成しているトランジスタの電荷消費を防止できる構成であれば何であってもよい。
【００４０】
また、パワーオフ信号に基づいて電源スイッチ信号発生回路（図示せず）が作動し、同電源スイッチ信号発生回路は、図２（ｄ）に示す電源スイッチ信号を発生させる。電源スイッチ信号は、電源スイッチ信号入力線９によって第１スイッチトランジスタ８に入力し、揮発性記憶回路２の供給電源を情報保持用電源７に切換える。また、電源スイッチ信号は、電源スイッチ信号入力線９によって第２スイッチトランジスタ２２にも入力し、情報読出回路３ａの供給電源を読出用電源２１に切換える。
【００４１】
情報保持用電源７及び読出用電源２１を作動させることによって、主電源の切断にともなって電力供給が絶たれたにもかかわらず、揮発性記憶回路２では記憶されている第１の記憶情報を所定時間保持可能とするとともに、不揮発性記憶回路３では判定回路６の比較判定部６ａに第２の記憶情報を読出可能としている。
【００４２】
パワーオフ信号に基づく電源切離信号及び電源スイッチ信号の生成と同時に、パワーオフ信号に基づいて書込信号発生回路（図示せず）が作動し、同書込信号発生回路は、図２（ｅ）に示す書込信号を発生させる。
【００４３】
書込信号は、書込信号入力線２５によって比較判定部６ａの第１ＡＮＤゲート回路２６と第３ＡＮＤゲート回路２８とに入力し、同比較判定部６ａにおいて揮発性記憶回路２から読出した第１の記憶情報と、不揮発性記憶回路３から読出した第２の記憶情報との比較を行なう。
【００４４】
第１の記憶情報と第２の記憶情報とが一致した場合には、不揮発性記憶回路３には第１の記憶情報を書込む必要がないので、書込用ドライバ回路６ｂは作動することなく、作業を終了する。
【００４５】
一方、第１の記憶情報と第２の記憶情報とが不一致の場合には、不揮発性記憶回路３への第１の記憶情報の書込みを行なうべく書込用ドライバ回路６ｂを作動させ、書込線３０に所要の書込用電流を流し、図２（ｆ）に示すように不揮発性記憶回路３に揮発性記憶回路２の第１の記憶情報を書込むべく構成している。
【００４６】
なお、書込用ドライバ回路６ｂには書込用電源３１を設けていることにより、主電源の切断にともなって電力供給が絶たれたにもかかわらず、書込用ドライバ回路６ｂを所定時間作動させて、不揮発性記憶回路３に第１の記憶情報を書込可能としている。
【００４７】
不揮発性記憶回路３における磁気記憶回路に磁気トンネル接合素子Ｍを用いた場合には、数１０ｎｓ程度の短い書込時間で書込みを行なうことができるので、電力備蓄手段である情報保持用電源７、読出用電源２１、書込用電源３１の容量を抑制できる。
【００４８】
情報保持用電源７、読出用電源２１、書込用電源３１は、不揮発性記憶回路３への書込処理が実行可能な程度の容量であればよく、図２（ｆ）及び図２（ｇ）に示すように不揮発性記憶回路３への第１の記憶情報の書込みが終了するまで、揮発性記憶回路２は第１の記憶情報を保持できればよい。
【００４９】
以上が、主電源の切断時に複合記憶回路１が行なう動作である。このように、給電量の低下にともなって発生させたパワーオフ信号をトリガーとして、揮発性記憶回路２の第１の記憶情報を不揮発性記憶回路３に書込ませることにより、給電停止後の給電再開時に必要となる情報のみを不揮発性記憶回路３に記憶させることができ、不揮発性記憶回路３への書込回数を削減して消費電力の削減をはかることができる。
【００５０】
３）給電再開時における複合記憶回路の動作説明
図３に示したタイミングチャートに基づいて、主電源の切断に基づいて給電が停止していた状態から給電が再開された場合における複合記憶回路１の動作を説明する。
【００５１】
図３（ａ）は、給電再開にともなって電源から複合記憶回路１を有するシステムＬＳＩチップに供給される電力のタイミング図であり、システムＬＳＩチップへの給電量が所定値に達したところで、システムＬＳＩチップのパワーオン信号発生回路（図示せず）が作動し、同パワーオン信号発生回路は、図３（ｂ）に示すパワーオン信号を発生させる。
【００５２】
パワーオン信号に基づいて電源切離信号発生回路（図示せず）が作動し、同電源切離信号発生回路は、図３（ｃ）に示す電源切離信号を発生させる。
【００５３】
電源切離信号は、電源切離信号入力線１２によって第１回路切替スイッチ１３と第２回路切替スイッチ１４とに入力し、第１回路切替スイッチ１３と第２回路切替スイッチ１４とによって第１導線１０及び第２導線１１の切断を行なうことにより、同第１導線１０及び第２導線１１を介して接続された他の記憶回路や素子から揮発性記憶回路２を独立させ、他の記憶回路や素子から影響を受けることなく揮発性記憶回路２に不揮発性記憶回路３の第２の記憶情報を書込可能としている。
【００５４】
図３（ｄ）に示すように、読出信号発生回路（図示せず）は、システムＬＳＩチップへの電力供給開始に同期して読出信号を発生させており、同読出信号は、読出信号入力線１５によって第３回路切替スイッチ１６に入力するとともに、第１読出制御スイッチトランジスタ１９及び第２読出制御スイッチトランジスタ２０にも入力する。
【００５５】
次いで、パワーオン信号に基づいてイコライズ信号発生回路（図示せず）は、図３（ｅ）に示すイコライズ信号を発生させ、同イコライズ信号をイコライズ信号入力線２３に入力する。
【００５６】
イコライズ信号入力線２３へのイコライズ信号の入力にともなって、図３（ｆ）に示すように揮発性記憶回路２のイコライズを行なう。このとき、不揮発性記憶回路３では読出信号に基づいて、磁気トンネル接合素子Ｍから読出回路３ａに第２の記憶情報の読出しを行なう。
【００５７】
そして、イコライズ信号をディセーブル（ｄｉｓａｂｌｅ）するとともに、読出信号を投入することにより、図３（ｆ）に示すように不揮発性記憶回路３に記憶されていた第２の記憶情報を揮発性記憶回路２に読出している。
【００５８】
揮発性記憶回路２への第２の記憶情報の読出し後、電源切離信号のディセーブルとすることにより、第１回路切替スイッチ１３及び第２回路切替スイッチ１４によって切断状態としていた第１導線１０及び第２導線１１の接続を行ない、揮発性記憶回路２に読出した第２の記憶情報、及び揮発性記憶回路２自体を利用可能としている。
【００５９】
以上が、給電再開時に複合記憶回路１が行なう動作である。このように、給電再開時に揮発性記憶回路に不揮発性記憶回路の記憶情報を戻すことによって、読出速度の速い揮発性記憶回路から所要の情報を利用可能とすることができ、速やかなインスタントオンを実現することができる。
【００６０】
【発明の効果】
請求項１記載の発明では、不揮発性記憶回路に揮発性記憶回路の記憶情報を書込む場合に、揮発性記憶回路に記憶している第１の記憶情報と、不揮発性記憶回路に既に記憶している第２の記憶情報とを比較する判定回路を設け、第１の記憶情報と第２の記憶情報とが不一致の場合にのみ不揮発性記憶回路に第１の記憶情報を書込むべく複合記憶回路構造を構成したことによって、不揮発性記憶回路への書込処理の回数を削減することができ、消費電力を削減することができる。
【００６１】
請求項２記載の発明では、揮発性記憶回路への電力供給の低下時に、不揮発性記憶回路に揮発性記憶回路の記憶情報を書込むとともに、電力供給低下後の給電再開時に、揮発性記憶回路に不揮発性記憶回路の記憶情報を戻すべく複合記憶回路構造を構成したことによって、電力供給の低下にともなって揮発性記憶回路の記憶情報が消失するおそれのある状態となったときにのみ、揮発性記憶回路の記憶情報を不揮発性記憶回路に確実に書込むことができ、不揮発性記憶回路への書込処理の回数を削減することができ、消費電力を削減することができる。
【００６２】
しかも、不揮発性記憶回路に書込む情報は、電力供給低下後の給電再開時に必要となる情報であって、そのうえ、給電再開時に揮発性記憶回路に不揮発性記憶回路の記憶情報を戻すことによって、読出速度の速い揮発性記憶回路から所要の情報を利用可能とすることができ、速やかなインスタントオンを実現することができる。
【００６３】
請求項３記載の発明では、上記の複合記憶回路構造を有することに特徴を有する半導体装置とすることによって、同半導体装置を内蔵した電子機器あるいは電気機器にインスタントオン機能及びインスタントオフ機能を付与することができる半導体装置を提供できる。しかも、停電などによる急な電力供給の停止の際にも、停止前の記憶状態を確実に保存することができ、利便性を極めて向上させることができる半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明に係る複合記憶回路構造の一例を示した回路図である。
【図２】図１の回路図の動作を説明するタイミングチャートである。
【図３】図１の回路図の動作を説明するタイミングチャートである。
【符号の説明】
Ｍ　磁気トンネル接合素子
１　複合記憶回路
２　揮発性記憶回路
３　不揮発性記憶回路
３ａ　情報読出回路
４　第１接続線
５　第２接続線
６　判定回路
６ａ　比較判定部
６ｂ　書込用ドライバ回路
７　情報保持用電源
８　第１スイッチトランジスタ
９　電源スイッチ信号入力線
１０　第１導線
１１　第２導線
１２　電源切離信号入力線
１３　第１回路切替スイッチ
１４　第２回路切替スイッチ
１５　読出信号入力線
１６　第３回路切替スイッチ
１７　第１読出線
１８　第２読出線
１９　第１読出制御スイッチトランジスタ
２０　第２読出制御スイッチトランジスタ
２１　読出用電源
２２　第２スイッチトランジスタ
２３　イコライズ信号入力線
２４　イコライズスイッチトランジスタ
２５　書込信号入力線
２６　第１ＡＮＤゲート回路
２７　第２ＡＮＤゲート回路
２８　第３ＡＮＤゲート回路
２９　第４ＡＮＤゲート回路
３０　書込線
３１　書込用電源
【図１】
2004063004.tif 000003
【図２】
2004063004.tif 000004
【図３】
2004063004.tif 000005