(57)【要約】【課題】周波数が同一でかつ位相が相互に異なる複数のクロックにより動作する回路を備えたデジタル回路を提供する。【解決手段】回路Ｑｋ１〜Ｑｎｍ（ｋ＝１〜ｎ）の第１の回路単位は処理対象データがｎ分割された処理対象分割データを入力し、当該処理対象分割データに所定処理を施し第２の回路単位にデータを渡す。Ｑｎ２〜Ｑｎ（ｍ−１）の回路単位は前段の回路単位から入力したデータに所定処理を施し次段の回路単位にデータを渡し、Ｑｎｍの回路単位は前段の回路単位から入力したデータに所定処理を施しこれを処理済み分割データとして出力する。【選択図】    図１
2004151777.tif 000002
【特許請求の範囲】
【請求項１】
周波数が同一でかつ位相が相互に異なる第１から第ｎの所定動作クロックを生成する動作クロック生成部と、
前記第１から第ｎの所定動作クロックによりそれぞれ動作する第１から第ｎの回路群と、
を備えたデジタル回路であって、
前記第１から第ｎの回路群は、それぞれクロックの入力により所定出力を生成する第１から第ｍの多段の回路単位からなり、
前記第１から第ｎの回路群の第１の回路単位は処理対象データがｎ分割された処理対象分割データを入力し、当該処理対象分割データに所定処理を施し第２の回路単位にデータを渡し、
前記第１から第ｎの回路群の第２から第ｍ−１の回路単位は前段の回路単位から入力したデータに所定処理を施し次段の回路単位にデータを渡し、
前記第１から第ｎの回路群の第ｍの回路単位は前段の回路単位から入力したデータに所定処理を施しこれを処理済み分割データとして出力する、
ことを特徴とするデジタル回路。
【請求項２】
入力した周波数Ｎの基本クロックのパルスを位相が相互に異なるｎ個のクロックパルスに分配するクロック分配器と、
前記各クロックパルスをそれぞれカウントしカウント値が設定値に達したときは所定の値を出力するｎ個のカウンタと、
前記カウンタからの値を入力し前記ｎ個のカウンタからの値が全て前記設定値に達したことを示すときはその旨を示す信号を出力するＡＮＤ回路と、
を備えたことを特徴とするデジタル回路。
【請求項３】
入力した周波数ｎＮの基本クロックのパルスを位相が相互に異なるｎ個のクロックパルスに分配するクロック分配器と、
前記各クロックパルスをそれぞれカウントしカウント値を出力するｎ個のカウンタと、
前記カウンタからの値を入力し前記ｎ個のカウンタからの値の加算値を出力する加算回路と、
を備えたことを特徴とするデジタル回路。
【請求項４】
処理対象データをｍ分割してなるｍ個の処理対象分割データを入力し、当該ｍ個の処理対象分割データを、順次スライドしたｍ個のタイミングで出力するスライド回路と、
前記スライド回路からｍ個の処理対象分割データに所定処理を施して出力する演算回路と、
前記演算回路から、前記所定処理を施したｍ個のタイミングからなるｍ個のデータを入力し、当該ｍ個のタイミングを同一タイミングに戻すスライド解除回路と、
を備えたことを特徴とするデジタル回路。
【請求項５】
周波数が同一でかつ位相が相互に異なる第１から第ｎの所定動作クロックを生成する動作クロック生成部と、
前記第１から第ｎの動作クロックによりそれぞれ動作する第１から第ｎの多段の回路群と、
を備えたデジタル回路であって、
前記第１から第ｎの回路群は、それぞれクロックの入力により所定出力を生成する第１から第ｍの回路単位からなり、
前記第１の回路群の第１から第ｍの回路単位は処理対象データがｍ分割された処理対象分割データを入力し、当該処理対象分割データに所定処理を施し前記第２の回路群の第１から第ｍの回路単位にデータを渡し、
前記第２から第ｎ−１の回路群の第１から第ｍの回路単位は前段の第１から第ｍの回路単位から入力したデータに所定処理を施し次段の第１から第ｍの回路単位にデータを渡し、
前記第ｎの回路群の第１から第ｍの回路単位は第ｎ−１の回路群の第１から第ｍの回路単位から入力したそれぞれのデータを処理済み分割データとして出力する、
ことを特徴とするデジタル回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、周波数が同一でかつ位相が相互に異なる複数のクロックにより動作する回路群または回路を備えたデジタル回路に関する。
【０００２】
【従来の技術】
近年、半導体プロセス技術の急速な発展に伴いデジタル回路は、高集積化、高速化の一途をたどっており、ＣＰＵ等のマイクロプロセッサでは、ＧＨｚオーダで動作するものも提供されるようになっている。また、ＣＰＵ等においては、並列処理ないしパイプライン処理により、処理速度を上げることも行われる。
【０００３】
【発明が解決しようとする課題】
ところで、マイクロプロセッサ（ＣＰＵ，ＤＳＰ等）、メモリ、加算器等のＩＣでは、多数のゲート等を含むがゆえに、１クロック動作あたりに当該デジタル回路に流入する電流（あるいは、流出する電流）電流が大きいため、大きな容量の電源を必要とし，しかも電磁干渉（ＥＭＩ）による影響が大きく表われることがある。また、配線のインダクタンスやキャパシタンス等により、動作クロックの高速化を図ることが容易でない場合がある。
【０００４】
本発明の目的は、マイクロプロセッサ等のデジタル回路を、周波数が同一でかつ位相が相互に異なる複数の動作クロックにより動作させて電力の平準化を図り、これによりＥＭＩを低減させることができるデジタル回路を提供することにある。
【０００５】
本発明の他の目的は、マイクロプロセッサ等のデジタル回路を、周波数が同一でかつ位相が相互に異なる複数の動作クロックにより動作させることで高速化を図ることができるデジタル回路を提供することにある。
【０００６】
【課題を解決するための手段】
本発明の第１態様のデジタル回路は、周波数が同一でかつ位相が相互に異なる第１から第ｎの所定動作クロックを生成する動作クロック生成部と、前記第１から第ｎの所定動作クロックによりそれぞれ動作する第１から第ｎの回路群とを備えたもので、前記第１から第ｎの回路群は、それぞれクロックの入力により所定出力を生成する第１から第ｍの多段の回路単位からなり、前記第１から第ｎの回路群の第１の回路単位は処理対象データがｎ分割された処理対象分割データを入力し、当該処理対象分割データに所定処理を施し第２の回路単位にデータを渡し、前記第１から第ｎの回路群の第２から第ｍ−１の回路単位は前段の回路単位から入力したデータに所定処理を施し次段の回路単位にデータを渡し、前記第１から第ｎの回路群の第ｍの回路単位は前段の回路単位から入力したデータに所定処理を施しこれを処理済み分割データとして出力することを特徴とする。
【０００７】
第１態様のデジタル回路では、電力の平準化ができる。また、電流のピークが減少するので，電源の最大消費電力容量が小さい電源を採用することができるとともに電磁干渉（ＥＭＩ）を軽減できる。
【０００８】
なお、本発明において回路単位は、それぞれ一チップとして構成することもできるし、複数の回路単位、あるいは全部の回路単位を一チップとして構成することもできるし、各回路群を一チップとして構成することもできる。
【０００９】
本発明の第２態様のデジタル回路は、入力した周波数ｎＮの基本クロックのパルスを位相が相互に異なるｎ個のクロックパルスに分配するクロック分配器と、前記各クロックパルスをそれぞれカウントしカウント値が設定値に達したときは所定の値を出力するｎ個のカウンタと、前記カウンタからの値を入力し前記ｎ個のカウンタからの値が全て前記設定値に達したことを示すときはその旨を示す信号を出力するＡＮＤ回路とを備えたことを特徴とする。
【００１０】
本発明の第３態様のデジタル回路は、入力した周波数ｎＮの基本クロックのパルスを位相が相互に異なるｎ個のクロックパルスに分配するクロック分配器と、前記各クロックパルスをそれぞれカウントしカウント値を出力するｎ個のカウンタと、前記カウンタからの値を入力し前記ｎ個のカウンタからの値の加算値を出力する加算回路とを備えたことを特徴とする。
【００１１】
本発明の第２態様および第３態様は、遅い素子を使っても高速のパルスをカウントすることができる。また、基本クロックの周期の間をさらに分割することで、時間軸の上での高い分解能を得ることができる。たとえば，ＰＷＭによる制御において、基本クロック周期よりも高い分解能でパルス幅を制御することができる。
【００１２】
また、本発明の第４態様のデジタル回路は、処理対象データをｍ分割してなるｍ個の処理対象分割データを入力し、当該ｍ個の処理対象分割データを、順次スライドしたｍ個のタイミングで出力するスライド回路と、前記スライド回路からｍ個の処理対象分割データに所定処理を施して出力する演算回路と、前記演算回路から、前記所定処理を施したｍ個のタイミングからなるｍ個のデータを入力し、当該ｍ個のタイミングを同一タイミングに戻すスライド解除回路とを備えたことを特徴とする。
【００１３】
本発明の第５態様のデジタル回路は、周波数が同一でかつ位相が相互に異なる第１から第ｎの所定動作クロックを生成する動作クロック生成部と、前記第１から第ｎの動作クロックによりそれぞれ動作する第１から第ｎの多段の回路群とを備えたものであって、前記第１から第ｎの回路群は、それぞれクロックの入力により所定出力を生成する第１から第ｍの回路単位からなり、前記第１の回路群の第１から第ｍの回路単位は処理対象データがｍ分割された処理対象分割データを入力し、当該処理対象分割データに所定処理を施し前記第２の回路群の第１から第ｍの回路単位にデータを渡し、前記第２から第ｎ−１の回路群の第１から第ｍの回路単位は前段の第１から第ｍの回路単位から入力したデータに所定処理を施し次段の第１から第ｍの回路単位にデータを渡し、前記第ｎの回路群の第１から第ｍの回路単位は第ｎ−１の回路群の第１から第ｍの回路単位から入力したそれぞれのデータを処理済み分割データとして出力することを特徴とする。
【００１４】
第４態様および第５態様のデジタル回路では、回路単位は、基本クロックの速度に対応しているが、全体としての動作速度は実質上、基本クロックよる動作速度よりも高速となる。
【００１５】
【発明の実施の形態】
図１は本発明の第１態様の一実施形態を示す説明図である。
図１における回路は、
Ｑ１１，Ｑ１２，・・・，Ｑ１ｍの多段の回路単位からなる第１の回路群、
Ｑ２１，Ｑ２２，・・・，Ｑ２ｍの多段の回路単位からなる第２の回路群、
・・・
Ｑｎ１，Ｑｎ２，・・・，Ｑｎｍの多段の回路単位からなる第ｎの回路群、
から構成される。
【００１６】
第１から第ｎの回路群の各先頭の各回路単位には、処理対象データが分割して入力される。
図１では、
Ｑ１１の入力：Ａ１１，Ａ１２，・・・，Ａ１ｊ、
Ｑ２１の入力：Ａ２１，Ａ２２，・・・，Ａ２ｊ、
・・・
Ｑｎ１の入力：Ａｎ１，Ａｎ２，・・・，Ａｎｊ、
としてある。「Ａ１１，Ａ１２，・・・，Ａ１ｊ」，「Ａ２１，Ａ２２，・・・，Ａ２ｊ」，・・・，「Ａｎ１，Ａｎ２，・・・，Ａｎｊ」が処理対象分割データである。
【００１７】
クロック生成回路１１は、マスタクロック（基本クロック）ＭＣを入力して、位相が相互異なる第１，第２，・・・，第ｎの動作クロックＣ１，Ｃ２，・・・，Ｃｎを生成する。図２（Ａ），（Ｂ）に示すように、これらの動作クロックＣ１，Ｃ２，・・・，Ｃｎは、マスタクロックＭＣの位相を基準にすると、相互に概略１／ｎ周期ずつ位相が異なっている。第１，第２，・・・，第ｎの動作クロックＣ１，Ｃ２，・・・，Ｃｎは、第１，第２，・・・，第ｎの各回路群のクロック端子に入力される。図２（Ａ）では、マスタクロックＭＣがクロック生成回路１１に入力されると、次のマスタクロックが生成される前にＣ１，Ｃ２，・・・，Ｃｎの全てが出力される。これに対して、図２（Ｂ）では、マスタクロックＭＣがクロック生成回路１１に入力されると、次のマスタクロックが生成された後に少なくともＣｎ（あるいはさらにＣｎに先行するクロックＣｘ（ｘ＜ｎ））が出力される。
【００１８】
なお、図２（Ａ），（Ｂ）ではマスタクロックＭＣのタイミングと、各動作クロックＣ１，Ｃ２，・・・，Ｃｎのタイミングとは一致していないが、何れかの動作クロックのタイミングと、マスタクロックＭＣのタイミングを一致させてもよい。
【００１９】
Ｑ１１は、入力したデータ、Ａ１１，Ａ１２，・・・，Ａ１ｊに処理を施し、次の回路単位Ｑ１２にデータを渡す。同様に順次、Ｑ１２からのデータは、Ｑ１３，Ｑ１４，・・・，Ｑ１ｍに送出される。本明細書では、回路要素は、レジスタであり、入力データ自体が変化しない場合も、「処理を施す」概念に含める。
【００２０】
同じようにして、Ｑｋ１（ｋ＝２，３，・・・，ｎ）は、入力したデータ、Ａｋ１，Ａｋ２，・・・，Ａｋｊに処理を施しあるいは処理を施すことなく次の回路単位Ｑｋ２にデータを渡し、順次、Ｑｋ２からのデータは、Ｑｋ３，Ｑｋ４，・・・，Ｑｋｍに送出される。
【００２１】
第１から第ｎの回路群の各最後の回路単位からは、処理済み分割データが出力される。図１では、
Ｑ１ｍの出力：Ｄ１１，Ｄ１２，・・・，Ｄ１ｊ、
Ｑ２ｍの出力：Ｄ２１，Ｄ２２，・・・，Ｄ２ｊ、
・・・
Ｑｎｍの出力：Ｄｎ１，Ｄｎ２，・・・，Ｄｎｊ、
としてある。
【００２２】
図１の回路は、ビットスライス回路であり、スライスされた第１から第ｎの回路群は、異なるタイミングのクロックにより動作する。したがって、マスタクロックＭＣのタイミングで動作させるときのｎ倍の速度での処理が可能となる。
【００２３】
図３（Ａ），（Ｂ）は、本発明の第２態様および第３態様の一実施形態にかかるカウンタである。図３（Ａ）の回路は、クロック分配器２１と、カウンタ２２，２３，２４と、ＡＮＤ回路２５とからなる。クロック分配器２１は、図４（Ａ），（Ｂ）に示すように、周波数ｎＮのマスタクロックＭＣのクロックパルスを、相互に位相が異なる周波数Ｎの３つのクロックＣ１，Ｃ２，Ｃ３を生成する。カウンタ２２，２３，２４は、これらのクロックパルスをカウントし、カウント値が設定された値ａ，ｂ，ｃに達したときは、それぞれＡＮＤ回路２５に「１」を出力することができる。すなわち、カウンタ２２，２３，２４の出力をｅ１，ｅ２，ｅ３（「０」または「１」）とすると、ＡＮＤ回路２５の出力は（ｅ１＊ｅ２＊ｅ３）であり、図３（Ａ）の回路自体が、マスタクロックＭＣのクロックパルスをカウントするカウンタとして動作する。
【００２４】
図３（Ａ）の回路は、クロックパルスを３つのカウンタ２２，２３，２４によりカウントするので、カウンタ２２，２３，２４として動作速度が遅いものを使用して、周波数がそれぞれの処理能力以上の高速のクロックパルスをカウントすることができる。
【００２５】
図３（Ｂ）の回路は、クロック分配器３１と、カウンタ３２，３３，３４と、加算回路３５とからなる。クロック分配器３１は、図３（Ａ）の場合と同様、周波数ｎＮのマスタクロックＭＣのクロックパルスを、相互に位相が異なる周波数Ｎの３つのクロックＣ１，Ｃ２，Ｃ３を生成し（図４（Ａ）参照）、各カウンタ３２，３３，３４がこれらのクロックパルスをカウントする。各カウンタ３２，３３，３４はカウント値、加算回路３６に出力する。図３（Ｂ）の回路でも、クロックパルスを３つのカウンタ３２，３３，３４によりカウントするので、カウンタ３２，３３，３４として動作速度が遅いものを使用して、周波数がそれぞれの処理能力以上の高速のクロックパルスをカウントすることができる。すなわち、カウンタ３２，３３，３４の出力をｇ１，ｇ２，ｇ３（たとえば、３ビットからなるときは「０」〜「７」の何れかであり、）とすると、加算回路３５の出力は（ｇ１＊ｇ２＊ｇ３）であり、図３（Ｂ）の回路自体が、マスタクロックＭＣのクロックパルスをカウントするカウンタとして動作する。
【００２６】
なお、図３（Ａ），（Ｂ）の回路において、クロック分配器３１に代えて、図１に示したようなクロック生成回路（図１では符号１１で示す）を使用することができる。この場合には、クロック生成回路は、図４（Ｂ）に示すように周波数３ＮのマスタクロックＭＣから周波数Ｎの３つのクロックＣ１，Ｃ２，Ｃ３を生成する。
【００２７】
図５は、本発明の第４態様の一実施形態を示す説明図である。
図５の回路は、クロック生成回路４１と、スライド回路４２と、演算回路４３と、スライド解除回路４４とを備えており、クロック生成回路４１は、周波数ＮのマスタクロックＭＣを入力し、当該マスタクロックから位相が相互に異なりかつ周波数が３Ｎの３つのクロックＣ１，Ｃ２，Ｃ３を生成する（図６参照）。
【００２８】
スライド回路４２は、処理対象データを３分割してなる３個の処理対象分割データＡ１〜Ａｉ，Ａｉ＋１〜Ａｊ，Ａｊ＋１〜Ａｋを入力し、Ａｉ＋１〜Ａｊ，Ａｊ＋１〜Ａｋのタイミングを、Ａ１〜Ａｉのタイミングに対して、順次スライドさせることで、３個のタイミングを生成している。図５では、スライド回路４２は、Ｒ１２とＲ１３とＲ２３とからなり、Ｒ１２とＲ１３はＣ１を入力しＡ１〜Ａｉのタイミングに対してＡｉ＋１〜Ａｊ，Ａｊ＋１〜ＡｋをＴＭＣ／３（ＴＭＣはマスタクロックＭＣの周期）ずらし、Ｒ２３はＣ２を入力し、Ｒ１２が出力するＡｉ＋１〜Ａｊのタイミングに対してＡｊ＋１〜ＡｋをＴＭＣ／３ずらしている。結果として、Ａ１〜ＡｉとＡｉ＋１〜ＡｊとＡｊ＋１〜Ａｋとは相互にＴＭＣ／３ずつ位相がずれて演算回路４３に入力される。
【００２９】
演算回路４３は、スライド回路４２から３個のデータを受け取り、これらに所定の処理を施して出力する。
図５では、演算回路４３は、
Ｃ１により動作する回路単位：Ｐ１１
Ｃ２により動作する回路単位：Ｐ２１，Ｐ２２
Ｃ３により動作する回路単位：Ｐ３１，Ｐ３２，Ｐ３３
Ｃ４により動作する回路単位：Ｐ４１，Ｐ４２，Ｐ４３
・・・
Ｃｎ−１により動作する回路単位：Ｐ（ｎ−１）２，Ｐ（ｎ−１）３
Ｃｎにより動作する回路単位：Ｐｎ３
とからなる。ここでＰ１１はＡ１〜Ａｉを受け取り、Ｐ２２はＡｉ＋１〜Ａｊを受け取り、Ｐ３３はＡｊ＋１〜Ａｋを受け取り、所定の処理を施し次段の回路に処理を渡す。
【００３０】
スライド解除回路４４は、Ｐ（ｎ−２）１、Ｐ（ｎ−１）２、Ｐｎ３からのデータを受け取り、これらのデータの移送のタイミングを同一タイミングに戻す。図５では、スライド解除回路４４は、Ｒ（ｎ−１）１とＲｎ１とＲｎ２とからなり、Ｒ（ｎ−１）１とＲｎ１とは、Ｐ（ｎ−２）１が出力するデータを２×ＭＣ／３（ＴＭＣはマスタクロックＭＣの周期）ずらし、Ｒｎ２はＰ（ｎ−１）２が出力するデータをＭＣ／３ずらすことで、Ｐｎ３が出力するデータのタイミングを一致させている。
【００３１】
図７〜図１１は本発明の第５態様の一実施形態を示す説明図である。図７の実施形態は図５の第４態様の一実施形態として把握することもできる。
図７（Ａ）においてデジタル回路は、
Ｐ１１，Ｐ１２，Ｐ１３からなる第１の回路群、
Ｐ２１，Ｐ２２，Ｐ２３からなる第２の回路群、
Ｐ３１，Ｐ３２，Ｐ３３からなる第３の回路群、
とクロック生成回路５１とから構成される。図７（Ｂ）にクロック生成回路の入力（マスタクロックＭＣ）および出力（動作クロックＣ１，Ｃ２，Ｃ３）を示す。
第１から第３の回路群の各先頭の各回路単位には、処理対象データが分割して入力される。
【００３２】
図７（Ａ）の回路は、６ビットからなる２つの値を加算する回路であり、Ｐ１１により第１，第２ビット（下位２ビット）を，Ｐ２２により第３，第４ビット（真中の２ビット）を，Ｐ３３により第５，第６ビット（上位２ビット）の加算を行う。Ｐ１１において桁上げがあったときは、桁上げ信号（キャリー信号）をＰ２２に出力し、Ｐ２２において桁上げがあったときは、桁上げ信号をＰ３３に出力する。図７（Ａ）では、Ｐ１１，Ｐ２２，Ｐ３３のデータ入力端子をＤ０〜Ｄ３で、データ出力端子をＤ４，Ｄ５で、桁上げ出力端子をＤ６で、桁上げ入力端子（Ｐ１１には無し）をＤ７で示してある。
【００３３】
また、図７（Ａ）では、加算対象となる２つの値を、
“ａ１５  ａ１４  ａ１３  ａ１２  ａ１１  ａ１０”、
“ｂ１５  ｂ１４  ｂ１３  ｂ１２  ｂ１１  ｂ１０”、
としてあり、Ｐ１１が“ａ１１  ａ１０”と“ｂ１１  ｂ１０”との加算を行い、Ｐ２２が“ａ１３  ａ１２”と“ｂ１３  ｂ１２”との加算を行い、Ｐ３３が“ａ１５  ａ１４”と“ｂ１５  ｂ１４”との加算を行う。
【００３４】
第１の回路群のうちＰ１２，Ｐ１３、第２の回路群のうちＰ２１，Ｐ２３、第３の回路群のうちＰ３１，Ｐ３２はレジスタであり、動作クロックＣ１，Ｃ２，Ｃ３の入力があるとデータの取り込みと同時にすでに取り込まれているデータを出力する。
【００３５】
クロック生成回路５１は、マスタクロックＭＣを入力して、位相が相互異なる第１，第２，第３の動作クロックＣ１，Ｃ２，Ｃ３を生成する。
【００３６】
これらの動作クロックＣ１，Ｃ２，Ｃ３は、マスタクロックＭＣの位相を基準にすると、相互に概略１／３周期（１２０°）位相が異なっている。第１の動作クロックＣ１は、第１，第２，第３の各回路群の最初の回路単位のクロック端子に入力される。
【００３７】
以下、図７（Ａ）の回路の動作を以下に説明する。
動作クロックの出力順は、Ｃ１，Ｃ２，Ｃ３の順としてあり、Ｃ１をＣ１１，Ｃ１２，・・・とし、Ｃ２をＣ２１，Ｃ２２，・・・とし、Ｃ３をＣ３１，Ｃ３２，・・・としてある。
まず、クロック生成回路５１がＣ１１を出力すると、Ｐ１１は“ａ１１  ａ１０”と“ｂ１１  ｂ１０”との加算を行いその結果“ｃ１１  ｃ１０”をＰ２１に出力するとともに、桁上げ信号“ｃａｒｒｙ１１”をＰ２２に出力する。Ｃ１１の入力により、Ｐ１２は“ａ１３  ａ１２”，“ｂ１３  ｂ１２”をレジスタ格納しその結果を出力し、Ｐ１３は“ａ１５  ａ１４”，“ｂ１５  ｂ１４”をレジスタ格納しその結果を出力する。図８（Ａ）に、図８（Ｂ）のＴ１における、各データ出力の状態を示す。
【００３８】
つぎに、クロック生成回路５１がＣ１２を出力すると、Ｐ２２は“ａ１３  ａ１２”と“ｂ１３  ｂ１２”との加算を行いその結果“ｃ１３  ｃ１２”をＰ３２に出力するとともに、桁上げ信号“ｃａｒｒｙ１２”をＰ３３に出力する。Ｃ１２の入力により、Ｐ２１は“ｃ１１  ｃ１０”をレジスタ格納しその結果を出力し、Ｐ２３は“ａ１５  ａ１４”，“ｂ１５  ｂ１４”をレジスタ格納しその結果を出力する。図９（Ａ）に、図９（Ｂ）のＴ２における、各データ出力の状態を示す。
【００３９】
この後に、クロック生成回路５１がＣ１３を出力すると、Ｐ３３は“ａ１５  ａ１４”と“ｂ１５  ｂ１４”との加算を行いその結果“ｃ１５  ｃ１４”を出力するとともに、桁上げ信号“ｃａｒｒｙ１３”を出力する。Ｃ１３の入力により、Ｐ３１は“ｃ１１  ｃ１０”をレジスタ格納しその結果を出力し、Ｐ３２は“ｃ１３  ｃ１２”をレジスタ格納しその結果を出力する。このとき、Ｐ１１の入力端子には次の加算データの下位２ビット“ａ２１  ａ２０”と“ｂ２１  ｂ２０”が、Ｐ１２には次の加算データの真中の２ビット“ａ２３  ａ２２”と“ｂ２３  ｂ２２”が、Ｐ１３には次の加算データの上位２ビット“ａ２５  ａ２４”と“ｂ２５  ｂ２４”がそれぞれ表われる。図１０（Ａ）に、図１０（Ｂ）のＴ３における、各データ出力の状態を示す。
【００４０】
この後に、クロック生成回路５１がＣ２３を出力すると、Ｐ１１は“ａ２１  ａ２０”と“ｂ２１  ｂ２０”との加算を行いその結果“ｃ２１  ｃ２０”をＰ２１に出力するとともに、桁上げ信号“ｃａｒｒｙ２１”をＰ２２に出力する。Ｃ１２の入力により、Ｐ１２は“ａ２３  ａ２２”，“ｂ２３  ｂ２２”をレジスタ格納しその結果を出力し、Ｐ１３は“ａ２５  ａ２４”，“ｂ２５  ｂ２４”をレジスタ格納しその結果を出力する。図１１（Ａ）に、図１１（Ｂ）のＴ４における、各データ出力の状態を示す。
【００４１】
なお、本発明の第４態様にかかる回路（図５の回路）および第５態様に係る回路（図７（Ａ）等の回路）の動作クロックＣ１，Ｃ２，Ｃ３のタイミング（位相）は、相互に１２０°の間隔としてあるが（図６および図７（Ｂ）等参照）、各クロックの位相差ゼロと（または、ほぼゼロ）とすることもできる。
【００４２】
【発明の効果】
本発明によれば、マイクロプロセッサ等のデジタル回路を、周波数が同一でかつ位相が相互に異なる複数の動作クロックにより動作させて電力の平準化を図り、これによりＥＭＩを低減させることができる。また、マイクロプロセッサ等のデジタル回路を、周波数が同一でかつ位相が相互に異なる複数の動作クロックにより動作させることで高速化を図ることができる。
【図面の簡単な説明】
【図１】図１は本発明の第１態様の一実施形態を示す図である。
【図２】図１の回路におけるマスタクロックと、このマスタクロックに基づきクロック生成回路が生成するクロックとの関係を示す図であり、（Ａ）はあるマスタクロックに基づき生成されるクロックが全て次のマスタクロックよりも時間的に前にある場合を、（Ｂ）はあるマスタクロックに基づき生成されるクロックのうち少なくとも最後のクロックが次のマスタクロックよりも時間的に後にある場合を示す図である。
【図３】（Ａ）はクロック分配器から出力されるクロックパルスを３つのカウンタによりカウントし各カウンタが設定値に達したときにＡＮＤ回路が「１」を出力する本発明の第２態様の一実施形態を示す図、（Ｂ）はクロック生成回路から出力されるクロックパルスを３つのカウンタによりカウントし、加算器によりこれを合計する本発明の第３態様の一実施形態を示す図である。
【図４】図３（Ａ），（Ｂ）の回路において使用されるクロックを示す図であり、（Ａ）は周波数のマスタクロックを、相互に位相が異なる周波数の３つのクロックに分配する例を示す図であり、（Ｂ）は周波数のマスタクロックから、相互に位相が異なる周波数の３つのクロックを生成する例を示す図である。
【図５】本発明の第４態様の一実施形態を示す図である。
【図６】図５の回路におけるマスタクロックと、このマスタクロックに基づきクロック生成回路が生成するクロックとの関係を示す図である。
【図７】本発明の第５態様の一実施形態を示す初期状態説明図であり、（Ａ）は回路図であり、（Ｂ）はマスタクロックとこれから生成される３つの動作クロックを示す図である。
【図８】（Ａ）は図７に示した初期状態の次の状態におけるデータ出力状態を示す回路図、（Ｂ）は（Ａ）の回路における３つの動作クロックを示す図である。
【図９】（Ａ）は図８に示した出力状態の次の状態におけるデータ出力状態を示す回路図、（Ｂ）は（Ａ）の回路における３つの動作クロックを示す図である。
【図１０】（Ａ）は図９に示した出力状態の次の状態におけるデータ出力状態を示す回路図、（Ｂ）は（Ａ）の回路における３つの動作クロックを示す図である。
【図１１】（Ａ）は図１０に示した出力状態の次の状態におけるデータ出力状態を示す回路図、（Ｂ）は（Ａ）の回路における３つの動作クロックを示す図である。
【符号の説明】
１１，４１，５１  クロック生成回路
２１，３１  クロック分配回路
２２，２３，２４，３２，３３，３４  カウンタ
２５  ＡＮＤ回路
３５  加算回路
４２  スライド回路
４３  演算回路
Ｐｘｙ，Ｑｘｙ，Ｒｘｙ（ｘ，ｙは所定自然数）  回路単位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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