(57)【要約】【課題】低電流、低占有面積で所望の周波数での差動増幅回路のゲインを大きくすることができ、電波時計のような単一搬送周波数の電波の受信の増幅等に非常に有用な増幅回路を提供する。【解決手段】差動増幅回路（１０）は、一対のトランジスタ（Ｑ１、Ｑ２）及びこの一対のトランジスタの出力端（ＶＯＵＴ）側に設けられた一対の負荷を有する差動増幅回路において、この差動増幅回路の負荷として所望の周波数において利得を決定するインピーダンスとしての一対の容量（ＣＬ１、ＣＬ２）と、差動増幅回路のバイアス電流を相殺する一対の電流源（Ｑ６、Ｑ７、Ｑ８）と、出力バイアス電圧を決定するための一対の高抵抗（Ｒｂ１、Ｒｂ２）とを並列に付加した構成を有する。【選択図】　　　　　図１
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【特許請求の範囲】
【請求項１】
一対のトランジスタ及び該一対のトランジスタの出力端側に設けられた一対の負荷を有する差動増幅回路であって、前記一対の負荷として所定の周波数において前記差動増幅回路の利得を決定するインピーダンスを持つ一対の容量と、前記差動増幅回路のバイアス電流を相殺するための一対の電流源と、前記出力端の出力バイアス電圧を決定するための一対の高抵抗と、を並列に付加した構成を有する差動増幅回路。
【請求項２】
前記出力バイアス電圧を決定するための前記一対の高抵抗に電流を流すため、さらに一対の電流源を有する請求項１に記載の差動増幅回路。
【請求項３】
前記一対の高抵抗が、一対のＭＯＳトランジスタである請求項１又は２に記載の差動増幅回路。
【請求項４】
請求項１乃至３のいずれかに記載の差動増幅回路を受信部に備えたことを特徴とする電波時計用受信回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、差動増幅回路に関し、特に、特定の周波数の信号を低電圧・低消費電流・小面積で増幅する差動増幅回路に関する。本発明の差動増幅回路は、例えば、電波時計用受信集積回路等に好適である。
【０００２】
【従来の技術】
電波時計用受信集積回路では、受信地域における電波の強弱、アンテナの性能等の条件によって、０．３μＶｒｍｓ（２乗平均平方根値）乃至８０ｍＶｒｍｓ程度までの広いダイナミックレンジ（約１１０ｄＢ）の入力信号を増幅・検波することが必要となっている。このため、電波時計用受信集積回路においては、検波回路の前に、数段の増幅回路から構成されるゲインコントロールアンプ（ＧＣＡ）と同じく数段の増幅回路から構成される固定ゲインアンプを配置するのが一般的になっている。さらに、電波時計用の信号の搬送波は精度の高い単一周波数（例えば、日本においては、独立行政法人通信総合研究所によって提供される電波時計受信電波では４０ｋＨｚまたは６０ｋＨｚ）であるため、ノイズ除去の目的で、ＧＣＡと固定ゲインアンプの間に水晶フィルタを挿入するのが一般的である。
【０００３】
図５に、一般的な従来の電波時計用受信回路ブロックの構成を示す。図５中、５０は受信アンテナ、５１はＧＣＡアンプ、５２は固定ゲインアンプ、５３は水晶フィルタ、５４は整流器、５５はローパスフィルタ（ＬＰＦ）、５６はピーク／ボトム検波器、５７はＡＧＣ（オートゲインコントロール）、５８はコンパレータ、５９は出力である。
【０００４】
これらＧＣＡアンプ５１及び固定ゲインアンプ５２の各構成要素としては、その回路の簡便性、利得の精度、ノイズ除去等の特長から、従来より図６に示すように、抵抗負荷ＲＬを有する差動増幅回路６０が一般的に用いられている。集積回路では近接した２つのトランジスタＴｒ１とＴｒ２の特性を等しく製作できるので、温度等のドリフトの影響を排除した差動増幅回路６０が良く使用される。差動増幅回路は同じ特性の一対のトランジスタＴｒ１とＴｒ２を用い、それぞれのベースが入力Ｖｉ１とＶｉ２のための入力端子となり、それぞれのコレクタ間が出力Ｖｏ１とＶｏ２のための出力端子となっている。そして、一対のトランジスタＴｒ１とＴｒ２のそれぞれのエミッタは共通のバイアス電源に接続され、それぞれのコレクタは同じ大きさの負荷抵抗ＲＬを介して電源に接続されている。この差動増幅回路６０の２つの入力電圧の差Ｖｉ１−Ｖｉ２の変化に対する出力電圧の差Ｖｏ１−Ｖｏ２の変化の比を差動ゲインＧといい、以下の式（１）の様に表される。
【０００５】
Ｇ＝｜（Ｖｏ１−Ｖｏ２）／（Ｖｉ１−Ｖｉ２）｜＝ｇｍ＊ＲＬ　　　（１）
ここで、ＲＬはトランジスタＴｒ１とＴｒ２のコレクタに接続された負荷抵抗の大きさ、ｇｍは、ｇｍ＝ｑＩｅ／２ｋＴの関係を有する。ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷、Ｉｅは一対のトランジスタＴｒ１とＴｒ２の両エミッタ電流（バイアス電流ともいう）である。これより差動ゲインＧは、負荷抵抗ＲＬと両エミッタ電流Ｉｅの大きさにより決定される。差動増幅回路６０に流すバイアス電流Ｉｅと負荷抵抗ＲＬの値は比較的に制御しやすい設計パラメータであるため、この回路６０は所望のゲインを簡便に得るため、特に電流制御型ＧＣＡに多く利用される。
【０００６】
【発明が解決しようとする課題】
しかしながら、この図６に示される負荷抵抗型の差動増幅回路は、その差動ゲインＧを上げようとした場合、次ぎのいずれかの方法を取らざるを得ない。▲１▼回路の電流Ｉｅを増やす。▲２▼負荷抵抗ＲＬを大きくする。▲３▼増幅回路の段数を増やす。
【０００７】
集積回路の低消費電流化が望まれている中で、▲１▼の回路電流を増やす方策は現実的には採りにくい。▲２▼の負荷抵抗を大きくする方策はチップ面積の増大をもたらしコスト的に不利となる。さらに、抵抗に寄生する容量も増大し周波数特性にも影響する懸念も生ずる。▲３▼の方策は消費電流の増大とチップ面積の増大の両方をもたらしてしもうものとなる。
【０００８】
このように、これまで多用されてきた抵抗負荷型の差動増幅回路は、低消費電流・高ゲインを得ようとする場合、上記したように様々な困難が想定される。
【０００９】
一方、特開平９−１８１５６９号公報には、抵抗と容量の並列接続を用いたインピーダンス受動素子からなる負荷を有する差動増幅回路により構成される位相シフタ回路が開示されている。このインピーダンス受動素子は同じ抵抗と容量の並列接続からなる帰還部と組合せて使用することにより正確に９０度の位相差を有する出力信号を得るためのものである。従って、この従来例の構成は差動ゲインＧを上げるためのものではない。さらに、この従来例のインピーダンス受動素子に並列に組込まれた抵抗の大きさは、所望の動作周波数でのインピーダンスＺの大きさに影響を与えるものである。従って、上記▲２▼の問題点を有する。
【００１０】
特開２００１−２５１１５０号公報には、インピーダンス負荷を有する差動増幅回路が開示されている。しかしながら、この従来例では特定の周波数のゲインを上げるためにインピーダンス負荷として容量を使用することは開示されていない。
【００１１】
本発明の目的は、上記問題を解決し、ある特定の周波数でのゲインの制御性を良くし、しかも低消費電流・小面積で実現できる差動増幅回路及び電波時計用受信回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載された本発明による差動増幅回路は、一対のトランジスタ及びこの一対のトランジスタの出力端側に設けられた一対の負荷を有する差動増幅回路であって、この差動増幅回路の負荷として所望の周波数において利得を決定するインピーダンスとしての一対の容量と、差動増幅回路のバイアス電流を相殺する一対の電流源と、出力バイアス電圧を決定するための一対の高抵抗とを並列に付加した構成を有する。
【００１３】
また、請求項２に記載された本発明は、請求項１の構成に加えて、出力バイアス電圧を決定するために高抵抗に電流を流す電流源を別個に設けた構成を有する。
【００１４】
さらに、請求項３に記載された本発明は、請求項１又は２の出力バイアス電圧を決定するための一対の高抵抗として、一対のＭＯＳトランジスタを有する構成である。
【００１５】
さらに、請求項４に記載の本発明の電波時計用受信回路では、上記各請求項のいずれかに記載された発明の差動増幅回路を受信部に備えた構成を有する。
【００１６】
【作用】
上記請求項１に記載された本発明の差動増幅回路によれば、容量Ｃ（ファラド）は、周波数ｆ（ヘルツ）において、１／２πｆＣの大きさのインピーダンスＺ（オーム）を有する。このインピーダンスＺを上記の式（１）中のＲＬに代入して所望のゲインＧの大きさを得ることができるように、所望の周波数ｆに対する容量Ｃの大きさを選ぶことができる。容量ＣによるインピーダンスＺの大きさは、Ｚ＝１／２πｆＣの関係式で表せるように、容量Ｃが小さいほど、すなわち、容量Ｃの形状が小さいほど、大きい。この結果、上記の式（１）中のＲＬに代入されるＺの大きさは、同じ周波数ｆに対して、容量Ｃが小さいほど大きくなる。このため、本発明の差動増幅回路によれば、占有面積の小さい容量Ｃでもって大きなゲインＧを得ることができ、小型化に適している。一対の電流源は、差動増幅回路に流れるバイアス電流を相殺する。一対の高抵抗は、それらに流れる電流により差動増幅回路の出力バイアス電圧を決定する。
【００１７】
上記請求項２に記載された本発明の差動増幅回路によれば、出力バイアス電圧を決定する高抵抗に電流を流す電流源を別個に有するため、所望の出力バイアス電圧を容易に設定できる。
【００１８】
上記請求項３に記載された本発明の差動増幅回路によれば、請求項１又は２の出力バイアス電圧を決定するための一対の高抵抗として、一対のＭＯＳトランジスタを有するため、占有面積を少なくして小型化を図ることができる。
【００１９】
上記請求項４に記載された本発明の電波時計用受信回路は、上記各請求項のいずれかに記載された差動増幅回路を受信部に備えたので、小型化、低消費電力化を進めつつ、温度変化の影響を受け難い高精度の受信感度か得られる。
【００２０】
以下に、添付図面を参照して、本発明の好適な実施の形態を詳細に説明する。
【００２１】
【発明の実施の形態】
図１は、本発明の第１の実施の形態による差動増幅回路１０を示す。差動増幅回路１０は、同じ特性を持つ１対のＮＰＮ型トランジスタＱ１とＱ２を有し、この一対のトランジスタＱ１とＱ２のベースには入力端ＶＩＮがそれぞれ接続され、コレクタには出力端ＶＯＵＴがそれぞれ接続されている。この一対のトランジスタＱ１とＱ２のコレクタ及び出力端の接続点には、所定の周波数ｆでのゲインＧを決定するためのインピーダンス負荷用の一対の同じ大きさの容量ＣＬ１とＣＬ２の一端がそれぞれ接続され、この一対の容量ＣＬ１とＣＬ２の他端は電源に接続されている。さらに、この一対のトランジスタＱ１とＱ２のコレクタ及び出力端の接続点には、出力端の出力バイアス電圧を決定するための一対の高抵抗Ｒｂ１とＲｂ２の一端がそれぞれ接続され、この一対の抵抗Ｒｂ１とＲｂ２の他端は電源に接続されている。この一対のトランジスタＱ１とＱ２のエミッタは共通に接続されていて、ＮＰＮ型トランジスタＱ５のコレクタに接続されている。トランジスタＱ５のエミッタは接地されている。
【００２２】
トランジスタＱ５は、ＮＰＮ型トランジスタＱ３と共に基準電流Ｉｒｅｆをミラーして流すためのカレントミラーを構成しており、トランジスタＱ５のベースは、トランジスタＱ３のコレクタ及びベースに接続されている。さらに、トランジスタＱ３は、ＮＰＮ型トランジスタＱ４と共に同じ基準電流Ｉｒｅｆをミラーして流すためのカレントミラーを構成しており、トランジスタＱ４のベースはトランジスタＱ３のベースとコレクタに接続されている。トランジスタＱ３とＱ４のエミッタは接地されている。両カレントミラーのミラー比は、トランジスタの個数又はエミッタサイズを変えることにより変化させることができるが、ここでは簡単のために、それぞれ１：１としている。トランジスタＱ３のコレクタは基準電流Ｉｒｅｆを流す電源に接続されている。
【００２３】
トランジスタＱ４のコレクタはＰＮＰ型トランジスタＱ６のコレクタに接続されている。このＰＮＰ型トランジスタＱ６は、トランジスタＱ４にミラーされた電流Ｉｒｅｆを折り返して、差動増幅回路１０のバイアス電流Ｉｒｅｆを相殺する電流源であるＰＮＰ型トランジスタＱ７とＰＮＰ型トランジスタＱ８とにミラーするものである。トランジスタＱ７のベースは、トランジスタＱ６のベース及びコレクタに接続されている。トランジスタＱ７のコレクタは、トランジスタＱ１のコレクタ及び出力端の接続点に接続されている。トランジスタＱ７のエミッタは電源に接続されている。トランジスタＱ８のベースは、トランジスタＱ６のベース及びコレクタに接続されている。トランジスタＱ８のコレクタはトランジスタＱ２のコレクタ及び出力端の接続点に接続されている。トランジスタＱ８のエミッタは電源に接続されている。
【００２４】
このように図１の差動増幅回路では、負荷の容量ＣＬ１とＣＬ２、高抵抗Ｒｂ１とＲｂ２、及びトランジスタＱ７とＱ８が、電源と出力端を構成する一対のトランジスタＱ１とＱ２のコレクタとの間に並列に接続されている。
【００２５】
一対のトランジスタＱ１とＱ２には、それぞれＩｒｅｆ／２の電流が流れているため、トランジスタＱ６としては２個のトランジスタを並列にするか、エミッタサイズをトランジスタＱ７、Ｑ８に対して２倍とする必要がある。これにより、Ｑ５から供給されるバイアス電流Ｉｒｅｆをほぼ相殺することができる。
【００２６】
しかし、バイポーラトランジスタの場合、ベース電流が存在するため、トランジスタＱ７及びトランジスタＱ８がそれぞれ流す電流は、Ｉｒｅｆ／２のおよそ９６％（ｈｆｅが１００の場合）程度となる。一方、一対のトランジスタＱ１とＱ２にはそれぞれＩｒｅｆ／２の電流が流れるため、差分のおよそ４％分は抵抗Ｒｂ１とＲｂ２を流れることになる。これにより生ずる電圧を出力バイアス電圧とすることができる。なお、抵抗Ｒｂ１とＲｂ２の大きさは所望の周波数での容量ＣＬ１とＣＬ２のインピーダンスＺ＝１／２πｆＣＬ１とＺ＝１／２πｆＣＬ２に対して影響を及ぼさない程度に大きくする必要がある。
【００２７】
図１に示す本発明の第１の実施の形態の差動増幅回路１０によれば、所望の周波数ｆでの容量ＣＬ１とＣＬ２のインピーダンスＺは、Ｚ＝１／２πｆＣＬ１とＺ＝１／２πｆＣＬ２の関係式で表されるから、この周波数ｆで所望のインピーダンスＺの大きさが得られるように容量ＣＬ１とＣＬ２とを選び、そして、この所望のインピーダンスＺの大きさを上記の式（１）中のＲＬに代入することにより、所望の大きさのゲインＧを得ることができる。
【００２８】
図２を参照して本発明の第２の実施の形態を説明する。重複説明を避けるため、図１に説明した第１の実施の形態と同じ部分には同じ参照符号を付して説明を省略する。
【００２９】
図２に示される第２の実施の形態による差動増幅回路２０においては、出力端ＶＯＵＴにそれぞれコレクタが接続されたＮＰＮ型トランジスタＱ９とＱ１０とを有する。トランジスタＱ９とＱ１０のベースは、それぞれトランジスタＱ３、Ｑ４、Ｑ５のベースと共通に接続されている。トランジスタＱ９とＱ１０のエミッタは、それぞれ抵抗Ｒ１とＲ２を介して接地されている。トランジスタＱ３とＱ９、抵抗Ｒ１及びトランジスタＱ３とＱ１０、抵抗Ｒ２は、それぞれワイドラー型のカレントミラー回路を構成している。この回路は基準電流Ｉｒｅｆに対して非常に小さな電流をミラーしたい時に多く利用される回路で、Ｒ１及びＲ２を変えることでミラー比を決定することができる。これらトランジスタＱ９とＱ１０により作られた電流は、それぞれ抵抗Ｒｂ１とＲｂ２に流れ、出力端ＶＯＵＴに出力バイアス電圧を発生させる。従って、この第２の実施の形態は、第１の実施の形態において、トランジスタＱ１とＱ７およびトランジスタＱ２とＱ８の差分電流によって抵抗Ｒｂ１とＲｂ２に生じる電圧だけでは出力バイアス電圧として不十分な場合、新たな出力バイアス電圧専用の電流源を付加するものである。
【００３０】
図３を参照して本発明の第３の実施の形態を説明する。重複説明を避けるため、図１及び図２に説明した第１及び第２の実施の形態と同じ部分には同じ参照符号を付して説明を省略する。
【００３１】
図３に示される第３の実施の形態による差動増幅回路３０においては、第１及び第２の実施の形態で用いられた純粋な抵抗Ｒｂ１とＲｂ２の代わりに、長いチャンネル長と狭いチャンネル幅を有するｐチャンネルＭＯＳ（金属−酸化物−シリコン）トランジスタＭＰ１とＭＰ２のオン抵抗を用いている。出力バイアス電圧を決定するための高抵抗であるＲｂ１とＲｂ２の抵抗値は前述した通り、所望の周波数ｆでの容量ＣＬ１とＣＬ２のインピーダンスに対して影響を及ぼさない程度に大きくする必要がある。これを純粋な抵抗Ｒｂ１とＲｂ２で作ったのでは、抵抗面積を低減する目的とは相反することになる。そこで、長いチャンネル長と狭いチャンネル幅を有するＭＯＳトランジスタＭＰ１とＭＰ２のオン抵抗を用い、適切なゲートバイアス電圧（ＶＢ）を与えてやれば、小さな面積で大きな抵抗を作る事が可能となる。この結果、差動増幅回路の小面積化を図ることができる。
【００３２】
図４は、図３に示す第３の実施の形態の差動増幅回路のゲインＧの大きさの周波数ｆに対するシミュレーションを示す。図３の差動増幅回路において、容量ＣＬ１とＣＬ２の大きさを１ｐＦとし、ＭＯＳトランジスタＭＰ１とＭＰ２のチャンネル幅Ｗ／チャンネル長さＬ＝２．５μｍ／１４０μｍとし、差動回路の電流を１μＡとする。図４中の▲１▼、▲２▼、▲３▼の曲線はＭＯＳトランジスタＭＰ１とＭＰ２のオン抵抗を▲１▼を基準にして、＋１００％、−５０％変動させたものである。この変動が、所望の周波数ｆ（ここでは、４０ｋＨｚ）での容量ＣＬ１とＣＬ２のインピーダンスＺによって決まるゲインＧ（約３６ｄＢ）に影響しないようにする。同図から所望の周波数ｆでのゲインは容量ＣＬ１、ＣＬ２のインピーダンスＺによって決まり、抵抗としてのＭＯＳトランジスタＭＰ１、ＭＰ２のばらつきの影響を受けないことが分かる。すなわち、半導体プロセスにおいては、容量は抵抗に比べて精度良く形成でき、高精度の容量によって所望の周波数ｆでのゲインを高精度に実現しつつ、抵抗は所望の周波数ｆでのゲインには関わらないものであってバイアス電圧を定めるものとして、抵抗の精度誤差を許容し得るようにしてある。
【００３３】
図３に示される第３の実施の形態の容量ＣＬ１、ＣＬ２とＭＯＳトランジスタＭＰ１、ＭＰ２の占有面積は充分に小さい。もし、図６に示す従来の差動増幅回路６０において、第３の実施の形態の容量ＣＬ１、ＣＬ２とＭＯＳトランジスタＭＰ１、ＭＰ２と同じ占有面積に見合う抵抗負荷ＲＬ（約１００ｋΩ）でもって同等のゲインを得ようとすると、差動増幅回路に流さなければならない電流は約３１μＡとなってしまい、低消費電流化を図ることができない。他方、図６に示す従来の差動増幅回路６０において、１μＡの電流で図３の第３の実施の形態と同等のゲインを得ようとすると、負荷抵抗ＲＬはそれぞれ３．１ＭΩとしなければならず、かなりの占有面積をとなってしまう。
【００３４】
本発明では、上述した実施の形態の構成においては、容量ＣＬ１とＣＬ２は一対の同じ大きさの容量であるが、異なる大きさの容量を複数対備えて、アナログスイッチを用いてこれら複数対を切り換えて、負荷となる容量の大きさを周波数に対応して変えて、複数の搬送電波の周波数の受信に対応するようにしてもよい。
【００３５】
さらに、本発明では、上述した実施の形態の構成において、ＮＰＮトランジスタをＰＮＰトランジスタに、ＰＮＰトランジスタをＮＰＮトランジスタに、ＰチャンネルＭＯＳトランジスタをＮチャンネルＭＯＳトランジスタに変換した構成も可能である。
【００３６】
さらに、本発明では、上述した実施の形態の構成において、ＮＰＮトランジスタをＮチャンネルＭＯＳトランジスタに、ＰＮＰトランジスタをＰチャンネルＭＯＳトランジスタに変換した構成も可能である。
【００３７】
また、本発明の電波時計用受信回路は、図５に示す電波時計用受信回路のＧＣＡアンプ５１、固定ゲインアンプ５２を構成する図６の差動増幅回路６０に代替して上述の各実施例の差動増幅回路を使用するものである。上述の各実施例の差動増幅回路は上述したように小型化、低消費電力化を進めるとともに、温度変化の影響を受け難い高精度のゲインを実現するものであるから、電波時計用受信回路の小面積化と低消費電力化を進めることができ、しかも、温度変化の影響を受け難い高精度の受信感度を実現することができる。
【００３８】
【発明の効果】
本発明の構成によれば、上記の通り、従来技術と比較して、本発明による差動増幅回路の低消費電流化と小面積化の効果が理解される。この本発明の特有の効果は、インピーダンスを大きくする場合に、抵抗ではその値を大きくしなければならず、その形状も大きくしなければならないが、本発明の容量Ｃでは逆にその容量値を小さくしてその形状を小さくすると、そのインピーダンスＺ＝１／２πｆＣが逆に大きくなる点を有効に利用していることによってもたらされている。
【００３９】
また、一般に、半導体プロセスにおいては、抵抗よりも容量の製作の方が製造のバラツキが少なく、差動増幅回路のゲインのバラツキも小さくすることができる点も有利である。さらに、温度変化に伴なう容量の変化は温度変化に伴なう抵抗の変化よりも小さく、温度変化に伴なう差動増幅回路のゲインの変化も小さい。
【００４０】
このように、本発明の構成によれば、低電流、低占有面積で所望の周波数での差動増幅回路のゲインを大きくすることができ、電波時計のような単一搬送周波数の電波の受信の増幅等に非常に有用な増幅回路を作成することができる。また、異なる容量の大きさをいくつか設けておいて、スイッチで切り換えることにより、複数の搬送波周波数に対応できるように作動増幅回路のゲインを調整することもできる。
【００４１】
また、本発明の差動増幅回路を電波時計用受信回路に適用すれば、電波時計用受信回路の小面積化と低消費電力化を進めることができ、しかも、温度変化の影響を受け難い高精度の受信感度を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による差動増幅回路の回路図。
【図２】本発明の第２の実施の形態による差動増幅回路の回路図。
【図３】本発明の第３の実施の形態による差動増幅回路の回路図。
【図４】図３に示された本発明の実施の形態の差動増幅回路のシミュレーションによるゲインのグラフを示す図。
【図５】従来の電波時計用受信回路のブロック図。
【図６】従来の差動増幅回路。
【符号の説明】
１０、２０、３０　差動増幅回路
ＣＬ１、ＣＬ２　容量
Ｒ１、Ｒ２　抵抗
Ｒｂ１、Ｒｂ２　高抵抗
Ｑ１、Ｑ２　一対のＮＰＮトランジスタ
Ｑ３、Ｑ４、Ｑ５、Ｑ９、Ｑ１０　ＮＰＮトランジスタ
Ｑ６、Ｑ７、Ｑ８　ＰＮＰトランジスタ
ＭＰ１、ＭＰ２　ｐチャンネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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