(57)【要約】【課題】抵抗素子を組み込んだ半導体装置に関して、高電源電圧を印加した場合の、アバランシェ・ブレークダウン耐圧の向上を図る。【解決手段】ｐ型抵抗層１３の周りにｐ−層２２を設け、かつフィールドプレート２５Ａ，２５Ｂを設けることにより、ｐ型抵抗層１３の端部Ｂの電界を緩和することができる。その結果、アバランシェ・ブレークダウン耐圧の向上が可能となる。従って、高電源電圧下においても使用可能な抵抗素子を実現することができる。【選択図】図１
2004063955.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成された第２導電型のエピタキシャル層と、このエピタキシャル層の表面に形成された第１導電型の抵抗層と、この抵抗層より低濃度で深く拡散されて成る第１導電型層と、前記抵抗層の表面の端部上に配置されたフィールドプレートと、を具備することを特徴とする半導体装置。
【請求項２】
前記フィールドプレートは、前記抵抗層の表面の端部上に薄い酸化膜を介して重畳され、この薄い酸化膜に隣接して形成されたフィールド酸化膜上に延在することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記フィールド酸化膜上に延在する前記フィールドプレートにコンタクトされ、所定電位に固定されたプレート電極を有することを特徴とする請求項２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に半導体基板上に抵抗素子を具備する半導体装置に関する。
【０００２】
【従来の技術】
従来、バイポーラリニア回路、ＭＯＳリニア回路等の半導体集積回路においては、例えば図２の負帰還型増幅回路のように、抵抗素子Ｒ１，Ｒ２が、半導体集積回路内に組み込まれている。
【０００３】
以下、このような抵抗素子を組み込んだ半導体装置の構造について説明する。図３は、この種の半導体装置を示す断面図である。この半導体装置は、ｐ−型半導体基板５０上にｎ−型エピタキシャル層５１（例えば、比抵抗０．５〜１０Ω・ｃｍ、厚さ２．０〜１０．０μｍ）が形成され、このｐ−型半導体基板５０とｎ−型エピタキシャル層５１の界面に、ｎ＋型埋め込み層５２が設けられている。また、ｎ＋型埋め込み層５２の上部には、抵抗素子としての機能を持つｐ型抵抗層５３（例えば、ホウ素（Ｂ）をイオンエネルギー３０〜１００ｋｅＶ、導入量１．０×１０１３〜１０１５／ｃｍ２）が設けられている。ｐ型抵抗層５３の表面の端部には第１のｐ＋層５４（例えば、ホウ素（Ｂ）をイオンエネルギー３０〜１００ｋｅＶ、導入量１．０×１０１５〜１０１６／ｃｍ２）が設けられ、さらに第１のｐ＋層５４の上部には、電圧Ｖ１を印加するための第１の電極５５が接続されている。
【０００４】
同様に、ｐ型抵抗層５３の表面のもう一方の端部には第２のｐ＋層５６が設けられ、さらに第２のｐ＋層５６の上部には、電圧Ｖ２を印加するための第２の電極５７が接続されている。また、ｎ−型エピタキシャル層の表面におけるｐ型抵抗層５３の近傍には、ｎ＋層５８（例えば、リン（Ｐ）をイオンエネルギー４０〜１６０ｋｅＶ、導入量１．０×１０１５〜１０１６／ｃｍ２）が設けられ、さらにｎ＋層５８上部には電源電圧Ｖｃｃ＋を印加するための第３の電極５９が接続され、ｎ−型エピタキシャル層の電位を電源電圧Ｖｃｃ＋に設定するように構成されている。
【０００５】
また、上述したｐ型抵抗層５３を含む半導体装置の領域の周囲には、上部ｐ＋分離層６０および下部ｐ＋分離層６１が重畳されて形成されている。これにより当該抵抗素子はｐｎ接合により、隣接する素子から電気的に分離されている。
【０００６】
従って上述した構造においては、抵抗素子の機能を持つｐ型抵抗層５３が半導体基板５０上に形成される。即ち、抵抗素子を組み込んだ半導体装置が実現される。
【０００７】
【発明が解決しようとする課題】
しかしながら、本発明者が検討したところ、上述した半導体装置には次のような欠点があった。
【０００８】
電源電圧Ｖｃｃ＋を印加した場合、ｐ型抵抗層５３の表面の端部Ａにおいて等電位線の間隔が狭まり、当該端部Ａにおける電界強度が増大する。特に、電源回路用のＩＣでは電源電圧Ｖｃｃ＋として数１０Ｖという高電圧が要求されるが、そのような場合には、当該端部Ａにおける電界強度が著しく増大し、当該端部Ａにおいてアバランシェ・ブレークダウンが引き起こされ、第２のｐ＋層５６とｎ＋層５８の間に大きな逆電流が流れ出す。
【０００９】
即ち、高電源電圧を印加した場合、第２のｐ＋層５６とｎ＋層５８の間が降伏することにより、ｐ型抵抗層５３は抵抗素子としての機能を果たさなくなるという問題があった。
【００１０】
そこで、本発明の目的は、係る抵抗素子を組み込んだ半導体装置　において、高い電源電圧Ｖｃｃ＋を印加した場合の、アバランシェ・ブレークダウン耐圧の向上を図ることである。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、上述した課題を解決するためになされたものであり、その特徴とするところは、ｐ型抵抗層１３より深く拡散された低濃度のｐ−層２２及びフィールドプレート２５Ａ，２５Ｂを設けた点である。これにより、
ａ）．低濃度で深いｐ−層２２の形成により、ｐ型抵抗層１３の曲率で決まっている耐圧を上げる。
ｂ）．低濃度で深いｐ−層２２の形成により、ｐ側に広がる空乏層を増やすことで、ｎ−型エピタキシャル層１１側に広がる空乏層を押さえる。
ｃ）．フィールドプレートを形成することで、Ｎ−表面に空乏層を大きく広げ、表面で決まる耐圧を引き上げる。
【００１２】
【発明の実施の形態】
次に本発明の半導体装置の実施形態に係る半導体装置を、図１を参照しながら説明する。
【００１３】
本発明の実施形態において、ｐ−型半導体基板１０上に、抵抗素子としての機能を持つｐ型抵抗層１３が組み込まれた構造については、従来例と同様である。即ち、ｐ−型半導体基板１０上にｎ−型エピタキシャル層１１が形成され、ｐ−型半導体基板１０とｎ−型エピタキシャル層１１の界面に、ｎ＋型埋め込み層１２が設けられている。
【００１４】
また、ｎ＋型埋め込み層１２の上部には、抵抗素子としての機能を持つｐ型抵抗層１３が設けられている。ｐ型抵抗層１３の表面の端部には第１のｐ＋層１４が設けられ、さらに第１のｐ＋層１４の上部には、電圧Ｖ１を印加するための第１の電極１５が接続されている。同様に、ｐ型抵抗層１３の表面のもう一方の端部には第２のｐ＋層１６が設けられ、さらに第２のｐ＋層１６の上部には、電圧Ｖ２を印加するための第２の電極１７が接続されている。また、ｎ−型エピタキシャル層の表面におけるｐ型抵抗層１３の近傍には、ｎ＋層１８が設けられ、さらにｎ＋層１８上部には電源電圧Ｖｃｃ＋を印加するための第３の電極１９が接続されている。
【００１５】
また、上述したｐ型抵抗層１３を含む半導体装置の領域の周囲には、上部ｐ＋分離層２０および下部ｐ＋分離層２１が重畳されて形成されている。これにより、当該抵抗素子はｐｎ接合により隣接する不図示の素子から電気的に分離されている。
【００１６】
本発明の実施形態では、従来例に係る半導体装置に対し、次に示す改良を施した。第１に、ｐ型抵抗層１３より深い領域に、ｐ型抵抗層１３（例えば、ホウ素（Ｂ）をイオンエネルギー３０〜１００ｋｅＶ、導入量１．０×１０１３〜１０１５／ｃｍ２）より低濃度のｐ−層２２（例えば、ホウ素（Ｂ）をイオンエネルギー３０〜１００ｋｅＶ、導入量１．０×１０１２〜１０１４／ｃｍ２）を拡散した。ｐ型抵抗層１３の全部分は、このｐ−層２２の中に包含される。第２に、ｐ型抵抗層１３の端部上に、フィールドプレート２５Ａ，２５Ｂを形成した。
【００１７】
このフィールドプレート２５Ａ，２５Ｂは、ｐ型抵抗層１３の端部を覆う、薄い酸化膜２４Ａ，２４Ｂ上に配置され、ｐ型抵抗層１３の端部に重畳されると共に、薄い酸化膜２４Ａ，２４Ｂに隣接して形成されたフィールド酸化膜２３Ａ，２３Ｂ上に延在している。そして、フィールド酸化膜２３Ａ，２３Ｂ上のフィールドプレート２５Ａ，２５Ｂには、プレート電極２６Ａ，２６Ｂが設けられ、それぞれグランド接地されている。
【００１８】
フィールドプレート２５Ａ，２５Ｂは、平面的に見れば、ｐ型抵抗層１３の端部上を囲むように、環状に形成され、一体化されていていてもよい。また、同様に、フィールド酸化膜２３Ａ，２３Ｂ、プレート電極２６Ａ，２６Ｂは、ｐ型抵抗層１３の周囲に環状に形成され、一体化されていていてもよい。
【００１９】
上述した構造の半導体装置によれば、
ａ）．低濃度で深いｐ−層２２の形成により、ｐ型抵抗層１３の曲率で決まっている耐圧を上げることができる。
ｂ）．低濃度で深いｐ−層２２の形成により、ｐ側に広がる空乏層を増やすことで、ｎ−型エピタキシャル層１１側に広がる空乏層を押さえることができる。
ｃ）．フィールドプレートを形成することで、Ｎ−表面に空乏層を大きく広げ、表面で決まる耐圧を引き上げることができる。
【００２０】
したがって、ｐ型抵抗層１３の端部Ｂにおける電界強度が緩和され、アバランシェ・ブレークダウン耐圧の向上が実現されるものである。従って、高電源電圧下においても使用可能な抵抗素子を、半導体装置内で実現することができる。
【００２１】
【発明の効果】
本発明の半導体装置によれば、ｐ型抵抗層１３より深く拡散されたｐ−層２２を設け、かつフィールドプレート２５Ａ，２５Ｂを設けたことにより、ｐ型抵抗層１３の端部Ｂの電界が緩和され、アバランシェ・ブレークダウン耐圧の向上が可能となる。これにより、高電源電圧下においても使用可能な抵抗素子を具備した半導体装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置を示す断面図である。
【図２】従来例に係る負帰還型増幅器の半導体装置を示す回路図である。
【図３】従来例に係る負帰還増幅回路の半導体装置の一部を示す断面図である。
【符号の説明】
１０　　　　　　ｐ−型半導体基板
１１　　　　　　ｎ−型エピタキシャル層
１２　　　　　　ｎ＋型埋め込み層
１３　　　　　　ｐ型抵抗層
１４　　　　　　第１のｐ＋層
１５　　　　　　第１の電極
１６　　　　　　第２のｐ＋層
１７　　　　　　第２の電極
１８　　　　　　ｎ＋層
１９　　　　　　第３の電極
２０　　　　　　上部ｐ＋分離層
２１　　　　　　下部ｐ＋分離層
２２　　　　　　ｐ−層
２３Ａ，２３Ｂ　フィールド酸化膜
２４Ａ，２４Ｂ　薄い酸化膜
２５Ａ，２５Ｂ　フィールドプレート
２６Ａ，２６Ｂ　プレート電極
【図１】
2004063955.tif 000003
【図２】
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【図３】
2004063955.tif 000005