(57)【要約】【課題】可変容量比が大きく、直列寄生抵抗が低く、基板上の他の高速半導体装置と同時に形成できる電圧可変容量素子を提供する。【解決手段】基板中に形成された第１導電型領域に、前記基板表面に沿って少なくとも基板上の制御電極直下の領域から、前記制御電極から側壁絶縁膜の外側領域へと連続して延在するように形成された第１の高濃度不純物拡散領域と、前記第１導電型領域内において前記第１の高濃度不純物拡散領域に隣接してより深い位置に形成された、前記第１導電型の第２高濃度不純物拡散領域とを備えた電圧可変容量素子において、前記第１高濃度不純物拡散領域は、前記基板表面において、前記制御電極直下の領域においても、また前記側壁絶縁膜の外側領域においても実質的に同じキャリア密度を有する。【選択図】　　　　　図３
2004140028.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板中に形成された第１導電型領域と、
前記基板上に形成された絶縁膜と、
前記絶縁膜上に形成された制御電極と、
前記制御電極の側壁面に形成された側壁絶縁膜と、
前記第１導電型領域中、前記基板表面に沿って前記制御電極直下の領域から、前記制御電極から見て前記側壁絶縁膜の外側領域を連続して延在するように形成され、前記第１導電型領域より高い濃度で前記第１導電型にドープされた第１の不純物拡散領域と、
前記第１導電型領域内において前記第１の不純物拡散領域に隣接して、前記第１の不純物拡散領域よりも深い位置に形成された、前記第１導電型にドープされた第２の不純物拡散領域とを備え、
前記第１の不純物拡散領域は前記基板表面において、前記制御電極直下の領域においても、また前記側壁絶縁膜の外側領域においても実質的に同じキャリア密度を有することを特徴とする電圧可変容量素子。
【請求項２】
前記第１導電型領域は、第１導電型不純物元素の濃度が低い表面領域と、前記表面領域の下方に形成され、前記第１導電型不純物元素の濃度が高い下部領域とよりなり、前記表面領域と前記下部領域との境界部において前記第１導電型不純物元素の濃度が急増することを特徴とする請求項１記載の電圧可変容量素子。
【請求項３】
基板と、前記基板中に形成された第１導電型領域と、前記基板上に形成された絶縁膜と、前記絶縁膜上に形成された制御電極と、前記制御電極の側壁面に形成された側壁絶縁膜と、前記第１導電型領域中、前記基板表面に沿って少なくとも前記制御電極直下の領域から、前記電極から見て前記側壁絶縁膜の外側領域を連続して延在するように形成され、前記第１導電型領域より高い濃度で前記第１導電型にドープされた第１の不純物拡散領域と、前記第１導電型領域内において前記第１の不純物拡散領域に隣接して、前記第１の不純物拡散領域よりも深い位置に形成された、前記第１導電型にドープされた第２の不純物拡散領域とを備え、前記第１の不純物拡散領域は前記基板表面において、前記制御電極直下の領域においても、また前記側壁絶縁膜の外側領域においても実質的に同じキャリア密度を有する電圧可変容量素子と、
前記基板上に形成されたポケット構造を有するｎチャネルＭＯＳトランジスタと、
前記基板上に形成されたポケット構造を有するｐチャネルＭＯＳトランジスタとを含む半導体集積回路装置。
【請求項４】
基板と、前記基板中に形成された第１導電型領域と、前記基板上に形成された絶縁膜と、前記絶縁膜上に形成された制御電極と、前記制御電極の側壁面に形成された側壁絶縁膜と、前記第１導電型領域中、前記基板表面に沿って少なくとも前記制御電極直下の領域から、前記制御電極から見て前記側壁絶縁膜の外側領域を連続して延在するように形成され、前記第１の不純物拡散領域より高い濃度で前記第１導電型にドープされた第１の不純物拡散領域と、前記第１導電型領域内において前記第１の不純物拡散領域に隣接して、前記第１の不純物拡散領域よりも深い位置に形成された、前記第１導電型にドープされた第２の不純物拡散領域とを備え、前記第１の不純物拡散領域は前記基板表面において、前記制御電極直下の領域においても、また前記側壁絶縁膜の外側領域においても実質的に同じキャリア密度を有する電圧可変容量素子と、
前記基板に形成された、各々ポケット構造を有するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタとを含む半導体集積回路装置であって、
前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタはＣＭＯＳ素子を形成し、
前記制御電極は、前記ＣＭＯＳ素子のゲート電極と同一の高さを有することを特徴とする半導体集積回路装置。
【請求項５】
基板上に絶縁膜を形成する工程と、
前記絶縁膜上に制御電極を形成する工程と、
前記基板中に第１導電型不純物元素を、前記制御電極をマスクに、第１の加速電圧でイオン注入し、前記制御電極の一対の対向する側壁面に接して、前記第１導電型の第１の不純物拡散領域を形成する工程と、
前記制御電極の前記一対の側壁面の各々に側壁絶縁膜を形成する工程と、
前記基板中に第１導電型不純物元素を、前記制御電極および前記側壁絶縁膜をマスクに、第２の、より高い加速電圧でイオン注入し、前記基板に対して熱処理を行ない、前記側壁絶縁膜に接して、前記第１の不純物拡散領域の下方に前記第１導電型の第２の不純物拡散領域を形成する工程とを含むことを特徴とする電圧可変容量素子の製造方法。
【請求項６】
前記第１の不純物拡散領域を形成する工程に先立って、前記第２の素子領域を第１導電型にドープする工程を含み、前記第２の素子領域を前記第１導電型にドープする工程は、前記基板表面近傍領域において第１導電型不純物元素を、その不純物濃度が前記表面近傍領域下部の領域よりも低くなるように実行されることを特徴とする請求項５記載の電圧可変容量素子の製造方法。
【請求項７】
前記第２の素子領域を前記第１導電型にドープする工程は、Ａｓ，Ｓｂ，Ｉｎのいずれかを前記第１導電型不純物元素として、前記基板表面近傍領域にイオン注入により導入することを特徴とする請求項６記載の電圧可変容量素子の製造方法。
【請求項８】
前記第２の素子領域を前記第１導電型にドープする工程は、Ａｓを前記第１導電型不純物元素として、前記基板表面近傍領域にイオン注入により、３００ｋｅＶ以下、１００ｋｅＶ以上の加速電圧で導入することを特徴とする請求項６記載の電圧可変容量素子の製造方法。
【請求項９】
ＭＯＳトランジスタが形成される第１の素子領域と電圧可変容量素子が形成される第１導電型の第２の素子領域とを画成された基板上に、前記第１および第２の素子領域を覆うように絶縁膜を、それぞれゲート絶縁膜およびキャパシタ絶縁膜として形成する工程と、
前記絶縁膜上に導電層を、それぞれ前記第１の素子領域において前記ＭＯＳトランジスタのゲート電極として、また前記第２の素子領域において前記電圧可変容量素子の制御電極として形成する工程と、
前記基板中に第１導電型不純物元素を、前記第１の素子領域においては前記ゲート電極をマスクに、また前記第２の素子領域においては前記制御電極をマスクに、第１の加速電圧でイオン注入し、前記第１の素子領域において前記ゲート電極の一対の対向する側壁面に接して第１導電型の第１の不純物拡散領域を、前記ＭＯＳトランジスタのソースエクステンション領域およびドレインエクステンション領域として、また前記第２の素子領域において前記制御電極の一対の対向する側壁面に接して、前記第１導電型の第２の不純物領域を形成する工程と、
前記ゲート電極の前記一対の側壁面の各々に第１の側壁絶縁膜を、また前記制御電極の前記一対の側壁面の各々に第２の側壁絶縁膜を形成する工程と、
前記基板中に第１導電型不純物元素を、前記第１の素子領域においては前記ゲート電極および前記ゲート電極上の側壁絶縁膜をマスクに、前記第２の素子領域においては前記制御電極および前記制御電極上の側壁絶縁膜をマスクに、第２の、より高い加速電圧でイオン注入し、前記第１の素子領域において前記ゲート電極上の側壁絶縁膜に接して第１導電型の第３の不純物拡散領域を、前記第１の不純物拡散領域の下方に前記ＭＯＳトランジスタのディープソース領域およびディープドレイン領域として、また前記第２の素子領域において前記制御電極上の側壁絶縁膜に接して、前記第２の不純物領域の下方に前記第１導電型の第４の不純物領域を形成する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に高周波動作をする半導体装置及びその製造方法に関する。
【０００２】
近年、いわゆるブロードバンドと称される高速インターネット技術の普及に伴い、大容量のデータを高速で転送する通信用高周波ＬＳＩが必要となっている。このようなＬＳＩで必要な高周波発振器を実現するためには、その構成要素である電圧可変容量素子の能力強化が必須である。またこのような電圧可変容量素子はＣＭＯＳ−ＬＳＩと混載し、これにより消費電力を低減するのが望ましい。
【０００３】
【従来の技術】
電圧可変容量素子には、接合容量型、ＭＯＳ容量型、蓄積モードＭＯＳ容量型などの構成が知られている。
【０００４】
このうち接合容量型の構成は、単位面積あたりの容量が小さい欠点を有しており、一方またＭＯＳ容量型の構成は寄生容量が大きく、しかも電圧可変範囲が小さいなどの欠点を有している。これに対し、蓄積モードＭＯＳ容量型の電圧可変容量素子はこれらの欠点が少ない上、寄生抵抗が小さい好ましい特徴を有している。
【０００５】
図１は、従来の蓄積モード型の電圧可変容量素子の例を示す。
【０００６】
図１を参照するに、電圧可変容量素子はｐ型シリコン基板１０中に設けられたｎ型不純物拡散領域１１と、前記基板１０上に絶縁膜１２を介して設けられた電極長Ｌｇを有する制御電極１３と、前記ｎ型不純物拡散領域１１中において前記制御電極１３の両側に形成され前記ｎ型不純物拡散領域１１よりも高濃度にドープされたｎ＋型不純物拡散領域１４Ａ，１４Ｂとにより形成されており、前記制御電極１３を第１の電極Ｔ１として使い、前記ｎ＋型不純物拡散領域１４Ａ，１４Ｂを第２の電極Ｔ２として使う。
【０００７】
このような構成の電圧可変容量素子では、電極Ｔ２を基準に電極Ｔ１に正電圧を印加すると不純物拡散領域１１において基板表面に電子の蓄積が生じ、その結果、前記ゲート電極１３と蓄積電子層との間に大きな容量が形成される。逆に電極Ｔ１に負電圧を印加すると前記不純物拡散領域１１の基板表面近傍に空乏層１１Ｄが形成され、その結果、容量の減少が生じる。この空乏層１１Ｄの拡がりを前記電極Ｔ１に印加された電圧で制御することにより、電圧可変容量素子の容量が制御される。
【０００８】
【特許文献１】特開平０１−１６２３８１号公報
【特許文献２】特開２０００−２５２４８０号公報
【非特許文献１】Ｓｏｏｒａｐａｎｔｈ，　Ｔｈ．，　ｅｔ　ａｌ．，　Ａｎａｌｙｓｉｓ　ａｎｄ　Ｏｐｔｉｍｉｚａｔｉｏｎ　ｏｆ　Ａｃｃｕｍｕｌａｔｉｏｎ−Ｍｏｄｅ　Ｖａｒａｃｔｏｒ　ｆｏｒ　ＲＦ　ＩＣｓ，　０−７８０３−４７６６−８，　１９９８　ＩＥＥＥ
【０００９】
【発明が解決しようとする課題】
先にも述べたように、蓄積モードＭＯＳ容量型電圧可変容量素子を用いることにより、小さな面積で可変範囲の大きい優れた電圧可変容量特性を実現することができる。
【００１０】
しかしながら蓄積モードＭＯＳ容量型といえども、今日の超微細化半導体装置においては集積密度の向上に伴って容量可変範囲の確保が困難になりつつあり、また半導体装置の動作周波数の増大に伴って寄生抵抗の影響が無視できなくなりつつある。
【００１１】
特に、このような電圧可変容量素子をサブミクロンＣＭＯＳ集積回路装置の基板上に混載する際に、製造コストを下げるために工程を共用化しようとすると、寄生抵抗の増大を招く問題が生じる。
【００１２】
より具体的に説明すると、図１の電圧可変容量素子を同一基板上の微細なＭＯＳトランジスタの製造工程と同一の工程により形成しようとすると、ＭＯＳトランジスタのゲート電極の形成と同時に前記制御電極１３が形成され、またソース・ドレイン領域の形成と同時に前記ｎ＋型拡散領域１４Ａ，１４Ｂがイオン注入および熱処理により形成されることになるが、このようにして形成されたｎ＋型拡散領域１４Ａ，１４Ｂはイオン注入後の熱処理に伴う不純物元素の拡散の結果、前記制御電極１３の直下に侵入し、図１に示すオーバラップ長Ｌが制御電極１３の電極長Ｌｇに対して比較的大きな割合を占める。
【００１３】
このような構造では、いかに電極Ｔ１への制御電圧により空乏層１１Ｄの深さを制御しても、容量変化が生じる領域の面積が小さいため、特にゲート電極１３を集積回路装置中の他のＭＯＳトランジスタと同時に、超微細化プロセスで形成した場合、得られる容量変化は限られたものになる。
【００１４】
これに対し、例えば図２（Ａ）に示すように制御電極１３の両側に側壁絶縁膜１３Ａ，１３Ｂを形成し、前記ｎ＋型拡散領域１４Ａ，１４Ｂを形成するイオン注入工程を、前記ゲート絶縁膜１３およびかかる側壁絶縁膜１３Ａ，１３Ｂをマスクとして使って実行することも考えられる。ただし図２中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００１５】
図２（Ａ）の構成では、このようにｎ＋型拡散領域１４Ａ，１４Ｂのイオン注入が、ゲート電極１３から側壁絶縁膜１３Ａあるいは１３Ｂの膜厚に対応する距離だけ離れた位置においてなされるため、イオン注入工程に伴う熱処理条件を制御することにより、前記ｎ＋型拡散領域１４Ａ，１４Ｂのゲート電極１３直下の領域への侵入を抑制することが可能になる。
【００１６】
しかし、このようなｎ＋型拡散領域１４Ａ，１４Ｂでは一般に、図２（Ｂ）に示すように不純物元素の濃度が拡散領域の先端部に向かって徐々に減少するような不純物元素濃度プロファイルが生じるため、拡散領域１４Ａ，１４Ｂのうち、ゲート電極１３直下に位置するオーバラップ部において寄生抵抗が増大する問題が生じる。このような寄生抵抗の増大は、特に半導体装置の動作周波数が増大するにつれて、ＣＲ積の形で問題を生じる。
【００１７】
そこで、本発明は上記の課題を解決した新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
【００１８】
本発明のより具体的な課題は、大きな容量変化を確保でき、寄生抵抗を抑制できる電圧可変容量素子およびその製造方法、およびかかる電圧可変容量素子を有する半導体集積回路装置およびその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明は上記の課題を、基板と、前記基板中に形成された第１導電型領域と、前記基板上に形成された絶縁膜と、前記絶縁膜上に形成された制御電極と、前記制御電極の側壁面に形成された側壁絶縁膜と、前記第１導電型領域中、前記基板表面に沿って前記制御電極直下の領域および前記制御電極から見て前記側壁絶縁膜の外側領域を連続して延在するように形成され、前記第１導電型領域より高い濃度で前記第１導電型にドープされた第１の不純物拡散領域と、前記第１導電型領域内において前記第１の不純物拡散領域に隣接して、前記第１の不純物拡散領域よりも深い位置に形成された、前記第１導電型にドープされた第２の不純物拡散領域とを備え、前記第１の不純物拡散領域は前記基板表面において、前記側壁絶縁膜直下の領域においても、また前記外側領域においても実質的に同じキャリア密度を有することを特徴とする電圧可変容量素子により解決する。
【００２０】
本発明によれば、蓄積モードＭＯＳ容量型の電圧可変容量素子において、制御電極とオーバラップする高濃度不純物拡散領域を浅く形成し制御電極とのオーバラップ長を短くすることにより、寄生抵抗の増大を抑えながら大きな容量可変範囲を確保することが可能になる。特に基板表面近傍において不純物濃度を抑制し、ある深さから急峻に高濃度となる不純物分布を採用することにより、前記電圧可変容量素子の電極に制御電圧を印加した場合における基板表面領域での空乏層の拡がりが増大し、容量可変範囲が増大する。
【００２１】
また、蓄積モードＭＯＳ容量型の電圧可変容量素子とＣＭＯＳトランジスタを同一基板上に混載する際、電圧可変容量素子の一電極はＣＭＯＳトランジスタのゲート電極を兼用することができ、製造コストの増大を回避することが可能になる。その際、本発明では電圧可変容量素子の各不純物拡散領域を形成する際に、ＣＭＯＳトランジスタ用のウェル領域やソースエクステンション領域あるいはドレインエクステンション領域、ディープソース領域あるいはディープドレイン領域形成のためのマスクを兼用して製造コストの低減を実現することができる。ただし、本発明では電圧可変容量素子における寄生抵抗の増大および電圧可変範囲の減少を回避するため、電圧可変容量素子においてはＣＭＯＳトランジスタに形成されるチャネルドーズ領域やポケット領域は形成しない。
【００２２】
【発明の実施の形態】
［第１実施例］
図３は、本発明の第１実施例による電圧可変容量素子２０の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００２３】
図３を参照するに、電圧可変容量素子２０は図２の電圧可変容量素子と多少類似した構成を有するが、前記ｎ型素子領域１１中、前記基板１０の表面近傍に、前記ｎ型不純物拡散領域１４Ａ，１４Ｂに重畳して、ｎ型の不純物拡散領域１５Ａ，１５Ｂが、前記制御電極１３を自己整合マスクに形成されている。
【００２４】
その際、前記ｎ型不純物拡散領域１５Ａ，１５Ｂの制御電極１３直下領域への侵入、すなわちオーバラップ長Ｌは最小限に抑制され、その結果、前記端子Ｔ１，Ｔ２間に制御電圧を印加してｎ型領域１１中に空乏層１１Ｄを形成した場合の最小容量値Ｃｍｉｎを図１の従来の場合に対して減少させることができる。これは、制御電極１３の単位面積あたりの容量変化を最大化することができることを意味する。
【００２５】
図３の電圧可変容量素子２０は、一見すると従来のＬＤＤ構造を有するＭＯＳトランジスタに類似しているが、寄生抵抗を最小化するために、前記ｎ型拡散領域１５Ａ，１５Ｂは可能な限り高い不純物濃度、すなわちいわゆるｎ＋型にドープされており、このため、拡散領域１４Ａ，１４Ｂに匹敵する急峻な不純物濃度分布を有する。また制御電極１３と前記拡散領域１５Ａあるいは１５Ｂのオーバラップ長Ｌが最小化されており、前記制御電極１３に負の制御電圧を印加して前期ｎ型領域１１中に空乏層１１Ｄを形成した場合に得られる可変容量素子２０の最小容量（Ｃｍｉｎ）の値を最小化することができる。その結果、電圧可変容量素子２０では大きな容量可変範囲を実現することができる。
【００２６】
例えば図３の構造において前記制御電極１３の長さＬｇを１μｍ、オーバラップ長Ｌを０．１μｍとした場合、電圧可変容量素子２０において得られる最大容量Ｃｍａｘと前記最小容量Ｃｍｉｎとの可変容量比Ｃｒａｔｉｏ（＝Ｃｍａｘ／Ｃｍｉｎ）として、５程度の値を得ることができる。これに対して図１に示す従来の構成では、前記可変容量比Ｃｒａｔｉｏの値は１．６６程度にしかならない。ただしこのＣｒａｔｉｏの値は、概算的には
Ｃｒａｔｉｏ＝Ｃｍａｘ／Ｃｍｉｎ≒Ｌｇ／（２×Ｌ）
で与えられる。
【００２７】
また図３の本実施例による電圧可変容量素子２０では、制御電極長Ｌｇが０．６μｍの場合でもＣｒａｔｉｏとして３程度の値を確保することができる。これは、図３の構造を形成するにあたり制御電極１３を、前記基板１０上に形成される他の超微細化高速ＭＯＳトランジスタのゲート電極と同時に、同じ設計ルールで形成した場合でも、可変容量素子は図１に示す従来の素子を凌ぐ容量可変比を提供できることを意味している。ちなみに図１の従来の電圧可変容量素子においてオーバラップ長Ｌを０．３μｍに維持したまま制御電極１３の電極長Ｌｇを０．６μｍに減少させると、上式より、得られる電圧可変比Ｃｒａｔｉｏは１になり、容量変化は生じなくなる。すなわち、この場合には制御電極１３の電極長Ｌｇの減少に伴い拡散領域１４Ａ，１４Ｂが接してしまい、制御電極１３に制御電圧を印加しても空乏層１１Ｄが形成される余地がなくなってしまう。
【００２８】
次に図３の電圧可変容量素子２０の製造工程を、図４（Ａ）〜図９（Ｌ）を参照しながら説明する。本発明の電圧可変容量素子２０は、高周波集積回路装置の一部として、１．２Ｖの電源電圧で動作するポケット構造を有するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタと同時に形成される。本実施例では前記ｎチャネルＭＯＳ及びｐチャネルＭＯＳトランジスタは０．１１μｍのゲート長を有し、電圧可変容量素子は０．３μｍの電極長Ｌｇを有するものとする。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００２９】
図４（Ａ）を参照するに、ｐ型シリコン基板１０上には厚さが１０ｎｍの酸化膜（図示省略）が形成されており、前記ｐチャネルＭＯＳトランジスタの形成領域（図中ｐＭＯＳと表記）と電圧可変容量素子２０の形成領域（図中ｖａｒａｃｔｏｒと表記）をレジスト膜Ｒ１で覆った後、Ｂ＋を前記基板１０中、前記ｎチャネルＭＯＳトランジスタ形成領域（図中ｎＭＯＳと表記）に３００ＫｅＶの加速電圧下、３×１０１３ｃｍ−２のドーズ量でイオン注入し、さらにＢ＋を１００ＫｅＶの加速電圧下、８×１０１２ｃｍ−２のドーズ量で同様にイオン注入し、前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）に、ｐ型ウェル領域１０１を形成する。
【００３０】
次に図３（Ｂ）の工程において前記レジスト膜Ｒ１を除去し、さらに前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）と電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）を別のレジスト膜Ｒ２で覆った後、Ｐ＋を６００ＫｅＶの加速電圧下、３×１０１３ｃｍ−２のドーズ量でイオン注入し、さらにＰ＋を２４０ＫｅＶの加速電圧下、７．５×１０１２ｃｍ−２のドーズ量でイオン注入し、前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）に、ｎ型ウェル領域２０１を形成する。
【００３１】
次に図５（Ｃ）の工程において前記レジスト膜Ｒ２を除去し、さらに前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）とｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）をさらに別のレジスト膜Ｒ３で覆い、Ｐ＋を６００ＫｅＶの加速電圧下、３×１０１３ｃｍ−２のドーズ量でイオン注入し、さらにＰ＋を２４０ＫｅＶの加速電圧下、７．５×１０１２ｃｍ−２のドーズ量でイオン注入し、前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）に、ｎ型ウェル領域を、図３で説明した不純物拡散領域１１として形成する。
【００３２】
次に図６（Ｄ）の工程において前記レジスト膜Ｒ３を除去し、さらに前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）と前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）をさらに別のレジスト膜Ｒ４で覆った後、Ｂ＋を１０ＫｅＶの加速電圧下、４．３×１０１２ｃｍ−２のドーズ量でイオン注入し、前記ｎチャネルＭＯＳトランジスタ形成領域に、チャネル領域１０２を形成する。
【００３３】
次に図６（Ｅ）の工程において前記レジスト膜Ｒ４を除去し、さらに前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）と前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）をさらに別のレジスト膜Ｒ５で覆った後、Ａｓを１００ＫｅＶの加速電圧下、７×１０１２ｃｍ−２のドーズ量でイオン注入し、前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）に、チャネル領域２０２を形成する。
【００３４】
次に図７（Ｆ）の工程において前記レジスト膜Ｒ５及び酸化膜を除去し、さらに前記全ての領域に膜厚が１．８ｎｍの熱酸化膜を形成する。このようにして形成された熱酸化膜は、前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）およびｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）においてそれぞれのゲート酸化膜を形成し、また前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）において前記絶縁膜１２を形成する。以下では、このようにして一括して形成されたゲート酸化膜および絶縁膜を符号１２で示す。
【００３５】
図７（Ｆ）の工程では、さらに前記熱酸化膜１２上にポリシリコン膜が堆積され、これをパターニングすることにより、前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）において前記ゲート酸化膜１２上にポリシリコンゲート電極１１３が、前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）において前記ゲート酸化膜１２上にポリシリコンゲート電極２１３が、さらに前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）において前記絶縁膜１３上にポリシリコン制御電極パターン１３が形成される。
【００３６】
さらに図７（Ｆ）の工程では、前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）と前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）をレジスト膜Ｒ６で覆った後、ＢＦ２を３５ＫｅＶの加速電圧下、チルト角３０度、９×１０１２ｃｍ−２のドーズ量でイオン注入し、前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）において前記ポリシリコンゲート電極１１３の両側に、前記電極１１３直下の領域に侵入するようにｐ型ポケット領域１０４Ａ，１０４Ｂを形成する。さらに前記ポケット領域１０４の形成の後、Ａｓ＋を３ＫｅＶの加速電圧下、８×１０１４ｃｍ−２のドーズ量でイオン注入し、前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）中、前記ゲート電極１１３の両側にｎ型ソースエクステンション領域１０５Ａおよびドレインエクステンション領域１０５Ｂを形成する。
【００３７】
次に図７（Ｇ）の工程では前記レジスト膜Ｒ６を除去し、前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）と前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）をレジスト膜Ｒ７で覆った後、Ａｓ＋を８０ＫｅＶの加速電圧下、チルト角３０度、７．５×１０１２ｃｍ−２のドーズ量でイオン注入し、前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）中において前記ポリシリコンゲート電極２１３の両側に、前記電極２１３直下の領域に侵入するようにｎ型ポケット領域２０４Ａ，２０４Ｂを形成する。さらに前記ポケット領域２０４の形成の後、Ｂ＋を３ＫｅＶの加速電圧下、８×１０１４ｃｍ−２のドーズ量でイオン注入し、前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）中、前記ゲート電極１１３の両側にｐ型ソースエクステンション領域２０５Ａおよびｐ型ドレインエクステンション領域２０５Ｂを形成する。
【００３８】
次に図７（Ｈ）の工程において前記レジスト膜Ｒ７を除去し、さらに前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）とｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）をレジスト膜Ｒ８で覆った後、Ａｓ＋を３ＫｅＶの加速電圧下、８×１０１４ｃｍ−２のドーズ量でイオン注入し、前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）中、前記制御電極１３の両側に、先に図３で説明したｎ＋型不純物拡散領域１５Ａ，１５Ｂを形成する。
【００３９】
次に図８（Ｉ）の工程において前記レジスト膜Ｒ８を除去し、さらに酸化膜をＣＶＤ法によりＳｉ基板１０の全面に堆積し、続いてこれを基板１０と垂直な方向に、基板が露出するまでドライエッチングすることにより、前記ｎＭＯＳトランジスタ形成領域（ｎＭＯＳ）においてゲート電極１１３の両側に側壁酸化膜１１３Ａ，１１３Ｂを、前記ｐＭＯＳトランジスタ形成領域（ｐＭＯＳ）においてゲート電極２１３の両側に側壁酸化膜２１３Ａ，２１３Ｂを、さらに前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）において制御電極１３の両側に側壁酸化膜１３Ａ，１３Ｂを、自己整合的に形成する。
【００４０】
さらに図８（Ｉ）の工程では前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）と電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）をレジスト膜Ｒ９で覆った後、Ｐ＋を１５ＫｅＶの加速電圧下、７×１０１５ｃｍ−２のドーズ量でイオン注入し、前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）中、前記ゲート電極１１３の両側において前記ソースエクステンション領域１０５Ａ，ドレインエクステンション領域１０５Ｂのそれぞれ下方にこれらに接するように、ｎ＋型ディープソース領域１０７Ａおよびディープドレイン領域１０７Ｂを形成する。
【００４１】
次に図８（Ｊ）の工程において前記レジスト膜Ｒ９を除去し、さらに前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）と前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）を別のレジスト膜Ｒ１０で覆った後、Ｂ＋を５ＫｅＶの加速電圧下、４×１０１５ｃｍ−２のドーズ量でイオン注入し、前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）中、前記ゲート電極２１３の両側において前記ソースエクステンション領域２０５Ａ，ドレインエクステンション領域２０５Ｂのそれぞれ下方にこれらに接するように、ｐ＋型のディープソース領域２０７Ａおよびディープドレイン領域２０７Ｂを形成する。
【００４２】
次に図８（Ｋ）の工程において前記レジスト膜Ｒ１０を除去し、さらに前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）とｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）をレジスト膜Ｒ１１で覆った後、Ｐ＋を１５ＫｅＶの加速電圧下、７×１０１５ｃｍ−２のドーズ量でイオン注入し、前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）中、前記制御電極１３の両側において前記ｎ＋型不純物拡散領域１５Ａ，１５Ｂの下方に隣接するように、ｎ＋型不純物拡散領域を、それぞれ前記拡散領域１４Ａ，１４Ｂとして形成する。
【００４３】
次に図９（Ｌ）の工程において前記レジスト膜Ｒ１１を除去し、さらに１０００℃の温度で１０秒間の急速熱処理を行うことにより、全ての不純物拡散領域を活性化する。なお図９（Ｌ）は、配線工程を行って形成した回路的なソース電極端子Ｓ，ドレイン電極端子Ｄ、ゲート電極端子Ｇ，基板バイアス電極端子Ｂ，および端子Ｔ１，Ｔ２を含めて示している。
【００４４】
本実施例では、電圧可変容量素子には、ｎチャネルＭＯＳトランジスタのチャネル領域やポケット領域に相当するｐ型の不純物拡散領域が存在しない。これにより、前記素子領域１１中、前記制御電極１３直下の領域に形成される空乏層１１Ｄの面積を最大化することができ、また可変容量比Ｃｒａｔｉｏを最大化することが可能になる。
【００４５】
本実施例では図８（Ｋ）の工程において前記側壁酸化膜１３Ａ，１３Ｂの外側に、先に図７（Ｈ）のイオン注入工程でＡｓを導入されたｎ＋型不純物拡散領域１５Ａおよび１５Ｂに部分的に重畳した状態でＰが導入されるため、図９（Ｌ）の熱活性化工程後においても前記側壁絶縁膜１３Ａ，１３Ｂの外側の領域ではＡｓとＰを合わせたｎ型不純物の濃度は、前記ｎ＋型不純物拡散領域１５Ａあるいは１５Ｂのうち、制御電極１３直下の部分よりも高くなるが、拡散領域１４Ａ，１４Ｂがｎ＋型で不純物濃度が高い場合、熱活性化を行った後で生じるキャリア密度には飽和が生じ、その結果、基板表面においてキャリア密度を比較した場合、前記ｎ＋型拡散領域１５Ａおよび１５Ｂのうち、側壁絶縁膜１３Ａ，１３Ｂの外側部分においても制御電極１３直下の部分においても実質的な差は生じない。すなわち、本発明では不純物拡散領域１５Ａ，１５Ｂが高濃度（ｎ＋型）であるため、基板表面においては制御電極１３直下の領域に侵入する拡散領域１５Ａ，１５Ｂの先端部においても、また側壁絶縁膜１３Ａ，１３Ｂの外側部分においても、実質的に同じキャリア密度が実現される。
【００４６】
図１０は、本実施例の電圧可変容量素子２０についてデバイスシミュレーションで求めた直列容量（Ｃｓ）及び直列寄生抵抗（Ｒｓ）の電圧依存性を示す。ただし左側の縦軸が直列容量Ｃｓを、右側の縦軸が直列寄生抵抗Ｒｓを、横軸は端子Ｔ１に印加される制御電圧を示す。図中、▲１▼は図３に示す構造に対応しており、電圧可変容量素子にｎチャネルＭＯＳトランジスタのチャネル領域１０２及びポケット領域１０４Ａ，１０４Ｂに相当する領域を形成しない場合を、▲２▼はチャネル領域１０２に相当する領域は形成しないが、ポケット領域１０４Ａ，１０４Ｂに相当する領域を形成した場合を、▲３▼はチャネル領域１０２に相当する領域を形成し、ポケット領域１０４Ａ，１０４Ｂに相当する領域を形成しなかった場合を、さらに▲４▼はチャネル領域１０２及びポケット領域１０４Ａ，１０４Ｂに相当する領域を全て形成した場合の結果を示す。なお、直列容量Ｃｓならびに直列寄生抵抗Ｒｓの定義を説明するための等価回路を図１１に示す。
【００４７】
図１０を参照するに、▲４▼のｎチャネルＭＯＳトランジスタのしきい値制御のためのチャネル領域を電圧可変容量素子に形成し、さらに短チャネル効果抑制のためのポケット領域まで形成した場合には、電圧可変容量素子には非常に大きな直列寄生抵抗が生じるが、▲３▼のチャネル領域のみを形成した場合、あるいは▲２▼のポケット領域のみを形成した場合には直列寄生抵抗がやや低くなり、▲１▼のいずれをも形成しない条件ではさらに直列寄生抵抗が低くなることが分かる。
【００４８】
このように、本実施例によれば、電圧可変容量素子において可変容量比Ｃｒａｔｉｏが最大化され、また直列寄生抵抗Ｒｓが最小化される。
［第２実施例］
次に本発明の第２実施例による電圧可変容量素子２０の製造工程を、図１２（Ａ）〜図１６（Ｊ）を参照しながら説明する。本発明の電圧可変容量素子２０は、高周波集積回路装置の一部として、１．２Ｖの電源電圧で動作するポケット構造を有するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタと同時に形成される。本実施例では前記ｎチャネルＭＯＳ及びｐチャネルＭＯＳトランジスタは０．１１μｍのゲート長を有し、電圧可変容量素子は０．３μｍの電極長Ｌｇを有するものとする。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００４９】
図１２（Ａ）の工程は図４（Ａ）の工程と同一で、厚さが１０ｎｍの酸化膜（図示省略）が形成されたｐ型シリコン基板１０上のｐチャネルＭＯＳトランジスタの形成領域（ｐＭＯＳ）および電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）をレジスト膜Ｒ１で覆った後、Ｂ＋を前記基板１０中、前記ｎチャネルＭＯＳトランジスタ形成領域（図中ｎＭＯＳと表記）に３００ＫｅＶの加速電圧下、３×１０１３ｃｍ−２のドーズ量でイオン注入し、さらにＢ＋を１００ＫｅＶの加速電圧下、８×１０１２ｃｍ−２のドーズ量で同様にイオン注入し、前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）に、ｐ型ウェル領域１０１を形成する。
【００５０】
次に図４（Ｂ）および図５（Ｃ）の工程に対応する図１２（Ｂ）の工程において前記レジスト膜Ｒ１を除去し、さらに前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）を別のレジスト膜Ｒ２２で覆った後、Ｐ＋を６００ＫｅＶの加速電圧下、３×１０１３ｃｍ−２のドーズ量でイオン注入し、さらにＰ＋を２４０ＫｅＶの加速電圧下、７．５×１０１２ｃｍ−２のドーズ量でイオン注入し、これにより前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）に前記ｎ型ウェル領域２０１を、また前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）に前記ｎ型ウェル領域１１を形成する。
【００５１】
次に図６（Ｄ）の工程に対応する図１３（Ｃ）の工程において前記レジスト膜Ｒ２２を除去し、さらに前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）と前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）を前記レジスト膜Ｒ４で覆った後、Ｂ＋を１０ＫｅＶの加速電圧下、４．３×１０１２ｃｍ−２のドーズ量でイオン注入し、前記ｎチャネルＭＯＳトランジスタ形成領域に、チャネル領域１０２を形成する。
【００５２】
次に図６（Ｅ）の工程に対応する図１３（Ｄ）の工程において前記レジスト膜Ｒ４を除去し、さらに前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）と前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）をさらに別のレジスト膜Ｒ５で覆った後、Ａｓを１００ＫｅＶの加速電圧下、７×１０１２ｃｍ−２のドーズ量でイオン注入し、前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）に、チャネル領域２０２を形成する。
【００５３】
次に図７（Ｆ）の工程に対応する図１４（Ｅ）の工程において前記レジスト膜Ｒ５及び酸化膜を除去し、さらに前記全ての領域に膜厚が１．８ｎｍの熱酸化膜を、前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）およびｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）においてゲート酸化膜として、また前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）において前記絶縁膜１２として形成する。
【００５４】
前記図１４（Ｅ）の工程では、さらに前記熱酸化膜１２上にポリシリコン膜が堆積され、これをパターニングすることにより、前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）において前記ゲート酸化膜１２上にポリシリコンゲート電極１１３が、前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）において前記ゲート酸化膜１２上にポリシリコンゲート電極２１３が、さらに前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）において前記絶縁膜１２上にポリシリコン制御電極パターン１３が形成、図７（Ｆ）の工程と同様にして形成される。
【００５５】
図１４（Ｅ）の工程では、さらに前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）と前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）をレジスト膜Ｒ６で覆った後、ＢＦ２を３５ＫｅＶの加速電圧下、チルト角３０度、９×１０１２ｃｍ−２のドーズ量でイオン注入し、前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）において前記ポリシリコンゲート電極１１３の両側に、前記ゲート電極１１３直下の領域に侵入するようにｐ型ポケット領域１０４Ａ，１０４Ｂを形成する。
【００５６】
次に本実施例では図１４（Ｆ）の工程において前記レジスト膜Ｒ６を除去した後、前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）をレジスト膜Ｒ２７で覆い、さらにＡｓ＋を３ＫｅＶの加速電圧下、８×１０１４ｃｍ−２のドーズ量でイオン注入し、前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）中、前記ゲート電極１１３の両側にｎ＋型ソースエクステンション領域１０５Ａおよびドレインエクステンション領域１０５Ｂを形成する。またこれと同時に、前記可変容量素子形成領域（ｖａｒａｃｔｏｒ）では、前記ｎ型ウェル１１中、前記制御電極１３の両側に、ｎ＋型拡散領域１５Ａ，１５Ｂが形成される。
【００５７】
次に図７（Ｇ）の工程に対応する図１４（Ｇ）の工程において、前記レジスト膜Ｒ２７を除去し、前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）と前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）をレジスト膜Ｒ７で覆った後、Ａｓ＋を８０ＫｅＶの加速電圧下、チルト角３０度、７．５×１０１２ｃｍ−２のドーズ量でイオン注入し、前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）中において前記ポリシリコンゲート電極２１３の両側に、前記電極２１３直下の領域に侵入するようにｎ型ポケット領域２０４Ａ，２０４Ｂを形成する。さらに前記ポケット領域２０４の形成の後、Ｂ＋を３ＫｅＶの加速電圧下、８×１０１４ｃｍ−２のドーズ量でイオン注入し、前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）中、前記ゲート電極２１３の両側にｐ＋型ソースエクステンション領域２０５Ａおよびドレインエクステンション領域２０５Ｂを形成する。
【００５８】
次に本実施例では図１５（Ｈ）の工程において前記レジスト膜Ｒ７を除去し、さらに前記ｎＭＯＳトランジスタ形成領域（ｎＭＯＳ）においてゲート電極１１３の両側に側壁酸化膜１１３Ａ，１１３Ｂを、前記ｐＭＯＳトランジスタ形成領域（ｐＭＯＳ）においてゲート電極２１３の両側に側壁酸化膜２１３Ａ，２１３Ｂを、さらに前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）において制御電極１３の両側に側壁酸化膜１３Ａ，１３Ｂを、自己整合的に形成する。
【００５９】
さらに図１５（Ｈ）の工程では前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）をレジスト膜Ｒ２９で覆った後、Ｐ＋を１５ＫｅＶの加速電圧下、７×１０１５ｃｍ−２のドーズ量でイオン注入し、前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）中、前記ゲート電極１３の両側において前記ソースエクステンション領域１０５Ａ，ドレインエクステンション領域１０５Ｂのそれぞれ下方にこれらに接して、ｎ＋型ディープソース領域１０７Ａおよびディープドレイン領域１０７Ｂを形成する。また図１５（Ｈ）の工程では、同時に前記可変容量素子形成領域（ｖａｒａｃｔｏｒ）において、前記制御電極１３の両側において前記ｎ＋型不純物拡散領域１５Ａ，１５Ｂの下方に隣接するように、ｎ＋型不純物拡散領域が、それぞれ前記拡散領域１４Ａ，１４Ｂとして形成される。
【００６０】
次に図８（Ｊ）の工程に対応する図１５（Ｉ）の工程において前記レジスト膜Ｒ２９を除去し、さらに前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）と前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）を別のレジスト膜Ｒ１０で覆った後、Ｂ＋を５ＫｅＶの加速電圧下、４×１０１５ｃｍ−２のドーズ量でイオン注入し、前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）中、前記ゲート電極２１３の両側において前記ソースエクステンション領域２０５Ａ，ドレインエクステンション領域２０５Ｂのそれぞれ下方にこれらに接して、ｐ＋型ディープソース領域２０７Ａおよびディープドレイン領域２０７Ｂを形成する。
【００６１】
次に図９（Ｌ）の工程に対応する図１６（Ｊ）の工程において前記レジスト膜Ｒ１０を除去し、さらに１０００℃の温度で１０秒間の急速熱処理を行うことにより、全ての不純物拡散領域を活性化する。なお図１６（Ｊ）は、先に説明した図９（Ｌ）と同様に、配線工程を行って形成した回路的なソース電極端子Ｓ，ドレイン電極端子Ｄ、ゲート電極端子Ｇ，基板バイアス電極端子Ｂ，および端子Ｔ１，Ｔ２を含めて示している。
【００６２】
このようにして形成された半導体集積回路装置では、前記ｎＭＯＳトランジスタ形成領域ｎＭＯＳ中においてｎ型ＭＯＳトランジスタを構成するｎ＋型ソースエクステンション領域１０５Ａあるいはドレインエクステンション領域１０５Ｂは、図１４（Ｆ）の工程で前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）中において電圧可変容量素子を構成するｎ＋型拡散領域１５Ａ，１５Ｂと同時にイオン注入されるため、前記ｎ＋型拡散領域１５Ａ，１５Ｂと実質的に同一の深さに、実質的に同一の不純物元素分布プロファイルで形成される。同様に前記素子領域ｎＭＯＳ中においてｎ型ＭＯＳトランジスタを構成するｎ＋型ディープソース領域１０７Ａあるいはディープドレイン領域１０７Ｂは、前記ｎ＋型拡散領域１４Ａ，１４Ｂと実質的に同じ深さに、実質的に同一の不純物元素プロファイルで形成される。
【００６３】
本実施例によれば、図１２（Ｂ），図１４（Ｆ），図１５（Ｈ）の工程において共通のマスクプロセスを使うことにより、共通基板上にｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタおよび電圧可変容量素子を有する半導体集積回路装置を製造する際に、工程数の増加を回避することが可能になる。
［第３実施例］
次に、図３の電圧可変容量素子２０を、１．２Ｖの電源電圧で動作するポケット構造を有するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタと、３．３Ｖの電源電圧で動作するポケット構造を有さないｎチャネルＭＯＳトランジスタと共に共通の基板上に形成する、本発明の第３実施例による半導体集積回路装置の製造方法を、図１７（Ａ）〜図２２（Ｋ）を参照しながら説明する。本実施例では、前記１．２Ｖ動作のｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタはともに０．１１μｍのゲート長を有し、一方前記３．３Ｖ動作のｎチャネルＭＯＳトランジスタは０．３４μｍのゲート長を有し、電圧可変容量素子は０．３μｍの電極長Ｌｇを有するものとする。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。本実施例において、前記３．３Ｖ動作のｎチャネルＭＯＳトランジスタ形成領域は、ｎＭＯＳ２と表記する。
【００６４】
図１７（Ａ）を参照するに、ｐ型シリコン基板１０上には厚さが１０ｎｍの酸化膜（図示省略）が形成されており、前記１．２ＶｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）と電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）をレジスト膜Ｒ３１で覆った後、Ｂ＋を前記基板１０中に、３００ＫｅＶの加速電圧下、３×１０１３ｃｍ−２のドーズ量で、前記酸化膜を介してイオン注入し、さらにＢ＋を１００ＫｅＶの加速電圧下、８×１０１２ｃｍ−２のドーズ量でイオン注入し、前記１．２Ｖ動作のｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）と前記３．３Ｖ動作のｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ２）に、ｐ型ウェル領域１０１と３０１を同時に形成する。
【００６５】
次に図１７（Ｂ）の工程において前記レジスト膜Ｒ３１を除去し、さらに前記１．２Ｖ動作ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）及び前記３．３Ｖ動作ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ２）をレジスト膜Ｒ３２で覆った後、Ｐ＋を６００ＫｅＶの加速電圧下、３×１０１３ｃｍ−２のドーズ量でイオン注入し、次にＡｓ＋を２４０ＫｅＶの加速電圧下、７．５×１０１２ｃｍ−２のドーズ量でイオン注入し、前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）にｎ型ウェル領域２０１を形成すると同時に、前記電圧可変容量素子（ｖａｒａｃｔｏｒ）にｎ型ウェル領域１１を形成する。
【００６６】
次に図１８（Ｃ）の工程において前記レジスト膜Ｒ３２を除去し、さらに前記３．３Ｖ動作ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ２）とｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）と前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）をレジスト膜Ｒ３３で覆った後、Ｂ＋を１０ＫｅＶの加速電圧下、４．３×１０１２ｃｍ−２のドーズ量でイオン注入し、前記１．２Ｖ動作ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）に、チャネル領域１０２を形成する。
【００６７】
次に図１８（Ｄ）の工程において前記レジスト膜Ｒ３３を除去し、さらに前記１．２Ｖ動作ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）とｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）と前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）をレジスト膜Ｒ３４で覆った後、Ｂ＋を３０ＫｅＶの加速電圧下、５．５×１０１２ｃｍ−２のドーズ量でイオン注入し、前記３．３Ｖ動作ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ２）に、チャネル領域３０２を形成する。
【００６８】
次に図１９（Ｅ）の工程において前記レジスト膜Ｒ３４を除去し、さらに前記１．２Ｖ動作ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）と前記３．３Ｖ動作ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ２）と前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）をレジスト膜Ｒ３５で覆った後、Ａｓ＋を１００ＫｅＶの加速電圧下、７×１０１２ｃｍ−２のドーズ量でイオン注入し、前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）に、チャネル領域２０２を形成する。
【００６９】
次に図２０（Ｆ）の工程において前記レジスト膜Ｒ３５及び図示を省略している前記酸化膜を除去し、さらに前記１．２Ｖ動作ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）ならびに前記１．２Ｖ動作ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）に膜厚が１．８ｎｍの熱酸化膜１２を前記１．２Ｖ動作ｎチャネルＭＯＳトランジスタのゲート絶縁膜および前記１．２Ｖ動作ｐチャネルＭＯＳトランジスタのゲート絶縁膜として、また前記３．３Ｖ動作のｎチャネルＭＯＳトランジスタ形成領域ならびに前記電圧可変容量素子形成領域に膜厚が２．４ｎｍの熱酸化膜３１２を、前記３．３Ｖ動作ｎチャネルＭＯＳトランジスタのゲート絶縁膜および前記電圧可変容量素子形成領域のキャパシタ絶縁膜として、形成する。なお、ここでは電圧可変容量のキャパシタ絶縁膜は３．３Ｖ動作ｎチャネルＭＯＳトランジスタのゲート絶縁膜３１２と同じ膜厚としたが、１．２Ｖ動作ｎチャネルＭＯＳトランジスタのゲート絶縁膜１２と同じ膜厚にしてもよい。
【００７０】
さらに図２０（Ｆ）の工程では前記熱酸化膜１２および３１２上にポリシリコン膜が形成され、これをパターニングすることにより、前記１．２Ｖ動作ｎチャネルＭＯＳトランジスタ形成領域にゲート長０．１１μｍのゲート電極１１３が、前記１．２Ｖ動作ｐチャネルＭＯＳトランジスタ形成領域にゲート長０．１１μｍのゲート電極１１２が、前記３．３Ｖ動作ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ２）にゲート長０．３４μｍのゲート電極３１３が、また前記電圧可変容量素子形成領域（ｖｒａｃｔｏｒ）に電極長Ｌｇが０．３４μｍの制御電極１３が、形成される。
【００７１】
図２０（Ｆ）の工程では、さらに前記１．２Ｖ動作ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）と前記３．３Ｖ動作ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ２）と前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）をレジスト膜Ｒ３６で覆った後、基板１０中にＢＦ２を３５ＫｅＶの加速電圧下、チルト角３０度、９×１０１２ｃｍ−２のドーズ量でイオン注入し、前記１．２Ｖ動作ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）中、前記ゲート電極１１３の両側に、ｐ型ポケット領域１０４を形成する。さらに同一レジストパターンＲ３６をマスクとして、Ａｓ＋を３ＫｅＶの加速電圧下、８×１０１４ｃｍ−２のドーズ量でイオン注入し、前記１．２Ｖ動作ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）中、前記ゲート電極１１３の両側に、ｎ型ソースエクステンション領域１０５Ａおよびドレインエクステンション領域１０５Ｂを形成する。
【００７２】
次に図２０（Ｇ）の工程において前記レジスト膜Ｒ３６を除去し、さらに前記１．２Ｖ動作のｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）と前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）をレジスト膜Ｒ３７で覆った後、Ｐ＋を２０ＫｅＶの加速電圧下、４×１０１３ｃｍ−２のドーズ量でイオン注入し、前記３．３Ｖ動作のｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ２）にｎ型ソースエクステンション領域３０５Ａおよびドレインエクステンション領域３０５Ｂを形成すると同時に、前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）に高濃度ｎ型不純物拡散領域１５Ａおよび１５Ｂを形成する。
【００７３】
次に図２０（Ｈ）の工程において前記レジスト膜Ｒ３７を除去し、さらに前記１．２Ｖ動作のｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）と前記３．３Ｖ動作ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ２）と前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）をレジスト膜Ｒ３８で覆った後、Ａｓ＋を８０ＫｅＶの加速電圧下、チルト角３０度、７．５×１０１２ｃｍ−２のドーズ量でイオン注入し、前記ｐチャネルＭＯＳトランジスタ形成領域に、ｎ型ポケット領域２０４を形成する。さらに図２０（Ｈ）の工程ではＢ＋を０．５ＫｅＶの加速電圧下、３．５×１０１４ｃｍ−２のドーズ量でイオン注入し、前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）中、前記ゲート電極２１３の両側に、ソースエクステンション領域２０５Ａおよびドレインエクステンション領域２０５Ｂを形成する。
【００７４】
次に図２１（Ｉ）の工程において前記レジスト膜Ｒ３８を除去し、さらに酸化膜をＣＶＤ法により基板１０の全面に一様に堆積し、続いてこれを基板１０に垂直な方向に、基板１０の表面が露出するまでドライエッチングすることにより、前記領域ｎＭＯＳにおいてゲート電極パターン１１３の両側壁面上に側壁酸化膜１１３Ａ，１１３Ｂを、前記領域ｐＭＯＳにおいてゲート電極パターン２１３の両側壁面上に側壁酸化膜１１３Ａ，１１３Ｂを、前記領域ｎＭＯＳ２においてゲート電極パターン３１３の両側壁面上に側壁酸化膜３１３Ａ，３１３Ｂを、また前記領域ｖａｒａｃｔｏｒにおいて制御電極パターン１３の両側壁面上に側壁酸化膜１３Ａ，１３Ｂを、自己整合的に形成する。
【００７５】
さらに図２１（Ｉ）の工程では前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）をレジスト膜Ｒ３９で覆った後、Ｐ＋を１５ＫｅＶの加速電圧下、７×１０１５ｃｍ−２のドーズ量でイオン注入し、前記１．２Ｖ動作のｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）中、前記ゲート電極パターン１１３の両側において前記ｎ＋型ソースエクステンション領域１０５Ａおよび１０５Ｂのそれぞれ下方に、ｎ＋型ディープソース領域１０７Ａおよびディープドレイン領域１０７Ｂを形成する。これと同時に、前記３．３Ｖ動作のｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ２）では、前記ゲート電極パターン３１３の両側において前記ｎ＋型ソース・ドレインエクステンション領域３０５Ａおよび３０５Ｂのそれぞれ下方に、ｎ＋型のディープソース領域３０７Ａおよびディープドレイン領域３０７Ｂが形成され、また前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）において、前記制御電極パターン１３の両側、ｎ＋型不純物拡散領域１５Ａ，１５Ｂに隣接してその下方に、ｎ＋型不純物拡散領域１４Ａ，１４Ｂが形成される。
【００７６】
次に図２１（Ｊ）の工程において前記レジスト膜Ｒ３９を除去し、さらに前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）以外の領域をレジストＲ４０膜で覆った後、Ｂ＋を５ＫｅＶの加速電圧下、４×１０１５ｃｍ−２のドーズ量でイオン注入し、前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）中、前記ｐ＋型ソース・ドレインエクステンション領域２０５Ａおよび２０５Ｂの下方にこれらに接して、ｐ＋型ディープソース・ドレイン領域２０７Ａおよび２０７Ｂをそれぞれ形成する。
【００７７】
次に図２２（Ｋ）の工程において前記レジスト膜Ｒ４０を除去し、さらに１０００℃の温度で１０秒間の急速熱処理を行うことにより、全ての素子領域において導入された不純物元素を活性化する。なお図２２（Ｋ）は、先に説明した図９（Ｌ）と同様に、配線工程を行って形成した回路的なソース電極端子Ｓ，ドレイン電極端子Ｄ、ゲート電極端子Ｇ，基板バイアス電極端子Ｂ，および端子Ｔ１，Ｔ２を含めて示している。
【００７８】
本実施例では、これまで説明した実施例と同ように、電圧可変容量素子には、ｎチャネルＭＯＳトランジスタのチャネル領域やポケット領域に相当するｐ型の不純物拡散領域が存在しない。従って、前記電圧可変容量素子の直列寄生抵抗を大幅に低減することができる。また本実施例では、通常の半導体集積回路装置の製造に使われるプロセスに追加されるプロセスはなく、工程数を増加させずに電圧可変容量素子を含む半導体集積回路装置を製造することが可能になる。
［第４実施例］
図２３（Ａ），（Ｂ）は、本発明の第４実施例による電圧可変容量素子５０の構成を示す。ただし図２３（Ｂ）は図２３（Ａ）中、Ａ−Ａ’で示した部分に沿ったｎ型不純物分布を示す。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７９】
図２３（Ａ）を参照するに、電圧可変容量素子５０は先に図３で説明した電圧可変容量素子２０と類似した構成を有するが、本実施例では、ｎ型拡散領域１１中、制御電極１３下部においてｎ型不純物が、基板表面で濃度が低く、ある深さから急に高くなるような濃度分布で深さ方向に分布していることを特徴とする。
【００８０】
図２４（Ａ），（Ｂ）は、図２３（Ａ）の電圧可変容量素子５０について、図２３（Ｂ）の不純物濃度分布を様々に変化させて求めた、デバイスシミュレーションによる電圧可変容量特性を示す。ただし図２４中、横軸は直列容量比（Ｃ比）を、また縦軸は最大直列寄生抵抗（Ｒｓｍａｘ）を表わしており、図２５（Ａ）に示す本発明の不純物濃度分布を仮定した場合、図２５（Ｂ）に示す均一な不純物濃度分布を過程した場合、図２５（Ｃ）に示す基板表面で不純物濃度が高く、ある深さで急に不純物濃度が低くなる場合について、得られた結果を示している。このうち図２４（Ａ）中、Ａで示した曲線は、図２５（Ａ）に示すようにｎ型不純物濃度が２×１０１５ｃｍ−３から階段状に１×１０１８ｃｍ−３まで増加するような不純物濃度プロファイルにおいて、不純物濃度の急増が生じる深さを様々に変化させた場合を、Ｂで示した曲線は、図２５（Ｂ）に示すｎ型不純物濃度が一様であるプロファイルにおいて、ｎ型不純物濃度を様々に変化させた場合を、さらにＣで示した曲線は、図２５（Ｃ）に示すｎ型不純物濃度が１×１０１８ｃｍ−３から階段状に２×１０１５ｃｍ−３まで減少するような不純物濃度プロファイルにおいて、不純物濃度の急減が生じる深さを様々に変化させた場合を示す。
【００８１】
また図２４（Ｂ）中、Ａで示した曲線は、ｎ型不純物濃度が２×１０１５ｃｍ−３から階段状に１×１０１７ｃｍ−３まで増加するような不純物濃度プロファイルにおいて、不純物濃度の急増が生じる深さを様々に変化させた場合を、Ｂで示した曲線は、ｎ型不純物濃度が一様であるプロファイルにおいて、ｎ型不純物濃度を様々に変化させた場合を、さらにＣで示した曲線は、図２５（Ｃ）に示すｎ型不純物濃度が１×１０１７ｃｍ−３から階段状に２×１０１５ｃｍ−３まで減少するような不純物濃度プロファイルにおいて、不純物濃度の急減が生じる深さを様々に変化させた場合を示す。
【００８２】
ただし図２４（Ａ），（Ｂ）中、直列容量比（Ｃ比）は図１１の等価回路において、＋０．６Ｖの電圧印加時における最小容量値（Ｃｍｉｎ）に対しする、−０．６Ｖの電圧印加時における最大容量値（Ｃｍａｘ）の比と定義され、また最大直列寄生抵抗（Ｒｓｍａｘ）は、図１１の等価回路において印加電圧を−０．６Ｖから＋０．６Ｖまで変化させた場合における最大の直列寄生抵抗値と定義する。
【００８３】
第２４（Ａ），（Ｂ）図を参照するに、前記最大直列寄生抵抗Ｒｓｍａｘと最大容量比（Ｃ比）との間にはトレードオフの関係が成立し、容量比を最大化しようとすると最大直列寄生抵抗Ｒｓｍａｘの値も増大し、また最大直列寄生抵抗Ｒｓｍａｘの値を最小化しようとすると容量比の値も減少してしまうのがわかるが、これらの図より、また図２３（Ａ）の電圧可変容量素子５０において図２３（Ｂ）あるいは図２５（Ａ）に示すｎ型不純物濃度分布を採用した場合、不純物濃度の値や深さを変えても、同一の容量比であれば、Ｒｓｍａｘは均一な不純物分布を使った場合あるいは表面での不純物濃度が高い濃度分布を使った場合と比較して常に小さく、また同一の最大直列寄生抵抗Ｒｓｍａｘで比較するとより大きな容量比が得られることが分かる。これは、ｎ型素子領域１１において表面部分のｎ型不純物濃度を減少させておくことにより、ゲート電極側に負電圧を印加して基板表面を空乏化する際に、図２（Ａ）で示した空乏層１１Ｄが基板１１中をより深部まで拡がり、より小さい容量を実現することが可能であるためと考えられる。また基板表面部分の低不純物濃度領域の下部に高不純物濃度領域を形成しておくことにより、電圧可変容量素子５０の最大直列寄生抵抗Ｒｓｍａｘを最小化することができる。
【００８４】
図２６は、図２３（Ａ）中、Ｓｉ基板１１中にＡｓ＋を様々な加速電圧でイオン注入した場合の、Ａ−Ａ’断面に沿ったＡｓ濃度分布を、また図２７は、このようにして形成された電圧可変容量素子５０の最大直列寄生抵抗Ｒｓｍａｘ及び容量比の加速電圧に対する依存性を示す。図中、左側の縦軸は最大直列寄生抵抗を、右側の縦軸は容量比（Ｃ比）を示し、横軸は加速電圧を示す。
【００８５】
図中、Ａｓ＋の加速電圧が１００ＫｅＶ未満の条件では、容量比が２前後の値、あるいはそれ以下に減少する上、最大直列寄生抵抗Ｒｓｍａｘの値も増大し始め、電圧可変容量素子５０の動作特性が悪化することが分かる。一方、Ａｓ＋の加速電圧が３００ＫｅＶを超える場合には、最大直列寄生抵抗Ｒｓｍａｘの値が増大するわりには容量比はさほど大きくならず、特性向上はあまり望めないことが分かる。
【００８６】
このようなことから、図２３（Ａ）の電圧可変容量素子５０を製造する場合、Ｓｉ基板１１をＡｓによりｎ型にドープするイオン注入工程は、加速電圧を１００ＫｅＶから３００ＫｅＶの間に設定して実行するのが好ましいことが分かる。
［第５実施例］
次に本発明の第５の実施例では、第４実施例に示す不純物分布を有する電圧可変容量素子の製造方法を図２８（Ａ）〜３０（Ｅ）を参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８７】
図２８（Ａ）を参照するに、図示を省略した厚さが１０ｎｍの酸化膜が形成されたｐ型Ｓｉ基板１０上に先に図１２（Ａ）で説明したレジスト膜Ｒ１を、前記レジスト膜Ｒ１が前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）と電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）を覆うように形成し、さらにＢ＋を３００ＫｅＶの加速電圧下、３×１０１３ｃｍ−２のドーズ量で前記Ｓｉ基板１０中に、前記酸化膜を介してイオン注入し、次いでＢ＋を１００ＫｅＶの加速電圧下、８×１０１２ｃｍ−２のドーズ量で同様にイオン注入し、前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）にｐ型ウェル領域１０１を形成する。
【００８８】
次に図２８（Ｂ）の工程において前記レジスト膜Ｒ１を除去し、さらに前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）を先に図１２（Ｂ）で説明したレジスト膜Ｒ２２で覆った後、Ｐ＋を前記基板１０中に６００ＫｅＶの加速電圧下、３×１０１３ｃｍ−２のドーズ量でイオン注入し、さらにＰ＋を２４０ＫｅＶの加速電圧下、７．５×１０１２ｃｍ−２のドーズ量でイオン注入し、前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）にｎ型ウェル領域２０１を形成すると同時に、前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）にｎ型ウェル領域１１を形成する。
【００８９】
次に図２９（Ｃ）の工程において前記レジスト膜Ｒ２２を除去し、さらに前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）と前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）を先に図１３（Ｃ）で説明したレジスト膜Ｒ４で覆った後、Ｂ＋を１０ＫｅＶの加速電圧下、４．３×１０１２ｃｍ−２のドーズ量でイオン注入し、前記ｎチャネルＭＯＳトランジスタ形成領域に、チャネル領域１０２を形成する。
【００９０】
次に図２９（Ｄ）の工程において前記レジスト膜Ｒ４を除去し、さらに前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）と前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）を先に図１３（Ｄ）で説明したレジスト膜Ｒ５で覆った後、Ａｓ＋を１００ＫｅＶの加速電圧下、７×１０１２ｃｍ−２のドーズ量でイオン注入し、前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）に、チャネル領域２０２を形成する。
【００９１】
次に図３０（Ｅ）の工程において前記レジスト膜Ｒ５を除去し、さらに前記ｎチャネルＭＯＳトランジスタ形成領域（ｎＭＯＳ）と前記ｐチャネルＭＯＳトランジスタ形成領域（ｐＭＯＳ）をレジスト膜Ｒ５５で覆った後、Ａｓ＋を１８０ＫｅＶの加速電圧下、８×１０１２ｃｍ−２のドーズ量でイオン注入し、前記電圧可変容量素子形成領域（ｖａｒａｃｔｏｒ）の基板表面に、ｎ型不純物拡散領域１１Ａを形成する。
【００９２】
さらに、先に図１４（Ｅ）〜１６（Ｊ）に説明した工程を行うことにより、図２３（Ａ），（Ｂ）の電圧可変容量素子を有する半導体集積回路装置を得ることができる。
【００９３】
本実施例では、これまでの実施例と同ように、電圧可変容量素子には、ｎチャネルＭＯＳトランジスタのチャネル領域やポケット領域に相当するｐ型の不純物拡散領域が存在しない。従って、前記電圧可変容量素子の直列寄生抵抗は大幅に低減できる。さらに、先の図２８（Ａ）〜３０（Ｅ）の説明よりわかるように、本実施例では、前記電圧可変容量素子の表面濃度を形成するための図３０（Ｅ）のレジストプロセスとＡｓイオン注入プロセスを追加しただけであり、半導体集積回路装置の製造工程が大きく増大することはない。
【００９４】
さらに、本実施例において電圧可変容量素子の基板不純物領域形成用の図３０（Ｅ）の工程を別個に設けたが、場合によってはこの工程を図２８（Ｂ）のｐチャネルＭＯＳトランジスタのチャネル形成工程と兼用してもよい。この場合には、特別な工程を追加する必要がない。
【００９５】
また、本実施例では以上の説明において電圧可変容量素子のｎ型基板表面不純物元素としてＡｓを用いたが、この他にＳｂなど、他の不純物元素を使うこともできる。また電圧可変容量素子の基板領域をｐ型にドープする必要がある場合には、Ｉｎなど拡散係数の小さい不純物種を用いるのが望ましい。先に述べたように、基板最表面の濃度はより低い方が望ましいが、Ｂのように拡散係数の大きい不純物元素を用いると、活性化のための熱処理を経た後に、この様な分布を得るのが困難になる。
【００９６】
また以上に示した各実施例では全てｎ型ポリシリコン電極およびｎ型ウェルを使う場合を例として説明を行なったが、ｐ型ポリシリコン電極およびｐ型ウェルの組合せや、ｐ型ポリシリコン電極とｎ型ウェルの組合せを使うこともできる。
【００９７】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）　基板と、
前記基板中に形成された第１導電型領域と、
前記基板上に形成された絶縁膜と、
前記絶縁膜上に形成された制御電極と、
前記制御電極の側壁面に形成された側壁絶縁膜と、
前記第１導電型領域中、前記基板表面に沿って前記制御電極直下の領域から、前記制御電極から見て前記側壁絶縁膜の外側領域を連続して延在するように形成され、前記第１導電型領域より高い濃度で前記第１導電型にドープされた第１の不純物拡散領域と、
前記第１導電型領域内において前記第１の不純物拡散領域に隣接して、前記第１の不純物拡散領域よりも深い位置に形成された、前記第１導電型にドープされた第２の不純物拡散領域とを備え、
前記第１の不純物拡散領域は前記基板表面において、前記制御電極直下の領域においても、また前記側壁絶縁膜の外側領域においても実質的に同じキャリア密度を有することを特徴とする電圧可変容量素子。
【００９８】
（付記２）　前記制御電極は、相対向する第１および第２の側壁面間の距離が１μｍ以下になるような寸法を有することを特徴とする付記１記載の電圧可変容量素子。
【００９９】
（付記３）　前記第１導電型領域は、第１導電型不純物元素の濃度が低い表面領域と、前記表面領域の下方に形成され、前記第１導電型不純物元素の濃度が高い下部領域とよりなり、前記表面領域と前記下部領域との境界部において前記第１導電型不純物元素の濃度が急増することを特徴とする付記１または２記載の電圧可変容量素子。
【０１００】
（付記４）　基板と、前記基板中に形成された第１導電型領域と、前記基板上に形成された絶縁膜と、前記絶縁膜上に形成された制御電極と、前記制御電極の側壁面に形成された側壁絶縁膜と、前記第１導電型領域中、前記基板表面に沿って前記制御電極直下の領域から、前記電極から見て前記側壁絶縁膜の外側領域を連続して延在するように形成され、前記第１導電型領域より高い濃度で前記第１導電型にドープされた第１の不純物拡散領域と、前記第１導電型領域内において前記第１の不純物拡散領域に隣接して、前記第１の不純物拡散領域よりも深い位置に形成された、前記第１導電型にドープされた第２の不純物拡散領域とを備え、前記第１の不純物拡散領域は前記基板表面において、前記制御電極直下の領域においても、また前記側壁絶縁膜の外側領域においても実質的に同じキャリア密度を有する電圧可変容量素子と、
前記基板上に形成されたポケット構造を有するｎチャネルＭＯＳトランジスタと、
前記基板上に形成されたポケット構造を有するｐチャネルＭＯＳトランジスタとを含む半導体集積回路装置。
【０１０１】
（付記５）　基板と、前記基板中に形成された第１導電型領域と、前記基板上に形成された絶縁膜と、前記絶縁膜上に形成された制御電極と、前記制御電極の側壁面に形成された側壁絶縁膜と、前記第１導電型領域中、前記基板表面に沿って前記制御電極直下の領域から、前記制御電極から見て前記側壁絶縁膜の外側領域を連続して延在するように形成され、前記第１導電型領域より高い濃度で前記第１導電型にドープされた第１の不純物拡散領域と、前記第１導電型領域内において前記第１の不純物拡散領域に隣接して、前記第１の不純物拡散領域よりも深い位置に形成された、前記第１導電型にドープされた第２の不純物拡散領域とを備え、前記第１の不純物拡散領域は前記基板表面において、前記制御電極直下の領域においても、また前記側壁絶縁膜の外側領域においても実質的に同じキャリア密度を有する電圧可変容量素子と、
前記基板に形成された、各々ポケット構造を有するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタとを含む半導体集積回路装置であって、
前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタはＣＭＯＳ素子を形成し、
前記制御電極は、前記ＣＭＯＳ素子のゲート電極と同一の高さを有することを特徴とする半導体集積回路装置。
【０１０２】
（付記６）　前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタは、それぞれ前記絶縁膜と同一膜厚のゲート絶縁膜を有することを特徴とする付記５記載の半導体集積回路装置。
【０１０３】
（付記７）　前記第１の不純物拡散領域は、前記ｎチャネルＭＯＳトランジスタのソースエクステンション領域およびドレインエクステンション領域と実質的に同一の深さに形成されていることを特徴とする付記５または６記載の半導体集積回路装置。
【０１０４】
（付記８）　前記第１の不純物拡散領域は、前記ｎチャネルＭＯＳトランジスタのソースエクステンション領域およびドレインエクステンション領域と実質的に同一の不純物濃度プロファイルを有することを特徴とする付記５〜７のうち、いずれか一項記載の半導体集積回路装置。
【０１０５】
（付記９）　前記第２の不純物拡散領域は、前記ｎチャネルＭＯＳトランジスタのディープソース領域およびディープドレイン領域と実質的に同一の深さに形成されていることを特徴とする付記５〜８のうち、いずれか一項記載の半導体集積回路装置。
【０１０６】
（付記１０）　前記第２の不純物拡散領域は、前記ｎチャネルＭＯＳトランジスタのディープソース領域およびディープドレイン領域と実質的に同一の不純物濃度プロファイルを有することを特徴とする付記５〜９のうち、いずれか一項記載の半導体集積回路装置。
【０１０７】
（付記１１）　前記第１の不純物拡散領域は、前記基板上に形成されたポケット構造を有しないトランジスタのソースエクステンション領域あるいはドレインエクステンション領域と同一の不純物濃度プロファイルを有し、前記第２の不純物拡散領域は、ポケット構造を有しないトランジスタのディープソース領域あるいはディープドレイン領域と同一の不純物濃度プロファイルを有することを特徴とする付記５記載の半導体集積回路装置。
【０１０８】
（付記１２）　基板上に絶縁膜を形成する工程と、
前記絶縁膜上に制御電極を形成する工程と、
前記基板中に第１導電型不純物元素を、前記制御電極をマスクに、第１の加速電圧でイオン注入し、前記制御電極の一対の対向する側壁面に接して、前記第１導電型の第１の不純物拡散領域を形成する工程と、
前記制御電極の前記一対の側壁面の各々に側壁絶縁膜を形成する工程と、
前記基板中に第１導電型不純物元素を、前記制御電極および前記側壁絶縁膜をマスクに、第２の、より高い加速電圧でイオン注入し、前記基板に対して熱処理を行ない、前記側壁絶縁膜に接して、前記第１の不純物拡散領域の下方に前記第１導電型の第２の不純物拡散領域を形成する工程とを含むことを特徴とする電圧可変容量素子の製造方法。
【０１０９】
（付記１３）　前記第１の不純物拡散領域を形成する工程に先立って、前記第２の素子領域を第１導電型にドープする工程を含み、前記第２の素子領域を前記第１導電型にドープする工程は、前記基板表面近傍領域において第１導電型不純物元素を、その不純物濃度が前記表面近傍領域下部の領域よりも低くなるように実行されることを特徴とする付記１２記載の電圧可変容量素子の製造方法。
【０１１０】
（付記１４）　前記第２の素子領域を前記第１導電型にドープする工程は、Ａｓ，Ｓｂ，Ｉｎのいずれかを前記第１導電型不純物元素として、前記基板表面近傍領域にイオン注入により導入することを特徴とする付記１３記載の電圧可変容量素子の製造方法。
【０１１１】
（付記１５）　前記第２の素子領域を前記第１導電型にドープする工程は、Ａｓを前記第１導電型不純物元素として、前記基板表面近傍領域にイオン注入により、１００ｋｅＶ以上、３００ｋｅＶ以下の加速電圧で導入することを特徴とする付記１３記載の電圧可変容量素子の製造方法。
【０１１２】
（付記１６）　ＭＯＳトランジスタが形成される第１の素子領域と電圧可変容量素子が形成される第１導電型の第２の素子領域とを画成された基板上に、前記第１および第２の素子領域を覆うように絶縁膜を、それぞれゲート絶縁膜およびキャパシタ絶縁膜として形成する工程と、
前記絶縁膜上に導電層を、それぞれ前記第１の素子領域において前記ＭＯＳトランジスタのゲート電極として、また前記第２の素子領域において前記電圧可変容量素子の制御電極として形成する工程と、
前記基板中に第１導電型不純物元素を、前記第１の素子領域においては前記ゲート電極をマスクに、また前記第２の素子領域においては前記制御電極をマスクに、第１の加速電圧でイオン注入し、前記第１の素子領域において前記ゲート電極の一対の対向する側壁面に接して第１導電型の第１の不純物拡散領域を、前記ＭＯＳトランジスタのソースエクステンション領域およびドレインエクステンション領域として、また前記第２の素子領域において前記制御電極の一対の対向する側壁面に接して、前記第１導電型の第２の不純物領域を形成する工程と、
前記ゲート電極の前記一対の側壁面の各々に第１の側壁絶縁膜を、また前記制御電極の前記一対の側壁面の各々に第２の側壁絶縁膜を形成する工程と、
前記基板中に第１導電型不純物元素を、前記第１の素子領域においては前記ゲート電極および前記ゲート電極上の側壁絶縁膜をマスクに、前記第２の素子領域においては前記制御電極および前記制御電極上の側壁絶縁膜をマスクに、第２の、より高い加速電圧でイオン注入し、前記第１の素子領域において前記ゲート電極上の側壁絶縁膜に接して第１導電型の第３の不純物拡散領域を、前記第１の不純物拡散領域の下方に前記ＭＯＳトランジスタのディープソース領域およびディープドレイン領域として、また前記第２の素子領域において前記制御電極上の側壁絶縁膜に接して、前記第２の不純物領域の下方に前記第１導電型の第４の不純物領域を形成する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【０１１３】
【発明の効果】
本発明によれば、寄生抵抗が小さく、容量可変範囲のひろい電圧可変容量素子を、製造工程数を大幅に増やすことなく、通常の半導体集積装置の一部として、他の半導体素子と同時に製造することが可能になり、高性能な高周波半導体集積回路装置を低い費用で製造することが可能となる。
【図面の簡単な説明】
【図１】従来の電圧可変容量素子の構成を示す図である。
【図２】従来の別の電圧可変容量素子の構成を示す図である。
【図３】本発明の第１実施例による電圧可変容量素子の構成を示す図である。
【図４】（Ａ），（Ｂ）は、図３の電圧可変容量素子を含む本発明の第１実施例による半導体集積回路装置の製造工程を示す図（その１）である。
【図５】（Ｃ）は、図３の電圧可変容量素子を含む本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その２）である。
【図６】（Ｄ），（Ｅ）は、図３の電圧可変容量素子を含む本発明の第１実施例による半導体集積回路装置の製造工程を示す図（その３）である。
【図７】（Ｆ）〜（Ｈ）は、図３の電圧可変容量素子を含む本発明の第１実施例による半導体集積回路装置の製造工程を示す図（その４）である。
【図８】（Ｉ）〜（Ｋ）は、図３の電圧可変容量素子を含む本発明の第１実施例による半導体集積回路装置の製造工程を示す図（その５）である。
【図９】（Ｌ）は、図３の電圧可変容量素子を含む本発明の第１実施例による半導体集積回路装置の製造工程を示す図（その６）である。
【図１０】図３の電圧可変容量素子の電気特性を説明する図である。
【図１１】図３の電圧可変容量素子の電気的等価回路を示す図である。
【図１２】（Ａ），（Ｂ）は、本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その１）である。
【図１３】（Ｃ），（Ｄ）は、本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その２）である。
【図１４】（Ｅ）〜（Ｇ）は、本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その３）である。
【図１５】（Ｈ）〜（Ｉ）は、本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その４）である。
【図１６】（Ｊ）は、本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その５）である。
【図１７】（Ａ），（Ｂ）は、本発明の第３実施例による半導体集積回路装置の製造工程を示す図（その１）である。
【図１８】（Ｃ），（Ｄ）は、本発明の第３実施例による半導体集積回路装置の製造工程を示す図（その２）である。
【図１９】（Ｅ）は、本発明の第３実施例による半導体集積回路装置の製造工程を示す図（その３）である。
【図２０】（Ｆ）〜（Ｈ）は、本発明の第３実施例による半導体集積回路装置の製造工程を示す図（その４）である。
【図２１】（Ｉ）〜（Ｊ）は、本発明の第３実施例による半導体集積回路装置の製造工程を示す図（その５）である。
【図２２】（Ｋ）は、本発明の第３実施例による半導体集積回路装置の製造工程を示す図（その６）である。
【図２３】（Ａ），（Ｂ）は、本発明の第４実施例による電圧可変容量素子の構成を示す図である。
【図２４】（Ａ），（Ｂ）は、図２３の電圧可変容量素子の動作特性を、他の構造の素子と比較して示す図である。
【図２５】（Ａ）〜（Ｃ）は、図２４中の様々な素子の構造を示す図である。
【図２６】Ｓｉ基板中に様々な加速電圧で導入したＡｓイオンの不純物分布を示す図である。
【図２７】Ａｓイオンの加速電圧と電圧可変容量素子の動作特性との関係を示す図である。
【図２８】（Ａ），（Ｂ）は、本発明の第５実施例による半導体集積回路装置の製造工程を示す図（その１）である。
【図２９】（Ｃ），（Ｄ）は、本発明の第５実施例による半導体集積回路装置の製造工程を示す図（その２）である。
【図３０】（Ｅ）は、本発明の第５実施例による半導体集積回路装置の製造工程を示す図（その３）である。
【符号の説明】
１０　半導体基板
１１、１０１，２０１，３０１　ウェル領域
１２　ゲート絶縁膜
１３　制御電極
１３Ａ，１３Ｂ，１０３Ａ，１０３Ｂ，２０３Ａ，２０３Ｂ、３０３Ａ，３０３Ｂ　側壁絶縁膜
１４Ａ，１４Ｂ，１５Ａ，１５Ｂ　高濃度不純物拡散領域
２０，５０　電圧可変容量素子
１０２，２０２，３０２チャネル領域
１１３，２１３，３１３ゲート電極
１０４Ａ，１０４Ｂ，２０４Ａ，２０４Ｂ　ポケット領域
１０５Ａ，１０５Ｂ，２０５Ａ，２０５Ｂ、３０５Ａ，３０５Ｂ　ソースエクステンション領域，ドレインエクステンション領域
１０７Ａ，１０７Ｂ，２０７Ａ，２０７Ｂ，３０７Ａ，３０７Ｂ　ディープソース・ドレイン拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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