(57)【要約】【課題】書き込み速度を高速化できる磁気ランダムアクセスメモリ及びその書き込み方法を提供することを目的とする。【解決手段】磁気ランダムアクセスメモリの各ビット線４５を外部に接続するためのパッド５２を設け、書き込み時に、外部書き込み装置から直接的に書き込み電流を供給できるようにしたことを特徴とする。外部から複数のビット線に直接的に電流を流して書き込みを行うことができるので、ビット線を１本ずつ選択するのに比べて書き込み速度を高速化できる。【選択図】　　図１
2004047904.tif 000002
【特許請求の範囲】
【請求項１】
トンネル型磁気抵抗効果により情報を記憶するトンネル磁気抵抗素子を有するメモリセルが、マトリックス状に配置されたメモリセルアレイと、
前記トンネル磁気抵抗素子の下層側に配置され、前記メモリセルアレイ中のメモリセルの行を選択するワード線と、
前記トンネル磁気抵抗素子の上層側に配置され、前記メモリセルアレイ中のメモリセルの列を選択するビット線と、
前記ビット線の上層側に配置され、前記ビット線に電気的に接続されるパッドとを具備し、
書き込み時に、外部から前記パッドを介して前記ビット線に書き込み電流を流すことを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記パッドは、全ての前記ビット線にそれぞれ対応して設けられることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
前記パッドと前記ビット線との間に介在される配線を更に具備することを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項４】
前記ビット線に書き込み電流を流す前に、前記メモリセルアレイ中の全てのメモリセルの記憶情報を同じデータにイニシャライズすることを特徴とする請求項１乃至３いずれか１つの項に記載の磁気ランダムアクセスメモリ。
【請求項５】
前記イニシャライズは、外部の書き込み装置から前記パッドに電流を流して行うことを特徴とする請求項４に記載の磁気ランダムアクセスメモリ。
【請求項６】
前記イニシャライズは、外部から前記トンネル磁気抵抗素子に磁界を印加して行うことを特徴とする請求項４に記載の磁気ランダムアクセスメモリ。
【請求項７】
前記メモリセルは、電流通路の一端が前記トンネル磁気抵抗素子の一端に接続され、電流通路の他端がソース線に接続され、制御電極が前記ワード線に接続されたトランジスタを更に具備することを特徴とする請求項１乃至６いずれか１つの項に記載の磁気ランダムアクセスメモリ。
【請求項８】
前記メモリセルは、アノードが前記トンネル磁気抵抗素子の一端に接続され、カソードが前記ワード線に接続されたダイオードを更に具備することを特徴とする請求項１乃至６いずれか１つの項に記載の磁気ランダムアクセスメモリ。
【請求項９】
各ビット線にそれぞれ電気的に接続され、外部から直接アクセス可能なパッドを備えた磁気ランダムアクセスメモリにデータを書き込む方法であって、
書き込みに先立って、メモリセルとして働く複数のトンネル磁気抵抗素子の記憶情報を同じデータにイニシャライズするステップと、
データを書き込むメモリセルに対応するワード線とビット線を選択するステップと、
前記ワード線と前記ビット線で選択されたメモリセルに書き込むべきデータが、前記イニシャライズしたデータと異なるメモリセルに対して、外部から前記パッドを介して書き込み電流を流し、データを書き込むステップと
を具備することを特徴とする磁気ランダムアクセスメモリの書き込み方法。
【請求項１０】
前記イニシャライズするステップは、外部の書き込み装置から複数の前記パッドに書き込み電流を流し、複数の前記トンネル磁気抵抗素子にデータ“０”またはデータ“１”を同時に書き込むものであることを特徴とする請求項９に記載の磁気ランダムアクセスメモリの書き込み方法。
【請求項１１】
前記イニシャライズするステップは、外部からトンネル磁気抵抗素子に磁界を印加して、前記メモリセルアレイ中の全てのメモリセルにデータ“０”またはデータ“１”を書き込むものであることを特徴とする請求項９に記載の磁気ランダムアクセスメモリの書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、トンネル型磁気抵抗（Ｔｕｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｏ　Ｒｅｓｉｓｔｉｖｅ）効果により情報を記憶するトンネル磁気抵抗素子を用いてメモリセルを構成した磁気ランダムアクセスメモリ（ＭＲＡＭ：　Ｍａｇｍｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されている。そのうちの一つに、Ｒｏｙ　Ｓｃｈｅｕｅｒｌｅｉｎ　ｅｔ．　ａｌ．　によって提案されたトンネル型磁気抵抗（Ｔｕｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｏ　Ｒｅｓｉｓｔｉｖｅ：以下、ＴＭＲと略記する）効果を利用したメモリ、いわゆる磁気ランダムアクセスメモリがある（例えば、ＩＳＳＣＣ２０００　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｐ．１２８　”Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ”を参照）。
【０００３】
磁気ランダムアクセスメモリは、ＴＭＲ素子により“１”，“０”の情報を記憶する。このＴＭＲ素子は、図８に示すように２つの磁性層（強磁性層）１１，１２により絶縁層（トンネルバリア）１３を挟んだ構造部を有する。ＴＭＲ素子１０に記憶される情報は、２つの磁性層１１，１２のスピンの向きが平行かまたは反平行かによって判断される。
【０００４】
ここで、スピンの向きが平行とは、図９（ａ）に示すように２つの磁性層１１，１２のスピンの向きが同じであることを意味し、反平行とは図９（ｂ）に示すように２つの磁性層１１，１２のスピンの向きが逆平行であることを意味する（矢印の向きがスピンの向きを示している）。
【０００５】
なお、通常、２つの磁性層１１，１２の一方側には反強磁性層１４が配置されている。この反強磁性層１４は、一方側の磁性層１２のスピンの向きを固定し、他方側の磁性層１１のスピンの向きのみを変えることにより、情報を容易に書き換えるための部材であり、固定層と呼ばれている。また、一方側の磁性層１２はピン層、他方側の磁性層１１はメモリ層または記録層と呼ばれている。
【０００６】
図９（ａ）に示すように、２つの磁性層（メモリ層とピン層）１１，１２のスピンの向きが平行となった場合、これら２つの磁性層１１，１２に挟まれた絶縁層１３を流れるトンネル電流が大きくなり、ＴＭＲ素子１０の抵抗値（トンネル抵抗）は最も低くなる。この状態が“１”である。また、図９（ｂ）に示すように、２つの磁性層１１，１２のスピンの向きが反平行になった場合、これら２つの磁性層１１，１２に挟まれた絶縁層１３を流れるトンネル電流が小さくなり、トンネル抵抗は最も高くなる。この状態が“０”である。
【０００７】
次に、上記ＴＭＲ素子１０をメモリセルとして用いる磁気ランダムアクセスメモリに対する書き込み動作の原理について、図１０を参照しつつ簡単に説明する。
【０００８】
メモリセルとして働く各ＴＭＲ素子ＭＣ１１〜ＭＣｎｍは、マトリックス状に配置される。これらのＴＭＲ素子ＭＣ１１〜ＭＣｎｍは、書き込みワード線ＷＬ１〜ＷＬｎとビット線（データ選択線）ＢＬ１〜ＢＬｍとの交差位置近傍に配置される。そして、書き込みは、選択した書き込みワード線ＷＬｉ（ｉ＝１〜ｎ）及びビット線ＢＬｊ（ｊ＝１〜ｍ）に電流を流し、両配線ＷＬｉ，ＢＬｊに流れる電流によリ生成される磁界を用いて、ＴＭＲ素子ＭＣｉｊにおけるメモリ層のスピンの向きをピン層と平行または反平行にすることにより達成される。
【０００９】
例えば、図１０に示すように、書き込み時に、ビット線ＢＬ３には一方向に向かう電流のみを流し、書き込みワード線ＷＬ２には書き込み情報（データ）に応じて一方向または他方向に向かう電流を流す。書き込みワード線ＷＬ２に一方向に向かう電流を流すとき、ＴＭＲ素子ＭＣ２３のメモリ層のスピンの向きは、ピン層と平行（“１”の状態）となる。一方、書き込みワード線ＷＬ２に他方向に向かう電流を流すとき、ＴＭＲ素子ＭＣ２３のメモリ層のスピンの向きは、ピン層と反平行（“０”の状態）となる。
【００１０】
上記ＴＭＲ素子ＭＣ１１〜ＭＣｎｍにおけるピン層のスピンの向きが変わる原理は、次の通りである。
【００１１】
図１１のＴＭＲ曲線に示すように、ＴＭＲ素子のＥａｓｙ−Ａｘｉｓ（長辺）方向に磁界Ｈｘをかけると、ＴＭＲ素子の抵抗値は１７％程度変化する。この抵抗変化率、すなわち変化の前後の抵抗値の比はＭＲ比と呼ばれる。なお、ＭＲ比は、磁性層の性質により変化する。現在では、磁性層の材料を選択することにより、ＭＲ比が５０％程度のＴＭＲ素子も得られている。
【００１２】
ＴＭＲ素子には、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ（短辺）方向の磁界Ｈｙとの合成磁界が掛かる。図１１の実線及び破線に示したように、Ｈａｒｄ−Ａｘｉｓ方向の磁界Ｈｙの大きさによって、ＴＭＲ素子の抵抗値を変えるために必要なＥａｓｙ−Ａｘｉｓ方向の磁界Ｈｘの大きさも変化する。この現象を利用することにより、マトリックス状に配置されたメモリセルのうち、選択された書き込みワード線及び選択されたビット線の交点に存在するＴＭＲ素子のみにデータを書き込むことができる。
【００１３】
ＴＭＲ素子のアステロイド曲線は、例えば図１２の実線で示すようになる。すなわち、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線（実線）の外側（例えば、黒丸の位置）にあれば、磁性層のスピンの向きを反転させることができる。
【００１４】
逆に、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線（実線）の内側（例えば、白丸の位置）にある場合には、磁性層のスピンの向きを反転させることはできない。
【００１５】
従って、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙとの合成磁界の大きさを変え、合成磁界の大きさのＨｘ−Ｈｙ平面内における位置を変えることにより、ＴＭＲ素子に対するデータの書き込みを制御できる。
【００１６】
しかしながら、上記構成の磁気ランダムアクセスメモリ及びその書き込み方法では、ＤＲＡＭと同様、書き込み速度が同時にアクセスできるビット数やアドレスを切り替える回路の速度などで律速されてしまう。
【００１７】
なお、読み出しは、選択されたＴＭＲ素子に電流を流し、そのＴＭＲ素子の抵抗値を検出することにより容易に行うことができる。例えば、ＴＭＲ素子に直列にスイッチ素子を接続し、選択された読み出しワード線に接続されているスイッチ素子のみをオン状態にして電流経路を生成する。この結果、選択されたＴＭＲ素子のみに電流が流れるため、そのＴＭＲ素子のデータを読み出すことができる。
【００１８】
【発明が解決しようとする課題】
上記のように従来の磁気ランダムアクセスメモリは、書き込み速度が同時にアクセスできるビット数やアドレスを切り替える回路の速度などで律速されてしまう、という問題があった。
【００１９】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、書き込み速度を高速化できる磁気ランダムアクセスメモリ及びその書き込み方法を提供することにある。
【００２０】
【課題を解決するための手段】
この発明の磁気ランダムアクセスメモリは、トンネル型磁気抵抗効果により情報を記憶するトンネル磁気抵抗素子を有するメモリセルが、マトリックス状に配置されたメモリセルアレイと、前記トンネル磁気抵抗素子の下層側に配置され、前記メモリセルアレイ中のメモリセルの行を選択するワード線と、前記トンネル磁気抵抗素子の上層側に配置され、前記メモリセルアレイ中のメモリセルの列を選択するビット線と、前記ビット線の上層側に配置され、前記ビット線に電気的に接続されるパッドとを具備し、書き込み時に、外部から前記パッドを介して前記ビット線に書き込み電流を流すことを特徴としている。
【００２１】
また、この発明の磁気ランダムアクセスメモリの書き込み方法は、各ビット線にそれぞれ電気的に接続され、外部から直接アクセス可能なパッドを備えた磁気ランダムアクセスメモリにデータを書き込む方法であって、書き込みに先立って、メモリセルとして働く複数のトンネル磁気抵抗素子の記憶情報を同じデータにイニシャライズするステップと、データを書き込むメモリセルに対応するワード線とビット線を選択するステップと、前記ワード線と前記ビット線で選択されたメモリセルに書き込むべきデータが、前記イニシャライズしたデータと異なるメモリセルに対して、外部から前記パッドを介して書き込み電流を流し、データを書き込むステップとを具備することを特徴としている。
【００２２】
上記のような構成並びに方法によれば、外部から複数のビット線に直接的に電流を流して書き込みを行うことができるので、ビット線を１本ずつ選択するのに比べて書き込み速度を高速化できる。
【００２３】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係る磁気ランダムアクセスメモリ及びその書き込み方法について説明するためのもので、メモリセル部の概略構成例を示す断面図である。
【００２４】
Ｐ型シリコン基板（Ｐ−ｓｕｂ）２１の主表面に、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）領域２２−１，２２−２，２２−３，…が形成されて素子分離されている。上記ＳＴＩ領域２２−１，２２−２，２２−３，…により区画されたシリコン基板２１の主表面には、メモリセルＭＣ１，ＭＣ２，…が形成されている。各々のメモリセルＭＣ１，ＭＣ２，…は、ＭＯＳＦＥＴ　Ｔｒ−１，Ｔｒ−２，…とＴＭＲ素子１０−１，１０−２，…とで構成されている。
【００２５】
メモリセルＭＣ１に着目すると、上記ＳＴＩ領域２２−１，２２−２により区画されたシリコン基板２１の主表面に、ＭＯＳＦＥＴ　Ｔｒ−１のソース，ドレイン領域となるＮ＋型の不純物拡散領域２４−１，２５−１が形成されている。上記ソース，ドレイン領域２４−１，２５−１間のシリコン基板２１上には、ゲート絶縁膜２６−１が設けられ、このゲート絶縁膜２６−１上に読み出しワード線として働くゲート電極２７−１が形成されている。上記シリコン基板２１及びゲート電極２７−１上には、第１の層間絶縁膜２８が形成される。この層間絶縁膜２８の上記ソース，ドレイン領域２４−１，２５−１上には、コンタクトホール２９−１，３０−１が形成されている。
【００２６】
上記層間絶縁膜２８上には、第１層目の金属層からなるソース線３１−１と配線３２−１が形成されている。上記ソース線３１−１は、上記コンタクトホール２９−１内に形成された金属プラグ３３−１を介してソース領域２４−１に電気的に接続される。上記配線３２−１は、上記コンタクトホール３０−１内に形成された金属プラグ３４−１を介してドレイン領域２５−１に電気的に接続される。
【００２７】
上記層間絶縁膜２８、ソース線３１−１及び配線３２−１上には、第２の層間絶縁膜３５が形成される。この層間絶縁膜３５の上記配線３２−１上には、コンタクトホール３６−１が形成されている。上記層間絶縁膜３５上には、第２層目の金属層からなる書き込みワード線３７−１と配線３８−１が形成されている。この書き込みワード線３７−１は、上記読み出しワード線（ゲート電極２７−１）と同じ方向に沿って形成されている。また、上記配線３８−１は、配線３２−１上に形成されており、上記コンタクトホール３６−１に埋め込まれた金属プラグ３９−１を介して上記配線３２−１と電気的に接続されている。
【００２８】
上記第２の層間絶縁膜３５−１、上記書き込みワード線３７−１及び配線３８−１上には、第３の層間絶縁膜４０が形成される。この層間絶縁膜４０の上記配線３８−１上にはコンタクトホール４１−１が形成されている。上記層間絶縁膜４０上には、第３層目の金属層からなる配線４２−１が形成されている。この配線４２−１は、上記配線層３８−１上から書き込みワード線３７−１上に延設されており、上記層間絶縁膜４０に形成されたコンタクトホール４１−１に埋め込まれた金属プラグ４３−１を介して上記配線３８−１に電気的に接続される。
【００２９】
上記第３の層間絶縁膜４０上及び上記配線４２−１上には第４の層間絶縁膜４４が形成され、この層間絶縁膜４４における上記配線４２−１上の書き込みワード線３７−１上に対応する位置にＴＭＲ素子１０−１が設けられる。このＴＭＲ素子１０−１は、図８に示したように、２つの強磁性層（メモリ層とピン層）１１，１２により絶縁層（トンネルバリア）１３を挟んだ構造部を有し、これら２つの強磁性層１１，１２の一方側には固定層としての反強磁性層１４が配置されている。ここで、上記ＴＭＲ素子１０−１のスピンの向きは、紙面に対して垂直方向でも平行方向でもかまわない。
【００３０】
メモリセルＭＣ２も、上記メモリセルＭＣ１と同様な構成であり、図示しない他のメモリセルも同様に構成されている。そして、これらのメモリセルが図１０に示したようにマトリックス状に配置されている。
【００３１】
上記層間絶縁膜４４及び上記ＴＭＲ素子１０−１，１０−２，…上には、第４層目の金属層からなるビット線（読み出し・書き込み兼用）４５が上記書き込みワード線３７−１，３７−２，…及び上記読み出しワード線２７−１，２７−２，…と交差する方向に配置されている。
【００３２】
このビット線４５上には絶縁膜（表面保護膜）５０が形成されている。この絶縁膜５０におけるビット線４５の端部に対応する位置には、コンタクトホール５１が形成されている。上記絶縁膜５０上のコンタクトホール５１に対応する位置には、パッド５２が形成されている。このパッド５２は、上記コンタクトホール５１内に形成された金属プラグ５３を介してビット線４５に接続されている。上記パッド５２はビット線毎に設けられており、各ビット線を外部から直接アクセスできるようになっている。
【００３３】
上記のような構成において、データの書き込み時には、書き込みワード線３７−１，３７−２，…とビット線４５を書き込み配線として用い、これらの配線に電流を流すことにより磁場を発生し、書き込みデータに応じてＴＭＲ素子１０−１，１０−２，…中のメモリ層のスピンの向きを変える。この際、図２のブロック図に示すように、外部書き込み装置１００から上記ビット線４５に接続された各パッド５２を介して、ＭＲＡＭチップ２００内の全てのビット線４５に同時に電流を流す。この状態で、ＭＲＡＭチップ２００の内部で電流を発生させ、書き込みワード線３７−１，３７−２，…を順次選択（アドレッシング）して電流を流す。
【００３４】
一方、読み出し時においては、読み出しワード線２７−１，２７−２，…により、スイッチング素子であるＭＯＳＦＥＴ　Ｔｒ−１，Ｔｒ−２，…をオン状態にして、ビット線４５からＴＭＲ素子１０−１，１０−２，…及びＭＯＳＦＥＴＴｒ−１，Ｔｒ−２，…を介してソース線３１−１，３１−２，…へと電流を流す。
【００３５】
上記のような構成並びに書き込み方法によれば、パッド５２を用いて、外部から全てのビット線４５に同時に書き込み電流を流すことができるので、ビット線を１本ずつ選択する場合に比べて書き込み速度を高速化できる。
【００３６】
（変形例１）
なお、上記第１の実施の形態では、メモリセル中のスイッチ素子としてＭＯＳＦＥＴを用いる場合を例にとって説明したが、他のスイッチ素子、例えばバイポーラトランジスタを用いても良いのは勿論である。バイポーラトランジスタを用いる場合には、ベース電極に読み出しワード線を接続し、エミッタ電極（またはコレクタ電極）にソース線を接続し、コレクタ電極（またはエミッタ電極）にＴＭＲ素子の一端を接続する。
【００３７】
（変形例２）
上記第１の実施の形態では、全てのビット線４５に同時に電流を流した状態で、書き込みワード線３７−１，３７−２，…をアドレッシングして電流を流す場合について説明した。しかし、上記書き込みの前に、上記外部書き込み装置１００を用いて全てのメモリセルをデータ“０”あるいはデータ“１”にイニシャライズし、イニシャライズしたデータと異なるデータのみを書き込むことにより、書き込み速度のより高速化が図れる。
【００３８】
すなわち、次のようなステップで書き込みを行う。
【００３９】
まず、書き込みに先立って、外部書き込み装置１００を用いてメモリセルＭＣ１，ＭＣ２，…（ＴＭＲ素子１０−１，１０−２，…）の記憶情報を同じデータ“０”またはデータ“１”にイニシャライズする（ステップ１）。
【００４０】
次に、データを書き込むメモリセルに対応する書き込みワード線３７−１，３７−２，…とビット線４５を選択する（ステップ２）。
【００４１】
そして、書き込みワード線３７−１，３７−２，…とビット線４５で選択されたメモリセルＭＣ１，ＭＣ２，…に書き込むべきデータが、イニシャライズしたデータと異なるメモリセルに対して、外部からパッド５２を介して書き込み電流を流し、データを書き込む（ステップ３）。
【００４２】
以下、書き込みワード線の選択を順次変えてステップ２とステップ３の動作を繰り返す。
【００４３】
上記のような書き込み方法によれば、イニシャライズしたデータと異なるデータ“１”またはデータ“０”のメモリセルに対してのみ書き込みを行えば良いので、外部書き込み装置１００の消費電力を抑えることができる。
【００４４】
（変形例３）
上記変形例２では、外部書き込み装置１００を用いてイニシャライズを行ったが、外部からＴＭＲ素子に磁界を印加し、前記メモリセルアレイ中の全てのメモリセルにデータ“０”またはデータ“１”を書き込むようにしても良い。
【００４５】
こうすることで、変形例２と同様に、イニシャライズしたデータと異なるデータ“１”またはデータ“０”のメモリセルに対してのみ書き込みを行えば良いので、外部書き込み装置１００の消費電力を抑えることができる。
【００４６】
（変形例４）
また、上記第１の実施の形態では、ビット線４５に金属プラグ５３を介してパッド５２を接続したが、図３に示すように配線５７を介在しても良い。この配線５７は、絶縁膜５０に形成されたコンタクトホール５６に埋め込まれた金属プラグ５８により、ビット線４５の端部に電気的に接続されている。上記絶縁膜５０上及び配線５７上には、絶縁膜（表面保護膜）５５が形成されている。この絶縁膜５５における上記配線５７上に対応する位置には、コンタクトホール５１が形成されている。上記絶縁膜５５上のコンタクトホール５１に対応する位置には、パッド５２が形成されている。このパッド５２は、上記コンタクトホール５１内に形成された金属プラグ５３を介して配線５７に接続されている。上記パッド５２はビット線毎に設けられており、各ビット線を外部から直接アクセスできるようになっている。
【００４７】
他の構成は図１と同様であるので、図３において上記図１と同一部分に同じ符号を付してその詳細な説明は省略する。
【００４８】
このような構成であってもパッド５２と配線５７を経由して、外部から全てのビット線４５に同時に書き込み電流を流すことができる。よって、ビット線を１本ずつ選択する場合に比べて書き込み速度を高速化できる。
【００４９】
［第２の実施の形態］
図４は、この発明の第２の実施の形態に係る磁気ランダムアクセスメモリ及びその書き込み方法について説明するためのもので、メモリセル部の概略構成例を示す断面図である。このメモリセルはクロスポイント型と呼ばれるもので、Ｐ型シリコン基板２１の主表面に、ＳＴＩ領域２２−１，２２−２，２２−３，…が形成されて素子分離されている。上記ＳＴＩ領域２２−１，２２−２，２２−３，…により区画されたシリコン基板２１の主表面には、メモリセルＭＣ１，ＭＣ２，…が形成されている。各々のメモリセルＭＣ１，ＭＣ２，…は、ダイオードＤ−１，Ｄ−２，…とＴＭＲ素子１０−１，１０−２，…とで構成されている。
【００５０】
メモリセルＭＣ１に着目すると、上記ＳＴＩ領域２２−１，２２−２により区画されたシリコン基板２１の主表面に、ダイオードＤ−１のアノード領域となるＮ＋型の不純物拡散領域４６−１が形成されている。このアノード領域４６−１中の一部には、ダイオードＤ−１のカソード領域となるＰ＋型の不純物拡散領域４７−１が形成されている。上記シリコン基板２１上には、第１の層間絶縁膜２８が形成され、この層間絶縁膜２８のカソード領域４６−１及び上記アノード領域４７−１上にコンタクトホール２９−１，３０−１が形成されている。
【００５１】
上記層間絶縁膜２８上には、第１層目の金属層からなるワード線４８−１と配線３２−１が形成されている。上記ワード線４８−１は、上記コンタクトホール２９−１内に形成された金属プラグ３３−１を介してカソード領域４６−１に電気的に接続され、上記配線３２−１は、上記コンタクトホール３０−１内に形成された金属プラグ３４−１を介してアノード領域４７−１に電気的に接続される。
【００５２】
上記層間絶縁膜２８、ワード線４８−１及び配線３２−１上には、第２の層間絶縁膜３５が形成され、この層間絶縁膜３５の上記配線３２−１上にコンタクトホール３６−１が形成されている。上記層間絶縁膜３５−１上には、第２層目の金属層からなる書き込みワード線３７−１と配線３８−１が形成されている。この書き込みワード線３７−１は、上記ワード線４８−１と同じ方向に沿って形成されている。また、上記配線３８−１は、配線３２−１上に形成されており、上記コンタクトホール３６−１に埋め込まれた金属プラグ３９−１を介して上記配線３２−１と電気的に接続されている。
【００５３】
上記第２の層間絶縁膜３５、上記書き込みワード線３７−１及び配線３８−１上には、第３の層間絶縁膜４０が形成される。この層間絶縁膜４０の上記配線３８−１上にはコンタクトホール４１−１が形成されている。上記層間絶縁膜４０上には、第３層目の金属層からなる配線４２−１が形成されている。この配線４２−１は、上記配線層３８−１上から書き込みワード線３７−１上に延設されており、上記層間絶縁膜４０に形成されたコンタクトホール４１−１に埋め込まれた金属プラグ４３−１を介して上記配線３８−１に電気的に接続される。
【００５４】
上記第３の層間絶縁膜４０上及び上記配線４２−１上には第４の層間絶縁膜４４が形成され、この層間絶縁膜４４における上記配線４２−１上の書き込みワード線３７−１上に対応する位置にＴＭＲ素子１０−１が設けられる。このＴＭＲ素子１０−１は、図１３に示したように、２つの強磁性層（メモリ層とピン層）１１，１２により絶縁層（トンネルバリア）１３を挟んだ構造部を有し、これら２つの強磁性層１１，１２の一方側には固定層としての反強磁性層１４が配置されている。ここで、上記ＴＭＲ素子１０−１のスピンの向きは、紙面に対して垂直方向でも平行方向でもかまわない。
【００５５】
メモリセルＭＣ２も、上記メモリセルＭＣ１と同様な構成であり、図示しない他のメモリセルも同様に構成されている。そして、これらのメモリセルが図１０に示したようにマトリックス状に配置されている。
【００５６】
上記層間絶縁膜４４及び上記ＴＭＲ素子１０−１，１０−２，…上には、第４層目の金属層からなるビット線（読み出し・書き込み兼用）４５が上記書き込みワード線３７−１，３７−２，…と交差する方向に配置されている。
【００５７】
このビット線４５上には絶縁膜（表面保護膜）５０が形成されている。この絶縁膜５０におけるビット線４５の端部に対応する位置には、コンタクトホール５１が形成されている。上記絶縁膜５０上のコンタクトホール５１に対応する位置には、パッド５２が形成されている。このパッド５２は、上記コンタクトホール５１内に形成された金属プラグ５３を介してビット線４５に接続される。上記パッド５２はビット線毎に設けられており、各ビット線を外部から直接アクセスできるようになっている。
【００５８】
上記のような構成では、データの書き込み時には、ワード線４８−１，４８−２，…とビット線４５の２本の配線を用い、これらの配線に電流を流すことにより磁場を発生し、書き込みデータに応じてＴＭＲ素子１０−１，１０−２，…中のメモリ層のスピンの向きを変える。この書き込みに際して、図２のブロック図に示したように、外部書き込み装置１００から上記ビット線４５に接続された各パッド５２を介して、ＭＲＡＭチップ２００内の全てのビット線４５に同時に電流を流す。この状態で、ＭＲＡＭチップ２００の内部で電流を発生させ、ワード線４８−１，４８−２，…をアドレッシングして電流を流す。
【００５９】
読み出し動作も書き込み動作と同様に、ワード線４８−１，４８−２，…とビット線４５の２本の配線で行う。
【００６０】
なお、本実施の形態では、ダイオードＤ−１，Ｄ−２，…の整流性を利用して選択セルのみへの書き込みと読み出しを行うため、各配線に印加するバイアス電圧をコントロールする必要がある。
【００６１】
（変形例１）
上記第２の実施の形態では、全てのビット線４５に同時に電流を流した状態で、書き込みワード線３７−１，３７−２，…をアドレッシングして電流を流す場合について説明した。しかし、上述した第１の実施の形態における変形例２と同様に、上記書き込みの前に、上記外部書き込み装置１００を用いて全てのメモリセルをデータ“０”あるいはデータ“１”にイニシャライズし、イニシャライズしたデータと異なるデータのみを書き込むことにより、書き込み速度のより高速化が図れる。
【００６２】
（変形例２）
上記変形例１では、外部書き込み装置１００を用いてイニシャライズを行ったが、外部からＴＭＲ素子に磁界を印加し、前記メモリセルアレイ中の全てのメモリセルにデータ“０”またはデータ“１”を書き込むようにしても良い。
【００６３】
こうすることで、変形例１と同様に、イニシャライズしたデータと異なるデータ“１”あるいはデータ“０”のメモリセルに対してのみ書き込みを行えば良いので、外部書き込み装置１００の消費電力を抑えることができる。
【００６４】
（変形例３）
また、上記第２の実施の形態では、ビット線４５に金属プラグ５３を介してパッド５２を接続したが、図５に示すように配線５７を介在しても良い。この配線５７は、絶縁膜５０に形成されたコンタクトホール５６に埋め込まれた金属プラグ５８により、ビット線４５の端部に電気的に接続されている。
【００６５】
基本的な構成は図４及び図３と同様であるので、図５において上記図４及び図３と同一部分に同じ符号を付してその詳細な説明は省略する。
【００６６】
このような構成であってもパッド５２と配線５７を経由して、外部から全てのビット線４５を直接アクセスして同時に書き込み電流を流すことができる。よって、ビット線を１本ずつ選択する場合に比べて書き込み速度を高速化できる。
【００６７】
［第３の実施の形態］
図６に示す構成のメモリセルも、図４及び図５と同様にクロスポイント型と呼ばれるものである。このメモリセルＭＣ１，ＭＣ２，…では、ＭＯＳＦＥＴやダイオード等のスイッチ素子は用いていない。すなわち、Ｐ型シリコン基板（Ｐ−ｓｕｂ）２１の主表面には、ＳＴＩ領域２２が形成されている。このＳＴＩ領域２２及びシリコン基板２１上には、層間絶縁膜４９が形成されている。この層間絶縁膜４９中にはワード線４８−１，４８−２，…が埋め込まれており、このワード線４８−１，４８−２，…上にＴＭＲ素子１０−１，１０−２，…がそれぞれ設けられる。これらのＴＭＲ素子１０−１，１０−２，…は、図１３に示したように、２つの強磁性層（メモリ層とピン層）１１，１２により絶縁層（トンネルバリア）１３を挟んだ構造部を有し、これら２つの強磁性層１１，１２の一方側には固定層としての反強磁性層１４が配置されている。ここで、上記ＴＭＲ素子１０−１，１０−２，…のスピンの向きは、紙面に対して垂直方向でも平行方向でもかまわない。
【００６８】
上記層間絶縁膜４９及び上記ＴＭＲ素子１０−１，１０−２，…上には、金属層からなるビット線（読み出し・書き込み兼用）４５が上記ワード線４８−１，４８−２，…と交差する方向に配置されている。
【００６９】
上記のような構成では、データの書き込み時には、ワード線４８−１，４８−２，…とビット線４５の２本の配線を用い、これらの配線に電流を流して磁場を発生し、書き込みデータに応じてＴＭＲ素子１０−１，１０−２，…中のメモリ層のスピンの向きを変える。この書き込みに際して、図２のブロック図に示したように、外部書き込み装置１００から上記ビット線４５に接続された各パッド５２を介して、ＭＲＡＭチップ２００内の全てのビット線４５に同時に電流を流す。この状態で、ＭＲＡＭチップ２００の内部で電流を発生させ、ワード線４８−１，４８−２，…をアドレッシングして電流を流す。
【００７０】
読み出し動作も書き込み動作と同様に、ワード線４８−１，４８−２，…とビット線４５の２本の配線で行う。
【００７１】
このタイプのメモリセルは、ワード線４８−１，４８−２，…とビット線４５の２本の配線のみを使用して読み出しと書き込み動作を行うため、選択セル以外のセルにも電流が流れる。このため回路動作に工夫が必要である。
【００７２】
（変形例１）
上記第３の実施の形態では、全てのビット線４５に同時に電流を流した状態で、書き込みワード線３７−１，３７−２，…をアドレッシングして電流を流す場合について説明した。しかし、上述した第１の実施の形態における変形例２及び第２の実施の形態における変形例１と同様に、上記書き込みの前に、上記外部書き込み装置１００を用いて全てのメモリセルをデータ“０”あるいはデータ“１”にイニシャライズし、イニシャライズしたデータと異なるデータのみを書き込むことにより、書き込み速度のより高速化が図れる。
【００７３】
（変形例２）
上記変形例１では、外部書き込み装置１００を用いてイニシャライズを行ったが、外部からＴＭＲ素子に磁界を印加し、前記メモリセルアレイ中の全てのメモリセルにデータ“０”またはデータ“１”を書き込むようにしても良い。
【００７４】
こうすることで、変形例１と同様に、イニシャライズしたデータと異なるデータ“１”あるいはデータ“０”のメモリセルに対してのみ書き込みを行えば良いので、外部書き込み装置１００の消費電力を抑えることができる。
【００７５】
（変形例３）
また、上記第３の実施の形態では、ビット線４５に金属プラグ５３を介してパッド５２を接続したが、図７に示すように配線５７を介在しても良い。この配線５７は、絶縁膜５０に形成されたコンタクトホール５６に埋め込まれた金属プラグ５８により、ビット線４５の端部に電気的に接続されている。
【００７６】
基本的な構成は図６及び図５と同様であるので、図７において上記図６及び図５と同一部分に同じ符号を付してその詳細な説明は省略する。
【００７７】
このような構成であってもパッド５２と配線５７を経由して、外部から全てのビット線４５に同時に書き込み電流を流すことができる。よって、ビット線を１本ずつ選択する場合に比べて書き込み速度を高速化できる。
【００７８】
上述した各実施の形態及びその変形例においては、ビット線の数が多いとパッドの数を増やす必要がある。そこで、ビット線数を制限してワード線数を増加させることにより、パッドの数を低減できる。
【００７９】
磁気ランダムアクセスメモリは、フラッシュメモリ等の他の不揮発性メモリに比べて高速なアクセスができるので、この発明を適用することにより音響データや画像データ等の高速なダウンロードが可能になる。
【００８０】
以上第１乃至第３の実施の形態とその変形例を用いてこの発明の説明を行ったが、この発明は上記各実施の形態とその変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００８１】
【発明の効果】
以上説明したように、この発明によれば、書き込み速度を高速化できる磁気ランダムアクセスメモリ及びその書き込み方法が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る磁気ランダムアクセスメモリ及びその書き込み方法について説明するためのもので、メモリセル部の概略構成例を示す断面図。
【図２】この発明の第１の実施の形態に係る磁気ランダムアクセスメモリの書き込み方法について説明するためのブロック図。
【図３】この発明の第１の実施の形態に係る磁気ランダムアクセスメモリ及びその書き込み方法の変形例について説明するためのもので、メモリセル部の概略構成例を示す断面図。
【図４】この発明の第２の実施の形態に係る磁気ランダムアクセスメモリ及びその書き込み方法について説明するためのもので、メモリセル部の概略構成例を示す断面図。
【図５】この発明の第２の実施の形態に係る磁気ランダムアクセスメモリ及びその書き込み方法の変形例について説明するためのもので、メモリセル部の概略構成例を示す断面図。
【図６】この発明の第３の実施の形態に係る磁気ランダムアクセスメモリ及びその書き込み方法について説明するためのもので、メモリセル部の概略構成例を示す断面図。
【図７】この発明の第３の実施の形態に係る磁気ランダムアクセスメモリ及びその書き込み方法の変形例について説明するためのもので、メモリセル部の概略構成例を示す断面図。
【図８】磁気ランダムアクセスメモリで用いられるＴＭＲ素子の構成例を示す断面図。
【図９】ＴＭＲ素子におけるピン層のスピンの向きについて説明するための断面図。
【図１０】ＴＭＲ素子に対する書き込み動作の原理について説明するための概略図。
【図１１】ＴＭＲ曲線を示す図。
【図１２】アステロイド曲線を示す図。
【符号の説明】
１０−１，１０−２…ＴＭＲ素子
２７−１，２７−２…ゲート電極（読み出しワード線）
３７−１，３７−２…書き込みワード線
４５…ビット線
４８−１，４８−２…ワード線
５２…パッド
５７…配線
１００…外部書き込み装置
２００…ＭＲＡＭチップ
ＭＣ１，ＭＣ２…メモリセル（ＴＭＲ素子）
Ｔｒ−１，Ｔｒ−２…ＭＯＳＦＥＴ
Ｄ１，Ｄ２…ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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