(57)【要約】【課題】本発明は、マザーボードへの実装が容易であって、かつ低コストなパッケージ型半導体装置を提供することを目的とする。【解決手段】本発明に係るパッケージ型半導体装置は、集積回路１１と、狭ピッチで形成された第１バンプパッド１２と、を有する集積化チップ１と；第１バンプパッド１２と相対するように形成された第２バンプパッド２１と、広ピッチ（ワイヤ接続可能ピッチ）で形成されたリードパッド２２と、各パッド間を電気的に接続する配線２３と、を有する非集積化チップ２と；を有して成り、両チップ１、２を互いにバンプ接続した上で樹脂封止して成る構成としている。【選択図】　　　図１
2004140169.tif 000002
【特許請求の範囲】
【請求項１】
装置機能を実現する集積回路と、所定間隔で形成された第１のバンプ接続用パッドと、を有する少なくとも１つの集積化チップと、
第１のバンプ接続用パッドと相対するように形成された第２のバンプ接続用パッドと、前記所定間隔よりも広い間隔で形成されたリード接続用パッドと、各パッド間を電気的に接続する配線と、を有する非集積化チップと、
を有して成り、両チップを互いにバンプ接続した上で樹脂封止して成ることを特徴とするパッケージ型半導体装置。
【請求項２】
第２のバンプ接続用パッドと前記リード接続用パッドのうち、少なくとも一方は前記配線と一体形成されて成ることを特徴とする請求項１に記載のパッケージ型半導体装置。
【請求項３】
第２のバンプ接続用パッドは、中央部が２段形成されて成ることを特徴とする請求項１または請求項２に記載のパッケージ型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マザーボード上に表面実装されるパッケージ型半導体装置に関するものである。
【０００２】
【従来の技術】
従来のパッケージ型半導体装置は、シリコンウェハ等から成る半導体基板上に装置機能を実現する集積回路と、所定間隔（リードに繋がるワイヤをボンディング可能な間隔）で形成されたリード接続用パッド（以下、パッドと呼ぶ）と、集積回路の静電破壊を防止する保護回路と、該保護回路を介して集積回路とパッドを電気的に接続する配線と、パッドを除いた各部を覆う保護膜と、を有し、これらを樹脂で封止して成る構成とされていた（特許文献１参照）。
【０００３】
上記構成から成るパッケージ型半導体装置のコスト低減に最も有効な方法は、半導体基板のサイズを縮小して１ウェハから切り出せるチップ数を増やし、その単価を下げることである。そのため、従来では、集積回路の形成プロセスを微細化して、集積回路の集積度を向上させる開発が盛んに行われてきた。
【０００４】
【特許文献１】
特開２００１−２１７３７１号公報
【特許文献２】
特開２０００−０１２７３３号公報
【特許文献３】
特開２０００−２２３６５２号公報
【０００５】
【発明が解決しようとする課題】
確かに、上記構成から成るパッケージ型半導体装置において、集積回路の集積度を向上させていけば、ある程度までは半導体基板のサイズを縮小してコスト低減を実現することが可能である。
【０００６】
しかしながら、上記構成から成るパッケージ型半導体装置には、集積回路の集積度があるレベルまで達すると、今度はＩ／Ｏ領域サイズ（パッドの設置間隔や保護回路の奥行き）がネックとなって、半導体基板のサイズ縮小が行き詰まり、コストが下げ止まるという課題があった。なお、現状のワイヤボンディング精度を鑑みると、パッド設置間隔は最低でも１１０〜１４０［μｍ］必要であった。また、ワイヤボンディング時に高ストレスが加わるパッド直下には保護回路を配設することができないことを鑑みると、Ｉ／Ｏ領域の奥行きは最低でも数百［μｍ］以上必要であった。
【０００７】
このように、上記構成から成るパッケージ型半導体装置では、半導体チップの加工技術の進歩に伴って集積回路の集積度を現状より向上させたとしても、配線の設置スペースが増加していくだけでコスト低減には繋がらず、逆に高集積化による製造設備の高騰による製造費の上昇や歩留まり低下を招いてしまうといったジレンマに陥っていた。なお、従来では、集積回路の集積度向上によって生まれた空スペースにメモリアレイ等を付加してコストパフォーマンスを高めた製品も提供されてはいるが、このような構成では本質的なコストダウンを図ることができないため、さらなる低廉化を求めるユーザニーズには合致し得なかった。
【０００８】
なお、親チップと子チップを互いにチップオンチップ構造でバンプ接続して成るパッケージ型半導体装置であれば、ワイヤボンディング用パッドを必要としない子チップについて、集積回路の集積度向上に伴うサイズ縮小が可能である。しかしながら、チップオンチップ構造は、製造プロセスの異なる複数チップの複合化や、集積回路の大規模化に伴うチップ面積の拡大抑制（縦構造への転換）や、子チップ交換による他品種生産性の向上を目的として採用される構造であり、該構造を採用した従来のパッケージ型半導体装置では、当然親チップにも数多くの集積回路が形成されていた。そのため、子チップのコストダウンは図れても、親チップのコストダウンは望めなかった。
【０００９】
一方、従来ではＣＳＰ［Ｃｈｉｐ　Ｓｃａｌｅ　Ｐａｃｋａｇｅ］やＢＧＡ［Ｂａｌｌ　Ｇｒｉｄ　Ａｌｌａｙ］と呼ばれる技術（特許文献２参照）を採用し、サイズ縮小によるコスト低減を実現したパッケージ型半導体装置も実用化されているが、このような構成から成るパッケージ型半導体装置をマザーボードに直接実装するためには、その実装位置をカメラ認識等によって高精度に制御することのできる実装装置を用いねばならず、その導入には多大な設備投資が必要であった。そのため、資本力の乏しいユーザには、上記構成から成るパッケージ型半導体装置の導入が難しかった。
【００１０】
本発明は、上記の問題点に鑑み、マザーボードへの実装が容易であって、かつ低コストなパッケージ型半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るパッケージ型半導体装置は、装置機能を実現する集積回路と、所定間隔で形成された第１のバンプ接続用パッドと、を有する少なくとも１つの集積化チップと；第１のバンプ接続用パッドと相対するように形成された第２のバンプ接続用パッドと、前記所定間隔よりも広い間隔で形成されたリード接続用パッドと、各パッド間を電気的に接続する配線と、を有する非集積化チップと；を有して成り、両チップを互いにバンプ接続した上で樹脂封止して成る構成としている。
【００１２】
なお、上記構成から成るパッケージ型半導体装置において、第２のバンプ接続用パッドと前記リード接続用パッドのうち、少なくとも一方は前記配線と一体形成されて成る構成にするとよい。
【００１３】
また、上記構成から成るパッケージ型半導体装置において、第２のバンプ接続用パッドは、中央部が２段形成されて成る構成にするとよい。
【００１４】
【発明の実施の形態】
図１は本発明に係るパッケージ型半導体装置の一実施形態を示す概略構成図であり、（ａ）は上面図、（ｂ）はＸ−Ｘ’断面図をそれぞれ示している。本図に示すように、本実施形態のパッケージ型半導体装置は、集積化チップ１と非集積化チップ２を有して成り、両チップ１、２を互いにチップオンチップ構造でバンプ接続し、これらを樹脂５で封止して成る構成としている。
【００１５】
上記構成から成るパッケージ型半導体装置において、シリコンウェハ等から成る集積化チップ１には、装置機能を実現する集積回路１１と、所定間隔で形成された第１のバンプ接続用パッド１２（以下、第１バンプパッド１２と呼ぶ）と、集積回路１１の静電破壊を防止する保護回路１３と、保護回路１３を介して集積回路１１と第１バンプパッド１２を電気的に接続する配線１４と、第１バンプパッド１２を除く各部１１、１３、１４を覆う保護膜１５と、が形成されている。
【００１６】
一方、非集積化チップ２は、集積化チップ１と同様な膨張率のチップであるが集積化チップ１とは違って選択的な不純物拡散等の半導体プロセスを行わないチップである。非集積化チップ２の表面には絶縁膜２０が形成されており、該絶縁膜２０上には、第１バンプパッド１２と相対するように形成された第２のバンプ接続用パッド２１（以下、第２バンプパッド２１と呼ぶ）と、前記所定間隔よりも広い間隔（リード４に繋がるワイヤ３をボンディング可能な間隔）で形成されたリード接続用パッド２２（以下、リードパッド２２と呼ぶ）と、各パッド間を電気的に接続する配線２３と、が形成されている。なお、非集積化チップ２自体が絶縁物（ガラス基板等）である場合、絶縁膜２０を形成する必要はない。
【００１７】
上記のように、本実施形態のパッケージ型半導体装置は、半導体チップの加工技術の進歩に伴ってさらなるサイズ縮小を見込める集積回路１１を独立させた集積化チップ１と、設置間隔がネックとなってこれ以上のサイズ縮小が見込めないリードパッド２２のための非集積化チップ２と、に分離した構成である。
【００１８】
このような構成とすることにより、集積化チップ１については、集積回路１１の集積度向上及び後述する理由により、そのサイズ縮小を実現することができるようになるので、該集積化チップ１の単価を下げることができ、引いてはパッケージ型半導体装置全体のコストダウンを実現することが可能となる。すなわち、バンプ接続工程は、ワイヤボンディング工程と異なり、パッド近傍にダメージを与えることが少ないので、保護回路１３をバンプパッド直下（本実施形態では第１バンプパッド１２直上）に形成することができるとともに、パッドの大きさをワイヤボンディングの場合より小さくできる。従って、非集積化チップ２のサイズをその分だけ縮小することが可能となる。また、複数アレイから成る集積回路を複数個の集積化チップに分離すれば、ある集積化チップの歩留まりが低下したとしても、全体歩留まりには殆ど影響が及ばなくなるので、パッケージ型半導体装置全体のコストダウンに貢献することが可能となる。
【００１９】
また、本実施形態のパッケージ型半導体装置は、従来構成から成るパッケージ型半導体装置と同様に、広ピッチでパッケージから引き出されたリード４を介して、マザーボードとの電気的接続を確立する構成とされている。このような構成から成るパッケージ型半導体装置であれば、その実装位置をさほど高精度に制御することなく、既存の実装装置を用いてマザーボード上に実装することができるので、ＣＳＰやＢＧＡを採用したパッケージ型半導体装置と異なり、その導入に要するユーザの設備投資を最小限に抑えることが可能となる。
【００２０】
また、本実施形態のパッケージ型半導体装置は、非集積化チップ２上にパッド２１、２２と配線２３のみを形成し、集積回路を一切形成しない構成である。このような構成であれば、非集積化チップ２の基板素材として、最低限の物理強度を有する低廉な板状部材（ダミーシリコンやガラス基板など）を用いることができる上、その歩留まりをほぼ１００％に維持することができるようになるので、該非集積化チップ２の単価を集積化チップ１に比べて大幅に下げることができ、集積化チップ１を小さくできることによりパッケージ型半導体装置全体のコストダウンを実現することが可能となる。なお、非集積化チップ２の基板厚みについては、該基板上に形成する素子の歪み等を考慮する必要がないので、パッケージ型半導体装置全体の厚みを抑えたいのであれば、非集積化チップ２の基板厚みを物理強度限界まで薄くすることもできる。
【００２１】
さらに説明すれば、本実施形態のパッケージ型半導体装置は、図２に示すように、第２バンプパッド２１とリードパッド２２とをいずれも配線２３と一体形成して成る構成（本実施形態では、膜厚６［μｍ］の導電性金属膜を形成後に、レジスト処理・エッチング処理を施すことで形成）とされている。このような構成とすることにより、内部素子とのアライメントを繰り返しながら半導体チップ中に配線やパッド形成を行う通常のＩＣ形成工程に比べて、そのプロセスを簡略化することができるので、非集積化チップ２と集積化チップ１の単価を集積化チップ１に従来のワイヤボンディング用パッドと保護回路を形成する場合よりも下げることができ、引いてはパッケージ型半導体装置全体のコストダウンを実現することが可能となる。
【００２２】
また、本実施形態のパッケージ型半導体装置は、図２及び図３に示すように、第２バンプパッド２１の中央部を２段形成して成る構成（１段目パッド２１ａ、２段目パッド２１ｂ）とされている。このような構成とすることにより、第１バンプパッド１２を取り囲む保護膜１５の盛り上がりによって、第１バンプパッド１２に接合されたバンプ１６の端部が中央部より高くなっていた場合でも、該バンプ１６と第２バンプパッド２１が端部だけでなく中央部でも接合されるようになるので、両チップ１、２の接合強度を向上することが可能となる。
【００２３】
【発明の効果】
上記したように、本発明に係るパッケージ型半導体装置は、装置機能を実現する集積回路と、所定間隔で形成された第１のバンプ接続用パッドと、を有する少なくとも１つの集積化チップと；第１のバンプ接続用パッドと相対するように形成された第２のバンプ接続用パッドと、前記所定間隔よりも広い間隔で形成されたリード接続用パッドと、各パッド間を電気的に接続する配線と、を有する非集積化チップと；を有して成り、両チップを互いにバンプ接続した上で樹脂封止して成る構成としている。このような構成とすることにより、マザーボードへの実装が容易であって、かつ低コストなパッケージ型半導体装置を提供可能となる。
【００２４】
なお、上記構成から成るパッケージ型半導体装置において、第２のバンプ接続用パッドと前記リード接続用パッドのうち、少なくとも一方は前記配線と一体形成されて成る構成にするとよい。このような構成とすることにより、配線の形成を一度で済ませることができるので、非集積化チップ単価を下げることができ、引いてはパッケージ型半導体装置全体のコストダウンを図ることが可能となる。
【００２５】
また、上記構成から成るパッケージ型半導体装置において、第２のバンプ接続用パッドは、中央部が２段形成されて成る構成にするとよい。このような構成とすることにより、第１のバンプ接続用パッドに接合されたバンプの端部が中央部より高くなっていた場合でも、該バンプと第２のバンプ接続用パッドが端部だけでなく中央部でも接合されるようになるので、集積化チップと非集積化チップとの接合強度を向上することが可能となる。
【図面の簡単な説明】
【図１】本発明に係るパッケージ型半導体装置の一実施形態を示す概略構成図である。
【図２】パッド２１、２２と配線２３との一体形成例を示す斜視図である。
【図３】チップ１、２のバンプ接続例を示す断面図である。
【符号の説明】
１　　集積化チップ
１１　　集積回路
１２　　第１のバンプ接続用パッド
１３　　保護回路
１４　　配線
１５　　保護膜
１６　　バンプ
２　　非集積化チップ（配線チップ）
２０　　絶縁膜
２１　　第２のバンプ接続用パッド
２１ａ、２１ｂ　　１段目パッド、２段目パッド
２２　　リード接続用パッド
２３　　配線
３　　ワイヤ
４　　リード
５　　樹脂
【図１】
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【図２】
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【図３】
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