(57)【要約】【課題】積層コンデンサの等価直列インダクタンスを大幅に低減してＣＰＵ用の電源の電圧変動を小さくする。【解決手段】相互間がセラミック層１２Ａで隔てられる８種類の内部導体２１〜２８が誘電体素体内に配置される。各内部導体２１〜２８に、各引出部２１Ａ〜２８Ａが誘電体素体の４つの側面に向かって二つずつ引き出されるように形成される。誘電体素体の４つの側面に二つずつ端子電極が配置される。隣り合う端子電極同士の極性が相互に異極になるように、各引出部２１Ａ〜２８Ａが８つの端子電極にそれぞれ接続される。【選択図】  図１
2004303906.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層を積層して直方体状に形成された誘電体素体と、
相互間が誘電体層で隔てられ且つ、それぞれ誘電体素体内に順次配置されると共にそれぞれ一つの引出部が引き出された８種類の内部導体と、
誘電体素体を形成する４つの側面に二つずつ配置され且つ、各引出部を介して８種類の内部導体とそれぞれ接続される８つの端子電極と、
を有した積層コンデンサであって、
隣り合う端子電極同士の極性が相互に異極になるように、各引出部が誘電体素体の４つの側面に向かって二つずつ引き出されて８つの端子電極にそれぞれ接続されることを特徴とする積層コンデンサ。
【請求項２】
８種類の内部導体にそれぞれ切込部が形成されると共に、これらの内部導体の切込部周りの部分が電流が流れ得る流路部とそれぞれされ、
誘電体層を介して隣り合っている内部導体の流路部同士間で相互に逆向きに電流が流れる形に、これら流路部がそれぞれ配置されることを特徴とする請求項１記載の積層コンデンサ。
【請求項３】
各引出部の幅を、各引出部がそれぞれ引き出される内部導体の流路部の幅の１／３〜１／４の大きさにしたことを特徴とする請求項２に記載の積層コンデンサ。
【請求項４】
８種類の内部導体が、誘電体素体内に複数ずつ配置されたことを特徴とする請求項１から請求項３の何れかに記載の積層コンデンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、等価直列インダクタンス（ＥＳＬ）を大幅に低減した積層コンデンサに係り、特にＣＰＵ用の電源の電圧変動を小さくし得る積層セラミックコンデンサに好適なものである。
【０００２】
【従来の技術】
近年、情報処理装置に用いられるＣＰＵ（主演算処理装置）は、処理スピードの向上及び高集積化によって、動作周波数が高くなる共に消費電流が著しく増加している。そしてこれに伴い、消費電力の低減化によって動作電圧が減少する傾向にあった。従って、ＣＰＵに電力を供給する為の電源では、より高速で大きな電流変動が生じるようになり、この電流変動に伴う電圧変動をこの電源の許容値内に抑えることが非常に困難になった。
【０００３】
この為、図６に示すように、デカップリングコンデンサと呼ばれる積層コンデンサ１００が電源１０２に接続される形で、電源の安定化対策に頻繁に使用されるようになった。そして、電流の高速で過渡的な変動時に素早い充放電によって、この積層コンデンサ１００からＣＰＵ１０４に電流を供給して、電源１０２の電圧変動を抑えるようにしている。
【０００４】
【特許文献１】
特開２００２−１６４２５６号公報
【特許文献２】
特開２００２−２３１５５９号公報
【特許文献３】
特開平１１−１４４９９６号公報
【特許文献４】
特開２００２−１５１３４９号公報
【特許文献５】
特開２００１−２８４１７１号公報
【０００５】
【発明が解決しようとする課題】
しかし、今日のＣＰＵの動作周波数の一層の高周波数化に伴って、電流変動はより高速且つ大きなものとなっていた。この為、図６に示す積層コンデンサ１００自身が有している等価直列インダクタンス（ＥＳＬ）が相対的に大きくなる結果として、この等価直列インダクタンスが電源の電圧変動に大きく影響するようになった。
【０００６】
つまり、図６に示すＣＰＵ１０４の電源回路に用いられる従来の積層コンデンサ１００では、この図６における等価回路に示された寄生成分であるＥＳＬが高いことから、図７に示す電流Ｉの変動に伴って、このＥＳＬが積層コンデンサ１００の充放電を阻害するようになる。この為、上記と同様に電源の電圧Ｖの変動が図７のように大きくなり易く、今後のＣＰＵの高速化には適応できなくなりつつあった。
【０００７】
この理由は、電流の過渡時である充放電時における電圧変動が下記の式１で近似され、ＥＳＬの高低が電源の電圧変動の大きさと関係するからである。
ｄＶ＝ＥＳＬ・ｄｉ／ｄｔ…式１
ここで、ｄＶは過渡時の電圧変動（Ｖ）であり、ｉは電流変動量（Ａ）であり、ｔは変動時間（秒）である。
【０００８】
一方、ここでこの従来のコンデンサの外観を図８に示すと共に内部構造を図９に示し、これらの図を基にして以下に従来の積層コンデンサ１００を説明する。つまり、静電容量が得られるように、図８に示す従来の積層コンデンサ１００は、図９に示す二種類の内部導体１１４、１１６をそれぞれ設置した一対のセラミック層１１２Ａが交互に積層されて、誘電体素体１１２が形成される構造となっている。
【０００９】
そして、これら二種類の内部導体１１４、１１６は、誘電体素体１１２の相互に対向する二つの側面１１２Ｂ、１１２Ｃにそれぞれ引き出されていて、内部導体１１４に接続される端子電極１１８及び、内部導体１１６に接続される端子電極１２０が、図８に示す積層コンデンサ１００の相互に対向する側面１１２Ｂ、１１２Ｃにそれぞれ設置された構造となっている。
本発明は上記事実を考慮し、等価直列インダクタンスを大幅に低減してＣＰＵ用の電源の電圧変動を小さくできる積層コンデンサを提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１による積層コンデンサは、誘電体層を積層して直方体状に形成された誘電体素体と、
相互間が誘電体層で隔てられ且つ、それぞれ誘電体素体内に順次配置されると共にそれぞれ一つの引出部が引き出された８種類の内部導体と、
誘電体素体を形成する４つの側面に二つずつ配置され且つ、各引出部を介して８種類の内部導体とそれぞれ接続される８つの端子電極と、
を有した積層コンデンサであって、
隣り合う端子電極同士の極性が相互に異極になるように、各引出部が誘電体素体の４つの側面に向かって二つずつ引き出されて８つの端子電極にそれぞれ接続されることを特徴とする。
【００１１】
請求項１に係る積層コンデンサによれば、誘電体層を積層して直方体状に形成された誘電体素体内に、誘電体層を介して隔てられつつ８種類の内部導体がそれぞれ配置されており、また、８つの端子電極が、誘電体素体を形成する４つの側面に二つずつ配置されている。
【００１２】
そして、８種類の内部導体からそれぞれ引き出された各一つで計８つとなる引出部が、誘電体素体の４つの側面に向かって二つずつ引き出されて、隣り合う端子電極同士の極性が相互に異極になるように、８つの端子電極にそれぞれ接続されている。つまり、これら８種類の内部導体が、相互に対向しつつ並列に配置されるコンデンサの電極とされている。
【００１３】
例えば、誘電体層を介して隣り合っている二つの内部導体同士の引出部が、誘電体素体の側面に隣り合って配置される二つの端子電極にそれぞれ接続されるようにすれば、本請求項の積層コンデンサへの通電の際に、隣り合う端子電極同士の極性が相互に異なって交互に正負極に順次なる形で、電流が流されるようになる。これに伴って、各引出部でそれぞれ発生する磁束が相互に逆向きに引出部内に流れる電流によって互いに打ち消し合い、等価直列インダクタンスを低減する効果が生じるようになる。
【００１４】
以上より、本請求項に係る積層コンデンサでは、一層の低ＥＳＬ化が図られて、実効インダクタンスが大幅に低減されるようになる。この結果、本請求項によれば電源の電圧の振動を確実に抑制できて、ＣＰＵの電源用として最適な積層コンデンサが得られる。
【００１５】
請求項２に係る積層コンデンサによれば、請求項１の積層コンデンサと同様の構成の他に、８種類の内部導体にそれぞれ切込部が形成されると共に、これらの内部導体の切込部周りの部分が電流が流れ得る流路部とそれぞれされ、誘電体層を介して隣り合っている内部導体の流路部同士間で相互に逆向きに電流が流れる形に、これら流路部がそれぞれ配置されるという構成を有している。
【００１６】
これに伴って、本請求項では、これら８種類存在する内部導体が、それぞれ切込部を有し、この切込部の周りの内部導体の部分が流路部を構成しているだけでなく、誘電体層を介して隣り合っている別の内部導体の流路部との間で相互に逆向きに電流が流れる形に、流路部がそれぞれ配置されることになる。
【００１７】
従って、この積層コンデンサへの通電の際に、誘電体層を介して隣り合う上下の流路部同士間で、電流が相互に逆方向に流れるようになる。そしてこれに伴って、内部導体に流れる高周波電流により発生する磁束が互いに打ち消し合うように相殺され、積層コンデンサ自体が持つ寄生インダクタンスを少なくすることで、等価直列インダクタンス（ＥＳＬ）が低減される。さらに、同一の内部導体内においても、切込部を挟んで位置する流路部の部分間で、電流の流れる方向が相互に逆なるので、等価直列インダクタンスが一層低減されるようになる。
【００１８】
以上より、本請求項に係る積層コンデンサによれば、請求項１にも増してさらに低ＥＳＬ化が図られて、実効インダクタンスがより一層大幅に低減されるようになる。
【００１９】
請求項３に係る積層コンデンサによれば、請求項２の積層コンデンサと同様の構成の他に、各引出部の幅を、各引出部がそれぞれ引き出される内部導体の流路部の幅の１／３〜１／４の大きさにしたという構成を有している。
従って、８種類の内部導体から引き出される引出部が、それぞれの内部導体を形成する流路部の幅の１／３〜１／４の大きさの幅とされ、これら引出部の全幅で各端子電極とそれぞれ接続されるような形になるので、同一の側面に二つの端子電極が配置されるという構成を確実に達成しつつ、これらの内部導体と端子電極との間がより確実に接続されるようになる。
【００２０】
請求項４に係る積層コンデンサによれば、請求項１から請求項３の積層コンデンサと同様の構成の他に、８種類の内部導体が、誘電体素体内に複数ずつ配置されたという構成を有している。
つまり、これら８種類の内部導体をそれぞれ誘電体素体内に複数ずつ配置することで、本請求項に係る積層コンデンサの静電容量が高まるだけでなく、磁界を相殺する作用がさらに大きくなり、インダクタンスがより大幅に減少してＥＳＬが一層低減されるようになる。
【００２１】
【発明の実施の形態】
以下、本発明に係る積層コンデンサの一実施の形態を図面に基づき説明する。
本実施の形態に係る積層コンデンサである積層セラミックコンデンサ（以下単に、積層コンデンサと言う）１０を図１から図４に示す。これらの図に示すように、誘電体シートであるセラミックグリーンシートを複数枚積層した積層体を焼成することで得られた直方体形状の焼結体である誘電体素体１２を主要部として、この積層コンデンサ１０が構成されている。
【００２２】
図１及び図３に示すように、この誘電体素体１２内の所定の高さ位置には、面状の内部導体２１が配置されており、誘電体素体１２内において誘電体層とされるセラミック層１２Ａを隔てた内部導体２１の下側には、同じく面状の内部導体２２が配置されている。誘電体素体１２内においてセラミック層１２Ａを隔てた内部導体２２の下側には、同じく面状の内部導体２３が配置されており、誘電体素体１２内においてセラミック層１２Ａを隔てた内部導体２３の下側には、同じく面状の内部導体２４が配置されている。
【００２３】
以下同様に、セラミック層１２Ａでそれぞれ隔てられて、面状にそれぞれ形成された内部導体２５、内部導体２６、内部導体２７及び内部導体２８が順次配置されている。この為、これら内部導体２１から内部導体２８までの８種類の内部導体が、誘電体素体１２内においてセラミック層１２Ａで隔てられつつ相互に対向して配置されることになる。
【００２４】
つまり、本実施の形態では、焼成後の誘電体シートであるセラミック層１２Ａがそれぞれの間に挟まれつつ、内部導体２１から内部導体２８が順に誘電体素体１２内に配置されており、さらに内部導体２８の下側には、図３に示すように上記と同じ順序でこれら８層の電極である内部導体が繰返されてこれらの組が、例えば計数十組程度（図では２組示す）配置されている。
【００２５】
そして、これら内部導体２１〜２８の中心は、誘電体素体１２の中心とほぼ同位置に配置されており、また、内部導体２１から内部導体２８の縦横寸法は、対応する誘電体素体１２の辺の長さより小さくされている。尚、これらそれぞれ略長方形に形成された内部導体２１〜２８の材質としては、卑金属材料であるニッケル、ニッケル合金、銅或いは、銅合金が考えられるだけでなく、これらの金属を主成分とする材料が考えられる。
【００２６】
一方、図１に示すように、内部導体２１には、この内部導体２１の奥側左寄り部分から奥側方向に向かって引き出されるように、引出部２１Ａが形成されている。また、内部導体２２の奥側右寄り部分から奥側方向に向かって導体が引き出されることで、この内部導体２２に引出部２２Ａが形成されている。さらに、内部導体２３には、この内部導体２３の右側奥寄り部分から右側方向に向かって引き出されるように、引出部２３Ａが形成されている。また、内部導体２４の右側手前寄り部分から右側方向に向かって導体が引き出されることで、この内部導体２４に引出部２４Ａが形成されている。
【００２７】
他方、内部導体２５には、この内部導体２５の手前側右寄り部分から手前側方向に向かって引き出されるように、引出部２５Ａが形成されている。また、内部導体２６の手前側左寄り部分から手前側方向に向かって導体が引き出されることで、この内部導体２６に引出部２６Ａが形成されている。さらに、内部導体２７には、この内部導体２７の左側手前寄り部分から左側方向に向かって引き出されるように、引出部２７Ａが形成されている。また、内部導体２８の左側奥寄り部分から左側方向に向かって導体が引き出されることで、この内部導体２８に引出部２８Ａが形成されている。
以上より、各引出部２１Ａ〜２８Ａが、図２に示す誘電体素体１２の４つの側面１２Ｂ〜１２Ｅに向かって二つずつ引き出される形とされている。
【００２８】
図２に示すように、誘電体素体１２の奥側の側面１２Ｂには、内部導体２１の引出部２１Ａのほぼ全幅で引出部２１Ａに接続される端子電極３１及び、内部導体２２の引出部２２Ａのほぼ全幅で引出部２２Ａに接続される端子電極３２が、それぞれ配置されている。誘電体素体１２の右側の側面１２Ｃには、内部導体２３の引出部２３Ａのほぼ全幅で引出部２３Ａに接続される端子電極３３及び、内部導体２４の引出部２４Ａのほぼ全幅で引出部２４Ａに接続される端子電極３４が、それぞれ配置されている。
【００２９】
一方、誘電体素体１２の手前側の側面１２Ｄには、内部導体２５の引出部２５Ａのほぼ全幅で引出部２５Ａに接続される端子電極３５及び、内部導体２６の引出部２６Ａのほぼ全幅で引出部２６Ａに接続される端子電極３６が、それぞれ配置されている。誘電体素体１２の左側の側面１２Ｅには、内部導体２７の引出部２７Ａのほぼ全幅で引出部２７Ａに接続される端子電極３７及び、内部導体２８の引出部２８Ａのほぼ全幅で引出部２８Ａに接続される端子電極３８が、それぞれ配置されている。
【００３０】
以上より本実施の形態では、直方体である六面体形状とされる誘電体素体１２の４つの側面１２Ｂ〜１２Ｅに各端子電極３１〜３８がそれぞれ二つずつ配置されることになり、また各引出部２１Ａ〜２８Ａを介して８種類の内部導体２１〜２８とそれぞれ各端子電極３１〜３８が接続されることになる。
【００３１】
他方、図１において内部導体２１、２８の左側から中央部まで延びるように、切込部２９Ａがそれぞれ設けられており、この切込部２９Ａの存在により、内部導体２１の電流の流路となる流路部２１Ｂ及び、内部導体２８の電流の流路となる流路部２８Ｂが、それぞれ屈曲した形で構成されている。また、図１において内部導体２２、２３の奥側から中央部まで延びるように、切込部２９Ｂがそれぞれ設けられており、この切込部２９Ｂの存在により、内部導体２２の電流の流路となる流路部２２Ｂ及び、内部導体２３の電流の流路となる流路部２３Ｂが、それぞれ屈曲した形で構成されている。
【００３２】
さらに、図１において内部導体２４、２５の右側から中央部まで延びるように、切込部２９Ｃがそれぞれ設けられており、この切込部２９Ｃの存在により、内部導体２４の電流の流路となる流路部２４Ｂ及び、内部導体２５の電流の流路となる流路部２５Ｂが、それぞれ屈曲した形で構成されている。また、図１において内部導体２６、２７の手前側から中央部まで延びるように、切込部２９Ｄがそれぞれ設けられており、この切込部２９Ｄの存在により、内部導体２６の電流の流路となる流路部２６Ｂ及び、内部導体２７の電流の流路となる流路部２７Ｂが、それぞれ屈曲した形で構成されている。
【００３３】
従って、本実施の形態では、切込部２９Ａ〜２９Ｄの存在により、直角に折り曲げられる部分や折り返される部分を複数有して帯状となった流路部２１Ｂ〜２８Ｂを各内部導体２１〜２８が有していることになる。そして、図１に示すように、前述の各引出部２１Ａ〜２８Ａの幅寸法Ｄ２が、各引出部２１Ａ〜２８Ａをそれぞれ引き出した内部導体２１〜２８を形成する流路部２１Ｂ〜２８Ｂの幅寸法Ｄ１の１／３〜１／４の大きさとなっている。但し図１では、引出部２１Ａ、２２Ａ及び流路部２１Ｂ、２２Ｂの幅寸法のみ寸法を示す。
【００３４】
一方、内部導体２１〜２８がコンデンサを構成する電極となるように、一つ置きの端子電極３１、３３、３５、３７が例えばＣＰＵの電極に接続されると共に、一つ置きの端子電極３２、３４、３６、３８が例えば接地側に接続されるようになっていて、図４に示す等価回路のように、これら端子電極３１、３３、３５、３７と端子電極３２、３４、３６、３８とが相互に逆の極性で使用される形となっている。
【００３５】
これに伴って、例えば図２及び図４に示すように一つ置きの端子電極３１、３３、３５、３７が＋極になると同時に一つ置きの端子電極３２、３４、３６、３８が−極になるときには、図１の矢印で示す電流の向きのように電流が流れることになる。つまり、端子電極３１、３３、３５、３７にそれぞれ繋がる内部導体２１、２３、２５、２７の流路部２１Ｂ、２３Ｂ、２５Ｂ、２７Ｂでは時計回転方向に沿って電流が流れ、また、端子電極３２、３４、３６、３８にそれぞれ繋がる内部導体２２、２４、２６、２８の流路部２２Ｂ、２４Ｂ、２６Ｂ、２８Ｂでは反時計回転方向に沿って電流が流れるようになる。
【００３６】
以上より、セラミック層１２Ａを介して隣り合う内部導体２１、２２の流路部２１Ｂと流路部２２Ｂとの間において、相互に逆向きに電流が流れる形に、流路部２１Ｂ、２２Ｂはそれぞれ内部導体２１、２２に配置されていることになる。同じくセラミック層１２Ａを介して隣り合う内部導体２２、２３の流路部２２Ｂと流路部２３Ｂとの間においても、相互に逆向きに電流が流れる形に、流路部２２Ｂ、２３Ｂはそれぞれ内部導体２２、２３に配置されていることになる。
【００３７】
同じくセラミック層１２Ａを介して隣り合う内部導体２３、２４の流路部２３Ｂと流路部２４Ｂとの間、内部導体２４、２５の流路部２４Ｂと流路部２５Ｂとの間、内部導体２５、２６の流路部２５Ｂと流路部２６Ｂとの間、内部導体２６、２７の流路部２６Ｂと流路部２７Ｂとの間、内部導体２７、２８の流路部２７Ｂと流路部２８Ｂとの間、内部導体２８、２１の流路部２８Ｂと流路部２１Ｂとの間においても、相互に逆向きに電流が流れる形に、流路部２３Ｂ〜２８Ｂ、２１Ｂはそれぞれ内部導体２３〜２８、２１に配置されていることになる。
【００３８】
次に、本実施の形態に係る積層コンデンサ１０の作用を説明する。
本実施の形態に係る積層コンデンサ１０によれば、それぞれセラミック層１２Ａとなる複数の誘電体シートが積層されて直方体形状に形成される誘電体素体１２内に、セラミック層１２Ａで相互間が隔てられる形で８種類の内部導体２１〜２８がそれぞれ配置される構成を有している。さらに、これら８種類の内部導体２１〜２８からそれぞれ引き出された各一つで計８つとなる引出部２１Ａ〜２８Ａが、誘電体素体１２の４つの側面１２Ｂ〜１２Ｅに向かって二つずつ引き出されている。
【００３９】
また８つの端子電極３１〜３８が、誘電体素体１２を形成する４つの側面１２Ｂ〜１２Ｅに二つずつ配置されており、これら端子電極３１〜３８の内の隣り合う端子電極同士の極性が相互に異極になるように、８つの端子電極３１〜３８に内部導体２１〜２８の引出部２１Ａ〜２８Ａがそれぞれ接続されている。つまり、８つの端子電極３１〜３８にそれぞれ接続された８種類の内部導体２１〜２８が、相互に対向しつつ並列に配置されるコンデンサの電極とされている。
【００４０】
具体的には、これら各引出部２１Ａ〜２８Ａの幅寸法Ｄ２を、対応する内部導体２１〜２８の流路部２１Ｂ〜２８Ｂの幅寸法Ｄ１の１／３〜１／４の大きさにしている。そして、これら引出部２１Ａ〜２８Ａのほぼ全幅で８つの端子電極３１〜３８にそれぞれ接続されている。
【００４１】
ここで例えば、図１に示すように、セラミック層１２Ａを介して隣り合っている二つの内部導体同士の引出部を、誘電体素体１２の各側面１２Ｂ〜１２Ｅに配置される計８つの端子電極３１〜３８の内の二つにそれぞれ接続されるようにすれば、本実施の形態の積層コンデンサ１０への通電の際に、端子電極３１〜３８の内の隣り合う端子電極同士の極性が相互に異なって交互に正負極に順次なる形で、電流が流されるようになる。これに伴って、各引出部２１Ａ〜２８Ａでそれぞれ発生する磁束が、隣り合う引出部間で相互に逆向きに流れる電流によって互いに打ち消し合い、等価直列インダクタンスを低減する効果が生じるようになる。
【００４２】
さらに、本実施の形態では、これら８種類存在する内部導体２１〜２８が、それぞれ切込部２９Ａ〜２９Ｄを有しており、これら切込部２９Ａ〜２９Ｄを挟んだ各内部導体２１〜２８の部分が流路部２１Ｂ〜２８Ｂをそれぞれ構成しているだけでなく、セラミック層１２Ａを介して隣り合っている別の内部導体の流路部との間で相互に逆向きに電流が流れる形に、各流路部２１Ｂ〜２８Ｂがそれぞれ配置されている。
【００４３】
従って、この積層コンデンサ１０への通電の際に、セラミック層１２Ａを介して隣り合う内部導体２１〜２８の流路部２１Ｂ〜２８Ｂ同士間で、電流が相互に逆方向に流れるようになる。そしてこれに伴って、内部導体に流れる高周波電流により発生する磁束が互いに打ち消し合うように相殺され、積層コンデンサ１０自体が持つ寄生インダクタンスを少なくすることで、等価直列インダクタンス（ＥＳＬ）が一層低減される。
【００４４】
さらに、同一の内部導体２１〜２８内においても、各流路部２１Ｂ〜２８Ｂの切込部２９Ａ〜２９Ｄを挟んで位置する部分間で、それぞれ電流の流れる方向が相互に逆なるので、等価直列インダクタンスがより一層低減されるようになる。
【００４５】
以上より、本実施の形態に係る積層コンデンサ１０は、大幅な低ＥＳＬ化が図られて、実効インダクタンスが大幅に低減されるようになる。この結果、本実施の形態によれば、電源の電圧の振動を確実に抑制できて、ＣＰＵの電源用として最適な積層コンデンサ１０となる。
【００４６】
他方、本実施の形態では、８種類の内部導体２１〜２８から引き出される各引出部２１Ａ〜２８Ａの幅寸法Ｄ２を、各引出部２１Ａ〜２８Ａがそれぞれ引き出される内部導体２１〜２８の流路部２１Ｂ〜２８Ｂの幅寸法Ｄ１の１／３〜１／４の大きさとし、これら引出部２１Ａ〜２８Ａの全幅で各端子電極３１〜３８とそれぞれ接続する形にしている。この為、誘電体素体１２の同一の側面に二つずつ端子電極が配置されるという構成を確実に達成しつつ、これらの内部導体２１〜２８と端子電極３１〜３８との間がより確実に接続されるようになる。
【００４７】
一方、本実施の形態では、８種類の内部導体２１〜２８が、誘電体素体１２内に複数ずつ配置されているので、積層コンデンサ１０の静電容量が高まるだけでなく、磁界を相殺する作用がさらに大きくなり、インダクタンスがより大幅に減少してＥＳＬが一層低減されるようになる。
【００４８】
次に、ネットワークアナライザを用いて、以下の各試料のＳパラメータのＳｚ１特性を測定し、各試料の減衰特性をそれぞれ求めた。まず、各試料となるサンプルの内容を説明する。つまり、コンデンサとして一般的な図８に示す積層コンデンサを従来例とし、図２に示す一実施の形態に係る積層コンデンサを実施例とした。
【００４９】
ここで、減衰特性の実測値と図６に示す積層コンデンサ１００内の等価回路の減衰量とが合致するように、等価回路の定数を算出した。そして、図５に示す各試料の減衰特性のデータから、実施例の共振点が従来例の４．５ＭＨｚから１５ＭＨｚになり、かつ、１５ＭＨｚ以上の周波数において実施例の減衰量が従来例に比べて約１５ｄＢ大きくなっていることが分かる。この為、このデータによって高周波特性の改善が実施例に見られることが理解できる。
【００５０】
他方、インピーダンスアナライザーで測定して算出したＥＳＬの結果に関しても、従来例の８４５．３ｐＨに比べて実施例は１０５．２ｐＨと大幅に低減されている。尚、等価直列抵抗（ＥＳＲ）に関し、従来例は５．５ｍΩであったのに対して、実施例は８．２ｍΩであった。
【００５１】
ここで用いた各試料の寸法に関し、図８及び図２に示すように長さＷ及び長さＬは、従来例及び実施例共にＷ＝１．２５ｍｍ、Ｌ＝２．０ｍｍであった。また、試験に用いた各試料の静電容量は、従来例が１．００μＦであり、実施例が０．９８μＦであった。
【００５２】
尚、上記実施の形態に係る積層コンデンサ１０では、８種類の内部導体を有する構造とされているが、層数は実施の形態に示された数に限定されずさらに多数としても良い。また、上記実施の形態では、隣り合う端子電極同士が相互に異極となるようにしたが、これに伴って相互に対向する端子電極同士も異極となるように、上記実施の形態では内部導体が配置されている。
【００５３】
【発明の効果】
本発明によれば、等価直列インダクタンスを大幅に低減してＣＰＵ用の電源の電圧変動を小さくできる積層コンデンサを提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る積層コンデンサの分解斜視図であって、この積層コンデンサの内部導体の部分をそれぞれ示す図である。
【図２】本発明の一実施の形態に係る積層コンデンサを示す斜視図である。
【図３】本発明の一実施の形態に係る積層コンデンサを示す断面図であって、図２の３−３矢視線断面図である。
【図４】本発明の一実施の形態に係る積層コンデンサの等価回路を示す図である。
【図５】各試料の減衰特性を表すグラフを示した図である。
【図６】従来例の積層コンデンサを採用した回路図である。
【図７】従来例の積層コンデンサを採用した回路における電流変動と電圧変動との関係を表すグラフを示した図である。
【図８】従来例に係る積層コンデンサを示す斜視図である。
【図９】従来例に係る積層コンデンサの内部導体の部分を示す分解斜視図である。
【符号の説明】
１０            積層コンデンサ
１２            誘電体素体
１２Ｂ〜１２Ｅ  側面
２１〜２８      内部導体
２１Ａ〜２８Ａ  引出部
２１Ｂ〜２８Ｂ  流路部
２９Ａ〜２９Ｄ  切込部
３１〜３８      端子電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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