(57)【要約】【課題】占有面積を増大させることなく、出力電流量の小さい半導体集積回路を得る。【解決手段】第１の基準電位端子６と第２の基準電位端子７との間に接続され、入力端子１に入力された入力信号を反転するインバータ回路３、第１の基準電位端子６にソースを接続し、入力端子１にゲートを接続した第１の電界効果トランジスタＴｒ１、第１の電界効果トランジスタＴｒ１のドレインにソースを接続し、インバータ回路３にゲートとドレインを接続した第２の電界効果トランジスタＴｒ２、第１の基準電位端子６にソースを接続し、第１の電界効果トランジスタＴｒ１のドレインと第２の電界効果トランジスタＴｒ２のソースとの接続点にゲートを接続し、出力端子２にドレインを接続した第３の電界効果トランジスタＴｒ３とを備える。【選択図】　　　図１
2004064238.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の基準電位端子、入力端子、出力端子を有する半導体集積回路であって、
前記第１の基準電位端子と前記第２の基準電位端子との間に接続され、前記入力端子に入力された入力信号を反転するインバータ回路と、
前記第１の基準電位端子にソースを接続し、前記入力端子にゲートを接続した第１の電界効果トランジスタと、
該第１の電界効果トランジスタのドレインにソースを接続し、前記インバータ回路の出力ノードにゲートとドレインを接続した第２の電界効果トランジスタと、前記第１の基準電位端子にソースを接続し、前記第１の電界効果トランジスタのドレインと前記第２の電界効果トランジスタのソースとの接続点にゲートを接続し、前記出力端子にドレインを接続した第３の電界効果トランジスタ
とを備えることを特徴とする半導体集積回路。
【請求項２】
前記インバータ回路は、
前記第１の基準電位端子にソースを、前記入力端子にゲートを、前記出力ノードにドレインをそれぞれ接続した第４の電界効果トランジスタと、
前記第２の基準電位端子にソースを、前記入力端子にゲートを、前記出力ノードにドレインをそれぞれ接続した第５の電界効果トランジスタ
とを備えることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第１の基準電位端子は、前記第２の基準電位端子と比して高位電位に設定されていることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記第２の基準電位端子は、前記第１の基準電位端子と比して高位電位に設定されていることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項５】
前記第２の電界効果トランジスタのソースにドレインとゲートを接続し、前記第３の電界効果トランジスタのゲートにソースを接続した第６の電界効果トランジスタを更に備えることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記第２の基準電位端子にソースを、前記入力端子にゲートをそれぞれ接続した第４の電界効果トランジスタと、
該第４の電界効果トランジスタのドレインにソースを、前記第２の電界効果トランジスタのゲートにゲートを、前記第２の電界効果トランジスタのドレインにドレインをそれぞれ接続した第５の電界効果トランジスタと、
前記第２の基準電位端子にソースを、前記第４の電界効果トランジスタのドレインと前記第５の電界効果トランジスタのソースとの接続点にゲートを、前記出力端子にドレインをそれぞれ接続した第６の電界効果トランジスタ
とを更に備えることを特徴とする請求項１記載の半導体集積回路。
【請求項７】
前記第２の電界効果トランジスタのソースにドレインとゲートを接続し、前記第３の電界効果トランジスタのゲートにソースを接続した第９の電界効果トランジスタを更に備えることを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記第５の電界効果トランジスタのソースにドレインとゲートを接続し、前記第６の電界効果トランジスタのゲートにソースを接続した第９の電界効果トランジスタを更に備えることを特徴とする請求項６記載の半導体集積回路。
【請求項９】
前記第５の電界効果トランジスタのソースにドレインとゲートを接続し、前記第６の電界効果トランジスタのゲートにソースを接続した第１０の電界効果トランジスタを更に備えることを特徴とする請求項７記載の半導体集積回路。
【請求項１０】
前記インバータ回路と、前記第１の電界効果トランジスタと、前記第２の電界効果トランジスタと、前記第３の電界効果トランジスタは、基本セルを周期的に配列したマスタチップ上に搭載されていることを特徴とする請求項１乃至９のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関し、特に、ゲートアレイ及びエンベデッドアレイを利用した半導体集積回路に関する。
【０００２】
【従来の技術】
近年、「ゲートアレイ」を用いた大規模集積回路（ＬＳＩ）の設計が盛んに行われている。図９（ｂ）に示すように、ゲートアレイでは図９（ａ）に示す基本セル１０を格子状に並べたマスタチップ１４が予め作成されている。図９（ａ）に示すｐ＋型半導体領域１２とゲート電極１１によりｐチャンネルＭＯＳトランジスタ（ｐＭＯＳトランジスタ）を構成できる。ｎ＋型半導体領域１３とゲート電極１１によりｎチャンネルＭＯＳトランジスタ（ｎＭＯＳトランジスタ）を構成できる。図９（ｂ）に示すマスタチップ１４の外周部にはＩ／Ｏセル１５が配置されている。Ｉ／Ｏセル１５で囲まれたマスタチップ１４の各基本セル１０の上に配線接続を行うのみで所望のＬＳＩを構成可能である。つまり、ゲートアレイを用いることにより短期間でＬＳＩを開発できる。また、マスタチップ１４に高集積メモリ等を埋め込んだ「エンベデッドアレイ」を用いたＬＳＩの設計も盛んに行われている。
【０００３】
コンピュータシステム等に用いられるディジタル回路においては、各ディジタル回路はバッファ回路を介して他のディジタル回路と接続される場合が多い。バッファ回路としては以下に示す回路がある。図１０（ａ）に示すバッファ回路（以下において「第１の従来技術」という）は、入力端子１にハイレベル信号が入力された場合は出力端子２にハイレベル信号を出力する。入力端子１にローレベル信号が入力された場合はハイインピーダンス出力となる。出力端子２からは、ｐＭＯＳトランジスタＴｒ３のドレイン電流が出力される。図１０（ｂ）に示すバッファ回路（以下において「第２の従来技術」という）は、入力端子１にハイレベル信号が入力された場合はハイインピーダンス出力となる。入力端子１にローレベル信号が入力された場合は出力端子２にローレベル信号を出力する。出力端子２からは、ｎＭＯＳトランジスタＴｒ３のドレイン電流が出力される。図１１に示すバッファ回路（以下において「第３の従来技術」という）は、入力端子１にハイレベル信号が入力された場合は出力端子２にハイレベル信号を出力し、入力端子１にローレベル信号が入力された場合は出力端子２にローレベル信号を出力する。出力端子２からは、ｐＭＯＳトランジスタＴｒ３、ｎＭＯＳトランジスタＴｒ４のいずれか一方のドレイン電流が出力される。尚、図９（ａ）に示すゲート長Ｌを長くし、ゲート幅Ｗを狭くすることによりＭＯＳトランジスタのドレイン電流を低減させることが可能である。
【０００４】
【発明が解決しようとする課題】
第１の従来技術においては、出力端子２の出力する電流量を低減させるためには、ｐＭＯＳトランジスタＴｒ３のゲート長Ｌを長くしなければならなかった。また、第２の従来技術においては、ｎＭＯＳトランジスタＴｒ３のゲート長Ｌを長くしなければならなかった。第３の従来技術においては、ｐＭＯＳトランジスタＴｒ３、ｎＭＯＳトランジスタＴｒ４のそれぞれのゲート長Ｌを長くしなければならなかった。しかし、ＬＳＩの微細化・高集積化が進み、ＭＯＳトランジスタのゲート長Ｌを長く保つのは困難になってきている。ゲート長Ｌが短くなるとＭＯＳトランジスタの出力電流能力が増大する。特に、ゲートアレイは、図９（ａ）に示すように、ＭＯＳトランジスタのゲート長Ｌが一定の基本セル１０を周期的に配置した構造である。このため、図９（ｂ）に示すマスタチップ形成後に基本セル１０のゲート長Ｌを変更することは不可能である。基本セル１０の構造を変更するには前工程（拡散工程）からの修正が必要となり、ゲートアレイの利点が失われてしまう。更にはＬＳＩの開発期間が長くなってしまうという問題があった。
【０００５】
また、複雑な回路を構成することにより、バッファ回路の出力電流能力を低下させることは可能である。しかし、ＬＳＩ内のトランジスタ面積の増加に起因してＬＳＩの小型化が妨げられるという問題があった。また、トランジスタ面積が増加すると、必要となる基本セル１０の数が比例して増加し、面積利用効率が低下する。
【０００６】
上記問題点を鑑み、本発明は、トランジスタ占有面積を増大させることなく、既存のゲートアレイ及びエンベデッドアレイを利用可能な出力電流量の少ない半導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成する為に、本発明の特徴は、第１及び第２の基準電位端子、入力端子、出力端子を有する半導体集積回路であって、（イ）第１の基準電位端子と第２の基準電位端子との間に接続され、入力端子に入力された入力信号を反転するインバータ回路；（ロ）第１の基準電位端子にソースを接続し、入力端子にゲートを接続した第１の電界効果トランジスタ；（ハ）この第１の電界効果トランジスタのドレインにソースを接続し、インバータ回路の出力ノードにゲートとドレインを接続した第２の電界効果トランジスタ；（ニ）第１の基準電位端子にソースを接続し、第１の電界効果トランジスタのドレインと第２の電界効果トランジスタのソースとの接続点にゲートを接続し、出力端子にドレインを接続した第３の電界効果トランジスタを備える半導体集積回路であることを要旨とする。
【０００８】
本発明の特徴に係る半導体集積回路によると、第１及び第２の電界効果トランジスタにより第３の電界効果トランジスタのゲートバイアス電圧を制御することができる。第３の電界効果トランジスタのドレイン電流は、本発明の特徴に係る半導体集積回路の出力電流となる。したがって、第３の電界効果トランジスタのゲートバイアス電圧を閾値電圧程度まで低減させることにより、非常に出力電流量の少ない半導体集積回路が提供できる。従来のように電界効果トランジスタのゲート長の修正を行うことなく出力電流量を低減させることができる。
【０００９】
更に、第２の基準電位端子にソースを、入力端子にゲートをそれぞれ接続した第４の電界効果トランジスタと、第４の電界効果トランジスタのドレインにソースを、第２の電界効果トランジスタのゲートにゲートを、第２の電界効果トランジスタのドレインにドレインをそれぞれ接続した第５の電界効果トランジスタと、第２の基準電位端子にソースを、第４の電界効果トランジスタのドレインと第５の電界効果トランジスタのソースとの接続点にゲートを、出力端子にドレインをそれぞれ接続した第６の電界効果トランジスタとを更に備えてもよい。この場合、第４及び第５の電界効果トランジスタにより第６の電界効果トランジスタのゲートバイアス電圧を制御することができる。
【００１０】
【発明の実施の形態】
次に、図面を参照して、本発明の第１乃至第３の実施の形態を説明する。この第１乃至第３の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１１】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体集積回路５ａは、図１に示すように、第１及び第２の基準電位端子６、７、入力端子１、出力端子２を有する半導体集積回路５ａであって、第１の基準電位端子６と第２の基準電位端子７との間に接続され、入力端子１に入力された入力信号を反転するインバータ回路３、第１の基準電位端子６にソースを接続し、入力端子１にゲートを接続した第１の電界効果トランジスタＴｒ１、第１の電界効果トランジスタＴｒ１のドレインにソースを接続し、インバータ回路３の出力ノードにゲートとドレインを接続した第２の電界効果トランジスタＴｒ２、第１の基準電位端子６にソースを接続し、第１の電界効果トランジスタＴｒ１のドレインと第２の電界効果トランジスタＴｒ２のソースとの接続点Ｐ２にゲートを接続し、出力端子２にドレインを接続した第３の電界効果トランジスタＴｒ３とを備える。第１の基準電位端子６には高位電源ＶＤＤが接続されている。第２の基準電位端子７には低位電源ＶＳＳが接続されている。
【００１２】
また、インバータ回路３は、第１の基準電位端子６にソースを、入力端子１にゲートを、インバータ回路３の出力ノードにドレインをそれぞれ接続した第４の電界効果トランジスタＴｒ４、第２の基準電位端子７にソースを、第４の電界効果トランジスタＴｒ４のゲートにゲートを、第４の電界効果トランジスタＴｒ４のドレインにドレインをそれぞれ接続した第５の電界効果トランジスタＴｒ５とからなる。第４の電界効果トランジスタＴｒ４のドレインと第５の電界効果トランジスタＴｒ５のドレインとは接続点Ｐ１で互いに接続されている。この接続点Ｐ１は、インバータ回路３の出力ノードとなる。接続点Ｐ１には、第２の電界効果トランジスタＴｒ２のドレイン及びゲートが接続されている。インバータ回路３は、入力端子１に入力されたディジタル信号を反転して出力ノードより出力する。
【００１３】
第１の電界効果トランジスタＴｒ１、第２の電界効果トランジスタＴｒ２、第３の電界効果トランジスタＴｒ３、第４の電界効果トランジスタＴｒ４としてはｐＭＯＳトランジスタが使用できる。第５の電界効果トランジスタＴｒ５としてはｎＭＯＳトランジスタが使用できる。また、第３の電界効果トランジスタＴｒ３のドレイン電流は半導体集積回路５ａの出力電流として用いられる。図１に示す半導体集積回路５ａは、入力端子１にハイレベル信号が入力された場合は出力端子２にハイレベル信号を出力する。入力端子１にローレベル信号が入力された場合は出力端子２はハイインピーダンス出力となる。
【００１４】
第１乃至第５の電界効果トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５は、実際には基本セルを周期的に配列したマスタチップ上に搭載されている。即ち、半導体集積回路５ａは既存のゲートアレイ或いはエンベデッドアレイの基本セルを利用して構成することができる。したがって、第１乃至第４の電界効果トランジスタ（ｐＭＯＳトランジスタ）Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４はすべて同一構造であり、それぞれの閾値電圧はＶｔｈｐで等しい。第１乃至第５の電界効果トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５を接続する配線は、マスタチップ上に多層配線等により形成される。
【００１５】
接続点Ｐ１の電位をＶＰ１、接続点Ｐ２の電位をＶＰ２、第２の電界効果トランジスタ（ｐＭＯＳトランジスタ）Ｔｒ２の閾値電圧およびゲート−ソース間電位をそれぞれＶｔｈｐ及びＶｇｓ２とすると、第２の電界効果トランジスタＴｒ２がオフするためには：
ＶＰ２≦ＶＰ１　　　　　　　　　　　　　　・・・（１）
｜ＶＰ１−ＶＰ２｜−｜Ｖｔｈｐ｜＝０　　　　・・・（２）
のいずれかを満たすことが必要となる。また、第２の電界効果トランジスタＴｒ２がオンするためには：
ＶＰ１＞ＶＰ２　　　　　　　　　　　　　　・・・（３）
｜ＶＰ１−ＶＰ２｜−｜Ｖｔｈｐ｜＜０　　　　・・・（４）
のそれぞれの式を満たすことが必要となる。即ち、｜Ｖｇｓ２｜−｜Ｖｔｈｐ｜＜０が成り立つときに第２の電界効果トランジスタ（ｐＭＯＳトランジスタ）Ｔｒ２はオンする。
【００１６】
次に図１を用いて、本発明の第１の実施の形態に係る半導体集積回路５ａの動作を説明する。
【００１７】
（ａ）入力端子１にハイレベル信号が入力されたとき：
（イ）入力端子１にハイレベル信号が入力されると、インバータ回路３にハイレベル信号が入力される。インバータ回路３にハイレベル信号が入力されると、第４の電界効果トランジスタ（ｐＭＯＳトランジスタ）Ｔｒ４と第５の電界効果トランジスタ（ｎＭＯＳトランジスタ）Ｔｒ５のそれぞれのゲートにハイレベル信号が入力される。第４の電界効果トランジスタＴｒ４はオフする。第５の電界効果トランジスタＴｒ５はオンして導通する。この結果、第４の電界効果トランジスタＴｒ４のドレインと第５の電界効果トランジスタＴｒ５のドレインとの接続点Ｐ１からは低位電源ＶＳＳの電位、即ちローレベル信号が出力される。
【００１８】
（ロ）インバータ回路３にハイレベル信号が入力されるのと同時に、第１の電界効果トランジスタ（ｐＭＯＳトランジスタ）Ｔｒ１のゲートにもハイレベル信号が入力される。第１の電界効果トランジスタＴｒ１のゲート電位｜Ｖｇｓ１｜が、閾値電圧｜Ｖｔｈｐ｜よりも大きくなり、第１の電界効果トランジスタＴｒ１がオフする。
【００１９】
（ハ）インバータ回路３の出力するローレベル信号は、第２の電界効果トランジスタ（ｐＭＯＳトランジスタ）Ｔｒ２のドレインおよびゲートに入力される。第１の電界効果トランジスタＴｒ１はオフし、接続点Ｐ２の電位はＶＤＤ程度である。したがって、式（３）及び式（４）に示す条件を満たし第２の電界効果トランジスタＴｒ２はオンする。
【００２０】
（ニ）接続点Ｐ２の電位ＶＰ２は徐々に低下していく。接続点Ｐ２の電位ＶＰ２が次式で与えられる電位に達すると、第２の電界効果トランジスタＴｒ２はオフする：
｜ＶＰ１−ＶＰ２｜＝｜Ｖｔｈｐ｜　　　　　　　　　　・・・（５）
第２の電界効果トランジスタＴｒ２はオフして、接続点Ｐ２の電位ＶＰ２はその電位を維持する。ここで、接続点Ｐ１の電位ＶＰ１≒０［Ｖ］とするとＶＰ２＝｜Ｖｔｈｐ｜となる。よって、第３の電界効果トランジスタＴｒ３はオンする。第３の電界効果トランジスタＴｒ３がオンすると、出力端子２からは高位電源ＶＤＤの電位、即ちハイレベル信号が出力される。
【００２１】
（ｂ）入力端子１にローレベル信号が入力されたとき：
（イ）入力端子１にローレベル信号が入力されると、インバータ回路３を構成する第４の電界効果トランジスタＴｒ４及び第５の電界効果トランジスタＴｒ５のそれぞれのゲートにローレベル信号が入力される。第４の電界効果トランジスタＴｒ４はオンする。第５の電界効果トランジスタＴｒ５はオフする。この結果、第４の電界効果トランジスタＴｒ４のドレインと第５の電界効果トランジスタＴｒ５のドレインとの接続点Ｐ１からは高位電源ＶＤＤの電位、即ちハイレベル信号が出力される。
【００２２】
（ロ）同時に、第１の電界効果トランジスタＴｒ１のゲートにローレベル信号が入力される。第１の電界効果トランジスタＴｒ１のゲート電位Ｖｇｓ１が、第１の電界効果トランジスタＴｒ１の閾値電圧Ｖｔｈｐよりも小さくなる。この結果、第１の電界効果トランジスタＴｒ１がオンする。よって、接続点Ｐ２の電位ＶＰ２はハイレベルの電位となる。
【００２３】
（ハ）接続点Ｐ１の電位ＶＰ１と接続点Ｐ２の電位ＶＰ２はそれぞれハイレベルの電位となる。第２の電界効果トランジスタＴｒ２のドレインとゲートにはハイレベル信号が入力される。よって、式（１）を満たし第２の電界効果トランジスタＴｒ２はオフする。
【００２４】
（ニ）接続点Ｐ２の電位ＶＰ２がハイレベルの電位となると、第３の電界効果トランジスタＴｒ３のゲート電位Ｖｇｓ３もハイレベルの電位となる。第３の電界効果トランジスタＴｒ３のゲート電位Ｖｇｓ３がハイレベルの電位となると、第３の電界効果トランジスタＴｒ３はオフする。したがって、出力端子２からは電流は出力されずハイインピーダンス（Ｈｉ−Ｚ）状態となる。
【００２５】
このように第１の実施の形態によれば、第３の電界効果トランジスタＴｒ３のゲートバイアス電圧を低減させることができる。したがって、出力端子２から出力される電流量は従来と比して少なくなる。また、半導体集積回路５ａは、使用するトランジスタ数も少なくトランジスタ占有面積を増大させることも無い。更に、ＭＯＳトランジスタのゲート長Ｌの変更を要しないので、マスタチップの基本セルの構造を変更する必要も無い。したがって、既存のゲートアレイ及びエンベデッドアレイを用いて半導体集積回路５ａを構成することができる。
【００２６】
図２に示すように、第１の実施の形態の変形例に係る半導体集積回路５ｂは、第２の電界効果トランジスタ（ｐＭＯＳトランジスタ）Ｔｒ２のソースにドレインとゲートを接続し、第３の電界効果トランジスタ（ｐＭＯＳトランジスタ）Ｔｒ３のゲートにソースを接続した第６の電界効果トランジスタＴｒ６を更に備える点が図１と異なる。第６の電界効果トランジスタＴｒ６はｐＭＯＳトランジスタで構成されている。第２電界効果トランジスタＴｒ２のソースと第６の電界効果トランジスタＴｒ６のドレインとの接続点をＰＡ、接続点ＰＡの電位をＶＰＡとおくと、第２電界効果トランジスタＴｒ２がオンする条件は：
｜ＶＰＡ−ＶＰ１｜−｜Ｖｔｈｐ｜＞０　（ＶＰＡ＞ＶＰ１）・・・（６）
となる。ここで、ＶＰ１≒０［Ｖ］とすると第２電界効果トランジスタＴｒ２がオンする条件はＶＰＡ＞｜Ｖｔｈｐ｜となる。また、第６の電界効果トランジスタＴｒ６がオンする条件は：
｜ＶＰ２−ＶＰＡ｜−｜Ｖｔｈｐ｜＞０　（ＶＰ２＞ＶＰＡ）・・・（７）
となる。式（７）に式（６）の条件を代入して整理すると：
ＶＰ２＞２×｜Ｖｔｈｐ｜　　　　　　　　　　　　　　　　　　　　　・・・（８）
が成り立つ。このように、第６の電界効果トランジスタ（ｐＭＯＳトランジスタ）Ｔｒ６を接続することにより、第２の電界効果トランジスタＴｒ２の｜Ｖｔｈｐ｜を２倍にする効果を得ることができる。よって、インバータ回路３からローレベル信号が出力された場合、第３の電界効果トランジスタＴｒ３のゲートバイアス電圧は更に低下する。第３の電界効果トランジスタＴｒ３のゲートバイアス電圧が更に低下するので、出力端子２から出力される電流量は第１の実施の形態に係る半導体集積回路５ａの出力電流量と比して更に低減される。このように、第２の電界効果トランジスタＴｒ２と直列に複数段電界効果トランジスタ（ｐＭＯＳトランジスタ）を接続することにより、第２の電界効果トランジスタＴｒ２の｜Ｖｔｈｐ｜を２倍、３倍・・・するのと同等の効果が得られる。したがって、第３の電界効果トランジスタＴｒ３のゲートバイアス電圧を十分に低下させることができる。
【００２７】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体集積回路５ｃは、図３に示すように、第４の電界効果トランジスタ（ｐＭＯＳトランジスタ）Ｔｒ４のソース及び第５の電界効果トランジスタ（ｎＭＯＳトランジスタ）Ｔｒ５のソースが第２の基準電位端子７及び第１の基準電位端子６にそれぞれ接続されている点が図１と異なる。更に、第１の基準電位端子６が低位電源ＶＳＳに接続され、第２の基準電位端子７が高位電源ＶＤＤに接続されている点が図１と異なる。第１の電界効果トランジスタＴｒ１、第２の電界効果トランジスタＴｒ２、第３の電界効果トランジスタＴｒ３としてｎＭＯＳトランジスタを使用している点が図１と異なる。第１乃至第５の電界効果トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５は第１の実施の形態と同様にゲートアレイ或いはエンベデッドアレイ上に搭載されている。その他の構造については、図１に示す半導体集積回路５ａの構造と同様である。図３に示す半導体集積回路５ｃは、入力端子１にハイレベル信号が入力された場合は、出力端子２はハイインピーダンス出力となる。入力端子１にローレベル信号が入力された場合は、出力端子２にローレベル信号を出力する。
【００２８】
接続点Ｐ１の電位をＶＰ１、接続点Ｐ２の電位をＶＰ２、第２の電界効果トランジスタ（ｎＭＯＳトランジスタ）Ｔｒ２の閾値電圧をＶｔｈｎとすると、第２の電界効果トランジスタＴｒ２がオフする条件は：
｜ＶＰ１−ＶＰ２｜−｜Ｖｔｈｎ｜≦０　　　　　　　・・・（９）
となる。即ち、｜Ｖｇｓ２｜−｜Ｖｔｈｎ｜≦０を満たすと第２の電界効果トランジスタＴｒ２がオフする。
【００２９】
次に、図２を用いて、本発明の第２の実施の形態に係る半導体集積回路５ｃの動作を説明する。但し、第１の実施の形態に係る半導体集積回路５ａと同一の動作については説明を一部省略する。
【００３０】
（ａ）入力端子１にハイレベル信号が入力されたとき：
（イ）入力端子１にハイレベル信号が入力されると、インバータ回路３はローレベル信号を出力する。入力端子１にハイレベル信号が入力されるのと同時に、第１の電界効果トランジスタ（ｎＭＯＳトランジスタ）Ｔｒ１のゲートにハイレベル信号が入力される。この結果、第１の電界効果トランジスタＴｒ１がオンする。
【００３１】
（ロ）第１の電界効果トランジスタＴｒ１がオンすると、接続点Ｐ２の電位ＶＰ２はローレベルの電位となる。第２の電界効果トランジスタ（ｎＭＯＳトランジスタ）Ｔｒ２のゲート−ソース間電位Ｖｇｓ２は０［Ｖ］となる。よって、式（９）より第２の電界効果トランジスタＴｒ２はオフする。
【００３２】
（ハ）接続点Ｐ２の電位ＶＰ２がローレベルの電位となると、第３の電界効果トランジスタ（ｎＭＯＳトランジスタ）Ｔｒ３のゲート電位もローレベルの電位となる。第３の電界効果トランジスタＴｒ３のゲート電位がローレベルとなると、第３の電界効果トランジスタＴｒ３は、オフする。したがって、出力端子２はハイインピーダンス（Ｈｉ−Ｚ）出力となる。
【００３３】
（ｂ）入力端子１にローレベル信号が入力されたとき：
（イ）入力端子１にローレベル信号が入力されると、インバータ回路３はハイレベル信号を出力する。入力端子１にローレベル信号が入力されるのと同時に、第１の電界効果トランジスタＴｒ１のゲートにローレベル信号が入力される。第１の電界効果トランジスタＴｒ１のゲートにローレベル信号が入力されると、第１の電界効果トランジスタＴｒ１がオフする。
【００３４】
（ロ）接続点Ｐ１の電位ＶＰ１はハイレベルの電位であるので、第２の電界効果トランジスタＴｒ２はオンする。第２の電界効果トランジスタＴｒ２がオンすると、ＶＰ２＝ＶＤＤ−｜Ｖｔｈｎ｜程度となる。
【００３５】
（ハ）第２の電界効果トランジスタＴｒ２がオンすると、第３の電界効果トランジスタＴｒ３もオンする。この結果、出力端子２からはローレベル信号が出力される。第３の電界効果トランジスタＴｒ３のゲートバイアス電圧は従来よりも低減される。
【００３６】
第２の実施の形態によれば、入力端子１にローレベル信号が入力された場合にのみ出力端子２にローレベル信号を出力する出力電流量の少ない半導体集積回路５ｃを提供できる。また、第１乃至第３の電界効果トランジスタＴｒ１、Ｔｒ２、Ｔｒ３をｎＭＯＳトランジスタで構成しているので高速動作が可能である。図３に示す半導体集積回路５ｃは、図１に示す半導体集積回路５ａと同様にマスタチップの基本セルの構造を修正することなく既存のゲートアレイ及びエンベデッドアレイを利用して構成することができる。
【００３７】
図４に示すように、第２の実施の形態の変形例に係る半導体集積回路５ｄは、第２の電界効果トランジスタ（ｎＭＯＳトランジスタ）Ｔｒ２のソースにドレインとゲートを接続し、第３の電界効果トランジスタ（ｎＭＯＳトランジスタ）Ｔｒ３のゲートにソースを接続した第６の電界効果トランジスタＴｒ６を更に備える点が図３と異なる。第６の電界効果トランジスタＴｒ６はｎＭＯＳトランジスタで構成されている。第２電界効果トランジスタＴｒ２のソースと第６の電界効果トランジスタＴｒ６のドレインとの接続点をＰＡ、接続点ＰＡの電位をＶＰＡとおくと、第２電界効果トランジスタＴｒ２がオンする条件は：
（ＶＰ１−ＶＰＡ）−Ｖｔｈｎ＞０　　　　　　　　　　　・・・（１０）
となる。ここで、ＶＰ１≒ＶＤＤ［Ｖ］とすると第２電界効果トランジスタＴｒ２がオンする条件はＶＰＡ＜ＶＤＤ−Ｖｔｈｎとなる。また、第６の電界効果トランジスタＴｒ６がオンする条件は：
（ＶＰＡ−ＶＰ２）−Ｖｔｈｎ＞０　　　　　　　　　　　・・・（１１）
となる。式（１１）に式（１０）の条件を代入して整理すると：
ＶＰ２＜ＶＤＤ−２×Ｖｔｈｎ　　　　　　　　　　　　　・・・（１２）
が成り立つ。即ち、第６の電界効果トランジスタ（ｎＭＯＳトランジスタ）Ｔｒ６を接続するより、第２の電界効果トランジスタＴｒ２のＶｔｈｎを２倍にする効果を得ることができる。よって、インバータ回路３からハイレベルの信号が出力された場合、第３の電界効果トランジスタＴｒ３のゲートバイアス電圧は更に低下する。更に、第１の実施の形態の変形例と同様に第２の電界効果トランジスタＴｒ２と直列に複数段電界効果トランジスタ（ｎＭＯＳトランジスタ）を接続してもよい。
【００３８】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体集積回路５ｅは、図５に示すように、第２の基準電位端子７にソースを接続し、入力端子１にゲートを接続した第４の電界効果トランジスタＴｒ４、第４の電界効果トランジスタＴｒ４のドレインにソースを、第２の電界効果トランジスタＴｒ２のゲートにゲートを、第２の電界効果トランジスタＴｒ２のドレインにドレインをそれぞれ接続した第５の電界効果トランジスタＴｒ５、第２の基準電位端子７にソースを、第４の電界効果トランジスタＴｒ４のドレインと第５の電界効果トランジスタＴｒ５のソースとの接続点Ｐ３にゲートを、出力端子２にドレインをそれぞれ接続した第６の電界効果トランジスタＴｒ６とを更に備える点が図１と異なる。第４の電界効果トランジスタＴｒ４、第５の電界効果トランジスタＴｒ５、第６の電界効果トランジスタＴｒ６としてはｎＭＯＳトランジスタが使用できる。
【００３９】
インバータ回路３は、第１の基準電位端子６にソースを、入力端子１にゲートを、インバータ回路３の出力ノードにドレインをそれぞれ接続した第７の電界効果トランジスタＴｒ７、第２の基準電位端子７にソースを、第７の電界効果トランジスタＴｒ７のゲートにゲートを、インバータ回路３の出力ノードにドレインをそれぞれ接続した第８の電界効果トランジスタＴｒ８とからなる。その他の構造については、図１に示す半導体集積回路５ａと同様である。図５に示す半導体集積回路５ｅは、入力端子１にハイレベル信号が入力された場合は出力端子２にハイレベル信号を出力する。一方、入力端子１にローレベル信号が入力された場合は、出力端子２にローレベル信号を出力する。
【００４０】
接続点Ｐ１の電位をＶＰ１、接続点Ｐ３の電位をＶＰ３、第５の電界効果トランジスタ（ｎＭＯＳトランジスタ）Ｔｒ５の閾値電圧をＶｔｈｎとすると、第５の電界効果トランジスタＴｒ５がオフする条件は：
｜ＶＰ１−ＶＰ３｜−｜Ｖｔｈｎ｜≦０　　　　　　　・・・（１３）
となる。即ち、｜Ｖｇｓ５｜−｜Ｖｔｈｎ｜≦０を満たすと第５の電界効果トランジスタＴｒ５はオフする。
【００４１】
次に図５を用いて、本発明の第３の実施の形態に係る半導体集積回路５ｅの動作を説明する。但し、第１及び第２の実施の形態に係る半導体集積回路５ａ、５ｃと同一の動作については説明を一部省略する。
【００４２】
（ａ）入力端子１にハイレベル信号が入力されたとき：
（イ）入力端子１にハイレベル信号が入力されると、インバータ回路はローレベル信号を出力する。入力端子１にハイレベル信号が入力されるのと同時に、第１の電界効果トランジスタ（ｐＭＯＳトランジスタ）Ｔｒ１と第４の電界効果トランジスタ（ｎＭＯＳトランジスタ）Ｔｒ４のそれぞれのゲートにハイレベル信号が入力される。第１の電界効果トランジスタＴｒ１のゲートにハイレベル信号が入力されると、第１の電界効果トランジスタ（ｐＭＯＳトランジスタ）Ｔｒ１がオフする。第４の電界効果トランジスタ（ｎＭＯＳトランジスタ）Ｔｒ４のゲートにハイレベル信号が入力されると、第４の電界効果トランジスタＴｒ４がオンする。
【００４３】
（ロ）インバータ回路３の出力するローレベル信号は、第２の電界効果トランジスタ（ｐＭＯＳトランジスタ）Ｔｒ２と第５の電界効果トランジスタ（ｎＭＯＳトランジスタ）Ｔｒ５のそれぞれのドレインとゲートに入力される。第１の電界効果トランジスタＴｒ１はオフし、接続点Ｐ２の電位はＶＤＤ程度である。したがって、式（１）及び式（２）に示す条件を満たし、第２の電界効果トランジスタＴｒ２はオンする。一方、第５の電界効果トランジスタＴｒ５はオフする。第４の電界効果トランジスタＴｒ４がオン、第５の電界効果トランジスタＴｒ５がオフするので接続点Ｐ３の電位はローレベルの電位となる。接続点Ｐ３の電位がローレベルとなると、第６の電界効果トランジスタ（ｎＭＯＳトランジスタ）Ｔｒ６はオフする。
【００４４】
（ハ）接続点Ｐ２の電位ＶＰ２は徐々に低下していく。接続点Ｐ２の電位ＶＰ２が式（５）で与えられる電位に達すると、第２の電界効果トランジスタＴｒ２はオフして、接続点Ｐ２の電位ＶＰ２はその電位を維持する。ここで、接続点Ｐ１の電位ＶＰ１≒０［Ｖ］とするとＶＰ２＝｜Ｖｔｈｐ｜となる。この結果、出力端子２からはハイレベル信号が出力される。
【００４５】
（ｂ）入力端子１にローレベル信号が入力されたとき：
（イ）入力端子１にローレベル信号が入力されると、インバータ回路３はハイレベル信号を出力する。入力端子１にローレベル信号が入力されるのと同時に、第１の電界効果トランジスタＴｒ１と第４の電界効果トランジスタＴｒ４のそれぞれのゲートにローレベル信号が入力される。第１の電界効果トランジスタＴｒ１のゲートにローレベル信号が入力されると、第１の電界効果トランジスタＴｒ１がオンする。第４の電界効果トランジスタＴｒ４のゲートにローレベル信号が入力されると、第４の電界効果トランジスタＴｒ４がオフする。
【００４６】
（ロ）第４の電界効果トランジスタがオフすると接続点Ｐ３の電位は略０［Ｖ］となる。接続点Ｐ１の電位ＶＰ１はハイレベルの電位である。よって、式（１３）より、第５の電界効果トランジスタＴｒ５はオンする。一方、第２の電界効果トランジスタＴｒ２はオフする。第１の電界効果トランジスタＴｒ１がオン、第２の電界効果トランジスタＴｒ２がオフするので接続点Ｐ１の電位はハイレベルの電位となる。接続点Ｐ１の電位がハイレベルの電位となると、第３の電界効果トランジスタＴｒ３はオフする。
【００４７】
（ハ）接続点Ｐ３の電位ＶＰ３が次式で与えられる電位に達すると、第５の電界効果トランジスタＴｒ５はオフする：
｜ＶＰ１−ＶＰ３｜＝｜Ｖｔｈｎ｜　　　　　　　　　・・・（１４）
式（１４）を満たすと第５の電界効果トランジスタＴｒ５はオフして、接続点Ｐ３の電位ＶＰ３はその電位を維持する。ここで、接続点Ｐ１の電位ＶＰ１≒ＶＤＤ［Ｖ］とするとＶＰ３＝ＶＤＤ−Ｖｔｈｎとなる。
【００４８】
第３の実施の形態によれば、第３の電界効果トランジスタＴｒ３及び第６の電界効果トランジスタＴｒ６のゲートバイアス電圧をそれぞれ低下させることができる。よって、入力端子１に入力される論理レベルをそのまま出力端子２に出力する出力電流量の少ない半導体集積回路５ｅを提供できる。半導体集積回路５ｅの出力電流量は、出力がハイレベル信号及びローレベル信号のいずれの場合においても従来と比して低減される。また、図１に示す半導体集積回路５ａと同様にゲートアレイ及びエンベデッドアレイを利用して半導体集積回路５ｃを構成することができる。
【００４９】
図６に示すように、第３の実施の形態の第１の変形例に係る半導体集積回路５ｆは、第２の電界効果トランジスタ（ｐＭＯＳトランジスタ）Ｔｒ２のソースにドレインとゲートを接続し、第３の電界効果トランジスタ（ｐＭＯＳトランジスタ）Ｔｒ３のゲートにソースを接続した第９の電界効果トランジスタＴｒ９を更に備える点が図５と異なる。第９の電界効果トランジスタＴｒ９はｐＭＯＳトランジスタで構成されている。第２電界効果トランジスタＴｒ２のソースと第９の電界効果トランジスタＴｒ９のドレインとの接続点をＰＡ、接続点ＰＡの電位をＶＰＡとおくと、第２電界効果トランジスタＴｒ２がオンする条件は：
｜ＶＰＡ−ＶＰ１｜−｜Ｖｔｈｐ｜＞０　（ＶＰＡ＞ＶＰ１・・・（１５）
となる。ここで、ＶＰ１≒０［Ｖ］とすると第２電界効果トランジスタＴｒ２がオンする条件はＶＰＡ＞｜Ｖｔｈｐ｜となる。また、第９の電界効果トランジスタＴｒ９がオンする条件は：
｜ＶＰ２−ＶＰＡ｜−｜Ｖｔｈｐ｜＞０　（ＶＰ２＞ＶＰＡ・・・（１６）
となる。式（１６）に式（１５）の条件を代入して整理すると：
ＶＰ２＞２×｜Ｖｔｈｐ｜　　　　　　　　　　　　　　　　　・・・（１７）
が成り立つ。即ち、第９の電界効果トランジスタ（ｐＭＯＳトランジスタ）Ｔｒ９を接続することにより、第２の電界効果トランジスタＴｒ２の｜Ｖｔｈｐ｜を２倍にするのと同等の効果を得ることができる。即ち、接続点Ｐ２の電位をより低減することが可能となる。よって、第３の電界効果トランジスタＴｒ３のゲートバイアス電圧を更に低減することが可能となる。更に、第２の電界効果トランジスタＴｒ２と直列に複数段電界効果トランジスタ（ｐＭＯＳトランジスタ）を接続してもよい。
【００５０】
図７に示すように、第３の実施の形態の第２の変形例に係る半導体集積回路５ｇは、第５の電界効果トランジスタ（ｎＭＯＳトランジスタ）Ｔｒ５のソースにドレインとゲートを接続し、第６の電界効果トランジスタ（ｎＭＯＳトランジスタ）Ｔｒ６のゲートにソースを接続した第９の電界効果トランジスタＴｒ９を更に備える点が図５と異なる。第９の電界効果トランジスタＴｒ９はｎＭＯＳトランジスタで構成されている。第２電界効果トランジスタＴｒ２のソースと第９の電界効果トランジスタＴｒ９のドレインとの接続点をＰＡ、接続点ＰＡの電位をＶＰＡとおくと、第２電界効果トランジスタＴｒ２がオンする条件は：
（ＶＰ１−ＶＰＡ）−Ｖｔｈｎ＞０　　　　　　　　　　　・・・（１８）
となる。ここで、ＶＰ１≒ＶＤＤ［Ｖ］とすると第２電界効果トランジスタＴｒ２がオンする条件はＶＰＡ＜ＶＤＤ−Ｖｔｈｎとなる。また、第９の電界効果トランジスタＴｒ９がオンする条件は：
（ＶＰＡ−ＶＰ２）−Ｖｔｈｎ＞０　　　　　　　　　　　・・・（１９）
となる。式（１９）に式（１８）の条件を代入して整理すると：
ＶＰ２＜ＶＤＤ−２×Ｖｔｈｎ　　　　　　　　　　　　　・・・（２０）
が成り立つ。即ち、第９の電界効果トランジスタ（ｎＭＯＳトランジスタ）Ｔｒ９を接続することにより、第５の電界効果トランジスタＴｒ５のＶｔｈｎを２倍にするのと同等の効果を得ることができる。よって、インバータ回路３からハイレベルの信号が出力された場合、第６の電界効果トランジスタＴｒ６のゲートバイアス電圧は更に低下する。更に、第５の電界効果トランジスタＴｒ５と直列に複数段電界効果トランジスタ（ｎＭＯＳトランジスタ）を接続してもよい。
【００５１】
図８に示すように、第３の実施の形態の第３の変形例に係る半導体集積回路５ｈは、第２の電界効果トランジスタ（ｐＭＯＳトランジスタ）Ｔｒ２のソースにドレインとゲートを接続し、第３の電界効果トランジスタ（ｐＭＯＳトランジスタ）Ｔｒ３のゲートにソースを接続した第９の電界効果トランジスタＴｒ９、第５の電界効果トランジスタ（ｎＭＯＳトランジスタ）Ｔｒ５のソースにドレインとゲートを接続し、第６の電界効果トランジスタ（ｎＭＯＳトランジスタ）Ｔｒ６のゲートにソースを接続した第１０の電界効果トランジスタＴｒ１０を更に備える点が図５と異なる。第９の電界効果トランジスタＴｒ９はｐＭＯＳトランジスタで構成されている。第１０の電界効果トランジスタＴｒ１０はｎＭＯＳトランジスタで構成されている。したがって、第３の電界効果トランジスタＴｒ３と第６の電界効果トランジスタＴｒ６のそれぞれのゲートバイアス電圧を更に低減することが可能となる。更に、第２の電界効果トランジスタＴｒ２と直列に複数段電界効果トランジスタ（ｐＭＯＳトランジスタ）を接続してもよい。また、第５の電界効果トランジスタＴｒ５と直列に複数段電界効果トランジスタ（ｎＭＯＳトランジスタ）を接続してもよい。
【００５２】
（その他の実施の形態）
上記のように、本発明は第１乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５３】
第１乃至第３の実施の形態においては、ゲートアレイ及びエンベデッドアレイを利用して半導体集積回路５ａ、５ｂ…５ｈを構成すると説明した。しかし、ゲートアレイ及びエンベデッドアレイを利用せずに同一半導体基板上にモノリシックに集積化し、モノリシック集積回路として構成してもよい。或いは、個別半導体素子をプリント基板等に実装して、ハイブリッド集積回路として構成してもよい。更に、電界効果トランジスタとしてＭＯＳトランジスタを用いているが、接合型電界効果トランジスタ（ＪＦＥＴ）を始め、ＭＥＳＦＥＴ、高電子移動度トランジスタ（ＨＥＭＴ）等の様々な電界効果トランジスタが使用可能であることは勿論である。
【００５４】
第１乃至第３の実施の形態においては、インバータ回路としてＣＭＯＳ型のインバータ回路３を用いている。インバータ回路は、例えば、抵抗とｎＭＯＳトランジスタを直列に接続した構造でもよい。この場合、ｎＭＯＳトランジスタのゲートに信号が入力され、抵抗とｎＭＯＳトランジスタの接続点が出力ノードとなる。また、ｎＭＯＳトランジスタとｎＭＯＳトランジスタとを直列に接続した構造でもよい。この場合、片方のｎＭＯＳトランジスタのゲートに信号が入力され、ｎＭＯＳトランジスタとｎＭＯＳトランジスタとの接続点が出力ノードとなる。
【００５５】
このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【００５６】
【発明の効果】
本発明によれば、トランジスタ占有面積を増大させることなく、既存のゲートアレイ及びエンベデッドアレイを利用可能な出力電流量の少ない半導体集積回路を提供することが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路の回路図である。
【図２】本発明の第１の実施の形態の変形例に係る半導体集積回路の回路図である。
【図３】本発明の第２の実施の形態に係る半導体集積回路の回路図である。
【図４】本発明の第２の実施の形態の変形例に係る半導体集積回路の回路図である。
【図５】本発明の第３の実施の形態に係る半導体集積回路の回路図である。
【図６】本発明の第３の実施の形態の第１の変形例に係る半導体集積回路の回路図である。
【図７】本発明の第３の実施の形態の第２の変形例に係る半導体集積回路の回路図である。
【図８】本発明の第３の実施の形態の第３の変形例に係る半導体集積回路の回路図である。
【図９】図９（ａ）は従来の基本セルを示す上面略図で、図９（ｂ）は従来のマスタチップを示す上面略図である。
【図１０】図１０（ａ）及び図１０（ｂ）は、従来のバッファ回路の回路図である。
【図１１】従来のバッファ回路の回路図である。
【符号の説明】
１　入力端子
２　出力端子
３　インバータ回路
５ａ、５ｂ、５ｃ…　半導体集積回路
６　第１の基準電位端子
７　第２の基準電位端子
１０　基本セル
１１　ゲート電極
１２　ｐ＋型半導体領域
１３　ｎ＋型半導体領域
１４　マスタチップ
１５　Ｉ／Ｏセル
Ｔｒ１　第１の電界効果トランジスタ
Ｔｒ２　第２の電界効果トランジスタ
Ｔｒ３　第３の電界効果トランジスタ
Ｔｒ４　第４の電界効果トランジスタ
Ｔｒ５　第５の電界効果トランジスタ
Ｔｒ６　第６の電界効果トランジスタ
Ｔｒ７　第７の電界効果トランジスタ
Ｔｒ８　第８の電界効果トランジスタ
Ｔｒ９　第９の電界効果トランジスタ
Ｔｒ１０　第１０の電界効果トランジスタ
【図１】
2004064238.tif 000003
【図２】
2004064238.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2004064238.tif 000008
【図７】
2004064238.tif 000009
【図８】
2004064238.tif 000010
【図９】
2004064238.tif 000011
【図１０】
2004064238.tif 000012
【図１１】
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