(57)【要約】【課題】制御線を経由した信号漏れを低減して、大規模化しても優れたアイソレーションが得られる半導体マトリクススイッチ回路を提供する。【解決手段】信号線１、２と交差する制御線３について、信号配線１、２との交差部の間に抵抗４を配置することにより、信号線１（または２）から制御線３を経由して信号線２（または１）に流れる漏れ信号の電流を抵抗４によって減衰する。こうして、制御線３と信号線１、２との交差部と制御線３それ自体を経由する信号漏れを低減し、アイソレーション特性を向上させる。【選択図】　　図１
2004063775.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と出力端子を接続する信号線に直列接続される第１電界効果トランジスタと、前記信号線に並列接続される第２電界効果トランジスタとを備え、前記第１電界効果トランジスタのゲートと前記第２電界効果トランジスタのゲートに第１制御信号と第２制御信号をそれぞれ供給することにより、前記第１電界効果トランジスタと前記第２電界効果トランジスタのピンチオフを利用して前記信号線を開閉する回路をスイッチ要素として含み、
前記スイッチ要素を複数個組み合わせて、Ｎ個の入力端子（Ｎは正整数）とＭ個の出力端子（Ｍは正整数）の間に複数の信号線をマトリクス状に配置し、複数の制御線を介して制御信号を前記スイッチ要素の電界効果トランジスタのゲートに供給することにより、複数の前記信号線を開閉する半導体マトリクススイッチ回路において、
第１交差部および第２交差部で第１信号線および第２信号線とそれぞれ交差する制御線に対して、前記第１交差部と前記第２交差部の間に直列に接続された第１抵抗を有することを特徴とする半導体マトリクススイッチ回路。
【請求項２】
前記制御信号用の外部接続用パッドの近傍で前記制御線に直列接続された第２抵抗をさらに有している請求項１に記載の半導体マトリクススイッチ回路。
【請求項３】
前記制御線が接続された電界効果トランジスタのゲート電極の近傍において、電流制限用の第３抵抗が前記制御線に直列接続されている請求項１または２に記載の半導体マトリクススイッチ回路。
【請求項４】
入力端子と出力端子を接続する信号線に直列接続される第１電界効果トランジスタと、前記信号線に並列接続される第２電界効果トランジスタとを備え、前記第１電界効果トランジスタのゲートと前記第２電界効果トランジスタのゲートに第１制御信号と第２制御信号をそれぞれ供給することにより、前記第１電界効果トランジスタと前記第２電界効果トランジスタのピンチオフを利用して前記信号線を開閉する回路をスイッチ要素として含み、
前記スイッチ要素を複数個組み合わせて、Ｎ個の入力端子（Ｎは正整数）とＭ個の出力端子（Ｍは正整数）の間に複数の信号線をマトリクス状に配置し、複数の制御線を介して制御信号を前記スイッチ要素の電界効果トランジスタのゲートに供給することにより、複数の前記信号線を開閉する半導体マトリクススイッチ回路において、
第１交差部で交差する第１信号線および第１制御線と、第２交差部で交差する第２信号線および第２制御線とを備え、前記第１交差部と前記第２交差部の間に他の制御線同士の交差部を経由した信号伝播経路が存在しており、その信号伝播経路を構成する前記他の制御線の少なくとも一つに対して直列に接続された第１抵抗を有することを特徴とする半導体マトリクススイッチ回路。
【請求項５】
前記第１抵抗が接続された前記制御線を流れる前記制御信号用の外部接続用パッドの近傍で、当該制御線に直列接続された第２抵抗をさらに有している請求項４に記載の半導体マトリクススイッチ回路。
【請求項６】
前記第１抵抗が接続された前記制御線に対応する電界効果トランジスタのゲート電極の近傍において、電流制限用の第３抵抗が前記制御線に直列接続されている請求項４または５に記載の半導体マトリクススイッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ、ＦＥＴ）のピンチオフ（ｐｉｎｃｈ　ｏｆｆ）を利用した半導体マトリクススイッチ回路に関し、さらに言えば、信号線同士の交差による直接的な信号漏れのみならず、制御線と信号線との交差による信号漏れや制御線同士の交差に起因する信号漏れを低減することができ、したがって大規模に集積しても良好な信号アイソレーションが得られる半導体マトリクススイッチ回路に関する。
【０００２】
【従来の技術】
電界効果トランジスタの「ピンチオフ」を利用した半導体マトリクススイッチ回路は、通常、制御信号によって制御される第１および第２の電界効果トランジスタを含む「スイッチ要素」を必要数組み合わせてマトリクス状の回路を構成したものである。そして、複数の入力端子と複数の出力端子の間の電気的接続を制御信号群により開閉することにより、マトリクススイッチとして動作させるようにしたものである。
【０００３】
ここで「ピンチオフ」とは、空間電荷層の厚さの増大によってゲート電極下のチャネルが閉じてドレイン電流がゼロになる状態をいう。そして、そのときのゲート電圧（ゲート−ソース間電圧）を「ピンチオフ」電圧という。
【０００４】
各「スイッチ要素」では、第１電界効果トランジスタは入力端子と出力端子の間に直列接続され、第２電界効果トランジスタは当該入力端子と出力端子の間に並列接続される。第１電界効果トランジスタの制御信号は、ＯＮ状態に保持された当該トランジスタのゲート電極に、そのピンチオフ電圧ＶＰを基準とする大小二つの電圧（ＯＮ電圧ＶＯＮまたはＯＦＦ電圧ＶＯＦＦ）を印加し、それによって前記入力端子と前記出力端子の間の電気的経路を開閉する。第２電界効果トランジスタについても同様である。
【０００５】
【発明が解決しようとする課題】
ところで、半導体マトリクススイッチ回路の入力端子数と出力端子数が増大して回路規模が大きくなると、それに応じて制御線（すなわち制御信号を供給する配線）と信号線の交差部の数も増大する。通常、これらの配線は、上下にＳｉＯ等の絶縁膜を介して交差せしめられるが、そこで発生する寄生容量等により、隣接する信号線を通って伝送される信号が相互に他の信号線に漏れてしまう、という問題がある。この点を図５に基づいて説明すると、次の通りである。
【０００６】
図５（ａ）は従来の半導体マトリクススイッチ回路の一部の配線を概念的に示す模式図であり、太い帯で示された１０１，１０２は信号線、細い帯で示された１０３は制御線である。図５（ｂ）はこれら配線に関わる部分の回路図であり、Ｍ１０１，Ｍ１０２，Ｍ１０３は電界効果トランジスタ、Ｒ１０１，Ｒ１０２，Ｒ１０３は抵抗である。抵抗Ｒ１０１，Ｒ１０２，Ｒ１０３は、トランジスタＭ１０１，Ｍ１０２，Ｍ１０３のゲート電極の近傍に接続されており、トランジスタＭ１０１，Ｍ１０２，Ｍ１０３を経由する信号漏れを抑制すると共に、トランジスタＭ１０１，Ｍ１０２，Ｍ１０３のゲート電極に流れる電流を制限するためのものである。
【０００７】
トランジスタＭ１０２およびＭ１０３は、抵抗Ｒ１０２とＲ１０３を介してそれらのゲートに供給される制御信号電圧によって、それぞれ開閉制御される。これによって、信号線１０１および１０２を経由する当該マトリクススイッチの信号経路が開閉される。トランジスタＭ１０１のゲートに供給される制御信号電圧は、抵抗Ｒ１０１を介して制御線１０３を通って供給される。
【０００８】
図５（ａ）に示すように、信号線１０１および１０２は制御線１０３と交差しているため、例えば、図５中に矢印で示すように、信号線１０１を通過する信号が制御線１０３を経由して隣の信号線１０２に、僅かではあるが漏れてしまうのである。
【０００９】
従来より、信号線同士の交差部では直接的に信号が漏れるので、信号線同士の交差数を極力減らすようにレイアウト（配置および配線）設計が行われると共に、交差部の面積を極力小さく作製する等の対策がなされている。
【００１０】
しかし、制御線同士の交差部、並びに制御線と信号線の交差部に関しては、制御線を介した信号漏れ量が信号線同士の交差による直接的な信号漏れ量と比較して小さいこと、信号線同士に比べて交差数が非常に多いこと等の理由により、端子配置やＲＦ（無線周波）信号線のレイアウト、あるいは信号の通過損失の低減等が優先されている。したがって、制御線同士の交差部や制御線と信号線の交差部に対しては、レイアウト、面積共に信号線同士の交差に対して行われるほどの対策がなされていないのが現状である。
【００１１】
しかしながら、本発明者の調査によれば、この種マトリクススイッチの規模が大きい場合には、制御線同士の交差部の数と制御線と信号線の交差部の数は、信号線同士の交差部の数に比べて圧倒的に多くなるため、信号漏れが無視できない量になることが判明した。
【００１２】
本発明は、このような知見に基づいてなされたものであって、電界効果トランジスタのピンチオフを利用した半導体マトリクススイッチ回路において、制御線と信号線の交差部を経由する信号漏れを低減して信号のアイソレーションを向上させることを目的とする。
【００１３】
本発明の他の目的は、電界効果トランジスタのピンチオフを利用した半導体マトリクススイッチ回路において、パッケージやボンディング仕様等の外部要因による信号漏れを低減して信号のアイソレーションを向上させることである。
【００１４】
ここに明記しない本発明のさらに他の目的は、以下の説明および添付図面から明らかになる。
【００１５】
【課題を解決するための手段】
（１）　本発明の第１の観点の半導体マトリクススイッチ回路は、
入力端子と出力端子を接続する信号線に直列接続される第１電界効果トランジスタと、前記信号線に並列接続される第２電界効果トランジスタとを備え、前記第１電界効果トランジスタのゲートと前記第２電界効果トランジスタのゲートに第１制御信号と第２制御信号をそれぞれ供給することにより、前記第１電界効果トランジスタと前記第２電界効果トランジスタのピンチオフを利用して前記信号線を開閉する回路をスイッチ要素として含み、
前記スイッチ要素を複数個組み合わせて、Ｎ個の入力端子（Ｎは正整数）とＭ個の出力端子（Ｍは正整数）の間に複数の信号線をマトリクス状に配置し、複数の制御線を介して制御信号を前記スイッチ要素の電界効果トランジスタのゲートに供給することにより、複数の前記信号線を開閉する半導体マトリクススイッチ回路において、
第１交差部および第２交差部で第１信号線および第２信号線とそれぞれ交差する制御線に対して、前記第１交差部と前記第２交差部の間に直列に接続された第１抵抗を有することを特徴とする。
【００１６】
（２）　本発明の第１の観点の半導体マトリクススイッチ回路では、第１交差部および第２交差部で第１信号線および第２信号線とそれぞれ交差する制御線に対して、前記第１交差部と前記第２交差部の間に直列に接続された第１抵抗を有している。このため、仮に前記第１交差部と前記第２交差部を介して前記第１信号線または前記第２信号線から前記制御線に信号が漏れたとしても、その漏れ信号による電流は前記第１抵抗によって効果的に減衰せしめられる。このため、制御線と信号線の交差部を経由する信号漏れを低減することができる。よって、信号のアイソレーションを向上させることができる。
【００１７】
前記制御線に直列接続される前記第１抵抗による影響は、その第１抵抗の抵抗値をうまく設定することにより、問題が生じない程度に抑制することができる。その理由は、前記制御線は対応する電界効果トランジスタのゲート電極に接続されており、当該ゲート電極に流れる電流（ゲート電流）は極めて小さいため、前記第１抵抗の追加によって生じる電圧降下は無視できる程度に抑えることができるからである。
【００１８】
（３）　本発明の第１の観点の半導体マトリクススイッチ回路の好ましい例では、前記制御信号用の外部接続用パッドの近傍で前記制御線に直列接続された第２抵抗をさらに有する。この例では、外部接続用パッドを介して生じる信号漏れを抑制できるので、信号のアイソレーションをいっそう向上させることができる利点がある。
【００１９】
本発明の第１の観点の半導体マトリクススイッチ回路の他の好ましい例では、前記制御線が接続された電界効果トランジスタのゲート電極の近傍において、電流制限用の第３抵抗が前記制御線に直列接続される。
【００２０】
（４）　本発明の第２の観点の半導体マトリクススイッチ回路は、
入力端子と出力端子を接続する信号線に直列接続される第１電界効果トランジスタと、前記信号線に並列接続される第２電界効果トランジスタとを備え、前記第１電界効果トランジスタのゲートと前記第２電界効果トランジスタのゲートに第１制御信号と第２制御信号をそれぞれ供給することにより、前記第１電界効果トランジスタと前記第２電界効果トランジスタのピンチオフを利用して前記信号線を開閉する回路をスイッチ要素として含み、
前記スイッチ要素を複数個組み合わせて、Ｎ個の入力端子（Ｎは正整数）とＭ個の出力端子（Ｍは正整数）の間に複数の信号線をマトリクス状に配置し、複数の制御線を介して制御信号を前記スイッチ要素の電界効果トランジスタのゲートに供給することにより、複数の前記信号線を開閉する半導体マトリクススイッチ回路において、
第１交差部で交差する第１信号線および第１制御線と、第２交差部で交差する第２信号線および第２制御線とを備え、前記第１交差部と前記第２交差部の間に他の制御線同士の交差部を経由した信号伝播経路が存在しており、その信号伝播経路を構成する前記他の制御線の少なくとも一つに対して直列に接続された第１抵抗を有することを特徴とする。
【００２１】
（５）　本発明の第２の観点の半導体マトリクススイッチ回路では、第１交差部で交差する第１信号線および第１制御線と、第２交差部で交差する第２信号線および第２制御線とを備えており、前記第１交差部と前記第２交差部の間に他の制御線同士の交差部を経由した信号伝播経路が存在している。そして、その信号伝播経路を構成する前記他の制御線の少なくとも一つに対して直列に第１抵抗を接続している。このため、仮に前記信号伝播経路を介して前記第１信号線または前記第２信号線から信号が漏れたとしても、その漏れ信号による電流は前記第１抵抗によって効果的に減衰せしめられる。このため、制御線と信号線の交差部を経由する信号漏れを低減することができる。よって、信号のアイソレーションを向上させることができる。
【００２２】
（６）　本発明の第２の観点の半導体マトリクススイッチ回路の好ましい例では、前記第１抵抗が接続された前記制御線を流れる前記制御信号用の外部接続用パッドの近傍で、当該制御線に直列接続された第２抵抗をさらに有する。この例では、外部接続用パッドを介して生じる信号漏れを抑制できるので、信号のアイソレーションをいっそう向上させることができる利点がある。
【００２３】
本発明の第２の観点の半導体マトリクススイッチ回路の他の好ましい例では、前記第１抵抗が接続された前記制御線に対応する電界効果トランジスタのゲート電極の近傍において、電流制限用の第３抵抗が前記制御線に直列接続される。
【００２４】
【発明の実施の形態】
以下、本発明の好適な実施形態について添付図面を参照しながら説明する。
【００２５】
まず、本発明の半導体マトリクススイッチ回路において、信号のアイソレーション向上効果が得られる理由を説明する。
【００２６】
図１（ａ）は本発明の半導体マトリクススイッチ回路の一部の配線を概念的に示す模式図であり、太い帯で示された１，２は信号線、細い帯で示された３は制御線である。図１（ｂ）はこれら配線に関わる部分の回路図であり、Ｍ１，Ｍ２，Ｍ３は電界効果トランジスタ、Ｒ１，Ｒ２，Ｒ３は抵抗である。抵抗Ｒ１，Ｒ２，Ｒ３は、それぞれ、トランジスタＭ１，Ｍ２，Ｍ３のゲート電極の近傍に接続されており、トランジスタＭ１，Ｍ２，Ｍ３を経由する信号漏れを抑制すると共に、トランジスタＭ１，Ｍ２，Ｍ３のゲート電極に流れる電流を制限する作用をする。
【００２７】
電界効果トランジスタＭ２およびＭ３は、それぞれ、抵抗Ｒ２とＲ３を介してそれらのゲート電極に各々供給される制御信号電圧により、ピンチオフを利用して開閉制御される。これによって、信号線１と２を経由する当該マトリクススイッチの信号経路が開閉（導通・遮断）される。電界効果トランジスタＭ１のゲート電極に供給される制御信号電圧は、抵抗Ｒ１を介して制御線３を通って供給される。トランジスタＭ１も、その制御信号電圧によりピンチオフを利用して開閉制御される。
【００２８】
図１（ａ）に示すように、信号線１および２は制御線３と交差しているため、寄生容量等に起因して、例えば、図１中に矢印で示すように、信号線１を通過する信号が制御線３を経由して隣の信号線２に、僅かではあるが漏れてしまう。しかし、本発明の半導体マトリクススイッチ回路では、信号線１と２の間において信号線３に抵抗４が直列接続されているため、その漏れ信号による電流は抵抗４に効果的に減衰せしめられる。このため、制御線３と信号線１の交差部を経由する信号漏れを低減することができる。よって、信号のアイソレーションを向上させることができる。
【００２９】
ここで、抵抗４（特許請求の範囲の第１抵抗に対応する）の抵抗値の許容範囲と、抵抗４を配置したことによる信号漏れの漏れ量低減の効果について、具体的数値を示して説明する。これは、発明者の試験によって得られたものである。
【００３０】
使用する電界効果トランジスタＭ１、Ｍ２、Ｍ３の特性や要求される制御信号の電圧により変動するが、ここでは、電界効果トランジスタＭ１、Ｍ２、Ｍ３を導通させるために、制御信号電圧がそのピンチオフ電圧ＶＰを１［Ｖ］程度以上、上回ること、また電界効果トランジスタＭ１、Ｍ２、Ｍ３をピンチオフ（遮断）させるために、制御信号電圧が同ピンチオフ電圧ＶＰを１［Ｖ］程度以上、下回ることを想定している。
【００３１】
電界効果トランジスタＭ１、Ｍ２、Ｍ３のゲート電流を１［μＡ］（通常はナノアンペアのオーダー）、制御線３に挿入した抵抗４の抵抗値を１００［ＫΩ］に設定したところ、抵抗４による制御信号電圧の変動は０．１［Ｖ］程度となることが分かった。そこで、電界効果トランジスタＭ１、Ｍ２、Ｍ３のゲート電流を通常のナノアンペア・オーダーとし、抵抗４の抵抗値を数十［ＫΩ］としたときには、抵抗４の抵抗値によらず正常に動作することが判明した。
【００３２】
また、抵抗４の抵抗値を２［ＫΩ］とした時に、信号漏れを２０［ｄＢ］以上減衰できたので、抵抗４の抵抗値を数［ＫΩ］に設定すれば、信号線１と制御線３の交差部からの漏れ信号を十分に抑制できることが分かった。この場合、当該漏れ信号を実質的に見えなくすることが可能となる。
（スイッチ要素）
次に、本発明の半導体マトリクススイッチ回路に使用される基本構成回路としての「スイッチ要素」について、図２を参照して説明する。後述する本発明の実施形態の半導体マトリクススイッチ回路は、このスイッチ要素を複数個、組み合わせて構成される。
【００３３】
図２の「スイッチ要素」は、二つの電界効果トランジスタＭ１１，Ｍ１２と、それらトランジスタＭ１１、Ｍ１２のゲート電極にそれぞれ接続された二つの抵抗Ｒ１１，Ｒ１２とを備えている。抵抗Ｒ１１とＲ１２は、トランジスタＭ１１，Ｍ１２のゲート電極近傍にそれぞれ配置されており、トランジスタＭ１１とＭ１２を経由する信号漏れの抑制と、トランジスタＭ１１とＭ１２のゲート電流の制限のために挿入されている。
【００３４】
トランジスタＭ１１の一方のソース・ドレイン電極は、入力信号ＶＩＮを供給するための外部接続用パッド（入力端子）Ｐ１１に接続され、他方のソース・ドレイン電極は、出力信号ＶＯＵＴを取り出すための外部接続用パッド（出力端子）Ｐ１２に接続されている。したがって、トランジスタＭ１１は、外部接続用パッドＰ１１とＰ１２（入力端子と出力端子）を結ぶ信号線１１に直列に接続されている。
【００３５】
トランジスタＭ１１のゲート電極は、抵抗Ｒ１１を介して制御信号ＶＣ１を供給するための外部接続用パッドＰ１４に接続されている。換言すれば、トランジスタＭ１１のゲート電極と外部接続用パッドＰ１４を結ぶ制御線１４に対して、直列に抵抗Ｒ１１が接続されている。
【００３６】
トランジスタＭ１２の一方のソース・ドレイン電極は、外部接続用パッドＰ１１に接続され、他方のソース・ドレイン電極は、接地（ＧＮＤ）用の外部接続用パッドＰ１５に接続されている。したがって、トランジスタＭ１２は、外部接続用パッドＰ１１とＰ１５（入力端子と接地端子）を結ぶ信号線１２に直列に接続されている。外部接続用パッドＰ１１とＰ１２を結ぶ信号線１１に対して言えば、トランジスタＭ１２は信号線１１に対して並列に接続されている、と言うことができる。
【００３７】
トランジスタＭ１２のゲート電極は、抵抗Ｒ１２を介して制御信号ＶＣ２を供給するための外部接続用パッドＰ１３に接続されている。換言すれば、トランジスタＭ１２のゲート電極と外部接続用パッドＰ１３を結ぶ制御線１３に対して、直列に抵抗Ｒ１２が接続されている。
【００３８】
制御信号ＶＣ１，ＶＣ２はそれぞれ、対応するトランジスタＭ１１またはＭ１２のゲート電極にそのピンチオフ電圧ＶＰを基準とする大小の電圧、すなわちＯＮ電圧ＶＯＮ（ＶＯＮ＞ＶＰ）またはＯＦＦ電圧ＶＯＦＦ（ＶＯＦＦ＜ＶＰ）を印加する。ＯＮ電圧ＶＯＮが印加されると、トランジスタＭ１１またはＭ１２はＯＮとなる、つまり導通する。ＯＦＦ電圧ＶＯＦＦが印加されると、トランジスタＭ１１またはＭ１２はＯＦＦとなる、つまり閉鎖される。
【００３９】
以上の構成を持つスイッチ要素は、次のように動作する。
【００４０】
スイッチ要素をＯＮにする時には、制御信号ＶＣ１にトランジスタＭ１１のピンチオフ電圧ＶＰより高いＯＮ電圧ＶＯＮを与え、制御信号ＶＣ２にトランジスタＭ１２のピンチオフ電圧ＶＰより低いＯＦＦ電圧ＶＯＦＦを与える。これにより、直列接続のトランジスタＭ１１が導通し、並列接続のトランジスタＭ１２がピンチオフにより閉じられる。その結果、入力端子Ｐ１１から供給された入力信号ＶＩＮは、当該スイッチ要素を伝播して出力端子Ｐ１２に出力信号ＶＯＵＴとして出力される（実線矢印を参照）。
【００４１】
他方、スイッチ要素をＯＦＦにする時には、制御信号ＶＣ２にトランジスタＭ１１のピンチオフ電圧ＶＰより低いＯＦＦ電圧ＶＯＦＦを与え、制御信号ＶＣ２にトランジスタＭ１２のピンチオフ電圧ＶＰより高いＯＮ電圧ＶＯＮを与える。これにより、直列接続のトランジスタＭ１１がピンチオフにより閉じられ、並列接続のトランジスタＭ１２が導通する。その結果、供給された入力信号ＶＩＮは接地電位（ＧＮＤ）に流れ、出力信号ＶＯＵＴは生成されない（破線矢印を参照）。
【００４２】
このようにして、制御信号ＶＣ１，ＶＣ２にＯＮ電圧ＶＯＮまたはＯＦＦ電圧ＶＯＦＦを印加することにより、入力端子Ｐ１１と出力端子Ｐ１２間の信号線１１を開閉することができる。
【００４３】
〔第１実施形態〕
図３は、本発明の第１実施形態に係る半導体マトリクススイッチ回路の構成を示す回路図である。この半導体マトリクススイッチ回路は、上述した図２のスイッチ要素を複数個、組み合わせたものである。
【００４４】
図３において、本実施形態の回路は、４つの制御信号端子を持つ２入力２出力のマトリクススイッチであり、電界効果トランジスタＭ２１〜Ｍ２８、抵抗Ｒ２１〜Ｒ２８および２１，２２、並びに外部接続用パッドＰ２１〜Ｐ３２を備えて構成されている。
【００４５】
なお、入出力端子の配置および制御信号端子の配置は、当該半導体集積回路が用いられるセットからの要求と、パッケージ（ＰＫＧ）の端子配置、さらには必要となる端子間のアイソレーションの仕様等によって決められるのが一般的である。ここでは、図３に示すような端子配置（レイアウト）を持つものとして説明する。
【００４６】
トランジスタＭ２２の一対のソース・ドレイン電極は、第１入力信号ＶＩＮ１が供給されるパッドＰ２１（第１入力端子）と、第１出力信号ＶＯＵＴ１が出力されるパッドＰ２３（第１出力端子）にそれぞれ接続されている。すなわち、トランジスタＭ２２は、両パッドＰ２１とＰ２３を接続する信号線に対して直列接続されている。トランジスタＭ２２のゲート電極と、制御信号ＶＣ２が入力されるパッドＰ２６（第２制御端子）を接続する制御線には、当該ゲート電極の近傍においてゲート電流制限・信号漏れ抑制用の抵抗Ｒ２２が直列接続されている。
【００４７】
トランジスタＭ２１の一対のソース・ドレイン電極は、パッドＰ２１（第１入力端子）とパッドＰ２９（第１接地端子）にそれぞれ接続されている。すなわち、トランジスタＭ２１は、両パッドＰ２１とＰ２３を接続する信号線に対して並列接続されている。トランジスタＭ２１のゲート電極と、制御信号ＶＣ１が入力されるパッドＰ２５（第１制御端子）を接続する制御線には、当該ゲート電極の近傍においてゲート電流制限・信号漏れ抑制用の抵抗Ｒ２１が接続されている。
【００４８】
トランジスタＭ２１とＭ２２、並びに抵抗Ｒ２１とＲ２２は、図２に示した構成の「第１スイッチ要素」を構成する。このスイッチ要素をＯＮにする時には、制御信号ＶＣ２にトランジスタＭ２２のピンチオフ電圧ＶＰより高いＯＮ電圧ＶＯＮを与え、制御信号ＶＣ１にトランジスタＭ２１のピンチオフ電圧ＶＰより低いＯＦＦ電圧ＶＯＦＦを与える。これにより、直列接続のトランジスタＭ２２が導通し、並列接続のトランジスタＭ２１がピンチオフにより閉じられる。その結果、入力端子Ｐ２１から供給された入力信号ＶＩＮは、当該スイッチ要素を伝播して出力端子Ｐ２３に出力信号ＶＯＵＴ１として出力される。
【００４９】
スイッチ要素をＯＦＦにする時には、制御信号ＶＣ２にトランジスタＭ２２のピンチオフ電圧ＶＰより低いＯＦＦ電圧ＶＯＦＦを与え、制御信号ＶＣ１にトランジスタＭ２１のピンチオフ電圧ＶＰより高いＯＮ電圧ＶＯＮを与える。これにより、直列接続のトランジスタＭ２２がピンチオフにより閉じられ、並列接続のトランジスタＭ２１が導通する。その結果、供給された入力信号ＶＩＮは接地電位（ＧＮＤ）に流れ、出力信号ＶＯＵＴ１は生成されない。
【００５０】
トランジスタＭ２３とＭ２４、並びに抵抗Ｒ２３とＲ２４は、図２に示した構成の「第２スイッチ要素」を構成する。すなわち、トランジスタＭ２３の一対のソース・ドレイン電極は、第１入力信号ＶＩＮ１が供給されるパッドＰ２１（第１入力端子）と、第２出力信号ＶＯＵＴ２が出力されるパッドＰ２４（第２出力端子）にそれぞれ接続されている。すなわち、トランジスタＭ２３は、両パッドＰ２１とＰ２４を接続する信号線に対して直列接続されている。トランジスタＭ２３のゲート電極と、制御信号ＶＣ１が入力されるパッドＰ２５（第１制御端子）を接続する制御線には、当該ゲート電極の近傍においてゲート電流制限・信号漏れ抑制用の抵抗Ｒ２３が直列接続されている。
【００５１】
トランジスタＭ２４の一対のソース・ドレイン電極は、パッドＰ２１（第１入力端子）とパッドＰ３０（第２接地端子）にそれぞれ接続されている。すなわち、トランジスタＭ２４は、両パッドＰ２１とＰ２４を接続する信号線に対して並列接続されている。トランジスタＭ２４のゲート電極と、制御信号ＶＣ２が入力されるパッドＰ２６（第２制御端子）を接続する制御線には、当該ゲート電極の近傍においてゲート電流制限・信号漏れ抑制用の抵抗Ｒ２４が接続されている。
【００５２】
この第２スイッチ要素をＯＮにする時には、制御信号ＶＣ１にトランジスタＭ２３のピンチオフ電圧ＶＰより高いＯＮ電圧ＶＯＮを与え、制御信号ＶＣ２にトランジスタＭ２４のピンチオフ電圧ＶＰより低いＯＦＦ電圧ＶＯＦＦを与える。これにより、直列接続のトランジスタＭ２３が導通し、並列接続のトランジスタＭ２４がピンチオフにより閉じられる。その結果、入力端子Ｐ２１から供給された入力信号ＶＩＮは、当該スイッチ要素を伝播して出力端子Ｐ２４に出力信号ＶＯＵＴ２として出力される。
【００５３】
第２スイッチ要素をＯＦＦにする時には、制御信号ＶＣ１にトランジスタＭ２３のピンチオフ電圧ＶＰより低いＯＦＦ電圧ＶＯＦＦを与え、制御信号ＶＣ２にトランジスタＭ２４のピンチオフ電圧ＶＰより高いＯＮ電圧ＶＯＮを与える。これにより、直列接続のトランジスタＭ２３がピンチオフにより閉じられ、並列接続のトランジスタＭ２４が導通する。その結果、供給された入力信号ＶＩＮ１は接地電位（ＧＮＤ）に流れ、出力信号ＶＯＵＴ２は生成されない。
【００５４】
トランジスタＭ２６とＭ２５、並びに抵抗Ｒ２６とＲ２５は、図２に示した構成の「第３スイッチ要素」を構成する。すなわち、トランジスタＭ２６の一対のソース・ドレイン電極は、第２入力信号ＶＩＮ２が供給されるパッドＰ２２（第２入力端子）と、第１出力信号ＶＯＵＴ１が出力されるパッドＰ２３（第１出力端子）にそれぞれ接続されている。すなわち、トランジスタＭ２６は、両パッドＰ２２とＰ２３を接続する信号線に対して直列接続されている。トランジスタＭ２６のゲート電極と、制御信号ＶＣ４が入力されるパッドＰ２８（第４制御端子）を接続する制御線には、当該ゲート電極の近傍においてゲート電流制限・信号漏れ抑制用の抵抗Ｒ２６が直列接続されている。
【００５５】
トランジスタＭ２５の一対のソース・ドレイン電極は、パッドＰ２２（第２入力端子）とパッドＰ３１（第３接地端子）にそれぞれ接続されている。すなわち、トランジスタＭ２５は、両パッドＰ２２とＰ２３を接続する信号線に対して並列接続されている。トランジスタＭ２５のゲート電極と、制御信号ＶＣ３が入力されるパッドＰ２７（第３制御端子）を接続する制御線には、当該ゲート電極の近傍においてゲート電流制限・信号漏れ抑制用の抵抗Ｒ２５が接続されている。
【００５６】
この第３スイッチ要素をＯＮにする時には、制御信号ＶＣ４にトランジスタＭ２６のピンチオフ電圧ＶＰより高いＯＮ電圧ＶＯＮを与え、制御信号ＶＣ３にトランジスタＭ２５のピンチオフ電圧ＶＰより低いＯＦＦ電圧ＶＯＦＦを与える。これにより、直列接続のトランジスタＭ２６が導通し、並列接続のトランジスタＭ２５がピンチオフにより閉じられる。その結果、入力端子Ｐ２２から供給された入力信号ＶＩＮ２は、当該スイッチ要素を伝播して出力端子Ｐ２３に出力信号ＶＯＵＴ１として出力される。
【００５７】
第３スイッチ要素をＯＦＦにする時には、制御信号ＶＣ４にトランジスタＭ２６のピンチオフ電圧ＶＰより低いＯＦＦ電圧ＶＯＦＦを与え、制御信号ＶＣ３にトランジスタＭ２５のピンチオフ電圧ＶＰより高いＯＮ電圧ＶＯＮを与える。これにより、直列接続のトランジスタＭ２６がピンチオフにより閉じられ、並列接続のトランジスタＭ２５が導通する。その結果、供給された入力信号ＶＩＮ２は接地電位（ＧＮＤ）に流れ、出力信号ＶＯＵＴ１は生成されない。
【００５８】
トランジスタＭ２７とＭ２８、並びに抵抗Ｒ２７とＲ２８は、図２に示した構成の「第４スイッチ要素」を構成する。すなわち、トランジスタＭ２７の一対のソース・ドレイン電極は、第２入力信号ＶＩＮ２が供給されるパッドＰ２２（第２入力端子）と、第２出力信号ＶＯＵＴ２が出力されるパッドＰ２４（第２出力端子）にそれぞれ接続されている。すなわち、トランジスタＭ２７は、両パッドＰ２２とＰ２４を接続する信号線に対して直列接続されている。トランジスタＭ２７のゲート電極と、制御信号ＶＣ３が入力されるパッドＰ２７（第３制御端子）を接続する制御線には、当該ゲート電極の近傍においてゲート電流制限・信号漏れ抑制用の抵抗Ｒ２７が直列接続されている。
【００５９】
トランジスタＭ２８の一対のソース・ドレイン電極は、パッドＰ２２（第２入力端子）とパッドＰ３２（第４接地端子）にそれぞれ接続されている。すなわち、トランジスタＭ２８は、両パッドＰ２２とＰ３２を接続する信号線に対して並列接続されている。トランジスタＭ２８のゲート電極と、制御信号ＶＣ４が入力されるパッドＰ２８（第４制御端子）を接続する制御線には、当該ゲート電極の近傍においてゲート電流制限・信号漏れ抑制用の抵抗Ｒ２８が接続されている。
【００６０】
この第４スイッチ要素をＯＮにする時には、制御信号ＶＣ３にトランジスタＭ２７のピンチオフ電圧ＶＰより高いＯＮ電圧ＶＯＮを与え、制御信号ＶＣ４にトランジスタＭ２８のピンチオフ電圧ＶＰより低いＯＦＦ電圧ＶＯＦＦを与える。これにより、直列接続のトランジスタＭ２７が導通し、並列接続のトランジスタＭ２８がピンチオフにより閉じられる。その結果、入力端子Ｐ２２から供給された入力信号ＶＩＮ２は、当該スイッチ要素を伝播して出力端子Ｐ２４に出力信号ＶＯＵＴ２として出力される。
【００６１】
第４スイッチ要素をＯＦＦにする時には、制御信号ＶＣ３にトランジスタＭ２８のピンチオフ電圧ＶＰより低いＯＦＦ電圧ＶＯＦＦを与え、制御信号ＶＣ４にトランジスタＭ２８のピンチオフ電圧ＶＰより高いＯＮ電圧ＶＯＮを与える。これにより、直列接続のトランジスタＭ２７がピンチオフにより閉じられ、並列接続のトランジスタＭ２８が導通する。その結果、供給された入力信号ＶＩＮ２は接地電位（ＧＮＤ）に流れ、出力信号ＶＯＵＴ２は生成されない。
【００６２】
トランジスタＭ２３が直列に接続された信号線、すなわちパッド（第１入力端子）Ｐ２１とパッド（第２出力端子）Ｐ２４を結ぶ信号線と、トランジスタＭ２６が直列に接続された信号線、すなわちパッド（第２出力端子）Ｐ２２とパッド（第１力端子）Ｐ２３を結ぶ信号線とは、交差部ＣＰ２１で互いに交差している。それ以外に信号線同士の交差部は存在しない。
【００６３】
また、トランジスタＭ２４のゲート電極とパッド（第２制御端子）Ｐ２６とを結ぶ制御線（これを通って制御信号ＶＣ２が供給される）は、第１入力端子Ｐ２１と第２出力端子Ｐ２４を結ぶ信号線および第２出力端子Ｐ２２と第１力端子Ｐ２３を結ぶ信号線と、交差部ＣＰ２２とＣＰ２３で互いに交差している。トランジスタＭ２５のゲート電極とパッド（第３制御端子）Ｐ２７とを結ぶ制御線（これを通って制御信号ＶＣ３が供給される）は、第２入力端子Ｐ２２と第１出力端子Ｐ２３を結ぶ信号線および第１出力端子Ｐ２１と第２力端子Ｐ２４を結ぶ信号線と、交差部ＣＰ２４とＣＰ２５で互いに交差している。従って、これら２本の制御線を経由する信号漏れの経路は二つ存在する。そこで、本実施形態では、図３に示すように、それら信号漏れの経路すなわち、制御信号ＶＣ２とＶＣ３を供給するための２本の制御線に対して、直列に抵抗２１と２２をそれぞれ挿入している。抵抗２１は、制御信号ＶＣ２用の制御線の交点ＣＰ２２とＣＰ２３の間に配置されている、抵抗２２は、制御信号ＶＣ３用の制御線の交点ＣＰ２４とＣＰ２５の間に配置されている。
【００６４】
以上述べたように、本発明の第１実施形態の半導体マトリクススイッチ回路では、ＶＣ２とＶＣ３用の制御線が異なる２本の信号線と交差しているが、これら二つの制御線の各々と対応する２本の信号線との交差部ＣＰ２２とＣＰ２３間に抵抗２１を挿入し、交差部ＣＰ２４とＣＰ２５間に抵抗２２を挿入している。このため、一の信号線から交差している制御線を経由して他の信号線に流れる漏れ信号の電流を抵抗２１と２２によって減衰させることができる。よって、制御線と信号線の交差部ＣＰ２１〜ＣＰ２５を経由する信号漏れを低減して信号のアイソレーションを向上させることができる。
【００６５】
本実施形態の半導体マトリクススイッチ回路において、発明者が以下の条件で試験を行ったところ、以下のような結果が得られ、本発明の効果が確認された。
【００６６】
信号線は、一般に、通過損失を抑えるためにチップ外配線の特性インピーダンスに合致するように、できるだけ５０［Ω］に近づくように設計される。他方、制御線は、アイソレーションの向上やチップ面積の低減の面から、工程能力限界近くまで細く設計される。また、信号線同士は、交差部ＣＰ２１の一カ所で交差を余儀なくされているが、その交差部ＣＰ２１における信号線の幅は、必要とされるアイソレーションや信号の通過損失に応じて決定される。
【００６７】
そこで、信号線の幅は２０［μｍ］とし、制御線の幅は５［μｍ］とした。ただし、交差部ＣＰ２１では、必要とされるアイソレーションや信号の通過損失に応じて、信号線の幅を１０［μｍ］に縮小した。図３では、これらの線幅を反映して、信号線の太さを制御線のそれよりも大きく描いている。抵抗Ｒ２１〜Ｒ２８の抵抗値は、いずれも５［ＫΩ］とした。抵抗２１と２２の抵抗値は、いずれも２［ＫΩ］とした。（なお、交差部ＣＰ２１における信号線幅の縮小は、必ずしも必要ではない。）
ここで、抵抗２１と２２を接続せずに、前記信号漏れ経路上の制御線と信号線との交差部ＣＰ２１における信号線幅を２０［μｍ］から１０［μｍ］に細くすると、通過損失が０．２［ｄＢ］程度劣化した。したがって、抵抗２１と２２を挿入しない場合は、交差部ＣＰ２１における信号線幅を小さくするのは好ましくないことが判明した。また、交差部ＣＰ２１で信号線幅を小さくせず且つ抵抗２１と２２を挿入しない場合は、信号周波数が１．５［ＧＨｚ］では、通過損失の最悪値は１［ｄＢ］、アイソレーションの最悪値は４０［ｄＢ］であった。
【００６８】
これに対し、交差部ＣＰ２１で信号線幅を上述のように小さくすると共に、抵抗２１と２２を挿入した場合には、アイソレーションが０．５［ｄＢ］程度改善された。このように、本実施形態において、アイソレーション改善効果が得られることが確認された。
【００６９】
〔第２実施形態〕
図４は、本発明の第２実施形態に係る半導体マトリクススイッチ回路の構成を示す回路図である。この半導体マトリクススイッチ回路は、８つの制御信号端子を持つ４入力２出力のマトリクススイッチであり、電界効果トランジスタＭ４１〜Ｍ６４、抵抗Ｒ４１〜Ｒ６４および４１〜７４、並びに外部接続用パッドＰ４１〜Ｐ６６を備えて構成されている。
【００７０】
なお、本実施形態においても、上述した第１実施形態と同様に、入出力端子および制御信号端子は、図４に示すような端子配置を持つものとして説明を行う。
【００７１】
図４において、トランジスタＭ４１とＭ４２並びに抵抗Ｒ４１とＲ４２は、図２に示した構成の「第１スイッチ要素」を構成する。トランジスタＭ４３とＭ４４並びに抵抗Ｒ４３とＲ４４は、同構成の「第２スイッチ要素」を構成する。トランジスタＭ４５とＭ４６並びに抵抗Ｒ４５とＲ４６は、「第３スイッチ要素」を構成する。トランジスタＭ４７とＭ４８並びに抵抗Ｒ４７とＲ４８は、「第４スイッチ要素」を構成する。トランジスタＭ４９とＭ５０並びに抵抗Ｒ４９とＲ５０は、「第５スイッチ要素」を構成する。トランジスタＭ５１とＭ５２並びに抵抗Ｒ５１とＲ５２は、「第６スイッチ要素」を構成する。トランジスタＭ５３とＭ５４並びに抵抗Ｒ５３とＲ５４は、「第７スイッチ要素」を構成する。トランジスタＭ５５とＭ５６並びに抵抗Ｒ５５とＲ５６は、「第８スイッチ要素」を構成する。トランジスタＭ５７とＭ５８並びに抵抗Ｒ５７とＲ５８は、「第９スイッチ要素」を構成する。トランジスタＭ５９とＭ６０並びに抵抗Ｒ５９とＲ６０は、「第１０スイッチ要素」を構成する。トランジスタＭ６１とＭ６２並びに抵抗Ｒ６１とＲ６２は、「第１１スイッチ要素」を構成する。トランジスタＭ６３とＭ６４並びに抵抗Ｒ６３とＲ６４は、「第１２スイッチ要素」を構成する。抵抗Ｒ４１〜Ｒ６４は、ゲート電流制限・信号漏れ抑制用の抵抗である。
【００７２】
外部接続用パッドＰ４１、Ｐ４２、Ｐ４３、Ｐ４４は、それぞれ、第１〜第４の入力信号ＶＩＮ１、ＶＩＮ２、ＶＩＮ３、ＶＩＮ４を供給するための第１〜第４の入力端子である。外部接続用パッドＰ４５、Ｐ４６は、それぞれ、第１〜第２の出力信号ＶＯＵＴ１、ＶＯＵＴ２を取り出すための第１〜第２の出力端子である。外部接続用パッドＰ４７、Ｐ４８、Ｐ４９、Ｐ５０、Ｐ５１、Ｐ５２、Ｐ５３、Ｐ５４は、それぞれ、第１〜第８の制御信号ＶＣ１、ＶＣ２、ＶＣ３、ＶＣ４、ＶＣ５、ＶＣ６、ＶＣ７、ＶＣ８を供給するための第１〜第８の制御端子である。外部接続用パッドＰ５５、Ｐ５６、Ｐ５７、Ｐ５８、Ｐ５９、Ｐ６０、Ｐ６１、Ｐ６２、Ｐ６３、Ｐ６４、Ｐ６５、Ｐ６６は、それぞれ第１〜第１２の接地端子である。
【００７３】
本実施形態では、信号線同士の交差は３ヶ所存在する。すなわち、トランジスタＭ４１に接続された信号線とトランジスタＭ５２に接続された信号線が、交差部ＣＰ４１で交差している。トランジスタＭ４１に接続された信号線とトランジスタＭ４４に接続された信号線が、交差部ＣＰ４２で交差している。トランジスタＭ５２に接続された信号線とトランジスタＭ４９に接続された信号線が、交差部ＣＰ４３で交差している。これらの点以外では、信号線同士は交差していない。
【００７４】
抵抗４１〜６４と抵抗６９〜７０は、それぞれ、異なる２本の信号線と交差する制御線に対して挿入された抵抗であり、また、それらは当該制御線と信号線との交差部の間に配置されている。例えば、抵抗４１は、トランジスタＭ４３の制御線に挿入されているが、この抵抗４１は、当該制御線とトランジスタＭ４１に接続された信号線との交差部と、同制御線とトランジスタＭ４４に接続された信号線との交差部の間に配置されている。抵抗４２は、トランジスタＭ４２の制御線に挿入されているが、この抵抗４２は、当該制御線とトランジスタＭ４１に接続された信号線との交差部と、同制御線とトランジスタＭ４４に接続された信号線との交差部の間に配置されている。他の抵抗４３〜６４と６９〜７０も同様である。
【００７５】
抵抗６５〜６８と抵抗７１〜７４は、それぞれ、第１〜第８制御端子Ｐ４７〜Ｐ５４に接続された８本の制御線に直列に接続されており、それらは第１〜第８制御端子Ｐ４７〜Ｐ５４の近傍にそれぞれ配置されている。これらの抵抗６５〜６８と７１〜７４は、第１〜第８制御端子Ｐ４７〜Ｐ５４を経由する漏れ信号を減衰させるためのものである。
【００７６】
以上述べたように、本発明の第２実施形態の半導体マトリクススイッチ回路では、抵抗４１〜６４と抵抗６９〜７０がそれぞれ、異なる２本の信号線と交差する制御線に対して挿入されていると共に、当該制御線と信号線との交差部の間に配置されている。このため、一の信号線から交差している１本または複数本の制御線を経由して他の信号線に流れる漏れ信号の電流を、抵抗４１〜６４と６９〜７０によって減衰させることができる。よって、制御線と信号線の交差部を経由する信号漏れを低減して信号のアイソレーションを向上させることができる。
【００７７】
また、この半導体マトリクススイッチ回路では、抵抗６５〜６８と７１〜７４がそれぞれ、第１〜第８制御端子Ｐ４７〜Ｐ５４に接続された８本の制御線に直列に接続されていると共に、第１〜第８制御端子Ｐ４７〜Ｐ５４の近傍にそれぞれ配置されている。このため、第１〜第８制御端子Ｐ４７〜Ｐ５４から生じる漏れ信号をも減衰させることができる。
【００７８】
よって、信号のアイソレーション向上効果が、第１実施形態よりも増加する利点がある。
【００７９】
本実施形態の半導体マトリクススイッチ回路において、発明者が以下の条件で試験を行ったところ、以下のような結果が得られ、本発明の効果が確認された。
【００８０】
第１実施形態と同様に、信号線幅を２０［μｍ］、制御線幅を５［μｍ］とし、信号線同士の交差部ＣＰ４１，ＣＰ４２，ＣＰ４３における信号配線幅を１０［μｍ］に減少させた。なお、図３と同様に、図４においても配線幅の違いに応じて線の太さを変えている。抵抗Ｒ４１〜Ｒ６４の抵抗値は、いずれも５［ＫΩ］とした。漏れ信号抑制用の抵抗４１〜６４と６９〜７０の抵抗値は、いずれも２［ＫΩ］とした。
【００８１】
本実施形態では、異なる信号線間に生じる制御線経由の信号漏れ経路の数は、第１実施形態のそれと比べて大幅に増加する。抵抗４１〜６４と６９〜７０を挿入しない状態では、信号周波数１．５［ＧＨｚ］において、通過損失の最悪値は２．５［ｄＢ］、アイソレーションの最悪値は３０［ｄＢ］となった。
【００８２】
これに対し、抵抗４１〜６４と６９〜７０を挿入した場合には、アイソレーションが３［ｄＢ］程度改善された。このように、本実施形態においても、第１実施形態と同様に、アイソレーション改善効果が得られることが確認された。この状態でさらに、制御線の外部接続用パッドＰ４７〜Ｐ５０とＰ５１〜Ｐ５４の近傍に、２［ＫΩ］の抵抗６５〜６８と７１〜７４を挿入したところ、アイソレーションがさらに１［ｄＢ］程度改善した。よって、抵抗６５〜６８と７１〜７４により、第１〜第８制御端子Ｐ４７〜Ｐ５４を経由して生じる、外部要因による漏れ信号をも減衰させることができることが確認できた。
【００８３】
なお、以上説明した第１および第２の実施形態では、半導体マトリクススイッチ回路を２入力２出力または４入力２出力のマトリクススイッチとしているが、本発明はこれらに限定されないことは言うまでもない。マトリクススイッチの内部構成と、その入力数および出力数は任意に変更可能である。また、ピンチオフを利用して開閉するものであれば、上記スイッチ要素を構成する電界効果トランジスタの構成も任意に変更できる。
【００８４】
【発明の効果】
以上説明したように、本発明によれば、電界効果トランジスタのピンチオフを利用した半導体マトリクススイッチ回路において、制御線と信号線の交差部を経由する信号漏れを低減して信号のアイソレーションを向上させることができる。また、前記制御信号用の外部接続用パッドの近傍に前記制御線に直列接続された第２抵抗をさらに設けた場合は、パッケージやボンディング仕様等の外部要因による信号漏れを低減して信号のアイソレーションをさらに向上させることができる。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の半導体マトリクススイッチ回路における一部の配線を概念的に示す模式図、図１（ｂ）はこれら配線に関わる部分の回路図である。
【図２】半導体マトリクススイッチ回路が持つ基本要素（スイッチ要素）の回路図である。
【図３】本発明の第１実施形態に係る半導体マトリクススイッチ回路の回路図である。
【図４】本発明の第２実施形態に係る半導体マトリクススイッチ回路の回路図である。
【図５】図５（ａ）は従来の半導体マトリクススイッチ回路における一部の配線を概念的に示す模式図、図５（ｂ）はこれら配線に関わる部分の回路図である。
【符号の説明】
１，２　　信号線
３　　制御線
Ｍ１〜Ｍ３，Ｍ１１，Ｍ１２，Ｍ２１〜Ｍ２８　　電界効果トランジスタ
Ｒ１〜Ｒ３，４，Ｒ１１，Ｒ１２，Ｒ２１〜Ｒ２８，２１，２２　　抵抗
Ｐ１１〜Ｐ１５，Ｐ２１〜Ｐ３２，Ｐ４１〜Ｐ６６　　外部接続用パッド
Ｍ４１〜Ｍ６４　　電界効果トランジスタ
Ｒ４１〜Ｒ６４，４１〜７４　　抵抗
ＣＰ２１、ＣＰ４１〜ＣＰ４３　　信号線同士の交差部
ＣＰ２２〜ＣＰ２５，　　制御線と信号線の交差部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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