(57)【要約】【課題】オン抵抗が低くかつ耐圧の高いＭＯＳ  ＦＥＴを実現する素子構造の提供を目的とする。【解決手段】溝の中にゲート絶縁膜を介して埋め込まれたゲート電極１１を備えた電力用半導体装置において、二つのｎ型ドリフト層３、５の間にｐ型空乏領域拡大層４を挟み、前記溝は、前記ｎ型ドリフト層３に達するように形成される。前記ｐ型空乏領域拡大層の溝近傍領域には、導電型をｎ型に転換したｎ型転換領域が形成され、キャリアの経路を構成している。【選択図】        図１
2004363498.tif 000002
【特許請求の範囲】
【請求項１】
溝の中にゲート絶縁膜を介して埋め込まれたゲート電極を備えた電力用トレンチゲート型半導体装置において、
ｎ（ｐ）型半導体基板に形成された第一のｎ（ｐ）型ドリフト層と、
この第一のｎ（ｐ）型ドリフト層の表面に形成されたｐ（ｎ）型空乏領域拡張層と、
このｐ（ｎ）型空乏領域拡張層の表面に形成された第二のｎ（ｐ）型ドリフト層と、
この第二のｎ（ｐ）型ドリフト層の表面に形成されたｐ（ｎ）型ボディ層と、
このｐ（ｎ）型ボディ層の表面に形成されたｎ（ｐ）型ソース領域と、
を備え、
前記溝は前記ｎ（ｐ）型ソース領域、前記ｐ（ｎ）型ボディ層、前記第二のｎ（ｐ）ドリフト層、前記ｐ（ｎ）型空乏領域拡張層を貫き前記第一のｎ（ｐ）型ドリフト層に達するように形成され、
前記ｐ（ｎ）型空乏領域拡張層の前記溝の側壁近傍に、ｎ（ｐ）型に転換させたｎ（ｐ）型転換領域を備えることを特徴とする電力用トレンチゲート型半導体装置。
【請求項２】
請求項１に記載の電力用トレンチゲート型半導体装置であって、
前記ｐ（ｎ）型ボディ層に接する前記ゲート絶縁膜の厚さは、前記ｐ（ｎ）型空乏領域拡張層および前記第一のｎ（ｐ）型ドリフト層に接する前記ゲート絶縁膜の厚さと比べて薄いことを特徴とする電力用トレンチゲート型半導体装置。
【請求項３】
請求項１または２に記載の電力用トレンチゲート型半導体装置であって、
前記第一のｎ（ｐ）型ドリフト層の不純物濃度は第二のｎ（ｐ）型ドリフト層よりも低濃度であることを特徴とする電力用トレンチゲート型半導体装置。
【請求項４】
請求項１または３に記載の電力用トレンチゲート型半導体装置であって、
基板を第一のｎ（ｐ）型ドリフト層とは反対の極性を持つ半導体基板としたことを特徴とする電力用トレンチ型半導体装置。
【請求項５】
請求項１または３に記載の電力用トレンチゲート型半導体装置であって、
前記ｐ（ｎ）型ボディ層上部に接する前記ゲート絶縁膜の厚さは、前記ｐ（ｎ）型ボディ層下部、第二のｎ（ｐ）型ドリフト層、ｐ（ｎ）型空乏領域拡張層および第一のｎ（ｐ）型ドリフト層に接する前記ゲート絶縁膜の厚さに比べて薄いことを特徴とする電力用トレンチゲート型半導体装置。
【請求項６】
溝の中にゲート絶縁膜を介して埋め込まれたゲート電極を備えた電力用トレンチゲート型半導体装置の製造方法であって、
ｎ（ｐ）型半導体基板に第一のｎ（ｐ）型ドリフト層と、ｐ（ｎ）型空乏領域拡張層と、第二のｎ（ｐ）型ドリフト層と、を順にエピタキシャル成長する工程と、
前記ｎ（ｐ）型ソース領域、前記ｐ（ｎ）型ボディ層、前記第二のｎ（ｐ）型ドリフト層、前記ｐ（ｎ）型空乏領域拡張層を貫き前記第一のｎ（ｐ）型ドリフト層に達する溝を形成する工程と、
前記ｐ（ｎ）型空乏領域拡張層の前記溝の側壁近傍に、ｎ（ｐ）型に転換させたｎ（ｐ）型転換領域を形成する工程と、
を含むことを特徴とする電力用トレンチゲート型半導体装置の製造方法。
【請求項７】
請求項６に記載の電力用トレンチゲート型半導体装置の製造方法であって、
前記溝を埋めるように第一のシリコン酸化膜を堆積させる工程と、
前記第一のシリコン酸化膜を異方性ドライエッチング法により、所定の深さまでエッチングする工程と、
前記溝の第一のシリコン酸化膜がエッチングされた内壁に、前記第一のシリコン酸化膜の厚みより薄い第二のシリコン酸化膜を形成する工程と、
を含むことを特徴とする電力用トレンチゲート型半導体装置の製造方法。
【請求項８】
請求項６に記載の電力用トレンチゲート型半導体装置の製造方法であって、
前記溝の内壁に第一のシリコン酸化膜を形成する工程と、
前記第一のシリコン酸化膜が形成された前記溝にレジストを充填させる工程と、
前記レジストを所定の深さまでエッチバックする工程と、
前記エッチバックされたレジストをエッチングマスクとして前記第一のシリコン酸化膜をエッチングする工程と、
前記溝の第一のシリコン酸化膜がエッチングされた内壁に、前記第一のシリコン酸化膜の厚みより薄い第二のシリコン酸化膜を形成する工程と、
を含むことを特徴とする電力用トレンチゲート型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力用半導体装置およびその製造方法、特に、トレンチゲート型ＭＯＳゲートデバイスに関するものである。
【０００２】
【従来の技術】
大電流を制御する電力用半導体装置は家庭用電化製品から産業用装置の分野まで広く普及している。特に自動車用エレクトロニクスを支える半導体装置として、ＡＢＳ等の油圧バルブ制御、パワーウインドウ等のモータ制御、さらに電気自動車のバッテリ直流電圧を交流に変換するインバータシステム等多くの部分に使用されている。
【０００３】
インバータの高周波化と小型化の要求により、電力用半導体装置のなかでも、高速スイッチングが可能で、しかも電圧駆動であるため駆動回路を低損失にできるという特徴を有するＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートデバイスが注目されている。ＭＯＳゲートデバイスは、電子または正孔どちらか一方がキャリアとして動作するユニポーラデバイスであるＭＯＳＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と、電子と正孔がともにキャリアとして動作するバイポーラデバイスであるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌｏｒ  Ｔｒａｎｓｉｓｔｏｒ）とに大別できる。ＭＯＳ  ＦＥＴは少数キャリアの蓄積がないため、特に高速性に優れている。
【０００４】
電力用半導体装置に要求されている課題として、無効電力削減のためのオン抵抗の低減と、信頼性向上のための耐圧の向上がある。オン抵抗とはＭＯＳ  ＦＥＴの最も重要な特性の一つで、ドレインからソースまで、ドレイン電流が流れる素子内のすべての経路を通じた抵抗値を言い、主にチャネル領域の抵抗（チャネル抵抗）に支配されている。一方、耐圧とはドレイン−ソース間の耐圧を言い、オン抵抗とはトレードオフの関係にあることが知られている。
【０００５】
チャネル抵抗を下げるために、半導体表面に狭く、深い溝（トレンチ）を掘って、その側面にゲートを形成するトレンチゲート構造が開発された。これにより電流経路がトレンチ側壁に３次元的に拡大したことで、飛躍的な低オン抵抗が実現できた。
【０００６】
一方、耐圧を向上させるために、ボディ−ｐ領域の下のｎ−ドリフト領域に、積層したｐ浮遊層を埋め込むことにより電界集中を緩和する構造が提案された（例えば非特許文献１参照）。
【０００７】
また、トレンチゲートをドリフト領域深くまで形成し、トレンチ底部のゲート酸化膜を厚くして耐圧を向上させる構造も提案された（例えば非特許文献２参照。）。ゲート絶縁膜が薄い部分を深くするほど、オン抵抗が低減でき、耐圧とのトレードオフ関係を改善できる。
【０００８】
【非特許文献１】
エヌ．チェザック（Ｎ．Ｃｅｚａｃ）他、「Ａ  Ｎｅｗ  Ｇｅｎｅｒａｔｉｏｎ  ｏｆ  Ｐｏｗｅｒ  Ｕｎｉｐｏｌａｒ  Ｄｅｖｉｃｅｓ：  ｔｈｅ  Ｃｏｎｃｅｐｔ  ｏｆ  ｔｈｅ  ＦＬｏａｔｉｎｇ  Ｉｓｌａｎｄｓ  ＭＯＳ  Ｔｒａｎｓｉｓｔｏｒ」、ＩＳＰＳＤ’２０００、フランス、ＩＥＥＥ、２０００年、ｐ．６９−７２
【非特許文献２】
ワイ．馬場  他、「Ａ  ＳＴＵＤＹ  ＯＮ  Ａ  ＨＩＧＨ  ＢＬＯＣＫＩＮＧ  ＶＯＬＴＡＧＥ  ＵＭＯＳ−ＦＥＴ  ＷＩＴＨ  Ａ  ＤＯＵＢＬＥ  ＧＡＴＥ  ＳＴＲＵＣＴＵＲＥ」、ＩＳＰＳＤ’１９９２、日本、ＩＥＥＥ、１９９２年、ｐ．３００−３０２
【０００９】
【発明が解決しようとする課題】
上述の積層したｐ浮遊層を埋め込むことによるオン抵抗の低減は、ドリフト抵抗の低減が主である。したがって、オン抵抗にドリフト抵抗の占める割合の小さい低耐圧ＭＯＳ  ＦＥＴでは、低減効果が小さく、複雑な積層構造を実現するための製造コストの増大を考慮すると、有効な構造ではない。
【００１０】
また、トレンチゲートの微細化による、オン抵抗と耐圧のトレードオフの改善にもプロセス上の制約から限界がある。
【００１１】
本発明はＭＯＳ  ＦＥＴにおいて、オン抵抗の低減と耐圧の向上を簡易なプロセスにより実現できる構造の提供を目的とする。
【００１２】
【課題を解決するための手段】
本発明の電力用トレンチゲート型半導体装置の特徴は、ｎ（ｐ）型半導体基板に形成された第一のｎ（ｐ）型ドリフト層と、この第一のｎ（ｐ）型ドリフト層の表面に形成されたｐ（ｎ）型空乏領域拡張層と、このｐ（ｎ）型空乏領域拡張層の表面に形成された第二のｎ（ｐ）型ドリフト層と、この第二のｎ（ｐ）型ドリフト層の表面に形成されたｐ（ｎ）型ボディ層と、このｐ（ｎ）型ボディ層の表面に形成されたｎ（ｐ）型ソース領域と、を備え、前記溝は前記ｎ（ｐ）型ソース領域、前記ｐ（ｎ）型ボディ層、前記第二のｎ（ｐ）ドリフト層、前記ｐ（ｎ）型空乏領域拡張層を貫き前記第一のｎ（ｐ）型ドリフト層に達するように形成され、前記ｐ（ｎ）型空乏領域拡張層の前記溝の側壁近傍に、ｎ（ｐ）型に転換させたｎ（ｐ）型転換領域を備えることである。
【００１３】
この構造によれば、キャリアはｎ（ｐ）型転換領域を流れることができ、オフ動作時にｐ／ｎ界面にて空乏層が広がるため耐圧が高くなり、オン抵抗と耐圧とのトレードオフ関係を改善できる。
【００１４】
本発明の電力用トレンチゲート型半導体装置の他の特徴は、前記ｐ（ｎ）型ボディ層に接する前記ゲート絶縁膜の厚さは、前記ｐ（ｎ）型空乏領域拡張層および前記第一のｎ（ｐ）型ドリフト層に接する前記ゲート絶縁膜の厚さに比べて薄いことである。
【００１５】
この構成によれば、ゲートしきい値電圧を増大させること無く、ゲート絶縁膜の厚みの変化点近傍での電界集中を緩和でき、耐圧を向上することができる。
【００１６】
本発明の電力用トレンチゲート型半導体装置の他の特徴は、前記第一ｎ（ｐ）型ドリフト層の不純物濃度は第二ｎ（ｐ）型ドリフト層よりも低濃度であることである。
【００１７】
この構成によれば、トレンチ底部近傍での電界集中が緩和できるとともに、ｐ型空乏領域拡張層からの空乏層がより広がるため、耐圧をさらに向上することができる。
【００１８】
本発明の電力用トレンチゲート型半導体装置の他の特徴は、基板を第一のｎ（ｐ）型ドリフト層とは反対の極性を持つ半導体基板としたことである。
【００１９】
この構造によれば、基板の極性が第一のｎ（ｐ）型ドリフト層と反対の極性をであっても、オン抵抗と耐圧とのトレードオフ関係を改善できる構造が実現できる。
【００２０】
本発明の電力用トレンチゲート型半導体装置の他の特徴は、前記ｐ（ｎ）型ボディ層上部に接する前記ゲート絶縁膜の厚さは、前記ｐ（ｎ）型ボディ層下部、第二ｎ（ｐ）型ドリフト層、ｐ（ｎ）型空乏領域拡張層および第一ｎ（ｐ）型ドリフト層に接する前記ゲート絶縁膜の厚さに比べて薄いことである。
【００２１】
この構造によれば、トレンチの上部であるゲート絶縁膜の膜厚はｐ型ボディ層に接する領域で変化することになるので、その近傍で生じる電界集中をさらに緩和できる。
【００２２】
本発明の電力用トレンチゲート型半導体装置の製造方法の特徴は、ｎ（ｐ）型半導体基板に第一のｎ（ｐ）型ドリフト層と、ｐ（ｎ）型空乏領域拡張層と、第二のｎ（ｐ）型ドリフト層と、を順にエピタキシャル成長する工程と、前記ｎ（ｐ）型ソース領域、前記ｐ（ｎ）型ボディ層、前記ｐ（ｎ）型空乏領域拡張層を貫き前記第一のｎ（ｐ）型ドリフト層に達する溝を形成する工程と、前記ｐ（ｎ）型空乏領域拡張層の前記溝の側壁近傍に、ｎ（ｐ）型に転換させたｎ（ｐ）型転換領域を形成する工程と、を含むことである。
【００２３】
この方法によれば、キャリアの通路を確保した、空乏領域拡張層を形成することができる。
【００２４】
本発明の電力用トレンチゲート型半導体装置の製造方法の他の特徴は、前記溝を埋めるように第一のシリコン酸化膜を堆積さする工程と、前記第一のシリコン酸化膜を異方性ドライエッチング法により、所定の深さまでエッチングする工程と、前記溝の第一のシリコン酸化膜がエッチングされた内壁に、前記第一のシリコン酸化膜の厚みより薄い第二のシリコン酸化膜を形成する工程と、を含むことである。
【００２５】
この方法によれば、トレンチ内に厚みの異なるゲート絶縁膜を形成することができる。
【００２６】
本発明の電力用トレンチゲート型半導体装置の製造方法の他の特徴は、前記溝の内壁に第一のシリコン酸化膜を形成する工程と、前記第一のシリコン酸化膜が形成された前記溝にレジストを充填させる工程と、前記レジストを所定の所定の深さまでエッチバックする工程と、前記エッチバックされたレジストをエッチングマスクとして前記第一のシリコン酸化膜をエッチングする工程と、前記溝の第一のシリコン酸化膜がエッチングされた内壁に、前記第一のシリコン酸化膜の厚みより薄い第二のシリコン酸化膜を形成する工程と、を含むことである。
【００２７】
この方法によっても、トレンチ内に厚みの異なるゲート絶縁膜を形成することができる。
【００２８】
【発明の実施の形態】
実施形態１．
［デバイスの構造］
図１は実施形態１にかかるＭＯＳ  ＦＥＴ１の断面図である。シリコンからなるｎ＋型基板２に第一ｎ型ドリフト層３、ｐ型空乏領域拡張層４、第二ｎ型ドリフト層５、ｐ型ボディ層８が順に積層されており、ｐ型ボディ層８の表面にはｎ＋型ソース領域９が形成されている。ｎ＋型ソース領域９表面からｐ型ボディ層８、第二ｎ型層ドリフト層５および空乏領域拡張層４を貫き、第一ｎ型ドリフト層３に達する溝６が形成されており、溝内にはゲート絶縁膜１０を介して埋め込み電極（ゲート電極）１１が設けられている。ｎ＋半導体基板２の裏面にはドレイン電極１４が形成されており、ｐ型ボディ層８の表面には、層間絶縁膜１２によって埋め込み電極（ゲート電極）１１と絶縁され、ソース領域９と電気的に接続されてソース電極１３が形成されている。本発明において特徴的な構造は、第一ｎ型ドリフト層３と第二ｎ型ドリフト層５の間にｐ型空乏領域拡張層４が挟まれ、ｐ型空乏領域拡張層４の前記溝６の側壁近傍領域は、ｐ型からｎ型に転換された転換領域７が形成されていることである。
【００２９】
実施形態１のＭＯＳ  ＦＥＴ１はｎ型基板であって、キャリアが電子であるｎチャネル型であるが、半導体各層、領域の導電型はそれぞれ逆の導電型とし、ホールをキャリアとしたｐチャネル型でも良い。例えば、基板、およびソース領域等がｐ型であり、ボディ領域がｎ型でもよい。また、基板は第一のｎ（ｐ）型ドリフト層とは反対の極性を持つ半導体基板であってもよい。さらに本実施例では半導体としてシリコンを用いたが、化合物半導体を用いることも可能である。
【００３０】
［デバイスの動作］
図２を用いて、ＭＯＳ  ＦＥＴ１のオン動作を説明する。まず、ドレイン電極１４に正電圧、例えば、２Ｖを印加し、ソース電極１３を接地させる。この状態において、ゲート電極１１に正電圧、例えば、５Ｖを印加すると、ｐ型ボディ層８中の電子は、埋め込み電極１１に引き寄せられ、溝６の近傍領域にｎ型のチャネルが形成される。これにより、ソース電極１３から供給された電子は、ｎ＋型ソース領域９から第二ｎ型ドリフト層５、ｎ型転換領域７、第一ｎ型ドリフト層３、ｎ＋型基板２を通り、ドレイン電極１４に到達する。この電子の流れを矢印で示す。
【００３１】
次に、図３を用いて、ＭＯＳ  ＦＥＴ１のオフ動作を説明する。ゲート電極１１を正電圧から負電圧もしくは接地にすると、ｐ型ボディ層７中のｎ型のチャネルが無くなり、電流は流れることはできない。ＭＯＳ  ＦＥＴ１がオフ動作の時、第二ｎ型ドリフト層５とｐ型ボディ層８の界面、ｐ型空乏領域拡張層４と第二ｎ型層ドリフト５および第一ｎ型ドリフト層３とｐ型空乏領域拡張層４の界面にあるｐ／ｎ接合部から空乏層が広がり、ソース電極１３からドレイン電極１４に電子が流れるのを阻止する。
【００３２】
実施形態１のＭＯＳ  ＦＥＴ１によれば、オン抵抗を低減し、耐圧を向上することができる。チャネル抵抗およびドリフト抵抗はｐ型ボディ層８および第一ｎ型ドリフト層３の不純物濃度が高くなるほど、抵抗は下がるが、空乏層が狭くなるため、耐圧が下がり、不純物濃度が小さくなるほど、抵抗は上がるが、空乏層が広がるため、耐圧が上がる。実施形態１のＭＯＳ  ＦＥＴ１ではｐ型空乏領域拡張層４により、従来構造と比べて、空乏領域が広がるため、耐圧が高くなる。したがって、オン抵抗を下げるため、第二ｎ型ドリフト層５および第一ｎ型ドリフト層３の不純物濃度を上げても、従来構造に比べ高い耐圧を持たせることができる。
【００３３】
さらに、第一ｎ型ドリフト層の不純物濃度を第二ｎ型ドリフト層よりも低濃度にすることも好ましい。この構成によれば、トレンチ底部近傍での電界集中が緩和できるとともに、ｐ型空乏領域拡張層からの空乏層がより広がるため、耐圧をさらに向上することができる。
【００３４】
また、ｐ型ボディ層上部に接する前記ゲート絶縁膜の厚さは、ｐ型ボディ層下部、第二ｎ型ドリフト層、ｐ型空乏領域拡張層および第一ｎ型ドリフト層に接する前記ゲート絶縁膜の厚さに比べて薄いことも好ましい。この構造によれば、トレンチの上部であるゲート絶縁膜の膜厚はｐ型ボディ層に接する領域で変化することになるので、その近傍で生じる電界集中をさらに緩和できる。この構造の場合、ゲートしきい値電圧に対する影響を考慮し、デバイスの要求される特性に応じた構造の最適化が重要である。
【００３５】
実施形態２．
［デバイスの構造］
図４は実施形態２にかかるＭＯＳ  ＦＥＴ１００の断面図である。実施形態２のＭＯＳ  ＦＥＴ１００は実施形態１のＭＯＳ  ＦＥＴ１の構造に加え、前記ｐ型ボディ層領域における前記ゲート絶縁膜の厚みは、前記ｐ型空乏領域拡張層および前記第一のｎ型ドリフト層領域における厚みに比べて薄いことを特徴とする。
【００３６】
溝６の底部でゲート絶縁膜１０を厚くすることにより、埋め込み電極１１先端部の電界の集中が緩和され、ドレイン−ソース間の耐圧を向上することができるが、ｎ型チャネルを形成するｐ型ボディ層８領域においては、ゲートしきい値電圧を上げないようにゲート絶縁膜１０は薄いことが望ましい。上記の領域別にゲート絶縁膜１０の厚みを最適化させるためにゲート絶縁膜の厚みが変る厚み境界１０ａが存在する。
【００３７】
実施形態２の構造によれば、ゲート絶縁膜の厚み境界１０ａの近傍のドリフト層領域において、起こる電界集中を緩和することができ、耐圧を向上することができる。
【００３８】
［電界分布のシミュレーション］
実施形態２のＭＯＳ  ＦＥＴ１００の構造における、電界分布をシミュレートし、耐圧とオン抵抗を求めた。図５（Ａ）は実施形態２のＭＯＳ  ＦＥＴ１００のトレンチ溝６近傍の断面構造とブレークダウン時の電界分布を示し、図５（Ｂ）は比較例として実施形態２のＭＯＳ  ＦＥＴ１００の構造からｐ型空乏領域拡張層４を無くした構造の、トレンチ溝６近傍の断面構造とブレークダウン時の電界分布を示す。
【００３９】
ｐ型空乏領域拡張層４のない構造では、溝の底６ａの近傍および、ゲート絶縁膜の厚み境界１０ａの近傍で電界が集中していることがわかる。この電界集中を詳細に検討するため、図５（Ｂ）のＡ−Ａ断面での電界強度分布を図６（Ｂ）に示す。この分布より、厚み境界１０ａ近傍での電界強度が最も高く、この領域でこのＭＯＳ  ＦＥＴの耐圧が決定されることがわかる。
【００４０】
一方、実施形態２のＭＯＳ  ＦＥＴ１００の構造では、比較例と同様に溝の底６ａの近傍および、ゲート絶縁膜の厚み境界１０ａの近傍で電界が集中しているが、分布はより下方へ広がっていることがわかる。さらに、図５（Ａ）のＡ−Ａ断面での電界強度分布は図６（Ａ）に示すように、相対的に溝の底６ａ近傍の電界強度が増し、電界が分散していることがわかる。
【００４１】
この電界強度分布の結果、耐圧は比較例では約４６Ｖであるが、実施形態２のＭＯＳ  ＦＥＴ１００の構造では約６５Ｖと向上した。
【００４２】
耐圧とオン抵抗のトレードオフ関係の改善効果をみるため、耐圧に対して、規格化オン抵抗（Ω・ｍｍ２）をプロットした結果を図７に示す。ｐ型空乏領域拡張層４のない構造の特性を黒丸、実施形態２のＭＯＳ  ＦＥＴ１００の構造の特性を黒三角でプロットした。本実施形態２のＭＯＳ  ＦＥＴ１００によれば、規格化オン抵抗（Ω・ｍｍ２）が１０％低減でき、耐圧とオン抵抗のトレードオフ関係が改善したことがわかる。
【００４３】
実施形態３．
［デバイスの構造］
図２１は実施形態３に係るＩＧＢＴ２００の断面図である。このＩＧＢＴ２００は、実施形態１または実施形態２の構造におけるｎ＋型基板２に代えてｐ＋型基板３３を適用したものである。
【００４４】
実施形態３の構造によれば、ｐ型空乏領域拡張層４にコレクタから注入されるホールが蓄積し、表面近傍のキャリア濃度が上昇することにより、従来のＩＧＢＴよりも低抵抗化することができる。
【００４５】
さらに実施形態３の構造によれば、従来のＩＧＢＴの電動度変調効果が損なわれにくい。また、ｐ型空乏層拡散層４があるため、負荷短絡時にＪＦＥＴ効果により短絡電流が低減し、負荷短絡耐量が向上する。
【００４６】
［デバイスの製造方法］
ＭＯＳ  ＦＥＴ１００の製造工程を図を用いて説明する。図８から図１０はこれを説明するための工程図である。
【００４７】
図８に示すように、ｎ＋型シリコン基板２に第一ｎ型ドリフト層３、ｐ型層（空乏領域拡張層）４、第二ｎ型ドリフト層５を順にエピタキシャル成長により積層させる。
【００４８】
次に図９に示すように、第二ｎ型ドリフト層５および空乏領域拡張層４を貫通し第一ｎ型ドリフト層３まで到達する溝（トレンチ）６を形成する。まず、エピタキシャル成長を行った第二ｎ型ドリフト層５の表面の全面にＨＴＯＣＶＤ（高温酸化膜化学気相堆積）法によりＨＴＯ（高温酸化）膜を形成した後、この表面にトレンチ開口パターンのフォトリソグラフィーおよびＨＴＯ膜エッチングを行い、ＨＴＯ膜にトレンチ溝開口パターンを形成する。次に、パターニングしたＨＴＯ膜をエッチングマスク３０として、ＣＦ系およびＨＢｒ系ガス等を用いたＲＩＥ（反応性イオンエッチング装置）などの異方性ドライエッチングにより第二ｎ型ドリフト層５およびｐ型空乏領域拡張層４を貫通し第一ｎ型ドリフト層３まで到達するトレンチ６を形成する。
【００４９】
次に、図１０に示すように、トレンチ６の側壁に斜めイオン注入技術を用いてｎ型転換領域７を形成する。このイオン注入工程により、ｐ型空乏領域拡張層４のトレンチ側壁もｎ型領域となり、トレンチ側壁は全てｎ型領域となる。
【００５０】
次にトレンチ内壁にゲート絶縁膜１０を形成する。図１１に示すように、基板全面に第一のシリコン酸化膜２０をＣＶＤ法により、溝を埋めるように堆積させる。第一のシリコン酸化膜２０は、トレンチ側壁近傍では高い密度で堆積し、中央部は疎な密度で堆積する。
【００５１】
さらに、ＨＴＯ膜によるエッチングマスクを形成し、ＲＩＥ（反応性イオンエッチング装置）などの異方性ドライエッチングにより、図１２に示すように、第一のシリコン酸化膜２０をトレンチ側壁近傍において、厚み境界１０ａの位置まで、エッチングする。トレンチを埋める第一のシリコン酸化膜２０は、トレンチ側壁近傍は密度が高いため、エッチングレートが低く、中央部は密度が疎であるため、エッチングレートが高い。したがって、トレンチ中央部では第一のシリコン酸化膜２０はトレンチ側壁近傍より、深くエッチングされる。
【００５２】
次に、図１３に示すように、トレンチ側壁の第一のシリコン酸化膜２０の上の部分に第二のシリコン酸化膜を形成する。基板全面に熱酸化を行うと、トレンチ側壁のシリコン露出部は第二のシリコン酸化膜２１となり、第一のシリコン酸化膜２０と合わせてトレンチ底部にて厚みの厚いゲート絶縁膜１０を形成することができる。第二のシリコン酸化膜の形成はＣＶＤ法による堆積によってもよい。
【００５３】
次に、図１４に示すように、トレンチに埋め込み電極１１を形成する。ＣＶＤ法により、全面にポリシリコン層を溝を埋めるように堆積させ、リンを高濃度に注入・拡散して高導電率化を図り、埋め込み電極１１とする。
【００５４】
次に、図１５に示すように、第二ｎ型ドリフト層５表面に、拡散により、ｐ型ボディ層８を形成し、ｐ型ボディ層８表面のトレンチ開口近傍領域にｎ＋型ソース領域９を形成する。
【００５５】
以降は一般的なＭＯＳ  ＦＥＴの作製プロセスと同様に、層間絶縁膜、コンタクト、ソース電極１３およびｎ＋半導体基板２の裏面にはドレイン電極１４を形成し、ＭＯＳ  ＦＥＴ１００が完成する。
【００５６】
なお、ｐ型ボディ層８の拡散による形成は、溝６のエッチング前に行うこともできる。
【００５７】
また、トレンチ内にて厚みの異なるゲート絶縁膜１０を形成するもう一つの方法がある。まず、トレンチ６形成後、図１７に示すように、第一のシリコン酸化膜２０をトレンチ６を完全に充填しない厚みで形成する。第一のシリコン酸化膜２０の形成は、熱酸化によるものでもよいし、ＣＶＤ法によるシリコン酸化膜の堆積によるものでもよい。
【００５８】
次に、図１８に示すように、基板の全面に有機系のレジストを塗布し、トレンチ６内に充填させる。
【００５９】
次に、レジストを所定の深さまでエッチバックし、このエッチバックしたレジストをエッチングマスクとして、図１９に示すように第一のシリコン酸化膜２０のエッチングを行う。
【００６０】
次に、レジストを除去した後、図２０に示すように、第一のシリコン酸化膜２０の上の部分に第二のシリコン酸化膜２１を形成する。基板全面を熱酸化を行うと、トレンチ側壁のシリコン露出部はシリコン酸化膜２１となり、シリコン酸化膜２０と合わせて、トレンチ底部にて厚みの厚いゲート絶縁膜１０を形成することができる。第二のシリコン酸化膜の形成はＣＶＤ法による堆積のよってもよい。
【００６１】
以上はＭＯＳ  ＦＥＴの作製プロセスを例に説明したが、トレンチ構造のＭＯＳゲートを有するデバイス、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌｏｒ  Ｔｒａｎｓｉｓｔｏｒ）などにも用いることができる。
【００６２】
以上、本発明の実施の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々な形態で実施することができる。
【図面の簡単な説明】
【図１】本発明の実施形態にかかるＭＯＳ  ＦＥＴ１の断面構造である。
【図２】本発明の実施形態にかかるＭＯＳ  ＦＥＴ１オン動作時の電子の経路を示す図である。
【図３】本発明の実施形態にかかるＭＯＳ  ＦＥＴ１オフ動作時の空乏層の形成されるｐ／ｎ接合部を示す図である。
【図４】本発明の実施形態２にかかるＭＯＳ  ＦＥＴ１００の断面構造を示す図である。
【図５】本発明の実施形態２にかかるＭＯＳ  ＦＥＴ１００のブレークダウン時の電界分布を示す図である。
【図６】本発明の実施形態２にかかるＭＯＳ  ＦＥＴ１００のブレークダウン時の電界分布におけるＡ−Ａ断面での電界強度分布を示す図である。
【図７】本発明の実施形態２にかかるＭＯＳ  ＦＥＴ１００の耐圧とオン抵抗のトレードオフ関係の改善効果をみるため、耐圧に対して、規格化オン抵抗（Ω・ｍｍ２）をプロットした図である。
【図８】本発明の実施形態２にかかるＭＯＳ  ＦＥＴ１００の製造工程を説明するための工程図であって、エピタキシャル成長後の積層を示す図である。
【図９】本発明の実施形態２にかかるＭＯＳ  ＦＥＴ１００の製造工程を説明するための工程図であって、溝の断面形状を示す図である。
【図１０】本発明の実施形態２にかかるＭＯＳ  ＦＥＴ１００の製造工程を説明するための工程図であって、ｎ型転換領域の形成を示す図である。
【図１１】本発明の実施形態２にかかるＭＯＳ  ＦＥＴ１００の製造工程を説明するための工程図であって、溝に第一のシリコン酸化膜を堆積させる工程を示す図である。
【図１２】本発明の実施形態２にかかるＭＯＳ  ＦＥＴ１００の製造工程を説明するための工程図であって、第一のシリコン酸化膜のエッチング形状を示す断面図である。
【図１３】本発明の実施形態２にかかるＭＯＳ  ＦＥＴ１００の製造工程を説明するための工程図であって、トレンチ側壁の厚み境界から上の部分にゲート絶縁膜を形成する工程を示す図である。
【図１４】本発明の実施形態２にかかるＭＯＳ  ＦＥＴ１００の製造工程を説明するための工程図であって、埋め込み電極を形成する工程を示す図である。
【図１５】本発明の実施形態２にかかるＭＯＳ  ＦＥＴ１００の製造工程を説明するための工程図であって、ｐ型ボディ層８およびｎ＋型ソース領域９の形成を示す図である。
【図１６】本発明の実施形態２にかかるＭＯＳ  ＦＥＴ１００の製造工程を説明するための工程図であって、ソース電極およびドレイン電極１４の形成を示す図である。
【図１７】厚みの異なるゲート絶縁膜を形成するためのもう一つの方法を説明するための工程図であって、溝に第一のシリコン酸化膜を形成させる工程を示す図である。
【図１８】厚みの異なるゲート絶縁膜を形成するためのもう一つの方法を説明するための工程図であって、溝にレジストを充填させる工程を示す図である。
【図１９】厚みの異なるゲート絶縁膜を形成するためのもう一つの方法を説明するための工程図であって、エッチバックしたレジストをエッチングマスクとして第一のシリコン酸化膜をエッチングする工程を示す図である。
【図２０】厚みの異なるゲート絶縁膜を形成するためのもう一つの方法を説明するための工程図であって、第二のシリコン酸化膜を形成する工程を示す図である。
【図２１】本発明の実施形態３に係るＩＧＢＴ２００の断面図である。
【符号の説明】
１，１００  ＭＯＳ  ＦＥＴ、２  ｎ＋型基板、３  第一ｎ型ドリフト層、４ｐ型空乏領域拡張層、５  第二ｎ型ドリフト層、６  溝、７  ｎ型転換領域、８  ｐ型ボディ層、９  ｎ＋型ソース領域、１０  ゲート絶縁膜、１１  埋め込み電極（ゲート電極）、１２  層間絶縁膜、１３  ソース電極、１４  ドレイン電極、２０  第一のシリコン酸化膜、２１  第二のシリコン酸化膜、３０  エッチングマスク、３２  レジスト、３３  ｐ＋型基板、  ２００  ＩＧＢＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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