(57)【要約】【課題】プラズマＣＶＤ装置において基板における偏った領域におけるプラズマダメージを解消することを可能にしたプラズマＣＶＤ装置を提供する。【解決手段】気密チャンバ１内にプラズマを励起させるためのソースＲＦコイル３，４と、気密チャンバ１内にプラズマＣＶＤ処理される基板を保持する基板ステージ２とを備え、基板ステージにバイアスＲＦを印加しているプラズマＣＶＤ装置において、ソースＲＦコイル３のソースＲＦ出力部３２と、バイアスＲＦの印加点Ｋ１が基板ステージ２を挟んで反対側に配置される。ソースＲＦによる電界とバイアスＲＦによる電界強度が重なることがなく、プラズマ濃度の均一化が可能になる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
気密チャンバ内にプラズマを励起させるためのソースＲＦコイルと、前記気密チャンバ内にプラズマＣＶＤ処理される基板を保持する基板ステージとを備え、前記基板ステージにバイアスＲＦを印加しているプラズマＣＶＤ装置において、前記ソースＲＦコイルのソースＲＦ出力部と、前記バイアスＲＦの印加点が前記基板ステージを挟んで反対側に配置されていることを特徴とするプラズマＣＶＤ装置。
【請求項２】
前記ソースＲＦコイルは、前記気密チャンバの外周に沿って円筒状に巻回されたサイドＲＦコイルと、前記気密チャンバの上面に渦巻状に巻回されたトップＲＦコイルとを備え、これらサイドＲＦコイルとトップＲＦコイルのそれぞれにソースＲＦを印加して気密チャンバ内に高濃度のプラズマを発生させることを特徴とする請求項１に記載のプラズマＣＶＤ装置。
【請求項３】
前記サイドＲＦコイルは、その一端がソースＲＦ出力部として、他端がソースＲＦ入力部としてそれぞれ気密チャンバの円周方向の異なる位置に配置されており、前記基板ステージには前記バイアスＲＦの印加点が前記ソースＲＦ出力部とはほぼ径方向に反対側の円周一部に配置されていることを特徴とする請求項２に記載のプラズマＣＶＤ装置。
【請求項４】
前記気密チャンバの外部から前記基板ステージに接続されるバイアス配線は前記ソースＲＦ出力部側から直径方向に反対側の一部まで基板ステージのほぼ半周に沿って延長され、その延長された先端部において前記基板ステージに電気接続されていることを特徴とする請求項１ないし３のいずれかに記載のプラズマＣＶＤ装置。
【請求項５】
前記バイアス配線の前記基板ステージとの電気接続点が前記ソースＲＦ出力部に対して前記基板ステージの１８０°反対側に配置されていることを特徴とする請求項４に記載のプラズマＣＶＤ装置。
【請求項６】
前記基板ステージはＥＳＣ（静電吸着）構造であり、前記基板ステージの中央領域には基板を基板ステージ上で持ち上げるためのリフトピン機構が配置され、その近傍には基板を冷却する冷却機構が配置され、前記バイアス配線は前記リフトピン機構や冷却機構の間にわたって延長されていることを特徴とする請求項５に記載のプラズマＣＶＤ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はプラズマＣＶＤ装置に関し、特に高濃度プラズマを利用して成膜とエッチングとを同時に進行させるようにしたプラズマＣＶＤ装置に関するものである。
【０００２】
【従来の技術】
プラズマＣＶＤ装置、なかでも高い濃度のプラズマを励起してＣＶＤを行うＨＤＰ−ＣＶＤ装置は半導体装置を製造する際の層間絶縁膜、トレンチ埋込膜、パッシベーション膜を成膜する際に利用されている。図１は本発明の実施形態にかかるＨＤＰ−ＣＶＤ装置の垂直断面図であるが、これを簡単に説明すると、チャンバボディ１１と、このチャンバボディ１１の上部を覆うように取着される容器状をしたドーム１２とで気密チャンバ１が構成されている。気密チャンバ１内にはＥＳＣ（静電吸着構造）ステージ２が配置されており、このＥＳＣステージ２上にプラズマ処理される基板としてシリコンウェハＷが載置される。前記ＥＳＣステージ２にはバイアスＲＦ電源５からバイアスＲＦが印加される。また、前記ドーム１２の周囲にはサイドＲＦコイル３が配設され、ドーム１２の上側にはトップＲＦコイル４が配設され、これらのＲＦコイルにはそれぞれソースＲＦ電源６からソースＲＦが印加され、気密チャンバ１の内部に電界を生成してプラズマを励起させるようになっている。また、ガスインジェクタ７が配設されており、外部のガス源から気密チャンバ内に所要の処理ガスが供給される。
【０００３】
このようなＨＤＰ−ＣＶＤ装置ではサイドＲＦコイル３及びトップＲＦコイル４にソースＲＦを供給することで気密チャンバ１内に電界を生成し、気密チャンバ１内にプラズマを励起させるとともに、基板Ｗを保持しているＥＳＣステージ２にバイアスＲＦを印加することで成膜と同時にエッチングを進行させることができ、特にトレンチ埋込膜を成膜する際に良好な埋込特性を示し、あるいはパッシベーション膜を平坦に形成することが可能になる。その反面、ＨＤＰ−ＣＶＤ装置は高パワーを用いているため、プラズマ処理される基板、例えば基板にプラズマダメージを与え易く、製品となる半導体装置の製造歩留りが低下するという問題が生じている。
【０００４】
このようなプラズマダメージに対して、特許文献１には、高濃度プラズマ装置における水平磁場によって基板に対するプラズマ密度の均一化やセルフバイアス電圧の均一化を図ることが困難になることを改善すべく、プラズマ装置に補助電極を設け、この補助電極に高周波電力を印加することで、基板の表面で発生する電子ドリフトと、補助電極の表面で発生される逆方向の電子ドリフトとによって電子の偏りをなくすようにした技術が提案されている。特に、特許文献１では、下部電極の外周囲に補助電極を配設し、補助電極の裏面にプラズマを励起し、プラズマ中の電子が補助電極の表面と裏面との間にドリフトが発生するように構成している。
【０００５】
【特許文献１】特開２００１−１５５８９９号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、特許文献１の技術では、下部電極の外周囲に補助電極を配設するとプラズマ装置が大型化してしまうという問題がある。また、単にプラズマ密度の均一化を図るのみでは基板におけるプラズマダメージを有効に防止することは困難である。すなわち、これまでは基板において生じるプラズマダメージを評価する技術が確立されていないため、単にプラズマ密度を均一化することが行われているのみであり、特許文献１の技術もそれに基づくものでありプラズマダメージを有効に防止することは困難であった。
【０００７】
近年、ＣＶＤ装置における基板でのプラズマダメージを評価する技術として、基板としての円板状のシリコンウェハに素子を形成し、この素子の上層に電気接続される配線としてアルミニウム或いはポリシリコンを形成し、さらに上層の配線を露出した状態とした上で当該シリコンウェハをプラズマに晒し、その後に素子の不良率、例えばゲート耐圧の劣化を判定する技術が開発されている。ここで、図７に示すように、素子、例えばＭＯＳのゲート面積ＳＧに比較して当該ゲートに接続される配線の面積ＳＨの割合をアンテナ比と言われることは知られており、アンテナ比が大きいほどプラズマに晒される面積が大きくなるためゲート耐圧の劣化が顕著になる。あるいは、アンテナ比が一定の素子の場合にはプラズマの強度が高いほど素子のゲート耐圧の劣化が顕著なものとなる。
【０００８】
このような評価技術に基づいて従来のプラズマＣＶＤ装置でゲート耐圧の劣化を評価したところ、図５（ｂ）に示すように、シリコンウェハの一辺に沿ってゲート耐圧の不良が発生したことが確認された。この不良はバイアスＲＦが印加される側に偏った領域において顕著に発生していることが判った。また、これは同時にサイドソースＲＦコイルのソースＲＦの出力端側に偏った領域において顕著に発生していることも確認されている。また、従来のプラズマＣＶＤ装置においてシリコンウェハに形成した素子のアンテナ比の違いによるプラズマダメージを評価したところ、図６に△で示すように、比較的に低いアンテナ比においてもゲートリーク電流が増するという不良が顕著に発生している。
【０００９】
このような不良が発生する理由について本発明者が検討を行ったところ、次のような点が判明した。すなわち、図１に示したプラズマＣＶＤ装置における従来構造でのＡＡ線の水平断面図を図８に示すと、サイドＲＦコイル３のソースＲＦ入力部３１とソースＲＦ出力部３２がドームの円周方向に配置されており、またＥＳＣステージ２ではソースＲＦ出力部３２に近い印加点Ｋ２においてバイアスＲＦが印加されている。このため、ソースＲＦによってソースＲＦ出力部３２を中心にする電界ＤＳが発生する。また、ＥＳＣステージ２においてもソースＲＦ出力部３２と同じ側の位置においてＥＳＣステージ２でのバイアスＲＦを中心とする電界ＤＢが発生する。そのため、気密チャンバ１内の一部の領域の電界強度が極めて高くなり、これによりプラズマ濃度の偏りが発生し、これが原因として基板としてのシリコンウェハＷの一部領域においてプラズマダメージが顕著なものとなっていることが判明した。
【００１０】
本発明の目的は、このようなプラズマＣＶＤ装置において基板における偏った領域におけるプラズマダメージを解消することを可能にしたプラズマＣＶＤ装置を提供するものである。
【００１１】
【課題を解決するための手段】
本発明は、気密チャンバ内にプラズマを励起させるためのソースＲＦコイルと、気密チャンバ内にプラズマＣＶＤ処理される基板を保持する基板ステージとを備え、基板ステージにバイアスＲＦを印加しているプラズマＣＶＤ装置において、ソースＲＦコイルのソースＲＦ出力部と、バイアスＲＦの印加点が基板ステージを挟んで反対側に配置されていることを特徴とする。例えば、本発明においてソースＲＦコイルは、気密チャンバの外周に沿って円筒状に巻回されたサイドＲＦコイルと、気密チャンバの上面に渦巻状に巻回されたトップＲＦコイルとを備え、これらサイドＲＦコイルとトップＲＦコイルのそれぞれにソースＲＦを印加して気密チャンバ内に高濃度のプラズマを発生させるプラズマＣＶＤ装置に適用される。
【００１２】
本発明においては、サイドＲＦコイルは、その一端がソースＲＦ出力部として、他端がソースＲＦ入力部としてそれぞれ気密チャンバの円周方向の異なる位置に配置されており、基板ステージにはバイアスＲＦの印加点がソースＲＦ出力部とはほぼ径方向に反対側の円周一部に配置される。具体的には、気密チャンバの外部から基板ステージに接続されるバイアス配線はソースＲＦ出力部側から直径方向に反対側の一部まで基板ステージのほぼ半周に沿って延長されており、その延長された先端部において基板ステージに電気接続された構成とされる。
【００１３】
本発明によれば、ソースＲＦの出力部とバイアスＲＦの印加点を基板ステージの径方向の反対側に配置することで、ソースＲＦによって励起されるプラズマと、バイアスＲＦによって励起されるプラズマとが気密チャンバ内の径方向の反対側の領域でそれぞれ励起されることになり、気密チャンバ内におけるプラズマ濃度を均一化することが可能になり、基板ステージ上に載置された基板に対するプラズマダメージが緩和され、基板における不良素子の発生が抑制される。
【００１４】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。図１は本発明を適用したＨＤＰ−ＣＶＤ装置の概略構成を示す垂直断面図である。アルミニウム等の金属で形成されるチャンバボディ１１と、このチャンバボディ１１の上部を覆うように取着される容器状をしたセラミック製のドーム１２とで気密チャンバ１が構成されている。気密チャンバ１内にはＥＳＣ（静電吸着構造）ステージ２が配置されており、このＥＳＣステージ２上にプラズマ処理される基板としてシリコンウェハＷが載置されている。前記ＥＳＣステージ２は金属等の導電体で構成されており、その一部には詳細を後述するようにバイアスＲＦ電源５が電気的に接続されてバイアスＲＦが印加されるようになっている。また、前記ドーム１２の周囲には円筒状に巻回されたサイドＲＦコイル３が配設され、また前記ドーム１２の上側には渦巻状に巻回されたトップＲＦコイル４が配設されている。これらのＲＦコイル３，４にはそれぞれソースＲＦ電源６が印加され、気密チャンバ１の内部に電界を生成してプラズマを励起させるようになっている。また、前記ドーム１２の側壁には図には表れないヒータが配設されている。
【００１５】
前記気密チャンバ１には、内部に処理ガスを供給するための複数のガスインジェクタ７が複数箇所に配設されており、図には表れない外部のガス源からＳｉＨ４  ガス、Ａｒガス、Ｏ２  ガスがそれぞれ供給される。前記チャンバボディ１１の下部には気密チャンバ内を真空引きするためのターボポンプ８が配設され、また気密チャンバ１内をクリーニングするためのＮＦ３  ガスを通流させるためのアプリケータ９が配設されている。
【００１６】
図２は前記気密チャンバ１を水平方向に切断したＡＡ線水平断面図であり、前記ドーム１２の脇のチャンバボディ１１の上部において前記サイドＲＦコイル３にソースＲＦ電源６が接続されており、前記サイドＲＦコイル３においてドーム１２の中心に向かって右側がソースＲＦ入力部３１、左側がソースＲＦ出力部３２として構成されている。ソースＲＦ入力部３１にはＲＦ電源６が接続され、ソースＲＦ出力部３２にはＧＮＤが接続されており、この接続によってサイドＲＦコイル３にソースＲＦが印加され、気密チャンバ内に電界を発生させる。これはトップＲＦコイル４においても同様である。
【００１７】
また、図３にＥＳＣステージ２を下側から見た拡大図を示すように、前記ＥＳＣステージ２には、ＥＳＣステージの上面に載置されるシリコンウェハＷをＥＳＣステージ２の表面上にリフトするためのリフトピン機構２１が中央領域に配置されており、またその一側部にはＥＳＣステージ２を冷却するための冷却水の注入・排出口２２と、シリコンウェハＷを冷却するためのヘリウム冷却導入口２３が配設されている。また、他側部にはシリコンウェハの温度を検出するためのウェハ温度モニタ２４が配設されている。さらに、外部から供給されるバイアスＲＦを導くバイアスＲＦ配線２５が前記ソースＲＦ出力部３２の近傍側の部位から気密チャンバ１内に導入された上で、ＥＳＣステージ２の円周に沿って延長されており、同図に鎖線で示す従来のバイアスＲＦの印加点Ｋ２を越えてさらにＥＳＣステージ２の内周に沿って延長し、従来のバイアスＲＦの印加点Ｋ２とは１８０度反対の位置の印加点Ｋ１において端子によりＥＳＣステージ２に電気接続され、当該ＥＳＣステージ２にバイアスＲＦを印加している。この印加点はＥＳＣステージ２を平面方向に挟んで前記ソースＲＦ出力部３２とは反対側に配設されることになる。
【００１８】
このＨＤＰ−ＣＶＤ装置によれば、気密チャンバ１内をターボポンプ８により所要の負圧に設定した上でガスインジェクタ７からＳｉＨ４  ，Ａｒ，Ｏ２  のガスを供給する。また、ソースＲＦ入出力部３１からサイドＲＦコイル３に、及びトップＲＦコイル４にソースＲＦを印加する。これにより、気密チャンバ１内において高濃度にプラズマが励起され、ＥＳＣステージ２上に載置されたシリコンウェハＷにシリコン酸化膜（ＳｉＯ２  膜）が成膜されることになる。また、これと同時にＥＳＣステージ２にはバイアス配線２５を通して印加点Ｋ１においてバイアスＲＦを印加する。これにより、励起されたプラズマのイオンがバイアスの影響を受け、シリコンウェハＷ上に成膜されるシリコン酸化膜の一部がエッチングされ、トレンチの埋込特性の良好なトレンチ膜が形成でき、表面の平坦なパッシベーション膜が形成可能となる。
【００１９】
一方、図４に模式的に示すように、ソースＲＦの印加によってソースＲＦ出力部３２を中心にした電界ＤＳが発生し、その電界強度の高い領域においてプラズマ濃度が他の領域よりも若干高くなるというプラズマ濃度の偏りが発生し、そのためにシリコンウェハＷにおいてはソースＲＦ出力部３２の近傍領域においてプラズマダメージが発生し易いものとなる。しかしながら、このＣＶＤ装置では、ＥＳＣステージ２を径方向に挟んでソースＲＦ出力部３２と反対側の印加点Ｋ１においてＥＳＣステージ２にバイアスＲＦを印加することで、この印加されたバイアスＲＦを中心とする電界ＤＢが発生し、その電界強度の高い領域においてプラズマ濃度が他の領域よりも若干高くなる。そのため、ソースＲＦによるプラズマとバイアスＲＦによるプラズマの両濃度がトータルで均一化されるようになり、気密チャンバ１内におけるプラズマ濃度の不均一が解消され、シリコンウェハＷの一部におけるプラズマダメージが抑制される。因みに、図８に示した従来のプラズマＣＶＤ装置では、印加点Ｋ２（図３参照）においてバイアスＲＦを印加しており、そのためにソースＲＦによる電界ＤＳとバイアスＲＦによる電界ＤＢとが重なってプラズマ濃度の偏りが生じていたため、プラズマ濃度の不均一が重畳されてプラズマダメージが顕著なものとなっていた。
【００２０】
このように、ソースＲＦ出力部３２とバイアスＲＦの印加点Ｋ１をＥＳＣステージ２を挟んでほぼ反対側に配置することで気密チャンバ１内におけるプラズマ濃度を均一化することが可能になり、ＥＳＣステージ２上に載置された基板であるシリコンウェハＷに形成される素子の不良が抑制される。図５（ａ）は本発明のＣＶＤ装置によりシリコンウェハＷの表面に素子を形成し、この素子の上層に電気接続される配線としてアルミニウム或いはポリシリコンを形成したものに対してパッシベーション膜を形成した場合の評価を行ったものである。シリコンウェハＷに形成される素子のアンテナ比を一定にした場合に、従来の図５（ｂ）に斜線で示したようなシリコンウェハＷの一辺に沿って偏った領域にゲート耐圧の不良が発生することがなく、シリコンウェハＷの全面にわたって不良が発生していないことが確認されている。
【００２１】
また、図６に示すように、シリコンウェハＷに形成した素子のアンテナ比についてのプラズマダメージ、ここでは素子のゲートリーク電流としてゲート耐圧を評価したところ、同図に○で示す本発明のＣＶＤ装置では、同図に△で示す従来のＣＶＤ装置と比較すると、同じアンテナ比でもプラズマダメージの影響が抑制されていることが確認されている。
【００２２】
ここで、本発明はＨＤＰ−ＣＶＤ装置に限られるものではなく、気密チャンバ内にプラズマを励起するとともに基板を保持するステージにバイアスＲＦを印加するＣＶＤ装置であれば本発明を同様に適用することが可能である。
【００２３】
【発明の効果】
以上説明したように本発明は、ソースＲＦの出力部とバイアスＲＦの印加点を基板ステージの径方向の反対側に配置しているので、ソースＲＦの電界によって励起されるプラズマと、バイアスＲＦの電界によって励起されるプラズマとが気密チャンバ内の径方向の反対側の領域でそれぞれ励起されることになり、気密チャンバ内におけるプラズマ濃度を均一化することが可能になる。これにより基板ステージ上に載置された基板に対するプラズマダメージが緩和され、基板の表面一部における不良素子の発生が抑制され、アンテナ比の違いによるプラズマダメージの不良率が抑制され、高い製造歩留りでのＣＶＤ処理が実現可能になる。
【図面の簡単な説明】
【図１】本発明のプラズマＣＶＤ装置の概略縦断面図である。
【図２】図１のＡＡ線に沿う断面図である。
【図３】ＥＳＣステージを底面方向から見た図である。
【図４】ソースＲＦ出力部による電界とバイアスＲＦによる電界の相関を示す模式図である。
【図５】本発明と従来のＣＶＤ装置におけるウェハでのプラズマダメージの面分布を示す図である。
【図６】本発明と従来のＣＶＤ装置における素子のアンテナ比の違いによるプラズマダメージの不良率を示す図である。
【図７】プラズマダメージを評価するためのアンテナ比を説明するための図である。
【図８】従来のＣＶＤ装置におけるソースＲＦ出力部とバイアスＲＦ印加点の相関を示す図である。
【符号の説明】
１  気密チャンバ
２  ＥＳＣステージ
３  サイドＲＦコイル
４  トップＲＦコイル
５  バイアスＲＦ電源
６  ソースＲＦ電源
７  インジェクタ
８  ターボポンプ
９  アプリケータ
１１  チャンバボディ
１２  ドーム
２５  バイアス配線
３１  ソースＲＦ入力部
３２  ソースＲＦ出力部
Ｋ１  本発明のバイアス印加点
Ｋ２  従来のバイアス印加点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004363332.tif 000008
【図７】
2004363332.tif 000009
【図８】
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