(57)【要約】【課題】入力ラインと正負の電源ラインとの間に保護ダイオードを接続した構成の場合、保護ダイオードは電源を投入した後でなければ動作しないため、製造段階で発生する静電気に対して保護を図ることができない。【解決手段】入力端子１１，１２，１３に対してソースが、グランドライン２４に対してドレインが、電源ライン２５に対してゲートがそれぞれ接続されたデプレッション形のＰｃｈＭＯＳトランジスタ３１〜３４を設ける。ＰｃｈＭＯＳトランジスタ３１〜３４は、デプレッション形であることで、電源未投入時にオン状態となる。したがって、電源未投入時にＰｃｈＭＯＳトランジスタ３１〜３４によって入力端子１１，１２，１３の各々をグランドとショートさせることができる。これにより、特に製造段階（例えば、ライン組立て時）において入力端子１１，１２，１３の各々に発生する静電気から回路素子を保護する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
入力端子に対してソースが、グランドラインに対してドレインが、電源ラインに対してゲートがそれぞれ接続されたデプレッション形のＰｃｈＭＯＳトランジスタを有する
ことを特徴とする保護回路。
【請求項２】
前記ＰｃｈＭＯＳトランジスタは、複数の入力端子に対して各端子間に接続され、最端部のＭＯＳトランジスタのドレインがグランドラインに接続されている
ことを特徴とする請求項１記載の保護回路。
【請求項３】
前記入力端子に対してアノードが、電源ラインに対してカソードがそれぞれ接続された第１の保護ダイオードと、前記入力端子に対してカソードが、グランドラインに対してアノードがそれぞれ接続された第２の保護ダイオードとからなる
ことを特徴とする請求項１記載の保護回路。
【請求項４】
表示パネル上の入力端子に対してソースが、グランドラインに対してドレインが、電源ラインに対してゲートがそれぞれ接続されたデプレッション形のＰｃｈＭＯＳトランジスタを有する
ことを特徴とする表示装置。
【請求項５】
前記ＰｃｈＭＯＳトランジスタは、表示パネル上の複数の入力端子に対して各端子間に接続され、最端部のＭＯＳトランジスタのドレインがグランドラインに接続されている
ことを特徴とする請求項４記載の表示装置。
【請求項６】
前記入力端子に対してアノードが、電源ラインに対してカソードがそれぞれ接続された第１の保護ダイオードと、前記入力端子に対してカソードが、グランドラインに対してアノードがそれぞれ接続された第２の保護ダイオードとを有する
ことを特徴とする請求項４記載の表示装置。
【請求項７】
前記電源ラインには、水平駆動系または垂直駆動系の電源が供給される
ことを特徴とする請求項４記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、保護回路および表示装置に関し、特に入力端子に発生する静電気から回路素子を保護する保護回路および液晶表示装置やエレクトロルミネッセンス表示装置に代表されるパネル型の表示装置に関する。
【０００２】
【従来の技術】
パネル型表示装置、例えば液晶表示装置において、外部の回路との電気的な接続を行ういわゆるパッドと称される入力端子に静電気が発生すると、当該静電気によって内部の回路素子が破壊される場合がある。したがって、静電気による静電破壊から回路素子を保護するために、通常、表示パネル上の端子個々の近傍に保護回路を設けて静電対策を行っている。
【０００３】
従来、静電対策の保護回路としては、一般的に、保護ダイオードを用いた構成のものが知られている（例えば、特許文献１参照）。この保護回路は、図６に示すように、入力端子（パッド）１０１に接続された入力ライン１０２と正側電源ＶＤＤの電源ライン１０３との間に順方向に、即ち入力ライン１０２にアノードが、電源ライン１０３にカソードがそれぞれ接続されたダイオード１１１と、入力ライン１０２と負側電源ＶＳＳの電源ライン１０４との間に逆方向に、即ち入力ライン１０２にカソードが、電源ライン１０３にアノードがそれぞれ接続されたダイオード１１２とを有し、正負の両極性の静電気（電圧）に対して対処可能な構成となっている。
【０００４】
【特許文献１】
特開２００１−１４１７７８号公報（特に、段落００２４、図３）
【０００５】
【発明が解決しようとする課題】
上述したように、特許文献１に係る従来技術では、入力ライン１０２と正負の電源ライン１０３，１０４との間に保護ダイオード１１１，１１２を接続した構成となっており、これらの保護ダイオード１１１，１１２は電源を投入した後でなければ動作しないため、例えば製造段階（例えば、ライン組立て時）におけるウエハ上の個々のチップ（パネル）において、入力端子個々に静電気に対して回路素子を保護することができないという課題があった。
【０００６】
製造段階における静電対策として、入力ライン１０２に抵抗素子を挿入する方策を採ることも行われている。しかしながら、入力ライン１０２に抵抗素子を挿入すると、液晶表示装置にあっては、映像信号を水平方向で順次サンプリングする水平スイッチのサンプリングパルス駆動系に悪影響を及ぼし、縦筋やゴースト等の発生の要因となるため、抵抗素子としてトランジェントをあまりなまらせる抵抗値のものを挿入することができず、よって製造段階での十分な静電対策を施すことができないという課題がある。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、特に製造段階（例えば、ライン組立て時）において、入力端子に発生する静電気に対して十分な静電対策を施すことが可能な保護回路およびこれを搭載した表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明による保護回路は、入力端子に対してソースが、グランドラインに対してドレインが、電源ラインに対してゲートがそれぞれ接続されたデプレッション形のＰｃｈＭＯＳトランジスタを有する構成となっている。この保護回路は、パネル型の表示装置において、デプレッション形のＰｃｈＭＯＳトランジスタのソースを表示パネル上の入力端子に対して接続し、ドレインをグランドラインに対して、ゲートを電源ラインに対してそれぞれ接続することによって用いられる。
【０００９】
上記構成の保護回路またはこれを搭載した表示装置において、ＰｃｈＭＯＳトランジスタがデプレッション形であるため、ゲートに電圧を加えなくてもオン状態になる。したがって、電源未投入時に、ＰｃｈＭＯＳトランジスタがオン状態となって入力端子をグランドラインと短絡することで、入力端子に発生する静電気をグランドに流す。電源投入時には、電源ラインに電源電圧が与えられることにより、ＰｃｈＭＯＳトランジスタがオフ状態となって、グランドラインとの短絡状態から入力端子を開放し、独立した状態とする。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１１】
図１は、本発明の一実施形態に係る保護回路の構成例を示す回路図である。ここでは、一例として、３個の入力端子（パッド）の各々に発生する静電気から回路素子を保護する場合を例に挙げて説明するものとする。
【００１２】
図１において、３個の入力端子１１，１２，１３の各々には入力ライン２１，２２，２３がそれぞれ接続されている。入力端子１１，１２，１３以外にも、常時接地された状態にあるグランド（ＧＮＤ）端子１４および電源投入によって正側の電源電圧ＶＤＤが与えられる電源端子１５が設けられている。グランド端子１４にはグランドライン２４が、電源端子１５には電源ライン２５がそれぞれ接続されている。
【００１３】
電源未投入時（電源オフ時）に入力端子１１，１２，１３の各々に発生する静電気から回路素子を保護するために、これらの入力端子１１，１２，１３の端子間には、デプレッション形のＰｃｈＭＯＳトランジスタ３１，３２，３３が接続されている。具体的には、ＭＯＳトランジスタ３１は、ソースが入力ライン２１に、ドレインがグランドライン２４に、ゲートが電源ライン２５にそれぞれ接続されている。
【００１４】
ＭＯＳトランジスタ３２は、ソースが入力ライン２２に、ドレインが入力ライン２１（ＭＯＳトランジスタ３１のソース）に、ゲートが電源ライン２５にそれぞれ接続されている。ＭＯＳトランジスタ３３は、ソースが入力ライン２３に、ドレインが入力ライン２２（ＭＯＳトランジスタ３２のソース）に、ゲートが電源ライン２５にそれぞれ接続されている。
【００１５】
ここで、デプレッション形とは、ゲートバイアスがゼロでも導通する、換言すればゲートに電圧を加えなくてもドレイン電流が流れるタイプのＭＯＳトランジスタである。デプレッション形のＰｃｈＭＯＳトランジスタの導電特性の一例を図２に示す。
【００１６】
電源投入時（電源オン時）に入力端子１１，１２，１３の各々に発生する静電気から回路素子を保護するために、これらの入力端子１１，１２，１３にはさらに、保護ダイオード４１〜４６が接続されている。具体的には、保護ダイオード４１は、アノードが入力ライン２１に、カソードが電源ライン２５にそれぞれ接続されている。保護ダイオード４２は、カソードが入力ライン２１に、アノードがグランドライン２４にそれぞれ接続されている。
【００１７】
保護ダイオード４３は、アノードが入力ライン２２に、カソードが電源ライン２５にそれぞれ接続されている。保護ダイオード４４は、カソードが入力ライン２２に、アノードがグランドライン２４にそれぞれ接続されている。保護ダイオード４５は、アノードが入力ライン２３に、カソードが電源ライン２５にそれぞれ接続されている。保護ダイオード４６は、カソードが入力ライン２３に、アノードがグランドライン２４にそれぞれ接続されている。
【００１８】
次に、上記構成の本実施形態に係る保護回路の回路動作について説明する。
【００１９】
先ず、電源未投入時（電源オフ時）には、ＭＯＳトランジスタ３１，３２，３３の各々はデプレッション形であるため、ゲートに電圧を加えなくても、即ちゲート−ソース間電圧が０Ｖでもドレイン電流が流れることによってオン状態になる。このとき、ＭＯＳトランジスタ３２のドレインがＭＯＳトランジスタ３１を介してグランドライン２４に接続され、ＭＯＳトランジスタ３３のドレインがＭＯＳトランジスタ３２，３１を介してグランドライン２４に接続される。
【００２０】
これにより、電源未投入時には、入力端子１１がＭＯＳトランジスタ３１を介してグランドライン２４と短絡された状態になり、入力端子１２がＭＯＳトランジスタ３２，３１を介してグランドライン２４と短絡された状態になり、入力端子１３がＭＯＳトランジスタ３３，３２，３１を介してグランドライン２４と短絡された状態になる。
【００２１】
この状態において、入力端子１１に静電気が発生したとすると、当該静電気は入力ライン２１→オン状態にあるＭＯＳトランジスタ３１→グランドライン２４→グランド端子１４の経路を通ってグランドに流れ込む。これにより、入力ライン２１に接続される回路素子（図示せず）を、入力端子１１に発生する静電気から保護することができる。
【００２２】
入力端子１２に静電気が発生したとすると、当該静電気は入力ライン２２→オン状態にあるＭＯＳトランジスタ３２→オン状態にあるＭＯＳトランジスタ３１→グランドライン２４→グランド端子１４の経路を通ってグランドに流れ込む。これにより、入力ライン２２に接続される回路素子（図示せず）を、入力端子１２に発生する静電気から保護することができる。
【００２３】
入力端子１３に静電気が発生したとすると、当該静電気は入力ライン２２→オン状態にあるＭＯＳトランジスタ３３→オン状態にあるＭＯＳトランジスタ３２→オン状態にあるＭＯＳトランジスタ３１→グランドライン２４→グランド端子１４の経路を通ってグランドに流れ込む。これにより、入力ライン２３に接続される回路素子（図示せず）を、入力端子１３に発生する静電気から保護することができる。
【００２４】
電源投入時（電源オン時）には、電源ライン２５に正の電源電圧ＶＤＤが与えられることで、この電源電圧ＶＤＤが電源ライン２５を介してＭＯＳトランジスタ３１，３２，３３，３４の各ゲートに印加されることになるためＭＯＳトランジスタ３１，３２，３３，３４がオフ状態になる。これにより、入力端子１１，１２，１３はグランドライン２４と短絡された状態から開放されて各々が電気的に独立した状態となる。
【００２５】
この状態において、入力端子１１に静電気が発生したとすると、当該静電気は入力ライン２１→ダイオード４１→電源ライン２５→電源端子１５の経路を通って電源側に、または入力ライン２１→ダイオード４２→グランドライン２４→グランド端子１４の経路を通ってグランドに流れ込む。これにより、入力ライン２１に接続される回路素子を、入力端子１１に発生する負の静電気から保護することができる。
【００２６】
入力端子１２に静電気が発生したとすると、当該静電気は入力ライン２２→ダイオード４３→電源ライン２５→電源端子１５の経路を通って電源側に、または入力ライン２２→ダイオード４４→グランドライン２４→グランド端子１４の経路を通ってグランドに流れ込む。これにより、入力ライン２２に接続される回路素子を、入力端子１２に発生する負の静電気から保護することができる。
【００２７】
入力端子１３に静電気が発生したとすると、当該静電気は入力ライン２３→ダイオード４５→電源ライン２５→電源端子１５の経路を通って電源側に、または入力ライン２３→ダイオード４６→グランドライン２４→グランド端子１４の経路を通ってグランドに流れ込む。これにより、入力ライン２３に接続される回路素子を、入力端子１３に発生する負の静電気から保護することができる。
【００２８】
上述したように、本実施形態に係る保護回路では、入力端子１１，１２，１３に対してソースが、グランドライン２４に対してドレインが、電源ライン２５に対してゲートがそれぞれ接続されたデプレッション形のＰｃｈＭＯＳトランジスタ３１〜３４が電源未投入時にオン状態となって入力端子１１，１２，１３の各々をグランドとショートさせることにより、入力端子１１，１２，１３の各々に発生する静電気に起因する電流がすべてグランドに流れ込むため、特に製造段階（例えば、ライン組立て時）において入力端子１１，１２，１３の各々に発生する静電気に対して十分な静電対策を施すことができる。
【００２９】
［適用例］
図３は、本発明が適用される例えばアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。
【００３０】
本適用例に係るアクティブマトリクス型液晶表示装置は、画素が行列状に配置されてなる画素部５１と、この画素部５１の左右両側に配置され、画素部５１の各画素を行単位で選択する垂直駆動回路５２，５３と、この垂直駆動回路５２，５３によって選択された行の画素に対して映像信号を順次書き込む水平駆動回路５４と、この水平駆動回路５４による映像信号の書き込みに先立って、垂直駆動回路５２，５３によって選択された行の画素にあらかじめプリチャージ信号を書き込むプリチャージ駆動回路５５とを有する構成となっている。
【００３１】
垂直駆動回路５２，５３、水平駆動回路５４およびプリチャージ駆動回路５５は、画素部５１と同じ半導体基板（表示パネル）５６上に搭載されている。表示パネルの一辺の端部には、多数の入力端子（パッド）が配列されてなるパッド部５７が設けられている。このパッド部５７の各入力端子を通して、マスタークロック信号、水平同期信号、垂直同期信号等の基準信号や、垂直駆動回路５２，５３、水平駆動回路５４およびプリチャージ駆動回路５５を制御するための各種の制御信号が基板内部に取り込まれる。
【００３２】
パッド部５７の入力端子の中には、グランド（ＧＮＤ）端子、負側電源（ＶＳＳ）端子、正側電源（ＶＤＤ）端子も含まれている。なお、正側電源（ＶＤＤ）端子としては、垂直駆動回路５２，５３用の正側電源（ＶＶＤＤ）端子と、水平駆動回路５４用の正側電源（ＨＶＤＤ）端子が別々に設けられている。
【００３３】
このパッド部５７の近傍（直後）には、入力端子の各々に発生する静電気から内部の回路素子を保護するための保護回路５８が設けられている。この保護回路５８として、先述した実施形態に係る保護回路が用いられることになる。
【００３４】
先述した実施形態に係る保護回路を液晶表示装置の表示パネル上に搭載するに当たっては、垂直駆動回路５２，５３用の正側電源（ＶＶＤＤ）と水平駆動回路５４用の正側電源（ＨＶＤＤ）を用いるようにする。具体的には、図４に示すように、水平駆動回路５４用の正側電源（ＨＶＤＤ）端子１５Ｈに接続される電源ライン２５Ｈに対してＰｃｈＭＯＳトランジスタ３１〜３３の各ゲートを接続するようにする。また、垂直駆動回路５２，５３用の正側電源（ＶＶＤＤ）端子１５Ｖに接続される電源ライン２５Ｖに対しては、保護ダイオード４１，４３，４５の各カソードを接続するようにする。
【００３５】
なお、ここでは、先述した実施形態に対応してＭＯＳトランジスタを３個しか示してしないが、実際には、パッド部５７の入力端子の数に対応して設けられることになる。同様に、保護ダイオードについても、パッド部５７の入力端子の数に対応して設けられることになる。また、ＶＶＤＤ端子１５Ｖ側の電源ライン２５ＶにＰｃｈＭＯＳトランジスタ３１〜３３の各ゲートを接続し、ＨＶＤＤ端子１５Ｈ側の電源ライン２５Ｈに保護ダイオード４１，４３，４５の各カソードを接続するようにしても良い。
【００３６】
このように、先述した実施形態に係る保護回路を液晶表示装置の表示パネル上に搭載するに当たって、当該保護回路の電源（ＧＮＤを含む）として、垂直駆動回路５２，５３用の正側電源（ＶＶＤＤ）と水平駆動回路５４用の正側電源（ＨＶＤＤ）を用いることにより、液晶表示装置の非駆動時にＭＯＳトランジスタ３１，３２，３３がオン状態になり、パッド部５７の入力端子のすべてをパッド部５７の直後においてグランドとショートさせるため、特に表示パネルの製造段階（例えば、ライン組立て時）において入力端子１１，１２，１３の各々に発生する静電気に対して十分な静電対策を施すことができる。
【００３７】
また、液晶表示装置の非駆動時には、ＭＯＳトランジスタ３１，３２，３３がオフ状態になり、入力端子１１，１２，１３の各々を独立した状態にするため、ＭＯＳトランジスタ３１，３２，３３からなる保護回路部分が液晶表示装置の駆動に対して何ら悪影響を及ぼすことはない。
【００３８】
ところで、液晶表示装置では、図５に示すように、クロック信号ＣＬＫを含む各種の信号については、例えば５Ｖ以下の低電圧振幅の信号でパネル外部から入力し、これをレベル変換回路６０で１５．５Ｖ程度の高電圧振幅にレベル変換するようにしている。このレベル変換回路６０は、当然のことながら、保護回路５８の後段に配されることになる。
【００３９】
このように、各信号ごとにレベル変換回路６０を配置してなる液晶表示装置において、液晶表示装置の非駆動時にＭＯＳトランジスタ３１，３２，３３がオン状態になって、パッド部５７の入力端子のすべてをパッド部５７の直後においてグランドとショートさせることにより、十分な静電対策を施すことができることに加えて、レベル変換回路６０や保護ダイオード４１〜４６にかかる負荷を軽減させ、静電強度を挙げることができる。
【００４０】
また、製造段階における静電対策を図ることを目的として、入力ラインに抵抗素子を挿入すると、映像信号を水平方向で順次サンプリングする水平スイッチのサンプリングパルス駆動系に悪影響を及ぼし、縦筋やゴースト等の発生の要因となるが、先述した実施形態に係る保護回路を用いることで、入力ラインに抵抗素子を挿入しなくても、製造段階における静電対策を図ることができるため、縦筋やゴースト等の発生を防止しつつ、静電強度を上げることができる。
【００４１】
なお、本適用例では、液晶表示装置に適用した場合を例に挙げて説明したが、本発明は、液晶表示装置への適用に限られるものではなく、エレクトロルミネッセンス表示装置など、表示パネル上に入力端子を有するパネル型表示装置全般に適用可能である。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、入力端子に対してソースが、グランドラインに対してドレインが、電源ラインに対してゲートがそれぞれ接続されたデプレッション形のＰｃｈＭＯＳトランジスタを有することにより、当該ＭＯＳトランジスタが電源未投入時にオン状態となって入力端子をグランドとショートさせ、入力端子に発生する静電気に起因する電流をグランドに流すため、特に製造段階における静電気に対して十分な静電対策を施すことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る保護回路の構成例を示す回路図である。
【図２】デプレッション形のＰｃｈＭＯＳトランジスタの導電特性を示す図である。
【図３】本発明が適用される例えばアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。
【図４】液晶表示装置に搭載した保護回路の構成例を示す回路図である。
【図５】クロック信号ＣＬＫのレベル変換の構成を示す回路図である。
【図６】従来例に係る保護回路の構成例を示す回路図である。
【符号の説明】
１１，１２，１３…入力端子、１４…グランド（ＧＮＤ）端子、１５，１５Ｈ，１５Ｖ…電源端子、２１，２２，２３…入力ライン、２４…グランドライン、２５，２５Ｈ，２５Ｖ…電源ライン、３１，３２，３３…デプレッション形のＰｃｈＭＯＳトランジスタ、４１〜４６…保護ダイオード、５１…画素部、５２，５３…垂直駆動回路、５４…水平駆動回路、５５…プリチャージ駆動回路、５７…パッド部、５８…保護回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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