(57)【要約】【課題】有機金属気相成長によって形成される積層体表面を平坦化させる。【解決手段】サファイア基板１２上に、有機金属気相成長法によって、所定の高温下で、ＧａＮチャネル層２０、Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２、及び、ＧａＮ層２６を順次設けて構造体５０を形成する構造体形成工程と、構造体を所定温度にまで冷却する冷却工程と、ＧａＮ層を除去してＡｌ０．２Ｇａ０．８Ｎ電子供給層を露出させる第３半導体層除去工程とを、ＧａＮチャネル層及びＡｌ０．２Ｇａ０．８Ｎ電子供給層からなる積層体の製造プロセスに用いる。【選択図】　　　図３
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【特許請求の範囲】
【請求項１】
熱膨張係数Ａの第１半導体層の上に熱膨張係数Ｂ（但し、Ａ＞Ｂ、若しくは、Ａ＜Ｂ）の第２半導体層が積層されてなる積層体の製造方法であって、
基板上に、有機金属気相成長法によって、所定の高温度Ｔ１℃下で、前記第１半導体層、前記第２半導体層、及び、Ａ＞Ｂの場合にはＣ＞Ｂ、Ａ＜Ｂの場合にはＣ＜Ｂを満足するような熱膨張係数Ｃの第３半導体層を順次設けて構造体を形成する構造体形成工程と、
前記構造体を所定の温度Ｔ２℃（但し、Ｔ２＜Ｔ１）にまで冷却する冷却工程と、
前記第３半導体層を除去して前記第２半導体層を露出させる第３半導体層除去工程と
を含むことを特徴とする積層体の製造方法。
【請求項２】
請求項１に記載の積層体の製造方法において、前記第３半導体層を、前記第１半導体層と同一材料で形成することを特徴とする積層体の製造方法。
【請求項３】
請求項１または２に記載の積層体の製造方法において、前記第１半導体層及び第３半導体層をＧａＮとし、前記第２半導体層をＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）とすることを特徴とする積層体の製造方法。
【請求項４】
請求項３に記載の積層体の製造方法において、前記所定の高温度Ｔ１℃は、９５０℃以上であってかつ１１５０℃以下の範囲内の温度であることを特徴とする積層体の製造方法。
【請求項５】
請求項１ないし４のいずれか一項に記載の積層体の製造方法において、所定の温度Ｔ２℃は、前記第３半導体層の表層部分から該第３半導体層の構成原子の再蒸発が停止する温度であることを特徴とする積層体の製造方法。
【請求項６】
請求項１ないし５のいずれか一項に記載の積層体の製造方法において、前記第３半導体層除去工程は、前記第３半導体層に対するドライエッチングを含むことを特徴とする積層体の製造方法。
【請求項７】
熱膨張係数Ａの第１半導体層の上に熱膨張係数Ｂ（但し、Ａ＞Ｂ、若しくは、Ａ＜Ｂ）の第２半導体層が積層されてなる積層体を基板本体として具える半導体装置の製造方法であって、
基板上に、有機金属気相成長法によって、所定の高温度Ｔ１℃下で、前記第１半導体層、前記第２半導体層、及び、Ａ＞Ｂの場合にはＣ＞Ｂ、Ａ＜Ｂの場合にはＣ＜Ｂを満足するような熱膨張係数Ｃの第３半導体層を順次設けて構造体を形成する構造体形成工程と、
前記構造体を所定の温度Ｔ２℃（但し、Ｔ２＜Ｔ１）にまで冷却する冷却工程と、
前記第３半導体層を除去して前記第２半導体層を露出させる第３半導体層除去工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、前記第３半導体層を、前記第１半導体層と同一材料で形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項７または８に記載の半導体装置の製造方法において、前記第１半導体層及び第３半導体層をＧａＮとし、前記第２半導体層をＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）とすることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、前記所定の高温度Ｔ１℃は、９５０℃以上であってかつ１１５０℃以下の範囲内の温度であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項７ないし１０のいずれか一項に記載の半導体装置の製造方法において、所定の温度Ｔ２℃は、前記第３半導体層の表層部分から該第３半導体層の構成原子の再蒸発が停止する温度であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項７ないし１１のいずれか一項に記載の半導体装置の製造方法において、前記第３半導体層除去工程の後に、露出する前記第２半導体層の上側に、互いに離間されてなる、制御電極、第１主電極及び第２主電極を形成する電極形成工程を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項７ないし１１のいずれか一項に記載の半導体装置の製造方法において、前記第３半導体層除去工程の後に、露出する前記第２半導体層上に絶縁層を形成する絶縁層形成工程と、
該絶縁層上の一部に制御電極を形成する制御電極形成工程と、
前記絶縁層のうち、前記制御電極と前記第２半導体層との間の絶縁層を挟む位置の各々を除去して前記第２半導体層を露出させる絶縁層除去工程と、
露出する前記第２半導体層上の各々に、前記制御電極と非接触となるように第１主電極及び第２主電極を形成する第１・第２主電極形成工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項７ないし１１のいずれか一項に記載の半導体装置の製造方法において、前記冷却工程の後であって前記第３半導体層除去工程の前に、前記第３半導体層上に所定距離離間した第１主電極及び第２主電極とを各々形成する第１・第２主電極形成工程と、
前記第３半導体層除去工程では、前記第３半導体層のうち、前記第１主電極が形成された部分と前記第２主電極が形成された部分とを所定距離離間され残存させるように前記第３半導体層を除去し、
前記第３半導体層除去工程の後に、前記第１及び第２主電極間に露出する前記第２半導体層上に、前記第３半導体層の各々と非接触となるように制御電極を形成する制御電極形成工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項７ないし１４のいずれか一項に記載の半導体装置の製造方法において、前記第３半導体層除去工程は、前記第３半導体層に対するドライエッチングを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、有機金属気相成長法（ＭＯＣＶＤ）を利用して製造される積層体及びこの積層体を具える半導体装置に関する。
【０００２】
【従来の技術】
異種化合物半導体層によるヘテロ接合界面で量子化された２次元電子ガス（２ＤＥＧ）を利用した高電子移動度トランジスタ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ　以下、ＨＥＭＴと称する。）は、高速・高周波動作特性及び低雑音特性等に優れているため、現在、マイクロ波機器等の高出力デバイスに利用されている。特に、ＧａＮチャネル層とｎ型ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）電子供給層とのヘテロ接合を具える窒化ガリウム（ＧａＮ）系ＨＥＭＴ（より詳しくは、ＧａＮ／ＡｌＧａＮ系ＨＥＭＴ）は、種々の優れた電気的特性を発揮することから現在研究が盛んに行われている。
【０００３】
ところで、基板上に、こうした化合物半導体層をエピタキシャル成長させてヘテロ接合を形成する場合に、有機金属気相成長法（Ｍｅｔａｌ−ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ　以下、ＭＯＣＶＤと称する。）が広く利用されている。ＭＯＣＶＤ法は、所定の高温下において、基板上に所定の原料ガスを順次供給してエピタキシャル成長させることにより、所望の結晶層を形成する成膜技術である。
【０００４】
【非特許文献１】
Ｓ．ｋｅｌｌｅｒ，　Ｔ−Ｆ．Ｗｕ，　Ｎ．Ｚｉａｎｇ，　Ｊ．Ｊ．Ｘｕ，　Ｂ．ｐ．Ｋｅｌｌｅｒ，　Ｐ．Ｄｅｎｂａａｒｓ，Ｕ．Ｋ．Ｍｉｓｈｒａ，　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ｖｏｌ．４８，　５５２（２００１）　”ＧａｌｌｉｕｍＮｉｔｒｉｄｅ　Ｂａｓｅｄ　Ｈｉｇｈ　Ｐｏｗｅｒ　Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｉｔｏｒ：　Ｐｒｏｃｅｓｓ　Ｄｅｖｅｌｏｐｍｅｎｔ　ａｎｄ　Ｐｒｅｓｅｎｔ　Ｓｔａｔｕｓ　ａｔ　ＵＣＳＢ”
【０００５】
【発明が解決しようとする課題】
しかしながら、ＭＯＣＶＤ法を利用した成膜を行う場合には、以下の問題点がある。
【０００６】
ＭＯＣＶＤ法によって、基板上に、例えば、ＧａＮ層及びＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）層を順次に結晶成長させて積層体を形成する場合がある。このとき、結晶成長後の冷却（降温）工程において、表面が露出しているＡｌＧａＮ層にＧａＮ層との熱膨張係数（線膨張係数）の差に起因する不所望な内部応力がかかる。
【０００７】
その結果、この出願に係る発明者は、結晶成長直後は平坦（平滑）であったＡｌｘＧａ１−ｘＮ層表面が、冷却後の室温下ではひび割れたような構造を呈することを、図１１に示す原子間力顕微鏡　（Ａｔｏｍｉｃ　Ｆｏｒｃｅ　Ｍｉｃｒｏｓｃｏｐｙ：ＡＦＭ　以下、ＡＦＭと称する。）による画像によって確認している。図１１は、表面が露出された状態で冷却させたＡｌｘＧａ１−ｘＮ層のうち、縦１μｍ及び横１μｍ四方の領域に対して走査（走査速度：約１．２Ｈｚ）を行った場合のＡＦＭ画像である。図中の（ａ）で示す白色領域を基準面（ＡＦＭ探針との接触面）として、（ｃ）で示す黒色領域は基準面から約１０ｎｍの深さを有する凹状領域である。また、（ｂ）で示す灰色領域は、黒色領域（ｃ）よりも浅い深さ（＜１０ｎｍ）の凹状領域である。図１１に示すように、ＡｌｘＧａ１−ｘＮ層表面には、複数の凹状領域が形成されており著しく粗い表面状態を呈している。より詳細には、これらひび割れは、深さが３ｎｍ〜７ｎｍ程度、及び、幅が１０ｎｍ〜３０ｎｍ程度にまで及んでいることが確認されている。
【０００８】
そのため、例えば、ＧａＮ系ＨＥＭＴ等のように、ＡｌｘＧａ１−ｘＮ層上にゲート電極を設ける構成の場合には、ＡｌｘＧａ１−ｘＮ層とゲート電極との接触面が凹凸となるため正常なＦＥＴ動作が損なわれ、デバイスの電気特性評価を正確に行うことができない。
【０００９】
また、この接触面の凹凸によってＡｌｘＧａ１−ｘＮ層とゲート電極との密着力が弱まるために、ゲート電極が脱落する恐れもある。
【００１０】
そこで、上記の非特許文献１　によれば、ＭＯＣＶＤ法によるＡｌｘＧａ１−ｘＮ層の結晶成長を、アンモニア（ＮＨ３）ガスを低流量とし金属種の表面移動速度を高くした条件下で行うことにより、図１１に示すようなＡｌｘＧａ１−ｘＮ層表面のひび割れたような構造の誘因となるグレイン（結晶粒子）の発生を抑制できることが開示されている。
【００１１】
しかしながら、アンモニア流量を最適化することによりＡｌｘＧａ１−ｘＮ層表面を平坦化させる手法を、装置依存性が高いＭＯＣＶＤ法に適用するのは困難である。
【００１２】
すなわち、上記非特許文献１に記載されたアンモニア流量が、全てのＭＯＣＶＤ装置に必ずしも適用される最適値とは限らないうえに、例えば、装置自体の制御能力を超えたアンモニア流量が最適値となる場合もあるため、この非特許文献１に記載の手法が汎用な平坦化方法であるとは言い難い。
【００１３】
そこで、従来より、有機金属気相成長法で結晶成長させて作られる積層体の表面を平坦化する手法の出現が望まれていた。
【００１４】
【課題を解決するための手段】
そこで、この発明の積層体の製造方法は、下記のような構成上の特徴を有する。
【００１５】
すなわち、熱膨張係数Ａの第１半導体層の上に熱膨張係数Ｂ（但し、Ａ＞Ｂ、若しくは、Ａ＜Ｂ）の第２半導体層が積層されてなる積層体を製造方法するに当たり、基板上に、有機金属気相成長法によって、所定の高温度Ｔ１℃下で、第１半導体層、第２半導体層、及び、Ａ＞Ｂの場合にはＣ＞Ｂ、Ａ＜Ｂの場合にはＣ＜Ｂを満足するような熱膨張係数Ｃの第３半導体層を順次設けて構造体を形成する構造体形成工程と、この構造体を所定の温度Ｔ２℃（但し、Ｔ２＜Ｔ１）にまで冷却する冷却工程と、第３半導体層を除去して前記第２半導体層を露出させる第３半導体層除去工程とを含んでいる。
【００１６】
この発明に係る積層体の製造方法によれば、従来、冷却（降温）工程において第１半導体層と第２半導体層との熱膨張係数の差に起因して当該第２半導体層に発生していた内部応力を、第３半導体層によって緩和（軽減）させることができる。その結果、第３半導体層除去工程後の第２半導体層表面を、従来よりも平坦（平滑）化させることができる。
【００１７】
【発明の実施の形態】
以下、図１〜図１０を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明に係る半導体装置の製造方法の一構成例を断面の切り口で示す工程図である。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、この発明を図示例に限定するものではない。また、図を分かり易くするために、断面を示すハッチング（斜線）は一部分を除き省略してある。また、以下の説明において、特定の材料及び条件等を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
【００１８】
＜第１の実施の形態＞
図１〜図５及び図１０を参照して、この発明の第１の実施の形態に係る半導体装置の製造方法につき説明する。尚、図１０は、以下に述べる各工程及び各工程に対応する基板温度（℃）の関係について概略的に示す図である。
【００１９】
この実施の形態では、一例として、ＧａＮ系ＨＥＭＴの製造方法につき説明する。尚、以下に説明する各層の成膜は一般的な有機金属気相成長法（ＭＯＣＶＤ）法を用いて行うこととし、供給するＩＩＩ族原料としてはアルキル基を構成要素とする有機金属化合物であるトリメチルガリウム（Ｇａ（ＣＨ３）３）トリメチルアルミニウム（Ａｌ（ＣＨ３）３）を用い、Ｖ族元素としてはアンモニア（ＮＨ３）を用いる。また、各層を結晶成長させる際の具体的な方法については従来公知であるため、その詳細な説明は割愛する。
【００２０】
先ず、構造体形成工程として、基板上に、ＭＯＣＶＤ法によって、所定の高温度Ｔ１℃下で、熱膨張係数Ａの第１半導体層、熱膨張係数Ｂ（但し、Ａ＞Ｂ、若しくは、Ａ＜Ｂ）の第２半導体層、及び、Ａ＞Ｂの場合にはＣ＞Ｂ、Ａ＜Ｂの場合にはＣ＜Ｂを満足するような熱膨張係数Ｃの第３半導体層を順次設けて構造体を形成する。
【００２１】
そこで、先ず、Ｃ軸配向サファイア（Ａｌ２Ｏ３）基板１２上に、第１半導体層としてＧａＮチャネル層２０（熱膨張係数（ここでは、線膨張係数とする。）Ａ＝５．４×１０−６／Ｋ）と、第２半導体層としてｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２（熱膨張係数Ｂ＝５．６〜５．７×１０−６／Ｋ）とを順次具える前駆積層体２５’を形成する（図３（Ａ））。
【００２２】
より詳細には、ＭＯＣＶＤ装置内（このときの装置内温度は、Ｔ２℃とする。この温度Ｔ２℃は、例えば、２０℃から１００℃の範囲内の温度とする。）に設置されたサファイア基板１２を、例えば、４００℃から６００℃の範囲内の温度Ｔａ℃に加熱した後、当該サファイア基板１２上に、低温で非晶質（アモルファス）状態のＧａＮ層１４（低温バッファ層）を、例えば、１０ｎｍから５０ｎｍの範囲内の膜厚で表面を平坦に形成する（図１（Ａ））。尚、図１０中、時刻ｔＡは基板設置時であり、時刻ｔＡから時刻ｔＢまでが基板加熱時間であり、時刻ｔＢから時刻ｔＣまでが非晶質ＧａＮ層１４の成膜時間である。
【００２３】
その後、サファイア基板１２を、９５０℃から１１５０℃の範囲内の温度（すなわち、成長温度Ｔ１℃）として、例えば、約１０４０℃まで加熱する昇温過程において、以下の形成を順次行う。
【００２４】
先ず、成長温度Ｔ１℃（ここでは、約１０４０℃）までの昇温過程において、非晶質状態のＧａＮ層１４を結晶状態のＧａＮ層１６に改質させる。
【００２５】
より具体的には、Ｔ１℃までの昇温過程において、非晶質状態のＧａＮ層１４は基板面側から多数の成長核を有する柱状組織に変質していく。この柱状組織への変質の間、反応ガスによる非晶質ＧａＮ層１４のエッチングも同時に進行するが、柱状組織の変質速度の増大によって基板表面上にＧａＮバッファ層１６を一様に形成することができる。尚、成長温度Ｔ１℃までの昇温時間は、低温バッファ層であるＧａＮ層１４が柱状組織であるＧａＮバッファ層１６に変質するのに充分であり、且つ、成長温度Ｔ１℃までの昇温過程の間にＧａＮ層１４が反応ガスによってエッチングされずに残留する時間内となるように設定する必要がある。
【００２６】
そこで、例えば、Ｔａ＝５００℃において非晶質ＧａＮ層１４を２０ｎｍの膜厚で堆積させた後、Ｔ１＝１０４０℃までの昇温過程において当該非晶質ＧａＮ層１４をＧａＮバッファ層１６に改質させる場合には、昇温時間の最適値は７分程度である。尚、昇温時間の最適値はこれに限られるものではなく、低温バッファ層の種類（ＧａＮやＡｌＮ）、膜厚、堆積時のガス種、ガス流量、及び、ＭＯＣＶＤ装置の仕様などに依存する。また、成長温度Ｔ１℃としては、好ましくは９５０℃から１１５０℃の範囲内の温度であり、より好ましくは１０００℃から１１００℃の範囲内の温度とするのが良い。そうすることにより、良質な結晶性を有するＧａＮバッファ層１６を形成することができる。尚、図１０中、時刻ｔＣから時刻ｔＤまでが、ＧａＮバッファ層１６の固相成長時間である。
【００２７】
続いて、Ｔ１℃に到達後、ＧａＮバッファ層１６上に、有機金属気相成長法により、均一かつ高密度になるようにＧａＮ成長核１８を形成する（図１（Ｂ））。
【００２８】
続いて、成長温度Ｔ１℃下において、ＧａＮ成長核１８をシードとして、お互いの結晶配向性が僅かにずれた多数のＧａＮ結晶粒界を再成長させる。その結果、隣接する結晶粒同士が合体や転位を繰り返すことにより、結晶配向性の揃った比較的欠陥の少ない良好な単結晶である（アンドープ）ＧａＮチャネル層２０を、例えば、２０００ｎｍから５０００ｎｍの範囲内の膜厚で形成することができる（図１（Ｃ））。尚、図１０中、時刻ｔＤから時刻ｔＥまでが、ＧａＮチャネル層２０の成膜時間である。また、欠陥の少ない良好な結晶性を有するＧａＮチャネル層２０を得るためにも、当該ＧａＮチャネル層２０の膜厚を１００ｎｍ以上とするのが好適である。
【００２９】
そこで、図２（Ａ）に、上述した過程を経て得られた、結晶配向性が揃った状態、すなわち、結晶成長条件が最適化された状態のＧａＮチャネル層２０表面のＡＦＭ画像を示す。図２（Ａ）は、ＧａＮチャネル層２０表面のうち、縦１μｍ及び横１μｍ四方の領域に対して走査（走査速度：約０．９Ｈｚ）を行った場合のＡＦＭ画像である。図中の（ａ）で示す白色領域を基準面として、（ｃ）で示す黒色領域は基準面から約１０ｎｍの深さを有する凹状領域である。また、（ｂ）で示す灰色領域は、黒色領域（ｃ）よりも浅い深さ（＜１０ｎｍ）の凹状領域である。
【００３０】
図２（Ａ）に示すように、結晶成長条件が最適化されたＧａＮ層２０表面は、大部分が白色領域（ａ）、すなわち、六方晶ＧａＮのＣ軸長（＝０．５１８ｎｍ程度）よりも低い高さのステップ（概ね、０．２ｎｍ〜４ｎｍ程度の段差）を有する、極めて平坦な表面状態を呈している（具体的には、ＧａＮ層２０表面には、平均１０１０／ｃｍ２程度の密度でピット（窪み）が存在している。）。
【００３１】
続いて、成長温度（Ｔ１℃）下において、ＧａＮチャネル層２０上にＡｌ０．２Ｇａ０．８Ｎ電子供給層２２を形成するが、ここでは、ｎ型不純物であるケイ素（Ｓｉ）を５×１０１８ｃｍ−３添加しながら結晶成長させて、膜厚が１０ｎｍから２０ｎｍの範囲内であるｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２を形成する。尚、図１０中、時刻ｔＥから時刻ｔＦまでが、ｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２の成膜時間である。このとき、ＧａＮチャネル層２０とｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２との界面には、バンドギャップの差から２ＤＥＧ（２次元電子ガス）２３が形成される。また、Ａｌ０．２Ｇａ０．８Ｎ層２２の結晶成長条件は、ＧａＮ層２０を結晶成長させる際に既に設定された最適化条件とすれば良く、新たな最適化を行う必要はない。
【００３２】
こうして、サファイア基板１２上に、ＧａＮバッファ層１６、ＧａＮチャネル層２０及びＡｌ０．２Ｇａ０．８Ｎ電子供給層２２を具える前駆積層体２５’が形成される（図３（Ａ））。尚、ＧａＮチャネル層２０とｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２とのヘテロ界面に、アンドープＡｌ０．２Ｇａ０．８Ｎスペーサ層を設けても良い。スペーサ層を介挿させることによりＧａＮチャネル層２０での電子移動度を更に増大できる。
【００３３】
従来のＧａＮ系ＨＥＭＴの製造工程では、この後、前駆積層体２５’をｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２表面が露出する状態で所定温度まで冷却することにより積層体を作製していたが、この発明では、当該冷却を行う前に、更に、第２半導体層２２上に、Ａ＞Ｂの場合にはＣ＞Ｂ、Ａ＜Ｂの場合にはＣ＜Ｂを満足するような熱膨張係数Ｃの第３半導体層を設けて構造体を形成する。このときの成長温度を、上述の第１及び第２半導体層の成長温度と同様にＴ１℃とする。
【００３４】
この実施の形態では、上述したように、Ａ（＝５．４×１０−６／Ｋ）＜Ｂ（＝５．６〜５．７×１０−６／Ｋ）であることから、Ｃ＜Ｂを満足する熱膨張係数Ｃを有する第３半導体層として、例えば、ＧａＮ層（熱膨張係数Ｃ（＝Ａ）＝５．４×１０−６／Ｋ）２６を１０ｎｍから２０ｎｍの範囲内の膜厚でｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２上に形成して、構造体５０を得る（図３（Ｂ））。尚、図１０中、時刻ｔＦから時刻ｔＧまでが、ＧａＮ層２６の成膜時間であり構造体５０を完成させる。また、ＧａＮ層２６が成膜される間、当該ＧａＮ層２６表層部では、ＧａＮ層２６の構成原子の蒸着及び蒸発が繰り返されている。また、第３半導体層２６はＧａＮ層のみに限定されず、上述した条件を満足する熱膨張係数Ｃを有する材料であれば良い。しかし、第３半導体層をＧａＮチャネル層２０と同一材料とすることにより、第３半導体層を結晶成長させる新たな供給ガスを追加する必要がなくＭＯＣＶＤ装置構成を簡便にでき好適である。
【００３５】
次に、冷却工程として、構造体５０を所定温度Ｔ２℃（但し、Ｔ２＜Ｔ１）にまで冷却する。ここでのＴ２℃は、例えば、２０℃から１００℃の範囲内の温度とする。
【００３６】
例えば、構造体５０をＴ２℃まで放冷した後、ＭＯＣＶＤ装置から取り出す。尚、図１０中、時刻ｔＧから時刻ｔＨまでが、構造体５０の冷却時間である。また、この冷却工程は、例えば、成膜終了直後にＭＯＣＶＤ装置内のヒータの電源を切り（ＯＦＦにする）、自然降温させて行うことができる。周囲の環境温度にも依存するが、ヒータ電源を切った後１時間〜１時間３０分程度放置することにより積層体５０をＭＯＣＶＤ装置から取り出すことができる。また、放冷後の第３半導体層であるＧａＮ層２６表面は、図２（Ａ）と実質同様に、六方晶ＧａＮのＣ軸長（＝０．５１８ｎｍ程度）よりも低い高さのステップ（概ね、０．２ｎｍ〜４ｎｍ程度の段差）を有する、極めて平坦な表面状態を呈している。
【００３７】
尚、所定温度Ｔ２℃の温度は、必ずしも２０℃から１００℃の範囲内の温度に限定されず、構造体５０表層のＧａＮ層２６の劣化が発生しない温度として、ＧａＮ層２６の表層部分から当該ＧａＮ層２６層の構成原子の蒸着後の蒸発（ここでは、再蒸発）が停止する温度、例えば、低温バッファ層の成長温度未満の温度とすることができる。
【００３８】
次に、第３半導体層除去工程として、冷却された第３半導体層２６を除去して第２半導体層２２を露出させる。
【００３９】
具体的には、比較的試料に与えるダメージの小さい塩素（Ｃｌ２）系や塩化ホウ素（ＢＣｌ３）等をエッチングガスとする誘導結合プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ）や電子サイクロトン反応性イオンエッチング（ＥＣＲ）等のドライエッチングを利用して、室温環境下でＧａＮ層２６を除去する。
【００４０】
そこで、エッチングガスとして、水素（Ｈ２）及びメタン（ＣＨ４）を含有する塩素系ガスを用いたＩＣＰ−ＲＩＥを行いＧａＮ層２６を除去して、Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２表面を露出させる（図３（Ｃ））。
【００４１】
そこで、図２（Ｂ）に、このドライエッチングによって露出するＡｌ０．２Ｇａ０．８Ｎ電子供給層２２表面のＡＦＭ画像を示す。図２（Ｂ）は、図２（Ａ）と同様に、１μｍ四方領域に対して走査（走査速度：約１．０Ｈｚ）を行った場合であり、図中の（ａ）で示す白色領域を基準面として、（ｃ）で示す黒色領域は基準面から約１０ｎｍの深さを有する凹状領域である。また、（ｂ）で示す灰色領域は、黒色領域（ｃ）よりも浅い深さ（＜１０ｎｍ）の凹状領域である。図２（Ｂ）に示すように、室温環境下で露出させたＡｌ０．２Ｇａ０．８Ｎ電子供給層２２の表面は、図２（Ａ）と実質同様に、六方晶ＧａＮのＣ軸長（＝０．５１８ｎｍ程度）よりも低い高さのステップ（概ね、０．２ｎｍ〜４ｎｍ程度の段差）を有する、極めて平坦な表面状態を呈しており、従来のようなひび割れ構造が形成されていないことが判る。
【００４２】
こうして、第２半導体層の表面が平坦（平滑）性を有する積層体２５を得ることができる。
【００４３】
このことから、第３半導体層２６は、冷却過程において、Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２に発生するＧａＮチャネル層２０との熱膨張係数の差による内部応力を、室温に戻るに従って緩和（軽減）させる働きを有する。尚、Ａｌ０．２Ｇａ０．８Ｎ／ＧａＮのエッチング選択比が小さいため、ＧａＮ層２６をエッチング除去する場合にＡｌ０．２Ｇａ０．８Ｎ層２２がオーバーエッチングされることがあるが、オーバーエッチング後のＡｌ０．２Ｇａ０．８Ｎ層２２表面も良好な平坦化状態が確保されることを確認している。
【００４４】
その後、積層体２５に対して、窒素（Ｎ２）又はアルゴン（Ａｒ）雰囲気中で４００℃以上の温度で、５分から２０分間程度のアニール処理を行い、ｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２表面に吸着した不要なエッチングガス種の除去を行う。
【００４５】
図４に、以下に述べる各条件下でのＡｌ０．２Ｇａ０．８Ｎ層２２表面のＸ線光電子分光法（ＸＰＳ）の測定結果（ＸＰＳスペクトル）を示す。同図において、横軸は結合エネルギー（ｅＶ）を示し、縦軸はピーク強度（任意）を示している。
【００４６】
図４中の（Ａ）で示す測定グラフは、上述したＩＣＰ−ＲＩＥ（ここでは、エッチングガスとしてＢＣｌ３を使用。）直後のＡｌ０．２Ｇａ０．８Ｎ層２２表面のスペクトルである。また、（Ｂ）で示す測定グラフは、上述したアニール処理を施した直後のＡｌ０．２Ｇａ０．８Ｎ層２２表面のスペクトルである。また、（Ｃ）で示す測定グラフは、比較として、Ａｌ０．２Ｇａ０．８Ｎ層２２形成後（図３（Ａ）参照）、アンモニアボイル（５０℃の温度で約１５分間）によって表面洗浄した直後のＡｌ０．２Ｇａ０．８Ｎ層２２表面のスペクトルである。
【００４７】
図４で示した（Ａ）及び（Ｂ）のスペクトルから明らかなように、アニール処理によって、結合エネルギー１９９．５（ｅＶ）付近にあるＣｌ原子に帰属するピークが消失していることから、ｎ型Ａｌ０．２Ｇａ０．８Ｎ層２２表面に吸着していたＣｌが除去されたことが判る。
【００４８】
次に、上述した積層体２５を基板本体として、この基板本体に半導体の主要の電極を形成する。電極形成工程として、露出する第２半導体層２２の上側に、互いに離間されてなる、制御電極、第１主電極及び第２主電極を形成する。この構成例では、第２半導体層の上面にこれら電極を形成する。
【００４９】
具体的には、ｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２の少なくとも一部を所定幅だけ、例えば、ストライプ状に露出させるようなレジストパターン（図示せず）をフォトリソグラフィによって形成する（以下、単にレジストパターンを形成すると称する。）。
【００５０】
その後、このレジストパターンをマスクとして、当該マスクの上方から、制御電極（ゲート電極）用金属として、例えば、ニッケル（Ｎｉ）及び金（Ａｕ）を順次蒸着して第１積層金属３２を形成する。より詳しくは、一例として、ニッケルの膜厚を５０ｎｍ及び金の膜厚を７００ｎｍとなるようにそれぞれ蒸着させる。その後、リフトオフ法によってレジストパターンを除去し、ｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２上に第１積層金属からなる所定幅のストライプ状のゲート電極３２を形成する（図５（Ａ））。
【００５１】
その後、ｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２のうち、ゲート電極３２を挟むような位置であって、かつ、ゲート電極３２と非接触となるような領域を所定幅だけ、例えば、ストライプ状に露出させるようなレジストパターン（図示せず）を形成する。
【００５２】
その後、このレジストパターンをマスクとして、当該マスクの上方から、第１主電極（ソース電極）及び第２主電極（ドレイン電極）用金属として、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）及び金（Ａｕ）を順次蒸着して第２積層金属３３を形成する。より詳しくは、一例として、チタンの膜厚を１５ｎｍ、アルミニウムの膜厚を２００ｎｍ及び金の膜厚を６００ｎｍなるようにそれぞれ蒸着させる。その後、リフトオフ法によってレジストパターンを除去し、ｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２上に第２積層金属からなる所定幅のストライプ状のソース電極３４及びドレイン電極３６を形成して、ＧａＮ系ＨＥＭＴ１０を完成させる（図５（Ｂ））。
【００５３】
上述した説明から明らかなように、この実施の形態では、第１半導体層（ここでは、ＧａＮ層２０）及び第２半導体層（ここでは、Ａｌ０．２Ｇａ０．８Ｎ層）の熱膨張係数の関係に基づいて決定される熱膨張係数条件を満たす第３半導体層（ここでは、ＧａＮ層２６）によってＡｌ０．２Ｇａ０．８Ｎ層２２を被膜した状態で、冷却（降温）工程を行っている。
【００５４】
その結果、従来のようにＡｌ０．２Ｇａ０．８Ｎ電子供給層２２表面を露出させた状態で冷却過程を行っていた場合に比べて、第３半導体層によって、ＧａＮ層２０とＡｌ０．２Ｇａ０．８Ｎ電子供給層２２との熱膨張係数の差に起因してＡｌ０．２Ｇａ０．８Ｎ電子供給層に発生する内部応力を緩和させることができる。
【００５５】
よって、冷却工程後に第３半導体層を除去して得られるｎ型Ａｌ０．２Ｇａ０．８Ｎ層２２表面を、従来よりも平坦化させることができる。
【００５６】
従って、Ａｌ０．２Ｇａ０．８Ｎ層２２と各電極（ゲート電極３２、ソース電極３４及びドレイン電極３６）との接触状態が従来よりも改善され、良好な電気的特性を有するＧａＮ系ＨＥＭＴが得られる。
【００５７】
＜第２の実施の形態＞
図６及び図７を参照して、この発明の第２の実施の形態に係る半導体装置の製造方法につき説明する。
【００５８】
第２の実施の形態では、第１の実施の形態と同様に、基板１２から第２半導体層２２までの積層体２５によって基板本体を構成しているが、更に、第２半導体層のｎ型Ａｌ０．２Ｇａ０．８Ｎ層２２上に絶縁膜を介して制御電極を形成することにより、ヘテロ構造を有するＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＦＥＴ）を形成している点が相違している。以下、この相違点を主に説明し、第１の実施の形態と重複する説明は省略する（以下の実施の形態についても同様。）。
【００５９】
先ず、第１の実施の形態と同様にして構造体形成工程から第３半導体層除去工程までを行う。
【００６０】
次に、第３半導体層除去工程の後に、絶縁層形成工程として、露出する第２半導体層上に絶縁層を形成する。
【００６１】
具体的には、露出する第２半導体層であるｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２上に、絶縁層として、例えば、シリコン酸化膜（ＳｉＯ２）３０を、例えば、１０ｎｍから１５ｎｍの範囲内の膜厚となるように形成する（図６（Ａ））。こうして、この構成例では、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＦＥＴ）を製造することとする。尚、絶縁層には、シリコン酸化膜の他にシリコン窒化膜（Ｓｉ３Ｎ４）等を用いても良い。シリコン窒化膜を用いる場合には、例えば、１０ｎｍから３０ｎｍの範囲内の膜厚とすることができる
。
【００６２】
その後、制御電極形成工程として、第１の実施の形態と同様の方法によって、絶縁層であるシリコン酸化膜３０上の一部に、第１積層金属からなる所定幅のストライプ状の制御電極であるゲート電極３２を形成する（図６（Ｂ））。
【００６３】
その後、絶縁層除去工程として、絶縁層のうち、ゲート電極３２とｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２との間の絶縁膜を挟む位置の各々を除去して、ｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２を露出させる。
【００６４】
具体的には、ゲート電極３２を挟む位置であって、かつ、後工程で第１及び第２主電極（ソース電極３４、ドレイン電極３６）が形成されるｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２上を覆っているシリコン酸化膜の各々を、任意好適なフォトリソ・エッチングによって除去する（図６（Ｃ））。
【００６５】
その後、第１・第２主電極形成工程として、絶縁層除去工程によって露出されたｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２上の各々に、ゲート電極３２と非接触となるように第１主電極（例えば、ソース電極３４）及び第２主電極（例えば、ドレイン電極３６）を形成する。
【００６６】
具体的には、露出するｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２を、例えば、ストライプ状に露出させるようなレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして、当該マスクの上方から、第１の実施の形態と同様の方法によって、第２積層金属３３を形成する。その後、リフトオフ法によってレジストパターンを除去し、ｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２上に第２積層金属からなる所定幅のストライプ状のソース電極３４及びドレイン電極３６を形成して、ヘテロ構造を有するＭＯＳＦＥＴ１５を完成させる（図７）。
【００６７】
また、このＭＯＳＦＥＴ１５では、積層体２５の表面領域のうちソース電極３４及びドレイン電極３６以外の領域はシリコン酸化膜３０で覆われている。よって、シリコン酸化膜３０を素子の保護膜として利用することができ、安定した電気的特性を有するＭＩＳＦＥＴ（ＭＯＳＦＥＴ）が得られる。
【００６８】
上述した説明から明らかなように、この実施の形態では、第１の実施の形態と同様に、冷却工程後に第３半導体層を除去して得られるｎ型Ａｌ０．２Ｇａ０．８Ｎ層２２表面を、従来よりも平坦化させることができる。
【００６９】
従って、Ａｌ０．２Ｇａ０．８Ｎ層２２とソース電極３４及びドレイン電極３６との接触状態、並びに、Ａｌ０．２Ｇａ０．８Ｎ層２２とゲート絶縁層であるシリコン酸化膜３０との接触状態が従来よりも改善され、良好な電気特性を有するＭＩＳＦＥＴ（ＭＯＳＦＥＴ）が得られる。
【００７０】
＜第３の実施の形態＞
図８及び図９を参照して、この発明の第３の実施の形態に係る半導体装置の製造方法につき説明する。
【００７１】
第３の実施の形態では、第１の実施の形態と同様に、基板１２から第２半導体層２２までの積層体２５によって基板本体を構成しているが、更に、第２半導体層のｎ型Ａｌ０．２Ｇａ０．８Ｎ層２２上に第３半導体層２７をコンタクト層として一部残存させてリセス構造を形成してる点が主に相違している。
【００７２】
先ず、第１の実施の形態と同様にして構造体形成工程を行うが、この実施の形態では、第３半導体層を、ｎ型不純物であるケイ素を５×１０１８ｃｍ−３添加しながら結晶成長させてｎ型ＧａＮ層２７とする（図８（Ａ））。このときの成長温度は、前述のＴ１℃とする。その後、第１の実施の形態と同様に、室温Ｔ２℃までの冷却工程を行う。
【００７３】
次に、第３半導体層除去工程の前に、第１・第２主電極形成工程として、第３半導体層であるｎ型ＧａＮ層２７上に、所定距離離間した、例えば、ストライプ状の第１主電極（ソース電極）及び第２主電極（ドレイン電極）を各々形成する。すなわち、この構成例では、これら電極を、第２半導体層２２の上側にコンタクト層２７を介して形成する。
【００７４】
具体的には、ｎ型ＧａＮ層２７のうち所定距離離間する領域に所定幅だけ、例えば、ストライプ状に露出させるようなレジストパターン（図示せず）を各々形成して、第１の実施の形態と同様の方法によって第２積層金属３３を蒸着させる。
【００７５】
その後、リフトオフ法によってレジストパターンを除去して、ｎ型ＧａＮ層上に第２積層金属からなる所定幅のストライプ状のソース電極３４及びドレイン電極３６を形成する（図８（Ｂ））。
【００７６】
次に、第３半導体層除去工程では、第３半導体層２７のうちソース電極３４及びドレイン電極３６が形成された第３半導体層２７が、所定距離離間されて残存するように除去する。
【００７７】
具体的には、ｎ型ＧａＮ層２７のうち、ソース電極３４及びドレイン電極３６に挟まれる領域を所定幅だけ、例えば、ストライプ状に露出させるようなレジストパターン（図示せず）を形成し、レジストパターンをマスクとしてＩＣＰ−ＲＩＥを行う。こうして、ｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２の一部を露出させるとともに残存するｎ型ＧａＮコンタクト層２７を形成した後、レジストパターンを除去する（図８（Ｃ））。
【００７８】
その後、露出するｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２の少なくとも一部を所定幅だけ、例えば、ストライプ状に露出させるようなレジストパターンを形成して、第１の実施の形態と同様の方法によって第１積層金属３２を蒸着させる。
【００７９】
その後、リフトオフ法によってレジストパターンを除去して、Ａｌ０．２Ｇａ０．８Ｎ電子供給層２２上に第１積層金属からなる所定幅のストライプ状のゲート電極３２を形成して、リセス構造を有するＧａＮ系ＨＥＭＴ１０を完成させる（図９）。
【００８０】
尚、この実施の形態では、ソース電極３４及びドレイン電極３６を形成後にゲート電極３２を形成しているが、ゲート電極３２の形成後にソース電極３４及びドレイン電極３６を形成しても良い。但し、通常、形成されたソース電極３４及びドレイン電極３６に対してアニール処理が施されるために、この実施の形態の形成方法とすれば、ゲート電極が当該アニール処理下に晒されない構成にでき良質なショットキー接触が得られる。
【００８１】
上述した説明から明らかなように、この実施の形態で製造されたＧａＮ系ＨＥＭＴは、第１の実施の形態と同様の効果を得ることができる。
【００８２】
更に、この実施の形態では、Ａｌ０．２Ｇａ０．８Ｎ層２２とゲート電極３２との接触状態が改善されるうえに、ｎ型ＧａＮコンタクト層上にソース電極３４及びドレイン電極３６が形成されたリセス構造である。
【００８３】
よって、ｎ型ＧａＮコンタクト層２７とソース電極３４及びドレイン電極３６との間のオーミック接触抵抗を低減でき、より一層良好な電気的特性を有するＧａＮ系ＨＥＭＴを得ることができる。
【００８４】
以上、この発明は、上述した実施の形態の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせ、この発明を適用することができる。
【００８５】
例えば、この発明が適用される半導体装置としては、上述したＨＥＭＴのみに限定されるものではなく、ＨＦＥＴやＭＩＳＦＥＴ等であっても良い。
【００８６】
更に、平坦性を要する第２半導体層を最終的に最表層とする構成の他に、第２半導体層を積層界面とする構成であってもこの発明を適宜適用することができる。
【００８７】
また、各実施の形態ではサファイア基板を用いたが、炭化ケイ素（ＳｉＣ）基板等であっても良い。尚、炭化ケイ素基板を用いる場合には、バッファ層を窒化アルミニウム（ＡｌＮ）で形成するのが好適である。
【００８８】
また、各実施の形態における第２半導体層の組成比はＡｌ０．２Ｇａ０．８Ｎのみに限定されず、目的や設計に応じて任意好適な組成比とすることができる。
【００８９】
【発明の効果】
上述した説明から明らかなように、この発明によれば、第３半導体層によって第２半導体層を被覆することにより、従来のように第２半導体層表面を露出させて冷却過程を行っていた場合に比べ、第１半導体層と第２半導体層との間の熱膨張係数の差によって第２半導体層に発生していた内部応力を緩和できる。
【００９０】
その結果、第３半導体層を除去して得られる第２半導体層表面を従来よりも平坦化させることができるので、第２半導体層の表面粗さによって電気的特性が損なわれる懸念のない良好な半導体装置を得ることができる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は、この発明の第１の実施の形態の半導体装置の製造工程の説明に供する断面図である。
【図２】この発明の第１の実施の形態の説明に供する、原子間力電子顕微鏡（ＡＦＭ）画像である。
【図３】（Ａ）〜（Ｃ）は、この発明の第１の実施の形態の半導体装置の製造工程の説明に供する断面図である。
【図４】この発明の第１の実施の形態の説明に供する、Ｘ線光電子分光法（ＸＰＳ）による測定スペクトルである。
【図５】（Ａ）及び（Ｂ）は、この発明の第１の実施の形態の半導体装置の製造工程の説明に供する断面図である。
【図６】（Ａ）〜（Ｃ）は、この発明の第２の実施の形態の半導体装置の製造工程の説明に供する断面図である。
【図７】この発明の第２の実施の形態の半導体装置の製造工程の説明に供する断面図である。
【図８】（Ａ）〜（Ｃ）は、この発明の第３の実施の形態の半導体装置の製造工程の説明に供する断面図である。
【図９】この発明の第３の実施の形態の半導体装置の製造工程の説明に供する断面図である。
【図１０】この発明の第１の実施の形態の半導体装置の製造工程の説明に供する図である。
【図１１】従来のＡｌＧａＮ層の表面状態の説明に供する図である。
【符号の説明】
１０：ＧａＮ系ＨＥＭＴ
１２：サファイア基板
１４：非晶質ＧａＮ層
１６：ＧａＮバッファ層
１５：ＭＯＳＦＥＴ
１８：ＧａＮ成長核
２０：ＧａＮチャネル層
２２：ｎ型Ａｌ０．２Ｇａ０．８Ｎ電子供給層
２３：２ＤＥＧ（２次元電子ガス）
２５’：前駆積層体
２５：積層体
２６：ＧａＮ層
２７：ｎ型ＧａＮ層
３０：シリコン酸化膜
３２：ゲート電極（第１積層金属）
３３：第２積層金属
３４：ソース電極
３６：ドレイン電極
５０：構造体
【図１】
2004140317.tif 000003
【図２】
2004140317.tif 000004
【図３】
2004140317.tif 000005
【図４】
2004140317.tif 000006
【図５】
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【図６】
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【図７】
2004140317.tif 000009
【図８】
2004140317.tif 000010
【図９】
2004140317.tif 000011
【図１０】
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【図１１】
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