(57)【要約】【課題】透明基板に配設するＩＣチップの数を少なくすることができ、製造の歩留まりを向上させることができると共にコストの低減を図ることができる表示装置を提供する。【解決手段】１個のＩＣチップ２０により複数の有機ＥＬ素子を一括して駆動させる。ＩＣチップ２０は例えば４つの画素駆動端子を備えている。全体として透明基板１１に配設されるＩＣチップ２０の数が少なくなり、ＩＣチップ２０そのもののサイズを大きくすることができる。透明基板１１に形成された窪み１１ＡへのＩＣチップ２０の実装時間が削減される。データ配線３４および走査配線３２の本数が少なくなると共に、これらの配線と接続される駆動回路の出力本数が少なくなる。【選択図】　　　　図２
2004020704.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上にマトリックス状に配置されると共に複数の組に分割された多数の表示素子と、
各々前記分割された表示素子を組ごとに一括して駆動する複数の駆動素子と
を備えたことを特徴とする表示装置。
【請求項２】
前記駆動素子は複数の駆動端子を有し、各駆動端子を通じて互いに異なる表示素子を個別に駆動する
ことを特徴とする請求項１記載の表示装置。
【請求項３】
前記駆動素子は、各組の表示素子の数と同じ数の駆動端子を有する
ことを特徴とする請求項２記載の表示装置。
【請求項４】
前記駆動素子はＩＣチップである
ことを特徴とする請求項１記載の表示装置。
【請求項５】
前記表示素子は有機ＥＬ素子である
ことを特徴とする請求項１記載の表示装置。
【請求項６】
前記ＩＣチップは、一対の対向する上面および下面を有し、前記上面が前記下面よりも大きな面積を有する
ことを特徴とする請求項４記載の表示装置。
【請求項７】
前記基板には複数の窪みが形成され、前記窪みに前記ＩＣチップが配設されている
ことを特徴とする請求項６記載の表示装置。
【請求項８】
前記基板は透明基板である
ことを特徴とする請求項１記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画素として有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子等が形成された表示装置に係り、特に同一基板上に各画素の発光制御を行うための駆動素子を有する表示装置に関する。
【０００２】
【従来の技術】
表示装置には、発光素子として、例えば有機ＥＬ素子がマトリックス状に多数配置されており、これら有機ＥＬ素子のそれぞれが１つの画素を構成している。この表示装置では、各画素が映像信号に応じて選択的に駆動されることによって、画像や文字の表示が行われる。
【０００３】
このような表示装置の各画素に設けられた有機ＥＬ素子の駆動方式には、アクティブマトリックス方式がある。このアクティブマトリックス方式の表示装置には、有機ＥＬ素子毎に発光制御を行う駆動素子が設けられている。
【０００４】
駆動素子としては、一般的に、直接基板に半導体プロセスを施すことによって形成されたＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）などのトランジスタが用いられている。これに対して、近年、駆動素子としてブロック状のマイクロＩＣチップを用い、このマイクロＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）チップを基板に形成された窪みに配設する技術が提案されている。なお、基板の窪みにマイクロＩＣチップを配設する手法としては、多くの駆動素子が形成されたシリコンウエハを、表示装置の画素の数に対応した個数となるように、非常に小さなブロック状のマイクロＩＣチップに分割した後、これらマイクロＩＣチップを窪みに配設するといったものがある（特表平９−５０６７４２号公報参照）。なお、マイクロＩＣチップは、一対の対向する上面および下面を有し、その上面の面積が下面のよりも大きなものである。
【０００５】
図７は、駆動素子としてマイクロＩＣチップ１２０を適用した表示装置１００の構成を表し、図８はマイクロＩＣチップ１２０を拡大して表したものである。表示装置１００では、透明基板１１１に多数の窪み１１１Ａが形成されており、これらの窪み１１１ＡのそれぞれにマイクロＩＣチップ１２０が配設されている。マイクロＩＣチップ１２０の上面には画素駆動端子１２５が設けられている。また、透明基板１１１の上には、マイクロＩＣチップ１２０の画素駆動端子１２５を通じて駆動されるアノード電極１４１がマトリックス状に形成されている。
【０００６】
マイクロＩＣチップ１２０の上面におけるＸ方向縁部には、画素駆動端子１２５の他に、電源配線１３１と接続される電源端子１２１、走査配線１３２と接続される走査信号入力端子１２２、および、ＧＮＤ配線１３３と接続されるＧＮＤ端子１２３がそれぞれ設けられている。また、マイクロＩＣチップ１２０の上面における一対の対向するＹ方向の縁部のそれぞれには、データ配線１３４と接続されるデータ信号端子１２４ａおよびデータ信号端子１２４ｂが設けられている。なお、図７では、データ配線１３４および走査配線１３２のそれぞれに接続される駆動回路、および、有機ＥＬ素子の有機ＥＬ層より上の構成は省略されている。
【０００７】
【発明が解決しようとする課題】
ところで、上述のような表示装置１００では、例えばＸＧＡ表示のような高精細な表示を行うためには２，３５９，２９６個の画素が必要とされる。しかし、図８に示したマイクロＩＣチップ１２０では画素駆動端子１２５が１個しか設けられていないために、１個のマイクロＩＣチップ１２０につき１つの画素だけしか駆動することができない。そのために、その画素の数に対応した数、すなわち２，３５９，２９６個のマイクロＩＣチップ１２０が必要となる。
【０００８】
このように従来の表示装置１００では、画素の数に対応して多くのマイクロＩＣチップ１２０を透明基板１１１に配設しなければならないため、マイクロＩＣチップ１２０のサイズが小さくなり、マイクロＩＣチップ１２０を窪み１１１Ａに配設する等のプロセスにおいて、その作業が困難となる。また、データ配線１３４および走査配線１３２のそれぞれと駆動回路との接続ピッチが小さくなるため配線形成のプロセスが困難となり、その結果、製造の歩留まりが低下するという問題があった。
【０００９】
また、１つのマイクロチップ１２０の大きさが例えば８０μｍの場合、２，３５９，２９６個のマイクロＩＣチップ１２０をシリコンウエハに作製するために必要な面積は１５，０００ｍｍ２　程度となり、これは１２０ｍｍ２　程度のダイの面積に相当することになりダイの面積が非常に大きくなってしまう。更に、データ配線１３４および走査配線１３２のそれぞれの本数が多くなり、また、これらの配線と接続される駆動回路の出力本数が多くなってしまう。その結果、コストが増大するという問題があった。
【００１０】
本発明はかかる問題点に鑑みてなされたもので、その目的は、表示素子を駆動するための駆動素子の数を低減でき、製造の歩留まりを向上させることができると共にコストの低減を図ることができる表示装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明による表示装置は、基板と、基板の上にマトリックス状に配置されると共に複数の組に分割された多数の表示素子と、各々前記分割された表示素子を組ごとに一括して駆動する複数の駆動素子とを備えたものであり、１の駆動素子によって複数の表示素子が一括して駆動される。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１３】
図１は本発明の一実施の形態に係る表示装置１０の構成を表すものである。この表示装置１０は表示素子として例えば有機ＥＬ素子４０を有している。有機ＥＬ素子４０は透明基板１１の上に配設されている。図２は、マイクロＩＣチップ２０（以下、ＩＣチップ２０という）が配設された透明基板１１の構成を表すものである。図３はＩＣチップ２０を拡大して表したものである。
【００１４】
表示装置１０は例えばプラスチックからなる透明基板１１を備えており、この透明基板１１には複数の窪み１１ＡがＹ方向およびＸ方向のそれぞれに、例えば数十μｍの間隔をあけて等間隔に設けられている。ここで、複数の窪み１１Ａが、従来と比較してＹ方向およびＸ方向のそれぞれにおいて倍のピッチで形成されており、これら窪み１１Ａの個数は、全体として従来のものの４分の１となっている。
【００１５】
窪み１１Ａには、有機ＥＬ素子４０の駆動素子として、ＩＣチップ２０が配設されている。このＩＣチップ２０は、例えば、複数の駆動素子が形成されたシリコンウエハが上面と下面を有するブロック状に分割されたものである。このＩＣチップ２０は、上面の面積は下面のよりも大きくなっており、その上面の大きさは８０μｍ程度である。
【００１６】
ＩＣチップ２０の上面には、このＩＣチップ２０の上面での４隅のそれぞれに画素駆動端子２５ａ〜２５ｄが設けられている。ＩＣチップ２０の上面において、Ｘ方向の縁部のうち、画素駆動端子２５ａ，２５ｃの間には、外部から電力を供給するための電源端子２１、走査信号が入力される走査信号入力端子２２、およびＧＮＤ端子２３のそれぞれが設けられている。また、ＩＣチップ２０の上面において、一対の対向するＹ方向の縁部のそれぞれには、データ信号入力端子２４ａおよびデータ信号入力端子２４ｂが設けられている。
【００１７】
このＩＣチップ２０では、データ信号入力端子２４ａからアナログデータ信号電圧が入力され、走査信号入力端子２２によって選択されたタイミングのデータ信号を保持されて、画素駆動端子２５ａ〜２５ｄのそれぞれからデータ信号電圧に比例したデータ電流が各有機ＥＬ素子４０に流れるように電圧電流変換がなされる。
【００１８】
これらＩＣチップ２０の各端子には、Ｙ方向およびＸ方向に形成された配線が電気的に接続されている。例えば、Ｙ方向では、ＩＣチップ２０の電源端子２１に対して電源配線３１、走査信号入力端子２２に対して走査配線（ロウ（Ｒａｗ　）電極）３２、ＧＮＤ端子２３に対してＧＮＤ配線３３がそれぞれが接続されている。また、Ｘ方向では、データ信号入力端子２４ａおよびデータ信号入力端子２４ｂに対してデータ配線３４（コラム（Ｃｏｌｕｍ　）電極）が接続されている。データ配線３４は、データ信号入力端子２４ａおよびデータ信号入力端子２４ｂのそれぞれに接続されることによって、Ｙ方向の各配線と交わらないようになっている。なお、Ｙ方向に形成された走査配線３２は透明基板１１のＸ方向の縁部に設けられたロウ電極駆動回路（図示せず）に電気的に接続されている。また、Ｘ方向に形成されたデータ配線３４は透明基板１１のＹ方向の縁部に設けられたコラム電極駆動回路（図示せず）に電気的に接続されている。
【００１９】
これらＹ方向に形成された各配線およびＸ方向に形成された配線を避けるようにして、例えば、酸化インジウム錫（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ：ＩＴＯ）からなる多数のアノード電極４１がマトリックス状に形成されている。これらアノード電極４１は、ＩＣチップ２０の画素駆動端子２５ａ〜２５ｄのうちの１つとそれぞれ電気的に接続されている。具体的には、アノード電極４１ａ〜４１ｄのそれぞれは、これらのアノード電極４１ａ〜４１ｄによって囲まれるＩＣチップ２０の画素駆動端子２５ａ〜２５ｄと接続されている。ここで、Ｙ方向およびＸ方向の各配線の数は従来と比較して２分の１となっている。
【００２０】
アノード電極４１が形成されていない領域には絶縁膜（図示せず）が形成されている。アノード電極４１および絶縁膜の上には有機ＥＬ層４２が形成されている。なお、有機ＥＬ層４２は、正孔が輸送される有機正孔輸送層、電子と正孔が再結合し白色の蛍光が発光される有機発光層、および、電子が輸送される電子輸送層が順に積層された構成を有する。有機ＥＬ層４２の上には、アノード電極４１に対向するようにして、例えばアルミニウム（Ａｌ）などの金属からなるカソード電極４３が形成されている。
【００２１】
これらアノード電極４１、有機ＥＬ層４２およびカソード電極４３から有機ＥＬ素子４０が構成されており、この有機ＥＬ素子４０によって表示パネルが構成される。なお、１つのアノード電極４１の形成領域に対応して１つの有機ＥＬ素子４０が形成されており、この有機ＥＬ素子４０によって１の画素が構成される。
【００２２】
本実施の形態では、１個のＩＣチップ２０に４つの画素駆動端子２５ａ〜２５ｄが設けられると共に、多数の有機ＥＬ素子４０がＩＣチップ２０の数に対応した複数の組に分割されており、１組の有機ＥＬ素子４０、すなわち１つのＩＣチップ２０を取り囲んでいる４つの有機ＥＬ素子４０には画素駆動端子２５ａ〜２５ｄが個別に接続される。これによって、ＩＣチップ２０の数は、従来と比較して４分の１となりダイの面積が小さくなる。また、従来に比較して大きなサイズのＩＣチップ２０を透明基板１１に配設することができる。更に、Ｙ方向およびＸ方向の各配線の数は従来と比較して２分の１となるので、画素の面積が大きくなる。加えて、これらの配線と接続される駆動回路の出力本数が少なくなる。更に、これらの配線と駆動回路との接続ピッチを大きくすることができる。
【００２３】
次に、このような構成を有する表示装置１０の製造方法について、図４および図１乃至図３を参照して説明する。
【００２４】
まず、透明基板１１に、エンボス加工法によって、上面と下面を有する数十μｍの大きさの複数の窪み１１ＡをＸ方向およびＹ方向のそれぞれに数十μｍの間隔をあけて等間隔に形成する。この窪み１１Ａの上面は下面の面積よりも大きいものとする。続いて、セルフアセンブル法を用いて、図４に示したように、複数の窪み１１ＡのそれぞれにＩＣチップ２０を嵌合して固定する。このとき、従来と比較して、透明基板１１に搭載するＩＣチップ２０の数が少なくなるので、ＩＣチップ２０の実装時間が削減される。また、ＩＣチップ２０のサイズを大きくすることが可能となり、これによりＩＣチップ２０の窪み１１Ａへの実装が容易となる。
【００２５】
ここで、これらＩＣチップ２０は、表示装置１０の窪み１１Ａの数に対応した個数になるように、駆動素子が形成されたシリコンウエハをブロック状に分割することによって作製する。このとき、ＩＣチップ２０の上面に、このＩＣチップ２０の上面での４隅のそれぞれに画素駆動端子２５ａ〜２５ｄを設ける。ＩＣチップ２０上面において、Ｘ方向の縁部のうち、画素駆動端子２５ａ，２５ｃの間に、外部から電力が供給される電源端子２１、走査信号が入力される走査信号入力端子２２およびＧＮＤ端子２３のそれぞれを設ける。また、ＩＣチップ２０の上面において、一対の対向するＹ方向の縁部のそれぞれに、データ信号入力端子２４ａおよびデータ信号入力端子２４ｂを設ける。
【００２６】
次に、フォトリソグラフィ法や印刷法を用いることによって、透明基板１１のＹ方向およびＸ方向のそれぞれに、ＩＣチップ２０の各端子と電気的に接続するようにして各配線を形成する。
【００２７】
具体的に、Ｙ方向には、ＩＣチップ２０の電源端子２１に接続される電源配線３１、走査信号入力端子２２に接続される走査配線３２、およびＧＮＤ端子２３に接続されるＧＮＤ配線３３を形成する。また、Ｘ方向には、ＩＣチップ２０のデータ信号入力端子２４ａおよびデータ信号入力端子２４ｂに接続されるデータ配線３４を形成する。このデータ配線３４は、Ｙ方向の各配線と交わらないようにするために、データ信号入力端子２４ａおよびデータ信号入力端子２４ｂのそれぞれに接続させる。このとき、透明基板１１にデータ配線３４および走査配線３２のそれぞれを形成する本数が少なくなるので、これらの配線と接続される駆動回路の出力本数が少なくなり、また、これらの配線と駆動回路との接続ピッチを大きくすることが可能となる。
【００２８】
続いて、スパッタ法によって、透明基板１１の上に、これらＹ方向に形成された各配線、および、Ｘ方向に形成された配線を避けるようにして、例えば、酸化インジウム錫からなる多数のアノード電極４１をマトリックス状に形成する。これらアノード電極４１は、ＩＣチップ２０の画素駆動端子２５ａ〜２５ｄのうちの１つと電気的に接続されるように形成する。
【００２９】
次いで、アノード電極４１が形成されていない領域に、絶縁膜（図示せず）を形成する。絶縁膜を形成した後、蒸着法や、印刷法、スピンコート法などを用いて、アノード電極４１および絶縁膜の上に、有機ＥＬ層４２を形成する。この有機ＥＬ層４２は、正孔が輸送される有機正孔輸送層、電子と正孔が再結合して白色の蛍光が発光される有機発光層、および、電子が輸送される電子輸送層が順に積層された構成を有する。最後に、有機ＥＬ層４２の上に、アノード電極４１に対向するようにして、カソード電極４３を形成する。このカソード電極４３は、例えばアルミニウムなどの金属とする。以上のようにして、図１に示した表示装置１０が作製される。
【００３０】
次に、この表示装置１０の動作および駆動方法について、図５および図６を参照して、従来の表示装置１００と比較して説明する。なお、図５は、本実施の形態の表示装置１０の一部を模式的に表したものであり、マトリックス状に形成された多数の画素の位置のそれぞれを例えば（１，１）のように（ｘ，ｙ）座標で表している。なお、（１，１）はサブピクセルである。
【００３１】
従来の表示装置１００では、図９に示したように、１つのＩＣチップ１２０に、１つの画素が電気的に接続されている。このような表示装置１００の駆動方式では、図１０（Ａ）に示したように、データ配線１３４Ａを通じて、アナログデータ信号が、Ｘ方向に（１，１）、（２，１）、・・・・のように連続的に送られる。また、データ配線１３４Ｂ〜１３４Ｄのそれぞれにおいても、データ配線１３４Ａと同様に、アナログデータ信号がＸ方向に連続的に送られる（図１０（Ｂ），（Ｃ），（Ｄ））。
【００３２】
このとき、図１０（Ｅ）に示したように、ラッチパルスが、走査配線１３２Ａを通じてデータ配線１３４Ａに連続的に送られたアナログデータ信号を（１，１）、（１，２）、・・・の各画素に取り込むようなタイミングで順次走査される。また、走査配線１３２Ｂ〜１３２Ｄのそれぞれにおいても、走査配線１３２Ａと同様に、ラッチパルスがＹ方向に連続的に送られる（図１０（Ｆ），（Ｇ），（Ｈ））。これにより各走査配線のラッチパルスによってラッチされたデータ信号がＩＣチップ１２０に設けられた画素駆動端子１２５に送られる。
【００３３】
これに対して、本実施の形態の表示装置１０では、図５に示したように、１つのＩＣチップ２０に、１組の画素、すなわち１つのＩＣチップ２０を取り囲んでいる４つの画素が電気的に接続されている。このような表示装置１０の駆動方式において、各データ配線では、アナログデータ信号の周波数が、従来方式の１本のデータ配線での周波数の倍のものとなり、従来方式の２本分のデータ配線のアナログデータ信号が１本のデータ配線に混合されて入力される。他方、各走査配線では、従来方式の４本分の走査配線のラッチパルスが１本の走査配線に入力される。
【００３４】
具体的には、図６（Ａ）に示したように、データ配線３４Ａを通じて、アナログデータ信号が、Ｘ方向に（１，１）、（１，２）、（２，１）、（２，２）、・・・・のように連続的に送られる。また、データ配線３４Ｂにおいても、データ配線３４Ａと同様に、アナログデータ信号がＸ方向に連続的に送られる（図６（Ｂ））。このとき、図６（Ｃ）に示したように、ラッチパルスが、走査配線３２Ａを通じて、データ配線３４Ａに連続的に送られたアナログデータ信号を（１，１）、（１，２）、（２，１）、（２，２）、・・・の各画素に取り込むようなタイミングで順次走査されている。また、走査配線３２Ｂにおいても、走査配線３２Ａと同様に、ラッチパルスがＹ方向に連続的に送られる（図６（Ｄ））。
【００３５】
本実施の形態の表示装置１０では、データ配線３４Ａ，３４Ｂのそれぞれに連続的に送られたアナログデータ信号が走査配線３２Ａ，３２Ｂのそれぞれでラッチされ、このラッチされたデータ信号が１つのＩＣチップ２０に設けられた４つ画素駆動端子２５ａ〜２５ｄのそれぞれに送られる。このとき、ＩＣチップ２０では、画素駆動端子２５ａ〜２５ｄのそれぞれに送られたデータ信号が、これらデータ信号に比例したデータ電流が各画素に流れるように電圧電流変換がなされる。これにより各画素に配設された有機ＥＬ素子４０に電流が供給され、この有機ＥＬ素子４０の有機ＥＬ層４２が発光する。この発光した光が透明基板１１を通じて透過されて画像表示がなされる。
【００３６】
このように本実施の形態によれば、１個のＩＣチップ２０によって４個の有機ＥＬ素子４０を一括して駆動するようにしたので、全体としてＩＣチップ２０の数を少なくすることができる。よって、ＩＣチップ２０のサイズを大きくすることが可能となり、これによって透明基板１１に形成された窪み１１ＡへのＩＣチップ２０の実装時間を削減することができる。また、ダイの面積を小さくすることが可能となる。更に、データ配線３４および走査配線３２の本数を少なくすることがすることができ、これらの配線と接続される駆動回路の出力本数を少なくすることができる。加えて、これらの配線と駆動回路との接続ピッチを大きくすることができる。その結果、製造の歩留まりを向上させることができ、また、コストの低減を図ることもできる。
【００３７】
以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態では、１個のＩＣチップ２０によって４個の有機ＥＬ素子４０を一括して駆動するようにしたが、数は限定されるものではなく、例えば２個の有機ＥＬ素子を一括して駆動させるようにしてもよい。また、表示素子としては、有機ＥＬ素子に限らず、その他の素子、例えば液晶素子やＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）素子を適用するようにしてもよい。
【００３８】
【発明の効果】
以上説明したように本発明の表示装置によれば、１の駆動素子によって複数の表示素子を一括して駆動させるようにしたので、全体として駆動素子の数を削減することができる。よって、駆動素子のサイズを大きくすることが可能となり、これにより基板に形成された窪みへの駆動素子の実装時間等の作業時間を短くすることができる。また、ダイの面積を小さくすることも可能となる。更に、データ配線および走査配線のそれぞれの本数を削減することができ、これらの配線と接続される駆動回路の出力本数を少なくすることが可能となる。加えて、これらの配線と駆動回路との接続ピッチを大きくすることができる。その結果、製造の歩留まりを向上させることができると共にコストの低減を図ることが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る表示装置の概略構成図である。
【図２】図１に示した表示装置のＩＣチップが配設された透明基板の概略構成図である。
【図３】図１に示した表示装置のＩＣチップの概略構成図である。
【図４】図１に示した表示装置の製造方法を説明するための工程図である。
【図５】図１に示した表示装置の駆動方式を説明するための表示装置の模式図である。
【図６】図１に示した表示装置の駆動方式を説明するためのタイムチャート図である。
【図７】従来の表示装置のマイクロＩＣチップが配設された透明基板の概略構成図である。
【図８】図７に示した表示装置のマイクロＩＣチップの概略構成図である。
【図９】従来の表示装置の駆動方式を説明するための表示装置の模式図である
【図１０】従来の表示装置の駆動方式を説明するためのタイムチャート図である。
【符号の説明】
１０・・・　表示装置、１１・・・　透明基板、１１Ａ・・・　窪み、２０・・・　ＩＣチップ、２１・・・　電源端子、２２・・・　走査信号入力端子、２３・・・　ＧＮＤ端子、２４ａ，２４ｂ・・・　データ信号入力端子、２５ａ，２５ｂ，２５ｃ，２５ｄ・・・　画素駆動端子、３１・・・　電源配線、３２・・・　走査配線、３３・・・　ＧＮＤ配線、３４・・・　データ配線、４０・・・　有機ＥＬ素子、４１・・・　アノード電極、４２・・・　有機ＥＬ層、４３・・・　カソード電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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