(57)【要約】【課題】トレンチ内壁の酸化による結晶欠陥の発生を抑制することができ、かつゲート酸化膜の薄膜化をも抑制することができ、さらには分離酸化膜の埋込不良をも抑制することができる半導体装置およびその製造方法を提供する。【解決手段】本発明の半導体装置は、主表面を有するｐ型シリコン基板１と、ｐ型シリコン基板１の主表面における素子分離領域に形成されたトレンチ２と、トレンチ２の内壁上に形成された内壁酸化膜３と、内壁酸化膜３の表面に形成された窒化酸化層４と、トレンチ２内に埋め込まれた分離酸化膜５とを備える。素子分離領域上には、ゲート酸化膜６を介してゲート電極７が形成される。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面における素子分離領域に形成されたトレンチと、
前記トレンチの内壁上に形成された内壁酸化膜と、
前記内壁酸化膜の表面に形成された窒化酸化層と、
前記トレンチ内に埋め込まれた分離酸化膜と、
を備えた、半導体装置。
【請求項２】
前記窒化酸化層は、前記トレンチ内であって前記トレンチ内壁から離隔して前記トレンチ内壁に沿って延在する、請求項１に記載の半導体装置。
【請求項３】
前記窒化酸化層の厚みは、０．２ｎｍ以上４ｎｍ以下である、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記分離酸化膜は不純物を含む、請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
半導体基板の素子分離領域にトレンチを形成する工程と、
前記トレンチの内壁を酸化して内壁酸化膜を形成する工程と、
前記内壁酸化膜の表面をラジカル窒化法により窒化して窒化酸化層を形成する工程と、
前記トレンチ内に分離酸化膜を埋め込む工程と、
を備えた、半導体装置の製造方法。
【請求項６】
窒素ラジカルを発生させるプラズマの電子温度を１ｅＶ以上１．５ｅＶ以下として前記窒化酸化層を形成する、請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、半導体装置において素子間を分離する素子分離領域の構造およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の素子間を分離する素子分離構造として、トレンチ分離構造は知られている。このトレンチ分離構造は、シリコン基板をエッチングしてトレンチを形成し、該トレンチの内壁を酸化して内壁酸化膜を形成し、その後トレンチ内に酸化膜を埋め込むことで分離酸化膜を形成する。
【０００３】
また、トレンチ内への酸化膜の埋込特性を向上させるため、該酸化膜に不純物を添加することもなされている。この場合、分離酸化膜からシリコン基板に不純物が拡散するのを抑制する必要がある。
【０００４】
【発明が解決しようとする課題】
半導体装置の製造プロセスにおいて、トレンチ分離形成後に酸化プロセスは必須である。たとえば、シリコン基板の主表面上にＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成する際には、トレンチ分離形成後にシリコン基板の主表面を熱酸化してゲート酸化膜を形成する。
【０００５】
このとき、酸化剤がトレンチ内のシリコン酸化膜中を拡散し、トレンチ内壁のシリコンと反応し、トレンチ内壁が酸化される。それにより、トレンチ内壁のシリコンがシリコン酸化膜に変化する。
【０００６】
シリコンがシリコン酸化膜に変化すると、シリコン酸化膜の体積は酸化されたシリコンの体積よりも増加するので、トレンチ内に埋め込まれたシリコン酸化膜が膨張したことと等価な状態となる。そのため、トレンチの周囲の素子形成領域が圧縮応力を受け、シリコン基板に結晶欠陥が発生する。このような欠陥が発生することにより、接合リーク電流が増大し、半導体装置の消費電力が増大するという問題が生じる。
【０００７】
他方、分離酸化膜からシリコン基板に不純物が拡散するのを抑制するための手法としては、内壁酸化膜形成後にＮＯ／Ｏ２ガスやＮＨ３ガス等を用いて熱窒化を行ったり、内壁酸化膜形成後にＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン窒化膜を堆積する手法を挙げることができる。これらの手法によれば、トレンチ内壁に沿ってシリコン窒化層を形成することができるので、分離酸化膜からシリコン基板に不純物が拡散するのを抑制することができる。
【０００８】
しかし、上記の熱窒化を行うと、シリコン基板と内壁酸化膜との界面にシリコン窒化層が形成され、素子形成領域の一部である、トレンチの上端部近傍に位置するシリコンの主表面も窒化されてしまう。そのため、該主表面上にゲート酸化膜を形成した場合にゲート酸化膜が局所的に薄膜化し、絶縁耐圧が低下する等の問題が生じる。
【０００９】
また、内壁酸化膜上にＣＶＤ法でシリコン窒化膜を形成して上述の不純物拡散を効果的に抑制するには、シリコン窒化膜の厚みは５ｎｍ程度以上必要である。しかし、かかるシリコン窒化膜をトレンチ内に形成することにより、トレンチの開口幅が小さくなり、トレンチ内に酸化膜を埋め込んだ際に埋込不良が生じ易くなるという問題が生じる。この問題は、素子の微細化が進むにつれて顕著なものとなる。
【００１０】
本発明は、以上のような課題を解決するためになされたものであり、トレンチ内壁の酸化による結晶欠陥の発生を抑制することができ、かつゲート酸化膜の局所的な薄膜化をも抑制することができ、さらには分離酸化膜の埋込不良をも抑制することができる半導体装置およびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明に係る半導体装置は、主表面を有する半導体基板と、半導体基板の主表面における素子分離領域に形成されたトレンチと、トレンチの内壁上に形成された内壁酸化膜と、内壁酸化膜の表面に形成された窒化酸化層と、トレンチ内に埋め込まれた分離酸化膜とを備える。
【００１２】
上記の窒化酸化層は、典型的にはＳｉ−Ｏ結合のＯ（酸素原子）をＮ（窒素原子）に置換することにより得られたＳｉ−Ｎ結合を主として有する層であり、Ｓｉ−Ｈ結合を含まない層である。かかる窒化酸化層を形成することにより、後工程の酸化時に酸化剤がトレンチ内の酸化膜中を通過してトレンチ内壁に達するのを抑制することができる。また、該窒化酸化層の厚みをかなり薄くしても不純物拡散を抑制することができる。したがって、分離酸化膜に不純物が添加されている場合でも、分離酸化膜から半導体基板へ不純物が拡散するのを抑制し、かつ分離酸化膜の埋込不良をも効果的に抑制することができる。
【００１３】
上記窒化酸化層は、トレンチ内であってトレンチ内壁から離隔してトレンチ内壁に沿って延在する。また、窒化酸化層の厚みは、好ましくは、０．２ｎｍ以上４ｎｍ以下である。上記分離酸化膜は、好ましくは、不純物を含む。
【００１４】
本発明に係る半導体装置の製造方法は、次の各工程を備える。半導体基板の素子分離領域にトレンチを形成する。トレンチの内壁を酸化して内壁酸化膜を形成する。内壁酸化膜の表面をラジカル窒化法により窒化して窒化酸化層を形成する。トレンチ内に分離酸化膜を埋め込む。
【００１５】
このようにラジカル窒化法により内壁酸化膜の表面を窒化して窒化酸化層を形成することにより、内壁酸化膜の表面におけるＳｉ−Ｏ結合のＯ（酸化原子）をＮ（窒素原子）に置換し、Ｓｉ−Ｎ結合を主として有する窒化酸化層を内壁酸化膜の表面上に形成することができる。それにより、上述の効果が得られる。それに加え、この窒化酸化層は上記のような置換反応により形成されるので、窒化酸化層の厚みの制御を容易に行え、窒化酸化層の厚みを極めて薄くすることができる。
【００１６】
上記のラジカル窒化法を行うに際し、窒素ラジカルを発生させるプラズマの電子温度をたとえば１ｅＶ以上１．５ｅＶ以下と低くしながら上記窒化酸化層を形成することが好ましい。
【００１７】
【発明の実施の形態】
以下、図１〜図１６を用いて、本発明の実施の形態について説明する。
【００１８】
図１および図２は、本発明の１つの実施の形態における半導体装置の断面図であり、それぞれ図３のＩ−Ｉ線に沿う断面、ＩＩ−ＩＩ線に沿う断面を示す図である。
【００１９】
図１〜図３に示すように、ｐ型シリコン基板（半導体基板）１の主表面における素子分離領域にトレンチ分離領域を形成し、該トレンチ分離領域に囲まれた素子形成領域上にＭＯＳトランジスタ等の素子を形成する。ＭＯＳトランジスタは、ソース／ドレインとなるｎ型不純物領域８，９と、ゲート酸化膜６と、ゲート電極７とを有する。なお、ゲート電極７の側壁上に図示しないサイドウォール絶縁膜を形成してもよい。
【００２０】
トレンチ分離領域は、トレンチ２と、トレンチ２の内壁上に形成された内壁酸化膜３と、内壁酸化膜３の表面上に形成された窒化酸化層（ラジカル窒化層）４と、トレンチ２内に埋め込まれた分離酸化膜５とを有する。
【００２１】
窒化酸化層４は、内壁酸化膜３の表面をラジカル窒化することにより形成される。より詳しくは、たとえばＡｒガスとＮ２ガスの混合ガス雰囲気内で窒素ラジカルを発生させ、内壁酸化膜３の表面におけるＳｉ−Ｏ結合のＯ（酸素原子）をＮ（窒素原子）に置換することにより窒化酸化層４を形成することができ、該窒化酸化層４はＳｉ−Ｎ結合を主として有する。
【００２２】
窒化酸化層４は、内壁酸化膜３の表面上にのみ形成され、内壁酸化膜３の深部あるいはシリコン基板１は窒化されない。図４に、内壁酸化膜３をラジカル窒化した場合の内壁酸化膜３の表面および内部における窒素量の分布を示す。図４において、０ｎｍの位置がｐ型シリコン基板１と内壁酸化膜３との界面に相当し、８ｎｍの位置が窒化酸化層４の表面に相当する。図４に示すように、内壁酸化膜３表面の１〜２ｎｍの範囲内にのみ窒素が存在し、内壁酸化膜３中の深い位置およびｐ型シリコン基板１と内壁酸化膜３との界面には窒素が存在していないことがわかる。
【００２３】
上記のように窒化酸化層４は、内壁酸化膜３の表面のみを窒化することにより形成されるので、窒化酸化層４の厚みを極めて薄くすることができる。具体的には窒化酸化層４の厚みをたとえば０．２ｎｍ以上４ｎｍ以下、好ましくは２ｎｍ程度とすることができる。このように窒化酸化層４の厚みを薄くしても、後工程の酸化時に酸化剤がトレンチ２の内壁に達するのを抑制することができる。
【００２４】
さらに、上述のようなＡｒガスとＮ２ガスの混合ガス雰囲気内で窒化酸化層４を形成することにより、窒化酸化層４はＳｉ−Ｈ結合を含まないものとなる。したがって、窒化酸化層４内からＭＯＳトランジスタ等の素子中に水素原子が拡散することに起因する問題は生じない。
【００２５】
図１および図２に示すように、窒化酸化層４は、トレンチ２内であってトレンチ２内壁から離隔してトレンチ２内壁に沿って延在し、内壁酸化膜３の内表面を覆うように形成される。
【００２６】
このように窒化酸化層４がトレンチ２内壁から離隔しており、また上述のようにシリコン基板１が窒化されないので、トレンチ２の内壁上端部近傍に位置する素子形成領域が窒化されることはない。したがって、素子形成領域上にゲート酸化膜６を形成した場合においても、ゲート酸化膜６がトレンチ２の内壁上端部近傍で局所的に薄膜化するのを阻止することができる。具体的には、図３の領域１０、１１内におけるゲート酸化膜６の薄膜化を抑制することができる。
【００２７】
分離酸化膜５は、トレンチ２への埋込特性を向上させるリン（Ｐ）、ボロン（Ｂ）、フッ素（Ｆ）等の不純物を含むことが好ましい。それにより、トレンチ２の開口幅が縮小された場合でも、トレンチ２内に分離酸化膜５を埋め込むことができ、分離酸化膜５の埋込不良をも効果的に抑制することができる。
【００２８】
また、分離酸化膜５に上述のような不純物が添加されている場合でも、窒化酸化層４を形成することにより、分離酸化膜５からシリコン基板１へ不純物が拡散するのを抑制することができる。つまり、本発明の窒化酸化層４は、不純物拡散を抑制するバリア層として機能する。
【００２９】
次に、本発明に係る半導体装置の製造方法について図５〜図１６を用いて説明する。
【００３０】
たとえば比抵抗が８．５〜１１．５Ω・ｃｍ、面方位が（１００）、厚さ７２５μｍのｐ型シリコン基板１を、７５０℃でＯ２ガスとＨ２ガスの混合ガス中で熱酸化する。それにより、図５に示すように、ｐ型シリコン基板１の主表面上に１５０ｎｍの厚みの酸化膜（シリコン酸化膜）１２を形成する。この酸化膜１２上に、たとえば熱ＣＶＤ法により、厚さ１００ｎｍ〜２００ｎｍのシリコン窒化膜１３を堆積する。
【００３１】
次に、シリコン窒化膜１３上にレジスト（図示せず）を塗布し、フォトリソグラフィ技術により露光、現像してレジストをパターニングし、素子分離領域パターンに対応した開口を有するレジストパターンを形成する。このレジストパターンをマスクとして異方性エッチングを行い、図６に示すように、シリコン窒化膜１３に開口１４を形成する。その後、レジストパターンを除去する。
【００３２】
次に、シリコン窒化膜１３をマスクとして、たとえば塩化炭素系のガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）により酸化膜１２およびｐ型シリコン基板１をエッチングし、図７に示すように、深さ約０．６μｍのトレンチ２を形成する。
【００３３】
その後、たとえばランプアニール装置によってドライＯ２ガスを用いて、１０００℃、３０秒間の酸化処理を行い、トレンチ２の内壁を酸化する。それにより、図８に示すように、１ｎｍ〜５０ｎｍ程度の厚みの内壁酸化膜３を形成する。
【００３４】
その後、たとえば図１６に示すラジカル窒化装置を用いて、内壁酸化膜３の表面上に２ｎｍ程度の厚みの窒化酸化層４を形成する。
【００３５】
ここで、ラジカル窒化装置の構成例について説明する。図１６に示すように、ラジカル窒化装置は、チャンバ１５と、ヒータ１７と、石英プレート２０と、スロットプレーンアンテナ２１とを備える。
【００３６】
チャンバ１５内壁には石英ライナー１６が設けられる。チャンバ１５の近傍には、マイクロパルスジェネレータ（図示せず）が配置され、該マイクロパルスジェネレータにより２．４５ＧＨｚ，５ｋＷのマイクロ波が生成される。マイクロパルスジェネレータとチャンバ１５は、導波管を介して接続される。
【００３７】
ヒータ１７は、たとえばＡｌＮヒータであり、４００℃程度の加熱が可能である。このヒータ１７上にウェハ（シリコンウェハ）１８が載置され加熱される。スロットプレーンアンテナ２１は、チャンバ１５の上端に設置され、円状の銅板に多数の孔が設けたもので構成される。石英プレート２０は、スロットプレーンアンテナ２１下に設置される。
【００３８】
次に、上述のラジカル窒化装置を用いた窒化法（ラジカル窒化法）について説明する。まずマイクロパルスジェネレータにより生成されたマイクロ波は、導波管内を伝搬してチャンバ１５の上端に達する。このマイクロ波は、スロットプレーンアンテナ２１を通過し、チャンバ１５内に入る。
【００３９】
チャンバ１５内部にはＡｒガスとＮ２ガスの混合ガスが導入されており、チャンバ１５内の圧力は、たとえば６６．５Ｐａ（５００ｍＴｏｒｒ）〜１３３Ｐａ（１０００ｍＴｏｒｒ）とされる。上記のマイクロ波により窒素が励起され、チャンバ１５内にはプラズマ１９とともに窒素ラジカルが発生する。このとき、窒素ラジカルを発生させるプラズマの電子温度をたとえば１ｅＶ以上１．５ｅＶ以下とする。
【００４０】
そして、ｐ型シリコン基板１をヒータ１７によって所定温度に加熱しながら上述の窒素ラジカルにより内壁酸化膜３の表面を窒化し、本発明の窒化酸化層４を形成する。
【００４１】
このようにラジカル窒化法を行った場合、上述のように内壁酸化膜３の表面におけるＳｉ−Ｏ結合のＯ（酸化原子）がＮ（窒素原子）に置換されてＳｉ−Ｎ結合を主として有する窒化酸化層４が得られるので、理論的には内壁酸化膜３の表面に存在するＳｉ−Ｏ結合のみをＮ（窒素原子）に置換することが可能であると考えられる。したがって、窒化酸化層４を極めて薄く形成することができる。また、窒化酸化層４の厚みの制御を容易に行える。
【００４２】
また、窒素ラジカルを発生させるプラズマの電子温度を１ｅＶ以上１．５ｅＶ以下と低くすることにより、プラズマによるｐ型シリコン基板１へのダメージを低減することができる。
【００４３】
以上のようにして窒化酸化層４を形成した後、図１０に示すように、ＣＶＤ法により、たとえば８％フッ素を含む酸化膜（Ｆ−ＳｉＯ２）を形成し、該酸化膜をトレンチ２内に埋め込む。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行い、図１１に示すように、酸化膜を研磨する。このとき、ストッパとしてシリコン窒化膜１３を用い、シリコン窒化膜１３が１０ｎｍ程度残るまで研磨を行う。
【００４４】
次に、上記のシリコン窒化膜１３をたとえば１６０℃の燐酸によるウェットエッチングにより除去し、図１２に示すように、酸化膜１２を露出させる。その後イオン注入機を用いて、たとえば２５０ｋｅＶ，１×１０１３／ｃｍ２、１４０ｋｅＶ，３×１０１２／ｃｍ２、５０ｋｅＶ，２×１０１２／ｃｍ２のようなエネルギーとドーズ量でボロン注入を３回行い、ｐ型シリコン基板１中にｐウェルを形成する。
【００４５】
次に、１０：１の弗酸（ＨＦ）によって３５秒間ウェットエッチングを行い、酸化膜１２を除去し、図１３に示すように、ｐ型シリコン基板１の主表面（素子形成領域）を露出させる。
【００４６】
その後、たとえば硫酸処理、アンモニア加水、塩酸処理を順次行い、ｐ型シリコン基板１の主表面上にケミカルオキサイドを形成し、５０：１の弗酸（ＨＦ）によりエッチングを行うことで自然酸化膜を除去する。
【００４７】
次に、たとえばランプアニール装置で、ドライＯ２ガスを用いて１０００℃、３０秒の条件でｐ型シリコン基板１の主表面（素子形成領域）を熱酸化し、図１４に示すように、１０ｎｍ〜１００ｎｍのゲート酸化膜６を形成する。
【００４８】
その後、図１５に示すように、ＣＶＤ法により、６５０℃の温度で２００ｎｍの厚みのポリシリコン膜７ａを堆積する。このポリシリコン膜７ａに、たとえば３０ｋｅＶ，４×１０１５／ｃｍ２の条件でリンを注入する。
【００４９】
この後、ポリシリコン膜７ａ上にＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）酸化膜を７００ｎｍ堆積する。このＴＥＯＳ酸化膜を所定形状にパターニングし、該パターニングされたＴＥＯＳ酸化膜をマスクとしてポリシリコン膜７ａをパターニングする。それにより、ゲート電極７を形成する。
【００５０】
その後、砒素を５０ｋｅＶ，５×１０１４／ｃｍ２の条件でｐ型シリコン基板１の主表面（素子形成領域）に注入し、ソース／ドレイン領域となるｎ型不純物領域８，９を形成する。それにより、図１，２に示す構造が得られる。その後、ゲート電極７上に層間絶縁膜を形成し、ＡｌＣｕ等の配線工程を経てトランジスタが完成する。なお、ゲート電極７の側壁上にサイドウォール絶縁膜を形成し、ｎ型不純物領域８，９をＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造としてもよい。
【００５１】
なお、上述の実施の形態では、トレンチ２へ埋め込まれる酸化膜の一例としてＦ添加酸化膜を挙げたが、ＰＳＧ（Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ），ＢＰＳＧ（Ｂｏｒｏ　Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ），ＴＥＯＳ，ＨＤＰ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）酸化膜等も使用可能である。
【００５２】
また、シリコン窒化膜１３の代わりにポリシリコン膜やシリコン酸化膜を使用することも可能である。さらに、上述の例では内壁酸化膜３をドライＯ２酸化により形成したが、ＲＴＯ（Ｈ２／Ｏ２）酸化、ＷＥＴ酸化、ラジカル酸化、プラズマ酸化で形成することも可能である。
【００５３】
以上のように本発明の実施の形態について説明を行なったが、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５４】
【発明の効果】
本発明の半導体装置によれば、トレンチ内に窒化酸化層を形成しているので、後工程の酸化時に酸化剤がトレンチ内壁に達するのを抑制することができ、該酸化剤でトレンチ内壁が酸化されることに起因する酸化膜の体積増加を抑制することができる。よって、該体積増加に起因して生じる接合リーク電流の発生を効果的に抑制することができる。また、分離酸化膜に不純物が添加されている場合でも、窒化酸化層によって分離酸化膜から半導体基板へ不純物が拡散するのを抑制することができるので、該不純物拡散により素子形成領域における不純物プロファイルが変化するのを抑制することができる。さらに、上記窒化酸化層の厚みを薄くできるので、分離酸化膜の埋込不良をも効果的に抑制することができる。したがって、信頼性の高い半導体装置が得られる。
【００５５】
窒化酸化層形成の際には内壁酸化膜の表面のみが窒化されるので、上記窒化酸化層はトレンチ内であってトレンチ内壁から離隔してトレンチ内壁に沿って延在し、素子形成領域の表面の一部が窒化されるのを回避することができる。したがって、素子形成領域上にゲート酸化膜を形成した場合においても、ゲート酸化膜がトレンチ近傍において局所的に薄膜化するのを阻止することができる。
【００５６】
上記窒化酸化層の厚みが薄い場合でも、酸化剤や不純物が分離酸化膜から半導体基板へ拡散するのを抑制することができる。具体的には、窒化酸化層の厚みが０．２ｎｍ以上４ｎｍ以下であれば上記効果が得られる。
【００５７】
分離酸化膜がたとえばリンやボロン等の不純物を含む場合には、トレンチへの埋込特性を向上することができる。この場合には、埋込特性を向上しながら上述の効果が得られる。
【００５８】
本発明の半導体装置の製造方法によれば、ラジカル窒化法により内壁酸化膜の表面を窒化して窒化酸化層を形成しているので、内壁酸化膜の表面に極めて薄い窒化酸化層を精度良く形成することができる。また、該窒化酸化層を内壁酸化膜の表面に形成することにより、上述のように信頼性の高い半導体装置を製造することができる。
【００５９】
窒素ラジカルを発生させるプラズマの電子温度を１ｅＶ以上１．５ｅＶ以下と低く制御しながら上記窒化酸化層を形成した場合には、プラズマによる半導体基板へのダメージを低減することができる。
【図面の簡単な説明】
【図１】本発明の１つの実施の形態における半導体装置の断面図であり、図３のＩ−Ｉ線に沿う断面図である。
【図２】本発明の１つの実施の形態における半導体装置の断面図であり、図３のＩＩ−ＩＩ線に沿う断面図である。
【図３】本発明の半導体装置の平面図である。
【図４】内壁酸化膜表面からシリコン基板までの窒素量分布を示す図である。
【図５】本発明の半導体装置の製造工程の第１工程を示す断面図である。
【図６】本発明の半導体装置の製造工程の第２工程を示す断面図である。
【図７】本発明の半導体装置の製造工程の第３工程を示す断面図である。
【図８】本発明の半導体装置の製造工程の第４工程を示す断面図である。
【図９】本発明の半導体装置の製造工程の第５工程を示す断面図である。
【図１０】本発明の半導体装置の製造工程の第６工程を示す断面図である。
【図１１】本発明の半導体装置の製造工程の第７工程を示す断面図である。
【図１２】本発明の半導体装置の製造工程の第８工程を示す断面図である。
【図１３】本発明の半導体装置の製造工程の第９工程を示す断面図である。
【図１４】本発明の半導体装置の製造工程の第１０工程を示す断面図である。
【図１５】本発明の半導体装置の製造工程の第１１工程を示す断面図である。
【図１６】本発明において使用可能なラジカル窒化装置の断面図である。
【符号の説明】
１　ｐ型シリコン基板、２　トレンチ、３　内壁酸化膜、４　窒化酸化層、５分離酸化膜、６　ゲート酸化膜、７　ゲート電極、７ａ　ポリシリコン層、８，９　ｎ型不純物領域、１０，１１　領域、１２　酸化膜、１３　シリコン窒化膜、１４　開口、１５　チャンバ、１６　ライナー、１７　ヒータ、１８　ウエハ（半導体ウェハ）、１９　プラズマ、２０　石英プレート、２１　スロットプレートアンテナ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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