(57)【要約】【課題】簡単に作製され、量子効率を大幅に高めることができる増幅型固体撮像装置を提供すること。【解決手段】半導体基板１上に画素が複数配列されている。各画素は少なくとも光電変換領域４０、信号増幅用の第１のＭＯＳトランジスタ７、光電変換領域の信号電荷を排出するための第２のＭＯＳトランジスタ６、および画素選択用の第３のＭＯＳトランジスタ８を有する。光電変換領域４０は、基板１上に形成された半導体層４１，４２からなるアバランシェフォトダイオードを備える。【選択図】  図１
2004363437.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に画素が複数配列され、上記各画素は少なくとも光電変換領域、信号増幅用の第１のＭＯＳトランジスタ、上記光電変換領域の信号電荷を排出するための第２のＭＯＳトランジスタ、および画素選択用の第３のＭＯＳトランジスタを有する、増幅型固体撮像装置において、
上記光電変換領域は、上記基板上に形成された半導体層からなるアバランシェフォトダイオードを備えること、を特徴とする増幅型固体撮像装置。
【請求項２】
請求項１に記載の増幅型固体撮像装置において、
上記第１、第２および第３のＭＯＳトランジスタは、第１の導電型をもつ上記基板上に形成された第１の導電型をもつ第１の層内に形成されていること、を特徴とする増幅型固体撮像装置。
【請求項３】
請求項１に記載の増幅型固体撮像装置において、
上記アバランシェフォトダイオードは、ＰＮ接合をなすように、
第１の導電型で低濃度の上記基板上に形成された、第１の導電型で高濃度の第２の層と、
上記第２の層上に形成された、第２の導電型で上記第２の層より高濃度の第３の層とを有し、
上記第３の層は第２の層より平面的に広がっていること、を特徴とする増幅型固体撮像装置。
【請求項４】
請求項３に記載の増幅型固体撮像装置において、
上記第２の層は上記基板と同電位とされ、
上記第２の層と第３の層との間には逆バイアス電圧が印加されるようになっていること、を特徴とする増幅型固体撮像装置。
【請求項５】
請求項１に記載の増幅型固体撮像装置において、
上記アバランシェフォトダイオードは、ＰＮ接合をなすように、
第１の導電型で低濃度の上記基板上に形成された、第２の導電型をもつ第３の層と、
上記第３の層内の表面側に形成された、第１の導電型で上記第３の層より高濃度の第４の層とを有し、
上記第４の層は第３の層より平面的に狭まっていること、を特徴とする増幅型固体撮像装置。
【請求項６】
請求項５に記載の増幅型固体撮像装置において、
上記第４の層の周縁部に沿って、上記第４の層と同じ導電型で上記第４の層より低濃度の第５の層が設けられていること、を特徴とする増幅型固体撮像装置。
【請求項７】
請求項５に記載の増幅型固体撮像装置において、
上記第３の層は上記基板より高電位とされ、
上記第４の層は上記基板より低電位とされ、
上記第３の層と第４の層との間には逆バイアス電圧が印加されるようになっていること、を特徴とする増幅型固体撮像装置。
【請求項８】
請求項１に記載の増幅型固体撮像装置において、
上記アバランシェフォトダイオードに印加される逆バイアス電圧は、上記信号増幅用の第１のＭＯＳトランジスタに印加される電源電圧とは別に設定されるようになっていること、を特徴とする増幅型固体撮像装置。
【請求項９】
請求項８に記載の増幅型固体撮像装置において、
上記アバランシェフォトダイオードに印加される逆バイアス電圧として、上記フォトダイオードにアバランシェ増幅させる電圧とアバランシェ増幅させない電圧とが選択可能になっていること、を特徴とする増幅型固体撮像装置。
【請求項１０】
請求項８に記載の増幅型固体撮像装置において、
上記第２のＭＯＳトランジスタのゲート電位はＡＣとされ、一定期間毎に上記アバランシェフォトダイオードを逆バイアス電圧にリセットするようになっていること、を特徴とする増幅型固体撮像装置。
【請求項１１】
請求項８に記載の増幅型固体撮像装置において、
上記第２のＭＯＳトランジスタのゲート電位はＤＣとされ、上記アバランシェフォトダイオードの電荷を定常的に、上記第２のＭＯＳトランジスタのサブスレショルド電流により放電するようになっていること、を特徴とする増幅型固体撮像装置。
【請求項１２】
請求項１に記載の増幅型固体撮像装置において、
上記複数の画素は行列状に配置され、上記画素の列毎に信号線と電源線とが設けられる一方、上記画素の行毎に制御線が設けられ、
上記第１および第３のＭＯＳトランジスタが直列に接続された両端のいずれか一方が上記信号線に、他方が上記電源線に接続され、
上記第３のＭＯＳトランジスタのゲートは行単位で上記各制御線に接続され、
パルス状の駆動電圧を上記各制御線を介して上記第３のＭＯＳトランジスタのゲートに行単位で順次印加する第１の走査回路を備えること、を特徴とする増幅型固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は増幅型固体撮像装置に関し、より詳しくは、増幅機能を持つ画素が複数配列された増幅型固体撮像装置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
各画素毎に増幅機能を持つ画素部とその画素部の周辺に配置された走査回路とを有し、その走査回路によって画素部を走査して各画素のデータを読み出す増幅型固体撮像装置が提案されている。特に画素構成を周辺の駆動回路および信号処理回路との一体化に有利なＣＭＯＳにより構成した、ＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）型イメージセンサが知られている（例えば、特許文献１参照）。
【０００３】
一般に、ＡＰＳ型イメージセンサは、１画素内に光電変換部、増幅部、画素選択部、電荷排出部を備える。ここで通常、光電変換部はフォトダイオード（ＰＤ）から形成され、増幅部、画素選択部、電荷排出部は３個〜４個のＭＯＳ型トランジスタ（Ｔｒ）から形成されている。
【０００４】
図１１に１個のフォトダイオード（ＰＤ）と３個のＭＯＳ型トランジスタ（Ｔｒ）を用いて、ＰＤ＋３Ｔｒ方式としたＡＰＳ型イメージセンサの１画素の構成を示す。図１１において、４は光電変換用フォトダイオード、６はリセット用ＭＯＳトランジスタ、７は増幅用ＭＯＳトランジスタ、８は画素選択用ＭＯＳトランジスタである。
【０００５】
図１２は、図１１に示す画素の断面図である。なお、以下では基板の導電型がＰ型の場合について述べるが、逆の場合についても同様に議論が可能である。低濃度Ｐ型基板１上に、基板より高濃度のＰ型ウェル２が形成され、該ウェル２内の表面側にトランジスタ６，７，８が形成される。各トランジスタのソース／ドレイン領域として、高濃度Ｎ層５−１２、５−３、５−４が形成される。また、フォトダイオード４がＰウェル２内の表面側に形成される。
【０００６】
図１３（ａ），（ｂ），（ｃ）は、図１２中のフォトダイオード部Ａ−Ａ断面における、濃度分布、電界強度分布、ポテンシャル分布を、それぞれ示す。光電変換により発生した光電流：Ｉｐｈは、蓄積期間：Ｔｉｎｔの間Ｎ層４に集められ、信号電荷Ｑｓｉｇとなる。即ち、
Ｑｓｉｇ＝Ｉｐｈ・Ｔｉｎｔ                            …（式１）
で表される。従って、フォトダイオード部の容量：Ｃｓとすると、光電変換によってフォトダイオードには電圧信号、
Ｖｓ＝Ｑｓｉｇ／Ｃｓ                                …（式２）
が得られる。
【０００７】
図１４は、１個のフォトダイオード（ＰＤ）と３個のＭＯＳ型トランジスタ（Ｔｒ）を用いて、対数変換型イメージセンサを構成した場合の１画素の構成を示す。図１４において、４は光電変換用フォトダイオード、６は対数圧縮用ＭＯＳトランジスタ、７は増幅用ＭＯＳトランジスタ、８は画素選択用ＭＯＳトランジスタである。フォトダイオード４はサブスレショルド領域で動作するＭＯＳトランジスタ６と接続されているため、光電変換により発生した光電流：Ｉｐｈは、サブスレショルド電流：Ｉｓｕｂと釣り合うソース電位：Ｖｓを出力する。即ち、
Ｉｓｕｂ＝Ｉｐｈ                                    …（式３）
で表される。サブスレショルド電流の対数がソース電位と比例するから、Ｖｓは光電流の対数に比例する。
【０００８】
Ｖｓ＝ｋ１・ｌｏｇ（Ｉｐｈ）＋ｋ２                  …（式４）
但し、ｋ１、ｋ２は定数である。
【０００９】
ところで、図１２の構造のイメージセンサでは、光電流に寄与するのは、点線で示した空乏層領域（図１３（ｂ）で符号Ｘｄｅｐにより示す）内で光電変換される全ての電荷と、空乏層端まで拡散により到達する電荷である。これは光電変換される電荷の内、一部である。更にフォトダイオード部の面積が画素セル内の一部に限られ、イメージセンサの受光面に入射する光のうち、多くが光電変換に寄与しない。このため、本構造のイメージセンサでは、画素全体に入射するフォトン数に対してフォトダイオードに蓄積する電荷数の割合によって表した、量子効率が低いという問題があった。
【００１０】
この問題を改善するために、素子上面にアバランシェ光導電膜を積層する方式が提案されている（例えば、非特許文献１参照。）。この動作を画素部の断面を示した図１５により説明する。
【００１１】
図１５において、読み出し回路側の要素は図１２のものと同じであり、同じ記号は同じ内容を示す。図１２と異なるのは、素子上面にアバランシェ光導電構造２０を積層している点である。アバランシェ光導電膜２１は下側電極２２と上側透明電極２３とによって挟まれ、電極２３に高い電圧Ｖを印加している。これにより、光電流Ｉｐｈはｎ倍にアバランシェ増倍され、ｎＩｐｈとなる。これが、図１２においてフォトダイオードに相当する部分４−１、およびゲート７へ印加される。図１２の場合に比べると、画素面積に対する受光部面積比＝開口率が大幅に向上すると共に、光電流がアバランシェ増倍されることにより、量子効率は大幅に向上する。
【００１２】
しかしながら、図１５に示した素子上面にアバランシェ光導電構造２０を積層する方式では、該構造を極めて平坦度の高い部分に形成する必要があるため、イメージセンサとは別にガラス基板上にアバランシェ光導電構造２０を形成して画素毎にバンプ接続するという、複雑な構造を採用している。このため、図１５の方式は、実際に作製するのが極めて困難である。
【００１３】
そこで、この発明の課題は、簡単に作製され、量子効率を大幅に高めることができる増幅型固体撮像装置を提供することにある。
【００１４】
【特許文献１】
特開平７−３０８１６号公報（第１頁、要約）
【非特許文献１】
ヨシヒロ・タキグチ（Ｙｏｓｈｉｒｏ  Ｔａｋｉｇｕｃｈｉ）ら著，「アバランシェ増幅フィルムにハイブリッドされたＣＭＯＳイメージャ（Ａ  ＣＭＯＳ  Ｉｍａｇｅｒ  Ｈｙｂｒｉｄｉｚｅｄ  ｔｏ  ａｎ  Ａｖａｌａｎｃｈｅ  Ｍｕｌｔｉｐｌｉｅｄ  Ｆｉｌｍ）」，（米国），アイ・トリプル・イー・トランスアクション・オン・エレクトロン・デバイセズ（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ），Ｖｏｌ．４４，Ｎｏ．１０，１９９７年１０月，ｐ．１７８３−１７８８
【００１５】
【課題を解決するための手段】
上記課題を解決するため、この発明の増幅型固体撮像装置は、
半導体基板上に画素が複数配列され、上記各画素は少なくとも光電変換領域、信号増幅用の第１のＭＯＳトランジスタ、上記光電変換領域の信号電荷を排出するための第２のＭＯＳトランジスタ、および画素選択用の第３のＭＯＳトランジスタを有する、増幅型固体撮像装置において、
上記光電変換領域は、上記基板上に形成された半導体層からなるアバランシェフォトダイオードを備えること、を特徴とする。
【００１６】
この発明の増幅型固体撮像装置では、光電変換領域がアバランシェフォトダイオードを備えているので、このアバランシェフォトダイオードが入射光を光電変換して、得られた光電流をアバランシェ増幅して出力し得る。したがって、光電流がアバランシェ増倍されることにより、量子効率は大幅に向上する。しかも、このアバランシェフォトダイオードは上記基板上に形成された半導体層からなるので、本発明の増幅型固体撮像装置は通常の半導体プロセスによって簡単に作製される。
【００１７】
なお、「基板上に形成された」とは、基板の表面を通してその基板内に半導体層が作り込まれた場合や、基板の表面上に基板と一体になるように半導体層が積層された場合を含む。
【００１８】
「アバランシェフォトダイオード」とは、入射光を光電変換して、得られた光電流をアバランシェ増幅して出力し得るフォトダイオードを意味する。お互いが高濃度の半導体層からなるＰＮ接合に、高電圧の逆耐圧電圧を加えたような場合、光入力によって１個の電子が発生すると（このとき正孔もペアで生成される。）、その電子の空間物質との衝突によって複数の電子が発生する。これが繰り返されて雪崩（アバランシェ）のように多数の電子が発生する。このような電子雪崩現象を利用して、微弱な光信号を増幅する様にしたフォトダイオードを、「アバランシェフォトダイオード」と言う。
【００１９】
また、一実施形態の増幅型固体撮像装置では、上記第１、第２および第３のＭＯＳトランジスタは、第１の導電型をもつ上記基板上に形成された第１の導電型の第１の層内に形成されているのが望ましい。
【００２０】
この一実施形態の増幅型固体撮像装置では、上記第１、第２および第３のＭＯＳトランジスタの電位を安定させることができ、これらのトランジスタをアバランシェフォトダイオードとは独立に動作させることが可能となる。
【００２１】
なお、「第１の導電型」はＰ型とＮ型のうちの一方を指し、「第２の導電型」はＰ型とＮ型のうちの他方を指す。
【００２２】
この明細書を通して、「濃度」は、半導体の導電型を定める不純物の濃度を意味する。
【００２３】
また、一実施形態の増幅型固体撮像装置では、上記アバランシェフォトダイオードは、ＰＮ接合をなすように、第１の導電型で低濃度の上記基板上に形成された、第１の導電型で高濃度の第２の層と、上記第２の層上に形成された、第２の導電型で上記第２の層より高濃度の第３の層とを有し、上記第３の層は第２の層より平面的に広がっているのが望ましい。さらに、上記第２の層は上記基板と同電位とされ、上記第２の層と第３の層との間には逆バイアス電圧が印加されるようになっているのが望ましい。
【００２４】
この一実施形態の増幅型固体撮像装置では、上記第２の層と第３の層とが作るＰＮ接合界面は平坦になるため、上記第２の層と第３の層との間に逆バイアス電圧が印加されたとき、そのＰＮ接合の全域にわたって、ほぼ一定の強電界領域が形成される。したがって、上記第２の層と第３の層とが作るＰＮ接合の全域で、基板側からフォトダイオード側へ流入する信号電荷が安定してアバランシェ増幅される。この結果、量子効率がさらに高まる。
【００２５】
あるいはまた、一実施形態の増幅型固体撮像装置では、上記アバランシェフォトダイオードは、ＰＮ接合をなすように、第１の導電型で低濃度の上記基板上に形成された、第２の導電型をもつ第３の層と、上記第３の層内の表面側に形成された、第１の導電型で上記第３の層より高濃度の第４の層とを有し、上記第４の層は第３の層より平面的に狭まっているのが望ましい。さらに、上記第４の層の周縁部に沿って、上記第４の層と同じ導電型で上記第４の層より低濃度の第５の層が設けられているのが望ましい。さらに、上記第３の層は上記基板より高電位とされ、上記第４の層は上記基板より低電位とされ、上記第３の層と第４の層との間には逆バイアス電圧が印加されるようになっているのが望ましい。
【００２６】
この一実施形態の増幅型固体撮像装置では、上記第３の層と第４の層とが作るＰＮ接合界面は、周縁部を除いて平坦になるため、上記第３の層と第４の層との間に逆バイアス電圧が印加されたとき、そのＰＮ接合のほぼ全域（周縁部を除く）にわたって、ほぼ一定の強電界領域が形成される。したがって、上記第３の層と第４の層とが作るＰＮ接合のほぼ全域で、基板側からフォトダイオード側へ流入する信号電荷が安定してアバランシェ増幅される。この結果、量子効率がさらに高まる。
【００２７】
また、一実施形態の増幅型固体撮像装置では、上記アバランシェフォトダイオードに印加される逆バイアス電圧は、上記信号増幅用の第１のＭＯＳトランジスタに印加される電源電圧とは別に設定されるようになっているのが望ましい。
【００２８】
この一実施形態の増幅型固体撮像装置では、画素信号の読み出し動作とは独立に、アバランシェ増幅の動作を制御することが可能となる。
【００２９】
さらに、一実施形態の増幅型固体撮像装置では、上記アバランシェフォトダイオードに印加される逆バイアス電圧として、上記フォトダイオードにアバランシェ増幅させる電圧とアバランシェ増幅させない電圧とが選択可能になっているのが望ましい。
【００３０】
この一実施形態の増幅型固体撮像装置では、光電流の少ない場合にはアバランシェ増幅動作させ、光電流の多い場合にはアバランシェ増幅動作させない等、状況に応じた動作をさせることが可能となる。
【００３１】
また、一実施形態の増幅型固体撮像装置では、上記第２のＭＯＳトランジスタのゲート電位はＡＣとされ、一定期間毎に上記アバランシェフォトダイオードを逆バイアス電圧にリセットするようになっているのが望ましい。
【００３２】
この一実施形態の増幅型固体撮像装置では、リセット後において基板と第３の層との間に高い電圧が印加され、上記アバランシェフォトダイオードがアバランシェ増幅をするのに十分な電界強度が発生する。
【００３３】
また、一実施形態の増幅型固体撮像装置では、上記第２のＭＯＳトランジスタのゲート電位はＤＣとされ、上記アバランシェフォトダイオードの電荷を定常的に、上記第２のＭＯＳトランジスタのサブスレショルド電流により放電するようになっているのが望ましい。さらに具体的には、アバランシェ増幅された光電流と上記第２のＭＯＳトランジスタのサブスレショルド電流とが一致する第２のＭＯＳトランジスタのソース電位を、アバランシェ増幅された光電流の対数変換された出力とするのが望ましい。
【００３４】
この一実施形態の増幅型固体撮像装置では、上記基板と第３の層との間に定常的に高い逆バイアス電圧が印加され、上記アバランシェフォトダイオードがアバランシェ増幅をするのに十分な電界強度が発生する。
【００３５】
また、一実施形態の増幅型固体撮像装置では、
上記複数の画素は行列状に配置され、上記画素の列毎に信号線と電源線とが設けられる一方、上記画素の行毎に制御線が設けられ、
上記第１および第３のＭＯＳトランジスタが直列に接続された両端のいずれか一方が上記信号線に、他方が上記電源線に接続され、
上記第３のＭＯＳトランジスタのゲートは行単位で上記各制御線に接続され、
上記各制御線を介して上記第３のＭＯＳトランジスタのゲートにパルス状の駆動電圧を行単位で順次印加する第１の走査回路を備えるのが望ましい。
【００３６】
この一実施形態の増幅型固体撮像装置では、画素のデータが行単位で順次読み出される高性能な２次元イメージセンサが提供される。
【００３７】
【発明の実施の形態】
以下、本発明の増幅型固体撮像装置を図示の実施の形態により詳細に説明する。
【００３８】
（第１の実施形態）
図１は、本発明の増幅型固体撮像装置の第１の実施形態における画素の断面図を示す。なお、以下では基板の導電型がＰ型の場合について述べるが、本発明は逆の極性の場合についても同様に適用が可能である。低濃度Ｐ型基板１上に、基板より高濃度のＰ型ウェル２が形成され、Ｐ型ウェル２領域以外の光電変換領域にアバランシェフォトダイオード４０が形成されている。該ウェル２内の表面側に信号増幅用の第１のＭＯＳトランジスタ７、上記アバランシェフォトダイオード４０の信号電荷を排出するための第２のＭＯＳトランジスタ６、および画素選択用の第３のＭＯＳトランジスタ８が形成されている。各トランジスタのソース／ドレイン領域として、高濃度Ｎ層５−１、５−２、５−３、５−４が形成されている。図１２に示した従来構造とは、まずドレインを５−１と５−２の２つに分け、各々に電位ＶＤＡとＶＤが別々に印加されている点が異なる。ここで、ＶＤＡ≧ＶＤである。なお、トランジスタ６は、オン時に電位ＶＤＡがフォトダイオードに印加されるよう、デプレッション型であることが望ましい。本発明の最大のポイントは、光電変換領域に、低濃度Ｐ基板上の高濃度Ｐ層４１、及び該層上に形成された高濃度Ｎ層４２とを有するアバランシェフォトダイオード４０が形成されていることにある。この作用を以下に述べる。
【００３９】
図２（ａ），（ｂ），（ｃ）は、図１中アバランシェフォトダイオード部Ａ−Ａ断面における、濃度分布、電界強度分布、ポテンシャル分布を、それぞれ示す。高濃度Ｐ層４１は基板と等電位であり接地（ＧＮＤ）電位となる。他方、高濃度Ｎ層４２はゲート６がオンすることによりドレイン５−１にリセットされ、該ドレイン電位ＶＤＡが印加される。Ｐ層４１とＮ層４２は互いに高濃度であり高い濃度勾配を持つ。更に両層間には高い電位ＶＤＡが印加されるから、図１にクロスハッチで示す接合界面には、高い電界強度が発生する。またその値を図２（ｂ）のＥｍａｘで示す。一例として以下の場合を考える。
【００４０】
Ｎ層４２の不純物濃度をＮｎ、Ｐ層４１の不純物濃度をＮｐ、Ｐ層４１の厚さをｄｐ、最大ポテンシャルをφｍａｘとしたとき、
Ｎｎ＝１×１０２０ｃｍ−３、Ｎｐ＝１×１０１８ｃｍ−３、ｄｐ＝６×１０−６ｃｍ、ＶＤＡ＝３．３Ｖ、φｍａｘ＝ＶＤＡ＋φＢＩ              …（式５）
但し、φＢＩはビルトインポテンシャルである。このとき、
Ｅｍａｘ＝９．３８×１０５  Ｖ／ｃｍ                …（式６）
となる。即ち、アバランシェ増幅が起こる電界強度（＞３×１０５Ｖ／ｃｍ）を満たしている。なお、上記条件はＶＤＡがＶＤと同じ場合を想定したが、本条件でアバランシェ増幅が不十分な場合、ＶＤＡをＶＤより高くし、電界強度を高めることが可能である。
【００４１】
図３は、図１、図２に示した第１の実施形態をリニア変換型イメージセンサに適用した場合の画素の回路図である。図３において、４０は光電変換用アバランシェフォトダイオードＡＰＤ、６はリセット用ＭＯＳトランジスタ、７は増幅用ＭＯＳトランジスタ、８は画素選択用ＭＯＳトランジスタである。なお、リセット用トランジスタ６はデプレッション型とし、オン時にはＡＰＤを電圧ＶＤＡにリセットする。ＶＤＡはアバランシェ増幅を起こすのに十分な値とすれば、光電流Ｉｐｈはｎ倍に増幅され、ｎ・Ｉｐｈとなる。従って、トランジスタ７のゲート部の容量をＣｓとすると、光電流により発生する電圧信号Ｖｏｕｔは以下のようになる。
【００４２】
Ｖｏｕｔ＝Ｑｓｉｇ／Ｃｓ＝（ｎ・Ｉｐｈ・Ｔｉｎｔ）／Ｃｓ  …（式７）
但し、Ｔｉｎｔは光蓄積期間である。この関係を図４に示す。ここで、横軸は信号電荷量：Ｑｓｉｇ＝Ｉｐｈ・Ｔｉｎｔであり、縦軸は出力信号：Ｖｏｕｔである。即ち、通常のフォトダイオードＰＤの場合に比べ、このＡＰＤでは、特に光電流がＩｏで表されるような低照度時に、出力信号：Ｖｏｕｔは、Ｖｏからｎ・Ｖｏへｎ倍に増幅される。
【００４３】
図５は、図１、図２に示した第１の実施形態を対数変換型イメージセンサに適用した場合の画素の回路図である。図５において、４０は光電変換用アバランシェフォトダイオードＡＰＤ、６は対数圧縮用ＭＯＳトランジスタ、７は増幅用ＭＯＳトランジスタ、８は画素選択用ＭＯＳトランジスタである。なお、トランジスタ６は定常的にサブスレショルド領域で動作する。ＡＰＤは暗電流：Ｉｄがゼロとすれば、暗時の熱平衡極限において、電圧ＶＤＡに収束する。ＶＤＡはアバランシェ増幅を起こすのに十分な値とすれば、光電流Ｉｐｈはｎ倍に増幅され、ｎ・Ｉｐｈとなる。従って、光電流の対数値：ｌｏｇ（Ｉｐｈ）と出力信号：Ｖｓとの関係は図６に示すようになる。
【００４４】
図６において、低照度側の応答限界は、暗電流：Ｉｄ１により律速される。従って通常のフォトダイオードＰＤの場合、（Ｉｐｈ）ｍｉｎ１が応答限界となる。他方、アバランシェフォトダイオードの場合、光電流がｎ倍に増幅される。但し、アバランシェ増幅により暗電流はｎ倍よりは小さいｋ倍増大する。これをＩｄ２で表す。このため、最低照度限界がｎ／ｋ倍向上し、（Ｉｐｈ）ｍｉｎ２が応答限界となる。
【００４５】
図１の構造をもつ画素は、通常のＣＭＯＳ製造プロセスによって容易に作製される。例えば、シリコン基板１上に、イオン注入などによって不純物を導入してＰ型ウェル２、高濃度Ｐ層４１、高濃度Ｎ層４２および高濃度Ｎ層５−１、５−２、５−３、５−４を順次形成し、トランジスタ６をデプレッション型にするための不純物を導入し、各トランジスタ６，７，８のための図示しないゲート絶縁膜を形成し、さらに各トランジスタ６，７，８のためのゲート電極を形成すれば良い。
【００４６】
（第２の実施形態）
図７は、本発明の増幅型固体撮像装置の第２の実施形態における画素の断面図を示す。図１に示した第１の実施形態とは、Ｐ型ウェル２領域以外の光電変換領域の構成のみ異なる。即ち、本実施形態では、光電変換領域に、低濃度Ｐ基板上の高濃度Ｎ層４３、該Ｎ層４３上に形成されたＮ層４３より高濃度のＰ層４４、及び該Ｐ層４４の周縁部に沿って形成されたＰ層４４よりは低濃度のＰ層４５から構成された、アバランシェフォトダイオード４０′が設けられている。この作用を以下に述べる。なお、トランジスタ６は、オン時に電位ＶＤＡがフォトダイオードに印加されるよう、デプレッション型であることが望ましい。
【００４７】
図８（ａ），（ｂ），（ｃ）は、図７中アバランシェフォトダイオード部Ａ−Ａ断面における、濃度分布、電界強度分布、ポテンシャル分布を、それぞれ示す。基板は接地（ＧＮＤ）電位とされる。高濃度Ｎ層４３はゲート６がオンすることによりドレイン５−１にリセットされ、該ドレイン電位ＶＤＡが印加される。高濃度Ｐ層４４は、電源ＶＢにより、負の大きな値の電圧が印加される。Ｎ層４３とＰ層４４は互いに高濃度であり高い濃度勾配を持つ。なお、Ｐ層４４の周縁部は比較的低濃度のＰ層４５により覆われているから、周縁部の濃度勾配は低くなっている。したがって、電界強度の高い領域は、図７でクロスハッチにより示すように、Ｐ層４４の周縁部を除いた平坦部のみとなる。
【００４８】
Ｎ層４３とＰ層４４の両層間には高い電位（ＶＤＡ＋ＶＢ）が印加されるから、接合界面には高い電界強度が発生する。それを図８（ｂ）の｜Ｅ｜ｍａｘで示す。一例として以下の場合を考える。
【００４９】
Ｎ層４３の不純物濃度をＮｎ、Ｐ層４４の不純物濃度をＮｐ、Ｎ層４３の厚さをｄｎとしたとき、
Ｎｎ＝２×１０１９ｃｍ−３、Ｎｐ＝２×１０１７ｃｍ−３、ＶＤＡ＝３．３Ｖ、ＶＢ＝３．３Ｖ、ｄｎ＝３×１０−５ｃｍ                      …（式８）
但し、Ｎ層４３とＰ層４４の両層間には、（ＶＤＡ＋ＶＢ＋φＢＩ）が印加される。ここでφＢＩは、Ｎ層４３とＰ層４４の間のビルトインポテンシャルである。このとき、
Ｅｍａｘ＝６．７５×１０５  Ｖ／ｃｍ                …（式９）
となる。即ち、アバランシェ増幅が起こる電界強度（＞３×１０５Ｖ／ｃｍ）を満たしている。なお、上記条件では、高濃度Ｎ層４３の厚さｄｎが２．３６×１０−５ｃｍ以上のとき、中性領域が残る。この場合、該層の電位はリセット直後ではＶＤＡとなる。本条件でアバランシェ増幅が不十分な場合、ＶＢを更に負の大きな値とすることにより、電界強度を高めることが可能である。
【００５０】
以下では図１の場合と図７の場合を比較する。アバランシェ増幅作用は電子が正孔に比べ圧倒的に高いため、電子のみを考える。図１の場合、クロスハッチにより示す強電界領域を通過する電子は、基板側から流入する成分である。これは、点線で示すＰ基板側空乏層領域３１、及びその下側の中性領域から拡散により流入する成分である。即ち、光電変換される領域としては、半導体の深い領域で発生する信号電荷である。従って、長波長の入射光において増幅作用が顕著となる。これを分光特性で示すと図９のようになる。図９において、アバランシェ増幅をしない場合の分光特性を実線（ａ）とすると、図１に示す構造によりアバランシェ増幅した場合、分光特性は破線（ｂ）のように長波長側が高感度となる特性となる。
【００５１】
他方図７の場合、クロスハッチにより示す強電界領域を通過する電子は、表面側から流入する成分である。これは、点線で示す高濃度Ｐ層４４内の空乏層領域３２、及びその表面側の中性領域から拡散により流入する成分である。即ち、光電変換される領域としては、半導体表面近傍の浅い領域で発生する信号電荷である。従って、短波長の入射光において増幅作用が顕著となる。これを分光特性で示すと、図９において１点鎖線（ｃ）のように短波長側が高感度となる特性となる。
【００５２】
図２の構造をもつ画素は、通常のＣＭＯＳ製造プロセスによって容易に作製される。例えば、シリコン基板１上に、イオン注入などによってＰ型ウェル２、Ｎ層４３、高濃度Ｎ層５−１、５−２、５−３、５−４、低濃度のＰ層４５、上記Ｎ層４３およびＰ層４５よりも高濃度のＰ層４４を順次形成し、トランジスタ６をデプレッション型にするための不純物を導入し、各トランジスタ６，７，８のための図示しないゲート絶縁膜を形成し、さらに各トランジスタ６，７，８のためのゲート電極を形成すれば良い。
【００５３】
（第３の実施形態）
図１０は、本発明の画素を用いて２次元イメージセンサを構成した場合の回路例である。なお、ここでは各画素は図１の場合について説明するが、図７の場合にも同様に議論が可能である。図１０において、各画素は、アバランシェフォトダイオード４０、リセット用ＭＯＳトランジスタ６、増幅用ＭＯＳトランジスタ７、画素選択用ＭＯＳトランジスタ８からなっている。このような画素は行列状に複数配置されている（図１０では２行２列分の画素のみを示す。）。上記画素の列毎に信号線１０５と電源線１０３，１０４とが設けられる一方、上記画素の行毎に制御線１０１，１０２が設けられている。増幅用ＭＯＳトランジスタ７と画素選択用ＭＯＳトランジスタ８とが直列に接続され、トランジスタ８側の端部信号線１０５に、トランジスタ７側の端部が電源線１０４に接続されている。画素選択用ＭＯＳトランジスタ８のゲートは行単位で制御線１０２に接続されている。リセット用ＭＯＳトランジスタ６のゲートは行単位で制御線１０１に接続されている。
【００５４】
アバランシェフォトダイオード４０には電源線１０３からＶＤＡが印加され、アバランシェ増幅が可能な高い電圧とされる。読み出し動作には電源線１０４からＶＤが印加される。アバランシェフォトダイオード４０のリセット動作は、垂直走査回路１０６から制御線１０１を介して印加される制御信号により、１行単位で垂直方向に順次リセットされる。トランジスタ７により増幅されたアバランシェフォトダイオード４０の信号は、垂直走査回路１０７から制御線１０２を介して印加される制御信号により画素選択用トランジスタ８が駆動されることによって、１行単位で垂直方向に順次、信号線１０５へ読み出される。各信号線１０５からの信号は、水平読み出し回路１０８により水平方向に順次読み出され、アンプ回路１０９を介して出力信号ＯＳが得られる。
【００５５】
図１０において電圧ＶＤＡは独立に制御できるようにし、各画素への入射光が弱く光電流が小さい場合には電圧ＶＤＡを高くしてアバランシェ増幅を行わせ、各画素への入射光が強く光電流が大きい場合には電圧ＶＤＡを低くしてアバランシェ増幅を行わせない、等の適応型動作をさせることが可能となる。
【００５６】
【発明の効果】
以上より明らかなように、この発明の増幅型固体撮像装置によれば、極めて高い量子効率が得られる。
【００５７】
また本発明は、リニア変換型のイメージセンサのみでなく、対数変換型イメージセンサにも適用が可能であり、共に低照度時の感度を大幅に改善することが可能となる。
【００５８】
更に本発明は、長波長感度を高める応用にも、逆に短波長感度を高める応用にも、それぞれ適用することが可能となる。
【００５９】
また、本発明では入射光強度に応じてアバランシェ増幅を制御することにより、光適応型のイメージセンサを構成することが可能となる。
【００６０】
更にまた、本発明は通常のＣＭＯＳプロセスにより容易に作製することができ、実現は容易である。
【００６１】
以上により、高性能イメージセンサの形成に本発明は極めて有用となる。
【図面の簡単な説明】
【図１】図１は、本発明の実施形態で、画素の断面図である。
【図２】図２は、図１に示した本発明の実施形態における、深さ方向の濃度、電界強度、ポテンシャルそれぞれの分布を示した図である。
【図３】図３は、本発明の実施形態をリニア変換型イメージセンサに適用した場合の、１画素分の回路図である。
【図４】図４は、図３に示した本発明の実施形態における、光電変換特性を示した図である。
【図５】図５は、本発明の実施形態を対数変換型イメージセンサに適用した場合の、１画素分の回路図である。
【図６】図６は、図５に示した本発明の実施形態における、光電変換特性を示した図である。
【図７】図７は、本発明の他の実施形態で、画素の断面図である。
【図８】図８は、図７に示した本発明の実施形態における、深さ方向の濃度、電界強度、ポテンシャルそれぞれの分布を示した図である。
【図９】図９は、図１および図７に示した本発明の実施形態における、分光特性を示した図である。
【図１０】図１０は、本発明の実施形態を２次元イメージセンサに適用した場合の、４画素分の回路図である。
【図１１】図１１は、従来の実施形態をリニア変換型イメージセンサに適用した場合の、１画素分の回路図である。
【図１２】図１２は、従来の実施形態で、画素の断面図である。
【図１３】図１３は、図１１に示した従来の実施形態における、深さ方向の濃度、電界強度、ポテンシャルそれぞれの分布を示した図である。
【図１４】図１４は、従来の実施形態を対数変換型イメージセンサに適用した場合の、１画素分の回路図である。
【図１５】図１５は、従来の他の実施形態で、画素の断面図である。
【符号の説明】
１  低濃度Ｐ型基板
２  Ｐ型ウェル
４０，４０′  アバランシェフォトダイオード
【図１】
2004363437.tif 000003
【図２】
2004363437.tif 000004
【図３】
2004363437.tif 000005
【図４】
2004363437.tif 000006
【図５】
2004363437.tif 000007
【図６】
2004363437.tif 000008
【図７】
2004363437.tif 000009
【図８】
2004363437.tif 000010
【図９】
2004363437.tif 000011
【図１０】
2004363437.tif 000012
【図１１】
2004363437.tif 000013
【図１２】
2004363437.tif 000014
【図１３】
2004363437.tif 000015
【図１４】
2004363437.tif 000016
【図１５】
2004363437.tif 000017