(57)【要約】【課題】サーマルバジェットの低減が可能であり、且つ、ゲート絶縁膜中への水素原子の拡散を抑制し得る半導体装置及びその製造方法を提供することにある。【解決手段】シリコン基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極１０と、ゲート電極１０の少なくとも上面を覆う第１のシリコン窒化膜８と、ゲート絶縁膜３とゲート電極１０の両側面に第２のシリコン窒化膜１２で形成されたサイドウォール１３とを有する半導体装置において、ゲート電極３と第１のシリコン窒化膜８との間に、第１のシリコン窒化膜８で発生した水素原子がゲート電極１０の上面へと拡散するのを抑制する第１の水素拡散抑制膜７を設け、ゲート電極３とサイドウォール１３との間に、サイドウォール１３で発生した水素原子がゲート絶縁膜３及びゲート電極１０へと拡散するのを抑制する第２の水素拡散抑制膜１１を設ける。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の少なくとも上面を覆うように形成された第１のシリコン窒化膜と、
前記ゲート絶縁膜及び前記ゲート電極の両側面に第２のシリコン窒化膜で形成されたサイドウォールと、
前記第１のシリコン窒化膜及び前記サイドウォールのいずれか一方又は両方で発生した水素原子が前記ゲート絶縁膜及び前記ゲート電極へと拡散するのを抑制する水素拡散抑制手段とを有することを特徴とする半導体装置。
【請求項２】
前記水素拡散抑制手段が、
前記ゲート電極と前記第１のシリコン窒化膜との間に、前記第１のシリコン窒化膜で発生した水素原子の前記ゲート電極への拡散を抑制するように形成された第１の水素拡散抑制膜と、
前記ゲート絶縁膜及び前記ゲート電極と前記サイドウォールとの間に、前記サイドウォールで発生した水素原子の前記ゲート絶縁膜及び前記ゲート電極への拡散を抑制するように形成された第２の水素拡散抑制膜とを含んでいる請求項１記載の半導体装置。
【請求項３】
前記第１の水素拡散抑制膜と前記第１のシリコン窒化膜とが、前記ゲート電極に整合するように形成されており、
前記サイドウォールが、前記ゲート絶縁膜、前記ゲート電極、前記第１の水素拡散抑制膜及び前記第１のシリコン窒化膜の側面を覆うように形成されている請求項２記載の半導体装置。
【請求項４】
前記第１の水素拡散抑制膜が、前記半導体基板、前記ゲート電極、前記第２の水素拡散抑制膜及び前記サイドウォールを覆うように形成されており、
前記第１のシリコン窒化膜が、前記第１の水素拡散抑制膜を覆うように形成されている請求項２記載の半導体装置。
【請求項５】
半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の少なくとも上面を覆う第１のシリコン窒化膜と、前記ゲート電極の側面に第２のシリコン窒化膜で形成されたサイドウォールとを少なくとも有する半導体装置の製造方法であって、
（Ａ）前記第１のシリコン窒化膜及び前記サイドウォールのいずれか一方又は両方で発生した水素原子が前記ゲート絶縁膜及び前記ゲート電極へと拡散するのを抑制する水素拡散抑制手段を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記（Ａ）の工程が、
（ａ）前記ゲート電極と前記第１のシリコン窒化膜との間に、前記第１のシリコン窒化膜で発生した水素原子の前記ゲート電極への拡散を抑制する第１の水素拡散抑制膜を形成する工程と、
（ｂ）前記ゲート絶縁膜及び前記ゲート電極と前記サイドウォールとの間に、前記サイドウォールで発生した水素原子の前記ゲート絶縁膜及び前記ゲート電極への拡散を抑制する第２の水素拡散抑制膜を形成する工程とを有している請求項５記載の半導体装置の製造方法。
【請求項７】
前記（ａ）の工程が、
前記半導体基板上に、前記ゲート絶縁膜と、前記ゲート電極となる導体膜と、前記第１の水素拡散抑制膜と、前記第１のシリコン窒化膜とを順に積層する工程と、前記第１のシリコン窒化膜の上にレジストパターンを形成する工程と、前記レジストパターンをマスクとしてエッチングを行って、前記ゲート絶縁膜、前記ゲート電極、前記第１の水素拡散抑制膜、及び前記第１のシリコン窒化膜の積層体を形成する工程とを有し、
前記（ｂ）の工程が、
前記（ａ）の工程で得られた前記積層体を、前記第２の水素拡散抑制膜で覆う工程と、前記第２のシリコン窒化膜で前記第２の水素拡散抑制膜を覆う工程と、前記第２の水素拡散抑制膜及び前記第２のシリコン窒化膜に異方性エッチングを行って、前記積層体の側面に、前記第２の水素拡散抑制膜を介して、前記第２のシリコン窒化膜のサイドウォールを形成する工程とを有している請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板上に、前記ゲート絶縁膜と、前記ゲート電極となるシリコンの導体膜とを積層する工程と、前記シリコンの導体膜の上にレジストパターンを形成する工程と、前記レジストパターンをマスクとしてエッチングを行って、前記ゲート絶縁膜と前記ゲート電極との積層体を形成する工程と、前記ゲート電極の上面側の一部分をシリサイド化する工程とを更に有し、
前記（ｂ）の工程が、
前記積層体を前記第２の水素拡散抑制膜で覆う工程と、前記第２のシリコン窒化膜で前記第２の水素拡散抑制膜を覆う工程と、前記第２の水素拡散抑制膜及び前記第２のシリコン窒化膜に異方性エッチングを行って、前記積層体の側面に、前記第２の水素拡散抑制膜を介して、前記第２のシリコン窒化膜のサイドウォールを形成する工程とを有し、
前記（ａ）の工程が、
前記積層体、前記（ｂ）の工程で得られた前記第２の水素拡散抑制膜及び前記サイドウォールを、前記第１の水素拡散抑制膜で覆う工程と、前記第１のシリコン窒化膜で前記第１の水素拡散抑制膜を覆う工程とを有している請求項６に記載の半導体装置の製造方法。
【請求項９】
前記第１の水素拡散抑制膜及び前記第２の水素拡散抑制膜がシリコン窒化膜であって、シリコン原子と水素原子との結合を含まないシリコンのソースガスと窒素のソースガスとを用いて成膜されており、
前記第１のシリコン窒化膜及び前記第２のシリコン窒化膜が、シリコン原子と水素原子との結合を含むシリコンのソースガスと窒素のソースガスとを用いて成膜されている請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記シリコン原子と水素原子との結合を含まない前記シリコンのソースガスが、テトラクロロシリコン（ＳｉＣｌ４）又はヘキサクロロジシラン（Ｓｉ２Ｃｌ６）を含むガスである請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記窒素のソースガスが、アンモニア（ＮＨ３）、モノメチルアミン（ＣＮＨ５）、ヒドラジン（Ｎ２Ｈ４）のうちのいずれか一種又はこれらの誘導体の一つを少なくとも含むガスである請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記シリコン原子と水素原子との結合を含むシリコンのソースガスが、ＳｉＨ２Ｃｌ２、ＳｉＨ２［ＮＨ（Ｃ４Ｈ９）］２、ＳｉＨ４のうちのいずれか一種を少なくとも含むガスである請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記第１水素拡散抑制膜が、前記第１のシリコン窒化膜の成膜温度よりも高い成膜温度で成膜されたシリコン窒化膜であり、
前記第２の水素拡散抑制膜が、前記第２のシリコン窒化膜の成膜温度よりも高い成膜温度で成膜されたシリコン窒化膜である請求項６に記載の半導体装置の製造方法。
【請求項１４】
前記第１の水素拡散抑制膜及び前記第２の水素拡散抑制膜が、７５０〜８００℃の成膜温度で成膜されており、前記第１のシリコン窒化膜及び前記第２のシリコン窒化膜が、４００℃〜６５０℃の成膜温度で成膜されている請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記ゲート電極となる導体膜が、複数の種類の金属膜を積層して形成されている請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、ゲート絶縁膜の薄膜化が可能なポリメタルゲート電極やシリサイドゲート電極が用いられた半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来から、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）においては、チップの集積度を上げるために、ＬＳＩを構成する素子であるＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の微細化や動作電圧の低電圧化が進められている。
【０００３】
一方、素子の高集積化は、配線抵抗の増大化を引き起こし、素子の速度を低下させてしまう。このため、素子の速度の向上を図ることを目的として、例えばメモリのワードラインに接続されるゲート電極においては、これまでのコバルトシリサイド膜に代えてそれよりも低抵抗のタングステン膜を使用したポリメタルゲート電極の研究が行われている。
【０００４】
図５及び図６を用いて、ポリメタルゲート電極を備えた従来の半導体装置について説明する（例えば、特許文献１参照）。先ず、従来の半導体装置の構成について図５を用いて説明する。図５は、従来の半導体装置の構成を示す断面図である。なお、図５では、半導体装置の一部を構成するｐチャンネルＭＯＳトランジスタのみを示しており、絶縁部分にのみハッチングを施している。
【０００５】
図５に示すように、従来の半導体装置は、ｐ型のシリコン基板４１を備えている。シリコン基板４１には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法によって、複数の素子分離４２ａ及び４２ｂ（図５及び図６においては、一対の素子分離４２ａ及び４２ｂのみを示す）が、所定の間隔をおいて、シリコン基板４１上に露出するように形成されている。
【０００６】
素子分離４２ａと４２ｂとの間には、ｐチャンネルＭＯＳトランジスタが形成されている。具体的には、シリコン基板４１の内部に、素子分離４２ａから４２ｂにかけてｎウェル（ｎ  ｗｅｌｌ）が形成されている。シリコン基板４１上の素子分離４２ａと４２ｂとの間には、ゲート絶縁膜４３及びポリメタルゲート電極４９が順に互いに整合するように積層されている。ポリメタルゲート電極４９は、ゲート絶縁膜４３の上に形成されたアモルファスシリコン膜４４と、アモルファスシリコン膜４４の上に形成された窒化タングステン（ＷＮ）膜４５と、窒化タングステン（ＷＮ）膜４５の上に形成されたタングステン（Ｗ）膜４６とによって構成されている。ポリメタルゲ―ト電極４９の上には、ゲートキャップ層となるシリコン窒化膜４７が、ポリメタルゲート電極４９に整合するように積層されている。
【０００７】
また、ゲート絶縁膜４３、ポリメタルゲート電極４９及びシリコン窒化膜４７の両側面を覆うようにサイドウォール５１が形成されている。各サイドウォール５１下のシリコン基板４１の表層部分には、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域５２ａ及び５２ｂがそれぞれ形成されている。また、素子分離４２ａとサイドウォール５１との間におけるシリコン基板４１の表層部分にはソース（ｐ＋）領域５３が形成されており、素子分離４２ｂとサイドウォール５１との間におけるシリコン基板４１の表層部分にはドレイン（ｐ＋）領域５４が形成されている。
【０００８】
次に、図５に示す従来の半導体装置の製造方法について図６を用いて説明する。図６は、図５に示す半導体装置の製造方法を示す断面図であり、図６（ａ）〜（ｅ）は一連の主な工程を示している。なお、図６においても、図５と同様に、半導体装置の一部を構成するｐチャンネルＭＯＳトランジスタのみを示しており、絶縁部分にのみハッチングを施している。
【０００９】
最初に、図６（ａ）に示すように、シリコン基板４１に、素子分離４２ａ及び４２ｂを形成する。具体的には、シリコン基板４１の表面に、所定の間隔で複数の素子絶縁分離用の浅い溝を形成し、シリコン基板４１の全面に、シリコン酸化膜を成膜する。シリコン酸化膜の成膜は、この溝の内部がシリコン酸化膜で埋まるまで行う。更に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等によって、この溝の内部に堆積したシリコン窒化膜の表面とシリコン基板４１の表面とが整合するまで平坦化を行う。素子分離４２ａ及び４２ｂの形成後、これらで挟まれたイオン注入領域にリン（Ｐ）及び砒素（Ａｓ）をイオン注入して、シリコン基板４１の内部にｎウェルを形成する。
【００１０】
次に、図６（ｂ）に示すように、ＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ）装置により急速加熱を行って、シリコン基板４１、素子分離４２ａ及び４２ｂが覆われるように、酸化膜または酸窒化膜で形成されたゲート絶縁膜４３を形成する。更に、ＬＰ−ＣＶＤ装置によって、ゲート絶縁膜４３上に、ＳｉＨ４ガスの雰囲気下でアモルファスシリコン（Ａｍｏｒｐｈｏｕｓ  Ｓｉ）膜４４を成膜し、ホウ素（Ｂ）をイオン注入してゲートドーピングを行う。
【００１１】
その後、アモルファスシリコン膜４４の上に、窒化タングステン（ＷＮ）膜４５、タングステン（Ｗ）膜４６を順次成膜する。そして、タングステン膜４６上に、ゲートキャップ層となるシリコン窒化膜４７をＳｉＨ２Ｃｌ２ガスとＮＨ３ガスとの混合ガスの雰囲気下で成膜する。シリコン窒化膜４７はＬＰ−ＳｉＮ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  Ｓｉｌｉｃｏｎ  Ｎｉｔｒｉｄｅ）膜である。更に、ゲートパターンを形成するため、シリコン窒化膜４７上の素子分離４２ａ及び４２ｂの間となる所定の位置に、フォトレジストパターン４８を形成する。
【００１２】
次に、図６（ｃ）に示すように、フォトレジストパターン４８をマスクとして、ゲート絶縁膜４３、アモルファスシリコン膜４４、窒化タングステン（ＷＮ）膜４５、タングステン（Ｗ）膜４６及びシリコン窒化膜４７に対してエッチングを行う。この結果、アモルファスシリコン膜４４、窒化タングステン（ＷＮ）膜４５及びタングステン（Ｗ）膜４６で構成されたポリメタルゲート電極４９が得られる。その後、フォトレジストパターン４８を除去する。
【００１３】
次いで、図６（ｄ）に示すように、ゲート絶縁膜４３、ポリメタルゲート電極４９及びシリコン窒化膜４７で構成された積層体と、シリコン基板４１とを覆うように、ＳｉＨ２Ｃｌ２ガスとＮＨ３ガスとの混合ガスの雰囲気下で、シリコン窒化膜５０を成膜する。シリコン窒化膜５０も、上述したシリコン窒化膜４７と同様のＬＰ−ＳｉＮ膜である。
【００１４】
次に、図６（ｅ）に示すように、シリコン窒化膜５０に異方性のドライエッチングを施して、ゲート絶縁膜４３、ポリメタルゲート電極４９及びシリコン窒化膜４７の両側面を覆うサイドウォール５１を形成する。次に、サイドウォール５１をマスクとして、シリコン基板４１に、ホウ素（Ｂ）を低濃度でイオン注入し、その後、ホウ素（Ｂ）を高濃度でイオン注入する。これにより、サイドウォール５１下のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域５２ａ及び５２ｂと、素子分離４２ａとサイドウォール５１との間に位置するソース（ｐ＋）領域５３と、素子分離４２ｂとサイドウォール５２との間に位置するドレイン（ｐ＋）領域５４とが形成される。
【００１５】
このようにして形成したポリメタルゲート電極４９を備えたＭＯＳトランジスタにおいては、配線抵抗を小さくすることができるため、集積度が高い場合であっても速度の低下を抑制することができる。
【００１６】
【特許文献１】
特開２００１−１６８０９７号公報
【００１７】
【発明が解決しようとする課題】
しかしながら、上記図６で示した方法で形成された、アモルファスシリコン膜４４、窒化タングステン（ＷＮ）膜４５及びタングステン（Ｗ）膜４６で構成されたポリメタルゲート電極４９においては、下層のアモルファスシリコン膜４４とゲート絶縁膜４３との界面及びこの界面の近傍に多量の水素原子（Ｈ）が存在している。このため、この水素原子（Ｈ）によってトランジスタの閾値電圧（Ｖｔｈ）の変動や、オン電流（Ｉｏｎ）の劣化が生じるという問題がある。この問題について以下に説明する。
【００１８】
上記図６の例では、ゲートキャップ層を構成しているシリコン窒化膜４７と、サイドウォール５１を構成しているシリコン窒化膜５０との成膜には、上述したように、Ｓｉ−Ｈ結合を含むシリコンのソースガスとＮ−Ｈ結合を含む窒素のソースガスとが用いられる。また、ゲートキャップ層を構成しているシリコン窒化膜４７は、６５０℃〜８００℃の温度下で成膜さているのに対し、サイドウォール５１を構成しているシリコン窒化膜５０は、サーマルバジェット低減のため、４００℃〜６００℃の温度下で成膜されている。
【００１９】
このため、比較的低温で成膜されるシリコン窒化膜５０では、成膜時に未反応のＳｉ−Ｈ結合及びＮ−Ｈ結合が生じやすく、サイドウォール５１（シリコン窒化膜５０）中には、シリコン窒化膜４７中に比べて、シリコン窒化膜５０の成膜時に生じた未反応のＳｉ−Ｈ結合及びＮ−Ｈ結合が多く存在している。
【００２０】
また、サイドウォール５１の形成後、シリコン基板４１には種々の処理が施されて熱が加えられ、ゲートキャップ層を構成しているシリコン窒化膜４７中や、サイドウォール５１（シリコン窒化膜５０）中の未反応のＳｉ−Ｈ結合及びＮ−Ｈ結合から水素原子（−Ｈ基）が分離される。分離された水素原子（−Ｈ基）はゲート絶縁膜４３やゲート電極４９へと拡散する。
【００２１】
この場合、サイドウォール５１中に含まれる未反応のＳｉ−Ｈ結合及びＮ−Ｈ結合の数は多いため、サイドウォール５１からは多くの水素原子（−Ｈ基）が、ゲート絶縁膜４３やゲート電極４９へと拡散し、電子トラップとして作用する。この結果、上述したトランジスタの閾値電圧の変動や、オン電流の劣化が生じるのである。なお、シリコン窒化膜４７中に含まれる未反応のＳｉ−Ｈ結合及びＮ−Ｈ結合の数は少なく、シリコン窒化膜４７から拡散される水素原子（−Ｈ基）の数も少ないため、上記のような問題は生じないと考えられる。
【００２２】
一方、水素拡散による問題は、サイドウォール５１を構成するシリコン窒化膜５０の成膜温度を、シリコン窒化膜４７の成膜温度と同様にすることによって解決できるとも考えられるが、この場合は、サーマルバジェットの低減が図れないという問題が生じてしまう。
【００２３】
なお、サーマルバジェットの低減の点にだけ着目すると、シリコン窒化膜５０及びシリコン窒化膜４７の両方を上述した低温で成膜することが好ましく、このことから、シリコン窒化膜５０及びシリコン窒化膜４７の両方を上述した低温で成膜した上で、水素原子（−基）の拡散を抑制することが求められている
本発明の目的は、サーマルバジェットの低減が可能であり、且つ、ゲート絶縁膜中への水素原子の拡散を抑制し得る半導体装置及びその製造方法を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するために本発明にかかる半導体装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の少なくとも上面を覆うように形成された第１のシリコン窒化膜と、前記ゲート絶縁膜及び前記ゲート電極の両側面に第２のシリコン窒化膜で形成されたサイドウォールと、前記第１のシリコン窒化膜及び前記サイドウォールのいずれか一方又は両方で発生した水素原子が前記ゲート絶縁膜及び前記ゲート電極へと拡散するのを抑制する水素拡散抑制手段とを有することを特徴とする。
【００２５】
上記本発明にかかる半導体装置においては、前記水素拡散抑制手段が、前記ゲート電極と前記第１のシリコン窒化膜との間に、前記第１のシリコン窒化膜で発生した水素原子の前記ゲート電極への拡散を抑制するように形成された第１の水素拡散抑制膜と、前記ゲート絶縁膜及び前記ゲート電極と前記サイドウォールとの間に、前記サイドウォールで発生した水素原子の前記ゲート絶縁膜及び前記ゲート電極への拡散を抑制するように形成された第２の水素拡散抑制膜とを含んでいる態様とするのが好ましい。
【００２６】
上記態様においては、前記第１の水素拡散抑制膜と前記第１のシリコン窒化膜とが、前記ゲート電極に整合するように形成されており、前記サイドウォールが、窒化膜前記ゲート絶縁膜、前記ゲート電極、前記第１の水素拡散抑制膜及び前記第１のシリコンの側面を覆うように形成されているのが好ましい。また、上記態様においては、前記第１の水素拡散抑制膜が、前記半導体基板、前記ゲート電極、前記第２の水素拡散抑制膜及び前記サイドウォールを覆うように形成されており、前記第１のシリコン窒化膜が、前記第１の水素拡散抑制膜を覆うように形成されているのが好ましい。
【００２７】
次に、上記目的を達成するために本発明にかかる半導体装置の製造方法は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の少なくとも上面を覆う第１のシリコン窒化膜と、前記ゲート電極の側面に第２のシリコン窒化膜で形成されたサイドウォールとを少なくとも有する半導体装置の製造方法であって、（Ａ）前記第１のシリコン窒化膜及び前記サイドウォールのいずれか一方又は両方で発生した水素原子が前記ゲート絶縁膜及び前記ゲート電極へと拡散するのを抑制する水素拡散抑制手段を形成する工程を有することを特徴とする。
【００２８】
上記本発明にかかる半導体装置の製造方法においては、前記（Ａ）の工程が、（ａ）前記ゲート電極と前記第１のシリコン窒化膜との間に、前記第１のシリコン窒化膜で発生した水素原子の前記ゲート電極への拡散を抑制する第１の水素拡散抑制膜を形成する工程と、（ｂ）前記ゲート絶縁膜及び前記ゲート電極と前記サイドウォールとの間に、前記サイドウォールで発生した水素原子の前記ゲート絶縁膜及び前記ゲート電極への拡散を抑制する第２の水素拡散抑制膜を形成する工程とを有している態様とするのが好ましい。
【００２９】
上記態様においては、前記（ａ）の工程が、前記半導体基板上に、前記ゲート絶縁膜と、前記ゲート電極となる導体膜と、前記第１の水素拡散抑制膜と、前記第１のシリコン窒化膜とを順に積層する工程と、前記第１のシリコン窒化膜の上にレジストパターンを形成する工程と、前記レジストパターンをマスクとしてエッチングを行って、前記ゲート絶縁膜、前記ゲート電極、前記第１の水素拡散抑制膜、及び前記第１のシリコン窒化膜の積層体を形成する工程とを有し、前記（ｂ）の工程が、前記（ａ）の工程で得られた前記積層体を、前記第２の水素拡散抑制膜で覆う工程と、前記第２のシリコン窒化膜で前記第２の水素拡散抑制膜を覆う工程と、前記第２の水素拡散抑制膜及び前記第２のシリコン窒化膜に異方性エッチングを行って、前記積層体の側面に、前記第２の水素拡散抑制膜を介して、前記第２のシリコン窒化膜のサイドウォールを形成する工程とを有しているのが好ましい。この場合、前記ゲート電極となる導体膜は、複数の種類の金属膜を積層して形成されているのが好ましい。
【００３０】
また、上記態様においては、前記半導体基板上に、前記ゲート絶縁膜と、前記ゲート電極となるシリコンの導体膜とを積層する工程と、前記シリコンの導体膜の上にレジストパターンを形成する工程と、前記レジストパターンをマスクとしてエッチングを行って、前記ゲート絶縁膜と前記ゲート電極との積層体を形成する工程と、前記ゲート電極の上面側の一部分をシリサイド化する工程とを更に有し、前記（ｂ）の工程が、前記積層体を前記第２の水素拡散抑制膜で覆う工程と、前記第２のシリコン窒化膜で前記第２の水素拡散抑制膜を覆う工程と、前記第２の水素拡散抑制膜及び前記第２のシリコン窒化膜に異方性エッチングを行って、前記積層体の側面に、前記第２の水素拡散抑制膜を介して、前記第２のシリコン窒化膜のサイドウォールを形成する工程とを有し、前記（ａ）の工程が、前記積層体、前記（ｂ）の工程で得られた前記第２の水素拡散抑制膜及び前記サイドウォールを、前記第１の水素拡散抑制膜で覆う工程と、前記第１のシリコン窒化膜で前記第１の水素拡散抑制膜を覆う工程とを有しているのが好ましい。
【００３１】
更に、上記態様においては、前記第１の水素拡散抑制膜及び前記第２の水素拡散抑制膜がシリコン窒化膜であって、シリコン原子と水素原子との結合を含まないシリコンのソースガスと窒素のソースガスとを用いて成膜されており、前記第１のシリコン窒化膜及び前記第２のシリコン窒化膜が、シリコン原子と水素原子との結合を含むシリコンのソースガスと窒素のソースガスとを用いて成膜されているのが好ましい。
【００３２】
この場合、前記シリコン原子と水素原子との結合を含まないシリコンのソースガスとしては、テトラクロロシリコン（ＳｉＣｌ４）又はヘキサクロロジシラン（Ｓｉ２Ｃｌ６）を含むガスが挙げられる。また、前記シリコン原子と水素原子との結合を含むシリコンのソースガスとしては、ＳｉＨ２Ｃｌ２、ＳｉＨ２［ＮＨ（Ｃ４Ｈ９）］２、ＳｉＨ４のうちのいずれか一種を少なくとも含むガスが挙げられる。更に、前記窒素のソースガスとしては、アンモニア（ＮＨ３）、モノメチルアミン（ＣＮＨ５）、ヒドラジン（Ｎ２Ｈ４）のうちのいずれか一種又はこれらの誘導体の一つを少なくとも含むガスが挙げられる。
【００３３】
また、上記態様においては、前記第１水素拡散抑制膜が、前記第１のシリコン窒化膜の成膜温度よりも高い成膜温度で成膜されたシリコン窒化膜であるの好ましい。具体的には、前記第１の水素拡散抑制膜が、７５０〜８００℃の成膜温度で成膜されており、前記第１のシリコン窒化膜が、４００℃〜６５０℃の成膜温度で成膜されているのが好ましい。更に、前記第２の水素拡散抑制膜が、前記第２のシリコン窒化膜の成膜温度よりも高い成膜温度で成膜されたシリコン窒化膜であるのが好ましい。具体的には、前記第２の水素拡散抑制膜が、７５０〜８００℃の温度で成膜されており、前記第２のシリコン窒化膜が、成膜温度４００℃〜６５０℃で成膜されているのが好ましい。
【００３４】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１にかかる半導体装置及び半導体装置の製造方法について、図１及び図２を参照しながら説明する。先ず、本実施の形態１にかかる半導体装置の構成について図１を用いて説明する。図１は、本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。なお、図１では、半導体装置の一部を構成するｐチャネルＭＯＳトランジスタのみを示しており、絶縁部分にのみハッチングを施している。
【００３５】
図１に示すように、本実施の形態１にかかる半導体装置も、従来と同様に、ｐ型のシリコン基板１を備えている。ｐ型のシリコン基板１には、ＳＴＩ法によって、複数の素子分離２ａ及び２ｂ（図１では、素子分離２ａ及び２ｂのみを示している。）が、所定の間隔をおいて、シリコン基板１上に露出するように形成されている。
【００３６】
素子分離２ａと２ｂとの間には、ｐチャンネルＭＯＳトランジスタが形成されている。具体的には、従来と同様に、シリコン基板１の内部に、素子分離２ａから２ｂにかけてｎウェル（ｎ  ｗｅｌｌ）が形成されている。また、シリコン基板１上の素子分離２ａと２ｂとの間には、ゲート絶縁膜３及びゲート電極１０が順に互いに整合するように積層されている。
【００３７】
ゲート電極１０は、ゲート絶縁膜３の上に形成されたアモルファスシリコン膜４と、アモルファスシリコン膜４の上に形成された窒化チタン（ＴｉＮ）膜５と、窒化チタン（ＴｉＮ）膜５の上に形成されたタングステン（Ｗ）膜６とによって構成されたポリメタルゲート電極である。
【００３８】
但し、本実施の形態１においては、従来と異なり、ゲ―ト電極１０と、ゲートキャップ層となるシリコン窒化膜８との間に、水素拡散抑制膜７が形成されている。このため、水素拡散抑制膜７によって、シリコン窒化膜８において発生した水素原子（−Ｈ基）がゲート電極１０へと拡散するが抑制されている。また、水素拡散抑制膜７とシリコン窒化膜８とは、ゲート電極１０に整合するように形成されている。
【００３９】
更に、本実施の形態１では、ゲート絶縁膜３、ゲート電極１０、第１の水素拡散抑制膜７及びシリコン窒化膜４７の両側面と、第２のシリコン窒化膜で形成されたサイドウォール１３との間には、水素拡散抑制膜１１が形成されている。このため、水素拡散抑制膜１１によって、サイドウォール１３において発生した水素原子がゲート絶縁膜３及びゲート電極１０へと拡散することが抑制されている。また、水素拡散抑制膜１１によって、シリコン窒化膜８において発生した水素原子がサイドウォール１３に侵入するのも抑制されるため、シリコン窒化膜８において発生した水素原子が、サイドウォール１３を介して、ゲート絶縁膜３及びゲート電極１０へと拡散することも抑制されている。サイドウォール１３は水素拡散抑制膜１１を覆うように形成されている。
【００４０】
なお、本明細書においては、以下、ゲート電極の上面に位置するシリコン窒化膜を第１のシリコン窒化膜といい、ゲート電極の上面に位置する水素拡散抑制膜を第１の水素拡散抑制膜という。また、本明細書においては、以下、ゲート電極のサイドウォールとなるシリコン窒化膜を第２のシリコン窒化膜といい、第２のシリコン窒化膜によって被覆される水素拡散抑制膜を第２の水素拡散抑制膜という。
【００４１】
本実施の形態１においても、従来と同様に、各サイドウォール１３下のシリコン基板１の表層部分には、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１４ａ及び１４ｂが形成されている。また、素子分離２ａとサイドウォール１３との間におけるシリコン基板１の表層部分にはソース（ｐ＋）領域１５が形成されており、素子分離２ｂとサイドウォール１３との間におけるシリコン基板１の表層部分にはドレイン（ｐ＋）領域１６が形成されている。
【００４２】
次に、図１に示す本実施の形態１にかかる半導体装置の製造方法について図２を用いて説明する。図２は、図１に示す半導体装置の製造方法を示す断面図であり、図２（ａ）〜（ｅ）は、一連の主な工程を示している。なお、図２には、図１と同様に、半導体装置の一部を構成するｐチャネルＭＯＳトランジスタのみを示しており、絶縁部分にのみハッチングを施している。
【００４３】
最初に、図２（ａ）に示すように、ｐ型のシリコン基板１に、所定の間隔をおいて素子分離２ａ及び２ｂを形成し、素子分離２ａと２ｂとの間に挟まれたイオン注入領域に、リン（Ｐ）及び砒素（Ａｓ）をイオン注入してｎウェルを形成する。なお、図２（ａ）に示す工程は、従来技術において図６（ａ）を参照して説明した従来の工程と同様に行われる。本発明においては、素子分離は、ＳＴＩ法の代わりに、ＬＯＣＯＳ法等を用いて形成することもできる。
【００４４】
次に、図２（ｂ）に示すように、ＲＴＰ装置より急速加熱を行って、シリコン基板１、素子分離２ａ及び２ｂが覆われるように、酸化膜又は酸窒化膜のゲート絶縁膜３を形成する。更に、ＬＰ−ＣＶＤ装置によって、ゲート絶縁膜３の上に、ＳｉＨ４ガスの雰囲気下でアモルファスシリコン膜４を成膜し、ホウ素（Ｂ）をイオン注入してゲートドーピングを行う。
【００４５】
その後、アモルファスシリコン膜４の上に、窒化チタン（ＴｉＮ）膜５、タングステン（Ｗ）膜６を順次成膜する。アモルファスシリコン膜４、窒化チタン膜５及びタングステン膜６は、後述の図２（ｃ）に示すようにゲート電極となる導体膜である。ここまでも、窒化タングステン膜の代わりに窒化チタン膜５を用いる以外は、従来技術において図６（ｂ）を参照して説明した従来の工程と同様に行われる。
【００４６】
但し、本実施の形態１では、図２（ｂ）に示すように、タングステン膜６の上に、第１の水素拡散抑制膜７を形成し、第１の水素拡散抑制膜７の上に、ゲートキャップ層となるシリコン窒化膜８を形成しており、タングステン膜６の上に直接シリコン窒化膜８を形成する従来の工程と異なっている。
【００４７】
その後、図２（ｂ）に示すように、従来と同様に、第１のシリコン窒化膜８の上の素子分離２ａ及び２ｂの間となる所定の位置に、ゲートパターンを形成するためのレジストパターン９をフォトリソグラフィー法により形成する。
【００４８】
次に、図２（ｃ）に示すように、レジストパターン８をマスクとして、ゲート絶縁膜３、アモルファスシリコン膜４、窒化チタン（ＴｉＮ）膜５、タングステン（Ｗ）膜６、第１の水素拡散抑制膜７及びシリコン窒化膜８に対してエッチングを行う。その後、フォトレジストパターン９を除去する。この結果、アモルファスシリコン膜４、窒化チタン膜５及びタングステン膜６によって構成されたゲート電極１０が得られる。なお、図２（ｃ）に示す工程は、従来技術において図６（ｃ）を参照して説明した従来の工程と同様に行われるが、ゲート絶縁膜３、アモルファスシリコン膜４、窒化チタン（ＴｉＮ）膜５、タングステン（Ｗ）膜６及び第１のシリコン窒化膜８に加えて、第１の水素拡散抑制膜７に対してもエッチングが行われる点で異なっている。
【００４９】
次に、図２（ｄ）に示すように、本実施の形態１では、ゲート絶縁膜３、ゲート電極１０、第１の水素拡散抑制膜７、及び第１のシリコン窒化膜８で構成された積層体と、シリコン基板１とを覆うように、第２の水素拡散抑制膜１１を成膜する。更に、第２の水素拡散抑制膜１１を覆うように、サイドウォールとなる第２のシリコン窒化膜１２を成膜する。
【００５０】
次いで、図２（ｅ）に示すように、第２の水素拡散抑制膜１１及び第２のシリコン窒化膜１２に異方性のドライエッチングを行う。この結果、ゲート絶縁膜３、ゲート電極１０、第１の水素拡散抑制膜７、及び第１のシリコン窒化膜８によって構成された積層体の両側面は第２の水素拡散抑制膜１１によって覆われ、第２の水素拡散抑制膜１１は、第２のシリコン窒化膜１２によって形成されたサイドウォール１３で覆われる。
【００５１】
次に、サイドウォール１３をマスクとして、シリコン基板１に、ホウ素（Ｂ）を低濃度でイオン注入し、その後、ホウ素（Ｂ）を高濃度でイオン注入する。これにより、各サイドウォール１３下のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１４ａ及び１４ｂと、素子分離２ａとサイドウォール１３との間に位置するソース（ｐ＋）領域１５と、素子分離２ｂとサイドウォール１３との間に位置するドレイン（ｐ＋）領域１６とが形成される。なお、このイオン注入工程は、従来技術において図６（ｅ）を参照して説明した従来の工程と同様に行われる。その後、層間絶縁膜、コンタクトホール、ビアホール、及び金属配線（図示せず）が形成されて、半導体装置が完成する。
【００５２】
ここで、本実施の形態１における第１の水素拡散抑制膜８、第２の水素拡散抑制膜１１、ゲートキャップ層を構成する第１のシリコン窒化膜７、及びサイドウォール１３を構成する第２のシリコン窒化膜１２の形成と、第１の水素拡散抑制膜７及び第２の水素拡散抑制膜１１による水素原子の拡散の抑制について説明する。
【００５３】
本実施の形態１では、第１のシリコン窒化膜８及び第２のシリコン窒化膜１２の成膜は、シリコン原子と水素原子との結合（Ｓｉ−Ｈ結合）を含むシリコンのソースガスと、窒素のソースガスとの混合ガスの雰囲気下で行われている。
【００５４】
このため、第１のシリコン窒化膜８及び第２のシリコン窒化膜１２の成膜時には、未反応のＳｉ−Ｈ結合とＮ−Ｈ結合とが多く生じている。よって、従来技術において既述したように、図２（ｅ）で示す工程が終了した後に、シリコン基板１に熱が加わると、第１のシリコン窒化膜８及び第２のシリコン窒化膜１２の成膜時に生じた未反応のＳｉ−Ｈ結合とＮ−Ｈ結合とから水素原子（−Ｈ基）が分離され、第１のシリコン窒化膜８、及び第２のシリコン窒化膜１２によって形成されたサイドウォール１３において分離された水素原子（−Ｈ基）は、ゲート電極１０及びゲート絶縁膜３に向かって拡散する。
【００５５】
また、後述するように、本実施の形態１では、図５及び６を参照して説明した従来の半導体装置と異なり、第１のシリコン窒化膜８も、Ｓｉ−Ｈ結合を含むシリコンのソースガスを用いて、比較的低温で成膜されている。このため、本実施の形態１では、図５及び６を参照して説明した従来の半導体装置に比べて、第１のシリコン窒化膜８及びサイドウォール１３において発生してゲート電極１０及びゲート絶縁膜３に向かって拡散する水素原子（−Ｈ基）の数は多いといえる。
【００５６】
一方、本実施の形態１では、第１の水素拡散抑制膜７及び第２の水素拡散抑制膜１１はシリコン窒化膜であり、これらの成膜は、枚葉方式のＣＶＤ装置によって、シリコン原子と水素原子との結合（Ｓｉ−Ｈ結合）を含まないシリコンのソースガスと、窒素のソースガスとの混合ガスの雰囲気下で行われている。
【００５７】
よって、第１の水素拡散抑制膜７及び第２の水素拡散抑制膜８の成膜時には、未反応の水素結合としてはＮ−Ｈ結合しか発生しないので、図２（ｅ）で示す工程が終了した後に、未反応の水素結合から分離する水素結合の数は、第１のシリコン窒化膜８及び第２のシリコン窒化膜１２よりも少ないと言える。また、一般に、シリコン窒化膜は緻密な分子構造を有しているため、外部からシリコン窒化膜へと拡散してきた水素原子は、シリコン窒化膜によって律速されることとなる。
【００５８】
このため、図１及び図２に示すように第１の水素拡散抑制膜７及び第２の水素拡散抑制膜８として、未反応の水素結合の数が少ないシリコン窒化膜を設けておけば、ゲート電極１０及びゲート絶縁膜３へと拡散する水素原子の数は従来技術において示した図５及び図６の例に比べて減少することとなる。
【００５９】
つまり、ゲートキャップ層を構成している第１のシリコン窒化膜８において発生した水素原子（−Ｈ基）が、ゲート電極１０の上面へと拡散するのは、第１の水素拡散抑制膜７によって抑制される。また、サイドウォール１３を構成している第２のシリコン窒化膜１２において発生した水素原子（−Ｈ基）が、ゲート電極１０の側面へと拡散するのは、第２の水素拡散抑制膜１１によって抑制される。更に、第１のシリコン窒化膜８において発生した水素原子が、サイドウォール１３に侵入するのも抑制され、結果、第１のシリコン窒化膜８において発生した水素原子が、サイドウォール１３を介して、ゲート電極１０の側面へと拡散するのも、第２の水素拡散抑制膜１１によって抑制される。
【００６０】
このことから、本実施の形態１では、上述したように、発生する水素原子（−Ｈ基）の数は、従来に比べて多いにも拘わらず、これらがゲート電極１０及びゲート絶縁膜３へと拡散するのが抑制される。
【００６１】
なお、第１のシリコン窒化膜８及び第２のシリコン窒化膜１２の成膜に用いる、Ｓｉ−Ｈ結合を含むシリコンのソースガスの好ましい例としては、ＳｉＨ２Ｃｌ２（ジクロロシラン）ガス、ＳｉＨ２［ＮＨ（Ｃ４Ｈ９）］２（ビスターシャリーブチルシラン（ＢＴＢＡＳ））ガス、及びＳｉＨ４（シラン）ガスが挙げられる。
【００６２】
また、第１の水素拡散抑制膜７及び第２の水素拡散抑制膜１１の成膜に用いる、Ｓｉ−Ｈ結合を含まないシリコンのソースガスの好ましい例としては、ＳｉＣｌ４（テトラクロロシリコン）ガスや、Ｓｉ２Ｃｌ６（ヘキサクロロジシラン）ガスが挙げられる。
【００６３】
更に、第１の水素拡散抑制膜７、第２の水素拡散抑制膜１１、第１のシリコン窒化膜８及び第２のシリコン窒化膜１２の成膜に用いる窒素のソースガスの例としては、アンモニア（ＮＨ３）ガス、モノメチルアミン（ＣＮＨ５）ガス、ヒドラジン（Ｎ２Ｈ４）ガス、これらの混合ガスが挙げられる。更に、アンモニア（ＮＨ３）、モノメチルアミン（ＣＮＨ５）、ヒドラジン（Ｎ２Ｈ４）のいずれかの誘導体を少なくとも含むガスも挙げられる。
【００６４】
また、第１のシリコン窒化膜８及び第２のシリコン窒化膜１２の成膜は、上述したようにＳｉ−Ｈ結合を含むシリコンのソースガスを用いて行われている。よって、第１のシリコン窒化膜８及び第２のシリコン窒化膜１２は、一般的なシリコン窒化膜の成膜温度（７００℃〜８００℃）よりも低い温度で成膜することができる。本実施の形態１では、第１の水素拡散抑制膜７及び第２の水素拡散抑制膜１１の成膜温度は、第１のシリコン窒化膜８及び第２のシリコン窒化膜１２の成膜温度よりも高く設定されている。
【００６５】
具体的には、第１の水素拡散抑制膜７及び第２の水素拡散抑制膜１１は、成膜温度を７００℃〜８５０℃、好ましくは７５０℃〜８００℃に設定し、成膜時間を１０秒〜２分、好ましくは３０秒〜１分に設定して成膜されている。第１のシリコン窒化膜８及び第２のシリコン窒化膜１２は、成膜温度を４００℃〜６５０℃、好ましくは５００℃〜６００℃に設定し、成膜時間を６０分〜４００分、好ましくは２００分〜３００分に設定して成膜されている。
【００６６】
このように、本実施の形態１では、第１の水素拡散抑制膜７及び第２の水素拡散抑制膜１１の成膜温度を比較的高温に設定し、第１のシリコン窒化膜８及び第２のシリコン窒化膜１２の成膜温度を比較的高温に設定しているため、第１の水素拡散抑制膜７及び第２の水素拡散抑制膜１１に生じる未反応の水素結合の数は、第１のシリコン窒化膜及び第２のシリコン窒化膜に生じる未反応の水素結合の数よりも少なくなる。
【００６７】
つまり、本実施の形態１では、成膜温度の設定によっても、第１の水素拡散抑制膜７及び第２の水素拡散抑制膜１１で発生する水素原子（−Ｈ基）の数を、第１のシリコン窒化膜及び第２のシリコン窒化膜に発生する水素原子（−Ｈ基）の数よりも少なくしている。よって、本実施の形態１によれば、上述した水素原子（−Ｈ基）の拡散の抑制をより好ましく行うことができる。
【００６８】
また、一般に、成膜温度を４００℃〜６５０℃の比較的低温に設定してシリコン窒化膜を成膜した場合は、拡散する水素原子の数が増大するが、上述のように本実施の形態１においては、第１の水素拡散抑制膜７及び第２の水素拡散抑制膜８によって、ゲート電極１０及びゲート絶縁膜３への水素原子の拡散は抑制される。
【００６９】
更に、本実施の形態１においては、ゲートキャップ層を構成する第１のシリコン窒化膜８とサイドウォール１３を構成する第２のシリコン窒化膜１２との両方が、上記したように通常のシリコン窒化膜の成膜温度よりも低い温度で成膜されている。このため、本実施の形態１によれば、サイドウォールを構成するシリコン窒化膜だけを低い温度で成膜している図５及び図６で示した従来の半導体装置に比べて、サーマルバジェットの低減も図られている。
【００７０】
なお、本実施の形態１では、第２の水素拡散抑制膜１１は７５０℃〜８００℃の高温で成膜されており、第２の水素拡散抑制膜１１の成膜時に加えられる熱によって、第１のシリコン窒化膜８中に生じている未反応の水素結合からは水素原子（−Ｈ基）が分離される。但し、この分離された水素原子（−Ｈ基）は、第１の水素拡散抑制膜７の存在によってゲート電極１０へとは拡散できないため、第１のシリコン窒化膜８の外に拡散される。本実施の形態１では、第２の水素拡散抑制膜１１の形成によっても、水素原子（−Ｈ基）によるゲート電極１０やゲート絶縁膜３への拡散も抑制されている。
【００７１】
このように、本実施の形態１では、ゲートキャップ層を構成する第１のシリコン窒化膜８及びサイドウォール１３を構成する第２のシリコン窒化膜１２で発生した水素原子がゲート絶縁膜３及びゲート電極１０へと拡散するのを抑制する水素拡散抑制手段（第１の水素拡散抑制膜７及び第２の水素拡散抑制膜１１）を備えている。
【００７２】
このため、本実施の形態１によれば、ゲートキャップ層を構成する第１のシリコン窒化膜８とサイドウォール１３を構成する第２のシリコン窒化膜１２との両方によって、サーマルバジェットの低減を図りつつ、水素原子（−Ｈ基）によるトランジスタの閾値電圧の変動及びオン電流の劣化の抑制とを図ることができる。
【００７３】
（実施の形態２）
次に、本発明の実施の形態２にかかる半導体装置及び半導体装置の製造方法について、図３及び図４を参照しながら説明する。先ず、本実施の形態２にかかる半導体装置の構成について図３を用いて説明する。図３は、本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。なお、図３においても、図１と同様に、半導体装置の一部を構成するｐチャネルＭＯＳトランジスタのみを示しており、絶縁部分にのみハッチングを施している。
【００７４】
図３に示すように、本実施の形態２にかかる半導体装置も、実施の形態１にかかる半導体装置と同様に、シリコン基板２１を備えている。シリコン基板２１は、実施の形態１において図１及び図２で示したシリコン基板１と同様のものである。シリコン基板２１には、素子分離２２ａ及び２２ｂが形成されている。素子分離２２ａ及び２２ｂも、実施の形態１において図１及び図２で示した素子分離２ａ及び２ｂと同様のものである。
【００７５】
また、本実施の形態２においても、実施の形態１と同様に、素子分離２２ａと２２ｂとの間には、ｐチャンネルＭＯＳトランジスタが形成されている。このＭＯＳトランジスタは、実施の形態１と同様に、シリコン基板２１上に形成されたゲート絶縁膜２３、各サイドウォール２８下のシリコン基板２１の表層部分に形成されたＬＤＤ領域３２ａ及び３２ｂ、素子分離２２ａとサイドウォール２８との間のシリコン基板２１の表層部分に形成されたソース（ｐ＋）領域３３、及び素子分離２２ｂとサイドウォール２８との間のシリコン基板２１の表層部分に形成されたドレイン（ｐ＋）領域３４を備えている。
【００７６】
但し、本実施の形態２においては、実施の形態１と異なり、ゲート絶縁膜２３の上に設けられたゲート電極２５が、シリサイドゲート電極である。ゲート電極２５の上面側の一部分２９はシリサイド化されている。また、本実施の形態２においては、実施の形態１と異なり、第２の水素拡散抑制膜２６は、ゲート電極２５及びゲート絶縁膜２３の両側面のみを覆うように形成されている。サイドウォール２８は、第２の水素拡散抑制膜２６を覆うように形成されている。
【００７７】
更に、本実施の形態２においては、実施の形態１と異なり、第１の水素拡散抑制膜３０は、シリコン基板２１、ゲート電極２５、第２の水素拡散抑制膜２６及びサイドウォール２８を覆うように形成されている。また、第２のシリコン窒化膜３１は、第１の水素拡散抑制膜３０を覆うように形成されている。
【００７８】
次に、図３に示す本実施の形態１にかかる半導体装置の製造方法について図４を用いて説明する。図４は、図３に示す半導体装置の製造方法を示す断面図であり、図４（ａ）〜（ｅ）は、一連の主な工程を示している。
【００７９】
最初に、図４（ａ）に示すように、ｐ型のシリコン基板２１に、所定の間隔をおいて素子分離２２ａ及び２２ｂを形成し、素子分離２２ａと２２ｂとの間に挟まれたイオン注入領域に、リン（Ｐ）及び砒素（Ａｓ）をイオン注入してｎウェルを形成する。更に、ＲＴＰ装置により、酸化膜または酸窒化膜のゲート絶縁膜２３を形成する。なお、ここまでの工程は、従来技術において図６（ａ）を参照して説明した従来の工程と同様に行われる。
【００８０】
その後、本実施の形態２では、従来技術及び実施の形態１と異なり、ＬＰ−ＣＶＤ装置により、ＳｉＨ４ガスの雰囲気下で、ゲート絶縁膜２３を覆うようにポリシリコン膜２４を成膜し、ホウ素（Ｂ）をイオン注入してゲートドーピングを行う。
【００８１】
次に、図４（ｂ）に示すように、ポリシリコン膜２４の上の素子分離２２ａ及び２２ｂの間となる所定の位置に、ゲートパターンを形成するためのレジストパターン（図示せず。）をフォトリソグラフィー法により形成する。次いで、このレジストパターンをマスクとして、ゲート絶縁膜２３とポリシリコン膜２４とに対してエッチングを行い、ポリシリコンパターンのゲート電極２５を形成する。その後、フォトレジストパターンを除去することにより、図４（ｂ）に示す状態となる。
【００８２】
次に、図４（ｃ）に示すように、ゲート電極２５とゲート絶縁膜２３との積層体と、素子分離２２ａ及び２２ｂと、シリコン基板２１とを覆うように、第２の水素拡散抑制膜２６を成膜する。更に、第２の水素拡散抑制膜２６を覆うように、サイドウォールとなる第２のシリコン窒化膜２７を成膜する。
【００８３】
次に、図４（ｄ）に示すように、第２の水素拡散抑制膜２６及び第２のシリコン窒化膜２７に異方性のドライエッチングを行う。この結果、ゲート電極２５とゲート絶縁膜２３との積層体の両側面は、第２の水素拡散抑制膜２６によって覆われ、第２の水素拡散抑制膜２６は、第２のシリコン窒化膜２７で形成されたサイドウォール２８によって覆われる。
【００８４】
次に、サイドウォール２８をマスクとして、シリコン基板２１に、ホウ素（Ｂ）を低濃度でイオン注入し、その後、ホウ素（Ｂ）を高濃度でイオン注入する。これにより、各サイドウォール２８下のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域３２ａ及び３２ｂと、素子分離２２ａとサイドウォール２８との間に位置するソース（ｐ＋）領域３３と、素子分離２２ｂとサイドウォール２８との間に位置するドレイン（ｐ＋）領域３４とが形成される。なお、このイオン注入工程は、従来技術において図６（ｅ）を参照して説明した従来の工程と同様に行われる。
【００８５】
次に、図４（ｅ）に示すように、チタン、コバルトまたはニッケルの金属膜（図示せず）を成膜して、ゲート電極２５を被覆し、シリコン基板２１を加熱する。この工程により、ゲート電極２５の上面側の一部分２９はシリサイド化され、ゲート電極２５はシリサイドゲート電極となる。この後、図示しない金属膜を剥離する。
【００８６】
次いで、シリサイド化されたゲート電極２５とゲート絶縁膜２３との積層体、第２の水素拡散抑制膜２６及びサイドウォール２８を覆うように、第１の水素拡散抑制膜３０を成膜する。
【００８７】
その後、図４（ｆ）に示すように、第１の水素拡散抑制膜３０を覆うように、ライナー層となる第１のシリコン窒化膜３１を形成して、ＭＯＳトランジスタが完成する。その後、層間絶縁膜、コンタクトホール、ビアホール、及び金属配線（図示せず）が形成されて、半導体装置が完成する。
【００８８】
ここで、本実施の形態２における第１の水素拡散抑制膜３０、第２の水素拡散抑制膜２６、ライナー層を構成する第１のシリコン窒化膜３１、及びサイドウォール２８を構成する第２のシリコン窒化膜２７の形成と、第１の水素拡散抑制膜３０及び第２の水素拡散抑制膜２６による水素原子の拡散の抑制について説明する。
【００８９】
本実施の形態２において、第１の水素拡散抑制膜３０及び第２の水素拡散抑制膜２６は、実施の形態１で示した第１の水素拡散抑制膜７及び第２の水素拡散抑制膜１１と同様の成膜条件で成膜されたシリコン窒化膜である。また、ライナー層を構成する第１のシリコン窒化膜３１及びサイドウォール２８を構成する第２のシリコン窒化膜２７は、実施の形態１で示した第１のシリコン窒化膜８及び第２のシリコン窒化膜１２と同様の成膜条件で成膜されたシリコン窒化膜である。
【００９０】
このため、本実施の形態２においても、実施の形態１と同様に、図５及び図６を参照して説明した従来の半導体装置に比べて、第１のシリコン窒化膜３１及び第２のシリコン窒化膜２７で発生してゲート電極２５及びゲート絶縁膜２３に向かって拡散する水素原子（−Ｈ基）の数は多いといえる。
【００９１】
しかし、本実施の形態２では、ライナー層を構成している第１のシリコン窒化膜３１において発生した水素原子（−Ｈ基）がゲート電極２５の上面へと拡散するのは、第１の水素拡散抑制膜３０によって抑制される。また、サイドウォール２８を構成している第２のシリコン窒化膜２７において発生した水素原子（−Ｈ基）が、ゲート絶縁膜２３及びゲート電極２５の側面へと拡散するのは、第２の水素拡散抑制膜２６によって抑制される。
【００９２】
また、本実施の形態２においても、実施の形態１と同様に、ライナー層を構成する第１のシリコン窒化膜３１とサイドウォール２８を構成する第２のシリコン窒化膜２７とを比較的低い成膜温度で成膜できるため、図５及び図６で示した従来の半導体装置に比べて、サーマルバジェットの低減も図られている。
【００９３】
なお、本実施の形態２において、第１の水素拡散抑制膜３０は７５０℃〜８００℃の高温で成膜されるため、第１の水素拡散抑制膜３０の成膜時に加えられる熱によって、サイドウォール２８を構成している第２のシリコン窒化膜２７に生じている未反応の水素結合から水素原子（−Ｈ基）が分離される。但し、この分離された水素原子（−Ｈ基）は、第２の水素拡散抑制膜２６の存在によってゲート電極２５へとは拡散できないため、第２の水素拡散抑制膜２６と第１の水素拡散抑制膜３０とでサイドウォール２８中に封じ込められた状態となる。
【００９４】
このように、本実施の形態２では、ライナー層を構成する第１のシリコン窒化膜３１及びサイドウォール２８を構成する第２のシリコン窒化膜２７で発生した水素原子がゲート絶縁膜２３及びゲート電極２５へと拡散するのを抑制する水素拡散抑制手段（第１の水素拡散抑制膜３０及び第２の水素拡散抑制膜２６）を備えている。
【００９５】
このため、本実施の形態２によれば、ライナー層を構成する第１のシリコン窒化膜３１とサイドウォール２８を構成する第２のシリコン窒化膜２７との両方で、サーマルバジェットの低減を図りつつ、水素原子（−Ｈ基）によるトランジスタの閾値電圧の変動及びオン電流の劣化の抑制とを図ることができる。
【００９６】
なお、本実施の形態２においては、第１のシリコン窒化膜及び第２のシリコン窒化膜は、Ｓｉ−Ｈ結合を含まないシリコンのソースガス、例えば、Ｓｉ２Ｃｌ６（ヘキサクロロジシラン）ガスを用いて、低温（４００℃〜６５０℃）で成膜することもできる。この場合、成膜温度の低温化によって、大量の未反応のＮ−Ｈ結合が生じ、これから大量の水素原子が分離されるが、この分離された水素原子によるゲート絶縁膜２３及びゲート電極２５への拡散も、第１の水素拡散抑制膜３０及び第２の水素拡散抑制膜２６によって抑制される。
【００９７】
本発明において、第１の水素拡散抑制膜及び第２の水素拡散抑制膜は、Ｓｉ−Ｈ結合を含まないシリコンのソースガスを用いて、第１のシリコン窒化膜及び第２のシリコン窒化膜の成膜温度よりも高い成膜温度で成膜して得られたシリコン窒化膜に限定されるものではない。本発明で用いることができる水素拡散抑制膜の形成材料としては、ＴｉＡｌＯ（チタンアルミオキサイド）、ＴｉＡｌＮ（チタンアルミナイトライド）、ＳｉＣ（シリコンカーバイド）、Ａｌ２Ｏ３（酸化アルミ）等も挙げられる。
【００９８】
また、本発明では、第１の水素拡散抑制膜及び第２の水素拡散抑制膜は、Ｓｉ−Ｈ結合を含むシリコンのソースガスを用いて７５０℃〜８００℃の高温で成膜したシリコン窒化膜であっても良い。更に、第１及び第２の水素拡散抑制膜は、Ｓｉ−Ｈ結合を含まないシリコンのソースガスを用いて４００℃〜６５０℃の低温で成膜したシリコン窒化膜であっても良い。
【００９９】
更に、本発明では、第１の水素拡散抑制膜及び第２の水素拡散抑制膜のいずれかのみが設けられた態様であっても良い。但し、第１の水素拡散抑制膜のみを設ける場合は、第１のシリコン窒化膜は、Ｓｉ−Ｈ結合を含まないシリコンのソースガスを用いて７００℃〜８５０℃、好ましくは７５０℃〜８００℃で成膜するのが好ましい。また、第２の水素拡散抑制膜のみを設ける場合は、第２のシリコン窒化膜は、Ｓｉ−Ｈ結合を含まないシリコンのソースガスを用いて７００℃〜８５０℃、好ましくは７５０℃〜８００℃で成膜するのが好ましい。
【０１００】
【発明の効果】
以上のように本発明にかかる半導体装置及び半導体装置の製造方法によれば、サーマルバジェットの低減を図ると同時に、ゲート電極及びゲート絶縁膜への水素原子（−Ｈ基）の拡散によるトランジスタの閾値電圧の変動やオン電流の劣化を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。
【図２】図１に示す半導体装置の製造方法を示す断面図であり、図２（ａ）〜（ｅ）は、一連の主な工程を示している。
【図３】本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。
【図４】図３に示す半導体装置の製造方法を示す断面図であり、図４（ａ）〜（ｅ）は、一連の主な工程を示している。
【図５】従来の半導体装置の構成を示す断面図である。
【図６】図５に示す半導体装置の製造方法を示す断面図であり、図６（ａ）〜（ｅ）は一連の主な工程を示している。
【符号の説明】
１、２１  シリコン基板
２ａ、２ｂ、２２ａ、２２ｂ  素子分離
３、２３  ゲート絶縁膜
４  アモルファスシリコン膜
５  窒化チタン膜
６  タングステン膜
７、３０  第１の水素拡散抑制膜
８、３１  第１のシリコン窒化膜
９  レジストパターン
１０、２５  ゲート電極
１１、２６  第２の水素拡散抑制膜
１２、２７  第２のシリコン窒化膜
１３、２８  サイドウォール
１４ａ、１４ｂ、３２ａ、３２ｂ  ＬＤＤ領域
１５、３３  ソース領域
１６、３４  ドレイン領域
２４  ポリシリコン膜
２９  ゲート電極におけるシリサイド化された部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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