(57)【要約】【課題】データの消去に際してフラッシュメモリセル毎のしきい値電圧のばらつき及びメモリセルに与えられる電圧のばらつきにより消去し易くなっているフラッシュメモリセルが存在してもその過消去を防止すると共に、書き込み後のしきい値を低く設定することができて、書き込み時間の高速化とフラッシュメモリの信頼性向上を実現する。【解決手段】フローティングゲート型ＭＯＳトランジスタからなるメモリセルにおいて、ソース領域３と制御ゲート電極８間に高電圧を印加して消去状態とする際にしきい値電圧が低下していくが、あるしきい値電圧になった時、印加した高電圧でソース領域３とドレイン領域２間でパンチスルーが起こるように浮遊ゲート電極６のゲート長Ｌを短くする。これにより、パンチスルー発生後はしきい値電圧が一定となり、過消去を抑制できる。【選択図】　　　　図１
2004063966.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板に形成された他導電型のソース領域及びドレイン領域と、これらソース領域及びドレイン領域間のチャネル領域と、このチャネル領域上に第１のゲート絶縁膜を介して形成された浮遊ゲート電極と、この浮遊ゲート電極上に第２のゲート絶縁膜を介して形成された制御ゲート電極とからなるメモリセルを複数備えた不揮発性半導体記憶装置であって、
複数の前記メモリセルの前記制御ゲート電極と前記ソース領域間に所定の電圧を印加することにより、前記複数のメモリセルの前記浮遊ゲート電極に蓄えられた電荷を前記ソース領域に引き抜いて情報記録状態を消去状態とさせる時、前記所定の電圧を印加することによって前記ソース領域及びドレイン領域間がパンチスルー状態となる構造を有したことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記所定の電圧を印加することによって前記ソース領域及びドレイン領域間がパンチスルー状態となる構造は、前記所定の電圧を印加することによって前記ソース領域及びドレイン領域間がパンチスルー状態となるような長さに前記浮遊ゲート電極のゲート長を設定した構造である請求項１記載の不揮発性半導体記憶装置。
【請求項３】
一導電型の半導体基板に形成された他導電型のソース領域及びドレイン領域と、これらソース領域及びドレイン領域間のチャネル領域と、このチャネル領域上に第１のゲート絶縁膜を介して形成された浮遊ゲート電極と、この浮遊ゲート電極上に第２のゲート絶縁膜を介して形成された制御ゲート電極とからなるメモリセルを複数備えた不揮発性半導体記憶装置の駆動方法であって、複数の前記メモリセルの前記浮遊ゲート電極に蓄えられた電荷を前記ソース領域に引き抜いて情報記録状態を消去状態とさせる時、前記複数のメモリセルの前記制御ゲート電極と前記ソース領域間に所定の電圧を所定の時間印加することにより前記ソース領域及びドレイン領域間をパンチスルー状態にすることを特徴とする不揮発性半導体記憶装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等の不揮発性半導体記憶装置およびその駆動方法に関するものである。
【０００２】
【従来の技術】
ＥＥＰＲＯＭは、メモリセルに記憶されたデータを電気的に書き込み及び消去することが可能であるとともに、電源を切ってもデータが半永久的に消えない不揮発性を有する。データの書き込みは、ドレイン側からのホット・エレクトロンの注入により行われ、データの消去はソース側に高電圧を与えてトンネル電流により行われるものが良く知られている。このようなＥＥＰＲＯＭのうち、全ビット一括又はブロック単位でデータの消去を行うようにしたフラッシュ型ＥＥＰＲＯＭ（以下「フラッシュメモリ」と称する。）は、１つのメモリセルがＭＯＳトランジスタ１つだけで構成できるため高集積化が可能であるという利点を有する。
【０００３】
図１（Ａ）に代表的なフラッシュメモリの１セルであるフラッシュメモリセルの構造を示す。フラッシュメモリセルは、基板内に設けられたｐ型ウェル１内にｎ＋　型ドレイン領域２及びｎ＋　型ソース領域３が形成されている。ドレイン領域２とソース領域３の間がチャネル領域４である。チャネル領域４上には、例えば厚さ１０ｎｍ程度のＳｉＯ２膜であるゲート絶縁膜５が形成され、その上には浮遊ゲート電極６が形成される。そして、浮遊ゲート電極６上には、例えばＳｉＯ２膜とＳｉ３Ｎ４膜とＳｉＯ２膜との３層構造を有したＯＮＯ膜である絶縁膜７を介して制御ゲート電極８が形成されている。
【０００４】
上記のフラッシュメモリセルに対するデータの書き込み及び消去について説明する。データの書き込み時には、図１（Ｂ）に示すように、ソース（ソース領域３）及び基板には低電圧（例えばソース電圧Ｖｓ＝０Ｖ）、制御ゲート（制御ゲート電極８）には外部から供給される高電圧あるいは内部昇圧電圧である書き込み電圧（例えばゲート電圧Ｖｇ＝１０Ｖ）、ドレイン（ドレイン領域２）にも高電圧（例えばドレイン電圧Ｖｄ＝５Ｖ）が与えられる。すると、ドレイン−ソース間にオン電流が流れ、ドレイン近傍でホット・エレクトロンが発生し、浮遊ゲート電極６内に注入される。このように注入された電子により、チャネル領域４にチャネルを形成させるのに必要な制御ゲート電圧のしきい値が上昇する。このしきい値が例えば６Ｖ程度になった状態が書き込み完了状態（“０”）である。
【０００５】
データの消去時には、図１（Ｃ）に示すように、ソースに高電圧（例えば１２Ｖ）、制御ゲート及び基板には低電圧（例えば０Ｖ）が与えられ、ドレインはフローティング状態（開放状態）に設定される。すると、浮遊ゲート電極６に蓄積されていた過剰な電子が、ソース領域３と浮遊ゲート電極６とのオーバーラップ部分のゲート絶縁膜５を通じてＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング現象に起因する電流（トンネル電流）により、ソース領域３へと引き抜かれる。その結果、チャネル領域４にチャネルを形成させるのに必要な制御ゲート電圧のしきい値が降下する。このしきい値が例えば２Ｖ程度になった状態が消去完了状態（“１”）である。
【０００６】
次に、フラッシュメモリセルにおけるデータの読み出し動作を説明する。ソース及び基板には低電圧（例えば０Ｖ）、制御ゲートにはセンス電圧（例えば５Ｖ）、ドレインに読み出し電圧（例えば１Ｖ）を与える。ここで、センス電圧とは、書き込み状態のしきい値と消去状態のしきい値の中間電圧をいう。このような電圧を書き込み状態のフラッシュメモリセルに与えた場合、チャネル領域４にはチャネルが形成されないため、ドレイン領域２とソース領域３間に電流は流れない。これに対して、消去状態のフラッシュメモリセルに与えた場合には、チャネル領域４にチャネルが形成されるため、ドレイン領域２とソース領域３間に電流が流れる。このドレイン電流の有無によってフラッシュメモリセルが書き込み状態又は消去状態のいずれであるかを判定する。
【０００７】
フラッシュメモリ装置は、このようなフラッシュメモリセル（Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２）を図２に示すように、ソースを共通のソースライン（ＳＬ）に接続し、ドレインをビットライン（ＢＬ１，ＢＬ２）に接続し、制御ゲートをワードライン（ＷＬ１，ＷＬ２）に接続してアレイ上に配列する。このように配列することで、データの書き込みは１ビット毎に、消去は全ビット一括又はブロック単位で行われる。
【０００８】
ところで、フラッシュメモリセルを製造する場合には、フラッシュメモリセルを構成する各々の膜厚及び寸法またはマスクパターンの合わせズレ等により発生するカップリング容量比のばらつき、ゲート絶縁膜５の膜厚ばらつきがあるために、図５（Ａ）に示す消去特性が、フラッシュメモリセル毎にばらつきをもつことになる。ここで、この図はフラッシュメモリセルの記憶状態消去時間に対するメモリセルトランジスタのしきい値の変化を示すものである。また、図２に示すようにアレイ上に配列した場合には、配線抵抗による電位降下で各々のフラッシュメモリセルに与えられる電圧にもばらつきをもつことになる。
【０００９】
このため、アレイ上に配列されたフラッシュメモリに対して書き込み及び消去動作を行った場合、フラッシュメモリセル毎の特性ばらつきと与えられる電圧のばらつきにより、図５（Ｂ）に示すような、しきい値の分布をもつことになる。図５（Ｂ）はアレイ上に配列されたすべてのメモリセルの、しきい値電圧分布を示し、縦軸は特定のしきい値を示すメモリセル個数の全個数に対する比率を示している。特に、消去動作は一括して行うため、図５（Ｂ）に示すように消去後のしきい値電圧分布が広くなる。
【００１０】
今後、大容量化が進んでいき、メモリセルの数が多くなるとこの分布は更に広がることが予想される。この一括消去動作は、すべてのメモリセルの中で、最も消去しにくいフラッシュメモリセルのしきい値が所定のレベル（例えば２Ｖ）に低下するまで行われるため、消去し易いフラッシュメモリセルに対しては過度な電気的ストレスが印加される。このため、図５（Ｃ）に示すように、消去特性ばらつきが大きくなっていくと、浮遊ゲートから電荷を引き抜き過ぎて、しきい値電圧が負すなわちデプレッション化してしまう過消去状態になるメモリセルが発生する。これにより、アクセスタイムの劣化を招き、最悪の場合には、デプレッション化したフラッシュメモリセルとビットラインを共有する全てのフラッシュメモリセルが消去状態であると判定されてしまうこととなり、正常に機能することが不可能になる。
【００１１】
過消去の発生を防ぐためには、消去後のしきい値を高く設定し過消去に対するマージンを大きくとる必要がある。しかし、図５（Ｂ）に示しているように、書き込み状態のフラッシュメモリセルと消去状態のフラッシュメモリセルを判別するために一定のマージンを取る必要があるため、消去後のしきい値を高く設定した場合には、これに合わせて書き込み後のしきい値も高く設定しなければならない。このため、書き込み時間の増加と共に特に書き込み状態におけるフラッシュメモリセルの信頼性低下を招くこととなる。これは、書き込み後のしきい値を高く設定することで、目的のしきい値電圧まで変化させるのに時間がかかり書き込みが遅くなり、また浮遊ゲートに電荷が注入されるときに酸化膜にダメージが与えられるからである。
【００１２】
【発明が解決しようとする課題】
上記のように、従来のフラッシュメモリアレイでは全ビット一括又はブロック単位での消去を行った場合に、フラッシュメモリセル毎の特性ばらつき及びコントロールゲート（ワード線）、ソース・ドレインに与えられる電圧のばらつきにより消去し易くなっているフラッシュメモリセルに過消去が発生するという問題があった。この過消去の発生を防ぐために、マージンをもって消去後のしきい値を高く設定することになるが、これに合わせて書き込み後のしきい値も高く設定する必要があるため、書き込み時間が増加するという問題と、書き込み状態におけるフラッシュメモリセルの信頼性が低下するという問題を招いていた。
【００１３】
本発明は上記の問題点を解決すべくなされたもので、消去に際してフラッシュメモリセル毎のしきい値電圧のばらつき及びメモリセルに与えられる電圧のばらつきにより消去し易くなっているフラッシュメモリセルが存在してもその過消去を防止すると共に、書き込み後のしきい値を低く設定することができて、書き込み時間の高速化とフラッシュメモリセルの信頼性向上を実現する不揮発性半導体記憶装置およびその駆動方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的を達成するための本発明の不揮発性半導体記憶装置は、一導電型の半導体基板に形成された他導電型のソース領域及びドレイン領域と、これらソース領域及びドレイン領域間のチャネル領域と、このチャネル領域上に第１のゲート絶縁膜を介して形成された浮遊ゲート電極と、この浮遊ゲート電極上に第２のゲート絶縁膜を介して形成された制御ゲート電極とからなるメモリセルを複数備えた不揮発性半導体記憶装置であって、複数のメモリセルの制御ゲート電極とソース領域間に所定の電圧を印加することにより、複数のメモリセルの浮遊ゲート電極に蓄えられた電荷をソース領域に引き抜いて情報記録状態を消去状態とさせる時、所定の電圧を印加することによってソース領域及びドレイン領域間がパンチスルー状態となる構造を有したことを特徴とする。
【００１５】
また、本発明において、所定の電圧を印加することによってソース領域及びドレイン領域間がパンチスルー状態となる構造は、所定の電圧を印加することによってソース領域及びドレイン領域間がパンチスルー状態となるような長さに浮遊ゲート電極のゲート長を設定した構造とすることができる。
【００１６】
また、本発明の不揮発性半導体記憶装置の駆動方法は、一導電型の半導体基板に形成された他導電型のソース領域及びドレイン領域と、これらソース領域及びドレイン領域間のチャネル領域と、このチャネル領域上に第１のゲート絶縁膜を介して形成された浮遊ゲート電極と、この浮遊ゲート電極上に第２のゲート絶縁膜を介して形成された制御ゲート電極とからなるメモリセルを複数備えた不揮発性半導体記憶装置の駆動方法であって、複数のメモリセルの浮遊ゲート電極に蓄えられた電荷をソース領域に引き抜いて情報記録状態を消去状態とさせる時、複数のメモリセルの制御ゲート電極とソース領域間に所定の電圧を所定の時間印加することによりソース領域及びドレイン領域間をパンチスルー状態にすることを特徴とする。
【００１７】
以上の本発明によれば、制御ゲート電極とソース領域間に所定の電圧を印加することにより、浮遊ゲート電極に蓄えられた電荷をソース領域に引き抜くことで情報記録状態を消去状態とさせる場合、徐々にしきい値が低下し、ある値でソース・ドレイン間をパンチスルーを起こすような構造、例えば浮遊ゲート電極のゲート長をある値でパンチスルーが起こるような長さにしている。パンチスルーが起こるとしきい値が一定となり、過消去を抑制することができる。そして消去後のしきい値ばらつきを抑えることで過消去不良を抑制すると共に、書き込み時間の高速化と信頼性向上をも実現することができる。
【００１８】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態の不揮発性半導体記憶装置であるフラッシュメモリについて詳細に説明する。尚、本発明の実施の形態におけるフラッシュメモリセルは、その外観的な構造においては、図１で示した従来のフラッシュメモリセルと実質的に同じなので、その詳細な説明を省略すると共に、以下の説明においてフラッシュメモリセルの各部位を示すために図１で用いたものと同一の符号を用いる。また、図２に示した回路図は、本発明の実施の形態の場合にもそのまま適用できるので、以下の本発明の実施の形態の説明でも図２をそのまま用いる。また、本発明の実施の形態のフラッシュメモリのデータの書き込み動作，消去動作，読み出し動作も、基本的に従来例と同様であり、以下では異なる点について説明する。
【００１９】
まず、本実施の形態のフラッシュメモリを構成するフラッシュメモリセルの特性について、図３を参照して説明する。図３（Ａ）は、本実施の形態のフラッシュメモリセルの消去時間とそれに対するしきい値の変化の関係を示すグラフである。図３（Ｂ）は、本実施の形態のフラッシュメモリセルを図２に示すようなアレイ上に配列したフラッシュメモリの書き込み及び消去動作を行った時のしきい値の分布を示す。
【００２０】
本実施の形態のフラッシュメモリセルでは、図３（Ａ）に示すように消去後のしきい値をある一定の値付近に収束することができる（例えば２Ｖ）。このことを実現するために、図１（Ａ）に示す浮遊デート電極６のゲート長Ｌ（本例では、制御ゲート電極８も浮遊ゲート電極６のゲート長Ｌと同一である）を、消去状態で収束させたいしきい値付近でソースとドレイン間のパンチスルーが発生するような長さにする。このことで、フラッシュメモリセルの消去動作（浮遊ゲートからの電子の引き抜き）時に、消去が進んで収束させたいしきい値付近になると、ソースとドレイン間のパンチスルーが発生し、ソースの電位が低下し、ソースと制御ゲート（０Ｖ）間の電位差も低下し、消去動作が停止することとなる。
【００２１】
すなわち、本実施の形態では、ソース領域３と制御ゲート電極８間に高電圧を印加して消去状態とする途中で図３（Ａ）のようにしきい値電圧が低下していき、あるしきい値電圧になった時、印加した高電圧でソース領域３とドレイン領域２間でパンチスルーが起こるように浮遊ゲート電極６のゲート長Ｌを短くしている。ここで、ゲート長Ｌを短くした浮遊ゲート電極６とソース領域３、ドレイン領域２とのオーバーラップ部分の長さ、すなわちソース領域３およびドレイン領域２の浮遊ゲート電極６下への入り込みは、従来と同じであり、ゲート長Ｌに合わせてチャネル長も短くなっている。
【００２２】
また、収束させたいしきい値は、書き込み状態と消去状態を判別するマージンを考えると約１〜２Ｖ程度が好ましい。すなわちしきい値の収束値が約１〜２Ｖになるようにゲート長Ｌを決定すればよい。ゲート長Ｌを短くすることにより消去後のしきい値を大きくできるが、設計ルールや判別に必要なマージンからゲート長Ｌを決定し、この決定に際してはシミュレーションや実動作の結果により決定すればよい。
【００２３】
例えば、従来のフラッシュメモリセルではゲート長Ｌを１．０μｍ程度で形成しており、この時のフラッシュメモリセルの消去時間とそれに対するしきい値の変化の関係を示すグラフを図４（Ａ）に示す。このグラフの横軸は従来のフラッシュメモリセルに対して消去動作を行った時間である。この時の消去動作としては、図１（Ｃ）に示すように、ソースに１２Ｖ、制御ゲート及び基板には０Ｖを与え、ドレインはフローティング状態（開放状態）に設定している。縦軸はこの時のフラッシュメモリセルのしきい値を示す。またこのグラフは、フラッシュメモリセルの初期しきい値を６Ｖに設定した状態からのしきい値の変化を示している。
【００２４】
同様に、本実施の形態のフラッシュメモリセルとしてゲート長Ｌを０．７μｍ程度で形成した場合のフラッシュメモリセルの消去時間とそれに対するしきい値の変化の関係を示すグラフを図４（Ｂ）に示す。これら図４（Ａ）、（Ｂ）には、それぞれ異なる４つのフラッシュメモリセルについての消去特性を同時に示している。
【００２５】
従来のフラッシュメモリセルでは、消去時間１秒付近でしきい値が０Ｖ以下（過消去発生）になっているのに対して、本実施の形態のフラッシュメモリセルでは、一定の時間経過した後には、しきい値電圧は消去時間に依存せず（０．０１秒を越えた範囲）、しきい値が１Ｖ付近で収束していることがわかる。このため、フラッシュメモリセルの消去特性を大きく左右するカップリング容量比ばらつきやゲート絶縁膜の膜厚ばらつきの影響を受けることなく、消去後のしきい値をある一定の値に収束できる。この時のしきい値のばらつきは、パンチスルーが早く開始するか遅く開始するかにかかるので、ゲート長の寸法ばらつきにのみ依存することになる。一方、このしきい値のばらつきはフラッシュメモリセルをアレイ上に配列した場合にメモリセルに与えられる電圧のばらつきに対しても影響は受けない。電圧がばらついても消去時間が充分長いのでパンチスルーが起こる所定の電圧に達するからである。
【００２６】
なお、ソース・ドレイン電流が流れて消去状態がわかるが、例えば図１（Ｃ）のように消去電圧を１２Ｖとすると、その印加時間（消去時間）はここでは１秒以内に設定できる。
【００２７】
本実施の形態のフラッシュメモリでは、図３（Ｂ）に示すように消去状態でのしきい値の分布を従来のフラッシュメモリセルに比べて狭くできるため、過消去不良の発生を大幅に抑制できる。また、本実施の形態のフラッシュメモリでは、消去後のしきい値電圧幅が狭くなった分だけ、消去後のしきい値電圧そのものを従来のフラッシュメモリに対して低く設定できる（例えば１Ｖ）ため、図３（Ｃ）に示すように、状態の判別に必要な電圧マージンを従来と同じとして、書き込み後のしきい値も従来のフラッシュメモリセルに比べて低く設定できる（例えば５Ｖ）。このことは、フラッシュメモリの書き込み時間の高速化とフラッシュメモリの信頼性向上につながる。
【００２８】
【発明の効果】
以上述べたように本発明によれば、フラッシュメモリセルの消去後のしきい値をある一定値に収束させることが可能であり、消去状態でのしきい値の分布を従来のフラッシュメモリに比べて狭くできるため、過消去不良の発生を抑制できる。同時にこのことは、消去後のしきい値を従来のフラッシュメモリに対して低く設定できることにもなり、これに合わせて書き込み後のしきい値も低く設定でき、フラッシュメモリの書き込み時間の高速化とフラッシュメモリの信頼性向上を実現できる。
【図面の簡単な説明】
【図１】フラッシュメモリセルの断面構造および各動作モードでの印加電圧の一例を示す図
【図２】フラッシュメモリセルをアレイ上に配列した回路構成図
【図３】本発明の実施の形態におけるフラッシュメモリセルの消去特性および書き換え特性を示す図
【図４】本発明の実施の形態と従来例との比較のためのフラッシュメモリセルの消去特性を示す図
【図５】従来のフラッシュメモリセルの消去特性および書き換え特性を示す図
【符号の説明】
１　ｐ型ウェル（半導体基板）
２　ドレイン領域
３　ソース領域
４　チャネル領域
５　ゲート絶縁膜
６　浮遊ゲート電極
７　ＯＮＯ絶縁膜
８　制御ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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