(57)【要約】【課題】書込線を流れる電流によって形成される磁界の損失を低減し、安定した書込が可能な磁気メモリデバイスおよびそれに搭載される磁気記憶セルを提供する。さらに、そのような磁気メモリデバイスを容易に製造するための方法を提供する。【解決手段】外部磁界によって磁化方向が変化する感磁層を含み積層面に垂直な方向に電流が流れるように構成された積層体と、第１の積層体と第２の積層体との間に、積層面に沿った方向を軸方向とするように配置されると共に、軸方向に沿って複数の導線によって貫かれるように構成された環状磁性層とを有するようにしたので、還流磁性層に形成される還流磁界の強度低下を抑制することができ、より小さな書込電流によって第１および第２の積層体における感磁層の磁化反転を行うことができる。【選択図】        図４
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【特許請求の範囲】
【請求項１】
外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるようにそれぞれ構成され、互いの前記積層面が対向するように配置された第１および第２の積層体と、
前記第１の積層体と前記第２の積層体との間に、前記積層面に沿った方向を軸方向とするように配置されると共に、前記軸方向に沿って複数の導線によって貫かれるように構成された環状磁性層とを備えたことを特徴とする磁気記憶セル。
【請求項２】
前記第１の積層体は、前記環状磁性層と共に第１の磁気抵抗効果素子を構成し、
前記第２の積層体は、前記環状磁性層と共に第２の磁気抵抗効果素子を構成していることを特徴とする請求項１に記載の磁気記憶セル。
【請求項３】
前記第１および第２の積層体が、いずれも前記環状磁性層と電気的に接続されていることを特徴とする請求項１または請求項２に記載の磁気記憶セル。
【請求項４】
前記複数の導線は、前記環状磁性層を貫く領域において互いに平行に延びていることを特徴とする請求項１ないし請求項３のいずれか１項に記載の磁気記憶セル。
【請求項５】
前記複数の導線は、前記環状磁性層を貫く領域において前記第１の積層体と前記第２の積層体とを通る直線の方向において互いに隣り合うように配列されていることを特徴とする請求項１ないし請求項４のいずれか１項に記載の磁気記憶セル。
【請求項６】
前記複数の導線は、前記環状磁性層を貫く領域において前記第１の積層体と前記第２の積層体とを通る直線と直交する方向において互いに隣り合うように配列されていることを特徴とする請求項１ないし請求項４のいずれか１項に記載の磁気記憶セル。
【請求項７】
前記複数の導線の双方を流れる電流により生ずる磁界によって、前記第１および第２の積層体における各感磁層の磁化方向が互いに反平行を向くように変化し、前記第１および第２の積層体に情報が記憶されることを特徴とする請求項１ないし請求項６のいずれか１項に記載の磁気記憶セル。
【請求項８】
前記第１および第２の積層体における一対の感磁層の一方が第１の方向に磁化し他方が前記第１の方向と反平行をなす第２の方向に磁化する第１の状態と、前記一対の感磁層の一方が前記第２の方向に磁化し他方が前記第１の方向に磁化する第２の状態の、いずれかをとり、
前記第１および第２の状態に対応して前記第１および第２の積層体に情報が記憶されることを特徴とする請求項７に記載の磁気記憶セル。
【請求項９】
前記一対の感磁層は、それぞれ、互いに磁気的に交換結合するように構成された第１および第２の感磁部分を含み、
前記第１の感磁部分が、前記環状磁性層のうちの一部分を構成していることを特徴とする請求項１ないし請求項８のいずれか１項に記載の磁気記憶セル。
【請求項１０】
前記一対の感磁層は、それぞれ、前記第１の感磁部分と前記第２の感磁部分との間に、前記第１の感磁部分と前記第２の感磁部分とをそれぞれ反強磁性結合させるための第１の非磁性導電層を有していることを特徴とする請求項９に記載の磁気記憶セル。
【請求項１１】
前記一対の第２の感磁部分が前記一対の第１の感磁部分よりも大きな保磁力を有することを特徴とする請求項９または請求項１０に記載の磁気記憶セル。
【請求項１２】
前記第１および第２の積層体は、それぞれ、
非磁性層と、
前記非磁性層の一方側に積層され磁化方向の固定された第１の磁性層と、
前記非磁性層の前記第１の磁性層と反対側に積層され、前記第２の感磁部分として機能する第２の磁性層とを含み、
前記第１および第２の積層体に流れる電流に基づいて情報が検出されることを特徴とする請求項９ないし請求項１１のいずれか１項に記載の磁気記憶セル。
【請求項１３】
前記第１の磁性層が前記第２の磁性層よりも大きな保磁力を有することを特徴とする請求項１２に記載の磁気記憶セル。
【請求項１４】
前記第１の磁性層の前記非磁性層とは反対側に、第１の磁性層と交換結合した反強磁性の第３の磁性層が配設されていることを特徴とする請求項１２または請求項１３に記載の磁気記憶セル。
【請求項１５】
前記第１の磁性層と前記第３の磁性層との間に、前記第１の磁性層の側から順に第２の非磁性導電層と、前記第１の磁性層と反強磁性結合した第４の磁性層とが配設されていることを特徴とする請求項１４に記載の磁気記憶セル。
【請求項１６】
前記非磁性層が、トンネル効果を生じさせ得る絶縁層からなることを特徴とする請求項１２ないし請求項１５のいずれか１項に記載の磁気記憶セル。
【請求項１７】
前記一対の感磁層が、前記環状磁性層のうちの一部分を構成していることを特徴とする請求項１ないし請求項８のいずれか１項に記載の磁気記憶セル。
【請求項１８】
前記第１および第２の積層体は、それぞれ、非磁性層と、
前記非磁性層の一方側に積層され磁化方向の固定された第１の磁性層と、
前記非磁性層の前記第１の磁性層と反対側に積層された前記感磁層とを含み、
前記第１および第２の積層体に流れる電流に基づいて情報が検出されることを特徴とする請求項１７に記載の磁気記憶セル。
【請求項１９】
前記第１の磁性層の前記非磁性層とは反対側に、第２の非磁性導電層と、前記第１の磁性層と反強磁性結合した第４の磁性層と、反強磁性の第３の磁性層とが順に配設されていることを特徴とする請求項１８に記載の磁気記憶セル。
【請求項２０】
前記非磁性層が、トンネル効果を生じさせ得る絶縁層からなることを特徴とする請求項１８または請求項１９に記載の磁気記憶セル。
【請求項２１】
第１の書込線と、前記第１の書込線と交差するように延びる第２の書込線と、磁気記憶セルとを備え、
前記磁気記憶セルは、
外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるようにそれぞれ構成され、互いの前記積層面が対向するように配置された第１および第２の積層体と、
これら第１の積層体と第２の積層体との間に、前記積層面に沿った方向を軸方向とするように配置されると共に、前記軸方向に沿って前記第１および第２の書込線によって貫かれるように構成された環状磁性層とを含むことを特徴とする磁気メモリデバイス。
【請求項２２】
前記第１の積層体は、前記環状磁性層と共に第１の磁気抵抗効果素子を構成し、
前記第２の積層体は、前記環状磁性層と共に第２の磁気抵抗効果素子を構成していることを特徴とする請求項２１に記載の磁気メモリデバイス。
【請求項２３】
前記第１および第２の積層体が、いずれも前記環状磁性層と電気的に接続されていることを特徴とする請求項２１または請求項２２に記載の磁気メモリデバイス。
【請求項２４】
前記第１の書込線と前記第２の書込線とは、前記環状磁性層を貫く領域において互いに平行に延びていることを特徴とする請求項２１ないし請求項２３のいずれか１項に記載の磁気メモリデバイス。
【請求項２５】
前記第１および第２の書込線は、前記環状磁性層を貫く領域において前記第１の積層体と前記第２の積層体とを通る直線の方向において互いに隣り合うように配列されていることを特徴とする請求項２１ないし請求項２４のいずれか１項に記載の磁気記憶セル。
【請求項２６】
前記第１および第２の書込線は、前記環状磁性層を貫く領域において前記第１の積層体と前記第２の積層体とを通る直線と直交する方向において互いに隣り合うように配列されていることを特徴とする請求項２１ないし請求項２４のいずれか１項に記載の磁気記憶セル。
【請求項２７】
前記第１および第２の書込線の双方を流れる電流により生ずる磁界によって、前記第１および第２の積層体における各感磁層の磁化方向が互いに反平行を向くように変化し、前記磁気記憶セルに情報が記憶されることを特徴とする請求項２１ないし請求項２４のいずれか１項に記載の磁気メモリデバイス。
【請求項２８】
前記第１および第２の積層体における一対の感磁層の一方が第１の方向に磁化し他方が前記第１の方向と反平行をなす第２の方向に磁化する第１の状態と、前記一対の感磁層の一方が前記第２の方向に磁化し他方が前記第１の方向に磁化する第２の状態、のいずれかをとり、
前記第１および第２の状態に対応して前記磁気記憶セルに情報が記憶されることを特徴とする請求項２７に記載の磁気メモリデバイス。
【請求項２９】
前記第１および第２の積層体にそれぞれ接続され、各積層他に読出電流を供給する一対の第１の読出線を備え、
前記各積層体に流れる電流に基づいて前記磁気記憶セルから情報が読み出されることを特徴とする請求項２１ないし請求項２８のいずれか１項に記載の磁気メモリデバイス。
【請求項３０】
前記一対の第１の読出線の各々から前記第１および第２の積層体の各々に読出電流が供給され、この一対の読出電流値の差分に基づいて前記磁気記憶セルから情報が読み出されることを特徴とする請求項２９に記載の磁気メモリデバイス。
【請求項３１】
前記一対の感磁層は、それぞれ互いに磁気的に交換結合するように構成された第１および第２の感磁部分を含み、
前記第１の感磁部分が、前記環状磁性層のうちの一部分を構成していることを特徴とする請求項２１ないし請求項３０のいずれか１項に記載の磁気メモリデバイス。
【請求項３２】
前記一対の感磁層は、それぞれ、前記第１の感磁部分と前記第２の感磁部分との間に、前記第１の感磁部分と前記第２の感磁部分とをそれぞれ反強磁性結合させるための第１の非磁性導電層を有していることを特徴とする請求項３１に記載の磁気メモリデバイス。
【請求項３３】
前記一対の第２の感磁部分が前記第１の感磁部分よりも大きな保磁力を有することを特徴とする請求項３１または請求項３２に記載の磁気メモリデバイス。
【請求項３４】
前記第１および第２の積層体は、それぞれ、
非磁性層と、
前記非磁性層の一方側に積層され磁化方向の固定された第１の磁性層と、
前記非磁性層の前記第１の磁性層と反対側に積層され、前記第２の感磁部分として機能する第２の磁性層とを含み、
前記第１および第２の積層体に流れる電流に基づいて情報が検出されることを特徴とする請求項３１ないし請求項３３のいずれか１項に記載の磁気メモリデバイス。
【請求項３５】
前記第１の磁性層が前記第２の磁性層よりも大きな保磁力を有することを特徴とする請求項３４に記載の磁気メモリデバイス。
【請求項３６】
前記第１の磁性層の前記非磁性層とは反対側に、第１の磁性層と交換結合した反強磁性の第３の磁性層が配設されていることを特徴とする請求項３４または請求項３５に記載の磁気メモリデバイス。
【請求項３７】
前記第１の磁性層と前記第３の磁性層との間に、前記第１の磁性層の側から順に第２の非磁性導電層と、前記第１の磁性層と反強磁性結合した第４の磁性層とが配設されていることを特徴とする請求項３４ないし請求項３６のいずれか１項に記載の磁気メモリデバイス。
【請求項３８】
前記非磁性層が、トンネル効果を生じさせ得る絶縁層からなることを特徴とする請求項３４ないし請求項３７のいずれか１項に記載の磁気メモリデバイス。
【請求項３９】
前記一対の感磁層が、前記環状磁性層のうちの一部分を構成している                  ことを特徴とする請求項２１ないし請求項３０のいずれか１項に記載の磁気メモリデバイス。
【請求項４０】
前記第１および第２の積層体は、それぞれ、
非磁性層と、
前記非磁性層の一方側に積層され磁化方向の固定された第１の磁性層と、
前記非磁性層の前記第１の磁性層と反対側に積層された前記感磁層と
を含み、
前記第１および第２の積層体に流れる電流に基づいて情報が検出されることを特徴とする請求項３９に記載の磁気メモリデバイス。
【請求項４１】
前記第１の磁性層の前記非磁性層とは反対側に、第２の非磁性導電層と、前記第１の磁性層と反強磁性結合した第４の磁性層と、反強磁性の第３の磁性層とが順に配設されていることを特徴とする請求項４０に記載の磁気メモリデバイス。
【請求項４２】
前記非磁性層が、トンネル効果を生じさせ得る絶縁層からなることを特徴とする請求項４０または請求項４１に記載の磁気メモリデバイス。
【請求項４３】
前記第１および第２の積層体に供給された読出電流の各電流経路上における、前記一対の第１の読出線と前記第１および第２の積層体との間にそれぞれ設けられた第１および第２の整流素子と、
前記第１および第２の積層体を流れた読出電流を接地へと導く第２の読出線とを備えたことを特徴とする請求項２９に記載の磁気メモリデバイス。
【請求項４４】
前記第１および第２の整流素子は、ショットキーダイオード、ＰＮ接合型ダイオード、バイポーラトランジスタ、またはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ）トランジスタのいずれかであることを特徴とする請求項４３に記載の磁気メモリデバイス。
【請求項４５】
第１および第２の整流素子が設けられた基体の上に、前記第２の積層体と、前記環状磁性層と、前記第１の積層体とが順に配設され、前記第１および第２の整流素子と前記第１および第２の積層体とがそれぞれ電気的に接続されていることを特徴とする請求項２１に記載の磁気メモリデバイス。
【請求項４６】
前記第１および第２の整流素子は、バイポーラトランジスタであって、このバイポーラトランジスタにおけるエミッタと前記第１および第２の積層体とがそれぞれ電気的に接続されていることを特徴とする請求項４５に記載の磁気メモリデバイス。
【請求項４７】
前記第１および第２の整流素子は、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ）トランジスタであって、このＭＯＳトランジスタにおけるソースと前記第１および第２の積層体とがそれぞれ電気的に接続されていることを特徴とする請求項４５に記載の磁気メモリデバイス。
【請求項４８】
前記第１および第２の整流素子は、ショットキーダイオードであって、前記第１および第２の積層体の側から順に導電層とエピタキシャル層とを有し、これら導電層とエピタキシャル層との間にショットキー障壁を形成していることを特徴とする請求項４５に記載の磁気メモリデバイス。
【請求項４９】
第１の書込線と、前記第１の書込線と交差するように延びる第２の書込線と、外部磁界によって磁化方向が変化する感磁層を含む第１および第２の積層体を有する磁気記憶セルと、を備えた磁気メモリデバイスを製造するための方法であって、
第１および第２の整流素子が設けられた基体の上に、前記第２の積層体の一部をなす第２の積層部分を形成し、前記第２の整流素子と前記第２の積層体とを電気的に接続する工程と、
少なくとも前記積層部分を覆うように下部磁性層を形成し、前記第２の積層体の形成を完了する工程と、
前記下部磁性層の上に、第１の絶縁膜を介して前記第１の書込線を形成する工程と、
前記第１の書込線の上に、第２の絶縁膜を介して前記第２の書込線を、前記第１および第２の書込線が互いに平行に延在する部分を含むように形成する工程と、
前記第２の書込線と、前記第２の絶縁膜と、前記第１の書込線とを順次エッチングしてパターニングすることにより、前記第１および第２の書込線が前記第２の絶縁膜を挟んで互いに平行に延在する部分を含む積層パターンを形成する積層パターン形成工程と、
前記積層パターンを第３の絶縁膜を介して取り囲むように上部磁性層を設けることにより、環状磁性層を形成する工程と、
前記環状磁性層の上の、前記第２の積層体に対応する位置に第１の積層部分を設けることにより第１の積層体を形成し、前記第１および第２の積層体を有する磁気記憶セルを形成する工程と、
前記第１の積層体と前記第１の整流素子とを電気的に接続する工程とを含むことを特徴とする磁気メモリデバイスの製造方法。
【請求項５０】
前記積層パターン形成工程において、
前記第２の書込線をマスクとして前記第２の絶縁膜および前記第１の書込線を選択的にエッチングすることにより、前記積層パターンを自己整合的に形成することを特徴とする請求項４９に記載の磁気メモリデバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗効果素子を含む磁気記憶セルならびに複数の磁気記憶セルを備え、情報の記録・読出を行う磁気メモリデバイスおよびその製造方法に関する。
【０００２】
【従来の技術】
従来より、コンピュータや通信機器等の情報処理装置に用いられる汎用メモリとして、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｂｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）などの揮発性メモリが使用されている。これらの揮発性メモリにおいては、記憶を保持するために絶えず電流を供給し、リフレッシュを行う必要がある。また、電源を切るとすべての情報が失われるので、これら揮発性メモリの他に情報を記録するための手段として不揮発性のメモリを設ける必要があり、例えば、フラッシュＥＥＰＲＯＭや磁気ハードディスク装置などが用いられる。
【０００３】
これら不揮発性メモリにおいては、情報処理の高速化に伴って、アクセスの高速化が重要な課題となっている。さらに、携帯情報機器の急速な普及および高性能化に伴い、いつでもどこでも情報処理が行える、いわゆる、ユビキタスコンピューティングを目指した情報機器開発がが急速に進められている。このような情報機器開発の中心となるキーデバイスとして、高速処理に対応した不揮発性メモリの開発が強く求められている。
【０００４】
不揮発性メモリの高速化に有効な技術としては、強磁性層の磁化容易軸に沿った磁化方向によって情報を記憶する磁気メモリ素子がマトリックス状に配列された磁気ランダムアクセスメモリ（以下、ＭＲＡＭ；Ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ  という。）が知られている。ＭＲＡＭでは、２つの強磁性体における磁化方向の組み合わせを利用して情報を記憶するようになっている。一方、記憶情報の読み出しは、ある基準となる方向に対し、磁化方向が平行である場合と反平行である場合とによって生じる抵抗変化（すなわち、電流あるいは電圧の変化）を検知することによって行う。このような原理で動作することから、ＭＲＡＭでは、安定した書き込みおよび読み出しを行うために、抵抗変化率ができるだけ大きいことが重要である。
【０００５】
現在実用化されているＭＲＡＭは、巨大磁気抵抗（ＧＭＲ；Ｇｉａｎｔ  ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ  ）効果を利用したものである。ＧＭＲ効果とは、２つの磁性層を各層の磁化容易軸方向が互いに平行となるように配設したときに、それら各層の磁化方向が磁化容易軸に沿って平行となる場合に抵抗値が最小となり、反平行の場合に最大値となる現象である。このようなＧＭＲ効果が得られるＧＭＲ素子を利用したＭＲＡＭ（以下、ＧＭＲ−ＭＲＡＭと記す。）としては、例えば特許文献１に開示された技術が知られている。
【０００６】
ＧＭＲ−ＭＲＡＭには、保磁力差型（擬似スピンバルブ型；Ｐｓｅｕｄｏ  ｓｐｉｎ  ｖａｌｖｅ  型）と、交換バイアス型（スピンバルブ；ｓｐｉｎ  ｖａｌｖｅ型）とがある。保磁力差型のＭＲＡＭは、ＧＭＲ素子が２つの強磁性層とそれらの間に挟まれた非磁性層とを有し、２つの強磁性層の保磁力差を利用して情報の書込および読出を行うものである。ここで、ＧＭＲ素子が、例えば「ニッケル鉄合金（ＮｉＦｅ）／銅（Ｃｕ）／コバルト（Ｃｏ）」の構成を有する場合、その抵抗変化率は、６〜８％程度の小さな値である。一方、交換バイアス型のＭＲＡＭは、ＧＭＲ素子が、反強磁性層との反強磁性結合により磁化方向が固定された固定層と、外部磁界により磁化方向が変化するフリー層と、それらの間に挟まれた非磁性層とを有し、固定層とフリー層との磁化方向の違いを利用して情報の書込および読出を行うものである。例えば、ＧＭＲ素子の構成を「白金マンガン（ＰｔＭｎ）／コバルト鉄（ＣｏＦｅ）／銅（Ｃｕ）／ＣｏＦｅ」とした場合の抵抗変化率は１０％程度であり保磁力差型よりも大きな値を示すが、さらなる記憶速度向上やアクセス速度向上を達成するには不十分であった。
【０００７】
これらの点を解決するために、トンネル磁気抵抗効果（ＴＭＲ：Ｔｕｎｎｅｌｉｎｇ  ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ  ）を利用したＴＭＲ素子を有するＭＲＡＭ（以下、ＴＭＲ−ＭＲＡＭと記す。）が提案されている。ＴＭＲ効果は、極薄の絶縁層（トンネルバリア層）を挟んだ２つの強磁性層間における磁化方向の相対角度により絶縁層を通過して流れるトンネル電流が変化するという効果である。２つの強磁性層における磁化方向が、互いに平行な場合に抵抗値が最小となり、互いに反平行の場合に最大となる。ＴＭＲ−ＭＲＡＭでは、ＴＭＲ素子が、例えば「ＣｏＦｅ／アルミニウム酸化物／ＣｏＦｅ」という構成の場合、抵抗変化率が４０％程度と高く、また、抵抗値も大きいためＭＯＳＦＥＴ等の半導体デバイスと組み合わせた場合のマッチングが取りやすい。このため、ＧＭＲ−ＭＲＡＭと比較して、より高い出力が容易に得られ、記憶容量やアクセス速度の向上が期待されている。ＴＭＲ−ＭＲＡＭでは、導線に電流を流すことにより発生する電流磁界により、ＴＭＲ素子の磁性膜の磁化方向を所定の方向に変化させることにより情報を記憶する方法が知られている。記憶情報を読み出す方法としては、トンネルバリア層に垂直な方向に電流を流し、ＴＭＲ素子の抵抗変化を検出する方法が知られている。
なお、ＴＭＲ−ＭＲＡＭに関しては、特許文献２あるいは特許文献３に開示された技術等が知られている。
【０００８】
【特許文献１】
米国特許第５３４３４２２号明細書
【特許文献２】
米国特許第５６２９９２２号明細書
【特許文献３】
特開平９−９１９４９号公報
【０００９】
【発明が解決しようとする課題】
上記したように、ＴＭＲ効果を利用したＭＲＡＭでは、ＧＭＲ効果を利用したＭＲＡＭよりも高出力化を達成することができる。しかしながら、上記のような４０％程度の抵抗変化率を示すＴＭＲ素子を用いたＭＲＡＭであっても、出力電圧は数十ｍＶ程度であるので、より高密度な磁気メモリデバイスを実現するには不十分である。
【００１０】
図４８は、従来のＴＭＲ効果を利用した磁気メモリデバイスにおける構成を説明する平面図であり、図４９は、図４８に対応する従来の磁気メモリデバイスの要部断面構成を示すものである。互いに平行に延びる読出ワード線１１２および書込ワード線１０６に対し、ビット線１０５が直交しており、その直交部分のＺ方向に挟まれる領域に第１磁性層１０２、トンネルバリア層１０３および第２磁性層１０４からなるＴＭＲ素子１２０が配設されている。このような、書込ビット線１０５と書込ワード線１０６とが直交するタイプのＭＲＡＭでは、フリー層として機能する第２磁性層１０４における磁化方向を全体に亘って十分に揃えることができず、十分に安定した書込をおこなうことは困難であった。
【００１１】
また、ＴＭＲ効果を利用したＭＲＡＭでは、直交配置された導線を流れる電流による誘導磁界、すなわち電流磁界によって磁性膜の磁化方向を変えることにより、各々の記憶セルに情報の記憶を行うようになっているが、この電流磁界はオープンな（磁気的に特定の領域に閉じ込められていない）磁界であるので、低効率であると共に、隣接した記憶セルへの悪影響も懸念される。
【００１２】
さらに、記憶セルをより高集積化して磁気メモリデバイスのさらなる高密度化を図る場合、ＴＭＲ素子の微小化が必須となるが、次のような問題が懸念される。すなわち、ＴＭＲ素子における各磁性層のアスペクト比（厚み／積層面内方向の幅）が大きくなることにより反磁界が増大し、フリー層の磁化方向を変えるための磁界強度が増大してしまい、大きな書込電流を必要とすると考えられる。
【００１３】
本発明はかかる問題点に鑑みてなされたもので、本発明の第１の目的は、コンパクトな構成でありながら、書込線を流れる電流によって形成される磁界の損失を低減し、安定した書込が可能な磁気メモリデバイスおよびそれに搭載される磁気記憶セルを提供することにある。第２の目的は、隣接した磁気記憶セルに悪影響を及ぼすことが少ない磁気メモリデバイスおよびそれに搭載される磁気記憶セルを提供することにある。第３の目的は、一対の磁気抵抗効果素子を用いることにより、高い信号出力が得られ、高速かつ大容量の磁気メモリデバイスおよびそれに搭載される磁気記憶セルを提供することにある。さらに、第４の目的は、そのような磁気メモリデバイスを容易に製造するための方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の磁気記憶セルは、外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるようにそれぞれ構成され、互いの積層面が対向するように配置された第１および第２の積層体と、これら第１の積層体と第２の積層体との間に、積層面に沿った方向を軸方向とするように配置されると共に、軸方向に沿って複数の導線によって貫かれるように構成された環状磁性層とを備えるようにしたものである。ここで、本発明における「外部磁界」とは、複数の導線に流れる電流によって生ずる磁界、または、環状磁性層に生ずる還流磁界を意味している。また、「環状磁性層」の「環状」とは、内部を貫く複数の導線からみたときに、それぞれの周囲を磁気的かつ電気的に連続して完全に取り込み、複数の導線を横切る方向の断面が閉じている状態を示す。したがって、環状磁性層は、磁気的かつ電気的に連続である限りにおいて絶縁体が含有されることを許容する。すなわち、電流が流れないような絶縁体は含まないものの、例えば製造工程において発生する程度の酸化膜は含んでもよい。また、「軸方向」とは、この環状磁性層単体に注目したときの開口方向、すなわち内部を貫く複数の導線の延在方向を指す。また、「第１および第２の積層体におけるそれぞれの一方の面側に、・・・配設され」とは、環状磁性層が、そのうちの一部分が積層体によって構成されて配設されるという趣旨である。さらに、「複数の導線によって貫かれるように」とは、環状磁性層によって取り囲まれた領域または空間を複数の導線が貫通している状態を示す。
【００１５】
本発明の磁気記憶セルでは、上記構成により、複数の導線に電流を流すことによって閉磁路が形成されるので、第１および第２の積層体における各感磁層の磁化反転が効率的に行われる。
【００１６】
本発明の磁気メモリデバイスは、第１の書込線と、この第１の書込線と交差するように延びる第２の書込線と、磁気記憶セルとを備え、磁気記憶セルが、外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるようにそれぞれ構成され、互いの積層面が対向するように配置された第１および第２の積層体と、これら第１の積層体と第２の積層体との間に、積層面に沿った方向を軸方向とするように配置されると共に、軸方向に沿って第１および第２の書込線によって貫かれるように構成された環状磁性層とを含むようにしたものである。
【００１７】
本発明の磁気メモリデバイスでは、上記した構成により、第１および第２の書込線の双方に電流を流すことによって閉磁路が形成されるので、第１および第２の積層体における各感磁層の磁化反転が効率的に行われる。
【００１８】
本発明の磁気メモリデバイスの製造方法は、第１の書込線と、この第１の書込線と交差するように延びる第２の書込線と、外部磁界によって磁化方向が変化する感磁層を含む第１および第２の積層体を有する磁気記憶セルと、を備えた磁気メモリデバイスを製造するための方法であり、第１および第２の整流素子が設けられた基体の上に、第２の積層体の一部をなす第２の積層部分を形成し、第２の整流素子と第２の積層体とを電気的に接続する工程と、少なくとも積層部分を覆うように下部磁性層を形成し、第２の積層体の形成を完了する工程と、下部磁性層の上に、第１の絶縁膜を介して第１の書込線を形成する工程と、第１の書込線の上に、第２の絶縁膜を介して第２の書込線を、第１および第２の書込線が互いに平行に延在する部分を含むように形成する工程と、第２の書込線と、第２の絶縁膜と、第１の書込線とを順次エッチングしてパターニングすることにより、第１および第２の書込線が第２の絶縁膜を挟んで互いに平行に延在する部分を含む積層パターンを形成する積層パターン形成工程と、積層パターンを第３の絶縁膜を介して取り囲むように上部磁性層を設けることにより、環状磁性層を形成する工程と、この環状磁性層の上の、第２の積層体に対応する位置に第１の積層部分を設けることにより第１の積層体を形成し、第１および第２の積層体を有する磁気記憶セルを形成する工程と、第１の積層体と第１の整流素子とを電気的に接続する工程とを含むようにしたものである。
【００１９】
本発明の磁気メモリデバイスの製造方法では、上記工程により、共通に設けられた環状磁性層に、互いに積層面が対向するように配置された第１および第２の積層体が形成された構造を得ることができる。ここで、「第１および第２の書込線が第２の絶縁膜を挟んで互いに平行」とは、製造上の誤差範囲±１０°を含むものである。
【００２０】
本発明の磁気記憶セルおよび磁気メモリデバイスでは、第１の積層体が、環状磁性層と共に第１の磁気抵抗効果素子を構成し、第２の積層体が、環状磁性層と共に第２の磁気抵抗効果素子を構成していることが望ましい。これにより、環状磁性層を共有化した一対の磁気抵抗効果素子が構成されるので、１つの積層体に対して１つの環状磁性層を設ける場合よりも省スペース化を図ることができる。
【００２１】
本発明の磁気記憶セルおよび磁気メモリデバイスでは、第１および第２の積層体が、いずれも環状磁性層と電気的に接続されていることが望ましい。これにより、第１および第２の積層体において、それぞれ積層面に垂直な方向に流れる電流が感磁層から環状磁性層へと流れるようになる。
【００２２】
本発明の磁気記憶セルおよび磁気メモリデバイスでは、複数の導線（第１および第２の書込線）が、環状磁性層を貫く領域において互いに平行に延びるように構成されることが望ましい。こうすることにより、複数の導線（第１および第２の書込線）に電流を流すことによって生じる合成磁界を、複数の書込線（第１および第２の書込線）が互いに交差する場合よりも大きくすることができ、感磁層における磁化反転がより効率的に行われる。
【００２３】
本発明の磁気記憶セルおよび磁気メモリデバイスでは、複数の導線（第１および第２の書込線）が、環状磁性層を貫く領域において第１の積層体と第２の積層体とを通る直線の方向において互いに隣り合うように配列されるようにしてもよいし、あるいは、環状磁性層を貫く領域において第１の積層体と第２の積層体とを通る直線と直交する方向において互いに隣り合うように配列されるようにしてもよい。
【００２４】
本発明の磁気記憶セルおよび磁気メモリデバイスでは、環状磁性層を貫く複数の導線（第１および第２の書込線）の双方を流れる電流により生ずる磁界によって、第１および第２の積層体における各感磁層の磁化方向が互いに反平行を向くように変化し、第１および第２の積層体に情報が記憶されるようにすることが望ましい。本発明における「磁化方向が互いに反平行」とは、互いの磁化方向、すなわち、各磁性層内の平均の磁化方向のなす相対角度が、厳密に１８０度である場合のほか、製造上生ずる誤差や完全に単軸化されなかったが故に生ずる程度の誤差等に起因して１８０度から所定角度だけ外れている場合も含む。また、「情報」とは、一般に磁気メモリデバイスへの入出力信号において「０」，「１」あるいは電流値や電圧値による「Ｈｉｇｈ」，「Ｌｏｗ」等で表される２値情報をいう。
【００２５】
この磁気記憶セルおよび磁気メモリデバイスでは、第１および第２の積層体において、感磁層の磁化方向が互いに反平行となる状態で情報が記憶される。
【００２６】
より具体的には、第１および第２の積層体における一対の感磁層の一方が第１の方向に磁化し他方が第１の方向と反平行をなす第２の方向に磁化する第１の状態と、一対の感磁層の一方が第２の方向に磁化し他方が第１の方向に磁化する第２の状態、のいずれかをとり、第１および第２の状態に対応して第１および第２の積層体に情報が記憶されるようにすることが望ましい。このとき、第１および第２の積層体における双方の感磁層の磁化は、互いに向き合う状態と、反対向きになる状態との２つの状態をとることができ、これに２値情報が対応する。
【００２７】
本発明の磁気記憶セルおよび磁気メモリデバイスでは、一対の感磁層が、環状磁性層のうちの一部分を構成するようにしてもよい。さらに、一対の感磁層が、それぞれ互いに磁気的に交換結合するように構成された第１および第２の感磁部分を含み、第１の感磁部分が、環状磁性層のうちの一部分を構成するようにしてもよい。加えて、一対の第１の感磁部分と一対の第２の感磁部分との間に、これらを互いに反強磁性結合させるための一対の第１の非磁性導電層を配設するようにしてもよい。
【００２８】
また、本発明の磁気記憶セルおよび磁気メモリデバイスでは、一対の第２の感磁部分が一対の第１の感磁部分よりも大きな保磁力を有することが望ましい。これにより、一対の第２の感磁部分の磁化方向がより安定化する。
【００２９】
さらに、本発明の磁気記憶セルおよび磁気メモリデバイスでは、第１および第２の積層体が、それぞれ、非磁性層と、この非磁性層の一方側に積層され磁化方向の固定された第１の磁性層と、非磁性層の、第１の磁性層と反対側に積層された感磁層とを含み、または、第１および第２の積層体が、それぞれ、非磁性層と、この非磁性層の一方側に積層され磁化方向の固定された第１の磁性層と、非磁性層の、第１の磁性層と反対側に積層され、第２の感磁部分として機能する第２の磁性層とを含み、第１および第２の積層体に流れる電流に基づいて情報が検出されるようにしてもよい。この場合、第１の磁性層が第２の磁性層よりも大きな保磁力を有することが望ましい。また、第１の磁性層の非磁性層とは反対側に、第１の磁性層と交換結合した反強磁性の第３の磁性層が配設されるようにしてもよい。第１の磁性層と第３の磁性層との間に、第１の磁性層の側から順に第２の非磁性導電層と、第１の磁性層と反強磁性結合した第４の磁性層とが配設されるようにしてもよい。これらの場合、非磁性層が、トンネル効果を生じさせ得る絶縁層からなるようにすることも可能である。
【００３０】
本発明の磁気メモリデバイスでは、さらに、第１および第２の磁気抵抗効果素子にそれぞれ接続され、各磁気抵抗効果素子に読出電流を供給する一対の第１の読出線を備え、各積層体に流れる電流に基づいて磁気記憶セルから情報が読み出されるように構成される。なお、本発明の磁気記憶セルにおいて「接続され」とは、少なくとも電気的に接続された状態を指し、物理的に直接に接続されていない状態であってもよい。
【００３１】
この磁気メモリデバイスでは、対をなす磁気抵抗効果素子の感磁層の相対的な磁化方向に応じ、積層体の積層面に垂直な方向に電流を流した場合の電流値が異なることを利用して、情報の読出が行われる。
【００３２】
情報の読出については、一対の第１の読出線の各々から第１および第２の積層体の各々に読出電流が供給され、この一対の読出電流値の差分に基づいて磁気記憶セルから情報を読み出すようにすることが望ましい。この方式によれば、読出電流は差動出力されるので、各々の第１の読出線に生ずる雑音や、磁気抵抗効果素子ごとの出力値に含まれるオフセット成分が相殺されて除去されるからである。
【００３３】
本発明の磁気メモリデバイスでは、第１および第２の積層体に供給された読出電流の各電流経路上における、一対の第１の読出線と第１および第２の積層体との間にそれぞれ設けられた第１および第２の整流素子と、第１および第２の積層体を流れた読出電流を接地へと導く第２の読出線とを備えていることが好ましい。
【００３４】
本発明の「整流素子」とは、電流を一方向のみに通過させ、逆方向の電流の通過を阻止する素子をいう。また、「電流経路」とは、読出電流が積層体に流入するためにたどり、積層体を通過し、流出していく経路全体をいう。整流素子は、上記の電流経路上で、接地方向（第２の読出線側）のみに向かうように電流を流す整流作用を有している。この整流素子により、読出対象の各磁気記憶セルに向かって、共通の第２の読出線に接続されている他の磁気記憶セルからの電流の回り込みを回避できると共に、電流が読出対象の磁気記憶セル内における一方の積層体から他方の積層体へ通過して第１の読出線にまで達することが阻止できる。整流素子としては、ショットキーダイオード、ＰＮ接合型ダイオード、バイポーラトランジスタ、またはＭＯＳトランジスタが好適である。
【００３５】
さらに、本発明の磁気メモリデバイスでは、第１および第２の整流素子が設けられた基体の上に、第２の積層体と、環状磁性層と、第１の積層体とが順に配設され、第１および第２の整流素子と第１および第２の積層体とがそれぞれ電気的に接続されていることが望ましい。この場合、整流素子としてバイポーラトランジスタを用い、このバイポーラトランジスタにおけるエミッタと磁気抵抗効果素子とが電気的に接続するようにすることが可能である。あるいは、整流素子としてＭＯＳトランジスタを用い、このＭＯＳトランジスタにおけるソースと磁気抵抗効果素子とが電気的に接続されるようにしてもよいし、整流素子をショットキーダイオードとし、基板側から順にエピタキシャル層と金属層とを有し、これらのエピタキシャル層と金属層との間にショットキー障壁を形成するようにしてもよい。
【００３６】
本発明の磁気メモリデバイスの製造方法では、積層パターン形成工程において、第２の書込線をマスクとして第２の絶縁膜および第１の書込線を選択的にエッチングすることにより、積層パターンを自己整合的に形成することが望ましい。
これによりアライメント精度の高い加工が可能となり、さらに、製造工程全体として簡略化を図ることができる。
【００３７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３８】
［第１の実施の形態］
まず、図１〜図７を参照して第１の実施の形態に係る磁気メモリデバイスの構成について説明する。
【００３９】
図１は、本実施の形態における磁気メモリデバイスの全体構成を表す概念図である。磁気メモリデバイスは、アドレスバッファ５１と、データバッファ５２と、制御ロジック部５３と、記憶セル群５４と、第１の駆動制御回路部５６と、第２の駆動制御回路部５８と、外部アドレス入力端子Ａ０〜Ａ２０と、外部データ端子Ｄ０〜Ｄ７とを備えている。
【００４０】
記憶セル群５４は、一対のトンネル磁気抵抗効果素子（以下、ＴＭＲ素子という。）を備えた記憶セル１が、互いに直交するワード線方向（Ｘ方向）およびビット線方向（Ｙ方向）に多数、配列されたマトリックス構造を有している。記憶セル１は、磁気メモリデバイスにおいてデータを記憶する最小単位であって、本発明における「磁気記憶セル」に対応する一具体例である。記憶セル１については後に詳述する。
【００４１】
第１の駆動制御回路部５６は、Ｙ方向におけるアドレスデコーダ回路５６Ａ、センスアンプ回路５６Ｂおよびカレントドライブ回路５６Ｃを有し、第２の駆動制御回路部５８は、Ｘ方向におけるアドレスデコーダ回路５８Ａ、定電流回路５８Ｂおよびカレントドライブ回路５８Ｃを有するものである。
【００４２】
アドレスデコーダ回路５６Ａ，５８Ａは、入力されたアドレス信号に応じた後出のワードデコード線７２およびビットデコード線７１を選択するものである。
センスアンプ回路５６Ｂおよび定電流回路５８Ｂは読出動作を行う際に駆動する回路であり、カレントドライブ回路５６Ｃ，５８Ｃは書込動作を行う際に駆動する回路である。
【００４３】
センスアンプ回路５６Ｂと記憶セル群５４とは、読出動作の際にセンス電流が流れる複数のビットデコード線７１（後出）によって接続されている。同様に、定電流回路５８Ｂと、記憶セル群５４とは、読出動作の際にセンス電流が流れる複数のワードデコード線７２（後出）によって接続されている。
【００４４】
カレントドライブ回路５６Ｃと記憶セル群５４とは、書込動作の際に必要となる書込ビット線５（後出）を介して接続されている。同様に、カレントドライブ回路５８Ｃと記憶セル群５４とは、書込動作の際に必要となる書込ワード線６（後出）を介して接続されている。
【００４５】
アドレスバッファ５１は、外部アドレス入力端子Ａ０〜Ａ２０を備えると共に、Ｙ方向アドレス線５７，Ｘ方向アドレス線５５を介して第１の駆動制御回路部５６内のＹ方向アドレスデコーダ回路５６Ａ，第２の駆動制御回路部５８内のＸ方向アドレスデコーダ回路５８Ａに接続されている。このアドレスバッファ５１は、外部からのアドレス信号を外部アドレス入力端子Ａ０〜Ａ２０から取り込み、内部に備えたバッファ増幅器（図示せず）によりＹ方向アドレスデコーダ回路５６Ａ，Ｘ方向アドレスデコーダ回路５８Ｂにおいて必要となる電圧レベルまで増幅するものである。さらに、アドレスバッファ５１は、その増幅したアドレス信号を２つに分け、Ｙ方向アドレス線５７を介してＹ方向アドレスデコーダ回路５６Ａに出力すると共に、Ｘ方向アドレス線５５を介してＸ方向アドレスデコーダ回路５８Ａに出力するように機能する。
【００４６】
データバッファ５２は、入力バッファ５２Ａおよび出力バッファ５２Ｂによって構成され、外部データ端子Ｄ０〜Ｄ７を備えると共に制御ロジック部５３と接続されており、制御ロジック部５３からの出力制御信号５３Ａによって動作するようになっている。入力バッファ５２Ａは、Ｙ方向およびＸ方向書込用データバス６１，６０を介してそれぞれ第１の駆動制御回路部５６内のＹ方向カレントドライブ回路５６Ｃ，第２の駆動制御回路部５８内のＸ方向カレントドライブ回路５８Ｃに接続されており、記憶セル群５４への書込動作を行う際には、外部データ端子Ｄ０〜Ｄ７の信号電圧を取り込んで、内部バッファ増幅器（図示せず）により必要となる電圧レベルまで増幅したのち、Ｘ方向書込用データバス６０およびＹ方向書込用データバス６１を介してＸ方向カレントドライブ回路５８Ｃ，Ｙ方向カレントドライブ回路５６Ｃに伝達するように機能する。出力バッファ５２Ｂは、Ｙ方向読出用データバス６２を介してセンスアンプ回路５６Ｂに接続されており、記憶セル群５４に記憶された情報信号を読み出す際には、内部に備えたバッファ増幅器（図示せず）によって、センスアンプ回路５６Ｂから入力される情報信号を増幅したのち、外部データ端子Ｄ０〜Ｄ７に低インピーダンスで出力するように機能する。
【００４７】
制御ロジック部５３は、チップセレクト端子ＣＳおよびライトイネーブル端子ＷＥを備え、データバッファ５２に接続されている。この制御ロジック部５３は、複数の記憶セル群５４のなかから読出および書込対象とするものを選択するチップセレクト端子ＣＳからの信号電圧と、書込許可信号を出力するように機能するライトイネーブル端子ＷＥからの信号電圧とを取り込み、データバッファ５２に向けて出力制御信号５３Ａを出力するように機能する。
【００４８】
次に、本実施の形態の磁気メモリデバイスにおける情報書込動作に係わる構成について説明する。
【００４９】
図２は、記憶セル群５４における書込動作に係わる要部平面構成を表す概念図である。図２に示したように、本実施の形態の磁気メモリデバイスは、複数の書込ビット線５と、この複数の書込ビット線５とそれぞれ交差するように延びる複数の書込ワード線６とを含んでおり、書込ビット線５および書込ワード線６の交差する各領域に、これら書込ビット線５および書込ワード線６が互いに平行に延在する平行部分１０を有するように構成されている。具体的には、図２に示したように、書込ワード線６が矩形波状にＸ方向に沿って延在する一方で、書込ビット線５が直線状にＹ方向に沿って延在している。書込ワード線６における矩形波状の立ち上がり部分および立ち下がり部分が、書込ビット線５と共に複数の平行部分１０を形成している。記憶セル１は、それぞれの平行部分１０の少なくとも一部を囲むように、書込ビット線５と書込ワード線６との交差する各領域に設けられている。ここで、交差する領域に記憶セル１が設けられているということは、交差点の隣に記憶セル１が設けられている場合も含んでいる。各記憶セル１は、それぞれＴＭＲ素子１ａおよびＴＭＲ素子１ｂによって構成されている。ここで、ＴＭＲ素子１ａおよびＴＭＲ素子１ｂが、本発明の「一対の磁気抵抗効果素子」に対応する一具体例である。
【００５０】
書込ビット線５および書込ワード線６には、それぞれＹ方向カレントドライブ回路５８Ｃ，Ｘ方向カレントドライブ回路５６Ｃからの電流が流れるようになっている。ここで、書込ビット線５を流れる電流が、例えば、図２に矢印で示したように−Ｙ方向（紙面上から下）となるようにした場合には、書込ワード線６を流れる電流の方向を全体として＋Ｘ方向（紙面左から右）とすることが望ましい。こうすることにより、ＴＭＲ素子１ａ，１ｂを通過する書込ビット線５および書込ワード線６の電流方向が、互いに平行（同一方向）となるからである。
【００５１】
図３は、記憶セル群５４の要部平面構成をより具体的に表すものである。図３に示した書込ビット線５、書込ワード線６および記憶セル１は、図２と対応するものである。記憶セル１は、Ｙ方向に沿った書込ビット線５と書込ワード線６との平行部分１０に配置されている。記憶セル１を構成する一対のＴＭＲ素子１ａ，１ｂは、それぞれ感磁層を含む積層体Ｓ２０（Ｓ２０ａ，Ｓ２０ｂ）と環状磁性層４とを備えており、平行部分１０における書込ビット線５および書込ワード線６の双方を流れる電流により生ずる磁界（すなわち、環状磁性層４においては外部磁界）によって感磁層の磁化方向が変化するようになっている。この場合、平行部分１０における書込ビット線５と書込ワード線６とはＸＹ平面においてほぼ一致した位置に設けられているが、Ｚ方向においては一定の間隔を有するように配置されており、互いに電気的に絶縁されている。
【００５２】
各書込ビット線５の両端には、それぞれ書込ビット線引出電極４２が設けられている。各書込ビット線引出電極４２は、それぞれ一方がＹ方向カレントドライブ回路５６Ｃに接続され、他方が最終的に接地されるように接続されている。同様に、各書込ワード線６の両端には、それぞれ書込ワード線引出電極４１が設けられている。各書込ワード線引出電極４１は、それぞれ一方がＸ方向カレントドライブ回路５８Ｃに接続され、他方が最終的に接地されるように接続されている。
【００５３】
図４は、記憶セル１の拡大斜視図である。第１の書込線としての書込ワード線６と第２の書込線としての書込ビット線５とは、互いに平行に延びて環状磁性層４を貫いている。書込ワード線６、書込ビット線５および環状磁性層４は、絶縁膜７を介して互いに電気的に絶縁されている。積層部分２０ａおよび積層部分２０ｂは、互いの積層面が対向するように環状磁性層４の表面に配置されている。
これら一対の積層部分２０ａ，２０ｂを含む一対の積層体Ｓ２０ａ，Ｓ２０ｂは、それぞれ導電層３６ａ，３６ｂ（後出）と電気的に接続されている。一対の導電層３６ａ，３６ｂは一対のショットキーダイオード７５ａ，７５ｂ（後出）の一部を構成するものであり、このショットキーダイオード７５ａ，７５ｂの他端はＹ方向に延在する読出ビット線３３ａ，３３ｂ（図示せず）と接続されている。
【００５４】
図５は、図３に示した記憶セル１の、Ｖ−Ｖ切断線の矢視方向における断面構成を表すものである。なお、後述する本実施の形態の変形例としての記憶セル１Ｈと区別するため、ここでは、記憶セル１Ｐと表示する。
【００５５】
図５に示したように、記憶セル１Ｐは、外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるようにそれぞれ構成され、互いに積層面が対向するように配置された積層体Ｓ２０ａ，Ｓ２０ｂと、これら積層体Ｓ２０ａと積層体Ｓ２０ｂとの間に、積層面に沿った方向を軸方向とするように共通に配設されると共に、軸方向に沿って書込ワード線６および書込ビット線５によって貫かれるように構成された環状磁性層４とを含んで構成されている。積層体Ｓ２０ａは、環状磁性層４と共にＴＭＲ素子１ａを構成し、積層体Ｓ２０ｂは、環状磁性層４と共にＴＭＲ素子１ｂを構成している。記憶セル１Ｐでは、書込ワード線６および書込ビット線５が、環状磁性層４を貫く領域において積層体Ｓ２０ａと積層体Ｓ２０ｂとを通る直線の方向において互いに隣り合うように配列されている。ここで、積層体Ｓ２０ａが本発明における「第１の積層体」に対応する一具体例であり、一方の積層体Ｓ２０ｂが本発明における「第２の積層体」に対応する一具体例である。
【００５６】
感磁層は、環状磁性層４のうちの一部分を構成している一対の接続部分１４ａ，１４ｂと、後述する一対の第２磁性層８ａ，８ｂとによって構成され、一対の接続部分１４ａ，１４ｂと一対の第２磁性層８ａ，８ｂとはそれぞれ互いに磁気的に交換結合するようになっている。ここで、接続部分１４ａ，１４ｂが本発明における「第１の感磁部分」に対応する一具体例であり、一方の第２磁性層８ａ，８ｂが本発明における「第２の感磁部分」に対応する一具体例である。
【００５７】
積層体Ｓ２０ａ，Ｓ２０ｂは、それぞれ積層部分２０ａ，２０ｂと接続部分１４ａ，１４ｂとによって構成されている。環状磁性層４（接続部分１４ａ，１４ｂ）の側から順に、第２磁性層８ａ，８ｂと、トンネルバリア層３ａ，３ｂと、磁化方向の固定された第１磁性層２ａ，２ｂとを含み、積層面に垂直な方向に電流が流れるように構成されている。上述したように、第２磁性層８ａ，８ｂは環状磁性層４の一対の接続部分１４ａ，１４ｂとともに感磁層として機能する。ここで、トンネルバリア層３が本発明における「非磁性層」に対応する一具体例である。なお、図５では、積層体Ｓ２０ａ，Ｓ２０ｂの構成を明らかにするため、積層体Ｓ２０ａ，Ｓ２０ｂの寸法を周囲よりも相対的に大きく誇張して表している。
【００５８】
積層体Ｓ２０ａ，Ｓ２０ｂは、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの間において積層面に垂直方向の電圧を印加すると、例えば第１磁性層２ａ，２ｂの電子がトンネルバリア層３ａ，３ｂを突き抜けて第２磁性層８ａ，８ｂに移動してトンネル電流が流れるようになっている。このトンネル電流は、トンネルバリア層３ａ，３ｂとの界面部分における第１磁性層２ａ，２ｂのスピンと第２磁性層８ａ，８ｂのスピンとの相対的な角度によって変化する。すなわち、第１磁性層２ａ，２ｂのスピンと第２磁性層８ａ，８ｂのスピンとが互いに平行な場合に抵抗値が最小となり、反平行のときに抵抗値が最大となる。これらの抵抗値を用いて、磁気抵抗変化率（ＭＲ比）が、式（１）のように定義される。
【００５９】
（ＭＲ比）＝ｄＲ／Ｒ  ……（１）
【００６０】
ここで、「ｄＲ」が、スピンが互いに平行である場合と反平行である場合との抵抗値の差であり、「Ｒ」が、スピンが互いに平行である場合における抵抗値である。
【００６１】
トンネル電流に対する抵抗値（以下、トンネル抵抗Ｒｔという。）は、トンネルバリア層３ａ，３ｂの膜厚Ｔに強く依存する。トンネル抵抗Ｒｔは、低電圧領域では、式（２）に示したように、トンネルバリア層３ａ，３ｂの膜厚Ｔに対して指数関数的に増加する。
【００６２】
Ｒｔ∝ｅｘｐ（２χＴ  ），χ＝｛８π２  ｍ＊  （φ・Ｅｆ）０．５  ｝／ｈ  ……（２）
【００６３】
ここで、「φ」はバリア高さ、「ｍ＊  」は電子の有効質量、「Ｅｆ」はフェルミエネルギー、ｈはプランク定数を表す。一般的に、ＴＭＲ素子を用いたメモリ素子では、トランジスタなどの半導体デバイスとのマッチングを図るため、トンネル抵抗Ｒｔは、数１０ｋΩ・（μｍ）２  程度が適当とされる。しかし、磁気メモリデバイスにおける高密度化および動作の高速度化を図るためには、トンネル抵抗Ｒｔは、１０ｋΩ・（μｍ）２  以下、さらに好ましくは１ｋΩ・（μｍ）２  以下とすることが好ましい。したがって、上記のトンネル抵抗Ｒｔを実現するために、トンネルバリア層３ａ，３ｂの厚みＴを２ｎｍ以下、さらに好ましくは１．５ｎｍ以下とすることが望ましい。
【００６４】
トンネルバリア層３ａ，３ｂの厚みＴを薄くすることにより、トンネル抵抗Ｒｔを低減することができる一方で、第１磁性層２ａ，２ｂおよび第２磁性層８ａ，８ｂとの接合界面の凹凸に起因するリーク電流が生じるのでＭＲ比が低下してしまう。これを防止するため、トンネルバリア層３ａ，３ｂの厚みＴは、リーク電流が流れない程度の厚みを有する必要があり、具体的には０．３ｎｍ以上の厚みであることが望ましい。
【００６５】
図５に示した積層体Ｓ２０ａ，Ｓ２０ｂは、保磁力差型構造を有し、第１磁性層２ａ，２ｂの保磁力のほうが、第２磁性層８ａ，８ｂの保磁力よりも大きくなるように構成されていることが望ましい。具体的には、第１磁性層２ａ，２ｂの保磁力は、（５０／４π）×１０３  Ａ／ｍよりも大きいことが望ましく、特に（１００／４π）×１０３  Ａ／ｍ以上であることが望ましい。こうすることにより、第１磁性層２ａ，２ｂにおける磁化方向が外部憂乱磁界等の不要な磁界の影響を受けるのを防止することができる。第１磁性層２ａ，２ｂは、例えば、５ｎｍの厚みのコバルト鉄合金（ＣｏＦｅ）からなる。他に、単体のコバルト（Ｃｏ）や、コバルト白金合金（ＣｏＰｔ）、ニッケル鉄コバルト合金（ＮｉＦｅＣｏ）等を第１磁性層２ａ，２ｂに適用することが可能である。第２磁性層８ａ，８ｂは、例えば、単体のコバルト（Ｃｏ）、コバルト鉄合金（ＣｏＦｅ）、コバルト白金合金（ＣｏＰｔ）、ニッケル鉄合金（ＮｉＦｅ）あるいはニッケル鉄コバルト合金（ＮｉＦｅＣｏ）から構成される。また、第１磁性層２ａ，２ｂおよび第２磁性層８ａ，８ｂの磁化容易軸は、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの磁化方向が互いに平行または反平行となる状態で安定化するようにするため、平行であることが望ましい。
【００６６】
環状磁性層４は、書込ビット線５および書込ワード線６における平行部分１０の少なくとも一部を環状に取り囲むように延在しており、この平行部分１０を流れる電流によって環状磁性層４内部に還流磁界が生ずるように構成されている。
上記還流磁界によって環状磁性層４の磁化方向が反転される。環状磁性層４の接続部分１４ａ，１４ｂおよびこれに隣接する第２磁性層８ａ，８ｂが、情報を記憶する記憶層として機能する。環状磁性層４は、例えば、ニッケル鉄合金（ＮｉＦｅ）からなり、その接続部分１４ａ，１４ｂの保磁力が、（１００／４π）×１０３  Ａ／ｍ以下の範囲内において第１磁性層２ａ，２ｂの保磁力よりも小さくなるように構成されていることが望ましい。（１００／４π）×１０３  Ａ／ｍを越えるような保磁力では、書込電流の増大に起因する発熱により、ＴＭＲ膜２０ａ，２０ｂ自体の劣化が生じてしまう可能性があるからである。さらに、接続部分１４ａ，１４ｂの保磁力が第１磁性層２ａ，２ｂの保磁力と同等以上となると、書込電流が増大して磁化固定層としての第１磁性層２ａ，２ｂの磁化方向を変化させてしまい、記憶素子としてのＴＭＲ素子１ａ，１ｂを破壊してしまうからである。また、書込ビット線５および書込ワード線６による電流磁界を環状磁性層４に集中させるために、環状磁性層４の透磁率はより大きい方が好ましい。具体的には、２０００以上であり、より好ましくは６０００以上である。
【００６７】
書込ビット線５および書込ワード線６は、いずれも、１０ｎｍ厚のチタン（Ｔｉ）と、１０ｎｍ厚の窒化チタン（ＴｉＮ）と５００ｎｍ厚のアルミニウム（Ａｌ）とが順に積層された構造を有し、絶縁膜７によって、互いに電気的に絶縁されている。書込ビット線５および書込ワード線６は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）およびタングステン（Ｗ）のうちの少なくとも１種からなるようにしてもよい。これら書込ビット線５および書込ワード線６を用いた記憶セル１に対するより具体的な書込動作については後述する。
【００６８】
次に、情報読出動作に係わる構成について説明する。図６は、記憶セル群５４における読出動作に係わる要部平面構成を表し、図３に対応するものである。
【００６９】
図６に示したように、各記憶セル１は、ＸＹ平面における複数の読出ワード線３２と複数の読出ビット線３３との各交差点に１つずつ配設されている。具体的には、読出ビット線３３は一対の読出ビット線３３ａ，３３ｂからなり、この読出ビット線３３ａと読出ビット線ｂとの間の領域のうち、読出ワード線３２と交差する領域に記憶セル１が設けられている。ここで、一対の読出ビット線３３ａ，３３ｂは、一対のショットキーダイオード７５ａ，７５ｂ（後出）を介して一対の積層部分２０ａ，２０ｂと電気的に接続している。一方の読出ワード線３２は、接続層などを介して記憶セル１の環状磁性層４と電気的に接続している。一対の読出ビット線３３ａ，３３ｂは、各記憶セル１における一対のＴＭＲ素子１ａ，１ｂの各々に読出電流を供給するものであり、一方の読出ワード線３２は、ＴＭＲ素子１ａ，１ｂの各々に流れた読出電流を接地へと導くものである。各読出ビット線３３ａ，３３ｂの両端には、それぞれ読出ビット線引出電極４４ａ，４４ｂが設けられている。一方、各読出ワード線３２の両端には、それぞれ読出ビット線引出電極４３が設けられている。ここで、読出ビット線３３が本発明の「第１の読出線」に対応する一具体例であり、読出ワード線３２が本発明の「第２の読出線」に対応する一具体例である。
【００７０】
図７は、図６に示したＶＩＩ−ＶＩＩ切断線における矢視方向の断面構成を表すものである。図７に示したように、本実施の形態の磁気メモリデバイスは、記憶セル１を含む領域において、整流素子として機能する一対のショットキーダイオード７５ａ，７５ｂ（以下、単にダイオード７５ａ，７５ｂという。）が設けられた基体３１の上に、一対の積層部分２０ａ，２０ｂと、環状磁性層４とが順に形成されるように構成されている。ここで、ダイオード７５ａが本発明の「第１の整流素子」に対応する一具体例であり、一方のダイオード７５ｂが本発明の「第２の整流素子」に対応する一具体例である。
【００７１】
一対のダイオード７５ａ，７５ｂは、記憶セル１の側から順に導電層３６ａ，３６ｂとエピタキシャル層３７と基板３８とを有し、これら導電層３６ａ，３６ｂとエピタキシャル層３７との間にショットキー障壁を形成している。ダイオード７５ａとダイオード７５ｂとは、積層部分２０ａ，２０ｂを挟んで環状磁性層４と接続しているほかは互いに電気的な接続部分をもたないように構成されている。基板３８はｎ型シリコンウェハである。一般に、ｎ型シリコンウェハには燐（Ｐ）の不純物拡散が施されており、基板３８としては、燐の高濃度拡散によりｎ＋＋型となっているものを用いる。これに対し、エピタキシャル層３７は、燐が低濃度拡散されてｎ−  型となるようにする。このｎ−  型半導体であるエピタキシャル層３７と金属からなる導電層３６ａ，３６ｂとを接触させることにより、バンドギャップが生じ、ショットキー障壁が形成される。さらに、一対のダイオード７５ａ，７５ｂは、それぞれ接続層３３Ｔを介して読出ビット線３３ａ，３３ｂと接続されている。
【００７２】
次に、図８を参照して、本実施の形態の磁気メモリデバイスにおける読出動作に係わる回路構成について説明する。
【００７３】
図８は、記憶セル群５４とその読出回路からなる回路系の構成図である。この読出回路系は、記憶セル１が一対のＴＭＲ素子１ａ，１ｂからなる差動増幅型である。ここでは、各記憶セル１の情報の読み出しを、ＴＭＲ素子１ａ，１ｂにおける積層体Ｓ２０ａ，Ｓ２０ｂそれぞれに流す読出電流（読出ビット線３３ａ，３３ｂから積層体Ｓ２０ａ，Ｓ２０ｂのそれぞれに流入し、共通の読出ワード線３２に流出する電流）の差分値を出力として行うようになっている。
【００７４】
図８において、記憶セル群５４のビット列ごとの記憶セル１と、センスアンプ回路５６Ｂを含む読出回路の一部とが、読出回路の繰り返し単位である単位読出回路８０（…，８０ｎ，８０ｎ＋１，…）を構成しており、ビット列方向に並列に配置されている。単位読出回路８０ｎの各々は、Ｙ方向アドレスデコーダ回路５６Ａにビットデコード線７１（…，７１ｎ，７１ｎ＋１，…）を介して接続され、出力バッファ５２ＢにＹ方向読出用データバス６２を介して接続されている。
【００７５】
記憶セル群５４には、Ｘ方向に延びる読出ワード線３２（…，３２ｍ，３２ｍ＋１，…）と、Ｙ方向に延びる一対の読出ビット線３３ａ，３３ｂとによりマトリクス状の配線がなされている。各記憶セル１は、一対の読出ビット線３３ａ，３３ｂに挟まれた領域のうちの読出ワード線３２との交差位置に配設されている。各記憶セル１における積層体Ｓ２０ａ，Ｓ２０ｂのそれぞれの一端が、１対のダイオード７５ａ，７５ｂを介して読出ビット線３３ａ，３３ｂに接続され、それぞれの他端が共通の読出ワード線３２に接続される。
【００７６】
各読出ワード線３２の一端は、それぞれ読出ワード線引出電極４３を介して各読出スイッチ８３（…，８３ｍ，８３ｍ＋１，…）と接続され、さらに、共通の定電流回路５８Ｂに接続されている。各読出スイッチ８３は、Ｘ方向アドレスデコーダ回路５８Ａとそれぞれワードデコード線７２（…，７２ｍ，７２ｍ＋１，…）を介して接続されており、Ｘ方向アドレスデコーダ回路５８Ａからの選択信号が入力されると導通するように構成されている。定電流回路５８Ｂは、読出ワード線３２を流れる電流を一定とする機能を有するものである。
【００７７】
各読出ビット線３３ａ，３３ｂの一端は、読出ビット線引出電極４４ａ，４４ｂを介してそれぞれセンスアンプ回路５６Ｂに接続されており、他端は最終的にそれぞれ接地されている。センスアンプ回路５６Ｂは、単位読出回路８０につき１つ設けられ、各単位読出回路８０において一対の読出ビット線３３ａ，３３ｂの間の電位差を取り込み、この電位差を増幅する機能を有するものである。各センスアンプ回路５６Ｂは、それぞれ出力線８２（…，８２ｎ，８２ｎ＋１，…）に接続され、最終的にはＹ方向読出用データバス６２により、出力バッファ５２Ｂに接続されるようになっている。
【００７８】
次に、本実施の形態の磁気メモリデバイスにおける動作について説明する。
【００７９】
まず、図２および図９（Ａ），（Ｂ）を参照して、記憶セル１Ｐにおける書込動作について説明する。図９（Ａ），（Ｂ）は、図５に示した記憶セル１Ｐの断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表すものである。図９（Ａ），（Ｂ）において各磁性層に示した矢印は、その磁性層における磁化方向を示す。但し、環状磁性層４については磁界方向も併せて示すものである。ここで、第１磁性層２ａ，２ｂは、いずれも−Ｘ方向に磁化が固定されている。
【００８０】
図９（Ａ）は、記憶セル１を通過する互いに平行な書込ビット線５および書込ワード線６に、互いに同一な方向に書込電流が流れる場合を示し、図２に示した書込電流方向に対応する。図９（Ａ）は、記憶セル１Ｐにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、環状磁性層４の内部を反時計回り方向に還流磁界３４が発生する場合を示している。この場合は、接続部分１４ａおよび第２磁性層８ａの磁化方向が−Ｘ方向となり、接続部分１４ｂおよび第２磁性層８ｂの磁化方向が＋Ｘ方向となる。一方、図９（Ｂ）は、書込ビット線５および書込ワード線６を流れる電流方向が図９（Ａ）に示した状態とは全く逆の電流方向とした場合に対応する。すなわち、図９（Ｂ）は、記憶セル１Ｐにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、環状磁性層４の内部を時計回り方向に還流磁界３４が発生する場合を示している。この場合は、接続部分１４ａおよび第２磁性層８ａの磁化方向が＋Ｘ方向となり、接続部分１４ｂおよび第２磁性層８ｂの磁化方向が−Ｘ方向となる。
【００８１】
図９（Ａ），（Ｂ）から明らかなように、環状磁性層４を貫く書込ビット線５および書込ワード線６の双方を流れる電流により生ずる還流磁界３４の方向に従い、一対のＴＭＲ素子１ａ，１ｂにおける第２磁性層８ａ，８ｂの磁化方向が互いに反対方向となるように変化するので、これを利用することにより記憶セル１に情報を記憶することができる。
【００８２】
すなわち、書込ビット線５および書込ワード線６に、同一方向に電流が流れると、環状磁性層４の磁化方向が反転するのに伴って第２磁性層８の磁化方向が変化し、「０」または「１」の２値情報を記憶することができるのである。例えば、図９（Ａ）の状態、すなわち、一対の第２磁性層８の一方である第２磁性層８ａが−Ｘ方向に磁化し、他方の第２磁性層８ｂが＋Ｘ方向に磁化する状態に「０」を対応させた場合には、図９（Ｂ）の状態、すなわち、第２磁性層８ａが＋Ｘ方向に磁化し、他方の第２磁性層８ｂが−Ｘ方向に磁化する状態に「１」を対応させて記憶することができる。ここで、−Ｘ方向が、本発明における「第１の方向」に対応する一具体例であり、＋Ｘ方向が、本発明における「第２の方向」に対応する一具体例である。したがって、図９（Ａ）の状態が、本発明における「第１の状態」に対応する一具体例であり、図９（Ｂ）の状態が、本発明における「第２の状態」に対応する一具体例である。
【００８３】
この場合、ＴＭＲ素子１ａ，１ｂにおいては、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの磁化方向が平行であれば大きなトンネル電流が流れる低抵抗状態となり、反平行であれば小さなトンネル電流しか流れない高抵抗状態となる。つまり、対をなすＴＭＲ素子１ａおよびＴＭＲ素子１ｂは、必ず一方が低抵抗であり、他方が高抵抗となって情報を記憶するようになっている。なお、書込ビット線５と書込ワード線６とで互いに逆方向に書込電流が流れた場合、あるいは、どちらか一方のみに書込電流が流れた場合には各第２磁性層８の磁化方向は反転せず、データの書き換えは行われないようになっている。
【００８４】
以上のように、本実施の形態の磁気メモリデバイスにおける記憶セル１によれば、書込ビット線５と書込ワード線６との双方に同一方向の電流を流すことにより、書込ビット線５によって生じる電流磁界と書込ワード線６によって生じる電流磁界とが環状磁性層４の内部において同一方向となり、合成磁界を形成することができる。このため、環状磁性層４を設けない場合や、書込ビット線５と書込ワード線６とが直交する場合などと比べて大きな磁束密度が得られるので、より効率的に電流磁界を利用することができ、環状磁性層４の接続部分１４ａ，１４ｂおよび第２磁性層８ａ，８ｂの磁化を反転させるために必要な電流をより小さくすることができる。さらに、記憶セル１において、一対の積層体Ｓ２０ａ，Ｓ２０ｂを、互いに積層面が対向するように配置したので、接続部分１４ａおよび第２磁性層８ａにおける磁化方向と、接続部分１４ｂおよび第２磁性層８ｂにおける磁化方向とが、必然的に互いに反平行となる。よって、これを利用することにより、「０」または「１」の２値情報を記憶することができる。また、一対の積層体Ｓ２０ａ，Ｓ２０ｂに対して環状磁性層４を共通に設けるようにしたので、一対のＴＭＲ素子１ａ，１ｂを容易に形成することができると共に、記憶セル１の形成領域を縮小でき、記憶情報の大容量化が可能となる。
【００８５】
さらに、トンネルバリア層３と環状磁性層４の接続部分１４との間に第２磁性層８を設けるようにしたので、以下のような利点が得られる。すなわち、接続部分１４と第２磁性層８との交換結合を形成することが可能となり、第２の感磁部分としての第２磁性層８における磁化方向がより良好に揃うことにより、より安定した書込が可能となる。さらに、接続部分１４の保磁力をより小さく抑えることができるので、書込動作時における電流値を低減することにより発熱量を低減でき、磁気メモリデバイスとしての機能を十分に発揮できる。
【００８６】
次に、図１，図８および図１０を参照して、磁気メモリデバイスにおける読出動作について説明する。
【００８７】
まず、第１の駆動制御回路部５６におけるアドレスデコーダ回路５６Ａにより、複数のビットデコード線７１のうちの１つが選択され、対応するセンスアンプ回路５６Ｂに制御信号が伝達される。この結果、読出ビット線３３ａ，３３ｂに読出電流が流れ、ＴＭＲ素子１ａ，１ｂにおける積層体Ｓ２０ａ，Ｓ２０ｂの側に正の電位が与えられる。同様に第２の駆動制御回路部５８におけるＸ方向アドレスデコーダ回路５８Ａにより、複数のワードデコード線７２のうちの１つが選択され、対応する箇所の読出スイッチ８３が駆動される。選択された読出スイッチ８３は通電状態となり、対応する読出ワード線３２に読出電流が流れ、ＴＭＲ素子１ａ，１ｂにおける積層体Ｓ２０ａ，Ｓ２０ｂとは反対側に負の電位が与えられる。したがって、Ｙ方向アドレスデコーダ回路５６ＡおよびＸ方向アドレスデコーダ回路５８Ａによって選択された１つの記憶セル１に対し、読出に必要な読出電流を流すことができる。この読出電流に基づいて、一対の第２磁性層８ａ，８ｂの磁化方向を検出し、記憶された情報を読み出すことができる。ここで、読出ビット線３３ａ，３３ｂからの読出電流が一対のダイオード７５ａ，７５ｂを通過した後、記憶セル１に流入するようにすることが重要である。この理由については、後述する。
【００８８】
図１０（Ａ），（Ｂ）は、記憶セル１の周辺部を回路図で表したものである。積層体Ｓ２０ａ，Ｓ２０ｂのそれぞれの第１磁性層２ａ，２ｂの磁化方向を白矢印で示し、第２磁性層８ａ，８ｂの磁化方向を黒矢印で示している。第１磁性層２ａ，２ｂの磁化方向は、いずれも左方向に固定されている。図１０（Ａ）は、図９（Ａ）に対応する状態であり、積層体Ｓ２０ａにおいて第１磁性層２ａと第２磁性層８ｂとが平行な磁化方向となり、一方の積層体Ｓ２０ｂにおいて第１磁性層２ｂと第２磁性層８ｂとが反平行な磁化方向となっている。この場合、積層体Ｓ２０ａが低抵抗状態となり、積層体Ｓ２０ｂが高抵抗状態となり、例えば、「０」に対応している。一方、図９（Ｂ）に対応する状態である図１０（Ｂ）の場合には、図１０（Ａ）の場合とは反対に積層体Ｓ２０ａが高抵抗状態となり、積層体Ｓ２０ｂが低抵抗状態となっており、例えば、「１」に対応している。このような２値情報は、積層体Ｓ２０ａと積層体Ｓ２０ｂとの抵抗値の大小を利用し、それぞれに流れる電流値の差分を検出することによって読み出すことができる。
【００８９】
ここで、本実施の形態の磁気メモリデバイスの読出動作時の作用について、比較例と対比して説明する。図４６は、本実施の形態の比較例としての記憶セル５０１を含む記憶セル群とその読出回路からなる回路系の構成図である。図４７は、記憶セル５０１の断面構成を表すものである。
【００９０】
図４６および図４７に示した比較例は、一対の積層体Ｓ２０ａ，Ｓ２０ｂに対して、センスアンプ回路５６Ｂとは反対側に１個のダイオード１７５を設けるようにした構成例である。図４７に示したように、記憶セル５０１は、基体１３１に埋設されたダイオード１７５の上に形成されると共に、その上面が一対の読出ビット線３３ａ，３３ｂと接続されるようになっている。より具体的には、記憶セル５０１は、接続層１３６Ｔを介してダイオード１７５の導電層１３６と電気的に接続されるように構成された環状磁性層４と、この環状磁性層４の表面に対向配置された一対の接続部分２０ａ，２０ｂとを有している。この一対の接続部分２０ａ，２０ｂが環状磁性層４のうちの一部と共に、一対の積層体Ｓ２０ａ，Ｓ２０ｂを形成しており、この一対の積層体Ｓ２０ａ，Ｓ２０ｂが一対の読出ビット線３３ａ，３３ｂとそれぞれ接続されるようになっている。
【００９１】
ここで、読出スイッチ８３ｍ  を選択し記憶セル５０１ｍ  に記憶された情報を読み出そうとした場合、図４６および図４７の比較例では、例えば記憶セル５０１ｍ＋１  を通過する経路Ｌを辿るような読出電流の回り込みが生じる。なお、実線で示した経路Ｒが正規の電流経路である。具体的には、例えば、センスアンプ回路５６Ｂから読出ビット線３３ａへ流入した読出電流が、本来、読出対象として選択されていない記憶セル５０１ｍ＋１  積層体Ｓ２０ａに流入し、さらに共有する環状磁性層４を介して積層体Ｓ２０ｂを通過する。こののち、読出ビット線３３ｂをセンスアンプ回路５６Ｂへ向かって逆流することによって５０１ｍ  の積層体Ｓ２０ｂに向かう読出電流と合流してしまうのである。
【００９２】
これに対し、本実施の形態の磁気メモリデバイスでは、一対のダイオード７５ａ，７５ｂが設けられた基体３１の上に、積層体Ｓ２０ｂと環状磁性層４と積層体Ｓ２０ａとが順に配設されるようにし、一対の積層体Ｓ２０ａ，Ｓ２０ｂを介して一対のダイオード７５ａ，７５ｂと環状磁性層４とを電気的に接続するようにした。これにより、一対の積層体Ｓ２０ａ，Ｓ２０ｂに供給された読出電流の各電流経路上における、一対の読出ビット線３３ａ，３３ｂと一対の積層体Ｓ２０ａ，Ｓ２０ｂとの間に、一対のダイオード７５ａ，７５ｂをそれぞれ配置した回路構成とすることができる。よって、読出対象ではない記憶セルからの不要な電流の回り込みを遮断することができる。すなわち、読出信号に対する雑音を低減することができ、安定した磁気情報の読み出しが可能となる。
【００９３】
さらに、本実施の形態の磁気メモリデバイスでは、一対の読出ビット線３３ａ，３３ｂの各々から第１および第２の積層体Ｓ２０ａ，Ｓ２０ｂの各々に読出電流が供給し、この一対の読出電流値の差分に基づいて磁気記憶セルから情報を読み出すことができる。これにより、読出電流が差動出力されるので、各々の読出ビット線３３に生ずる雑音や、各ＴＭＲ素子１ａ，１ｂごとの出力値に含まれるオフセット成分が相殺されて除去される。
【００９４】
次に、上記のような構成を有する本実施の形態の磁気メモリデバイスの製造方法について説明する。
【００９５】
本実施の形態の磁気メモリデバイスの製造方法は、ダイオード７５ａ，７５ｂが設けられた基体３１の上に、積層体Ｓ２０ｂの一部をなす積層部分２０ｂを形成する工程と、少なくとも積層部分２０ｂを覆うように下部磁性層４Ｂを形成し、積層体Ｓ２０ｂの形成を完了する工程と、下部磁性層４Ｂの上に、絶縁膜７Ａを介して書込ワード線６を形成する工程と、この書込ワード線６の上に、絶縁膜７Ｃを介して書込ビット線５を、書込ワード線６と書込ビット線５とが互いに平行に延在する部分を含むように形成する工程と、書込ビット線５と、絶縁膜７Ｃと、書込ワード線６とを順次エッチングしてパターニングすることにより、書込ワード線６と書込ビット線５とが互いに平行に延在する部分を含む積層パターン１９を形成する積層パターン形成工程と、積層パターン１９を絶縁膜７Ｄ，７Ｅを介して取り囲むように上部磁性層４Ｕを設けることにより、環状磁性層４を形成する工程と、環状磁性層４の上の、積層体Ｓ２０ｂに対応する位置に積層部分２０ａを設けることにより積層体Ｓ２０ａを形成し、積層体Ｓ２０ａ，Ｓ２０ｂを有する記憶セル１を形成する工程と積層体Ｓ２０ａとダイオード７５ａとを電気的に接続する工程とを含むものである。以下、具体的に説明する。
【００９６】
図１１〜図３０を参照して、磁気メモリデバイスのうちの、主に、記憶セル１の製造方法について、詳細に説明する。なお、図１１〜図３０は、図７に対応した断面図であり、その形成過程を表したものである。
【００９７】
まず、図１１に示したように、一対のダイオード７５ａ，７５ｂを埋設した基板３１を用意し、このダイオード７５ｂにおける導電層３６ｂの上に積層部分２０ｂを形成する。具体的には、まず、ｉ線ステッパ等により、積層部分２０ｂを形成する領域以外の領域を覆うように、選択的にレジストパターンを形成する。次に、スパッタ等により全面に亘って、例えばＣｏＦｅ層からなる第１磁性層２ｂとアルミニウム（Ａｌ）層とを順に形成する。このアルミニウム層を酸化処理することによりトンネルバリア層３ｂを得る。さらに、このトンネルバリア層３ｂの上に、例えばＣｏＦｅ層からなる第２磁性層８ｂをスパッタ等により形成する。さらに積層部分２０ｂの加工中における劣化を防止するために、タンタル（Ｔａ）等よりなるキャップ層（保護層）を設けるようにしてもよい。次いで、レジストパターンをリフトオフすることにより、所定のパターン形状を有する第１磁性層２、トンネルバリア層３および第２磁性層８からなる積層部分２０ｂを露出させる。
【００９８】
次に、例えばＴＥＯＳ（正珪酸四エチル；Ｓｉ（ＯＣ２  Ｈ５  ）４  ）を用いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）装置により全体を覆うように、例えば、酸化シリコン（ＳｉＯ２  ）からなる絶縁膜１７Ａを形成する。こののち、例えば（１／π）×１０６  Ａ／ｍの磁界中で２５０℃の温度下でアニールを行い、第１磁性層２ｂの磁化方向を固定する。アニール後、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  ）装置により絶縁膜１７Ａの表面の平坦化をおこない、積層部分２０ｂの上面を露出される。さらに、逆スパッタリングなどにより積層部分２０ｂの上面の不純物を取り除いたのち、少なくとも積層部分２０ｂの上面を覆うように下部磁性層４Ｂを選択的に形成する。これにより、下部磁性層４Ｂの一部と積層部分２０ｂとから構成される積層体Ｓ２０ｂの形成が一応、完了する。この場合、フォトリソグラフィ法を用いて選択的にレジストフレーム（図示せず）を形成したのち、スパッタ等により、例えばＮｉＦｅ層を未保護領域に形成し、さらにレジストフレームを除去する。
【００９９】
下部磁性層４Ｂを形成したのち、図１２に示したように、ＣＶＤ装置を用いて全体を覆うように、例えば、ＳｉＯ２  からなる絶縁膜７Ａを形成する。この絶縁膜７Ａが、本発明の「第１の絶縁膜」に対応する一具体例である。
【０１００】
続いて、スパッタ等により絶縁膜７Ａの上に、例えばチタン（Ｔｉ）からなる金属層（図示せず）を形成する。こののち、図１３に示したように、この金属層上に、少なくとも積層体Ｓ２０ｂの形成領域を覆うように選択的に書込ワード線６を形成する。具体的には、絶縁膜７Ａの上の金属層に所定形状のレジストパターン（図示せず）を形成した後、めっき層に浸漬して金属層を電極として利用しためっき処理を行い、例えば銅（Ｃｕ）からなる書込ワード線６を形成する。レジストパターンを除去したのち、イオンミリングにより不要な金属層を除去する。
【０１０１】
次に、図１４に示したように、ＣＶＤ装置を用いて全体を覆うように、例えばＳｉＯ２  からなる絶縁膜７Ｂを形成したのち、ＣＭＰ装置により、最終的に書込ワード線６が露出するまで絶縁膜７Ｂを研磨し、書込ワード線６および絶縁膜７Ｂの表面の平坦化をおこなう。ここで絶縁膜７Ｂが、本発明の「第２の絶縁膜」に対応する一具体例である。
【０１０２】
続いて、全体に亘って、例えばＳｉＯ２  からなる絶縁膜７Ｃを形成したのち、この絶縁膜７Ｃの上にスパッタ等により、例えばチタンからなる金属層を形成する。こののち、図１５に示したように、この金属層の書込ワード線６に対応する領域を覆うように選択的に書込ビット線５を形成する。具体的には、絶縁膜７Ｃの上に所定形状のレジストパターン（図示せず）を形成した後、めっき層に浸漬して金属層を電極として利用しためっき処理を行い、例えば銅からなる書込ビット線５を形成する。レジストパターンを除去したのち、イオンミリングにより不要な金属層を除去する。
【０１０３】
次に、図１６に示したように、この書込ビット線５をマスクとして、自己整合的に積層パターン１９を形成する。具体的には、反応性ガスとしてＣ４  Ｆ８  を用いたＲＩＥ（反応性イオンエッチング）およびイオンミリングにより、書込ビット線５によって保護されていない領域の絶縁膜７Ｃ、書込ワード線６および絶縁膜７Ａを除去することにより積層パターン１９を形成する。ここで、下部磁性層４Ｂが露出するまで絶縁膜７Ａを除去することが重要である。
【０１０４】
このように、書込ビット線５をマスクとして、自己整合的に積層パターン１９を形成することにより、書込ビット線５と同じ幅を有する書込ワード線６を高精度に形成することができる。さらに、レジストパターンの形成工程およびその除去工程等を省略することができ、製造工程の簡略化を図ることができる。
【０１０５】
書込ビット線５および書込ワード線６の平行部分１０における積層パターン１９を形成したのち、図１７に示したように、ＣＶＤ装置等を用いて全体を覆うようにＳｉＯ２  などからなる絶縁膜７Ｄを形成する。
【０１０６】
次いで、図１８に示したように、イオンミリング等により、積層パターン１９の側面部分に接するように形成された部分を除く絶縁膜７Ｄを完全に除去したのち、全面に亘って、例えばＮｉＦｅをスパッタ等により、金属層を薄く形成する。こののち図１９に示したように、下部磁性層４Ｂが形成されていない領域に対応する金属層の上に、フォトリソグラフィ等により、フォトレジスト層３０Ａを形成する。
【０１０７】
フォトレジスト層３０Ａを形成したのち、めっき層に浸漬して金属層を電極として利用しためっき処理を行い、図２０に示したように、例えばＮｉＦｅからなる中間磁性層４Ｓを形成する。次いで、フォトレジスト層３０Ａを除去したのち、イオンミリングにより不要な金属層を除去する。さらに、図２１に示したように、ＣＶＤ装置等により全体を覆うように例えばＳｉＯ２  からなる絶縁膜１７Ｂを形成したのち、ＣＭＰ装置を用いて最終的に書込ビット線５が露出するまで研磨し、書込ビット線５を含む平坦な面を形成する。
【０１０８】
こののち、図２２に示したように、フォトリソグラフィ等により、書込ビット線５の平坦な露出面を覆うように選択的に絶縁膜７Ｅを形成する。さらに、例えばスパッタ等により金属層を薄く形成する。こののち図２３に示したように、絶縁膜１７Ｂに対応する領域の金属層の上に、フォトリソグラフィ等により、フォトレジスト層３０Ｂを形成する。さらに、めっき層に浸漬して金属層を電極として利用しためっき処理を行い、例えばＮｉＦｅからなる上側磁性層４Ｕを形成する。これにより、下部磁性層４Ｂと中間磁性層４Ｓと上側磁性層４Ｕとからなる環状磁性層４の形成が完了する。ここで、中間磁性層４Ｓおよび上側磁性層４Ｕが本発明の「上部磁性層」に対応する一具体例である。
【０１０９】
次いで、図２４に示したように、フォトレジスト層３０Ｂを除去することにより、環状磁性層４の一部をなす上側磁性層４Ｕが露出する。続いて、上側磁性層４Ｕの上の、積層体Ｓ２０ｂに対応する位置に積層部分２０ａを設けることにより積層体Ｓ２０ａを形成する。具体的には、まず、ｉ線ステッパ等により、積層部分２０ａを形成する領域以外の領域を覆うように、選択的にレジストパターンを形成する。次に、スパッタ等により全面に亘って、例えばＣｏＦｅ層からなる第２磁性層８ａとアルミニウム（Ａｌ）層とを順に形成する。このアルミニウム層を酸化処理することによりトンネルバリア層３ａを得る。さらに、このトンネルバリア層３ａの上に、例えばＣｏＦｅ層からなる第１磁性層２ａをスパッタ等により形成する。こののち、レジストパターンをリフトオフすることにより、所定のパターン形状を有する第１磁性層２ａ、トンネルバリア層３ａおよび第２磁性層８ａからなる積層部分２０ａを露出させる。これにより、上側磁性層４Ｕの一部と積層部分２０ａとから構成される積層体Ｓ２０ａの形成が一応、完了する。
【０１１０】
続いて、積層部分２０ａの上に選択的にフォトレジスト層３０Ｃを形成したのち、図２５に示したように、例えばＴＥＯＳを用いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）装置により全体を覆うように、例えば、酸化シリコン（ＳｉＯ２  ）からなる絶縁膜１７Ｃを形成し、さらに、フォトレジスト層３０Ｃをリフトオフする。
【０１１１】
次いで、導電層３６ａと積層体Ｓ２０ａ  とを電気的に接続する接続層３６Ｔを形成するため、図２６に示したように、導電層３６ａに対応する領域の一部にビアホール３０Ｈ１を形成する。具体的には、ｉ線ステッパ等により、ビアホール３０Ｈ１を形成する領域以外の領域を覆うように選択的にレジストパターンを形成したのち、Ｃ４  Ｈ８  等の反応ガスを用いたＲＩＥにより、積層方向に導電層３６ａに達するまでエッチングを行う。
【０１１２】
ビアホール３０Ｈ１を形成する際のレジストパターンを除去したのち、図２７に示したように、導電層３６ａと積層体Ｓ２０ａとを接続するように銅（Ｃｕ）からなる接続層３６Ｔを形成する。例えば、絶縁膜１７Ｃの上に所定形状のフォトレジスト層３０Ｄを選択的に形成したのち、Ｃｕ（１）ヘキサフロロアセチルアセトナト・トリメチルビニルシランを用いて、ＣＶＤ装置により接続層３６Ｔの形成をおこなう。
【０１１３】
接続層３６Ｔを形成したのち、図２８に示したように、例えばＴＥＯＳを用いて、ＣＶＤ装置により、例えばＳｉＯ２  からなる絶縁膜１７Ｄを全面に亘って形成する。こののち、図２９に示したように、上側磁性層４Ｕ（環状磁性層４）と読出ワード線３２とを電気的に接続する接続層３２Ｔを形成するため、上部磁性層４Ｕに対応する領域の一部にビアホール３０Ｈ２を形成する。具体的には、ｉ線ステッパ等により、ビアホール３０Ｈ２を形成する領域以外の領域を覆うように選択的にフォトレジスト層３０Ｅを形成したのち、Ｃ４  Ｈ８  等の反応ガスを用いたＲＩＥにより、積層方向に上側磁性層４Ｕに達するまでエッチングを行う。
【０１１４】
ビアホール３０Ｈ２を形成する際のレジストパターンを除去したのち、図３０に示したように、上側磁性層４Ｕと読出ワード線３２とを接続するように銅からなる接続層３２Ｔと、読出ワード線３２とを形成する。例えば、Ｃｕ（１）ヘキサフロロアセチルアセトナト・トリメチルビニルシランを用いて、ＣＶＤ装置により接続層３２Ｔおよび読出ワード線３２の形成をおこなう。さらに、読出ワード線３２を覆うように全面に亘って、例えばＳｉＯ２  からなる絶縁膜１７Ｅを形成する。
【０１１５】
こののち、書込ワード線６の各両端末に書込ワード線引出電極４１を形成し、書込ビット線５の各両端末に書込ビット線引出電極４２を形成し、読出ワード線３２の各両端末に読出ワード線引出電極４３を形成し、さらに読出ビット線３３ａ，３３ｂの各両端末に読出ビット線引出電極４４ａ，４４ｂを形成する。
【０１１６】
以上により、記憶セル１を含む記憶セル群５４の形成が一応完了する。
【０１１７】
こののち、さらに、スパッタ装置やＣＶＤ装置等によりＳｉＯ２  または酸化アルミニウム（Ａｌ２  Ｏ３  ）等の保護層を形成する工程と、その保護膜を研磨して各引出電極４１〜４４を露出させる工程とを経ることにより、磁気メモリデバイスの製造が完了する。
【０１１８】
本実施の形態の製造方法によれば、基体３１に埋設されたダイオード７５ｂの上に積層体Ｓ２０ｂの一部をなす積層部分２０ｂを形成し、この積層部分２０ｂを覆うように環状磁性層４を形成したのち、環状磁性層４の上の、積層体Ｓ２０ｂに対応する位置に積層部分２０ａを設けることにより積層体Ｓ２０ａを形成し、さらにこの積層体Ｓ２０ａとダイオード７５ａとを電気的に接続するようにしたので、図８に示した回路構成に対応した磁気メモリデバイスを得ることができる。すなわち、一対の読出ビット線３３ａ，３３ｂと一対の積層体Ｓ２０ａ，Ｓ２０ｂとの間にそれぞれダイオード７５ａ，７５ｂを形成することができる。このため、センスアンプ回路５６Ｂからの読出電流が、各ダイオード７５ａ，７５ｂを介してそれぞれ積層体Ｓ２０ａ，Ｓ２０ｂを通過したのち、一体となった環状磁性層４において合流して読出ワード線３２に流入することが可能であり、正規の電流経路以外への不要な回り込みを回避することができる磁気メモリデバイスが得られる。
【０１１９】
また、図８に示した回路構成に対応させるための方法としては、記憶セル１を形成した上にダイオード（整流素子）を形成することにより磁気メモリデバイスを形成する方法も考えられるが、この場合にはダイオード（整流素子）を形成する際の熱などによりＴＭＲ素子の積層体が破壊され、その機能を失ってしまうため、実際に形成することは困難である。
【０１２０】
加えて、本実施の形態の製造方法によれば、書込ビット線５をマスクとして、自己整合的に積層パターン１９を形成するようにしたので、高精度な加工ができると共に、レジストパターンの形成工程およびその除去工程等を省略することができ、全体として製造工程の簡略化を図ることができる。
【０１２１】
［第２の実施の形態］
次に、図３１〜図３５を参照して、本発明の第２の実施の形態の磁気メモリデバイスについて説明する。
【０１２２】
図３１は、本実施の形態の磁気メモリデバイスにおける記憶セル１Ｈの断面構成を表すものであり、上記第１の実施の形態における図５に対応している。図３２は、記憶セル１Ｈの拡大斜視図であり、図４に対応する。図３３は、本変形例の磁気メモリデバイスにおける平面構成をあらわすものであり、図３に対応する。図３１〜図３３では、図３〜図５に示した構成要素と実質的に同一の部分には同一の符号を付している。
【０１２３】
なお、以下の説明では、本実施の形態の磁気メモリデバイスの構成について、主に、上記第１の実施の形態と異なる点について説明し、他の説明は適宜省略する。
【０１２４】
上記第１の実施の形態の記憶セル１Ｐでは、書込ワード線６および書込ビット線５を、環状磁性層４を貫く領域において積層体Ｓ２０ａと積層体Ｓ２０ｂとを通る直線において互いに隣り合うように配列するようにした。これに対し、本変形例の記憶セル１Ｈでは図３１，図３２および図３４に示したように、書込ワード線６および書込ビット線５を、環状磁性層４を貫く領域において積層体Ｓ２０ａと積層体Ｓ２０ｂとを通る直線と直交する方向において互いに隣り合うように配列するようにした。但し、書込ビット線５と書込ワード線６とは、互いに電気的に絶縁する必要がある。したがって、図３２に示したように、書込ワード線６は、ＸＹ平面内においてだけでなくＺ方向にも屈曲している。具体的には、書込ワード線６は、書込ビット線５と共にＹ方向に沿って環状磁性層４を貫く下部書込ワード線６Ｂと、書込ビット線５および下部書込ワード線６Ｂを含むＸＹ平面内とは異なるＸＹ平面内においてＸ方向に延在する上部書込ワード線６Ｕと、これら上部および下部書込ワード線６Ｕ，６Ｂを接続する接続部分６Ｔとから構成されている。なお、この場合、上述したように書込ワード線６を屈曲させるだけでなく、書込ビット線５を屈曲させるようにしてもよい。
【０１２５】
記憶セル１Ｈは、環状磁性層４を貫く書込ワード線６および書込ビット線５の配列方向に対する積層体Ｓ２０ａ，Ｓ２０ｂの配設位置が異なる点を除き、記憶セル１Ｐと同様のコンパクトな構成を備えている。したがって、記憶セル１Ｈでは、記憶セル１Ｐと同様の書込および読出動作が可能である。
【０１２６】
ここで、図２および図３５（Ａ），（Ｂ）を参照して、本実施の形態の記憶セル１Ｈにおける書込動作について説明する。図３５（Ａ），（Ｂ）は、図３１に示した記憶セル１Ｈの断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表すものであり、上記第１の実施の形態における図９（Ａ），（Ｂ）に対応するものである。
【０１２７】
図３５（Ａ）は、記憶セル１Ｈを通過する互いに平行な書込ビット線５および書込ワード線６に、互いに同一な方向に書込電流が流れる場合を示し、図２に示した書込電流方向に対応する。図３５（Ａ）は、記憶セル１Ｈにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５を取り囲む部分の環状磁性層４の内部を反時計回り方向に還流磁界３４が発生する場合を示している。この場合は、接続部分１４ａおよび第２磁性層８ａの磁化方向が−Ｘ方向となり、接続部分１４ｂおよび第２磁性層８ｂの磁化方向が＋Ｘ方向となる。一方、図３５（Ｂ）は、記憶セル１Ｈにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、環状磁性層４の内部を時計回り方向に還流磁界３４が発生する場合を示している。この場合は、接続部分１４ａおよび第２磁性層８ａの磁化方向が＋Ｘ方向となり、接続部分１４ｂおよび第２磁性層８ｂの磁化方向が−Ｘ方向となる。
【０１２８】
図３５（Ａ），（Ｂ）から明らかなように、環状磁性層４を貫く書込ビット線５および書込ワード線６の双方を流れる電流により生ずる還流磁界３４の方向に従い、一対のＴＭＲ素子１ａ，１ｂにおける第２磁性層８ａ，８ｂの磁化方向が互いに反対方向となるように変化するので、これを利用することにより記憶セル１Ｈに「０」または「１」の２値情報を記憶することができる。
【０１２９】
このように、本実施の形態においても、上述した本実施の形態と同様の効果が得られる。
【０１３０】
［第３の実施の形態］
次に、図３６（Ａ）を参照して、本発明の第３の実施の形態の磁気メモリデバイスについて説明する。
【０１３１】
図３６（Ａ）は、本実施の形態の磁気メモリデバイスにおける記憶セル１２１Ｐの断面構成を表すものであり、上記第１の実施の形態における図５に対応している。図３６（Ａ）では、図５に示した構成要素と実質的に同一の部分には同一の符号を付している。
【０１３２】
なお、以下の説明では、本実施の形態の磁気メモリデバイスの構成およびその製造方法について、主に、上記第１の実施の形態と異なる点について説明し、他の説明は適宜省略する。
【０１３３】
上記第１の実施の形態の磁気メモリデバイスにおける記憶セル１は、感磁層が、互いに磁気的に交換結合するように構成された接続部分１４ａ，１４ｂおよび第２磁性層８ａ，８ｂからなり、接続部分１４ａ，１４ｂが環状磁性層４のうちの一部分を構成するようにしたものである。これに対し本実施の形態の磁気メモリデバイスにおける記憶セル１２１Ｐは、図３６（Ａ）に示したように、感磁層が、環状磁性層４のうちの一部分を構成するようにしたものである。
【０１３４】
具体的には、接続部分８４ａ，８４ｂが環状磁性層４における感磁部分であると共に、積層体Ｓ２１ａ，Ｓ２１ｂにおける感磁部分としても機能することにより第２磁性層８ａ，８ｂを省くことができ、記憶セル１よりも簡素な構成の記憶セル１２１Ｐとすることができる。ここで、接続部分８４ａ，８４ｂが本発明における「感磁層」に対応する一具体例である。
【０１３５】
但し、この場合には、第１磁性層２ａ，２ｂおよび接続部分８４ａ，８４ｂの磁化容易軸が、互いに平行であることが望ましい。第１磁性層２ａ，２ｂと接続部分８４ａ，８４ｂとの磁化方向が、互いに平行または反平行の状態で安定となるようにするためである。環状磁性層４は、例えば、ニッケル鉄合金（ＮｉＦｅ）からなり、接続部分８４ａ，８４ｂにおける断面方向の厚みが例えば２０ｎｍである。さらに接続部分８４ａ，８４ｂの保磁力は、（５０／４π）×１０３  Ａ／ｍ以上（１００／４π）×１０３  Ａ／ｍ以下の範囲であり、かつ、第１磁性層２の保磁力よりも小さくなるように構成されていることが望ましい。（５０／４π）×１０３  Ａ／ｍ未満の保磁力では、接続部分８４ａ，８４ｂにおける磁化方向が外部憂乱磁界等の不要な磁界により乱されることがあるからである。一方、（１００／４π）×１０３  Ａ／ｍを越えるような保磁力では、書込電流の増大に起因する発熱により、ＴＭＲ素子２０自体の劣化が生じてしまう可能性があるからである。さらに、接続部分８４ａ，８４ｂの保磁力が、第１磁性層２ａ，２ｂの保磁力と同等以上となると、書込電流が増大して磁化固定層としての第１磁性層２ａ，２ｂの磁化方向を変化させてしまい、記憶素子としてのＴＭＲ素子１２１ａ，１２１ｂにおける機能の劣化を招くからである。
【０１３６】
また、記憶セル１２１Ｐでは、接続部分８４ａ，８４ｂが情報を記憶する記憶層として機能する。すなわち、書込ビット線５と書込ワード線６とを流れる書込電流によって生ずる還流磁界によって接続部分８４ａ，８４ｂの磁化方向が反転され、情報の記憶がなされる。以下、記憶セル１２１における書込動作について具体的に説明する。
【０１３７】
図３６（Ａ）は、ＴＭＲ素子１２１ａ，１２１ｂを通過する互いに平行な書込ビット線５および書込ワード線６に、互いに同一な方向に書込電流が流れる場合を示す。図３６（Ａ）は、ＴＭＲ素子１２１ａ，１２１ｂにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、環状磁性層４の内部を反時計回り方向に還流磁界３４が発生する場合を示している。この場合は、接続部分８４ａの磁化方向が−Ｘ方向となり、接続部分８４ｂの磁化方向が＋Ｘ方向となる。一方、図示しないが、これとは逆に、紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、環状磁性層４の内部を時計回り方向に還流磁界３４が発生する場合には、接続部分８４ａの磁化方向が＋Ｘ方向となり、接続部分８４ｂの磁化方向が−Ｘ方向となる。
【０１３８】
このように書込ビット線５および書込ワード線６に、同一方向に電流が流れると、接続部分８４ａ，８４ｂの磁化方向は互いに反平行となり、０または１を記録することができる。
【０１３９】
以上のように、本実施の形態の磁気メモリデバイスによれば、接続部分８４ａ，８４ｂが環状磁性層４における感磁部分であると共に、積層体Ｓ２１ａ，Ｓ２１ｂにおける感磁部分としても機能するようにした。このため、第２磁性層８を省くことができ、より簡素な構成の記憶セル１２１を構成することができる。
【０１４０】
［第４の実施の形態］
次に、図３６（Ｂ）を参照して、本発明の第４の実施の形態の磁気メモリデバイスについて説明する。
【０１４１】
図３６（Ｂ）は、本実施の形態の磁気メモリデバイスにおける記憶セル１２１Ｈの断面構成を表すものである。図３６（Ｂ）では、上記第３の実施の形態として説明した図３６（Ａ）に示した構成要素と実質的に同一の部分には同一の符号を付している。
【０１４２】
なお、以下の説明では、本実施の形態の磁気メモリデバイスの構成について、上記第３の実施の形態と異なる点について説明し、他の説明は適宜省略する。
【０１４３】
上記第３の実施の形態の記憶セル１２１Ｐでは、書込ワード線６および書込ビット線５を、環状磁性層４を貫く領域において積層体Ｓ２１ａと積層体Ｓ２１ｂとを通る直線において互いに隣り合うように配列するようにした。これに対し、本実施の形態の記憶セル１２１Ｈでは図３６（Ｂ）に示したように、書込ワード線６および書込ビット線５を、環状磁性層４を貫く領域において積層体Ｓ２１ａと積層体Ｓ２１ｂとを通る直線と直交する方向において互いに隣り合うように配列するようにした。
【０１４４】
図３６（Ｂ）から明らかなように、環状磁性層４を貫く書込ビット線５および書込ワード線６の双方を流れる電流により生ずる還流磁界３４の方向に従い、一対のＴＭＲ素子１２１ａ，１２１ｂにおける第２磁性層８ａ，８ｂの磁化方向が互いに反対方向となるように変化するので、これを利用することにより記憶セル１２１Ｈに「０」または「１」の２値情報を記憶することができる。
【０１４５】
このように、本実施の形態においても、上記第３の実施の形態と同様の効果が得られる。
【０１４６】
［第１〜第４の実施の形態の変形例］
続いて、図３７〜図４０を参照して、上記第１〜第４の実施の形態の変形例としての磁気メモリデバイスにおける磁気記憶セルについて以下に説明する。
【０１４７】
＜変形例１＞
図３７（Ａ）は、第１の実施の形態の変形例（変形例１）としての記憶セル１２２Ｐの断面構成を表すものであり、図９に対応している。図３７（Ａ）では、図９に示した構成要素と実質的に同一の部分には同一の符号を付している。
【０１４８】
上記第１の実施の形態の磁気メモリデバイスにおける記憶セル１（１Ｐ）は、感磁層が環状磁性層４のうちの一部分を構成する接続部分１４ａ，１４ｂと、第２磁性層８ａ，８ｂとからなり、接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとがそれぞれ互いに磁気的に交換結合するように構成したものである。これに対し、本変形例の記憶セル１２２Ｐは、図３７（Ａ）に示したように、記憶セル１（１Ｐ）の構成に加えて、感磁層が、さらに接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとの間に、これら接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとをそれぞれ反強磁性結合させるための非磁性導電層９を有するようにしたものである。具体的には、記憶セル１２２Ｐは一対のＴＭＲ素子１２２ａ，１２２ｂからなり  ＴＭＲ素子１２２ａは積層体Ｓ２２ａを、ＴＭＲ素子１２２ｂは積層体Ｓ２２ｂをそれぞれ有している。一対の積層体Ｓ２２ａ，Ｓ２２ｂは積層部分２２ａ，２２ｂと接続部分１４ａ，１４ｂとからなり、積層部分２２ａ，２２ｂは、環状磁性層４の側から順に非磁性導電層９ａ，９ｂと、第２磁性層８ａ，８ｂと、トンネルバリア層３ａ，３ｂと、第１磁性層２ａ，２ｂとを有している。この非磁性導電層９ａ，９ｂは、例えば、ルテニウム（Ｒｕ）や銅（Ｃｕ）などにより構成される。ここで、非磁性導電層９ａ，９ｂが、本発明の「第１の非磁性導電層」に対応する一具体例である。
【０１４９】
本変形例の記憶セル１２２Ｐでは、接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとがそれぞれ反強磁性結合することにより、接続部分１４ａ，１４ｂの保磁力が（５０／４π）×１０３  Ａ／ｍ未満であっても、接続部分１４ａ，１４ｂにおける磁化方向が外部憂乱磁界等の不要な磁界により乱されるといった問題が生じなくなり、例えば、鉄（Ｆｅ）、ＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏおよびコバルト（Ｃｏ）等により環状磁性層４を構成することができる。
【０１５０】
第２磁性層８ａ，８ｂは、記録を保持する部分となり、反強磁性結合による異方性磁界により安定化される。第２磁性層８ａ，８ｂの保磁力は、（１００／４π）×１０３  Ａ／ｍ以下の範囲であり、第１磁性層２ａ，２ｂの保磁力よりも小さくなるように構成されていることが望ましい。
【０１５１】
続いて、記憶セル１２２Ｐにおける書込動作について説明する。
【０１５２】
図３７（Ａ）は、記憶セル１２２Ｐを通過する互いに平行な書込ビット線５および書込ワード線６に、互いに同一な方向に書込電流が流れる場合に対応している。すなわち、ＴＭＲ素子１２２ａにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、環状磁性層４の内部を反時計回り方向に還流磁界３４が発生する場合を示している。この場合は、第２磁性層８ａの磁化方向が＋Ｘ方向となり、第２磁性層８ｂの磁化方向が−Ｘ方向となる。一方、これとは逆にＴＭＲ素子１２２ａにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、時計回り方向に還流磁界３４が発生する場合は、第２磁性層８ａの磁化方向が−Ｘ方向となり、第２磁性層８ｂの磁化方向が＋Ｘ方向となる。このように書込ビット線５および書込ワード線６に、同一方向に電流が流れると、第２磁性層８の磁化方向は互いに反平行となり、０または１を記録することができる。
【０１５３】
以上のように、変形例１としての記憶セル１２２Ｐは、上記第１実施の形態の構成に加え、さらに、環状磁性層４の接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとの間にそれぞれ非磁性導電層９ａ，９ｂを有するようにした。こうすることにより、接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとが強力な反強磁性結合を形成することができるので、外部憂乱磁界等による不要な磁界により感磁層としての接続部分１４ａ，１４ｂおよび第２磁性層８ａ，８ｂの磁化方向が乱されることなくより安定する。これに加え、上記構成により接続部分１４ａ，１４ｂの保磁力をより小さく抑えることができる。したがって、書込動作時において電流値を小さくすることによって発熱量を低減することが可能なうえ、接続部分１４ａ，１４ｂに含まれる金属元素等が第２磁性層８ａ，８ｂへ拡散して移動するのを、非磁性導電層９ａ，９ｂを設けることにより遮蔽することができるので、熱的安定性が向上する。これらの結果、より安定した書込が可能となる。
【０１５４】
＜変形例２＞
上記第２の実施の形態の磁気メモリデバイスにおける記憶セル１（１Ｈ）の変形例（変形例２）として、図３７（Ｂ）に記憶セル１２２Ｈの断面構成を示す。記憶セル１２２Ｈは、図３７（Ｂ）に示したように、記憶セル１（１Ｈ）の構成に加えて、感磁層が、さらに接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとの間に、これら接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとをそれぞれ反強磁性結合させるための非磁性導電層９を有するようにしたものである。
【０１５５】
記憶セル１２２Ｈは、上記変形例１と同様に接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとが強力な反強磁性結合を形成するので、結果的に、より安定した書込が可能となる。
【０１５６】
＜変形例３，４＞
図３８（Ａ）は、第３の実施の形態の変形例（変形例３）としての記憶セル１２３Ｐの断面構成を表すものであり、図３６（Ａ）に対応している。また、図３８（Ｂ）は、第４の実施の形態の変形例（変形例４）としての記憶セル１２３Ｈの断面構成を表すものであり、図３６（Ｂ）に対応している。
【０１５７】
上記第３および第４の実施の形態における記憶セル１２１Ｐ，１２１Ｈに含まれる積層体Ｓ２１ａ，Ｓ２１ｂは、接続部分８４ａ，８４ｂよりも大きな保磁力を有する第１磁性層２ａ，２ｂを備えた保磁力差型とよばれる構造である。これに対し、図３８（Ａ），（Ｂ）に示した記憶セル１２３Ｐ，１２３Ｈにおける積層体Ｓ２３ａ，Ｓ２３ｂは、反強磁性層との交換結合により第１磁性層２ａ，２ｂの磁化方向を固定する交換バイアス型とよばれる構造を呈している。
【０１５８】
具体的には、積層体Ｓ２３ａ，Ｓ２３ｂは、環状磁性層４の側から順にトンネルバリア層３ａ，３ｂと、第１磁性層２ａ，２ｂと、第３磁性層１５ａ，１５ｂとを有している。第３磁性層１５ａ，１５ｂは、反強磁性を有しており、第１磁性層２ａ，２ｂと交換相互作用により第１磁性層２ａ，２ｂの磁化方向を固定するように機能し、例えば、白金マンガン合金（ＰｔＭｎ）、イリジウムマンガン合金（ＩｒＭｎ）、鉄マンガン（ＦｅＭｎ）、ニッケルマンガン（ＮｉＭｎ）またはルテニウムマンガン（ＲｕＭｎ）等の反強磁性材料により構成される。
【０１５９】
このように、変形例３および変形例４では、積層体Ｓ２３ａ，Ｓ２３ｂが、上記第２または第３の実施の形態の構成に加え、さらに、第１磁性層２ａ，２ｂのトンネルバリア層３とは反対側に、第１磁性層２ａ，２ｂと交換結合した反強磁性の第３磁性層１５ａ，１５ｂを配設するようにした。こうすることにより、第１磁性層２ａ，２ｂの磁化方向をより安定して固定できるので、第１磁性層２ａ，２ｂの保磁力を（５０／４π）×１０３  Ａ／ｍ未満にした場合であっても、接続部分８４ａ，８４ｂにおける磁化方向が外部憂乱磁界等の不要な磁界により乱されることがなく、より安定した書込が可能となる。
【０１６０】
＜変形例５，６＞
次に、図３９を参照して、上記第３および第４の実施の形態における他の変形例（変形例５，６）について説明する。
【０１６１】
図３９（Ａ）は、第３の実施の形態の他の変形例（変形例５）としての記憶セル１２４Ｐの断面構成を表すものであり、図３８（Ａ）に類似した構成をなしている。一方、図３９（Ｂ）は、第４の実施の形態の他の変形例（変形例６）としての記憶セル１２４Ｈの断面構成を表すものであり、図３８（Ｂ）に類似した構成をなしている。図３９（Ａ），（Ｂ）では、図３８（Ａ），（Ｂ）に示した構成要素と実質的に同一の部分には同一の符号を付している。
【０１６２】
上記変形例３および変形例４と同様に、図３９（Ａ）に示した変形例５，６の記憶セル１２４Ｐ，１２４Ｈにおける積層体Ｓ２４ａ，Ｓ２４ｂは、反強磁性層との交換結合により第１磁性層２ａ，２ｂの磁化方向を固定する交換バイアス型とよばれる構造を呈している。但し、記憶セル１２４Ｐ，１２４Ｈは、記憶セル１２３Ｐ，１２３Ｈとは異なり、単層の磁化固定層ではなく複数層からなるシンセティック磁化固定層（以下、ＳｙＡＰ層という。）を備えるものである。
【０１６３】
具体的には、積層体Ｓ２４ａ，Ｓ２４ｂは、環状磁性層４の側から順にトンネルバリア層３ａ，３ｂと、ＳｙＡＰ層３５ａ，３５ｂと、反強磁性の第３磁性層１５ａ，１５ｂとを有している。ＳｙＡＰ層３５ａ，３５ｂは、環状磁性層４の側から順に第１磁性層２ａ，２ｂと、非磁性導電層１６ａ，１６ｂと、第４磁性層１８ａ，１８ｂとが積層された構造となっている。非磁性導電層１６ａ，１６ｂは、例えば、銅により構成される。第４磁性層１８ａ，１８ｂは、例えば、鉄（Ｆｅ）、ＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏまたはコバルト（Ｃｏ）等により構成され、第１磁性層２ａ，２ｂと反強磁性結合している。ここで、非磁性導電層１６ａ，１６ｂは、本発明における「第２の非磁性導電層」に対応する一具体例である。
【０１６４】
以上のように、変形例５，６では、積層体Ｓ２４ａ，Ｓ２４ｂが、それぞれ、第１磁性層２ａ，２ｂのトンネルバリア層３とは反対側に、非磁性導電層１６ａ，１６ｂと、第４磁性層１８ａ，１８ｂと、第３磁性層１５ａ，１５ｂとを順に積層された構造を有するようにした。こうすることにより、互いに反強磁性結合した第４磁性層１８ａ，１８ｂと第１磁性層２ａ，２ｂとによって発生する静磁界が閉磁路を形成するので、感磁層としての接続部分１４ａ，１４ｂへの磁界の回り込みを抑制することができると共に、磁化固定層としての第１磁性層２ａ，２ｂの磁化方向がより安定する。よって、より安定した書込動作が可能となる。
【０１６５】
＜変形例７，８＞
次に、図４０を参照して、上記第１および第２の実施の形態における他の変形例（変形例７，８）について説明する。
【０１６６】
図４０（Ａ）は、第１の実施の形態の他の変形例（変形例７）としての記憶セル１２５Ｐの断面構成を表すものであり、図４０（Ｂ）は、第２の実施の形態の他の変形例（変形例８）としての記憶セル１２５Ｈの断面構成を表すものである。
【０１６７】
図４０（Ａ），（Ｂ）に示したように、変形例７，８の記憶セル１２５Ｐ，１２５Ｈにおける積層体Ｓ２５ａ，Ｓ２５ｂは、交換バイアス型とよばれる構造を有すると共に、ＳｙＡＰ層３５ａ，３５ｂを備えている。こうすることにより、互いに反強磁性結合した第４磁性層１８ａ，１８ｂと第１磁性層２ａ，２ｂとによって発生する静磁界が閉磁路を形成するので、第１の感磁部分としての接続部分１４ａ，１４ｂおよび第２の感磁部分としての第２磁性層８ａ，８ｂへの磁界の回り込みを抑制することができると共に、磁化固定層としての第１磁性層２ａ，２ｂの磁化方向がより安定する。よって、より安定した書込動作が可能となる。
【０１６８】
【実施例】
さらに、本実施の形態における具体的な実施例について説明する。
【０１６９】
本実施例では、上記第１の実施の形態において説明した製造方法に基づき、以下の磁気メモリデバイスのサンプルを２つ作成した。具体的には、いずれも図５（Ａ）に示した断面構造を有する記憶セル１をマトリクス状に複数個、設けた磁気メモリデバイスであり、これらを試料１，２とする。
【０１７０】
上記の試料１および試料２の磁気メモリデバイスについて、ＭＲ比、ＴＭＲ素子抵抗、スイッチング電流および隣接セル反転電流について測定を行った。ＭＲ比およびＴＭＲ素子抵抗は、記憶セルにおける一対のＴＭＲ素子の平均値を測定値とした。スイッチング電流および隣接セル反転電流については、書込ビット線５および書込ワード線６に、同一の大きさの書込電流を同時に流すようにして電流値を測定した。この結果を、表１に示す。表１における実施例１が試料１に対応し実施例２が試料２に対応する結果である。なお、数値の比較のため、図４４に示した構造からなる記憶セルについても同様の測定をおこない、比較例として表１に併記した。なお、測定時の印加磁場は（５００／４π）×１０３  Ａ／ｍとした。図４４に示した比較例としての記憶セルは、１つのＴＭＲ素子１２０を備えており、書込ビット線１０５および書込ワード線１０６を囲うような環状磁性層は全く備えていないものである。
【０１７１】
【表１】
2004303837.tif 000003
【０１７２】
表１に示したように、本実施例１，２と比較例とでは、ＭＲ比およびＴＭＲ素子抵抗においては大差が見られなかったものの、スイッチング電流および隣接セル反転電流について、明らかな有意差が確認できた。
【０１７３】
スイッチング電流とは、書込対象の記憶セルにおける磁化方向の反転をおこなうために必要な最小限の電流値である。このスイッチング電流については、実施例１，２が、共に比較例を下回る値を示す結果となった。これは、効率よく感磁層の磁化反転を行うことができたので、小さな電流であっても書き込み操作が可能となったことを示す。すなわち、隣り合うＴＭＲ素子が、環状磁性層の一部を互いに共有することによって、小さな電流であっても大きな還流磁界を形成できることが確認できた。
【０１７４】
隣接セル反転電流とは、書込対象の記憶セルと隣接した記憶セルに印加された電流によって、本来、書込がなされるべきでない記憶セルの磁化方向が反転してしまう電流値を表す。表１に示したように、実施例１，２では、比較例よりも大きな書込電流を印加しても、隣接する記憶セルにおける磁化方向は反転しないことがわかった。これは、閉じた磁路を形成し、隣接する記憶セルに悪影響を及ぼす磁界の発生を抑制することができたことを示す。
【０１７５】
以上、いくつかの実施の形態および変形例を挙げて本発明を説明したが、本発明は、これらの実施の形態および変形例に限定されず、種々変形可能である。
例えば、本実施の形態および各変形例では、逆流防止用の整流素子としてショットキーダイオード７５を用いるようにしたが、同じく整流作用を有する素子であるバイポーラトランジスタに置き換えることができる。
【０１７６】
図４１は、読出ビット線３３ａ，３３ｂと積層体Ｓ２０ａ，Ｓ２０ｂとの間にバイポーラトランジスタ７６ａ，７６ｂを設けた場合の回路の要部構成を表している。図４２に、バイポーラトランジスタ７６ａ，７６ｂの断面構造を示す。バイポーラトランジスタ７６ａ，７６ｂのベースＢは、ワードデコード線７２に接続されている。各コレクタＣが接続層２８を介してそれぞれ読出ビット線３３ａ，３３ｂに接続されており、各エミッタＥが接続層２７を介してそれぞれ積層体Ｓ２０ａ，Ｓ２０ｂに接続されている。
【０１７７】
図４３は、このバイポーラトランジスタ７６ａ，７６ｂを設けた場合における読出回路の全体を示したものである。この場合、Ｙ方向アドレスデコーダ回路５６Ａからの制御信号が例えば単位読出回路８０ｎのセンスアンプ回路５６Ｂに伝達されると、センスアンプ回路５６Ｂが読出ビット線３３ａ，３３ｂを通るように読出電流を発する。Ｙ方向アドレスデコーダ回路５６Ａからの制御信号は同時に読出スイッチ８３ｎにも伝達され、この読出スイッチ８３ｎが導通状態となる。一方、Ｘ方向アドレスデコーダ回路５８Ａが記憶セル１ｍを選択し、ワードデコード線７２ｍを通るように制御信号を発する。バイポーラトランジスタ７６ａ，７６ｂのそれぞれのベースＢにＸ方向アドレスデコーダ回路５８Ａからの制御信号が伝達されると、コレクタＣとエミッタＥとの間がそれぞれ導通状態となる。この結果、読出電流が、記憶セル１ｍの各積層体Ｓ２０ａ，Ｓ２０ｂを通過し、読出スイッチ８３ｎを経由して最終的に定電流回路５８Ｂへ流入する。ダイオード７５と同様にバイポーラトランジスタ７６も、一方向に電流を通過するように機能するので、図４６に示したような読出電流の回り込みを回避することが可能である。
【０１７８】
また、逆流防止用の整流素子として、図４４に示したように、ＭＯＳトランジスタ７７ａ，７７ｂを用いることができる。この場合、各ソースＳがそれぞれ読出ビット線３３ａ，３３ｂに接続し、各ドレインＤがそれぞれＴＭＲ膜２０ａ，２０ｂに接続しており、ワードデコード線７２に接続されたゲートＧが閉じることにより導通状態とすることができる。図４５は、ＭＯＳトランジスタ７７ａ，７７ｂを設けた場合における読出回路の全体を示したものである。ゲートＧを閉じることによって導通状態とする点を除き、図４５に示した読出回路における読出動作は上記バイポーラトランジスタ７６を用いた回路（図４３）と同様である。
【０１７９】
また、本実施の形態では、書込ビット線５と書込ワード線６とが互いに平行部分１０をなす場合について説明したが、これに限定されず、互いに例えば９０°をなすような場合であってもよい。ただし、平行部分１０を取り囲むように環状磁性層４を形成する場合のほうが、感磁層の磁化反転がより効率的に行われるのでより好ましい。
【０１８０】
また、本実施の形態では、各記憶セル１の情報の読み出しを、ＴＭＲ素子１ａ，１ｂそれぞれに流す読出電流の差分値を出力として行うようにしたが、これに限定されない。例えば、ある１つのＴＭＲ素子を通過する読出電流の値をそのまま出力させ、高抵抗状態にあるか低抵抗状態にあるかの検出をおこなうようにしてもよい。
【０１８１】
【発明の効果】
以上説明したように、本発明の磁気記憶セルまたは磁気メモリデバイスによれば、外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるようにそれぞれ構成され、互いに積層面が対向するように配置された第１および第２の積層体と、これら第１および第２の積層体におけるそれぞれの一方の面側に、積層面に沿った方向を軸方向とするように共通に配設されると共に、軸方向に沿って複数の導線（第１および第２の書込線）によって貫かれるように構成された環状磁性層とを備えるようにしたので、複数の導線（第１および第２の書込線）に電流を流すことによって閉磁路を形成することができ、第１および第２の積層体における各感磁層の磁化反転を効率的に行うことができる。特に、複数の磁気記憶セルを含む本発明の磁気メモリデバイスにおいては、書込対象とする記憶セルに隣接した記憶セルに対して与える磁気的な影響を低減することができる。
【０１８２】
特に、第１の積層体が、環状磁性層と共に第１の磁気抵抗効果素子を構成し、第２の積層体が、環状磁性層と共に第２の磁気抵抗効果素子を構成するようにした場合には、環状磁性層を共有化した一対の磁気抵抗効果素子が構成されるので、１つの積層体に対して１つの環状磁性層を設ける場合よりもコンパクトな構成とすることができ、高密度化が可能となる。
【０１８３】
さらに、本発明の磁気記憶セルおよび磁気メモリデバイスによれば、特に、複数の書込線（第１および第２の書込線）が、環状磁性層を貫く領域において互いに平行に延びるようにした場合には、複数の導線（第１および第２の書込線）に電流を流すことによって感磁層に生じる合成磁界を、これらの導線が互いに交差する場合よりも大きくすることができ、感磁層における磁化反転をより効率的に行うことができる。その結果、磁化反転に必要とされる書込電流をより小さくすることができる。さらに、感磁層における複数の磁区の磁化方向を全体に亘って良好に揃えることができるので、より高い信頼性が得られる。
【０１８４】
また、本発明の磁気メモリデバイスによれば、特に、第１および第２の磁気抵抗効果素子に供給された読出電流の各電流経路上における、一対の第１の読出線と第１および第２の磁気抵抗効果素子との間にそれぞれ設けられた第１および第２の整流素子と、第１および第２の磁気抵抗効果素子を流れた読出電流を接地へと導く第２の読出線とを備えるようにした場合には、読出電流の回り込みによる変動、すなわち読出信号に対する雑音を低減することができ、安定した磁気情報の読み出しが可能となる。
【０１８５】
本発明の磁気メモリデバイスの製造方法によれば、第１および第２の整流素子が設けられた基体の上に、第２の積層体の一部をなす第２の積層部分を形成し、第２の整流素子と第２の積層体とを電気的に接続するする工程と、少なくとも積層部分を覆うように下部磁性層を形成し、第２の積層体の形成を完了する工程と、下部磁性層の上に、第１の絶縁膜を介して第１の書込線を形成する工程と、第１の書込線の上に、第２の絶縁膜を介して第２の書込線を、第１および第２の書込線が互いに平行に延在する部分を含むように形成する工程と、第２の書込線と、第２の絶縁膜と、第１の書込線とを順次エッチングしてパターニングすることにより、第１および第２の書込線が第２の絶縁膜を挟んで互いに平行に延在する部分を含む積層パターンを形成する積層パターン形成工程と、積層パターンを第３の絶縁膜を介して取り囲むように上部磁性層を設けることにより、環状磁性層を形成する工程と、環状磁性層の上の、第２の積層体に対応する位置に第１の積層部分を設けることにより第１の積層体を形成し、第１および第２の積層体を有する磁気記憶セルを形成する工程と、第１の積層体と第１の整流素子とを電気的に接続する工程とを含むようにしたので、互いの積層面が対向した第１および第２の積層体のそれぞれにおける一方の面側に、積層面に沿った方向を軸方向とするように共通に環状磁性層を配設した構造を得ることができる。また、一対の読出電流が第１および第２の整流素子と第１および第２の積層体とをそれぞれ流れたのち、環状磁性層において合流するような電流経路を構成することができる。このため、読出電流の不要な回り込みを回避することができ、安定した磁気情報の読み出しが可能となる。
【０１８６】
特に、積層パターン形成工程において、第２の書込線をマスクとして第２の絶縁膜および第１の書込線を選択的にエッチングすることにより、積層パターンを自己整合的に形成するようにした場合には、アライメント精度の高い加工が可能となり、さらに、製造工程全体として簡略化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る磁気メモリデバイスの全体構成を示すブロック図である。
【図２】図１に示した磁気メモリデバイスの書込線の構成を示す平面図である。
【図３】図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す部分平面図である。
【図４】図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す要部斜視図である。
【図５】図３に示した記憶セルのＶ−Ｖ線に沿った切断面の構成を示す断面図である。
【図６】図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す他の部分平面図である。
【図７】図６に示した記憶セルのＶＩＩ−ＶＩＩ線に沿った切断面の構成を示す断面図である。
【図８】図１に示した磁気メモリデバイスの回路構成を示す回路図である。
【図９】図５に示した記憶セルの断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表す説明図である。
【図１０】図８に示した回路構成における部分拡大図である。
【図１１】図１に示した磁気メモリデバイスの製造方法における一工程を表す拡大断面図である。
【図１２】図１１に続く一工程を表す拡大断面図である。
【図１３】図１２に続く一工程を表す拡大断面図である。
【図１４】図１３に続く一工程を表す拡大断面図である。
【図１５】図１４に続く一工程を表す拡大断面図である。
【図１６】図１５に続く一工程を表す拡大断面図である。
【図１７】図１６に続く一工程を表す拡大断面図である。
【図１８】図１７に続く一工程を表す拡大断面図である。
【図１９】図１８に続く一工程を表す拡大断面図である。
【図２０】図１９に続く一工程を表す拡大断面図である。
【図２１】図２０に続く一工程を表す拡大断面図である。
【図２２】図２１に続く一工程を表す拡大断面図である。
【図２３】図２２に続く一工程を表す拡大断面図である。
【図２４】図２３に続く一工程を表す拡大断面図である。
【図２５】図２４に続く一工程を表す拡大断面図である。
【図２６】図２５に続く一工程を表す拡大断面図である。
【図２７】図２６に続く一工程を表す拡大断面図である。
【図２８】図２７に続く一工程を表す拡大断面図である。
【図２９】図２８に続く一工程を表す拡大断面図である。
【図３０】図２９に続く一工程を表す拡大断面図である。
【図３１】本発明の第２の実施の形態に係る磁気メモリデバイスにおける磁気記憶セルの断面図である。
【図３２】図３１に示した磁気メモリデバイスの記憶セル群における要部構成を示す要部斜視図である。
【図３３】図３１に示した磁気メモリデバイスの記憶セル群における要部構成を示す部分平面図である。
【図３４】図３３に示した記憶セルのＸＸＸＩＶ  −ＸＸＸＩＶ  線に沿った切断面の構成を示す断面図である。
【図３５】図３１に示した記憶セルの断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表す説明図である。
【図３６】本発明の第３および第４の実施の形態に係る磁気メモリデバイスにおける要部構成を表す断面図である。
【図３７】本発明の第１および第２の実施の形態に係る磁気メモリデバイスにおける変形例（変形例１，２）の要部構成を表す断面図である。
【図３８】本発明の第３および第４の実施の形態に係る磁気メモリデバイスにおける変形例（変形例３，４）の要部構成を表す断面図である。
【図３９】本発明の第３および第４の実施の形態に係る磁気メモリデバイスにおける他の変形例（変形例５，６）の要部構成を表す断面図である。
【図４０】本発明の第１および第２の実施の形態に係る磁気メモリデバイスにおける他の変形例（変形例７，８）の要部構成を表す断面図である。
【図４１】図８に示した回路構成における整流素子の変形例を表す部分拡大図である。
【図４２】図４１に示した整流素子の変形例における断面構成を示す部分断面図である。
【図４３】図４１に示した整流素子の変形例における全体の回路構成を示す回路図である。
【図４４】図８に示した回路構成における整流素子の他の変形例を表す部分拡大図である。
【図４５】図４４に示した整流素子の他の変形例における全体の回路構成を示す回路図である。
【図４６】図８に示した回路構成に対応する比較例としての回路構成を示す回路図である。
【図４７】図３８に示した回路構成に対応する磁気メモリデバイスの要部構成を説明するための断面図である。
【図４８】従来例としての磁気メモリデバイスの構成を説明するための平面図である。
【図４９】従来例としての磁気メモリデバイスの要部構成を説明するための断面図である。
【符号の説明】
１…記憶セル、１ａ，１ｂ…磁気抵抗効果（ＴＭＲ）素子、２…第１磁性層、３…トンネルバリア層、４…環状磁性層、５…書込ビット線、６…書込ワード線、７…絶縁膜、８…第２磁性層、９…非磁性導電層、１０…平行部分、１４…接続部分、１５…第３磁性層、１８…第４磁性層、１９…積層パターン、Ｓ２０，Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２４，Ｓ２５…積層体、３２…読出ワード線、３３…読出ビット線、３５…非磁性導電層、４１…書込ワード線引出電極、４２…書込ビット線引出電極、４３…読出ワード線引出電極、４４…読出ビット線引出電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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