(57)【要約】　　　（修正有）【課題】　論理回路部分と埋め込みダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）アレイ部分の両方を有する複合集積回路を製作するパターン付きシリコンオンインシュレータ（ＳＯＩ）方法を提供する。【解決手段】　酸素を注入して、第１のマスクによってマスクされていない基板の論理回路部分１８に埋設酸化物層ＢＯＸを形成するステップと、第２のマスクでアレイ部分１７と論理回路部分１８内の分離トレンチにエッチングを施すステップを含む。第１のマスクは付加的に、論理回路部分１８内のデバイスの角を丸めるときにアレイ部分１７を保護することができる。第２のマスクは付加的に、アレイ部分１７内の注入を実行するときに論理回路部分１８を保護することができる。丸めた角を有する少なくとも１つのＳＯＩデバイスと、垂直パス・ゲートを有する少なくとも１つのＤＲＡＭセルとを含み、ＤＲＡＭセルが基板のバルク部分上に形成される。【選択図】　図７
2004064092.tif 000002
【特許請求の範囲】
【請求項１】
　論理回路部分と埋め込みダイナミック・ランダム・アクセス・メモリ・アレイ部分の両方を有する複合集積回路を製作するパターン付きシリコンオンインシュレータ基板方法において、
　第１のマスクにより基板のアレイ部分をマスクするステップと、
　酸素を注入して、前記第１のマスクによってマスクされていない前記基板の論理回路部分に埋設酸化物層を形成するステップと、
　前記アレイ部分と前記論理回路部分の上に第２のマスクを付着させてパターン形成するステップと、
　前記アレイ部分と前記論理回路部分内の分離トレンチにエッチングを施すステップであって、前記分離トレンチが前記パターン付き第２のマスク内の開口部によって規定されるステップとを具備する、パターン付きシリコンオンインシュレータ基板方法。
【請求項２】
　前記第２のマスクを付着させてパターン形成する前に、酸化物を具備する第３のマスクを前記論理回路部分の上に付着させ、前記第２のマスク内でエッチングを施した開口部により前記第３のマスクにパターン形成し、その後、前記第２のマスクの材料まで選択的に前記第３のマスク内の開口部を横にエッチバックし、前記エッチバックした開口部内に露出したデバイスの角を丸めるステップをさらに具備する、請求項１に記載の方法。
【請求項３】
　前記第３のマスクをエッチバックすることにより露出した表面を含む前記基板の露出表面を酸化し、その後、表面酸化物を除去することを含むプロセスにより前記デバイスの角を丸める、請求項２に記載の方法。
【請求項４】
　誘電体を含む材料で前記分離トレンチを充填し、前記基板内に分離部を形成するステップをさらに具備する、請求項１に記載の方法。
【請求項５】
　誘電体を含む材料で前記分離トレンチを充填し、前記基板内に分離部を形成するステップをさらに具備する、請求項２に記載の方法。
【請求項６】
　前記第３のマスクではなく前記第１のマスクを除去し、その後、前記アレイ部分を含む前記基板の露出部分にドーピングを施すステップをさらに具備する、請求項５に記載の方法。
【請求項７】
　前記論理回路部分のデバイスが、前記ドーピング中に前記第３のマスクによってマスクされる、請求項６に記載の方法。
【請求項８】
　前記ドーピングがイオン注入によって実行される、請求項６に記載の方法。
【請求項９】
　前記分離トレンチに対し、前記埋設酸化物層に一致する第１の深さまで前記論理回路部分内でエッチングを施し、前記アレイ部分内の垂直向きのデバイスを分離するためにより大きい第２の深さまで前記アレイ部分内でエッチングを施す、請求項１に記載の方法。
【請求項１０】
　前記第１のマスクが窒化物を具備する、請求項１に記載の方法。
【請求項１１】
　論理回路部分と埋め込みダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）部分とを有する複合集積回路を製作するパターン付きシリコンオンインシュレータ基板方法において、
　第１の付着窒化物層により単結晶基板のアレイ部分をマスクするステップと、
　酸素を注入して、前記第１の付着窒化物層によってマスクされていない前記基板の論理回路部分に埋設酸化物層を形成するステップと、
　前記論理回路部分の上に酸化物層を付着させるステップと、
　前記アレイ部分と前記論理回路部分の上に第２の窒化物層を付着させてパターン形成するステップと、
　前記パターン付き第２の窒化物層により前記酸化物層にパターン形成するステップと、
　前記アレイ部分と前記論理回路部分内の分離トレンチにエッチングを施すステップであって、前記分離トレンチが前記パターン付き第２の窒化物層と前記酸化物層内の開口部によって規定されるステップと、
　その後、窒化物まで選択的に前記酸化物層を横にエッチバックするステップと、
　前記酸化物層の前記エッチバックにより露出した前記単結晶基板のデバイスの角を丸めるステップとを具備する、パターン付きシリコンオンインシュレータ基板方法。
【請求項１２】
　前記エッチバックにより露出した前記単結晶基板の一部分を酸化し、その後、表面酸化物を除去することを含むプロセスにより前記デバイスの角をさらに丸める、請求項１１に記載の方法。
【請求項１３】
　付着酸化物で前記分離トレンチを充填するステップをさらに具備する、請求項１２に記載の方法。
【請求項１４】
　前記酸化物層ではなく前記第１の付着窒化物層を除去し、その後、前記アレイ部分を含む前記基板の露出部分にドーピングを施すステップをさらに具備する、請求項１３に記載の方法。
【請求項１５】
　前記論理回路部分のデバイスが、前記酸化物層により前記ドーピング中にマスクされる、請求項１４に記載の方法。
【請求項１６】
　前記ドーピングがイオン注入によって実行される、請求項１４に記載の方法。
【請求項１７】
　請求項１の方法によって形成された集積回路。
【請求項１８】
　前記集積回路の前記論理回路部分が、前記基板の単結晶表面を覆う酸化物層を部分的にエッチバックし、前記単結晶表面を酸化し、その後、そこから表面酸化物を除去するプロセスにより丸めたデバイスの角をさらに含む、請求項１７に記載の集積回路。
【請求項１９】
　前記酸化物層と前記第１のマスク内の開口部を通して前記アレイ部分と前記論理回路部分内の前記分離トレンチを充填した後に前記集積回路の前記アレイ部分にドーパントが注入され、前記第１のマスクを除去することにより、前記アレイ部分が露出される、請求項１８に記載の集積回路。
【請求項２０】
　単一基板上に形成された集積回路であって、丸めた角を有する少なくとも１つのシリコンオンインシュレータ（ＳＯＩ）デバイスと、垂直パス・ゲートを有する少なくとも１つのダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルとを具備し、前記ＤＲＡＭセルが前記基板のバルク部分上に形成される、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、半導体処理に関し、より具体的には、同一集積回路上の論理回路とダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）との複合製作を実行する方法に関する。
【背景技術】
【０００２】
　ＤＲＡＭまたは埋め込みＤＲＡＭ（以下、ｅＤＲＡＭ）を有する集積回路を製作するための従来のプロセスでは、アクティブ・デバイス間にトレンチ分離を形成するときに、マスキングおよび研磨ストップ層としてパッド窒化ケイ素層（以下、「パッド窒化物」）を使用する。このようにパッド窒化物を使用すると、少なくともサポート（このＩＣの論理回路部分）内に浅いトレンチ分離（ＳＴＩ）が形成され、ＤＲＡＭアレイ内で垂直デバイス（vertical device）を互いに分離するためにより深いＩＴ（分離トレンチ）を形成することができる。
【０００３】
　サポート内では、アクティブ・デバイスが「平面」（すなわち、基板の平面に対して平行な向きであり、直角すなわち「垂直」とは対照的）である場合、デバイス・チャネルが鋭い角を有することは望ましくない。デバイスの角は、ゲート誘電体のすぐ下の位置であり、そこでデバイス・チャネルが分離部に隣接する。デバイスの角では、デバイスのしきい値電圧（ＶT）以下の電圧でデバイスにバイアスがかかっているときでも相当な量の電流（ＩOFF）がデバイス・チャネルを通って流れるように、角の寄生デバイスによりＶTが局部的に低下する。しかし、ＶT以上の電圧でデバイスが回転すると、オン電流（on-current）であるＩONには有意義な増加がまったく発生しない。デバイスの角をあまり鋭くしないこと、すなわち、その曲率半径を大きくすることにより角の寄生電流（corner parasitic current）を抑制できることが知られているが、このような結果を達成することは難しい。
【０００４】
　従来実施されるように、単に処理中にパッド窒化物と薄いパッド酸化物が使用されるだけなので、十分な面取りは行われない。ある程度の酸素はＡＡ酸化（活性エリアの酸化）中にパッド酸化物を通って拡散することができるが、十分なＡＡ面取りを可能にするものではない。
【０００５】
　したがって、複合論理回路およびＤＲＡＭチップ内の論理デバイスのデバイスの角を丸めるために特別な処理を使用しなければならない。しかし、このような処理は、現在実施されているＤＲＡＭ処理と統合するには困難でコストがかかる。たとえば、活性エリア酸化または犠牲酸化（sacrificial oxidation）あるいはその両方を行う前にパッド窒化物層をプルバックすることにより、デバイスの角を丸めることができる。実施されているように、パッド窒化物のプルバックは、サポート内の活性エリアを覆っているパッド窒化物の露出エッジに等方性エッチングを施すことによって行われる。このように活性エリアの角が露出されると、酸化またはエッチングあるいはその両方の方法によって丸めを達成することができる。
【０００６】
　しかし、パッド窒化物のプルバックは、面取りで使用するにはあまり望ましくない。パッド窒化物のプルバック中に、垂直デバイス・アレイ内のトレンチ・トップ酸化物（ＴＴＯ）のアンダーカットなどの有害な影響を防止するためにＤＲＡＭアレイ部分に保護マスクを施さなければならない。したがって、このような面取りプロセスは、アレイ内にブロック・マスクを貼り付け、それを取り除くためのコストを必要とする。そのうえ、パッド窒化物のプルバックにより、すでに幅狭のアレイ・トランスファ・デバイス（array transfer device）の有効幅が削減され、それにより、アレイのクリティカル・デバイスの駆動電流が低下する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
　ＤＲＡＭおよび埋め込みＤＲＡＭを有するチップでは、通常はアレイ・エリア内のＮ＋　ＸＡドーパント注入を介してビット線拡散注入（bitline diffusion implant）を形成することも必要である。複合論理回路およびＤＲＡＭチップでは、一般に、ＤＲＡＭアレイ内にこのような注入を行うために、サポートの個別保護マスクが必要であった。
【課題を解決するための手段】
【０００８】
　本発明の一態様によれば、論理回路部分と埋め込みダイナミック・ランダム・アクセス・メモリ・アレイ部分の両方を有する複合集積回路を製作するパターン付きシリコンオンインシュレータ基板方法が提供される。このような方法は、第１のマスクにより基板のアレイ部分をマスクするステップと、酸素を注入して、第１のマスクによってマスクされていない基板の論理回路部分に埋設酸化物層を形成するステップと、アレイ部分と論理回路部分の上に第２のマスクを付着させてパターン形成するステップと、アレイ部分と論理回路部分内の分離トレンチにエッチングを施すステップであって、分離トレンチがパターン付き第２のマスク内の開口部によって規定されるステップとを含む。
【０００９】
　本発明の好ましい一態様によれば、第１のマスクは、他の場所での酸素注入中にそれを保護した後、アレイ部分に残存し、基板の論理回路部分のデバイスの角を丸めるときにアレイ部分に保護マスクを施すために再利用することができる。
【００１０】
　本発明の他の態様によれば、単一基板上に形成された集積回路は、丸めた角を有する少なくとも１つのシリコンオンインシュレータ（ＳＯＩ）デバイスと、垂直パス・ゲートを有する少なくとも１つのダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルとを含み、ＤＲＡＭセルは基板のバルク部分上に形成される。
【００１１】
　本発明の他の好ましい態様によれば、基板の論理回路部分内に面取りプロセスから残存するマスクは、基板のアレイ部分に表面注入を実行するときに論理回路部分に保護マスクを施すために使用することができる。
【発明を実施するための最良の形態】
【００１２】
　本明細書に記載するプロセスは、特に、基板のシリコンオンインシュレータ（ＳＯＩ）領域内に形成された論理回路部分と、基板のバルク・シリコン領域内に形成されたアレイ部分とを有する集積回路の製作に適用される。論理回路のパフォーマンスを高めるために、ＳＯＩ領域の論理回路部分内にＣＭＯＳデバイスを製作することが望ましい。逆に、アレイ部分はバルク基板領域内に製作することが望ましいが、これは、ＳＯＩ内でアレイ・デバイスの予想される浮動ボディ効果（floating body effect）を処理するための十分な方法がいまだに存在せず、その浮動ボディ効果によって記憶データの動的損失が発生する可能性があるからである。しかも、アレイ内のデバイスに対するボディの接触は、製作プロセスに複雑さを加え、貴重なシリコン上のスペースを消費するので、望ましくない。そのうえ、ＤＲＡＭに関する超低漏れ電流要件を満たすために、最高品質の単結晶シリコンのバルク基板内にアレイＭＯＳＦＥＴを形成することが望ましく、これは、埋設酸化物注入によって発生する結晶構造の欠陥によって漏れ電流が高くなるからである。したがって、複合論理回路およびＤＲＡＭチップはパターン付きＳＯＩプロセスによって形成され、基板のアレイ部分はアレイ部分に保護マスクを施すことによってバルク・シリコンとして保存され、論理回路部分は論理回路部分の表面下に酸素を注入して埋設酸化物層を形成することによってＳＯＩ内に作られる。
【００１３】
　したがって、酸素注入中に使用するアレイの保護マスクは、ＡＡ面取りまたはビット線拡散注入あるいはその両方のために追加マスクを設ける必要を回避するために、本明細書に記載するプロセスで効果的に再利用される。
【００１４】
　本発明に関連する重要なプロセス・ステップについて、以下のように添付図面に関連して説明する。
【００１５】
　図１に示すように、標準のバルク・シリコン・ウェハ１０から始め、第１のパッド窒化物層１２を付着させ、その上にホウケイ酸ガラス（ＢＳＧ１４）のハードマスク層を付着させる。パッド酸化物層１１は任意選択で、パッド窒化物１２の付着の前に、好ましくは熱酸化によりシリコン基板１０上に形成してもよい。ただし、パッド窒化物（ＳｉＮ１　１２）の厚さは、好ましくは高密度プラズマ（ＨＤＰ）プロセスにより付着され、その後、窒化物層１２まで平坦化される酸化物層２０（図３）の厚さを決定することに留意されたい。この酸化物層２０は、サポートからのアレイ注入をブロックするために自己整合されたマスクとして使用される。したがって、パッド窒化物１２の厚さは適切に選択される。
【００１６】
　図２を参照すると、高性能ＳＯＩ　ＣＭＯＳ論理回路を含むことになるサポート・エリア１８内でのみ基板１０が露出し、アレイ・エリア１７は保護されたままになるように、パッド窒化物層１２とＢＳＧ層１４にパターン形成する。一部の論理デバイスならびにＤＲＡＭアレイがバルク基板エリア内に形成される場合、このようなエリアもブロック・マスクによって保護されることに留意されたい。次に、パターン付きＳＯＩにおいて慣例の通り、１回または複数回の大量酸素注入（ＳＩＭＯＸ）を実行し、続いて長時間の高温アニール（アルゴン／酸素環境において１３００℃以下で１２時間以上）を行う。この操作により、サポート１８内にシリコンオンインシュレータ領域の埋設酸化物（バック酸化物または「ＢＯＸ」としても知られている）１６を形成する。次に、従来の方法によりＢＳＧ層１４を剥ぎ取る。
【００１７】
　次に、図３に示すように、ＨＤＰ酸化物層２０を付着させ、パッド窒化物１２の上部表面まで平坦化する。次に、薄いＣＶＤ　ＳｉＮバリア２２を任意選択で付着させるが、これは後続ステップ中にエッチ・ストップ層として機能する。次に、ＢＳＧのもう１つの層（ＢＳＧ２　２４）を付着させる。ＢＳＧ２層２４は、アレイ１７内の深いトレンチの後続エッチング中にハードマスクとして機能する。
【００１８】
　図４を参照すると、慣例処理に続いて、ＢＳＧ２層２４をハードマスクとして使用して、アレイ・エリア１７内でＤＲＡＭセルを製作するための深いトレンチにエッチングを施す。深いトレンチのエッチ・プロセス中に、ＢＳＧ２層２４の大部分が消費される。その後も残存するＢＳＧ材料は、深いトレンチのエッチ後に後で除去する。記憶キャパシタと垂直ＭＯＳＦＥＴを深いトレンチ内に形成する。記憶キャパシタの形成は、分離カラー形成、埋設プレート外方拡散、ノード誘電体、Ｎ＋ドープ・ポリ充填、平坦化および陥凹など、周知のプロセスを含む。
【００１９】
　トレンチ・トップ酸化物（ＴＴＯ）として深いトレンチ内の陥凹ポリシリコンの上に絶縁層３０（好ましくは高密度プラズマＨＤＰによって付着させた酸化物のもの）を形成し、垂直ゲート導体から記憶キャパシタ・ポリシリコンを絶縁する。続いて、垂直アレイＭＯＳＦＥＴのゲート導体ポリのゲート酸化、付着、平坦化が行われる。このゲート・ポリ平坦化プロセスは、上部表面から残存酸化物を除去し、窒化物バリア２２上で止まる。任意選択の酸化物バリア２６は、好ましくはＣＶＤにより付着させる。
【００２０】
　次に、図５に示すように、第２のパッド窒化物層（ＳｉＮ２　２８）を付着させる。この層２８は、上に重なる任意選択のハードマスク層（たとえば、ＢＳＧ）とともに、アレイ１７とサポート１８内の分離トレンチにエッチングを施すときにマスクとして機能する。次に、上に重なる任意選択のハードマスクならびにアレイ１７内のパッド窒化物層１２およびサポート内の酸化物層２０とともに、パッド窒化物層２８にパターン形成し、次にその下の構造に対して指向性エッチング（たとえば、反応性イオン・エッチングＲＩＥによる）を施して、アレイ１７およびサポート１８内の活性エリア（ＡＡ）および分離領域を規定する。シリコンＲＩＥは、バック酸化物１６に達したときにサポート・エリア１８内で止まるが、トレンチ・トップ酸化物３０に達するまでアレイ１７内で続行される。次に、エッチ化学反応を切り替えて、トレンチ・トップ酸化物３０の露出部分を除去する。次に、シリコン・エッチを再開し、埋設ストラップ外方拡散３４より深い深さ３２までエッチングを施し、短時間の酸化物エッチによって露出カラー酸化物３６を除去する。同図に示すように、トレンチ・トップ酸化物３０およびカラー酸化物３６のエッチング中に、バック酸化物１６の一部分も除去される。
【００２１】
　分離トレンチ３８、４０にエッチングを施すと、サポート１８内のＡＡシリコンの角４２を丸めることができる。サポート領域１８内の酸化物層２０のエッジのアンダーカットは、ＡＡ酸素前洗浄操作の当然の結果として発生する。アレイ領域１７内に酸化物層２０はまったくないので、最小限のアンダーカットが発生する。したがって、サポート１８内のＡＡエッジ４２が露出し、アレイ１７内のＡＡエッジ４４と垂直ゲート・エッジ４５は第１および第２のパッド窒化物層（ＳｉＮ１　１２およびＳｉＮ２　２８）によって保護されたままになる。
【００２２】
　サポートＡＡエッジ４２の面取りは主に酸化によって達成される。サポート内の露出した角４２は任意選択で等方性シリコン・エッチによって丸めることができるが、アレイの角４４は第１のパッド窒化物１２によって保護されたままになる。ＡＡ酸化物の線形成長時にサポート１８における面取りがさらに強化されるが、これは、酸素がサポート１８内の活性エリア（ＡＡ）シリコン４６の上に重なる酸化物層２０を通って容易に拡散するが、アレイ１７ではＡＡエッジ内への酸素の拡散がパッド窒化物層１２によって阻止されるからである。アレイ領域１７では、シリコン４８の表面がパッド窒化物１２によって保護され、したがって、アレイ内の角の酸化は無視できるものである。
【００２３】
　図６を参照すると、角４２が丸められると、ＡＡ窒化物ライナ（図示せず）を付着させ、分離トレンチ３８、４０を（好ましくはＨＤＰ酸化物付着により）酸化物で充填し、次に第２のパッド窒化物層２８の上部表面まで平坦化する。
【００２４】
　次に、図７に示すように、残存するパッド窒化物を酸化物およびシリコンまで選択的に除去する。サポート領域１８にはパッド窒化物がまったく存在しなかったので、サポート領域１８のシリコン基板４６が酸化物層２０によって後続注入から保護されたままになる。アレイ１７内に開いた窓は、この時点で、アレイＰウェルの所与の部分（従来のパッド窒化物層１２の厚さによる）と、Ｎ＋　ＸＡ注入の両方を受け入れることができる。
【００２５】
　アレイ１７内の注入パターンを規定するために追加マスクがまったく不要であったことが分かるだろう。注入を受け入れることになるアレイ１７内の開口部５０は、埋設酸化物層１６を形成するために使用するＳＩＭＯＸ注入を受け入れたエリアを規定するために使用するマスク１２、１４によってプロセスのかなり早期に規定されている。この注入は、窓５０内のアレイ活性エリア４８上に犠牲酸化物を成長させた後に実行する。アレイ・ウェルとＮ＋　ＸＡビット線拡散の一部分は窓５０を通して注入する。次に、好ましくは高密度プラズマ（ＨＤＰ）により開口部５０内に酸化物を付着させ、平坦化する。アレイ・エリア１７を保護するためにブロック・マスクを貼り付けた後、サポート・エリア１８内の酸化物層２０を除去し、犠牲酸化物を成長させ、サポート・エリア１８内で注入を実行する。その後、既知のプロセスに応じて集積回路の処理を続行して完成する。
【００２６】
　本明細書では所与の好ましい実施形態により本発明を説明してきたが、当業者であれば、特許請求の範囲のみによって限定される本発明の真の範囲および精神を逸脱せずになし得る数多くの変更および機能強化が分かるだろう。
【００２７】
　まとめとして、本発明の構成に関して以下の事項を開示する。
【００２８】
　（１）論理回路部分と埋め込みダイナミック・ランダム・アクセス・メモリ・アレイ部分の両方を有する複合集積回路を製作するパターン付きシリコンオンインシュレータ基板方法において、
　第１のマスクにより基板のアレイ部分をマスクするステップと、
　酸素を注入して、前記第１のマスクによってマスクされていない前記基板の論理回路部分に埋設酸化物層を形成するステップと、
　前記アレイ部分と前記論理回路部分の上に第２のマスクを付着させてパターン形成するステップと、
　前記アレイ部分と前記論理回路部分内の分離トレンチにエッチングを施すステップであって、前記分離トレンチが前記パターン付き第２のマスク内の開口部によって規定されるステップとを具備する、パターン付きシリコンオンインシュレータ基板方法。
　（２）前記第２のマスクを付着させてパターン形成する前に、酸化物を具備する第３のマスクを前記論理回路部分の上に付着させ、前記第２のマスク内でエッチングを施した開口部により前記第３のマスクにパターン形成し、その後、前記第２のマスクの材料まで選択的に前記第３のマスク内の開口部を横にエッチバックし、前記エッチバックした開口部内に露出したデバイスの角を丸めるステップをさらに具備する、上記（１）に記載の方法。
　（３）前記第３のマスクをエッチバックすることにより露出した表面を含む前記基板の露出表面を酸化し、その後、表面酸化物を除去することを含むプロセスにより前記デバイスの角を丸める、上記（２）に記載の方法。
　（４）誘電体を含む材料で前記分離トレンチを充填し、前記基板内に分離部を形成するステップをさらに具備する、上記（１）に記載の方法。
　（５）誘電体を含む材料で前記分離トレンチを充填し、前記基板内に分離部を形成するステップをさらに具備する、上記（２）に記載の方法。
　（６）前記第３のマスクではなく前記第１のマスクを除去し、その後、前記アレイ部分を含む前記基板の露出部分にドーピングを施すステップをさらに具備する、上記（５）に記載の方法。
　（７）前記論理回路部分のデバイスが、前記ドーピング中に前記第３のマスクによってマスクされる、上記（６）に記載の方法。
　（８）前記ドーピングがイオン注入によって実行される、上記（６）に記載の方法。
　（９）前記分離トレンチに対し、前記埋設酸化物層に一致する第１の深さまで前記論理回路部分内でエッチングを施し、前記アレイ部分内の垂直向きのデバイスを分離するためにより大きい第２の深さまで前記アレイ部分内でエッチングを施す、上記（１）に記載の方法。
　（１０）前記第１のマスクが窒化物を具備する、上記（１）に記載の方法。
　（１１）論理回路部分と埋め込みダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）部分とを有する複合集積回路を製作するパターン付きシリコンオンインシュレータ基板方法において、
　第１の付着窒化物層により単結晶基板のアレイ部分をマスクするステップと、
　酸素を注入して、前記第１の付着窒化物層によってマスクされていない前記基板の論理回路部分に埋設酸化物層を形成するステップと、
　前記論理回路部分の上に酸化物層を付着させるステップと、
　前記アレイ部分と前記論理回路部分の上に第２の窒化物層を付着させてパターン形成するステップと、
　前記パターン付き第２の窒化物層により前記酸化物層にパターン形成するステップと、
　前記アレイ部分と前記論理回路部分内の分離トレンチにエッチングを施すステップであって、前記分離トレンチが前記パターン付き第２の窒化物層と前記酸化物層内の開口部によって規定されるステップと、
　その後、窒化物まで選択的に前記酸化物層を横にエッチバックするステップと、
　前記酸化物層の前記エッチバックにより露出した前記単結晶基板のデバイスの角を丸めるステップとを具備する、パターン付きシリコンオンインシュレータ基板方法。
　（１２）前記エッチバックにより露出した前記単結晶基板の一部分を酸化し、その後、表面酸化物を除去することを含むプロセスにより前記デバイスの角をさらに丸める、上記（１１）に記載の方法。
　（１３）付着酸化物で前記分離トレンチを充填するステップをさらに具備する、上記（１２）に記載の方法。
(１４)前記酸化物層ではなく前記第１の付着窒化物層を除去し、その後、前記アレイ部分を含む前記基板の露出部分にドーピングを施すステップをさらに具備する、上記（１３）に記載の方法。
（１５）前記論理回路部分のデバイスが、前記酸化物層により前記ドーピング中にマスクされる、上記（１４）に記載の方法。
　（１６）前記ドーピングがイオン注入によって実行される、上記（１４）に記載の方法。
　（１７）上記（１）の方法によって形成された集積回路。
　（１８）前記集積回路の前記論理回路部分が、前記基板の単結晶表面を覆う酸化物層を部分的にエッチバックし、前記単結晶表面を酸化し、その後、そこから表面酸化物を除去するプロセスにより丸めたデバイスの角をさらに含む、上記（１７）に記載の集積回路。
　（１９）前記酸化物層と前記第１のマスク内の開口部を通して前記アレイ部分と前記論理回路部分内の前記分離トレンチを充填した後に前記集積回路の前記アレイ部分にドーパントが注入され、前記第１のマスクを除去することにより、前記アレイ部分が露出される、上記（１８）に記載の集積回路。
　（２０）単一基板上に形成された集積回路であって、丸めた角を有する少なくとも１つのシリコンオンインシュレータ（ＳＯＩ）デバイスと、垂直パス・ゲートを有する少なくとも１つのダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルとを具備し、前記ＤＲＡＭセルが前記基板のバルク部分上に形成される、集積回路。
【図面の簡単な説明】
【００２９】
【図１】バルク基板領域内に形成された埋め込みＤＲＡＭと、基板のパターン付きＳＯＩ領域内に形成された論理回路とを有する複合集積回路を製作するステップを示す図である。
【図２】バルク基板領域内に形成された埋め込みＤＲＡＭと、基板のパターン付きＳＯＩ領域内に形成された論理回路とを有する複合集積回路を製作するステップを示す図である。
【図３】バルク基板領域内に形成された埋め込みＤＲＡＭと、基板のパターン付きＳＯＩ領域内に形成された論理回路とを有する複合集積回路を製作するステップを示す図である。
【図４】バルク基板領域内に形成された埋め込みＤＲＡＭと、基板のパターン付きＳＯＩ領域内に形成された論理回路とを有する複合集積回路を製作するステップを示す図である。
【図５】バルク基板領域内に形成された埋め込みＤＲＡＭと、基板のパターン付きＳＯＩ領域内に形成された論理回路とを有する複合集積回路を製作するステップを示す図である。
【図６】バルク基板領域内に形成された埋め込みＤＲＡＭと、基板のパターン付きＳＯＩ領域内に形成された論理回路とを有する複合集積回路を製作するステップを示す図である。
【図７】バルク基板領域内に形成された埋め込みＤＲＡＭと、基板のパターン付きＳＯＩ領域内に形成された論理回路とを有する複合集積回路を製作するステップを示す図である。
【図８】バルク基板領域内に形成された埋め込みＤＲＡＭと、基板のパターン付きＳＯＩ領域内に形成された論理回路とを有する複合集積回路を製作するステップを示す図である。
【符号の説明】
【００３０】
　　１０　シリコン基板
　　１２　窒化物層
　　１４　ＢＳＧ層
　　１６　埋設酸化物
　　１７　アレイ領域
　　１８　サポート領域
　　２０　酸化物層
　　２２　窒化物バリア
　　２４　ＢＳＧ２層
　　２６　酸化物バリア
　　２８　窒化物層
　　３０　絶縁層
　　３４　埋設ストラップ外方拡散
　　３６　カラー酸化物
　　３８　分離トレンチ
　　４０　分離トレンチ
　　４２　ＡＡエッジ
　　４４　ＡＡエッジ
　　４５　垂直ゲート・エッジ
　　４６　シリコン基板
　　４８　シリコン
　　５０　開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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