(57)【要約】【課題】ＣＭＰ工程において、被研磨材のウエハ面内均一加工性を劣化させることなく、被研磨材の表面に生ずるマイクロスクラッチを低減することのできる技術を提供する。【解決手段】互いに大きさが異なる円形状またはリング形状の複数枚の研磨パッド２ａ，２ｂ，２ｃを、所定の間隔を開けてプラテン１の回転軸に対して同心円状に配置し、円形状の研磨パッド２ａの直径およびリング形状の研磨パッド２ｂ，２ｃの幅を半導体ウエハ３の直径より小さくし、またその表面にパーフォレーション加工を施す。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
互いに大きさが異なる円形状またはリング形状の複数枚の研磨パッドが、所定の間隔を開けてプラテンの回転軸に対して同心円状に配置されており、前記研磨パッドにウエハ上の被研磨材を押し付けて、前記被研磨材を研磨することを特徴とする半導体装置の製造方法。
【請求項２】
互いに大きさが異なる円形状またはリング形状の複数枚の研磨パッドが、所定の間隔を開けてプラテンの回転軸に対して同心円状に配置されており、前記研磨パッドにウエハ上の被研磨材を押し付けて、前記被研磨材を研磨する半導体装置の製造方法であって、
前記研磨パッドの表面にパーフォレーション加工が施されていることを特徴とする半導体装置の製造方法。
【請求項３】
互いに大きさが異なる円形状またはリング形状の複数枚の研磨パッドが、所定の間隔を開けてプラテンの回転軸に対して同心円状に配置されており、前記研磨パッドにウエハ上の被研磨材を押し付けて、前記被研磨材を研磨する半導体装置の製造方法であって、
隣接する２つの前記研磨パッドの間に終点検出装置の検出光を通して、研磨中の前記被研磨材の厚さを測定することを特徴とする半導体装置の製造方法。
【請求項４】
互いに大きさが異なる円形状またはリング形状の複数枚の研磨パッドが、所定の間隔を開けてプラテンの回転軸に対して同心円状に配置されており、前記研磨パッドにウエハ上の被研磨材を押し付けて、前記被研磨材を研磨する半導体装置の製造方法であって、
円形状の前記研磨パッドの直径またはリング形状の前記研磨パッドの幅は、前記ウエハの直径より小さいことを特徴とする半導体装置の製造方法。
【請求項５】
互いに大きさが異なる円形状またはリング形状の複数枚の研磨パッドが、１ｃｍより小さい間隔を開けてプラテンの回転軸に対して同心円状に配置されており、前記研磨パッドにウエハ上の被研磨材を押し付けて、前記被研磨材を研磨することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、ウエハ上に堆積された絶縁膜または金属膜などの表面の凹凸を平坦に加工する化学的機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を用いた半導体装置の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
たとえば工業調査会発行「半導体平坦化ＣＭＰ技術」１９９８年７月１５日発行、土肥俊郎、河西敏雄、那珂日威雄著、Ｐ６５、図３．１にＣＭＰ装置のポリシング機構部の基本構成を示す模式図が記載されている。
【０００３】
すなわち、ＣＭＰ装置は、上側にウエハを保持しながら回転と加圧とを与えるポリシングヘッド部およびその駆動機構、それに対向する形式で下側に研磨パッドが貼り付けされるプラテン（定盤）およびその駆動機構があって、その他研磨パッドのドレッシング機構、ウエハまたはチャック面などの洗浄機構、スラリー（研磨液）供給機構などで構成される。
【０００４】
ところで、半導体装置の高集積化が進むにつれて、半導体素子は微細化され、素子構造は複雑となる。このため、現在ＣＭＰ工程において被研磨材（たとえば絶縁膜、あるいはアルミニウムまたは銅などの相対的に柔らかい金属膜）の表面に生ずるスクラッチ、ダメージなどの加工欠陥が、半導体装置の製造歩留まりを低下させる要因の１つとなっており、上記加工欠陥を低減するために様々な検討がなわれている。たとえば研磨パッドの材料またはその構造などの最適化が検討されている。
【０００５】
たとえば、特開平１１−１５６６９９号公報には、パッド全体に研磨液を均等に浸透させることができると共に、ウエハを外周に近い部分まで均等に研磨することができる二層構造の研磨パッドに関して述べられている。
【０００６】
また、特開平１１−３４７９１９号公報には、第１の部分と第２の部分とを有し、第１の部分は第１の硬度または弾性率である部分であり、第２の部分は前記第１の硬度または弾性率とは異なる第２の硬度または弾性率である部分である研磨パッドを用いて半導体素子を研磨する方法が記載されている。
【０００７】
また、特開２０００−１７６８２９号公報には、研磨装置は第１の研磨部と第２の研磨部を有し、第１の研磨部において、ダイヤモンド砥粒が分散して固定された硬質の研磨パッドにより粗削りの研磨がなされ、第２の研磨部において、２層構造の研磨パッドにより研磨の仕上げがなされる技術が開示されている。
【０００８】
また、特開２００１−１１０７６３号公報には、独立な方向に運動可能な複数の研磨加工具を、ウエハに対して同時に作用させ、生じる摩擦力をウエハ面内で相殺させながら加工する技術が開示されている。
【０００９】
【発明が解決しようとする課題】
本発明者は、その表面に同心円状の溝を設けるグルーヴ加工を施した研磨パッドを用いて、ウエハ上の被研磨材の表面を平坦化するＣＭＰ技術について検討した。研磨パッドの表面にグルーヴ加工を施すことによって、ウエハと研磨パッドとの貼り付きを防止することができ、さらに被研磨材の表面に生ずるマイクロスクラッチを低減することができる。研磨パッドの表面に設けられた溝と溝との間隔は、たとえば５ｍｍ程度とすることができる。
【００１０】
しかしながら、グルーヴ加工を施した上記研磨パッドの表面の機械的強度が相対的に弱く、研磨パッドが被研磨材の表面のうねりまたは反りに追従できなくなるため、ウエハ内の各チップの平坦度に関しては良く仕上がる反面、ウエハ全体における被研磨材の面内均一加工性を確保することが難しいという問題が生じた。
【００１１】
また、マイクロスクラッチをより低減させるために、上記研磨パッドにドットパターン状の微細孔を開けるパーフォレーション加工を施すと、さらに研磨パッドの表面の機械的強度が弱くなり、ウエハ全体における被研磨材の面内均一加工性が劣化してしまう。
【００１２】
本発明の目的は、ＣＭＰ工程において、被研磨材のウエハ面内均一加工性を劣化させることなく、被研磨材の表面に生ずるマイクロスクラッチを低減することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、互いに大きさが異なる円形状またはリング形状の複数枚の研磨パッドを、所定の間隔を開けてプラテンの回転軸に対して同心円状に配置し、さらに研磨パッドの表面にパーフォレーション加工を施し、この研磨パッドにウエハ上の被研磨材を押し付けて、前記被研磨材を研磨するものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
図１は、本発明の一実施の形態である研磨パッドを示す模式図である。
【００１８】
プラテン１上には、互いに大きさが異なる円形状またはリング形状に加工した複数枚の研磨パッド２が、プラテン１の回転軸に対して同心円状に所定の間隔をおいて配置されている。本実施の形態では３枚の研磨パッド２ａ，２ｂ，２ｃを例示しており、中心に位置する研磨パッド２ａは円形状、その周囲に位置する研磨パッド２ｂ，２ｃはリング形状としている。円形状の研磨パッド２ａの直径ｄ１およびリング形状の研磨パッド２ｂ，２ｃの幅ｄ２，ｄ３は、加工する半導体ウエハ３の直径より小さく設定され、また研磨パッド２ａと研磨パッド２ｂとの間隔、および研磨パッド２ｂと研磨パッド２ｃとの間隔は、１ｃｍより小さく設定される。これにより、研磨パッド２にグルーヴ加工を施さなくても半導体ウエハ３と研磨パッド２との貼り付きを防止することができる。なお、中心に位置する研磨パッド２ａを円形状としたが、リング形状としてもよい。
【００１９】
さらに、半導体ウエハ３上の被研磨材の表面に生ずるマイクロスクラッチを低減するため、研磨パッド２の表面にはドットパターン状の微細孔を開けるパーフォレーション加工が施されている。しかし、研磨パッド２の表面にはグルーヴ加工は施されておらず、これにより研磨パッド２の表面の機械的強度の低下を抑えることができる。
【００２０】
図２は、本発明の一実施の形態である研磨パッドのドレッシング（コンディショニング）方法を説明するための模式図である。
【００２１】
ドレッシングは、たとえば研磨パッド２の表面の微細孔に加工屑または反応生成物などの目詰まりが生じた時に、研磨パッド２の表面を削り取って研磨パッド２の機能を再生する動作である。このドレッシングには、たとえば金属円板または網状円板の表面にダイヤモンドを電着した固定砥粒の砥石、いわゆるドレッサ（コンディショナ）４が用いられる。
【００２２】
それぞれの研磨パッド２ａ，２ｂ，２ｃの損耗具合に応じたコンディショニング条件が設定されて、それぞれの研磨パッド２ａ，２ｂ，２ｃに対してドレッシングが行われる。使用されるドレッサ４の数は１つでもよく、あるいは図示するように、各研磨パッド２ａ，２ｂ，２ｃにそれぞれ１つのドレッサ４ａ，４ｂ，４ｃを設置してもよい。
【００２３】
図３は、本発明の一実施の形態であるＣＭＰ加工の終点検出方法を説明するための断面模式図である。
【００２４】
本実施の形態では、光学的方法の１つである分光反射率測定法を用いた終点検出装置によってＣＭＰ加工の終点検出を行う。分光反射率測定法は、異なる材質のそれぞれの表面、たとえば被研磨材の表面と半導体ウエハの表面とで反射された光の干渉現象を利用して、分光反射率に生ずる反射率の山または谷の位置や間隔などから被研磨材の厚さを知ることができる。
【００２５】
終点検出装置は、その検出光５が研磨パッド２ｂと研磨パッド２ｃとの間（または研磨パッド２ａと研磨パッド２ｂとの間）を通るように設置されており、ＣＭＰ加工中に被研磨材に直接検出光５をあてて計測することができる。これにより、被研磨材の厚さの制御性を向上することができる。
【００２６】
次に、本発明の一実施の形態である研磨パッドを備えるＣＭＰ装置を用いたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスの製造方法の一例を図４〜図９を用いて工程順に説明する。
【００２７】
まず、図４（ａ）に示すように、たとえばｐ型のシリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１１を用意する。次に、この半導体基板１１の表面にシリコン酸化膜１２およびシリコン窒化膜（図示せず）を順次形成した後、レジストパターンをマスクとしてシリコン窒化膜、シリコン酸化膜１２および半導体基板１１を順次エッチングすることにより、素子分離領域の半導体基板１１に素子分離溝１３ａを形成する。
【００２８】
次に、熱リン酸を用いたウェットエッチングで上記シリコン窒化膜を除去した後、半導体基板１１上にシリコン酸化膜１３ｂを堆積する。シリコン酸化膜１３ｂは、たとえばＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ　：　Ｓｉ（ＯＣ２Ｈ５）４）とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で堆積されたＴＥＯＳ酸化膜で構成される。
【００２９】
次に、同図（ｂ）に示すように、本発明である研磨パッドを備えたＣＭＰ装置を用いて、シリコン酸化膜１３ｂを研磨し、素子分離溝１３ａの内部にシリコン酸化膜１３ｂを残すことにより素子分離部１３を形成する。
【００３０】
続いて、レジストパターンをマスクとして半導体基板１１に不純物をイオン注入し、ｐウェル１４およびｎウェル１５を形成する。ｐウェル１４にはｐ型不純物、たとえばボロンをイオン注入し、ｎウェル１５にはｎ型不純物、たとえばリンをイオン注入する。この後、各ウェルにＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）のしきい値を制御するための不純物をイオン注入してもよい。
【００３１】
次に、図５（ａ）に示すように、ゲート絶縁膜となるシリコン酸化膜、ゲート電極となるシリコン多結晶膜およびキャップ絶縁膜となるシリコン酸化膜を順次堆積して積層膜を形成した後、レジストパターンをマスクとして上記積層膜をエッチングして、ゲート絶縁膜１６、ゲート電極１７およびキャップ絶縁膜１８を形成する。次いで半導体基板１１上にＣＶＤ法でシリコン酸化膜を堆積した後、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極１７の側壁にサイドウォールスペーサ１９を形成する。
【００３２】
その後、レジストパターンをマスクとしてｐウェル１４にｎ型不純物、たとえばヒ素をイオン注入し、ゲート電極１７の両側のｐウェル１４にｎ型半導体領域２０を形成する。ｎ型半導体領域２０は、ゲート電極１７およびサイドウォールスペーサ１９に対して自己整合的に形成され、ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレインとして機能する。
【００３３】
同様に、レジストパターンをマスクとしてｎウェル１５にｐ型不純物、たとえばフッ化ボロンをイオン注入し、ゲート電極１７の両側のｎウェル１５にｐ型半導体領域２１を形成する。ｐ型半導体領域２１は、ゲート電極１７およびサイドウォールスペーサ１９に対して自己整合的に形成され、ｐチャネルＭＩＳＦＥＴＱｐのソース・ドレインとして機能する。
【００３４】
次に、半導体基板１１上にシリコン酸化膜２２を堆積した後、同図（ｂ）に示すように、そのシリコン酸化膜２２を、たとえばＣＭＰ法で研磨することにより表面を平坦化する。このＣＭＰ工程に、本発明である研磨パッドを備えたＣＭＰ装置を用いることができる。
【００３５】
次に、図６（ａ）に示すように、レジストパターンをマスクとしたエッチングによってシリコン酸化膜２２に接続孔２３を形成する。この接続孔２３は、ｎ型半導体領域２０またはｐ型半導体領域２１上などの必要部分に形成する。続いて接続孔２３の内部を含む半導体基板１１の全面に窒化チタン膜２４ａを、たとえばＣＶＤ法で形成し、さらに接続孔２３を埋め込むタングステン膜２４ｂを、たとえばＣＶＤ法で形成する。
【００３６】
その後、同図（ｂ）に示すように、接続孔２３以外の領域の窒化チタン膜２４ａおよびタングステン膜２４ｂを、たとえばＣＭＰ法で除去して接続孔２３の内部にプラグ２４を形成する。このＣＭＰ工程に、本発明である研磨パッドを備えたＣＭＰ装置を用いることができる。
【００３７】
次に、図７（ａ）に示すように、半導体基板１１上に、たとえばタングステン膜を形成した後、レジストパターンをマスクとしたエッチングによってタングステン膜を加工し、第１配線層の配線２５を形成する。タングステン膜は、たとえばＣＶＤ法またはスパッタ法により形成できる。次いで配線２５を覆う絶縁膜、たとえばシリコン酸化膜２６ａを堆積する。
【００３８】
その後、同図（ｂ）に示すように、シリコン酸化膜２６ａを、たとえばＣＭＰ法で研磨することにより、表面が平坦化された層間絶縁膜２６を形成する。このＣＭＰ工程に、本発明である研磨パッドを備えたＣＭＰ装置を用いることができる。
【００３９】
次に、図８（ａ）に示すように、レジストパターンをマスクとしたエッチングによって層間絶縁膜２６の所定の部分に接続孔２７を形成する。
【００４０】
次に、接続孔２７の内部を含む半導体基板１１の全面にバリアメタル層２８ａを形成し、さらに接続孔２７を埋め込む銅膜２８ｂを形成する。バリアメタル層２８ａは、たとえば窒化チタン膜、タンタル膜、タンタル窒化膜などであり、たとえばＣＶＤ法またはスパッタ法により形成できる。銅膜２８ｂは主導体層として機能し、たとえばメッキにより形成できる。メッキ法による銅膜の形成前に、たとえばＣＶＤまたはスパッタ法によりシード層として薄い銅膜を形成できる。
【００４１】
その後、同図（ｂ）に示すように、接続孔２７以外の領域の銅膜２８ｂおよびバリアメタル層２８ａを、たとえばＣＭＰ法により除去して接続孔２７の内部にプラグ２８を形成する。このＣＭＰ工程に、本発明である研磨パッドを備えたＣＭＰ装置を用いることができる。
【００４２】
次に、図９（ａ）に示すように、半導体基板１１上にストッパ絶縁膜２９を形成し、さらに配線形成用の絶縁膜３０を形成する。ストッパ絶縁膜２９は、たとえばシリコン窒化膜、絶縁膜３０は、たとえばシリコン酸化膜とすることができる。次いでレジストパターンをマスクとしたエッチングによってストッパ絶縁膜２９および絶縁膜３０の所定の領域に配線溝３１を形成する。次いで配線溝３１の内部を含む半導体基板１１の全面にバリアメタル層３２ａを形成し、さらに配線溝３１を埋め込む銅膜３２ｂを形成する。
【００４３】
その後、同図（ｂ）に示すように、配線溝３１以外の領域の銅膜３２ｂおよびバリアメタル層３２ａを、たとえばＣＭＰ法により除去して配線溝３１の内部に銅膜を主導体層とする第２配線層の配線３２を形成する。このＣＭＰ工程に、本発明である研磨パッドを備えたＣＭＰ装置を用いることができる。
【００４４】
この後、さらに上層の配線を形成した後、パッシベーション膜で半導体基板１１の全面を覆うことにより、ＣＭＯＳデバイスが略完成する。
【００４５】
なお、本実施の形態では、ＣＭＰ工程の終点検出を、光学的方法の１つである分光反射率測定を用いて行ったが、たとえば光ピックアップを用いる測定または単一波長を用いた反射率の測定によってＣＭＰ加工の終点検出を行ってもよい。
【００４６】
また、本発明をＣＭＯＳデバイスの製造過程であるＣＭＰ工程に適用した場合について説明したが、被研磨材の材質に限定されることなく、いかなる半導体装置の製造過程のＣＭＰ工程にも適用可能である。
【００４７】
このように、本実施の形態によれば、互いに大きさが異なる円形状またはリング形状に加工した複数枚の研磨パッド２ａ，２ｂ，２ｃを、所定の間隔をおいてプラテン１の回転軸に対して同心円状に配置することにより、半導体ウエハ３と研磨パッド２との貼り付きを防止することができるので、グルーヴ加工が不要となる。従って、グルーヴ加工を施していない研磨パッド２の表面に、被研磨材の表面のマイクロスクラッチを低減するためのパーフォレーション加工を施しても、研磨パッド２の表面の機械的強度の低下は抑えられて、半導体ウエハ３全体における被研磨材の面内均一加工性を確保することができる。
【００４８】
また、隣接する研磨パッドの間（研磨パッド２ｂと研磨パッド２ｃとの間または研磨パッド２ａと研磨パッド２ｂとの間）に検出光５を通す終点検出装置を設置することができるので、ＣＭＰ加工中に被研磨材の厚さを測定することができて、被研磨材の厚さの制御性が向上する。
【００４９】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５０】
たとえば、前記実施の形態では、本発明を半導体装置の製造工程に適用した場合について説明したが、結晶研磨装置にも適用することが可能であり、同様の効果が得られる。
【００５１】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５２】
研磨パッドの表面の機械的強度の低下が抑えられて、ウエハ全体での被研磨材の面内均一加工性が確保できると共に、被研磨材の表面のマイクロスクラッチを低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である研磨パッドを示す模式図である。
【図２】本発明の一実施の形態である研磨パッドのドレッシング（コンディショニング）方法を説明するための模式図である。
【図３】本発明の一実施の形態であるＣＭＰ加工の終点検出方法を説明するための断面模式図である。
【図４】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１　プラテン
２　研磨パッド
２ａ　研磨パッド
２ｂ　研磨パッド
２ｃ　研磨パッド
３　半導体ウエハ
４　ドレッサ
４ａ　ドレッサ
４ｂ　ドレッサ
４ｃ　ドレッサ
５　検出光
１１　半導体基板
１２　シリコン酸化膜
１３　素子分離部
１３ａ　素子分離溝
１３ｂ　シリコン酸化膜
１４　ｐウェル
１５　ｎウェル
１６　ゲート絶縁膜
１７　ゲート電極
１８　キャップ絶縁膜
１９　サイドウォールスペーサ
２０　ｎ型半導体領域
２１　ｐ型半導体領域
２２　シリコン酸化膜
２３　接続孔
２４　プラグ
２４ａ　窒化チタン膜
２４ｂ　タングステン膜
２５　配線
２６　層間絶縁膜
２６ａ　シリコン酸化膜
２７　接続孔
２８　プラグ
２８ａ　バリアメタル層
２８ｂ　銅膜
２９　ストッパ絶縁膜
３０　絶縁膜
３１　配線溝
３２　配線
３２ａ　バリアメタル層
３２ｂ　銅膜
Ｑｎ　ｎチャネルＭＩＳＦＥＴ
Ｑｐ　ｐチャネルＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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