(57)【要約】【課題】半導体装置及びその製造方法を提供する。【解決手段】半導体基板１００の活性領域にトレンチが形成される。トレンチの内壁にドーピング層が形成される。トレンチは第１半導体層に埋められる。第１半導体層及び基板上にゲート絶縁膜が形成される。トレンチを隔ててゲート絶縁膜上に二つのゲート電極が形成される。各ゲート電極両側の基板内に第１及び第２不純物領域が形成される。ドーピング層をトレンチ領域にのみ局部的に形成することにより、ソース／ドレーン領域と高濃度のドーピング層とを互いに分離してｐｎ接合の電界を弱化させる。従って、リフレッシュ特性を改善し、ソース／ドレーン間のパンチスルー発生を防止することができる。【選択図】　　図３
2004040097.tif 000002
【特許請求の範囲】
【請求項１】
トレンチが形成された半導体基板と、
前記トレンチの内壁上に形成されたドーピング層と、
前記トレンチを埋める第１半導体層と、
前記第１半導体層及び基板上に形成されたゲート絶縁膜と、
前記トレンチを隔てて前記ゲート絶縁膜上に形成された二つのゲート電極と、
各ゲート電極両側の基板内に形成された第１及び第２不純物領域と、を備えることを特徴とする半導体装置。
【請求項２】
前記トレンチは前記活性領域の幅よりも広い幅で形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドーピング層はドーピングされたシリコンエピタキシアル層で形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ドーピング層はイオン注入により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ドーピング層はデルタドーピングにより形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１半導体層は前記基板の表面と平坦化されて形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第１半導体層はドーピングされないシリコンエピタキシアル層で形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記ゲート絶縁膜と前記第１半導体層との間、及び前記ゲート絶縁膜と前記基板との間に形成された第２半導体層をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第２半導体層はドーピングされないシリコンエピタキシアル層で形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記第２半導体層は前記ドーピング層の不純物が前記ゲート絶縁膜に浸透することを防止するに十分な厚さで形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項１１】
各々のゲート電極は前記トレンチと所定部分オーバーラップするように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項１２】
トレンチが形成された半導体基板と、
前記トレンチを埋めるドーピング層と、
前記ドーピング層及び基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の各側の基板内に各々形成されたソース／ドレーン領域と、を備えることを特徴とする半導体装置。
【請求項１３】
前記トレンチは前記ソース領域とドレーン領域との間のチャンネル領域内に形成されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記ドーピング層は前記基板の表面と平坦化されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１５】
前記ドーピング層はドーピングされたシリコンエピタキシアル層で形成されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１６】
二つのトレンチが形成された半導体基板と、
各々のトレンチを埋めるドーピング層と、
前記ドーピング層及び基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された各々のトレンチに対応する二つのゲート電極と、
各ゲート電極の第１側上の基板内に形成された第１不純物領域と、
各ゲート電極の第２側上の基板内に形成された第２不純物領域と、を備えることを特徴とする半導体装置。
【請求項１７】
前記ドーピング層はドーピングされたシリコンエピタキシアル層で形成されていることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
半導体基板にトレンチを形成する段階と、
前記トレンチの内壁上にドーピング層を形成する段階と、
前記トレンチに第１半導体層を埋める段階と、
前記第１半導体層及び基板上にゲート絶縁膜を形成する段階と、
前記トレンチを隔てて前記ゲート絶縁膜上に二つのゲート電極を形成する段階と、
各ゲート電極の各側の基板内に第１及び第２不純物領域を形成する段階と、を備えることを特徴とする半導体装置の製造方法。
【請求項１９】
前記トレンチは前記活性領域の幅よりも広い幅で形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記ドーピング層はドーピングされたシリコンエピタキシアル層で形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２１】
前記ドーピング層はイオン注入により形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２２】
前記ドーピング層はデルタドーピングにより形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２３】
前記トレンチに第１半導体層を埋める段階後、前記第１半導体層を前記基板の表面と平坦化する段階をさらに備えることを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２４】
前記第１半導体層はドーピングされないシリコンエピタキシアル層で形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２５】
前記ゲート絶縁膜を形成する段階前に、前記第１半導体層及び第２半導体層を形成する段階をさらに備えることを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２６】
前記第２半導体層はドーピングされないシリコンエピタキシアル層で形成することを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記第２半導体層は前記ドーピング層の不純物が前記ゲート絶縁膜に浸透することを防止する厚さを有することを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項２８】
前記ゲート絶縁膜を形成する段階前に、前記基板上に前記活性領域を取り囲む素子分離領域を形成する段階をさらに備えることを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２９】
前記トレンチを形成する段階前に、前記基板上に前記活性領域を取り囲む素子分離領域を形成する段階をさらに備えることを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項３０】
前記ゲート電極は前記トレンチと所定部分オーバーラップするように形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項３１】
半導体基板にトレンチを形成する段階と、
前記トレンチにドーピング層を埋める段階と、
前記ドーピング層及び基板上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にゲート電極を形成する段階と、
前記ゲート電極両側の基板内にソース／ドレーン領域を形成する段階と、を備えることを特徴とする半導体装置の製造方法。
【請求項３２】
前記トレンチは前記ソース領域とドレーン領域との間のチャンネル領域内に形成することを特徴とする請求項３１に記載の半導体装置の製造方法。
【請求項３３】
前記トレンチを形成する段階は、
半導体基板上にマスク層パターンを形成する段階と、
前記マスク層パターンの側壁上にスペーサを形成する段階と、
前記マスク層パターン及びスペーサをエッチングマスクに利用して前記基板をエッチングする段階と、を含むことを特徴とする請求項３１に記載の半導体装置の製造方法。
【請求項３４】
前記トレンチを埋める段階後、前記マスク層パターン及びスペーサを除去する段階をさらに備えることを特徴とする請求項３３に記載の半導体装置の製造方法。
【請求項３５】
前記トレンチを埋める段階後、前記ドーピング層を前記基板の表面と平坦化させる段階をさらに備えることを特徴とする請求項３１に記載の半導体装置の製造方法。
【請求項３６】
前記ドーピング層はドーピングされたシリコンエピタキシアル層で形成することを特徴とする請求項３１に記載の半導体装置の製造方法。
【請求項３７】
半導体基板に二つのトレンチを形成する段階と、
各々のトレンチにドーピング層を埋める段階と、
前記ドーピング層及び基板上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に各々のトレンチに対応する二つのゲート電極を形成する段階と、
各ゲート電極両側の基板内に各々第１及び第２不純物領域を形成する段階と、を備えることを特徴とする記載の半導体装置の製造方法。
【請求項３８】
前記ドーピング層はドーピングされたシリコンエピタキシアル層で形成することを特徴とする請求項３７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものであり、より詳細には、トレンチのソース／ドレーン領域間にパンチスルー（ｐｕｎｃｈｔｈｒｏｕｇｈ）発生を防止し、メモリセルのリフレッシュ（ｒｅｆｒｅｓｈ）特性を改善することができる半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
図１は一般のＭＯＳトランジスターの断面図である。
【０００３】
図１に示すように、ＭＯＳトランジスターの半導体基板１上にゲート酸化膜２を挿入して積層されたゲート電極３と、ゲート電極３を隔てて互いに離隔されて半導体基板１の表面に形成されたソース領域４及びドレーン領域５とにより構成される。
【０００４】
ソース領域４はキャリア（電子または正孔）を供給し、ドレーン領域５はソース領域４から供給されたキャリアを外に引き出す。ゲート電極３はソース領域４とドレーン領域５とを電気的に連結させるチャンネルを形成する役割をする。
【０００５】
半導体装置の高集積化によるＭＯＳトランジスターの比例縮小（ｓｃａｌｉｎｇ　ｄｏｗｎ）において、動作電圧の比例縮小に比べてゲート電極の長さ縮小が急激に進行している。このようなゲート長さの比例縮小によりＭＯＳトランジスターのチャンネル領域での電界や電位に及ぼすソース／ドレーンの影響が顕著になる。このような現象をショート・チャンネル効果（ｓｈｏｒｔ　ｃｈａｎｎｅｌ　ｅｆｆｅｃｔ）と称し、その代表的なものがスレッショルド（ｔｈｒｅｓｈｏｌｄ　ｖｏｌｔａｇｅ；Ｖｔ）の低下である。これはゲート長さが短くなるにつれてチャンネル領域がゲート電圧だけでなく、ソース／ドレーン領域の空乏層電荷、電界及び電位分布の影響を大きく受けるためである。
【０００６】
このようなスレッショルド電圧の低下以外にソース／ドレーン間のパンチスルー現象もショート・チャンネル効果に随われる大きい問題である。
【０００７】
図１のＭＯＳトランジスターにおいて、ドレーン電圧が増加するほど、ドレーン空乏層７に比例して増加することにより、ドレーン空乏層７がソース領域４に近接になる。従って、ゲート電極３の長さが短くなると、ドレーン空乏層７とソース空乏層６とが完全に連結される。この状態ではドレーン電界がソース４側にまで影響を及ぼして、ソース４付近の拡散電位を低下させるため、チャンネルが形成されていなくてもソース領域４及びドレーン領域５に電流が流れる。これがパンチスルーと称される現象であり、パンチスルーが始まると飽和領域でもドレーン電流が飽和されずに、急激に増加することになる。
【０００８】
一般に、ＭＯＳトランジスターでは所望のスレッショルド電圧（Ｖｔ）を確保するために、Ｖｔ調節用イオン注入を実施している。例えば、ＮＭＯＳトランジスターの場合、Ｐ形不純物を利用いてＶｔ調節用イオン注入を実施する。
【０００９】
ショート・チャンネルＭＯＳトランジスターでは、ドレーン電圧が比較的低い時、基板内部ではドレーンの空乏層は直接ソース側まで拡大されないが、基板表面はゲート電圧によりある程度空乏化されているので、ドレーン電圧によりソース付近の電位障壁の高さを変化させることができる。これを表面パンチスルーと称し、Ｖｔ調節用イオン注入は基板とゲート酸化膜との間の界面濃度を増加させるために、スレッショルド電圧を調節する効果だけでなく、表面パンチスルーを抑制する効果も得ることができる。
【００１０】
従って、ゲート長さの比例縮小が進行するにつれ、パンチスルーを抑制するためにＶｔ調節用イオン注入を高濃度に実施することになるが、一般にＶｔ調節用イオン注入は基板の全面に適用されるために、ソース／ドレーン領域が高濃度のＶｔ調節領域と接することになる。従って、ＮＭＯＳトランジスターの場合、ｎ形ソース／ドレーン領域がｐ＋領域（Ｖｔ調節領域）と接し、ｐｎ接合に高い電界がかかることにより、接合漏洩電流（ｊｕｎｃｔｉｏｎ　ｌｅａｋａｇｅ　ｃｕｒｒｅｎｔ）が増加することになる。
【００１１】
トランジスター及びキャパシタに単位メモリセルを構成するダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ；ＤＲＡＭ）装置において、キャパシタの情報電荷は漏洩電流により時間が過ぎるにつれ減少するので、一定時間が経過した後、情報電荷を再充填しなければならないため、リフレッシュと称される情報再生動作を必要とする。一般に、セルトランジスターはＮＭＯＳトランジスターであるために、上述したようにＶｔ調節用イオン注入を高濃度に実施すると、ｎ形ソース／ドレーン領域とｐ＋領域（Ｖｔ調節領域）とが接するｐｎ接合での高い電界により接合漏洩電流が増加してリフレッシュ特性を劣化させることになる。
【００１２】
一方、Ｖｔ調節用イオン注入を実施した後、別途のイオン注入工程を通じてソース／ドレーン領域とチャンネル領域との境界に高濃度のパンチスルー防止領域（ａｎｔｉ−ｐｕｎｃｈｔｈｒｏｕｇｈ　ｒｅｇｉｏｎ）を形成する方法が特許文献１に開示されている。特許文献２、特許文献３及び特許文献４などにはゲート電極の下部にのみ局部的にパンチスルー防止領域を形成する方法が開示されている。しかし、この方法によると、イオン注入の特性上横形（ｌａｔｅｒａｌ）投射範囲（ｐｒｏｊｅｃｔｉｏｎ　ｒａｎｇｅ；Ｒｐ）のプロファイルによりパンチスルー防止領域がソース／ドレーン領域側に拡張されて形成される。従って、ｎ形ソース／ドレーン領域とチャンネル領域とが接する部位に高い電界がかかるので、接合漏洩電流増加及びリフレッシュ劣化などの問題が発生することになる。
【００１３】
また、特許文献５には、チャンネル領域のすぐに下にパンチスルー防止用隔壁を形成する方法が開示されている。隔壁は絶縁体で形成され、絶縁体の内部に導電体を埋めて形成する。しかし、絶縁体からなった隔壁を使用する場合、ドレーン空乏層が隔壁まで到達する時、空乏層の電気逆線がソース層に拡散されてパンチスルーが発生する可能性がある。このような問題を防止するために絶縁体の内部に導電体を埋めて隔壁を形成する方法があるが、工程が複雑になるという短所がある。
【００１４】
【特許文献１】
米国特許第５，９６３，８１１号明細書
【特許文献２】
米国特許第５，４８４，７４３号明細書
【特許文献３】
米国特許第５，４８９，５４３号明細書
【特許文献４】
米国特許第６，２８５，０６１号明細書
【特許文献５】
特開平９−４５９０４号公報
【００１５】
【発明が解決しようとする課題】
本発明の目的は、トランジスターのソース／ドレーン領域間にパンチスルー発生を防止することができる半導体装置を提供することにある。
【００１６】
本発明の他の目的は、メモリセルのリフレッシュ特性を改善することができる半導体装置を提供することにある。
【００１７】
また、本発明の目的は、トランジスターのソース／ドレーン領域間にパンチスルー発生を防止することができる半導体装置の製造方法を提供することにある。
【００１８】
また、本発明の他の目的は、メモリセルのリフレッシュ特性を改善することができる半導体装置の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
上述した目的を達成するために本発明による半導体装置は、トレンチが形成された半導体基板と、前記トレンチの内壁上に形成されたドーピング層と、前記トレンチを埋める第１半導体層と、前記第１半導体層及び基板上に形成されたゲート絶縁膜と、前記トレンチを隔てて前記ゲート絶縁膜上に形成された二つのゲート電極と、各ゲート電極両側の基板内に形成された第１及び第２不純物領域と、を備える。
【００２０】
本発明の望ましい実施形態によると、ドーピング層はドーピングされたシリコンエピタキシアル層で形成する。また、デルタドーピングまたはイオン注入工程を利用してドーピング層を形成することもできる。
【００２１】
上述した他の目的を達成するために本発明による半導体装置は、トレンチが形成された半導体基板と、前記トレンチを埋めるドーピング層と、前記ドーピング層及び基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の各側の基板内に各々形成されたソース／ドレーン領域と、を備える。
【００２２】
本発明の望ましい実施形態によると、トレンチはソース／ドレーン領域間のチャンネル領域内に位置し、ドーピング層はドーピングされたシリコンエピタキシアル層で形成する。
【００２３】
上述した目的を達成するための本発明による半導体装置は、二つのトレンチが形成された半導体基板と、各々のトレンチを埋めるドーピング層と、前記ドーピング層及び基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された各々のトレンチに対応する二つのゲート電極と、各ゲート電極の第１側上の基板内に形成された第１不純物領域と、各ゲート電極の第２側上の基板内に形成された第２不純物領域と、を備える。
【００２４】
上述した目的を達成するために本発明による半導体装置の製造方法は、半導体基板にトレンチを形成する段階と、前記トレンチの内側上にドーピング層を形成する段階と、前記トレンチに第１半導体層を埋める段階と、前記第１半導体層及び基板上にゲート絶縁膜を形成する段階と、前記トレンチを隔てて前記ゲート絶縁膜上に二つのゲート電極を形成する段階と、各ゲート電極の各側の基板内に第１及び第２不純物領域を形成する段階と、を備える。
【００２５】
上述した他の目的を達成するために本発明による半導体装置の製造方法は、半導体基板にトレンチを形成する段階と、前記トレンチにドーピング層を埋める段階と、前記ドーピング層及び基板上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上にゲート電極を形成する段階と、前記ゲート電極両側の基板内にソース／ドレーン領域を形成する段階と、を備える。
【００２６】
また、上述した目的を達成するための本発明による半導体装置の製造方法は、半導体基板に二つのトレンチを形成する段階と、各々のトレンチにドーピング層を埋める段階と、前記ドーピング層及び基板上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上に各々のトレンチに対応する二つのゲート電極を形成する段階と、各ゲート電極両側の基板内に各々第１及び第２不純物領域を形成する段階と、を備える。
【００２７】
本発明によると、二つのゲート電極間の活性領域に形成されたトレンチの内壁に局部的に高濃度のドーピング層を形成し、またはチャンネル領域のすぐに下に高濃度のドーピング層により埋められたトレンチを形成する。ドーピング層は望ましくは、エピタキシアル成長法を利用して横形に拡張せずに、ゲート電極の下部にのみ局部的に形成する。
【００２８】
高濃度のドーピング層はチャンネル領域のドーピング濃度を最適化してスレッショルド電圧を調節するだけでなく、チャンネル領域内で空乏層の拡張を減少させてパンチスルー電圧を増加させる。また、高濃度のドーピング層はトレンチ領域にのみ局部的に形成されるために、ソース／ドレーン領域と高濃度のドーピング層とが完全に分離されてｐｎ接合の電界が弱化される。従って、ソース／ドレーン領域の接合キャパシタンスを減少させ、接合漏洩電流の減少によりリフレッシュ特性を改善することができる。本発明はＮＭＯＳトランジスター及びＰＭＯＳトランジスターに全て適用することができる。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の望ましい一実施例を詳細に説明する。
【００３０】
〈実施形態１〉
図２は本発明の第１実施形態による半導体装置のメモリセルの平面図であり、図３は図２のＡＡ′線によるメモリセルの断面図である。
【００３１】
図２及び図３に示すように、素子分離領域１０１と活性領域１０２とに区分された半導体基板１００の活性領域１０２内にトレンチ１１０が形成されている。望ましくは、トレンチ１１０は活性領域１０２の幅よりも広い幅（ｗ）で形成される。素子分離領域１０１は図３に示した実施形態ではシャロートレンチ素子分離構造で形成されるが、ＬＯＣＯＳ系列の構造で形成されても、本発明の効果に影響を及ぼさない。
【００３２】
トレンチ１１０の内壁に沿って、スレッショルド電圧調節及びパンチスルー防止用ドーピング層１１２が局部的に形成されている。望ましくは、パンチスルー防止用ドーピング層１１２はドーピングされたシリコンエピタキシアル層で形成されたり、イオン注入またはデルタドーピングにより形成されたりする。
【００３３】
トレンチ１１０の内部には第１半導体層１１４が形成されている。望ましくは、第１半導体層１１４はドーピングされないシリコンエピタキシアル層により構成され、半導体基板１００の表面と平坦化されて形成される。
【００３４】
第１半導体層１１４及び半導体基板１００上にはゲート絶縁膜１１８が形成されている。望ましくは、ゲート絶縁膜１１８は第１半導体層１１４及び半導体基板１００上に第２半導体層１１６を挿入して形成される。第２半導体層１１６は表面反転層（即ち、チャンネル領域）が形成される層として、電流がよく流れるようにする役割をする。望ましくは、第２半導体層１１６はドーピングされないシリコンエピタキシアル層からなり、ドーピング層１１２の不純物がゲート絶縁膜１１８に浸透することを防止するに十分な厚さで形成される。
【００３５】
ゲート絶縁膜１１８上にはトレンチ１１０を隔てて二つのゲート電極１２５が形成されている。望ましくは、各々のゲート電極１２５は不純物がドーピングされたポリシリコン層１２０と金属シリサイド層１２２とが積層されたポリサイド構造で形成される。望ましくは、各々のゲート電極１２５はトレンチ１１０と所定部分オーバーラップするように形成される。
【００３６】
各ゲート電極１２５の上には、例えば、シリコン窒化物からなるゲートキャッピング層１２６が形成されている。また、ゲート電極１２５の側壁には、例えば、シリコン窒化物からなるゲートスペーサ１３２が形成されている。
【００３７】
各々のゲート電極１２５両側の半導体基板１００内には第１不純物領域（例えば、ソース領域）１２８及び第２不純物領域（例えば、ドレーン領域）１３０が形成される。ここで、二つのゲート電極１２５間には一つのドレーン領域１３０が形成される。図３に示した実施形態によると、ソース／ドレーン領域１２８、１３０が第２半導体層１１６及び半導体基板１００の表面に形成されているが、ソース／ドレーン領域１２８、１３０が第２半導体層１１６の厚さより浅い深さで形成されても、本発明の効果は変わらない。
【００３８】
また、図示しないが、ソース領域１２８上にはキャパシタコンタクトホールを通じてソース領域１２８と電気的に接続されるキャパシタが形成される。ドレーン領域１３０上にはビットラインコンタクトホールを通じてドレーン領域１３０と電気的に接続されるビットラインが形成される。
【００３９】
本実施形態によると、トレンチ１１０の内壁に局部的に形成された高濃度のパンチスルー防止用ドーピング層１１２がトランジスターのソース／ドレーン領域１２８、１３０と完全に分離されるために、ｐｎ接合の電界が弱化されて、接合漏洩電流を減少しかつリフレッシュ特性を改善することができる。また、高濃度のドーピング層１１２におけるソース／ドレーン領域１２８、１３０間のパンチスルー発生を防止することができる。
【００４０】
図４乃至図９は図３に示した半導体装置のメモリセル製造方法を説明するための断面図である。
【００４１】
図４に示すように、半導体基板１００上に熱酸化工程を通じて約６０〜８０Åの厚さを有する酸化膜１０４を形成する。酸化膜１０４上にＳｉ３Ｎ４のような窒化膜１０６を低圧化学気相蒸着（ＬＰＣＶＤ）方法により約１５００〜２０００Åの厚さに蒸着する。窒化膜１０６上にフォトレジスト膜を塗布した後、フォトレジスト膜を露光及び現像してメモリセルの活性領域が形成される部位をオープンするフォトレジストパターン１０８を形成する。
【００４２】
図５に示すように、フォトレジストパターン１０８をエッチングマスクに利用して窒化膜１０６及び酸化膜１０４をエッチングする。
【００４３】
続いて、パターニングされた窒化膜１０６をエッチングマスクに利用して露出された半導体基板１００を所定深さに異方性エッチングしてメモリセルの活性領域内にトレンチ１１０を形成する。望ましくは、トレンチ１１０は活性領域の幅よりも広い幅で形成する。その後、アッシングおよびストリッピング工程によりフォトレジストパターン１０８を除去する。
【００４４】
図６に示すように、トレンチ１１０を通じて露出された半導体基板１００のシリコンをシード（ｓｅｅｄ）に利用して選択的エピタキシアル成長法によりドーピングされたシリコン層を成長させることにより、トレンチ１１０の内壁上に高濃度のドーピング層１１２を形成する。
【００４５】
または、図７に示すように、イオン注入工程又はデルタドーピング工程を通じてトレンチ１１０の露出された内壁を、例えば、ｐ形不純物１１１でドーピングすることにより、トレンチ１１０の内壁に局部的に高濃度のドーピング層１１２を形成することもできる。望ましくは、デルタドーピング工程はボロンを含有したガスをプラズマ状態で流すことで、トレンチ１１０の内壁を高濃度のｐ形にドーピングさせる。
【００４６】
このように、トレンチ１１０の内壁上に形成された高濃度のドーピング層１１２はセルトランジスターのスレッショルド電圧（Ｖｔ）を調節しながら、ソース／ドレーン間パンチスルーを防止する役割を有する。従来方法では、Ｖｔ調節用イオン注入段階とパンチスルー防止用イオン注入段階とを通じてＶｔ調節領域とパンチスルー防止領域とを別途に形成したが、本実施形態ではエピタキシアル成長法、イオン注入法またはデルタドーピング法うちのいずれか一つで形成する高濃度のドーピング層１１２によりＶｔ調節及びパンチスルー防止の二つ効果を同時に得ることができる。ここで、高濃度のドーピング層１１２をエピタキシアル成長法で形成する場合、膜厚さ及びドーピング濃度を最適化してスレッショルド電圧を調節する。
【００４７】
図８に示すように、上述したように、トレンチ１１０の内壁に高濃度のドーピング層１１２を形成した後、トレンチ１１０を埋める第１半導体層１１４を形成する。望ましくは、第１半導体層１１４はドーピングされないシリコンエピタキシアル層で形成する。ここで、半導体基板１００上でのみ選択的にシリコンエピタキシアル層が成長するように蒸着条件を適正化する。従って、窒化膜１０６及び酸化膜１０４上ではシリコンエピタキシアル層が成長しないため、第１半導体層１１４は図示したように屈曲した形状で成長する。ここで、第１半導体層１１４の最低高さが半導体基板１００の表面よりも高いように蒸着条件を設定する（図８のｈ参照）。
【００４８】
図９に示すように、化学機械的研磨（ｃｈｅｍｉｃａｌ　ｍｅｃｈａｎｉｃａｌ　ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程を通じて酸化膜１０４まで第１半導体層１１４を除去する。ここで、ＣＭＰ工程は第１半導体層１１４が半導体基板１００の表面と平坦化されるまで進行することもでき、半導体基板１００の表面から若干突出される程度で終了することもできる。
【００４９】
続いて、リン酸などの窒化物エッチ液を利用したウェットエッチング工程により窒化膜１０６を除去した後、ＬＡＬなどの酸化物エッチ液を利用したウェットエッチング工程により酸化膜１０４を除去する。
【００５０】
その後、図３に示すように、第１半導体層１１４及び半導体基板１００上にエピタキシアル成長法によりドーピングされないシリコン層を成長させて第２半導体層１１６を形成する。第２半導体層１１６はチャンネル領域が形成される層として、電流がよく流れるようにする役割をする。望ましくは、第２半導体層１１６はドーピング層１１２の不純物がその上に形成されるゲート絶縁膜に浸透することを防止するに十分な厚さで形成する。
【００５１】
続いて、上述したように第２半導体層１１６が形成されている半導体基板１００上に通常の素子分離工程、望ましくはシャロートレンチ素子分離（ＳＴＩ）工程を実施して、素子分離領域１０１を形成する。具体的に、半導体基板１００上にパッド酸化膜、窒化膜及び第１ＣＶＤ酸化膜を順次に積層した後、フォトリソグラフィ工程により第１ＣＶＤ酸化膜及び窒化膜をパターニングしてマスク層パターンを形成する。続いて、マスク層パターンをエッチングマスクに利用して半導体基板１００を所定深さにエッチングすることにより、素子分離用トレンチを形成する。素子分離用トレンチを十分に埋めることができる程度の厚さで第２ＣＶＤ酸化膜、たとえば、高密度プラズマ酸化膜（ｈｉｇｈ　ｄｅｎｓｉｔｙ　ｐｌａｓｍａ　ｏｘｉｄｅ：ＨＤＰ−ｏｘｉｄｅ）を基板全面に蒸着した後、エッチバックまたはＣＭＰ工程によりマスク層パターンの窒化膜表面まで第２ＣＶＤ酸化膜を除去する。ここで、マスク層パターンの第１ＣＶＤ酸化膜が共に除去される。その後、ウェットエッチング工程により窒化膜及びパッド酸化膜を順次に除去することにより、シャロートレンチ素子分離領域１０１を形成する。
【００５２】
続いて、素子分離領域１０１及び第２半導体層１１６上に酸化物からなるゲート絶縁膜１１８、不純物がドーピングされたポリシリコン層１２０、金属シリサイド層１２２、窒化物からなるゲートキャッピング層１２６を順次に形成する。フォトリソグラフィ工程により、ゲートキャッピング層１２６、金属シリサイド層１２２及びポリシリコン層１２０をパターニングしてポリサイド構造のゲート電極１２５を形成する。
【００５３】
ゲート電極１２５が形成された半導体基板１００の全面に低濃度の不純物、例えば、ｎ−形不純物をイオン注入して低濃度のソース／ドレーン領域１２８、１３０を形成する。結果物の全面に窒化物のような絶縁膜を蒸着し、これを異方性エッチングしてゲート電極１２５の側壁上にゲートスペーサ１３２を形成する。その後、通常のイオン注入工程によりメモリセルを除外した周辺回路部に形成されるＮＭＯＳトランジスターの高濃度ソース／ドレーン領域（図示せず）を形成する。一般に、メモリセル領域に形成されるＮＭＯＳトランジスターはドレーン飽和電流（Ｉｄｓａｔ）により決定される電流駆動能力の増加よりは電流の消失を防止することができる特性を有することがさらに重要である。一方、メモリセル領域を除外した周辺回路部は全体的なチップの性能を左右するために、ＮＭＯＳトランジスターの電流駆動能力が相当に重要に作用する。従って、このような特性を同時に満足させるために、メモリセル領域のＮＭＯＳトランジスターは接合損傷（ｊｕｎｃｔｉｏｎ　ｄａｍａｇｅ）を小さく作ることができるように単一（ｓｉｎｇｌｅ）ｎ−ソース／ドレーン接合により形成し、周辺回路部のＮＭＯＳトランジスターはＬＤＤ（ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａｉｎ）またはＤＤＤ（ｄｏｕｂｌｅ　ｄｉｆｆｕｓｅｄ　ｄｒａｉｎ）構造のソース／ドレーン接合で形成している。
【００５４】
上述した第１実施形態では、セルトランジスターのチャンネル領域が形成される第２半導体層１１６を形成した後、素子分離領域１０１を形成したが、通常の半導体製造工程と同様に製造工程の第１段階で素子分離領域１０１を形成した後、図４乃至図９の段階を進行することもできる。また、トレンチ素子分離を適用する場合、素子分離用トレンチをパンチスルー防止用トレンチ１１０と同時に形成することもできる。
【００５５】
〈実施形態２〉
図１０は本発明の第２実施形態による半導体装置のＭＯＳトランジスターの断面図である。
【００５６】
図１０に示すように、半導体基板２００うちのトランジスターのチャンネル領域が形成される部分に所定深さにトレンチ２０８が形成されている。トレンチ２０８は高濃度のドーピング層２１０で埋められている。望ましくは、ドーピング層２１０はドーピングされたシリコンエピタキシアル層で形成する。ここで、ドーピング層２１０は半導体基板２００の表面と平坦化されるように形成することが望ましい。高濃度のドーピング層２１０はトランジスターのスレッショルド電圧（Ｖｔ）を調節し、パンチスルーを防止する役割を有する。
【００５７】
ドーピング層２１０及び半導体基板２００上にはゲート絶縁膜２１２、ゲート電極２１４及びゲートキャッピング層２１６が順次に形成されている。ゲート電極２１４及びゲートキャッピング層２１６の側壁上にはゲートスペーサ２２０が形成されている。
【００５８】
ゲート電極２１４両側の半導体基板２００内には低濃度のソース／ドレーン領域、即ちＬＤＤ領域２１８、２１９が形成されている。ゲートスペーサ２２０両側の半導体基板２００内には高濃度のソース／ドレーン領域２２２、２２３が形成されている。
【００５９】
望ましくは、トレンチ２０８はゲート電極２１４の長さ方向による幅がゲート電極２１４の長さよりも小さいように形成する。また、ドーピング層２１０のパンチスルー防止効果を強化させるために、トレンチ２０８は高濃度のソース／ドレーン領域２２２、２２３よりも深い深さで形成する。
【００６０】
本実施形態によると、高濃度のドーピング層２１０がトランジスターのチャンネル領域内に垂直に形成され、高濃度のソース／ドレーン領域２２２、２２３と完全に分離されるために、接合漏洩電流を減少させ、パンチスルーを防止する。
【００６１】
図１１及び図１６は図１０に図示した半導体装置のＭＯＳトランジスターの製造方法を説明するための断面図である。
【００６２】
図１１に示すように、半導体基板２００上に酸化膜２０２及びマスク層を順次に形成した後、フォトリソグラフィ工程を通じてマスク層をパターニングしてトランジスターのチャンネル領域の一部分をオープンさせるマスク層パターン２０４を形成する。望ましくは、マスク層は酸化膜２０２とのエッチング選択比を有する物質、例えば、窒化膜で形成する。
【００６３】
図１２に示すように、マスク層パターン２０４を含む半導体基板２００の全面にマスク層を構成する物質と類似するエッチング率を有する物質、例えば、窒化膜を蒸着した後、これを異方性エッチングしてマスク層パターン２０４の側壁にスペーサ２０６を形成する。
【００６４】
図１３に示すように、マスク層パターン２０４及びスペーサ２０６をエッチングマスクに利用して半導体基板２００を所定深さに異方性エッチングしてトレンチ２０８を形成する。望ましくは、トレンチ２０８はゲート電極の長さ方向による幅がゲート電極の長さよりも小さいように形成する。また、トレンチ２０８はソース／ドレーン領域よりも深い深さで形成する。例えば、ゲート電極の長さが１００ｎｍ以下であるＭＯＳトランジスターにおいて、トレンチ２０８は約２０〜３０ｎｍの幅及び約０．２μｍの深さに形成する。
【００６５】
図１４に示すように、トレンチ２０８を通じて露出された半導体基板２００のシリコンをシード（ｓｅｅｄ）に利用した選択的エピタキシアル成長法によりドーピングされたシリコン層を成長させることにより、トレンチ２０８を埋める高濃度のドーピング層２１０を形成する。例えば、トレンチ２０８が約２０〜３０ｎｍの幅及び約０．２μｍの深さに形成される場合、ドーピングされたシリコンエピタキシアル層は２００〜３００Å厚さに成長させる。
【００６６】
高濃度のドーピング層２１０はトランジスターのスレッショルド電圧（Ｖｔ）を調節しながら、ソース／ドレーン間のパンチスルーを防止する役割を有する。従来方法では、Ｖｔ調節用イオン注入段階とパンチスルー防止用イオン注入段階とを通じてＶｔ調節領域とパンチスルー防止領域とを別途に形成したが、本実施形態では選択的エピタキシアル成長法で形成する高濃度のドーピング層２１０によりＶｔ調節及びパンチスルー防止の二つ効果を同時に得ることができる。ここで、ドーピング層２１０の厚さ及びドーピング濃度を最適化してトランジスターの逆スレッショルド電圧を調節する。
【００６７】
図１５に示すように、化学機械的研磨（ＣＭＰ）工程を通じて前記半導体基板２００上に突出されたドーピング層２１０を除去する。しかし、前記段階を省略しても本発明の効果には何の影響も及ぼさない。
【００６８】
図１６に示すように、マスク層パターン２０４、スペーサ２０６及び酸化膜２０２を順次に除去する。その後、図１０に示すように、ドーピング層２１０及び半導体基板２００上に酸化物からなるゲート絶縁膜２１２、ゲート電極２１４及びゲートキャッピング層２１６を順次に形成する。ゲート電極２１４が形成された半導体基板２００の全面に低濃度の不純物、例えば、ｎ形不純物をイオン注入して低濃度のソース／ドレーン領域、即ち、ＬＤＤ領域２１８、２１９を形成する。
【００６９】
結果物の全面に酸化物又は窒化物のような絶縁膜を蒸着し、これを異方性エッチングして前記ゲート電極２１４の側壁上にゲートスペーサ２２０を形成する。その後、通常のイオン注入工程によりゲートスペーサ２２０両側の半導体基板２００内に高濃度のソース／ドレーン領域２２２、２２３を形成することにより、ＭＯＳトランジスターを完成させる。
【００７０】
〈実施形態３〉
図１７は本発明の第３実施形態による半導体装置のメモリセルの断面図である。
【００７１】
図１７に示すように、素子分離領域３０１と活性領域（図示せず）とに区分された半導体基板３００の活性領域内に二つのトレンチ３０２が形成されている。各々のトレンチ３０２はトランジスターのチャンネル領域内に位置し、ゲート電極の長さ方向による幅がゲート電極の長さよりも小さいように形成する。
【００７２】
素子分離領域３０１は図１７に示した実施形態では、シャロートレンチ素子分離構造で形成されるが、ＬＯＣＯＳ系列の構造で形成されても本発明の効果に影響を及ぼさない。
【００７３】
各々のトレンチ３０２は高濃度のドーピング層３０４で埋められている。望ましくは、高濃度のドーピング層３０４はドーピングされたシリコンエピタキシアル層で形成される。
【００７４】
高濃度のドーピング層３０４及び半導体基板３００上にはゲート絶縁膜３０６が形成されている。ゲート絶縁膜３０６上には各々のトレンチ３０２に対応するように二つのゲート電極３１２が形成されている。望ましくは、各々のゲート電極３１２は不純物がドーピングされたポリシリコン層３０８と金属シリサイド層３１０とが積層されたポリサイド構造で形成される。
【００７５】
各ゲート電極３１２の上には、例えば、シリコン窒化物からなるゲートキャッピング層３１４が形成されている。また、各ゲート電極３１２の側壁には、例えば、シリコン窒化物からなるゲートスペーサ３２０が形成されている。
【００７６】
各々のゲート電極３１２両側の半導体基板３００内には第１不純物領域（例えば、ソース領域）３１６及び第２不純物領域（例えば、ドレーン領域）３１８が形成される。ここで、二つのゲート電極３１２間には一つのドレーン領域３１８が形成される。
【００７７】
また、図示しないが、ソース領域３１６上にはキャパシタコンタクトホールを通じてソース領域３１６と電気的に接続されるキャパシタが形成される。ドレーン領域３１８上にはビットラインコンタクトホールを通じてドレーン領域３１８と電気的に接続されるビットラインが形成される。
【００７８】
本実施形態によると、トレンチ３０２を埋める高濃度のドーピング層３０４がトランジスターのチャンネル領域内に垂直に形成され、ソース／ドレーン領域３１６、３１８と完全に分離されるために、ｐｎ接合の電界が弱化して接合漏洩電流を減少させかつリフレッシュ特性を改善することができる。また、高濃度のドーピング層３０４によりソース／ドレーン領域３１６、３１８間のパンチスルー発生を防止することができる。
【００７９】
図１８乃至図２１は図１７に示した半導体装置のメモリセル製造方法を説明するための断面図である。
【００８０】
図１８に示すように、半導体基板３００上に通常の素子分離工程、望ましくはシャロートレンチ素子分離（ＳＴＩ）工程を実施して素子分離領域３０１を形成する。具体的に、半導体基板３００上にパッド酸化膜、窒化膜および第１ＣＶＤ酸化膜を順次に積層した後、フォトリソグラフィ工程により第１ＣＶＤ酸化膜及び窒化膜をパターニングしてマスク層パターンを形成する。続いて、マスク層パターンをエッチングマスクに利用して半導体基板３００を所定深さにエッチングすることにより、素子分離用トレンチを形成する。素子分離用トレンチを十分に埋めることができる程度の厚さに第２ＣＶＤ酸化膜、例えば、高密度プラズマ酸化膜（ＨＤＰ−ｏｘｉｄｅ）を基板全面に蒸着した後、エッチバックまたはＣＭＰ工程によりマスク層パターンの窒化膜表面まで第２ＣＶＤ酸化膜を除去する。ここで、マスク層パターンの第１ＣＶＤ酸化膜が共に除去される。その後、ウェットエッチング工程により窒化膜及びパッド酸化膜を順次に除去することにより、シャロートレンチ素子分離領域３０１を形成する。
【００８１】
続いて、素子分離領域３０１を含む半導体基板３００の全面に酸化膜３３０及びマスク層を順次に形成した後、フォトリソグラフィ工程を通じてマスク層をパターニングしてセルトランジスターのチャンネル領域の一部分をオープンさせるマスク層パターン３３２を形成する。望ましくは、マスク層は導光板３３０とのエッチング選択比を有する物質、例えば、窒化膜で形成する。
【００８２】
図１９に示すように、マスク層パターン３３２を含む半導体基板３００の全面にマスク層を構成する物質と類似するエッチング率を有する物質、例えば、窒化膜を蒸着した後、これを異方性エッチングしてマスク層パターン３３２の側壁にスペーサ３３４を形成する。
【００８３】
その後、マスク層パターン３３２及びスペーサ３３４をエッチングマスクに利用して半導体基板３００を所定深さに異方性エッチングして各トランジスターのチャンネル領域内にトレンチ３０２を形成する。望ましくは、トレンチ３０２はゲート電極の長さよりも狭い幅と、ソース／ドレーン領域よりも深い深さとで形成する。例えば、ゲート電極の長さが１００ｎｍ以下であるＭＯＳトランジスターにおいて、トレンチ３０２は約２０〜３０ｎｍの幅及び０．２μｍの深さで形成する。
【００８４】
図２０に示すように、トレンチ３０２を通じて露出された半導体基板３００のシリコンをシードに利用した選択的エピタキシアル成長法によりドーピングされたシリコン層を成長させることにより、トレンチ３０２を埋める高濃度のドーピング層３０４を形成する。例えば、トレンチ３０２が約２０〜３０ｎｍｍの幅及び約０．２μｍの深さに形成される場合、ドーピングされたシリコンエピタキシアル層は２００〜３００Åの厚さに成長させる。
【００８５】
続いて、化学機械的研磨（ＣＭＰ）工程を通じて半導体基板３００上に突出された高濃度のドーピング層３０４を除去する。しかし、段階を省略しても本発明の効果には何の影響も及ぼさない。
【００８６】
図２１に示すように、リン酸などの窒化物エッチ液を利用したウェットエッチング工程によりマスク層パターン３３２及びスペーサ３３４を除去する。続いて、酸化物エッチ液を利用したウェットエッチング工程により酸化膜３３０を除去した後、熱酸化工程を通じて高濃度のドーピング層３０４および半導体基板３００上に酸化物からなるゲート絶縁膜３０６を形成する。
【００８７】
その後、図１７に示すように、ゲート絶縁膜３０６上に不純物がドーピングされたポリシリコン層３０８、金属シリサイド層３１０、窒化物からなるゲートキャッピング層３１４を順次に形成する。フォトリソグラフィ工程によりゲートキャッピング層３１４、金属シリサイド層３１０及びポリシリコン層３０８をパターニングしてポリサイド構造のゲート電極３１２を形成する。
【００８８】
ゲート電極３１２が形成された半導体基板３００の全面に低濃度の不純物、例えば、ｎ−形不純物をイオン注入して低濃度のソース／ドレーン領域３１６、３１８を形成する。続いて、結果物の全面に窒化物のような絶縁膜を蒸着し、これを異方性エッチングしてゲート電極３１２の側壁上にゲートスペーサ３２０を形成する。その後、通常のイオン注入工程によりメモリセルを除外した周辺回路部に形成されるＮＭＯＳトランジスターの高濃度のソース／ドレーン領域（図示せず）を形成する。
【００８９】
以上、本発明の実施例を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明の実施例を修正または変更できるであろう。
【００９０】
【発明の効果】
本発明によると、二つのゲート電極間の活性領域に形成されたトレンチの内壁に局部的に高濃度のドーピング層を形成したり、またはチャンネル領域のすぐに下に高濃度のドーピング層で埋められたトレンチを形成したりする。
【００９１】
また、本発明によると、高濃度のドーピング層はチャンネル領域のドーピング濃度を最適化してスレッショルド電圧を調節するだけでなく、チャンネル領域内で空乏層の拡張を減少させ、パンチスルー電圧を増加させる。また、高濃度のドーピング層はトレンチ領域にのみ局部的に形成されるために、ソース／ドレーン領域と高濃度のドーピング層とが完全に分離されてｐｎ接合の電界が弱化する。従って、ソース／ドレーン領域の接合キャパシタンスを減少させ、接合漏洩電流の減少によりリフレッシュ特性を改善することができる。
【図面の簡単な説明】
【図１】従来方法によるＭＯＳトランジスターの断面図である。
【図２】本発明の第１実施形態による半導体装置のメモリセルの平面図である。
【図３】図２のＡ−Ａ′線による半導体装置のメモリセルの断面図である。
【図４】図３に示した半導体装置のメモリセル製造方法を説明するための断面図である。
【図５】図３に示した半導体装置のメモリセル製造方法を説明するための断面図である。
【図６】図３に示した半導体装置のメモリセル製造方法を説明するための断面図である。
【図７】図３に示した半導体装置のメモリセル製造方法を説明するための断面図である。
【図８】図３に示した半導体装置のメモリセル製造方法を説明するための断面図である。
【図９】図３に示した半導体装置のメモリセル製造方法を説明するための断面図である。
【図１０】本発明の第２実施形態による半導体装置のＭＯＳトランジスターの断面図である。
【図１１】図１０に示した半導体装置のＭＯＳトランジスター製造方法を説明するための断面図である。
【図１２】図１０に示した半導体装置のＭＯＳトランジスター製造方法を説明するための断面図である。
【図１３】図１０に示した半導体装置のＭＯＳトランジスター製造方法を説明するための断面図である。
【図１４】図１０に示した半導体装置のＭＯＳトランジスター製造方法を説明するための断面図である。
【図１５】図１０に示した半導体装置のＭＯＳトランジスター製造方法を説明するための断面図である。
【図１６】図１０に示した半導体装置のＭＯＳトランジスター製造方法を説明するための断面図である。
【図１７】本発明の第３実施形態による半導体装置のメモリセルの断面図である。
【図１８】図１７に示した半導体装置のメモリセル製造方法を説明するための断面図である。
【図１９】図１７に示した半導体装置のメモリセル製造方法を説明するための断面図である。
【図２０】図１７に示した半導体装置のメモリセル製造方法を説明するための断面図である。
【図２１】図１７に示した半導体装置のメモリセル製造方法を説明するための断面図である。
【符号の説明】
１００、２００、３００　　　半導体基板
１０２、３０１　　　素子分離領域
１０２　　　活性領域
１１０、２０８、３０２　　　トレンチ
１１２、２１０、３０４　　　ドーピング層
１１４　　　第１半導体層
１１６　　　第２半導体層
１１８、２１２、３０６　　　ゲート絶縁膜
１２５、２１４、３１２　　　ゲート電極
１２６、２１６、３１４　　　ゲートキャッピング層
１３２、２２０、３２０　　　ゲートスペーサ
【図１】
2004040097.tif 000003
【図２】
2004040097.tif 000004
【図３】
2004040097.tif 000005
【図４】
2004040097.tif 000006
【図５】
2004040097.tif 000007
【図６】
2004040097.tif 000008
【図７】
2004040097.tif 000009
【図８】
2004040097.tif 000010
【図９】
2004040097.tif 000011
【図１０】
2004040097.tif 000012
【図１１】
2004040097.tif 000013
【図１２】
2004040097.tif 000014
【図１３】
2004040097.tif 000015
【図１４】
2004040097.tif 000016
【図１５】
2004040097.tif 000017
【図１６】
2004040097.tif 000018
【図１７】
2004040097.tif 000019
【図１８】
2004040097.tif 000020
【図１９】
2004040097.tif 000021
【図２０】
2004040097.tif 000022
【図２１】
2004040097.tif 000023