(57)【要約】【課題】集積回路構造の一部としての、欠陥密度が低く、厚さの薄いＳｉ１−ｘＧｅｘ層を製造する方法を提供すること。【解決手段】方法は、シリコン基板を調製する工程、上記シリコン基板上にＳｉ１−ｘＧｅｘ層をエピタキシャル堆積し、上記シリコン基板と上記Ｓｉ１−ｘＧｅｘ層との間にＳｉ１−ｘＧｅｘ／Ｓｉ界面を形成する工程、Ｔｃよりも高い温度で上記Ｓｉ１−ｘＧｅｘ層を非晶質化することにより、非晶質傾斜ＳｉＧｅ層を形成する工程、および約６５０℃〜約１１００℃の間の温度で、約１０秒〜約６０分の間上記非晶質傾斜ＳｉＧｅ層をアニーリングすることにより、上記ＳｉＧｅ層を再結晶化させる工程を含む。【選択図】　図５
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【特許請求の範囲】
【請求項１】
シリコン基板上に集積回路構造の一部としてのＳｉ１−ｘＧｅｘ膜を製造する方法であって、
シリコン基板を調製する工程と、
該シリコン基板上にＳｉ１−ｘＧｅｘ層をエピタキシャル堆積し、該シリコン基板と該Ｓｉ１−ｘＧｅｘ層との間にＳｉ１−ｘＧｅｘ／Ｓｉ界面を形成する工程と、
Ｔｃよりも高い温度で該Ｓｉ１−ｘＧｅｘ層を非晶質化することにより、非晶質傾斜ＳｉＧｅ層を形成する工程と、
約６５０℃〜約１１００℃の間の温度で、約１０秒〜約６０分の間該非晶質傾斜ＳｉＧｅ層をアニーリングすることにより、該非晶質傾斜ＳｉＧｅ層を再結晶化させる工程と、
を包含する方法。
【請求項２】
前記エピタキシャル堆積後、前記Ｓｉ１−ｘＧｅｘ層を介して、前記Ｓｉ１−ｘＧｅｘ／Ｓｉ界面の下方約３ｎｍ〜約１００ｎｍの間の深さまで水素イオンを注入する工程を包含する、請求項１に記載の方法。
【請求項３】
前記注入後、約１０秒〜約６０分の間、約７００℃〜約１１００℃の間の温度で前記Ｓｉ１−ｘＧｅｘ層をアニーリングする工程を包含する、請求項２に記載の方法。
【請求項４】
前記水素イオンを注入する工程は、約１・１０１６ｃｍ−２〜約４・１０１６ｃｍ−２の間の線量、約３０ｋｅＶ〜約８０ｋｅＶの間のエネルギーレベルでＨ＋イオンを注入する工程を包含する、請求項２に記載の方法。
【請求項５】
前記水素イオンを注入する工程は、前記Ｈ＋イオンとともにボロンイオンを注入する工程を包含する、請求項２に記載の方法。
【請求項６】
前記水素イオンを注入する工程は、約５・１０１６ｃｍ−２〜約２・１０１６ｃｍ−２の間の線量、約６０ｋｅＶ〜約１６０ｋｅＶの間のエネルギーレベルでＨ２＋イオンを注入する工程を包含する、請求項２に記載の方法。
【請求項７】
前記水素イオンを注入する工程は、前記Ｈ２＋イオンとともにボロンイオンを注入する工程を包含する、請求項２に記載の方法。
【請求項８】
前記シリコン基板上にＳｉ１−ｘＧｅｘ層をエピタキシャル堆積する工程は、傾斜Ｓｉ１−ｘＧｅｘを堆積する工程であって、ｘは前記Ｓｉ１−ｘＧｅｘ／Ｓｉ界面で約０．０５よりも小さく、前記Ｓｉ１−ｘＧｅｘ層の上側で約０．２〜約０．５以上である、工程を包含し、該シリコン基板上にＳｉ１−ｘＧｅｘ層をエピタキシャル堆積する工程は、該Ｓｉ１−ｘＧｅｘ層を約２００ｎｍ〜約５００ｎｍの間の厚さに堆積する工程をさらに包含する、請求項１に記載の方法。
【請求項９】
前記エピタキシャル堆積後、前記Ｓｉ１−ｘＧｅｘ層上にシリコンキャップをエピタキシャル成長させる工程を包含し、該エピタキシャル成長させる工程は、約１０ｎｍ〜約２０ｎｍの間の厚さにシリコンキャップを成長させる工程を包含する、請求項１に記載の方法。
【請求項１０】
前記Ｓｉ１−ｘＧｅｘ層を非晶質化することにより非晶質傾斜ＳｉＧｅ層を形成する工程は、約５・１０１３ｃｍ−２〜約５・１０１５ｃｍ−２の間の線量、約３０ｋｅＶ〜約５００ｋｅＶの間のエネルギーレベルで注入されるシリコンイオン、および約５・１０１３ｃｍ−２〜約５・１０１５ｃｍ−２の間の線量、約６０ｋｅＶ〜約１０００ｋｅＶの間のエネルギーレベルで注入されるゲルマニウムイオンからなるイオン群から選択されたイオンを注入する工程を包含する、請求項１に記載の方法。
【請求項１１】
前記非晶質化する工程は、約２００℃〜約４５０℃の間の温度で行われる、請求項１に記載の方法。
【請求項１２】
最終的なアニーリングに続いて、前記Ｓｉ１−ｘＧｅｘ層上に第２のシリコンキャップを成長させる工程をさらに包含する、請求項１に記載の方法。
【請求項１３】
シリコン基板上に集積回路構造の一部としてのＳｉ１−ｘＧｅｘ膜を製造する方法であって、
シリコン基板を調製する工程と、
該シリコン基板上に傾斜Ｓｉ１−ｘＧｅｘ層をエピタキシャル堆積する工程であって、ｘはＳｉ１−ｘＧｅｘ／Ｓｉ界面で約０．０５よりも小さく、該Ｓｉ１−ｘＧｅｘ層の上側で約０．２〜約０．５以上であり、該Ｓｉ１−ｘＧｅｘ層を約２００ｎｍ〜約５００ｎｍの間の厚さに堆積して、該シリコン基板と該Ｓｉ１−ｘＧｅｘ層との間にＳｉ１−ｘＧｅｘ／Ｓｉ界面を形成する工程をさらに包含する、工程と、
該Ｓｉ１−ｘＧｅｘ層を介して、該Ｓｉ１−ｘＧｅｘ／Ｓｉ界面の下方約３ｎｍ〜約１００ｎｍの間の深さまで水素イオンを注入する工程であって、約１・１０１６ｃｍ−２〜約４・１０１６ｃｍ−２の間の線量、約３０ｋｅＶ〜約８０ｋｅＶの間のエネルギーレベルで注入されるＨ＋イオン、および約５・１０１６ｃｍ−２〜約２・１０１６ｃｍ−２の間の線量、約６０ｋｅＶ〜約１６０ｋｅＶの間のエネルギーレベルで注入されるＨ２＋イオンからなる水素イオン群から選択された水素イオンを注入する工程を包含する、工程と、
約７００℃〜約１１００℃の間の温度で、約１０秒〜約６０分の間該Ｓｉ１−ｘＧｅｘ層をアニーリングする工程と、
該Ｓｉ１−ｘＧｅｘ層を非晶質化し、約５・１０１３ｃｍ−２〜約５・１０１５ｃｍ−２の間の線量、約３０ｋｅＶ〜約５００ｋｅＶの間のエネルギーで注入されるシリコンイオン、および約５・１０１３ｃｍ−２〜約５・１０１５ｃｍ−２の間の線量、約６０ｋｅＶ〜約１０００ｋｅＶの間のエネルギーで注入されるゲルマニウムイオンからなるイオン群から選択されたイオンをＴｃよりも高い温度で注入することにより、非晶質傾斜ＳｉＧｅ層を形成する工程と、
約６５０℃〜約１１００℃の間の温度で、約１０秒〜約６０分の間該非晶質傾斜ＳｉＧｅ層をアニーリングすることにより、該非晶質傾斜ＳｉＧｅ層を再結晶化する工程と、
を包含する方法。
【請求項１４】
前記水素イオンを注入する工程は、前記水素イオンとともにボロンイオンを注入する工程を包含する、請求項１３に記載の方法。
【請求項１５】
前記エピタキシャル堆積の後、前記Ｓｉ１−ｘＧｅｘ層上にシリコンキャップを約１０ｎｍ〜約２０ｎｍの間の厚さにエピタキシャル成長させる工程を包含する、請求項１３に記載の方法。
【請求項１６】
最終的なアニーリングに続いて、前記Ｓｉ１−ｘＧｅｘ層上に第２のシリコンキャップを成長させる工程をさらに包含する、請求項１５に記載の方法。
【請求項１７】
シリコン基板上に集積回路構造の一部としてのＳｉ１−ｘＧｅｘ膜を製造する方法であって、
シリコン基板を調製する工程と、
該シリコン基板上にＳｉ１−ｘＧｅｘ層をエピタキシャル堆積し、該シリコン基板と該Ｓｉ１−ｘＧｅｘ層との間にＳｉ１−ｘＧｅｘ／Ｓｉ界面を形成する工程であって、該Ｓｉ１−ｘＧｅｘ層は成長温度で緩和が生じないような厚さに堆積される、工程と、
該Ｓｉ１−ｘＧｅｘ層上にシリコンキャップを約１０ｎｍ〜約２０ｎｍの間の厚さにエピタキシャル成長させる工程と、
該Ｓｉ１−ｘＧｅｘ層を介して、該Ｓｉ１−ｘＧｅｘ／Ｓｉ界面の下方約３ｎｍ〜約１００ｎｍの間の深さまで水素イオンを注入する工程と、
該Ｓｉ１−ｘＧｅｘ層を非晶質化し、約５・１０１３ｃｍ−２〜約５・１０１５ｃｍ−２の間の線量、約３０ｋｅＶ〜約５００ｋｅＶの間のエネルギーで注入されるシリコンイオン、および約５・１０１３ｃｍ−２〜約５・１０１５ｃｍ−２の間の線量、約６０ｋｅＶ〜約１０００ｋｅＶの間のエネルギーレベルで注入されるゲルマニウムイオンからなるイオン群から選択されたイオンを約２００℃〜約４５０℃の間の温度で注入することにより、非晶質傾斜ＳｉＧｅ層を形成する工程と、
約６５０℃〜約１１００℃の間の温度で、約１０秒〜約６０分の間該非晶質傾斜ＳｉＧｅ層をアニーリングすることにより、該非晶質傾斜ＳｉＧｅ層を再結晶化する工程と、
を包含する方法。
【請求項１８】
前記水素イオン注入後、約７００℃〜約１１００℃の間の温度で、約１０秒〜約６０分の間該Ｓｉ１−ｘＧｅｘ層をアニーリングする工程を包含する、請求項１７に記載の方法。
【請求項１９】
前記シリコン基板上にＳｉ１−ｘＧｅｘ層をエピタキシャル堆積する工程は、傾斜Ｓｉ１−ｘＧｅｘを堆積する工程であって、ｘは前記Ｓｉ１−ｘＧｅｘ／Ｓｉ界面で約０．０５よりも小さく、前記Ｓｉ１−ｘＧｅｘ層の上側で約０．２〜約０．５以上である、工程を包含し、さらに、該Ｓｉ１−ｘＧｅｘ層を約２００ｎｍ〜約５００ｎｍの間の厚さに堆積する工程を包含する、請求項１７に記載の方法。
【請求項２０】
前記水素イオンを注入する工程は、約１・１０１６ｃｍ−２〜約４・１０１６ｃｍ−２の間の線量、約３０ｋｅＶ〜約８０ｋｅＶの間のエネルギーレベルで注入されるＨ＋イオン、および約５・１０１６ｃｍ−２〜約２・１０１６ｃｍ−２の間の線量、約６０ｋｅＶ〜約１６０ｋｅＶの間のエネルギーレベルで注入されるＨ２＋イオンからなるイオン群から選択されたイオンを注入する工程を包含する、請求項１７に記載の方法。
【請求項２１】
前記水素イオンを注入する工程は、前記水素イオンとともにボロンイオンを注入する工程を包含する、請求項２０に記載の方法。
【請求項２２】
最終的なアニーリングに続いて、前記Ｓｉ１−ｘＧｅｘ層上に第２のシリコンキャップを成長させる工程をさらに包含する、請求項１７に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリコン基板上の非晶質化されたＳｉ１−ｘＧｅｘ膜の再結晶化のための昇温状態での注入を行う方法、例えば高速ＣＭＯＳ集積回路用のデバイス等に用いられる製造方法に関し、詳細には、緩和Ｓｉ１−ｘＧｅｘ層上に引張歪シリコン層を設けることによって昇温状態でＳｉＧｅ膜を製造し、これによりｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのスイッチング速度を上げる方法に関する。
【０００２】
【従来の技術】
本願は、特許文献１、特許文献２、特許文献３、特許文献４および　　　　年月　　日に出願された米国特許出願番号第　　　　　　　　　　号、「シリコン基板上の非晶質化されたＳＩ１−ｘＧＥｘ膜の再結晶化のための改善された方法（Ｉｍｐｒｏｖｅｄ　ｍｅｔｈｏｄ　ｆｏｒ　ａｍｏｒｐｈｉｚａｔｉｏｎｒｅ−ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ　ｏｆ　Ｓｉ１−ｘＧｅｘ）」（以下、関連出願という）に関連する。
【０００３】
高速ドレイン駆動電流ＭＯＳトランジスタを製造するために用いられ、傾斜Ｇｅ組成（ｘ）を有し、その後に、引張歪状態のシリコン薄膜でキャッピングされた定数ｘの厚い緩和Ｓｉ１−ｘＧｅｘ層を伴う厚いＳｉ１−ｘＧｅｘ層を記載する多くの文献が存在する。Ｓｉ１−ｘＧｅｘ層とシリコン基板との格子パラメータが不整合であるため、ＳｉＧｅ／Ｓｉ基板の界面には高密度のミスフィット転位が存在し、このミスフィット転位は、ＳｉＧｅ内の多数のスレッディング転位を伴っており、そのスレッディング転位のいくつかは表面まで達している。全体的なＳｉＧｅの厚さは、数ミクロンのオーダーであり、表面のスレッディング転位の密度は、１・１０５ｃｍ−２のオーダーである。特許文献の部分的なリストを特許文献１に示している。しかしながら、この従来のＳｉ１−ｘＧｅｘプロセスでは、Ｓｉ１−ｘＧｅｘ層が非常に厚く、欠陥密度が高いため、大規模のＩＣ製造には適用できない。
【０００４】
非特許文献１に示され、特許文献１および特許文献２で詳述されているように、シリコン上の歪緩和高質Ｓｉ１−ｘＧｅｘ層は、水素イオン注入およびアニーリングによって得られ得る。水素イオン注入により、ＳｉＧｅ／Ｓｉ界面のわずか下に狭い欠陥帯が形成される。次のアニーリングの間に、水素プレートリットおよび空洞が形成され、ミスフィット転位を核形成し、Ｓｉ１−ｘＧｅｘエピタキシャル層にて強く促進された歪緩和を生じさせる。水素イオンはまた、いくつかのスレッディング転位を無くし、スレッディング転位がＳｉ１−ｘＧｅｘ表面に向かって伝播することを防ぎ得る。特許文献１および２は、欠陥密度を低減し、わずか３００ｎｍのオーダーの厚さを有する緩和Ｓｉ１−ｘＧｅｘ上に高速駆動電流ＭＯＳトランジスタを製造する方法を記載している。しかしながら、これらのプロセスによるＳｉ１−ｘＧｅｘ膜の欠陥密度は、なおも非常に大規模な集積回路の製造には適していない。
【０００５】
特許文献３は、Ｓｉ１−ｘＧｅｘ膜の欠陥密度をさらに低減する手段を記載している。この出願において記載される方法では、例えば、Ｓｉ＋イオン注入を用いて、膜内に埋込み非晶質領域を製造し、次いで、表面の損傷を受けていない結晶Ｓｉ１−ｘＧｅｘ領域をシードとして用いた固相エピタキシ（ＳＰＥ）によって再結晶化する。しかしながら、ＳｉＧｅ内に埋込み非晶質領域を設けるためのプロセスウインドーは幾分狭くなり得る。これは、ＳｉＧｅがシリコンよりもＳｉ＋イオン注入によってはるかに容易に損傷を受けるためであり、このことは、非特許文献２、非特許文献３および非特許文献４において矛盾なく報告されている。非晶質化のための臨界線量（φｃ）は、Ｇｅの濃度を増加させることにより減少する。これは、歪ＳｉＧｅおよび緩和ＳｉＧｅの両方に当てはまる。この作用は、衝突カスケードで堆積されたイオン毎の平均エネルギー密度の増加、およびＳｉＧｅの欠陥移動度の低減による損傷の安定化の両方の結果であると考えられる（非特許文献３および非特許文献４を参照）。この問題を克服するために、関連出願は、下方の非晶質化ＳｉＧｅ膜の固相エピタキシャル再成長のための結晶シードとして作用する、薄いシリコンキャップ層の使用を記載している。シリコンキャップは、ＳｉＧｅよりもＳｉ＋注入から受ける損傷がかなり少ないため、再成長した結晶のより良好なテンプレートとなる。
【０００６】
しかしながら、１０％よりも多くのＧｅを有する非晶質化歪ＳｉＧｅのＳＰＥは、応力緩和メカニズムとして説明されてきた、マイクロツインおよび積層欠陥を含む、大きな欠陥を有する膜を生じることが観察されている（非特許文献５および非特許文献６参照）。相応して、Ｓｉ＋イオン注入によって非晶質化された緩和ＳｉＧｅのＳＰＥが歪ＳｉＧｅのＳＰＥよりもはるかに良好な結晶を生じることが報告されている（非特許文献７参照）。さらに、歪ＳｉＧｅのＳＰＥ再結晶化速度がシリコンのＳＰＥ再結晶化速度よりも遅い一方で、緩和ＳｉＧｅのＳＰＥ再結晶化速度はより速い。これは、ＳＰＥに対する活性バリアが変化するためである（非特許文献７参照）。
【０００７】
また、イオン注入時のウエハ温度ＴＩに対する強い依存性があり、損傷はＴＩが高くなるにつれて減少する。φｃも温度に依存する（非特許文献３参照）。これは、注入によって生じた欠陥の移動度がより高い温度で増加した結果によるものと考えられる（非特許文献３、非特許文献８および非特許文献９参照）。これは、かなり突然に発生する強い作用であることが報告されており、そのため、同じ線量（例えば、３２０ｋｅＶで１・１０１５Ｓｉ＋イオン）では、Ｓｉ０．９Ｇｅ０．１はＴＩ＝６０℃で非晶質化されるが、１００℃では、格子はほとんど損傷を受けない（非特許文献４および非特許文献８参照）。また、ＴＩが上昇すると、損傷は全線量と共に注入速度にも依存し得る（非特許文献３参照）。ウエハ温度が上昇した状態で発生することが報告されている他の作用は、Ｓｉ＋イオン注入時の損傷の飽和である（非特許文献９参照）。Ｓｉ＋イオンが、臨界値Ｔｃよりも高いＴＩで、Ｓｉ、ＳｉＧｅ、またはＧｅに注入される場合、表面の損傷は、線量に関わらず比較的低い値よりも増加することはない、すなわち、表面の損傷は飽和する。一方、線量が増加すると、埋込み非晶質領域が生成されるまで、損傷範囲の境界部が成長する。
【０００８】
【特許文献１】
米国特許出願公開第１０／０６２，３１９号明細書
【特許文献２】
米国特許出願公開第１０／０６２，３３６号明細書
【特許文献３】
米国特許出願公開第１０／０９８，７５７号明細書
【特許文献４】
米国特許出願公開第１０／０９９，３７４号明細書
【非特許文献１】
エス．マントル（Ｓ．Ｍａｎｔｌ）ら著，「水素注入により改善されたＳｉ（１００）上のエピタキシャルＳｉＧｅ層の歪緩和（Ｓｔｒａｉｎ　ｒｅｌａｘａｔｉｏｎ　ｏｆ　ｅｐｉｔａｘｉａｌ　ＳｉＧｅ　ｌａｙｅｒ　ｏｎ　Ｓｉ（１００）　ｉｍｐｒｏｖｅｄ　ｂｙ　ｈｙｄｒｏｇｅｎ　ｉｍｐｌａｎｔａｔｉｏｎ）」，ニュークリアインストルメンツアンドメソッドインフィジックスリサーチ（Ｎｕｃｌｅａｒ　Ｉｎｓｔｒｕｍｅｎｔｓ　ａｎｄ　Ｍｅｔｈｏｄｓ　ｉｎ　Ｐｈｙｓｉｃｓ　Ｒｅｓｅａｒｃｈ）　Ｂ　ｖｏｌ．１４７，２９，１９９９年
【非特許文献２】
エー．エヌ．ラーセン（Ａ．Ｎ．Ｌａｒｓｅｎ）著ら，「ＭｅＶイオン注入によって誘発された緩和Ｓｉ１−ｘＧｅｘの損傷（ＭｅＶ　ｉｏｎ　ｉｍｐｌａｎｔａｔｉｏｎ　ｉｎｄｕｃｅｄ　ｄａｍａｇｅ　ｉｎ　ｒｅｌａｘｅｄＳｉ１−ｘＧｅｘ）」、ジェイ．アプライド．フィジックス（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）、ｖｏｌ．８１、２２０８、１９９７年
【非特許文献３】
ティー．イー．ヘインズ（Ｔ．Ｅ．Ｈａｙｎｅｓ）ら著，「歪みのないＳｉ１−ｘＧｅｘ合金層のイオン注入時の損傷累積（Ｄａｍａｇｅ　ａｃｃｕｍｕｌａｔｉｏｎ　ｄｕｒｉｎｇ　ｉｏｎ　ｉｍｐｌａｎｔａｔｉｏｎ　ｏｆ　ｕｎｓｔｒａｉｎｅｄ　Ｓｉ１−ｘＧｅｘ　ａｌｌｏｙ　ｌａｙｅｒｓ）」、アプライド．フィジックス．レター．（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．）、ｖｏｌ．６１、６１、１９９２年
【非特許文献４】
ディー．ワイ．シー．リー（Ｄ．Ｙ．Ｃ．Ｌｉｅ）著ら，「Ｓｉを照射されたエピタキシャルＧｅｘＳｉ１−ｘ膜の損傷および歪（Ｄａｍａｇｅ　ａｎｄ　ｓｔｒａｉｎ　ｉｎ　ｅｐｉｔａｘｉａｌ　ＧｅｘＳｉ１−ｘ　ｆｉｌｍｓ　ｉｒｒａｄｉａｔｅｄ　ｗｉｔｈ　Ｓｉ）」、ジェイ．アプライド．フィジックス（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）Ｖｏｌ．７４、６０３９、１９９３年
【非特許文献５】
ディー．シー．ペーヌ（Ｄ．Ｃ．Ｐａｉｎｅ）ら著，「固相エピタキシを用いた（００１）シリコン上での歪Ｓｉ１−ｘＧｅｘ合金の成長（Ｔｈｅ　ｇｒｏｗｔｈ　ｏｆ　ｓｔｒａｉｎｅｄ　Ｓｉ１−ｘＧｅｘ　ａｌｌｏｙｓ　ｏｎ　（００１）　ｓｉｌｉｃｏｎ　ｕｓｉｎｇ　ｓｏｌｉｄ　ｐｈａｓｅ　ｅｐｉｔａｘｙ）」、ジェイ．マター．レス．（Ｊ．Ｍａｔｅｒ．Ｒｅｓ．）、ｖｏｌ．５、１０２３、１９９０年
【非特許文献６】
シー．リー（Ｃ．Ｌｅｅ）ら著，「時間分割反射率で測定した非晶質化Ｓｉ０．８８Ｇｅ０．１２の固相エピタキシャル再成長のキネティックス（Ｋｉｎｅｔｉｃｓ　ｏｆ　ｓｏｌｉｄ　ｐｈａｓｅ　ｅｐｉｔａｘｉａｌ　ｒｅｇｒｏｗｔｈ　ｉｎ　ａｍｏｒｐｈｉｚｅｄ　Ｓｉ０．８８Ｇｅ０．１２　ｍｅａｓｕｒｅｄ　ｂｙ　ｔｉｍｅ−ｒｅｓｏｌｖｅｄ　ｒｅｆｌｅｃｔｉｖｉｔｙ）」、アプライド．フィジックス．レター．（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．）、ｖｏｌ．６２、５０１、１９９３年
【非特許文献７】
キュー．ゼット．ホング（Ｑ．Ｚ．Ｈｏｎｇ）ら著，「歪Ｇｅ−Ｓｉ合金および歪緩和Ｇｅ−Ｓｉ合金の固相エピタキシ（Ｓｏｌｉｄ　ｐｈａｓｅ　ｅｐｉｔａｘｙ　ｏｆ　ｓｔｒｅｓｓｅｄ　ａｎｄ　ｓｔｒｅｓｓ−ｒｅｌａｘｅｄ　Ｇｅ−Ｓｉ　ａｌｌｏｙｓ）」、ジェイ．アプライド．フィジックス．（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）Ｖｏｌ．７１、１７６８、１９９２年
【非特許文献８】
ディー．ワイ．シー．リー（Ｄ．Ｙ．Ｃ．Ｌｉｅ）ら著，「Ｓｉ（１００）上のエピタキシャルＧｅ０．１０Ｓｉ０．９０膜における損傷および歪のＳｉ照射温度に対する依存性（Ｄｅｐｅｎｄｅｎｃｅ　ｏｆ　ｄａｍａｇｅ　ａｎｄ　ｓｔｒａｉｎ　ｏｎ　ｔｈｅ　ｔｅｍｐｅｒａｔｕｒｅ　ｏｆ　Ｓｉ　ｉｒｒａｄｉａｔｉｏｎ　ｉｎ　ｅｐｉｔａｘｉａｌ　Ｇｅ０．１０Ｓｉ０．９０ｆｉｌｍｓ　ｏｎ　Ｓｉ（１００））」、ジェイ．アプライド．フィジックス．（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）Ｖｏｌ．７７，２３２９，１９９５年
【非特許文献９】
オー．ダブリュ．オーランド（Ｏ．Ｗ．Ｈｏｌｌａｎｄ）ら著，「Ｓｉ１−ｘＧｅｘの高エネルギーイオン注入時の損傷の飽和（Ｄａｍａｇｅ　ｓａｔｕｒａｔｉｏｎ　ｄｕｒｉｎｇ　ｈｉｇｈ−ｅｎｅｒｇｙ　ｉｏｎ　ｉｍｐｌａｎｔａｔｉｏｎ　ｏｆ　Ｓｉ１−ｘＧｅｘ）」、アプライド．フィジックス．レター．（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．）、ｖｏｌ．６１、３１４８、１９９２年
【０００９】
【発明が解決しようとする課題】
しかしながら、ＴＩが高すぎる場合、線量に関係なく非晶質領域を生成することは不可能であり得る（非特許文献３参照）。注入がＴｃよりも低いＴＩで実施される場合、表面領域およびＥＯＲの両方における損傷が線量とともに増加する。結果的に、埋込み非晶質領域の製造を可能にする一方で、結晶表面層を維持する、ＴＩに対する最適な温度範囲があると予想される。Ｔｃは組成に依存し、例えば、Ｓｉに対しては約２４℃、６９℃、１３３℃、および１１４℃であり、それぞれ、１．２５ｍｅＶ注入エネルギーで、１５％Ｇｅ、５０％Ｇｅ、および１００％Ｇｅである（非特許文献９参照）。
【００１０】
本明細書中に記載する本発明の方法は、上記温度作用を利用して、ＳｉＧｅのＳｉ＋またはＧｅ＋のイオン注入時に表面領域の結晶質を維持する一方で、埋込み非結晶質領域を生成する。これにより、より良質の結晶が固相エピタキシャル再成長の後に製造され得る。
【００１１】
本発明は、上記問題を解決するものであり、集積回路構造の一部としての、欠陥密度が低く、厚さの薄いＳｉ１−ｘＧｅｘ膜を製造する方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、シリコン基板上に集積回路構造の一部としてのＳｉ１−ｘＧｅｘ膜を製造する方法であって、シリコン基板を調製する工程と、上記シリコン基板上にＳｉ１−ｘＧｅｘ層をエピタキシャル堆積し、上記シリコン基板と上記Ｓｉ１−ｘＧｅｘ層との間にＳｉ１−ｘＧｅｘ／Ｓｉ界面を形成する工程と、Ｔｃよりも高い温度で上記Ｓｉ１−ｘＧｅｘ層を非晶質化することにより、非晶質傾斜ＳｉＧｅ層を形成する工程と、約６５０℃〜約１１００℃の間の温度で、約１０秒〜約６０分の間上記非晶質傾斜ＳｉＧｅ層をアニーリングすることにより、上記非晶質傾斜ＳｉＧｅ層を再結晶化させる工程とを包含し、これにより上記目的が達成される。
【００１３】
上記方法は、上記エピタキシャル堆積後、上記Ｓｉ１−ｘＧｅｘ層を介して、上記Ｓｉ１−ｘＧｅｘ／Ｓｉ界面の下方約３ｎｍ〜約１００ｎｍの間の深さまで水素イオンを注入する工程を包含する。
【００１４】
上記方法は、上記注入後、約１０秒〜約６０分の間、約７００℃〜約１１００℃の間の温度で上記Ｓｉ１−ｘＧｅｘ層をアニーリングする工程を包含する。
【００１５】
上記水素イオンを注入する工程は、約１・１０１６ｃｍ−２〜約４・１０１６ｃｍ−２の間の線量、約３０ｋｅＶ〜約８０ｋｅＶの間のエネルギーレベルでＨ＋イオンを注入する工程を包含する。
【００１６】
上記水素イオンを注入する工程は、上記Ｈ＋イオンとともにボロンイオンを注入する工程を包含する。
【００１７】
上記水素イオンを注入する工程は、約５・１０１６ｃｍ−２〜約２・１０１６ｃｍ−２の間の線量、約６０ｋｅＶ〜約１６０ｋｅＶの間のエネルギーレベルでＨ２＋イオンを注入する。
【００１８】
上記水素イオンを注入する工程は、上記Ｈ２＋イオンとともにボロンイオンを注入する工程を包含する。
【００１９】
上記シリコン基板上にＳｉ１−ｘＧｅｘ層をエピタキシャル堆積する工程は、傾斜Ｓｉ１−ｘＧｅｘを堆積する工程であって、ｘは上記Ｓｉ１−ｘＧｅｘ／Ｓｉ界面で約０．０５よりも小さく、上記Ｓｉ１−ｘＧｅｘ層の上側で約０．２〜約０．５以上である、工程を包含し、上記シリコン基板上にＳｉ１−ｘＧｅｘ層をエピタキシャル堆積する工程は、上記Ｓｉ１−ｘＧｅｘ層を約２００ｎｍ〜約５００ｎｍの間の厚さに堆積する工程をさらに包含する。
【００２０】
上記エピタキシャル堆積後、上記Ｓｉ１−ｘＧｅｘ層上にシリコンキャップをエピタキシャル成長させる工程を包含し、上記エピタキシャル成長させる工程は、約１０ｎｍ〜約２０ｎｍの間の厚さにシリコンキャップを成長させる工程を包含する。
【００２１】
上記Ｓｉ１−ｘＧｅｘ層を非晶質化することにより非晶質傾斜ＳｉＧｅ層を形成する工程は、約５・１０１３ｃｍ−２〜約５・１０１５ｃｍ−２の間の線量、約３０ｋｅＶ〜約５００ｋｅＶの間のエネルギーレベルで注入されるシリコンイオン、および約５・１０１３ｃｍ−２〜約５・１０１５ｃｍ−２の間の線量、約６０ｋｅＶ〜約１０００ｋｅＶの間のエネルギーレベルで注入されるゲルマニウムイオンからなるイオン群から選択されたイオンを注入する工程を包含する。
【００２２】
上記非晶質化する工程は、約２００℃〜約４５０℃の間の温度で行われる。
【００２３】
上記方法は、最終的なアニーリングに続いて、上記Ｓｉ１−ｘＧｅｘ層上に第２のシリコンキャップを成長させる工程をさらに包含する。
【００２４】
本発明は、シリコン基板上に集積回路構造の一部としてのＳｉ１−ｘＧｅｘ膜を製造する方法であって、シリコン基板を調製する工程と、上記シリコン基板上に傾斜Ｓｉ１−ｘＧｅｘ層をエピタキシャル堆積する工程であって、ｘはＳｉ１−ｘＧｅｘ／Ｓｉ界面で約０．０５よりも小さく、上記Ｓｉ１−ｘＧｅｘ層の上側で約０．２〜約０．５以上であり、上記Ｓｉ１−ｘＧｅｘ層を約２００ｎｍ〜約５００ｎｍの間の厚さに堆積して、上記シリコン基板と上記Ｓｉ１−ｘＧｅｘ層との間にＳｉ１−ｘＧｅｘ／Ｓｉ界面を形成する工程をさらに包含する、工程と、上記Ｓｉ１−ｘＧｅｘ層を介して、上記Ｓｉ１−ｘＧｅｘ／Ｓｉ界面の下方約３ｎｍ〜約１００ｎｍの間の深さまで水素イオンを注入する工程であって、約１・１０１６ｃｍ−２〜約４・１０１６ｃｍ−２の間の線量、約３０ｋｅＶ〜約８０ｋｅＶの間のエネルギーレベルで注入されるＨ＋イオン、および約５・１０１６ｃｍ−２〜約２・１０１６ｃｍ−２の間の線量、約６０ｋｅＶ〜約１６０ｋｅＶの間のエネルギーレベルで注入されるＨ２＋イオンからなる水素イオン群から選択された水素イオンを注入する工程を包含する、工程と、約７００℃〜約１１００℃の間の温度で、約１０秒〜約６０分の間上記Ｓｉ１−ｘＧｅｘ層をアニーリングする工程と、上記Ｓｉ１−ｘＧｅｘ層を非晶質化し、約５・１０１３ｃｍ−２〜約５・１０１５ｃｍ−２の間の線量、約３０ｋｅＶ〜約５００ｋｅＶの間のエネルギーで注入されるシリコンイオン、および約５・１０１３ｃｍ−２〜約５・１０１５ｃｍ−２の間の線量、約６０ｋｅＶ〜約１０００ｋｅＶの間のエネルギーで注入されるゲルマニウムイオンからなるイオン群から選択されたイオンをＴｃよりも高い温度で注入することにより、非晶質傾斜ＳｉＧｅ層を形成する工程と、約６５０℃〜約１１００℃の間の温度で、約１０秒〜約６０分の間上記非晶質傾斜ＳｉＧｅ層をアニーリングすることにより、上記非晶質傾斜ＳｉＧｅ層を再結晶化する工程と、を包含し、これにより上記目的が達成される。
【００２５】
上記水素イオンを注入する工程は、上記水素イオンとともにボロンイオンを注入する工程を包含する。
【００２６】
上記方法は、上記エピタキシャル堆積の後、上記Ｓｉ１−ｘＧｅｘ層上にシリコンキャップを約１０ｎｍ〜約２０ｎｍの間の厚さにエピタキシャル成長させる工程を包含する。
【００２７】
上記方法は、最終的なアニーリングに続いて、上記Ｓｉ１−ｘＧｅｘ層上に第２のシリコンキャップを成長させる工程をさらに包含する。
【００２８】
本発明は、シリコン基板上に集積回路構造の一部としてのＳｉ１−ｘＧｅｘ膜を製造する方法であって、シリコン基板を調製する工程と、上記シリコン基板上にＳｉ１−ｘＧｅｘ層をエピタキシャル堆積し、上記シリコン基板と上記Ｓｉ１−ｘＧｅｘ層との間にＳｉ１−ｘＧｅｘ／Ｓｉ界面を形成する工程であって、上記Ｓｉ１−ｘＧｅｘ層は成長温度で緩和が生じないような厚さに堆積される、工程と、上記Ｓｉ１−ｘＧｅｘ層上にシリコンキャップを約１０ｎｍ〜約２０ｎｍの間の厚さにエピタキシャル成長させる工程と、上記Ｓｉ１−ｘＧｅｘ層を介して、上記Ｓｉ１−ｘＧｅｘ／Ｓｉ界面の下方約３ｎｍ〜約１００ｎｍの間の深さまで水素イオンを注入する工程と、上記Ｓｉ１−ｘＧｅｘ層を非晶質化し、約５・１０１３ｃｍ−２〜約５・１０１５ｃｍ−２の間の線量、約３０ｋｅＶ〜約５００ｋｅＶの間のエネルギーで注入されるシリコンイオン、および約５・１０１３ｃｍ−２〜約５・１０１５ｃｍ−２の間の線量、約６０ｋｅＶ〜約１０００ｋｅＶの間のエネルギーレベルで注入されるゲルマニウムイオンからなるイオン群から選択されたイオンを約２００℃〜約４５０℃の間の温度で注入することにより、非晶質傾斜ＳｉＧｅ層を形成する工程と、約６５０℃〜約１１００℃の間の温度で、約１０秒〜約６０分の間上記非晶質傾斜ＳｉＧｅ層をアニーリングすることにより、上記非晶質傾斜ＳｉＧｅ層を再結晶化する工程と、を包含し、これにより上記目的が達成される。
【００２９】
上記方法は、上記水素イオン注入後、約７００℃〜約１１００℃の間の温度で、約１０秒〜約６０分の間上記Ｓｉ１−ｘＧｅｘ層をアニーリングする工程を包含する。
【００３０】
上記シリコン基板上にＳｉ１−ｘＧｅｘ層をエピタキシャル堆積する工程は、傾斜Ｓｉ１−ｘＧｅｘを堆積する工程であって、ｘは上記Ｓｉ１−ｘＧｅｘ／Ｓｉ界面で約０．０５よりも小さく、上記Ｓｉ１−ｘＧｅｘ層の上側で約０．２〜約０．５以上である、工程を包含し、さらに、上記Ｓｉ１−ｘＧｅｘ層を約２００ｎｍ〜約５００ｎｍの間の厚さに堆積する工程を包含する。
【００３１】
上記水素イオンを注入する工程は、約１・１０１６ｃｍ−２〜約４・１０１６ｃｍ−２の間の線量、約３０ｋｅＶ〜約８０ｋｅＶの間のエネルギーレベルで注入されるＨ＋イオン、および約５・１０１６ｃｍ−２〜約２・１０１６ｃｍ−２の間の線量、約６０ｋｅＶ〜約１６０ｋｅＶの間のエネルギーレベルで注入されるＨ２＋イオンからなるイオン群から選択されたイオンを注入する工程を包含する。
【００３２】
上記水素イオンを注入する工程は、上記水素イオンとともにボロンイオンを注入する工程を包含する。
【００３３】
上記方法は、最終的なアニーリングに続いて、上記Ｓｉ１−ｘＧｅｘ層上に第２のシリコンキャップを成長させる工程をさらに包含する。
【００３４】
本発明の１つの目的は、非晶質化時の温度作用を利用して、表面領域の結晶質を維持することである。
【００３５】
本発明の他の目的は、Ｔｃよりも高い温度でＳｉＧｅ層にＳｉ＋またはＧｅ＋イオンを注入することによって、埋込み非晶質領域を生成することである。
【００３６】
本発明の他の目的は、大規模集積回路用途のために、上面に最大５０％以上のＧｅ含有量を有する、欠損密度が低い２００ｎｍ〜５００ｎｍの厚さの緩和Ｓｉ１−ｘＧｅｘ膜を生成する方法を提供することである。
【００３７】
本発明の他の目的は、固相エピタキシャル再成長の後により良質な結晶を提供することである。
【００３８】
本発明の他の目的は、緩和Ｓｉ１−ｘＧｅｘ層上に歪シリコン層を提供することである。
【００３９】
本発明の要旨および目的は、本発明の性質を即座に理解することを可能にするために提供される。添付の図面とともに下記の本発明の好適な実施形態の詳細な説明を参照することにより、本発明はさらに十分に理解され得る。
【００４０】
【発明の実施の形態】
上記したように、ＳｉＧｅは、Ｓｉよりもイオン注入によって容易に損傷を受けるため、ＳｉＧｅ内に埋込み非晶質層を生成することが困難である。しかしながら、注入時のウエハ温度が臨界温度Ｔｃよりも高い場合、表面領域の損傷は比較的に低い値で飽和する（非特許文献９参照）。それゆえ、Ｓｉ＋またはＧｅ＋イオンをＴｃよりも高いが高すぎない温度で注入することにより、表面ＳｉＧｅの結晶性はより容易に維持され、下方の非晶質化ＳｉＧｅ層の固相エピタキシ（ＳＰＥ）のためのテンプレートを形成することができる。本発明の方法は、Ｔｃよりも高い最適温度でＳｉ＋またはＧｅ＋イオンを注入することにより、Ｓｉ１−ｘＧｅｘ膜内に埋込み非晶質層を生成する一方、表面領域の結晶性を維持する工程を含む。Ｓｉ１−ｘＧｅｘ膜は、薄いシリコンキャップを有しても有さなくてもよい。さらに、Ｓｉ＋の注入の前に、Ｓｉ１−ｘＧｅｘ膜は、シリコン基板と擬似格子整合であってもよく、または緩和されてもよい。
【００４１】
次に、図１を参照して、本発明の昇温欠陥低減法は、構造１０を形成する工程を含む。この工程は、成長時のＳｉ１−ｘＧｅｘ擬似格子整合（歪）膜１４をその上に有するシリコン基板１２を調製する工程を含む。本発明の方法の第１の実施形態では、Ｓｉ１−ｘＧｅｘ擬似格子整合膜上にはシリコンキャップは形成されない。シリコン基板１２は、最新技術によって調製され得る。傾斜Ｓｉ１−ｘＧｅｘエピタキシャル層１４は、成長温度（例えば、約２００℃〜４５０℃）でＳｉ１−ｘＧｅｘ層に緩和が生じないような厚さに成長させられる。このような膜は、熱力学的に準安定状態にあり得るが、それでも転位は生じていない。Ｓｉ１−ｘＧｅｘ層の底部、すなわち、Ｓｉ１−ｘＧｅｘ／Ｓｉ界面でのｘの値は、０．０５よりも低くなり得るが、Ｓｉ１−ｘＧｅｘ層の上面では、約０．２〜０．５以上の間である。Ｇｅ濃度は、Ｓｉ１−ｘＧｅｘの厚さが増すにつれて線形、段階的、または他の様式で増加し得る。これは、約２００ｎｍ〜５００ｎｍの間の厚さのＳｉ１−ｘＧｅｘ膜に適している。ＳｉＧｅ膜が緩和されていないため、Ｓｉ１−ｘＧｅｘ膜の上面には欠陥がない。または、ｘの値が一定のままＳｉ１−ｘＧｅｘエピタキシャル層が成長されてもよいが、上面のｘの所与の値に対しては、より薄い膜が、転位の核形成および結果的に生じる緩和を避けるために必要とされる。所望であれば、薄いエピタキシャルシリコンキャップがＳｉ１−ｘＧｅｘエピタキシャル層の上に成長させられ得る。本発明の方法の変形例は本明細書中において後述する。
【００４２】
次に、図２を参照して、１・１０１６ｃｍ−２〜４・１０１６ｃｍ−２のオーダーの水素イオン、例えば、Ｈ＋が、適切なイオンエネルギー、例えば、３０ｋｅＶ〜８０ｋｅＶでＳｉ１−ｘＧｅｘに注入される。これによりＳｉ１−ｘＧｅｘ／Ｓｉ界面よりも約３ｎｍ〜１００ｎｍ下方の位置まで水素が注入される。これにより高密度の水素を有する層１６を形成する。あるいは、特許文献４に記載されるように、線量がＨ＋の半分であるがエネルギーが２倍である単一イオン化分子状水素、例えば、Ｈ２＋が用いられ得る。他の変形例では、水素とともにボロンが注入されるか、またはヘリウムイオンが用いられる。他の変形例では、注入が実施されず、この場合、以下の工程は必要ではない。
【００４３】
図３を参照して、膜がアニーリングされてＳｉＧｅ層を緩和することにより、傾斜緩和ＳｉＧｅ層１４ａが形成される。アニーリング温度は、約７００℃〜約１１００℃の間である。アニーリング時間は、約１０秒から約６０分を越える時間の間である。急速な熱アニーリングまたは炉アニーリングが用いられ得る。アニーリングの間に、Ｓｉ１−ｘＧｅｘ／Ｓｉ界面の下の水素イオンが水素プレートリットおよび空洞を形成し、形成された水素プレートリットおよび空洞がミスフィット転位の核形成を促進させ、この結果、緩和効率が向上させることにより、高欠陥ＳｉＧｅ／Ｓｉ界面領域１８が形成される。あるいは、次に記載するように、アニーリングが、非晶質化種の注入後まで遅延され得る。
【００４４】
次に、図４を参照して、高い線量の、例えば、５・１０１３ｃｍ−２〜１０・１０１５ｃｍ−２の重イオン（約３０ｋｅＶ〜約５００ｋｅＶの間のエネルギーで注入されるＳｉ＋、または約６０ｋｅＶ〜約１０００ｋｅＶの間のエネルギーで注入されるＧｅ＋等）がＳｉｘ−１Ｇｅｘエピタキシャル層に注入され、これにより埋込み非晶質膜２０が生成される。非晶質膜２０内の層２０ａがシリコン基板１２内へと広がり、ＳｉＧｅ／Ｓｉ界面の近くに非晶質層を形成し得る。注入時、ウエハの組成に依存する臨界温度Ｔｃよりも高い温度に保たれるため、注入により誘発される表面領域の損傷が比較的低い値で飽和する。しかしながら、その温度は高すぎてはならない。さもないと、いずれのＳｉＧｅ膜も非晶質化することが困難になり得る。例えば、Ｔｃが約１３３℃の５０％Ｇｅ膜に関しては、Ｓｉ＋線量が４・１０１５ｃｍ−２では、１５５℃の注入温度が効果的であることが報告されている（非特許文献９参照）。理想的には、軽い損傷を受けるだけの上から１０ｎｍ〜５０ｎｍの層２２を除くＳｉ１−ｘＧｅｘ全体が非晶質構造に転換される。それゆえ、多重エネルギーイオン注入が、より厚いＳｉ１−ｘＧｅｘ膜には好適である。シリコンキャップ（存在する場合）は、注入による損傷に対してより高い抵抗力があり、後続のＳＰＥ用の結晶シードとして残存する。
【００４５】
次に、ＳｉＧｅ膜は高温アニーリングを施され、その結果、固相再結晶化が起きる。アニーリング温度は、約６５０℃〜１１００℃の間である。アニーリング時間は、約１０秒〜６０分を越える時間の間である。急速熱アニーリングまたは炉アニーリングが用いられ得る。再結晶化は、上側の高質層およびＳｉ１−ｘＧｅｘ／Ｓｉ界面の両方から進行する。しかしながら、下側の界面からの再結晶化は歪みによってひどい欠陥を生じる可能性がある。それゆえ、非晶質化種は、これらの欠陥がトランジスタの動作時に空間電荷領域よりも下になるように、十分に深く注入される必要がある。さらに、Ｓｉ１−ｘＧｅｘ／Ｓｉ界面からの再結晶化速度の方が遅く、結果的に、ＳｉＧｅ膜の大半は、所望されるように、上側の層から再結晶化され得る。
【００４６】
図５を参照すると、ＳｉＧｅ膜が再結晶化する場合（Ｓｉ１−ｘＧｅｘ層２４）、Ｓｉ１−ｘＧｅｘ層２４は、緩和されており欠陥が存在しない。高移動度ＭＯＳトランジスタの製造に必要であるように、例えば、１０ｎｍ〜２０ｎｍの薄い引張歪純シリコンキャップ２８が、Ｓｉ１−ｘＧｅｘ層２４の上にエピタキシャル成長し得る。
【００４７】
図６を参照して、本発明の別の方法に従って構成された構造４０は、その上にＳｉ１−ｘＧｅｘ擬似格子整合膜４４を有するシリコン基板４２を含む。Ｓｉ１−ｘＧｅｘ擬似格子整合膜のエピタキシャル堆積に続いて、シリコンキャップ４６が形成される。シリコンキャップ４６の厚さは、ＳｉＧｅの厚さよりもはるかに薄く、例えば、約１０ｎｍ〜約２０ｎｍの間のオーダーである。シリコンキャップは緩和され、シリコン基板と同じ立方構造および格子定数を有するようになる。キャップ４６は、ＳＰＥ用のシード層として作用する。しかしながら、アニーリング工程時に、相当量のＧｅがシリコンキャップ内に拡散し得る。次いで、必要であれば、緩和ＳｉＧｅ膜再結晶化層４８および高欠陥層５０を含む図７に示すように、例えば、１０ｎｍ〜２０ｎｍと薄い第２の引張歪純シリコンキャップがシリコンキャップ４６の上に成長させられ得る。
【００４８】
本発明の方法の別の実施形態では、プロセスは、特許文献１に記載されるように、例えば、数ミクロンの厚さの厚い緩和ＳｉＧｅ仮想基板の形成により開始される。これらの基板は表面まで至る高準位のスレッディング転位（通常、約１・１０５ｃｍ−２）を含むため、本発明の方法によってこれらの欠陥の程度を低減することが可能であり得る。詳細には、薄いシリコンキャップが、ＳＰＥに対して損傷を受けにくいシード層として用いられ、Ｓｉ＋またはＧｅ＋イオンを注入する一方で、ウエハをＴｃよりも高い最適温度に保つことにより、埋込み非晶質ＳｉＧｅ領域を生成し、適切なアニーリングによってＳｉＧｅを再結晶化し得る。薄い引張歪純シリコンキャップ２８が、層２４の上にエピタキシャル成長させられ得る。この本発明の方法に従って構成されたＳｉ／Ｓｉ１−ｘＧｅｘ構造は、ｐＭＯＳおよびｎＭＯＳトランジスタのスイッチング速度を上げるように動作可能である。
【００４９】
以上、シリコン基板上の非晶質化されたＳｉＧｅ膜の再結晶化のための昇温状態でのイオン注入を用いたシリコン基板上にＳｉ１−ｘＧｅｘ膜を製造する方法を開示した。そのさらなる改変および修正が、特許請求の範囲に規定される発明の範囲内でなされ得ることが理解される。
【００５０】
【発明の効果】
以上により、本発明によれば、集積回路構造の一部としての、欠陥密度が低く、厚さの薄いＳｉ１−ｘＧｅｘ膜を製造する方法を提供することを可能にする。
【図面の簡単な説明】
【図１】図１は、成長時の膜を示す図である。
【図２】図２は、水素注入後、アニーリングされていない膜の断面図である。
【図３】図３は、緩和アニーリング後の膜の断面図である。
【図４】図４は、Ｔｃよりも高い最適なウエハ温度でのＳｉ＋またはＧｅ＋イオン注入後の膜の断面図である。
【図５】図５は、引張歪シリコンキャップのＳＰＥ再結晶化および成長後の膜の断面図である。
【図６】図６は、本発明の別の方法により製造された成長後の膜を示す図である。
【図７】図７は、図６の方法による第２の引張歪シリコンキャップのＳＰＥの再結晶化および成長後の膜の断面を示す図である。
【符号の説明】
１２　シリコン基板
２４　Ｓｉ１−ｘＧｅｘ層
２８　シリコンキャップ
【図１】
2004047978.tif 000003
【図２】
2004047978.tif 000004
【図３】
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【図４】
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【図５】
2004047978.tif 000007
【図６】
2004047978.tif 000008
【図７】
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