(57)【要約】【課題】　イオン注入の回数を削減すると共に拡散層と金属化合物層との接合性を向上させる【解決手段】　リンをイオン注入で導入してＮＭＯＳチャネル領域におけるシリコン基板の表面部を非晶質化させ、前記シリコン基板の表面部と金属とを反応させて前記表面部に金属化合物膜を形成すると共に前記リンを活性化させてソース／ドレインとしての拡散層を形成する。このため、イオン注入が拡散層形成用と非晶質化用とを兼ねており、しかも、実質的に非晶質化されていない領域にリンをイオン注入することで、そのリンイオンの注入された拡散層内の通過軌跡の空孔を効率的に埋めて結晶化することができる。【選択図】　図２
2004140402.tif 000002
【特許請求の範囲】
【請求項１】
　シリコン基板にリンをイオン注入で導入してＮＭＯＳチャネル領域における前記シリコン基板の表面部を非晶質化させる工程と、
　前記シリコン基板の表面部と金属とを反応させて前記表面部に金属化合物膜を形成すると共に前記リンを活性化させてソース／ドレインとしての拡散層を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
　前記シリコン基板に導入した前記リンを５５０〜８００℃の温度の熱処理で活性化させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
　前記シリコン基板に導入した前記リンに対して前記温度で１時間の熱処理を行うことを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、不純物領域の表面部と金属とを反応させてこの表面部に金属化合物膜を自己整合的に形成する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
　半導体装置を微細化させ且つ高速化させるための一つの方法として、拡散層や配線の表面部に自己整合的に金属化合物膜が形成されている。図５は、ＬＤＤ構造であってこの様な金属化合物膜を有するＣＭＯＳトランジスタの製造方法の一従来形態を示している。この一従来形態では、図５（ａ）に示す様に、Ｓｉ基板１１の表面にＬＯＣＯＳ法でＳｉＯ2膜１２を形成して素子分離領域を決定する。
【０００３】
　その後、ＰウェルであるＮＭＯＳチャネル領域１３とＮウェルであるＰＭＯＳチャネル領域１４とを形成し、素子活性領域の表面にゲート酸化膜としてのＳｉＯ2膜１５を形成する。そして、多結晶Ｓｉ膜１６でゲート電極を形成し、この多結晶Ｓｉ膜１６とＳｉＯ2膜１２とをマスクにして、ＮＭＯＳチャネル領域１３とＰＭＯＳチャネル領域１４とにＡｓとＢＦ2とを夫々イオン注入して、ＬＤＤ構造用の低濃度の拡散層１７、１８を形成する。
【０００４】
　その後、ＳｉＯ2膜２１でゲート電極の側壁酸化膜を形成し、多結晶Ｓｉ膜１６とＳｉＯ2膜１２、２１とをマスクにして、ＮＭＯＳチャネル領域１３とＰＭＯＳチャネル領域１４とにＡｓとＢＦ2とを夫々１×１０15ｃｍ-2以上のドーズ量でイオン注入する。そして、高速熱処理で不純物を活性化させてソース／ドレインとしての高濃度の拡散層２２、２３を形成した後、Ｔｉ膜２４を全面に堆積させる。
【０００５】
　次に、６５０℃、３０秒間の高速熱処理によって、Ｓｉ基板１１及び多結晶Ｓｉ膜１６とＴｉ膜２４との接触部でこれらを反応させて、Ｓｉ基板１１及び多結晶Ｓｉ膜１６の表面部にＴｉＳｉx膜を形成する。そして、ＳｉＯ2膜１２、２１上に残った未反応のＴｉ膜２４をＨ2ＳＯ4／Ｈ2Ｏ2で除去する。
【０００６】
　その後、再び、８００℃、３０秒間の高速熱処理を行って、図５（ｂ）に示す様に、Ｓｉ基板１１及び多結晶Ｓｉ膜１６の表面部に自己整合的に、低抵抗のＴｉＳｉx膜２５を形成する。そして、更に、従来公知の工程を実行して、ＮＭＯＳトランジスタ２６とＰＭＯＳトランジスタ２７とを有するＣＭＯＳトランジスタ２８を完成させる。
【０００７】
　以上の様な一従来形態では、ＮＭＯＳトランジスタ２６のソース／ドレインである拡散層２２を拡散層係数の小さなＡｓで形成しているので、この拡散層２２の接合深さを浅くし、短チャネル効果を抑制して、微細なＣＭＯＳトランジスタ２８を製造することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　ところで、図３は、不純物を含有しない多結晶Ｓｉ膜とＡｓをイオン注入した多結晶Ｓｉ膜とＢＦ2をイオン注入した多結晶Ｓｉ膜との夫々から形成したＴｉＳｉx配線の幅と、それらのシート抵抗との関係を示している。この図３から明らかな様に、Ａｓを不純物として用いた場合は、配線幅が狭くなると、ＴｉとＳｉとのシリサイド反応が抑制されてシート抵抗が急激に上昇するという細線効果が顕著に現れる。
【０００９】
　従って、上述の一従来形態では、ＮＭＯＳトランジスタ２６のソース／ドレインとしての拡散層２２の表面部にＴｉＳｉx膜２５を形成しているにも拘らず、拡散層２２のシート抵抗が十分には低くならなくて、動作速度の速いＣＭＯＳトランジスタ２８を製造することが困難であった。
【課題を解決するための手段】
【００１０】
　本発明は、リンをイオン注入で導入してＮＭＯＳチャネル領域におけるシリコン基板の表面部を非晶質化させ、前記シリコン基板の表面部と金属とを反応させて前記表面部に金属化合物膜を形成すると共に前記リンを活性化させてソース／ドレインとしての拡散層を形成する。
【発明の効果】
【００１１】
　本発明では、イオン注入が拡散層形成用と非晶質化用とを兼ねているので、拡散層形成後に非晶質化のためにイオン注入を行う方法に比べて、イオン注入の回数を１回分削減することができる。しかも、ＬＤＤ構造用の低濃度の拡散層の様に実質的に非晶質化されていない領域にリンをイオン注入することで、そのリンイオンの注入された拡散層内の通過軌跡の空孔を効率的に埋めて結晶化することができるので、従来に比べて拡散層と金属化合物層との接合性を向上させることができる。
【００１２】
　更に、シリコン基板に導入したリンに対して５５０〜８００℃の温度で１時間の熱処理を行えば、高速熱処理工程の回数も削減できる。また、１時間という長い時間の熱処理を行えば、通過軌跡の空孔を金属化合物等で十分に埋めて結晶化することができ、拡散層と金属化合物層との接合性を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
　以下、デュアルゲート構造のＣＭＯＳトランジスタの製造に適用した本発明の一実施形態を、図１〜４を参照しながら説明する。本実施形態では、図１（ａ）に示す様に、９５０℃のウエット酸化を行うＬＯＣＯＳ法によって、Ｓｉ基板３１の表面にＳｉＯ2膜３２を形成して素子分離領域を決定する。
【００１４】
　その後、ＮＭＯＳトランジスタの形成領域にＰウェルを形成したり、ＮＭＯＳトランジスタのソース／ドレイン間のパンチスルーを阻止するための埋め込み層（図示せず）を形成したり、ＮＭＯＳトランジスタの閾値電圧を調整したりするための不純物をＳｉ基板３１に選択的にイオン注入して、ＮＭＯＳチャネル領域３３を形成する。
【００１５】
　また、ＰＭＯＳトランジスタの形成領域にＮウェルを形成したり、ＰＭＯＳトランジスタのソース／ドレイン間のパンチスルーを阻止するための埋め込み層（図示せず）を形成したり、ＰＭＯＳトランジスタの閾値電圧を調整したりするための不純物をＳｉ基板３１に選択的にイオン注入して、ＰＭＯＳチャネル領域３４を形成する。
【００１６】
　その後、Ｈ2／Ｏ2を用いる８５０℃のパイロジェニック酸化によって、ＳｉＯ2膜３２に囲まれている素子活性領域の表面に、膜厚が８ｎｍのＳｉＯ2膜３５をゲート酸化膜として形成する。そして、ＳｉＨ4を原料ガスとし堆積温度が６２０℃である減圧ＣＶＤ法で、膜厚が１５０ｎｍの多結晶Ｓｉ膜３６を堆積させる。
【００１７】
　その後、多結晶Ｓｉ膜３６上にレジスト（図示せず）を塗布し、このレジストをリソグラフィ法でゲート電極のパターンに加工する。そして、このレジストをマスクにすると共にＣｌ2／Ｏ2をエッチングガスとする異方性エッチングを、多結晶Ｓｉ膜３６に施す。
【００１８】
　次に、図１（ｂ）に示す様に、多結晶Ｓｉ膜３６及びＳｉＯ2膜３２をマスクにして、２０ｋｅＶの加速エネルギー及び５×１０13／ｃｍ2のドーズ量でＮＭＯＳチャネル領域３３にＡｓ+を選択的にイオン注入して、ＬＤＤ構造用の低濃度の拡散層３７を形成する。
【００１９】
　また、多結晶Ｓｉ膜３６及びＳｉＯ2膜３２をマスクにして、２０ｋｅＶの加速エネルギー及び２×１０13／ｃｍ2のドーズ量でＰＭＯＳチャネル領域３４にＢＦ2+を選択的にイオン注入して、ＬＤＤ構造用の低濃度の拡散層３８を形成する。そして、膜厚が１５０ｎｍのＳｉＯ2膜４１を減圧ＣＶＤ法で堆積させ、ＳｉＯ2膜４１に異方性エッチングを施して、このＳｉＯ2膜４１から成る側壁酸化膜を多結晶Ｓｉ膜３６の側面に形成する。
【００２０】
　次に、図１（ｃ）に示す様に、ＴＥＯＳを原料ガスとし堆積温度が７００℃である減圧ＣＶＤ法で、膜厚が１０ｎｍのＳｉＯ2膜４２を堆積させる。そして、２０ｋｅＶの加速エネルギー及び３×１０15／ｃｍ2のドーズ量でＰＭＯＳチャネル領域３４にＢＦ2+を選択的にイオン注入し、更に、１０００℃、１０秒間の高速熱処理でＢを活性化させて、ソース／ドレインとしての高濃度の拡散層４３を形成する。
【００２１】
　なお、ＳｉＯ2膜４２によって、ＢＦ2+のイオン注入時のチャネリングが抑制される。また、ＢＦ2+はＰＭＯＳチャネル領域３４上の多結晶Ｓｉ膜３６にもイオン注入されるので、ＰＭＯＳチャネル領域３４上にはＰ+型のゲート電極が形成される。
【００２２】
　次に、図２（ａ）に示す様に、ＨＦ溶液によってＳｉＯ2膜４２を除去した後、２０ｋｅＶの加速エネルギー及び３×１０15／ｃｍ2のドーズ量でＮＭＯＳチャネル領域３３にＰｈｏｓ+を選択的にイオン注入する。この時、ＮＭＯＳチャネル領域３３におけるＳｉ基板３１の表面及び多結晶Ｓｉ膜３６の表面が非晶質化される。
【００２３】
　その後、Ｎ2中における６５０℃、１時間の熱処理を行うことによって、非晶質化されているＳｉ基板３１の表面及び多結晶Ｓｉ膜３６の表面を再結晶化させると共に、Ｐｈｏｓを活性化させてソース／ドレインとしての高濃度の拡散層４４を形成する。
【００２４】
　なお、Ｐｈｏｓ+はＮＭＯＳチャネル領域３３上の多結晶Ｓｉ膜３６にもイオン注入されるので、ＮＭＯＳチャネル領域３３上にはＮ+型のゲート電極が形成される。その後、Ｔｉ膜４５をスパッタ法で全面に堆積させる。
【００２５】
　次に、６５０℃、３０秒間の高速熱処理によって、Ｓｉ基板３１及び多結晶Ｓｉ膜３６とＴｉ膜４５との接触部でこれらを反応させて、Ｓｉ基板３１及び多結晶Ｓｉ膜３６の表面部にＴｉＳｉx膜を形成する。そして、ＳｉＯ2膜３２、４１上に残った未反応のＴｉ膜４５をＨ2ＳＯ4／Ｈ2Ｏ2で除去する。
【００２６】
　その後、再び、８００℃、３０秒間の高速熱処理を行って、図２（ｂ）に示す様に、Ｓｉ基板３１及び多結晶Ｓｉ膜３６の表面部に自己整合的に、低抵抗のＴｉＳｉx膜４６を形成する。
【００２７】
　次に、図２（ｃ）に示す様に、層間絶縁膜４７を形成し、ＴｉＳｉx膜４６に対するコンタクト孔４８を層間絶縁膜４７に開孔する。そして、Ａｌ配線５１を形成し、更に、従来公知の工程を実行して、ＮＭＯＳトランジスタ５２とＰＭＯＳトランジスタ５３とを有するＣＭＯＳトランジスタ５４を完成させる。
【００２８】
　ところで、図４に示す様に、１×１０15／ｃｍ2程度以上の高いドーズ量でＰｈｏｓをイオン注入すると、５５０℃程度の比較的低い温度の熱処理でもこのＰｈｏｓを高い割合で活性化させることができる。これは、高いドーズ量のイオン注入でＳｉ基板３１や多結晶Ｓｉ膜３６が効率的に非晶質化され、これらが再結晶化する際にＰｈｏｓが格子点に移動するためである。
【００２９】
　つまり、５５０℃程度以上の温度でＳｉ基板３１や多結晶Ｓｉ膜３６の再結晶化が始まって活性化が生じるので、比較的低い温度の熱処理でも、多結晶Ｓｉ膜３６を低抵抗化させたり、低抵抗の拡散層４４を形成したりすることができる。なお、以上の実施形態では、ゲート電極である多結晶Ｓｉ膜３６とソース／ドレインである拡散層４３、４４との両方の表面部にＴｉＳｉx膜４６を形成しているが、これらの一方の表面部にのみＴｉＳｉx膜４６を形成してもよい。
【００３０】
　また、以上の実施形態はデュアルゲート構造のＣＭＯＳトランジスタの製造に本発明を適用したものであるが、シングルゲート構造のＣＭＯＳトランジスタやＣＭＯＳトランジスタ以外の半導体装置の製造にも本発明を適用することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態の前半を工程順に示す側断面図である。
【図２】一実施形態の後半を工程順に示す側断面図である。
【図３】ＴｉＳｉx配線の幅とシート抵抗との関係を示すグラフである。
【図４】イオン注入したリンの熱処理温度と活性化率との関係を示すグラフである。
【図５】本発明の一従来形態を工程順に示す側断面図である。
【符号の説明】
【００３２】
　１１　　Ｓｉ基板
　４４　　拡散層
　４５　　Ｔｉ膜（金属）
　４６　　ＴｉＳｉx膜（金属化合物膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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