(57)【要約】【課題】信頼性が高く、高精度なパターニングが可能な電子デバイスの製造方法を提供する。【解決手段】被加工膜である導体膜３上に有機反射防止膜４を塗布した後、ｉ線、ＫｒＦまたはＡｒＦ等のレジスト５を形成する。レジスト５に露光および現像処理を行い、所定のパターン形状の開口５ａを形成し、開口５ａ内の有機反射防止膜４を除去する。そしてＳＯＧ溶液を塗布しベーキングを行うことにより塗布系絶縁膜６を形成し、レジスト５上面の塗布系絶縁膜６を除去する。その後、レジスト５及び有機反射防止膜４を除去することにより、導体膜３上に上記パターン形状の塗布系絶縁膜６であるマスクパターンが形成される。被加工膜である導体膜３のエッチングは、当該マスクパターンをマスクにしてのエッチングにより行う。【選択図】        図１
2004363371.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）パターニングの対象である被加工膜上に、反射防止膜及びレジストを順次形成する工程と、
（ｂ）露光および現像処理により前記レジストの所定の領域に開口を形成し、前記開口内の前記反射防止膜を除去する工程と、
（ｃ）前記開口が形成された前記レジスト上に所定の絶縁膜材料を塗布し、ベーキングを行うことにより塗布系絶縁膜を形成する工程と、
（ｄ）前記開口内以外の前記塗布系絶縁膜を除去する工程と、
（ｅ）前記レジストおよび前記反射防止膜を除去することにより、前記所定の領域に前記塗布系絶縁膜による第１マスクパターンを形成する工程と、
（ｆ）前記第１マスクパターンをマスクにして前記被加工膜をエッチングすることにより前記被加工膜のパターニングを行う工程とを備える
ことを特徴とする電子デバイスの製造方法。
【請求項２】
（ａ）パターニングの対象である被加工膜上に、反射防止膜及びレジストを順次形成する工程と、
（ｂ）露光および現像処理により、前記レジストの所定の領域に開口を形成する工程と、
（ｃ）前記開口が形成された前記レジスト上に所定の絶縁膜材料を塗布し、ベーキングを行うことにより塗布系絶縁膜を形成する工程と、
（ｄ）前記開口内以外の前記塗布系絶縁膜を除去する工程と、
（ｅ）前記レジストを除去することにより、前記所定の領域に前記塗布系絶縁膜による第１マスクパターンを形成する工程と、
（ｆ）前記第１マスクパターンをマスクにして前記反射防止膜および前記被加工膜をエッチングすることにより前記被加工膜のパターニングを行う工程とを備える
ことを特徴とする電子デバイスの製造方法。
【請求項３】
（ａ）パターニングの対象である被加工膜上に、ハードマスク、反射防止膜及びレジストを順次形成する工程と、
（ｂ）露光および現像処理により前記レジストの所定の領域に開口を形成し、前記開口内の前記反射防止膜を除去する工程と、
（ｃ）前記開口が形成された前記レジスト上に所定の絶縁膜材料を塗布し、ベーキングを行うことにより塗布系絶縁膜を形成する工程と、
（ｄ）前記開口内以外の前記塗布系絶縁膜を除去する工程と、
（ｅ）前記レジストおよび前記反射防止膜を除去することにより、前記所定の領域に前記塗布系絶縁膜による第１マスクパターンを形成する工程と、
（ｆ）前記第１マスクパターンをマスクにして、前記ハードマスクをエッチングすることにより前記所定の領域に前記ハードマスクによる第２マスクパターンを形成する工程と、
（ｇ）前記第２マスクパターンをマスクにして、前記被加工膜をエッチングすることにより前記被加工膜のパターニングを行う工程とを備える
ことを特徴とする電子デバイスの製造方法。
【請求項４】
（ａ）パターニングの対象である被加工膜上に、ハードマスク、反射防止膜及びレジストを順次形成する工程と、
（ｂ）露光および現像処理により、前記レジストの所定の領域に開口を形成する工程と、
（ｃ）前記開口が形成された前記レジスト上に所定の絶縁膜材料を塗布し、ベーキングを行うことにより塗布系絶縁膜を形成する工程と、
（ｄ）前記開口内以外の前記塗布系絶縁膜を除去する工程と、
（ｅ）前記レジストを除去することにより、前記所定の領域に前記塗布系絶縁膜による第１マスクパターンを形成する工程と、
（ｆ）前記第１マスクパターンをマスクにして、前記反射防止膜および前記ハードマスクをエッチングすることにより前記所定の領域に前記ハードマスクによる第２マスクパターンを形成する工程と、
（ｇ）前記第２マスクパターンをマスクにして、前記被加工膜をエッチングすることにより前記被加工膜のパターニングを行う工程とを備える
ことを特徴とする電子デバイスの製造方法。
【請求項５】
請求項１から請求項４のいずれかに記載の電子デバイスの製造方法であって、
（ｈ）前記工程（ｆ）よりも前に行われ、前記第１マスクパターンをシュリンクさせる工程をさらに備える
ことを特徴とする電子デバイスの製造方法。
【請求項６】
請求項１から請求項４のいずれかに記載の電子デバイスの製造方法であって、
（ｉ）前記工程（ｃ）よりも前に行われ、前記開口が形成されたレジストをシュリンクさせる工程をさらに備える
ことを特徴とする電子デバイスの製造方法。
【請求項７】
請求項１から請求項６のいずれかに記載の電子デバイスの製造方法であって、
前記反射防止膜は、有機反射防止膜である
ことを特徴とする電子デバイスの製造方法。
【請求項８】
請求項１から請求項６のいずれかに記載の電子デバイスの製造方法であって、
前記反射防止膜は、無機反射防止膜である
ことを特徴とする電子デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子デバイスの製造方法に関するものであり、特に、微細パターンを形成するためのパターニングに関するものである。
【０００２】
【従来の技術】
半導体デバイスをはじめとする電子デバイスの構造の微細化に伴い、フォトリソグラフィー工程に用いられるレジストとして、ＫｒＦレジストやＡｒＦレジスト等が使用されている。それにより高い解像度を得ることができるが、それらのレジストは比較的エッチング耐性が低いため、例えばパターニング対象である被加工膜が厚い場合には使用し難い。レジストのエッチング耐性を向上させるための最も簡単な手法として、レジストの膜厚を厚くすることが考えられるが、レジストが厚くなると充分な解像度が得られなくなる。
【０００３】
この問題の解決に有効な手法として、３層レジストを用いたパターン形成方法がある（例えば特許文献１，２）。３層レジストを用いたパターン形成方法（以下「３層レジスト法」と称する）は次のような手順で行われる。まず、パターニング対象である被加工膜上に下層レジスト、中間層、上層レジストを順次形成する。下層レジストにはプラズマ耐性に優れたフォトレジスト等が、中間層にはスピンオングラス（ＳＯＧ）等の塗布系絶縁膜が、上層レジストに高解像度が得られるＫｒＦレジストやＡｒＦレジスト等が、それぞれ用いられる。
【０００４】
そして上層レジストにパターン露光を行なってレジストパターンを形成した後、それをマスクにして中間層をエッチングすることで中間層にパターンの転写を行う。さらにその中間層をマスクにして下層レジストをエッチングすることで下層レジストにパターンの転写を行なう。最後に、下層レジストパターンを用いて被加工膜をエッチングすることにより、被加工膜のパターニングが完了する。
【０００５】
この手法によれば、上層レジストとしてＫｒＦレジストやＡｒＦレジストを用い、エッチング耐性の優れた下層レジストパターンを得ることができる。即ち、高解像度で且つエッチング耐性の高いマスクパターンを得ることができ、微細パターンの形成に有効である。
【０００６】
さらに、被加工膜と下層レジストとの間にシリコン窒化膜等のハードマスクを設ける手法もある（例えば特許文献３）。その場合は、下層レジストにパターン転写した後、下層レジストパターンを用いてさらにハードマスクにパターン転写する。そして被加工膜のパターニングのためのエッチングの際には、当該ハードマスクをマスクに使用する。つまり、上記３層レジスト法よりもさらにエッチング耐性の優れたマスクパターンを得ることができ、被加工膜の膜厚が厚い場合や、被加工膜と下層レジストとの充分なエッチング選択性が得られない場合に有効である。
【０００７】
【特許文献１】
特開２００２−１９８２９５号公報（第３−２０頁、第１図）
【特許文献２】
特開２００２−３７２７８７号公報（第３−４頁、第２図）
【特許文献３】
特開２００２−２７０５８４号公報（第５−８頁、第１図）
【０００８】
【発明が解決しようとする課題】
上記の３層レジスト法には、以下のような課題が挙げられる。まず第１に、下層レジストに使用されるフォトレジストはＳＯＧ等の塗布系絶縁膜などに比べ密着性が悪い。そのため、下層レジストをマスクとした被加工膜（或いはハードマスク）のドライエッチング工程において、下層レジストと被加工膜（或いはハードマスク）との間で膜剥がれが起こりやすい。
【０００９】
第２に、中間層として用いられるＳＯＧは比較的反射率が高いため、上層レジストの露光工程においてハレーションが起こり、パターニングマージンが低下してしまう。
【００１０】
第３に、中間層をマスクにして下層レジストのエッチングを行う際に、中間層における膜厚不足や下層レジストとの選択比不足、あるいはエッチャントの過剰に起因して、下層レジスト側面が過度にエッチングされてしまう。それにより、被加工膜のパターニングの仕上がり寸法が小さくなる、いわゆるＣＤ（Ｃｒｉｔｉｃａｌ
Ｄｉｍｅｎｓｉｏｎ）ロスの問題が発生する。
【００１１】
本発明は以上のような課題を解決するためになされたものであり、被加工膜（或いはハードマスク）のエッチングの際のマスク剥がれ、露光工程に起因するパターニングマージンの低下、被加工膜のＣＤロスの発生を抑えることにより、高い信頼性で高精度なパターニングが可能な電子デバイスの製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の第１の局面に係る電子デバイスの製造方法は、（ａ）パターニングの対象である被加工膜上に、反射防止膜及びレジストを順次形成する工程と、（ｂ）露光および現像処理により前記レジストの所定の領域に開口を形成し、前記開口内の前記反射防止膜を除去する工程と、（ｃ）前記開口が形成された前記レジスト上に所定の絶縁膜材料を塗布し、ベーキングを行うことにより塗布系絶縁膜を形成する工程と、（ｄ）前記開口内以外の前記塗布系絶縁膜を除去する工程と、（ｅ）前記レジストおよび前記反射防止膜を除去することにより、前記所定の領域に前記塗布系絶縁膜による第１マスクパターンを形成する工程と、（ｆ）前記第１マスクパターンをマスクにして前記被加工膜をエッチングすることにより前記被加工膜のパターニングを行う工程とを備える。
【００１３】
第２の局面に係る電子デバイスの製造方法は、（ａ）パターニングの対象である被加工膜上に、反射防止膜及びレジストを順次形成する工程と、（ｂ）露光および現像処理により、前記レジストの所定の領域に開口を形成する工程と、（ｃ）前記開口が形成された前記レジスト上に所定の絶縁膜材料を塗布し、ベーキングを行うことにより塗布系絶縁膜を形成する工程と、（ｄ）前記開口内以外の前記塗布系絶縁膜を除去する工程と、（ｅ）前記レジストを除去することにより、前記所定の領域に前記塗布系絶縁膜による第１マスクパターンを形成する工程と、（ｆ）前記第１マスクパターンをマスクにして前記反射防止膜および前記被加工膜をエッチングすることにより前記被加工膜のパターニングを行う工程とを備える。
【００１４】
第３の局面に係る電子デバイスの製造方法は、（ａ）パターニングの対象である被加工膜上に、ハードマスク、反射防止膜及びレジストを順次形成する工程と、（ｂ）露光および現像処理により前記レジストの所定の領域に開口を形成し、前記開口内の前記反射防止膜を除去する工程と、（ｃ）前記開口が形成された前記レジスト上に所定の絶縁膜材料を塗布し、ベーキングを行うことにより塗布系絶縁膜を形成する工程と、（ｄ）前記開口内以外の前記塗布系絶縁膜を除去する工程と、（ｅ）前記レジストおよび前記反射防止膜を除去することにより、前記所定の領域に前記塗布系絶縁膜による第１マスクパターンを形成する工程と、（ｆ）前記第１マスクパターンをマスクにして、前記ハードマスクをエッチングすることにより前記所定の領域に前記ハードマスクによる第２マスクパターンを形成する工程と、（ｇ）前記第２マスクパターンをマスクにして、前記被加工膜をエッチングすることにより前記被加工膜のパターニングを行う工程とを備える。
【００１５】
第４の局面に係る電子デバイスの製造方法は、（ａ）パターニングの対象である被加工膜上に、ハードマスク、反射防止膜及びレジストを順次形成する工程と、（ｂ）露光および現像処理により、前記レジストの所定の領域に開口を形成する工程と、（ｃ）前記開口が形成された前記レジスト上に所定の絶縁膜材料を塗布し、ベーキングを行うことにより塗布系絶縁膜を形成する工程と、（ｄ）前記開口内以外の前記塗布系絶縁膜を除去する工程と、（ｅ）前記レジストを除去することにより、前記所定の領域に前記塗布系絶縁膜による第１マスクパターンを形成する工程と、（ｆ）前記第１マスクパターンをマスクにして、前記反射防止膜および前記ハードマスクをエッチングすることにより前記所定の領域に前記ハードマスクによる第２マスクパターンを形成する工程と、（ｇ）前記第２マスクパターンをマスクにして、前記被加工膜をエッチングすることにより前記被加工膜のパターニングを行う工程とを備える。
【００１６】
【発明の実施の形態】
以下の実施の形態においては、パターニングの例として半導体デバイスにおけるゲート配線の形成工程を示す。但し、本発明の適用はそれに限定されるものではない。
【００１７】
＜実施の形態１＞
図１および図２は本発明の実施の形態１に係る電子デバイスの製造方法を用いたゲート配線の形成工程を示す図である。以下、これらの図に沿って、本実施の形態に係る電子デバイスの製造方法を説明する。まず、半導体基板１上に例えば熱酸化膜やＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）膜等のゲート絶縁膜２を形成し、その上に膜厚１５０〜５００ｎｍ程度のドープトポリシリコン導体膜３を形成する。導体膜３はパターニング対象である被加工膜であり、本実施の形態ではこれをパターニングしてゲート配線を形成する。導体膜３の材料としては、ポリシリコンの他、ＷＳｉやＷ等でもよい。
【００１８】
続いて導体膜３の上に、膜厚５０〜１００ｎｍ程度の写真製版用の有機反射防止膜４を塗布し、その上に膜厚２００〜５００ｎｍ程度のｉ線、ＫｒＦまたはＡｒＦ等のレジスト５を塗布する。このときレジスト５は有機反射防止膜４よりも厚く形成する。そしてレジスト５に対しステッパもしくはスキャナーを用いて露光および現像処理を行い、当該レジスト５を、最終的に形成したいゲート配線パターンの反転パターン形状に加工する。言い換えれば、レジスト５にゲート配線パターン形状の開口５ａを形成する（図１（ａ））。この露光工程において、レジスト５の下地は反射防止膜４であるので、ハレーション等によるパターニングマージンの低下は防止されている。
【００１９】
そして例えば平行平板タイプのエッチャーにフッ化カーボン系ガス＋Ａｒ＋Ｏ２等のガスのエッチャントを用いたエッチングにより、レジスト５をマスクにして開口５ａ内の有機反射防止膜４の除去を行う（図１（ｂ））。このときエッチング終点検出技術を用いれば、オーバーエッチ量を安定させることができ、レジスト５の残膜厚を安定して制御することが可能である。
【００２０】
次いで、レジスト５の上から例えばＳＯＧ溶液を塗布し、２５０℃程度の温度でベーキングを行うことにより、塗布系絶縁膜６を形成する（図１（ｃ））。そして例えば平行平板タイプのエッチャーにフッ化カーボン系ガス＋Ａｒ＋Ｏ２等のガスをエッチャントに用いたエッチングにより、レジスト５上面の（即ち、開口５ａ内以外の）塗布系絶縁膜６を除去する（図１（ｄ））。塗布系絶縁膜６のエッチングの際、レジスト５の上面が露出した時点をエッチング終点として検出することで、開口５ａ内に残留する塗布系絶縁膜６のリセス量を抑制することができる。また、この工程（レジスト５上面の塗布系絶縁膜６を除去する工程）は、アンモニア系あるいはＫＯＨベースのスラリーを用いたＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）プロセスによる研磨により、レジスト５の上面を露出させることで行ってもよい。
【００２１】
次いで、Ｏ２プラズマアッシング、硫酸過水等によるウェット処理あるいはＯ２ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）プロセスを用いて、レジスト５及び有機反射防止膜４を順次除去する（図２（ａ））。それにより導体膜３上に、ゲート配線パターン形状の塗布系絶縁膜６である第１マスクパターン６ａが形成される。
【００２２】
そして第１マスクパターン６ａをマスクにして、被加工膜である導体膜３のエッチングを行うことで、導体膜３をパターニングしてゲート配線３ａを形成する（図２（ｂ））。第１マスクパターン６ａを構成するＳＯＧ等の塗布系絶縁膜は、従来の３層レジスト法の下層レジストとして使用されるフォトレジストに比べ密着性が高い。また、第１マスクパターン６ａは導体膜３上に直接形成されているので、導体膜３のドライエッチング工程におけるマスク剥がれの発生は抑えられる。また、この導体膜３のパターニング工程に、例えば平行平板、ＥＣＲ、ＨＤＰ等のドライエッチャーにＣｌ２＋Ｏ２ガス或いはＨＢｒガス等のエッチャントを用いた高選択比プロセスを使用することにより、ＣＤロスの小さいパターニングを行うことができる。さらに、上記図１（ｄ）から分かるように、塗布系絶縁膜６による第１マスクパターン６ａは、開口５ａの深さに応じた膜厚となるので厚く形成することができ、マスクの膜厚不足に起因するＣＤロスも抑えられる。
【００２３】
最後に、ゲート配線３ａ上の第１マスクパターン６ａを除去することで、当該ゲート配線３ａの形成が完了する（図２（ｃ））。例えば、ＨＦ：ＮＨ４Ｆ＝１：１５のＢＨＦ（Ｂｕｆｆｅｒ−ＨＦ）によるウェット処理により、ゲート配線３ａおよびゲート絶縁膜２に対して高い選択比で第１マスクパターン６ａ（ＳＯＧ）のみを除去することが可能である。この工程によってゲート配線３ａ上面が露出するため、その後の工程でゲート配線３ａ上部をシリサイド化する（例えばＣｏＳｉを形成する）ケースにも適応できる。
【００２４】
以上説明したように、本実施の形態によれば、レジスト５の下地は反射防止膜４であるので、露光工程におけるハレーション等によるパターニングマージンの低下を防止することができる。また、導体膜３のエッチング工程におけるマスクは、当該導体膜３上に直接形成された密着性の高い第１マスクパターン６ａであるので、当該エッチング工程におけるマスク剥がれの発生を抑えることができる。また、３層レジスト法と異なり、下層レジストを用いていないため、下層レジスト側面の過度なエッチングによるＣＤロスの問題は伴わない。従って、高い信頼性で高精度なパターニングを行うことが可能である。
【００２５】
＜実施の形態２＞
図３は実施の形態２に係る電子デバイスの製造方法を用いたゲート配線の形成工程を示す図である。この図において、図１および図２と同様の要素には同一符号を付してあるので、ここでの詳細な説明は省略する。以下、本実施の形態に係る電子デバイスの製造方法について説明する。
【００２６】
まず、実施の形態１で図１（ａ）〜（ｄ）を用いて説明した工程と同様にして、導体膜３の上に、ゲート配線パターン形状の塗布系絶縁膜６である第１マスクパターン６ａを形成する（図３（ａ））。そして、当該第１マスクパターン６ａの表面をエッチングすることにより、その寸法を細らせシュリンクさせる（図３（ｂ））。第１マスクパターン６ａがＳＯＧの場合、例えばＣＦ４＋Ｏ２等のガスを用いた等方性ドライエッチングや、ＨＦを用いたウェット処理により行う。
【００２７】
そして、シュリンクした第１マスクパターン６ａをマスクにして、導体膜３のエッチングを行うことで、ゲート配線３ａを形成する（図３（ｃ））。最後に、ゲート配線３ａ上の第１マスクパターン６ａを除去し、ゲート配線３ａの形成が完了する（図３（ｄ））。形成されたゲート配線３ａは、実施の形態１のそれよりも細線化される。
【００２８】
このように本実施の形態によれば、導体膜３のパターニングの前に第１マスクパターンをシュリンクさせるので、ゲート配線３ａの仕上がり寸法の線幅を細くすることができる。なお、実施の形態１と同様の効果が得られることは明らかである。
【００２９】
＜実施の形態３＞
図４および図５は、実施の形態３に係る電子デバイスの製造方法を用いたゲート配線の形成工程を示す図である。この図においても図１および図２と同様の要素には同一符号を付してある。以下、本実施の形態に係る電子デバイスの製造方法について説明する。
【００３０】
まず、実施の形態１と同様にして、半導体基板１上にゲート絶縁膜２、導体膜３、有機反射防止膜４、レジスト５を形成する。そしてレジスト５に対し露光現像処理を行い、ゲート配線パターン形状の開口５ａを形成する（図４（ａ））。
【００３１】
そして平行平板タイプのエッチャーにフッ化カーボン系ガス＋Ａｒ＋Ｏ２等のガスのエッチャントを用いたエッチングにより、レジスト５をマスクにして開口５ａ内の有機反射防止膜４の除去を行う。本実施の形態では、このとき例えばＯ２ガス流量を実施の形態１のときよりも大きめに設定することによって、故意にレジスト５の表面のエッチング量を増加させる。その結果、図４（ｂ）の如く、レジスト５はシュリンクし、それに対応して有機反射防止膜４の幅も実施の形態１よりも狭くなる。言い換えれば、レジスト５に形成する開口５ａの幅が広くなる。
【００３２】
以降は実施の形態１と同様に、レジスト５上に塗布系絶縁膜６を形成し（図４（ｃ））、レジスト５上面の塗布系絶縁膜６を除去する（図４（ｄ））。次いで、レジスト５及び有機反射防止膜４を除去することで、導体膜３上にゲート配線パターン形状の塗布系絶縁膜６である第１マスクパターン６ａを形成する（図５（ａ））。当該第１マスクパターン６ａの線幅は、実施の形態１のそれよりも広くなる。
【００３３】
そして、その第１マスクパターン６ａをマスクにして導体膜３のエッチングを行うことで導体膜３パターニングし、ゲート配線３ａを形成する（図５（ｂ））。最後に、ゲート配線３ａ上の第１マスクパターン６ａを除去し、当該ゲート配線３ａの形成が完了する（図５（ｃ））。結果として、ゲート配線３ａの線幅は実施の形態１のそれよりも広くなる。
【００３４】
このように本実施の形態によれば、塗布系絶縁膜６の形成前にレジスト５をシュリンクさせるので、ゲート配線３ａの仕上がり寸法の線幅を広くすることができる。なお、実施の形態１と同様の効果が得られることは明らかである。
【００３５】
＜実施の形態４＞
図６および図７は、実施の形態４に係る電子デバイスの製造方法を用いたゲート配線の形成工程を示す図である。この図においても図１および図２と同様の要素には同一符号を付してある。以下、本実施の形態に係る電子デバイスの製造方法について説明する。
【００３６】
まず、実施の形態１と同様にして、半導体基板１上にゲート絶縁膜２、導体膜３、有機反射防止膜４、レジスト５を形成する。そしてレジスト５に対し露光および現像処理を行い、ゲート配線パターン形状の開口５ａを形成する（図６（ａ））。
【００３７】
本実施の形態では、開口５ａ内の有機反射防止膜４のエッチングを行うことなく、ＳＯＧ溶液を塗布し、２５０℃程度の温度でベーキングを行うことにより塗布系絶縁膜６を形成する（図６（ｂ））。そしてレジスト５上面の塗布系絶縁膜６を除去する（図６（ｃ））。
【００３８】
次いでレジスト５及び有機反射防止膜４を順次除去することにより、導体膜３上にゲート配線パターン形状の塗布系絶縁膜６である第１マスクパターン６ａを形成する。このとき有機反射防止膜４の除去の際には第１マスクパターン６ａがマスクとなるため、第１マスクパターン６ａの底面には有機反射防止膜４が残存する（図７（ａ））。そして、その第１マスクパターン６ａをマスクにして導体膜３のエッチングを行うことで導体膜３パターニングし、ゲート配線３ａを形成する（図７（ｂ））。
【００３９】
そして、例えばＨＦ：ＮＨ４Ｆ＝１：１５のＢＨＦを用いるウェット処理により、ゲート配線３ａ上の第１マスクパターン６ａを除去し、最後にＯ２プラズマアッシングもしくは硫酸過水等のウェット処理を用いて有機反射防止膜４の除去を行うことで、当該ゲート配線３ａの形成が完了する（図７（ｃ））。
【００４０】
本実施の形態によれば、レジスト５をマスクにして開口５ａ内の有機反射防止膜４を除去する工程を省略したため、実施の形態１に比較してドライエッチングの回数を減らすことができ、本発明のパターニング工程の簡略化を図ることができる。また、露光現像処理が行われるレジスト５の下地は反射防止膜４であるので、露光工程におけるハレーション等によるパターニングマージンの低下を防止することができる。但し、導体膜３のエッチングのマスクとなる第１マスクパターン６ａは、図７（ａ）のように導体膜３上に有機反射防止膜４を介して形成される。よって、実施の形態１に比較すると当該エッチング工程におけるマスク剥がれの発生を抑える効果は小さくなると考えられる。
【００４１】
＜実施の形態５＞
実施の形態５では、例えば導体膜３の膜厚が３００〜１０００ｎｍ程度と厚く、上記実施の形態１〜４のフローではそのパターニングが困難な場合に有効な手法を提案する。即ち、導体膜３のエッチングのマスクとして機能するハードマスクを設ける。
【００４２】
図８および図９は本発明の実施の形態５に係る電子デバイスの製造方法を用いたゲート配線の形成工程を示す図である。この図においても図１および図２と同様の要素には同一符号を付してある。以下、本実施の形態に係る電子デバイスの製造方法について説明する。
【００４３】
まず、半導体基板１上にゲート絶縁膜２、導体膜３を形成し、その上に膜厚１００〜４００ｎｍ程度の例えばシリコン窒化膜等のハードマスク層７を形成する。続いてハードマスク層７の上に、有機反射防止膜４、レジスト５を形成する。そしてレジスト５に対し露光現像処理を行い、当該レジスト５にゲート配線パターン形状の開口５ａを形成する（図８（ａ））。このときレジスト５の下地は反射防止膜４であるので、露光工程におけるハレーション等によるパターニングマージンの低下は防止されている。
【００４４】
そして、レジスト５をマスクにして有機反射防止膜４の除去する（図８（ｂ））。その後レジスト５の上から絶縁膜材料を塗布し、ベーキングを行うことにより、塗布系絶縁膜６を形成する（図８（ｃ））。次いでレジスト５上面の（即ち、開口５ａ内以外の）塗布系絶縁膜６を除去し（図８（ｄ））、レジスト５及び有機反射防止膜４を同時に除去することで、導体膜３上にゲート配線パターン形状の塗布系絶縁膜６である第１マスクパターン６ａが形成される（図９（ａ））。
【００４５】
そして、例えば平行平板、ＥＣＲ、ＨＤＰ等のドライエッチャーにＣｌ２＋Ｏ２等のガスを用いた高選択比プロセス（選択比５〜４０程度）により、第１マスクパターン６ａをマスクにしてハードマスク層７のエッチングを行う。それにより、ゲート配線パターン形状の第２マスクパターン７ａが形成される（図９（ｂ））。第１マスクパターン６ａ（塗布系絶縁膜６）は、ハードマスク層７上に直接形成されており、且つ、比較的密着性が高い。よって、ハードマスク層７のドライエッチング工程におけるマスク剥がれの発生は抑えられている。
【００４６】
続いて、例えば平行平板、ＥＣＲ、ＨＤＰ等のドライエッチャーにＣｌ２＋Ｏ２、ＨＢｒ等のガスを用いて、第２マスクパターン７ａをマスクにして導体膜３のエッチングを行うことで導体膜３をパターニングし、ゲート配線３ａを形成する。このとき、ハードマスク層７はエッチング耐性が高く、且つ、充分に厚いので、導体膜３が厚い場合でもそのエッチングに充分耐えることが可能である。また導体膜３のエッチングの際に、塗布系絶縁膜６と導体膜３とのエッチング選択比を適当な値に設定することによって、当該エッチング中に塗布系絶縁膜６を自然消滅させる（図９（ｃ））。それにより塗布系絶縁膜６マスクの除去工程を別途設ける必要は無くなる。
【００４７】
それとは逆に、導体膜３のエッチングの際に、塗布系絶縁膜６が自然消滅しないよう塗布系絶縁膜６と導体膜３とエッチング選択比が高いプロセスを用い、その後に例えばＨＦ：ＮＨ４Ｆ＝１：１５のＢＨＦを用いたウェット処理で、第１マスクパターン６ａのみを除去してもよい。それにより、ゲート配線３ａ上に残るハードマスク層７（第２マスクパターン７ａ）を膜厚を高い精度で制御できる。なおゲート配線３ａ上の第２マスクパターン７ａは、半導体デバイスの構成に応じてデバイス中に残してもよいし、除去してもよい。
【００４８】
以上説明したように、本実施の形態によれば、露光現像処理が行われるレジスト５の下地は反射防止膜４であるので、露光工程におけるハレーション等によるパターニングマージンの低下を防止することができる。また、ハードマスク層７のエッチング工程におけるマスクは、当該ハードマスク層７上に直接形成された密着性の高い第１マスクパターン６ａであるので、当該エッチング工程におけるマスク剥がれの発生を抑えることができる。また、３層レジスト法と異なり、下層レジストを用いていないため、下層レジスト側面の過度なエッチングによるＣＤロスの問題は伴わない。従って、実施の形態１と同様に、高い信頼性で高精度なパターニングを行うことが可能である。
【００４９】
さらに本実施の形態における導体膜３のエッチングの際には、ハードマスク層７をパターニングした第２マスクパターン７ａがマスクにして使用されるので、導体膜３の膜厚が厚い場合に有効である。
【００５０】
本実施の形態では、実施の形態１の工程に対して導体膜３と有機反射防止膜４との間にハードマスク層７を設ける手法を示したが、例えば上記実施の形態２〜４に対しても適用可能であることは明らかである。即ち、上記実施の形態２〜４においても、導体膜３と有機反射防止膜４との間にハードマスク層７を設け、第１マスクパターン６ａをマスクにしてハードマスク層７をエッチングすることで導体膜３上に第２マスクパターン７ａを形成すればよい。それにより、導体膜３のエッチングのマスクにして第２マスクパターン７ａを用いることができる。
【００５１】
＜実施の形態６＞
本実施の形態は、実施の形態１〜５における有機反射防止膜４に代えて、例えばプラズマシリコン酸窒化膜（Ｐ−ＳｉＯＮ）等の無機反射防止膜を用いたものである。
【００５２】
図１０は実施の形態２に係る電子デバイスの製造方法を用いたゲート配線の形成工程を示す図である。この図においても、図１および図２と同様の要素には同一符号を付してある。以下、本実施の形態に係る電子デバイスの製造方法について説明する。ここでは、実施の形態４において有機反射防止膜４に代え、無機反射防止膜を用いた場合の工程を示す。
【００５３】
まず、有機反射防止膜４に代えて無機反射防止膜を使用することを除いて、実施の形態４と同様の工程により、半導体基板１上にゲート絶縁膜２、導体膜３、有機反射防止膜８、レジスト５を形成し、当該レジスト５にゲート配線パターン形状の開口５ａを形成する。そして開口５ａ内の無機反射防止膜８のエッチングを行わずに塗布系絶縁膜６を形成し、レジスト５上面の塗布系絶縁膜６を除去する（図１０（ａ））。
【００５４】
次いで、Ｏ２プラズマアッシング、硫酸過水等によるウェット処理あるいはＯ２ガスを用いたＲＩＥプロセスを用いて、レジスト５を除去する（図１０（ｂ））。それにより無機反射防止膜８上に、ゲート配線パターン形状の塗布系絶縁膜６による第１マスクパターン６ａが形成される。
【００５５】
そして、例えば平行平板、ＥＣＲ、ＨＤＰ等のドライエッチャーにＣｌ２＋Ｏ２等のガスを用い、第１マスクパターン６ａをマスクにして無機反射防止膜８および導体膜３のエッチングを行う。その結果、導体膜３をパターニングしたゲート配線３ａが形成される（図１０（ｃ））。次いで、例えばＨＦ：ＮＨ４Ｆ＝１：１５のＢＨＦを用いたウェット処理で、第１マスクパターン６ａを除去する（図１０（ｄ））。
【００５６】
ここで、実施の形態４では有機反射防止膜４を用いていたため、最終的に半導体デバイス内に当該有機反射防止膜４が残らないようにゲート配線３ａ上の有機反射防止膜４を除去する必要があった。しかし、本実施の形態では絶縁性の高い無機反射防止膜８を用いているので、ゲート配線３ａ上の無機反射防止膜８を除去せずに半導体デバイス内に残存させることも可能である。即ち、半導体デバイスの形成工程を簡略化することが可能である。また、写真製版時のプロセスによっては、有機反射防止膜４を用いたケースよりも高い解像度を得ることができ、パターニングマージンを向上させることができる場合もある。
【００５７】
なお、ゲート配線３ａ形成後に無機反射防止膜８を除去してもよいことは言うまでも無い。また、例えば実施の形態１ににおいて、有機反射防止膜４に代えて無機反射防止膜８を用いた場合は、ゲート配線３ａを形成した時点でその上部には無機反射防止膜８は残存しないため、除去するまでもない。
【００５８】
また、本実施の形態に上記実施の形態５を適用し、導体膜３と無機反射防止膜８との間にハードマスク層７を設ける場合、第２マスクパターン７ａの形成後にもその上面に無機反射防止膜８が残留するので、第２マスクパターン７ａの実効的な膜厚を厚くするようにも機能する。
【００５９】
以上説明した実施の形態においては、本発明を半導体デバイスの製造に適用した例を示した。しかし、本発明の適用の範囲はそれに限定されるものではない。半導体デバイスだけでなく、例えば、液晶デバイスや薄膜磁気ヘッドなど、その製造工程にパターニング工程を含む電子デバイス一般に広く適用可能である。
【００６０】
【発明の効果】
以上説明したように、本発明に係る電子デバイスの製造方法によれば、レジストの下地は反射防止膜であるので、レジストの露光工程におけるハレーション等によるパターニングマージンの低下を防止することができる。また、３層レジスト法と異なり、下層レジストを用いていないため、下層レジスト側面の過度なエッチングによるＣＤロスの問題は伴わない。従って、高い信頼性で高精度なパターニングを行うことが可能である。
【００６１】
特に第１の局面では、被加工膜のエッチング工程では、当該被加工膜上に直接形成された密着性の高い第１マスクパターンであるので、当該エッチング工程におけるマスク剥がれの発生を抑えることができる。また第２の局面では、第１の局面に対して、ドライエッチングの回数を減らすことができ、工程の簡略化を図ることができる。
【００６２】
また、第３の局面では、被加工膜のエッチング工程におけるマスクはハードマスクによる第２マスクパターンであるので、例えば導体膜３の膜厚が厚い場合など、加工が困難な被加工膜のパターニングが可能である。当該第２マスクパターンの形成するためのエッチング工程におけるマスクは、密着性の高い第１マスクパターンであるので、当該エッチング工程におけるマスク剥がれの発生を抑えられる。また第４の局面では、第３の局面に対して、ドライエッチングの回数を減らすことができ、工程の簡略化を図ることができる。
【図面の簡単な説明】
【図１】実施の形態１に係る電子デバイスの製造方法によるゲート配線の形成工程を示す図である。
【図２】実施の形態１に係る電子デバイスの製造方法によるゲート配線の形成工程を示す図である。
【図３】実施の形態２に係る電子デバイスの製造方法によるゲート配線の形成工程を示す図である。
【図４】実施の形態３に係る電子デバイスの製造方法によるゲート配線の形成工程を示す図である。
【図５】実施の形態３に係る電子デバイスの製造方法によるゲート配線の形成工程を示す図である。
【図６】実施の形態４に係る電子デバイスの製造方法によるゲート配線の形成工程を示す図である。
【図７】実施の形態４に係る電子デバイスの製造方法によるゲート配線の形成工程を示す図である。
【図８】実施の形態５に係る電子デバイスの製造方法によるゲート配線の形成工程を示す図である。
【図９】実施の形態５に係る電子デバイスの製造方法によるゲート配線の形成工程を示す図である。
【図１０】実施の形態６に係る電子デバイスの製造方法によるゲート配線の形成工程を示す図である。
【符号の説明】
１  半導体基板、２  ゲート絶縁膜、３  導体膜、３ａ  ゲート配線、４  有機反射防止膜、５  レジスト、５ａ  開口、６  塗布系絶縁膜、６ａ  第１マスクパターン、７  ハードマスク層、７ａ  第２マスクパターン、８  無機反射防止膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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