(57)【要約】【課題】この発明は、クロストーク現象によって引き起こされる半導体集積回路における性能劣化の問題を回避することができるレイアウトを提供することを目的とする。【解決手段】この発明は、少なくとも１つの半導体素子を含む半導体集積回路において、その内部に配線される並行配線（１〜９）は、配線数分のトラックに加え、ダミートラックを１本以上備え、前記ダミートラックを用いて並行配線をスイッチ部分で切り替えて配線することを特徴とする。【選択図】  図７
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【特許請求の範囲】
【請求項１】
少なくとも１つの半導体素子を含む半導体集積回路において、その内部に配線される並行配線は、配線数分のトラックに加え、ダミートラックを１本以上備え、前記ダミートラックを用いて並行配線をスイッチして配線することを特徴としたクロストークを考慮した半導体集積回路装置。
【請求項２】
Ｎビットの並行配線において、Ｎ＋１＝３ａ＋ｂとし、任意の配線長をトラック数で分割し、その１分割数を１ステップとし、ｂが０、１、２のそれぞれの値となるとき、３分割目のステップ数、２分割目のステップ数、１分割目のステップ数は、
ｂ＝０の時は、
（３分割目のステップ数、２分割目のステップ数、１分割目のステップ数）＝（ａ、ａ、ａ）
ｂ＝１の時は、
（３分割目のステップ数、２分割目のステップ数、１分割目のステップ数）＝（ａ、ａ、（ａ＋１））
ｂ＝２の時は、
（３分割目のステップ数、２分割目のステップ数、１分割目のステップ数）＝（ａ、（ａ＋１）、（ａ＋１））
を満たし、
前記ダミートラックは、１ステップで違うトラックに移動するとともに、第１から第３分割において、そのステップ数内で、前記ダミートラックが３トラックずつ同一方向にシフトすることを特徴とする請求項１に記載のクロストークを考慮した半導体集積回路装置。
【請求項３】
前記第１ないし第３分割で、前記ダミートラックのシフト方向を逆方向にすることを特徴とする請求項２に記載のクロストークを考慮した半導体集積回路装置。
【請求項４】
（並行配線数（Ｎ）＋１のステップ数）を１つの単位とし、配線トラック数（Ｎ＋１）回繰り返すことを特徴とする請求項２または３に記載のクロストークを考慮した半導体集積回路装置。
【請求項５】
バス配線にダミートラックを最外配線トラックを除く配線トラックに１本含み配線させ、配線後の回路検証において不具合の検出されたときは、そのダミートラックを用いることで、回路検証を満足するように修正することを特徴とした請求項１乃至４のいずれかに記載のクロストークを考慮した半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置、特に、この回路内におけるクロストークを考慮した配線構造に関する。
【０００２】
【従来の技術】
近年、半導体集積回路は、更なる高集積化および高速動作を望まれ、その要求はますます高まっている。その高集積化に伴う微細プロセスでは、デバイス同士を接続する配線間隔が狭くなる。
【０００３】
図１は、半導体集積回路装置のメタル配線構造を示す断面図である。この図１に示すように、ボトムのメタル１１とトップのメタル１２の間には、酸化シリコン（ＳＩＯ２）等の絶縁材料１３があり、電気的に絶縁されている。このメタル１１、１２間には配線１４が設けられている。この配線１４の幅はＷ、配線間の距離はＳである。斜線部で示した配線１４（ａ）は、その配線１４（ａ）に隣接する配線１４、４との間に寄生容量Ｃｃが存在する。
【０００４】
図２は、クロストーク現象の生じやすい回路の例を示す回路図、図３は、クロストーク現象の概念的な波形を示す波形図である。図３（ａ）は、ノードａの波形、（ｂ）は、ノードｂの波形である。
【０００５】
影響を与えるネット（Ａｇｇｒｅｓｓｏｒ）であるノードａと、影響を受けるネット（Ｖｉｃｔｉｍ）であるノードｂが異なる極性へ同時にスイッチした場合に、ノードｂはノードａの影響を受けることで遅延値の増大を及ぼす（図３のｘ１参照）。また、影響を受けるネットであるノードｂが一定のある極性を持っているときに影響を与えるネット（Ａｇｇｒｅｓｓｏｒ）が、異なる極性にスイッチしたときにノイズが生じたりする（図３のｘ２参照）。
【０００６】
このように、ある配線が、隣接する配線の影響を受けることをクロストークと呼ぶ。このクロストークは、ノードａとノードｂ間の配線容量の大きさに比例して影響が増す。
【０００７】
一方、バス（Ｂｕｓ）配線は、配線遅延を一律にしたい等の思惑より、図４に示すように、ブロック４０と４１間を例えば、８ビットの場合、配線１から８を並行して配線することが多い。この様な並行配線方法は、前述のクロストークの影響が大きい。
【０００８】
容易に考えられるクロストーク回避手段として、図５に示すように、バス配線を配線スイッチ時に入れ替える方法もある。ただし、この方法は、直線的なバス配線では用いることができない上、無理に適応すると著しい配線遅延（Ｄｅｌａｙ）および配線コストの増大を引き起こす原因となる。
【０００９】
さらに、他の回避手法として、配線層を変更する方法もある。通常のレイアウトでは、配線の優先方向はその収束性から通常決まっているのが慣例である。図６（ｃ）に示す例では、メタルＭ１、Ｍ３、Ｍ５は図中左右方向、Ｍ２、Ｍ４、Ｍ６は図中上下方向とする。図６（ａ）のように、配線層を変更すると、それを満たすように配線層を使用すると２層の配線層が必要である。図６（ａ）のＡで囲む部分は、同（ｂ）に示すように、２つのビアホール６３、６４で配線層を接続する。この方法でも著しい配線コストの増大をまねく。特に、違う層からのバス配線の接続ポイントでは、その配線の乗り換え時に中間的な配線を用いることが必要となり、配線コストはますます増大してしまう。
【００１０】
また、ノードの極性を考慮または利用し、クロストークの影響を回避する手法が開示されている（例えば、特許文献１、特許文献２参照）。
【００１１】
【特許文献１】
特開平５−７４９３９号公報
【特許文献２】
特開平１０−３０８４５１号公報
【００１２】
【発明が解決しようとする課題】
上記した特許文献１または２に記載された手法は、ノードの極性が規則的に変化するところにしか用いられず、ランダムに変更する信号同士に対しての効果は低いという問題がある。
【００１３】
この発明は、上記の事情を鑑みなされたものにして、これらのクロストーク現象によって引き起こされる半導体集積回路における性能劣化の問題を回避することができるレイアウトを提供することを目的とする。
【００１４】
【課題を解決するための手段】
この発明は、少なくとも１つの半導体素子を含む半導体集積回路において、その内部に配線される並行配線は、配線数分のトラックに加え、ダミートラックを１本以上備え、前記ダミートラックを用いて並行配線をスイッチして配線することを特徴とする。
【００１５】
上記した構成によれば、並行配線におけるクロストーク問題を、著しい面積の増大なく緩和することができる。特に、６本以上の並行配線群に対し効果が高く、長距離な直線配線に対して効果が高い。長距離な配線では、スイッチするときの配線遅延は、その全体の遅延値に対し非常に少なく、回路動作的な問題も起きないと予測できる。例えば、８本の配線の場合、同一隣接配線の同じ組み合わせが最大で約５／８にすることができる。
【００１６】
さらに、この発明は、Ｎビットの並行配線において、Ｎ＋１＝３ａ＋ｂとし、任意の配線長をトラック数で分割し、その１分割数を１ステップとし、ｂが０、１、２のそれぞれの値となるとき、３分割目のステップ数、２分割目のステップ数、１分割目のステップ数は、
ｂ＝０の時は、
（３分割目のステップ数、２分割目のステップ数、１分割目のステップ数）＝（ａ、ａ、ａ）
ｂ＝１の時は、
（３分割目のステップ数、２分割目のステップ数、１分割目のステップ数）＝（ａ、ａ、（ａ＋１））
ｂ＝２の時は、
（３分割目のステップ数、２分割目のステップ数、１分割目のステップ数）＝（ａ、（ａ＋１）、（ａ＋１））
を満たし、
前記ダミートラックは、１ステップで違うトラックに移動するとともに、第１から第３分割において、そのステップ数内で、前記ダミートラックが３トラックずつ同一方向にシフトすることを特徴とする。
【００１７】
上記した構成は、特に配線スイッチが多い場合に有効である。８本の配線の場合、同一隣接配線の同じ組み合わせが最大で１６／７２（２／９）にすることができる。
【００１８】
更に、この発明は、前記第１ないし第３分割で、前記ダミートラックのシフト方向を逆方向にすることを特徴とする。
【００１９】
上記した構成によれば、並行配線の各々の配線遅延を均一にすることが可能である。
【００２０】
また、この発明は、（並行配線数（Ｎ）＋１のステップ数）を１つの単位とし、配線トラック数（Ｎ＋１）回繰り返すように構成することを特徴とする。
【００２１】
また、この発明は、バス配線にダミートラックを最外配線トラックを除く配線トラックに１本含み配線させ、配線後の回路検証において不具合の検出されたときは、そのダミートラックを用いることで、回路検証を満足するように修正するように構成すると良い。
【００２２】
上記した構成によれば、レイアウト生成全行程後に、クロストークの影響をその他の配線に影響なく比較的簡単に緩和することができる。
【００２３】
【発明の実施の形態】
以下、この発明の実施の形態を図に基づいて説明する。図７は、この発明の第１の実施形態として最も基本的な８ビット（ｂｉｔ）バス配線の例を示す図である。図７に示すように、半導体集積回路の内部に配線される並行配線は、配線数分のトラック、この例では８ビットの配線に、１ビットのダミートラックを備える。８ビットのバス配線に対して、計９本の配線１〜９のトラックを備える。そして、１ビットのダミートラックを用いて、８ビットのバスをスイッチしながら配線する。特に、クロストークに配慮した配線の条件に従いスイッチして配線する。それについて説明する。
【００２４】
図８に、８ビットのバス配線における配線パターンを表す。同図（ｂ）の配線状態を表で表したものが（ａ）図である。所定の配線長をトラック数で分割し、その１分割ずつを１ステップ（Ｓｔｅｐ）とする。数字（１〜８）は、配線のトラックを表し、８ビットのバスを表す。また、同図（ｂ）に示すように、１ビットのダミートラックを備えているので、８ビットのバスの場合１〜９のトラックとなる。図８（ａ）に示す表形式を用いて、本発明の構成を説明する。
【００２５】
図９に、この発明の構成説明図を示す。図において、Ｎはスイッチ部分のトラックを表している。
【００２６】
まず、最初に１本の配線を基準にしたときの、その配線に与える影響が最も大きいその両隣りの配線の影響を考える。図８に示すように、９トラックのバス配線をＡ〜Ｃ、Ｄ〜Ｆ、Ｇ〜Ｈというように３ビット毎に３つのグループ（Ｇｒｏｕｐ）に分けて考える。１グループずつ考えたとき、グループ（Ｇｒｏｕｐ）１〜グループ（Ｇｒｏｕｐ）３まで均等な状態とするためには、１Ｓｔｅｐで１本ずつスイッチすると考えると、各々のグループでスイッチできる回数は、３Ｓｔｅｐ毎に１回となる。
【００２７】
この３Ｓｔｅｐで１回のスイッチのみを考えると、図９の（い）または、（ろ）のパターンとなる。（い）は基準となる配線もスイッチした場合で、（ろ）は基準となる配線をスイッチしない場合である。（ろ）において、基準となる配線は”２”である。
【００２８】
（い）と（ろ）のパターンともに、隣接配線の最大干渉Ｓｔｅｐは、５Ｓｔｅｐである。図において、ハッチングを施した箇所が最大干渉Ｓｔｅｐを生じる部分である。ここで、最大干渉Ｓｔｅｐとは、同一の並行形状が連続して続くことをいう。つまり、如何なるパターンにおいても５Ｓｔｅｐが、最大の干渉パターンであると考えられる。
【００２９】
（ろ）のパターンを考える。９トラックにするためにグループ（Ｇｒｏｕｐ）１〜グループ（Ｇｒｏｕｐ）３までの組み合わせに関して考える。
【００３０】
考えられるパターンは、図９の（は）および（に）である。ただし、左右反転で同一になるパターンは、干渉パターンも同様になるために組み合わせからは除く。
【００３１】
図９の（は）と（に）に関して考えると、１つのグループ（Ｇｒｏｕｐ）内にて最大の干渉パターンが発生するため、どのようなパターンに関しても、最大干渉Ｓｔｅｐは、５Ｓｔｅｐとなる。具体的に８ビットの配線をパターン図で示したものが（ほ）である。
【００３２】
（い）のパターンを考える。（ろ）同様に、３グループ（Ｇｒｏｕｐ）に関し、組み合わせのパターンを考える。組み合わせパターンは、図１０の（へ）〜（ち）になる。ただし、こちらも、（ろ）の場合と同様、反転パターンは除く。
【００３３】
今回の場合は、グループ（Ｇｒｏｕｐ）間（Ｊ−Ｋ間、Ｍ−Ｎ間）のパターンが重要となる。（へ）〜（ち）で、グループ（Ｇｒｏｕｐ）間（Ｊ−Ｋ間、Ｍ−Ｎ間）のパターンが最小なのは、（と）であり、干渉が最小のパターンを示す。具体的に、８ビットでの配線パターンを示すものが、（り）である。
【００３４】
ここで、８ビットの実際の配線パターン図９の（ほ）と図１０の（り）とを比較する。（り）は、（ほ）に比べ、最大干渉を示すパターン数が少ないので、隣接配線の干渉が少なく、有利な配線といえる。
【００３５】
また、ここで、図９の（い）のパターンに立ち返ってみる。この時の最大の干渉パターンは、５Ｓｔｅｐであり、（り）のそれと比較しても差がない。（い）のパターンを１つでも変更すると最大干渉パターンは、増加する。この点でも（り）のパターンが、最小のパターンを示していることは明らかである。
【００３６】
これまで、８ビットのバス配線を例にとって説明してきたが、８ビット以外のバス配線についても考える。これまで、（配線本数＋１）／３を基準に説明してきた。つまり最大干渉Ｓｔｅｐは、そのバス配線の本数により変動する。このとき、全体の最大干渉Ｓｔｅｐは、３本の配線での最大干渉Ｓｔｅｐを考えれば良い。
【００３７】
図１１に、本発明の第３の例における構成説明図を示す。このとき、前述したように所定の配線長をトラック数で分割し、その１単位を１Ｓｔｅｐとする。それとは別に全体を３分割して考える。
【００３８】
まず、実際の配線本数をＮとしたとき、以下の数（１）に示す関係になるとする。
【００３９】
Ｎ＋１＝３ａ＋ｂ…（１）
【００４０】
（１）の式において、ｂが０、１、２のそれぞれの値となるとき、３分割目のｓｔｅｐ数、２分割目のｓｔｅｐ数、１分割目のｓｔｅｐ数は以下に示すようになる。
【００４１】
ｂ＝０の時は、
（３分割目のｓｔｅｐ数、２分割目のｓｔｅｐ数、１分割目のｓｔｅｐ数）＝（ａ、ａ、ａ）
【００４２】
ｂ＝１の時は、
（３分割目のｓｔｅｐ数、２分割目のｓｔｅｐ数、１分割目のｓｔｅｐ数）＝（ａ、ａ、（ａ＋１））
【００４３】
ｂ＝２の時は、
（３分割目のｓｔｅｐ数、２分割目のｓｔｅｐ数、１分割目のｓｔｅｐ数）＝（ａ、（ａ＋１）、（ａ＋１））
【００４４】
本定義に基づく具体的なテーブルを図１１の各配線数に対するステップ数として示す。図１１において、（ａ）は、各配線数に対するＳｔｅｐ数を示すテーブル、（ｂ）は、Ｓｔｅｐ数の概念図を表している。
【００４５】
図１１では、この時の最大干渉Ｓｔｅｐ数を考える。最大干渉Ｓｔｅｐ数は、必ず、図９の（い）に示すような最大干渉パターンをもつので、このときの最大干渉パターンを考えればよい。図９の（い）では、Ｌに対して、Ｋ側上部またはＬ側下部が、最大干渉パターンとなる。最大干渉パターンは各々の配線数によりＳｔｅｐ数は変動するが、図１１（ｂ）のＳｔｅｐ数概念図に示す通り、必ず３分割目のＳｔｅｐ数が影響するので、次の通りとなる。
【００４６】
｛（１分割目Ｓｔｅｐ数）＋（３分割目Ｓｔｅｐ数）｝−１
【００４７】
また、図７には、最もスタンダードな例を示したが、この限りに限定するものでなく、例えば、図７の２Ｓｔｅｐ〜６Ｓｔｅｐまでの配線パターンを用い、更に、図９（い）のパターンをどこかに用いてもよい。
【００４８】
次に、この発明の第２の実施形態を図１２に、この第２の実施形態の構成説明図を図１３に示す。第２の実施形態の構成に関し、図１２及び図１３を参照して説明する。この実施形態は、以下の▲１▼〜▲３▼に基づき配線パターンを決定したものである。
【００４９】
▲１▼隣接配線を必ず変更するには、パターン１のようにダミートラックを３トラック間隔で移動する。この時、シフトによる配線の重複的な干渉はない。
【００５０】
▲２▼同様のパターンを使用する場合、パターン２のように、パターン１に対し２トラックシフトする。この時、シフトによる配線の重複的な干渉はない。
【００５１】
▲３▼パターン１およびパターン２のは、配線を左方向にシフト配線させるので、影響するトラックを右（逆）方向にシフトする。このとき、シフトによる重複的な干渉は、軽減される。
【００５２】
この▲１▼〜▲３▼は、どのように順番を変更しても、同様のパターンを複数回用いると、同じ原理となる。
【００５３】
この発明の第３の実施形態を図１４に示す。この例は、８本の並行配線パターン時を示す。この実施形態では、図７に示す配線パターンをその配線トラック数分繰り返して用いる。８（Ｎ）本の配線パターンの時は、９（Ｎ＋１）回繰り返す。これにより、各々の配線長は等しくなる。例えば、最初にトラック２にある配線を考えると、２−＞７−＞４−＞１−＞９−＞６−＞３−＞８−＞５−＞（２）というように、全ての配線経路を配線されることになる。よって、全配線とも全経路を配線されることとなるため、全配線が全て同じ配線長となる。
【００５４】
この発明を用いた配線方法を図１５に従い説明する。まず、ステップＳ１において、ダミートラックを含むように並行配線を実施しておく。ダミートラックの位置は、特に限定がなく、実際配線された状態で、左右に１トラックのスペースがあれば、それを活用すれば良い。さらに、ステップＳ２でクロストーク検証を行いエラーとなった場合は、ステップＳ３において、そのダミートラックを用いて、実施形態１および実施形態２の原理を用いて配線改善を行う。クロストーク検証がＯＫとなるまで、この工程をを繰り返し、配線パターンを生成する。
【００５５】
この発明の第４の実施形態を図１６に示す。図１６の（ａ）図のように、並行配線に対し、左右１トラックを電位の安定した配線（ＧＲＯＵＮＤ：図中Ｇ）で配線しておく。更に、その左右１トラック以外の位置にダミートラックを備える。図１５に示すステップＳ２の工程と同様にクロストーク解析を行い、エラーがあった場合に、例えば、図１６の（ｂ）のように、そのダミートラックを用いて修正を行う。
【００５６】
このように、レイアウト生成全行程後に、他の配線に影響を全く与えずにクロストークの影響を比較的簡単に緩和することができる。図１６で説明すると、信号線Ａ、信号線Ｂは修正のための影響を受けない。これにより、クロストークの影響でエラーとなる配線を修正したことにより、他の配線で回路検証がエラーとなる状況を防止することができる。
【００５７】
【発明の効果】
上記したように、この発明によれば、並行配線におけるクロストーク問題を、著しい面積の増大なく緩和することができる。特に、６本以上の並行配線群に対し効果が高く、長距離な直線配線に対して効果が高い。長距離な配線では、スイッチするときの配線遅延は、その全体の遅延値に対し非常に少なく、回路動作的な問題も起きないと予測できる。８本の配線の場合、同一隣接配線の同じ組み合わせが最大で最大約５／８にすることができる。
【００５８】
また、この発明の請求項２に記載の発明は、特に配線スイッチが多い場合に有効であり、８本の配線の場合、同一隣接配線の同じ組み合わせが最大で１６／７２（２／９）にすることができる。
【図面の簡単な説明】
【図１】半導体集積回路装置のメタル配線構造を示す断面図である。
【図２】クロストーク現象の生じやすい回路の例を示す回路図である。
【図３】クロストーク現象の概念的な波形を示す波形図である。
【図４】従来のバス配線例を示す平面図である。
【図５】従来のバス配線例を示す平面図である。
【図６】従来のバス配線例を示し、（ａ）は平面図、（ｂ）は（ａ）のＡで囲む部分の断面図、（ｃ）配線方向を示す説明図である。
【図７】この発明の最も基本的な基本的な８ビット（ｂｉｔ）バス配線の例を示す説明図である。
【図８】この発明を説明するための８ビットのバス配線における配線パターンを表し、（ａ）が配線状態を示す表図、（ｂ）は同平面図である。
【図９】この発明の構成例を説明する図である。
【図１０】この発明の第２の構成例を説明する図である。
【図１１】この発明の第３の構成例を説明する図である。
【図１２】この発明の第２の実施形態の構成を示す説明図である。
【図１３】この発明の第２の実施形態の構成における各パターンの説明図である。
【図１４】この発明の第３の実施形態の構成を示す平面図である。
【図１５】この発明を用いた配線方法を説明するフロー図である。
【図１６】この発明の第４の実施形態の構成を示す平面図である。
【符号の説明】
１〜９  トラック
Ｎ  スイッチ部分のトラック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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