(57)【要約】      （修正有）【課題】要求される信号品質及び消費電力に対応して、最適な忠実度と貫通電流に設定することができるデジタルアンプ及び音声信号再生装置を提供する。【解決手段】１ビット信号の経路に遅延回路Ｔ１，Ｔ２およびマルチプレクサＭ１，Ｍ２を設け、制御マイコン４は、前記マルチプレクサＭ１，Ｍ２を制御し、高音質モードではΔΣ変調ブロック１２からの１ビット信号を直接出力させて上側の出力トランジスタＱ１，Ｑ３と下側の出力トランジスタＱ２，Ｑ４とのスイッチングタイミングを厳密に一致させ、低消費電力モードでは前記遅延回路Ｔ１，Ｔ２を介して出力させ、デッドタイムを設ける。【選択図】  図１
2004363699.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された２つのスイッチング素子が電源ライン間に接続されて成るブリッジ回路を備え、増幅すべきデジタル信号の正相成分および逆相成分によって前記２つのスイッチング素子を相反駆動することで、スイッチング素子間の２つの接続点から振幅増幅されたデジタル信号を出力するようにしたデジタルアンプにおいて、
前記増幅すべきデジタル信号の正相成分または逆相成分の少なくとも一方の信号ラインに設けられ、スイッチタイミングを遅延することで、貫通電流を抑制するタイミング調整回路と、
前記タイミング調整回路の遅延時間を制御する遅延制御回路とを含むことを特徴とするデジタルアンプ。
【請求項２】
前記デジタル信号は１ビット音声信号であり、前記遅延制御回路は、高音質モードと低消費電力モードとで前記遅延時間を切換えることを特徴とする請求項１記載のデジタルアンプ。
【請求項３】
前記請求項１または２記載のデジタルアンプを搭載することを特徴とする音声信号再生装置。
【請求項４】
直列に接続された２つのスイッチング素子が電源ライン間に接続されて成るブリッジ回路を備え、増幅すべきデジタル信号の正相成分および逆相成分によって前記２つのスイッチング素子を相反駆動することで、スイッチング素子間の２つの接続点から振幅増幅されたデジタル信号を出力するようにしたデジタルアンプの駆動方法において、
前記増幅すべきデジタル信号の正相成分または逆相成分の少なくとも一方のスイッチタイミングを、所望とする信号品質および消費電力に対応した時間だけ遅延することを特徴とするデジタルアンプの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＤＭ（ｐｕｌｓｅ  Ｄｅｎｓｉｔｙ  Ｍｏｄｕｌａｔｉｏｎ）信号またはＰＷＭ（ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）信号を用いて、音声信号などのデジタル信号のスイッチング増幅を行うデジタルアンプ（Ｄ級増幅器）およびそれを搭載する音声信号再生装置ならびにデジタルアンプの駆動方法に関する。
【０００２】
【従来の技術】
前記スイッチング増幅を行うデジタルアンプは、前記音声信号の再現が可能な高速なスイッチング素子が比較的容易に入手できるようになり、元来の電力効率の高さから、急速に使用されるようになってきている。
【０００３】
図２は、典型的な従来技術のデジタルアンプであるスイッチング増幅器１の電気的構成例を示すブロック図である。このスイッチング増幅器１では、ΔΣ変調ブロック２は、図示しないΔΣ変換回路を備えており、アナログ入力、マルチビットデジタル入力または１ビット信号から、先ず１系列の２値信号を作成し、さらに発生した２値信号を基に２系列の１ビット信号（正相信号と逆相信号）を生成して、それぞれを１ビット出力端子ｐ１１，ｐ１２から出力する例を示しているけれども、スイッチング素子の駆動用のデジタル信号は、ＰＷＭ信号であってもよいことは、言うまでもない。
【０００４】
電源端子ｅ１に接続される高電圧Ｖ１の電源ラインとＧＮＤラインとの間には、Ｎチャネルの出力トランジスタｑ１，ｑ２から成る直列回路と、Ｎチャネルの出力トランジスタｑ３，ｑ４から成る直列回路とから成るＨブリッジ回路が接続される。前記ΔΣ変調ブロック２の正相出力端子ｐ１１から出力される正相の１ビット信号は、バッファｂ１１を介して前記出力トランジスタｑ１のゲートに与えられるとともに、バッファｂ１２を介して前記出力トランジスタｑ４のゲートに与えられる。これに対して、前記ΔΣ変調ブロック２の逆相出力端子ｐ１２から出力される逆相の１ビット信号は、バッファｂ２１を介して前記出力トランジスタｑ３のゲートに与えられるとともに、バッファｂ２２を介して前記出力トランジスタｑ２のゲートに与えられる。こうして、出力トランジスタｑ１，ｑ４と出力トランジスタｑ３，ｑ２とが相反動作でスイッチングを行うことになる。
【０００５】
前記出力トランジスタｑ１，ｑ２の接続点は逆相の出力端となり、コイルｌ２およびコンデンサｃ２から成るローパスフィルタｆ２を介して逆相の出力端子ｐ２２に接続され、前記出力トランジスタｑ３，ｑ４の接続点は正相の出力端となり、コイルｌ１およびコンデンサｃ１から成るローパスフィルタｆ１を介して正相の出力端子ｐ２１に接続される。前記出力端子ｐ２１，ｐ２２間には、スピ−カなどの負荷３が接続される。前記ΔΣ変調ブロック２や図示しない電源回路などの該スイッチング増幅器１内の各回路は、制御マイコン４によって制御されている。
【０００６】
図３は、上述のように構成されるスイッチング増幅器１の動作を説明するための波形図である。図３（ａ）で示す１ビット信号の正相出力は、バッファｂ１１，ｂ１２において、図３（ｂ）で示すように、立ち上がりおよび立ち下がりタイミングが略同じ時間だけ遅延され、出力トランジスタｑ１，ｑ４のゲートに与えられる。同様に、図３（ｃ）で示す１ビット信号の逆相出力は、バッファｂ２１，ｂ２２において、図３（ｄ）で示すように、立ち上がりおよび立ち下がりタイミングが略同じ時間だけ遅延され、出力トランジスタｑ２，ｑ３のゲートに与えられる。
【０００７】
したがって、出力トランジスタｑ１，ｑ４は図３（ｅ）で示すスイッチング動作を行い、出力トランジスタｑ２，ｑ３は図３（ｆ）で示すスイッチング動作を行い、相互に等しいタイミングで、相反動作を行い、正相出力と逆相出力との間で、負荷３をプッシュプル駆動する。このスイッチング増幅器１を用いれば、１ビット信号の再生にあたって、デジタル／アナログ変換を行うことなく、コイルｌ１，ｌ２とコンデンサｃ１，ｃ２とから成るローパスフィルタｆ１，ｆ２によって高周波信号を除去するだけの単純なプロセスで、元のアナログ信号を再現することができる。
【０００８】
しかしながら、このスイッチング増幅器１では、電源ライン間に直列に接続されるハイ側の出力トランジスタｑ１，ｑ３とロー側の出力トランジスタｑ２，ｑ４とのスイッチタイミングが略一致しているので、一方がオンからオフに遷移する期間に、他方はオフからオンに遷移し、その遷移期間に、両者が共にオンしている期間が生じ、前記電源ライン間を短絡する貫通電流が流れ、消費電力が大きいという問題がある。
【０００９】
そこで、このような不具合を解消するための他の従来技術は、図４のスイッチング増幅器１１で示される。このスイッチング増幅器１１において、前述のスイッチング増幅器１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このスイッチング増幅器１１では、正相出力および逆相出力のラインに、それぞれ遅延回路ｔ１，ｔ２が設けられていることである。遅延回路ｔ１は、前記ラインに直列に介在される抵抗ｒ１と、積分コンデンサｃ１１と、立ち下がり用のスルーダイオードｄ１とを備えて構成される。同様に、遅延回路ｔ２も、抵抗ｒ２と、積分コンデンサｃ１２と、スルーダイオードｄ２とを備えて構成される。
【００１０】
したがって、このスイッチング増幅器１１の動作は、図５のようになる。前記図３（ａ）と同様の図５（ａ）で示す１ビット信号の正相出力は、前記遅延回路ｔ１において、図５（ｂ）で示すように、スルーダイオードｄ１によって速やかに立ち下がるけれども、立ち上がりは抵抗ｒ１および積分コンデンサｃ１１の積分動作によって緩やかになる。この正相出力をバッファｂ１１，ｂ１２で波形整形すると、図５（ｃ）で示すように、立ち下がりタイミングは前記図３（ｂ）と同じであるけれども、立ち上がりタイミングが大きく遅延された波形となり、出力トランジスタｑ１，ｑ４のゲートに与えられる。
【００１１】
同様に、前記図３（ｃ）と同様の図５（ｄ）で示す１ビット信号の逆相出力は、前記遅延回路ｔ２において、図５（ｅ）で示すように、スルーダイオードｄ２によって速やかに立ち下がるけれども、立ち上がりは抵抗ｒ２および積分コンデンサｃ１２の積分動作によって緩やかになる。この正相出力をバッファｂ２１，ｂ２２で波形整形すると、図５（ｆ）で示すように、立ち下がりタイミングは前記図３（ｄ）と同じであるけれども、立ち上がりタイミングが大きく遅延された波形となり、出力トランジスタｑ２，ｑ３のゲートに与えられる。
【００１２】
したがって、出力トランジスタｑ１，ｑ４は図５（ｇ）で示すスイッチング動作を行い、出力トランジスタｑ２，ｑ３は図５（ｈ）で示すスイッチング動作を行い、オンしている側の出力トランジスタのオフ動作が完了した後、オフしていた側の出力トランジスタのオン動作が開始される。これによって、前記電源ライン間に直列に接続される出力トランジスタｑ１とｑ２および出力トランジスタｑ３とｑ４において、共にオフしている期間が設定され、前記貫通電流が抑制され、消費電力が低減される。
【００１３】
なお、本発明に関連する他の先行技術として、特開平１１−１７７４０８号公報が存在するが、説明の都合上、後述する。
【００１４】
【特許文献１】
特開平１１−１７７４０８号公報（公開日：平成１１年７月２日）
【００１５】
【発明が解決しようとする課題】
しかしながら、上述の従来技術では、前記貫通電流の抑制による消費電力の低減効果は期待できるものの、所望とする再生音響を目指してΔΣ変調ブロック２にて作成された１ビット信号に対して、スイッチングに時間差が生じることになり、音質が劣化するという問題がある。
【００１６】
本発明の目的は、要求される信号品質および消費電力に対応して、最適な忠実度および貫通電流に設定することができるデジタルアンプおよび音声信号再生装置ならびにデジタルアンプの駆動方法を提供することである。
【００１７】
【課題を解決するための手段】
本発明のデジタルアンプは、直列に接続された２つのスイッチング素子が電源ライン間に接続されて成るブリッジ回路を備え、増幅すべきデジタル信号の正相成分および逆相成分によって前記２つのスイッチング素子を相反駆動することで、スイッチング素子間の２つの接続点から振幅増幅されたデジタル信号を出力するようにしたデジタルアンプにおいて、前記増幅すべきデジタル信号の正相成分または逆相成分の少なくとも一方の信号ラインに設けられ、スイッチタイミングを遅延することで、貫通電流を抑制するタイミング調整回路と、前記タイミング調整回路の遅延時間を制御する遅延制御回路とを含むことを特徴とする。
【００１８】
上記の構成によれば、音声信号等のデジタル信号の振幅増幅を行うにあたって、たとえば４つのスイッチング素子から成るフルブリッジ構成のブリッジ回路を用い、正負両極性の信号によって負荷をプッシュプル駆動するようにしたデジタルアンプにおいて、タイミング調整回路を設けて、増幅すべきデジタル信号の正相成分または逆相成分の少なくとも一方の信号によるスイッチタイミングを遅延することで、直列に接続された２つのスイッチング素子間にデッドタイムを設定し、それらを流れる貫通電流を抑制可能にする。
【００１９】
そして、さらに遅延制御回路を設け、所望とする信号品質および消費電力に対応して、前記タイミング調整回路の遅延時間を制御する。具体的には、高い信号品質が要求される程、前記遅延時間を小さくし、たとえば最も高い信号品質が要求される場合には、前記遅延時間をゼロとして、前記貫通電流が発生するけれども、正相成分で駆動されるスイッチング素子と逆相成分で駆動されるスイッチング素子との切換わりタイミングを厳密に一致させ、忠実度の高い振幅増幅を行う。これに対して、消費電力の抑制が要求される程、前記遅延時間を大きくし、前記忠実度は損なわれるけれども、前記貫通電流を抑える。
【００２０】
こうして、要求される信号品質および消費電力に対応して、最適な忠実度および貫通電流に設定することができる。なお、前記遅延時間の設定には、前記信号品質および消費電力以外にも、他のパラメータがさらに追加されてもよい。
【００２１】
また、本発明のデジタルアンプでは、前記デジタル信号は１ビット音声信号であり、前記遅延制御回路は、高音質モードと低消費電力モードとで前記遅延時間を切換えることを特徴とする。
【００２２】
上記の構成によれば、前記所望とする音質および消費電力に対応して、遅延制御回路は、遅延時間を、高音質モードではゼロに、低消費電力モードでは予め定める時間に切換える。その切換えは、ユーザが使用状況（前記モード）を判断して行ってもよい。または、前記デジタル信号の圧縮の程度に応答して、たとえば前記圧縮が、浅い標準モードの場合にはゼロに、深い長時間モードの場合には予め定める時間に切換えるというように、遅延制御回路が自動設定するようにしてもよい。
【００２３】
さらにまた、本発明の音声信号再生装置は、前記のデジタルアンプを搭載することを特徴とする。
【００２４】
上記の構成によれば、音声信号を増幅するデジタルアンプには高い忠実度が要求され、また電池や２次電池で駆動されるポータブル型の音声信号再生装置には低消費電力（電池の長寿命）化が要求されるので、たとえば商用交流で駆動されるときには前記遅延時間がゼロの高音質モードとし、電池や２次電池で駆動されるときには前記遅延時間を設定する低消費電力モードとするように、前記遅延時間の切換えを好適に実施することができる。
【００２５】
また、本発明のデジタルアンプの駆動方法は、直列に接続された２つのスイッチング素子が電源ライン間に接続されて成るブリッジ回路を備え、増幅すべきデジタル信号の正相成分および逆相成分によって前記２つのスイッチング素子を相反駆動することで、スイッチング素子間の２つの接続点から振幅増幅されたデジタル信号を出力するようにしたデジタルアンプの駆動方法において、前記増幅すべきデジタル信号の正相成分または逆相成分の少なくとも一方のスイッチタイミングを、所望とする信号品質および消費電力に対応した時間だけ遅延することを特徴とする。
【００２６】
上記の構成によれば、音声信号等のデジタル信号の振幅増幅を行うにあたって、たとえば４つのスイッチング素子から成るフルブリッジ構成のブリッジ回路を用い、正負両極性の信号によって負荷をプッシュプル駆動するようにしたデジタルアンプを駆動するにあたって、増幅すべきデジタル信号の正相成分または逆相成分の少なくとも一方の信号によるスイッチタイミングを遅延することで、直列に接続された２つのスイッチング素子間にデッドタイムを設定し、それらを流れる貫通電流を抑制可能にする。
【００２７】
そして、さらに所望とする信号品質および消費電力に対応して、遅延時間を制御する。具体的には、高い信号品質が要求される程、前記遅延時間を小さくし、たとえば最も高い信号品質が要求される場合には、前記遅延時間をゼロとして、前記貫通電流が発生するけれども、正相成分で駆動されるスイッチング素子と逆相成分で駆動されるスイッチング素子との切換わりタイミングを厳密に一致させ、忠実度の高い振幅増幅を行う。これに対して、消費電力の抑制が要求される程、前記遅延時間を大きくし、前記忠実度は損なわれるけれども、前記貫通電流を抑える。
【００２８】
こうして、要求される信号品質および消費電力に対応して、最適な忠実度および貫通電流に設定することができる。なお、前記遅延時間の設定には、前記信号品質および消費電力以外にも、他のパラメータがさらに追加されてもよい。
【００２９】
【発明の実施の形態】
本発明の実施の一形態について、図１ならびに前記図３および図５に基づいて説明すれば、以下のとおりである。
【００３０】
図１は、本発明の実施の一形態のデジタルアンプであるスイッチング増幅器２１の電気的構成例を示すブロック図である。このスイッチング増幅器２１では、ΔΣ変調ブロック２２は、図示しないΔΣ変換回路を備えており、アナログ入力、マルチビットデジタル入力または１ビット信号から、先ず１系列の２値信号を作成し、さらに発生した２値信号を基に２系列の１ビット信号（正相信号と逆相信号）を生成して、それぞれを１ビット出力端子Ｐ１１，Ｐ１２から出力する例を示しているけれども、スイッチング素子の駆動用のデジタル信号は、ＰＷＭ信号であってもよいことは、言うまでもない。
【００３１】
電源端子Ｅ１に接続される高電圧Ｖ１の電源ラインとＧＮＤラインとの間には、Ｎチャネルの出力トランジスタＱ１，Ｑ２から成る直列回路と、Ｎチャネルの出力トランジスタＱ３，Ｑ４から成る直列回路とから成るＨブリッジ回路が接続される。前記出力トランジスタＱ１，Ｑ４は、前記ΔΣ変調ブロック２２の正相出力端子Ｐ１１から出力される正相の１ビット信号に応答して、バッファＢ１１，Ｂ１２によって、それぞれのゲートが駆動される。また、前記出力トランジスタＱ３，Ｑ２は、前記ΔΣ変調ブロック２２の逆相出力端子Ｐ１２から出力される逆相の１ビット信号に応答して、バッファＢ２１，Ｂ２２によって、それぞれのゲートが駆動される。こうして、出力トランジスタＱ１，Ｑ４と出力トランジスタＱ３，Ｑ２とが相反動作でスイッチングを行うことになる。
【００３２】
前記出力トランジスタＱ１，Ｑ２の接続点は逆相の出力端となり、コイルＬ２およびコンデンサＣ２から成るローパスフィルタＦ２を介して逆相の出力端子Ｐ２２に接続され、前記出力トランジスタＱ３，Ｑ４の接続点は正相の出力端となり、コイルＬ１およびコンデンサＣ１から成るローパスフィルタＦ１を介して正相の出力端子Ｐ２１に接続される。前記出力端子Ｐ２１，Ｐ２２間には、スピーカやヘッドホンのような電気音響変換器から成る負荷２３が接続される。前記ΔΣ変調ブロック２２や図示しない電源回路などの該スイッチング増幅器２１内の各回路は、制御マイコン２４によって制御されている。
【００３３】
以上の構成は、前述の図２で示すスイッチング増幅器１と同様である。注目すべきは、このスイッチング増幅器２１では、前記図４で示すスイッチング増幅器１１と同様に、正相出力および逆相出力のラインに、それぞれ遅延回路Ｔ１，Ｔ２が設けられているとともに、その出力を波形整形するバッファＢ３１，Ｂ３２と、前記ΔΣ変調ブロック２２からの直接の出力と、前記バッファＢ２１，Ｂ２２からの出力とを切換えて、前記バッファＢ１１，Ｂ１２；Ｂ２１，Ｂ２２に与えるマルチプレクサＭ１，Ｍ２が設けられていることである。マルチプレクサＭ１，Ｍ２は、前記制御マイコン２４の制御出力端子Ｐ３からの遅延切換え信号に応答して、後述するように前記バッファＢ１１，Ｂ１２；Ｂ２１，Ｂ２２に与える入力を切換え、スイッチタイミングを切換える。
【００３４】
前記遅延回路Ｔ１は、前記ΔΣ変調ブロック２２の正相信号の出力端子Ｐ１１からのラインに直列に介在される抵抗Ｒ１と、積分コンデンサＣ１１と、立ち下がり用のスルーダイオードＤ１とを備えて構成される。同様に、遅延回路Ｔ２も、抵抗Ｒ２と、積分コンデンサＣ１２と、スルーダイオードＤ２とを備えて構成される。
【００３５】
次に、前述の図３および図５を用いて、このスイッチング増幅器２１の動作を説明する。このスイッチング増幅器２１では、マルチプレクサＭ１，Ｍ２は、出力Ｙから、前記遅延切換え信号が、ハイレベルである場合には入力端ＢへのΔΣ変調ブロック２２からの直接の出力を出力し、ローレベルである場合には入力端Ａへの前記遅延回路Ｔ１，Ｔ２およびバッファＢ３１，Ｂ３２を介する出力を出力する。
【００３６】
したがって、前記遅延切換え信号がハイレベルである場合には、前記図３で示す動作となり、ハイ側の出力トランジスタＱ１，Ｑ３とロー側の出力トランジスタＱ２，Ｑ４との切換わりタイミングが厳密に一致する。これに対して、前記遅延切換え信号がローレベルである場合には、前記図５で示す動作となり、オフする側の出力トランジスタが確実にオフした後に、オンする側の出力トランジスタのオン動作が開始され、共にオフしているデッドタイムが形成される。
【００３７】
すなわち、前記遅延切換え信号がハイレベルである場合には、図３（ａ）で示す１ビット信号の正相出力は、バッファＢ１１，Ｂ１２において、図３（ｂ）で示すように、立ち上がりおよび立ち下がりタイミングが略同じ時間だけ遅延され、出力トランジスタＱ１，Ｑ４のゲートに与えられる。同様に、図３（ｃ）で示す１ビット信号の逆相出力は、バッファＢ２１，Ｂ２２において、図３（ｄ）で示すように、立ち上がりおよび立ち下がりタイミングが略同じ時間だけ遅延され、出力トランジスタＱ２，Ｑ３のゲートに与えられる。
【００３８】
したがって、出力トランジスタＱ１，Ｑ４は図３（ｅ）で示すスイッチング動作を行い、出力トランジスタＱ２，Ｑ３は図３（ｆ）で示すスイッチング動作を行い、相互に等しいタイミングで、相反動作を行い、正相出力と逆相出力との間で、負荷２３をプッシュプル駆動する。これによって、スイッチング素子との切換わりタイミングを厳密に一致させ、忠実度の高い高音質な振幅増幅を行うことができる。
【００３９】
一方、前記遅延切換え信号がローレベルである場合には、前記図３（ａ）と同様の図５（ａ）で示す１ビット信号の正相出力は、前記遅延回路Ｔ１において、図５（ｂ）で示すように、スルーダイオードＤ１によって速やかに立ち下がるけれども、立ち上がりは抵抗Ｒ１および積分コンデンサＣ１１の積分動作によって緩やかになる。この正相出力をバッファＢ３１で波形整形し、バッファＢ１１，Ｂ１２を介して出力すると、図５（ｃ）で示すように、立ち下がりタイミングは前記図３（ｂ）と同じであるけれども、立ち上がりタイミングが大きく遅延された波形となり、出力トランジスタＱ１，Ｑ４のゲートに与えられる。
【００４０】
同様に、前記図３（ｃ）と同様の図５（ｄ）で示す１ビット信号の逆相出力は、前記遅延回路Ｔ２において、図５（ｅ）で示すように、スルーダイオードＤ２によって速やかに立ち下がるけれども、立ち上がりは抵抗Ｒ２および積分コンデンサＣ１２の積分動作によって緩やかになる。この正相出力をバッファＢ３２で波形整形し、バッファＢ１１，Ｂ１２を介して出力すると、図５（ｆ）で示すように、立ち下がりタイミングは前記図３（ｄ）と同じであるけれども、立ち上がりタイミングが大きく遅延された波形となり、出力トランジスタＱ２，Ｑ３のゲートに与えられる。
【００４１】
したがって、出力トランジスタＱ１，Ｑ４は図５（ｇ）で示すスイッチング動作を行い、出力トランジスタＱ２，Ｑ３は図５（ｈ）で示すスイッチング動作を行い、上述のようにオンしている側の出力トランジスタのオフ動作が完了した後、オフしていた側の出力トランジスタのオン動作が開始される。これによって、前記電源ライン間に直列に接続される出力トランジスタＱ１とＱ２および出力トランジスタＱ３とＱ４において、共にオフしている前記デッドタイムが設定され、前記貫通電流が抑制され、消費電力が低減される。
【００４２】
このスイッチング増幅器２１は、たとえば携帯型のミニディスクプレーヤなどを想定している。したがって、前記制御マイコン２４は、高音質モードと低消費電力モードとのユーザ設定に対応して、すなわちユーザが高音質を希望するか、または電池や２次電池の長寿命化を希望するかによって、前記マルチプレクサＭ１，Ｍ２を切換えるようにしてもよい。または、商用電源での使用時には高音質モードを選択し、前記電池駆動時には低消費電力モードを自動的に選択するようにしてもよい。
【００４３】
さらにまた、前記デジタル信号の圧縮の程度に応答して、自動的にモード切換えを行うようにしてもよい。具体的には、前記ΔΣ変調ブロック２２に入力されるデジタル信号がミニディスクからの信号である場合、ＡＴＲＡＣによる圧縮が浅い標準モードの場合には前記高音質モードに、ＡＴＲＡＣ−３による圧縮が深い長時間モードの場合には前記低消費電力モードに切換えるようにすればよい。また、遅延時間も、前記抵抗Ｒ１，Ｒ２と、積分コンデンサＣ１，Ｃ２との少なくとも一方を可変とすることで、任意の段階に調整可能とされてもよい。
【００４４】
このようにして、所望とする音質および消費電力に対応してマルチプレクサＭ１，Ｍ２を切換えることで、要求される音質および消費電力に対応することができる。なお、前記遅延時間の設定には、前記音質および消費電力以外にも、他のパラメータ、たとえば前記商用電源に接続されているか否かや、音量などのパラメータがさらに追加されてもよい。
【００４５】
なお、前記特開平１１−１７７４０８号公報には、ＣＭＯＳインバータを構成する２つのトランジスタにそれぞれ直列にもう１つのトランジスタを接続する、いわゆるクロックトインバータのような構成を複数段シリーズ接続し、２段前または後の出力によって前記もう１つのトランジスタを制御することによって前記貫通電流を抑えることが示されている。しかしながら、本発明のようなスイッチング増幅器では、そのようなもう１つのトランジスタでの消費電力が問題になり、好ましくない。
【００４６】
【発明の効果】
本発明のデジタルアンプは、以上のように、音声信号等のデジタル信号の振幅増幅を行うにあたって、たとえば４つのスイッチング素子から成るフルブリッジ構成のブリッジ回路を用い、正負両極性の信号によって負荷をプッシュプル駆動するようにしたデジタルアンプにおいて、タイミング調整回路を設けて、増幅すべきデジタル信号の正相成分または逆相成分の少なくとも一方の信号によるスイッチタイミングを遅延することで、直列に接続された２つのスイッチング素子間にデッドタイムを設定し、それらを流れる貫通電流を抑制可能にするとともに、さらに遅延制御回路を設け、所望とする信号品質および消費電力に対応して、前記タイミング調整回路の遅延時間を制御する。
【００４７】
それゆえ、高い信号品質が要求される程、前記遅延時間を小さくし、たとえば最も高い信号品質が要求される場合には、前記遅延時間をゼロとして、前記貫通電流が発生するけれども、正相成分で駆動されるスイッチング素子と逆相成分で駆動されるスイッチング素子との切換わりタイミングを厳密に一致させ、忠実度の高い振幅増幅を行うことができ、これに対して消費電力の抑制が要求される程、前記遅延時間を大きくし、前記忠実度は損なわれるけれども、前記貫通電流を抑える。こうして、要求される信号品質および消費電力に対応して、最適な忠実度および貫通電流に設定することができる。
【００４８】
また、本発明のデジタルアンプは、以上のように、前記デジタル信号を１ビット音声信号とし、前記遅延制御回路は、高音質モードと低消費電力モードとで前記遅延時間を切換える。
【００４９】
それゆえ、前記所望とする音質および消費電力に対応して、遅延時間を切換えることができる。
【００５０】
さらにまた、本発明の音声信号再生装置は、以上のように、前記のデジタルアンプを搭載する。
【００５１】
それゆえ、たとえば商用交流で駆動されるときには前記遅延時間がゼロの高音質モードとし、電池や２次電池で駆動されるときには前記遅延時間を設定する低消費電力モードとするように、前記遅延時間の切換えを好適に実施することができる。
【００５２】
また、本発明のデジタルアンプの駆動方法は、以上のように、音声信号等のデジタル信号の振幅増幅を行うにあたって、たとえば４つのスイッチング素子から成るフルブリッジ構成のブリッジ回路を用い、正負両極性の信号によって負荷をプッシュプル駆動するようにしたデジタルアンプを駆動するにあたって、増幅すべきデジタル信号の正相成分または逆相成分の少なくとも一方の信号によるスイッチタイミングを遅延することで、直列に接続された２つのスイッチング素子間にデッドタイムを設定し、それらを流れる貫通電流を抑制可能にするとともに所望とする信号品質および消費電力に対応して、遅延時間を制御する。
【００５３】
それゆえ、高い信号品質が要求される程、前記遅延時間を小さくし、たとえば最も高い信号品質が要求される場合には、前記遅延時間をゼロとして、前記貫通電流が発生するけれども、正相成分で駆動されるスイッチング素子と逆相成分で駆動されるスイッチング素子との切換わりタイミングを厳密に一致させ、忠実度の高い振幅増幅を行うことができ、これに対して消費電力の抑制が要求される程、前記遅延時間を大きくし、前記忠実度は損なわれるけれども、前記貫通電流を抑える。こうして、要求される信号品質および消費電力に対応して、最適な忠実度および貫通電流に設定することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態のデジタルアンプであるスイッチング増幅器の電気的構成例を示すブロック図である。
【図２】典型的な従来技術のデジタルアンプであるスイッチング増幅器の電気的構成例を示すブロック図である。
【図３】図１で示すスイッチング増幅器における遅延時間を設定しない場合の動作および図２で示すスイッチング増幅器の動作を説明するための波形図である。
【図４】他の従来技術のデジタルアンプであるスイッチング増幅器の電気的構成例を示すブロック図である。
【図５】図１で示すスイッチング増幅器における遅延時間を設定した場合の動作および図４で示すスイッチング増幅器の動作を説明するための波形図である。
【符号の説明】
２１    スイッチング増幅器（デジタルアンプ）
２２    ΔΣ変調ブロック
２３    負荷
２４    制御マイコン（遅延制御回路）
Ｂ１１，Ｂ１２；Ｂ２１，Ｂ２２    バッファ
Ｂ３１，Ｂ３２    バッファ
Ｃ１，Ｃ２    コンデンサ
Ｃ１１，Ｃ１２    積分コンデンサ
Ｄ１，Ｄ２    スルーダイオード
Ｆ１，Ｆ２    ローパスフィルタ
Ｌ１，Ｌ２    コイル
Ｍ１，Ｍ２    マルチプレクサ（遅延制御回路）
Ｑ１〜Ｑ４    出力トランジスタ（スイッチング素子）
Ｒ１，Ｒ２    抵抗
Ｔ１，Ｔ２    遅延回路（タイミング調整回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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