(57)【要約】【課題】ＤＲＡＭ／Ｌｏｇｉｃ混載デバイスにおいて、埋め込みストラップを有するトレンチセルのＭＯＳＦＥＴのジャンクションリークの劣化を抑えつつ、かつ、ショートチャネル効果も抑制し、セルの性能の劣化を防止し、トレンチセルのＭＯＳＦＥＴのゲートポリシリコンを縮小化してセルサイズの縮小化を容易に実現する。【解決手段】トレンチキャパシタＴＣと埋め込みストラップ領域１４とトランスファゲート用のＭＯＳＦＥＴからなる埋め込みストラップタイプのトレンチセルが複数個配列されたＤＲＡＭアレイにおいて、ＭＯＳＦＥＴのドレイン領域２１／ソース領域２２下に半導体基板１０と同じ導電型の高濃度不純物からなるポケットインプラ領域２３が形成されている。【選択図】　　図５
2004047905.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に選択的に形成されたトレンチに電荷蓄積領域が埋め込まれたトレンチキャパシタと、
半導体基板の表面上にゲート絶縁膜を介して形成されたＭＯＳＦＥＴのゲート電極と、
前記ゲート電極の側面に形成されたゲート側壁絶縁膜と、
前記ゲート電極に対して自己整列的に半導体基板の表面に選択的に形成された低濃度の不純物拡散層からなるＭＯＳＦＥＴのドレイン領域およびソース領域と、
前記トレンチキャパシタに隣接して半導体基板の表面に選択的に形成されかつ前記電荷蓄積領域の上面を覆うように絶縁物が埋め込まれた素子分離用のＳＴＩ　領域と、
前記半導体基板の表面で前記電荷蓄積領域の上部を前記ＭＯＳＦＥＴのソース領域と電気的に接続するように形成された不純物拡散層からなる埋め込みストラップ領域と、
前記ＭＯＳＦＥＴのドレイン領域／ソース領域下に形成され、前記半導体基板と同じ導電型の高濃度不純物からなるポケットインプラ領域
とを具備し、前記トレンチキャパシタと埋め込みストラップ領域とＭＯＳＦＥＴからなる埋め込みストラップタイプのトレンチセルが複数個配列されたセルアレイを有することを特徴とする半導体装置。
【請求項２】
前記ソース領域下のポケットインプラ領域は、前記埋め込みストラップ領域と前記ソース領域との接合部から離れた領域に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ソース領域下のポケットインプラ領域は、前記ソース領域のチャネル側一端の下部に形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記セルアレイは、
前記複数個のトレンチセルが行列状に配列され、列方向に隣り合う２個単位で前記ＳＴＩ　領域により素子分離されており、
前記セルアレイの同一行のセルのＭＯＳＦＥＴの各ゲート電極に共通に連なるように複数のワード線が形成されており、前記セルアレイの同一列のセルのＭＯＳＦＥＴの各ドレイン領域に共通に連なる複数のビット線が前記複数のワード線に対して直交する方向に形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記半導体装置は、ＤＲＡＭデバイスまたはＤＲＡＭ／Ｌｏｇｉｃ混載デバイスであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
半導体基板上に埋め込みストラップを有するトレンチセルを形成する際、
トレンチセルの電荷蓄積用のトレンチキャパシタ、ＳＴＩ　領域および埋め込みストラップ領域を形成した後、トレンチセルのトランスファゲート用のＭＯＳＦＥＴのポリシリコンゲートおよびそれに連なるワード線の加工を行い、さらに、ゲート保護絶縁膜を形成する工程と、
次に、前記半導体基板に垂直な方向に対して０°以上の角度を有する方向、かつ、ワード線の両側の少なくとも２方向から順次に前記半導体基板と同じ導電型の不純物を打ち込む斜めイオン注入を行うことにより、前記ＭＯＳＦＥＴのドレイン領域／ソース領域下に相当する領域にポケットインプラ領域を形成する工程と、
この後、前記ＭＯＳＦＥＴのドレイン領域／ソース領域を形成する工程と、
前記ＭＯＳＦＥＴのドレイン領域にビット線を接続させるように形成する配線工程
とを具備することを特徴とする半導体装置の製造方法。
【請求項７】
前記斜めイオン注入を行う際、
トレンチキャパシタ上を通過するパスワード線の一方の側面の上縁部から転送ワード線の一方の側面の下縁部に向かう方向に平行にイオンの打ち込みを行うことにより、パスワード線を利用したシャドーイング効果によって、自己整合的に、かつ、ドレイン領域／ソース領域下で埋め込みストラップ領域とソース領域との接合部からできる限り離してポケットインプラ領域を形成する
ことを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特にトレンチキャパシタとＭＯＳＦＥＴとを拡散層で接続したメモリセルの構造およびその形成方法に関するもので、例えばダイナミック型半導体メモリ（ＤＲＡＭ）やＤＲＡＭ／ロジック（Ｌｏｇｉｃ）　混載デバイスに適用される。
【０００２】
【従来の技術】
近年、情報通信の発達に伴い、半導体デバイスの技術分野では、各種デバイスの高速化、高集積化が要求されており、異なった機能を持つ回路を一つのチップに集積させるＳＯＣ（Ｓｙｓｔｅｍ　Ｏｎ　ａ　Ｃｈｉｐ）　化が急速に進んでいる。その中でも、ＤＲＡＭとＬｏｇｉｃ　回路を１チップ化したＤＲＡＭ／Ｌｏｇｉｃ混載デバイスは、大容量メモリと高速なデータ転送速度を実現可能であり、その需要は大きくなっている。
【０００３】
図８は、従来のＤＲＡＭ／Ｌｏｇｉｃ混載デバイスの構造の一例を示す断面図である。
【０００４】
図８において、半導体基板７０上には、埋め込みストラップ（Ｂｕｒｉｅｄ　Ｓｔｒａｐ）タイプのトレンチセルのアレイが形成されたＤＲＡＭアレイ領域（ＤＲＡＭ　Ａｒｒａｙ　Ｒｅｇｉｏｎ）　と、ゲート／ソース／ドレインにサリサイド構造を有するＭＯＳＦＥＴが形成されたＬｏｇｉｃ回路領域（Ｌｏｇｉｃ　Ｒｅｇｉｏｎ）が形成されている。
【０００５】
図８中に示すＤＲＡＭアレイ領域において、トレンチキャパシタＴＣは、半導体基板７０の表面に選択的に形成された深いトレンチ（ＤＴ）の内面に形成された不純物拡散層（キャパシタプレート電極に相当する）７１上に酸化膜（キャパシタ絶縁膜に相当する）７２を介してドープト・ポリシリコン（電荷蓄積領域に相当する）７３が埋め込まれてなる。上記トレンチの側面上部では、後述する埋め込みストラップ７４に電荷蓄積領域７３が連なるように、酸化膜７２の一部が欠除されている。
【０００６】
素子分離用のＳＴＩ　領域７５は、トレンチキャパシタＴＣに隣接して半導体基板７０の表面に選択的に形成された浅いトレンチ内に絶縁物が埋め込まれるとともに、トレンチキャパシタＴＣのトレンチ内で電荷蓄積領域７３の上面を絶縁物が覆うように形成されている。
【０００７】
ＭＯＳＦＥＴのゲート電極７６は、半導体基板７０の表面上にゲート絶縁膜７７を介して形成されたドープト・ポリシリコンゲートからなり、セルアレイの同一行のセルのＭＯＳＦＥＴのゲートに共通に接続されるワード線ＷＬに連なっている。
【０００８】
上記ポリシリコンゲート電極７６の側面には、ゲート電極形成後の酸化（後酸化）により薄いゲート保護絶縁膜７８が形成されており、さらに、その上に例えば窒化シリコン膜ＳｉＮ　からなる厚い側壁絶縁膜７９が形成されており、さらにその表面を覆うようにプラズマ窒化シリコン膜Ｐ−ＳｉＮ　からなるコンタクトバリア膜８０が形成されている。
【０００９】
ＭＯＳＦＥＴのドレイン領域８１およびソース領域８２は、ゲート保護絶縁膜形成後のゲート電極７６に対して自己整列的に半導体基板７０の表面に選択的に形成された不純物拡散層からなり、セルアレイ内で隣り合う２個のＭＯＳＦＥＴでドレイン領域８１が共有されている。
【００１０】
さらに、前記側壁絶縁膜７９に対して自己整列的にドレイン領域８１の表面中央部に深い接合と高い不純物濃度を有する不純物拡散領域（コンタクトドーピング領域）８３が形成されている。そして、この不純物拡散領域８３および前記ゲート電極７６の上面にはメタルシリサイド層８４が形成されている。
【００１１】
前記埋め込みストラップ領域（ＢＥＳＴ）７４は、前記トレンチキャパシタＴＣのＳＴＩ　領域７５とは反対側で、ＭＯＳＦＥＴのソース領域８２と電荷蓄積領域７３の上部に連なるように半導体基板７０内に形成されている。
【００１２】
上記したように素子が形成された半導体基板７０上を覆うようにＢＰＳＧ膜からなる層間絶縁膜８５が形成され、前記ドレイン領域８１の上面のメタルシリサイド層８４の中央部上で層間絶縁膜８５に開口されたコンタクトホールに例えばタングステンＷからなるセルコンタクトプラグ（ＣＳ）８６が埋め込まれている。さらに、層間絶縁膜８５上にＡｌを主成分とする金属配線層が堆積されてパターニングされることによりビット線（ＢＬ）８７が形成されており、これは前記セルコンタクトプラグ８６に接続されている。
【００１３】
一方、Ｌｏｇｉｃ　回路領域において、９１はＭＯＳＦＥＴのゲート電極、９２はゲート絶縁膜、９３は薄いゲート保護絶縁膜、９４は例えば窒化シリコン膜ＳｉＮ　からなる厚い側壁絶縁膜、９５はプラズマ窒化シリコン膜Ｐ−ＳｉＮ　からなるコンタクトバリア膜である。９６および９７はＭＯＳＦＥＴのドレイン領域およびソース領域、９８はメタルシリサイド層、９９は例えばタングステンＷ　からなるセルコンタクトプラグ、１００　はＡｌを主成分とするメタル配線（Ｍ１）である。
【００１４】
上記したようにＬｏｇｉｃ　回路領域においては、ＭＯＳＦＥＴのゲート電極／ドレイン領域／ソース領域の上面にメタルシリサイド層が形成されたサリサイド構造を採用し、ＭＯＳＦＥＴのゲート酸化膜に薄膜を用いて高性能化を実現している。
【００１５】
ところで、ＤＲＡＭアレイ領域でも、高集積化と高速化を実現するために、セルのＭＯＳＦＥＴのゲートポリシリコンをできるだけ縮小化（シュリンク）してセルサイズを縮小化することが必須であるが、単純に縮小化すると、ＭＯＳＦＥＴのショートチャネル効果によりセルの性能が劣化してしまう。
【００１６】
【発明が解決しようとする課題】
上記したように従来のＤＲＡＭ／Ｌｏｇｉｃ混載デバイスは、ＤＲＡＭアレイ領域の高集積化と高速化を実現するためにセルのＭＯＳＦＥＴのゲートポリシリコンを単純に縮小化すると、ＭＯＳＦＥＴのショートチャネル効果によりセルの性能が劣化してしまうという問題があった。
【００１７】
本発明は上記の問題点を解決すべくなされたもので、埋め込みストラップを有するトレンチセルのＭＯＳＦＥＴのジャンクションリークの劣化を抑えつつ、かつ、ショートチャネル効果も抑制でき、セルの性能の劣化を防止し、トレンチセルのＭＯＳＦＥＴのゲートポリシリコンを縮小化してセルサイズの縮小化を実現することが容易になる半導体装置とその製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板の表面に選択的に形成されたトレンチに電荷蓄積領域が埋め込まれたトレンチキャパシタと、半導体基板の表面上にゲート絶縁膜を介して形成されたＭＯＳＦＥＴのゲート電極と、前記ゲート電極の側面に形成されたゲート側壁絶縁膜と、前記ゲート電極に対して自己整列的に半導体基板の表面に選択的に形成された低濃度の不純物拡散層からなるＭＯＳＦＥＴのドレイン領域およびソース領域と、前記トレンチキャパシタに隣接して半導体基板の表面に選択的に形成されかつ前記電荷蓄積領域の上面を覆うように絶縁物が埋め込まれた素子分離用のＳＴＩ　領域と、前記半導体基板の表面で前記電荷蓄積領域の上部を前記ＭＯＳＦＥＴのソース領域と電気的に接続するように形成された不純物拡散層からなる埋め込みストラップ領域と、前記ＭＯＳＦＥＴのドレイン領域／ソース領域下に形成され、前記半導体基板と同じ導電型の高濃度不純物からなるポケットインプラ領域とを具備し、前記トレンチキャパシタと埋め込みストラップ領域とＭＯＳＦＥＴからなる埋め込みストラップタイプのトレンチセルが複数個配列されたセルアレイを有することを特徴とする。
【００１９】
本発明の半導体装置の製造方法は、半導体基板上に埋め込みストラップを有するトレンチセルを形成する際、トレンチセルの電荷蓄積用のトレンチキャパシタ、ＳＴＩ　領域および埋め込みストラップ領域を形成した後、トレンチセルのトランスファゲート用のＭＯＳＦＥＴのポリシリコンゲートの加工を行い、さらに、ゲート保護絶縁膜を形成する工程と、次に、前記半導体基板に垂直な方向に対して０°以上の角度を有する方向、かつ、ワード線の両側の少なくとも２方向から順次に前記半導体基板と同じ導電型の不純物を打ち込む斜めイオン注入を行うことにより、前記ＭＯＳＦＥＴのドレイン領域／ソース領域下に相当する領域にポケットインプラ領域を形成する工程と、この後、前記ＭＯＳＦＥＴのドレイン領域／ソース領域を形成する工程と、前記ＭＯＳＦＥＴのドレイン領域にビット線を接続させるように形成する配線工程とを具備することを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２１】
＜第１の実施形態＞
第１の実施形態のＤＲＡＭ／Ｌｏｇｉｃ混載デバイスは、Ｌｏｇｉｃ　デバイスの分野で一般的に知られているポケットインプラ技術に着目し、この技術を埋め込みストラップタイプのトレンチセル構造を有するＤＲＡＭアレイ領域におけるトレンチセルのＭＯＳＦＥＴに適用したものである。
【００２２】
ポケットインプラ技術は、ＭＯＳＦＥＴのドレイン領域／ソース領域下に基板と同じ導電型の不純物のイオンをインプラして高濃度のポケットインプラ領域を形成することによってショートチャネル効果を抑制しようとする技術である。
【００２３】
図１は、本発明の半導体装置の第１の実施形態に係るＤＲＡＭ／Ｌｏｇｉｃ混載デバイスの構造の一例を概略的に示す断面図である。
【００２４】
図２は、図１中のＤＲＡＭアレイ領域を取り出して、トレンチセル領域、ワード線ＷＬおよびビット線ＢＬの配置関係の一例を概略的に示す平面図である。図２中のＡ−Ａ線に沿う断面構造が図１中に示すＤＲＡＭアレイ領域に対応する。
【００２５】
図１中に示すＤＲＡＭアレイ領域は、電荷蓄積用のトレンチキャパシタＴＣと埋め込みストラップ領域ＢＳとトランスファゲート用のＭＯＳＦＥＴからなる埋め込みストラップタイプのトレンチセルの複数個が例えば行列状に配列されるとともに、列方向に隣り合う２個のトレンチセルを単位としてＳＴＩ　領域により素子分離されている。
【００２６】
そして、セルアレイの同一行のセルのＭＯＳＦＥＴの各ゲート電極に共通に連なる複数のワード線ＷＬが形成されている。さらに、セルアレイの同一列のセルのＭＯＳＦＥＴの各ドレイン領域Ｄ　に共通に連なる複数のビット線ＢＬが複数のワード線ＷＬに対して直交する方向に形成されている。なお、Ｓ　はＭＯＳＦＥＴのソース領域、ＢＣはビット線コンタクト部である。
【００２７】
図２において、トレンチキャパシタＴＣは、半導体基板１０の表面に形成された深いトレンチ（ＤＴ）の内面に不純物拡散層（キャパシタプレート電極）１１が形成され、この不純物拡散層１１の表面に酸化膜（キャパシタ絶縁膜）１２を介してトレンチ内部にドープト・ポリシリコンからなる電荷蓄積領域１３が埋め込まれている。この場合、トレンチ側面上部は、後述する埋め込みストラップ領域（ＢＳ）１４を形成するために、酸化膜１２の一部が欠除されている。
【００２８】
素子分離用のＳＴＩ　領域１５は、トレンチキャパシタＴＣに隣接して半導体基板１０の表面に選択的に形成された浅いトレンチ内およびトレンチキャパシタＴＣの電荷蓄積領域１３の上面を覆うように絶縁物が埋め込まれている。
【００２９】
埋め込みストラップ領域１４は、上記ＳＴＩ　領域１５を形成する際の熱処理により、後述するＭＯＳＦＥＴのソース領域２２に電気的に接続されるように、電荷蓄積領域１３の上部から酸化膜１２の欠除部を経て半導体基板１０内に拡散することにより形成される。
【００３０】
ＭＯＳＦＥＴのゲート電極（ドープト・ポリシリコンからなる）１６は、半導体基板１０の表面上にゲート絶縁膜１７を介して形成されており、このゲート電極１６はセルアレイの同一行のセルのＭＯＳＦＥＴに共通に接続されるワード線ＷＬ（図２参照）に連なっている。
【００３１】
ここで、図２において、図１中のセルのＭＯＳＦＥＴのゲート電極に接続されるワード線を転送ワード線Ｘｆｅｒ−ＷＬ　、トレンチキャパシタＴＣ上を通過して図示しないセルのＭＯＳＦＥＴのゲート電極に接続されるワード線をパスワード線Ｐａｓｓ−ＷＬ　と称する。
【００３２】
図１中のゲート電極１６の側面には、ゲート電極形成後の酸化（後酸化）により薄いゲート保護絶縁膜１８が形成され、さらにその上に例えば窒化シリコン膜（ＳｉＮ）　からなる厚い側壁絶縁膜１９が形成され、さらにその表面を覆うようにプラズマ窒化シリコン膜（Ｐ−ＳｉＮ）　からなるコンタクトバリア膜２０が形成されている。
【００３３】
２１および２２はゲート保護絶縁膜形成後のゲート電極１６に対して自己整列的に半導体基板の表面に選択的に形成された不純物拡散層からなるＭＯＳＦＥＴのドレイン領域（Ｄ）　およびソース領域（Ｓ）　である。この場合、セルアレイ内で隣り合う２個のＭＯＳＦＥＴのでドレイン領域２１が共有されており、ソース領域２２は前記埋め込みストラップ領域１４に連なっている。なお、ドレイン領域２１は、ＬＤＤ（ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有するように形成されており、側壁絶縁膜１９に対して自己整列的にドレイン領域２１の表面中央部に深い接合と基板とは逆導電型の高い不純物濃度を有する不純物拡散層（Ｎ＋層）が形成されている。この不純物拡散層および前記ゲート電極１６の上面にはメタル（例えばＣｏ）シリサイド層２５が形成されている。
【００３４】
２３はセルのＭＯＳＦＥＴのドレイン領域２１／ソース領域２２下に形成された基板と同じ導電型の高濃度不純物（例えばボロンＢ）からなるポケットインプラ領域である。ここで、ソース領域２２下に形成されたポケットインプラ領域２３は、埋め込みストラップ領域１４とソース領域２２との接合部から離れた領域に形成されている。
【００３５】
さらに、上記したように素子が形成された半導体基板上を覆うようにＢＰＳＧ膜からなる層間絶縁膜２６が形成され、この層間絶縁膜２６には前記ドレイン領域２１の不純物拡散層の中央部上でコンタクトホールが開口されて例えばタングステンＷ　からなるセルコンタクトプラグ（ＣＳ）２７が埋め込まれている。そして、このセルコンタクトプラグ２７に接続するように層間絶縁膜２６上に例えばＡｌを主成分とする金属膜が堆積されてパターニングされたビット線（ＢＬ）２８が、前記ワード線ＷＬに直交する方向に形成されている。
【００３６】
なお、図１中のＬｏｇｉｃ　回路領域は、図８中を参照して前述したＬｏｇｉｃ　回路領域と同様に形成されている。即ち、９１はＭＯＳＦＥＴのゲート電極、９２はゲート絶縁膜、９３は薄いゲート保護絶縁膜、９４は例えば窒化シリコン膜ＳｉＮ　からなる厚い側壁絶縁膜、９５はプラズマ窒化シリコン膜Ｐ−ＳｉＮ　からなるコンタクトバリア膜である。９６および９７はＭＯＳＦＥＴのドレイン領域およびソース領域、９８はメタルシリサイド層、９９は例えばタングステンＷ　からなるセルコンタクトプラグ（ＣＳ）、１００　はＡｌを主成分とするメタル配線（Ｍ１）である。
【００３７】
図３乃至図５は、図２に示したＤＲＡＭアレイ領域の形成工程順における断面構造の一例を概略的に示す。
【００３８】
まず、図３に示すように、Ｐ型シリコン基板１０上に従来と同様の工程を用いてトレンチキャパシタＴＣ、ＳＴＩ　領域１５、埋め込みストラップ領域１４、ゲート絶縁膜１７を形成し、ポリシリコンゲート１６を加工し、後酸化によりゲート保護絶縁膜を形成する。
【００３９】
次に、図４に示すように、基板１０と同じ導電型の不純物（Ｐ型不純物なら、例えばＢＦ２　）のイオンを基板１０に垂直な方向に対して０°以上の角度θを有する方向、かつ、ワード線ＷＬの両側の少なくとも２方向から順次に打ち込む（斜めイオン注入を行う）。この際、ドーズ量、加速エネルギー、注入角度を適切に設定することにより、セルのＭＯＳＦＥＴのドレイン領域２１／ソース領域２２下に相当する領域にポケットインプラ領域２３を形成する。
【００４０】
上記ポケットインプラ領域２３を形成するための斜めイオン注入（Ｐｏｃｋｅｔ　Ｉ／Ｉ）を行う際、トレンチ領域上を通過するパスワード線Ｐａｓｓ−ＷＬ　の一方の側面の上縁部から転送ワード線Ｘｆｅｒ−ＷＬ　の一方の側面の下縁部に向かう方向に平行にイオンのインプラを行うことにより、パスワード線Ｐａｓｓ−ＷＬ　を利用したシャドーイング効果によって、自己整合的に、かつ、ソース領域２２下で埋め込みストラップ領域１４とソース領域２２との接合部から極力離してポケットインプラ領域２３を形成することが可能である。上記シャドーイング効果は、転送ワード線Ｘｆｅｒ−ＷＬ　とパスワード線Ｐａｓｓ−ＷＬ　との間隔が狭くなるほど有効である。
【００４１】
なお、この時、トレンチ領域を挟んでポケットインプラ領域２３とは反対側にもイオンのインプラが行われるが、その部分にはＳＴＩ　領域１５の厚い酸化膜が存在するので、デバイス特性に対しては影響はない。また、隣り合う転送ワード線Ｘｆｅｒ−ＷＬ　の間隔は広いので、ドレイン領域２１下に相当する領域には全面的にポケットインプラ領域２３が形成される。
【００４２】
この後、図５（ａ）に示すように、従来と同様の工程を用いて、ＭＯＳＦＥＴのドレイン領域２１および埋め込みストラップ領域１４に連なるソース領域２２を形成し、ＭＯＳＦＥＴのドレイン領域２１にビット線ＢＬを接続させるように配線工程を行う。
【００４３】
図５（ｂ）は、図５（ａ）に示したトレンチセルの埋め込みストラップ領域１４からＭＯＳＦＥＴのドレイン領域２１下の領域における基板と同じ導電型（Ｐ型）の不純物濃度のプロファイルの一例を示す。
【００４４】
上記した実施形態のＤＲＡＭアレイ領域においては、埋め込みストラップ領域１４を有するトレンチセルのＭＯＳＦＥＴのドレイン領域２１／ソース領域２２下に基板２０と同じ導電型の高濃度不純物からなるポケットインプラ領域２３が形成されている。この場合、ソース領域２２下のポケットインプラ領域２３は、特に、空乏層の広がりがショートチャネルを劣化させる要因になるチャネル側一端の下部で、埋め込みストラップ領域１４とソース領域２２との接合部から離れた領域に形成されていることが望ましい。
【００４５】
これにより、トレンチセルのＭＯＳＦＥＴのジャンクションリークの劣化を抑えつつ、かつ、ショートチャネル効果も抑制でき、セルの性能の劣化を防止することができる。しかも、ポケットインプラ領域２３の濃度をより高く形成することにより、ショートチャネル効果をより抑制することが可能になる。
【００４６】
したがって、トレンチセルのＭＯＳＦＥＴのゲートポリシリコンの幅（ＭＯＳＦＥＴのチャネル長Ｌ　）を縮小化してセルサイズの縮小化を実現することが容易になる。
【００４７】
＜第２の実施形態＞
図６は、第２の実施形態に係るＤＲＡＭ／Ｌｏｇｉｃ混載デバイスのＤＲＡＭアレイ領域におけるトレンチセル構造の一例を簡略的に示す。
【００４８】
このトレンチセル構造は、ＳＴＩ　領域の絶縁膜１５ａ　が電荷蓄積領域１３の上部を覆うとともにセルのＭＯＳＦＥＴのソース領域２２の方へ延びる長さが、図５（ａ）を参照して前述したトレンチセル構造と比べて長くなっている点が異なり、その他は図２のトレンチセル構造と同じであるので図５（ａ）中と同一符号を付している。
【００４９】
このような構造によれば、ポケットインプラ領域２３を形成する際、基板１０にほぼ垂直な方向からイオンインプラを行うことにより、ソース領域２２の方へ延びている絶縁膜１５ａ　の先端側、つまり、埋め込みストラップ領域１４の接合部から離れた領域にポケットインプラ領域２３を形成することが可能になる。
【００５０】
なお、ソース領域２２の方へ延びているＳＴＩ　領域の絶縁膜１５ａ　を形成するには、例えばトレンチ内部に電荷蓄積領域１３用のドープト・ポリシリコンを埋め込んだ後にその上部を掘り下げる際に、その掘り下げ領域をソース領域２２の方へ延ばしておけば、その後にＳＴＩ　領域の絶縁膜１５ａ　を埋め込む際に同時にソース領域２２の方へ延びるように絶縁膜１５ａ　を埋め込むことが可能になる。
【００５１】
このようなトレンチセル構造は、図２に示したトレンチセル構造とほぼ同様の効果が得られる。
【００５２】
＜第３の実施形態＞
図７は、第３の実施形態に係るＤＲＡＭ／Ｌｏｇｉｃ混載デバイスのＤＲＡＭアレイ領域におけるトレンチセル構造の一例を簡略的に示す。
【００５３】
このトレンチセル構造は、図２に示したトレンチセル構造と比べて、セルのＭＯＳＦＥＴのゲート電極１６をマスクとして単純にポケットインプラ技術を適用してセルのＭＯＳＦＥＴのソース領域２１・ドレイン領域２２下にポケットインプラ層２３を形成した点が異なり、その他は同じであるので図２中と同一符号を付している。
【００５４】
このようなトレンチセル構造は、図２に示したトレンチセル構造とほぼ同様の効果が得られるが、ポケットインプラ領域２３と埋め込みストラップ領域１４とが接合すると、この接合部において不純物濃度が高くなり、ジャンクションリーク電流が増加し、ＤＲＡＭセルの電荷保持特性が劣化するおそれがある。そこで、ポケットインプラ領域２３を埋め込みストラップ領域１４からなるべく離して形成することが望ましい。
【００５５】
なお、上記各実施形態は、本発明をＤＲＡＭ／Ｌｏｇｉｃ混載デバイスに適用した場合について説明したが、本発明はＤＲＡＭ　ＬＳＩに適用できることはいうまでもない。
【００５６】
【発明の効果】
上述したように本発明の半導体装置およびその製造方法によれば、埋め込みストラップを有するトレンチセルのＭＯＳＦＥＴのジャンクションリークの劣化を抑えつつ、かつ、ショートチャネル効果も抑制でき、セルの性能の劣化を防止することができるので、トレンチセルのＭＯＳＦＥＴのゲートポリシリコンを縮小化してセルサイズの縮小化を実現することが容易になる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施形態に係るＤＲＡＭ／Ｌｏｇｉｃ混載デバイスの構造の一例を示す断面図。
【図２】図１中のＤＲＡＭアレイ領域を取り出して、トレンチセル領域、ワード線ＷＬおよびビット線ＢＬの配置関係の一例を概略的に示す平面図。
【図３】図２に示したＤＲＡＭアレイ領域の形成工程の一例について一部を概略的に示す断面図。
【図４】図３に示した工程に続く工程を概略的に示す断面図。
【図５】図４に示した工程に続く工程を概略的に示す断面図およびトレンチセルの埋め込みストラップ領域からＭＯＳＦＥＴのドレイン領域下の領域における基板と同じ導電型の不純物濃度のプロファイルの一例を示す図。
【図６】本発明の第２の実施形態に係るＤＲＡＭ／Ｌｏｇｉｃ混載デバイスのＤＲＡＭアレイ領域におけるトレンチセル構造の一例を簡略的に示す断面図。
【図７】本発明の第３の実施形態に係るＤＲＡＭ／Ｌｏｇｉｃ混載デバイスのＤＲＡＭアレイ領域におけるトレンチセル構造の一例を簡略的に示す断面図。
【図８】従来のＤＲＡＭ／Ｌｏｇｉｃ混載デバイスの構造の一例を示す断面図。
【符号の説明】
１０…半導体基板、
１１…キャパシタプレート電極（不純物拡散層）、
１２…キャパシタ絶縁膜、
１３…電荷蓄積領域、
ＴＣ…トレンチキャパシタ、
１４…埋め込みストラップ領域（ＢＳ）、
１５…素子分離用のＳＴＩ　領域、
１６…ＭＯＳＦＥＴのゲート電極、
１７…ゲート絶縁膜、
１８…薄いゲート保護絶縁膜、
１９…厚い側壁絶縁膜、
２０…コンタクトバリア膜、
２１…ＭＯＳＦＥＴのドレイン領域、
２２…ＭＯＳＦＥＴのソース領域、
２３…ポケットインプラ領域、
２４…不純物拡散層（Ｎ＋層）、
２５…メタルシリサイド層、
２６…層間絶縁膜、
２７…セルコンタクトプラグ（ＣＳ）、
２８…ビット線（ＢＬ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成15年8月12日(2003.8.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の導電型を有する半導体基板と、
前記半導体基板中に設けられ、電荷蓄積領域を有するトレンチキャパシタと、
前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の側面に形成されたゲート側壁絶縁膜と、
前記半導体基板中に設けられ、第２導電型を有するドレイン領域およびソース領域と、
前記トレンチキャパシタに隣接して前記電荷蓄積領域の上面を覆うように前記半導体基板に設けられた素子分離絶縁膜と、
前記半導体基板において前記電荷蓄積領域の上部を前記ソース領域と電気的に接続するように設けられ、前記第２導電型を有する埋め込みストラップ領域と、
前記ドレイン領域およびソース領域下にあって前記ストラップ領域から離間して設けられ、前記第１導電型を有するポケットインプラ領域とを具備することを特徴とする半導体装置。
【請求項２】
前記トレンチキャパシタと埋め込みストラップ領域とＭＯＳＦＥＴからなる埋め込みストラップタイプのトレンチセルが複数個配列されたセルアレイを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ソース領域下のポケットインプラ領域は、前記埋め込みストラップ領域と前記半導体基板との接合部から離れた領域に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ソース領域下のポケットインプラ領域は、前記ソース領域のチャネル側一端の下部に形成されていることを特徴とする請求項１乃至３のいずれか１記載の半導体装置。
【請求項５】
前記ポケットインプラ領域の不純物濃度は前記半導体基板のそれよりも高いことを特徴とする請求項１乃至４のいずれか１記載の半導体装置。
【請求項６】
前記素子分離絶縁膜における前記電荷蓄積領域の上面を覆う部分が前記ソース領域の方へさらに延伸していることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記セルアレイは、
前記複数個のトレンチセルが行列状に配列され、列方向に隣り合う２個単位で前記素子分離領域により分離されており、
前記セルアレイの同一行のセルのＭＯＳＦＥＴの各ゲート電極に共通に連なるように複数のワード線が形成されており、前記セルアレイの同一列のセルのＭＯＳＦＥＴの各ドレイン領域に共通に連なる複数のビット線が前記複数のワード線に対して直交する方向に形成されていることを特徴とする請求項２記載の半導体装置。
【請求項８】
前記半導体装置は、ＤＲＡＭデバイスおよびＤＲＡＭ／Ｌｏｇｉｃ混載デバイスから選択された１つであることを特徴とする請求項１乃至７のいずれか１記載の半導体装置。
【請求項９】
第１導電型を有する半導体基板にトレンチキャパシタ、素子分離領域、前記第２導電型を有する埋め込みストラップ領域、およびゲート絶縁膜を順次形成し、
前記ゲート絶縁膜上にポリシリコン膜を被着して複数のポリシリコンゲートを形成し、
前記複数のポリシリコンゲートにゲート保護絶縁膜を形成し、
前記複数のポリシリコンゲートをマスクとして用い、前記半導体基板に垂直な方向に対して０°以上の角度を有する少なくとも２方向から順次に前記第１導電型の不純物を前記半導体基板にイオン注入して、ＭＯＳＦＥＴのドレイン領域およびソース領域下に相当する領域にポケットインプラ領域を形成し、
前記ＭＯＳＦＥＴのドレイン領域およびソース領域を形成し、
前記ＭＯＳＦＥＴのドレイン領域にビット線を接続させるように形成する
工程を具備することを特徴とする半導体装置の製造方法。
【請求項１０】
隣接する前記複数のポリシリコンゲートを利用したシャドーイング効果によって、前記ポケットインプラ領域を形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記ポケットインプラ領域の不純物濃度は前記半導体基板のそれよりも高いことを特徴とする請求項９記載の半導体装置の製造方法。