(57)【要約】【課題】画素データの並び替え操作を容易にすること。【解決手段】本発明の画像読取装置においては、イメージセンサ内のシフトレジスタを制御するための第一〜第三転送クロック信号（φ）に関して、第二及び第三転送クロック信号を、第一転送クロック信号の倍の周期にすると共に、第三転送クロック信号を、第二転送クロック信号に対して半周期ずらすことにより、第二シフトレジスタにおける画素信号の転送タイミングを、第三シフトレジスタの転送タイミングに対して半周期ずらしつつ、第二及び第三シフトレジスタを、第一シフトレジスタにおける画素信号の転送周期の倍の転送周期で動作させている。このような転送制御により、画素信号の出力順序は、概ねイメージセンサを構成する受光素子の主走査方向配列順となる。【選択図】　図５
2004040640.tif 000002
【特許請求の範囲】
【請求項１】
主走査方向に配列された画素毎の受光素子を備える第一のセンサと、
主走査方向に配列され、前記第一のセンサから副走査方向に所定間隔離れた位置であって、該第一のセンサを構成する各受光素子の間に受光位置が設定された画素毎の受光素子を備える第二のセンサと、
前記第一のセンサを構成する前記各受光素子から得た画素信号の夫々を転送して、該画素信号を受光素子の配列順に出力する第一のシフトレジスタと、
前記第二のセンサを構成する前記受光素子の内、偶数番目に配置された各受光素子から得た画素信号の夫々を転送して、該画素信号を受光素子の配列順に出力する第二のシフトレジスタと、
前記第二のセンサを構成する前記受光素子の内、奇数番目に配置された各受光素子から得た画素信号の夫々を転送して、該画素信号を受光素子の配列順に出力する第三のシフトレジスタと、
を備えるイメージセンサを制御して、外部から画像を読み取る画像読取装置であって、
前記第二のシフトレジスタにおける画素信号の転送タイミングを、前記第三のシフトレジスタの転送タイミングに対して半周期ずらしつつ、前記第二及び第三のシフトレジスタを、前記第一のシフトレジスタにおける画素信号の転送周期の倍の転送周期で動作させる転送制御手段、
を備えていることを特徴とする画像読取装置。
【請求項２】
前記第一及び第二及び第三のシフトレジスタから出力される各画素信号を取得すると共に、該取得した各画素信号を、該画素信号に対応する受光素子の受光位置に対応した順序で、外部に選択出力する選択出力手段、を備えていることを特徴とする請求項１に記載の画像読取装置。
【請求項３】
前記選択出力手段は、前記第一のシフトレジスタの転送周期に合わせて、前記第一及び第二のシフトレジスタから取得した画素信号と、前記第一及び第三のシフトレジスタから取得した画素信号とを、交互に出力する構成にされていることを特徴とする請求項２に記載の画像読取装置。
【請求項４】
前記選択出力手段は、前記第二及び第三のシフトレジスタから取得した画素信号を、前記第一のシフトレジスタから取得した画素信号の出力タイミングに対して半周期ずらして出力することを特徴とする請求項３に記載の画像読取装置。
【請求項５】
前記選択出力手段は、
アナログ入力信号に対して利得調整可能なチャネル毎のアナログアンプと、該アナログ入力信号をデジタル信号に変換して出力するアナログデジタル変換器と、前記各アナログアンプにより増幅されたアナログ入力信号のいずれかをアナログデジタル変換器に入力するマルチプレクサと、が内蔵された三以上の前記チャネルを備えるアナログフロントエンドＩＣ、
を備えており、前記第一及び第二及び第三のシフトレジスタの夫々から出力される各画素信号を、前記アナログ入力信号として、前記各シフトレジスタに対応するチャネルの前記アナログアンプに入力すると共に、前記マルチプレクサを制御して、前記マルチプレクサに、前記各アナログアンプから得た各画素信号を、該画素信号に対応する受光素子の受光位置に対応した順序で、前記アナログデジタル変換器に選択入力させることにより、前記アナログデジタル変換器を介して前記各画素信号を外部に選択出力することを特徴とする請求項２〜請求項４のいずれかに記載の画像読取装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、イメージセンサを用いて、画像を読み取る画像読取装置に関する。
【０００２】
【従来の技術】
従来より、画像読取装置としては、モノクロイメージセンサを用いて、原稿から画像を読み取りモノクロ画像データを生成する画像読取装置や、カラーイメージセンサを用いて、原稿から画像を読み取りカラー画像データを生成する画像読取装置、などが知られている。これらの画像読取装置は、例えば、コピー機、ファクシミリ装置、スキャナ装置などに組み込まれている。
【０００３】
また、上記画像読取装置としては、ユーザの操作により操作部から入力された指令信号に従って、低解像度の画像データを出力するための低解像度モード、高解像度の画像データを出力するための高解像度モード、のいずれか一方を切り替え、動作させるものが知られている。
【０００４】
上記複数モードを有する従来装置としては、例えば、イメージセンサから高解像度の画像データを得て、その高解像度の画像データを構成する画素データを間引きし、低解像度の画像データを生成する装置が知られている。
この他、主走査方向に複数の受光素子を備えるセンサと、そのセンサを構成する受光素子の内、偶数番目に配置された受光素子から得た画素信号の夫々を出力するシフトレジスタと、奇数番目に配置された受光素子から得た画素信号の夫々を出力するシフトレジスタと、からなるイメージセンサを備え、高解像度モードの場合には、両シフトレジスタからの出力信号を用いて高解像度の画像データを生成し、低解像度モードの場合には、一方のシフトレジスタからの出力信号を用いて低解像度（具体的には、高解像度モードの半分の解像度）の画像データを生成する画像読取装置が知られている。
【０００５】
【発明が解決しようとする課題】
ところで、画素データの間引きにより低解像度化する前者の従来装置においては、低解像度モードであってもイメージセンサによる画像の読み取り速度が向上しないため、低解像度化によるメリットを十分に享受できないといった問題があった。また二つのシフトレジスタを備える後者の画像読取装置では、低解像度モードで画像処理速度を効果的に向上させることができる一方で、二つの解像度しか選択できないため、解像度について多くの設定自由度を求めるユーザのニーズに十分応えられないといった問題があった。
【０００６】
本発明者らは、こうした問題に鑑み、後者の画像読取装置に対し、上記センサとは副走査方向に所定間隔離れた位置であって上記センサの各受光素子の間に受光位置が設定された複数の受光素子を備えるセンサと、そのセンサを構成する各受光素子から得た信号の夫々を出力するシフトレジスタと、を新たに設けることを考案した（図２参照）。
【０００７】
このような画像読取装置においては、二つのセンサと三つのシフトレジスタとを組み合わせることにより、解像度を三段階に切り替えることができ、更には、解像度に応じて画像の処理速度が向上するので便利である。
例えば、上記画像読取装置においては、各センサが主走査方向に６００ｄｐｉの解像度で読み取り可能にされている場合に、三つのシフトレジスタから得られる信号を全て用いることで１２００ｄｐｉの画像データを生成することができ、追加した後者のシフトレジスタから得られる信号を用いることにより、６００ｄｐｉの画像データを生成することができ、上記偶数番目（若しくは奇数番目）に配置された各受光素子の受光信号を出力するシフトレジスタから得られる信号を用いることにより、３００ｄｐｉの画像データを生成することができる。
【０００８】
しかしながら、この種の画像読取装置では、同一の転送クロックで三つのシフトレジスタを動作させると、図８に示すように、イメージセンサから得られる画素信号の順序が、時間経過と共に、受光素子の主走査方向配列順と大きくずれていくため、一旦イメージセンサから得た画素信号を順にデジタル信号の画素データに変換し、それら画素データを本来の順序に並び換える際に、並び替え操作が煩雑になるという問題があった。尚、図８は、同一の転送クロックで三つのシフトレジスタを動作させた場合に各チャネルのシフトレジスタから出力される画素信号の態様を表す説明図である。また、図８内で示す括弧付き数字は、画素信号に対応する受光素子の主走査方向受光位置（即ち、画素位置）を表す数字である。
【０００９】
図８の最下段には、第一チャネル（ＣＨ１）から第三チャネル（ＣＨ３）までの画素信号を順に画素データにして出力した場合の画素データの出力順を示す。図８からも理解できるように、画素データの出力順序は、主走査方向の画素配列と全く異なってしまうのである。
【００１０】
本発明は、こうした問題に鑑みなされたものであり、三つのシフトレジスタを備えるイメージセンサを用いて画像を読み取る画像読取装置において、画素データの並び替え操作を容易にすることを目的とする。
【００１１】
【課題を解決するための手段】
かかる目的を達成するためになされた請求項１に記載の画像読取装置は、主走査方向に配列された画素毎の受光素子を備える第一のセンサと、主走査方向に配列され、第一のセンサから副走査方向に所定間隔離れた位置であって、第一のセンサを構成する各受光素子の間に受光位置が設定された画素毎の受光素子を備える第二のセンサと、第一のセンサを構成する各受光素子から得た画素信号の夫々を転送して、画素信号を受光素子の配列順に出力する第一のシフトレジスタと、第二のセンサを構成する受光素子の内、偶数番目に配置された各受光素子から得た画素信号の夫々を転送して、画素信号を受光素子の配列順に出力する第二のシフトレジスタと、第二のセンサを構成する受光素子の内、奇数番目に配置された各受光素子から得た画素信号の夫々を転送して、画素信号を受光素子の配列順に出力する第三のシフトレジスタと、を備えるイメージセンサを制御して、外部から画像を読み取る。また、この画像読取装置は、転送制御手段により、第二のシフトレジスタにおける画素信号の転送タイミングを、第三のシフトレジスタの転送タイミングに対して半周期ずらしつつ、第二及び第三のシフトレジスタを、第一のシフトレジスタにおける画素信号の転送周期の倍の転送周期で動作させる。
【００１２】
従来のように、各シフトレジスタの転送タイミングを同一にすると、イメージセンサにおける画素信号の出力が、受光素子の主走査方向配列順とは全く異なった状態となり、画素信号をデジタル変換して画素データにし、その画素データを並び替えて画像データを生成する際に、並び替え操作が煩雑になってしまう。
【００１３】
これに対し、請求項１に記載の画像読取装置では、転送制御手段の上記動作によって、イメージセンサから出力される画素信号の順序を、概ね第一及び第二のセンサを構成する受光素子の主走査方向配列順にすることができる。したがって、請求項１に記載の画像読取装置によれば、画素信号をデジタル変換した後における画素データの並び替え操作を簡単にすることができる。
【００１４】
請求項２に記載の画像読取装置は、第一及び第二及び第三のシフトレジスタから出力される各画素信号を取得すると共に、取得した各画素信号を、画素信号に対応する受光素子の受光位置に対応した順序で、外部に選択出力する選択出力手段、を備えている。
【００１５】
本発明の画像読取装置では、転送制御手段の動作によって、イメージセンサから略受光素子の主走査方向配列順に画素信号を出力させることができるから、上記選択出力手段を設けることによって、画素信号を受光素子の主走査方向配列順に選択出力することができる。したがって、請求項２に記載の画像読取装置では、画素データを並び替えて画像データを生成する際に、主走査方向の画素データの並び替えを行わなくて済み、並び替え作業を高速に行うことができる。
【００１６】
尚、請求項２の出力動作を実現するためには、第一のシフトレジスタの転送周期に合わせて、第一及び第二のシフトレジスタから取得した画素信号と、第一及び第三のシフトレジスタから取得した画素信号とを、交互に出力するように上記画像読取装置の選択出力手段を構成するとよい。
【００１７】
このように構成された請求項３に記載の画像読取装置によれば、選択出力手段に簡単な選択出力動作を繰り返し行わせる程度で、画素信号を受光素子の主走査方向配列順に出力することができる。したがって、選択出力手段の構成を簡単にすることができる。
【００１８】
尚、上記画像読取装置においては、選択出力手段の出力チャネルを２つにして上記選択出力動作を実現してもよいし、出力チャネルを一つにしてもよい。出力チャネルを一つにする場合には、請求項４に記載のように、第二及び第三のシフトレジスタから取得した画素信号を、第一のシフトレジスタから取得した画素信号の出力タイミングに対して半周期ずらして出力するように、上記選択出力手段を構成すればよい。このように画像読取装置を構成すれば、選択出力手段の構成を簡単にしつつ、各シフトレジスタからの画素信号をまとめて、受光素子の主走査方向配列順にシリアルで出力することができる。
【００１９】
また、上記画像読取装置においては、請求項５に記載のように、アナログ入力信号に対して利得調整可能なチャネル毎のアナログアンプと、アナログ入力信号をデジタル信号に変換して出力するアナログデジタル変換器と、各アナログアンプにより増幅されたアナログ入力信号のいずれかをアナログデジタル変換器に入力するマルチプレクサと、が内蔵された三以上のチャネルを備えるアナログフロントエンドＩＣ、を設け、そのアナログフロントエンドＩＣを用いて選択出力手段を実現するのが良い。
【００２０】
請求項５に記載の画像読取装置における選択出力手段は、第一及び第二及び第三のシフトレジスタの夫々から出力される各画素信号を、アナログ入力信号として、各シフトレジスタに対応するチャネルのアナログアンプに入力すると共に、マルチプレクサを制御して、マルチプレクサに、各アナログアンプから得た各画素信号を、画素信号に対応する受光素子の受光位置に対応した順序で、アナログデジタル変換器に選択入力させることにより、アナログデジタル変換器を介して各画素信号を外部に選択出力する。
【００２１】
請求項５に記載の画像読取装置によれば、アナログアンプの利得を調整することにより、画素信号に対して適切な信号処理を施しながら、マルチプレクサの制御によって、画素信号を受光素子配列順に出力することができる。また、既存のアナログフロントエンドＩＣを用いることができるので、製品を安価に製造することができる。この他、アナログフロントエンドＩＣを用いることで、画素信号をデジタル信号に変換するまでの回路の配線長さを短くすることができるので、外来ノイズに対する装置の耐性を向上させることができる。
【００２２】
【発明の実施の形態】
以下に本発明の実施例について、図面とともに説明する。図１は、本発明が適用された画像読取装置１の内部構成を表すブロック図である。
本実施例の画像読取装置１は、ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）イメージセンサ３と、アナログフロントエンド（ＡＦＥ）ＩＣ５と、を備えており、ＣＣＤイメージセンサ３を用いて原稿から画像を読み取り、その画像読取の際にＣＣＤイメージセンサ３の各チャネル（ＣＨ１，ＣＨ２，ＣＨ３）から出力される画素信号を、アナログフロントエンドＩＣ５に入力する。
【００２３】
この画像読取装置１は、アナログフロントエンドＩＣ５内のマルチプレクサ（ＭＵＸ）７を用いて、ＣＣＤイメージセンサ３から得た各チャネルの画素信号を順次アナログデジタル変換器（ＡＤＣ）９に入力することにより、各チャネルの画素信号を順次デジタル信号としての画素データに変換し、その画素データをアナログフロントエンドＩＣ５からシリアルデータ列でＡＳＩＣ１０内のデータサンプリング制御部１１に入力する。
【００２４】
ＡＳＩＣ１０には、上記データサンプリング制御部１１の他、当該画像読取装置１を統括制御するＣＰＵ１３や、メモリ制御部１５、クロック生成部１７、ＣＣＤ制御部１９、ＡＦＥ制御部２１、などが内蔵されている。また、ＡＳＩＣ１０外部には、画素データを記憶させておくためのメモリ２３（具体的には、ＲＡＭ）と、当該画像読取装置１の各種設定情報を記憶させておくためのＥＥＰＲＯＭ２４と、が設けられている。この他、ＣＣＤ制御部１９とＣＣＤイメージセンサ３との間には、転送クロック生成部２７が設けられている。
【００２５】
データサンプリング制御部１１は、アナログフロントエンドＩＣ５から出力された画素データの内、メモリ２３に記憶させる必要のない画素データを除去しつつ、残りの画素データをメモリ制御部１５に入力する構成にされている。
メモリ制御部１５は、画素データの書込制御と、画素データの読取制御を行う構成にされており、データサンプリング制御部１１から入力される画素データを順次メモリ２３の所定領域に書き込むと共に、ＣＰＵ１３からの指令に従って、メモリ２３に記憶されている画素データを読み出し、その画素データを外部の画像形成装置２５に向けて出力する。
【００２６】
クロック生成部１７は、ＣＣＤイメージセンサ３やアナログフロントエンドＩＣ５、ＡＳＩＣ１０内の各部を、同期して動作させるための基準クロック信号を生成する構成にされている。また、ＣＣＤ制御部１９は、クロック生成部１７から得た基準クロック信号に従って、ＣＣＤイメージセンサ３を駆動制御する構成にされている。この他、ＡＦＥ制御部２１は、アナログフロントエンドＩＣ５に対して各種設定を施しオフセット調整や利得調整を行う構成にされている。
【００２７】
さて、上記ＣＣＤ制御部１９が駆動制御するＣＣＤイメージセンサ３は、具体的に図２のように構成されている。尚、図２は、ＣＣＤイメージセンサ３の内部構成を概略的に表す説明図である。
本実施例のＣＣＤイメージセンサ３は、第一センサ３１及び第二センサ３３と、第一シフトレジスタ３５及び第二シフトレジスタ３６及び第三シフトレジスタ３７と、を備えており、所謂モノクロＣＣＤイメージセンサとして機能する。
【００２８】
第一センサ３１は、主走査方向に配列された複数の受光素子３２（具体的には、フォトダイオード）を備えている。一方、第二センサ３３は、主走査方向に配列された複数の受光素子３４ａ，３４ｂ（具体的には、フォトダイオード）を備え、第一センサ３１から副走査方向に所定間隔（例えば６ライン分）離れて平行配置されている。尚、第二センサ３３を構成する各受光素子３４ａ，３４ｂは、第一センサ３１から副走査方向に所定間隔離れた位置であって、その第一センサ３１を構成する各受光素子３２の間（即ち、半画素だけずれた位置）に受光位置が設定されている。
【００２９】
つまり、ＣＣＤイメージセンサ３内の受光素子３２，３４ａ，３４ｂは、主走査方向の始端から終端に向けて、互いに半画素だけずれて配置され、所謂千鳥配列とされている。本実施例の画像読取装置１では、このＣＣＤイメージセンサ３から得た画素信号を、図２に示す各受光素子に表記した番号の順にメモリ２３に書き込むことにより、擬似的に主走査方向の解像度を向上させることができる。
【００３０】
一方、シフトレジスタ３５〜３７は、周知の二相駆動ＣＣＤシフトレジスタで構成されている。
具体的に説明すると、第一シフトレジスタ３５は、第一センサ３１を構成する画素毎の受光素子３２が受光結果として出力する画素信号（即ち、信号電荷）の夫々をシフトゲート３５ａを介して取得し、その画素信号の夫々を、ＣＣＤ制御部１９からの第一転送クロック信号φ１１，φ２１に従って、第一シフトレジスタ３５の出力端に転送し、その出力端から画素信号を受光素子３２の配列順に出力する構成にされている。尚、周知のように、第一シフトレジスタ３５では、入力される第一転送クロック信号φ１１に対応した周期で、転送が行われる。また転送は、第一転送クロック信号φ１１がＨ（ハイ）からＬ（ロウ）信号に切替わる時点で行われ、この時点で、画素信号としての信号電荷が、第一シフトレジスタ３５から出力される（図５参照）。
【００３１】
一方、第二シフトレジスタ３６は、第二センサ３３を構成する画素毎の受光素子３４ａ，３４ｂの内、偶数番目に配置された各受光素子３４ａからシフトゲート３６ａを介して画素信号を取得し、その画素信号の夫々を、ＣＣＤ制御部１９からの第二転送クロック信号φ１２，φ２２に従って、第二シフトレジスタ３６の出力端に転送し、その出力端から画素信号を受光素子３４ａの配列順に出力する構成にされている。第二シフトレジスタ３６では、第二転送クロック信号φ１２に対応した周期で、転送が行われ、第二転送クロック信号φ１２がＨ信号からＬ信号に切替わる時点で、第二シフトレジスタ３６の出力端から画素信号としての信号電荷が出力される。
【００３２】
この他、第三シフトレジスタ３７は、第二センサ３３を構成する画素毎の受光素子３４ａ，３４ｂの内、奇数番目に配置された各受光素子３４ｂからシフトゲート３７ａを介して画素信号を取得し、その画素信号の夫々を、ＣＣＤ制御部１９からの第三転送クロック信号φ１３，φ２３に従って、第三シフトレジスタ３７の出力端に転送し、受光素子３４ｂの配列順に画素信号を出力する構成にされている。第三シフトレジスタ３７では、第三転送クロック信号φ１３に対応した周期で、転送が行われ、第三転送クロック信号φ１３がＨ信号からＬ信号に切替わる時点で、第三シフトレジスタ３７の出力端から画素信号としての信号電荷が出力される。
【００３３】
したがって、上記構成のＣＣＤイメージセンサ３においては、ＣＣＤ制御部１９の制御によって、第一シフトレジスタ３５に接続された第一チャネル（ＣＨ１）から、主走査方向における偶数番目の画素に対応する画素信号が順に出力され、第二シフトレジスタ３６に接続された第二チャネル（ＣＨ２）から、主走査方向における（４ｍ−１）番目の画素（ただし、ｍは１以上の自然数）に対応する画素信号が順に出力され、第三シフトレジスタ３７に接続された第三チャネル（ＣＨ３）から、主走査方向における（４ｍ−３）番目の画素（ただし、ｍは１以上の自然数）に対応する画素信号が順に出力される。
【００３４】
尚、上記各シフトレジスタ３５，３６，３７の出力端には、シフトレジスタ３５，３６，３７が画素信号として出力する信号電荷をアナログ電圧に変換するための周知の変換回路３５ｂ，３６ｂ，３７ｂが備えられている。変換回路３５ｂ，３６ｂ，３７ｂは、信号電荷をアナログ電圧に変換するためのコンデンサを備えており、このコンデンサの電圧を表す信号を出力する構成にされている。また、変換回路３５ｂ，３６ｂ，３７ｂは、リセット信号（ＲＳ１，ＲＳ２，ＲＳ３）がＬ（ロウ）信号からＨ（ハイ）信号に切り替わると、コンデンサの電圧をリセットする構成にされている。
【００３５】
変換回路３５ｂ，３６ｂ，３７ｂにおいては、シフトレジスタ３５，３６，３７の転送クロック信号φ１１，φ１２，φ１３が、Ｈ信号からＬ信号に切り替わると、シフトレジスタ３５，３６，３７から信号電荷が流入して、コンデンサの電圧が変化する。この変化前後の電圧差（図５参照）は、シフトレジスタ３５，３６，３７から出力される信号電荷に対応しており、後述するアナログフロントエンドＩＣ内の相関二重サンプリング回路（ＣＤＳ）４１〜４３により計測される。
【００３６】
さて、本実施例のＣＣＤ制御部１９は、クロック生成部１７の基準クロック信号に基づき、センサ３１，３３で生じる信号電荷をシフトレジスタ３５，３６，３７へ入力するタイミングを制御するためのゲート信号ＳＨを生成し、これを各シフトゲート３５ａ，３６ａ，３７ａに入力する構成にされている。
【００３７】
また、ＣＣＤ制御部１９は、シフトレジスタ３５〜３７の転送動作を制御するための制御信号として、互いに逆位相の基準転送クロック信号φ１，φ２と、基準リセット信号ＲＳとを生成し、これをＡＳＩＣ１０外部に設けられた転送クロック生成部２７に入力することにより、転送クロック生成部２７に上記第一〜第三転送クロック信号及び第一〜第三リセット信号を生成させ、これらの信号によりシフトレジスタ３５〜３７の転送動作を制御する構成にされている。
【００３８】
図３は、転送クロック生成部２７の構成を表す概略ブロック図である。転送クロック生成部２７では、基準転送クロック信号φ１，φ２及び基準リセット信号ＲＳが各分周回路２７１〜２７３及び位相可変回路２７４〜２７６に入力されて、第一シフトレジスタ３５制御用の第一転送クロック信号φ１１，φ２１及び第一リセット信号ＲＳ１、第二シフトレジスタ３６制御用の第二転送クロック信号φ１２，φ２２及び第二リセット信号ＲＳ２、第三シフトレジスタ３７制御用の第三転送クロック信号φ１３，φ２３及び第三リセット信号ＲＳ３が生成される。これらの信号は、ＣＣＤイメージセンサ３内部の対応するシフトレジスタ３５〜３７及び変換回路３５ｂ，３６ｂ，３７ｂに入力されて、シフトレジスタ３５〜３７の転送及び出力動作が実現される。
【００３９】
尚、分周回路及び位相可変回路における分周比、位相角の設定条件は、シフトレジスタ３５〜３７毎に定まるため、図３では、シフトレジスタ３５〜３７に対応して分周回路を３つ、位相可変回路を３つ表した。しかしながら、これは実際に必要な回路数に対応するものではなく、転送クロック生成部２７においては、上記設定条件の変更自由度に応じて、分周回路及び位相可変回路を、適宜配置し回路を構成すればよい。
【００４０】
図４は、ＣＰＵ１３が実行する設定処理を表す説明図である。本実施例の転送クロック生成部２７における分周回路２７１〜２７３の分周比、及び位相可変回路２７４〜２７６においてシフトする位相角は、ＣＰＵ１３によって設定される。ＣＰＵ１３は、外部から画像の読取指令が入力されると、当該設定処理を実行する。
【００４１】
処理を実行すると、ＣＰＵ１３は、当該読取指令が、全チャネル出力モードでの読取指令であるか否か判断し（Ｓ１１０）、そうではないと判断すると（Ｓ１１０でＮｏ）、読取指令と共に指定されたチャネルの画素信号のみが出力されるように、ＣＣＤ制御部１９を介して指定されたチャネルのシフトレジスタに対してのみ転送クロック信号が供給されるように設定する（Ｓ１２０）。尚、指定されたチャネル以外のシフトレジスタに対して転送クロック信号が供給されないようにすることは、必ずしも必要とされることではなく、後述するアナログフロントエンドＩＣ５の出力設定（Ｓ１４０）のみでもよいことは勿論である。
【００４２】
Ｓ１２０の処理後、ＣＰＵ１３は、転送クロック生成部２７における分周回路２７１〜２７３の分周比、位相可変回路２７４〜２７６の位相角を予め定められた値に設定する（Ｓ１３０）。尚、Ｓ１３０おいて設定すべき値は、予めＥＥＰＲＯＭ２４に記憶されている。また、全チャネル出力モードではない場合の例としては、低解像度モードにより、第一チャネル（ＣＨ１）の出力信号だけを用いて画像データを生成する場合や、第二チャネル（ＣＨ２）の出力信号だけを用いて画像データを生成する場合がある。
【００４３】
Ｓ１３０の処理後、ＣＰＵ１３は、後述するアナログフロントエンド（ＡＦＥ）ＩＣ５内におけるマルチプレクサ７の動作設定をＡＦＥ制御部２１を介して行い、指定されたチャネルに対応するシフトレジスタ３５〜３７からの画素信号がアナログフロントエンドＩＣ５から出力されるようにし（Ｓ１４０）、この後に当該設定処理を終了する。
【００４４】
一方、ＣＰＵ１３は、上記読取指令が、全チャネル出力モードでの読取指令であると判断すると（Ｓ１１０でＹｅｓ）、Ｓ１５０で、全チャネルの画素信号がＣＣＤイメージセンサ３から出力されるようにし、この後に、Ｓ１６０で全チャネル出力モード用の分周比及び位相角を、転送クロック生成部２７に対して設定する。
【００４５】
具体的に説明すると、ＣＰＵ１３は、基準転送クロック信号φ１，φ２が、そのまま第一転送クロック信号φ１１，φ２１として出力され、リセット信号ＲＳが、そのまま第一リセット信号ＲＳ１として出力されるように、転送クロック生成部２７の分周回路２７１における分周比及び位相可変回路２７４における位相角を設定する。
【００４６】
また、ＣＰＵ１３は、転送クロック生成部２７が、基準転送クロック信号φ１，φ２を二分の一の周波数にして第二転送クロック信号φ１２，φ２２を生成すると共に、リセット信号ＲＳに対し二分の一の周波数であってパルスが半周期遅れて生じる第二リセット信号ＲＳ２、を生成するように、分周回路２７２の分周比及び位相可変回路２７５の位相角を設定する。
【００４７】
この他、ＣＰＵ１３は、第二転送クロック信号φ１２，φ２２に対して同一周波数で逆位相の第三転送クロック信号φ１３，φ２３が生成され、リセット信号ＲＳに対し二分の一の周波数であってパルスが半周期先行して生じる第三リセット信号ＲＳ３が生成されるように、分周回路２７３の分周比及び位相可変回路２７６の位相角を設定する。
【００４８】
このようにして分周比及び位相角の設定が完了すると、ＣＰＵ１３は、アナログフロントエンドＩＣ５内の後述するＭＵＸ制御部６１（図６参照）により、マルチプレクサ７が各画素信号を、受光素子３２，３４ａ，３４ｂの受光位置に対応した順序で選択出力するように、ＡＦＥ制御部２１を介してアナログフロントエンドＩＣに関する各種設定を行う（Ｓ１７０）。そして設定が完了すると、当該処理を終了する。
【００４９】
さて、図５は、ＣＰＵ１３による上記全チャネル出力モード用の分周比及び位相角の設定が完了した後、読取指令を受けてＣＣＤ制御部１９が基準転送クロック信号φ１，φ２及び基準リセット信号ＲＳを転送クロック生成部２７に入力しＣＣＤイメージセンサ３の制御を実行した時に、ＣＣＤイメージセンサ３の各チャネルから出力される信号の態様を表すタイムチャートである。
【００５０】
上記全チャネル出力モードでは、転送クロック生成部２７への上記設定により、第二シフトレジスタ３６における画素信号の転送タイミングが、第三シフトレジスタ３７の転送タイミングに対して半周期ずらされた状態で、第二及び第三シフトレジスタ３６，３７が、第一シフトレジスタ３５における画素信号の転送周期Ｔの倍の転送周期２Ｔで動作するので、ＣＣＤイメージセンサ３の各チャネルからは、その転送周期及び位相ずれに対応したタイミングで画素信号が出力される。
【００５１】
図５に示す括弧付き数字は、その信号に対応する受光素子３２，３４ａ，３４ｂの主走査方向受光位置（換言すると、主走査方向の画素位置）を表す数字である。図２においても各受光素子３２，３４ａ，３４ｂに対して数字を表記したが、この数字が図５に示す数字に対応する。図２及び図５を比較すれば理解できるように、受光素子３２，３４ａ，３４ｂの受光結果を表す画素信号は、概ね受光素子３２，３４ａ，３４ｂの主走査方向受光位置に対応した順序で、ＣＣＤイメージセンサ３から出力される。
【００５２】
続いて、ＣＣＤイメージセンサ３からの出力信号を受けるアナログフロントエンドＩＣ５の詳細構成について説明する。尚、図６は、アナログフロントエンドＩＣ５の内部構成を概略的に表す説明図である。
アナログフロントエンドＩＣ５は、主に、相関二重サンプリング回路（ＣＤＳ）４１〜４３と、オフセット調整回路４４〜４６と、プログラマブルゲインアンプ（ＰＧＡ）４７〜４９と、上記マルチプレクサ（ＭＵＸ）７と、上記アナログデジタル変換器（ＡＤＣ）９と、インタフェース５３と、レジスタ部５５と、ＭＵＸ制御部６１と、を備えている。このアナログフロントエンドＩＣ５は３つのチャネルを備えており、上記相関二重サンプリング回路４１〜４３、オフセット調整回路４４〜４６、及びプログラマブルゲインアンプ４７〜４９は、各チャネル毎に備えられている。
【００５３】
インタフェース５３は、ＡＦＥ制御部２１などの外部装置からレジスタ部５５に各種データを書き込むためのものである。
また、相関二重サンプリング回路４１〜４３は、ＣＣＤイメージセンサ３から取得した画素信号からノイズや誤差成分等を除去するために設けられており、各チャネル（ＣＨ１，ＣＨ２，ＣＨ３）の入力端に接続されている。この相関二重サンプリング回路４１〜４３は、周知のように、ＣＣＤイメージセンサ３から出力される画素信号を時間をずらして二度サンプリングすることによって、シフトレジスタにおける転送クロック信号のＬ（ロウ）／Ｈ（ハイ）切替時にコンデンサへの電荷のチャージが原因で発生する誤差電圧を除去する。
【００５４】
上述したように本実施例では、転送クロック信号φ１１，φ１２，φ１３が、Ｈ信号からＬ信号に切り替わると、シフトレジスタ３５〜３７から信号電荷が変換回路３５ｂ，３６ｂ，３７ｂに流入して、ＣＣＤイメージセンサ３からの出力電圧が変化する。相関二重サンプリング回路４１〜４３は、この変化前後の電圧を読み取り、その電圧差を画素信号として出力するのである。この相関二重サンプリング回路４１〜４３からの出力信号は、対応するチャネルのオフセット調整回路４４〜４６に入力される。
【００５５】
オフセット調整回路４４〜４６は、デジタルアナログ変換器（ＤＡＣ）４４ａ，４５ａ，４６ａと、加算器４４ｂ，４５ｂ，４６ｂと、を備えており、各チャネル（ＣＨ１，ＣＨ２，ＣＨ３）の入力信号に対してオフセット電圧を加える構成にされている。レジスタ部５５が備えるオフセットレジスタ５７には、オフセット調整回路４４〜４６により付加されるオフセット電圧を表すオフセット設定値が、チャネル毎に記憶されており、各チャネルのオフセット調整回路４４〜４６は、オフセットレジスタ５７に記憶された各自のオフセット設定値に対応するオフセット電圧を、相関二重サンプリング回路４１〜４３から伝送されてきた画素信号に加えて、そのオフセット電圧付加後の画素信号を、対応するチャネルのプログラマブルゲインアンプ４７〜４９に入力する。
【００５６】
プログラマブルゲインアンプ４７〜４９は、入力信号に対しての利得を調整可能な周知のアナログアンプであり、各オフセット調整回路４４〜４６の下流側に設けられている。レジスタ部５５が備えるゲインレジスタ５８には、プログラマブルゲインアンプ４７〜４９に設定される利得を表す利得設定値がチャネル毎に記憶されており、各チャネルのプログラマブルゲインアンプ４７〜４９は、ゲインレジスタ５８に記憶された各自の利得設定値に従った利得で、オフセット調整回路４４〜４６を介してＣＣＤイメージセンサ３から入力された対応チャネルの画素信号を増幅し、増幅後の画素信号をマルチプレクサ７に入力する。尚、以下では、プログラマブルゲインアンプを、単に「アンプ」と表現することにする。
【００５７】
マルチプレクサ７は、３つの入力チャネルと、一つの出力チャネルと、を備えており、各入力チャネルは、対応するアンプ４７〜４９の出力端に接続され、出力チャネルはアナログデジタル変換器９に接続されている。
このマルチプレクサ７は、レジスタ５９の設定値、若しくは、ＭＵＸ制御部６１からのトリガ信号ＭＵＸ−Ａ，ＭＵＸ−Ｂ，ＭＵＸ−Ｃに基づき、アンプ４７〜４９からの入力信号のいずれかを選択して出力する構成にされており、各アンプ４７〜４９により増幅された画素信号を、アナログデジタル変換器９に入力する。
【００５８】
具体的に説明すると、レジスタ５９に、出力チャネルを表す設定値が記憶されている場合、マルチプレクサ７は、設定値に従うチャネルの上記アンプ４７〜４９から出力される画素信号を、アナログデジタル変換器９に入力する。
また、上記全チャネル出力モードである場合、マルチプレクサ７は、ＡＦＥ制御部２１の上記設定（Ｓ１７０）により、ＭＵＸ制御部６１からのトリガ信号ＭＵＸ−Ａ，ＭＵＸ−Ｂ，ＭＵＸ−Ｃに基づいて、出力を切り替える。尚、図７は、ＣＣＤイメージセンサ３の各チャネルから出力される画素信号と、ＭＵＸ制御部６１から出力されるトリガ信号との時間的関係を表したタイムチャートである。
【００５９】
ＭＵＸ制御部６１は、基準クロック信号を分周回路６３及び位相可変回路６５に入力することにより、第一トリガ信号ＭＵＸ−Ａとして、繰返し周期Ｔでトリガパルスを発する。また、第二トリガ信号ＭＵＸ−Ｂとして、第一トリガ信号に対し倍の繰返し周期２Ｔで半周期（Ｔ／２）遅れてトリガパルスを発し、更には、第三トリガ信号ＭＵＸ−Ｃとして、第一トリガ信号に対し倍の繰返し周期２Ｔで半周期（Ｔ／２）先行してトリガパルスを発し、これをマルチプレクサ７に入力する。
【００６０】
マルチプレクサ７は、第一トリガ信号ＭＵＸ−ＡがＨ信号になると（即ちトリガパルスが入力されると）、第一チャネルのアンプ４７とアナログデジタル変換器９とを電気的に接続して、アンプ４７の出力信号をアナログデジタル変換器９に入力する。また、第三トリガ信号（ＭＵＸ−Ｃ）がＨ信号になると、第三チャネルのアンプ４９とアナログデジタル変換器９とを電気的に接続して、アンプ４９の出力信号をアナログデジタル変換器９に入力する。
【００６１】
この後、再び第一トリガ信号ＭＵＸ−ＡがＨ信号になると、マルチプレクサ７は、第一チャネル（ＣＨ１）のアンプ４７の出力信号をアナログデジタル変換器９に入力し、第二トリガ信号ＭＵＸ−ＢがＨ信号になると、第二チャネルのアンプ４８とアナログデジタル変換器９とを電気的に接続して、アンプ４８の出力信号をアナログデジタル変換器９に入力する。
【００６２】
つまり、本実施例のマルチプレクサ７は、第一シフトレジスタ３５の転送周期Ｔに合わせて、第一チャネルの画素信号及び第三チャネルの画素信号と、第一チャネルの画素信号及び第二チャネルの画素信号と、を交互に出力してアナログデジタル変換器９に入力する。またこの際に、マルチプレクサ７は、第二チャネル及び第三チャネルの画素信号を、第一チャネルの画素信号の出力タイミングに対し半周期ずらして（即ち、第一チャネルにおける画素信号の出力時期の中間に）出力する。
【００６３】
この動作によって、マルチプレクサ７からは、ＣＣＤイメージセンサ３の画素配列に対応した順序（即ち、受光素子３２，３４ａ，３４ｂの受光位置に対応した順序で）、画素信号が選択出力される。
尚、マルチプレクサ７から出力されたアナログの上記画素信号は、アナログデジタル変換器９にてデジタル信号（画素データ）に変換されて出力される。アナログデジタル変換器９の出力端は、データサンプリング制御部１１に接続されており、アナログフロントエンドＩＣ５からデータサンプリング制御部１１には、画素配列に対応した順序で画素データが入力される（図７最下段参照）。
【００６４】
以上、画像読取装置１について説明したが、本実施例の画像読取装置１では、第二及び第三転送クロック信号を、第一転送クロック信号の倍の周期にすると共に、第三転送クロック信号を、第二転送クロック信号に対して半周期（位相π）ずらすことによって、第二シフトレジスタ３６における画素信号の転送タイミングを第三シフトレジスタ３７の転送タイミングに対して半周期ずらしつつ、第二及び第三シフトレジスタ３６，３７を、第一シフトレジスタ３５における画素信号の転送周期の倍の転送周期で動作させているので、各シフトレジスタ３５〜３７から出力される画素信号の順序を、概ね第一及び第二センサ３１，３３を構成する受光素子３２，３４ａ，３４ｂの主走査方向配列順にすることができる。
【００６５】
また、当該画像読取装置１においては、各シフトレジスタ３５〜３７の夫々から出力される画素信号を、アナログフロントエンドＩＣ５における対応チャネルのアンプ４７〜４９に入力して、画素信号を増幅するようにしているので、アナログの画素信号をアナログデジタル変換器９で、適切にデジタルの画素データに変換することができる。
【００６６】
この他、画像読取装置１では、ＭＵＸ制御部６１によってマルチプレクサ７を制御し、マルチプレクサ７に、各アンプ４７〜４９から得た画素信号を、受光素子３２，３４ａ，３４ｂの主走査方向受光位置に対応した順序で、アナログデジタル変換器９に選択入力させているので、主走査方向の画素配列に対応した順序で画素データを配列したシリアルデータを、アナログフロントエンドＩＣ５からデータサンプリング制御部１１に入力することができる。
【００６７】
したがって、画像読取装置１においては、メモリ２３に画素データを画素配列に対応した順序で記憶させることができる。結果、当該画像読取装置１によれば、画素データを後に画像処理（画像形成処理等）する際に、主走査方向の画素データの並び替えを行わなくて済み、画像処理を高速に行うことができる。尚、本実施例で説明した画像読取装置１の構成では、第二センサ３３が第一センサ３１に対して副走査方向に数画素分離れているため、メモリ制御部１５などで画素データの副走査方向配列を並び替える必要がある。しかしながら、この画像読取装置１によれば、少なくとも主走査方向の画素データの並び替えは必要ないので、画像処理（画像形成処理等）を高速に行うことができることにはかわりない。
【００６８】
また、本実施例の画像読取装置１によれば、第一シフトレジスタ３５の転送周期の半分の周期（即ち、倍の周波数で）、マルチプレクサ７の出力を切り替えているので、アンプ４７〜４９からの出力を、数画素分に渡ってバッファリングしておく必要がなく、簡単な装置構成で安価に且つ高速に、画素データを画素配列順に出力することができる。
【００６９】
尚、本発明の転送制御手段は、ＣＣＤ制御部１９及び転送クロック生成部２７の動作によって実現されている。また、選択出力手段は、アナログフロントエンドＩＣ５に相当する。
以上、本発明の実施例について説明したが、本発明の画像読取装置は、上記実施例に限定されるものではなく、種々の態様を採ることができる。
【００７０】
上記実施例では、図６に示した構成のアナログフロントエンドＩＣ５を用いて画像読取装置１を構成したが、アナログフロントエンドＩＣとしては様々な類似する構成が考えられるから、マルチプレクサの上記選択出力動作を実現することができれば、その他の構成のアナログフロントエンドＩＣを用いても構わない。
【００７１】
この他、上記実施例では、全チャネル出力モードである時に、各シフトレジスタに対して異なる転送クロック信号を入力する構成にしたが、同一の転送クロック信号を入力することも可能に画像読取装置を構成しても構わない。例えば、ＣＣＤイメージセンサ３にカラーＣＣＤイメージセンサを内蔵した場合には、カラーＣＣＤイメージセンサについて、同一の転送クロック信号をイメージセンサに入力する必要がある。
【００７２】
また、転送クロック信号やトリガ信号の半周期のずれは、必ずしも正確に半周期である必要はなく、多少のずれがあってもよいことは勿論である。
【図面の簡単な説明】
【図１】本実施例の画像読取装置１の構成を表す概略ブロック図である。
【図２】ＣＣＤイメージセンサ３の概略構成を表す説明図である。
【図３】転送クロック生成部２７の概略構成を表すブロック図である。
【図４】ＣＰＵ１３が実行する設定処理を表すフローチャートである。
【図５】ＣＣＤイメージセンサ３から出力される信号の態様を表すタイムチャートである。
【図６】アナログフロントエンドＩＣ５内の構成を表す概略ブロック図である。
【図７】ＭＵＸ制御部６１から出力されるトリガ信号の態様を表すタイムチャートである。
【図８】従来装置におけるＣＣＤイメージセンサの出力態様を表すタイムチャートである。
【符号の説明】
１…画像読取装置、３…ＣＣＤイメージセンサ、５…アナログフロントエンドＩＣ、７…マルチプレクサ、９…アナログデジタル変換器、１１…データサンプリング制御部、１３…ＣＰＵ、１５…メモリ制御部、１７…クロック生成部、１９…ＣＣＤ制御部、２１…ＡＦＥ制御部、２３…メモリ、２４…ＥＥＰＲＯＭ、２５…画像形成装置、２７…転送クロック生成部、３１…第一センサ、３２，３４ａ，３４ｂ…受光素子、３３…第二センサ、３５…第一シフトレジスタ、３５ａ，３６ａ，３７ａ…シフトゲート、３５ｂ，３６ｂ，３７ｂ…変換回路、３６…第二シフトレジスタ、３７…第三シフトレジスタ、４１〜４３…相関二重サンプリング回路、４４〜４６…オフセット調整回路、４７〜４９…プログラマブルゲインアンプ、５３…インタフェース、５７…オフセットレジスタ、５８…ゲインレジスタ、５９…レジスタ、６１…ＭＵＸ制御部、６３，２７１〜２７３…分周回路、６５，２７４〜２７６…位相可変回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004040640.tif 000009
【図８】
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