(57)【要約】【課題】簡単な工程で、実効ゲート長を短縮することにより、高周波特性などのデバイス性能を向上させることができる半導体素子およびその製造方法を提供する。【解決手段】半導体層２０と合金化層３１との接合部４０が、半導体層２０内に埋め込まれている。接合部４０の中央部分４０Ａの埋め込み量Ｄ１が、接合部４０の周縁部分４０Ｂの埋め込み量Ｄ２よりも大きくなっている。接合部４０のうち埋め込み量Ｄ１の大きい中央部分４０Ａが、ＦＥＴの実効ゲート領域Ｇｅとして機能し、実効ゲート長Ｌｅが短縮される。合金化層３１は、例えば、絶縁膜の開口部に、分布した入射角成分を有する蒸着ビームを入射させることによって中央部分の厚みが周辺部分の厚みよりも大きい金属層を形成し、合金化させることによって形成される。【選択図】　　　　図１
2004140136.tif 000002
【特許請求の範囲】
【請求項１】
半導体層とこの半導体層を構成する半導体を含む合金よりなる合金化層とを有する半導体素子であって、
前記半導体層と前記合金化層との接合部が、前記半導体層内に埋め込まれ、かつ前記接合部の中央部分の埋め込み量が、前記接合部の周縁部分の埋め込み量よりも大きい
ことを特徴とする半導体素子。
【請求項２】
前記合金化層は、前記半導体と合金を形成可能な金属元素を含む
ことを特徴とする請求項１記載の半導体素子。
【請求項３】
前記半導体層は、ＩＩＩ−Ｖ族化合物半導体により構成され、
前記合金化層は、白金（Ｐｔ）またはパラジウム（Ｐｄ）を含む
ことを特徴とする請求項２記載の半導体素子。
【請求項４】
前記合金化層の前記半導体層と反対側の表面は、前記半導体と合金を形成し難い材料よりなるバリア層で被覆されている
ことを特徴とする請求項１記載の半導体素子。
【請求項５】
前記バリア層は、チタン（Ｔｉ），タングステン（Ｗ），モリブデン（Ｍｏ）およびアルミニウム（Ａｌ）からなる群のうちの少なくとも１種を含む
ことを特徴とする請求項４記載の半導体素子。
【請求項６】
前記合金化層は、電界効果トランジスタのゲートとして機能し、かつ前記電界効果トランジスタのキャリア走行方向に平行な断面において、前記半導体層と前記合金化層との接合部の中央部分の埋め込み量が、前記接合部の周縁部分の埋め込み量よりも大きい
ことを特徴とする請求項１記載の半導体素子。
【請求項７】
半導体層とこの半導体層を構成する半導体を含む合金よりなる合金化層とを有する半導体素子であって、
前記半導体層の前記合金化層が設けられている側に、前記合金化層の端縁に沿って、前記半導体と合金を形成し難い材料よりなる下側バリア層が設けられている
ことを特徴とする半導体素子。
【請求項８】
前記合金化層は、前記半導体と合金を形成可能な金属元素を含む
ことを特徴とする請求項７記載の半導体素子。
【請求項９】
前記半導体層は、ＩＩＩ−Ｖ族化合物半導体により構成され、
前記合金化層は、白金（Ｐｔ）またはパラジウム（Ｐｄ）を含む
ことを特徴とする請求項８記載の半導体素子。
【請求項１０】
前記合金化層の前記半導体層と反対側の表面は、前記半導体と合金を形成し難い材料よりなるバリア層で被覆されている
ことを特徴とする請求項７記載の半導体素子。
【請求項１１】
前記下側バリア層および前記バリア層は、チタン（Ｔｉ），タングステン（Ｗ），モリブデン（Ｍｏ）およびアルミニウム（Ａｌ）からなる群のうちの少なくとも１種を含む
ことを特徴とする請求項１０記載の半導体素子。
【請求項１２】
前記合金化層は、電界効果トランジスタのゲートとして機能する
ことを特徴とする請求項７記載の半導体素子。
【請求項１３】
半導体層とこの半導体層を構成する半導体を含む合金よりなる合金化層とを有する半導体素子の製造方法であって、
前記半導体層の上に、絶縁膜またはフォトレジスト膜を形成する工程と、
前記絶縁膜またはフォトレジスト膜に開口部を形成する工程と、
前記開口部内に、分布した入射角成分を有する蒸着ビームを入射させることによって、前記開口部内の前記半導体層の上に、前記半導体と合金を形成可能な金属元素よりなる金属層を、中央部分における厚みが周縁部分における厚みよりも大きくなるように形成する工程と、
前記金属元素と前記半導体とを合金化させることによって前記合金化層を形成すると共に、前記半導体層と前記合金化層との接合部を前記半導体層内に埋め込み、かつ前記接合部の中央部分の埋め込み量を前記接合部の周縁部分の埋め込み量よりも大きくする工程と
を含むことを特徴とする半導体素子の製造方法。
【請求項１４】
前記半導体層を、ＩＩＩ−Ｖ族化合物半導体により構成し、
前記金属層を、白金（Ｐｔ）またはパラジウム（Ｐｄ）により構成する
ことを特徴とする請求項１３記載の半導体素子の製造方法。
【請求項１５】
前記合金化層の前記半導体層と反対側の表面を、前記半導体と合金を構成し難い材料よりなるバリア層で被覆する
ことを特徴とする請求項１３記載の半導体素子の製造方法。
【請求項１６】
前記バリア層を、チタン（Ｔｉ），タングステン（Ｗ），モリブデン（Ｍｏ）およびアルミニウム（Ａｌ）からなる群のうちの少なくとも１種を含んで構成する
ことを特徴とする請求項１５記載の半導体素子の製造方法。
【請求項１７】
前記半導体素子として、前記合金化層をゲートとする電界効果トランジスタを形成し、かつ前記電界効果トランジスタのキャリア走行方向に平行な断面において、前記半導体層と前記合金化層との接合部の中央部分の埋め込み量を、前記接合部の周縁部分の埋め込み量よりも大きくする
ことを特徴とする請求項１３記載の半導体素子の製造方法。
【請求項１８】
半導体層とこの半導体層を構成する半導体を含む合金よりなる合金化層とを有する半導体素子の製造方法であって、
前記半導体層の上に、絶縁膜またはフォトレジスト膜を形成する工程と、
前記絶縁膜またはフォトレジスト膜に開口部を形成する工程と、
前記開口部内に、蒸着ビームを斜めに入射させることによって、前記開口部内の前記半導体層の一部の上に、前記半導体と合金を形成し難い材料よりなる下側バリア層を形成する工程と、
前記開口部内に、入射角が垂直な成分を含む蒸着ビームを入射させることによって、前記開口部内の前記下側バリア層および前記半導体層の上に、前記半導体と合金を形成可能な金属元素よりなる金属層を形成する工程と、
前記金属元素と前記半導体とを合金化させることによって前記合金化層を形成する工程と
を含むことを特徴とする半導体素子の製造方法。
【請求項１９】
前記半導体層を、ＩＩＩ−Ｖ族化合物半導体により構成し、
前記金属層を、白金（Ｐｔ）またはパラジウム（Ｐｄ）により構成する
ことを特徴とする請求項１８記載の半導体素子の製造方法。
【請求項２０】
前記合金化層の前記半導体層と反対側の表面を、前記半導体と合金を形成し難い材料よりなるバリア層で被覆する
ことを特徴とする請求項１８記載の半導体素子の製造方法。
【請求項２１】
前記下側バリア層および前記バリア層を、チタン（Ｔｉ），タングステン（Ｗ），モリブデン（Ｍｏ）およびアルミニウム（Ａｌ）からなる群のうちの少なくとも１種を含んで構成する
ことを特徴とする請求項２０記載の半導体素子の製造方法。
【請求項２２】
前記半導体素子として、前記合金化層をゲートとする電界効果トランジスタを形成する
ことを特徴とする請求項１８記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体層と合金化層とを有する半導体素子およびその製造方法に係り、特に半導体層と合金化層との接合部を半導体層内に埋め込んだいわゆる埋め込みゲート型の電界効果トランジスタなどの半導体素子およびその製造方法に関する。
【０００２】
【従来の技術】
ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ　；電界効果トランジスタ）あるいはＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ　；高電子移動度トランジスタ）の高周波性能の向上には、ゲート長の短縮が有効であるが、光露光によるリソグラフィーでは０．３μｍ程度が限界である。
【０００３】
従来では、短ゲート化のための代表的な技術として、ＥＢ（Ｅｌｅｃｔｒｏｎ　Ｂｅａｍ　；電子ビーム）直接描画によりゲート開口に用いるレジストのパターンニングを行う方法がある。また、絶縁膜開口部に設けたサイドウォールを利用してゲートを形成する方法も提案されている（例えば、特許文献１、特許文献２および特許文献３参照。）。
【０００４】
【特許文献１】
特開平４−２１２４２８号公報
【特許文献２】
特開平３−９７２３３号公報
【特許文献３】
特開平６−１６８９６２号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、前者は、ＥＢ描画設備が高額なうえ、スループットが低いために生産向きでないという問題があった。また、後者は、サイドウォールを形成するための工程が複雑で制御性が難しく、また工程数が増加するため製造コストが増えるなどの問題があった。
【０００６】
本発明はかかる問題点に鑑みてなされたもので、その目的は、簡単な工程で、実効ゲート長を短縮することにより、高周波特性などのデバイス性能を向上させることができる半導体素子およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明による第１の半導体素子は、半導体層とこの半導体層を構成する半導体を含む合金よりなる合金化層とを有するものであって、半導体層と合金化層との接合部が、半導体層内に埋め込まれ、かつ接合部の中央部分の埋め込み量が、接合部の周縁部分の埋め込み量よりも大きいものである。
【０００８】
本発明による第２の半導体素子は、半導体層とこの半導体層を構成する半導体を含む合金よりなる合金化層とを有するものであって、半導体層の合金化層が設けられている側に、合金化層の端縁に沿って、半導体と合金を形成し難い材料よりなる下側バリア層が設けられているものである。
【０００９】
本発明による第１の半導体素子の製造方法は、半導体層とこの半導体層を構成する半導体を含む合金よりなる合金化層とを有する半導体素子を製造するものであって、半導体層の上に、絶縁膜またはフォトレジスト膜を形成する工程と、絶縁膜またはフォトレジスト膜に開口部を形成する工程と、開口部内に、分布した入射角成分を有する蒸着ビームを入射させることによって、開口部内の半導体層の上に、半導体と合金を形成可能な金属元素よりなる金属層を、中央部分における厚みが周縁部分における厚みよりも大きくなるように形成する工程と、金属元素と半導体とを合金化させることによって合金化層を形成すると共に、半導体層と合金化層との接合部を半導体層内に埋め込み、かつ接合部の中央部分の埋め込み量を接合部の周縁部分の埋め込み量よりも大きくする工程とを含むものである。
【００１０】
本発明による第２の半導体素子の製造方法は、半導体層とこの半導体層を構成する半導体を含む合金よりなる合金化層とを有する半導体素子を製造するものであって、半導体層の上に、絶縁膜またはフォトレジスト膜を形成する工程と、絶縁膜またはフォトレジスト膜に開口部を形成する工程と、開口部内に、蒸着ビームを斜めに入射させることによって、開口部内の半導体層の一部の上に、半導体と合金を形成し難い材料よりなる下側バリア層を形成する工程と、開口部内に、入射角が垂直な成分を含む蒸着ビームを入射させることによって、開口部内の下側バリア層および半導体層の上に、半導体と合金を形成可能な金属元素よりなる金属層を形成する工程と、金属元素と半導体とを合金化させることによって合金化層を形成する工程とを含むものである。
【００１１】
本発明による第１の半導体素子では、半導体層と合金化層との接合部が、半導体層内に埋め込まれ、かつ接合部の中央部分の埋め込み量が、接合部の周縁部分の埋め込み量よりも大きくなっているので、接合部のうち埋め込み量の大きい中央部分が、例えばＦＥＴの実効ゲート領域として機能し、実効ゲート長が短縮される。
【００１２】
本発明による第２の半導体素子では、合金化層の端縁に沿って、半導体と合金を形成し難い材料よりなる下側バリア層が設けられているので、この下側バリア層によって接合部または実効ゲート領域が狭められ、実効ゲート長が短縮される。
【００１３】
本発明による第１の半導体素子の製造方法では、半導体層の上に、絶縁膜またはフォトレジスト膜が形成され、この絶縁膜またはフォトレジスト膜に設けられた開口部内に、分布した入射角成分を有する蒸着ビームを入射させることによって、開口部内の半導体層の上に、半導体と合金を形成可能な金属元素よりなる金属層が、中央部分における厚みが周縁部分における厚みよりも大きくなるように形成される。そののち、金属元素と半導体とを合金化させることによって合金化層が形成されると共に、半導体層と合金化層との接合部が半導体層内に埋め込まれ、かつ接合部の中央部分の埋め込み量が接合部の周縁部分の埋め込み量よりも大きくなる。
【００１４】
本発明による第２の半導体素子の製造方法では、半導体層の上に、絶縁膜またはフォトレジスト膜が形成され、この絶縁膜またはフォトレジスト膜に設けられた開口部内に、蒸着ビームを斜めに入射させることによって、開口部内の半導体層の一部の上に、半導体と合金を形成し難い材料よりなる下側バリア層が形成される。続いて、開口部内に、入射角が垂直な成分を含む蒸着ビームを入射させることによって、開口部内の下側バリア層および半導体層の上に、半導体と合金を形成可能な金属元素よりなる金属層が形成される。そののち、金属元素と半導体とを合金化させることによって合金化層が形成される。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１６】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係るＦＥＴのゲート電極の、キャリア走行方向に沿った断面構造を表している。このＦＥＴは、いわゆる埋め込みゲート型または合金化ゲートといわれるものである。すなわち、半導体基板１０に半導体層２０が形成され、この半導体層２０の上に、ゲート電極３０が形成されている。ゲート電極３０は、半導体層２０を構成する半導体を含む合金よりなる合金化層３１を有している。この合金化層３１は、半導体層２０内に突出するように形成されており、半導体層２０と合金化層３１との接合部４０すなわちショットキー接合位置が、半導体層２０内に沈み込んだ状態となっている。
【００１７】
図１では図示しないが、図１に向かってゲート電極３０の左側にはソース電極、右側にはドレイン電極がそれぞれ配置されており、キャリア（電子）は矢印Ａで示した方向に走行する。
【００１８】
半導体基板１０としては、例えば半絶縁性のＩＩＩ−Ｖ族化合物半導体基板、具体的には半絶縁性のガリウムヒ素（ＧａＡｓ）基板が用いられている。半導体層２０は、ＦＥＴのチャネル層として機能するものであり、例えばＩＩＩ−Ｖ族化合物半導体、具体的にはｎ型ガリウムヒ素により構成されている。ゲート電極３０は、例えば、合金化層３１と、バリア層３２と、配線層３３とが、半導体層２０の上にこの順に積層された構成を有している。
【００１９】
合金化層３１は、例えば、半導体層２０を構成する半導体、例えばｎ型ガリウムヒ素を含む合金よりなる。より詳しくは、合金化層３１は、例えば、ｎ型ガリウムヒ素と合金を形成可能な金属元素と、ｎ型ガリウムヒ素との合金よりなる。このような金属元素としては、例えば白金（Ｐｔ），パラジウム（Ｐｄ）などが好ましい。なお、本明細書において、合金には２種以上の金属元素からなるものに加えて、１種以上の金属元素と１種以上の半金属元素とからなるものも含める。その組織には固溶体，共晶（共融混合物），金属間化合物あるいはそれらのうち２種以上が共存するものがある。
【００２０】
接合部４０は半導体層２０内に埋め込まれ、かつ接合部４０の中央部分４０Ａの埋め込み量Ｄ１が、接合部４０の周縁部分４０Ｂの埋め込み量Ｄ２よりも大きくなっている。これにより、接合部４０の中央部分４０Ａの下では、周縁部分４０Ｂの下よりも、チャネル層としての半導体層２０の積層方向における膜厚（以下「厚み」という）が薄くなる。すなわち、接合部４０のうち中央部分４０Ａが、ＦＥＴの実効ゲート領域Ｇｅとして機能する。よって、実効ゲート長Ｌｅを短縮することができ、ＦＥＴのＮＦ（ｎｏｉｓｅ　ｆｉｇｕｒｅ；雑音指数），Ｇａ（ｇａｉｎ；利得），ｆＴ（ｔｒａｎｓｉｔｉｏｎ　ｆｒｅｑｕｅｎｃｙ；遮断周波数），ｆｍａｘ（ｍａｘｉｍｕｍ　ｆｒｅｑｕｅｎｃｙ　ｏｆ　ｏｓｃｉｌｌａｔｉｏｎ；最大発振周波数）などの高周波特性を向上させることができる。
【００２１】
また、実効ゲート領域Ｇｅの外側にしきい値電圧Ｖｔｈのやや深いゲート領域Ｇが形成されるので、実効ゲート領域Ｇｅの実効ゲートエッジＰにおけるドレイン電界の集中が緩和され、ゲート−ドレイン間の耐圧が改善される。さらには、ショートチャネル効果が抑制され、ｇｍ（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ；相互コンダクタンス），ｇｄ（ｄｒａｉｎ　ｃｏｎｄｕｃｔａｎｃｅ　；ドレインコンダクタンス）などのデバイス特性が改善される。
【００２２】
合金化層３１の端面３１Ｂは、図１に示したようなテーパー状に形成されていることが好ましい。このようにすることによって、実効ゲートエッジＰにおけるドレイン電界の集中を緩和する効果がさらに促進されるからである。ただし、端面３１Ｂは、階段状などの他の形状であってもよい。
【００２３】
バリア層３２は、例えば、半導体層２０を構成する半導体、例えばｎ型ガリウムヒ素と合金を形成し難い材料よりなる。このような材料としては、例えば、チタン（Ｔｉ），タングステン（Ｗ），モリブデン（Ｍｏ）およびアルミニウム（Ａｌ）からなる群のうちの少なくとも１種がある。
【００２４】
配線層３３は、ゲート電極３０の直列抵抗を低減することのできる材料により構成されていることが好ましい。配線層３３は、例えば白金層と金（Ａｕ）層とを半導体層２０の側からこの順に積層した構成を有している。
【００２５】
このＦＥＴは、例えば、次のようにして製造することができる。なお、以下の製造工程では、主にゲート電極３０の製造について説明する。このことは、第２の実施の形態においても同様とする。
【００２６】
まず、図２（Ａ）に示したように、半絶縁性のガリウムヒ素よりなる半導体基板１０を用意し、この半導体基板１０に、例えばイオン注入またはエピタキシャル成長などによって、ｎ型ガリウムヒ素よりなる半導体層２０を形成する。さらに、半導体層２０の表面に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　；化学気相成長）法によって、例えば窒化ケイ素（ＳｉＮ）などよりなる絶縁膜５０を形成する。ただし、窒化ケイ素膜の代わりに、例えばフォトレジスト膜などを形成し、ゲート電極３０の完成後にフォトレジスト膜を例えばリフトオフ法などによって除去するようにしてもよい。
【００２７】
次に、絶縁膜５０の上に図示しないフォトレジスト膜を所定のパターンで形成し、このフォトレジスト膜をマスクとして絶縁膜５０をパターンニングして、図２（Ｂ）に示したように、絶縁膜５０に、ゲート電極３０を形成するための開口部５１を設ける。その後、フォトレジスト膜を除去する。
【００２８】
続いて、図３（Ａ）に示したように、開口部５１内に、分布した入射角成分を有する蒸着ビーム６０を入射させることによって、開口部５１内の半導体層２０の上に、例えば白金よりなる金属層３１Ａを形成する。このとき、開口部５１の中央付近には、蒸着ビーム６０の全ての入射角成分が蒸着されるが、開口部５１のエッジ５１Ａ付近では絶縁膜５０により入射角成分の一部が遮られる。これにより、金属層３１Ａは、例えば、中央部分の厚みＴ１が、周縁部分である端面３１Ｂにおける厚みＴ２よりも大きくなるように形成される。
【００２９】
より詳しくは、金属層３１Ａは、例えば、周縁部分である端面３１Ｂがテーパー状になり、端面３１Ｂ以外の中央部分が略一定の厚みＴ１となるように形成される。中央部分の厚みＴ１は、後述する合金化層３１の形成の際に、接合部４０の中央部分４０Ａの埋め込み量Ｄ１に影響することになるものであり、この厚みＴ１を制御することによって、埋め込み量Ｄ１を制御することができる。厚みＴ１は、例えば、半導体層２０の不純物濃度と要求されるＦＥＴのしきい値電圧Ｖｔｈとに応じて設定することができ、通常は例えば２ｎｍないし１０ｎｍ程度とされる。
【００３０】
また、周縁部分である端面３１Ｂにおける厚みＴ２は、例えば、中央部分の厚みＴ１から徐々に減少し、開口部５１の側壁面付近では、中央部分の厚みＴ１の略半分となるように設定することができる。
【００３１】
金属層３１Ａの端面３１Ｂの頂部３１Ｃの位置、すなわち厚みＴ１となる中央部分の幅は、絶縁膜５０の厚みと、蒸着ビーム６０のうち半導体基板１０の表面に対して最も平行に近い成分の入射角とによって制御することができる。また、この頂部３１Ｃの位置を制御することによって、後述の合金化によって形成される接合部４０の中央部分４０Ａの幅、すなわち実効ゲート長Ｌｅ（図１参照）を制御することができる。
【００３２】
金属層３１Ａを形成した後、図３（Ｂ）に示したように、例えばチタンよりなるバリア層３２と、例えば白金層と金層との積層膜よりなる配線層３３とを順に形成する。バリア層３２および配線層３３を形成する際の蒸着ビーム（図示せず）は、例えば通常のように半導体基板１０の表面に対して略垂直に入射させるように設定することができる。
【００３３】
次に、図４（Ａ）に示したように、金属層３１Ａ，バリア層３２および配線層３３をエッチングして、開口部５１を覆う部分以外を除去する。
【００３４】
その後、図４（Ｂ）に示したように、金属層３１Ａの半導体層２０に接している部分がすべて合金化するのに必要な時間にわたって、例えば４００℃程度の熱処理を行い、金属層３１Ａを構成する白金と、半導体層２０を構成するｎ型ガリウムヒ素とを合金化させることによって、合金化層３１を形成する。このとき、金属層３１Ａは、半導体層２０を構成するｎ型ガリウムヒ素と合金を形成し難いチタンからなるバリア層３２で覆われているので、合金化は、バリア層３２側へは進行せず、半導体層２０内へと進行し、合金化層３１が半導体層２０内に突出するように形成される。合金化層３１の半導体層２０内への突出量は、金属層３１Ａの厚みＴ１の中央部分では、その厚みＴ１に略等しく、端面３１Ｂでは、その厚みＴ２に略等しくなる。
【００３５】
こうして、合金化層３１は、金属層３１Ａの形状に対応した形状で形成され、これに伴って、接合部４０は、半導体層２０内に埋め込まれ、かつ接合部４０の中央部分４０Ａの埋め込み量Ｄ１が、接合部４０の周縁部分４０Ｂの埋め込み量Ｄ２よりも大きくなる。以上により、図１に示したゲート電極３０が完成する。
【００３６】
このＦＥＴでは、ゲート電極３０に印加する電圧を調整すると、接合部４０の下部に生じる空乏領域の幅が変化し、半導体層２０内を矢印Ａ方向に流れるドレイン電流が制御される。本実施の形態では、接合部４０が半導体層２０内に埋め込まれ、かつ接合部４０の中央部分４０Ａの埋め込み量Ｄ１が、接合部４０の周縁部分４０Ｂの埋め込み量Ｄ２よりも大きくなっているので、接合部４０のうち中央部分４０Ａが、ＦＥＴの実効ゲート領域Ｇｅとして機能する。よって、実効ゲート長Ｌｅが短縮される。また、実効ゲート領域Ｇｅの外側にしきい値電圧Ｖｔｈのやや深いゲート領域Ｇが形成されるので、実効ゲート領域Ｇｅの実効ゲートエッジＰにおけるドレイン電界の集中が緩和される。よって、ゲート−ドレイン間の耐圧が改善され、またはショートチャネル効果が抑制される。
【００３７】
このように本実施の形態では、接合部４０は半導体層２０内に埋め込まれ、かつ接合部４０の中央部分４０Ａの埋め込み量Ｄ１が、接合部４０の周縁部分４０Ｂの埋め込み量Ｄ２よりも大きくなっているので、接合部４０のうち中央部分４０Ａが、ＦＥＴの実効ゲート領域Ｇｅとして機能する。よって、実効ゲート長Ｌｅを短縮することができ、ＦＥＴのＮＦ，Ｇａ，ｆＴ，ｆｍａｘなどの高周波特性を向上させることができる。
【００３８】
また、実効ゲート領域Ｇｅの外側にしきい値電圧Ｖｔｈのやや深いゲート領域Ｇが形成されるので、実効ゲート領域Ｇｅの実効ゲートエッジＰにおけるドレイン電界の集中が緩和され、ゲート−ドレイン間の耐圧が改善される。さらには、ショートチャネル効果が抑制され、ｇｍ，ｇｄなどのデバイス特性が改善される。
【００３９】
加えて、本実施の形態では、絶縁膜５０に設けられた開口部５１内に、分布した入射角成分を有する蒸着ビーム６０を入射させることによって、開口部５１内の半導体層２０の上に、例えば白金よりなる金属層３１Ａを、中央部分の厚みＴ１が、周縁部分である端面３１Ｂにおける厚みＴ２よりも大きくなるように形成するようにしたので、高額なＥＢ描画設備または複雑なパターニング工程は不要であり、簡単な工程で金属層３１Ａを形成することができる。また、金属層３１Ａの厚みＴ１，Ｔ２、絶縁膜５０の厚み、蒸着ビーム６０の入射角などを調整することによって、接合部４０の埋め込み量Ｄ１，Ｄ２および実効ゲート長Ｌｅを容易かつ精確に制御することができる。
【００４０】
［第２の実施の形態］
図５は、本発明の第２の実施の形態に係るＦＥＴの断面構造を表している。なお、図５も、図１と同様に、ＦＥＴのゲート電極３０を、キャリア走行方向Ａに沿った断面で表したものであり、図示はしないが、図５に向かってゲート電極３０の左側にはソース電極、右側にはドレイン電極がそれぞれ配置されている。このＦＥＴは、開口部５１内の半導体層２０の一部の上に、合金化層３１の端縁に沿って、下側バリア層３４が形成されていることを除いては、第１の実施の形態で説明したＦＥＴと同一である。したがって、同一の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００４１】
下側バリア層３４の平面位置としては、例えば、開口部５１内の半導体層２０上において、合金化層３１と隣り合うように形成されている。また、下側バリア層３４の積層方向における位置としては、半導体層２０と金属層３１Ａとの間に挟まれている。したがって、下側バリア層３４によって、接合部４０が狭められ、実効ゲート領域Ｇｅが狭められる。よって、実効ゲート長Ｌｅが短縮されている。
【００４２】
下側バリア層３４は、バリア層３２と同様に、半導体層２０を構成する半導体、例えばｎ型ガリウムヒ素と合金を形成し難い材料により構成されている。そのような材料の具体例として、バリア層３２と同様に、チタン，タングステン，モリブデンおよびアルミニウムからなる群のうちの少なくとも１種を用いることができる。さらに、下側バリア層３４の材料としては絶縁性材料も使用可能であるが、上述のようにチタンなどの金属を用いた場合には、下側バリア層３４と半導体層２０との接合部もショットキー接合として作用するので、実効ゲート領域Ｇｅの外側にしきい値電圧Ｖｔｈのやや深いゲート領域Ｇが形成される。したがって、実効ゲート領域Ｇｅの実効ゲートエッジＰにおけるドレイン電界の集中が緩和され、ゲート−ドレイン間の耐圧が改善される。さらには、ショートチャネル効果が抑制され、ｇｍ，ｇｄなどのデバイス特性が改善される。
【００４３】
下側バリア層３４は、開口部５１の半導体層２０のうち、図示しないドレイン電極側の一部を覆うように形成されていることが好ましい。ソース抵抗を低減するためには、実効ゲート領域Ｇｅをソース側に近づけることが望ましく、また、ドレイン耐圧を向上させる効果を高めることができるからである。
【００４４】
このＦＥＴは、例えば、次のようにして製造することができる。
【００４５】
まず、第１の実施の形態において図２（Ａ）および図２（Ｂ）を参照して説明したように、半導体基板１０に形成された半導体層２０の表面に、絶縁膜５０を形成し、この絶縁膜５０に、ゲート電極３０を形成するための開口部５１を設ける。
【００４６】
続いて、図６（Ａ）に示したように、開口部５１内に、蒸着ビーム７０を斜めに入射させることによって、開口部５１内の半導体層２０の上に、例えばチタンよりなる下側バリア層３４を形成する。このとき、開口部５１内の半導体層２０には、絶縁膜５０の陰になって下側バリア層３４が蒸着されない露出領域２０Ａが残る。露出領域２０Ａの位置は、図６（Ａ）に破線Ｂで示したように、絶縁膜５０の厚みと、蒸着ビーム７０の入射角とによって制御することができる。この露出領域２０Ａの位置を制御することによって、後述の合金化によって形成される接合部４０の幅、すなわち実効ゲート長Ｌｅ（図５参照）を制御することができる。
【００４７】
下側バリア層３４を形成した後、図６（Ｂ）に示したように、例えば白金よりなる金属層３１Ａと、例えばチタンよりなるバリア層３２と、例えば白金層と金層との積層膜よりなる配線層３３とを順に形成する。金属層３１Ａ，バリア層３２および配線層３３を形成する際の蒸着ビーム（図示せず）は、例えば通常のように半導体基板１０の表面に対して略垂直に入射させるように設定することができる。
【００４８】
次に、図７に示したように、下側バリア層３４，金属層３１Ａ，バリア層３２および配線層３３をエッチングして、開口部５１を覆う部分以外を除去する。
【００４９】
その後、図５に示したように、金属層３１Ａの半導体層２０に接している部分がすべて合金化するのに必要な時間にわたって、例えば４００℃程度の熱処理を行い、金属層３１Ａを構成する白金と、半導体層２０を構成するｎ型ガリウムヒ素とを合金化させることによって、合金化層３１を形成する。このとき、開口部５１内の半導体層２０の一部が、下側バリア層３４によって覆われているので、下側バリア層３４によって金属層３１Ａと半導体層２０とが隔てられ、合金化が進行しない。よって、合金化層３１は、半導体層２０の露出領域２０Ａ（図６および図７参照）にのみ形成され、これに伴って、接合部４０は、半導体層２０内に埋め込まれる。以上により、図５に示したゲート電極３０が完成する。
【００５０】
このＦＥＴでは、ゲート電極３０に印加する電圧を調整すると、接合部４０の下部に生じる空乏領域の幅が変化し、半導体層２０内を矢印Ａ方向に流れるドレイン電流が制御される。本実施の形態では、合金化層３１の端縁に沿って、半導体層２０を構成する半導体、例えばｎ型ガリウムヒ素と合金を形成し難い材料よりなる下側バリア層３４が設けられているので、この下側バリア層３４によって接合部４０が狭められ、実効ゲート長Ｌｅが短縮される。
【００５１】
このように本実施の形態では、接合部４０は半導体層２０内に埋め込まれていると共に、開口部５１内の半導体層２０の一部の上に、合金化層３１の端縁に沿って、半導体層２０を構成する半導体、例えばｎ型ガリウムヒ素と合金を形成し難い材料よりなる下側バリア層３４が設けられているので、下側バリア層３４によって接合部４０を狭め、実効ゲート長Ｌｅを短縮することができ、ＦＥＴのＮＦ，Ｇａ，ｆＴ，ｆｍａｘなどの高周波特性を向上させることができる。
【００５２】
加えて、本実施の形態では、絶縁膜５０に設けられた開口部５１内に、蒸着ビーム７０を斜めに入射させることによって、下側バリア層３４を形成するようにしたので、高額なＥＢ描画設備または複雑なパターニング工程は不要であり、簡単な工程で下側バリア層３４を形成することができる。また、絶縁膜５０の厚み、蒸着ビーム７０の入射角などを調整することによって、実効ゲート長Ｌｅを容易かつ精確に制御することができる。
【００５３】
以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、種々変形が可能である。例えば、上記第２の実施の形態では、下側バリア層３４が、開口部５１の半導体層２０のうち、図示しないドレイン電極側の一部を覆うように形成されている場合について説明したが、図８に示したように、ソース電極側の一部にも下側バリア層３４が形成されているようにしてもよい。これにより、実効ゲート長Ｌｅをさらに短縮することができる。
【００５４】
さらに、例えば、上記第２の実施の形態において、図９に示したように、開口部５１内の半導体層２０の一部の上に、金属層３１Ａと同一の材料よりなり、かつ金属層３１Ａの厚みＴ１よりも小さい厚みＴ２の金属層３５Ａを形成しておき、その後に、蒸着ビーム７０（図６（Ａ）参照）の斜め入射によって下側バリア層３４を形成するようにしてもよい。そして、金属層３１Ａ，３５Ａのうち半導体層２０と接している部分を合金化させることによって、合金化層３１は、図１０に示したような階段状の形状となり、下側バリア層３４は、合金化層３１の端縁に沿って、積層方向において合金化層３１に重なり合うように形成されることになる。この場合、接合部４０の中央部分４０Ａの埋め込み量Ｄ１が、周縁部分４０Ｂの埋め込み量Ｄ２よりも大きくなるので、接合部４０のうち実効ゲート領域Ｇｅとして機能するのは中央部分４０Ａのみに狭められ、実効ゲート長Ｌｅが短縮される。なお、金属層３５Ａは、図９に示したように下側バリア層３４と同じ領域に形成するようにしてもよいし、あるいは、金属層３５Ａを開口部５１内の全面に形成しておいて、その上に斜めの蒸着ビームによって下側バリア層３４を形成し、金属層３５Ａおよび下側バリア層３４の上に金属層３１Ａなどを積層するようにしてもよい。
【００５５】
また、例えば、上記第２の実施の形態では、金属層３１Ａ，バリア層３２および配線層３３を形成する際の蒸着ビーム（図示せず）は、例えば通常のように半導体基板１０の表面に対して略垂直に入射させるように設定する場合について説明したが、金属層３１Ａを形成する際には、入射角が垂直な成分を含む分布した入射角成分を有する蒸着ビーム（図示せず）を用いて、第１の実施の形態で説明したように、例えば、中央部分の厚みＴ１が、周縁部分である端面３１Ｂにおける厚みＴ２よりも大きくなるようにしてもよい。これにより、第１の実施の形態と同様の効果も得ることができる。
【００５６】
さらに、上記各実施の形態では、本発明を一般のＦＥＴに適用した場合について説明したが、本発明は、合金化ゲートを用いるものであれば他のデバイスにも適用可能であり、例えばＨＥＭＴのショットキーゲートにも適用可能である。また、上記各実施の形態では、半導体基板１０および半導体層２０を構成する半導体として、ガリウムヒ素を用いた場合について説明したが、本発明は、ＧａＡｓ系（ＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ）　の他、ＩｎＰ系（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ）　など、合金化ゲートの適用される材料系であればいかなる材料系にも適用可能である。
【発明の効果】
【００５７】
以上説明したように請求項１ないし請求項６のいずれか１項に記載の半導体素子によれば、半導体層と合金化層との接合部が、半導体層内に埋め込まれ、かつ接合部の中央部分の埋め込み量が、接合部の周縁部分の埋め込み量よりも大きくなっているので、接合部のうち中央部分が、例えばＦＥＴの実効ゲート領域として機能する。よって、実効ゲート長を短縮することができ、ＦＥＴのＮＦ，Ｇａ，ｆＴ，ｆｍａｘなどの高周波特性を向上させることができる。
【００５８】
また、実効ゲート領域の外側にしきい値電圧Ｖｔｈのやや深いゲート領域が形成されるので、実効ゲート領域の実効ゲートエッジにおけるドレイン電界の集中が緩和され、ゲート−ドレイン間の耐圧が改善される。さらには、ショートチャネル効果が抑制され、ｇｍ，ｇｄなどのデバイス特性が改善される。
【００５９】
請求項７ないし請求項１２のいずれか１項に記載の半導体素子の製造方法によれば、半導体層の合金化層が設けられている側に、合金化層の端縁に沿って、半導体層を構成する半導体と合金を形成し難い材料よりなる下側バリア層が設けられているので、下側バリア層によって接合部または実効ゲート領域を狭め、実効ゲート長を短縮することができ、ＦＥＴのＮＦ，Ｇａ，ｆＴ，ｆｍａｘなどの高周波特性を向上させることができる。
【００６０】
請求項１３ないし請求項１７のいずれか１項に記載の半導体素子の製造方法によれば、絶縁膜またはフォトレジスト膜に設けられた開口部内に、分布した入射角成分を有する蒸着ビームを入射させることによって、開口部内の半導体層の上に、半導体層を構成する半導体と合金を形成可能な金属元素よりなる金属層を、中央部分の厚みが、周縁部分における厚みよりも大きくなるように形成するようにしたので、高額なＥＢ描画設備または複雑なパターニング工程は不要であり、簡単な工程で金属層を形成することができる。また、金属層の厚み、絶縁膜またはフォトレジスト膜の厚み、蒸着ビームの入射角などを調整することによって、接合部の埋め込み量および実効ゲート長を容易かつ精確に制御することができる。
【００６１】
請求項１８ないし請求項２２のいずれか１項に記載の半導体素子の製造方法によれば、絶縁膜またはフォトレジスト膜に設けられた開口部内に、蒸着ビームを斜めに入射させることによって、半導体層を構成する半導体と合金を形成し難い材料よりなる下側バリア層を形成するようにしたので、高額なＥＢ描画設備または複雑なパターニング工程は不要であり、簡単な工程で下側バリア層を形成することができる。また、絶縁膜またはフォトレジスト膜の厚み、蒸着ビームの入射角などを調整することによって、実効ゲート長を容易かつ精確に制御することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＦＥＴのゲート電極を、キャリア走行方向に沿った断面で表すものである。
【図２】図１に示したＦＥＴのゲート電極の製造方法を工程順に表す断面図である。
【図３】図２に続く工程を表す断面図である。
【図４】図３に続く工程を表す断面図である。
【図５】本発明の第２の実施の形態に係るＦＥＴのゲート電極を、キャリア走行方向に沿った断面で表すものである。
【図６】図５に示したＦＥＴのゲート電極の製造方法を工程順に表す断面図である。
【図７】図６に続く工程を表す断面図である。
【図８】図５に示したＦＥＴのゲート電極の変形例を表す断面図である。
【図９】図１０に示したＦＥＴのゲート電極の他の変形例の製造工程を表す断面図である。
【図１０】図５に示したＦＥＴのゲート電極の他の変形例を表す断面図である。
【符号の説明】
１０…半導体基板、２０…半導体層、２０Ａ…露出領域、３０…ゲート電極、３１…合金化層、３１Ａ…金属層、３１Ｂ…端面、３１Ｃ…頂部、３２…バリア層、３３…配線層、３４…下側バリア層、３５Ａ…金属層、４０…接合部、４０Ａ…中央部分、４０Ｂ…周縁部分、５０…絶縁膜、５１…開口部、６０，７０…蒸着ビーム、Ａ…キャリア走行方向、Ｇ…ゲート領域、Ｇｅ…実効ゲート領域、Ｌｅ…実効ゲート長、Ｐ…実効ゲートエッジ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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