(57)【要約】【課題】複数の電圧範囲の内のいずれかを選択して信号を出力できる半導体集積回路を提供する。【解決手段】この半導体集積回路は、複数の電圧範囲の内のいずれかを選択して信号を出力することが可能な半導体集積回路であって、第１の電源電圧が供給され、第１の電圧範囲の信号を出力する出力ドライバ回路１０と、出力ドライバ回路から出力された信号を、ソース・ドレインを介して、ゲート電圧によって定められる第２の電圧範囲の信号に変換して外部に出力するトランジスタＱＮ２と、第１の電源電圧が供給され、制御信号が第１のレベルのときにトランジスタのゲートに第１の電圧を供給する第１のゲート電圧供給回路２０と、第１の電源電圧よりも低い第２の電源電圧が供給され、制御信号が第２のレベルのときにトランジスタのゲートに第２の電圧を供給する第２のゲート電圧供給回路２０とを具備する。【選択図】  図１
2004363842.tif 000002
【特許請求の範囲】
【請求項１】
複数の電圧範囲の内のいずれかを選択して信号を出力することが可能な半導体集積回路であって、
第１の電源電圧が供給され、第１の電圧範囲の信号を出力する出力ドライバ回路と、
前記出力ドライバ回路から出力された信号を、ソース・ドレインを介して、ゲート電圧によって定められる第２の電圧範囲の信号に変換して外部に出力するトランジスタと、
前記第１の電源電圧が供給され、制御信号が第１のレベルのときに前記トランジスタのゲートに第１の電圧を供給する第１のゲート電圧供給回路と、
前記第１の電源電圧よりも低い第２の電源電圧が供給され、制御信号が第２のレベルのときに前記トランジスタのゲートに第２の電圧を供給する第２のゲート電圧供給回路と、を具備する半導体集積回路。
【請求項２】
前記出力ドライバ回路が、半導体基板内に設けられた第１のウエルにおいて形成され、ゲートに入力された信号を反転してドレインから出力する第２のトランジスタを含み、
前記第１のゲート電圧供給回路が、前記半導体基板内に設けられた第２のウエルにおいて形成され、制御信号が第１のレベルのときに前記トランジスタのゲートに第１の電圧を供給する第３のトランジスタを含み、
前記第２のゲート電圧供給回路が、前記第２のウエルにおいて形成され、制御信号が第２のレベルのときに前記トランジスタのゲートに第２の電圧を供給する第４のトランジスタを含む、請求項１記載の半導体集積回路。
【請求項３】
前記第１のゲート電圧供給回路に供給される制御信号を反転して前記第２のゲート電圧供給回路に供給するインバータをさらに具備する請求項１又は２記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の電圧範囲の内のいずれかを選択して信号を出力することが可能な半導体集積回路に関する。
【０００２】
【従来の技術】
近年、各種の電子機器の高速動作や低消費電力を実現するために、これらの電子機器において使用されるＩＣやＬＳＩ等の半導体集積回路の高集積化や低電圧化が進んでいる。しかし、全ての半導体集積回路の動作電圧を一律に低電圧化することは、デバイス固有の特性を考慮すると、極めて困難である。従って、異なる電源電圧で動作する複数の半導体集積回路が、半導体集積回路に内蔵されたインターフェース回路を介して互いに接続される場合が生じる。
【０００３】
例えば、ある半導体集積回路が、インターフェース回路を介して、３．３Ｖ電源で動作する回路に接続されたり、１．８Ｖ電源で動作する回路に接続されたりすることが考えられる。そのような半導体集積回路においては、３．３Ｖ系の出力信号と１．８Ｖ系の出力信号とを切り換えて、同一の外部入出力端子（パッド）から出力できれば便利である。
【０００４】
また、そのような半導体集積回路に、５Ｖ電源で動作する回路から信号が印加されることも考えられる。従って、外部入出力端子（パッド）に５Ｖの電圧が印加されても、リーク電流が流れないことが要求される。
【０００５】
関連する技術として、下記の特許文献１には、電圧トレラント回路としてのインターフェース回路において、信号入出力時に考えられるどのような電圧遷移状態においても、実質的に問題となる電流リークを防止することが、開示されている。しかしながら、複数の電圧範囲の内のいずれかを選択して信号を出力することに関しては、開示されていない。
【０００６】
【特許文献１】
特開２０００−７７９９６号公報  （第１頁、図２）
【０００７】
【発明が解決しようとする課題】
そこで上記の点に鑑み、本発明は、複数の電圧範囲の内のいずれかを選択して信号を出力できる半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、複数の電圧範囲の内のいずれかを選択して信号を出力することが可能な半導体集積回路であって、第１の電源電圧が供給され、第１の電圧範囲の信号を出力する出力ドライバ回路と、出力ドライバ回路から出力された信号を、ソース・ドレインを介して、ゲート電圧によって定められる第２の電圧範囲の信号に変換して外部に出力するトランジスタと、第１の電源電圧が供給され、制御信号が第１のレベルのときにトランジスタのゲートに第１の電圧を供給する第１のゲート電圧供給回路と、第１の電源電圧よりも低い第２の電源電圧が供給され、制御信号が第２のレベルのときにトランジスタのゲートに第２の電圧を供給する第２のゲート電圧供給回路とを具備する。
【０００９】
ここで、出力ドライバ回路が、半導体基板内に設けられた第１のウエルにおいて形成され、ゲートに入力された信号を反転してドレインから出力する第２のトランジスタを含み、第１のゲート電圧供給回路が、半導体基板内に設けられた第２のウエルにおいて形成され、制御信号が第１のレベルのときにトランジスタのゲートに第１の電圧を供給する第３のトランジスタを含み、第２のゲート電圧供給回路が、第２のウエルにおいて形成され、制御信号が第２のレベルのときにトランジスタのゲートに第２の電圧を供給する第４のトランジスタを含むようにしても良い。
【００１０】
また、本発明に係る半導体集積回路は、第１のゲート電圧供給回路に供給される制御信号を反転して第２のゲート電圧供給回路に供給するインバータを具備するようにしても良い。
【００１１】
以上の様に構成した本発明に係る半導体集積回路によれば、出力ドライバ回路から出力された信号の電圧範囲を変換するトランジスタのゲートに、第１のゲート電圧供給回路によって供給される第１の電圧と、第２のゲート電圧供給回路によって供給される第２の電圧との内のいずれかを選択的に供給することにより、複数の電圧範囲の内のいずれかを選択して信号を出力することができる。その結果、入出力セルの数を減少させ、チップ面積を低減することが可能である。
【００１２】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の構成の一部を示す回路図である。この半導体集積回路は、外部入出力端子（パッド）ＰＤと、パッドＰＤに接続され、外部回路との間で信号の受け渡しを行う入出力セル１００とを含んでいる。なお、一般的には、半導体基板の周辺部に、複数系統のパッド及び入出力セルが設けられるが、図１においては、１系統のパッド及び入出力セルのみを示している。
【００１３】
入出力セル１００には、電源電圧ＨＶＤＤ（本実施形態においては、３．３Ｖとする）、及び、電源電圧ＬＶＤＤ（本実施形態においては、１．８Ｖとする）が供給される。入出力セル以外の内部回路には、例えば、電源電圧ＬＶＤＤが供給される。
【００１４】
入出力セル１００は、出力ドライバ１０と、出力ドライバ回路１０から出力された信号を、ソース・ドレインを介して、ゲート電圧によって定められる電圧範囲の信号に変換してパッドＰＤに出力するＮチャネルＭＯＳトランジスタＱＮ２と、トランジスタＱＮ２のゲートに電圧を供給するゲート電圧供給回路２０及び３０と、制御信号ＣＮを反転して反転制御信号ＣＮバーを出力するインバータ４０と、入力バッファ５０とを有している。なお、入力バッファ５０を省略して、本実施形態に係るセルを出力セルとして用いても良い。
【００１５】
出力ドライバ１０は、ＰチャネルＭＯＳトランジスタＱＰ１とＮチャネルＭＯＳトランジスタＱＮ１とによって構成されるインバータを含んでいる。ここで、トランジスタＱＰ１は、図３に示すフローティングＮウエル１に形成されており、トランジスタＱＰ１のバックゲートは、フローティング構造となっている。これにより、後で詳しく説明するように、リーク電流を防止することができる。一方、トランジスタＱＮ１のバックゲートは、接地電位に接続されている。出力ドライバ１０は、他の内部回路から出力された出力データＤＯＵＴの電圧範囲を、電源電圧ＨＶＤＤに適合するように変換し、トランジスタＱＮ２に供給する。
【００１６】
トランジスタＱＮ２のドレインは、出力ドライバ１０の出力端子、及び、入力バッファ５０の入力端子に電気的に接続されており、トランジスタＱＮ２のソースは、パッドＰＤに電気的に接続されている。トランジスタＱＮ２のゲート（ノードＮ１）に所定の電圧が供給されると、トランジスタＱＮ２はオン状態となり、パッドＰＤを介して内部回路と外部回路との間で信号を伝達する。トランジスタＱＮ２のしきい電圧ＶＴＮは、理想的には０Ｖであることが望ましく、例えば、しきい電圧ＶＴＮが約０．２Ｖ以下であるトランジスタが使用される。
【００１７】
ゲート電圧供給回路２０は、ＰチャネルＭＯＳトランジスタＱＰ２を含んでいる。トランジスタＱＰ２のソースには、電源電位ＨＶＤＤ（３．３Ｖ）が供給され、ゲートには、制御信号ＣＮが印加される。トランジスタＱＰ２のドレインは、トランジスタＱＮ２のゲートに電気的に接続されている。制御信号ＣＮがローレベルになると、トランジスタＱＰ２がオン状態となり、トランジスタＱＮ２のゲートに約３．３Ｖの電圧を供給する。
【００１８】
このとき、トランジスタＱＮ２は、出力ドライバ１０からドレインに入力される信号に基づいて、ソースからパッドＰＤに出力信号を供給する。ドレインに入力される信号の最大電圧は約３．３Ｖであり、また、ゲート電圧も約３．３Ｖであるので、トランジスタＱＮ２の出力信号の最大電圧は、約（３．３−ＶＴＮ）Ｖとなる。
【００１９】
ゲート電圧供給回路３０は、ＰチャネルＭＯＳトランジスタＱＰ３を含んでいる。トランジスタＱＰ３のソースには、電源電圧ＬＶＤＤ（１．８Ｖ）が供給され、ゲートには、反転制御信号ＣＮバーが供給される。トランジスタＱＰ３のドレインは、トランジスタＱＮ２のゲートに電気的に接続されている。制御信号ＣＮがハイレベルとなって反転制御信号ＣＮバーがローレベルになると、トランジスタＱＰ３がオン状態となり、トランジスタＱＮ２のゲートに約１．８Ｖの電圧を供給する。
【００２０】
このとき、トランジスタＱＮ２は、出力ドライバ１０からドレインに入力される信号に基づいて、ソースからパッドＰＤに出力信号を供給する。ドレインに入力される信号の最大電圧は約３．３Ｖであるが、ゲート電圧が約１．８Ｖであるので、トランジスタＱＮ２の出力信号の最大電圧は、約（１．８−ＶＴＮ）Ｖとなる。
【００２１】
ここで、トランジスタＱＰ２及びＱＰ３は、図２に示すフローティングＮウエル２に形成されており、これらのトランジスタのバックゲートは、共通化されてフローティングされている。これにより、後で詳しく説明するように、リーク電流を防止することができる。
【００２２】
入力バッファ５０は、電源電圧ＬＶＤＤ（１．８Ｖ）が供給されて動作する２段のインバータ５１及び５２によって構成される。制御信号ＣＮをハイレベルとすることにより、トランジスタＱＮ２によって、パッドＰＤから供給される信号の電圧範囲を、インバータ５１の電源電圧ＬＶＤＤに適合するように変換することができる。
【００２３】
次に、リーク電流を防止するための方策について説明する。
通常、ＰチャネルＭＯＳトランジスタのバックゲート電極には、電源電位が印加される。即ち、トランジスタＱＰ２のバックゲート電極には、電源電位ＨＶＤＤ（３．３Ｖ）が印加され、トランジスタＱＰ３のバックゲート電極には、電源電位ＬＶＤＤ（１．８Ｖ）が印加される。
【００２４】
図２は、図１に示すトランジスタＱＰ２及びＱＰ３を通常の構造とした場合の問題点を説明するための図である。図２に示すように、Ｐ型の半導体基板２００内には、Ｎウエル２１０及び２２０が形成されている。Ｎウエル２１０上には、トランジスタＱＰ２のゲート電極２１８が、ゲート絶縁膜を介して形成されている。また、Ｎウエル２２０上には、トランジスタＱＰ３のゲート電極２２８が、ゲート絶縁膜を介して形成されている。
【００２５】
Ｎウエル２１０内には、トランジスタＱＰ２のソース・ドレインとなるＰ型不純物拡散領域２１２及び２１４と、トランジスタＱＰ２のバックゲート電極に相当するＮ型不純物拡散領域２１６とが形成されている。また、Ｎウエル２２０内には、トランジスタＱＰ３のソース・ドレインとなる不純物拡散領域２２２及び２２４と、トランジスタＱＰ３のバックゲート電極に相当するＮ型不純物拡散領域２２６とが形成されている。
【００２６】
トランジスタＱＰ２及びＱＰ３のドレインとなるＰ型不純物拡散領域２１２及び２２２は、トランジスタＱＮ２のゲート（ノードＮ１）に電気的に接続される。トランジスタＱＰ２のソースとなるＰ型不純物拡散領域２１４及びバックゲート電極に相当するＮ型不純物拡散領域２１６には、電源電圧ＨＶＤＤ（３．３Ｖ）が供給される。一方、トランジスタＱＰ３のソースとなるＰ型不純物拡散領域２２４及びバックゲート電極に相当するＮ型不純物拡散領域２２６には、電源電圧ＬＶＤＤ（１．８Ｖ）が供給される。また、トランジスタＱＰ２のゲート電極２１８には、制御信号ＣＮが印加され、トランジスタＱＰ３のゲート電極２２８には、反転制御信号ＣＮバーが印加される。
【００２７】
ここで、制御信号ＣＮがローレベルとなって、トランジスタＱＰ２がオン状態となり、トランジスタＱＰ３がオフ状態となる場合を考える。このとき、トランジスタＱＰ３はオフ状態であるにもかかわらず、Ｐ型不純物拡散領域２２２とＮウエル２２０との接合面（ＰＮ接合）が順方向にバイアスされることにより、Ｐ型不純物拡散領域２１４からＮウエル２１０を介してＰ型不純物拡散領域２１２に流れる電流の一部が、Ｐ型不純物拡散領域２２２からＮウエル２２０を介してＰ型不純物拡散領域２２６に流れ込み、異なる電源電位間にリーク電流が流れてしまう。そのようなリーク電流を防止するために、本実施形態においては、図３に示すような構造を採用している。
【００２８】
図３は、本実施形態におけるトランジスタＱＰ１〜ＱＰ３及びＱＮ１〜ＱＮ２の構造を示す図である。図３に示すように、Ｐ型の半導体基板３００内には、いずれの電源電位にも接続されていないフローティングＮウエル１及び２と、接地電位に接続されているＰウエル３と、いずれの電源電位にも接続されていないフローティングＰウエル４とが形成されている。
【００２９】
フローティングＮウエル１上には、トランジスタＱＰ１のゲート電極１１が、ゲート絶縁膜を介して形成されている。ゲート電極１１の両側のＮウエル１内には、トランジスタＱＰ１のソース・ドレインとなるＰ型不純物拡散領域１２及び１３が形成されている。ここで、Ｎウエル１がフローティング構造となっているために、Ｐ型不純物拡散領域１３に、電源電位ＨＶＤＤよりも高い電位が印加されても、リーク電流の流れる経路が存在しない。
【００３０】
Ｐウエル３上には、トランジスタＱＮ１のゲート電極３１が、ゲート絶縁膜を介して形成されている。ゲート電極３１の両側のＰウエル３内には、トランジスタＱＮ１のソース・ドレインとなるＮ型不純物拡散領域３２及び３３が形成されている。また、Ｐウエル３内には、トランジスタＱＮ１のバックゲート電極に相当するＰ型不純物拡散領域３４が形成されている。
【００３１】
フローティングＰウエル４上には、トランジスタＱＮ２のゲート電極４１が、ゲート絶縁膜を介して形成されている。ゲート電極４１の両側のＰウエル４内には、トランジスタＱＮ２のソース・ドレインとなるＮ型不純物拡散領域４２及び４３が形成されている。ここで、Ｐウエル４がフローティング構造となっているために、パッドＰＤに高電位が印加されても、リーク電流の流れる経路が存在しない。
【００３２】
フローティングＮウエル２上には、トランジスタＱＰ２及びＱＰ３のゲート電極２１及び２２が、それぞれゲート絶縁膜を介して形成されている。ゲート電極２１の両側のＮウエル２内には、トランジスタＱＰ２のソース・ドレインとなるＰ型不純物拡散領域２３及び２４が形成され、ゲート電極２２の両側のＮウエル２内には、トランジスタＱＰ３のソース・ドレインとなるＰ型不純物拡散領域２５及び２６が形成されている。トランジスタＱＰ２及びＱＰ３が同一のＮウエル２に形成されていることにより、トランジスタＱＰ２及びＱＰ３のバックゲートは、実質的に共通化されている。
【００３３】
トランジスタＱＰ２及びＱＰ３のドレインとなるＰ型不純物拡散領域２４及び２６は、トランジスタＱＮ２のゲート電極４１（ノードＮ１）に電気的に接続される。トランジスタＱＰ２のソースとなるＰ型不純物拡散領域２３には、電源電圧ＨＶＤＤ（３．３Ｖ）が供給され、トランジスタＱＰ３のソースとなるＰ型不純物拡散領域２５には、電源電圧ＬＶＤＤ（１．８Ｖ）が供給される。また、トランジスタＱＰ２のゲート電極２１には、制御信号ＣＮが印加され、トランジスタＱＰ３のゲート電極２２には、反転制御信号ＣＮバーが印加される。
【００３４】
制御信号ＣＮがローレベルとなったときに、トランジスタＱＰ２がオン状態となり、トランジスタＱＰ３がオフ状態となって、トランジスタＱＮ２のゲート電極４１（ノードＮ１）に、約３．３Ｖの電圧が供給される。一方、制御信号ＣＮがハイレベルとなったときに、トランジスタＱＰ３がオフ状態となり、トランジスタＱＰ２がオン状態となって、トランジスタＱＮ２のゲート電極４１（ノードＮ１）に、約１．８Ｖの電圧が供給される。いずれのモードにおいても、Ｎウエル２がフローティング構造となっているために、電源電位ＨＶＤＤと電源電位ＬＶＤＤとの間に、リーク電流の流れる経路が存在しない。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体集積回路の構成の一部を示す回路図。
【図２】トランジスタを通常の構造とした場合の問題点を説明するための図。
【図３】本実施形態におけるトランジスタＱＰ１〜ＱＰ３等の構造を示す図。
【符号の説明】
１０  出力ドライバ、  ２０、３０  ゲート電圧供給回路、  ４０  インバータ、  ５０  入力バッファ、  １００  入出力セル、  ＰＤ  外部入出力端子（パッド）、  ＱＰ１〜ＱＰ３  ＰチャネルＭＯＳトランジスタ、  ＱＮ１〜ＱＮ２  ＮチャネルＭＯＳトランジスタ、  １、２  フローティングＮウエル、  ３Ｐウエル、  ４  フローティングＰウエル、  １１、２１、２２、３１、４１ゲート電極、  １２、１３、２３〜２６、３４  Ｐ型不純物拡散領域、  ３２、３３、４２、４３  Ｎ型不純物拡散領域、  ３００  半導体基板
【図１】
2004363842.tif 000003
【図２】
2004363842.tif 000004
【図３】
2004363842.tif 000005