(57)【要約】【課題】フローティングゲート型半導体記憶装置において、ゲート電極エッチング時および不純物イオン注入時のフローティングゲート電極、トンネリング媒体となりうる酸化膜、半導体基板への欠陥生成を抑制し、電荷保持特性を向上する。【解決手段】半導体基板１の上にトンネリング媒体となりうる酸化膜２を形成する工程と、前記酸化膜２の上にポリシリコン層３を形成する工程と、前記ポリシリコン層３の所定領域を所定の厚さを残すまでエッチングする工程と、前記エッチング後に前記酸化膜２が露出するまで前記ポリシリコン層３をオーバーエッチングする工程とを備え、前記オーバーエッチングする工程が、ポリシリコンの対酸化膜選択比が６０〜８０となる条件で行われる不揮発性半導体記憶装置の製造方法とする。【選択図】　図５
2004064020.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にトンネリング媒体となりうる酸化膜を形成する工程と、前記酸化膜上にポリシリコン層を形成する工程と、前記ポリシリコン層の所定領域を所定の厚さを残すまでエッチングする工程と、前記エッチング後に前記酸化膜が露出するまで前記ポリシリコン層をオーバーエッチングする工程とを備え、前記オーバーエッチングする工程が、ポリシリコンの対酸化膜選択比が６０〜８０となる条件で行われることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記オーバーエッチングする工程が、平行平板型エッチング装置を用い、圧力１２〜１５Ｐａ、電力１３５〜１６５Ｗ、エッチングガスとして流量１８〜２２ｍｌ／ｍｉｎ（標準状態）のＣｌ２、流量５４〜６６ｍｌ／ｍｉｎ（標準状態）のＨＢｒ、流量６〜８ｍｌ／ｍｉｎ（標準状態）のＯ２を用いる条件で行われる請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記オーバーエッチングする工程において、前記半導体基板上に前記酸化膜を少なくとも２ｎｍ以上の厚さで残すようにエッチングする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フローティングゲート型ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）からなる半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
電気的に書換え可能な不揮発性メモリとして、フローティングゲート構造のＥＥＰＲＯＭがよく知られている。このＥＥＰＲＯＭは、半導体基板上に形成されたソース領域とドレイン領域に挟まれたチャネル領域上にゲート絶縁膜を介してフローティングゲート電極が形成され、さらにフローティングゲート電極上に層間絶縁膜を介してコントロールゲート電極が形成された構造をしている。
【０００３】
このＥＥＰＲＯＭの書き込み方法は、例えば、ドレイン領域とコントロールゲート電極に電圧を印加し、半導体基板のドレイン領域近傍のチャネル領域でホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲート電極へ加速注入することにより行われる。
【０００４】
また、このＥＥＰＲＯＭの読み出し方法は、例えば、ドレイン領域とコントロールゲート電極に電圧を印加し、フローティングゲート電極に蓄積された電荷量にともない変化するソース・ドレイン間を流れる電流量を検知することにより行う。
【０００５】
また、ＥＥＰＲＯＭの消去方法は、フローティングゲート電極からソース領域、またはドレイン領域、またはチャネル領域にトンネリング現象を利用して、電子を放出させることにより電気的に消去を行う方法、また、フローティングゲート電極との間にトンネリング絶縁膜を挟むようにして独立した消去ゲート電極を配置し、消去ゲート電極に消去電圧を印加して、電子をフローティングゲート電極から消去ゲート電極にトンネリングさせることにより消去を行う方法等が考案されている。
【０００６】
このＥＥＰＲＯＭについて、フローティングゲート電極およびコントロールゲート電極の２層のポリシリコン膜とその層間絶縁膜からなるゲート電極のエッチング時における半導体基板へのダメージ軽減のため、ゲート電極の活性領域以外の半導体基板上の絶縁膜を厚く形成する構造およびその製造方法が提案されている。例えば、特開平４−１８６７７７号公報、特開平４−１８６７７８号公報等である。
【０００７】
また、特開２０００−３３１９９０号公報には、ゲート電極のエッチング時におけるポリシリコン電極への電子シェーディングダメージを抑制するプラズマ条件を用いたゲート電極エッチング方法が提案されている。
【０００８】
【発明が解決しようとする課題】
図９は、従来のゲート電極エッチング方法によって形成されたゲート電極加工形状を示す断面図である。ここで、１は半導体基板、２はトンネリング媒体となりうる第１の酸化膜、３は第１のポリシリコン層、４は第２の酸化膜、５は窒化膜、６は第３の酸化膜、７は第２のポリシリコン層である。
【０００９】
しかしながら、上記のごときゲート電極エッチング方法ではオーバーエッチング工程にてエッチングしたポリシリコン膜の形状が図９に示すごとくテーパー形状となりやすくなる。このため、後の工程である不純物イオン注入工程において、このテーパー部の下部に位置するポリシリコン膜およびトンネリング媒体となりうる酸化膜に欠陥が発生しやすくなるという問題を有していた。このポリシリコン膜のテーパー形状は、ポリシリコン膜のオーバーエッチング時における、ポリシリコン膜のトンネリング媒体となりうる酸化膜に対する選択比確保のために、ポリシリコン膜への過剰な側壁保護膜の形成が原因である。
【００１０】
これを改善するためには、ポリシリコン膜のオーバーエッチング時の側壁保護膜の形成を低減し、対酸化膜選択比を低減させる必要がある。しかし、これによりポリシリコン膜のオーバーエッチング時に半導体基板へ欠陥を生成させやすくなる。すなわち、ポリシリコン膜のテーパー形状の改善によるテーパー部分の下部に位置するポリシリコン膜およびトンネリング媒体となりうる酸化膜における欠陥低減と、ポリシリコン膜のオーバーエッチングの対酸化膜選択比確保による半導体基板への欠陥低減とは相反する関係にある。
【００１１】
これらの欠陥はいずれもフローティングゲート電極における電荷保持特性の低下を引き起こすことから、ポリシリコン膜のオーバーエッチング条件の最適化が必要であった。
【００１２】
本発明は、前記従来の問題を解決するためになされたものであり、ＥＥＰＲＯＭのゲート電極のエッチング時に形成されるポリシリコン膜、トンネリング媒体となりうる酸化膜および半導体基板への欠陥生成を、工数を増大させることなく低減し、ＥＥＰＲＯＭのフローティングゲート電極における電荷保持特性を向上させるゲート電極エッチング方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上にトンネリング媒体となりうる酸化膜を形成する工程と、前記酸化膜上にポリシリコン層を形成する工程と、前記ポリシリコン層の所定領域を所定の厚さを残すまでエッチングする工程と、前記エッチング後に前記酸化膜が露出するまで前記ポリシリコン層をオーバーエッチングする工程とを備え、前記オーバーエッチングする工程が、ポリシリコンの対酸化膜選択比が６０〜８０となる条件で行われることを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
【００１５】
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上にトンネリング媒体となりうる酸化膜を形成し、前記酸化膜上にポリシリコン層を形成した後、前記ポリシリコン層の所定領域を所定の厚さを残すまでエッチングし、その後前記エッチング後に前記酸化膜が露出するまで前記ポリシリコン層をオーバーエッチングする。ここで、前記オーバーエッチングする工程は、ポリシリコンの対酸化膜選択比が６０〜８０となる条件で行われる。
【００１６】
これにより、ＥＥＰＲＯＭのゲート電極のエッチング時に形成されるポリシリコン膜、トンネリング媒体となりうる酸化膜および半導体基板への欠陥生成を、工数を増大させることなく低減し、ＥＥＰＲＯＭのフローティングゲート電極における電荷保持特性を向上させることができる。特に、前記オーバーエッチング工程におけるポリシリコンの対酸化膜選択比を約７０にして行うのが最も好ましい。
【００１７】
また、本発明の不揮発性半導体記憶装置の製造方法は、前記オーバーエッチングする工程が、平行平板型エッチング装置を用い、圧力１２〜１５Ｐａ、電力１３５〜１６５Ｗ、エッチングガスとして流量１８〜２２ｍｌ／ｍｉｎ（標準状態）のＣｌ２、流量５４〜６６ｍｌ／ｍｉｎ（標準状態）のＨＢｒ、流量６〜８ｍｌ／ｍｉｎ（標準状態）のＯ２を用いる条件で行われることが好ましい。これにより、ポリシリコン膜のテーパー形状の形成をより確実に防止できる。
【００１８】
また、本発明の不揮発性半導体記憶装置の製造方法は、前記オーバーエッチングする工程において、前記半導体基板上に前記酸化膜を少なくとも２ｎｍ以上の厚さで残すようにエッチングすることが好ましい。これにより、半導体基板への欠陥の生成をより確実に防止することができる。
【００１９】
次に、本発明の実施の形態を図面を参照しながらさらに具体的に説明する。
【００２０】
図１から図５に本発明の実施の形態による半導体記憶装置の製造方法の工程断面図を示す。
【００２１】
図１に示すように、半導体基板１の上に素子分離領域（図示せず）およびウエル領域（図示せず）を形成した後、トンネリング媒体となりうる第１の酸化膜２を厚さ１０ｎｍ程度に公知の熱酸化技術により形成し、次いで第１のポリシリコン層３を堆積し、第２の酸化膜４、窒化膜５、第３の酸化膜６を順次積層して層間膜を形成し、次に第２のポリシリコン層７をその上に積層し、さらにゲート電極形成用にパターン化したフォトレジスト８を形成する。
【００２２】
次いで、図２に示すように、第２のポリシリコン層７を１９．９５Ｐａの圧力で平行平板電極間に２５０Ｗの電力を与え、流量８０ｍｌ／ｍｉｎ（標準状態）のＣｌ２と流量４０ｍｌ／ｍｉｎ（標準状態）のＨＢｒのガス流量下で第２のポリシリコン層７の残膜の厚さが２０ｎｍ程度となるまでエッチングし、さらにその後、１３．３Ｐａの圧力で平行平板電極間に２２５Ｗの電力を与え、流量２０ｍｌ／ｍｉｎ（標準状態）のＣｌ２、流量６０ｍｌ／ｍｉｎ（標準状態）のＨＢｒ、流量７ｍｌ／ｍｉｎ（標準状態）のＯ２のガス流量下で第３の酸化膜６が表出するまでエッチングする。
【００２３】
次いで、図３に示すように、第３の酸化膜６、窒化膜５、第２の酸化膜４を６．６５Ｐａの圧力で平行平板電極間に２００Ｗの電力を与え、流量４０ｍｌ／ｍｉｎ（標準状態）のＣＦ４のガス流量下で第１のポリシリコン層３が表出するまでエッチングする。
【００２４】
次いで、図４に示すように、第１のポリシリコン層３を１９．９５Ｐａの圧力で平行平板電極間に２５０Ｗの電力を与え、流量８０ｍｌ／ｍｉｎ（標準状態）のＣｌ２、流量４０ｍｌ／ｍｉｎ（標準状態）のＨＢｒのガス流量下で第１のポリシリコン層３の残膜の厚さが２０ｎｍ程度となるまでエッチングする。
【００２５】
次いで、図５に示すように、残りの第１のポリシリコン層３を圧力１２〜１５Ｐａ（好ましくは１３．３Ｐａ）、電力１３５〜１６５Ｗ（好ましくは１５０Ｗ）、エッチングガスとしてＣｌ２の流量１８〜２２ｍｌ／ｍｉｎ（好ましくは２０ｍｌ／ｍｉｎ）（標準状態）、ＨＢｒの流量５４〜６６ｍｌ／ｍｉｎ（好ましくは６０ｍｌ／ｍｉｎ）（標準状態）、Ｏ２の流量６〜８ｍｌ／ｍｉｎ（好ましくは７ｍｌ／ｍｉｎ）（標準状態）の条件で、トンネリング媒体となりうる第１の酸化膜２が表出するまでエッチングし、第１のポリシリコン層３からフローティングゲート電極、第２のポリシリコン層７からコントロールゲート電極と呼ばれる２層のポリシリコン積層ゲート電極を形成する。
【００２６】
本発明では、この図５の工程をオーバーエッチング工程と称している。このとき、トンネリング媒体となりうる第１の酸化膜２の残膜の厚さは少なくとも２ｎｍ以上であることが好ましい。
【００２７】
このオーバーエッチング工程の対酸化膜選択比は６０〜８０であることが必要であり、特に約７０が最も好ましい。これにより、特開２０００−３３１９９０号公報に記載のごとき従来例におけるゲート電極エッチング方法と比べて、ポリシリコン膜に形成される過剰な側壁保護膜を低減させたことにより、図９のようなテーパー状のゲート電極加工形状の形成を抑制することができる。
【００２８】
さらに、図６に本発明の実施の形態によるゲート電極エッチング方法におけるエッチング後のトンネリング媒体となりうる第１の酸化膜２の残膜の厚さを示す。図６では、エッチング装置の変動や、第１のポリシリコン層３、第２の酸化膜４、窒化膜５、第３の酸化膜６、第２のポリシリコン層７の膜厚変動に対するゲート電極加工マージンを評価する意味で、ゲート電極のエッチング時間を±１５％変動させた場合のトンネリング媒体となりうる第１の酸化膜２の残膜の厚さを評価した結果を、比較のため、対酸化膜選択比約３０のオーバーエッチング条件の下で評価した結果とともに示す。
【００２９】
図６に示すように、対酸化膜選択比が約３０のオーバーエッチング条件の結果では、エッチング後のトンネリング媒体となりうる第１の酸化膜２の残膜の厚さがゲート電極のエッチング時間に対して大きく変動し、オーバーエッチング時に半導体基板１に対して欠陥形成などのダメージを与えやすいのに対し、本発明の実施の形態によるゲート電極エッチング方法では、エッチング後のトンネリング媒体となりうる第１の酸化膜２の残膜の厚さがゲート電極のエッチング時間に対して大きく変動することはなく、少なくとも２ｎｍ以上を保っており、オーバーエッチング時に半導体基板１に対してダメージを与えにくい条件となっていることが分かる。つまり、対酸化膜選択比約７０のオーバーエッチング条件で、半導体基板１に対して十分なダメージ抑制効果がある条件となっていることが分かる。なお、同様に対酸化膜選択比が６０〜８０となる条件でも、ほぼ同様の結果が得られた。
【００３０】
次に、本発明の実施の形態におけるゲート電極エッチング方法を用いて形成したフローティングゲート型ＥＥＰＲＯＭにおけるフローティングゲート電極の電荷保持特性について示す。
【００３１】
図７にフローティングゲート電極における電荷保持特性評価方法を示す。図７（ａ）はフローティングゲート型ＥＥＰＲＯＭのアレイ構造およびデータ書き込み時の電圧状態を示す図である。アレイ構造は、フローティングゲート型ＥＥＰＲＯＭのコントロールゲート電極をワードライン（ＷＬ）へ、ドレイン電極をビットライン（ＢＬ）へそれぞれ接続し、マトリクス状に配置した構造をとっており、データ書き込み時には書き込むフローティングゲート型ＥＥＰＲＯＭ（選択ビット）に接続されたワードラインに電圧Ｖｇ（例えば１０Ｖ）、ビットラインに電圧Ｖｄ（例えば５Ｖ）を印加する。
【００３２】
このとき、選択ビットと同一ビットライン上の非選択ビットにおける各電極の電圧状態は図７（ｂ）に示すように、ドレイン電極に電圧Ｖｄ（例えば５Ｖ）、コントロールゲート電極とソース電極に０Ｖが印加された状態となっている。この非選択ビットのフローティングゲート電極に電子が入っている場合、この電子がドレイン電極に印加された電圧Ｖｄ（例えば５Ｖ）によりドレイン領域へトンネリングし、この非選択ビットの閾値電圧が低下するディスターブ現象が生じることがある。このディスターブ現象を測定することにより、フローティングゲート型ＥＥＰＲＯＭのフローティングゲート電極における電荷保持特性を評価する。
【００３３】
図８に本発明の実施の形態におけるゲート電極エッチング方法を用いて製造したフローティングゲート型ＥＥＰＲＯＭの、ドレイン電極に電圧Ｖｄ（一例として５．５Ｖ）、コントロールゲート電極、ソース電極および半導体基板電極に０Ｖを印加した場合の電圧印加時間に対する閾値電圧の変動量を測定した結果を、対酸化膜選択比約３０のオーバーエッチング条件で製造したフローティングゲート型ＥＥＰＲＯＭのものと比較して示す。
【００３４】
図８に示すように、対酸化膜選択比約７０のオーバーエッチング条件を用いた本発明の実施の形態におけるフローティングゲート型ＥＥＰＲＯＭでは、図６から分かるように半導体基板１へのダメージが低減されることから、閾値電圧の変動量が抑えられておりフローティングゲート電極における電荷保持特性が向上していることが分かる。すなわち、本発明の実施の形態におけるフローティングゲート型ＥＥＰＲＯＭは、第１のポリシリコン層３、トンネリング媒体となりうる第１の酸化膜２および半導体基板１への欠陥生成を抑制したことにより、フローティングゲート電極における電荷保持特性を向上させた半導体記憶装置を提供することができる。
【００３５】
【発明の効果】
以上から明らかなように、本発明の不揮発性半導体記憶装置の製造方法によれば、フローティングゲート型ＥＥＰＲＯＭのゲート電極エッチング時およびその後の不純物イオン注入時に形成されるポリシリコン膜、トンネリング媒体となりうる酸化膜および半導体基板への欠陥生成を、工数を増大させることなく低減することができ、フローティングゲート型ＥＥＰＲＯＭのフローティングゲート電極における電荷保持特性を向上させるゲート電極エッチング方法および電荷保持特性を向上させた半導体記憶装置を提供することができる。これにより、フローティングゲート型ＥＥＰＲＯＭの高性能化に大きく寄与することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体記憶装置の製造方法の工程断面図である。
【図２】本発明の実施の形態による半導体記憶装置の製造方法の工程断面図である。
【図３】本発明の実施の形態による半導体記憶装置の製造方法の工程断面図である。
【図４】本発明の実施の形態による半導体記憶装置の製造方法の工程断面図である。
【図５】本発明の実施の形態による半導体記憶装置の製造方法の工程断面図である。
【図６】本発明の実施の形態によるゲート電極エッチング方法でのエッチング後のトンネリング媒体となりうる酸化膜の残膜の厚さを示す図である。
【図７】フローティングゲート電極における電荷保持特性評価方法を示す概略図である。
【図８】本発明の実施の形態におけるフローティングゲート型ＥＥＰＲＯＭにおける電荷保持特性を示す図である。
【図９】従来のゲート電極エッチング方法によって形成されたゲート電極加工形状を示す断面図である。
【符号の説明】
１　　半導体基板
２　　トンネリング媒体となりうる第１の酸化膜
３　　第１のポリシリコン層
４　　第２の酸化膜
５　　窒化膜
６　　第３の酸化膜
７　　第２のポリシリコン層
８　　ゲート電極形成用にパターン化したフォトレジスト
【図１】
2004064020.tif 000003
【図２】
2004064020.tif 000004
【図３】
2004064020.tif 000005
【図４】
2004064020.tif 000006
【図５】
2004064020.tif 000007
【図６】
2004064020.tif 000008
【図７】
2004064020.tif 000009
【図８】
2004064020.tif 000010
【図９】
2004064020.tif 000011