(57)【要約】【課題】主スイッチング素子がスイッチングする過程で発生する電力損失を有効に抑制することが可能なスイッチング電源を提供すること。【解決手段】チョッパ型のスイッチング電源において、主スイッチング素子として、電力の経路上に相互に並列接続された複数のＭＯＳトランジスタＱ１，Ｑ２を備える。スイッチング制御部ＣＮＴは、ＭＯＳトランジスタＱ１，Ｑ２を略同相でスイッチング制御すると共に、これらＭＯＳトランジスタＱ１，Ｑ２をスイッチングさせる過程で、電流容量の大きなＭＯＳトランジスタＱ１に対し、電流容量の小さなＭＯＳトランジスタＱ２を遅らせてオフ状態に制御する。これにより、スイッチングの過程で、ＭＯＳトランジスタのソース−ドレイン間の電位差をゼロに保ち、スイッチング素子における電力損失を抑える。【選択図】　　　　図１
2004040854.tif 000002
【特許請求の範囲】
【請求項１】
チョッパ型のスイッチング電源において、
主スイッチング素子として、電力の経路上に相互に並列接続された複数のＭＯＳトランジスタを備えてなり、
前記複数のＭＯＳトランジスタを略同相でスイッチング制御すると共に、前記複数のＭＯＳトランジスタをスイッチングさせる過程において電流容量の大きなＭＯＳトランジスタに対し電流容量の小さなＭＯＳトランジスタを遅らせてオフ状態に制御するように構成したことを特徴とするスイッチング電源。
【請求項２】
絶縁型のスイッチング電源において、
主スイッチング素子として、絶縁トランスの一次側をなす巻線の励磁電流経路上に相互に並列接続された複数のＭＯＳトランジスタを備えてなり、
前記複数のＭＯＳトランジスタを略同相でスイッチング制御すると共に、前記複数のＭＯＳトランジスタをスイッチングさせる過程において電流容量の大きなＭＯＳトランジスタに対し電流容量の小さなＭＯＳトランジスタを遅らせてオフ状態に制御するように構成したことを特徴とするスイッチング電源。
【請求項３】
入力端子側と出力端子側との間に相互に並列接続された複数のＭＯＳトランジスタと、
前記複数のＭＯＳトランジスタと前記出力端子との間に介挿されたフィルタ回路と、
前記複数のＭＯＳトランジスタを略同相でスイッチング制御すると共に、前記複数のＭＯＳトランジスタをスイッチングさせる過程において電流容量の大きなＭＯＳトランジスタに対し電流容量の小さなＭＯＳトランジスタを遅らせてオフ状態に制御するスイッチング制御部と、
を備えたスイッチング電源。
【請求項４】
一次側が入力端子側に接続されたトランスと、
前記トランスの一次側をなす巻線の電流経路上に介挿され、相互に並列接続された複数のＭＯＳトランジスタと、
前記トランスの二次側に接続され、該二次側の巻線に誘起された電力を整流する整流回路と、
前記整流回路と前記出力端子との間に介挿されたフィルタ回路と、
前記複数のＭＯＳトランジスタを略同相でスイッチング制御すると共に、前記複数のＭＯＳトランジスタをスイッチングさせる過程において電流容量の大きなＭＯＳトランジスタに対し電流容量の小さなＭＯＳトランジスタを遅らせてオフ状態に制御するスイッチング制御部と、
を備えたスイッチング電源。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源に関し、スイッチング時の損失を低減するための技術に関する。
【０００２】
【従来の技術】
従来より、ＤＣ−ＤＣコンバータとしてスイッチング電源が広く用いられている。図４にスイッチング電源の基本構成を示す。同図に示すように、入力端子Ｔ１には、接地端子Ｔ３を基準として入力電圧Ｖｉが印加されている。また、入力端子Ｔ１には、主スイッチング素子としてｎ型のＭＯＳトランジスタＱのドレインが接続され、このドレインと接地端子Ｔ３との間にはダイオードＤが接続される。ＭＯＳトランジスタＱのソースと出力端子Ｔ２との間にはリアクトルＬが接続され、出力端子Ｔ２と接地端子Ｔ３との間にはコンデンサＣが接続される。スイッチング制御部ＣＴＬは、ＭＯＳトランジスタＱのスイッチングを制御するための電圧信号Ｖｃを出力するものである。
【０００３】
このスイッチング電源によれば、接地端子Ｔ３を基準として出力端子Ｔ２に現れる出力電圧Ｖｏが所望の値となるように、スイッチング制御部ＣＴＬが電圧信号Ｖｃのデューティを調節する。これにより、入力電圧Ｖｉを振幅とする方形波がＭＯＳトランジスタＱのソース側に現れ、この方形波がリアクトルＬとコンデンサＣからなるフィルタ回路により平滑されて出力端子Ｔ２に出力される。このとき、出力端子Ｔ２に現れる出力電圧Ｖｏは、電圧信号Ｖｃのデューティと入力電圧Ｖｉとの積で決まる。ダイオードＤは、ＭＯＳトランジスタＴがオフ状態にスイッチングしたときに、リアクトルＬに蓄積されたエネルギーを出力端子Ｔ２に接続された負荷側に放出するためのものである。
【０００４】
【発明が解決しようとする課題】
ところで、上述の従来技術に係るスイッチング電源によれば、主スイッチング素子であるＭＯＳトランジスタＱの電流容量を大きくすると、このＭＯＳトランジスタＱがオン状態からオフ状態にスイッチングする際に電力の損失が発生し、ＤＣ−ＤＣコンバータとしての効率が低下するという問題がある。
この問題について、図５の波形図を参照して詳細に説明する。いま、電圧信号Ｖｓがハイレベルにあり、ＭＯＳトランジスタＱがオン状態となってスイッチング電流Ｉｓが流れているものとする。この状態では、ＭＯＳトランジスタＱのオン抵抗は極めて小さい状態にあるから、そのソース−ドレイン間の電位差Ｖｄｓはほぼゼロとなる。このとき、ＭＯＳトランジスタＴでの電力損失は、電位差Ｖｄｓとスイッチング電流Ｉｄｓとの積で表されるが、この場合、電位差Ｖｄｓがほぼゼロであるから、ＭＯＳトランジスタＱでの電力損失は極めて小さい状態にある。
【０００５】
この状態から、電圧信号Ｖｓがローレベルとなり、ＭＯＳトランジスタＱがオフ状態になると、見かけ上、ＭＯＳトランジスタＱのオン抵抗が無限大になる。この結果、スイッチング電流Ｉｄｓがゼロに収束する。ここで、ＭＯＳトランジスタＱの電流容量が大きい場合、その特性上、ゲート容量が増大する傾向を示す。このため、電圧信号Ｖｃに対するＭＯＳトランジスタＱのゲート電圧の応答性が緩慢になり、スイッチングの過程でＭＯＳトランジスタＱのオン抵抗が中間値となる。この結果、図５に示すように、スイッチング期間Ｐにおいて電位差Ｖｓが発生し、スイッチング電流Ｉｓと電位差Ｖｓとの積がゼロではなくなり、電力損失が発生する。
【０００６】
この発明は、上記課題に鑑みてなされたもので、スイッチングの過程で発生する電力損失を有効に抑制することが可能なスイッチング電源を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、請求項１に記載された発明は、チョッパ型のスイッチング電源において、主スイッチング素子として、電力の経路上に相互に並列接続された複数のＭＯＳトランジスタ（例えば後述するＭＯＳトランジスタＱ１，Ｑ２に相当する構成要素）を備えてなり、前記複数のＭＯＳトランジスタを略同相でスイッチング制御すると共に、前記複数のＭＯＳトランジスタをスイッチングさせる過程において電流容量の大きなＭＯＳトランジスタに対し電流容量の小さなＭＯＳトランジスタを遅らせてオフ状態に制御するように構成したことを特徴とする。
【０００８】
請求項２に記載された発明は、絶縁型のスイッチング電源において、主スイッチング素子として、絶縁トランスの一次側をなす巻線の励磁電流経路上に相互に並列接続された複数のＭＯＳトランジスタ（例えば後述するＭＯＳトランジスタＱ２１，Ｑ２２に相当する構成要素）を備えてなり、前記複数のＭＯＳトランジスタを略同相でスイッチング制御すると共に、前記複数のＭＯＳトランジスタをスイッチングさせる過程において電流容量の大きなＭＯＳトランジスタに対し電流容量の小さなＭＯＳトランジスタを遅らせてオフ状態に制御するように構成したことを特徴とする。
【０００９】
請求項３に記載された発明は、入力端子側と出力端子側との間に相互に並列接続された複数のＭＯＳトランジスタ（例えば後述するＭＯＳトランジスタＱ１，Ｑ２に相当する構成要素）と、前記複数のＭＯＳトランジスタと前記出力端子との間に介挿されたフィルタ回路と、前記複数のＭＯＳトランジスタを略同相でスイッチング制御すると共に、前記複数のＭＯＳトランジスタをスイッチングさせる過程において電流容量の大きなＭＯＳトランジスタに対し電流容量の小さなＭＯＳトランジスタを遅らせてオフ状態に制御するスイッチング制御部（例えば後述するスイッチング制御部ＣＮＴに相当する構成要素）と、を備える。
【００１０】
請求項４に記載された発明は、一次側が入力端子側に接続されたトランスと、前記トランスの一次側をなす巻線の電流経路上に介挿され、相互に並列接続された複数のＭＯＳトランジスタ（例えば後述するＭＯＳトランジスタＱ２１，Ｑ２２に相当する構成要素）と、前記トランスの二次側に接続され、該二次側の巻線に誘起された電力を整流する整流回路と、前記整流回路と前記出力端子との間に介挿されたフィルタ回路と、前記複数のＭＯＳトランジスタを略同相でスイッチング制御すると共に、前記複数のＭＯＳトランジスタをスイッチングさせる過程において電流容量の大きなＭＯＳトランジスタに対し電流容量の小さなＭＯＳトランジスタを遅らせてオフ状態に制御するスイッチング制御部（例えば後述するスイッチング制御部ＣＮＴに相当する構成要素）と、を備える。
【００１１】
上記請求項１ないし４に記載された発明の構成を要約すると、例えば、電力の経路上に電流容量の大きな第１のＭＯＳトランジスタと電流容量の小さな第２のＭＯＳトランジスタとを相互に並列接続して備え、これら第１および第２のＭＯＳトランジスタをスイッチングさせる過程において、前記第１のＭＯＳトランジスタに対し前記第２のＭＯＳトランジスタを遅らせてオフ状態に制御している。
上記請求項１ないし４に記載された発明の構成によれば、ＭＯＳトランジスタがオン状態からオフ状態にスイッチングする過程において、電流容量の小さなＭＯＳトランジスタがオン状態を保ち、これにより電流容量の大きなＭＯＳトランジスタの端子電圧（電位差）を小さく抑える。従って、電流容量の大きなＭＯＳトランジスタに電流が流れても、この電流が電力損失として顕在化することがなくなり、スイッチングの過程で発生する電力損失が有効に抑制される。
【００１２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
（実施の形態１）
図１に、この発明に実施の形態１に係るチョッパ型スイッチング電源の構成を示す。同図において、前述の図４に示す要素と共通する要素には同一符号を付す。同図に示すように、この実施の形態１に係るスイッチング電源は、前述の図４に示す従来技術に係るスイッチング電源の構成において、ＭＯＳトランジスタＱに代え、電力の経路上に相互に並列接続された複数のＭＯＳトランジスタＱ１，Ｑ２（主スイッチング素子）を備えると共に、スイッチング制御部ＣＴＬに代えて、複数のＭＯＳトランジスタＱ１，Ｑ２のスイッチングを制御するためのスイッチング制御部ＣＮＴを備える。その他の構成は図４に示す構成と同様である。
【００１３】
さらに構成を具体的に説明する。入力端子Ｔ１と接地端子Ｔ３との間には直流電源が接続されており、入力端子Ｔ１には、接地端子Ｔ３を基準として入力電圧Ｖｉが印加されている。また、入力端子Ｔ１には、相互に並列接続されたｎ型のＭＯＳトランジスタＱ１，Ｑ２の各ドレインが共通接続される。この実施の形態１では、ＭＯＳトランジスタＱ１，Ｑ２の各電流容量の和は、前述の従来技術に係るＭＯＳトランジスタＱの電流容量に相当するものとする。また、ＭＯＳトランジスタＱ２の電流容量は、ソース−ドレイン間の電位差Ｖｓを小さく抑え得る限度において、ＭＯＳトランジスタＱ１に比較して十分に小さいものとする。
【００１４】
ＭＯＳトランジスタＱ１，Ｑ２の各ソースと接地端子Ｔ３との間にはダイオードＤが接続される。このダイオードＤのアノードは接地端子Ｔ３に接続され、そのカソードはＭＯＳトランジスタＱ１，Ｑ２のソース側に接続される。ＭＯＳトランジスタＱ１，Ｑ２のソースと出力端子Ｔ２との間にはリアクトル（インダクタ）Ｌが接続され、出力端子Ｔ２と接地端子Ｔ３との間にはコンデンサＣが接続される。これらリアクトルＬとコンデンサＣは平滑用のフィルタ回路を構成する。スイッチング制御部ＣＴＬは、出力電圧Ｖｏに応じてＭＯＳトランジスタＱ１，Ｑ２のスイッチングを制御するための電圧信号Ｖｃ１，Ｖｃ２を出力するものである。
【００１５】
次に、ＭＯＳトランジスタＱ１，Ｑ２のスイッチング制御に着目して、この実施の形態１の動作を説明する。
まず、基本的な電圧変換動作を説明する。スイッチング制御部ＣＮＴの制御の下、電圧信号Ｖｃ１，Ｖｃ２によりＭＯＳトランジスタＱ１，Ｑ２がほぼ同相でスイッチング制御される。即ち、ＭＯＳトランジスタＱ１がオン状態に制御される場合には、ＭＯＳトランジスタＱ２もオン状態に制御され、ＭＯＳトランジスタＱ１がオフ状態に制御される場合にはＭＯＳトランジスタＱ２もオフ状態に制御される。このとき、スイッチング制御部ＣＮＴは、接地端子Ｔ３に対して出力端子Ｔ２に現れる出力電圧Ｖｏが所望の出力電圧となるように電圧信号Ｖｃ１，Ｖｃ２の各デューティを調節する。
【００１６】
この結果、ＭＯＳトランジスタＴのソース側には、入力電圧Ｖｉを振幅として電圧信号Ｖｃ１，Ｖｃ２に応じたデューティを有する方形波が現れる。この方形波がリアクトルＬとコンデンサＣからなるフィルタ回路により平滑され、出力端子Ｔ２に出力電圧Ｖｏが出力される。ダイオードＤは、ＭＯＳトランジスタＱ１，Ｑ２がオフ状態にスイッチングする際に、リアクトルＬに蓄積されたエネルギーを、出力端子Ｔ２と接地端子との間に接続された負荷側に放出する。
【００１７】
次に、ＭＯＳトランジスタＱ１，Ｑ２のスイッチング制御を詳細に説明する。ＭＯＳトランジスタＱ１，Ｑ２をオフ状態からオン状態に制御する場合には、電圧信号Ｖｃ１，Ｖｃ２が概ね同一のタイミングでローレベルからハイレベルに遷移し、ＭＯＳトランジスタＱ１，Ｑ２が同時にオン状態となる。これにより、スイッチング電流Ｉｄｓ１，Ｉｄｓ２がＭＯＳトランジスタＱ１，Ｑ２を流れる。この場合、電圧信号Ｖｃ１，Ｖｃ２に応じて各ＭＯＳトランジスタＱ１，Ｑ２のゲート電圧が上昇し、この過程でＭＯＳトランジスタＱ１，Ｑ２の各オン抵抗が中間値となり、ソース−ドレイン間の電位差Ｖｄｓが顕在化する。しかし、スイッチング電流Ｉｄｓ１，Ｉｄｓ２の初期値はゼロであるから、この場合に発生する電力損失は極めて小さい。
【００１８】
また、スイッチング制御部ＣＮＴがＭＯＳトランジスタＱ１，Ｑ２をオン状態からオフ状態に制御する場合、図２に示すように、時刻ｔ１で電圧信号Ｖｃ１がハイレベルからローレベルに遷移させ、この電圧信号Ｖｃ１に対して一定時間ｔＤだけ遅らせて電圧信号Ｖｃ２をハイレベルからローレベルに遷移させる。このため、ＭＯＳトランジスタＱ１がオン状態がらオフ状態に移行するスイッチング期間Ｐにおいて、スイッチング電流Ｉｄｓ１が依然として大きい状態にあるスイッチング直後の一定区間Ｐ１でＭＯＳトランジスタＱ２がオン状態を維持し、ＭＯＳトランジスタＱ１のソース−ドレイン間の電位差Ｖｄｓがほぼゼロに維持される。従って、スイッチングの際にＭＯＳトランジスタＱ１のオン抵抗が中間値になっても、このＭＯＳトランジスタＱ１での電力損失（スイッチング電流Ｉｄｓ１と電位差Ｖｄｓとの積として与えられる量）が有効に抑制される。
【００１９】
一方、ＭＯＳトランジスタＱ２では、スイッチング電流Ｉｄｓ２と電位差Ｖｄｓによる電力損失が発生する。しかし、このＭＯＳトランジスタＱ２の電流容量は小さいのであるから、その特性上、電圧信号Ｖｃ２に対するスイッチングの応答が速く、そのオン抵抗が中間値となる期間は極めて短い。しかも、ＭＯＳトランジスタＱ２の電流容量は小さいので、そもそもこのＭＯＳトランジスタＱ２での電力損失自体が小さい。従って、スイッチングの過程でＭＯＳトランジスタＱ２で発生する電力損失は小さい。よって、全体として見れば、スイッチングの過程でＭＯＳトランジスタＱ１，Ｑ２で発生する電力損失は有効に抑えられる。
【００２０】
このように、この実施の形態１によれば、主スイッチング素子をなす複数のＭＯＳトランジスタＱ１，Ｑ２のうち、電流容量の大きなＭＯＳトランジスタＱ１に対して一定時間だけ遅らせて、電流容量の小さなＭＯＳトランジスタＱ２をオフ状態に制御する。換言すれば、電流容量の大きなＭＯＳトランジスタＱ１がオフ状態にスイッチングする期間において、電流容量の小さなＭＯＳトランジスタＱ２をオン状態に維持する。これにより、電流容量の大きなＭＯＳトランジスタＱ１のソース−ドレイン間の電位差Ｖｄｓが小さく抑えられ、スイッチング電流Ｉｄｓ１が流れたとしても電力損失として顕在化しない。また、電流容量の小さなＭＯＳトランジスタを電流容量の大きなＭＯＳトランジスタに対して一定時間だけ遅らせればよいのであるから、各ＭＯＳトランジスタの制御が簡単である。
【００２１】
（実施の形態２）
以下、この発明の実施の形態２を説明する。
図３に、この実施の形態３に係る絶縁型スイッチング電源の構成を示す。このスイッチング電源は、絶縁トランスの一次側をなす巻線の励磁電流経路上に相互に並列接続された複数のＭＯＳトランジスタＱ２１，Ｑ２２（主スイッチング素子）を備えたものであり、これらＭＯＳトランジスタのスイッチング制御については、上述の実施の形態１と同様である。
【００２２】
構成を具体的に説明する。同図において、ＴＲはトランスであり、その一次側が入力端子Ｔ１１，Ｔ１２側に接続されている。ここで、入力端子Ｔ１２は接地端子であって、入力端子Ｔ１１には、入力端子Ｔ１２を基準とした入力電圧Ｖｉが外部から印加される。また、入力端子Ｔ１１にはトランスＴＲの一次側巻線の一端が接続され、この一次側巻線の他端と入力端子Ｔ１２との間には、相互に並列接続されたＭＯＳトランジスタＱ２１，Ｑ２２が接続されている。このＭＯＳトランジスタＱ２１は上述の大電流容量のＭＯＳトランジスタＱ１に相当し、ＭＯＳトランジスタＱ２２は上述の小電流容量のＭＯＳトランジスタＱ２に相当する。一方、トランスＴＲの二次側には、この二次側の巻線に誘起された電力を整流するための整流回路としてダイオードＤ１が接続されており、この整流回路と出力端子Ｔ２１，Ｔ２２との間には、コンデンサＣからなるフィルタ回路が介挿されている。ダイオードＤ２は、トランスＴＲの二次側の巻線に蓄積されたエネルギーを負荷側に放出するためのものである。スイッチング制御部ＣＮＴは、上述の実施の形態１と同様のものである。
【００２３】
この実施の形態２によれば、トランスＴＲの一次側巻線の励磁電流が、ＭＯＳトランジスタＱ２１，Ｑ２２のスイッチング電流として発生するが、ＭＯＳトランジスタＱ２１がオフ状態に制御される過程において、ＭＯＳトランジスタＱ２２がオン状態を一定時間維持し、そのソース−ドレイン間の電位差Ｖｄｓをほぼゼロに維持する。従って、大電流容量のＭＯＳトランジスタＱ２１のオン抵抗が中間値となってスイッチング電流が流れても、ソース−ドレイン間の電位差Ｖｄｓがほぼゼロであるから、ＭＯＳトランジスタＱ２１で発生する電力損失が抑制される。一方の小電流容量のＭＯＳトランジスタＱ２２については、スイッチング速度が速いことと、そもそも電流容量が小さいことから、このＭＯＳトランジスタＱ２２で発生する電力損失は小さい。よって、全体として見れば、スイッチングの際にＭＯＳトランジスタＱ２１，Ｑ２２で発生する電力損失が有効に抑制される。
【００２４】
以上、この発明の実施の形態を説明したが、この発明は、上述の実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば上述の実施の形態１では、複数のＭＯＳトランジスタＱ１，Ｑ２の電流容量の和が従来技術に係るＭＯＳトランジスタＱの電流容量に相当するものとしたが、これに限定されることなく、電流容量が大きなスイッチング素子と、電流容量の小さなスイッチング素子との組み合わせであればよい。換言すれば、電流容量の大きなスイッチング素子とスイッチング速度の速いスイッチング素子との組み合わせであってもよく、電流容量が大きく且つスイッチング速度が遅い素子と、電流容量が小さく且つスイッチング速度が速いスイッチング素子との組み合わせであってもよい。また、上述の実施の形態では、電流容量の小さなＭＯＳトランジスタにより、電流容量の大きなＭＯＳトランジスタのソース−ドレイン間の電位差Ｖｄｓをほぼゼロにするものとしたが、実質的に電力損失の発生が抑制される限度において電位差Ｖｄｓが小さければ足り、必ずしも電位差Ｖｄｓをゼロとする必要はない。
【００２５】
【発明の効果】
以上説明したように、この発明に係るスイッチング電源によれば、電力の経路上に電流容量の大きな主スイッチング素子と電流容量の小さな主スイッチング素子とを相互に並列接続し、電流容量の大きな主スイッチング素子に対し前記電流容量の小さな主スイッチング素子を遅らせてオフ状態に制御するようにしたので、スイッチングの過程で発生する電力損失を有効に抑制することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係るチョッパ型スイッチング電源の構成を示す回路図である。
【図２】この発明の実施の形態１に係るチョッパ型スイッチング電源の動作を説明するための波形図である。
【図３】この発明の実施の形態２に係る絶縁型スイッチング電源の構成を示す回路図である。
【図４】従来技術に係るチョッパ型スイッチング電源の構成を示す回路図である。
【図５】従来技術に係るスイッチング電源が抱える問題を説明するための波形図である。
【符号の説明】
Ｔ１…入力端子、Ｔ２…出力端子、Ｔ３…接地端子、Ｑ１，Ｑ２，Ｑ２１，Ｑ２２…ＭＯＳトランジスタ（主スイッチング素子）、Ｄ，Ｄ１，Ｄ２…ダイオード、Ｌ…リアクタ、Ｃ…コンデンサ、ＴＲ…トランス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2004040854.tif 000007