(57)【要約】【課題】ＳＯＩ構造の半導体装置において、半導体チップと基板のコンタクトを半導体チップ外に形成せずに両者のコンタクトを取る。【解決手段】Ｐ型の半導体基板２上に形成された、多結晶シリコン層１０ａ及び第１の酸化膜３ｂから成る中間層と、当該中間層上に形成された半導体層４と、当該半導体層４上に形成された第２の酸化膜１２と、当該第２の酸化膜１２上に形成されたゲート電極１３と、を具備する半導体装置において、様々な大きさのマスクパターンを用いることで、当該半導体基板２と当該半導体層４の両方が、当該中間層の多結晶シリコン層１０ａを介して電気的に導通するように形成され、かつ当該多結晶シリコン層１０ａが半導体層４直下にくるように形成される半導体装置の製造方法を提供する。【選択図】　　図１０
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【特許請求の範囲】
【請求項１】
一導電型の半導体基板上に第１の酸化膜、半導体層、第２の酸化膜、シリコン窒化膜を順次堆積して形成する工程と、
前記第２の酸化膜及びシリコン窒化膜をエッチングし、エッチング表面に第１のシリコン層を形成し、前記第１のシリコン層に不純物を拡散する工程と、
前記第１のシリコン層及び前記半導体層をエッチングして、前記第２の酸化膜及び前記シリコン窒化膜の断面に前記第１のシリコン層の一部を残す工程と、
前記半導体層をマスクとして前記第１の酸化膜をエッチングし、前記半導体基板、前記第１の酸化膜、前記半導体層、前記第１のシリコン層及び前記シリコン窒化膜の露出面にレジストを塗布して、パターニング処理を行い、開口部を形成して、前記第１の酸化膜にエッチングを行う工程と、
前記半導体層の直下に形成されている前記第１の酸化膜の一部をエッチングし、前記半導体基板、前記第１の酸化膜、前記半導体層、前記第１のシリコン層及び前記シリコン窒化膜の露出面に第２のシリコン層を形成し、前記第２のシリコン層に不純物を注入し、熱処理する工程と、
前記第１のシリコン層においては完全に、前記第２のシリコン層においては半導体層直下の前記第２のシリコン層を残すようにエッチングする工程と、
全面に絶縁膜を形成し、前記絶縁膜を前記シリコン窒化膜の表面が露出するように研磨し、その後に前記第２の酸化膜、前記シリコン窒化膜及び前記絶縁膜の一部を除去し、前記半導体層の表面に第３の酸化膜及びゲート電極を形成する工程と、を具備することを特徴とした半導体装置の製造方法。
【請求項２】
前記開口部が、前記半導体層と前記ゲート電極とが重畳する範囲が形成する矩形の四隅の少なくとも１角を含むように形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記開口部が、前記ゲート電極幅よりも小さな開口幅を有し、前記ゲート電極幅内に収まり、かつ前記開口部の一部が前記半導体層の外側となるように形成される、ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１のシリコン層としてアモルファスシリコンを形成し、続く固相エピタキシャル成長によって単結晶化させることを特徴とした請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記半導体基板が、ノンドープの真性半導体基板であることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置、特にＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造及びその製造方法に関するものである。
【０００２】
【従来の技術】
一般的にＳＯＩ構造とは、絶縁膜上に単結晶シリコンを形成した構造をいう。当該ＳＯＩ構造を用いることによって、素子間の分離や寄生容量低減などが容易にできるという長所を有する。
【０００３】
現在、このＳＯＩ構造のセルは様々な３次元構造が研究されており、その中の１つとして、スタックトキャパシタ構造がある（特開平２−８３９７０号）。しかしこのスタックトキャパシタ構造では、製造プロセスの中でエピタキシャル層にゲートを形成する際にマスクずれが生じやすく、歩留まりが悪くなるという欠点があった。
【０００４】
そこで、図１９に示すようなＳＯＩ構造を持つ半導体装置１００が本発明者によって提案された（特許公報２８８９６８２号）。その要旨について、図１９、図２０を参照して説明する。
【０００５】
図１９は従来例（特許公報２８８９６８２号）の半導体装置１００の概略平面図であり、主要部のみを記載した図である。また、図２０は図１９のＸ―Ｘ線断面図である。尚、両図中、同一構成要素には同一の符号を付した。
【０００６】
図１９において、半導体基板１０１と半導体層１０２（トランジスタ活性領域）とは、第１の絶縁膜１０３（後述する図２０参照）を介して積層されており、両者の上方にゲート１０４が配置されている。半導体基板１０１及び半導体層１０２の側部に周囲よりも突出した箇所（トランジスタの活性領域以外）を特別に形成し、当該箇所にコンタクトホール（以下、コンタクトＣ’）を設ける。
【０００７】
当該コンタクトＣ’は、半導体基板１０１と半導体層１０２とを電気的に導通する。これにより、半導体層１０２に基板電位（半導体基板１０１）を印加することで安定して動作するＳＯＩ構造のトランジスタ（半導体層１０２）となる。
【０００８】
図２０において、コンタクトＣ’は上述した図１９と同じものであり、第１の絶縁膜１０３の所望位置に形成され、その内部はシリコン等で充填されている。半導体基板１０１と半導体層１０２とは、ＬＯＣＯＳ酸化膜１０５から連続した第１の絶縁膜１０３を介して形成される。ゲート１０４は半導体層１０２の表面上に形成された第２の絶縁膜１０６を介して形成される。第３の絶縁膜１０７は、これらの表面全面を被覆する絶縁膜であるが、半導体層１０２との所望位置２箇所にコンタクトホール１０８を設ける。当該コンタクトホール１０８を通して、半導体層１０２内のソース領域及びドレイン領域にアルミニウム等の配線がコンタクトされる。そして、ソース領域及びドレイン領域の間の半導体層１０２がチャネル領域となる。
【０００９】
【発明が解決しようとする課題】
しかしながら、図１９に示す半導体装置では、コンタクトＣ’は矩形の第２の半導体装置１０２の側部から突出した箇所（トランジスタの活性領域以外）に設けられており、自ずと半導体装置１００のパターン面積が大きくなるという欠点があった。
【００１０】
また、コンタクトＣ’を設けるために半導体層１０２の突出した箇所を形成するために、トランジスタの素子分離活性領域のパターンを変更する必要があり、設計上の制約が大きい。
【００１１】
そこで、本発明はコンタクトＣ’を形成するために、特別に突出した箇所を設けることがなくパターン面積の小さい半導体装置の製造方法を提供するものである。
【００１２】
【課題を解決するための手段】
本発明の請求項１では、一導電型の半導体基板上に第１の酸化膜、半導体層、第２の酸化膜、シリコン窒化膜を順次堆積して形成する工程と、前記第２の酸化膜及びシリコン窒化膜をエッチングし、エッチング表面に第１のシリコン層を形成し、前記第１のシリコン層に不純物拡散する工程と、前記第１のシリコン層及び前記半導体層をエッチングして、前記第２の酸化膜及び前記シリコン窒化膜の断面に前記第１のシリコン層の一部を残す工程と、前記半導体層をマスクとして前記第１の酸化膜をエッチングし、前記半導体基板、前記第１の酸化膜、前記半導体層、前記第１のシリコン層及び前記シリコン窒化膜の露出面にレジストを塗布して、パターニング処理を行い、開口部を形成して、前記第１の酸化膜にエッチングを行う工程と、前記半導体層の直下に形成されている前記第１の酸化膜の一部をエッチングし、前記半導体基板、前記第１の酸化膜、前記半導体層、前記第１のシリコン層及び前記シリコン窒化膜の露出面に第２のシリコン層を形成し、前記第２のシリコン層に不純物を注入し、熱処理する工程と、前記第１のシリコン層においては完全に、前記第２のシリコン層においては半導体層直下の前記第２のシリコン層を残すように、エッチングする工程と、すべてを埋設するように絶縁膜を形成し、前記絶縁膜を前記シリコン窒化膜の表面が露出するように研磨し、その後に前記第２の酸化膜、前記シリコン窒化膜及び前記絶縁膜の一部を除去し、前記半導体層の表面に第３の酸化膜及びゲート電極を形成する工程と、を具備することを特徴とした半導体装置の製造方法を提供する。
【００１３】
また、請求項２では、前記開口部が、前記半導体層と前記ゲート電極とが重畳する範囲が形成する矩形の四隅の少なくとも１角を含むように形成されることを特徴とする請求項１記載の半導体装置の製造方法を提供する。
【００１４】
また、請求項３では、前記開口部が、前記ゲート電極幅よりも小さな開口幅を有し、前記ゲート電極幅内に収まり、かつ前記開口部の一部が前記半導体層の外側となるように形成される、ことを特徴とする請求項１記載の半導体装置の製造方法を提供する。
【００１５】
また、請求項４では、前記第１のシリコン層としてアモルファスシリコンを形成し、続く固相エピタキシャル成長によって単結晶化させることを特徴とした請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法を提供する。
【００１６】
また、請求項５では、前記半導体基板が、ノンドープの真性半導体基板であることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法を提供する。
【００１７】
【発明の実施の形態】
以下、本発明の第１の実施形態である半導体装置１の製造方法について、図１乃至図９を参照しながら時系列に沿って順次説明する。尚、全図を通して同一構成要素には同一の符号を付す。
【００１８】
図１（ａ）参照。
【００１９】
最初にＳＯＩウエハーを用意する。当該ＳＯＩウエハーは低濃度Ｐ型の半導体基板（以下、半導体基板２）であり、その表面には２０００Å程度の第１の酸化膜３を形成する。当該第１の酸化膜層３の膜厚は１０００Å程度である。そして、当該第１の酸化膜層３上に半導体Ｓｉ層４を膜厚が１０００Åと成るように形成する。
【００２０】
次に、半導体層４の表面に熱酸化法等により、第２の酸化膜５（ＳｉＯ２）を２００Å程度の膜厚で形成する。その後、当該第２の酸化膜５の表面にシリコン窒化膜６（Ｓｉ３Ｎ４）を２０００Å程度形成する。
【００２１】
ここで、第２の酸化膜５は後述する図９において、当該シリコン窒化膜６をエッチング除去するために形成したものである。なぜならば、半導体層４上に直接形成したシリコン窒化膜６だけをエッチングすることは困難であるため、エッチングが容易である第２の酸化膜５をシリコン窒化膜６の下層に形成することで、当該シリコン窒化膜６をエッチングする際に、一緒に半導体層４から当該第２の酸化膜５を除去するためである。
【００２２】
図１（ｂ）参照。
【００２３】
次に、シリコン窒化膜６の表面にレジストを塗布し、露光・現像して所定の領域にレジストマスク７を残すようにパターニング処理を施す。
【００２４】
図２参照。
【００２５】
その後、当該レジストマスク７をマスクにして、第２の酸化膜５及びシリコン窒化膜６をエッチングする。このときのエッチングにおいて、当該レジストマスク下の第２の酸化膜５以外を完全に除去する。ここで、エッチングの状況により、半導体層４の表面は少しエッチングされ、第２の酸化膜５の断面と半導体層４との表面が連続した湾曲形状となる場合もある。
【００２６】
図３参照。
【００２７】
次に、当該レジストマスク７を除去した後、半導体層４の表面、第２の酸化膜５のエッチングされた表面、シリコン窒化膜６の表面及びエッチングされた側面に第１のポリシリコン層８を堆積させる。このときの当該第１のポリシリコン層８の膜厚は３００Å程度となるように形成する。
【００２８】
そして、当該第１のポリシリコン層８及び半導体層４に異方性エッチングを行う。
【００２９】
図４参照。
【００３０】
この結果、積層した第２の酸化膜５とシリコン窒化膜６の両側面に第１のポリシリコン層８ａが残存される。当該第１のポリシリコン層８ａの直下には、半導体層４が残存され、上記エッチングにより、第１のポリシリコン層８ａと半導体層４との端部は一致する。
【００３１】
図５（ａ）参照。
【００３２】
次に、シリコン窒化膜６、第１のポリシリコン層８ａをマスクとして、半導体基板２上の第１の酸化膜３に対して、異方性エッチングを行う。これにより、第１の酸化膜３は、図５（ａ）中の第１の酸化膜３ａのように、半導体層４の直下のみに残存される。
【００３３】
または、不図示のレジストを用いて、第１の酸化膜３を選択的にエッチングして、図５（ａ）の断面形状を得るようにしてもよい。
【００３４】
図５（ｂ）参照。
【００３５】
その後希釈フッ酸（ＨＦ）を用いた、５００Å程度の等方性エッチングを第１の酸化膜３ａに対して行う。これにより、第１の酸化膜３ａのエッチングは図中の矢印のように横方向に進み、図中の実線で示す第１の酸化膜３ｂとなる。ここで、エッチャントの希釈フッ酸（ＨＦ）は、第１の酸化膜３ａをエッチングするも、下方の半導体基板２をエッチングするものではない。
【００３６】
また、第１のポリシリコン層８ａは、第２の酸化膜５にエッチングが進行しないように設けたものである。
【００３７】
この希釈フッ酸を用いたエッチングにより、第１の酸化膜３ａが後退し、半導体層４の直下に空間（以下、スペースＳと称す）が形成される。
【００３８】
図６参照。
【００３９】
続いて、図５（ｂ）のスペースＳを完全に埋めるように、表面全体に第２のポリシリコン層１０を７００Å程度ＬＰＣＶＤ法により堆積する。
【００４０】
ここで、当該第２のポリシリコン層１０の代わりにアモルファスシリコンを７００Å程度ＬＰＣＶＤ法により堆積し、固相エピタキシャル成長法により、アモルファスシリコンを単結晶化してもよい。このとき、当該アモルファスシリコンを用いることで、半導体基板２と半導体層４とのリーク電流を低減する。
【００４１】
その後、フッ化ボロン（ＢＦ２）を斜めに注入する。このときの条件は、打ち込み速度２５（ＫｅＶ）で、ドーズ量５×１０１３（個／ｃｍ２）程度である。この注入は、スペースＳ内に充填した第２のポリシリコン１０を電気的に活性化させるためである。そして、約９００℃で１０分程度のアニール（熱）処理を施す。
【００４２】
図７参照。
【００４３】
次に、第２のポリシリコン層１０に異方性エッチングを施す。当該第２のポリシリコン層１０の殆どは、エッチングされて除去されるが、第１のポリシリコン８ａがマスクとなり、上述したスペースＳ内に充填した第２のポリシリコン１０はセルフアライン的に残る。
【００４４】
このエッチングにより、第１のポリシリコン層８ａの全部と第２のポリシリコン層１０の一部を残してすべてエッチングされる。このとき、図７に示すように半導体基板２の表面が一部エッチングされてしまう場合もある。
【００４５】
ここで、上述したように残った第２のポリシリコン層１０は、第１の酸化膜３ｂを取り囲むように第２のポリシリコン層１０ａ（図１０にて示す）と第２のポリシリコン層１０ｂ（図７にて示す）とからなる。
【００４６】
本実施形態では、第１の酸化膜３ｂと第２のポリシリコン層１０ａとは連続した１つの層（以下、中間層と称す）を形成し、当該中間層を介して半導体基板２と半導体層４とは積層構造を成す。
【００４７】
ここで、第２のポリシリコン層１０ａを介して半導体基板２と半導体層４とは電気的に導通する。第２のポリシリコン層１０ａは第１の酸化膜３ｂの周囲を取り囲むように形成される。
【００４８】
その後、ボロンＢ＋を半導体基板２にイオン注入してＰ型のフィールド反転防止層を形成する。
【００４９】
図８参照。
【００５０】
次に、ＣＶＤ酸化法によりＣＶＤ酸化膜１１を図７の半導体装置１が完全に埋没すように形成する。その後、上方からシリコン窒化膜６が露出するまで当該ＣＶＤ酸化膜１１をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法により研磨処理を施す。これにより、ＣＶＤ酸化膜はフィールド酸化膜となる。
【００５１】
図９参照。
【００５２】
図８の後、ホット燐酸等を用いて第２の酸化膜５、シリコン窒化膜６、及びＣＶＤ酸化膜１１の一部を除去する。
【００５３】
そして、半導体層４の平坦部に第３の酸化膜１２（ゲート酸化膜）及びゲート電極１３を形成する。そして、ゲート電極１３をマスクにして、砒素ＡＳ＋をイオン注入して、Ｎ＋型のソース領域１４、ドレイン領域１５を形成する。更に、ゲート電極１３の側壁部にサイドウォールスペーサ膜１６を形成する。これにより図９に示す如く本実施形態の半導体装置１は完成する。
【００５４】
図１０は、本実施形態の半導体装置１（図９）の概略平面図である。図１０中のＡ−Ａ線断面図が図９に該当する。
【００５５】
図１０において、半導体層４の外周部に接触して第２のポリシリコン層１０が形成される。そこで、当該第２のポリシリコン層１０ａ、１０ｂのうち、ゲート電極１３の直下に該当する箇所には、第２のポリシリコン１０ａが形成される。また、第２のポリシリコン層のうち、ゲート電極１３と重畳しない部分が第２のポリシリコン層１０ｂである。
【００５６】
このように本実施形態では、半導体層４の外周部に形成された第２のポリシリコン層１０ａ、１０ｂが半導体基板２とのコンタクト領域となり、半導体基板２と半導体層４とを電気的に導通させ、基板浮遊効果を防止する機能を有する（従来例図１９のコンタクトＣ’に該当する）。
【００５７】
以上より、本実施形態では第２のポリシリコン層１０ａが第２半導体層４直下に形成されるため、従来例に見られるようなコンタクトＣ’を半導体層４の有する面積以外に形成する必要はない。そのため、半導体装置１Ａの面積を大きくする必要のないＳＯＩ構造の半導体装置が実現できる。
【００５８】
次に本発明の第２の実施形態について説明する。上述した第１の実施形態の図５において、半導体層４の直下にスペースＳを形成するためにフッ酸（ＨＦ）による２度目のエッチングを実施した。当該エッチングにより、第１の実施形態では、図１０に示すような第２のポリシリコン層１０ａ、１０ｂが形成される。当該ポリシリコン層１０ａは、半導体基板２と半導体層４とを電気的に導通させるため本発明において、不可欠の要素である。
【００５９】
しかし、図１０のポリシリコン層１０ｂは、ゲート電極１３から離れた位置に形成されており、本発明において必ずしも必要な要素であるとは言えない。半導体基板２と半導体層４とを導通させることだけを考えると第２のポリシリコン層１０ａだけでその目的は達せられると言える。
【００６０】
逆に半導体基板２と半導体層４とを導通している第２のポリシリコン層１０ｂがあることで、トランジスタの寄生容量が増加するという欠点が生じてしまう。
【００６１】
そこで、本発明の第２の実施形態は、第１の実施形態の上述した不具合を解消すべく成されたものである。
【００６２】
本発明の第２の実施形態の特徴は、第１の実施形態の２度目のエッチングの際に第２のポリシリコン層１０ｂにリソグラフィー工程を採用することにある。つまり、レジストマスクを用いて、エッチングすることで、不要な第２のポリシリコン層１０ｂ領域の形成を妨げる。
【００６３】
その結果、第２のポリシリコン層１０ｂを形成せずに、第２のポリシリコン層１０ａのみを形成できる。加えて、必要不可欠な第２のポリシリコン層１０ａをレジストマスクのパターンを設計変更することで、様々な設計上の制約等にも応えるものである。
【００６４】
以下、本実施形態の製造過程を図１乃至図４、図１１乃至図１３、図６乃至図９を参照説明する。第１の実施形態と同一内容については、その説明を省略する。
【００６５】
図１乃至図４参照。
【００６６】
本実施形態では、第１の実施形態の図１から図５（ａ）までは同じ工程を経る。
【００６７】
図１１（ａ）参照。
【００６８】
図５（ａ）の工程の後、基板全面にレジストを塗布し、所定のマスクパターンを用いて露光・現像してパターニングされ、レジストマスク１６を形成する。
【００６９】
図１１（ｂ）参照。
【００７０】
その後、希釈フッ酸（ＨＦ）を用いた、５００Å程度の等方性エッチングを第１の酸化膜３ｂに行うことで、当該第１の酸化膜３ｂは図中の第１の酸化膜３ｃの位置までエッチングされる。ここで、当該希釈フッ酸（ＨＦ）を用いたエッチングでは、半導体基板２はエッチングされない。
【００７１】
本実施形態の特徴は、上記の希釈フッ酸（ＨＦ）を用いたときの所定のマスクパターンにある。このマスクパターンについて以下説明する。
【００７２】
図１２（ａ）〜１２（ｅ）参照。
【００７３】
このときのレジストマスク１６の開口部２０のパターンについての実施例を、以下図１２（ａ）〜１２（ｅ）に示す。
【００７４】
図１２（ａ）〜１２（ｅ）に共通した特徴は、当該レジストマスク１６の開口部２０ａ〜２０ｅをゲート電極１３上に形成することにある。このとき、当該開口部２０ａ〜２０ｅを点線で示す。
【００７５】
図１２（ａ）では、当該開口部２０ａを半導体層４とゲート電極１３とが重畳する範囲が形成する矩形（以下、重畳範囲と称す）よりもやや大きく形成する。このマスクパターンの断面図は、図１１に示すものである。
【００７６】
図１２（ｂ）、（ｃ）では、開口部２０ｂ、２０ｃの面積が図１２（ａ）の開口部２０ａよりも更に小さくなるように形成したものである。具体的には、前記重畳範囲の四隅のうちの２つの角を含むように開口部を形成したものである。開口部２０ｂはゲート電極１３の延在方向の２つの角を含むように、開口部２０ｃは当該延在方向と垂直な方向の２つの角を含むように形成した開口部である。
【００７７】
図１２（ｄ）は、開口部２０ｄの面積が前記重畳範囲の四隅のうちの１つの角を含むように開口部を形成したものである。つまり、開口部２０ｄが半導体層４の活性領域の一方（例えば、ソース側）だけに開口される。
【００７８】
図１２（ｅ）は、開口部２０ｅが前記ゲート電極１３幅よりも小さな開口幅を有し、当該ゲート電極１３幅内に収まり、かつ開口部２０ｅの一部が前記半導体層４の外側となるように形成される、
上述した開口部２０のマスクパターンはいずれも設計上の制約等によって変更可能なものであり、上述した各開口部を形成することで、図９に見られる半導体層４直下に形成される第２のポリシリコン層１０ａの形成される位置が特定される。
【００７９】
図１３は、図１２の開口部２０ａ〜２０ｅを用いた結果、形成した図１０の第２のポリシリコン層１０ａ、１０ｂの平面図である。図１２の開口部２０ａ〜２０ｅは、それぞれ第２のポリシリコン層２１ａ〜２１ｅに対応する。
【００８０】
図６乃至図９参照。
【００８１】
その後、本発明の第１の実施形態の図６から図９までの工程を経て、本実施形態の半導体装置は完成する。
【００８２】
以上より、本実施形態では半導体基板２と半導体層４とを電気的に導通させる第２のポリシリコン層２１ａ〜２１ｅは、図１０の第２のポリシリコン層１０ｂのようにゲート電極１３から離れた位置に形成することがないので、半導体装置内の寄生容量を低減できる。
【００８３】
次に本発明の第３の実施形態について説明する。上述した本発明の第１、２の実施形態では、コンタクトを取るための特別な領域を半導体層４以外に拡張して形成する必要はないことは述べた。しかし、第１、２の実施形態では、その製造過程が多数かつ複雑であるという欠点を有する。
【００８４】
そこで、本発明の第３の実施形態では第１、２の実施形態の効果（特別なコンタクト領域半導体層４以外に設けない）に加え、更に工程数を削減したものである。
【００８５】
以下、本実施形態の第３の実施形態について図１（ａ）、図１４乃至図１８を参照しながら説明する。ここで、第１、２の実施形態と同一内容についてはその説明を省略し、同一構成要素には、同一符号を付した。
【００８６】
図１（ａ）参照。
【００８７】
本実施形態では、図１（ａ）の過程において、半導体基板２上に第１の酸化膜３、半導体層４、第２の酸化膜５、シリコン窒化膜６を形成する過程は共通している。
【００８８】
図１４参照。
【００８９】
その後、シリコン窒化膜６の表面にレジスト２２を塗布し、露光・現像してパターニング処理を施して、当該レジスト２２をマスクとして、第１の酸化膜３、半導体層４に加えて、第２の酸化膜５及びシリコン窒化膜６までをエッチングする。このときのエッチングにより、半導体基板２の表面の一部もエッチングされる。その後、当該レジスト２２を除去する。
【００９０】
図１５参照。
【００９１】
続いて、第１の酸化膜３の表面、半導体層４及び第２の酸化膜５の各断面、シリコン窒化膜６の表面全面に第４のポリシリコン層３１を５００Å程度堆積する。
【００９２】
ここで、第４のポリシリコン層３１の代わりにアモルファスシリコンを５００Å程度堆積し、固相エピタキシャル成長法により、アモルファスシリコンを単結晶化してもよい。このとき、アモルファスシリコンを用いることで、半導体基板２と半導体層４とのリーク電流を低減することは、第１の実施形態と同様である。
【００９３】
その後、フッ化ボロン（ＢＦ２）を斜めに注入する。このときの条件は、図６と同様である。この注入は、第４のポリシリコン３１を電気的に活性化させるためである。そして、同様に約９００℃で１０分程度のアニール（熱）処理を施す。
【００９４】
図１６参照。
【００９５】
次に、当該第４のポリシリコン層３１に異方性エッチング（エッチバック）して、図１６に示すようなサイドウォールポリシリコン層３２を形成する。このときシリコン窒化膜６の表面及び側面、第２の酸化膜５の側面は完全に露出し、当該サイドウォールポリシリコン層３２は第２の酸化膜５及びシリコン窒化膜６の側面（エッチング断面）に形成する。
【００９６】
また、当該サイドウォールポリシリコン層３２は、第２の酸化膜５及びシリコン窒化膜６の周囲を取り囲むように形成してもよいし、周囲の一部だけに形成してもよい。
【００９７】
本実施形態の特徴は、当該サイドウォールポリシリコン層３２を形成することであり、このサイドウォールポリシリコン層３２が半導体基板２と半導体層４とを電気的に導通させる働きを有する。
【００９８】
図１７参照。
【００９９】
その後、ＣＶＤ酸化法によりＣＶＤ酸化膜１１を図１６の半導体装置１が完全に埋没するように形成する。その後、上方からシリコン窒化膜６が露出するまで当該ＣＶＤ酸化膜１１をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法により研磨処理を施す。
【０１００】
図１８参照。
【０１０１】
図１８の後、ホット燐酸を用いて第２の酸化膜５、シリコン窒化膜６、及びＣＶＤ酸化膜１１の一部を除去する。
【０１０２】
そして、半導体層４の平坦部に第３の酸化膜１２（ゲート酸化膜）及びゲート電極１３を形成する。そして、ゲート電極１３をマスクとして、砒素をイオン注入し、ソース領域３３及びドレイン領域３４を形成する。更に、ゲート電極１３の側壁部にサイドウォールスペーサ膜３５を形成することで、本実施形態の半導体装置の主要部は完成する。ここで、半導体層４はサイドウォールポリシリコン層３２を介して半導体基板２に導通される。
【０１０３】
以上より、本実施形態では第１、２の実施形態の図３、図６に見られるような２度の第１のポリシリコン層８及び第２のポリシリコン層１０の被覆工程を、本実施形態の図１５の第４のポリシリコン層３１の形成工程のように１度の被覆工程で済ませることができる。
【０１０４】
加えて、本発明の第１、２の実施形態の図５に見られるような２度目の異方性エッチング及び図１２に見られるようなリソグラフィー工程を、本実施形態では省略できる。
【０１０５】
本発明の各実施形態では、基板（半導体基板２）にＰ型基板を用いた例を開示した。しかし本発明では、当該半導体基板２をノンドープにすることにより、不純物の殆ど含まない真性半導体基板を用いてもよい。
【０１０６】
更には、ＳＯＩ構造がその設計の制約上、素子分離機能を有する第１の酸化膜３が薄く形成されざるを得ない場合があり、このとき当該基板（半導体基板２）がＰ型に帯電していることで、予期せぬ寄生容量が半導体基板２内に生じてしまう（空乏層が形成される）ことがある。そこで、本発明では、当該基板に上述したような真性半導体基板を用いることで、当該予期せぬ寄生容量を未然に防ぐことが可能となる。
【０１０７】
【発明の効果】
本発明によれば、トランジスタの活性領域に近接して、活性領域の半導体層と基板とを導通させるコンタクト領域を形成しているので、トランジスタの基板浮遊効果を低減できると共に、当該トランジスタのパターン面積を縮小することができる。
【０１０８】
更に、様々な大きさの開口を有するレジストマスクを用いることで、コンタクト領域を形成するため、トランジスタの寄生容量を低減することができる。
【０１０９】
更に、半導体基板に不純物の殆ど含まない真性半導体基板を用いることで、空乏層の広がりが容易となり容量を小さくできる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図１０】本発明の第１の実施形態に係る半導体装置を示す平面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図である。
【図１４】本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５】本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６】本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１７】本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１８】本発明の第３の実施形態に係る半導体装置を示す断面図である。
【図１９】従来例の半導体装置の製造方法を示す平面図である。
【図２０】従来例の半導体装置の製造方法を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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