(57)【要約】【課題】　少なくとも一つのＲＦＣＭＯＳ素子における基板結合及び雑音を低減する方法を提供する。【解決手段】　低減方法は、前面と背面５１を有する基板５０を用意する工程と、少なくとも一つのＲＦＣＭＯＳ素子５２を基板５０上に形成する工程と、少なくとも一つの絶縁構造６４、７３をＲＦＣＭＯＳ素子５２に隣接させて基板５０内に形成する工程と、基板５０の背面５１をエッチングして、トレンチ８０を基板５０内かつ少なくとも誘電材料の上に形成する工程と、トレンチ８０に誘電材料を充填して、ＲＦＣＭＯＳにおける基板結合と雑音を低減する工程とを含む。【選択図】　　　図６
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【特許請求の範囲】
【請求項１】
少なくとも一つのＲＦＣＯＳ素子について基板結合及び雑音を低減する方法において、
　前面と後面を有する基板を用意する工程と、
　前記基板上に少なくとも一つのＲＦＣＭＯＳ素子を形成する工程と、
　前記基板内に、前記少なくとも一つのＲＦＣＭＯＳと近接させて、少なくとも一つの絶縁構造を形成する工程と、
　前記基板の背面をエッチングして、前記基板内かつ前記少なくとも一つの絶縁構造上に、対応するトレンチを形成する工程と、
　前記トレンチを誘電材料で充填することにより、前記少なくとも一つのＲＦＣＭＯＳにおける基板結合及び雑音を低減するようにした方法。
【請求項２】
前記基板は、Ｐ型基板又はＮ型基板である請求項１に記載の方法。
【請求項３】
前記基板は、シリコン及びゲルマニウムからなるグループから選択された材料からなる請求項１に記載の方法。
【請求項４】
前記基板は、半導体ウエハである請求項１に記載の方法。
【請求項５】
前記少なくとも一つのＲＦＣＭＯＳ素子は、前記基板上に形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタ上に形成された層間絶縁層又は金属間絶縁層の上に形成されたインダクタコイルとを備えた請求項１に記載の方法。
【請求項６】
前記トレンチを充填する誘電材料は、低温成膜法により形成された酸化物で覆われたＳｉＯ２、ポリイミド、低比誘電率誘電材料のグループから選択された材料からなる請求項１に記載の方法。
【請求項７】
前記トレンチを充填する誘電材料は、３より小さな比誘電率を有し、低温成膜法により形成された酸化物で覆われた低比誘電率誘電材料である請求項１に記載の方法。
【請求項８】
前記トレンチを充填する誘電材料は、平坦化される請求項１に記載の方法。
【請求項９】
前記トレンチを充填する誘電材料は、化学的機械研磨プロセスにより平坦化される請求項１に記載の方法。
【請求項１０】
前記トレンチを充填する誘電材料は、エッチングされた基板の上に約５μｍから３００μｍの厚みで形成される請求項１に記載の方法。
【請求項１１】
前記トレンチを充填する誘電材料は、エッチングされた基板の上に約１０μｍから１００μｍの厚みで形成される請求項１に記載の方法。
【請求項１２】
前記トレンチを充填する誘電材料は、エッチングされた基板の上に０ｍから５０００×１０―１０ｍの厚みを持つように平坦化される請求項１に記載の方法。
【請求項１３】
トレンチを充填する誘電材料は、化学的機械研磨プロセスにより、エッチングされた基板の上に０ｍから１０００×１０―１０ｍの厚みを持つように、平坦化される請求項１に記載の方法。
【請求項１４】
前記各トレンチは、前記基板の背面内に、前記基板の背面上に形成されたパターンをなしたマスキング層を用いてエッチングされる請求項１に記載の方法。
【請求項１５】
前記各トレンチは、前記基板の背面内に、前記基板の背面上に形成されたパターンをなしたマスキング層を用いてエッチングされ、前記パターンをなしたマスキング層は、フォトレジスト、ポジ型フォトレジスト、ポリイミドからなるグループから選択された材料からなる請求項１に記載の方法。
【請求項１６】
前記各トレンチは、前記基板の背面内に、前記基板の背面上に形成されたパターンをなしたマスキング層を用いてエッチングされ、前記パターンをなしたマスキング層は、ポジ型フォトレジスト、からなる請求項１に記載の方法。
【請求項１７】
前記各トレンチは、少なくとも一つの絶縁構造を露出させる請求項１に記載の方法。
【請求項１８】
前記基板の背面が前記対応するトレンチを形成するようにエッチングされる前に、前記少なくとも一つの保護構造の上に保護層が形成される請求項１に記載の方法。
【請求項１９】
前記少なくとも一つのＲＦＣＭＯＳ素子は、ＲＦＮＭＯＳトランジスタを含む請求項１に記載の方法。
【請求項２０】
前記少なくとも一つのＲＦＣＭＯＳ素子は、複数のＲＦＮＭＯＳトランジスタを含む請求項１に記載の方法。
【請求項２１】
前記少なくとも一つのＲＦＣＭＯＳ素子は、ＲＦＰＭＯＳトランジスタを含む請求項１に記載の方法。
【請求項２２】
前記少なくとも一つのＲＦＣＭＯＳ素子は、複数のＲＦＰＭＯＳトランジスタを含む請求項１に記載の方法。
【請求項２３】
前記少なくとも一つのＲＦＣＭＯＳ素子は、一つのＲＦＮＭＯＳトランジスタと、一つのＲＦＰＭＯＳトランジスタとを含む請求項１に記載の方法。
【請求項２４】
前記少なくとも一つのＲＦＣＭＯＳ素子は、少なくとも一つのＲＦＮＭＯＳトランジスタと、少なくとも一つのＲＦＰＭＯＳトランジスタとを含む請求項１に記載の方法。
【請求項２５】
少なくとも一つのＲＦＣＭＯＳ素子について基板結合及び雑音を低減する方法において、
　前面と後面を有し、Ｐ型基板又はＮ型基板である基板を用意する工程と、
　前記基板上に少なくとも一つのＲＦＣＭＯＳ素子を形成する工程と、
　前記基板内に、前記少なくとも一つのＲＦＣＭＯＳと近接させて、少なくとも一つの絶縁構造を形成する工程と、
　前記基板の背面をエッチングして、前記基板内かつ前記少なくとも一つの絶縁構造上に、対応するトレンチを形成する工程と、
　前記トレンチを誘電材料で充填することにより、前記少なくとも一つのＲＦＣＭＯＳにおける基板結合及び雑音を低減するようにした方法。
【請求項２６】
前記基板は、シリコンとゲルマニウムからなるグループから選択された材料からなる請求項２５に記載の方法。
【請求項２７】
前記基板は、半導体ウエハである請求項２５に記載の方法。
【請求項２８】
前記少なくとも一つのＲＦＣＭＯＳ素子は、前記基板上に形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタ上に形成された層間絶縁層又は金属間絶縁層の上に形成されたインダクタコイルとを備えた請求項２５に記載の方法。
【請求項２９】
前記トレンチを充填する誘電材料は、低温成膜法により形成された酸化物で覆われたＳｉＯ２、ポリイミド、低比誘電率誘電材料のグループから選択された材料からなる請求項２５に記載の方法。
【請求項３０】
前記トレンチを充填する誘電材料は、３より小さな比誘電率を有し、低温成膜法により形成された酸化物により覆われた低比誘電率誘電材料である請求項２５に記載の方法。
【請求項３１】
前記トレンチを充填する誘電材料は、平坦化される請求項２５に記載の方法。
【請求項３２】
前記トレンチを充填する誘電材料は、化学的機械研磨プロセスにより平坦化される請求項２５に記載の方法。
【請求項３３】
前記トレンチを充填する誘電材料は、エッチングされた基板の上に約５μｍから３００μｍの厚みで形成される請求項２５に記載の方法。
【請求項３４】
前記トレンチを充填する誘電材料は、エッチングされた基板の上に約１０μｍから１００μｍの厚みで形成される請求項２５に記載の方法。
【請求項３５】
前記トレンチを充填する誘電材料は、エッチングされた基板の上に０ｍから５０００×１０―１０ｍの厚みを持つように平坦化される請求項２５に記載の方法。
【請求項３６】
トレンチを充填する誘電材料は、化学的機械研磨プロセスにより、エッチングされた基板の上に０ｍから１０００×１０―１０ｍの厚みを持つように、平坦化される請求項２５に記載の方法。
【請求項３７】
前記各トレンチは、前記基板の背面内に、前記基板の背面上に形成されたパターンをなしたマスキング層を用いてエッチングされる請求項２５に記載の方法。
【請求項３８】
前記各トレンチは、前記基板の背面内に、前記基板の背面上に形成されたパターンをなしたマスキング層を用いてエッチングされ、前記パターンをなしたマスキング層は、フォトレジスト、ポジ型フォトレジスト、ポリイミドからなるグループから選択された材料からなる請求項２５に記載の方法。
【請求項３９】
前記各トレンチは、前記基板の背面内に、前記基板の背面上に形成されたパターンをなしたマスキング層を用いてエッチングされ、前記パターンをなしたマスキング層は、ポジ型フォトレジスト、からなる請求項２５に記載の方法。
【請求項４０】
前記各トレンチは、少なくとも一つの絶縁構造を露出させる請求項１に記載の方法。
【請求項４１】
前記基板の背面が前記対応するトレンチを形成するようにエッチングされる前に、前記少なくとも一つの保護構造の上に保護層が形成される請求項２５に記載の方法。
【請求項４２】
前記少なくとも一つのＲＦＣＭＯＳ素子は、ＲＦＮＭＯＳトランジスタを含む請求項２５に記載の方法。
【請求項４３】
前記少なくとも一つのＲＦＣＭＯＳ素子は、複数のＲＦＮＭＯＳトランジスタを含む請求項２５に記載の方法。
【請求項４４】
前記少なくとも一つのＲＦＣＭＯＳ素子は、ＲＦＰＭＯＳトランジスタを含む請求項２５に記載の方法。
【請求項４５】
前記少なくとも一つのＲＦＣＭＯＳ素子は、複数のＲＦＰＭＯＳトランジスタを含む請求項２５に記載の方法。
【請求項４６】
前記少なくとも一つのＲＦＣＭＯＳ素子は、一つのＲＦＮＭＯＳトランジスタと、一つのＲＦＰＭＯＳトランジスタとを含む請求項２５に記載の方法。
【請求項４７】
前記少なくとも一つのＲＦＣＭＯＳ素子は、少なくとも一つのＲＦＮＭＯＳトランジスタと、少なくとも一つのＲＦＰＭＯＳトランジスタとを含む請求項２５に記載の方法。
【請求項４８】
少なくとも一つのＲＦＣＯＳ素子について基板結合及び雑音を低減する方法において、
　シリコンとゲルマニウムからなるグループから選択された材料からなるＰ型ウエハ又はＮ型ウエハである前面と後面を有する基板を用意する工程と、
　前記基板上に少なくとも一つのＲＦＣＭＯＳ素子を形成する工程と、
　前記基板内に、前記少なくとも一つのＲＦＣＭＯＳと近接させて、少なくとも一つの絶縁構造を形成する工程と、
　前記基板の背面をエッチングして、前記基板内かつ前記少なくとも一つの絶縁構造上に、対応するトレンチを形成する工程と、
　前記トレンチを誘電材料で充填することにより、前記少なくとも一つのＲＦＣＭＯＳにおける基板結合及び雑音を低減するようにした方法。
【請求項４９】
前記基板は、シリコンからなる請求項４８に記載の方法。
【請求項５０】
前記基板は、半導体ウエハである請求項４８に記載の方法。
【請求項５１】
前記少なくとも一つのＲＦＣＭＯＳ素子は、前記基板上に形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタ上に形成された層間絶縁層又は金属間絶縁層の上に形成されたインダクタコイルとを備えた請求項４８に記載の方法。
【請求項５２】
前記トレンチを充填する誘電材料は、低温成膜法により形成された酸化物で覆われたＳｉＯ２、ポリイミド、低比誘電率誘電材料のグループから選択された材料からなる請求項４８に記載の方法。
【請求項５３】
前記トレンチを充填する誘電材料は、３より小さな比誘電率を有し、低温成膜法により形成された酸化物により覆われた低比誘電率誘電材料である請求項４８に記載の方法。
【請求項５４】
前記トレンチを充填する誘電材料は、平坦化される請求項４８に記載の方法。
【請求項５５】
前記トレンチを充填する誘電材料は、化学的機械研磨プロセスにより平坦化される請求項４８に記載の方法。
【請求項５６】
前記トレンチを充填する誘電材料は、エッチングされた基板の上に約５μｍから３００μｍの厚みで形成される請求項４８に記載の方法。
【請求項５７】
前記トレンチを充填する誘電材料は、エッチングされた基板の上に約１０μｍから１００μｍの厚みで形成される請求項４８に記載の方法。
【請求項５８】
前記トレンチを充填する誘電材料は、エッチングされた基板の上に０ｍから５０００×１０―１０ｍの厚みを持つように平坦化される請求項４８に記載の方法。
【請求項５９】
トレンチを充填する誘電材料は、化学的機械研磨プロセスにより、エッチングされた基板の上に０Åから１０００Åの厚みを持つように、平坦化される請求項４８に記載の方法。
【請求項６０】
前記各トレンチは、前記基板の背面内に、前記基板の背面上に形成されたパターンをなしたマスキング層を用いてエッチングされる請求項４８に記載の方法。
【請求項６１】
前記各トレンチは、前記基板の背面内に、前記基板の背面上に形成されたパターンをなしたマスキング層を用いてエッチングされ、前記パターンをなしたマスキング層は、フォトレジスト、ポジ型フォトレジスト、ポリイミドからなるグループから選択された材料からなる請求項４８に記載の方法。
【請求項６２】
前記各トレンチは、前記基板の背面内に、前記基板の背面上に形成されたパターンをなしたマスキング層を用いてエッチングされ、前記パターンをなしたマスキング層は、ポジ型フォトレジスト、からなる請求項４８に記載の方法。
【請求項６３】
前記各トレンチは、少なくとも一つの絶縁構造を露出させる請求項４８に記載の方法。
【請求項６４】
前記基板の背面が前記対応するトレンチを形成するようにエッチングされる前に、前記少なくとも一つの保護構造の上に保護層が形成される請求項４８に記載の方法。
【請求項６５】
前記少なくとも一つのＲＦＣＭＯＳ素子は、ＲＦＮＭＯＳトランジスタを含む請求項４８に記載の方法。
【請求項６６】
前記少なくとも一つのＲＦＣＭＯＳ素子は、複数のＲＦＮＭＯＳトランジスタを含む請求項４８に記載の方法。
【請求項６７】
前記少なくとも一つのＲＦＣＭＯＳ素子は、ＲＦＰＭＯＳトランジスタを含む請求項４８に記載の方法。
【請求項６８】
前記少なくとも一つのＲＦＣＭＯＳ素子は、複数のＲＦＰＭＯＳトランジスタを含む請求項４８に記載の方法。
【請求項６９】
前記少なくとも一つのＲＦＣＭＯＳ素子は、一つのＲＦＮＭＯＳトランジスタと、一つのＲＦＰＭＯＳトランジスタとを含む請求項４８に記載の方法。
【請求項７０】
前記少なくとも一つのＲＦＣＭＯＳ素子は、少なくとも一つのＲＦＮＭＯＳトランジスタと、少なくとも一つのＲＦＰＭＯＳトランジスタとを含む請求項４８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、広くは、半導体デバイスの製造に関し、特に、ＲＦＣＯＭＳ素子の製造方法に関する。
【背景技術】
【０００２】
　図１に示すように、従来の高周波相補型酸化金属半導体（ＲＦＣＯＭＳ）素子は、インダクタ用に導電性金属／ポリシリコン及びケイ化物シールドを用い、トランジスタの雑音低減のために三重ウェル法を用いている。すなわち、ゲート電極１２は、Ｐ型基板１０と、下層のＰウェル１８、Ｎウェル２０及び標準的なＰウェル１９の上方に形成される。側壁スペーサ１４は、ゲート電極１２の側壁を覆うように形成される。ソース／ドレイン領域（イオン注入部）２２が、これらの側壁スペーサ１４から基板１０内に延びている。レジスト保護酸化物（ＲＰＯ）層１６は、ゲート電極１２に隣接して、基板１０を覆って形成される。
【０００３】
　ゲート電極１２を電気的に絶縁するため、トレンチ分離（ＳＴＩ）構造２４、２６が、基板１０内に形成される。ＳＴＩ構造２６は、インダクタコイル３０の下方に配置される。層間絶縁（ＩＬＤ）層、即ち金属間絶縁（ＩＭＤ）層２８が、ゲート電極１２及びＲＰＯ層１６を覆って形成されている。
【０００４】
　インダクタコイル３０は、ＩＬＤ／ＩＭＤ層２８上に形成される。対応する界磁プレートコイル３２が、インダクタコイル３０の下方の、ＩＬＤ／ＩＭＤ層２８内に形成される。インダクタコイル３０及び界磁プレートコイル３２は、例えば図２のように、ＳＴＩ構造２６上に形成される。図２は、図１を２−２線側から見た平面図であり、インダクタコイル３０のコイル形状を示している。基板結合（ｓｕｂｓｔｒａｔｅ　ｃｏｕｐｌｉｎｇ；基板への高周波信号の結合（カップリング））及び雑音は低減されているが、十分に望ましいレベルまでは低減されてはいない。
【０００５】
　ベルチャー（Ｂｅｌｃｈｅｒ）等に付与された米国特許第５，５２０，２９９号には、背面側トレンチのエッチング過程が記載されている。フォーブス（Ｆｏｒｂｅｓ）等に付与された米国特許第６，２８７，９３２号には、絶縁層への螺旋状コイルの形成プロセスが記載されている。ジョーシー（Ｊｏｓｈｉ）等に付与された米国特許第６，１００，１９９号には、背面トレンチエッチングプロセスを用いて、半導体チップ用の埋め込み型熱良導体を形成する方法が記載されている。リン（Ｌｉｎ）に付与された米国特許第６，３０３，４２３号には、不活性化後のプロセスによって高性能なチップ上の装置を形成する方法が記載されている。インダクタ、コンデンサ、抵抗等の高性能電子部品は、不活性化層の上に、即ちポリマーの薄い層の表面上に、形成される。
【特許文献１】米国特許第５，５２０，２９９号
【特許文献２】米国特許第６，２８７，９３２号
【特許文献３】米国特許第６，１００，１９９号
【特許文献４】米国特許第６，３０３，４２３号
【発明の開示】
【０００６】
　本発明の目的は、ＲＦＣＭＯＳ素子を製造するための改良された方法を提供することである。本発明の他の目的は、基板結合が最小限となるチップ上のインダクタを製造する方法を提供することである。本発明の他の目的は、以降の記述から明らかとなる。
【０００７】
　本発明の上記又は他の目的は、以下の方法で達成される。具体的には、前面と背面を有する基板が提供される。少なくとも一つのＲＦＣＭＯＳ素子が、基板上に形成される。少なくとも一つの絶縁構造が、前記少なくとも一つのＲＦＣＭＯＳと近接させて、基板内に形成される。基板の背面は、基板内かつ前記少なくとも一つの絶縁構造上に、対応するトレンチを形成するように、エッチングされる。各トレンチは、誘電材料によって充填される。これにより、前記少なくとも一つのＲＦＣＭＯＳにおける基板結合及び雑音が低減される。
【０００８】
　本発明の特徴及び効果は、添付図面に基づいてなされる以下の説明により、いっそう明らかにされる。なお、添付図面では、同様又は対応する要素、領域、部分に、同一の参照番号が付されている。
【発明を実施するための最良の形態】
【０００９】
　本発明において、低比誘電率（ｌｏｗ−ｋ）誘電材料とは、約３より小さい誘電率を有する誘電材料（絶縁材料）である。
　初期構造
　図３に示すように、高周波（無線周波数）相補型酸化金属半導体（ＲＦＣＭＯＳ）素子領域５３は、基板／半導体ウエハ５０上に形成されたゲート電極４９と下層のＰウェル５８とを有するＭＯＳ型トランジスタ５２を備えている。本発明によれば、ウェルは２つしか必要とされない。
【００１０】
　基板５０は、Ｎ型又はＰ型ウエハであることが望ましく、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）からなることが望ましい。基板／ウエハ５０は、背面５１を備えている。
　側壁スペーサ６３は、ＭＯＳトランジスタ５２のゲート電極４９の側壁を覆って形成される。ソース／ドレイン領域（イオン注入部）６２は、これらの側壁スペーサから基板５０内に延びている。レジスト保護酸化物（ＲＰＯ）層５６は、ゲート電極５２と隣接して、基板５０上に形成されている。ＲＰＯ層５６は、望ましくは約２０×１０―１０ｍから１００×１０―１０ｍ（約２０Åから１００Å）の厚みを有し、更に望ましくは約２０×１０―１０ｍから５０×１０―１０ｍ（約２０Åから５０Å）の厚みを有する。
【００１１】
　トレンチ分離（ＳＴＩ）構造６４、７３は、ゲート電極５２に隣接して、基板５０内に形成され、ゲート電極５２を電気的に絶縁するように作用する。層間絶縁（ＩＬＤ）層即ち金属間絶縁（ＩＭＤ）層６８は、ゲート電極４９及びＲＰＯ層５６の上方に形成される。ＩＬＤ／ＩＭＤ層６８は、望ましくは約２００００×１０―１０ｍから５００００×１０―１０ｍ（約２００００Åから５００００Å）の厚みを有し、更に望ましくは約４００００×１０―１０ｍから５００００×１０―１０ｍ（約４００００Åから５００００Å）の厚みを有するもので、望ましくはＨＤＰ　ＣＶＤ酸化物、ＰＥ　ＴＥＯＳ、ＨＤ　ＴＥＯＳ、オゾンＴＥＯＳ又は低比誘電率（ｌｏｗ−ｋ）誘電材料からなり、更に望ましくは低比誘電率誘電材料からなる。
【００１２】
　インダクタコイル７０は、ＩＬＤ／ＩＭＤ層６８及びインダクタ用ＳＴＩ構造６６上に形成される。これにより、インダクタ用ＳＴＩ構造６６は、インダクタコイル７０を、ある程度、電気的に絶縁する。ちなみに、本発明では、インダクタコイル７０の下方に界磁プレートコイルは必要とされない。
【００１３】
　ウエハ５０の反転及びトレンチ８０、８２のエッチング
　図４に示すように、保護層７２は、インダクタコイル７０及びＩＬＤ／ＩＭＤ層６８上に形成され、これらを引き続き行われるプロセスから保護する。保護層７２は、望ましくは約５０００×１０―１０ｍから１００００×１０―１０ｍ（約５０００Åから１００００Å）の厚みに形成され、更に望ましくは約５０００×１０―１０ｍから７０００×１０―１０ｍ（５０００Åから７０００Å）の厚みに形成される。保護層７２は、望ましくはＰＥ　ＴＥＯＳ、酸化物、窒化物、ＳｉＯ２＋ＳｉＮ、ポリイミド又は低比誘電率誘電材料からなり、更に望ましくは低比誘電率誘電材料からなる。
【００１４】
　その後、ウエハ５０は、背面５１を曝すように裏返しとされ、パターンをなしたマスキング層７４が、ウエハ５０の背面５１上に、望ましくは、約１００００×１０―１０ｍから３００００×１０―１０ｍ（約１００００Åから３００００Å）の厚みで形成され、更に望ましくは、約１００００×１０―１０ｍから２００００×１０―１０ｍ（約１００００Åから２００００Å）の厚みで形成される。パターンをなしたマスキング層７４は、望ましくは、フォトレジスト、ポジ型フォトレジスト、又はポリイミドからなり、更に望ましくは、フォトレジストからなる。
【００１５】
　パターンをなしたマスキング層７４は、ウエハ５０の背面５１の、ＳＴＩ構造６４、７３及びゲート電極５２の上方とインダクタ用ＳＴＩ構造６６の上方の部分を露出する。パターンをなしたマスキング層７４をマスクとして用いることにより、ウエハ５０は背面５１にわたってエッチングがなされ、ＳＴＩ構造６４、７３とＳＴＩ構造６４、７３間のＮウェルの少なくとも一部とを露出したゲート電極側トレンチ８０と、インダクタ用ＳＴＩ構造６６を露出したインダクタ側トレンチ８２とが形成される。
【００１６】
　誘電材料層９０によるトレンチ８０、８２の充填
　図５に示すように、パターンをなしたマスキング層７４は除去され、必要であれば構造の洗浄がなされる。その後、望ましくは低比誘電率誘電材料からなる誘電材料層９０が、エッチングされたウエハ５０´上に形成され、背面充填プロセスを用いて、少なくともトレンチ８０、８２を充填する。誘電材料層９０は、エッチングされたウエハ５０´上に、望ましくは５μｍから３００μｍの厚みで形成され、更に望ましくは１０μｍから１００μｍの厚み９２で形成される。
【００１７】
　誘電材料層９０は、望ましくは、低温成膜法で形成された酸化物で覆われたＳｉＯ２、ポリイミド又は低比誘電率誘電材料等の誘電材料からなり、更に望ましくは、低温成膜法で形成された酸化物で覆われた低比誘電率誘電材料からなる。
【００１８】
　誘電材料層９０の平坦化
　図６に示すように、誘電材料層９０は平坦化され、望ましくは、エッチングされたウエハ５０´上に約０ｍから５０００×１０―１０ｍ（約０Åから５０００Å）の厚みを有する、更に望ましくは、約０ｍから１０００×１０―１０ｍ（０Åから１０００Å）の厚みを有する平坦化された誘電材料層９０´が形成される。平坦化された誘電材料層９０´は、エッチングされたウエハ５０上に設けられることで機械的強度を高めるのに役立つが、不可欠のものではない（すなわち、厚み９２´は０でもよい）。理論上、ＲＦ信号の接続の観点から、空隙が最良である。
【００１９】
　誘電材料層９０は、化学的機械研磨（ＣＭＰ）プロセスを用いて平坦化されるのが望ましい。
　保護層７２の随意の除去
　図７に示すように、エッチングされたウエハ５０´は、再度、前面が上に向くように裏返される。保護層７２は、その後、（必ずしも必要ではないが）インダクタコイル７０及びＩＬＤ／ＩＭＤ層６８の上から随意に除去される。必要ならば構造を洗浄してもよい。保護層７２は、例えば、酸化物、窒化物又はポリイミド不活性化層から構成され得る。背面ＣＭＰプロセスの後、洗浄工程だけが必要となる。
【００２０】
　その後、標準型の前面パッド用開口８０（図９参照）が、除去されない限り、パッド領域における保護層７２の開口として用いられ、ワイヤ結合用パッドがチップ全域に形成され得る。
【００２１】
　図９は、ウエハ５０のより広い部分の平面図であり、ウエハ５０の背面と、インダクタコイル７０と、ＲＦＣＭＯＳトランジスタ５２（ＲＦＮＭＯＳトランジスタ）を示す。ＲＦＣＭＯＳトランジスタ５２は、図７に、７−７線に沿った断面図が示されたものである。図９には、保護層７２を貫通するパッド用開口８０が図示されている。
【００２２】
　図９に示すように、インダクタコイル（例えばインダクタコイル７０）を有する、一つのＲＦＣＭＯＳトランジスタ（例えばＲＦＮＭＯＳトランジスタ５３）だけが、エッチングがなされ、誘電材料層９０による背面充填がなされる。
【００２３】
　その後、更なるプロセスが行われ得る。
　図８は、図７の他の実施形態である。この実施形態では、最初に少なくとも２つの隣接するＲＦＣＭＯＳトランジスタ５２、１０２が形成され、その後、本発明にしたがったプロセスが実行される。図８に示すように、ＲＦＣＭＯＳトランジスターには、ＲＦＮＭＯＳトランジスタ５２とＲＦＰＭＯＳトランジスタ１０２を含む。図８に示されたトランジスタ５２、１０２は、２個のＲＦＮＭＯＳトランジスタ、２個のＲＦＰＭＯＳトランジスタ、１個のＲＦＮＭＯＳトランジスタと１個のＲＦＰＭＯＳトランジスタのいずれでもあり得ること、及び、ＲＦＮＭＯＳトランジスタとＲＦＰＭＯＳトランジスタを任意に組み合わせた２個より多いＲＦＣＭＯＳトランジスタが、基板／半導体ウエハ５０上に形成されうることは、当業者に自明である。
【００２４】
　平坦化された誘電材料層９０´によるトレンチ８０、８２の充填は、簡素かつ製造上の技術によって、雑音／基板結合を、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）におけるレベルまで低減する。更に、ＭＯＳトランジスタ５２における三重ウェル構造、又はインダクタコイル７０のための複雑なシールド形状も必要とされない。
【００２５】
　本発明の効果
　本発明の実施形態の効果は以下の通りである。
１．高周波（ＲＦ）装置から基板への高周波信号の結合（カップリング）の大幅な削減
２．インダクタのＱ因子の著しい増大
３．２チップによる解決の排除（１つのＣＭＯＳと他の受動素子）と高周波用ＩＣにおけるフリップチップのパッケージの複雑さの排除
４．簡素かつ製造上の技術
　なお、本発明の具体的な実施形態を図示及び説明してきたが、本発明は、このような実施形態に限られるものではなく、特許請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００２６】
【図１】従来のＲＦＣＭＯＳ素子を示す概略図である。
【図２】２−２線から見た図１の平面図である。
【図３】本発明の望ましい実施形態を概略的に示す断面図である。
【図４】本発明の望ましい実施形態を概略的に示す断面図であり、図３の構造について引き続いて行われる処理を裏返された断面で示す。
【図５】本発明の望ましい実施形態を概略的に示す断面図であり、図３の構造について引き続いて行われる処理を裏返された断面で示す。
【図６】本発明の望ましい実施形態を概略的に示す断面図であり、図３の構造について引き続いて行われる処理を裏返された断面で示す。
【図７】本発明の望ましい実施形態を概略的に示す断面図である。
【図８】一対のＲＦＣＭＯＳトランジスタが形成される、図７の他の実施形態を概略的に示す断面図である。
【図９】図３から図７の構造に位置する単独チップの背面を示す平面図である。
【符号の説明】
【００２７】
４９　ゲート電極
５０　基板／半導体ウエハ
５１　背面
５２　ＭＯＳトランジスタ
５８　Ｐウェル
６３　側壁スペーサ
６４　トレンチ分離構造
６６　インダクタ用トレンチ分離構造
６８　層間絶縁層
７０　インダクタコイル
７３　トレンチ分離構造
７４　マスキング層
８０　ゲート電極側トレンチ
８２　インダクタ側トレンチ
９０　誘電材料層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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