(57)【要約】【課題】画像の記録スピードの高速化に追随して画素数別に応じたきめ細かい画素補正処理を行う高速画素補正処理装置を提供する。【解決手段】パターン検出回路１は画像信号ａを入力し、画素数に応じて検出した複数の画像信号及び画像信号ｂを出力する。最小画素確保回路２は１画素の画像データのみ画素補正された画像信号ｅを出力する。選択回路３は画像信号ｂと画像信号ｅを選択する。白画素補正回路４は２画素以上の画素に応じて画素補正した画像信号と選択回路３の出力画像信号ｇを合成し白画素データのみ画素補正した画像信号ｈを出力する。選択回路５は出力画像信号ｇと画像信号ｈを選択する。黒画素補正回路６は２画素以上の画素に応じて画素補正し画像信号と選択回路５が出力する画像信号ｊとを合成し黒画素データのみ画素補正した画像信号ｋを出力する。選択回路７は画像信号ｊと画像信号ｋを選択する。【選択図】　　　図１
2004040270.tif 000002
【特許請求の範囲】
【請求項１】
画像記録で使用する画素補正処理装置であって、
１画素の白画像信号及び黒画像信号、２画素、３画素・・・ｎ（ｎ：任意の整数）画素の各画素数に応じた白画像信号並びに２画素、３画素・・・ｎ画素の各画素数に応じた黒画像信号の３段階の処理手段を含み、各々個別に１画素単位で任意の整数の遅延量を選択することで前記白画像信号及び前記黒画像信号の画素信号を遅延させ、前記画素信号の波形パルス幅の増加手段による画素補正を行うことを特徴とする高速画素補正処理装置。
【請求項２】
入力画像信号に対して、１画素孤立の白画像信号、１画素孤立の黒画像信号、２画素孤立の白画像信号、２画素孤立の黒画像信号、３画素孤立の白画像信号、３画素孤立の黒画像信号・・・ｎ画素孤立の白画像信号、ｎ画素孤立の黒画像信号を検出して、画素ごとにこれら画像信号を出力するパターン発生回路と；
前記１画素孤立の白画像信号及び前記１画素孤立の黒画像信号に、１画素の範囲で画素補正を行う最小画素確保回路と；
前記入力画像信号と前記最小画素確保回路の出力画像信号を選択する第１の選択回路と；
前記２画素孤立の白画像信号〜前記ｎ画素孤立の白画像信号に対して１画素単位で画素補正を行い、前記第１の選択回路の出力画像信号と合成する白画素補正回路と；
前記第１の選択回路の出力画像信号と前記白画素補正回路の出力画像信号を選択する第２の選択回路と；
前記２画素孤立の黒画像信号〜前記ｎ画素孤立の黒画像信号に対して１画素単位で画素補正を行い、前記第２の選択回路の出力画像信号と合成する黒画素補正回路と；
前記第２の選択回路の出力画像信号と前記黒画素補正回路の出力画像信号を選択する第３の選択回路と；
を備えたことを特徴とする高速画素補正処理装置。
【請求項３】
画像信号ａを入力し、１画素〜ｎ画素のそれぞれの画素数に応じて検出した複数の白画像信号、複数の黒画像信号及び画像信号ｂを出力するパターン検出回路と；
１画素の画像データのみ画素補正された画像信号ｅを出力する最小画素確保回路と；
前記画像信号ｂと前記画像信号ｅを選択する第１の選択回路と；
２画素〜ｎ画素のそれぞれの画素に応じて白画素補正された画像信号と前記第１の選択回路が出力する画像信号ｇとを合成して、白画素データのみ画素補正された画像信号ｈを出力する白画素補正回路と；
前記第１の選択回路が出力する前記画像信号ｇと前記白画素補正回路が出力する前記画像信号ｈを選択する第２の選択回路と；
２画素〜ｎ画素のそれぞれの画素に応じて黒画素補正された画像信号と前記第２の選択回路が出力する画像信号ｊとを合成して、黒画素データのみ画素補正された画像信号ｋを出力する黒画素補正回路と；
前記第２の選択回路が出力する前記画像信号ｊと前記黒画素補正回路が出力する画像信号ｋを選択し、画像信号ｍとして出力する第３の選択回路と；
を備えたことを特徴とする高速画素補正処理装置。
【請求項４】
前記パターン検出回路は、
入力端子に入力した前記画像信号ａから、前記画像信号ｂ、１画素孤立の白画像信号ｃ１、１画素孤立の黒画像信号ｄ１、２画素孤立の白画像信号ｃ２、２画素孤立の黒画像信号ｄ２、３画素孤立の白画像信号ｃ３、３画素孤立の黒画像信号ｄ３・・・、ｎ画素孤立の白画像信号ｃｎ、ｎ画素孤立の黒画像信号ｄｎの画素ごとに孤立した画像信号を検出して出力することを特徴とする請求項３記載の高速画素補正処理装置。
【請求項５】
前記最小画素確保回路は、
前記１画素孤立の白画像信号ｃ１と前記１画素孤立の黒画像信号ｄ１に対して個別に画素補正処理を行い、これら２つの補正処理を行った画像信号と前記画像信号ｂとを合成することで、１画素のみ画素補正された前記画像信号ｅを出力することを特徴とする請求項３又は請求項４記載の高速画素補正処理装置。
【請求項６】
前記第１の選択回路は、
前記画像信号ｂと前記画像信号ｅのどちらかを第１の選択信号により選択して前記画像信号ｇを出力することを特徴とする請求項３，４又は５記載の高速画素補正処理装置。
【請求項７】
前記白画素補正回路は、
前記パターン検出回路の出力画像信号である前記２画素孤立の白画像信号ｃ２、前記３画素孤立の白画像信号ｃ３・・・、前記ｎ画素孤立の白画像信号ｃｎに対して個別に画素補正処理を行い、これらの白画素補正された画像信号と前記第１の選択回路が出力する前記画像信号ｇを合成することで、白画像データに対して画素補正された前記画像信号ｈを出力することを特徴とする請求項３，４，５又は６記載の高速画素補正処理装置。
【請求項８】
前記第２の選択回路は、
前記画像信号ｇと前記白画素補正回路が出力する前記画像信号ｈのどちらかを第２の選択信号により選択して前記画像信号ｊを出力することを特徴とする請求項３，４，５，６又は７記載の高速画素補正処理装置。
【請求項９】
前記黒画素補正回路は、
前記パターン検出回路の出力画像信号である前記２画素孤立の黒画像信号ｄ２、前記３画素孤立の黒画像信号ｄ３・・・、前記ｎ画素孤立の黒画像信号ｄｎに対して個別に画素補正処理を行い、これらの黒画素補正された画像信号と前記第２の選択回路が出力する前記画像信号ｊを合成して、黒画像データに対して画素補正された前記画像信号ｋを出力することを特徴とする請求項３，４，５，６，７又は８記載の高速画素補正処理装置。
【請求項１０】
前記第３の選択回路は、
前記画像信号ｊと前記黒画素補正回路が出力する前記画像信号ｋのどちらかを第３の選択信号により選択して、前記画像信号ｍとして出力端子へ出力することを特徴とする請求項３，４，５，６，７，８又は９記載の高速画素補正処理装置。
【請求項１１】
前記パターン検出回路は、
単一のシフトレジスタ、複数の論理積ゲート、複数の論理和ゲート、複数の画素生成カウンタを有し、これらの回路素子により検出信号ｐ１〜ｐｎ，ｑ１〜ｑｎを画素ごとに生成し、画素に対応した前記複数の画素生成カウンタに出力し処理することで、画素個別の前記１画素孤立の白画像信号ｃ１、前記１画素孤立の黒画像信号ｄ１、前記２画素孤立の白画像信号ｃ２、前記２画素孤立の黒画像信号ｄ２、前記３画素孤立の白画像信号ｃ３、前記３画素孤立の黒画像信号ｄ３・・・、前記ｎ画素孤立の白画像信号ｃｎ、前記ｎ画素孤立の黒画像信号ｄｎを生成することを特徴とする請求項４記載の高速画素補正処理装置。
【請求項１２】
前記最小画素確保回路は、
第１のディレーライン及び第２のディレーライン、論理積ゲート、論理和ゲートを有し、
前記第１のディレーラインは、入力された前記１画素孤立の白画像信号ｃ１に、設定信号ｒ１により任意の範囲の遅延量で画素補正する量を設定し、画素補正された画像信号ｔ１を出力し、前記画像信号ｂと前記画像信号ｔ１を前記論理積ゲートで論理積をとることで、白１画素のデータにのみ画素補正された画像信号ｖを生成し、
前記第２のディレーラインは、入力された前記１画素孤立の黒画像信号ｄ１に、設定信号ｓ１により任意の範囲の遅延量で画素補正する量を設定し、画素補正された画像信号ｕ１を出力し、前記画像信号ｖと前記画像信号ｕ１を前記論理和ゲートで論理和をとることで、白１画素、黒１画素に対してのみ画素補正された画像信号ｅを生成することを特徴とする請求項５記載の高速画素補正処理装置。
【請求項１３】
前記白画素補正回路は、
複数（２〜ｎ）のディレーラインと、論理積ゲートとを有し、
前記白孤立２画素、前記白孤立３画素、・・・前記白孤立ｎ画素の画像信号ｃ２，ｃ３，・・・，ｃｎが各々前記複数のディレーラインの各々に入力され、複数の各々の設定信号ｒ２，ｒ３，・・・，ｒｎにより画素補正する量を任意の範囲の遅延量で画素ごとに個別に設定することで、画素補正された画像信号ｔ２，ｔ３，・・・，ｔｎを出力し、これらの画像信号ｔ２，ｔ３，・・・，ｔｎと前記画像信号ｇを前記論理積ゲートにより論理積をとることで、白画像データの画素数に応じて画素補正した前記画像信号ｈを生成することを特徴とする請求項７記載の高速画素補正処理装置。
【請求項１４】
前記黒画素補正回路は、
複数（２〜ｎ）のディレーラインと、論理和ゲートとを有し、
前記黒孤立２画素、前記黒孤立３画素、・・・前記黒孤立ｎ画素の画像信号ｄ２，ｄ３，・・・，ｄｎが各々前記複数のディレーラインの各々に入力され、複数の各々の設定信号ｓ２，ｓ３，・・・，ｓｎにより画素補正する量を任意の範囲の遅延量で画素ごとに個別に設定することで、画素補正された画像信号ｕ２，ｕ３，・・・，ｕｎを出力し、これらの画像信号ｕ２，ｕ３，・・・，ｕｎと前記画像信号ｊを前記論理和ゲートで論理和をとることで、黒画像データの画素数に応じて画素補正された前記画像信号ｋを生成することを特徴とする請求項９記載の高速画素補正処理装置。
【請求項１５】
請求項１〜１４のいずれか１項に記載の高速画素補正処理装置を適用したことを特徴とする画像記録システム。
【請求項１６】
請求項１〜１４のいずれか１項に記載の高速画素補正の処理方法を、画像記録に適用したことを特徴とする高速画素補正処理方法。
【請求項１７】
請求項２〜１４のいずれか１項に記載の高速画素補正処理装置が有する各々の回路を、ゲートアレイ化したことを特徴とする高速画素補正処理装置。
【請求項１８】
請求項２又は請求項３記載の高速画素補正処理装置であって、
前記最小画素確保回路及び前記第１の選択回路を除去し、前記１画素孤立の白画像信号を前記白画素補正回路に直接入力し、前記１画素孤立の黒画像信号を前記黒画素補正回路に直接入力したことを特徴とする高速画素補正処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高速画素補正処理装置に関し、特に画素数毎に個別に画素補正を行う高速画素補正処理装置に関する。
【０００２】
【従来の技術】
最近、２値化した白、黒の画像信号が画面表示だけでなく、これをフィルムや新聞・雑誌等の印刷紙に記録することが盛んに行われている。
【０００３】
こうした画像の記録品質を上げるために、画素補正処理が行われるのが一般的である。
【０００４】
図１２は従来の高速画素補正処理装置を使用した画像記録装置を示すブロック図である。
【０００５】
図１２の画像記録装置の動作を説明すると、通信制御部１０１は外部装置（図示せず）とのインターフェース制御を行い、主に画像データを受信する。画像メモリ制御部１０２は、通信制御部１０１で受信した画像データを画像メモリ１０３に転送蓄積する制御を行う。画像メモリ１０３は画像データを蓄積する。
【０００６】
欄外文字生成部１０４は、日付、タイトル、その他の情報の画像データを生成する。画像選択部１０５は、欄外文字生成部１０４の画像データと画像メモリ制御部１０２の画像データを選択する。
【０００７】
速度変換制御部１０６は、２ライン分のメモリを内蔵しており、１ライン単位に画像選択部１０５で選択した画像データの読出しと書込みを行い、また読出しアドレスを書込みアドレスに逆読みすることで逆像の画像データとして読み出すことができる。
【０００８】
パラレル／シリアル変換部１０７は、速度変換制御部１０６でパラレル処理した画像データをシリアルな画像データに変換する。
【０００９】
画素補正処理部１０８は、シリアル画像データの画素補正処理を行いフィルムに記録するため出力する。
【００１０】
ＣＰＵ制御部１０９は、画像記録装置全体の管理制御を行う。
【００１１】
さて、プロッタ等の画像記録装置では、図１２に示す構成で画像信号の処理を実行しフィルムに記録を行っている。画像処理の過程で、フィルム特性、ＬＥＤスイッチング特性などの影響を受けるため画像を論理的に再現できないところがあり、これを再現するために画素補正処理部１０８で画素補正を行っている。
【００１２】
一般的に画像記録装置では、画像の画素補正を同一の補正量で一律に行っても問題なくフィルムに記録することができる。しかし、記録装置の記録処理スピードが上がるにつれてＬＥＤスイッチング特性やフィルム特性の影響が顕著に現れ、一律な画素補正では期待した記録ができない問題がある。特に少ないドット数の画素であるほど、画像の再現性が悪くなる。
【００１３】
図１３は従来の画像信号についてフィルム特性、ＬＥＤスイッチング特性の影響を示す波形図である。
【００１４】
図１３（ａ）は画像信号の波形を、図１３（ｂ）はフィルム特性影響後の波形を、図１３（ｃ）はＬＥＤスイッチング特性影響後の波形を示す図である。
【００１５】
次に図１３を参照して説明を行う。
【００１６】
一般に、画像信号レベルのパワー値が一定以上（ここではαとする）でなければフィルムに記録することができない。図１３（ｂ）の波形はフィルム特性により波形は山なりとなり、記録に必要となるパワー値α以上の波形幅の範囲が図１３（ａ）の波形幅と較べると狭くなる。図１３（ｃ）の波形は記録装置の記録モータのスピードにより波形の山なりの範囲が変化し、記録モータのスピードが上がる程、記録に必要なるパワー値α以上の波形幅の範囲が狭くなる。
【００１７】
また、図１３では画像信号波形が１画素と２画素の場合を例示しており、図から明らかなように、２画素の波形に較べて画素数が小さい１画素の波形ほどフィルムやＬＥＤスイッチング特性の影響がより顕著に現れ、波形幅が狭くなることが理解できる。これらのことより、一律な画素補正では画像の再現性が悪くなるため、画素数単位でよりきめ細かい画素補正を行う必要がある。
【００１８】
このような画素補正技術の一例として、特開平３−２２７５４号公報記載の「画像処理回路」や実用新案登録第２５３０９４７号記載の「画素比率測定装置」が知られている。
【００１９】
特開平３−２２７５４号公報では、画像データの白画素あるいは黒画素のデータ長を画像データにおける１ドットの範囲内で基本クロックを最小単位として可変することにより、画素補正する技術が記載されている。
【００２０】
また、実用新案登録第２５３０９４７号では、入力される画像信号に対して画素信号のパルス幅をモノマルチや論理ゲートを使用して、最小１０［ｍｍ］単位で画像信号のパルス幅を伸長補正し、画素補正する回路技術が記載されている。
【００２１】
【発明が解決しようとする課題】
上述した従来の高速画素補正処理装置は、画像記録装置の記録処理スピードが上がるにつれてＬＥＤスイッチング特性やフィルム特性の影響が顕著に現れ、一律な画素補正では期待した画像の記録ができないという欠点を有している。
【００２２】
また、補正する画素数が小さい画素ほどＬＥＤスイッチング特性やフィルム特性の影響がより顕著に現れるので、一律な画素補正では画像の再現性が悪くなるという欠点を有している。
【００２３】
本発明の目的は、画像の記録スピードの高速化に追随して画素補正できるように、１画素、２画素、３画素、・・・ｎ画素（ｎ：任意の整数）の画素数別に応じ任意の範囲で個別に遅延量を設定することできめ細かい画素補正処理を行い、かつ記録密度が高密度化されフィルム特性やＬＥＤスイッチング特性の影響が大きくなってもこれら特性による影響を十分に補正し、理論的な画素幅が得られる高速画素補正処理装置を提供することにある。
【００２４】
【課題を解決するための手段】
本発明の第１の高速画素補正処理装置は、画像記録で使用する画素補正処理装置であって、
１画素の白画像信号及び黒画像信号、２画素、３画素・・・ｎ（ｎ：任意の整数）画素の各画素数に応じた白画像信号並びに２画素、３画素・・・ｎ画素の各画素数に応じた黒画像信号の３段階の処理手段を含み、各々個別に１画素単位で任意の整数の遅延量を選択することで前記白画像信号、前記黒画像信号の画素信号を遅延させ、前記画素信号の波形パルス幅の増加手段による画素補正を行うことを特徴としている。
【００２５】
本発明の第２の高速画素補正処理装置は、
入力画像信号に対して、１画素孤立の白画像信号、１画素孤立の黒画像信号、２画素孤立の白画像信号、２画素孤立の黒画像信号、３画素孤立の白画像信号、３画素孤立の黒画像信号・・・ｎ画素孤立の白画像信号、ｎ画素孤立の黒画像信号を検出して、画素ごとにこれら画像信号を出力するパターン発生回路と；
前記１画素孤立の白画像信号及び前記１画素孤立の黒画像信号に、１画素の範囲で画素補正を行う最小画素確保回路と；
前記入力画像信号と前記最小画素確保回路の出力画像信号を選択する第１の選択回路と；
前記２画素孤立の白画像信号〜前記ｎ画素孤立の白画像信号に対して１画素単位で画素補正を行い、前記第１の選択回路の出力画像信号と合成する白画素補正回路と；
前記第１の選択回路の出力画像信号と前記白画素補正回路の出力画像信号を選択する第２の選択回路と；
前記２画素孤立の黒画像信号〜前記ｎ画素孤立の黒画像信号に対して１画素単位で画素補正を行い、前記第２の選択回路の出力画像信号と合成する黒画素補正回路と；
前記第２の選択回路の出力画像信号と前記黒画素補正回路の出力画像信号を選択する第３の選択回路と；
を備えたことを特徴としている。
【００２６】
本発明の第３の高速画素補正処理装置は、
画像信号ａを入力し、１画素〜ｎ画素のそれぞれの画素数に応じて検出した複数の白画像信号、複数の黒画像信号及び画像信号ｂを出力するパターン検出回路と；
１画素の画像データのみ画素補正された画像信号ｅを出力する最小画素確保回路と；
前記画像信号ｂと前記画像信号ｅを選択する第１の選択回路と；
２画素〜ｎ画素のそれぞれの画素に応じて白画素補正された画像信号と前記第１の選択回路が出力する画像信号ｇとを合成して、白画素データのみ画素補正された画像信号ｈを出力する白画素補正回路と；
前記第１の選択回路が出力する前記画像信号ｇと前記白画素補正回路が出力する前記画像信号ｈを選択する第２の選択回路と；
２画素〜ｎ画素のそれぞれの画素に応じて黒画素補正された画像信号と前記第２の選択回路が出力する画像信号ｊとを合成して、黒画素データのみ画素補正された画像信号ｋを出力する黒画素補正回路と；
前記第２の選択回路が出力する前記画像信号ｊと前記黒画素補正回路が出力する画像信号ｋを選択し、画像信号ｍとして出力する第３の選択回路と；
を備えたことを特徴としている。
【００２７】
本発明の第４の高速画素補正処理装置は、前記第３の高速画素補正処理装置において、
前記パターン検出回路は、
入力端子に入力した前記画像信号ａから、前記画像信号ｂ、１画素孤立の白画像信号ｃ１、１画素孤立の黒画像信号ｄ１、２画素孤立の白画像信号ｃ２、２画素孤立の黒画像信号ｄ２、３画素孤立の白画像信号ｃ３、３画素孤立の黒画像信号ｄ３・・・、ｎ画素孤立の白画像信号ｃｎ、ｎ画素孤立の黒画像信号ｄｎの画素ごとに孤立した画像信号を検出して出力することを特徴としている。
【００２８】
本発明の第５の高速画素補正処理装置は、前記第３または第５の高速画素補正処理装置において、
前記最小画素確保回路は、
前記１画素孤立の白画像信号ｃ１と前記１画素孤立の黒画像信号ｄ１に対して個別に画素補正処理を行い、これら２つの補正処理を行った画像信号と前記画像信号ｂとを合成することで、１画素のみ画素補正された前記画像信号ｅを出力することを特徴としている。
【００２９】
本発明の第６の高速画素補正処理装置は、前記第３〜第５のいずれかの高速画素補正処理装置において、
前記第１の選択回路は、
前記画像信号ｂと前記画像信号ｅのどちらかを第１の選択信号により選択して前記画像信号ｇを出力することを特徴としている。
【００３０】
本発明の第７の高速画素補正処理装置は、前記第３〜第６のいずれかの高速画素補正処理装置において、
前記白画素補正回路は、
前記パターン検出回路の出力画像信号である前記２画素孤立の白画像信号ｃ２、前記３画素孤立の白画像信号ｃ３・・・、前記ｎ画素孤立の白画像信号ｃｎに対して個別に画素補正処理を行い、これらの白画素補正された画像信号と前記第１の選択回路が出力する前記画像信号ｇを合成することで、白画像データに対して画素補正された前記画像信号ｈを出力することを特徴としている。
【００３１】
本発明の第８の高速画素補正処理装置は、前記第３〜第７のいずれかの高速画素補正処理装置において、
前記第２の選択回路は、
前記画像信号ｇと前記白画素補正回路が出力する前記画像信号ｈのどちらかを第２の選択信号により選択して前記画像信号ｊを出力することを特徴としている。
【００３２】
本発明の第９の高速画素補正処理装置は、前記第３〜第８のいずれかの高速画素補正処理装置において、
前記黒画素補正回路は、
前記パターン検出回路の出力画像信号である前記２画素孤立の黒画像信号ｄ２、前記３画素孤立の黒画像信号ｄ３・・・、前記ｎ画素孤立の黒画像信号ｄｎに対して個別に画素補正処理を行い、これらの黒画素補正された画像信号と前記第２の選択回路が出力する前記画像信号ｊを合成して、黒画像データに対して画素補正された前記画像信号ｋを出力することを特徴としている。
【００３３】
本発明の第１０の高速画素補正処理装置は、前記第３〜第９のいずれかの高速画素補正処理装置において、
前記第３の選択回路は、
前記画像信号ｊと前記黒画素補正回路が出力する前記画像信号ｋのどちらかを第３の選択信号により選択して、前記画像信号ｍとして出力端子へ出力することを特徴としている。
【００３４】
本発明の第１１の高速画素補正処理装置は、前記第４の高速画素補正処理装置において、
前記パターン検出回路は、
単一のシフトレジスタ、複数の論理積ゲート、複数の論理和ゲート、複数の画素生成カウンタを有し、これらの回路素子により検出信号ｐ１〜ｐｎ，ｑ１〜ｑｎを画素ごとに生成し、画素に対応した前記複数の画素生成カウンタに出力し処理することで、画素個別の前記１画素孤立の白画像信号ｃ１、前記１画素孤立の黒画像信号ｄ１、前記２画素孤立の白画像信号ｃ２、前記２画素孤立の黒画像信号ｄ２、前記３画素孤立の白画像信号ｃ３、前記３画素孤立の黒画像信号ｄ３・・・、前記ｎ画素孤立の白画像信号ｃｎ、前記ｎ画素孤立の黒画像信号ｄｎを生成することを特徴としている。
【００３５】
本発明の第１２の高速画素補正処理装置は、前記第５の高速画素補正処理装置において、
前記最小画素確保回路は、
第１のディレーライン及び第２のディレーライン、論理積ゲート、論理和ゲートを有し、
前記第１のディレーラインは、入力された前記１画素孤立の白画像信号ｃ１に、設定信号ｒ１により任意の範囲の遅延量で画素補正する量を設定し、画素補正された画像信号ｔ１を出力し、前記画像信号ｂと前記画像信号ｔ１を前記論理積ゲートで論理積をとることで、白１画素のデータにのみ画素補正された画像信号ｖを生成し、
前記第２のディレーラインは、入力された前記１画素孤立の黒画像信号ｄ１に、設定信号ｓ１により任意の範囲の遅延量で画素補正する量を設定し、画素補正された画像信号ｕ１を出力し、前記画像信号ｖと前記画像信号ｕ１を前記論理和ゲートで論理和をとることで、白１画素、黒１画素に対してのみ画素補正された画像信号ｅを生成することを特徴としている。
【００３６】
本発明の第１３の高速画素補正処理装置は、前記第７の高速画素補正処理装置において、
前記白画素補正回路は、
複数（２〜ｎ）のディレーラインと、論理積ゲートとを有し、
前記白孤立２画素、前記白孤立３画素、・・・前記白孤立ｎ画素の画像信号ｃ２，ｃ３，・・・，ｃｎが各々前記複数のディレーラインの各々に入力され、複数の各々の設定信号ｒ２，ｒ３，・・・，ｒｎにより画素補正する量を任意の範囲の遅延量で画素ごとに個別に設定することで、画素補正された画像信号ｔ２，ｔ３，・・・，ｔｎを出力し、これらの画像信号ｔ２，ｔ３，・・・，ｔｎと前記画像信号ｇを前記論理積ゲートにより論理積をとることで、白画像データの画素数に応じて画素補正した前記画像信号ｈを生成することを特徴としている。
【００３７】
本発明の第１４の高速画素補正処理装置は、前記第９の高速画素補正処理装置において、
前記黒画素補正回路は、
複数（２〜ｎ）のディレーラインと、論理和ゲートとを有し、
前記黒孤立２画素、前記黒孤立３画素、・・・前記黒孤立ｎ画素の画像信号ｄ２，ｄ３，・・・，ｄｎが各々前記複数のディレーラインの各々に入力され、複数の各々の設定信号ｓ２，ｓ３，・・・，ｓｎにより画素補正する量を任意の範囲の遅延量で画素ごとに個別に設定することで、画素補正された画像信号ｕ２，ｕ３，・・・，ｕｎを出力し、これらの画像信号ｕ２，ｕ３，・・・，ｕｎと前記画像信号ｊを前記論理和ゲートで論理和をとることで、黒画像データの画素数に応じて画素補正された前記画像信号ｋを生成することを特徴としている。
【００３８】
本発明の第１５の高速画素補正処理装置は、前記第１〜１４のいずれかの高速画素補正処理装置において、
高速画素補正処理装置を画像記録システムに適用したことを特徴としている。
【００３９】
本発明の第１６の高速画素補正処理装置は、前記第１〜１４のいずれかの高速画素補正処理装置において、
高速画素補正の処理方法を、画像記録に適用した画素補正処理方法を特徴としている。
【００４０】
本発明の第１７の高速画素補正処理装置は、前記第２〜１４のいずれかの高速画素補正処理装置において、
高速画素補正処理装置が有する各々の回路を、ゲートアレイ化したことを特徴としている。
【００４１】
本発明の第１８の高速画素補正処理装置は、前記第２または第３の高速画素補正処理装置において、
前記最小画素確保回路及び前記第１の選択回路を除去し、前記１画素孤立の白画像信号を前記白画素補正回路に直接入力し、前記１画素孤立の黒画像信号を前記黒画素補正回路に直接入力したことを特徴としている。
【００４２】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００４３】
図１は本発明の高速画素補正処理装置の一つの実施の形態を示すブロック図である。
【００４４】
図１に示す本実施の形態は、画像信号ａを入力し、画素数に応じて検出した複数の画像信号及び画像信号ｂを出力するパターン検出回路１と、１画素の画像データのみ画素補正された画像信号ｅを出力する最小画素確保回路２と、画像信号ｂと画像信号ｅを選択する選択回路３と、２画素以上のそれぞれの画素に応じて白画素補正された画像信号と選択回路３が出力する画像信号ｇとを合成して白画素データのみ画素補正された画像信号ｈを出力する白画素補正回路４と、選択回路３が出力する画像信号ｇと白画素補正回路４が出力する画像信号ｈを選択する選択回路５と、２画素以上のそれぞれの画素に応じて黒画素補正された画像信号と選択回路５が出力する画像信号ｊとを合成して黒画素データのみ画素補正された画像信号ｋを出力する黒画素補正回路６と、選択回路５が出力する画像信号ｊと黒画素補正回路６が出力する画像信号ｋを選択し、画像信号ｍとして出力する選択回路７とから構成されている。
【００４５】
次に図１を参照して本実施の形態の動作をより詳細に説明する。
【００４６】
パターン検出回路１は、入力端子▲１▼に入力した画像信号ａから、画像信号ｂ、１画素孤立の白画像信号ｃ１、１画素孤立の黒画像信号ｄ１、２画素孤立の白画像信号ｃ２、２画素孤立の黒画像信号ｄ２、３画素孤立の白画像信号ｃ３、３画素孤立の黒画像信号ｄ３、・・・ｎ（ｎは任意の整数）画素孤立の白画像信号ｃｎ、ｎ画素孤立の黒画像信号ｄｎの画素ごとに孤立した画像信号を検出して出力する。
【００４７】
最小画素確保回路２は、１画素孤立の白画像信号ｃ１と１画素孤立の黒画像信号ｄ１に対して個別に画素補正処理を行い、これら２つの補正処理を行った画像信号と画像信号ｂとを合成することで、１画素のみ画素補正された画像信号ｅを出力する。
【００４８】
選択回路３は、画像信号ｂと画像信号ｅのどちらかを選択信号８により選択して画像信号ｇを出力する。選択回路３によりユーザーの選択肢が増え、バリエーションが多くなる。
【００４９】
白画素補正回路４は、パターン検出回路１の出力画像信号である２画素孤立の白画像信号ｃ２、３画素孤立の白画像信号ｃ３、・・・ｎ画素孤立の白画像信号ｃｎに対して個別に画素補正処理を行い、これらの白画素補正された画像信号と選択回路３が出力する画像信号ｇを合成することで、白画像データに対して画素補正された画像信号ｈを出力する。
【００５０】
選択回路５は、画像信号ｇと白画素補正回路４が出力する画像信号ｈのどちらかを選択信号９により選択して画像信号ｊを出力する。
【００５１】
黒画素補正回路６は、パターン検出回路１の出力画像信号である２画素孤立の黒画像信号ｄ２、３画素孤立の黒画像信号ｄ３、・・・ｎ画素孤立の黒画像信号ｄｎに対して個別に画素補正処理を行い、これらの黒画素補正された画像信号と選択回路５が出力する画像信号ｊを合成して、黒画像データに対して画素補正された画像信号ｋを出力する。
【００５２】
選択回路７は、画像信号ｊと黒画素補正回路６が出力する画像信号ｋのどちらかを選択信号１０により選択して、画像信号ｍとして出力端子▲２▼へ出力する。
【００５３】
図２は図１の高速画素補正処理装置の動作を示すタイムチャートである。
【００５４】
図２において各符号のタイムチャートは図１の各画像信号に対応している。
【００５５】
図２を参照すると、パターン検出回路１に入力された画像信号ａと、パターン検出回路１から出力される１画素孤立の白画像信号ｃ１、１画素孤立の黒画像信号ｄ１、２画素孤立の白画像信号ｃ２、２画素孤立の黒画像信号ｄ２、３画素孤立の白画像信号ｃ３、３画素孤立の黒画像信号ｄ３、・・・、ｎ画素孤立の白画像信号ｃｎ、ｎ画素孤立の黒画像信号ｄｎの画素ごとに孤立した画像信号が示されている。
【００５６】
白画像信号ｃ１，ｃ２，ｃ３，ｃｎはＨ（Ｈｉｇｈ）レベル→Ｌ（Ｌｏｗ）レベル→Ｈ（Ｈｉｇｈ）レベルのパルス信号、黒画像信号ｄ１，ｄ２，ｄ３，ｄｎはＬ（Ｌｏｗ）レベル→Ｈ（Ｈｉｇｈ）レベル→Ｌ（Ｌｏｗ）レベルのパルス信号である。
【００５７】
画像信号ｅは図１の最小画素確保回路２により１画素孤立の白画像信号ｃ１と１画素孤立の黒画像信号ｄ１に対して個別に画素補正が行われ、画像信号ｂと合成した画像信号として出力されており、図２に示すように、１画素孤立の白画像信号ｃ１に対してΔｃ１の白画素補正が、１画素孤立の黒画像信号ｄ１に対して、Δｐ１の黒画素補正が行われている。
【００５８】
画像信号ｇは選択回路３により選択された画像信号ｅと同一である。
【００５９】
画像信号ｈは白画像補正回路４により白画像信号ｃ２、ｃ３、・・・、ｃｎに対して個別に画素補正して画像信号ｇと合成した画像信号であり、図２に示すように、２画素孤立の白画像信号ｃ２、３画素孤立の白画像信号ｃ３、ｎ画素孤立の白画像信号ｃｎに対して、Δｃ２、Δｃ３、Δｃｎの白画素補正が行われている。
【００６０】
画像信号ｊは選択回路５により選択された画像信号ｈと同一である。
【００６１】
画像信号ｋは黒画素補正回路６により画像信号ｄ２、ｄ３、・・・ｄｎに対して個別に画素補正して画像信号ｊと合成した画像信号であり、図２に示すように、２画素孤立の黒画像信号ｄ２、３画素孤立の黒画像信号ｄ３、ｎ画素孤立の黒画像信号ｄｎに対して、Δｐ２、Δｐ３、Δｐｎの黒画素補正が行われている。
【００６２】
画像信号ｍは、選択回路７により選択された画像信号ｋが出力端子▲２▼に出力される。
【００６３】
次に、パターン検出回路１について図３、図４で、最小画素確保回路２について図５、図６で、白画素補正回路４について図７、図８で、黒画素補正回路６について図９、図１０で、それぞれ動作の詳細について説明する。
【００６４】
図３は図１のパターン検出回路の構成を示す詳細ブロック図である。
【００６５】
パターン検出回路１の動作を図３により説明する。
【００６６】
シフトレジスタ回路１１は、図１に示す入力端子▲１▼より入力した画像信号ａを内部生成の画像信号クロック２８によりシフトすることで、シフトされた画像信号ｂ，ｎ１，ｎ２，ｎ３，・・・，ｎｎ，ｎ＋１，ｎｎ＋２を出力する。
【００６７】
ここで、画像信号ｂをシフトレジスタ回路１１の出力とする理由は、画素個別の画像信号ｃ１〜ｃｎやｄ１〜ｄｎに対してタイミングの同期合わせを行うためである。
【００６８】
また、画像信号ｎ２，ｎ３，・・・，ｎｎ，ｎｎ＋１をインバータ素子によりインバーとすることで、画像信号ｏ２，ｏ３，・・・ｏｎ，ｏｎ＋１が得られる。
【００６９】
これらの画像信号ｎ１，ｎ２，ｎ３・・・，ｎｎ，ｎｎ＋１，ｎｎ＋２，ｏ２，ｏ３，・・・ｏｎ，ｏｎ＋１は、論理ゲートとしてＮＡＮＤゲート１２，１４，１６，１８を使用することで画素ごとに応じた検出信号ｐ１，ｐ２，ｐ３，・・・，ｐｎが生成される。
【００７０】
また、ＯＲゲート１３，１５，１７，１９を使用することで画素ごとに応じた検出信号ｑ１，ｑ２，ｑ３，・・・，ｑｎが生成される。
【００７１】
検出信号ｐ１，ｐ２，ｐ３，・・・，ｐｎの各々の出力は、白孤立１画素生成カウンタ２０、白孤立２画素生成カウンタ２２、白孤立３画素生成カウンタ２４、白孤立ｎ画素生成カウンタ２６に出力され、これら出力信号は１画素孤立の白画像信号ｃ１、２画素孤立の白画像信号ｃ２、３画素孤立の白画像信号ｃ３、ｎ画素孤立の白画像信号ｃｎとして生成される。
【００７２】
同様に、検出信号ｑ１，ｑ２，ｑ３，・・・，ｑｎの各々の出力は、黒孤立１画素生成カウンタ２１、黒孤立２画素生成カウンタ２３、黒孤立３画素生成カウンタ２５、黒孤立ｎ画素生成カウンタ２７に出力され、これら出力信号は１画素孤立の黒画像信号ｄ１、２画素孤立の黒画像信号ｄ２、３画素孤立の黒画像信号ｄ３、ｎ画素孤立の黒画像信号ｄｎとして生成される。
【００７３】
つまり、検出信号ｐ１〜ｐｎ，ｑ１〜ｑｎを画素ごとに応じた画素生成カウンタ２０〜２７に出力し処理することで、画素個別の画素信号ｃ１，ｃ２，ｃ３，・・・，ｃｎ，ｄ１，ｄ２，ｄ３，・・・，ｄｎが生成されることになる。
【００７４】
図４はパターン検出回路の動作を示すタイムチャートである。
【００７５】
なお、図４における各符号のタイムチャートは図３の各画像信号に対応している。
【００７６】
パターン検出回路１は任意の画素ごとの画像信号を検出して出力するが、ここでは例として白孤立３画素の画像信号、黒孤立２画素の画像信号を検出して生成する場合を図３および図４を参照して説明する。
【００７７】
画像信号ｂは画像信号ａをシフトレジスタ回路１１に入力して処理した最終段の出力であり、画像信号ｎ１，ｎ２，ｎ３，ｎ４，ｎ５は、画像信号ａをシフトレジスタ回路１１によりシフトして出力した信号である。画像信号ｏ２，ｏ３，ｏ４は、画像信号ｎ２，ｎ３，ｎ４をインバートした信号であり、図４に示すように逆極性となる。
【００７８】
検出信号ｐ３は画像信号ｎ１，ｎ５，ｏ２，ｏ３，ｏ４をＮＡＮＤゲート１６で処理し、画像信号ｂ中の白孤立３画素の画像データを検出する信号である。検出信号ｐ３を白孤立３画素生成カウンタ２４にクリア入力した後、画像信号クロック２８をカウンタクロックとして入力することで図４の白孤立３画素生成カウンタ出力が得られる。
【００７９】
ここで、論理ゲートを使用してカウンタ出力が０，１，２，３をカウントした後にカウンタの機能を停止させることで、３カウント分つまり３画素分の信号が得られ、この信号をインバートすることで白孤立３画素の画像信号ｃ３を生成している。
【００８０】
一方、検出信号ｑ２は画像信号ｎ１，ｎ４，ｏ２，ｏ３をＯＲゲート１５で処理した信号で、画像信号ｂ中の黒孤立２画素の画像データを検出する信号である。検出信号ｑ２を黒孤立２画素生成カウンタ２３にクリア入力した後、画像信号クロック２８をカウンタクロックとして入力することで図４の黒孤立２画素生成カウンタ出力が得られる。
【００８１】
ここで、論理ゲートを使用してカウンタ出力が０，１，２カウントした後にカウンタの機能を停止させることで、２カウント分つまり２画素分の信号が得られ、黒孤立２画素の画像信号ｄ２を生成している。
【００８２】
なお、記載した例以外においても回路の組み合わせ次第で任意の画素についての画像データを検出して生成することが可能である。
【００８３】
図５は図１の最小画素確保回路の構成を示す詳細ブロック図である。
【００８４】
最小画素確保回路の動作を図５により説明する。
【００８５】
画像信号ｂは、図１においてパターン検出回路１より出力された画像信号である。Ｃ１ディレーライン３１では１画素孤立の白画像信号ｃ１が入力され、設定信号ｒ１により任意の範囲の遅延量で画素補正する量を設定し、画素補正された画像信号ｔ１が出力される。ここで、画像信号ｂと画像信号ｔ１をＡＮＤゲート３３で論理積をとることで、白１画素のデータにのみ画素補正された画像信号ｖが生成される。
【００８６】
一方、Ｄ１ディレーライン３２では１画素孤立の黒画像信号ｄ１が入力され、設定信号ｓ１により任意の範囲の遅延量で画素補正する量を設定し、画素補正された画像信号ｕ１が出力される。ここで、画像信号ｖと画像信号ｕ１をＯＲゲート３４で論理和をとることで、白１画素、黒１画素に対してのみ画素補正された画像信号ｅが生成される。
【００８７】
図６は最小画素確保回路の動作を示すタイムチャートである。
【００８８】
なお、図６における各符号のタイムチャートは、図５の各画像信号に対応している。
【００８９】
図６の画像信号ｃ１は１画素孤立の白画像信号であり、画像信号ｔ１はＣ１ディレーライン３１により、画像信号ｃ１に対して設定信号ｒ１でΔｔ１の遅延量を設定して画素補正を行った画像信号である。ここではΔｔ１（ｔ１：任意の整数）の画素補正処理を行うことで、図６に示すようにΔｃ１の白画素補正がされ、画像信号ｔ１のパルス幅がΔｃ１だけ増大している。
【００９０】
画像信号ｖは画像信号ｂと画像信号ｔ１をＡＮＤゲート３３で論理積をとった画像信号で、白１画素の画像データに対してのみΔｔ１＝Δｃ１の画素補正が行われている。
【００９１】
一方、画像信号ｄ１は１画素孤立の黒画像信号であり、画像信号ｕ１はＤ１ディレーライン３２により、画像信号ｄ１に対して設定信号ｓ１でΔｕ１の遅延量を設定して画素補正を行った画像信号である。ここではΔｕ１（ｕ１：任意の整数）の画素補正処理を行うことでΔｐ１の黒画素補正がされ、画像信号ｕ１のパルス幅がΔｐ１だけ増大している。
【００９２】
画像信号ｅは画像信号ｖと画像信号ｕ１をＯＲゲート３４で論理和をとった画像信号で、白１画素のデータにΔｔ１＝Δｃ１、黒１画素のデータにΔｕ１＝Δｐ１の画素補正処理が行われた画像信号であり、図１の選択回路３へ出力される。
【００９３】
図７は図１の白画素補正回路の構成を示す詳細ブロック図である。
【００９４】
白画素補正回路の動作を図７により説明する。
【００９５】
画像信号ｇは図１の選択回路３から出力された画像信号である。画像信号ｃ２，ｃ３・・・，ｃｎはそれぞれ白孤立２画素、白孤立３画素・・・、白孤立ｎ画素の画像信号で図１のパターン検出回路１より出力される。
【００９６】
画像信号ｃ２，ｃ３・・・，ｃｎが、Ｃ２ディレーライン４１，Ｃ３ディレーライン４２・・・，ＣＮディレーライン４３にそれぞれ入力され、設定信号ｒ２，ｒ３・・・，ｒｎにより画素補正する量を任意の範囲の遅延量で画素ごとに個別に設定することで、画素補正された画像信号ｔ２，ｔ３・・・，ｔｎが出力される。これらの画像信号ｔ２，ｔ３・・・，ｔｎと画像信号ｇをＡＮＤゲート４４により論理積をとることで、白画像データの画素数に応じて画素補正された画像信号ｈが生成される。
【００９７】
図８は白画素補正回路の動作を示すタイムチャートである。
【００９８】
なお、図８における各符号のタイムチャートは、図７の各画像信号に対応している。
【００９９】
図８の画像信号ｃ２，ｃ３・・・，ｃｎは、Ｃ２ディレーライン４１，Ｃ３ディレーライン４２・・・，ＣＮディレーライン４３にて設定信号ｒ２，ｒ３・・・，ｒｎにより画素補正する量を任意の範囲の遅延量Δｔ２，Δｔ３・・・，Δｔｎ（Δｔ３，Δｔ３・・・，Δｔｎ：任意の整数）で画素ごとに個別に設定することで、それぞれの画素補正が行われ画像信号ｔ２，ｔ３，・・・，ｔｎとして出力される。
【０１００】
図８に示すように、画像信号ｔ２はΔｃ２の白画素補正が行われ、画像信号ｔ３はΔｃ３の白画素補正が行われ、画像信号ｔｎはΔｃｎの白画素補正が行われる。
【０１０１】
画像信号ｈは画像信号ｇと画像信号ｔ２，ｔ３，・・・，ｔｎをＡＮＤゲート４４により論理積をとった信号で、画像信号の白画像データについて画素数に応じた画素補正処理がされて、図１の選択回路５へ出力される。
【０１０２】
図９は図１の黒画素補正回路の構成を示す詳細ブロック図である。
【０１０３】
黒画素補正回路の動作を図９により説明する。
【０１０４】
画像信号ｊは図１の選択回路５から出力された画像信号である。画像信号ｄ２，ｄ３・・・，ｄｎはそれぞれ黒孤立２画素、黒孤立３画素・・・、黒孤立ｎ画素の画像信号で図１のパターン検出回路１より出力される。
【０１０５】
画像信号ｄ２，ｄ３・・・，ｄｎが、Ｄ２ディレーライン６１，Ｄ３ディレーライン６２・・・，ＤＮディレーライン６３にそれぞれ入力され、設定信号ｓ２，ｓ３・・・，ｓｎにより画素補正する量を任意の範囲の遅延量で画素ごとに個別に設定し、画素補正された画像信号ｕ２，ｕ３・・・，ｕｎが出力される。
【０１０６】
これらの画像信号ｕ２，ｕ３・・・，ｕｎと画像信号ｊをＯＲ回路６４で論理和をとることで、黒画像データの画素数に応じて画素補正された画像信号ｋが生成される。
【０１０７】
図１０は黒画素補正回路の動作を示すタイムチャートである。
【０１０８】
なお、図１０における各符号のタイムチャートは、図９の各画像信号に対応している。
【０１０９】
図１０の画像信号ｄ２，ｄ３・・・，ｄｎは、はＤ２ディレーライン６１、Ｄ３ディレーライン６２・・・，ＤＮディレーライン６３にて設定信号ｓ２，ｓ３・・・，ｓｎにより、画素補正する量が任意の範囲の遅延量Δｕ２，Δｕ３，・・・，Δｕｎ（Δｕ２，Δｕ３，・・・，Δｕｎ：任意の整数）で画素ごとに個別に設定することで、それぞれの画素補正が行われた画像信号ｕ２，ｕ３，・・・，ｕｎとして出力される。
【０１１０】
図１０に示すように、画像信号ｕ２はΔｐ２の黒画素補正が行われ、画像信号ｕ３はΔｐ３の黒画素補正が行われ、画像信号ｕｎはΔｐｎの黒画素補正が行われる。
【０１１１】
画像信号ｋは画像信号ｊと画像信号ｕ２，ｕ３，・・・，ｕｎをＯＲゲート６４で論理和がとられた信号で、画像信号の黒画像データについて画素数に応じた画素補正処理がされて、図１の選択回路７へ出力される。
【０１１２】
なお、図７の白画素補正回路では、白画像データの画素数に応じて画素補正された画像信号ｈはＡＮＤゲート４４により論理積がとられ、一方図９の黒画素補正回路では、黒画像データの画素数に応じて画素補正された画像信号ｋがＯＲゲート６４により論理和がとられている。これは設計上、論理の取り方を変えているものなので、例えば白画素補正回路、黒画素補正回路ともにＡＮＤゲートにより構成することも、あるいはＯＲゲートにより構成することも、また本例と逆のゲート構成にすることも可能である。
【０１１３】
図１１は本発明の高速画素補正処理装置の第２の実施の形態を示すブロック図である。
【０１１４】
図１１の構成は図１の構成から、最小画素確保回路２および選択回路３を除去し、最小画素確保回路２に入力される１画素孤立の白画像信号ｃ１及び選択回路３が出力する画像信号ｇ（画像信号ｂ）を直接白画素補正回路４に入力し、かつ最小画素確保回路２に入力される１画素孤立の黒画像信号ｄ１を直接黒画素補正回路６に入力することで、同一の機能・性能を得るようにしたものである。
【０１１５】
図１１の高速画素補正処理装置は、画像信号ａを入力し、画素数に応じて検出した複数の画像信号及び画像信号ｂを出力するパターン検出回路１と、１画素以上のそれぞれの画素に応じて白画素補正された画像信号と画像信号ｂとを合成して白画素データのみ画素補正された画像信号ｈを出力する白画素補正回路４と、画像信号ｂと白画素補正回路４が出力する画像信号ｈを選択する選択回路５と、１画素以上のそれぞれの画素に応じて黒画素補正された画像信号と選択回路５が出力する画像信号ｊとを合成して黒画素データのみ画素補正された画像信号ｋを出力する黒画素補正回路６と、選択回路５が出力する画像信号ｊと黒画素補正回路６が出力する画像信号ｋを選択し、画像信号ｍとして出力する選択回路７とから構成されている。
【０１１６】
なお、図１１の詳細な動作は、図１と上述の構成の差異を除き同一なので、ここでは説明を省略する。
【０１１７】
本発明による画素補正の原理は、画素信号を遅延させることにより、画像信号の波形整形によるパルス幅のリカバリーあるいはパルス幅を増加させることである。この遅延は１画素単位で任意の整数、つまり１画素、２画素、３画素・・・ｎ画素に対して画素補正を行うことになる。
【０１１８】
上述の通り、一般に画像を記録する記録装置では、記録処理スピードが上がるとＬＥＤスイッチング特性やフィルム特性の影響が顕著に現れてくるため、特に小さいドット程画像の再現性が悪くなり、現状の画素補正処理では補正しきれない。
【０１１９】
そこで２画素、３画素、・・・、ｎ画素（ｎ：任意の整数）の画素数個別に応じた補正処理を行い、画素単位にきめ細かい画素補正処理を行うことにより、記録装置で記録密度が高密度化されてフィルム特性やＬＥＤスイッチング特性の影響が大きくなってもそれを十分に補正した画素幅が得られることになる。
【０１２０】
本発明による高速画素補正処理装置を画像記録システムに適用することで、高速で高品質の画像記録が行える。
【０１２１】
また、本発明による高速画素補正処理装置の各回路は主に論理回路により構成されているので、これら回路をゲートアレイ化することにより小型・軽量化を図ることができる。
【０１２２】
さらにまた、本発明による高速画素補正処理の方法を画像記録に適用することができる。
【０１２３】
【発明の効果】
以上説明したように、本発明の高速画素補正処理装置は、画像信号の高速画素補正を行うため、１画素、２画素、３画素・・・、ｎ画素といった画素数に応じて、任意の範囲で個別に遅延量を設定することで画素補正処理を行うのできめ細かい画素補正処理ができ、かつ記録装置で記録密度が高密度化されフィルム特性やＬＥＤスイッチング特性の影響が大きくなってもこれら特性の影響を十分に補正し、理論的な画素幅が得られるという効果を有している。
【図面の簡単な説明】
【図１】本発明の高速画素補正処理装置の一つの実施の形態を示すブロック図である。
【図２】図１の高速画素補正処理装置の動作を示すタイムチャートである。
【図３】図１のパターン検出回路の構成を示す詳細ブロック図である。
【図４】パターン検出回路の動作を示すタイムチャートである。
【図５】図１の最小画素確保回路の構成を示す詳細ブロック図である。
【図６】最小画素確保回路の動作を示すタイムチャートである。
【図７】図１の白画素補正回路の構成を示す詳細ブロック図である。
【図８】白画素補正回路の動作を示すタイムチャートである。
【図９】図１の黒画素補正回路の構成を示す詳細ブロック図である。
【図１０】黒画素補正回路の動作を示すタイムチャートである。
【図１１】本発明の高速画素補正処理装置の第２の実施の形態を示すブロック図である。
【図１２】従来の高速画素補正処理装置を使用した画像記録装置を示すブロック図である。
【図１３】従来の画像信号についてフィルム特性、ＬＥＤスイッチング特性の影響を示す波形図である。
【符号の説明】
１　　パターン検出回路
２　　最小画素確保回路
３　　選択回路
４　　白画素補正回路
５　　選択回路
６　　黒画素補正回路
７　　選択回路
８，９，１０　　選択信号
１１　　シフトレジスタ回路
１２　　ＮＡＮＤゲート
１３　　ＯＲゲート
１４　　ＮＡＮＤゲート
１５　　ＯＲゲート
１６　　ＮＡＮＤゲート
１７　　ＯＲゲート
１８　　ＮＡＮＤゲート
１９　　ＯＲゲート
２０　　白孤立１画素生成カウンタ
２１　　黒孤立１画素生成カウンタ
２２　　白孤立２画素生成カウンタ
２３　　黒孤立２画素生成カウンタ
２４　　白孤立３画素生成カウンタ
２５　　黒孤立３画素生成カウンタ
２６　　白孤立ｎ画素生成カウンタ
２７　　黒孤立ｎ画素生成カウンタ
２８　　画像信号クロック
３１　　Ｃ１ディレーライン
３２　　Ｄ１ディレーライン
３３　　ＡＮＤゲート
３４　　ＯＲゲート
４１　　Ｃ２ディレーライン
４２　　Ｃ３ディレーライン
４３　　ＣＮディレーライン
４４　　ＡＮＤゲート
６１　　Ｄ２ディレーライン
６２　　Ｄ３ディレーライン
６３　　ＤＮディレーライン
６４　　ＯＲゲート
１０１　　通信制御部
１０２　　画像メモリ制御部
１０３　　画像メモリ
１０４　　欄外文字生成部
１０５　　画像選択部
１０６　　速度変換制御部
１０７　　パラレル／シリアル変換部
１０８　　画素補正処理部
１０９　　ＣＰＵ制御部
【図１】
2004040270.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2004040270.tif 000013
【図１２】
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【図１３】
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