(57)【要約】【課題】隣接セルの隣接ワード線により影響を受けたリフレッシュ特性劣化を防止し、かつパッケージ後およびリフロー後の不良率を低減できる。【解決手段】活性領域１は各ワード線４，２，３，５に挟まれた領域で拡散層を有し、ワード線２，３に挟まれた拡散層６はコンタクトを介してビット線に接続され、ワード線２，４に挟まれた拡散層７とワード線３，５に挟まれた拡散層８とはコンタクトを介して各容量部に接続される。ワード線２をゲート電極として拡散層６，７をソース・ドレインとし、ワード線３をゲート電極として拡散層６，８をソース・ドレインとした二つのセルトランジスタとから構成されるセル構造で、ワード線４，５と隣接するワード線２，３が形成するｎ型拡散層７，８でワード線２，３寄り側よりワード線４，５寄り側で高いｎ型キャリヤ濃度を有するか、または、ｐ型基板濃度をワード線４，５寄り側で低濃度にする。【選択図】　　　図１
2004063527.tif 000002
【特許請求の範囲】
【請求項１】
セルトランジスタ構成を有する半導体記憶装置であって、隣接セルのワード線と自己セルのワード線とが隣接して形成するｎ型拡散層で、前記自己セルのワード線寄り側より前記隣接セルのワード線寄り側でより高いｎ型キャリヤ濃度を有することを特徴とする半導体記憶装置。
【請求項２】
セルトランジスタ構成を有する半導体記憶装置であって、隣接セルのワード線と自己セルのワード線とが隣接して形成するｎ型拡散層で、リンおよび砒素の中から選択された一つにより得られるｎ型不純物濃度が前記自己セルのワード線寄り側より前記隣接セルのワード線寄り側でより高いことを特徴とする半導体記憶装置。
【請求項３】
セルトランジスタ構成を有する半導体記憶装置であって、隣接セルのワード線と自己セルのワード線とが隣接して形成するｎ型拡散層で、ホウ素により得られるｎ型不純物濃度が、前記自己セルのワード線寄り側より前記隣接セルのワード線寄り側でより低いことを特徴とする半導体記憶装置。
【請求項４】
セルトランジスタ構成を有する半導体記憶装置であって、ホウ素濃度の高いＳＴＩ（浅溝素子分離）溝の側壁チャネルを有することを特徴とする半導体記憶装置。
【請求項５】
セルトランジスタ構成を有する半導体記憶装置の製造方法であって、ゲート酸化工程の前に、隣接セルのワード線と自己セルのワード線とが隣接して形成するｎ型拡散層で、マスクを用いて前記隣接セルの隣接ワード線寄り側の活性領域にリンおよび砒素の中から選択された一つをイオン打込みする工程を有することを特徴とする半導体記憶装置の製造方法。
【請求項６】
セルトランジスタ構成を有する半導体記憶装置の製造方法であって、ＳｉＮ（窒化ケイ素）マスクによりＳＴＩ（浅溝素子分離）による浅溝形成工程の直後に、ＳＴＩ領域以外の活性領域の長手方向に平行な方向から斜めに、リンおよび砒素の中から選択された一つをＳＴＩ側壁に向かってイオン打込みし、ＳＴＩ浅溝底部にイオン打込みされたイオン打込み領域を除去する工程を有することを特徴とする半導体記憶装置の製造方法。
【請求項７】
セルトランジスタ構成を有する半導体記憶装置の製造方法であって、ＳｉＮ（窒化ケイ素）マスクによりＳＴＩ（浅溝素子分離）による浅溝形成工程の直後に、ＳＴＩ領域以外の活性領域の長手方向に平行な方向から斜めに、所定の回転を加えてリンおよび砒素の中から選択された一つをＳＴＩ側壁に向かってイオン打込みする工程を有することを特徴とする半導体記憶装置の製造方法。
【請求項８】
セルトランジスタ構成を有する半導体記憶装置の製造方法であって、ゲート酸化工程の前に、隣接セルのワード線と自己セルのワード線とが隣接して形成するｎ型拡散層で、マスクを用いて前記隣接セルの隣接ワード線以外の活性領域にホウ素をイオン打込みする工程を有することを特徴とする半導体記憶装置の製造方法。
【請求項９】
セルトランジスタ構成を有する半導体記憶装置の製造方法であって、ＳｉＮ（窒化ケイ素）マスクによりＳＴＩ（浅溝素子分離）による浅溝形成工程の直後に、ＳＴＩ領域以外の活性領域の長手方向に垂直な方向から斜めにホウ素をＳＴＩ側壁に向かってイオン打込みする工程を有することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、二つのワード線に挟まれる拡散層はコンタクトを介してビット線に接続されまたその両側の拡散層のそれぞれはコンタクトを介してそれぞれの容量部に接続される二つのセルトランジスタによりセル部が構成される半導体記憶装置およびその製造方法に関する。特に、高密度のダイナミックランダムアクセスメモリ（ＤＲＡＭ）において、隣接ワード線の影響を受けたリフレッシュ特性の劣化を防止することにより、リフレッシュ特性を向上できるうえ、パッケージ完成後および実装半田リフロー後の不良率を低減することができる半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置の高速化に伴ない、例えば０．１５μｍプロセスによる２５６メガビットの製品には、ビット線間隔を詰めるＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ：浅溝素子分離）技術が用いられ、更に他の技術を併用して、近い将来には１６ギガビットの製品が実現されると予測されている。
【０００３】
まず、図１を参照して半導体記憶装置の一つであるＤＲＡＭのセル部について説明する。図１に、ＤＲＡＭのセル部の平面図を示す。
【０００４】
図では、活性領域１とワード線２〜５とが示されている。ワード線２〜５はワード線４，２，３，５の順で平行に設けられる。活性領域１はワード線４，２，３，５それぞれに挟まれた領域で順次、拡散層７，６，８を有する。
【０００５】
ワード線２，３に挟まれた拡散層６は、コンタクトを介してビット線に接続されている。また、ワード線２，４に挟まれた拡散層７とワード線３，５に挟まれた拡散層８とはそれぞれのコンタクトを介してそれぞれの容量部に接続されている。ここで、セル部は、ワード線２をゲート電極とし、拡散層６，７それぞれをソース・ドレインとしたセルトランジスタとワード線３をゲート電極とし、拡散層６，８をソース・ドレインとしたセルトランジスタとから構成される。なお、拡散層６は、上記２つのトランジスタのソース・ドレインとして共用され、ビット線に接続されている。
【０００６】
まず、図１に図１６を併せ参照して、従来の活性領域１の表面におけるキャリヤ濃度分布について説明する。図示されるように、従来のキャリヤ濃度分布は、ｎ型拡散層６〜８の領域６ａ〜８ａそれぞれにおけるｎ型キャリヤ濃度が自分のワード線側と隣接ワード線側で等しい。
【０００７】
このような濃度分布は、従来の半導体記憶装置の製造方法をもって、例えば、図１７から図１８に示される構造を形成することにより得られる。
【０００８】
まず、図１７を参照する。シリコン基板に浅溝を形成する浅溝素子分離層（以後、ＳＴＩ層と略称する）９を形成後、浅溝底部の打込みスルー膜１０を通してホウ素イオン打込みを実施し、ｐ型ウエル層１１を形成する。その後、閾値電圧（Ｖｔｈ）制御用のホウ素イオン打込み（ＢＦ２，４５ｋｅＶ，１×１０１３／ｃｍ２）により、ｎ型拡散層となるホウ素打込み層２７を形成する。この打込みは活性領域全面に実施され、図１７の状態となる。
【０００９】
次に図１８を参照する。打込みスルー膜１０を含むＳＴＩ層９の表面にゲート酸化膜１５を形成したのち、Ｗ／ＷＮ（タングステン／窒化タングステン）膜１６および多結晶シリコン膜１７から成るゲート電極を形成する。ゲート電極は、Ｗ／ＷＮ膜１６上のＳｉＮ膜１８をパターニングしたのち、ＳｉＮ膜１８をマスクとしてＷ／ＷＮ膜１６および多結晶シリコン膜１７をパターニングして形成する。ゲート電極の形成後に、水蒸気を含んだ水素雰囲気中で熱酸化を行ない、多結晶シリコン膜１７の側壁およびｎ型拡散層であるホウ素打込み層２７形成部分の基板表面を酸化する。
【００１０】
次いで、露出する打込みスルー膜１０を通してリン打込み（１０ｋｅＶ，２×１０１３／ｃｍ２）を実施し、セルトランジスタのソース・ドレインとなる低濃度ｎ型層１９０を形成する。図１８はこの状態であり、図１６に示されるキャリア濃度分布が実現する。
【００１１】
【発明が解決しようとする課題】
上述した従来の半導体記憶装置およびその製造方法では、次のような問題点がある。
【００１２】
第１の問題は、従来の活性領域表面のキャリヤ濃度分布では、隣接ワード線の影響を受けたリフレッシュ特性劣化が生じる点である。すなわち、例えば、０．１５μｍプロセスによる２５６メガビット製品では、隣接ワード線電位の影響を受けたリフロー劣化が問題となっている。リフロー劣化ビットの特徴は、隣接ワード線近傍のＳｉ表面が空乏化するときにリフレッシュ特性が劣化し、隣接ワード線近傍のＳｉ表面が反転すると特性が回復することである。現状では、隣接ワード線近傍のＳｉ表面が空乏化したり、反転したりするのに制限を設けていないため、最悪の場合、隣接ワード線近傍のＳｉ表面が空乏化して特性が劣化してしまう。
【００１３】
その理由は、製造過程でのリソグラフィーでの合わせずれにより、例えば図１９に示すように隣接ワード線５が活性領域に重なる場合、図１６に示されるｎ型拡散層８領域８ａにおいて自分のワード線３領域３ａの端部における強い電界部分に加えて隣接ワード線５領域の端部における強い電界部分も加わり、活性領域表面のキャリヤ濃度分布で強電界部分が２箇所発生するからである。その結果、接合電界の影響を受けた特性劣化が２倍になり、リフレッシュ特性の実力が低下することになる。
【００１４】
また、第２の問題は、パッケージ後またはリフロー後の不良率が増加する点である。
【００１５】
その理由は、図２０に示されるように、隣接ワード線の位置によって電界の極大値を持つからである。この隣接ワード線の位置は、浅溝素子分離（ＳＴＩ）層形成工程での寸法変動や、ワード線形成工程でのリソグラフィー工程での合わせずれによって決定する。また、図１９に示されるように、隣接ワード線５の側はＳＴＩ層９の境界である側壁に近いため、ＳＴＩ層９の側壁からの圧縮応力の影響を受ける。多結晶シリコン膜１７のＳｉ結晶は、圧縮応力によりバンドギャップが狭くなり、少数キャリヤの発生に対して、電界が大きくなったように作用する。リフレッシュ特性は、接合電界が大きくなると劣化するため、圧縮応力によっても劣化する。この圧縮応力は、パッケージング時またはリフロー時にさらに加わるため、リフレッシュ特性劣化の確率が大きくなってしまう。
【００１６】
本発明の課題は、このような問題点を解決し、隣接ワード線の影響を受けたリフレッシュ特性劣化を防止できる半導体記憶装置およびその製造方法を提供することである。その結果、リフレッシュ特性の実力を向上できる上に、パッケージ後の不良率およびリフロー後の不良率を低減することができる。
【００１７】
【課題を解決するための手段】
本発明はランダムアクセスメモリ（ＲＡＭ）に用いられる半導体記憶装置に関するものであり、特に高密度のダイナミックＲＡＭに適用される。
【００１８】
本発明の特徴は、半導体記憶装置のセル構造において、隣接ワード線近傍のＳｉ（シリコン）表面が常に反転状態、すなわち、隣接ワード線電位によらず常にｎ型であるようにして、隣接ワード線電位の影響を受けたリフレッシュ特性変動を回避することにある。具体的には、セルトランジスタにおいて、隣接セルのワード線と自己セルのワード線とが隣接して形成するｎ型拡散層で、自己セルのワード線寄り側より隣接セルのワード線寄り側でより高いｎ型キャリヤ濃度を有するか、または、ｐ型基板濃度を隣接ワード線寄り側で低濃度にしている。
【００１９】
また、同時に、本発明の特徴は、セルトランジスタの閾値電圧（Ｖｔｈ）低下要因となるＳＴＩによる浅溝側壁チャネルの高濃度化を実現するものである。これにより、不必要な基板濃度の高濃度化を防止して、リフレッシュ特性を向上することができる。
【００２０】
本発明による半導体記憶装置は下記の製造方法により具体化される。
【００２１】
すなわち、セルトランジスタにより構成される半導体記憶装置の製造方法であって、ゲート酸化工程の前に実施される工程として、一つは、隣接セルのワード線と自己セルのワード線とが隣接して形成するｎ型拡散層で、マスクを用いて隣接セルの隣接ワード線寄り側の活性領域にリンまたは砒素をイオン打込みする工程、また他の一つは、隣接セルのワード線と自己セルのワード線とが隣接して形成するｎ型拡散層で、マスクを用いて前記隣接セルの隣接ワード線以外の活性領域にホウ素をイオン打込みする工程を有することを特徴としている。
【００２２】
また、ＳｉＮ（窒化ケイ素）マスクによりＳＴＩ（浅溝素子分離）による浅溝形成工程の直後に実施される工程であって、一つは、ＳＴＩ領域以外の活性領域の長手方向に平行な方向から斜めに、リンまたは砒素をＳＴＩ側壁に向かってイオン打込みし、ＳＴＩ浅溝底部にイオン打込みされたイオン打込み領域を除去する工程、他の一つは、ＳＴＩ領域以外の活性領域の長手方向に平行な方向から斜めに、所定の回転を加えてリンまたは砒素をＳＴＩ側壁に向かってイオン打込みする工程、更に他の一つは、ＳＴＩ領域以外の活性領域の長手方向に垂直な方向から斜めにホウ素をＳＴＩ側壁に向かってイオン打込みする工程を有することを特徴としている。
【００２３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００２４】
図１は、本発明における第一の実施の形態を説明するため、ＤＲＡＭのセル部の平面を示す図である。この図には、活性領域１とワード線２〜５のみが示されている。しかし、その構成は次のとおりである。
【００２５】
ワード線２〜５はワード線４，２，３，５の順で平行に設けられる。活性領域１は、ワード線４，２，３，５それぞれに挟まれた領域で順次、拡散層７，６，８を有する。ワード線２，３に挟まれた拡散層６はコンタクトを介してビット線に接続されている。また、ワード線２，４に挟まれた拡散層７とワード線３，５に挟まれた拡散層８とはそれぞれのコンタクトを介してそれぞれの容量部に接続されている。ここで、セル部では、ワード線２をゲート電極とし、拡散層６，７をソース・ドレインとしたセルトランジスタと、ワード線３をゲート電極とし、拡散層６，８をソース・ドレインとしたセルトランジスタとから構成される。なお、拡散層６は、上記２つのトランジスタのソース・ドレインとして共用され、ビット線に接続されている。
【００２６】
次に、図２に図１を併せ参照して、本発明による半導体記憶装置における、活性領域１の基板表面キャリヤ濃度分布状態について説明する。図２は、図１のＡ−Ａ断面における活性領域１の基板表面キャリヤ濃度分布を示す図である。
【００２７】
まず、ワード線２，３領域２ａ，３ａの部分は、ｐ型層となっており、その濃度を１×１０１８／ｃｍ３程度とする。この濃度によってワード線２，３をゲート電極としたＭＯＳトランジスタの閾値電圧が決まる。次に、ワード線２，３に挟まれた領域６ａ部分は、ｎ型層となっており、その濃度を１×１０１８／ｃｍ３程度とする。ビット線に接続されるコンタクト部分は、コンタクトプラグを構成する多結晶シリコンからのリン拡散によって高濃度になっている。
【００２８】
また、ワード線２，４に挟まれた領域７ａ部分はｎ型層となっており、その濃度分布は、隣接ワード線４寄り側の方が自分のワード線２寄り側より高濃度である。同時に、ワード線３，５に挟まれた領域８ａ部分も、ｎ型層となっており、その濃度分布も、隣接ワード線５寄り側の方が自分のワード線３寄り側より高濃度である。例えば、自分のワード線２，３寄り側の濃度は１．５×１０１８／ｃｍ３であり、隣接ワード線４，５寄り側は３×１０１８／ｃｍ３である。なお、容量部に接続されるコンタクト部分では、コンタクトプラグを構成する多結晶シリコンからのリン拡散によって高濃度になっている。
【００２９】
その結果、リソグラフィーでの合わせずれによって隣接ワード線４または５が活性領域１上に配置されても、隣接ワード線４，５寄り側それぞれの領域７ａ，８ａにおけるｎ型層は空乏化することがない。
【００３０】
図２に示されるキャリヤ濃度分布を達成するために、セルトランジスタのｎ型拡散層７，８領域７ａ，８ａそれぞれの隣接ワード線４，５寄り側を高濃度にするために以下の方法を用いている。
【００３１】
第一の方法は、セルトランジスタの閾値電圧制御用のホウ素イオン打込みの前または後に、隣接ワード線４，５寄り側にのみ、リンまたは砒素のイオン打込みを実施することである。その際、図３に示すようなリンまたは砒素の濃度分布が得られた。
【００３２】
ここで、図４から図６までに図１および図２を併せ参照して第一の方法について説明する。
【００３３】
まず、図４を参照して説明する。最初の工程は、打込みスルー膜１０を底部として側壁を形成する浅溝を有するＳＴＩ層９をシリコン基板に形成した後、打込みスルー膜１０を通してホウ素イオン打込みを実施し、ｐ型ウエル層１１を形成する。次に、閾値電圧制御用のホウ素イオン打込み（ＢＦ２，４５ｋｅＶ，１×１０１３／ｃｍ２）により閾値電圧制御層１２を形成して図４の状態となる。
【００３４】
次に、図５を参照して説明する。工程は、図示されるように、まず、レジストマスク１３を、ＳＴＩ層９の打込みスルー膜１０上でＳＴＩ層９の浅溝側壁より内側位置、すなわち隣接ワード線寄り側の活性領域に、リンイオン打込みスペースを空けて形成する。次いで、レジストマスク１３を用いてＳＴＩ層９上に形成される隣接ワード線側の活性領域に、リンのイオン打込み（１０ｋｅＶ、３×１０１３／ｃｍ２だけ）を実施してリン打込み層１４を形成する。リン打込みの場合は、その後の熱処理で拡散して再分布が大きくなり閾値電圧低下を招く危険性がある。従って、その危険性を回避するため、続いて、砒素の打込み（２０ｋｅＶ、１×１０１３／ｃｍ２）を実施する。
【００３５】
次に、図６を参照して説明する。工程は、図示するように、打込みスルー膜１０を含むＳＴＩ層９の表面にゲート酸化膜１５を形成したのち、Ｗ／ＷＮ膜１６および多結晶シリコン膜１７から成るゲート電極層を形成する。ゲート電極は、Ｗ／ＷＮ膜１６上のＳｉＮ膜１８をパターニングしたのち、ＳｉＮ膜１８をマスクとしてＷ／ＷＮ膜１６および多結晶シリコン膜１７をパターニングして形成される。ゲート電極の形成後に、水蒸気を含んだ水素雰囲気中で熱酸化を行ない、多結晶シリコン膜１７の側壁およびｎ型拡散層形成部分の基板表面を酸化する。
次いで、セルトランジスタのソース・ドレインとなる低濃度ｎ型層１９を形成するためのリンイオン打込み（１０ｋｅＶ，２×１０１３／ｃｍ２）を実施する。
【００３６】
これ以後のＤＲＡＭ製造工程は通常のＤＲＡＭプロセスであり、ここでの説明は省略する。
【００３７】
これによって、リンイオン打込みのドーズ量は、自分のワード線２，３寄り側の低濃度ｎ型層１９では２×１０１３／ｃｍ２であり、隣接ワード線４，５寄り側のリン打込み層１４では３×１０１３／ｃｍ２である。こうして、図３に示すような濃度分布が達成できる。
【００３８】
次に、第二の方法は、図２に示したキャリヤ濃度分布を達成するため、セルトランジスタのｐ型基板濃度を隣接ワード線側で低濃度にすることである。すなわち、上述した実施形態との相違は、図８に示されるように、セルトランジスタの閾値電圧制御用のホウ素イオン打込みを、隣接ワード線寄り側に打込みされないように実施して、図７に示すようなホウ素濃度分布を得ることである。
【００３９】
ここで、図７から図９までに図１および図２を併せ参照して第二の方法について説明する。
【００４０】
図７に示すホウ素濃度分布を得るためには、まず、第一の方法と同様、図４に示されるにｐ型ウエル層１１を形成する。
【００４１】
次に、図８を参照して説明する。図示されるように、工程は、閾値電圧制御用のホウ素イオン打込み（ＢＦ２，４５ｋｅＶ，１×１０１３／ｃｍ２）を、レジストマスク１３ａを用いてＳＴＩ層９上に形成される隣接ワード線側にイオン打込みされないように実施する。このため、レジストマスク１３ａはＳＴＩ層９の浅溝底部内側にホウ素イオン打込み領域を有し、この領域のホウ素イオン打込みにより形成されたホウ素打込み層２０は、ＳＴＩ層９の浅溝側壁との間にスペースを有する図８の状態になる。
【００４２】
次に、図９を参照して説明する。上述したようにホウ素打込み層２０を形成した後、工程は、図示するように、打込みスルー膜１０を含むＳＴＩ層９の表面にゲート酸化膜１５を形成する。次いで、Ｗ／ＷＮ膜１６および多結晶シリコン膜１７から成るゲート電極層を形成する。ゲート電極は、Ｗ／ＷＮ膜１６上のＳｉＮ膜１８をパターニングしたのち、ＳｉＮ膜１８をマスクとしてＷ／ＷＮ膜１６および多結晶シリコン膜１７をパターニングして形成される。ゲート電極の形成後に、水蒸気を含んだ水素雰囲気中で熱酸化を行ない、多結晶シリコン膜１７の側壁およびｎ型拡散層形成部分の基板表面を酸化する。次いで、セルトランジスタのソース・ドレインとなる低濃度ｎ型層２１を形成するためのリンイオン打込み（１０ｋｅＶ，２×１０１３／ｃｍ２）を実施して、図９の状態となる。
【００４３】
なお、上記第一の方法と第二の方法とはそれぞれを別個に説明したが、両者を併用することも可能である。
【００４４】
このように、図２に示したような活性領域表面のキャリヤ濃度分布を実現できるならば、隣接ワード線が図１に示される活性領域上に配置されても、空乏化することがない。すなわち、隣接ワード線電位の影響を受けなくなる。リフレッシュ特性の実力は、自分のワード線端の接合電界と隣接ワード線端の接合電界の両方によって決まるので、隣接ワード線端の影響が無くなれば、その分、実力が向上することとなる。
【００４５】
次に、図１０から図１５までを参照して、図３に示したリンまたは砒素の濃度分布を達成する第二の実施形態について説明する。
【００４６】
まず、図１０に示されるように、ＳＴＩ（浅溝素子分離）用の浅溝を形成した直後に、ＳＴＩ領域以外の活性領域２２の長手方向に平行にリンまたは砒素のイオン打込みを行ない、活性領域２２の長辺端にリンまたは砒素の打込み層２３を形成する。
【００４７】
次に、図１１を参照して上記打込み層２３の形成について説明する。
【００４８】
図１１に示すように、ＳＴＩ溝２４を形成した後にリンの斜めイオン打込みを実施する。このイオン打込みでは、ＳｉＮマスク２５越しにイオン打込み深さが５０ｎｍ程度となるようにイオン打込み角度が選ばれている。なお、図１１は、図１０に示した活性領域平面図のＢ−Ｂ断面であるが、この断面においてＳＴＩ溝の幅は４５０ｎｍであり、また、ＳｉＮマスク２５の膜厚は１２０ｎｍ程度であるため、イオン打込み角度θは１５度である。イオン打込み条件は、リンの場合、５ｋｅＶと３×１０１３／ｃｍ２とであり、砒素の場合、１０ｋｅＶと２×１０１３／ｃｍ２とである。
【００４９】
この時、図１０に示される活性領域２２の短手方向には、殆どリンまたは砒素はイオン打込みされない。その理由は、Ｓｉ側壁に対して小さな角度でイオンが入射した場合、殆どのイオンが反射されるためである。その後、ＳＴＩ溝の側壁のライナー酸化、溝埋め込み後のデンシファイ、ウエル打込み後のアニール、ゲート酸化などで、上記イオン打込み種は再分布するので、基板表面近傍の濃度は低下する。その濃度低下を見込んで、上記イオン照射線量設定を行っている。
【００５０】
なお、上記のイオン打込みでは、図１２に示す平面図でＳＴＩ溝２４の底部になる斜線部分にもイオン打込みされるので、イオン打込み後に溝をさらに深くなるように加工してイオン打込み部分を除去する必要がある。また、溝加工で完全に除去できない部分は、ライナー酸化により酸化膜中に取り込んでもよい。
【００５１】
また、図１３を参照して図１２に示すようなＳＴＩ溝の底部へのイオン打込みを避ける方法について説明する。イオン打込みを避けるためには、図示されるように、イオン打込み方向を変えればよい。このイオン打込みでは、活性領域２２の長手方向に対して、８度回転させている。
【００５２】
図１４は図１３のＤ−Ｄ断面である。上述の結果、図１４に示されるように、イオン打込みマスクとなるＳｉＮマスク２５越しにイオン打込み深さが５０ｎｍ程度となるようにイオン打込み角度には５度が選ばれている。なお、回転させたイオン打込みは４回実施するため、リンイオン打込みの照射線量は、各回転のイオン打込みにおいて、７．５×１０１２／ｃｍ２とし、砒素イオン打込みの場合には、５×１０１２／ｃｍ２としている。
【００５３】
図１５は図１０のＣ−Ｃ断面である。図１０に示した平面図において活性領域２２の長手方向に垂直な方向で斜めに、ＳＴＩ溝２４の側面に向けてホウ素をイオン打込みして、ホウ素打込み層２６を形成し、図７に示したホウ素濃度分布を達成している。
【００５４】
図１５に示されるように、ホウ素の斜めイオン打込みでは、ＳｉＮマスク２５越しにイオン打込み深さが５０ｎｍ程度となるようにイオン打込み角度が選ばれている。図１５の断面図では、ＳＴＩ溝２４の幅が４５０ｎｍであり、ＳｉＮマスク２５の厚さが１２０ｎｍ程度であるため、イオン打込み角度θは１５度である。ホウ素のイオン打込み条件は、１０ｋｅＶと１×１０１３／ｃｍ２とした。
この時、活性領域２２の長手方向の両端部分には、殆どイオン打込みされない。
【００５５】
このホウ素イオン打込みを実施しておくと、前述のセルトランジスタの閾値電圧制御用イオン打込みの放射線量を７×１０１２／ｃｍ２まで低下させても、上記第一の実施形態と同様の閾値電圧を得ることができる。なお、上記ホウ素斜めイオン打込みのエネルギーを高くして放射線量を調整すれば、前述のセルトランジスタ用の閾値電圧制御用打込みの放射線量を更に低下でき、場合によっては前述のセルトランジスタ用の閾値電圧制御用イオン打込みを省くことができる。
【００５６】
以上のように、各打込みを実施したのち、通常のプロセスを用いてＳＴＩ溝を形成し、図４乃至図６に示したようなプロセスを用いてセルトランジスタを形成する。ここで、上記ホウ素イオン打込みを実施しておくと、前述のセルトランジスタの閾値電圧制御用イオン打込みの放射線量を７×１０１２／ｃｍ２まで低下させても、上記第一の実施形態と同様の閾値電圧を得ることができる。その後の工程は、通常のＤＲＡＭプロセスを用いるので、その説明を省略する。
【００５７】
なお、活性領域２２の長手方向の両端部へのリンまたは砒素のイオン打込みと活性領域２２の長手方向に垂直な方向からのホウ素イオン打込みとを併用してもよい。
【００５８】
上述した二つの実施形態において、図２に示されるような活性領域表面のキャリヤ濃度分布を実現できる場合、隣接ワード線が、図１のように活性領域上に配置されても、空乏化することがない。すなわち、隣接ワード線電位の影響を受けなくなる。リフレッシュ特性の実力は、自分のワード線端の接合電界と隣接ワード線端の接合電界との両方によって決まるので、隣接ワード線端の影響が無くなれば、その分、実力が向上する。
【００５９】
また、ＳＴＩ領域以外の活性領域の長手方向に垂直な方向からホウ素を斜めにイオン打込みすると、セルトランジスタの閾値電圧制御用ホウ素イオン打込み放射線量を低減できるので、接合電界を低減できる。その結果、リフレッシュ特性を向上することができる。
【００６０】
上記説明では、半導体記憶装置としてＤＲＡＭ用セルトランジスタの構成を取上げたが、他の半導体記憶装置にも適用可能である。特に、高密度のセル構成を有する半導体記憶装置に適切である。
【００６１】
【発明の効果】
以上説明したように本発明によれば、隣接セルの隣接ワード線の影響を受けたリフレッシュ特性劣化を防止でき、その結果、リフレッシュ特性の実力を向上できるうえに、パッケージ後の不良率およびリフロー後の不良率を低減できるという効果が得られる。
【００６２】
その理由は、半導体記憶装置のセル構造において、隣接セルのワード線と自己セルのワード線とが隣接して形成するｎ型拡散層で自己セルのワード線寄り側より隣接セルのワード線寄り側でより高いｎ型キャリヤ濃度を有するか、または、ｐ型基板濃度を隣接ワード線寄り側で低濃度にしているからである。
【図面の簡単な説明】
【図１】本発明のメモリのセル部における活性領域およびワード線の一実施態様としての平面配置を示す図である。
【図２】本発明における活性領域表面のキャリヤ濃度分布の一実施態様を示す図である。
【図３】本発明における活性領域表面のリンまたは砒素の濃度分布の一実施態様を示す図である。
【図４】本発明における一つの製造方法で、セル部における閾値電圧制御層形成工程後の断面の一実施態様を示す図である。
【図５】図４に続く工程で、セル部におけるレジストマスクを用いたリン打込み層形成工程後の断面の一実施態様を示す図である。
【図６】図５に続く工程で、セル部におけるゲート電極の形成から低濃度ｎ型層形成工程後の断面の一実施態様を示す図である。
【図７】本発明における活性領域表面のホウ素濃度分布の一実施態様を示す図である。
【図８】本発明における図４から図６までと相違する一つの製造方法で、セル部におけるホウ素打込み層形成工程後の断面の一実施態様を示す図である。
【図９】図８に続く工程で、セル部におけるゲート電極の形成から低濃度ｎ型層形成工程後の断面の一実施態様を示す図である。
【図１０】本発明のメモリのセル部における活性領域およびワード線の図１とは別の実施態様となる平面配置を示す図である。
【図１１】本発明のメモリのセル部におけるＳＴＩ溝側壁チャネルのｎ型キャリヤ濃度を高濃度化する方法の一実施態様を示す図である。
【図１２】本発明のメモリのセル部における活性領域およびワード線の図１０とは別の一実施態様となる平面配置を示す図である。
【図１３】本発明のメモリのセル部におけるＳＴＩ溝側壁チャネルのｎ型キャリヤ濃度を高濃度化する図１１とは別の方法の一実施態様を示す図である。
【図１４】本発明のメモリのセル部におけるＳＴＩ溝側壁チャネルのｎ型キャリヤ濃度を高濃度化する上述とは別の方法の一実施態様を示す図である。
【図１５】本発明のメモリのセル部におけるＳＴＩ溝側壁チャネルのｐ型キャリヤ濃度を高濃度化する方法の一実施態様を示す図である。
【図１６】従来の活性領域表面におけるキャリヤ濃度分布の一例を示す図である。
【図１７】従来の一つの製造方法で、セル部におけるホウ素打込み層形成工程後の断面の一例を示す図である。
【図１８】図１７に続く工程で、セル部におけるゲート電極の形成から低濃度ｎ型層形成工程後の断面の一例を示す図である。
【図１９】図１７に続く工程で、セル部におけるゲート電極の形成から低濃度ｎ型層形成工程後で、ワード線に合せずれが生じた場合の断面の一例を示す図である。
【図２０】従来の製造方法により、隣接ワード線と活性領域の重なり具合による接合電界の変化の一例を示す図である。
【符号の説明】
１、２２　　活性領域
２、３、４、５　　ワード線
２ａ、３ａ、６ａ、７ａ、８ａ　　領域
６、７、８　　拡散層
９　　ＳＴＩ（浅溝素子分離）層
１０　　打込みスルー膜
１１　　ｐ型ウエル層
１２　　閾値電圧制御層
１３、１３ａ　　レジストマスク
１４、２３　　リン打込み層
１５　　ゲート酸化膜
１６　　Ｗ／ＷＮ膜
１７　　多結晶シリコン膜
１８　　ＳｉＮ膜
１９、２１　　低濃度ｎ型層
２０、２６　　ホウ素打込み層
２４　　ＳＴＩ溝
２５　　ＳｉＮマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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