(57)【要約】【課題】低温ポリシリコンＴＦＴを用いた液晶表示装置の場合、液晶を駆動する動作電圧を下げることができないためにトランジスタ特性が劣化しやすく、動作性能の向上と特性劣化の抑制を両立するのが困難であった。【解決手段】画像表示回路は低濃度不純物拡散領域を設けた単チャネルＭＯＳ回路を用いて構成し、液晶駆動電圧より駆動電圧を下げられる低電圧周辺回路は消費電力を低減するためにＣＭＯＳ回路で構成する。【選択図】図１
2004151275.tif 000002
【特許請求の範囲】
【請求項１】
画素回路と画素回路を駆動する周辺回路を有する画像表示装置において、周辺回路を、第１の導電型チャネルからなる単チャネルＭＯＳトランジスタで構成される回路と、第１の導電型チャネルを有するＭＯＳトランジスタおよび第２の導電型チャネルを有するＭＯＳトランジスタの双方のトランジスタからなるＣＭＯＳトランジスタ回路で構成することを特徴とする画像表示装置。
【請求項２】
請求項１に記載の画像表示装置において、ＣＭＯＳ回路の駆動電圧が単チャネルＭＯＳ回路の駆動電圧よりも低いことを特徴とする画像表示装置。
【請求項３】
請求項１に記載の画像表示装置において、単チャネルＭＯＳトランジスタで構成される回路の動作において、上記トランジスタがＯＮする時に、ドレイン電圧より先にゲート電圧が立ち上がり、また上記トランジスタがＯＦＦする時に、ドレイン電圧より後にゲート電圧が立ち下がることにより、上記回路を構成するトランジスタへのドレインアバランシェホットキャリアストレス負荷を回避することを特徴とする画像表示装置。
【請求項４】
請求項１に記載の画像表示装置において、画素回路と周辺回路の一部を単チャネルＭＯＳ回路で構成し、周辺回路の残りの部分をＣＭＯＳ回路で構成し、上記単チャネルＭＯＳ回路が、バッファ・アンプ回路、デジタルアナログコンバータ回路、レベルシフタ回路、サンプリングスイッチ回路、プリチャージ回路、シフトレジスタ回路、デコーダ回路から選択される少なくとも１つの回路を含み、上記ＣＭＯＳ回路が、デジタルアナログコンバータ回路、デコーダ回路、シフトレジスタ回路、クロック波形整形回路、制御回路、増幅回路、メモリ、プロセッサ、ゲートアレイ、データインタフェース回路、通信回路から選ばれる少なくとも１つの回路を含むことを特徴とする画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、ＴＦＴと称する。）を用いた高性能で長寿命な表示装置の構成に関する。
【０００２】
【従来の技術】
レーザ照射により結晶化したポリシリコンを用いてガラス基板上に作製した薄膜トランジスタ（以下、低温ポリシリコンＴＦＴと記す）は、その高いトランジスタ性能を利用して、画素回路のみならず、表示部周辺の回路も構成できる。この特徴を活かした画像表示装置として、例えば特開昭６４−２０８８号に開示されたアクティブマトリクス型の液晶表示装置が挙げられる。この画像表示装置では、周辺回路の一部を低温ポリシリコンＴＦＴで構成することにより、画像表示装置と周辺ＬＳＩとの接続端子数を低減でき、高精細な画像表示ができる。
【０００３】
【発明が解決しようとする課題】
低温ポリシリコンＴＦＴは、プロセス温度が６００℃以下の低温で作製されており、ゲート酸化膜とポリシリコンの粒界に準位が多いため、電気的ストレスによりトランジスタ特性が劣化し易いという問題がある。例えば液晶表示装置の場合、画素駆動回路の印加電圧は液晶の駆動電圧で決まるために大きく、電気的ストレスが大きい。特に著しくトランジスタ特性を劣化させる電気的ストレスとしては、ゲート電圧が低くドレイン電圧が高いバイアス条件の、ドレインアバランシェホットキャリアストレス（Ｄｒａｉｎ  Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｃａｒｒｉｅｒ  Ｓｔｒｅｓｓ、以下ＤＡＨＣストレスと記す）が挙げられる。
【０００４】
ＤＡＨＣストレスでは、ドレイン接合近傍にゲート電圧とドレイン電圧による電界が集中してホットキャリアが発生するために、トランジスタ特性が劣化する。画像表示部では液晶を駆動する動作電圧を下げることができないため、画素スイッチと画素スイッチを駆動する周辺回路では、高い動作電圧でもトランジスタ特性が劣化しにくい回路方式とトランジスタ構造が必要である。
【０００５】
周辺駆動回路をＣＭＯＳ回路で構成すると、動作時にゲートドレイン間にＤＡＨＣストレスが印加されて、トランジスタ特性が劣化しやすい。トランジスタ特性が劣化すると正常な回路動作をしなくなる問題があるため、動作性能の向上と特性劣化の抑制を両立しなければならない課題がある。
【０００６】
【課題を解決するための手段】
本発明の画像表示装置は、基板上に形成された低温ポリシリコンＴＦＴによる画像表示回路と周辺回路からなる。上記画像表示回路は、画素回路とこの画素回路を駆動するために画素マトリクス領域に隣接した直接周辺回路から構成され、その駆動電圧は液晶を駆動するために必要とされる電圧であり、例えばｎ型チャネルＭＯＳトランジスタあるいはｐ型チャネルＭＯＳトランジスタのどちらか一方のＭＯＳトランジスタからなる単チャネルＭＯＳ回路を用いて構成する。
【０００７】
この回路を構成する単チャネルＭＯＳトランジスタは、ドレイン接合の電界集中を抑制するために、ドレインとチャネルとの間に低濃度不純物拡散領域（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ、以下ＬＤＤと記す）を設け、トランジスタ特性の劣化を抑制する構造をとる。
【０００８】
また、この単チャネルＭＯＳ回路からなる直接周辺回路は、入力する信号パルスを図１２（ｂ）に示すように、ドレイン電圧より先にゲート電圧を上げ下げすることにより、トランジスタにＤＡＨＣストレスがかからないように動作させる。直接周辺回路以外の、液晶駆動電圧より駆動電圧を下げられる低電圧周辺回路は、ＤＡＨＣストレスが印加されてもトランジスタ特性劣化を抑制できる低い電圧で駆動し、消費電力を低減するためにＣＭＯＳ回路で構成する。
【０００９】
本発明では上記のような回路構成をとることにより、駆動電圧の高い単チャネルＭＯＳ回路と駆動電圧の低いＣＭＯＳ回路のいずれにおいても、電気的ストレスによる特性劣化の少ない、高信頼な表示装置を提供できる。
【００１０】
【発明の実施の形態】
本発明の実施の形態として、画像表示装置の構造と製造方法について詳細に説明する。なお、本実施の形態に記載の数値、例えば膜厚、温度、加工寸法や、膜や電極の材料、膜や電極の構成、チャネルの導電型、および製造条件などは、本実施の形態に限ったものではなく、例えば性能向上や信頼性向上、微細化のためなど、必要に応じて変えることができることはいうまでもない。
（実施の形態１）
図１に、本発明の実施の形態１である液晶表示装置の、概略構造を表す模式平面図を示す。また、図２に図１の画素部４の平面レイアウト図を示し、図３に図２中のＡ−Ａ’断面図を示す。
【００１１】
本発明の画像表示装置は、同一ガラス基板上に形成した低電圧周辺回路１４と、画像表示部１１により構成される。低電圧周辺回路１４は、電源１６により供給される例えば５Ｖ前後以下で駆動するＣＭＯＳ回路で構成される。画像表示部１１は、画素部４と、画素マトリクスに隣接する直接周辺回路８および１０により構成され、これらの回路は電源１５により供給される例えば１２Ｖ前後で駆動するｎ型単チャネルＭＯＳ回路で構成される。
【００１２】
上記直接周辺回路８は、ゲート線選択回路１２が選択するｎ型単チャネルＭＯＳスイッチ９を含む、ゲート線スイッチ回路である。また直接周辺回路１０は、データ線選択回路１３が選択するデータ線スイッチ回路である。
【００１３】
画素部４は図１および図２に示すように、ゲート電極２６と同層のゲート線５と、ソース、ドレイン電極２８と同層のデータ線７により、マトリクス状に配置される。画素部４の回路は、画素スイッチ２、ゲート電極２６と同層の容量線６とポリシリコン層２５およびその間のゲート絶縁膜で形成される保持容量３、液晶等価容量１より構成される。低抵抗ポリシリコン層２５は、ソース電極２８を介して画素電極３０に電気的に接続される。
【００１４】
本実施の形態におけるＴＦＴの製造方法を、図４に従って述べる。
【００１５】
図４（ａ）；まず、歪点６００℃以下の無アルカリガラス基板２０上に、プラズマによる堆積膜へのダメジや酸素欠損、ＯＨ基を軽減できる高品質プラズマＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、例えば膜厚が５０ｎｍ前後の下地窒化シリコン膜と、膜厚が１００ｎｍ前後の下地酸化シリコン膜からなる２層下地絶縁膜２１と、膜厚が５０ｎｍ前後のアモルファスシリコン膜を、同一チャンバ内で連続して堆積した。
【００１６】
なお、これらの堆積膜は、連続でなく別工程で堆積することも、あるいはスパッタリング法、ＣＡＴ−ＣＶＤ（Ｃａｔａｌｙｔｉｃ  ＣＶＤ）と呼ばれる触媒を利用した低温ＣＶＤ法などにより、堆積することも可能である。また、下地絶縁膜２１として、ボロンやリンを含むシリコン酸化膜を用いることや、下地膜内部の固定電荷の影響を補償するための不純物を、例えば下地窒化シリコン膜と、下地酸化シリコン膜界面近傍や、下地酸化シリコン膜とその上のシリコン膜界面近傍に多く含む絶縁膜を用いることや、下地窒化シリコン膜、もしくは下地酸化シリコン膜１層で、下地絶縁膜２１を構成することも可能である。
【００１７】
さらには、下地絶縁膜２１の堆積後、必要に応じて、下地絶縁膜２１に存在するトラップ準位を低減する目的で、許容される熱負荷の範囲での熱処理、例えば６００℃以下の炉アニールや、ガラス基板に歪みを与えない程度の短時間で高温のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行うことも可能である。
【００１８】
次にエキシマレーザを照射し、アモルファスシリコン膜を結晶化し、公知のホトエッチング工程により島状のポリシリコン膜２３を得た。なお上記ポリシリコン膜２３は、例えば固相成長による結晶化法や固体レーザによる結晶化法、ＣＡＴ−ＣＶＤなどによりポリシリコン膜を直接堆積する方法など、別の方法で形成することも可能である。
【００１９】
その後、プラズマＣＶＤ法により、例えば酸化シリコンからなるゲート絶縁膜２２を約１００ｎｍ前後の膜厚で堆積した。この後必要に応じて、ゲート絶縁膜を高信頼化する目的で、許容される熱負荷の範囲での熱処理による緻密化、例えば６００℃以下の炉アニールや、ガラス基板に歪みを与えない程度の短時間で高温のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行う。
【００２０】
ゲート絶縁膜の別の高信頼化法としては、例えばプラズマや、ラジカル原子や、光やレーザや、高圧雰囲気などを利用して、低温でポリシリコン膜２３の表面を酸化したり、ＲＴＡによりガラス基板に歪みを与えない程度の短時間で高温酸化したりして、膜厚が５ｎｍ前後の薄膜酸化膜をポリシリコン膜２３の表面に設けてから、シリコン酸化膜２２を形成する方法、酸素欠損やＯＨ基やプラズマダメジを軽減できる条件で、膜厚が１０ｎｍ前後の高信頼プラズマＣＶＤ酸化膜を設けてから、同一チャンバ内で連続して通常の高速堆積条件でプラズマＣＶＤシリコン酸化膜２２を堆積する方法などを、適用することが可能である。
【００２１】
次に、例えばスパッタリング法により、主成分がモリブデンあるいはアルミニウムなどからなるゲート電極膜を約２００ｎｍ前後の膜厚で堆積してから、公知のホトエッチング工程によりゲート電極膜をパターンニングして、ゲート電極２６を形成した。この時、ゲート電極２６の加工寸法は最小で１μｍ前後であり、回路によって異なる設計値に対応して、所望のゲート長になるように加工した。
【００２２】
図４（ｂ）；ゲート電極２６形成の後、ｎ型チャネルＴＦＴを形成するため、リンのイオン打ち込みにより不純物濃度が、約１０１８／ｃｍ３前後の高抵抗ｎ型ポリシリコン層からなるＬＤＤ層２４と、不純物濃度が約１０２０／ｃｍ３前後の低抵抗ｎ型ポリシリコン層からなるソースドレイン拡散層２５を、ゲート電極２６に対して自己整合されるように形成した。この時、ＬＤＤ層２４の水平方向の長さは、約１μｍ前後とした。その後図示はしていないが、ＣＭＯＳ回路を構成するため、ｐ型チャネルＴＦＴ形成領域において、ゲート電極２６をマスクとして、ボロンのイオン打ち込みをポリシリコン層２３に選択的に行うことにより、低抵抗ｐ型ソースドレイン拡散層を設けた。
【００２３】
その後、例えば６００℃以下の炉アニールを行い、これらの不純物の活性化と同時に不純物イオン打ち込みにより生じたダメジの回復を行った。特に、ＬＤＤ層２４に生じたポリシリコン層とシリコン酸化膜２２の界面近傍のダメジは、電気的特性やホットキャリアストレスに対する信頼性への影響が大きいため、ＬＤＤ層２４への不純物導入の量を、本実施例のように約１０１８／ｃｍ３前後と最適化し、またイオン打ち込みエネルギや、それによってもたらされる不純物分布や、熱処理条件を最適な条件にした。こうすることにより、本発明を実施した回路において、電気的特性や信頼性への影響が充分許容される程度まで、効果的にダメジの低減と回復を行うことができ、また回路動作時において充分な特性と信頼性を得ることができた。
【００２４】
この目的のための、本実施例以外の別の不純物導入や活性化方法としては、ガラス基板に歪みを与えない程度の短時間で、６００℃以上の高温のＲＴＡや６００℃以上の高温ガス吹き付けを行う方法、レーザによる不純物導入もしくは活性化法、プラズマによる不純物導入法、あるいはこれらの組合せなどの方法が可能である。
【００２５】
図４（ｃ）；さらに全体を覆うように酸化シリコンからなる層間絶縁膜２７を形成し、層間絶縁膜２７に設けたコンタクトホールを介して、例えばチタニウム／アルミニウム／チタニウムの３層金属膜からなるソース、ドレイン配線２８を形成した。ここで３層金属膜を用いたのは、低抵抗ポリシリコン層２５とアルミニウム電極とのコンタクト抵抗、および画素電極３０とアルミニウム電極とのコンタクト抵抗を低減するためである。
【００２６】
別のコンタクト抵抗を低減する方法としては、例えばポリシリコン層のコンタクトホール開口部表面に、低温やプラズマによりシリサイドを形成できるチタニウム、ニッケル、白金、パラジウムなどの金属シリサイド膜を設けて、コンタクト抵抗を低減する方法が可能である。
【００２７】
その後、図３に示したように、全体を覆うように窒化シリコン膜や酸化シリコン膜からなる、膜厚約５００ｎｍ前後の保護絶縁膜２９を形成し、さらに保護絶縁膜２９にコンタクトスルーホールを設けてから、画素ＴＦＴのドレイン電極２８と接続するように画素電極３０をパターニングし、ＴＦＴを完成した。
【００２８】
なお、これらのＴＦＴ製造工程において、絶縁膜やポリシリコン膜に存在する捕獲準位や捕獲電荷を低減するために、必要に応じて例えば水素アニールやプラズマによる水素処理や、基板裏面からの紫外線照射処理を、各工程の途中もしくは最後に行った。これらの方法により、例えば２層下地絶縁膜２１に存在するトラップ準位の面積密度を１０１２／ｃｍ２以下に低減することができた。このようにして、高性能であり、特性バラツキが少なく、信頼性の高いＴＦＴを実現した。
【００２９】
これらのＴＦＴを用いて、画素部回路４と直接周辺回路８および１０を、１０Ｖ以上の高電圧で動作するｎ型単チャネルＭＯＳ回路で構成し、低電圧周辺回路１４を５Ｖ以下の低電圧で動作するＣＭＯＳ回路で構成し、液晶パネル工程を経て、本実施の１形態である液晶表示装置を完成した。
【００３０】
このような回路構成とすることで、液晶表示部とその駆動回路を１０Ｖ以上の高電圧で駆動して、高画質の画像を得ると同時に、画像データ処理や演算、データメモリなどを、５Ｖ以下の低電圧ＣＭＯＳ回路により、低消費電力で行うことができた。
【００３１】
さらに、高電圧駆動回路は、ＤＡＨＣストレスが印加されないように電気信号処理を行う、ｎ型単チャネルＭＯＳ回路で構成し、またＣＭＯＳ回路は低電圧で駆動する回路で構成したため、いずれの回路においても、電気的ストレスに対して耐性の強い高信頼回路を実現できた。ここで、このＣＭＯＳ回路の駆動電圧は５Ｖに限るものではなく、例えば３．３Ｖや２．５Ｖなどの駆動電圧で動作させることも可能である。
【００３２】
なお、本実施の形態では、高電圧駆動回路をｎ型単チャネルＭＯＳ回路で構成したが、これをｐ型単チャネルＭＯＳ回路で構成しても、電気的ストレスに対して耐性の強い高信頼回路を実現できる。また、基板としてガラス基板２０を用いたが、例えば歪点が５００℃以下のガラス基板や、プラスチック基板を用いて、製造プロセス温度をさらに低温にしても、本発明の製造方法や回路を実施することにより、信頼性の高い回路を実現できるため、より薄型で軽量であり、信頼性の高い表示装置を実現できる。さらに、表示装置としては液晶表示装置を例にとったが、別の表示装置、例えばＯＬＥＤ（有機発光ダイオード）表示装置や、電気泳動素子を利用した表示装置のＴＦＴ回路に本発明を実施しても、同様の効果を得られる。
（実施の形態２）
本実施の形態２も、実施の形態１と同様の液晶表示装置であり、図１の概略構造を表す模式平面図により説明される。また、図５に画素部４の平面レイアウトを、図６に図５中のＢ−Ｂ’断面を示す。
【００３３】
本実施の形態によるＴＦＴは、図６に示したように、ＬＤＤ層２４の上にゲート絶縁膜２２を介して、ゲート電極３２が形成されていることを特徴とする。以下、その製造方法を図７、図８に従って説明する。
【００３４】
図７（ａ）；まず、歪点６００℃以下の無アルカリガラス基板２０上に、実施の形態１と同様にして、２層下地絶縁膜２１と、膜厚が５０ｎｍ前後のアモルファスシリコン膜を、同一チャンバ内で連続して堆積した。次にエキシマレーザを照射しアモルファスシリコン膜を結晶化し、公知のホトエッチング工程により島状のポリシリコン膜２３を得た。その後、プラズマＣＶＤ法により、例えば酸化シリコンからなるゲート絶縁膜２２を約１００ｎｍ前後の膜厚で堆積した。
【００３５】
図７（ｂ）；次にゲート絶縁膜２２上に、例えばスパッタリング法により、窒化チタニウムやチタニウムからなる下層ゲート電極膜を約２０ｎｍ前後の膜厚で堆積してから、主成分がモリブデンやタングステンなどからなる上層ゲート電極膜を、約２００ｎｍ前後の膜厚で積層した。その後、公知のホトエッチング工程により、ｐチャネルＴＦＴ領域全体をレジストで覆い、ｎ型チャネルＴＦＴ形成領域において、レジスト３３をマスクにして、下層ゲート電極３２と上層ゲート電極３１を同形状にパターンニングした。この時、ゲート電極の加工寸法は最小で１μｍ前後であり、回路によって異なる設計値に対応して、所望のゲート長になるように加工した。
【００３６】
図７（ｃ）；次に、レジスト３３をマスクにして、ウエットエッチングや等方性ドライエッチングにより、上層ゲート電極３１にサイドエッチングを施した。このとき、サイドエッチング量は、約０．３μｍ前後とした。その後、リンのイオン打ち込みにより、不純物濃度が約１０２０／ｃｍ３前後の低抵抗ｎ型ポリシリコン層からなるソースドレイン拡散層２５を、ゲート電極３２に対して自己整合されるように形成した。
【００３７】
図８（ａ）；次に、レジスト３３を除去することにより、上層ゲート電極３１が下層ゲート電極３２より後退したゲート電極構造を得た。この状態でリンのイオン打ち込みにより下層ゲート電極３２の下に、不純物濃度が約１０１８／ｃｍ３前後の高抵抗ｎ型ポリシリコン層からなるＬＤＤ層２４を、ゲート電極３１に対して自己整合されるように形成した。
【００３８】
その後図示はしていないが、ＣＭＯＳ回路を構成するため、ｐ型チャネルＴＦＴ形成領域において、ｎ型チャネルＴＦＴ形成と同様の方法で、上層ゲート電極が下層ゲート電極より後退したゲート電極を形成し、ボロンのイオン打ち込みをポリシリコン層２３に選択的に行うことにより、ｐ型ソースドレイン拡散層と、ｐ型ＬＤＤ層を設けた。
【００３９】
図８（ｂ）；さらに全体を覆うように酸化シリコンからなる層間絶縁膜２７を形成し、層間絶縁膜２７に設けたコンタクトホールを介して、例えばチタニウム／アルミニウム／チタニウムの３層金属膜からなるソース、ドレイン配線２８を形成した。ここで、３層金属膜を用いたのは、低抵抗ポリシリコン層２５とアルミニウム電極とのコンタクト抵抗、および画素電極３０とアルミニウム電極とのコンタクト抵抗を低減するためである。
【００４０】
その後、図６に図示したように、全体を覆うように窒化シリコン膜や酸化シリコン膜からなる、膜厚約５００ｎｍ前後の保護絶縁膜２９を形成し、さらに保護絶縁膜２９にコンタクトスルーホールを設けてから、画素ＴＦＴのドレイン電極２８と接続するように画素電極３０をパターニングし、ＴＦＴを完成した。
【００４１】
なお、これらのＴＦＴ製造工程において、絶縁膜やポリシリコン膜に存在する捕獲準位や捕獲電荷を低減するために、必要に応じて例えば水素アニールやプラズマによる水素処理、あるいは基板裏面からの紫外線照射処理を、各工程の途中もしくは最後に行った。このようにして、下層ゲート電極３２がＬＤＤ層２４とオーバラップした構造のＴＦＴを形成することにより、実施の形態１のＴＦＴと比較してさらに高性能であり、特性バラツキが少なく、信頼性の高いＴＦＴを実現できた。
【００４２】
これらのＴＦＴを用いて、画素部回路４と直接周辺回路８および１０を、１０Ｖ以上の高電圧で動作するｎ型単チャネルＭＯＳ回路で構成し、低電圧周辺回路１４を５Ｖ以下の低電圧で動作するＣＭＯＳ回路で構成し、液晶パネル工程を経て、本実施の形態である液晶表示装置を完成した。このような回路構成とすることで、液晶表示部とその駆動回路を１０Ｖ以上の高電圧で駆動して、高画質の画像を得ると同時に、画像データ処理や演算、データメモリなどを５Ｖ以下の低電圧ＣＭＯＳ回路により、低消費電力で行うことができた。さらに、高電圧駆動回路は、ＤＡＨＣストレスが印加されないように電気信号処理を行う、ｎ型単チャネルＭＯＳ回路で構成し、またＣＭＯＳ回路は低電圧で駆動する回路で構成し、さらにはＴＦＴの性能と信頼性をより一層向上したため、いずれの回路においても、電気的ストレスに対して耐性の強い高信頼回路を実現できた。
【００４３】
なお、本実施の形態では、高電圧駆動回路をｎ型単チャネルＭＯＳ回路で構成したが、これをｐ型単チャネルＭＯＳ回路で構成しても、電気的ストレスに対して耐性の強い高信頼回路を実現できる。また、下層ゲート電極とＬＤＤ層がオーバラップした構造を両チャネルＴＦＴに適用する必要はなく、例えばｎ型チャネルＴＦＴのみに本構造を適用したＣＭＯＳ回路でも、本発明の効果を得られる。
【００４４】
また、基板としてガラス基板２０を用いたが、例えば歪点が５００℃以下のガラス基板やプラスチック基板を用いて、製造プロセス温度をさらに低温にしても本発明の回路を実施することにより、信頼性の高い回路を実現できるため、より薄型で軽量かつ信頼性の高い表示装置を実現できる。
【００４５】
さらに、表示装置としては液晶表示装置を例にとったが、別の表示装置、例えば有機ＥＬ表示装置や、電気泳動素子を利用した表示装置のＴＦＴ回路に本発明を実施しても同様の効果を得られることはいうまでもない。
（実施の形態３）
図９は本発明の第３の実施形態である画像表示装置を示すブロック図である。実施の形態１および実施の形態２に記載のＴＦＴからなる回路を用いて、図９に示すような画像表示装置を構成できる。すなわち、各画素部４の画素スイッチ２はコントロール回路４０によって制御されるゲート線選択回路１２およびデータ線選択回路１３によって制御される。
【００４６】
コントロール回路４０はメイン回路４１によって制御される。メイン回路４１、コントロール回路４０、ゲート線選択回路１２、データ線選択回路１３はＣＭＯＳ回路で構成され、電源回路４２から例えば３．３Ｖや２．５Ｖのような、５Ｖ以下の低電圧電源を供給される。ゲート線スイッチ回路８とデータ線スイッチ回路１０は単チャネルＭＯＳ回路で構成され、電源回路４２から例えば１２Ｖのような、１０Ｖ以上の高電圧を供給される。
【００４７】
また、バックライト４４は電源回路４２に接続されるインバータ回路４３によって給電される構成になっている。電源回路４２は複数の電源電圧を供給し、ＣＭＯＳ回路を低電圧、単チャネルＭＯＳ回路を高電圧で駆動することにより、動作性能と信頼性を両立する。
【００４８】
本発明によると、低消費電力で高性能なＣＭＯＳ回路を供給できるので、画像表示部の周辺に、上記コントロール回路４０や、選択回路１２、１３以外にも、例えばフレームメモリやゲートアレイ、論理回路などを内蔵することも可能であり、液晶表示装置の高信頼化と低消費電力化にあわせて、高機能化や、周辺ＬＳＩの削減による低コスト化、高精細化などを実現できる。
（実施の形態４）
図１０は、本発明の第４の実施形態である画像表示装置を示すブロック図である。実施の形態１および実施の形態２に記載のＴＦＴからなる回路を用いて、図１０に示すような画像表示装置を構成できる。
【００４９】
走査回路５０では、ＣＭＯＳ回路で構成したアドレスデコーダ／シフトレジスタ５１で選択された選択情報を単チャネルトランジスタ回路で構成したレベルシフタ５２で高電圧に昇圧し、バッファ５３を介して画像表示部５４の各画素スイッチのゲートに送る。
【００５０】
信号回路５５では、ＣＭＯＳ回路で構成したアドレスデコーダ／シフトレジスタ５６で選択された選択情報をラッチ・ラインメモリ５７に保持する。この選択情報は単チャネルトランジスタ回路で構成したレベルシフタ５８で高電圧に昇圧された後、Ｄ／Ａ変換回路５９でアナログ電圧に変換されてバッファ・アンプ６０に蓄積、電流増幅されて画像表示部５４の各画素スイッチのドレインに送られる。信号回路５５では、入力信号用レベルシフタ６１とアドレスデコーダ６２で指定し、メモリ６３に蓄積した情報をコントロール回路６４の制御によりラッチ・ラインメモリ５７に送ることにより任意のデータ情報が画像表示できる。
（実施の形態５）
図１１は、本発明の第５の実施例である、ディスプレイのシステムを画像表示装置と同一の基板上に搭載した、いわゆるシステムインディスプレイ（あるいはシステムオンパネルとも呼ばれる）を説明する、平面模式図である。
【００５１】
このシステムインディスプレイは、ポリシリコンＴＦＴを用いた単チャネルＭＯＳ回路とＣＭＯＳ回路により一部もしくは全部が構成される、表示部駆動回路７１、光センサ制御ユニット７２、ネットワークとデータを送受信する通信回路７３、ＤＲＡＭ７４、ＳＲＡＭ７５、ゲートアレイ７６、表示部駆動回路７７、太陽電池７８を、矩形状の画像表示部７０の周囲に配置した構成になっている。
【００５２】
これら各部は、１枚のガラス基板やプラスチック基板に組み込まれ、実施の形態１や、実施の形態２に記載のポリシリコンＴＦＴで構成されている。従って、高性能、低消費電力、高信頼、薄型軽量などの特徴を有するシステムインディスプレイを実現できる。
【００５３】
以上、実施の形態１から実施の形態５に記載の画像表示装置において、基板は他の絶縁性基板であってもよい。また、ポリシリコン層の下地絶縁膜としては、酸化シリコンの代わりに窒化シリコン、あるいは酸化シリコンと窒化シリコンとの積層膜を用いてもよい。
【００５４】
アモルファスシリコンの結晶化法は熱アニールによる固層成長法でもよいし、熱アニールとレーザアニールとの組合せであってもよい。
【００５５】
ゲート、ソース、ドレインの電極材料は、本発明の実施の形態に記載された材料以外の公知の電極材料であってもよい。
【００５６】
なお、上記に示した実施の形態での例示は、トップゲート型ＴＦＴを用いた液晶表示装置についての記載であったが、本発明はボトムゲート型ＴＦＴを用いた液晶表示装置にも適用できる。また、本発明はエレクトロルミネッセンスや電気泳動素子を利用した画像表示装置、さらに半導体集積回路、機能内蔵太陽電池等にも適用できる。
【００５７】
【発明の効果】
本発明により、周辺回路部は駆動電圧を下げることで動作寿命を延ばすことができ、画素部は液晶駆動電圧を確保できる。
【図面の簡単な説明】
【図１】本発明の一実施形態を例示する液晶表示装置の回路ブロック図。
【図２】本発明の一実施形態を例示する液晶表示装置の画素部の平面レイアウト図。
【図３】本発明の一実施形態を例示する液晶表示装置のＴＦＴの断面図。
【図４】本発明の一実施形態を例示するＴＦＴの製造工程を示す断面図。
【図５】本発明の一実施形態を例示する液晶表示装置の画素部の平面レイアウト図。
【図６】本発明の一実施形態を例示する液晶表示装置のＴＦＴの断面図。
【図７】本発明の一実施形態を例示するＴＦＴの製造工程を示す断面図。
【図８】本発明の一実施形態を例示するＴＦＴの製造工程を示す断面図。
【図９】本発明の一実施形態を例示する液晶表示装置の回路ブロック図。
【図１０】本発明の一実施形態を例示する液晶表示装置の回路ブロック図。
【図１１】本発明の一実施形態を例示するシステムインディスプレイのレイアウト図。
【図１２】ＤＡＨＣストレスを回避する回路動作の説明図。
【符号の説明】
１…液晶等価容量、２…画素スイッチ、３…保持容量、４…画素部、５…ゲート線、６…容量線、７…データ線、８…直接周辺回路、９…ｎ型単チャネルＭＯＳスイッチ、１０…直接周辺回路、１１…画像表示部、１２…ゲート線選択回路、１３…データ線選択回路、１４…低電圧周辺回路、１５…高電圧電源、１６…低電圧電源、２０…ガラス基板、２１…下地絶縁膜、２２…酸化シリコンゲート絶縁膜、２３…ポリシリコン層、２４…ＬＤＤ層、２５…低抵抗ポリシリコン拡散層、２６…ゲート電極、２７…層間絶縁膜、２８…ソース電極、２９…保持絶縁膜、３０…画素電極、３１…上層ゲート電極、３２…下層ゲート電極、３３…レジスト、４０…コントロール回路、４１…メイン回路、４２…電源回路、４３…インバータ回路、４４…バックライト、５０…走査回路、５１…アドレスデコーダ／シフトレジスタ、５２…レベルシフタ、５３…バッファ、５４…画像表示部、５５…信号回路、５６…アドレスデコーダ／シフトレジスタ、５７…ラッチ・ラインメモリ、５８…レベルシフタ、５９…Ｄ／Ａ変換回路、６０…バッファ・アンプ、６１…入力信号用レベルシフタ、６２…アドレスデコーダ、６３…メモリ、６４…コントロール回路、７０…表示部、７１…ＴＦＴ駆動回路、７２…光センサ制御ユニット、７３…ＴＦＴ通信回路、７４…ＴＦＴ−ＤＲＡＭ、７５…ＴＦＴ−ＳＲＡＭ、７６…ＴＦＴプロセッサ、７７…ＴＦＴ駆動回路、７８…太陽電池。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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