(57)【要約】【課題】各層に対し研磨選択比が類似する酸化膜用ＣＭＰスラリーを提供する。前記酸化膜用ＣＭＰスラリーを利用して安全なプラグを形成する半導体素子の金属配線コンタクトプラグの形成方法を提供する。【解決手段】本発明は、酸化膜用化学的機械的研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）スラリー及び金属配線コンタクトプラグの形成方法に関し、より詳しくはＨＸＯｎ（このとき、ｎは１〜４の整数）の構造の化合物を含む酸化膜用ＣＭＰスラリーを利用して多層膜を研磨する場合、層間研磨速度の差を減少させて段差を防止することができるので、安定したランディングプラグポリ（ｌａｎｄｉｎｇ　ｐｌｕｇ　ｐｏｌｙ）を形成することができる半導体素子の金属配線コンタクトプラグの形成方法に関する。【選択図】　　　　図１２
2004064072.tif 000002
【特許請求の範囲】
【請求項１】
溶媒と溶媒内に分散された研磨剤を含むスラリー組成物において、前記組成物はＨＸＯｎ（このとき、ｎは１〜４の整数）構造の化合物を含むことを特徴とする酸化膜用ＣＭＰスラリー組成物。
【請求項２】
前記研磨剤は、２０〜３００ｎｍの粒子の大きさを有するコロイダル又はヒューミドシリカであることを特徴とする請求項１に記載の酸化膜用ＣＭＰスラリー組成物。
【請求項３】
前記研磨剤は、アルミナであることを特徴とする請求項１に記載の酸化膜用ＣＭＰスラリー組成物。
【請求項４】
前記研磨剤は、セリアであることを特徴とする請求項１に記載の酸化膜用ＣＭＰスラリー組成物。
【請求項５】
前記酸化膜用ＣＭＰスラリー組成物は、ｐＨ７以下であることを特徴とする請求項１に記載の酸化膜用ＣＭＰスラリー組成物。
【請求項６】
前記酸化膜用ＣＭＰスラリー組成物は、ｐＨ２〜５であることを特徴とする請求項５に記載の酸化膜用ＣＭＰスラリー組成物。
【請求項７】
前記ＨＸＯｎ化合物のＸはＦ、Ｃｌ、Ｂｒ及びＩでなる群から選択されることを特徴とする請求項１に記載の酸化膜用ＣＭＰスラリー組成物。
【請求項８】
前記ＨＸＯｎ化合物はＨＣｌＯ、ＨＣｌＯ３、ＨＣｌＯ４、ＨＢｒＯ３、ＨＩＯ３及びＨＩＯ４でなる群から選択されることを特徴とする請求項１に記載の酸化膜用ＣＭＰスラリー組成物。
【請求項９】
前記ＨＸＯｎ化合物は、スラリーの総重量に対し０．０１〜１０ｗｔ％で含まれることを特徴とする請求項１に記載の酸化膜用ＣＭＰスラリー組成物。
【請求項１０】
前記ＨＸＯｎ化合物は、スラリーの総重量に対し０．１〜５ｗｔ％で含まれることを特徴とする請求項９に記載の酸化膜用ＣＭＰスラリー組成物。
【請求項１１】
前記酸化膜用ＣＭＰスラリー組成物は、窒化膜：酸化膜の研磨選択比が１：１〜１：３であることを特徴とする請求項１に記載の酸化膜用ＣＭＰスラリー組成物。
【請求項１２】
前記酸化膜用ＣＭＰスラリー組成物は、窒化膜：酸化膜の研磨選択比が１：１〜１：２であることを特徴とする請求項１に記載の酸化膜用ＣＭＰスラリー組成物。
【請求項１３】
前記酸化膜用ＣＭＰスラリー組成物は、シリコン層：酸化膜の研磨選択比が１：１〜１：３であることを特徴とする請求項１に記載の酸化膜用ＣＭＰスラリー組成物。
【請求項１４】
前記酸化膜用ＣＭＰスラリー組成物は、シリコン層：酸化膜の研磨選択比が１：１〜１：２であることを特徴とする請求項１に記載の酸化膜用ＣＭＰスラリー組成物。
【請求項１５】
半導体基板の上部にワードライン用導電体を蒸着する段階、
前記ワードライン用導電体の重畳部分にハードマスク窒化膜を蒸着してワードラインパターンを形成する段階、
前記ワードラインパターンの側面に窒化膜スペーサを形成する段階、
前記ワードラインパターンの上部に平坦化された層間絶縁膜層を形成する段階、
前記層間絶縁膜を基板が露出するまでエッチングしてコンタクトホールを形成する段階、
前記コンタクトホールが形成された層間絶縁膜の全面に対しシリコン層を形成する段階、及び
溶媒と溶媒内に分散された研磨剤を含むスラリー組成物において、請求項１〜１４の何れか１項に記載の酸化膜用ＣＭＰスラリー組成物を利用し、前記窒化膜ハードマスク層が露出するまで前記シリコン層及び層間絶縁膜層に対し、ＣＭＰ工程を行う段階を含む半導体素子の金属配線コンタクトプラグの形成方法。
【請求項１６】
前記ワードライン用導電体はドーピングシリコン、ポリシリコン、タングステン、タングステンナイトライド、タングステンシリサイド及びチタニウムシリサイドでなる群から選択される一つの導電体であることを特徴とする請求項１５に記載の半導体素子の金属配線コンタクトプラグの形成方法。
【請求項１７】
前記ワードラインパターンは、四塩化炭素又は塩素ガスを利用したエッチング工程で形成されることを特徴とする請求項１５に記載の半導体素子の金属配線コンタクトプラグの形成方法。
【請求項１８】
前記スペーサは、ＴＥＯＳ又はシラン系列酸化膜で形成されることを特徴とする請求項１５に記載の半導体素子の金属配線コンタクトプラグの形成方法。
【請求項１９】
前記層間絶縁膜はＢＰＳＧ、ＰＳＧ、ＦＳＧ、ＰＥ−ＴＥＯＳ、ＰＥ−ＳｉＨ４、ＨＤＰ　ＵＳＧ、ＨＤＰ　ＰＳＧ及びＡＰＬオキシドでなる群から選択される一つの絶縁膜であることを特徴とする請求項１５に記載の半導体素子の金属配線コンタクトプラグの形成方法。
【請求項２０】
前記コンタクトホールはＣ４Ｆ８、Ｃ２Ｆ６又はＣ３Ｆ８ソースを利用したエッチング工程で形成されることを特徴とする請求項１５に記載の半導体素子の金属配線コンタクトプラグの形成方法。
【請求項２１】
前記シリコン層は、シラン又はジシランソースを利用するドーピングシリコン又はポリシリコンで形成されることを特徴とする請求項１５に記載の半導体素子の金属配線コンタクトプラグの形成方法。
【請求項２２】
前記ＣＭＰ工程は、ハードパッドを用いて行われることを特徴とする請求項１５に記載の半導体素子の金属配線コンタクトプラグの形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、酸化膜用化学的機械的研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ；以下、「ＣＭＰ」と記す）スラリー組成物及び半導体素子の金属配線コンタクトプラグの形成方法に関し、より詳しくはＨＸＯｎ（このとき、ｎは１〜４の整数）構造の化合物を含む酸化膜用ＣＭＰスラリー組成物、及びこれを利用して多層膜を研磨する場合層間研磨速度の差を減少させて段差を防止することにより、安定したランディングプラグポリ（ｌａｎｄｉｎｇ　ｐｌｕｇ　ｐｏｌｙ）を形成することができる半導体素子の金属配線コンタクトプラグの形成方法に関する。
【０００２】
【従来の技術】
現在、半導体素子は微細化、大容量化及び高集積化のため半導体素子のトランジスタ、ビットライン（ｂｉｔ−ｌｉｎｅ）及びキャパシタ（ｃａｐａｃｉｔｏｒ）等を形成した後、それぞれの素子を電気的に連結することができる金属配線等の多層配線を形成する工程を後続して行うことを必須にしている。
一般に、従来の金属配線を形成するための工程を行う場合、蒸着工程又はエッチング工程を行う前に一種類のスラリーで多層を同時に研磨して平坦化工程を行わなければならない。
【０００３】
しかし、前記のように単一スラリーだけで幾多の層に対する研磨工程を行えばスラリーに対する各層の研磨速度、即ち、研磨選択比が異なるため各層間に段差が形成され、半導体素子の微細化のための後続工程を適用するのが次第に困難になる。
特に、他の層より研磨速度が大きいため多くの段差が発生する層間絶縁膜の上部には、研磨時に発生する各層の研磨副産物とスラリー内の研磨剤残留物等が埋め込まれる。その結果、素子のプラグ間にブリッジが形成される等の欠陥（ｄｅｆｅｃｔ）が発生する。
【０００４】
このような前記従来の工程を図面に基づき詳しく説明するが、半導体素子の工程方法を例に挙げて説明する。
図１に示されているように、従来のワードラインパターン４が形成された平面図の断面（Ａ−Ａ（）部分を介してＬＰＰの形成工程を観察する。
図２に示されているように、半導体基板、即ちシリコン基板１のセル領域にワードライン用導電体層（図示省略）を蒸着し、その上部に窒化膜を利用してハードマスク膜（図示省略）をｔ１（１５００〜３２００Å（オングストローム））の厚さで蒸着した後、順次エッチングしてワードライン用導電体パターン２の上部にハードマスクパターン３が形成されたワードラインパターン４を形成する。
【０００５】
前記パターン結果物の側面にスペーサ５を形成し、結果物の全面に層間絶縁膜７をｔ２（５０００〜８０００Å）の厚さで形成する。その後、層間絶縁膜７を平坦化する。
図３に示されているように、前記平坦化工程で層間絶縁膜７の厚さは最初のｔ２からｔ４（４５００〜７５００Å）の厚さに減少される（ｔ２＞ｔ４）。
セル領域の所定部分にランディングプラグコンタクトマスク（図示省略）を利用してプラグ用コンタクトホール８を形成するエッチング工程を行うが、このときハードマスクパターン３の上部も共にエッチングされて初期のｔ１の厚さからｔ３（１０００〜２５００Å）の厚さに減少される（ｔ１＞ｔ３）。
【０００６】
図４に示されているように、前記エッチング工程でプラグ用コンタクトホール８が形成されない領域ａとコンタクトホールを形成するため層間絶縁膜が除去された領域ｂが発生するが、これを断面（Ｂ−Ｂ（）部分を介して観察する。
図５に示されているように、プラグ用コンタクトホール８を含む結果物の全面にシリコン層９を蒸着する。このとき、前記ａ領域と前記ｂ領域の段差により、シリコン層９もまたｔ５（１０００〜２０００Å）ほどの後続段差を有する。
その後、後続研磨工程でプラグ１１を隔離させるが、このとき除去されなければならない総厚さはｔ６（２２００〜３２００Å）値より大きいのが好ましい。
図６に示されているように、ハードマスクパターン３が露出するまで一般的な酸化膜用スラリー利用したＣＭＰ工程でシリコン層９及び層間絶縁膜７の全面に対するＣＭＰ工程を行いプラグ１１を形成する。
【０００７】
前記ＣＭＰ工程に用いる一般的な酸化膜用スラリーは、コロイダル（ｃｏｌｌｏｉｄａｌ）又はヒューミド（ｆｕｍｅｄ）シリカ（ＳｉＯ２）研磨剤やアルミナ（Ａｌ２Ｏ３）研磨剤を含むｐＨ２〜１２の通常の酸化膜用ＣＭＰスラリーである。
一般に、多層膜を除去するためには膜種類間の研磨速度が類似するスラリーを利用して研磨すべきであるが、従来の工程では前記のような一般的な酸化膜用スラリーを用いるため、層間絶縁膜に対する研磨速度がワードラインハードマスク膜又はシリコン層に比べて３倍以上の高い選択比を有することになる。
そこで、研磨工程後研磨選択比の差によりハードマスク窒化膜パターン３とシリコン層９との間に４００〜５００Åの段差（ｔ７）が発生し、ハードマスク窒化膜パターン３と層間絶縁膜７との間に４６０〜７００Å程度の段差（ｔ８）が発生する。
【０００８】
このとき、ハードマスク窒化膜パターン３に対する段差が相対的に甚だしい層間絶縁膜７の上部には研磨工程で発生する各層の研磨副産物と、スラリー内の研磨剤残留物１５等が埋め込まれる。
図７に示されているように、層間絶縁膜の上部７にはＣＭＰ工程による研磨剤残留物等が埋め込まれてピノキオ欠点１７が発生する。前記ピノキオ欠点１７とは、プラグ１１を分離する工程で発生するもので、窒化膜に対する選択比が高い酸化膜のディッシング（ｄｉｓｈｉｎｇ）が原因となる。
【０００９】
このように発生した段差を断面（Ｃ−Ｃ（）部分を介して観察する。
図８に示されているように、前記酸化膜用ＣＭＰスラリーを利用した研磨工程後、研磨選択比の差により基板１のセル領域に形成されたワードラインパターン４とシリコン層９、またワードラインパターン４と層間絶縁膜７との間に段差が発生することが分かる。
このように従来工程では、単一スラリーを用いた多層研磨工程を行うことにより段差及びピノキオ欠陥が発生し、プラグ間にブリッジが形成して漏洩電流が増加するので、後続工程時に整列誤差（ｍｉｓｓ−ａｌｉｇｎ）が発生して半導体素子の収率が減少する。
【００１０】
従来の場合、多層研磨用ＣＭＰスラリーを製造して用いたことがあるが、例えば、水性媒介物（ａｑｕｅｏｕｓ　ｍｅｄｉｕｍ）、研磨剤、研磨加速剤（ａｂｒａｓｉｏｎ　ａｃｃｅｌｅｒａｔｏｒ）、ａｃｉｄｉｃ　ｃｏｍｐｏｎｅｎｔ及び酸化剤（ｏｘｉｄａｎｔ）を含むＣＭＰスラリーを製造し、ａｃｉｄｉｃ又はｂａｓｉｃ　ｍｅｄｉｕｍ内でシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）及びｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ（ＢＰＳＧ）のような多層誘電膜の研磨速度を向上させることができる研磨方法を開示したことがあり（例えば、特許文献１参照。）、研磨粒子及びカルボキシル基と電子親和基を有する化合物を含むａｑｕｅｏｕｓ　ｍｅｄｉｕｍで構成されるＣＭＰスラリーを製造し、ＳｉＯ２とＳｉＮで構成されている複合膜を研磨するＳＴＩ工程方法を開示したことがある（例えば、特許文献２参照。）。しかし、本発明でのように段差が発生することを防止する酸化膜用ＣＭＰスラリー、及びこれを利用してプラグを形成する金属配線コンタクトプラグの形成方法に対しては記載されたことがない。
【００１１】
【特許文献１】
米国特許第６４３６８３４号明細書
【特許文献２】
米国特許第６４６８９１０号明細書
【００１２】
【発明が解決しようとする課題】
ここに本発明は、前述のような問題点を解決するためになされたもので、各層に対し研磨選択比が類似する酸化膜用ＣＭＰスラリーを提供することにその目的がある。
さらに、本発明は前記酸化膜用ＣＭＰスラリーを利用して安全なプラグを形成する半導体素子の金属配線コンタクトプラグの形成方法を提供することにその目的がある。
【００１３】
【課題を解決するための手段】
請求項１に記載の発明は、溶媒と溶媒内に分散された研磨剤を含む酸化膜用スラリー組成物において、
前記組成物はＨＸＯｎ（このとき、ｎは１〜４の整数）構造の化合物を含むことを特徴とする。
【００１４】
請求項２に記載の発明は、請求項１に記載の酸化膜用ＣＭＰスラリー組成物において、
前記研磨剤は、２０〜３００ｎｍの粒子の大きさを有するコロイダル又はヒューミドシリカであることを特徴とする。
【００１５】
請求項３に記載の発明は、請求項１に記載の酸化膜用ＣＭＰスラリー組成物において、
前記研磨剤は、アルミナであることを特徴とする。
【００１６】
請求項４に記載の発明は、請求項１に記載の酸化膜用ＣＭＰスラリー組成物において、
前記研磨剤は、セリアであることを特徴とする。
【００１７】
請求項５に記載の発明は、請求項１に記載の酸化膜用ＣＭＰスラリー組成物において、
前記酸化膜用ＣＭＰスラリー組成物は、ｐＨ７以下であることを特徴とする。
【００１８】
請求項６に記載の発明は、請求項５に記載の酸化膜用ＣＭＰスラリー組成物において、
前記酸化膜用ＣＭＰスラリー組成物は、ｐＨ２〜５であることを特徴とする。
【００１９】
請求項７に記載の発明は、請求項１に記載の酸化膜用ＣＭＰスラリー組成物において、
前記ＨＸＯｎ化合物のＸはＦ、Ｃｌ、Ｂｒ及びＩでなる群から選択されることを特徴とする。
【００２０】
請求項８に記載の発明は、請求項１に記載の酸化膜用ＣＭＰスラリー組成物において、
前記ＨＸＯｎ化合物はＨＣｌＯ、ＨＣｌＯ３、ＨＣｌＯ４、ＨＢｒＯ３、ＨＩＯ３及びＨＩＯ４でなる群から選択されることを特徴とする。
【００２１】
請求項９に記載の発明は、請求項１に記載の酸化膜用ＣＭＰスラリー組成物において、
前記ＨＸＯｎ化合物は、スラリーの総重量に対し０．０１〜１０ｗｔ％で含まれることを特徴とする。
【００２２】
請求項１０に記載の発明は、請求項９に記載の酸化膜用ＣＭＰスラリー組成物において、
前記ＨＸＯｎ化合物は、スラリーの総重量に対し０．１〜５ｗｔ％で含まれることを特徴とする。
【００２３】
請求項１１に記載の発明は、請求項１に記載の酸化膜用ＣＭＰスラリー組成物において、
前記酸化膜用ＣＭＰスラリー組成物は、窒化膜：酸化膜の研磨選択比が１：１〜１：３であることを特徴とする。
【００２４】
請求項１２に記載の発明は、請求項１に記載の酸化膜用ＣＭＰスラリー組成物において、
前記酸化膜用ＣＭＰスラリー組成物は、窒化膜：酸化膜の研磨選択比が１：１〜１：２であることを特徴とする。
【００２５】
請求項１３に記載の発明は、請求項１に記載の酸化膜用ＣＭＰスラリー組成物において、
前記酸化膜用ＣＭＰスラリー組成物は、シリコン層：酸化膜の研磨選択比が１：１〜１：３であることを特徴とする。
【００２６】
請求項１４に記載の発明は、請求項１に記載の酸化膜用ＣＭＰスラリー組成物において、
前記酸化膜用ＣＭＰスラリー組成物は、シリコン層：酸化膜の研磨選択比が１：１〜１：２であることを特徴とする。
【００２７】
請求項１５に記載の発明は、請求項１〜１４の何れか１項に記載の酸化膜用ＣＭＰスラリー組成物を利用した半導体素子の金属配線コンタクトプラグの形成方法において、
半導体基板の上部にワードライン用導電体を蒸着する段階、
前記ワードライン用導電体の重畳部分にハードマスク窒化膜を蒸着してワードラインパターンを形成する段階、
前記ワードラインパターンの側面に窒化膜スペーサを形成する段階、
前記ワードラインパターンの上部に平坦化された層間絶縁膜層を形成する段階、
前記層間絶縁膜を基板が露出するまでエッチングしてコンタクトホールを形成する段階、
前記コンタクトホールが形成された層間絶縁膜の全面に対しシリコン層を形成する段階、及び
溶媒と溶媒内に分散された研磨剤を含むスラリー組成物において、請求項１〜１４の何れか１項に記載の酸化膜用ＣＭＰスラリー組成物を利用し、前記窒化膜ハードマスク層が露出するまで前記シリコン層及び層間絶縁膜層に対し、ＣＭＰ工程を行う段階を含む。
【００２８】
請求項１６に記載の発明は、請求項１５に記載の半導体素子の金属配線コンタクトプラグの形成方法において、
前記ワードライン用導電体はドーピングシリコン、ポリシリコン、タングステン、タングステンナイトライド、タングステンシリサイド及びチタニウムシリサイドでなる群から選択される一つの導電体であることを特徴とする。
【００２９】
請求項１７に記載の発明は、請求項１５に記載の半導体素子の金属配線コンタクトプラグの形成方法において、
前記ワードラインパターンは、四塩化炭素又は塩素ガスを利用したエッチング工程で形成されることを特徴とする。
【００３０】
請求項１８に記載の発明は、請求項１５に記載の半導体素子の金属配線コンタクトプラグの形成方法において、
前記スペーサは、ＴＥＯＳ又はシラン系列酸化膜で形成されることを特徴とする。
【００３１】
請求項１９に記載の発明は、請求項１５に記載の半導体素子の金属配線コンタクトプラグの形成方法において、
前記層間絶縁膜はＢＰＳＧ、ＰＳＧ、ＦＳＧ、ＰＥ−ＴＥＯＳ、ＰＥ−ＳｉＨ４、ＨＤＰ　ＵＳＧ、ＨＤＰ　ＰＳＧ及びＡＰＬオキシドでなる群から選択される一つの絶縁膜であることを特徴とする。
【００３２】
請求項２０に記載の発明は、請求項１５に記載の半導体素子の金属配線コンタクトプラグの形成方法において、
前記コンタクトホールはＣ４Ｆ８、Ｃ２Ｆ６又はＣ３Ｆ８ソースを利用したエッチング工程で形成されることを特徴とする。
【００３３】
請求項２１に記載の発明は、請求項１５に記載の半導体素子の金属配線コンタクトプラグの形成方法において、
前記シリコン層は、シラン又はジシランソースを利用するドーピングシリコン又はポリシリコンで形成されることを特徴とする。
【００３４】
請求項２２に記載の発明は、請求項１５に記載の半導体素子の金属配線コンタクトプラグの形成方法において、
前記ＣＭＰ工程は、ハードパッドを用いて行われることを特徴とする。
【００３５】
【発明の実施の形態】
以下、本発明を図面を参照しながら詳しく説明する。
【００３６】
本発明では、溶媒と溶媒内に分散された研磨剤を含むスラリー組成物において、ＨＸＯｎ（このとき、ｎは１〜４の整数）構造の化合物を含む酸化膜用ＣＭＰスラリー組成物を提供する。
前記スラリー組成物の溶媒は蒸留水又は超純水を用い、研磨剤は２０〜３００ｎｍの粒子の大きさを有するコロイダル又はヒューミド型のシリカ、アルミナ又はセリア（ＣｅＯ２）を含む。
【００３７】
このとき、前記シリカはスラリーの総重量に対し１５〜２５ｗｔ％で含まれ、アルミナはスラリーの総重量に対し５〜１５ｗｔ％で含まれ、セリアはスラリーの総重量に対し５〜１５ｗｔ％で含まれるのが好ましい。
【００３８】
前記スラリーのｐＨは７以下、好ましくはｐＨ２〜５である。
前記ＨＸＯｎ化合物のＸはＦ、Ｃｌ、Ｂｒ又はＩのようなハロゲン元素であり、ＨＩＯ４、ＨＣｌＯ、ＨＣｌＯ３、ＨＣｌＯ４、ＨＢｒＯ３又はＨＩＯ３等を例に挙げることができ、好ましくはＨＩＯ４を用いる。
前記ＨＸＯｎ化合物は、スラリーの総重量に対し０．０１〜１０ｗｔ％、好ましくは０．１〜５ｗｔ％を含む。
【００３９】
一般に、酸性スラリーに対する酸化膜とシリコン層に対する研磨選択比は窒化膜に比べて低い。
このとき、前記ＨＸＯｎ化合物は本発明に係る酸化膜用ＣＭＰスラリー内に含まれて窒化膜の研磨選択比は高めながら、酸化膜の研磨選択比を低めるｐＨ調節剤として用いることができる。
即ち、本発明に係る酸化膜用ＣＭＰスラリー組成物は前記ＨＸＯｎ化合物を含むことにより、窒化膜ハードマスク層に対し酸化膜で形成された層間絶縁膜層の研磨選択比は１：３、好ましくは１：２であり、シリコン層に対する酸化膜の研磨選択比は１：３、好ましくは１：２である。
【００４０】
さらに、前記ＨＸＯｎ化合物は本発明に係る酸化膜用ＣＭＰスラリー内で含まれてシリコン表面に研磨され易い酸化膜を形成させ、シリコン層の研磨速度を高める酸化剤にも用いることができる。
即ち、本発明に係る酸化膜用ＣＭＰスラリー組成物は前記ＨＸＯｎ化合物を含むことにより、単一スラリーだけでも各層の研磨選択比を類似するようにし、類似する速度で研磨できるようにする。
その結果、ＣＭＰ工程を行った後も各層間の段差が発生しないので、従前のような研磨工程時に層間絶縁膜の上部に各層の研磨副産物又はスラリー残留物のような汚染物が埋め込まれることを防止することができる。
【００４１】
さらに、本発明では前記本発明に係るＨＸＯｎ化合物を含む酸化膜用ＣＭＰスラリーを利用し、半導体基板の上部にワードライン用導電体を蒸着する段階、
前記ワードライン用導電体の重畳部分にハードマスク窒化膜を蒸着してワードラインパターンを形成する段階、
前記ワードラインパターンの側面に窒化膜スペーサを形成する段階、
前記ワードラインパターンの上部に平坦化された層間絶縁膜層を形成する段階、
前記層間絶縁膜を基板が露出するまでエッチングしてコンタクトホールを形成する段階、
前記コンタクトホールが形成された層間絶縁膜の全面に対しシリコン層を形成する段階、及び
溶媒と溶媒内に分散された研磨剤を含むスラリー組成物において、ＨＸＯｎ構造の化合物を含む本発明に係る酸化膜用ＣＭＰスラリー組成物を利用し、前記ハードマスク窒化膜が露出するまで前記シリコン層及び層間絶縁膜層に対するＣＭＰ工程を行う段階を含む半導体素子の金属配線コンタクトプラグの形成方法を提供する。
前記層間絶縁膜は、酸化膜を利用して形成するのが好ましい。
【００４２】
図９に示されているように、シリコン基板１１１の上部にワードライン用導電体（図示省略）を蒸着し、その上部に窒化膜を利用してハードマスク層（図示省略）をｔ９（１５００〜３０００Å）の厚さで蒸着した後、順次エッチングしてワードライン用導電体パターン１１２の上部にハードマスクパターン１１３を有するワードラインパターン１１４を形成する。
【００４３】
このとき、前記ワードライン用導電体はドーピングシリコン、ポリシリコン、タングステン（Ｗ）、タングステンナイトリド（ＷＮ）、タングステンシリサイド（ＷＳｉＸ）、又はチタニウムシリサイド（ＴｉＳｉＸ）等で形成するのが好ましい。
その後、ゲート酸化膜に対し高選択比を有するよう四塩化炭素（ＣＣｌ４）又は塩素（Ｃｌ２）等のような塩素（ｃｈｌｏｒｉｎｅ）ガスをソースに用いるプラズマエッチング工程でワードラインパターン１１４を形成する。
【００４４】
ワードラインパターン１１４の形成後、ＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙｓｉｌｉｃａｔｅ　ｇｌａｓｓ）又はシラン系列酸化膜（ｓｉｌａｎｅ（ＳｉＨ４）−ｂａｓｅ　ｏｘｉｄｅ）をＬＰ化学気相蒸着法（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ　ＣＶＤ）で蒸着した後、全面エッチングしてワードラインパターン１１４の側面に酸化膜スペーサ１１５を形成する。
【００４５】
前記結果物の全面にＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）、ＦＳＧ（ｆｌｕｏｒｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ　ｅｎｈａｎｃｅｄ　ｔｅｔｒａｅｔｈｏｘｙｓｉｌｉｃａｔｅ　ｇｌａｓｓ）、ＰＥ−ＳｉＨ４（ｐｌａｓｍａ　ｅｎｈａｎｃｅｄ−ｓｉｌａｎｅ）、ＨＤＰ　ＵＳＧ（ｈｉｇｈ　ｄｅｎｓｉｔｙ　ｐｌａｓｍａ　ｕｎｄｏｐｅｄ　ｓｉｌｉｃａｔｅ　ｇｌａｓｓ）、ＨＤＰ　ＰＳＧ（ｈｉｇｈ　ｄｅｎｓｉｔｙ　ｐｌａｓｍａ　ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）又はＡＰＬ（ａｔｏｍｉｃ　ｐｌａｎａｒｉｚａｔｉｏｎ　ｌａｙｅｒ）オキシド、好ましくはＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）をソースにｔ１０（５０００〜８０００Å）の厚さほど酸化膜を蒸着して層間絶縁膜１１７を形成した後、後続工程のため平坦化する。
【００４６】
図１０に示されているように、前記平坦化工程で層間絶縁膜１１７の厚さは最初のｔ１０からｔ１２（４５００〜７５００Å）の厚さに減少される（ｔ１０＞ｔ１２）。
セル領域の所定部分にランディングプラグコンタクトマスク（図示省略）を利用してプラグ用コンタクトホール１１８を形成するエッチング工程を行うが、このときハードマスクパターン１１３の上部も共にエッチングされ、初期のｔ９の厚さからｔ１１（１０００〜２５００Å）の厚さに減少される（ｔ９＞ｔ１１）。
【００４７】
前記エッチング工程は、窒化膜に対する選択比が高いＣ４Ｆ８、Ｃ２Ｆ６又はＣ３Ｆ８、好ましくはＣ４Ｆ８ソースを利用した自己整合コンタクト（ｓｅｌｆ−ａｌｉｇｎｅｄ　ｃｏｎｔａｃｔ；ＳＡＣ）工程で行われる。
図１１に示されているように、プラグ用コンタクトホール１１８を含む結果物の全面にシリコン層１１９を蒸着する。このとき、コンタクトホールが形成されていない領域と、コンタクトホールを形成するため層間絶縁膜を除去した領域の段差により、シリコン層１１９もまたｔ１３（１０００〜２０００Å）ほどの後続段差を有する。
【００４８】
前記シリコン層は、シラン（ＳｉＨ４）又はジシラン（Ｓｉ２Ｈ６）ソースを利用したドーピングシリコン又はポリシリコンで形成されるのが好ましい。
その後、後続研磨工程でプラグ１２１を隔離させるが、このとき除去されなければならない総厚さはｔ１４（２２００〜３２００Å）値より大きいのが好ましい。
図１２に示されているように、ハードマスクパターン１１３が露出するまで本発明に係るＨＸＯｎ化合物を含むスラリーを利用してシリコン層１１９及び層間絶縁膜１１７に対するＣＭＰ工程を行うことによりプラグ１２１を隔離させる。
【００４９】
前記ＣＭＰ工程は、研磨パッドとしてハードパッドを用いるのが好ましく、前記ＣＭＰ研磨条件は研磨圧力２〜６ｐｓｉ及びテーブル回転数１０〜７００ｒｐｍで行う。
このとき、テーブル回転数はＣＭＰ装備の運動方式に従い印加する回転数を変化させて適用するが、例えばＲｏｔａｒｙ　ｔｙｐｅの運動方式の場合１０〜２００ｒｐｍ範囲で行うのが好ましく、Ｏｒｂｉｔａｌ　ｔｙｐｅの運動方式の場合１００〜７００ｒｐｍ範囲でテーブル回転数を指定するのが好ましい。
さらに、Ｌｉｎｅａｒ　ｔｙｐｅの運動方式の場合１００〜７００ｆｐｍ（ｆｅｅｔ　ｐｅｒ　ｍｉｎｕｔｅ）範囲であるのが好ましい。
【００５０】
その結果、前記ＣＭＰ工程後も各層間の段差が発生しない平坦な面を得ることができるので、前記層間絶縁膜層の上部は汚染されず、研磨後もｔ１５（５００〜１５００Å）の厚さのハードマスク層を得ることができる。
【００５１】
【実施例】
以下、本発明を実施例に基づき詳しく説明する。但し、実施例は発明を例示するだけのもので、本発明が下記の実施例により限定されるのではない。
【００５２】
Ｉ．本発明に係るスラリーの製造
製造例１．
研磨剤としてコロイダルシリカを２０ｗｔ％含んでいる酸化膜用ＣＭＰスラリー　９５ｗｔ％にＨＣｌＯ４　５ｗｔ％が凝集しないよう攪拌しながら添加した後、混合物が完全に混合され安定化するまで約３０分間さらに攪拌して本発明に係るスラリーを製造した。
【００５３】
製造例２．
研磨剤としてヒューミドシリカを１５ｗｔ％含んでいる酸化膜用ＣＭＰスラリー　９０ｗｔ％にＨＣｌＯ３　１ｗｔ％が凝集しないよう攪拌しながら添加し、蒸留水を９ｗｔ％添加したあと混合物が完全に混合され安定化するまで約３０分間さらに攪拌して本発明に係るスラリーを製造した。
【００５４】
製造例３．
研磨剤としてアルミナを１０ｗｔ％含んでいる酸化膜用ＣＭＰスラリー　８０ｗｔ％にＨＢｒＯ３　１０ｗｔ％が凝集しないよう攪拌しながら添加し、蒸留水を１０ｗｔ％さらに添加したあと混合物が完全に混合され安定化するまで約３０分間さらに攪拌して本発明に係るスラリーを製造した。
【００５５】
製造例４．
研磨剤としてセリアを１ｗｔ％含んでいる酸化膜用ＣＭＰスラリー　９０ｗｔ％にＨＣｌＯ　５ｗｔ％が凝集しないよう攪拌しながら添加し、蒸留水を５ｗｔ％さらに添加したあと混合物が完全に混合され安定化するまで約３０分間さらに攪拌して本発明に係るスラリーを製造した。
【００５６】
ＩＩ．本発明に係るスラリーを利用した半導体素子の製造
実施例１．
プラグ用コンタクトホールを含む結果物の全面にシリコン層を蒸着した後、層間絶縁膜が露出するまで一般的な酸化膜用スラリーを利用したＣＭＰ工程を行った。
前記結果物に対し、前記製造例１から得られた本発明に係るスラリー組成物を利用し、Ｏｒｂｉｔａｌ運動方式の研磨装備の下で研磨圧力３ｐｓｉ及びテーブル回転数６００ｒｐｍの条件でハードマスク窒化膜が露出するまでシリコン層と層間絶縁膜に対しＣＭＰ工程を行った。
前記ＣＭＰ工程後も各層間に段差が発生せず、層間絶縁膜も汚染されない安定した金属配線コンタクトプラグを形成することができる。
【００５７】
実施例２．
プラグ用コンタクトホールを含む結果物の全面にシリコン層を蒸着した後、層間絶縁膜が露出するまで一般的な酸化膜用スラリーを利用したＣＭＰ工程を行った。
前記結果物に対し、前記製造例２から得られた本発明に係るスラリー組成物を利用し、Ｏｒｂｉｔａｌ運動方式の研磨装備の下で研磨圧力３ｐｓｉ及びテーブル回転数６００ｒｐｍの条件でハードマスク窒化膜が露出するまでシリコン層と層間絶縁膜に対しＣＭＰ工程を行った。
前記ＣＭＰ工程後も各層間に段差が発生せず、層間絶縁膜も汚染されない安定した金属配線コンタクトプラグを形成することができる。
【００５８】
実施例３．
プラグ用コンタクトホールを含む結果物の全面にシリコン層を蒸着した後、層間絶縁膜が露出するまで一般的な酸化膜用スラリーを利用したＣＭＰ工程を行った。
前記結果物に対し、前記製造例３から得られた本発明に係るスラリー組成物を利用し、Ｏｒｂｉｔａｌ運動方式の研磨装備の下で研磨圧力３ｐｓｉ及びテーブル回転数６００ｒｐｍの条件でハードマスク窒化膜が露出するまでシリコン層と層間絶縁膜に対しＣＭＰ工程を行った。
前記ＣＭＰ工程後も各層間に段差が発生せず、層間絶縁膜も汚染されない安定した金属配線コンタクトプラグを形成することができる。
【００５９】
実施例４．
プラグ用コンタクトホールを含む結果物の全面にシリコン層を蒸着した後、層間絶縁膜が露出するまで一般的な酸化膜用スラリーを利用したＣＭＰ工程を行った。
前記結果物に対し、前記製造例４から得られた本発明に係るスラリー組成物を利用し、Ｏｒｂｉｔａｌ運動方式の研磨装備の下で研磨圧力３ｐｓｉ及びテーブル回転数６００ｒｐｍの条件でハードマスク窒化膜が露出するまでシリコン層と層間絶縁膜に対しＣＭＰ工程を行った。
前記ＣＭＰ工程後も各層間に段差が発生せず、層間絶縁膜も汚染されない安定した金属配線コンタクトプラグを形成することができる。
【００６０】
【発明の効果】
上述のように、本発明に係るＨＸＯｎ化合物を含む酸化膜用ＣＭＰスラリー及びこれを利用したＣＭＰ工程は、各層の研磨選択比を類似にして研磨後にも段差が発生することを防止することができる。
それだけでなく、層間絶縁膜層の上部に各層の研磨副産物とスラリー残留物が埋め込まれて汚染されることを防止するので、ワードライン配線とストレージノードコンタクト（ｓｔｏｒａｇｅ　ｎｏｄｅ　ｃｏｎｔａｃｔ）と間に発生するブリッジを防止することができ、漏洩電流及び後続工程の整列誤差を減少させて半導体素子の収率を向上させることができる。
【図面の簡単な説明】
【図１】従来のＣＭＰ工程で半導体素子を製造する方法を示す概略図である。
【図２】従来のＣＭＰ工程で半導体素子を製造する方法を示す概略図である。
【図３】従来のＣＭＰ工程で半導体素子を製造する方法を示す概略図である。
【図４】従来のＣＭＰ工程で半導体素子を製造する方法を示す概略図である。
【図５】従来のＣＭＰ工程で半導体素子を製造する方法を示す概略図である。
【図６】従来のＣＭＰ工程で半導体素子を製造する方法を示す概略図である。
【図７】従来の方法によるプラグ分離工程後の断面図である。
【図８】従来の方法によるプラグ分離工程後の断面図である。
【図９】本発明に係るスラリーを利用したＣＭＰ工程で半導体素子のコンタクトプラグを形成する方法を示す概略図である。
【図１０】本発明に係るスラリーを利用したＣＭＰ工程で半導体素子のコンタクトプラグを形成する方法を示す概略図である。
【図１１】本発明に係るスラリーを利用したＣＭＰ工程で半導体素子のコンタクトプラグを形成する方法を示す概略図である。
【図１２】本発明に係るスラリーを利用したＣＭＰ工程で半導体素子のコンタクトプラグを形成する方法を示す概略図である。
【符号の説明】
１、１１１　　基板
２、１１２　　ワードライン用導電体パターン
３、１１３　　ハードマスク窒化膜パターン
４、１１４　　ワードラインパターン
５、１１５　　スペーサ
７、１１７　　層間絶縁膜
８、１１８　　プラグ用コンタクトホール
９、１１９　　シリコン層
１１、１２１　プラグ
１７　　　　　ピノキオ欠点
【図１】
2004064072.tif 000003
【図２】
2004064072.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004064072.tif 000012
【図１１】
2004064072.tif 000013
【図１２】
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