(57)【要約】【課題】半導体受光素子に関し、超高速動作、高量子効率を実現することに加えて、信頼性、製造性を向上する。【解決手段】光吸収層３の一方の側に電子７が高速度で走行できる電界を印加した低電界領域２を設けるとともに、他方の側に正孔８が高速度で走行できる電界を印加した高電界領域４を形成し、低電界領域２及び高電界領域４においてアバランシェ現象によるキャリアの増減が無いように構成した半導体受光素子の光吸収層３として、ｎ型にドープした半導体層を用いる。【選択図】　　　　　図１
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【特許請求の範囲】
【請求項１】
光吸収層の一方の側に電子が高速度で走行できる電界を印加した低電界領域を設けるとともに、他方の側に正孔が高速度で走行できる電界を印加した高電界領域を形成し、前記低電界領域及び高電界領域においてアバランシェ現象によるキャリアの増減が無いように構成した半導体受光素子において、前記光吸収層として、ｎ型にドープした半導体層を用いたことを特徴とする半導体受光素子。
【請求項２】
上記低電界領域及び高電界領域を、導電型決定不純物がドープされていない真性半導体層で構成したことを特徴とする請求項１記載の半導体受光素子。
【請求項３】
上記光吸収層とその両側に設けた真性半導体層との間に、前記光吸収層から前記真性半導体層に向かってエネルギーバンドギャップが連続的に変化する層を導入したことを特徴とする請求項２記載の半導体受光素子。
【請求項４】
上記光吸収層の両側に設けた真性半導体層のエネルギーバンドギャップが、前記光吸収層との界面から離れるにしたがって連続的またはステップ的に大きくなっていることを特徴とする請求項２記載の半導体受光素子。
【請求項５】
上記低電界領域の上記光吸収層と接する側と反対側にｎ型半導体層を設けるとともに、上記高電界領域の前記光吸収層と接する側と反対側にｐ型半導体層を設けたことを特徴とする請求項１乃至４のいずれか１項に記載の半導体受光素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体受光素子に関するものであり、特に、高速光通信網に用いるｐｉｎフォトダイオードの超高速動作、高量子効率を実現することに加えて信頼性、製造性を良好にするための構成に特徴のある半導体受光素子に関するものである。
【０００２】
【従来の技術】
近年の光通信の高度化、高速化に伴い、その情報伝送速度として４０ＧＨｚ以上が要求されてきており、また、単位時間当たりの情報伝送量が大きくなるため、素子単体に対する信頼性もより高いものが要求されてきている。
【０００３】
このような状況で、４０ＧＨｚ以上の動作速度を実現できる半導体受光素子としては、ｐｉｎフォトダイオードがあげられるが、このｐｉｎ接合構造のものでも多くの改良を加えなければ、十分な信頼性、製造性を実現できない。
【０００４】
ここで、従来、提案されている各種のｐｉｎフォトダイオードを説明する。
図５参照
図５は従来のｐｉｎフォトダイオードのバンドダイヤグラムであり、光吸収層として、厚さＬが、例えば、０．３μｍのアンドープのｉ型ＩｎＧａＡｓ光吸収層３２を用いるフォトダイオードであり、このｉ型ＩｎＧａＡｓ光吸収層３２において電子３４と正孔３５が発生し、これらが夫々ｐ型ＩｎＰ層３３及びｎ型ＩｎＰ基板３１を介してｐ側電極及びｎ側電極（いずれも図示を省略）へ走行するものである。
【０００５】
図６参照
図６は従来の他のｐｉｎフォトダイオードのバンドダイヤグラムであり、光吸収層としてｐ型ＩｎＧａＡｓ光吸収層３７を用いるとともに、ｎ側に、厚さＬがｐ型ＩｎＧａＡｓ光吸収層３７の厚さの１〜５倍のｉ型ＩｎＰ電子走行層３６を設けて電子３４のみを走行させる構造としたものである。
【０００６】
図７参照
図７は従来のさらに他のｐｉｎフォトダイオードのバンドダイヤグラムであり、光吸収層としてｉ型ＩｎＧａＡｓ光吸収層３２を用い、ｎ側にｉ型ＩｎＰ電子走行層３６を設けるとともに、ｐ側にｉ型ＩｎＰ正孔走行層３８を設けて、電子３４と正孔３５が同時にｐ側電極及びｎ側電極（いずれも図示を省略）に到達するようにするとともに、素子容量をより低減したものである。
この場合、ｉ型ＩｎＰ電子走行層３６の厚さＬＬ　は、ｉ型ＩｎＰ正孔走行層３８の厚さＬＨ　の１〜５倍になるようにしている。
【０００７】
この様なｐｉｎフォトダイオードにおいて、超高速動作を実現するには、この電子や正孔の電極への走行時間を小さくする必要があり、そのためには、光吸収層やキャリア走行層をできる限り薄くするとともに、光の入射方向を光吸収層に平行な方向にすること、即ち、エッジ入射構造にすることが一般に行われ、これによって高い量子効率の受光素子が実現されている。
【０００８】
一方、超高速動作を実現するために光吸収層やキャリア走行層を薄くすれば、電極間容量が増大し、この容量Ｃと負荷抵抗ＲによるＣＲ制限で応答速度が劣化するので超高速になればなるほど、電極間容量を減少するために、接合面積の小さい受光素子を開発しなければならない。
【０００９】
【発明が解決しようとする課題】
しかし、従来提案されている各種のｐｉｎフォトダイオードにおいて、応答速度５０ＧＨｚ以上を実現しようとすると、極微細加工が要求され、安定に製造供給することが困難になるという問題がある。
【００１０】
例えば、図５に示したｐｉｎフォトダイオードにおいては、おおむねドリフト速度の遅い正孔によって応答速度が律則され、とくに、電子の速度電界特性において電子が高速で走行するところで素子設計することが困難であるという問題がある。
【００１１】
また、図６に示したｐｉｎフォトダイオードにおいては、上記の点を考慮して、走行速度の遅い正孔をキャリア走行層に注入しないようにし、電子のみを走行させるように工夫しているが、光吸収層をｐ型半導体としているために電子は拡散でキャリア走行層まで移動しなければならず、応答速度を劣化させないためにはより光吸収層を薄くしなければならないという問題がある。
【００１２】
また、ｐ側電極への電子の拡散防止のためのバリア層が必要であるとともに、光吸収層では電子、正孔が発生しているので正孔を無駄にしていることになる。
【００１３】
さらに、図７に示したｐｉｎフォトダイオードの場合には、光吸収層の両側にキャリア走行層を設けて電子と正孔とが同時に電極に到達するように構成しているが、この場合には、ｉ型ＩｎＰ正孔走行層３８の価電子帯側のエネルギーギャップが正孔３５に対する電位障壁となるので、走行時間がｉ型ＩｎＰ正孔走行層３８だけで決定できないという問題がある。
【００１４】
したがって、本発明は、超高速動作、高量子効率を実現することに加えて、信頼性、製造性を向上することを目的とする。
【００１５】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明するが、図１（ａ）は、本発明の半導体受光素子のバンドダイヤグラムであり、また、図１（ｂ）は、ＩｎＧａＡｓ及びＩｎＰ内の電子と正孔のドリフト速度の電界強度依存性を説明する特性図である。
なお、図における符号１，５は、夫々ｎ型半導体層及びｐ型半導体層である。
【００１６】
図１（ａ）及び（ｂ）参照
上記の目的を達成するため、本発明は、光吸収層３の一方の側に電子７が高速度で走行できる電界を印加した低電界領域２を設けるとともに、他方の側に正孔８が高速度で走行できる電界を印加した高電界領域４を形成し、前記低電界領域２及び高電界領域４においてアバランシェ現象によるキャリアの増減が無いように構成した半導体受光素子において、前記光吸収層３として、ｎ型にドープした半導体層を用いたことを特徴とする。
【００１７】
図１（ｂ）に示すように、電子７は５ｋＶ／ｃｍ近傍の低電界強度においてドリフト速度のピークがあり、一方、正孔８は高電界強度側でドリフト速度が大きくなるので、電子７が走行する領域を低電界領域２とし、正孔８が走行する領域を高電界領とすることによって、入射光６の吸収により光吸収層３で発生した電子７及び正孔８を夫々の最高速度で走行させることができ、これによって、キャリア走行層となる低電界領域２及び高電界領域４を厚くすることができ、その結果、接合容量をより小さくできるので、高速動作が可能になるとともに、製造も容易になる。
【００１８】
なお、この場合、正孔８のドリフト速度は必ずしも最高速度である必要はなく、高電界領域４の電界強度を低電界領域２の電界強度の２倍以上であることが望ましく、それによって、正孔８のドリフト速度が飽和する近傍で動作させることができる。
【００１９】
因に、従来と同じ応答速度を得るためにはキャリア走行層を約５倍の厚さにすることができる。
なお、低電界領域２及び高電界領域４においてアバランシェ現象が生じた場合、入射光６によるキャリアの発生と、アバランシェによるキャリアの発生に時差が生ずるので、４０ＧＨｚ以上の高速応答性を得ることができなくなる。
【００２０】
また、本発明においては、光吸収層３をｎ型半導体層１で構成しているので、半導体受光素子に印加する電圧による電気力線をｎ型の光吸収層３で終端させることができ、印加した電圧を実効的に低電界領域２及び高電界領域４のみに印加することができる。
なお、光吸収層３を真性半導体層で構成した半導体受光素子は、既に出願（必要ならば、特願２００１−３７０９０７参照）しているが、この様な構成と比較して、本発明の場合には、層構造が単純化されると同時に、低電界領域２及び高電界領域４に対する調整の自由度が大きくなる。
【００２１】
この場合、高電界領域４の厚さＬＨ　と低電界領域２の厚さＬＬ　の比を、速度−電界特性において、正孔８の最高速度と電子７の最高速度の比に等しくすることが望ましく、それによって、電子７と正孔８とを同時にｎ側電極及びｐ側電極に夫々到達させることができ、ドリフト速度の小さな正孔８によって応答速度が律則されることがなくなる。
【００２２】
上述の様な低電界領域２及び高電界領域４は、導電型決定不純物がドープされていない真性半導体層で構成することができる。
また、電子７及び正孔８に対する電位障壁を低減するために、光吸収層３とその両側に設けた真性半導体層との間に、光吸収層３から真性半導体層に向かってエネルギーバンドギャップが連続的に変化する層を導入することが望ましい。
【００２３】
或いは、電子７及び正孔８に対する電位障壁を低減するために、光吸収層３の両側に設けた真性半導体層のエネルギーバンドギャップを、光吸収層３との界面から離れるにしたがって連続的またはステップ的に大きくなるようにすることが望ましい。
この場合、真性半導体層のエネルギーバンドギャップが、光吸収層３との界面において前記光吸収層３のエネルギーバンドギャップと等しくなるように構成することが望ましい。
【００２４】
【発明の実施の形態】
ここで、図２を参照して、本発明の第１の実施の形態のｐｉｎフォトダイオードを説明する。
図２（ａ）参照
図２（ａ）は、本発明の第１の実施の形態のｐｉｎフォトダイオードの光の入射方向に沿った概略的断面図であり、まず、ｎ型ＩｎＰ基板１１上に、有機金属気相成長法（ＭＯＶＰＥ法）を用いて、厚さが、例えば、０．３８μｍのｉ型ＩｎＰ層１２、厚さが、例えば、０．３μｍで不純物濃度が１×１０１８ｃｍ−３のｎ型ＩｎＧａＡｓ光吸収層１３、厚さが、例えば０．０８μｍのｉ型ＩｎＰ層１４、厚さが、例えば、０．２μｍで、不純物濃度が１×１０１８ｃｍ−３のｐ型ＩｎＰ層１５、及び、ｐ型ＩｎＧａＡｓキャップ層１６を順次堆積させる。
なお、本明細書においては、ｉ型はアンドープの真性半導体を意味する。
【００２５】
この場合、低電界領域を構成するｉ型ＩｎＰ層１２の厚さＬＬ　＝０．３８μｍと高電界領域を構成するｉ型ＩｎＰ層１４の厚さＬＨ　＝０．０８μｍの比は、上記の図１（ｂ）に示す電子のドリフト速度の最大値と正孔のドリフト速度の最大値の比にほぼ等しくなるように設定している。
【００２６】
次いで、例えば、１０μｍ×７μｍの大きさのＳｉＯ２　膜をマスクとして、異方性エッチングを施すことによって、ｐ型ＩｎＧａＡｓキャップ層１６乃至ｉ型ＩｎＰ層１２をメサエッチングしたのち、ＳｉＯ２　マスクををそのまま選択成長マスクとして用いてメサの周囲にｉ型ＩｎＰ埋込層１７を形成する。
【００２７】
次いで、ＳｉＯ２　マスクを除去したのち、ｐ型ＩｎＧａＡｓキャップ層１６上にＡｕＺｎ／Ａｕからなるｐ側電極１８を設けるとともに、ｎ型ＩｎＰ基板１１の裏面にＡｕＧｅ／Ａｕからなるｎ側電極１９を設けることによって、本発明の第１の実施の形態のｐｉｎフォトダイオードの基本的構成が完成する。
なお、ｉ型ＩｎＰ埋込層１７の光入射面にはＡＲコートを施す。
【００２８】
図２（ｂ）参照
図２（ｂ）は、本発明の第１の実施の形態のｐｉｎフォトダイオードのバンドダイヤグラムであり、ｐ側電極１８とｎ側電極１９との間に印加された電圧Ｖｂ　は、殆どｉ型ＩｎＰ層１２とｉ型ＩｎＰ層１４に印加され、ｉ型ＩｎＰ層１２が低電界領域となるとともに、ｉ型ＩｎＰ層１４が高電界領域となる。
【００２９】
この場合、低電界領域が、図１（ｂ）に示した電子のドリフト速度が最大になる電界Ｅｅ　となるとともに、高電界領域が正孔のドリフト速度が最大になる電界Ｅｈ　（飽和電界）となる電圧Ｖｂ　が印加され、ｎ型ＩｎＧａＡｓ光吸収層１３で発生した電子２０と正孔２１は夫々高速でｎ側電極１９及びｐ側電極１８に向かって走行することなる。
【００３０】
上述の様に、本発明の第１の実施の形態においては、光吸収層をｎ型半導体層によって形成しているので、ｐ側電極１８とｎ側電極１９との間に印加された電圧Ｖｂ　はｎ型ＩｎＧａＡｓ光吸収層１３で終端し、電圧Ｖｂ　は殆どｉ型ＩｎＰ層１２とｉ型ＩｎＰ層１４に印加されることになる。
したがって、高電界領域と低電界領域とが形成されるので、電子２０と正孔２１とを高速で移動させることが可能になる。
【００３１】
次に、図３を参照して、本発明の第２の実施の形態のｐｉｎフォトダイオードを説明するが、この第２の実施の形態においては、光吸収層とｉ型ＩｎＰ層の間にｉ型ＩｎＧａＡｓＰグレーデッド層を設けたものであり、基本的な素子構造は上記の第１の実施の形態と同様であるので、製造工程の説明は省略する。
【００３２】
図３参照
図３は、本発明の第２の実施の形態のｐｉｎフォトダイオードのバンドダイヤグラムであり、ｎ型ＩｎＰ基板１１、厚さが、例えば、０．３４μｍのｉ型ＩｎＰ層１２、厚さが、例えば、０．０４μｍのｉ型ＩｎＧａＡｓＰグレーデッド層２２、厚さが、例えば、０．３μｍで不純物濃度が１×１０１８ｃｍ−３のｎ型ＩｎＧａＡｓ光吸収層１３、厚さが、例えば、０．０４μｍのｉ型ＩｎＧａＡｓＰグレーデッド層２３、厚さが、例えば、０．０４μｍのｉ型ＩｎＰ層１４、厚さが、例えば、０．２μｍで、不純物濃度が１×１０１８ｃｍ−３のｐ型ＩｎＰ層１５、及び、ｐ型ＩｎＧａＡｓキャップ層（図示を省略）からなる。
【００３３】
この場合、ｉ型ＩｎＧａＡｓＰグレーデッド層２３は、ｎ型ＩｎＧａＡｓ光吸収層１３側からｉ型ＩｎＰ層１４に向かって、吸収端波長が１．３μｍから１．１μｍに連続的に変化するように組成が変化するグレーデッド層とする。
【００３４】
一方、ｉ型ＩｎＧａＡｓＰグレーデッド層２２は、ｉ型ＩｎＰ層１２からｎ型ＩｎＧａＡｓ光吸収層１３に向かって、吸収端波長が１．１μｍから１．３μｍに連続的に変化するように組成が変化するグレーデッド層とする。
【００３５】
超高速の受光素子ではわずかなバンド不連続がキャリアの迅速な移動を妨げる可能性があるが、この第２の実施の形態においては、不連続となるｎ型ＩｎＧａＡｓ光吸収層１３とｉ型ＩｎＰ層１２，１４との間にｉ型ＩｎＧａＡｓＰグレーデッド層２２，２３を設けているので電子２０及び正孔２１に対する電位障壁が形成されることがなく、それによって、電子２０及び正孔２１は夫々スムーズにｉ型ＩｎＰ層１２及びｉ型ＩｎＰ層１４側に移動することが可能になる。
【００３６】
次に、図４を参照して、本発明の第３の実施の形態のｐｉｎフォトダイオードを説明するが、この第３の実施の形態においては、第１の実施の形態における電子走行層となるｉ型ＩｎＰ層１２をｉ型ＩｎＧａＡｓＰグレーデッド層２４に置き換えるとともに、正孔走行層となるｉ型ＩｎＰ層１４をｉ型ＩｎＧａＡｓＰグレーデッド層２５に置き換えたものであり、基本的な素子構造は上記の第１の実施の形態と同様であるので、製造工程の説明は省略する。
【００３７】
図４参照
図４は、本発明の第３の実施の形態のｐｉｎフォトダイオードのバンドダイヤグラムであり、ｎ型ＩｎＰ基板１１、厚さが、例えば、０．３８μｍのｉ型ＩｎＧａＡｓＰグレーデッド層２４、厚さが、例えば、０．３μｍで不純物濃度が１×１０１８ｃｍ−３のｎ型ＩｎＧａＡｓ光吸収層１３、厚さが、例えば、０．０８μｍのｉ型ＩｎＧａＡｓＰグレーデッド層２５、厚さが、例えば、０．２μｍで、不純物濃度が１×１０１８ｃｍ−３のｐ型ＩｎＰ層１５、及び、ｐ型ＩｎＧａＡｓキャップ層（図示を省略）からなる。
【００３８】
この場合、ｉ型ＩｎＧａＡｓＰグレーデッド層２５は、ｎ型ＩｎＧａＡｓ光吸収層１３側からｐ型ＩｎＰ層１５に向かって、吸収端波長が１．３μｍから１．１μｍに連続的に変化するように組成が変化するグレーデッド層とする。
【００３９】
一方、ｉ型ＩｎＧａＡｓＰグレーデッド層２４は、ｎ型ＩｎＰ基板１１からｎ型ＩｎＧａＡｓ光吸収層１３に向かって、吸収端波長が１．１μｍから１．３μｍに連続的に変化するように組成が変化するグレーデッド層とする。
【００４０】
この本発明の第３の実施の形態においては、低電界領域及び高電界領域自体をｉ型ＩｎＧａＡｓＰグレーデッド層２４，２５で構成しているので、電子２０及び正孔２１に対する電位障壁が形成されることがなく、それによって、電子２０及び正孔２１は夫々スムーズにｎ型ＩｎＰ基板１１側及びｐ型ＩｎＰ層１５側に移動することが可能になる。
【００４１】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載した構成に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態の説明においては、ＩｎＧａＡｓ／ＩｎＰ系のｐｉｎフォトダイオードとして説明しているが、ＩｎＧａＡｓ／ＩｎＰ系に限られるものではなく、ＧａＡｓ／ＡｌＧａＡｓ系等の他のＩＩＩ−Ｖ族化合物半導体にも適用されるものである。
【００４２】
また、上記の第２の実施の形態においては、低電界領域側及び高電界領域側の双方にｉ型ＩｎＧａＡｓＰグレーデッド層を設けているが、双方に設ける必要は必ずしもなく、どちらか一方の側のみに設けても良いものである。
【００４３】
また、上記の第３の実施の形態においては、低電界領域及び高電界領域の双方をｉ型ＩｎＧａＡｓＰグレーデッド層で構成しているが、双方をグレーデッド層とする必要はなく、どちらか一方のみをｉ型ＩｎＧａＡｓＰグレーデッド層としても良いものである。
【００４４】
なお、上記第２及び第３の実施の形態におけるグレーデッド層は、必ずしもグレーデッド層である必要はなく、ステップ的に組成が変化する層に置き換えても良いものである。
【００４５】
また、上記の各実施の形態においては、受光部をｉ型ＩｎＰ埋込層で埋め込んだ構造としているが、この埋込部に入射光を受光部に導く光導波路を構成しても良いものである。
【００４６】
さらには、ｉ型埋込層を設けずに、メサ構造そのままにしても良いものであり、その場合には、露出したメサ側面にＡＲコートを施すことが望ましい。
【００４７】
また、上記の各実施の形態においては、光の入射方向を端面側としたエッジ入射構造としているが、エッジ入射構造に限られるものではなく、例えば、ｐ側電極を環状電極として、ｐ型層側から光を入射するように構成しても良いものであり、さらには、ｎ側電極側から光を入射される構成としても良いものである。
【００４８】
また、上記の実施の形態においては、単体のｐｉｎフォトダイオードとして説明しているが、アレイ化したｐｉｎフォトダイオードアレイにも適用されるものであり、さらには、半導体レーザ等の他の光素子と集積化した光集積回路装置にも適用されるものである。
【００４９】
ここで、再び、図１（ａ）を参照して、改めて本発明の詳細な特徴を説明する。
再び、図１（ａ）参照
（付記１）　光吸収層の一方の側に電子７が高速度で走行できる電界を印加した低電界領域２を設けるとともに、他方の側に正孔８が高速度で走行できる電界を印加した高電界領域４を形成し、前記低電界領域２及び高電界領域４においてアバランシェ現象によるキャリアの増減が無いように構成した半導体受光素子において、前記光吸収層３として、ｎ型にドープした半導体層を用いたことを特徴とする半導体受光素子。
（付記２）　上記高電界領域４の電界強度が、上記低電界領域２の電界強度の２倍以上であることを特徴とする付記１記載の半導体受光素子。
（付記３）　上記低電界領域２及び高電界領域４を、導電型決定不純物がドープされていない真性半導体層で構成したことを特徴とする付記１または２に記載の半導体受光素子。
（付記４）　上記光吸収層３とその両側に設けた真性半導体層との間に、前記光吸収層３から前記真性半導体層に向かってエネルギーバンドギャップが連続的に変化する層を導入したことを特徴とする付記３記載の半導体受光素子。
（付記５）　上記光吸収層３の両側に設けた真性半導体層のエネルギーバンドギャップが、前記光吸収層３との界面から離れるにしたがって連続的またはステップ的に大きくなっていることを特徴とする付記３記載の半導体受光素子。
（付記６）　上記真性半導体層のエネルギーバンドギャップが、上記光吸収層３との界面において前記光吸収層３のエネルギーバンドギャップと等しくなっていることを特徴とする付記５記載の半導体受光素子。
（付記７）　上記低電界領域２の上記光吸収層３と接する側と反対側にｎ型半導体層１を設けるとともに、上記高電界領域４の前記光吸収層３と接する側と反対側にｐ型半導体層５を設けたことを特徴とする付記１乃至６のいずれか１に記載の半導体受光素子。
【００５０】
【発明の効果】
本発明によれば、光吸収層をｎ型半導体層で構成しているので、素子に印加される電圧の殆どを光吸収層に隣接する真性半導体層に印加することができ、それによって電子走行層を電子のドリフト速度がより大きくなる低電界領域とすることができるので、電子走行層を厚くすることができ、したがって、素子容量を低減できるので光吸収層で発生した電子と正孔を高速で同時で電極に到達させることができるとともに、素子形成が容易になり、ひいては、高速光通信網の普及・発展に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態のｐｉｎフォトダイオードの説明図である。
【図３】本発明の第２の実施の形態のｐｉｎフォトダイオードのバンドダイヤグラムである。
【図４】本発明の第３の実施の形態のｐｉｎフォトダイオードのバンドダイヤグラムである。
【図５】従来のｐｉｎフォトダイオードのバンドダイヤグラムである。
【図６】従来の他のｐｉｎフォトダイオードのバンドダイヤグラムである。
【図７】従来のさらに他のｐｉｎフォトダイオードのバンドダイヤグラムである。
【符号の説明】
１　ｎ型半導体層
２　低電界領域
３　光吸収層
４　高電界領域
５　ｐ型半導体層
６　入射光
７　電子
８　正孔
１１　ｎ型ＩｎＰ基板
１２　ｉ型ＩｎＰ層
１３　ｎ型ＩｎＧａＡｓ光吸収層
１４　ｉ型ＩｎＰ層
１５　ｐ型ＩｎＰ層
１６　ｐ型ＩｎＧａＡｓキャップ層
１７　ｉ型ＩｎＰ埋込層
１８　ｐ側電極
１９　ｎ側電極
２０　電子
２１　正孔
２２　ｉ型ＩｎＧａＡｓＰグレーデッド層
２３　ｉ型ＩｎＧａＡｓＰグレーデッド層
２４　ｉ型ＩｎＧａＡｓＰグレーデッド層
２５　ｉ型ＩｎＧａＡｓＰグレーデッド層
３１　ｎ型ＩｎＰ基板
３２　ｉ型ＩｎＧａＡｓ光吸収層
３３　ｐ型ＩｎＰ層
３４　電子
３５　正孔
３６　ｉ型ＩｎＰ電子走行層
３７　ｐ型ＩｎＧａＡｓ光吸収層
３８　ｉ型ＩｎＰ正孔走行層
【図１】
2004047674.tif 000003
【図２】
2004047674.tif 000004
【図３】
2004047674.tif 000005
【図４】
2004047674.tif 000006
【図５】
2004047674.tif 000007
【図６】
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【図７】
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