(57)【要約】【課題】ＣＰＵのアクセス状況を簡単に把握することができる半導体集積回路を提供すること。【解決手段】ＣＰＵのリセット中にシリアル信号ＳＥＲとして観測対象アドレスデータ及び観測対象ビットデータを観測対象アドレスデータ記憶部２３及び観測対象ビットデータ記憶部２４にそれぞれ記憶させ、観測対象アドレスデータとアドレスバスＡＤＲＢ上のデータが一致したときに、データバスＤＡＴＢ上のデータをレジスタ部２８に記憶させる。そして出力ビット選択部３０は観測対象ビットデータに基づいて、レジスタ部２８に記憶されたデータのビットデータを信号Ｄｎとして選択部３２に出力する。また、変化検出部３１はレジスタ部２８及び２９の記憶するデータを比較し、同値か否かを判断して結果を信号Ｓ４として選択部３２に出力する。選択部３２は信号Ｄｎ或いは信号Ｓ４の何れか一方の信号を外部へ出力する。【選択図】　　図２
2004144608.tif 000002
【特許請求の範囲】
【請求項１】
観測対象アドレスデータ、観測対象ビットデータ及びパワーオンリセット信号が外部から入力可能なように構成されていると共に、アドレスバス及びデータバスと接続される半導体集積回路であって、
前記外部入力される観測対象アドレスデータ及び／又は観測対象ビットデータの立ち上がりエッジ又は立ち下がりエッジを検出してエッジ検出信号を出力するエッジ検出部と、
前記パワーオンリセット信号及び前記エッジ検出信号に基づいてリセット制御信号を出力するリセット制御部と、
前記リセット制御部から前記リセット制御信号が出力されると、前記観測対象アドレスデータを記憶する観測対象アドレスデータ記憶部と、
前記リセット制御部から前記リセット制御信号が出力されると、前記観測対象ビットデータを記憶する観測対象ビットデータ記憶部と、
前記アドレスバス上のデータと前記観測対象アドレスデータ記憶部に記憶されたデータとを比較し、同一であった場合に比較結果信号を出力する比較部と、
前記比較結果信号及び前記観測対象ビットデータ記憶部に記憶されたデータに基づいて、前記データバス上のデータを構成する複数のビットのうちｎビット目（ｎは１以上の整数）のデータをビットデータとして出力する出力ビット選択部と、
を備えることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、
前記データバス上のデータを記憶する複数のレジスタ部と、
前記複数のレジスタ部が記憶するデータを入力し、各レジスタ部の記憶するデータが同一であるか否かを検出して検出結果信号を出力する変化検出部と、
前記観測対象ビットデータ記憶部に記憶されたデータに基づいて、前記出力ビット選択部から出力されるビットデータ又は前記変化検出部から出力される検出結果信号の何れか一方を出力する選択部と、
を更に備え、前記複数のレジスタ部は直列に接続されると共に、初段のレジスタ部が前記データバスと接続し、前記比較部により同一であると判定された際に前記初段のレジスタ部はデータバス上のデータを記憶し、その他のレジスタ部は前段のレジスタ部の出力するデータを記憶することを特徴とする半導体集積回路。
【請求項３】
請求項１又は２に記載の半導体集積回路であって、
前記観測対象アドレスデータ記憶部及び前記観測対象ビットデータ記憶部に記憶されたデータを外部出力する出力部を更に備えることを特徴とする半導体集積回路。
【請求項４】
請求項１〜３の何れか一項に記載の半導体集積回路であって、
前記リセット制御部は、前記パワーオンリセット信号の入力によって第１の所定値までカウント動作を行い、当該カウント動作中に前記エッジ検出信号が入力されると、前記第１の所定値に第２の所定値を加算した値までカウント動作を行い、前記カウント動作が終了すると前記リセット制御信号を出力することを特徴とする半導体集積回路。
【請求項５】
請求項１〜３の何れか一項に記載の半導体集積回路であって、
前記観測対象アドレスデータ及び／又は観測対象ビットデータが外部から入力された後、前記リセット制御部は前記リセット制御信号を出力することを特徴とする半導体集積回路。
【請求項６】
請求項３に記載の半導体集積回路であって、
前記出力部によって前記観測対象アドレスデータ記憶部及び前記観測対象ビットデータ記憶部に記憶されたデータが出力された後、前記リセット制御部は前記リセット制御信号を出力することを特徴とする半導体集積回路。
【請求項７】
請求項１〜６の何れか一項に記載の半導体集積回路であって、
前記リセット制御部によって前記リセット制御信号が出力された後、前記エッジ検出部は前記リセット制御部に対する前記エッジ検出信号の出力を禁止することを特徴とする半導体集積回路。
【請求項８】
請求項１〜７の何れか一項に記載の半導体集積回路と、
前記パワーオンリセット信号を前記半導体集積回路に出力するパワーオンリセット回路部と、
前記アドレスバス及びデータバスと接続され、前記半導体集積回路のリセット制御部から出力されるリセット制御信号を入力するプロセッサと、
を備えることを特徴とする電子回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路及び電子回路に関するものである。
【０００２】
【従来の技術】
開発されたＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ：特定用途向けＩＣ）を実機（例えば、複写機）に載せて動作確認する場合、ＡＳＩＣだけを動作させるのではなく、実機に通常の動作を行わせて対象であるＡＳＩＣの動作確認を行っていた。そして、実機動作中に不具合が生じた場合、基板上の信号をオシロスコープやロジックアナライザ等によって検出し、不具合の原因となっているＡＳＩＣ等を探し出していた。或いはデバッグ用プログラム等をＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ：中央処理装置）に実行させることによって、実機に対して様々な動作を行わせることにより、不具合を検出していた（例えば、特許文献１参照；全請求項に対応。）。
【０００３】
【特許文献１】
特開平６−１７４８０２号公報（第６頁−１６頁、第１図）
【０００４】
【発明が解決しようとする課題】
しかしながら、上述のようなオシロスコープやロジックアナライザ等による確認作業は労力と時間が必要であった。更に、ＣＰＵがデバッグ用プログラムを実行することによって実機を動作させた場合、通常動作に比べ、ＣＰＵのＡＳＩＣに対するアクセスタイミングが変わる可能性がある。そのため、デバッグ用プログラムの実行によっては発生しなかった不具合が、通常動作では発生するといった現象が起こっていた。また、ＣＰＵのＡＳＩＣに対するアクセスタイミングが変わると、ＡＳＩＣから周辺デバイスに出力される信号のタイミング等も変わり、不具合の原因究明が困難になっていた。
【０００５】
本発明の目的は、ＣＰＵからのアクセス状況を簡単に把握することができる半導体集積回路を提供することである。
【０００６】
【課題を解決するための手段】
以上の課題を解決するために、請求項１記載の発明の半導体集積回路は、観測対象アドレスデータ、観測対象ビットデータ及びパワーオンリセット信号が外部から入力可能なように構成されていると共に、アドレスバス及びデータバスと接続される半導体集積回路であって、前記外部入力される観測対象アドレスデータ及び／又は観測対象ビットデータの立ち上がりエッジ又は立ち下がりエッジを検出してエッジ検出信号を出力するエッジ検出部と、前記パワーオンリセット信号及び前記エッジ検出信号に基づいてリセット制御信号を出力するリセット制御部と、前記リセット制御部から前記リセット制御信号が出力されると、前記観測対象アドレスデータを記憶する観測対象アドレスデータ記憶部と、前記リセット制御部から前記リセット制御信号が出力されると、前記観測対象ビットデータを記憶する観測対象ビットデータ記憶部と、前記アドレスバス上のデータと前記観測対象アドレスデータ記憶部に記憶されたデータとを比較し、同一であった場合に比較結果信号を出力する比較部と、前記比較結果信号及び前記観測対象ビットデータ記憶部に記憶されたデータに基づいて、前記データバス上のデータを構成する複数のビットのうちｎビット目（ｎは１以上の整数）のデータをビットデータとして出力する出力ビット選択部と、を備えることを特徴としている。
【０００７】
この請求項１に記載の発明によれば、アドレスバス上のアドレスデータが所定のアドレスデータとなった時のデータバス上のビットデータを出力させることができる。従って、簡単にデータバス上のビットデータを把握することができる。
【０００８】
更に、リセット制御信号を例えばプロセッサに出力されることとすれば、プロセッサがリセット状態の時に観測対象アドレスデータ及び観測対象ビットデータを設定することができる。従って、上記設定を含めたデバッグ用プログラムをプロセッサに実行させる必要がない。また上記設定のために、プロセッサの動作を中断する必要もないため、プロセッサを通常動作させながら、データバス上のビットデータを把握することができる。
【０００９】
請求項２に記載の発明は、請求項１に記載の半導体集積回路であって、前記データバス上のデータを記憶する複数のレジスタ部と、前記複数のレジスタ部が記憶するデータを入力し、各レジスタ部の記憶するデータが同一であるか否かを検出して検出結果信号を出力する変化検出部と、前記観測対象ビットデータ記憶部に記憶されたデータに基づいて、前記出力ビット選択部から出力されるビットデータ又は前記変化検出部から出力される検出結果信号の何れか一方を出力する選択部と、を更に備え、前記複数のレジスタ部は直列に接続されると共に、初段のレジスタ部が前記データバスと接続し、前記比較部により同一であると判定された際に前記初段のレジスタ部はデータバス上のデータを記憶し、その他のレジスタ部は前段のレジスタ部の出力するデータを記憶することを特徴としている。
【００１０】
この請求項２に記載の発明によれば、アドレスバス上のアドレスデータが観測対象アドレスデータ記憶部に記憶されたアドレスデータとなった時のデータバス上のデータをレジスタ部に記憶していき、複数ある各レジスタ部の記憶するデータを比較することができる。即ち、例えば、所定のアドレスに対して書かれるデータが同一か否かを簡単に把握することができる。
【００１１】
請求項３に記載の発明は、請求項１又は２に記載の半導体集積回路であって、前記観測対象アドレスデータ記憶部及び前記観測対象ビットデータ記憶部に記憶されたデータを外部出力する出力部を更に備えることを特徴としている。
【００１２】
この請求項３に記載の発明によれば、観測対象アドレスデータ記憶部及び観測対象ビットデータ記憶部に記憶されたデータを外部に出力することにより、正確に観測対象アドレスデータ及び観測対象ビットデータが設定されたか否かを確認することができる。
【００１３】
請求項４に記載の発明は、請求項１〜３の何れか一項に記載の半導体集積回路であって、前記リセット制御部は、前記パワーオンリセット信号の入力によって第１の所定値までカウント動作を行い、当該カウント動作中に前記エッジ検出信号が入力されると、前記第１の所定値に第２の所定値を加算した値までカウント動作を行い、前記カウント動作が終了すると前記リセット制御信号を出力することを特徴としている。
【００１４】
この請求項４に記載の発明によれば、リセット制御信号を例えばプロセッサに入力することとすれば、観測対象アドレスデータ及び／又は観測対象ビットデータの外部入力を所定時間待機し、更に観測対象アドレスデータ及び／又は観測対象ビットデータの外部入力があった場合は入力が終了するまでの間、プロセッサをリセット状態にすることができる。これにより、観測対象アドレスデータ及び／又は観測対象ビットデータの設定の為に、プロセッサの動作を中断させなくてもよい。また、プロセッサの通常動作前に観測対象アドレスデータ及び／又は観測対象ビットデータの設定を完了させることができるため、設定のためのデバッグ用プログラム等を実行する必要がなく、プロセッサを通常動作させながら回路動作を検証することができる。
【００１５】
請求項５に記載の発明は、請求項１〜３の何れか一項に記載の半導体集積回路であって、前記観測対象アドレスデータ及び／又は観測対象ビットデータが外部から入力された後、前記リセット制御部は前記リセット制御信号を出力することを特徴としている。
【００１６】
この請求項５に記載の発明によれば、リセット制御信号を例えばプロセッサに入力することとすれば、観測対象アドレスデータ及び／又は観測対象ビットデータの外部入力が終了するまでの間、プロセッサをリセット状態にすることができる。これにより、観測対象アドレスデータ及び／又は観測対象ビットデータの設定の為に、プロセッサの動作を中断させなくてもよい。
【００１７】
請求項６に記載の発明は、請求項３に記載の半導体集積回路であって、前記出力部によって前記観測対象アドレスデータ記憶部及び前記観測対象ビットデータ記憶部に記憶されたデータが出力された後、前記リセット制御部は前記リセット制御信号を出力することを特徴としている。
【００１８】
この請求項６に記載の発明によれば、リセット制御信号を例えばプロセッサに入力することとすれば、観測対象アドレスデータ及び／又は観測対象ビットデータが観測対象アドレスデータ記憶部及び観測対象ビットデータ記憶部に記憶され、当該データが外部出力されるまでの間、プロセッサをリセット状態にすることができる。これにより、観測対象アドレスデータ及び／又は観測対象ビットデータの設定の為に、プロセッサの動作を中断させなくてもよい。
【００１９】
請求項７に記載の発明は、請求項１〜６の何れか一項に記載の半導体集積回路であって、前記リセット制御部によって前記リセット制御信号が出力された後、前記エッジ検出部は前記リセット制御部に対する前記エッジ検出信号の出力を禁止することを特徴としている。
【００２０】
この請求項７に記載の発明によれば、リセット制御信号を例えばプロセッサに入力することとすれば、プロセッサのリセット状態を解除した後、外部入力に対してエッジ検出を行わなわず、ノイズの発生等を防ぐことができる。
【００２１】
請求項８に記載の発明の電子回路は、請求項１〜７の何れか一項に記載の半導体集積回路と、前記パワーオンリセット信号を前記半導体集積回路に出力するパワーオンリセット回路部と、前記アドレスバス及びデータバスと接続され、前記半導体集積回路のリセット制御部から出力されるリセット制御信号を入力するプロセッサと、を備えることを特徴としている。
【００２２】
この請求項８記載の発明によれば、請求項１〜７の何れか一項に記載の半導体集積回路が出力するリセット制御信号をプロセッサが入力することにより、リセット制御信号を例えばプロセッサに対する回路リセットを指示する信号とすると、半導体集積回路に観測対象アドレスデータ及び／又は観測対象ビットデータが設定されるまで、プロセッサをリセット状態にすることができる。
【００２３】
従って、観測対象アドレスデータ及び／又は観測対象ビットデータの設定の為に、プロセッサの動作を中断させなくてもよい。また、プロセッサの通常動作前に観測対象アドレスデータ及び／又は観測対象ビットデータの設定を完了させることができるため、設定のためのデバッグ用プログラム等を実行する必要がなく、プロセッサを通常動作させながら電子回路の動作検証を行うことができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図１〜４を参照して説明する。図１は、ＣＰＵ１１がアドレスバスＡＤＲＢ及びデータバスＤＡＴＢを介して周辺デバイス制御多機能ＡＳＩＣ（以下、単に「ＡＳＩＣ」と言う。）１２及び周辺デバイス１３〜１５を制御する為の電子回路の構成を示すブロック図である。同図において、本発明の電子回路は、ＣＰＵ１１、ＡＳＩＣ１２、周辺デバイス１３、１４、１５、リセット回路１６、アドレスバスＡＤＲＢ及びデータバスＤＡＴＢによって構成されている。
【００２５】
ＣＰＵ１１は、ＲＯＭ等（不図示）に記憶されているプログラム等の命令に従って、ライトイネーブル信号ＷＥ、リードイネーブル信号ＯＥ及びチップセレクト信号ＣＳ（出力端子ＣＳ０、ＣＳ１、ＣＳ２・・・から出力される信号を言う。）等の信号をＡＳＩＣ１２に出力する。更に、ＣＰＵ１１はアドレスバスＡＤＲＢやデータバスＤＡＴＢに必要なデータを出力し、ＡＳＩＣ１２、周辺デバイス１３〜１５等の各回路からデータバスＤＡＴＢに対して出力されたデータの処理を行う等の回路各部の動作の制御を行う。また、ＡＳＩＣ１２からのリセット制御信号ＲＳＴが入力される。このリセット制御信号ＲＳＴは、ＣＰＵ１１の内部回路を初期化し、通常動作を開始するか否かを指示するための信号である。
【００２６】
ＡＳＩＣ１２には、ＣＰＵ１１からライトイネーブル信号ＷＥ、リードイネーブル信号ＯＥ及びチップセレクト信号ＣＳが入力される。そして周辺デバイス１３〜１５には、ライトイネーブル信号ＷＲＢ、リードイネーブル信号ＲＤＢ、チップセレクト信号ＣＳＢ１〜３（以下、包括的に「チップセレクト信号ＣＳＢ」と言う。）が出力される。
【００２７】
またＡＳＩＣ１２を構成するシリアル信号制御部１２０は、シリアル転送受信部１２１、シリアル転送送信部（不図示）及び論理部１２２によって構成される。シリアル信号制御部１２０には、外部からシリアル信号ＳＥＲ及びデータバスＤＡＴＢ上のデータＤＡＴＡが入力される。更にＣＰＵ１２には、リセット制御信号ＲＳＴが出力される。シリアル信号制御部１２０、シリアル転送受信部１２１及び論理部１２２の詳細については後述する。
【００２８】
ライトイネーブル信号ＷＲＢ及びリードイネーブル信号ＲＤＢは、周辺デバイス１３〜１５をライトモード或いはリードモードにするための信号であり、周辺デバイス１３〜１５に対して共通の信号として出力される。チップセレクト信号ＣＳＢは、周辺デバイス１３〜１５の動作を開始させる為の信号であり、周辺デバイス１３〜１５のそれぞれに対して出力される。
【００２９】
周辺デバイス１３〜１５は、レジスタ、ＲＯＭまたはＲＡＭ等の記憶装置を備えた半導体素子である。各周辺デバイス１３〜１５には、ＡＳＩＣ１２からのライトイネーブル信号ＷＥＢ、リードイネーブル信号ＲＤＢ及びチップセレクト信号ＣＳＢが入力される。ライトイネーブル信号ＷＥＢが与えられると、チップセレクト信号ＣＳＢによって選択された周辺デバイス１３〜１５の何れかがライトモードとなる。このライトモードでは、選択された周辺デバイス１３〜１５の何れかの記憶装置の、アドレスバスＡＤＲＢ上のアドレスデータＤＡＤＲで指定されるアドレスにデータバスＤＡＴＢ上のデータＤＡＴＡが記憶される。リードイネーブル信号ＲＤＢが与えられると、チップセレクト信号ＣＳＢによって選択された周辺デバイス１３〜１５の何れかがリードモードとなる。このリードモードでは、選択された周辺デバイス１３〜１５の何れかの記憶装置からアドレスバスＡＤＲＢ上のアドレスデータＤＡＤＲで指定されるアドレスの記憶データＤＡＴＡが読み出される。読み出された記憶データＤＡＴＡは、データバスＤＡＴＢに送出される。
リセット回路１６は、ＡＳＩＣ１２、周辺デバイス１３〜１５に対して、パワーオンリセット信号ＰＷＲＳＴを出力する。リセット回路１６からパワーオンリセット信号ＰＷＲＳＴが出力されると、ＡＳＩＣ１２、周辺デバイス１３〜１５の回路内部が初期化される。
【００３０】
図２は、シリアル信号制御部１２０の内部構成を示したブロック図である。シリアル信号制御部１２０は、シリアル転送受信部１２１、論理部１２２及び図示しないシリアル転送送信部によって構成される。
【００３１】
シリアル転送受信部１２１には、外部からのシリアル信号ＳＥＲと、リセット制御部２２からのリセット制御信号ＲＳＴが入力される。リセット制御信号ＲＳＴがアクティブである場合（ＣＰＵ１１がリセット状態である場合）、シリアル転送受信部１２１によってシリアル信号ＳＥＲは観測対象アドレスデータ及び観測対象ビットデータに選別される。そして選別された観測対象アドレスデータ及び観測対象ビットデータは、観測対象アドレスデータ記憶部２３及び観測対象ビットデータ記憶部２４にそれぞれ出力される。
【００３２】
シリアル転送受信部１２１はエッジ検出部２１を有する。リセット制御信号ＲＳＴがアクティブである場合、シリアル信号ＳＥＲの立ち上がりエッジ又は立ち下がりエッジに同期して、エッジ検出部２１からエッジ検出信号ＥＤＧが出力される。
【００３３】
論理部１２２は、リセット制御部２２、観測対象アドレスデータ記憶部２３、観測対象ビットデータ記憶部２４、比較部２５、ロジック２６、２７、レジスタ部２８、２９、出力ビット選択部３０、変化検出部３１及び選択部３２によって構成される。
【００３４】
リセット制御部２２は、リセット制御信号ＲＳＴのアクティブ／アクティブ解除を制御する。リセット制御部２２には、リセット回路１６からのパワーオンリセット信号ＰＷＲＳＴ、シリアル転送受信部１２１からのエッジ検出信号ＥＤＧが入力される。リセット制御部２２は図示していないがカウンタ回路を有し、パワーオンリセット信号ＰＷＲＳＴのアクティブ状態が解除されるとリセット制御信号ＲＳＴをアクティブのまま内蔵するカウンタ回路のカウント動作を開始させる。そして、カウンタ回路のカウント値が第１の所定値に達すると、リセット制御部２２によってリセット制御信号ＲＳＴのアクティブ状態が解除される。
【００３５】
更に、カウンタ回路のカウント動作中にエッジ検出信号ＥＤＧが入力されると、カウンタ値が第１の所定値に到達した後、更に第２の所定値までカウント動作を続行する。そしてカウント値が第２の所定値に達すると、リセット制御信号ＲＳＴのアクティブ状態が解除される。
【００３６】
観測対象アドレスデータ記憶部２３は、アドレスバスＡＤＲＢの有効アドレスバス幅分のフリップフロップ（以下、「Ｆ／Ｆ」と言う。）等によって構成される。観測対象アドレスデータ記憶部２３には、シリアル転送受信部１２１から入力された観測対象アドレスデータが記憶される。
【００３７】
観測対象ビットデータ記憶部２４は、データバスＤＡＴＢの有効データバス幅分のＦ／Ｆによって構成される。観測対象ビットデータ記憶部２４には、シリアル転送受信部１２１から入力された観測対象ビットデータが記憶される。
【００３８】
具体的には、例えば、アドレスバスＡＤＲＢの有効アドレスバス幅が８ビット、データバスＤＡＴＢの有効データバス幅が８ビット（Ｄ０〜Ｄ７）の場合、一例として、観測対象アドレスデータ記憶部２３には“ＦＦ”番地が記憶され、観測対象ビットデータには“０”〜“７”の何れかが記憶される。
【００３９】
比較部２５には、アドレスバスＡＤＲＢ上のデータＤＡＴＡと、観測対象アドレスデータ記憶部に記憶された観測対象アドレスデータが入力される。そして入力されたアドレスバスＡＤＲＢ上のデータＤＡＴＡと観測対象アドレスデータについて、データが同値か否かを比較する。同値と判断した場合は信号Ｓ１が出力される。例えば、観測対象アドレスデータ記憶部２３に“ＦＦ”番地が記憶されている場合、アドレスバスＡＤＲＢ上のデータが“ＦＦ”番地になると、比較部２５から信号Ｓ１が出力される。
【００４０】
ロジック２６には、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳ０及びＡＳＩＣ１２の内部レジスタ用チップセレクト信号が入力される。そして入力された信号の何れもアクティブである場合、ロジック２６から信号Ｓ２が出力される。尚、ライトイネーブル信号ＷＥ、ＡＳＩＣ１２の内部レジスタ用チップセレクト信号に対してＡＳＩＣ１２内でタイミング調整を行い、タイミング調整後の各信号をロジック２６に入力して信号Ｓ２を出力させるようにしてもよい。ロジック２７には、比較部２５からの信号Ｓ１及びロジック２６からの信号Ｓ２が入力される。そして双方の信号がアクティブである場合、ロジック２７から信号Ｓ３が出力される。
【００４１】
レジスタ部２８は、データバス幅分のＦ／Ｆ等によって構成される。各Ｆ／Ｆの入力端子には、データバスＤＡＴＢの各データ線からデータＤＡＴＡが入力される。また各Ｆ／ＦのＣＫ端子にはロジック２７からの信号Ｓ３が入力される。信号Ｓ３がアクティブになると、各Ｆ／ＦにデータバスＤＡＴＢ上のデータＤＡＴＡが記憶される。例えば、データバスＤＡＴＢ上のデータが“ＦＦ”である場合、レジスタ部２８を構成する各Ｆ／Ｆには“１”が記憶される。
【００４２】
レジスタ部２９は、レジスタ部２８と同様の構成である。各Ｆ／Ｆの入力端子には、レジスタ部２８の各Ｆ／Ｆから出力されるデータが入力される。具体的には、信号Ｓ３がアクティブになると、レジスタ部２９の各Ｆ／Ｆにレジスタ部２８から入力されるデータが記憶される。従って、レジスタ部２８とレジスタ部２９は、シフトレジスタとなっている。
【００４３】
尚、信号Ｓ３をレジスタ部２８及び２９を構成する各Ｆ／Ｆのイネーブル信号とし、ＣＫ端子にＡＳＩＣ１２の動作に用いるクロック信号を入力してもよい。この場合、信号Ｓ３がアクティブになると、クロック信号の立ち上がりエッジ又は立ち下がりエッジに同期して、レジスタ部２８の各Ｆ／ＦにデータバスＤＡＴＢのデータＤＡＴＡが記憶される。
【００４４】
出力ビット選択部３０には、観測対象ビットデータ記憶部２４に記憶されている観測対象ビットデータと、レジスタ部２８から出力されるデータが入力される。そして、観測対象ビットデータに基づいて、レジスタ部２８から出力されるデータよりビットデータが決定される。決定されたビットデータは、信号Ｄｎとして出力される。
【００４５】
具体的に説明すると、例えば、観測対象ビットデータ記憶部２４に“０”が記憶されている場合、レジスタ部２８から出力されたデータの内、１ビット目（Ｄ０）のビットデータが信号Ｄｎとして出力ビット選択部３０から出力される。
【００４６】
変化検出部３１には、レジスタ部２８及びレジスタ部２９から出力されるデータが入力される。そして入力されたそれぞれのデータに対して同値か否かが比較される。比較結果は信号Ｓ４として出力される。
【００４７】
具体的には、例えば、レジスタ部２８とレジスタ部２９から出力されるビットデータを２入力Ｅｘｃｌｕｓｉｖｅ−ＯＲに入力して全ての２入力Ｅｘｃｌｕｓｉｖｅ−ＯＲの出力信号をＯＲ回路に入力する。そしてＯＲ回路の出力を信号Ｓ４とする。レジスタ部２８及びレジスタ部２９から出力されるデータが同値であれば信号Ｓ４は“０”となり、異値であれば信号Ｓ４は“１”となる。
【００４８】
選択部３２には、観測対象ビットデータ記憶部２４からの観測対象ビットデータ、出力ビット選択部３０からの信号Ｄｎ及び変化検出部３１からの信号Ｓ４が入力される。そして観測対象ビットデータに基づいて、信号Ｄｎ或いは信号Ｓ４の何れかが選択される。選択された信号は、出力端子ＴＥＳＴに出力される。具体的には、例えば、観測対象ビットデータ記憶部２４に記憶されているデータが“０”〜“７”の場合、選択部３２によって信号Ｄｎが選択され出力される。一方、観測対象ビットデータが“０”〜“７”以外の場合、選択部３２によって信号Ｓ４が選択され出力される。
【００４９】
ＣＰＵ−Ｉ／Ｆ３００は、ＣＰＵ１１からアクセス可能なインターフェース回路であり、複数のレジスタ等を有する。
【００５０】
次に、シリアル信号制御部１２０の動作について説明する。図３はシリアル信号ＳＥＲの入力がない場合のシリアル信号制御部１２０のタイミングチャートであり、図４はシリアル信号ＳＥＲの入力があった場合のタイミングチャートである。
【００５１】
図３において、まずパワーオンリセット信号ＰＷＲＳＴが時間ｔ１で解除されると、リセット制御部２２の内蔵するカウンタ回路によって第１の所定値までカウントが開始される。このとき、リセット制御信号ＲＳＴはアクティブ（Ｌｏｗアクティブ）のままである。そして第１の所定値までのカウント中、リセット制御部２２にエッジ検出信号ＥＤＧが入力されない、即ち、シリアル転送受信部１２１にシリアル信号ＳＥＲの入力がされずにカウント値が第１の所定値に達したら（時間ｔ２）、リセット制御部２２によってリセット制御信号ＲＳＴのアクティブ状態が解除される。これでＣＰＵ１１のリセットが解除され、ＣＰＵ１１の通常動作が開始される。
【００５２】
一方、図４において、パワーオンリセット信号ＰＷＲＳＴが時間ｔ１’で解除されると、リセット制御部２２の内蔵するカウンタ回路によって第１の所定値までカウントが開始される。そして第１の所定値までのカウント中、リセット制御部２２にエッジ検出信号ＥＤＧが入力されると、カウンタ回路によって第１の所定値までカウントされた後、更に第２の所定値までカウントが続行される。
【００５３】
ここで第２の所定値は、外部から入力された観測対象アドレスデータ及び観測対象ビットデータが観測対象アドレスデータ記憶部２３と観測対象ビットデータ記憶部２４のそれぞれに記憶されるまでの間、リセット制御信号ＲＳＴがアクティブ状態であるように設定された値とする。
【００５４】
そして、カウンタ回路のカウントが第２の所定値に達すると、リセット制御部２２によってリセット制御信号ＲＳＴのアクティブ状態が解除される。これでＣＰＵ１１のリセットが解除され、ＣＰＵ１１の通常動作が開始される。
【００５５】
ＣＰＵ１１の通常動作が開始されると、比較部２５によって観測対象アドレスデータ記憶部２３に記憶された観測対象アドレスデータとアドレスバスＡＤＲＢ上のデータＤＡＴＡが同値であるか否かが比較される。同値であると判断された場合、ライトイネーブル信号ＷＥ及びチップセレクト信号ＣＳＢがアクティブのときに、データバスＤＡＴＢ上のデータＤＡＴＡがレジスタ部２８に記憶される。同時にレジスタ部２８に記憶されているデータは、レジスタ部２９に記憶される。
【００５６】
そして変化検出部３１によって、レジスタ部２８に記憶されているデータと、レジスタ部２９に記憶されているデータが同値であるか否かが比較され、比較結果が信号Ｓ４として出力される。また、レジスタ部２８から出力されるデータの内、観測対象ビットデータ記憶部２４に記憶される観測対象ビットデータに基づいて、ビットデータが出力ビット選択部３０より信号Ｄｎとして出力される。そして、選択部３２によって観測対象ビットデータに基づいて信号Ｄｎ或いは信号Ｓ４の何れか一方が選択され、出力端子ＴＥＳＴに出力される。
【００５７】
以上のように、ＣＰＵ１１の通常動作が始まる前（リセット中）に、外部からのシリアル信号ＳＥＲによって観測対象アドレスデータ及び観測対象ビットデータを設定することができる。これにより、ＣＰＵ１１の動作プログラムを変更することなく、アドレスバスＡＤＲＢのデータが任意のアドレスになったときのデータバスＤＡＴＢのデータを解析することができる。
【００５８】
従って、ＣＰＵ１１に観測対象アドレスデータ及び観測対象ビットデータを設定させる為のデバッグ用プログラム等を実行させる必要がなく、プログラム作成の為の時間や労力を削減することができる。また通常動作と、デバッグ用プログラムの実行による動作の間に素子の動作タイミングのずれ等が発生することによる、不具合の見落とし、或いは余計な不具合の発生による検証時間の増大等による無駄な時間を削減することができる。
【００５９】
尚、本発明の半導体集積回路及び電子回路は、上述の内容に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００６０】
具体的には、通常は観測対象ビットデータ記憶部２４に予め“９”等を記憶させ、選択部３２により出力端子ＴＥＳＴをＬＯＷレベルに固定させておく。これ以外では、前述したように、観測対象ビットデータ記憶部２４に予め“０”〜“７”の何れかを記憶させ、選択部３２により出力ビット選択部３０からの信号Ｄｎを出力端子ＴＥＳＴから出力させる。または観測対象ビットデータ記憶部２４に予め“８”等を記憶させ、選択部３２により変化検出部３１からの信号Ｓ４を出力端子ＴＥＳＴから出力させる。
【００６１】
また、パワーオンリセット信号ＰＷＲＳＴが解除されるとリセット制御部２２のカウンタ回路によってカウントが開始される。そして、第１の所定値に達するまでにシリアル転送受信部１２１よりエッジ検出信号ＥＤＧが出力されると、更に第２の所定値までカウントされることとした。しかし、例えば、シリアル転送受信部１２１に全ての観測対象アドレスデータ及び観測対象ビットデータが入力された後、終了信号が出力されることとし、この終了信号に基づいて、リセット制御部２２によりリセット制御信号ＲＳＴのアクティブ状態が解除されるようにしてもよい。
【００６２】
更に、観測対象アドレスデータ記憶部２３、観測対象ビットデータ記憶部２４、レジスタ部２８及び２９に記憶されているデータを把握するために、これらのデータが出力端子に出力される為の出力部等を設置してもよい。これにより、観測対象アドレスデータ記憶部２３及び観測対象ビットデータ記憶部２４に記憶された観測対象アドレスデータ及び観測対象ビットデータを確認することができる。更に、レジスタ部２８及び２９に記憶されているデータに対しては、変化検出部３１による同値か否かの判定結果をフラグ（信号Ｓ４）として把握するだけでなく、データそのものを把握することができる。
【００６３】
そして、観測対象アドレスデータ記憶部２３及び観測対象ビットデータ記憶部２４に記憶されたデータの外部出力が終了した後に、リセット制御部２２によってリセット制御信号ＲＳＴのアクティブ状態が解除されるように構成してもよい。
【００６４】
また、例えば、観測対象アドレスデータ及び観測対象ビットデータの入力後、或いはリセット制御部２２からリセット制御信号ＲＳＴが出力された後、エッジ検出部２１からのエッジ検出信号ＥＤＧの出力を禁止させ、シリアル転送受信部１２１が通常動作時に必要なシリアル信号ＳＥＲを入力可能なようにしてもよい。この場合、エッジ検出部２１の機能を停止させることにより、通常動作時のノイズの発生を防ぐことができる。
【００６５】
【発明の効果】
請求項１に記載の発明によれば、アドレスバス上のアドレスデータが所定のアドレスデータとなった時のデータバス上のビットデータを出力させることができる。従って、簡単にデータバス上のビットデータを把握することができる。
【００６６】
更に、リセット制御信号を例えばプロセッサに出力されることとすれば、プロセッサがリセット状態の時に観測対象アドレスデータ及び観測対象ビットデータを設定することができる。従って、上記設定を含めたデバッグ用プログラムをプロセッサに実行させる必要がない。また上記設定のために、プロセッサの動作を中断する必要もないため、プロセッサを通常動作させながら、データバス上のビットデータを把握することができる。
【００６７】
請求項２に記載の発明によれば、アドレスバス上のアドレスデータが観測対象アドレスデータ記憶部に記憶されたアドレスデータとなった時のデータバス上のデータをレジスタ部に記憶していき、複数ある各レジスタ部の記憶するデータを比較することができる。即ち、例えば、所定のアドレスに対して書かれるデータが同一か否かを簡単に把握することができる。
【００６８】
請求項３に記載の発明によれば、観測対象アドレスデータ記憶部及び観測対象ビットデータ記憶部に記憶されたデータを外部に出力することにより、正確に観測対象アドレスデータ及び観測対象ビットデータが設定されたか否かを確認することができる。
【００６９】
請求項４に記載の発明によれば、リセット制御信号を例えばプロセッサに入力することとすれば、観測対象アドレスデータ及び／又は観測対象ビットデータの外部入力を所定時間待機し、更に観測対象アドレスデータ及び／又は観測対象ビットデータの外部入力があった場合は入力が終了するまでの間、プロセッサをリセット状態にすることができる。これにより、観測対象アドレスデータ及び／又は観測対象ビットデータの設定の為に、プロセッサの動作を中断させなくてもよい。また、プロセッサの通常動作前に観測対象アドレスデータ及び／又は観測対象ビットデータの設定を完了させることができるため、設定のためのデバッグ用プログラム等を実行する必要がなく、プロセッサを通常動作させながら回路動作を検証することができる。
【００７０】
請求項５に記載の発明によれば、リセット制御信号を例えばプロセッサに入力することとすれば、観測対象アドレスデータ及び／又は観測対象ビットデータの外部入力が終了するまでの間、プロセッサをリセット状態にすることができる。これにより、観測対象アドレスデータ及び／又は観測対象ビットデータの設定の為に、プロセッサの動作を中断させなくてもよい。
【００７１】
請求項６に記載の発明によれば、リセット制御信号を例えばプロセッサに入力することとすれば、観測対象アドレスデータ及び／又は観測対象ビットデータが観測対象アドレスデータ記憶部及び観測対象ビットデータ記憶部に記憶され、当該データが外部出力されるまでの間、プロセッサをリセット状態にすることができる。これにより、観測対象アドレスデータ及び／又は観測対象ビットデータの設定の為に、プロセッサの動作を中断させなくてもよい。
【００７２】
請求項７に記載の発明によれば、リセット制御信号を例えばプロセッサに入力することとすれば、プロセッサのリセット状態を解除した後、外部入力に対してエッジ検出を行わなわず、ノイズの発生等を防ぐことができる。
【００７３】
請求項８記載の発明によれば、請求項１〜７の何れか一項に記載の半導体集積回路が出力するリセット制御信号をプロセッサが入力することにより、リセット制御信号を例えばプロセッサに対する回路リセットを指示する信号とすると、半導体集積回路に観測対象アドレスデータ及び／又は観測対象ビットデータが設定されるまで、プロセッサをリセット状態にすることができる。
【００７４】
従って、観測対象アドレスデータ及び／又は観測対象ビットデータの設定の為に、プロセッサの動作を中断させなくてもよい。また、プロセッサの通常動作前に観測対象アドレスデータ及び／又は観測対象ビットデータの設定を完了させることができるため、設定のためのデバッグ用プログラム等を実行する必要がなく、プロセッサを通常動作させながら電子回路の動作検証を行うことができる。
【図面の簡単な説明】
【図１】ＣＰＵがアドレスバス及びデータバスを介してＡＳＩＣ及び周辺デバイスを制御する為の電子回路の構成を示すブロック図。
【図２】シリアル信号制御部の内部構成を示したブロック図。
【図３】シリアル信号の入力がない場合のシリアル信号制御部のタイミングチャート。
【図４】シリアル信号の入力があった場合のシリアル信号制御部のタイミングチャート。
【符号の説明】
１１　　ＣＰＵ
１２　　周辺デバイス制御多機能ＡＳＩＣ
１２０　　シリアル信号制御部
１２１　　シリアル転送受信部
２１　　エッジ検出部
１２２　　論理部
２２　　リセット制御部
２３　　観測対象アドレスデータ記憶部
２４　　観測対象ビットデータ記憶部
２５　　比較部
２６、２７　　ロジック
２８、２９　　レジスタ部
３０　　出力ビット選択部
３１　　変化検出部
３２　　選択部
３００　　ＣＰＵ−Ｉ／Ｆ回路
１３、１４、１５　　周辺デバイス
１６　　リセット回路
【図１】
2004144608.tif 000003
【図２】
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【図３】
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【図４】
2004144608.tif 000006