(57)【要約】【課題】　低エネルギーイオン注入を利用した半導体素子のシャローウェル形成方法を提供する。【解決手段】　本発明は、半導体基板内に素子分離用トレンチを形成する段階と、前記トレンチの底に低エネルギー高ドーズのイオン注入を実施して高濃度ウェルを形成する段階と、前記トレンチを絶縁膜で埋め立てて前記高濃度ウェルの上に素子分離膜を形成する段階と、前記素子分離膜を含む半導体基板の全面に低エネルギーのイオン注入を実施して前記高濃度ウェルの上部とオーバーラップされる深さまで低濃度ウェルを形成する段階と、を含むことを特徴とする。【選択図】 図６
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【特許請求の範囲】
【請求項１】
　半導体基板内に素子分離用トレンチを形成する段階と、
　前記トレンチの底に低エネルギー高ドーズのイオン注入を実施して高濃度ウェルを形成する段階と、
　前記トレンチを絶縁膜で埋め立てて前記高濃度ウェルの上に素子分離膜を形成する段階と、
　前記素子分離膜を含む半導体基板の全面に低エネルギーのイオン注入を実施して前記高濃度ウェルの上部とオーバーラップされる深さまで低濃度ウェルを形成する段階と、を含むことを特徴とするウェル形成方法。
【請求項２】
　前記素子分離用トレンチの深さは約２５００ないし３０００Åになるように形成することを特徴とする請求項１に記載のウェル形成方法。
【請求項３】
　前記低エネルギー高ドーズのイオン注入は約１０ないし３０ｋｅＶのエネルギー範囲と約１×１０１５ないし５×１０１５ｉｏｎｓ／ｃｍ２のドーズでイオン注入することを特徴とする請求項１に記載のウェル形成方法。
【請求項４】
　前記低エネルギーのイオン注入は約２０ないし３０ｋｅＶのエネルギー範囲と約１×１０１２ないし１×１０１３ｉｏｎｓ／ｃｍ２のドーズでイオン注入することを特徴とする請求項１に記載のウェル形成方法。
【請求項５】
　前記高濃度ウェルと前記低濃度ウェルとを合わせた全体ウェルの深さは前記素子分離膜程度の深さとなることを特徴とする請求項１に記載のウェル形成方法。
【請求項６】
　半導体基板にパッド窒化膜を形成する段階と、
　前記パッド窒化膜をエッチングマスクとして使用して前記半導体基板をエッチングすることによって前記半導体基板内に素子分離用トレンチを形成する段階と、
　前記トレンチの内壁に窒化膜スペーサを形成する段階と、
　前記パッド窒化膜と窒化膜スペーサとをイオン注入マスクとして使用する低エネルギー高ドーズのイオン注入を実施して前記トレンチの底に高濃度ウェル形成する段階と、
　前記高濃度ウェルの上に絶縁物質を覆って上面を平坦化した後、前記パッド窒化膜を除去して前記トレンチを埋め立てる素子分離膜を形成する段階と、
　前記素子分離膜を含む半導体基板の全面に低エネルギーのイオン注入を実施して前記高濃度ウェルの上部とオーバーラップされる深さまで低濃度ウェルを形成する段階と、を含むことを特徴とするウェル形成方法。
【請求項７】
　前記素子分離用トレンチの深さは約２５００ないし３０００Åになるように形成することを特徴とする請求項６に記載のウェル形成方法。
【請求項８】
　前記低エネルギー高ドーズのイオン注入は約１０ｋｅＶないし約３０ｋｅＶのエネルギー範囲と約１×１０１５ないし５×１０１５ｉｏｎｓ／ｃｍ２のドーズでイオン注入することを特徴とする請求項６に記載のウェル形成方法。
【請求項９】
　前記低エネルギーのイオン注入は約２０ないし３０ｋｅＶのエネルギー範囲と約１×１０１２ないし１×１０１３ｉｏｎｓ／ｃｍ２のドーズでイオン注入することを特徴とする請求項６に記載のウェル形成方法。
【請求項１０】
　前記トレンチの内壁に窒化膜スペーサを形成する前に、前記トレンチの内壁と底に酸化膜ライナーを形成する段階をさらに含むことを特徴とする請求項６に記載のウェル形成方法。
【請求項１１】
　半導体基板を第１領域と第２領域に分ける段階と、
　前記半導体基板にパッド窒化膜を形成する段階と、
　前記パッド窒化膜をエッチングマスクとして使用して前記半導体基板をエッチングすることによって前記第１領域と第２領域内に素子分離用トレンチを形成する段階と、
　前記トレンチ等の内壁に窒化膜スペーサ形成する段階と、
　前記第２領域側だけ露出させる１次感光膜を形成した後、前記パッド窒化膜と窒化膜スペーサをイオン注入マスクとして使用する低エネルギー高ドーズのイオン注入を実施して前記第２領域のトレンチの底に第１導電型高濃度ウェルを形成する段階と、
　前記１次感光膜を除去した後、前記第１領域側だけ露出させる２次感光膜を形成し、前記パッド窒化膜と窒化膜スペーサとをイオン注入マスクとして使用する低エネルギー高ドーズのイオン注入を実施して前記第１領域のトレンチの底に前記第１導電型と反対の第２導電型高濃度ウェルを形成する段階と、
　前記２次感光膜を除去した後、前記第１導電型高濃度ウェルと第２導電型高濃度ウェルの上に絶縁物質を覆って上面を平坦化した後、前記パッド窒化膜を除去して前記トレンチを埋め立てる素子分離膜を形成する段階と、
　前記第２領域側だけ露出させる３次感光膜を形成した後、前記素子分離膜を含む半導体基板の全面に低エネルギーのイオン注入を実施して前記第２領域に前記第１導電型高濃度ウェルの上部とオーバーラップされる深さまで第１導電型低濃度ウェルを形成する段階と、
前記３次感光膜を除去した後、前記第１領域側だけ露出させる４次感光膜を形成し、前記素子分離膜を含む半導体基板の全面に低エネルギーのイオン注入を実施して前記第１領域に前記第２導電型高濃度ウェルの上部とオーバーラップされる深さまで第２導電型低濃度ウェルを形成する段階と、前記４次感光膜を除去する段階と、を含むことを特徴とするウェル形成方法。
【請求項１２】
　前記素子分離用トレンチの深さは約２５００ないし３０００Åになるように形成することを特徴とする請求項１１に記載のウェル形成方法。
【請求項１３】
　前記低エネルギー高ドーズのイオン注入は約１０ないし３０ｋｅＶのエネルギー範囲と約１×１０１５ないし５×１０１５ｉｏｎｓ／ｃｍ２のドーズでイオン注入することを特徴とする請求項１１に記載のウェル形成方法。
【請求項１４】
　前記低エネルギーのイオン注入は約２０ないし３０ｋｅＶのエネルギー範囲と約１×１０１２ないし１×１０１３ｉｏｎｓ／ｃｍ２のドーズでイオン注入することを特徴とする請求項１１に記載のウェル形成方法。
【請求項１５】
　前記トレンチの内壁に窒化膜スペーサを形成する前に、前記トレンチの内壁と底に酸化膜ライナーを形成する段階をさらに含むことを特徴とする請求項１１に記載のウェル形成方法。
【請求項１６】
　前記１次ないし４次感光膜はウェル間のマージンを確保できる程度に薄い約１ないし１.５μｍの厚さで形成することを特徴とする請求項１１に記載のウェル形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体素子の製造方法に係り、特に半導体素子のウェルを高集積化に有利に形成する方法に関する。
【背景技術】
【０００２】
　半導体製品でのウェルは、実際に動作するＭＯＳ素子にボディ電圧を伝達し、衝突イオン化によって生成されたキャリアを放出する役割をする。ウェルのこのような役割を可能ならしめるためにはウェルイオン注入時、多量のドーズを投入して低い抵抗を維持せねばならない。特にラッチアップのような信頼性テスト項目では低いウェル抵抗が絶対的に重要な役割をする。したがって、低い抵抗を維持するために高エネルギーイオン注入を利用して深いウェルを形成している。しかし、高エネルギーイオン注入はウェル間のマージンを減らす。
【０００３】
　一方、半導体製品の集積化によってゲートの長さ及び活性領域の幅は水平方向にスケーリングがなされてきた。しかし、このような水平方向へのスケーリングに対するウェル構造の垂直的なスケーリングは相対的に少なく、これによってウェル間のマージン不足はさらに深刻になってチップサイズの減少に制約を受けるようになった。
【０００４】
　しかし、従来の高エネルギーイオン注入方法をそのまま利用しつつウェルを浅く形成する場合に抵抗増加のおそれがあり、このような増加は素子駆動時ラッチアップのような誤動作を誘発するようになる。またセルアレイ領域でのウェルの深さはソフトエラー率（ＳＥＲ；ｓｏｆｔ　ｅｒｒｏｒ　ｒａｔｅ）とも密接な関連があることが知られている。
　従来のウェル形成方法については特許文献１及び２に開示されている。
【特許文献１】特開２０００−２１６３４７
【特許文献２】特開平１１−２０４６６０号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　本発明が解決しようとする技術的な課題は、ウェル領域の垂直的スケーリングを通じてウェル間のマージンを確保することができ、低抵抗を有するウェル形成方法を提供することである。
【課題を解決するための手段】
【０００６】
　前記技術的な課題を達成するために、本発明では低エネルギーイオン注入を利用して低抵抗のウェルを形成する方法を提案する。低エネルギーイオン注入を通したウェル形成は不純物拡散によるウェルマージンの損失及び厚い感光膜の収縮によるウェルマージンの損失を最小化しうる。
【０００７】
　理想的なウェル構造は、ウェル深さはできるだけ浅く形成しつつウェル抵抗側面では高エネルギー高ドーズで形成したウェルの程度の抵抗を確保すべきである。したがって、本発明によるウェル形成方法では、半導体基板内に素子分離用トレンチを形成した後、前記トレンチの底に低エネルギー高ドーズのイオン注入を実施して高濃度ウェルを形成する。前記トレンチを絶縁膜で埋め立てて前記高濃度ウェルの上に素子分離膜を形成し、前記素子分離膜を含む半導体基板全面に低エネルギーのイオン注入を実施して前記高濃度ウェルの上部とオーバーラップされる深さまで低濃度ウェルを形成する。
【０００８】
　本発明の一実施例によれば、半導体基板にパッド窒化膜を形成した後、前記パッド窒化膜をエッチングマスクとして使用して前記半導体基板をエッチングすることによって前記半導体基板内に素子分離用トレンチを形成する。前記トレンチの内壁に窒化膜スペーサを形成し、前記パッド窒化膜と窒化膜スペーサとをイオン注入マスクとして使用する低エネルギー高ドーズのイオン注入を実施して前記トレンチの底に高濃度ウェルを形成する。前記高濃度ウェル上に絶縁物質を覆って上面を平坦化した後、前記パッド窒化膜を除去し、前記トレンチを埋め立てる素子分離膜を形成する。続いて、前記半導体基板全面に低エネルギーのイオン注入を実施して前記高濃度ウェルの上部とオーバーラップされる深さまで低濃度ウェルを形成する。高濃度ウェルと低濃度ウェルとを合わせた全体ウェルの深さはトレンチ型素子分離膜程度の深さに当たり、したがって、シャローウェル（ｓｈａｌｌｏｗ　ｗｅｌｌ）と称する。特に素子分離膜の直下に高濃度ウェルが形成される。以上のような実施例によって、ウェル領域の垂直的スケーリングを通じてウェル間のマージンを確保し、ウェル抵抗を減少させる。
【０００９】
　本発明の他の実施例ではＣＭＯＳ用ウェルを形成する。このために、半導体基板をＰＭＯＳ領域とＮＭＯＳ領域とに分けた後、前記半導体基板にパッド窒化膜を形成する。前記パッド窒化膜をエッチングマスクとして使用して前記半導体基板をエッチングすることによって前記半導体基板のＰＭＯＳ領域とＮＭＯＳ領域内に素子分離用トレンチを形成する。前記トレンチの内壁に窒化膜スペーサを形成する。前記ＮＭＯＳ領域側だけ露出させる１次感光膜を形成した後、前記パッド窒化膜及び窒化膜スペーサをイオン注入マスクとして使用する低エネルギー高ドーズのイオン注入を実施して前記ＮＭＯＳ領域のトレンチ底にＰ＋ウェルを形成する。前記１次感光膜を除去した後、前記ＰＭＯＳ領域側だけ露出させる２次感光膜を形成して、前記パッド窒化膜と前記窒化膜スペーサをイオン注入マスクとして使用する低エネルギー高ドーズのイオン注入を実施して前記ＰＭＯＳ領域のトレンチ底にＮ＋ウェルを形成する。前記２次感光膜を除去した後、前記Ｐ＋ウェルとＮ＋ウェルの上に絶縁物質を覆って上面を平坦化した後、前記パッド窒化膜を除去し、前記トレンチを埋め立てる素子分離膜を形成する。前記ＮＭＯＳ領域側だけ露出させる３次感光膜を形成した後、前記素子分離膜を含む半導体基板の全面に低エネルギーのイオン注入を実施して前記ＮＭＯＳ領域に前記Ｐ＋ウェルの上部とオーバーラップされる深さまでＰウェルを形成する。前記３次感光膜を除去した後、前記ＰＭＯＳ領域側だけ露出させる４次感光膜を形成して、前記素子分離膜を含む半導体基板全面に低エネルギーのイオン注入を実施して前記ＰＭＯＳ領域にＮ＋ウェルの上部とオーバーラップされる深さまでＮウェルを形成する。最後に、前記４次感光膜を除去する。本実施例によれば、低エネルギーイオン注入を実施するので前記１次ないし４次感光膜はウェルマージンを確保できる程度の薄い厚さに形成しうる。
【発明の効果】
【００１０】
　本発明によれば、低抵抗を有するシャローウェルが制御可能に形成される。本発明によって形成されるシャローウェルの長所は次のようである。
　第一に、ウェル抵抗が従来より７０〜９０％減少される。トリガー電圧が増加し、ホールディング電圧が減少するためにラッチアップが抑制される。抵抗減少によって、ウェルバイアシングのためのコンタクト数を減少することが容易なので、ウェルバイアスを安定化しうる。
　第二に、低エネルギーイオン注入を使用するのでイオン注入時のダメージを減少させる。したがって、本発明によって形成したウェルにＤＲＡＭなどのメモリ素子を形成すれば、メモリ素子のデータリテンションタイム、すなわち、リフレッシュタイム特性が向上する。
　第三に、低エネルギーイオン注入を実施するのでマスキングが必要な場合に感光膜を十分に薄く形成しうる。従来にはマスキング用感光膜が２.５ないし３μｍで厚くてウェル間のマージンが減少したのに対して、本発明では約１ないし１.５μｍで薄く形成しうる。したがって、ウェル間のマージンが増加できて素子の高集積化に有利に適用されうる。
　第四に、高濃度ウェルと低濃度ウェルとを合わせた全体シャローウェルの深さは約２５００ないし３０００Åに形成される素子分離膜の深さレベルである。ウェルが深くないのでＳＥＲ特性を改善しうる。
【発明を実施するための最良の形態】
【００１１】
　以下、添付した図面に基づき、本発明の望ましい実施例を説明する。しかし、本発明の実施例は色々な他の形態に変形されることができ、本発明の範囲が後述する実施例などによって限定されると解釈されてはならない。本発明の実施例は当業者に本発明をより完全に説明するために提供されるものである。したがって、図面での要素の形状等はより明確な説明を強調するために誇張されたものであり、図面上で同一の符号で表示された要素は同一の要素を意味する。
【００１２】
［第１実施例］
　図１ないし図６は、本発明の第１実施例によるシャローウェルの形成方法を説明するための工程断面図である。
【００１３】
　図１を参照すれば、半導体基板１００にパッド窒化膜１１０を形成した後、これをエッチングマスクとして使用して半導体基板１００を約２５００ないし３０００Å程度エッチングして半導体基板１００内に素子分離用シャロートレンチ１２０を形成する。場合によっては、パッド窒化膜１１０と半導体基板１００の上にバッファ酸化膜（図示せず）を熱酸化法で形成して介在させることもできる。
【００１４】
　次に図２に示したように、トレンチ１２０の内壁及び底に約５０〜１００Å程度厚さの酸化膜ライナー１３０を形成する。酸化膜ライナー１３０はトレンチ１２０が形成された半導体基板１００を熱酸化させて形成する。熱酸化によって、トレンチ１２０を形成するために半導体基板１００をエッチングする間に与えられたダメージが除去される。次いで、トレンチ１２０の内壁に窒化膜スペーサ１４０を形成する。このために、酸化膜ライナー１３０が形成された半導体基板１００の全面に約５０〜２００Å窒化膜を蒸着した後、トレンチ１２０の底が露出されるまでこれを異方性エッチングする。
【００１５】
　次に図３を参照すれば、図２の結果物に低エネルギー高ドーズのイオン注入１５０を実施してトレンチ１２０の底に高濃度ウェル１６０を形成する。この時、パッド窒化膜１１０と窒化膜スペーサ１４０とがイオン注入マスクとして使われて、トレンチ１２０の底以外にはイオン注入が行われない。低エネルギー高ドーズのイオン注入１５０エネルギー及びドーズはそれぞれ約１０ないし３０ｋｅＶの範囲、約１×１０１５ないし５×１０１５ｉｏｎｓ／ｃｍ２の範囲を有するようにする。
【００１６】
　次いで、トレンチ１２０を図４のように絶縁物質１６５で埋め立てる。絶縁物質１６５として、例えば、ＭＴＯ（Ｍｉｄｄｌｅ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ）、ＵＳＧ（Ｕｎｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）またはＨＤＰ−ＣＶＤ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を利用して形成した酸化膜、またはこれらの適切な組み合わせを利用しうる。
【００１７】
　次に図５のように、図４の結果物の上面を平坦化してパッド窒化膜１１０を露出した後、パッド窒化膜１１０まで除去して半導体基板１００上面を露出することによって素子分離膜１７０を形成する。ここで、平坦化段階は、パッド窒化膜１１０を終了点とするＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）工程によって行われる。残っているパッド窒化膜１１０は周知の如く燐酸ストリップで除去できるが、その前にＣＭＰ段階で多く除去してこそ素子分離膜１７０と半導体基板１００間に段差が小さくなる。図１を参照して説明した段階でバッファ酸化膜を形成した場合ならば、パッド窒化膜１１０を除去した後、バッファ酸化膜もＨＦ希釈液で除去する。一般的に素子分離膜１７０が半導体基板１００に対して上に突き出るが、図５では便宜上素子分離膜１７０と半導体基板１００間の段差を無視して図示した。
【００１８】
　図６を参照すれば、素子分離膜１７０を含む半導体基板１００の全面に低エネルギーのイオン注入１８０を実施して高濃度ウェル１６０の上部とオーバーラップされる深さ（Ｄ）まで低濃度ウェル１９０を形成する。低エネルギーのイオン注入１８０は約２０ないし３０ｋｅＶのエネルギー範囲と約１×１０１２ないし１×１０１３ｉｏｎｓ／ｃｍ２のドーズで不純物を注入することである。低濃度ウェル１９０を形成する時には半導体基板１００の表面から素子分離膜１７０の深さまでイオンを注入すべきなので、図３を参照して説明した段階で露出されたトレンチ１２０の底にイオン注入して高濃度ウェル１６０を形成する場合より高エネルギーで注入することが好ましい。このようにして形成された高濃度ウェル１６０と低濃度ウェル１９０とを合わせた全体ウェルの深さは素子分離膜１７０程度の深さになることが分かる。
【００１９】
　以上の実施例によれば、ウェルのイオン注入時、低エネルギー高ドーズを使用してウェル領域をトレンチ型素子分離膜程度の深さに形成する。これによって、低抵抗を有するシャローウェルが制御できるように形成される。ウェル領域の垂直的スケーリングを通じてウェル間のマージンを確保し、ウェル抵抗を減少させうる。
【００２０】
［第２実施例］
　図７ないし図１３は、本発明の第２実施例によるシャローウェル形成方法を説明するための工程断面図である。本実施例ではＣＭＯＳ用ウェルを形成する。半導体集積回路の動作速度が速くなり、集積度が高まることによってチップ当り消費電力が顕著に増えながら、低消費電力のＣＭＯＳ素子に対する要求は持続的に高まって、ほとんどの集積回路がＣＭＯＳ化されつつある。ＣＭＯＳ素子は低消費電力という長所以外にも動作領域が広くて、ノイズマージンが大きいという長所も有している。
【００２１】
　図７を参照すれば、まず半導体基板２００をＮＭＯＳ領域（ａ）とＰＭＯＳ領域（ｂ）とに分ける。そして、半導体基板２００に形成したパッド窒化膜２１０をエッチングマスクとして使用して半導体基板２００を約２５００ないし３０００Å程度エッチングすることによって、半導体基板のＮＭＯＳ領域（ａ）とＰＭＯＳ領域（ｂ）内に素子分離用シャロートレンチ２２０を形成する。次に、トレンチ２２０の内壁及び底に酸化膜ライナー２３０を形成し、トレンチ２２０の内壁を覆う窒化膜スペーサ２４０を形成する。
【００２２】
　図８を参照すれば、ＮＭＯＳ領域（ａ）側だけ露出させる１次感光膜２４５を形成した後、パッド窒化膜２１０と窒化膜スペーサ２４０をイオン注入マスクとして使用する低エネルギー高ドーズのイオン注入２５０を実施してＮＭＯＳ領域（ａ）のトレンチ２２０底にＰ＋ウェル２６０を形成する。この時、不純物ソースとしてＢＦ２を利用しうる。本実施例で低エネルギー高ドーズとは、約１０ないし３０ｋｅＶのエネルギー範囲と約１×１０１５ないし５×１０１５ｉｏｎｓ／ｃｍ２ドーズを言う。低エネルギーイオン注入を実施するので、１次感光膜２４５は約１ないし１.５μｍの薄い厚さに形成しうる。従来の感光膜の厚さが約２.５ないし３μｍのレベルであることを勘案すれば、１次感光膜２４５はウェルマージンを確保できる程度の薄膜であるということが分かる。
【００２３】
　次に図９に示したように、１次感光膜２４５を除去した後、ＰＭＯＳ領域（ｂ）側だけ露出させる２次感光膜２４７を形成し、パッド窒化膜２１０と窒化膜スペーサ２４０とをイオン注入マスクとして使用する低エネルギー高ドーズのイオン注入２５２を実施し、ＰＭＯＳ領域（ｂ）のトレンチ２２０底にＮ＋ウェル２６２を形成する。この時には不純物ソースとしてＡｓＨ３を利用しうる。１次感光膜２４５と同様に２次感光膜２４７も約１ないし１.５μｍの薄い厚さを有するように形成しうる。
【００２４】
　図１０を参照すれば、２次感光膜２４７を除去した後、Ｐ＋ウェル２６０とＮ＋ウェル２６２との上に絶縁物質２６５を覆って上面を平坦化した後、パッド窒化膜２１０を除去してトレンチ２２０を埋め立てる素子分離膜２７０を形成する。
【００２５】
　次に図１１に示したように、ＮＭＯＳ領域（ａ）側だけ露出させる３次感光膜２７５を形成した後、素子分離膜２７０を含む半導体基板２００の全面にＢＦ２などの低エネルギーのイオン注入２８０を実施してＮＭＯＳ領域（ａ）にＰ＋ウェル２６０の上部とオーバーラップされる深さまでＰウェル２９０を形成する。本実施例において、低エネルギーのイオン注入２８０は約２０ないし３０ｋｅＶのエネルギー範囲で約１×１０１２ないし１×１０１３ｉｏｎｓ／ｃｍ２のドーズで不純物を注入することである。低エネルギーイオン注入を実施するので、３次感光膜２７５も約１ないし１.５μｍの薄い厚さに形成しうる。
【００２６】
　図１２を参照すれば、３次感光膜２７５を除去した後、ＰＭＯＳ領域（ｂ）側だけ露出させる４次感光膜２７７を形成する。次いで、素子分離膜２７０を含む半導体基板２００の全面に低エネルギーのイオン注入２８２を実施してＰＭＯＳ領域（ｂ）にＮ＋ウェル２６２の上部とオーバーラップされる深さまでＮウェル２９２を形成する。低エネルギーのイオン注入２８２は約２０ないし３０ｋｅＶのエネルギー範囲で約１×１０１２ないし１×１０１３ｉｏｎｓ／ｃｍ２のドーズで不純物を注入することである。低エネルギーイオン注入を実施するので、４次感光膜２７７も約１ないし１.５μｍの薄い厚さに形成することできる。図１２に示したように、Ｎ＋ウェル２６２とＮウェル２９２とを合わせたシャローＮウェルの深さはトレンチ素子分離膜２７０程度の深さである。同様に、Ｐ＋ウェル２６０とＰウェル２９０とを合わせたシャローＰウェルの深さもトレンチ素子分離膜２７０程度の深さであることが分かる。
【００２７】
　図１３を参照すれば、４次感光膜２７７を除去してウェル形成工程を完了する。本実施例によってウェルが形成された半導体基板２００に後続して所望のＣＭＯＳ素子を形成する。例えば、ＮＭＯＳ領域（ａ）とＰＭＯＳ領域（ｂ）に各々ゲート絶縁膜（３１０ａ、３１０ｂ）及びゲート電極（３２０ａ、３２０ｂ）で構成されるゲートを形成した後、イオン注入を実施してソース／ドレーン（３３０ａ、３３０ｂ）を形成する。その上に層間絶縁膜(図示せず)を形成した後、これを貫通して各ソース／ドレーン（３３０ａ、３３０ｂ）と接するコンタクトフラグ３４０を形成する。
【００２８】
　以上、本発明を望ましい実施例を挙げて詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想内で当業者によって様々な多くの変形が可能なのは明白である。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施例によるシャローウェル形成方法を説明するための工程断面図であって、最初の段階を示す図である。
【図２】図１の次の段階を示す工程断面図である。
【図３】図２の次の段階を示す工程断面図である。
【図４】図３の次の段階を示す工程断面図である。
【図５】図４の次の段階を示す工程断面図である。
【図６】図５の次の段階を示す工程断面図である。
【図７】本発明の他の実施例によるシャローウェル形成方法を説明するための工程断面図であって、最初の段階を示す図である。
【図８】図７の次の段階を示す工程断面図である。
【図９】図８の次の段階を示す工程断面図である。
【図１０】図９の次の段階を示す工程断面図である。
【図１１】図１０の次の段階を示す工程断面図である。
【図１２】図１１の次の段階を示す工程断面図である。
【図１３】図１２の次の段階を示す工程断面図である。
【符号の説明】
【００３０】
　１００　半導体基板
　１２０　トレンチ
　１３０　酸化膜ライナー
　１４０　窒化膜スペーサ
　１６０　高濃度ウェル
　１６５　絶縁物質
　１７０　素子分離膜
　１８０　イオン注入
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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