(57)【要約】【課題】製造工程の効率化を図りながら、チャネルの深い領域でのパンチスルーを防止すると共に、中・高耐圧半導体集積回路装置のしきい値の制御性を向上することを目的とする。【解決手段】中・高耐圧半導体装置のゲート酸化膜４下部に、第二の拡散層７と同程度の深さであり、反対導電型の第四の拡散層１０を形成する工程を備えることにより、第二の拡散層７がチャンネル方向に突き出していないので深い領域でのパンチスルーを防ぐ事ができ、また深い領域でのチャンネル形成によるしきい値のバラツキを防ぎしきい値の制御性を向上することができる。【選択図】　　図２
2004063920.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上のトランジスタのチャンネル領域に形成されたゲート絶縁膜を介してゲート電極を形成する工程と、
前記チャンネル領域の両側の離れた領域に前記半導体基板と反対導電型であり、ソース・ドレインとなる高濃度の第一の拡散層を形成する工程と、
前記第一の拡散層と前記チャンネル領域に挟まれた領域に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第二の拡散層を形成する工程と、
前記第一の拡散層の下部に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第三の拡散層を形成する工程と、
前記チャンネル領域に前記第一の拡散層と反対導電型の第四の拡散層を形成する工程と
を有し、前記第四の拡散層が、前記第二の拡散層と接しており、前記第二の拡散層と深さが同じかまたはそれより深く設定されていることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
半導体基板上に中耐圧または高耐圧トランジスタと低電圧駆動トランジスタが搭載された半導体集積回路装置の製造方法であって、
前記半導体基板上の中耐圧または高耐圧トランジスタのチャンネル領域に形成されたゲート絶縁膜を介してゲート電極を形成する工程と、
前記チャンネル領域の両側の離れた領域に前記半導体基板と反対導電型であり、ソース・ドレインとなる高濃度の第一の拡散層を形成する工程と、
前記第一の拡散層と前記チャンネル領域に挟まれた領域に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第二の拡散層を形成する工程と、
前記第一の拡散層の下部に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第三の拡散層を形成する工程と、
前記チャンネル領域に前記第一の拡散層と反対導電型の第四の拡散層を形成する工程と
を有し、前記第四の拡散層は前記第二の拡散層と接しており、前記第二の拡散層と深さが同じかまたはそれより深く設定され、さらに前記低電圧駆動トランジスタの２種類の導電型ウェルは、前記第三の拡散層または前記第四の拡散層の形成工程で形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
前記低電圧駆動トランジスタは、ＣＭＯＳトランジスタであることを特徴とする請求項２記載の半導体集積回路装置の製造方法。
【請求項４】
前記第二の拡散層がチャネル領域側にいくほど浅く、かつ不純物濃度が薄くなり、ドレイン側にいくほど深く、かつ不純物濃度が濃くなることを特徴とする請求項１または請求項２記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は中・高耐圧ＭＯＳ型半導体集積回路装置、特にＬＯＣＯＳオフセット構造を有する中・高耐圧ＭＯＳ型半導体集積回路装置の製造方法に関するものである。
【０００２】
【従来の技術】
液晶表示パネル等の表示装置を駆動するには比較的高い電圧が要求され、このために、液晶表示パネル等の表示装置を駆動する半導体集積回路装置においては、約６Ｖ〜十数Ｖの中耐圧、あるいは数十Ｖ領域の高耐圧半導体集積回路装置の需要が大きくなっている。
【０００３】
以下、図を用いて従来の中・高耐圧ＭＯＳ型半導体集積回路装置の製造方法について説明する。
図３は、従来の中・高耐圧ＭＯＳ型トランジスタの断面図であり、図４は、従来の高耐圧ＭＯＳ型トランジスタの断面図である。
【０００４】
図３において１は半導体基板、２は中・高耐圧用ウェル、３はＭＯＳトランジスタのチャンネル部とソース・ドレイン拡散層の間に設けられたＬＯＣＯＳ絶縁膜、４はゲート酸化膜、５はゲート、６は第一の拡散層であって、ソース・ドレインとなるべき高濃度不純物拡散領域、７は第二の拡散層で、特にドレインのオフセット領域となる、第一の拡散層６よりは低濃度の不純物拡散領域である。８はチャンネルドープである。
【０００５】
従来の中・高耐圧トランジスタは半導体基板１の表面部に中・高耐圧用ウェル２を、中・高耐圧用ウェル２の表面部にＬＯＣＯＳ絶縁膜３を形成し、ＬＯＣＯＳ絶縁膜３に挟まれた内側にゲート酸化膜４、ＬＯＣＯＳ絶縁膜３とゲート酸化膜４の上部にゲート５を有し、ＬＯＣＯＳ絶縁膜３の外側の半導体基板１表面に形成された第一の拡散層６、ＬＯＣＯＳ絶縁膜３の下部に形成された第二の拡散層７、ゲート酸化膜４の下部に注入されたチャンネルドープ８から構成された図３に示すようなＬＯＣＯＳオフセット構造をしている。
【０００６】
また、図３に示したＭＯＳ型トランジスタより、さらに高耐圧や高電流駆動能力を目指したＭＯＳ型トランジスタとして、図４に示すようなＭＯＳ型トランジスタがある。
【０００７】
このＭＯＳ型トランジスタでは、耐圧向上のために不純物濃度を濃くし、また、電界が集中しやすい構造である第一の拡散層６と中・高耐圧用ウェル２の間の耐圧をさらに向上させるために、第一の拡散層６よりも濃度の薄い第三の拡散層９を、第一の拡散層６直下の中・高耐圧用ウェル２上部に形成する。また、電流駆動能力向上のために第二の拡散層７が深くなるようにしてこの部分の抵抗を下げた構造のＭＯＳ型トランジスタにすることが行われている。
【０００８】
しかしながら、通常、中・高耐圧用ウェル２は半導体基板にイオン注入などで不純物を注入した後、熱拡散して形成されるため、中・高耐圧用ウェル２の領域を深く形成するにつれて不純物の濃度が薄くなっていく傾向にある。
【０００９】
ここで、図４のような、オフセット領域に存在する第二の拡散層７を深い構造にした場合、中・高耐圧用のウェル２の深い領域ほど不純物濃度が薄くなっているために、第二の拡散層７の不純物が横方向に広がる傾向があり、形状が従来の図３に示したトランジスタの場合よりも両方から大きくチャンネル側に横に広がった形状となる。そのため、第二の拡散層７がゲート酸化膜４の下の部分と重なる領域が大きくなる。
【００１０】
そのために、チャンネル方向に突出した第二の拡散層７の深い領域では、第二の拡散層７を介したソース・ドレイン間のパンチスルーが起こりやすくなる。しかも、中・高耐圧用トランジスタでは、ソース・ドレイン間に高い電圧が印加されるのでより一層パンチスルーが起こりやすくなるという問題点があった。
【００１１】
また、第二の拡散層７が横方向に広がっていると、中・高耐圧トランジスタの場合、ゲート電圧を印加すると、チャンネルの深い領域で最初にトランジスタがオンする場合もある。したがって、チャンネルドープ８がゲート酸化膜４の直下の浅いところのみに注入されていると、しきい値の制御性が悪くなるいう問題点もあった。
【００１２】
【発明が解決しようとする課題】
本発明の半導体集積回路装置の製造方法は、上記従来の問題点を解決するもので、製造工程の効率化を図りながら、チャネルの深い領域でのパンチスルーを防止すると共に、中・高耐圧半導体集積回路装置のしきい値の制御性を向上することを目的とするものである。また、電界集中を緩和して耐圧を向上し、さらには、サステイン耐圧を向上することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１記載の半導体集積回路装置の製造方法は、半導体基板上のトランジスタのチャンネル領域に形成されたゲート絶縁膜を介してゲート電極を形成する工程と、前記チャンネル領域の両側の離れた領域に前記半導体基板と反対導電型であり、ソース・ドレインとなる高濃度の第一の拡散層を形成する工程と、前記第一の拡散層と前記チャンネル領域に挟まれた領域に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第二の拡散層を形成する工程と、前記第一の拡散層の下部に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第三の拡散層を形成する工程と、前記チャンネル領域に前記第一の拡散層と反対導電型の第四の拡散層を形成する工程とを有し、前記第四の拡散層が、前記第二の拡散層と接しており、前記第二の拡散層と深さが同じかまたはそれより深く設定されていることを特徴とする。
【００１４】
請求項２記載の半導体集積回路装置の製造方法は、半導体基板上に中耐圧または高耐圧トランジスタと低電圧駆動トランジスタが搭載された半導体集積回路装置の製造方法であって、前記半導体基板上の中耐圧または高耐圧トランジスタのチャンネル領域に形成されたゲート絶縁膜を介してゲート電極を形成する工程と、前記チャンネル領域の両側の離れた領域に前記半導体基板と反対導電型であり、ソース・ドレインとなる高濃度の第一の拡散層を形成する工程と、前記第一の拡散層と前記チャンネル領域に挟まれた領域に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第二の拡散層を形成する工程と、前記第一の拡散層の下部に前記第一の拡散層と同一導電型で前記第一の拡散層より低濃度の第三の拡散層を形成する工程と、前記チャンネル領域に前記第一の拡散層と反対導電型の第四の拡散層を形成する工程とを有し、前記第四の拡散層は前記第二の拡散層と接しており、前記第二の拡散層と深さが同じかまたはそれより深く設定され、さらに前記低電圧駆動トランジスタの２種類の導電型ウェルは、前記第三の拡散層または前記第四の拡散層の形成工程で形成されることを特徴とする。
【００１５】
請求項３記載の半導体集積回路装置の製造方法は、請求項２記載の半導体集積回路装置の製造方法において、前記低電圧駆動トランジスタは、ＣＭＯＳトランジスタであることを特徴とする。
【００１６】
請求項４記載の半導体集積回路装置の製造方法は、請求項１または請求項２記載の半導体集積回路装置の製造方法において、前記第二の拡散層がチャネル領域側にいくほど浅く、かつ不純物濃度が薄くなり、ドレイン側にいくほど深く、かつ不純物濃度が濃くなることを特徴とする。
以上により、製造工程の効率化を図りながら、チャネルの深い領域でのパンチスルーを防止すると共に、中・高耐圧半導体集積回路装置のしきい値の制御性を向上することができる。また、電界集中を緩和して耐圧を向上し、さらには、サステイン耐圧を向上することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は、本発明の半導体集積回路装置を示す断面図であり、図２（ａ）は、本発明の半導体集積回路装置の製造方法であって拡散層の形成工程を示す工程断面図、図２（ｂ）は、本発明の半導体集積回路装置の製造方法であって拡散層を熱拡散する工程を示す工程断面図、図２（ｃ）は、本発明の半導体集積回路装置の製造方法であってソース・ドレイン領域の形成工程を示す工程断面図、図２（ｄ）は、本発明の半導体集積回路装置の製造方法であってゲート領域の形成工程を示す工程断面図である。
【００１８】
なお、ここでは、高耐圧ＭＯＳ型トランジスタについて説明するが、本発明の半導体集積回路装置の製造方法は、液晶ドライバのように、高耐圧ＭＯＳ型トランジスタの製造に用いると共に、約５Ｖ以下で駆動する低電圧ＣＭＯＳトランジスタの製造に用いることができる。従って、図２に示す方法で形成された半導体集積回路装置は高耐圧ＭＯＳトランジスタとは別領域で低電圧ＣＭＯＳトランジスタのＮウエル、Ｐウエルを含み、かつそれらは高耐圧ＭＯＳ型トランジスタのウエルとは別工程で製造されるものである。図２では低電圧ＣＭＯＳトランジスタのウエルは図示されず、半導体基板の別の領域にあるものとする。
【００１９】
まず、図２（ａ）に示すように、Ｐ型の不純物の濃度２．４Ｅ１４［ｃｍ−３］程度の半導体基板１にＰ型の濃度が２．０Ｅ１５〜４．０Ｅ１６［ｃｍ−３］程度で最終的に深さが２〜１５μｍ程度となる中・高耐圧用ウェル２を形成する。深さ２μｍに近いウエルを用いる場合は駆動電圧十数Ｖ近辺の中耐圧トランジスタに対応し、深さ１５μｍに近いウエルを用いる場合は駆動電圧数十Ｖの高耐圧トランジスタに対応するものである。
【００２０】
次に、中・高耐圧用ウェル２にイオン注入を行い、高耐圧ＭＯＳ型トランジスタのソース・ドレインとなるべき半導体基板１の領域に選択的に第三の拡散層９を形成し、高耐圧ＭＯＳ型トランジスタのチャンネルとなるべき領域に第四の拡散層１０を形成する。第三の拡散層９はＮ型で中濃度の不純物を有しているため、低電圧ＰＭＯＳトランジスタのＮウエルもこの工程で同時に形成される。一方、第四の拡散層１０はＰ型で中濃度の不純物を有しているため、低電圧ＮＭＯＳトランジスタのＰウエルもこの工程で同時に形成される。イオン注入の後に、熱処理が施され、図２（ｂ）に示すような、第三の拡散層９は濃度が４．０Ｅ１５〜１．０Ｅ１８［ｃｍ−３］程度で深さが１〜５μｍ程度に成長し、また、第四の拡散層１０は濃度が４．０Ｅ１５〜２．０Ｅ１６［ｃｍ−３］程度で深さが２〜５μｍ程度に成長する。以上のように一般的に高耐圧半導体集積回路装置は高耐圧用ウェルと低圧用ウェルを別に形成することが多く、ソース・ドレイン領域を構成する第三の拡散層９の理想的な濃度は低圧用Ｎウェルの濃度に近い場合が多いため、第三の拡散層９は低圧用ウェルで形成する事ができる。同様に、第四の拡散層１０を形成する際の注入量を低圧用Ｐウェルと同じ注入量にすることができ、このような製造工程の工夫によって半導体集積回路装置の製造工程の削減が可能となる。
【００２１】
次に、図２（ｃ）に示すように、第三の拡散層９および第四の拡散層１０で挟まれる領域に濃度が２．０Ｅ１６〜１．０Ｅ１７［ｃｍ−３］程度で深さ１〜３μｍ程度の高耐圧トランジスタのオフセットドレインとなるＮ型の第二の拡散層７を形成し、その上にＬＯＣＯＳ膜３を形成する。また、図２（ｄ）に示すように、第４四の拡散層１０の表面にゲート酸化膜４を成長させる。さらに、ゲート酸化膜４上とＬＯＣＯＳ膜３にまたがってゲート５を形成し、先のソース・ドレイン領域の第三の拡散層９の上から濃度が５．０Ｅ１９〜２．０Ｅ２０［ｃｍ−３］程度の高濃度で深さが０．３〜１μｍ程度のＮ型の第一の拡散層６を形成して中・高耐圧半導体集積回路装置が製造される。ソース・ドレイン領域形成後の種々の熱処理によって、各拡散層は最終的には図１のような形状となる。
【００２２】
本発明の高耐圧トランジスタにおいて、チャンネル領域の第四の拡散層１０はしきい値電圧を制御する役目を果たすものであり、第二の拡散層７は特にドレインのオフセット領域を構成するものであり、また、第三の拡散層９はソース・ドレインの高濃度不純物拡散層である第一の拡散層と中・高耐圧ウエル２とのＰＮ接合の濃度勾配を緩和し、耐圧向上に寄与する役目を果たしている。
【００２３】
そして図１に示された総合拡散層１１は、第一の拡散層６、第二の拡散層７、および第三の拡散層９を結合して一つに表示したＮ型の総合拡散層１１の最終完成時の形状を持つ拡散層である。オフセット領域に形成したＮ型の第二の拡散層７に隣接して、この第二の拡散層７と深さが同じかまたはそれより少し深い逆導電型のＰ型第四の拡散層１０を形成したことによって、もとの第二の拡散層７のＰＮ接合境界が第一の拡散層や第三の拡散層９のある方向へ後退し、従来のようにチャンネル側へ突き出すことがなくなっている。
【００２４】
すなわち、オフセット領域の第二の拡散層７がチャンネル側にいくほど浅く、濃度が薄くなり、ドレイン側にいくほど深く、濃くなるようなゆるやかな濃度勾配になる。このような濃度分布になると、図１に示される総合拡散層１１のＰＮ接合での電界が集中しにくくなり耐圧が向上する。また、第二の拡散層７から第三の拡散層９にかけての拡散層の形状が非常に曲率の大きい無理のない形状となるため、このことによっても電界が集中しにくく耐圧が向上できる。
【００２５】
また、第三の拡散層９の深さは、第四の拡散層１０、および第二の拡散層７と概ね同じであるから、総合拡散層１１の形状は図１に示すとおり、横方向に単調に深くなるような形状となり、第二の拡散層７がチャンネル方向に突き出していないのでパンチスルー耐圧も向上することができる。
【００２６】
さらに、第四の拡散層１０を形成することにより、ゲート５下の中・高耐圧用ウェル２の濃度が濃くなり、この領域で電流が流れたとき、寄生バイポーラトランジスタが形成されるのを防ぐことができ、その結果ドレインのサステイン耐圧を向上することができる。
【００２７】
以上のように、本発明の半導体集積回路装置の製造方法によると、製造工程の効率化を図りながら、チャネルの深い領域でのパンチスルーを防止すると共に、中・高耐圧半導体集積回路装置のしきい値の制御性を向上することができる。
【００２８】
【発明の効果】
以上のように本発明の半導体集積回路装置の製造方法によると、ゲート酸化膜の下部の深い領域までしきい値電圧制御も兼ねた拡散層を形成することにより、通常の半導体基板表面のみに注入するチャンネルドープでは防止できない、深い領域でのソース・ドレインパンチスルーを防止すると共に、高電圧を印加した際の深い領域でのチャンネル形成によるしきい値のバラツキをおさえ、しきい値の制御性を向上する。また、オフセット領域の拡散層の形状の曲率が大きくなり、ゲートからドレインにかけて濃度が濃くなるという濃度分布により、電界集中が緩和されて耐圧が向上し、さらにはゲート直下のウェル濃度が濃くなることによりサステイン耐圧が強い優れた中・高耐圧半導体集積回路装置の製造方法を実現することができる。
【００２９】
さらにまた、上記のような各拡散層を低電圧駆動ＣＭＯＳトランジスタのウエルと同時に形成できるので、工程数の節約ができ、低コスト化に寄与することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置を示す断面図
【図２】（ａ）本発明の半導体集積回路装置の製造方法であって拡散層の形成工程を示す工程断面図
（ｂ）本発明の半導体集積回路装置の製造方法であって拡散層を熱拡散する工程を示す工程断面図
（ｃ）本発明の半導体集積回路装置の製造方法であってソース・ドレイン領域の形成工程を示す工程断面図
（ｄ）本発明の半導体集積回路装置の製造方法であってゲート領域の形成工程を示す工程断面図
【図３】従来の中・高耐圧ＭＯＳ型トランジスタの断面図
【図４】従来の高耐圧ＭＯＳ型トランジスタの断面図
【符号の説明】
１　　半導体基板
２　　中・高耐圧用ウェル
３　　ＬＯＣＯＳ絶縁膜
４　　ゲート酸化膜
５　　ゲート
６　　第一の拡散層
７　　第二の拡散層
８　　チャンネルドープ
９　　第三の拡散層
１０　　第四の拡散層
１１　　総合拡散層
【図１】
2004063920.tif 000003
【図２】
2004063920.tif 000004
【図３】
2004063920.tif 000005
【図４】
2004063920.tif 000006