(57)【要約】【課題】微細加工に伴なうＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）形成後のプレ酸化工程で、素子形成、素子特性への影響を低減する高信頼性の半導体装置の製造方法及び半導体基板を提供する。【解決手段】シリコン半導体基板１１において素子分離すべき領域にトレンチＴＲを形成する。次に、例えばプラズマＣＶＤ法によりトレンチＴＲに酸化シリコン膜を埋め込む。その後、エッチバックやＣＭＰ技術を用いてＳＴＩ部１２を形成する。次に、好ましくは７５０℃程度、水蒸気雰囲気でのウェット酸化工程で全体の略１／３以上、１／２以下の厚さの第１プレ酸化膜１３１を形成する。その後、好ましくは１１００℃程度のドライ酸化雰囲気中で第２プレ酸化膜１３２を形成する。これにより、所定厚さの総合的なプレ酸化膜１３を構成する。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
シリコン半導体基板において所定領域にトレンチを形成し、トレンチ内部を酸化シリコン膜による埋め込み形態とする工程と、
前記埋め込み形態を有するシリコン半導体基板に対し、少なくともウェット酸化工程とドライ酸化工程の順の２工程でもって所定厚さのプレ酸化膜を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項２】
前記ウェット酸化工程は７００℃〜８５０℃の水蒸気雰囲気でなされ、前記ドライ酸化工程は１０００℃〜１１００℃のドライ酸化雰囲気でなされることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記所定厚さのプレ酸化膜のうち、総合的な厚さの略１／３以上、１／２以下は前記ウェット酸化工程により、残りの厚さは前記ドライ酸化工程により形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
フォトリソグラフィ工程を経て前記プレ酸化膜越しに前記半導体基板の選択された領域へ所定のイオン注入をする工程を具備したことを特徴とする請求項１〜３いずれか一つに記載の半導体装置の製造方法。
【請求項５】
前記請求項１〜４いずれかに記載の半導体装置の製造方法に従って構成されることを特徴とした半導体基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路を構成する際の素子間分離技術に係り、特にデザインルールの最小寸法が０．１８μｍ以下となる半導体集積回路における、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）を有する半導体装置の製造方法及び半導体基板に関する。
【０００２】
【従来の技術】
半導体集積回路の高集積化を進めていく上で、半導体基板上に形成した素子どうしを互いに分離する方法は、ＬＯＣＯＳ分離法（選択酸化分離）からトレンチ・アイソレーションに移行してきている。特に、メモリ製品は、集積度を上げるために早くから導入されている。
【０００３】
トレンチ・アイソレーションはＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）と呼称され、素子形成領域以外の半導体基板に溝を掘り、溝内部を絶縁物、特に酸化シリコン膜などで充填し、素子間分離を実現する。ＬＯＣＯＳ分離法に比べれば基板中に深く分離距離を稼げる。このため、分離幅を著しく縮小することが可能である。
【０００４】
図３は、従来の（条件−１）に従って形成するＳＴＩ及びプレ酸化膜の製造方法を示す断面図である。例えば、シリコン半導体基板３１に深さ４００ｎｍ程度、幅０．２５μｍ以上のトレンチＴＲを形成し、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　）法により酸化シリコン膜を埋め込んでＳＴＩ部３２を形成する。その後、１１００℃程度のドライ酸化雰囲気中でおよそ３０ｎｍのプレ酸化膜３３を形成する。
【０００５】
上記（条件−１）で形成したＳＴＩによれば、素子領域（アクティブ領域）と分離領域の境目であるアクティブエッジ３４が丸まる傾向にある。これにより、実質的なアクティブ領域が狭められる問題がある。また、素子領域プレ酸化膜３３は周知のとおり、後のフォトリソグラフィを経たイオン注入を複数回実施する際の犠牲膜である。この条件ではプレ酸化膜３３の酸化膜質も不均一になり易い。よって、複数回のフォトリソグラフィ／イオン注入に伴うレジストの剥離によって、素子領域における酸化膜抜け、シリコン基板が露出、抉れる等の不具合をもたらす懸念がある。
【０００６】
図４は、従来の（条件−２）に従って形成するＳＴＩ及びプレ酸化膜の製造方法を示す断面図である。例えば、シリコン半導体基板４１に深さ４００ｎｍ程度、幅０．２５μｍ以上のトレンチＴＲを形成し、ＣＶＤ法により酸化シリコン膜を埋め込んでＳＴＩ部４２を形成する。その後、８５０℃程度の水蒸気雰囲気中でおよそ３０ｎｍのプレ酸化膜４３を形成する。
【０００７】
上記（条件−２）で形成したＳＴＩによれば、素子領域と分離領域の境目であるアクティブエッジ４４が尖る傾向にある。酸化膜質は前記（条件−１）より比較的均一に保てる。しかし、複数回のフォトリソグラフィ／イオン注入を経て、新たに破線に示すようなゲート酸化膜４５を形成する場合、アクティブエッジ４４の部分のゲート酸化膜厚が他の部分より薄くなってしまう。その上部にゲート電極（図示せず）が延在するような場合には、アクティブエッジ４４の部分の薄いゲート酸化膜によって寄生ＭＯＳトランジスタが形成されてしまい、トランジスタ特性にハンプが生じる原因になる。
【０００８】
【発明が解決しようとする課題】
このように従来では、ＳＴＩ形成後のプレ酸化工程によって、アクティブエッジの形状、酸化膜質等、様々な問題が生じ、その後の素子形成に悪影響が及ぶことも少なくない。特にゲート酸化膜を形成するＭＯＳＦＥＴ等の素子特性劣化の影響は微細化に伴い無視できなくなってきた。
【０００９】
本発明は上記のような事情を考慮してなされたもので、微細加工に伴なうＳＴＩ形成後のプレ酸化工程で、素子形成、素子特性への影響を低減する高信頼性の半導体装置の製造方法及び半導体基板を提供しようとするものである。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、
シリコン半導体基板において素子形成領域以外にトレンチを形成し、トレンチ内部を酸化シリコン膜による埋め込み形態とする工程と、
前記埋め込み形態を有するシリコン半導体基板に対し、少なくともウェット酸化工程とドライ酸化工程の順の２工程でもって所定厚さのプレ酸化膜を形成する工程と、
を具備したことを特徴とする。
【００１１】
上記本発明に係る半導体装置の製造方法によれば、２工程からなるプレ酸化膜を形成する。これによって、ウェット酸化工程時の不具合（アクティブエッジ尖り傾向）は抑えることが可能で、かつドライ酸化工程によってさらなる緩和もできる。また、プレ酸化膜の積層のうち下層が比較的良好な酸化膜質となる。複数回のフォトリソグラフィ工程／イオン注入に伴うレジストの剥離に耐え得る酸化膜質が得られる。
【００１２】
なお、好ましくは、前記ウェット酸化工程は７００℃〜８５０℃の水蒸気雰囲気でなされ、前記ドライ酸化工程は１０００℃〜１１００℃のドライ酸化雰囲気でなされることを特徴とする。また、前記所定厚さのプレ酸化膜のうち、総合的な厚さの略１／３以上、１／２以下前記ウェット酸化工程により、残りの厚さは前記ドライ酸化工程により形成することを特徴とする。
【００１３】
また、上記本発明に係る半導体装置の製造方法において、
フォトリソグラフィ工程を経て前記プレ酸化膜越しに前記半導体基板の選択された領域へ所定のイオン注入をする工程を具備したことを特徴とする。プレ酸化膜のうち下層が比較的良好な酸化膜質となる。複数回のフォトリソグラフィ工程／イオン注入に伴うレジストの剥離に対し酸化膜が耐え得る。
【００１４】
本発明に係る半導体基板は、
上記示したいずれかに記載の半導体装置の製造方法に従って構成されることを特徴とし、素子形成、素子特性への影響を低減する高信頼性の半導体装置形成に寄与する。
【００１５】
【発明の実施の形態】
図１（ａ），（ｂ）は、本発明の半導体装置の製造方法による一実施形態に係り、半導体集積回路のＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）及びプレ酸化膜の形成を工程順に示す断面図である。少なくともウェット酸化工程とドライ酸化工程の順の２工程でもって所定厚さのプレ酸化膜を形成する。好ましくは、所定厚さのプレ酸化膜のうち、総合的な厚さの略１／３以上、１／２以下はウェット酸化工程により、残りの厚さはドライ酸化工程により形成する。
【００１６】
図１（ａ）に示すように、シリコン半導体基板１１において素子分離すべき所定領域に深さ４００ｎｍ程度、幅０．２５μｍ以上のトレンチＴＲを形成する。次に、例えばプラズマＣＶＤ法によりトレンチＴＲに酸化シリコン膜を埋め込む。その後、エッチバックやＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ　）技術を用いてＳＴＩ部１２を形成する。
【００１７】
次に、７００℃〜８５０℃の範囲、好ましくは７５０℃程度、水蒸気雰囲気でのウェット酸化工程を行い、およそ１０ｎｍ〜１０．３ｎｍの第１プレ酸化膜１３１を形成する。酸化膜厚を１０ｎｍ近傍と薄く形成することで、ウェット酸化特有のアクティブエッジ１４における尖り傾向を抑える。
【００１８】
次に、図１（ｂ）に示すように、１１００℃程度のドライ酸化雰囲気中で第２プレ酸化膜１３２を形成する。これにより、総合的なプレ酸化膜１３として、およそ３０ｎｍの構成とする。温度の高いドライ酸化で第１プレ酸化膜１３１形成時のアクティブエッジ１４における尖り傾向はさらに緩和される。また、トレンチＴＲを形作るシリコン半導体基板の壁にかかる応力緩和に寄与する。なお、上述では１１００℃程度のドライ酸化としたが、１０００℃〜１１００℃の範囲で行えば同様の効果が得られる。
【００１９】
上記実施形態の方法によれば、ＳＴＩ部１２形成後、ウェット酸化／ドライ酸化の順の２工程からなるプレ酸化膜１３を形成する。これによって、ウェット酸化工程時の不具合、すなわちアクティブエッジ１４における尖り傾向は抑えることが可能で、かつドライ酸化工程によってさらなる緩和もできる。これは、後のＳＴＩ部１２近傍の結晶欠陥、転移欠陥の派生防止にも寄与する。
【００２０】
また、プレ酸化膜１３の積層のうち下層が比較的良好な酸化膜質となる。これにより、その後の複数回のフォトリソグラフィ工程／イオン注入に伴うレジストの剥離に耐え得る酸化膜質が得られる。素子領域における酸化膜抜け、シリコン基板が露出、抉れる等の不具合をなくすることができる。
このような実施形態の方法で得られた半導体基板（半導体ウェハ）は、素子形成、素子特性への影響を低減する高信頼性の半導体装置形成に寄与する。
【００２１】
図２（ａ），（ｂ）は、上記実施形態の方法で得られた半導体基板に対し、複数回のフォトリソグラフィ／イオン注入を経て形成されたＭＯＳＦＥＴの平面図及びそのＢ−Ｂ断面図である。
【００２２】
シリコン半導体基板２１に素子分離酸化膜であるＳＴＩ部２２が形成され、素子領域にＭＯＳＦＥＴ２３が設けられている。ソース・ドレイン（Ｓ／Ｄ）領域２４の間のチャネル領域上にはゲート酸化膜２５を介してゲート電極２６が形成されている。ゲート電極２６の側部にはスペーサ（サイドウォール）２７が設けられ、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　）構造、すなわちソース・ドレインの低濃度エクステンション領域２８を形成している。
【００２３】
このような構成のＳＴＩ製品において、ＳＴＩ部２２は、高密度プラズマによる緻密な酸化シリコン膜で、深さ４００ｎｍ程度、素子分離の幅が０．２５μｍ以上の所定の大きさで基板の素子分離領域に形成されている。プレ酸化は上述のように、ウェット酸化工程とドライ酸化工程の順の２工程による形成である。よって、素子領域上の基板の平坦度が良好であり、ゲート酸化膜２５はより均一な膜厚で構成されている。すなわち、アクティブエッジ２９の部分のゲート酸化膜厚が他の部分より薄くなるというような従来の懸念は解消され、寄生ＭＯＳトランジスタによる影響は大幅に低減される。これにより、トランジスタ特性も良好となる。ゲートアレイ製品に採用すれば、素子の微細化に対する信頼度はいっそう向上する。
【００２４】
【発明の効果】
以上説明したように本発明によれば、ウェット酸化及びドライ酸化の２工程からなるプレ酸化膜を形成する。これによって、ウェット酸化工程時の不具合（アクティブエッジ尖り傾向）は抑えることが可能で、かつドライ酸化工程によってさらなる緩和もできる。また、プレ酸化膜の積層のうち下層が比較的良好な酸化膜質となる。よって、複数回のフォトリソグラフィ工程／イオン注入に伴うレジストの剥離に耐え得る酸化膜質が得られる。この結果、微細加工に伴なうＳＴＩ形成後のプレ酸化工程で、素子形成、素子特性への影響を低減する高信頼性の半導体装置の製造方法及び半導体基板を提供することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、本発明の半導体装置の製造方法による一実施形態に係り、半導体集積回路のＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）及びプレ酸化膜の形成を工程順に示す断面図である。
【図２】（ａ），（ｂ）は、上記実施形態の方法で得られた半導体基板に対し、複数回のフォトリソグラフィ／イオン注入を経て形成されたＭＯＳＦＥＴの平面図及びそのＢ−Ｂ断面図である。
【図３】従来の（条件−１）に従って形成するＳＴＩ及びプレ酸化膜の製造方法を示す断面図である。
【図４】従来の（条件−２）に従って形成するＳＴＩ及びプレ酸化膜の製造方法を示す断面図である。
【符号の説明】
１１，２１，３１，４１…シリコン半導体基板
１２，２２，３２，４２…ＳＴＩ部
１３，３３，４３…プレ酸化膜
１３１…第１プレ酸化膜
１３２…第２プレ酸化膜
１４，２９，３４，４４…アクティブエッジ
２３…ＭＯＳＦＥＴ
２４…ソース・ドレイン（Ｓ／Ｄ）領域
２５，４５…ゲート酸化膜
２６…ゲート電極
２７…スペーサ（サイドウォール）
２８…低濃度エクステンション領域
ＴＲ…トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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