(57)【要約】【課題】誘電体基板表面との間に段差がなく、半田実装性に優れ、端子電極の誘電体基板への接合強度が高く、しかも、外部からの水分の侵入を防止した信頼性の高いセラミック多層回路基板を得る。【解決手段】セラミック誘電体基板１の表面に信号を外部に伝達するための複数の端子電極９を被着形成してなるセラミック多層回路基板Ａにおいて、端子電極９の周囲に端子電極９の表面と実質的に同一平面となるように厚さ２５μｍ以上のオーバーコート層１０が形成されているとともに、端子電極９が、前記誘電体基板１の内側に位置する角部が曲率半径０．１ｍｍ以上の曲面からなる略方形からなることを特徴とする。【選択図】図１
2004063703.tif 000002
【特許請求の範囲】
【請求項１】
セラミック誘電体基板の表面に信号を外部に伝達するための複数の端子電極を被着形成してなるセラミック多層回路基板において、前記端子電極の周囲に該端子電極と実質的に同一平面となるようにオーバーコート層が形成されているとともに、前記端子電極の基板内側に位置する１つの角部が曲率半径０．１ｍｍ以上の曲面からなる略方形からなることを特徴とするセラミック多層回路基板。
【請求項２】
前記オーバーコート層が、前記誘電体基板の端子電極形成面における配線回路層の表面に形成されていることを特徴とする請求項１記載のセラミック多層回路基板。
【請求項３】
前記オーバーコート層の厚みが２５μｍ以上であることを特徴とする請求項１または請求項２記載のセラミック多層回路基板。
【請求項４】
（ａ）少なくとも光硬化可能なモノマー及びオリゴマー、セラミック材料を含有するセラミックスリップを支持板上に塗布、乾燥して第１のオーバーコート層成形体を形成する工程と、
（ｂ）該第１のオーバーコート層成形体表面に、角部が曲率半径０．１ｍｍ以上の曲面からなる略方形の端子電極形状が遮光されるようなマスクを載置し、該マスクを介して露光処理を行い、露光部分を硬化させる工程と、
（ｃ）前記第１のオーバーコート層成形体の現像処理を行ない、前記端子電極用の貫通孔を形成する工程と、
（ｄ）前記第１のオーバーコート層成形体における前記端子電極形成用の貫通孔内に、導体ペーストを充填して端子電極を形成する工程と、
（ｅ）前記端子電極が形成された前記第１のオーバーコート層成形体の表面に、前記セラミックスリップを塗布して第２のオーバーコート層成形体を形成する工程と、
（ｆ）前記第２のオーバーコート層成形体に対して、露光・現像処理を施し、ビアホール形成用の貫通孔を形成する工程と、
（ｇ）前記貫通孔に導体ペーストを充填して、ビアホール導体を形成するとともに、必要に応じ、該第２のオーバーコート層の表面に導体ペーストを回路パターンに印刷塗布する工程と、
（ｈ）前記第１および第２のオーバーコート層成形体による積層成形体から支持板を除去する工程と、
（ｊ）支持板を剥離した前記積層成形体を焼成する工程と、
を具備することを特徴とするセラミック多層回路基板の製造方法。
【請求項５】
前記第１のオーバーコート層成形体の焼成後の厚みが２５μｍ以上であることを特徴とする請求項４記載のセラミック多層回路基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、移動体通信機等に使用される高周波モジュールなどに用いられるセラミック多層回路基板に関し、信号を外部のマザーボードに伝達する為の端子電極構造の改良に関するものである。
【０００２】
【従来技術】
近年、電子機器は小型軽量化、携帯化が進んでおり、それに用いられる回路ブロックもその動向に呼応する形で、小型軽量薄型化、表面実装化、更には複合モジュール化が押し進められている。このような動向の中で、セラミックを用いたセラミック多層回路基板が、素子内蔵による小型化や低誘電損失性等の特徴から多用されている。
【０００３】
セラミック多層回路基板は、通常、基板の主面の一方にＩＣチップやチップコンデンサ等の小型部品が実装され、もう一方の面に、基板をマザーボードに接続するための端子電極が形成されている。
【０００４】
この端子電極は、基板をマザーボードに半田を介して接続する役割をもち、電気信号を伝えると共にマザーボードに配線基板を固定する機能が要求される。
【０００５】
この要求に対し、従来より図６に示すように、配線基板３１の裏面に端子電極３２が形成され、その端子電極３２の周囲は、基板と同一材料からなるオーバーコート層３３によって被覆され、端子電極３２が周縁部から剥離するのを防止している。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のように、端子電極３２の周縁部をオーバーコート層３３によって被覆した構造においては、実際に半田などによって接続される接続面は、オーバーコート層３３よりも一段凹んだ位置に形成されることになる。そのために、種々の問題が発生する。
【０００７】
まず、端子電極３２が配線基板３１表面より一段凹んだ位置に形成されるが、この段差が大きくなると、配線基板３１をマザーボードに半田にて接合する際にその接続信頼性が低下するという問題があった。
【０００８】
そこで、この端子電極３２の段差を小さくするためには、オーバーコート層３３を薄くすることが効果的であるが、その結果、半田による接合後の端子電極３２のはがれ強度が低下し、配線基板３１とマザーボードとの接合強度の劣化が発生する。
【０００９】
しかも、オーバーコート層３３の厚みが薄くなる場合には、外部の水分等の浸入に対する能力が低下し、配線基板の長期絶縁信頼性が低下するという問題があった。
【００１０】
また、端子電極３２は、半田などによって他の回路基板と接合されるが、このような端子電極３２に過度の応力が付加した時に、端子電極３２の周囲のオーバーコート層３３にクラックが発生しやすく、クラックを経由して水分が侵入し信頼性を低下させてしまうという問題があった。
【００１１】
従って、本発明は、誘電体基板表面との間に段差がなく、半田実装性に優れ、外部からの水分の侵入を防止した信頼性の高いセラミック多層回路基板と、それを効率的に製造するための方法を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】
本発明のセラミック多層回路基板は、セラミック誘電体基板の表面に信号を外部に伝達するための複数の端子電極を被着形成してなり、該端子電極の周囲には、端子電極と実質的に同一平面となるようにオーバーコート層が形成されているとともに、前記端子電極の基板内側に位置する１つの角部が曲率半径０．１ｍｍ以上の曲面からなる略方形からなることを特徴とするものである。
【００１３】
また、上記セラミック多層回路基板によれば、前記オーバーコート層が、前記誘電体基板の端子電極形成面における配線回路層の表面に形成されており、その厚みが２５μｍ以上であることを特徴とする。
【００１４】
また、このようなセラミック多層回路基板を製造するための方法として、（ａ）少なくとも光硬化可能なモノマー及びオリゴマー、セラミック材料を含有するセラミックスリップを支持板上に塗布、乾燥して第１のオーバーコート層成形体を形成する工程と、（ｂ）該第１のオーバーコート層成形体表面に、角部が曲率半径０．１ｍｍ以上の曲面からなる略方形の端子電極形状が遮光されるようなマスクを載置し、該マスクを介して露光処理を行い、露光部分を硬化させる工程と、（ｃ）前記第１のオーバーコート層成形体の現像処理を行ない、前記端子電極用の貫通孔を形成する工程と、（ｄ）前記第１のオーバーコート層成形体における前記端子電極形成用の貫通孔内に、導体ペーストを充填して端子電極を形成する工程と、（ｅ）前記端子電極が形成された前記第１のオーバーコート層成形体の表面に、前記セラミックスリップを塗布して第２のオーバーコート層成形体を形成する工程と、（ｆ）前記第２のオーバーコート層成形体に対して、露光・現像処理を施し、ビアホール形成用の貫通孔を形成する工程と、（ｇ）前記貫通孔に導体ペーストを充填して、ビアホール導体を形成するとともに、必要に応じ、該第２のオーバーコート層の表面に導体ペーストを回路パターンに印刷塗布する工程と、（ｈ）前記第１および第２のオーバーコート層成形体による積層成形体から支持板を除去する工程と、（ｊ）支持板を剥離した前記積層成形体を焼成する工程と、を具備することを特徴とする。
【００１５】
本発明によれば、前記端子電極の表面と、その周囲に形成されたオーバーコート層との表面が実質的に同一平面からなるために、この多層回路基板をマザーボードに半田付けする際に、端子電極付近の凹凸の影響を受けず、安定した半田付けを行なうことが可能となる。
【００１６】
また、前記オーバーコート層は、前記誘電体基板の端子電極形成面における配線回路層の表面に形成され、２５μｍ以上の厚みで形成されることによって、外部の水分等の浸入に対する絶縁能力の向上を図ることが可能となり、基板の長期絶縁信頼性が向上する。
【００１７】
さらに、端子電極の形状が、オーバーコート層に対して埋め込まれた構造となり、且つ端子電極の角部が特定の曲率半径からなる曲面によって形成することによって、端子電極に過度の応力が付加された場合においても、端子電極の周囲の誘電体層にクラックが発生するのを効果的に防止することができる。
【００１８】
また、本発明の製造方法によれば、端子電極の表面と常に同一平面にできるために、このオーバーコート層の厚みを任意の厚みに設計できる。その結果、外部の水分等の浸入に対する絶縁能力の向上を図るために必要な厚みのオーバーコート層を形成することができ、多層回路基板の長期絶縁信頼性が向上する。
【００１９】
さらに、端子電極の角部をＲ形状することで、成形、積層、焼成の各工程において角部への過度の歪の発生を防止することができるために、端子電極の周囲の誘電体層にクラックが発生するのを防止し、製品の信頼性が向上する。
【００２０】
【発明の実施の形態】
図１に、本発明のセラミック多層回路基板の一例の（ａ）概略斜視図および（ｂ）概略断面図を示した。
【００２１】
図１のセラミック多層回路基板Ａによれば、セラミック焼結体からなる誘電体基板１の側面および表面には、側面導体層２や表面導体層３が、また裏面にはマザーボードなどに実装するための端子電極９が形成されている。そして、この回路基板Ａの表面には、ＩＣ、インダクタ、抵抗、コンデンサなどのチップ部品４が半田によって実装され、表面導体層３と接続されている。
【００２２】
また、誘電体基板１の表面にはキャビティ部５が形成されており、このキャビティ部５には半導体ベアチップ６が収容され、ワイヤにより表面導体層３と接続されている。誘電体基板１の表面導体層３上には、必要に応じて厚膜抵抗体膜や厚膜保護膜が形成されたり、メッキ処理される。
【００２３】
また、誘電体基板１は、具体的には、図１（ｂ）の概略断面図に示すように、誘電体層１ａ〜１ｈの積層体によって形成され、各誘電体層間には、内部導体層７が設けられ、ビアホール導体８によって内部導体層７間、または表面導体層３と電気的に接続されている。
【００２４】
さらに、誘電体基板１の裏面の（ａ）概略斜視図と、（ｂ）（ｃ）要部拡大断面図を図２に示した。本発明の配線基板においては、図２に示されるように、誘電体基板１の裏面における縁部または内側に、複数の端子電極９が配列されている。そして、図１（ｂ）に示される通り、端子電極９の周囲には、端子電極９の表面と実質的に同一平面となるようなオーバーコート層１０が形成されている。そして、誘電体基板１の裏面に形成されている表面導体層３は、端子電極９を除き、このオーバーコート層１０によって被覆されている。なお、「実質的に同一平面」とは、段差が２μｍ以下、特に１μｍ以下であることを意味する。
【００２５】
このように、端子電極９の表面と、オーバーコート層１０との表面が実質的に同一平面からなるために、この多層回路基板をマザーボードに半田付けする際に、端子電極９をマザーボードに対し、安定した半田付けを行なうことが可能となる。
【００２６】
また、このオーバーコート層１０は、表面導体層３に対しては、保護層として機能しており、水分の侵入によって表面導体層３のみならず、ビアホール導体８、内部導体層７間の絶縁抵抗が低下するのを防止することができる。
【００２７】
このような水分などの侵入を有効に防止する上で、このオーバーコート層１０の厚みは２５μｍ以上、特に３０μｍ以上であることが望ましい。
【００２８】
また、本発明によれば、図２に示すように、端子電極９は、略方形形状からなり、図２（ｂ）に示すように、誘電体基板１の縁部に形成された端子電極９の外形の中で、誘電体基板１の内側に位置する角部が、曲率半径（Ｒ）が０．１ｍｍ以上、特に０．２ｍｍ以上の曲面からなる略方形形状からなる。また、図２（ｃ）に示すように、誘電体基板１の内側に形成された端子電極９の場合には、４つの角部が０．１ｍｍ以上、特に０．２ｍｍ以上，さらには０．３ｍｍ以上の曲面からなる略方形形状からなる。
【００２９】
これは、曲率半径が０．１ｍｍ以上とすることによって、オーバーコート層１０と同一平面に形成されている端子電極９が半田などによって外部の回路基板に実装された構造において、熱膨張差や外的衝撃等によって端子電極９に過度の応力が付加した場合においても、端子電極９の周囲のオーバーコート層１０にクラックが発生するのを防止することができる。
【００３０】
従って、この曲率半径が０．１ｍｍよりも小さいと、角部への歪みの集中が発生し、この角部周辺のオーバーコート層１０にクラックが発生してしまい、結果的にオーバーコート層１０の保護層としての機能が失われてしまう。
【００３１】
本発明において、誘電体基板１やオーバーコート層１０は、導体層や端子電極などを低抵抗金属の銅、銀、金、アルミニウムの群から選ばれる少なくとも１種などの金属を用いるために、８００〜１０００℃の低温で焼成可能な低温焼成セラミックスからなることが望ましく、特に、誘電体基板１やオーバーコート層１０は、同じセラミックスからなることが望ましい。
【００３２】
低温焼成セラミックスとしては、例えば、ＳｉＯ２−Ｂ２Ｏ３系、ＳｉＯ２−Ｂ２Ｏ３−Ａｌ２Ｏ３系、ＳｉＯ２−Ａｌ２Ｏ３−アルカリ金属酸化物系、さらには、これらの系にアルカリ金属酸化物、ＺｎＯ、ＰｂＯ、Ｐｂ、ＺｒＯ２、ＴｉＯ２、等を配合した金属酸化物による混合組成物や、それらをガラス化した非晶質ガラスや結晶化ガラス、さらには、それらのガラスに、Ａｌ２Ｏ３、ＳｉＯ２、フォルステライト、コージェライト、ムライト、ＡｌＮ、Ｓｉ３Ｎ４、ＳｉＣ、ＭｇＴｉＯ３、ＣａＴｉＯ３などの骨材（フィラー）を２０〜８０質量％の割合で添加混合したもの等が挙げられる。
【００３３】
なお、誘電体層１ａ〜１ｈは、通常、１５０μｍ以下の厚さからなるが、特に小型化を図る上では、７５μｍ以下、特に３０〜７５μｍの厚さから構成される。
【００３４】
一方、ビアホール導体８、内部導体層７、表面導体層３、端子電極９は、前述した通り、銅、銀、金、アルミニウムの群から選ばれる少なくとも１種を主たる金属成分とする導体材料によって形成されるが、これらはセラミック誘電体基板１と同時焼成によって形成する上で、Ｂ２Ｏ３−ＳｉＯ２、Ｂ２Ｏ３−ＳｉＯ２−ＰｂＯ、Ｂ２Ｏ３−ＳｉＯ２−ＺｎＯ、Ｂ２Ｏ３−ＳｉＯ２−ＢａＯ、ＣａＯ−Ｂ２Ｏ３−ＳｉＯ２、ＣａＯ−Ａｌ２Ｏ３−Ｂ２Ｏ３−ＳｉＯ２などの低融点ガラスを含むことが望ましい。
【００３５】
また、回路基板の表面に形成される表面導体層３、端子電極９の表面には、半田との濡れ性を改善するために、ニッケル、金などのメッキ層が１〜３μｍの厚みで形成される。
【００３６】
次に、本発明のセラミック回路基板の製造方法を、図３、図４に基いて説明する。
【００３７】
先ず、誘電体層１ａ〜１ｈを形成するためのスリップ材を作製する。本発明によれば、光硬化性のセラミックスリップ材を調製する。例えば、前述したようなセラミック粉末、ガラス粉末、あるいはそれらの混合粉末に、光硬化可能なモノマー、例えばポリオキシエチル化トリメチロールプロパントリアクリレートと、有機バインダ、例えばアルキルメタクリレートと、可塑剤とを、有機溶剤、例えばエチルカルビトールアセテートに混合し、ボールミルで混練して調製する。
【００３８】
尚、上述の実施例では、溶剤系スリップ材を作製しているが、親水性の官能基を付加した光硬化可能なモノマー、例えば多官能基メタクリレートモノマー、有機バインダ、例えばカルボキシル変性アルキルメタクリレートを用いて、イオン交換水で混練した水系スリップ材であっても良い。
【００３９】
次に、表面導体層３、内部導体層７、ビアホール導体８および端子電極９を形成するための導電性ペーストを調製する。導電性ペーストは、銅、銀、金、アルミニウムの群から選ばれる少なくとも１種の低抵抗金属粉末に、前述したような低融点ガラス、さらにはエチルセルロースなどの有機バインダ、トルエン、２，２，４−トリメチル−１，３−ペンタジオールモノイソブチレートなどの有機溶剤を混合し、３本ローラにより均質混練して調製される。
【００４０】
本発明のセラミック回路基板の製造方法として、まず、図３（ａ）に示すように、樹脂フィルム、金属フィルムなどからなる基材２０上に、前記光硬化性を有するセラミックスリップ材を所定の厚みで全面に塗布してセラミック成形体層２１を形成する。
【００４１】
そして、図３（ｂ）に示すように、このセラミック成形体層２１に、端子電極形状の貫通孔２１ａを形成する。この貫通孔２１ａの形成にあたっては、感光性を有するセラミック成形体層２１上に、貫通孔２１ａが形成される領域が遮光されるようなフォトターゲットを載置して、例えば、超高圧水銀灯を光源として用いて露光を行なう。これにより、セラミック成形体層２１の貫通孔２１ａが形成される領域においては、光硬化可能なモノマーの光重合反応がおこらず、貫通孔２１ａが形成される領域以外のセラミック成形体層２１の領域においては、光重合反応が起こる。ここで光重合反応が起こった部位を露光部といい、光重合反応が起こらない部位を非露光部という。その後、現像処理を行う。現像処理は、セラミック成形体層２１の非露光部を現像液で除去するもので、具体的には、例えば、トリエタノールアミン水溶液などの現像液を噴霧処理して行う。この現像処理により、セラミック成形体層２１における非露光部を溶解除去して貫通孔２１ａを形成する。
【００４２】
この時、フォトターゲットとしては、貫通孔２１ａの角部が図２に示したような曲率半径を有するＲ形状のパターンを有することが必要である。
【００４３】
その後、図３（ｃ）に示すように、貫通孔２１内に前記導体ペーストをスクリーン印刷などによって、充填して端子電極パターン２２を形成する。かかる工程によれば、セラミック成形体層２１の厚みが、端子電極パターン２２の厚みと同一となるとともに、端子電極パターン２２の基材２０側表面と、セラミック成形体層２１の基材２０側表面とは実質的に同一平面を形成することになる。
【００４４】
次に、図３（ｄ）に示すように、端子電極パターン２２およびセラミック成形体層２２の表面に、表面導体層３を形成する導体パターン２３をスクリーン印刷法等によって印刷、塗布形成する。
【００４５】
そして、図３（ｅ）に示すように、この導体パターン２３を形成した全面に、上記セラミックスリップ材を全面に塗布して誘電体層２４を形成する。
【００４６】
その後、図４（ｆ）に示すように、誘電体層２４に必要に応じて貫通孔２５を形成し、図４（ｇ）に示すように、この誘電体層２４の貫通孔２５内に前記導体ペーストをスクリーン印刷等によって充填してビアホール導体２６を形成する。
【００４７】
なお、貫通孔２５の形成にあたっては、図３（ｂ）の貫通孔２１ａの形成と同様な方法で形成される。この誘電体層２４を光硬化性の樹脂を含むスリップで形成し、露光・現像処理することによって、貫通孔２５として、直径が５００μｍ以下、特に２００μｍ以下、深さが２００μｍ以下、特に１００μｍ以下の貫通孔を高い精度で形成することができる。
【００４８】
そして、ビアホール導体２６を形成した誘電体層２４を表面に、前記図３（ｄ）（ｅ）、図４（ｆ）（ｇ）に示すように、貫通孔形成、貫通孔への導体ペースト充填を繰り返し、図４（ｈ）のような積層物２７を形成する。
【００４９】
そして、この積層物２７から、基材２０を除去して、図４（ｉ）の積層体２８を形成した後、所定の温度で焼成することによって本発明の多層回路基板を作製することができる。なお、焼成にあたっては、作製された積層体２８を脱バイ工程で、成形体中に含まれている有機バインダ、光硬化可能なモノマーを消失し、焼成工程にて窒素などの不活性雰囲気中で８００〜１０５０℃の温度で焼成することによって緻密化させる。
【００５０】
その後、必要に応じて、表面処理として、さらに、基板表面に厚膜抵抗膜や厚膜保護膜の印刷・焼きつけ、メッキ処理、さらにＩＣチップを含む電子部品４、６の接合を行うことによってセラミック回路基板を作製することができる。
【００５１】
尚、図２のセラミック回路基板においては、誘電体基板１の上面側のみに表面導体層３、電子部品４、６が形成されているが、絶縁体基板１の下面側にも形成してもよい。
【００５２】
また、表面導体層３は、絶縁層１ａ〜１ｈの焼成された積層体の表面に、印刷・乾燥し、所定雰囲気で焼きつけを行っても良い。例えば、内部導体層７、８、９にＡｇ系導体を用い、表面導体層３としてＣｕ系導体を用いる場合、焼成された積層体の表面に、Ｃｕ系導体の印刷・乾燥を行い、中性雰囲気又は還元性雰囲気で７８０℃（ＡｇとＣｕの共晶点）以下の温度で焼成する。
【００５３】
【実施例】
以下に、図３、４に基づき、本発明を具体例で説明する。
【００５４】
先ず、マイラーフィルム２０上にオーバーコート層となる感光性スラリーを塗布乾燥し、焼成後の厚みが３５μｍとなるセラミック成形体層２１を形成した。感光性スラリーは、セラミック原料粉末と、光硬化可能なモノマー（ポリオキシエチル化トリメチロールプロパントリアクリレート）と、有機バインダ（アルキルメタクリレート）と、可塑剤とを、有機溶剤（エチルカルビトールアセテート）に混合し、ボールミルで混練して作製した。
【００５５】
セラミック原料粉末は、０．９５モルＭｇＴｉＯ３−０．０５モルＣａＴｉＯ３で表される主成分１００質量部に対して、ＢをＢ２Ｏ３換算で１０質量部、ＬｉをＬｉＣＯ３換算で５質量部添加したものを用いた。
【００５６】
次に、セラミック成形体層２１上に、フォトターゲットを載置して、超高圧水銀灯（照度３０ｍＷ／ｃｍ２）を光源として１０秒間露光した。フォトターゲットは、端子電極部となる１．０ｍｍ〜０．５ｍｍ角の略方形状のパターンを必要数適宜の間隔にて配置し、かつそのパターンの角部を曲率半径を０．０５〜１．５になるように設計したマスクを用いた。そしてトリエタノールアミン水溶液を現像液として用いてスプレー現像により端子電極用の貫通孔２１ａを形成した。
【００５７】
次に、貫通孔２１ａに導電性ペーストを充填してビアホール導体２２を形成し、引き続き、導体ペーストを印刷して焼成後の厚さが１５μｍの導体パターン２３を印刷形成した。
【００５８】
なお、導体ペーストは、Ａｇ粉末に、バリウムホウ珪酸ガラス粉末と、セルロース、有機溶剤を加えボールミルで混合したものを使用した。
【００５９】
この後、さらに上記のような工程を繰り返して、６層の誘電体層と内部配線層、表面配線層を有する積層体２７を形成した。
【００６０】
その後、大気中で３００℃で８時間で脱バインダ処理した後、９００℃大気中で６時間焼成を行い、多層回路基板を作製した。作製した多層回路基板について、以下の評価を行った。
【００６１】
端子電極にスズメッキ銅線を半田付けし、垂直に引っ張り上げ、端子電極が外れた後の、端子電極形成部分の周囲のオーバーコート層へのクラックの発生の有無を観察した。
【００６２】
また、プリント基板からなるマザーボード表面の回路に、端子電極を半田付けすることで、多層回路基板をマザーボードに実装した。そして、この実装基板を湿度８５％、８５℃の高温多湿雰囲気中で１００時間保持した毎に、所定の回路の容量値を測定し、容量変化が観察されるまでの時間を表１に示した。なお、測定は最高１０００時間まで測定した。
【００６３】
測定では、図５に示すように、多層回路基板Ａの最下層に、端子電極９と接続され、オーバーコート層１０によって被覆されたグランド層１１を形成し、誘電体層１ｈを挟んで対向電極７ａを形成して、この多層回路基板ＡをマザーボードＢに、半田１３によって実装した後のマザーボードＢ表面の回路１４と、多層回路基板Ａにおいて対向電極７ａに電気的に接続された端子１５との間の容量を測定した。結果は表１に示した。
【００６４】
比較例
従来の多層回路基板の製造方法に基づき、実施例１で用いたセラミック組成物と全く同じ組成物のスラリーを用いてドクターブレード法によってグリーンシートを作製した後、このセラミックグリーンシートに、実施例１で用いた導電性ペーストを用いて、焼成後の厚みが１５μｍとなる表面導体層、内部導体層および端子電極を印刷形成し、あるいはグリーンシートにマイクロドリルで貫通孔を形成して導体ペーストを充填して直径が１５０μｍのビアホール導体を形成し、それらを積層した。さらに、上記スラリーを端子電極の周囲に、焼成後の厚みが１５〜３０μｍとなるようにスクリーン印刷してオーバーコート層を形成した。
【００６５】
その後、実施例と同様な条件で脱バインダ処理、焼成を行い、セラミック多層回路基板を得た。そして、実施例１と同様な評価を行った。
【００６６】
【表１】
2004063703.tif 000003
【００６７】
表１の結果から明らかなように、従来品においては、オーバーコート層と電極部の段差にクラックや接合が不十分な部分が発生し、オーバーコート層の厚みが薄い場合、クラックの発生はないものの高温高湿中での信頼性に欠け、また、オーバーコート層を厚くすると、クラックの発生が見られた。
【００６８】
これに対して、本発明によれば、水分の侵入防止のために、オーバーコート層の厚みを厚くしても引っ張り試験後においてもオーバーコート層にクラックの発生はほとんど認められず、高温多湿雰囲気中でも高い信頼性を示した。但し、端子電極の略方形形状において、角部の曲率半径が０．１ｍｍよりも小さいと、角部を起点とするオーバーコート層のクラックの発生が認められた。
【００６９】
【発明の効果】
以上のように、本発明によれば、端子電極の周囲に同一平面となるオーバーコート層を形成し、且つ端子電極の回路基板の内側に位置する角部が曲率半径０．１ｍｍ以上の曲面からなる略方形によって形成することによって、端子電極の接着強度を高めることができるとともに、マザーボードに半田付けする際に安定した半田付けを行なうことが可能となる。
【００７０】
また、オーバーコート層の厚みを任意の厚みとすることが可能となるために、外部の水分等の侵入に対する絶縁能力が向上した長期絶縁信頼性の高い基板を提供することが出来る。
【図面の簡単な説明】
【図１】本発明のセラミック多層回路基板の一例を示す（ａ）概略斜視図と、（ｂ）概略断面図である。
【図２】本発明のセラミック多層回路基板における端子電極の構造を説明するための（ａ）概略裏面図、（ｂ）（ｃ）端子電極の拡大図である。
【図３】本発明のセラミック多層回路基板の製造方法を説明するための工程図である。
【図４】本発明のセラミック多層回路基板の製造方法を説明するための図３に続く工程図である。
【図５】特性評価用のセラミック多層回路基板の要部拡大断面図である。
【図６】従来のセラミック多層回路基板の概略断面図である。
【符号の説明】
Ａ　セラミック多層回路基板
１　誘電体基板
１ａ〜１ｈ　誘電体層
２　側面導体層
３　表面導体層
４　チップ部品
７　内部導体層
８　ビアホール導体
９　端子電極
１０　オーバーコート層
【図１】
2004063703.tif 000004
【図２】
2004063703.tif 000005
【図３】
2004063703.tif 000006
【図４】
2004063703.tif 000007
【図５】
2004063703.tif 000008
【図６】
2004063703.tif 000009