(57)【要約】【課題】半導体素子１７Ａとパッド１３Ａとの間にフラックスの集合部が形成されるのを防止する。【解決手段】基板１１と、基板の表面に形成された導電パターン１２と、導電パターン１２より成るパッド１７Ａと、パッド１７Ａ上に半田１８を介して実装される複数個の回路素子とを有する混成集積回路装置に於いて、パッド１７Ａにスリット１４を設けることにより、半田１８に含まれるフラックスをスリット１４に集合させて、回路素子とパッド１３Ａとの間にフラックスの集合部が形成されるのを防止する。【選択図】　図１
2004047781.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板の表面に形成された導電パターンと、前記導電パターンより成るパッドと、前記パッド上に半田を介して実装される複数個の回路素子とを有する混成集積回路装置に於いて、
前記パッドにスリットを設けることにより、前記半田に含まれるフラックスを前記スリットに集合させて、前記回路素子と前記パッドとの間にフラックスの集合部が形成されるのを防止することを特徴とする混成集積回路装置。
【請求項２】
前記回路素子はパワー系のＬＳＩチップであり、前記ＬＳＩチップを、前記スリットを設けた前記パッド上に半田を介してフェイスアップで実装することを特徴とする請求項１記載の混成集積回路装置。
【請求項３】
前記回路素子はパワー系のトランジスタであり、前記トランジスタを、前記スリットを設けた前記パッド上に半田を介してフェイスアップで実装することを特徴とする請求項１記載の混成集積回路装置。
【請求項４】
前記スリットは、矩形の形状を有する前記パッドの４辺の中央部付近から、前記パッドの中心方向に延在していることを特徴とする請求項１記載の混成集積回路装置。
【請求項５】
基板の表面にパッドを構成するように導電パターンを形成する工程と、前記パッドに半田を塗布する工程と、回路素子を前記半田上に固着する工程と、前記回路素子の電極と前記導電パターンとを電気的に接続する工程とを有する混成集積回路装置の製造方法に於いて、
前記導電パターンを形成する工程で前記パッドにスリットを設けることにより、前記半田に含まれるフラックスを前記スリットに集合させて、前記回路素子と前記パッドとの間にフラックスの集合部が形成されるのを防止することを特徴とする混成集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は混成集積回路装置およびその製造方法に関し、特に、比較的大型の半導体素子（ＬＳＩ素子やトランジスタ）を半田を介してパッドに実装するタイプの混成集積回路装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
図６を参照して、従来の混成集積回路装置３０の構成を説明する。図６（Ａ）は混成集積回路装置３０の平面図であり、図６（Ｂ）は図６（Ａ）の断面図である。
【０００３】
図６（Ａ）および図６（Ｂ）を参照して、従来の混成集積回路装置３０は次のような構成を有する。矩形の基板３１と、基板３１の表面に設けられた導電パターン３２と、導電パターン３２上に固着された回路素子と、回路素子と導電パターン３２とを電気的に接続する金属細線３６等で、混成集積回路装置３０は構成されていた。ここで、回路素子としては、半導体素子等の能動素子やチップ抵抗等の受動素子が全般的に採用されていた。同図では、ＬＳＩチップである半導体素子３７Ａが、導電パターンより成るパッド３３Ａに半田を介して実装されている。また、パワー系のトランジスタであるパワーＴＲ３７Ｂは、パッド３３Ａ上に固着されたヒートシンク３５上に、半田を介して接続されていた。そして、パワーＴＲ３７Ｂは、流れる電流の量が大きいために、太線を用いて導電パターン３２との電気的接続を行っていた。更に、パワーＴＲ３７Ｂは、ヒートシンク３５を用いずに、半田を介してパッド３３Ａに実装される場合もある。
【０００４】
そして、基板３１の表面に形成された混成集積回路を、絶縁性樹脂もしくはケース材等で封止することにより、混成集積回路装置３０は製品として提供されていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述したような従来の混成集積回路装置は以下に示すような問題を有していた。
【０００６】
即ち、ＬＳＩチップまたはパワーＴＲである半導体素子３７Ａは、比較的大型のパワー系の半導体素子であり、このような素子を半田を介して直接的にパッド３３Ａ上に固着した場合、半導体素子３７Ａの中央部付近に対応する箇所にて、半田３８に含まれるフラックスの集合部が形成されていた。このことから、半導体素子３７Ａの放熱性および電流特性が低下してしまう問題があった。
【０００７】
本発明は、上記した問題を鑑みて成されたものである。従って、本発明の主な目的は、半導体素子とパッドを接続する半田にフラックスの集合部が形成されるのを防止した混成集積回路装置およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、第１に、基板と、前記基板の表面に形成された導電パターンと、前記導電パターンより成るパッドと、前記パッド上に半田を介して実装される複数個の回路素子とを有する混成集積回路装置に於いて、前記パッドにスリットを設けることにより、前記半田に含まれるフラックスを前記スリットに集合させて、前記回路素子と前記パッドとの間にフラックスの集合部が形成されるのを防止することを特徴とする。
【０００９】
本発明は、第２に、前記回路素子はパワー系のＬＳＩチップであり、前記ＬＳＩチップを、前記スリットを設けた前記パッド上に半田を介してフェイスアップで実装することを特徴とする。
【００１０】
本発明は、第３に、前記回路素子はパワー系のトランジスタであり、前記トランジスタを、前記スリットを設けた前記パッド上に半田を介してフェイスアップで実装することを特徴とする。
【００１１】
本発明は、第４に、前記スリットは、矩形の形状を有する前記パッドの４辺の中央部付近から、前記パッドの中心方向に延在していることを特徴とする。
【００１２】
本発明は、第５に、基板の表面にパッドを構成するように導電パターンを形成する工程と、前記パッドに半田を塗布する工程と、回路素子を前記半田上に固着する工程と、前記回路素子の電極と前記導電パターンとを電気的に接続する工程とを有する混成集積回路装置の製造方法に於いて、前記導電パターンを形成する工程で前記パッドにスリットを設けることにより、前記半田に含まれるフラックスを前記スリットに集合させて、前記回路素子と前記パッドとの間にフラックスの集合部が形成されるのを防止することを特徴とする。
【００１３】
【発明の実施の形態】
（混成集積回路装置１を説明する第１の実施の形態）
図１を参照して、本発明の混成集積回路装置１０の構成を説明する。図１（Ａ）は混成集積回路装置１の平面図であり、図１（Ｂ）は図１（Ａ）の断面図である。
【００１４】
矩形の基板１１と、基板１１の表面に形成された導電パターン１２と、導電パターンから形成されるパッド１３上の所定の位置に実装された回路素子等から、混成集積回路装置１０は構成されている。このような各構成要素を以下にて詳細に説明する。
【００１５】
基板１１は、機械的強度・熱の伝導性・加工性に優れた材料から製造される。具体的には、樹脂製の基板、セラミック系の材料から成る基板および金属基板を採用することができる。ここで、金属基板を基板１１として採用する場合は、表面に形成される導電パターン１２との絶縁を行うために、基板１１の表面には絶縁層を設ける。
【００１６】
導電パターン１２は、基板１１の表面に形成される。また、導電パターン１２は、配線、ダイパッド、ボンデングパッド等を基板１１の表面に形成する。パッド１３Ａ上には、半田を介して半導体素子１７Ａが実装される。ここでは、半導体素子１７Ａは例えばＬＳＩチップ等の比較的大型の素子である。更に、半導体素子１７Ａとして、例えばパワー系のトランジスタを採用することができる。従って、このような大型の半導体素子１７Ａが実装されるパッド１３Ａもまた、半導体素子１７Ａと同程度の大きさに形成されている。なお、ここで使用される半田には、付着性の向上のために、フラックスが混入されている。
【００１７】
図１（Ｂ）を参照して、パッド１３Ａには、スリット１４が設けられている。ここでは、スリット１４は、パッド１３Ａの４辺の中央部付近から、パッド１３Ａの中心方向に延在している。従って、パッド１３Ａは、スリット１４により４つに分割され、分割されたスリットは中央部で連結されている。
【００１８】
ここで、スリット１４の形状やその個数は、変化させることができる。例えば、パッド１３Ａの対向する辺から、互いに噛み合うように、スリット１４を延在させることも可能である。更に、パッド１３Ａに、局所的にスリットを設けることも可能である。
【００１９】
導電パターン１２に実装される回路素子としては、半導体素子等の能動素子やチップ抵抗等の受動素子を全般的に採用することができる。これらの回路素子は、半田等のロウ材を介して導電パターン１２上に実装される。特に、パワー系のＬＳＩチップである半導体素子１７Ａは、接触抵抗の低い半田を用いて、パッド１３Ａに実装される。また、半導体素子等の能動素子をフェイスアップで実装した場合は、半導体素子の電極と導電パターン１２とを金属細線１６を介して電気的に接続される。
【００２０】
半導体素子１７Ａは、例えばパワー系のＬＳＩチップ等の比較的大型の素子である。更に、半導体素子１７Ａとして、例えばパワー系のトランジスタを採用することができる。そして、この半導体素子１７Ａも、他の回路素子と同様に半田を介してパッド１３Ａに実装されている。従って、半導体素子１７Ａは、スリット１４も含めて、パッド１３Ａを覆うように半田１８を介して実装されている。
【００２１】
上記したように、ここで使用する半田には、フラックスが混入されている。このフラックスは、回路素子を実装する工程に於いて、パッド１３Ａに設けられたスリット１４に集合する。従って、パッド１３Ａと半導体素子１７Ａの裏面との間に介在する半田には、フラックスが混入されていない。また、パッド１３Ａと半導体素子１７Ａの裏面との間に介在する半田に、フラックスが残ってしまった場合でも、そのフラックスの量は、非常に少ない。
【００２２】
パワーＴＲ１７Ｂは、パワー系の単体の半導体チップである。パワーＴＲ１７は発熱量が大きいので、その熱を基板１１に積極的に伝達させるために、ヒートシンク１５上に実装される。そして、ヒートシンク１５は、導電パターンから成るパッド１３Ｂに半田を介して実装される。
【００２３】
上記した混成集積回路装置１０の構成要素の他に、次のような構成要素を追加しても良い。即ち、導電パターン１２により形成されたパッドに、入力・出力端子となるリードを接続することができる。また、基板１１の表面に形成された混成集積回路を絶縁性樹脂やケース材で封止することもできる。
【００２４】
（混成集積回路装置の製造方法を説明する第２の実施の形態）
図２〜図５を参照して、混成集積回路装置１０の製造方法を説明する。本実施の形態では、次のような工程により混成集積回路装置１０を製造する。即ち、基板１１の表面にパッド１３を構成するように導電パターン１２を形成する工程と、パッド１３Ａに半田１８を塗布する工程と、回路素子を半田１８上に固着する工程と、回路素子の電極と導電パターン１２とを電気的に接続する工程等で混成集積回路装置１０は製造される。更に、導電パターン１２を形成する工程で、パッド１３Ａにスリット１４を設けることにより、回路素子を固着する工程に於いて、半田１８に含まれるフラックスをスリット１４に集合させて、回路素子とパッド１３Ａとの間にフラックスの集合部が形成されるのを防止している。これらの各工程を以下にて説明する。
【００２５】
第１工程：図２参照
本工程は、基板１１の表面に導電パターン１２を形成する工程である。図２（Ａ）は表面に導電パターン１２が設けられた基板１１の平面図であり、図２（Ｂ）は図２（Ａ）の断面図である。
【００２６】
図２（Ａ）および図２（Ｂ）を参照して、基板１１の表面には導電パターン１２が形成されている。基板１１は、機械的強度・熱の伝導性・加工性に優れた材料から製造される。具体的には、樹脂製の基板、セラミック系の材料から成る基板および金属基板を採用することができる。ここで、金属基板を基板１１として採用する場合は、表面に形成される導電パターン１２との絶縁を行うために、基板１１の表面には絶縁層を設ける。また、導電パターン１２は、基板１１の表面に形成される。また、導電パターン１２は、配線、ダイパッド、ボンデングパッド等を基板１１の表面に形成する。
【００２７】
パッド１３Ａには、スリット１４が設けられている。ここでは、スリット１４は、パッド１３Ａの４辺の中央部付近から、パッド１３Ａの中心方向に延在している。ここで、スリット１４の形状やその個数は、変化させることができる。例えば、パッド１３Ａの対向する辺から、互いに噛み合うように、スリット１４を延在させることも可能である。尚、上記したような導電パターン１２の形成は、エッチング等の手法により行うことができる。
【００２８】
第２工程：図３参照
本工程は、先の工程で形成されたパッド上に半田を塗布する工程である。図３（Ａ）はパッド上に半田が塗布された基板１１の平面図であり、図３（Ｂ）は図３（Ａ）の断面図である。
【００２９】
図３（Ａ）および図３（Ｂ）を参照して、導電パターン１２より成るパッド上に半田１８が塗布されている。半導体素子１７Ａが実装されるパッド１３Ａには、スリット１４が設けられており、スリット１４にも半田１８は塗布されている。ここで使用する半田１８には、その付着性を向上させるために、フラックスが混入されている。半田１８を塗布する作業は、スクリーン印刷またはディスペンサーにより行われる。
【００３０】
第３工程：図４参照
本工程は、半田１８上に半田を介して回路素子を実装する工程である。図４（Ａ）は回路素子が実装された基板１１の平面図であり、図４（Ｂ）は図４（Ａ）の断面図である。
【００３１】
図４（Ａ）および図４（Ｂ）を参照して、先の工程で塗布された半田１８上に回路素子は実装される。ここで実装される回路素子としては、半導体素子等の能動素子やチップ抵抗等の受動素子を全般的に採用することができる。
【００３２】
半導体素子１７Ａは、例えばパワー系のＬＳＩチップ等の比較的大型の素子である。更に、半導体素子１７Ａとして、例えばパワー系のトランジスタを採用することができる。そして、この半導体素子１７Ａも、他の回路素子と同様に半田を介してパッド１３Ａに実装されている。上記したように、ここで使用する半田には、フラックスが混入されている。このフラックスは、本工程に於いて、パッド１３Ａに設けられたスリット１４に集合する。従って、パッド１３Ａと半導体素子１７Ａの裏面との間に介在する半田には、フラックスが混入されていない。また、パッド１３Ａと半導体素子１７Ａの裏面との間に介在する半田に、フラックスが残ってしまった場合でも、そのフラックスの量は、非常に少ない。
【００３３】
本発明の特徴は、パッド１３Ａと半導体素子１７Ａの裏面との間に介在する半田から、フラックスを排除させることにある。上記の様な方法で半導体素子１７Ａを実装することにより、パッド１３Ａと半導体素子１７Ａの裏面との間に、フラックスの集合部が形成されるのを防止することができる。このフラックスの集合部は、一般的に「ス」と呼ばれている。従って、半導体素子１７Ａの裏面とパッド１３Ａとの間を半田のみで接合させることができる。このことから、半導体素子１７Ａの特性を確保することが可能となる。更に、半導体素子１７Ａとしてパワー系のＬＳＩチップを採用した場合でも、半導体素子１７Ａから放出される熱は、半田１８および導電パターン１２を介して基板１１に伝達される。
【００３４】
パワーＴＲ１７Ｂは、パワー系の単体の半導体チップである。パワーＴＲ１７は発熱量が大きいので、その熱を基板１１に積極的に伝達させるために、ヒートシンク１５上に実装される。そして、ヒートシンク１５は、導電パターンから成るパッド１３Ｂに半田を介して実装される。
【００３５】
第４工程：図５参照
本工程は、半田１８上に半田を介して回路素子を実装する工程である。図５（Ａ）は回路素子と導電パターン１２とが電気的に接続された基板１１の平面図であり、図５（Ｂ）は図５（Ａ）の断面図である。
【００３６】
図５（Ａ）および図５（Ｂ）を参照して、半導体素子１７ＡおよびパワーＴＲ１７Ｂの電極と、導電パターン１２とを電気的に接続する。ここでは、金属細線１６を介して電気的接続は行われている。ここで、金属細線１６に替えて、パワーリード等を使用することも可能である。
【００３７】
上記した工程の後に、回路を封止する工程およびリードを形成する工程等で、混成集積回路装置１０は製品として完成する。
【００３８】
【発明の効果】
本発明では、以下に示すような効果を奏することができる。
【００３９】
第１に、半田を介して半導体素子１７Ａが実装されるパッド１３Ａにスリット１４を設けることで、半田に残留したフラックスをスリット１４に集合させることができる。従って、半導体素子１７Ａの裏面とパッド１３Ａとの間に介在する半田に、フラックスの集合部が形成されるのを防止することができる。このことから、半導体素子１７Ａの放熱特性および電流特性を確保することが可能となる。
【図面の簡単な説明】
【図１】本発明の混成集積回路装置の平面図（Ａ）、平面図（Ｂ）である。
【図２】本発明の混成集積回路装置の製造方法を説明する平面図（Ａ）、断面図（Ｂ）である。
【図３】本発明の混成集積回路装置の製造方法を説明する平面図（Ａ）、断面図（Ｂ）である。
【図４】本発明の混成集積回路装置の製造方法を説明する平面図（Ａ）、断面図（Ｂ）である。
【図５】本発明の混成集積回路装置の製造方法を説明する平面図（Ａ）、断面図（Ｂ）である。
【図６】従来の混成集積回路装置の平面図（Ａ）、断面図（Ｂ）である。
【図１】
2004047781.tif 000003
【図２】
2004047781.tif 000004
【図３】
2004047781.tif 000005
【図４】
2004047781.tif 000006
【図５】
2004047781.tif 000007
【図６】
2004047781.tif 000008