(57)【要約】【課題】ディスターブを低減し、高速読み出しと低消費電力化が可能な強誘電体記憶装置及びその選択電圧調整方法を提供すること。【解決手段】強誘電体記憶装置の選択電圧調整方法は、強誘電体メモリセル１８に所定電圧刻みで複数の検査電圧Ｖ＋Ｓ０〜Ｖ＋Ｓ４を順次印加した時に、その強誘電体メモリセルに接続されたワード線１４及びビット線１６のいずれか一方を介して出力される電圧Ｖ０〜Ｖ４をそれぞれ検出する工程を有する。そして、時間軸上で隣合う一対の検査電圧Ｖ＋Ｓｎ−１，Ｖ＋Ｓｎを印加した時の各々の出力電圧の差分が所定値以下となった時に、一対の検査電圧の一方（例えばＶ＋Ｓ３）を、強誘電体メモリセル１８の飽和分極点Ｃ’に相当する検査電圧であると判定する。その飽和分極点Ｃ’に相当する検査電圧に基づいて、電源電圧Ｖｄｄを降圧する降圧回路１１０から出力される選択電圧Ｖｓを調整する。【選択図】        図１０
2004303333.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線及び複数のビット線の各交点に形成される複数の強誘電体メモリセルの少なくとも一つの選択メモリセルに選択電圧を印加し、他の非選択メモリセルに非選択電圧を印加する強誘電体記憶装置の選択電圧調整方法であって、
少なくとも一つの強誘電体メモリセルに、所定電圧刻みで複数の検査電圧を順次印加する工程と、
前記複数の検査電圧を前記少なくとも一つの強誘電体メモリセルに順次印加した時に、前記少なくとも一つの強誘電体メモリセルに接続された前記ワード線及び前記ビット線のいずれか一方を介して出力される電圧をそれぞれ検出する工程と、
時間軸上で隣合う一対の検査電圧を印加した時の各々の出力電圧の差分が所定値以下となった時に、前記一対の検査電圧の一方を、前記強誘電体メモリセルの飽和分極点に相当する検査電圧であると判定する工程と、
前記飽和分極点に相当する検査電圧に基づいて、電源電圧を降圧する降圧回路から出力される前記選択電圧を調整する工程と、
を有することを特徴とする強誘電体記憶装置の選択電圧調整方法。
【請求項２】
請求項１において、
前記検査電圧印加工程は、複数の正の検査電圧及び複数の負の検査電圧についてそれぞれ実施する工程を含み、
前記電圧検出工程は、前記複数の正の検査電圧及び前記複数の負の検査電圧を印加した時のそれぞれについて実施され、
前記判定工程は、前記強誘電体メモリセルの正の飽和分極点に相当する正の検査電圧と、前記強誘電体メモリセルの負の飽和分極点に相当する負の検査電圧とをそれぞれ判定する工程を含み、
前記選択電圧調整工程は、前記正負の検査電圧のうち絶対値の大きい検査電圧に基づいて実施されることを特徴とする強誘電体記憶装置の選択電圧調整方法。
【請求項３】
請求項１または２において、
前記降圧回路は、前記電源電圧を分割して複数の降圧電圧を出力する電圧分割回路と、前記複数の降圧電圧の中の任意の一つを選択する選択回路とを含み、
前記選択電圧調整工程は、前記選択回路からの前記複数の降圧電圧の中から特定の一つを選択するように調整する工程を含むことを特徴とする強誘電体記憶装置の選択電圧調整方法。
【請求項４】
請求項３において、
前記選択回路は複数のヒューズ素子を含み、
前記選択電圧調整工程は、前記複数のヒューズ素子の少なくとも一つを切断する工程を含むことを特徴とする強誘電体記憶装置の選択電圧調整方法。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記電圧検出工程は、少なくとも一ライン上に沿って配列された複数の強誘電体メモリセルに前記検査電圧を同時に印加する工程と、前記少なくとも一ライン上に沿って配列された複数の強誘電体メモリセルからの出力電圧を、前記ワード線及び前記ビット線のいずれか一方を介して検出する工程とを含むことを特徴とする強誘電体記憶装置の選択電圧調整方法。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記強誘電体記憶装置に設けられたテストモード制御パッドにテストモード信号を供給する工程と、
前記テストモード信号の供給により、前記強誘電体記憶装置内の少なくとも１本のワード線と第１のテスト用パッドとの間の第１のスイッチをオンさせ、前記強誘電体記憶装置内の少なくとも１本のビット線と第２のテスト用パッドとの間の第２のスイッチをオンさせる工程と、
をさらに含み、
前記電圧検出工程は、前記第１，第２のテスト用パッドを介して前記少なくとも一つの強誘電体メモリセルに前記検査電圧を印加し、前記第１，第２のテスト用パッドのいずれか一方を介して前記出力電圧を検出することを特徴とする強誘電体記憶装置の選択電圧調整方法。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記強誘電体記憶がウエハ上に搭載された状態にて、前記選択電圧が調整されることを特徴とする強誘電体記憶装置の選択電圧調整方法。
【請求項８】
請求項７において、
前記ウエハ上に搭載された前記強誘電体記憶装置の検査が終了した後に、前記選択電圧が調整されることを特徴とする強誘電体記憶装置の選択電圧調整方法。
【請求項９】
複数のワード線及び複数のビット線の各交点に形成される複数の強誘電体メモリセルを備えたメモリセルアレイと、
電源電圧を降圧して選択電圧を出力する降圧回路と、
前記降圧回路からの前記選択電圧に基づいて、前記複数の強誘電体メモリセルの駆動に必要な前記選択電圧を含む複数種の駆動電圧を生成する電圧制御回路と、
を有し、
前記降圧回路は、前記電源電圧を分割して複数の降圧電圧を出力する電圧分割回路と、前記複数の降圧電圧の中の任意の一つを選択する選択回路とを含むことを特徴とする強誘電体記憶装置。
【請求項１０】
請求項９において、
前記選択回路は複数のヒューズ素子を含み、前記複数のヒューズ素子の少なくとも一つが切断されていることを特徴とする強誘電体記憶装置
【請求項１１】
請求項９または１０において、
テストモード信号が入力されるテストモード制御パッドと、
第１，第２のテスト用パッドと、
前記複数のワード線の少なくとも１本の一端と前記第１のテスト用パッドとの間に配置され、前記テストモード制御パッドに前記テストモード信号が入力された時にオンされる第１のスイッチと、
前記複数のビット線の少なくとも１本の一端と前記第２のテスト用パッドとの間に配置され、前記テストモード制御パッドに前記テストモード信号が入力された時にオンされる第２のスイッチと、
をさらに有することを特徴とする強誘電体記憶装置。
【請求項１２】
請求項１１において、
前記第１のスイッチが接続された前記少なくとも１本のワード線の他端と前記電圧制御回路との間に配置され、前記テストモード制御パッドに前記テストモード信号が入力された時にオフされる第３のスイッチと、
前記第２のスイッチが接続された前記少なくとも１本のビット線の他端と前記電圧制御回路との間に配置され、前記テストモード制御パッドに前記テストモード信号が入力された時にオフされる第４のスイッチと、
をさらに有することを特徴とする強誘電体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体記憶装置、その駆動方法及び駆動回路に関する。
【０００２】
【背景技術】
強誘電体キャパシタを記憶素子として持つ強誘電体記憶装置は、ＤＲＡＭなみの動作速度を持ち、かつ、フラッシュメモリのように不揮発性である、などの特徴を持つことから、従来のメモリに置き換わる可能性のあるメモリ素子として期待されている。
【０００３】
強誘電体記憶装置として、各セルにトランジスタ及びキャパシタ（強誘電体）を一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各セル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型強誘電体メモリが知られている。ただし、将来の高集積化を考えると、１Ｔ／１Ｃセル、２Ｔ／２Ｃセルには集積度に限界があり、より小さなメモリ素子構造が求められている。
【０００４】
強誘電体材料自体に記憶保持機能があり、強誘電体キャパシタのみでもメモリ動作をさせることができることから、特許文献１，２に示されるように、クロスポイント型と称され、一つの強誘電体キャパシタのみでメモリセルを構成したもの（１Ｃセル）が提案されている。
【０００５】
【特許文献１】
特開平９−１１６１０７号公報
【特許文献２】
特表２００１−５１５２５６号公報
【０００６】
【発明が解決しようとする課題】
しかし、クロスポイント型強誘電体記憶装置では、非選択時に不要な電圧が印加されるため、データが劣化したり、ついには記憶状態を判定不能となるディスターブの問題があり、これまで実用化に至っていない。
【０００７】
また、クロスポイント型強誘電体記憶装置では、強誘電体メモリセルのヒステリシス特性が正電圧側または負電圧側にシフトする、いわゆるインプリント現象が指摘されている。しかし、インプリント現象が生じた強誘電体メモリセルに適正な選択電圧を印加する試みがなされていなかった。
【０００８】
本発明は、ディスターブ等を防止できるクロスポイント型強誘電体記憶装置及びその選択電圧調整方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の一態様は、複数のワード線及び複数のビット線の各交点に形成される複数の強誘電体メモリセルの少なくとも一つの選択メモリセルに選択電圧を印加し、他の非選択メモリセルに非選択電圧を印加する強誘電体記憶装置の選択電圧調整方法に関する。この選択電圧調整方法では、先ず、少なくとも一つの強誘電体メモリセルに、所定電圧刻みで複数の検査電圧を順次印加する。前記複数の検査電圧を前記少なくとも一つの強誘電体メモリセルに順次印加した時に、前記少なくとも一つの強誘電体メモリセルに接続された前記ワード線及び前記ビット線のいずれか一方を介して出力される電圧をそれぞれ検出する。その後、時間軸上で隣合う一対の検査電圧を印加した時の各々の出力電圧の差分が所定値以下となった時に、前記一対の検査電圧の一方を、前記強誘電体メモリセルの飽和分極点に相当する検査電圧であると判定する。最後に、前記飽和分極点に相当する検査電圧に基づいて、電源電圧を降圧する降圧回路から出力される前記選択電圧を調整する。
【００１０】
本発明方法では、飽和分極点に到達するのに必要な電圧絶対値を有しながら、電源電圧よりも絶対値の低い選択電圧を決定することができる。この選択電圧は電源電圧を降圧回路にて降圧して生成することができる。選択電圧を低くすることで、非選択メモリセルに印加される非選択電圧の絶対値も小さくなり、ディスターブの影響を低減できる。
【００１１】
また、比較的低い非選択電圧が印加される非選択メモリセルの容量（分極値−印加電圧のヒステリシスカーブにおける接線の傾きに相当）を小さくできる。このため、選択メモリに接続されたビット線上にある多数の非選択メモリのトータル容量（ビット線の寄生容量となる）も低減するため、消費電力が低減し、かつビット線のチャージ・ディスチャージが高速化される。よって、データの高速読み出しが可能となる。
【００１２】
本発明の一態様では、前記検査電圧印加工程は、複数の正の検査電圧及び複数の負の検査電圧についてそれぞれ実施する工程を含むことができる。この場合、前記電圧検出工程は、前記複数の正の検査電圧及び前記複数の負の検査電圧を印加した時のそれぞれについて実施される。また、前記判定工程は、前記強誘電体メモリセルの正の飽和分極点に相当する正の検査電圧と、前記強誘電体メモリセルの負の飽和分極点に相当する負の検査電圧とをそれぞれ判定する工程を含む。そして、前記選択電圧調整工程は、前記正負の検査電圧のうち絶対値の大きい検査電圧に基づいて実施される。
【００１３】
強誘電体キャパシタのヒステリシス特性が未知であると、その特性が正電圧側か負電圧側にシフトしている（インプリント現象）かが不明である。このような場合に、正負の検査電圧を用いて、本発明の一態様に係る調整方法が実施される。この場合、強誘電体メモリセルの正負の各飽和分極点に相当する正負の各検査電圧のうち、絶対値の大きい方を選択電圧として決定する。決定された正負の選択電圧を強誘電体メモリセルに印加すれば、正電圧側でも負電圧側でも飽和分極点に到達する。
【００１４】
本発明の一態様では、前記降圧回路は、前記電源電圧を分割して複数の降圧電圧を出力する電圧分割回路と、前記複数の降圧電圧の中の任意の一つを選択する選択回路とを含むことができる。この場合、前記選択電圧調整工程は、前記選択回路からの前記複数の降圧電圧の中から特定の一つを選択するように調整する。
【００１５】
本発明の一態様では、前記選択回路が複数のヒューズ素子を含むことができる。この場合、前記選択電圧調整工程では、前記複数のヒューズ素子の少なくとも一つを例えばレーザビームなどで切断すれば良い。
【００１６】
上述した調整方法は、一つの強誘電体メモリセルを対象にするものに限らない。例えば、前記電圧検出工程は、少なくとも一ライン上に沿って配列された複数の強誘電体メモリセルに前記検査電圧を同時に印加する工程と、前記少なくとも一ライン上に沿って配列された複数の強誘電体メモリセルからの出力電圧を、前記ワード線及び前記ビット線のいずれか一方を介して検出する工程とを含むことができる。
【００１７】
本発明の一態様は、前記強誘電体記憶装置に設けられたテストモード制御パッドにテストモード信号を供給する工程と、前記テストモード信号の供給により、前記強誘電体記憶装置内の少なくとも１本のワード線と第１のテスト用パッドとの間の第１のスイッチをオンさせ、前記強誘電体記憶装置内の少なくとも１本のビット線と第２のテスト用パッドとの間の第２のスイッチをオンさせる工程と、をさらに含むことができる。この場合、前記電圧検出工程では、前記第１，第２のテスト用パッドを介して前記少なくとも一つの強誘電体メモリセルに前記検査電圧を印加し、前記第１，第２のテスト用パッドのいずれか一方を介して前記出力電圧を検出することになる。
【００１８】
本発明の一態様では、対象となる強誘電体記憶がウエハ上に搭載された状態であってもよい。この種の記憶装置はチップに切断してパッケージする前のウエハ状態にて検査が実施されるので、このウエハ検査に続いて選択電圧を調整することができる。
【００１９】
本発明の他の態様に係る強誘電体記憶装置は、複数のワード線及び複数のビット線の各交点に形成される複数の強誘電体メモリセルを備えたメモリセルアレイと、電源電圧を降圧して選択電圧を出力する降圧回路と、前記降圧回路からの前記選択電圧に基づいて、前記複数の強誘電体メモリセルの駆動に必要な前記選択電圧を含む複数種の駆動電圧を生成する電圧制御回路とを有する。前記降圧回路は、前記電源電圧を分割して複数の降圧電圧を出力する電圧分割回路と、前記複数の降圧電圧の中の任意の一つを選択する選択回路とを含むことができる。
【００２０】
この強誘電体記憶装置は、上述した調整方法に従って選択電圧を調整し、その選択電圧を降圧回路にて生成することができる。
【００２１】
本発明の他の態様に係る強誘電体記憶装置は、テストモード信号が入力されるテストモード制御パッドと、第１，第２のテスト用パッドと、前記複数のワード線の少なくとも１本の一端と前記第１のテスト用パッドとの間に配置され、前記テストモード制御パッドに前記テストモード信号が入力された時にオンされる第１のスイッチと、前記複数のビット線の少なくとも１本の一端と前記第２のテスト用パッドとの間に配置され、前記テストモード制御パッドに前記テストモード信号が入力された時にオンされる第２のスイッチとをさらに有することができる。
【００２２】
このような構成により、テストモード信号を入力することで、選択電圧を調整するテストモードを開始することができる。
【００２３】
本発明の他の態様に係る強誘電体記憶装置は、前記複数のワード線の少なくとも１本の他端と前記電圧制御回路との間に配置され、前記テストモード制御パッドに前記テストモード信号が入力された時にオフされる第３のスイッチと、前記複数のビット線の少なくとも１本の他端と前記電圧制御回路との間に配置され、前記テストモード制御パッドに前記テストモード信号が入力された時にオフされる第４のスイッチとをさらに有することができる。
【００２４】
こうすると、通常駆動時に用いられる電圧制御回路等をメモリセルから切り離した状態で、上述のテストモードを実施することができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して具体的に説明する。
【００２６】
（強誘電体記憶装置の説明）
図１は、本発明の実施形態に係る強誘電体記憶装置であるＦｅＲＡＭのブロック図であり、図２はそのメモリアレイを模式的に示す斜視図である。図２に示すように、メモリセルアレイ１０は、強誘電体薄膜１２と、強誘電体薄膜１２の一方の面に配列された複数のワード線１４と、強誘電体薄膜１２の他方の面に配列された複数のビット線１６とを有する。
【００２７】
上記の構造により、複数のワード線１４及び複数のビット線１６の各交点（クロスポイント）には、図１に示すように強誘電体メモリセル１８がそれぞれ形成される。このような構造から、図２に示すメモリは、クロスポイントＦｅＲＡＭあるいはパッシブ型ＦｅＲＡＭと称されている。よって、図２に示すメモリは、各セルにトランジスタ及びキャパシタ（強誘電体）を一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各セル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型メモリとは異なる。
【００２８】
本実施形態のＦｅＲＡＭは、メモリセルアレイ１０内にトランジスタを要しないので、高集積化が可能であり、また、図２の構造を多段に積層することが可能である。また、ＣＭＯＳロジックが搭載される駆動回路基板は、図２の構造の例えば下方に配置できる。
【００２９】
本実施形態に用いられる強誘電体は、ＳＢＴ（ストロンチウム−ビスマス−タンタリュウム）、ＰＺＴ（リード−ジルコニウム−タイタニウム）、ＢＬＴ（ビスマス−ランタンニウム−タイタニウム）またはこれらの酸化物である無機材料を好適に用いることができるが、他の無機材料あるいは有機材料を用いても良い。
【００３０】
本実施形態に用いられるワード線１４及びビット線１６を形成する電極材料は、耐酸化性が強く耐熱性が高い点で、プラチナ（Ｐｔ）、イリジウム（Ｉｒ）、イリジウムオキサイド（ＩｒＯ２）、ストロンチウム−ルテニウムまたはその酸化物を好適に用いることができるが、他の導電材料であっても良い。
【００３１】
このメモリセルアレイ１０の駆動回路系として、複数のワード線１４を駆動するワード線ドライバ２０と、複数のビット線１６を駆動するビット線ドライバ２２と、ワード線及びビット線ドライバ１０，２２に複数種の駆動電圧（例えばＶｓ，２Ｖｓ／３，Ｖｓ／３，０）を供給する電源回路２４とが設けられている。ワード線ドライバ２０は複数のワード線１４の各々の一端（図１の左端）に接続され、ビット線ドライバ２２は複数のビット線１６の各々の一端（図１の上端）に接続されている。
【００３２】
ワード線ドライバ２０は、行方向アドレスデコーダを含み、アドレス選択された１本のワード線１４と残りの非選択のワード線１４とに電位を供給する。同様に、ビット線ドライバ２２は、列方向アドレスデコーダを含み、アドレス選択された少なくとも１本のビット線１６と残りの非選択のビット線１４とに電位を供給する。
【００３３】
（一般動作説明）
次に、図１に示すＦｅＲＡＭの動作について説明する。図３は、図１に示すメモリセル１８の自発分極Ｐまたは分極電荷Ｑ（分極Ｐの変化×キャパシタ面積）の電圧依存性が示すヒステリシス特性を表している。
【００３４】
図３では例えば、ビット線１６に対してワード線１４の電位が高くなる方向をプラス（＋）としている。ワード線１４及びビット線電位が同電位（共に０Ｖである電源ＯＦＦ時も含む）である時に、メモリセル１８の印加電圧が０Ｖとなる。このときの強誘電体キャパシタは、２種の残留分極±Ｐｒ（図３のＡ点及びＤ点）をもつ。例えば、図３のＤ点の残留分極Ｐｒを“０”のメモリ状態、図３のＡ点の残留分極−Ｐｒを“１”のメモリ状態と定義して、２値の記憶状態を得ることができる。
【００３５】
ここで、図３の点Ｃ及び点Ｆはそれぞれ、強誘電体メモリセル１８の飽和分極点である。また、図３の点Ｂ及び点Ｅは、分極方向が反転する点である。この点Ｂまたは点Ｅのように、分極値を０とする電圧を抗電圧と称する。
【００３６】
図３のヒステリシス特性によれば、データ“０”を書き込む時には、強誘電体メモリセル１８に電圧Ｖｓ（一般にＶｓ＝正の電源電圧Ｖｄｄ）を印加し、図３の点Ｃに移行させた後に、強誘電体メモリセル１８への印加電圧を０Ｖとして点Ｄに移行させれば良い。逆に、データ“１”を書き込む時には、強誘電体メモリセル１８に電圧−Ｖｓを印加し、図３の点Ｆに移行させた後に、強誘電体メモリセル１８への印加電圧を０Ｖとして点Ａに移行させれば良い。
【００３７】
データの読み出しは、点Ａまたは点Ｄの分極状態にある強誘電体メモリセル１８に電圧＋Ｖｓを印加して行う。選択セル１８ａでの残留分極が、図３のＡ点、Ｄ点のいずれであっても、上述のリード動作によって図３のＣ点の分極状態となる。このとき、Ａ点からＣ点に移行するとき（メモリ状態が“１”のリード時）には分極値が０となるＢ点を越えて分極方向が負から正に反転する。このため、図３に示す比較的大きな電荷量Ｑ１に相当する電流がビット線１６に流れる。一方、Ｄ点からＣ点に移行するとき（メモリ状態が“０”のリード時）には、分極方向は反転しない。よって、図３に示す比較的小さな電荷量Ｑ２に相当する電流がビット線１６に流れる。よって、ビット線１６に流れる電流を、図示しないリファレンス電流と比較することで、メモリ状態が“１”であるか“０”であるかを判定できる。結局、データの読み出しは、データ“０”の書き込む動作と同じである。
【００３８】
ここで、データ“１”を読み出す動作は、上述した通りデータ“０”の書き込み動作と同じであるから、データ“１”が破壊される。いわゆる破壊読出しと呼ばれる現象である。
【００３９】
そこで、データ“１”を読み出した後には、データ“１”の再書き込み動作が必要となる。データ“１”の再書き込み動作は、上述したデータ“１”の書き込み動作と同じであり、強誘電体メモリセル１８に−Ｖｓを印加すれば良い。
【００４０】
このように、データ書き込みは、“０”の書き込みと“１”書き込みが必要であり、データ読み出しも“０”の書き込み（リード）と“１”書き込み（リライト）が必要であることが分かる。
【００４１】
次に、データの読み出しを例に挙げて、ワード線１４及びビット線１６の電位設定について説明する。この電位設定は、電源回路２４から４種類の電位（Ｖｓ，２Ｖｓ／３，Ｖｓ／３，０）の供給を受けたワード線ドライバ２０及びビット線ドライバ２２によって実施される。なお、電位Ｖｓ，０が２種の選択電位となり、電位２Ｖｓ／３，Ｖｓ／３が２種の非選択電位となる。
【００４２】
図４には、一つの選択セル１８ａと、他の非選択セル１８ｂが示されている。アドレス（２，２）に位置する選択セル１８ａに接続されたワード線１４は電位Ｖｓ（ワード選択電位）に設定され、ビット線１６は電位０（ビット選択電位）に設定されている。よって、選択セル１８ａにはＶｓ−０＝Ｖｓのプラスの電界が印加される。このため、選択セル１８ａでの残留分極が、図３のＡ点、Ｄ点のいずれであっても、上述のリード動作によって図３のＣ点の分極状態となる。よって、選択セル１８ａに接続されたビット線１６の電流を検出すれば、上述の通り、メモリ状態が“１”であるか“０”であるかを判定できる。
【００４３】
なお、図３のＣ点の分極状態に設定することは、データ“０”の書き込み動作と同じである。よって、データ“０”を書き込むときにも、図４の通り電位設定すればよい。
【００４４】
また、実際のデータリード動作は、一本のワード線１４上の複数のメモリセル１８に対して同時に実施され、８ビットまたは１６ビットなどの一群のデータが同時に読み出される。
【００４５】
（デスィスターブ現象の説明）
このデータリード時には、図４に示す非選択セル１８ｂに接続された全てのワード線１４は電位Ｖｓ／３（ワード非選択電位）に、非選択セル１８ｂに接続された全てのビット線１６は電位２Ｖｓ／３（ビット非選択電位）に設定される。このとき、非選択セル１８ｂへの印加電圧は±Ｖｓ／３となる。この結果、Ａ点の分極状態であった非選択セル１８ｂは、図３のＨ，Ｉ点のいずれかに移行する。Ａ点からＩ点に移行しても、反転点Ｂを越えないため、記憶データが反転することはない。また、Ｄ点の分極状態であった非選択セル１８ｂは、図３のＧ，Ｊ点のいずれかに移行する。この場合も、Ｄ点からＧ点に移行しても、反転点Ｅを越えないため、記憶データが反転することはない。
【００４６】
しかし、例えば読み出し動作モードの度に、非選択セルに繰り返し非選択電圧が印加されると、その電界方向によってはデータが劣化してしまう。このことを、図５を参照して説明する。
【００４７】
図５は、点Ｄの分極状態にある非選択メモリセルに、他の選択セルの動作モードの度に、分極状態を反転させる電界方向（点Ｅ側に移行する電界方向でマイナス電界方向）に、１０ｎオーダで繰り返し非選択電圧−Ｖｓ／３が印加される場合を示している。同様に、点Ａの分極状態にある非選択メモリセルに、他の選択セルの動作モードの度に、分極状態を反転させる電界方向（点Ｂ側に移行する電界方向でプラス電界方向）に１０ｎオーダで繰り返し非選択電圧Ｖｓ／３が印加される場合を示している。
【００４８】
いずれの場合も、繰り返し回数１０ｎのべき乗数ｎが大きくなると、残留分極Ｐｒまたは−Ｐｒの絶対値が小さくなってしまう。こうなると、データ読み出し時に充分な分極電荷のマージンが生じなくなり、読み出し不能となってしまう。
【００４９】
（電源電圧を降圧して生成した適正な選択電圧Ｖｓの使用）
本実施形態では、上述のディスターブ現象を低減するために、電圧Ｖｓを調整している。この解決原理を簡易化したのが、図６である。図３にて説明した通り、一般に、“０”書き込みの時に強誘電体メモリセル１８に印加される電圧は正の電源電圧Ｖｄｄであり、“１”書き込みの時に強誘電体キャパシタ１８に印加される電圧は負の電源電圧−Ｖｄｄである。
【００５０】
この電源電圧Ｖｄｄを強誘電体メモリセル１８に印加すると飽和分極点Ｃに移動するが、図６から明らかなように、正の電源電圧Ｖｄｄより絶対値の低い電圧Ｖｓでも飽和分極点Ｃ’に達している。同様に、負の電源電圧−Ｖｄｄよりも絶対値の低い−Ｖｓでも分極飽和点Ｆ’に達している。
【００５１】
そこで、電源電圧Ｖｄｄを降圧して電圧Ｖｓを生成し、正の電圧Ｖｓを“０”書き込み電圧、負の電圧−Ｖｓを“１”書き込み電圧として、正負の電圧＋Ｖｓ，−Ｖｓをそれぞれ選択電圧として用いる。
【００５２】
こうすると、非選択メモリセルには非選択電圧±Ｖｓ／３が印加される。この非選択電圧±Ｖｓ／３の絶対値は、選択電圧として電源電圧Ｖｄｄを用いた時に非選択メモリセルに印加される非選択±Ｖｄｄ／３の絶対値よりも小さい。
【００５３】
この結果、図６に示す非選択メモリセルの分極値は、非選択電圧±Ｖｄｄ／３を印加した時よりも、非選択電圧±Ｖｓ／３を印加した方が、自発分極値（Ａ点またはＢ点）に近づくことが分かる。こうして、図５のディスターブ現象の影響を低減できる。
【００５４】
ここで、非選択メモリセルの分極値の接線の傾きは、その非選択メモリセルの容量と等価である。図６にて拡大して示すように、非選択電圧Ｖｓ／３が印加された非選択メモリセルの分極点における接線Ｓ１の傾きは、非選択電圧Ｖｄｄ／３が印加された非選択メモリセルの分極点における接線Ｓ２の傾きよりも明らかに小さい。よって、非選択電圧Ｖｓ／３が印加された非選択メモリセルの容量Ｃ１は、非選択電圧Ｖｄｄ／３が印加された非選択メモリセルの容量Ｃ２より小さくなる。負電圧側でも同様のことが言える。
【００５５】
非選択メモリセルの容量が小さいほうが、高速読み出しに適しており、消費電力も低減できる。なぜなら、選択メモリセルと同一ビット線上の多数の非選択メモリセルの容量はビット線の寄生容量となり、ビット線の電圧変化を遅くさせるからである。また、選択メモリセルと同一ビット線上の多数の非選択メモリセルの容量に電荷が充電されるため、消費電力も増えてしまう。
【００５６】
本実施形態のように、電源電圧Ｖｄｄを降圧した電圧Ｖｓを用いることで、ディスターブ対策の他に、高速読み出しと低消費電力化とを図ることができる。
【００５７】
（適正な選択電圧Ｖｓの検出方法）
図７〜図９は、適正な選択電圧Ｖｓを検出するためのフローチャートである。図７のフローチャートは、図１０に示す正の飽和分極点Ｃ’に対応する候補選択電圧Ｖ＋Ｓを検出するためのステップを示している。図８のフローチャートは、図１１に示す負の飽和分極点Ｆ’に対応する候補選択電圧Ｖ−Ｓを検出するためのステップを示している。図９のフローチャートは、図７及び図８のフローチャートにて求められた候補選択電圧Ｖ＋Ｓ，Ｖ−Ｓのうち絶対値の大きいほうを選択電圧Ｖｓとして決定し、それに基づいてシフト電圧Ｖｓｈｉｆｔ＝Ｖｄｄ−Ｖｓを決定するステップを示している。なお、以下の説明では、候補選択電圧Ｖ＋Ｓ，Ｖ−Ｓの絶対値はそれぞれ電源電圧Ｖｄｄより小さいことを前提とする。なぜなら、本実施形態は電源電圧Ｖｄｄを降圧して選択電圧Ｖｓを生成しているからである。
【００５８】
まず、図１０に示す初期検査電圧Ｖ＋Ｓｎ（ｎ＝０：Ｖ＋Ｓ０）を強誘電体メモリセル１８に印加し（図７のステップ１）、その時の強誘電体メモリセル１８での分極値に基づく出力電圧Ｖ０を検出する（図７のステップ２）。次に、ｎ＝ｎ＋１（＝１）とし、図１０に示す２番目の検査電圧Ｖ＋Ｓｎ＝Ｖ−ｓ（ｎ−１）＋ｎ・ΔＶ＝Ｖ＋Ｓ０＋ΔＶを強誘電体メモリセル１８に印加する（図７のステップ３）。このときの出力電圧Ｖ１を検出する（図７のステップ４）。
【００５９】
次に、この２つの出力電圧の差の絶対値｜Ｖｎ−１−Ｖｎ｜＝｜Ｖ０−Ｖ１｜が、予め定められた値Ａ（飽和分極点Ｃ’に達した以降のΔＶあたりの微小電圧変化量に相当）の範囲内であるか否かを判定する（図７のステップ５）。図１０からすると、検査電圧Ｖ＋Ｓ１では飽和分極点Ｃ’に達していないことから、ステップ５の判断はＮＯとなる。よって、以降は、図７のステップ３〜５が繰り返される。
【００６０】
ここで、図７のステップ３にてｎ＝４に達すると、その後のステップ５での判断がＹＥＳに転じる。なぜなら、図１０の検査電圧Ｖ＋ｓ３の時に飽和分極点Ｃ’に到達したことから、検査電圧Ｖ＋ｓ３と検査電圧Ｖ＋ｓ４とをそれぞれ印加した時の出力電圧の差の絶対値｜Ｖ４−Ｖ３｜は、所定値Ａの範囲内となるからである。
【００６１】
以上の手順により、検査電圧Ｖ＋ｓｎ−１＝Ｖ＋Ｓ３を正電圧側の候補選択電圧Ｖ＋Ｓと決定する（図７のステップ６）。なお、図７では、最後に印加された検査電圧Ｖ＋Ｓ４の一回前の検査電圧Ｖ＋Ｓ３を、飽和分極点Ｃ’に達した以降の検査電圧と認定した。これに限らず、安全率を見込んで、最後に印加された検査電圧Ｖ＋Ｓ４を正電圧側の候補選択電圧としても良い。つまり、ステップ５での判断がＹＥＳとなる一対の検査電圧のいずれか一方を、正電圧側の候補選択電圧Ｖ＋Ｓと決定すればよい。
【００６２】
以上の動作を、検査電圧を負電圧に変更して実施する。この動作が、図８と図１１とに示されている。電圧の正負が異なるだけで、図８及び図１１は図７及び図１０の動作と実質的に同じである。負の検査電圧を用いた検出動作により、図８のステップ６では、図１１に示す通り、５番目の検査電圧Ｖ−ｓ４を負の候補選択電圧Ｖ−ｓとして決定する。
【００６３】
図７及び図８のフローチャートに従った動作の終了後に、図９のフローチャートでの動作に移行する。図９のフローチャートに示すように、正の候補選択電圧Ｖ＋ｓの絶対値と、負の候補選択電圧Ｖ−Ｓとを比較して（図９のステップ１）、いずれか大きい方の絶対値を選択電圧Ｖｓとして決定している（図９のステップ２，３）。
【００６４】
もし、２つの候補選択電圧の絶対値の中からの小さいほうを選択電圧Ｖｓとして決定すれば、正の選択電圧＋Ｖｓ及び負の選択電圧−Ｖｓを強誘電体メモリセル１８に印加した時に、いずれか一方が飽和分極点に達しないことがあるからである。
【００６５】
図１０及び図１１の例では、負の候補選択電圧Ｖ−ｓ４の絶対値の方が、正の候補選択電圧Ｖ＋ｓ３の絶対値よりも大きいので、選択電圧Ｖｓ＝｜Ｖ−ｓ４｜と決定される。
【００６６】
換言すれば、図１０及び図１１の例のように、負の飽和分極点に相当する候補選択電圧の絶対値が、正の飽和分極点に相当する候補選択電圧の絶対値よりも大きい場合とは、強誘電体メモリセル１８のヒステリシス特性が負電圧側にシフトされている場合とも考えられる。負電圧側にシフトしたヒステリシス特性を示す強誘電体メモリセル１８では、負の候補選択電圧Ｖ−ｓの絶対値を選択電圧Ｖｓとして決定すればよいことが分かる。この場合には、図７のフローチャートでの動作と、図９のステップ１を省略して、図８のステップ６から図９のステップ３に移行させることができる。
【００６７】
逆に、正電圧側にシフトしたヒステリシス特性を示す強誘電体メモリセル１８では、正の候補選択電圧Ｖ＋Ｓの絶対値を選択電圧Ｖｓとして決定すればよいことが分かる。この場合には、図８のフローチャートでの動作と、図９のステップ１を省略して、図７のステップ６から図９のステップ３に移行させることができる。
【００６８】
ところで、このようなヒステリシス特性の正電圧側または負電圧側へのシフトは、強誘電体記憶装置のインプリント現象として知られている。インプリント現象は、印加電圧が正電圧側または負電圧側に偏ることで後発的に生ずる場合の他、強誘電体を構成する材料等に起因して先発的に生ずることもある。
【００６９】
本実施形態では、材料等に起因した先発的なインプリント現象を呈する強誘電体記憶装置において、その選択電圧Ｖｓの決定するのに好適に適用できる。特に、シフトする方向が予め分かっていれば、図７〜図９のうちの正負のいずれか一方の検査電圧を用いた動作ステップを省略できる。
【００７０】
（適正な選択電圧Ｖｓの調整方法）
図１２は、出荷前の強誘電体記憶装置１００と、その選択電圧Ｖｓを調整する調整装置２００のブロック図である。なお、図１２に示す強誘電体記憶装置は、好ましくはウエハ状態のものを用いることができる。この種のウエハは、個々のチップに切断してパッケージングされる前に、検査装置にて検査される。よって、以下の調整方法は、ウエハ検査装置において、特にその検査終了後の良品に対して、または不良回路を冗長回路への切り換え後の製品に対して実施することが好ましい。
【００７１】
図１２において、検査対象である強誘電体記憶装置１００は、図１に示すメモリセルアレイ１０に加えて、降圧回路１１０と、電圧制御回路１２０とを有する。降圧回路１１０は、電源電圧Ｖｄｄを降圧して選択電圧Ｖｓを出力する。電圧制御回路１２０は、降圧回路１１０からの選択電圧Ｖｓに基づいて、強誘電体メモリセル１８の駆動に必要な複数種の駆動電圧（例えばＶｓ，２Ｖｓ／３，Ｖｓ／３，０）を生成する。
【００７２】
降圧回路１１０は、図１３に示すように、電源電圧Ｖｄｄを分割して複数の降圧電圧を出力する電圧分割回路１１２と、複数の降圧電圧の中の任意の一つを選択する選択回路１１４とを含むことができる。
【００７３】
電圧分割回路１１２は、図１３に示すように、電源電圧Ｖｄｄの端子と接地電圧の端子との間に直列接続された複数の分割抵抗器ｒ１，ｒ２，…ｒｎを有する。
【００７４】
選択回路１１４は、各分割抵抗器に対応させて、ヒューズ素子１１６，第１，第２のインバータ１１８，１２０，Ｎ型トランジスタ１２２及びＰ型トランジスタ１２４を有する。電源電圧Ｖｄｄの端子に接続されたヒューズ素子１１６が導通状態であると、第１のインバータ１１８の出力はＬＯＷとなり、Ｎ型トランジスタ１２２はオフ状態が維持される。第２のインバータ１２０の出力はＨＩＧＨとなり、Ｐ型トランジスタ１２４もオフ状態が維持される。
【００７５】
一方、ヒューズ素子１１６が切断されると、第１のインバータ１１８の出力はＨＩＧＨとなり、Ｎ型トランジスタ１２２はオンされる。第２のインバータ１２０の出力はＬＯＷとなり、Ｐ型トランジスタ１２４もオンされる。少なくとも一つのＰ型トランジスタ１２４がオンされることで、選択回路１１４から電圧が出力される。ここで、ｎ個の中のヒューズ素子１１６のうちＶｄｄ端子側から数えてｉ番目のヒューズ素子１１６が切断されることで、選択回路１１４からは選択電圧ＶｓとしてＶｓ＝［ｎ−（ｉ−１）］×Ｖｄｄ／ｎとなる。
【００７６】
例えば、図１３の最上段のヒューズ素子１６（Ｆｕｓｅ１）が切断される場合には、Ｖｓ＝Ｖｄｄ、２番目のヒューズ素子１６（Ｆｕｓｅ２）が切断される場合には、Ｖｓ＝（ｎ−１）×Ｖｄｄ／ｎ、…ｎ番目（最下段）のヒューズ素子１６（Ｆｕｓｅｎ）が切断される場合には、Ｖｓ＝Ｖｄｄ／ｎとなる。
【００７７】
強誘電体記憶装置１００はさらに、テストモード信号が入力されるテストモード制御パッド１３０と、第１，第２のテスト用パッド１３２，１３４とを有する。さらに、強誘電体記憶装置１００は、複数のワード線１４のうちの例えば１本の一端と第１のテスト用パッド１３２との間に配置された第１のスイッチ（例えばＮ型トランジスタ）１３６と、複数のビット線１６のうちの例えば１本の一端と第２のテスト用パッド１３４との間に配置された第２のスイッチ（例えばＮ型トランジスタ）１３８とを有する。これら第１，第２のスイッチ１３６，１３８は、テストモード制御パッド１３０にテストモード信号（ＨＩＧＨアクティブ）が入力された時にオンされる。
【００７８】
強誘電体記憶装置１００にはさらに、一端に第１のスイッチ１３６が接続されたワード線１４の他端と電圧制御回路１２０との間に配置された第３のスイッチ（例えばＮ型トランジスタ）１４０と、一端に第２のスイッチ１３８が接続されたビット線１６の他端と電圧制御回路１２０との間に配置された第４のスイッチ（例えばＮ型トランジスタ）１４２とを有する。これら第３，第４のスイッチ１４０，１４２は、制御信号であるテストモード信号がインバータ１４４を介して入力されることで、テストモード信号が入力された時にオフされる。
【００７９】
一方、調整装置２００は、テスタ２１０と、シフト電圧検出部２２０と、電圧シフト制御コード発生部２３０と、ヒューズ切断部２４０とを有する。
【００８０】
テスタ２１０は、強誘電体記憶装置１００の第１，第２のテスト用パッド１３２，１３４に接続される。このテスタ２１０は、強誘電体記憶装置１００に、図７及び図８に示す検査電圧を出力し、強誘電体記憶装置１００からの出力電圧が入力される。テスタ２１０は、少なくとも図７のステップ１〜４及び／または図９のステップ１〜４の動作を実施するようにプログラミングされている。
【００８１】
シフト電圧検出部２２０は、例えば図７及び図８の各ステップ５，６と図９の全ステップを実施し、最終的に図９のステップ４の実施によりシフト電圧Ｖｓｈｉｆｔを決定する。
【００８２】
電圧シフト制御コード発生部２３０は、シフト電圧検出部２３０からの出力に基づいて、図１３に示すｎ個のヒューズ素子１１６のいずれを切断すべきかを示すコード信号を発生する。ヒューズ切断部２４０は、そのコード信号に対応するヒューズ素子１１６を例えばレーザビーム等によって溶断する。
【００８３】
このような調整装置２００では、強誘電体記憶装置１００にテストモード信号を供給することで、通常動作時に用いる電圧制御回路１２０から切り離した状態のメモリセルアレイ１０を用いて、電源電圧Ｖｄｄより低い選択電圧Ｖｓを設定することが出来る。
【００８４】
なお、図１２では、一つの強誘電体メモリセル１８からの出力電圧に基づいて上述の動作をしたが、これに限定されない。図１２では省略されているが、複数のビット線６を駆動するビット線ドライバ２２（図１参照）を介して少なくとも一行分の複数の強誘電体メモリセル１８に同時に検査電圧を印加し、その一行分の複数の強誘電体メモリセル１８からの出力電圧を検出しても良い。同様にして、ワード線ドライバ２０（図１参照）を用いれば複数行に亘る複数の強誘電体メモリセル１８を対象とすることもできる。
【００８５】
なお、本発明は上述の実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】本発明の実施形態に係る強誘電体記憶装置のブロック図である。
【図２】図１に示すメモリセルアレイの概略斜視図である。
【図３】図１に示す強誘電体メモリセルのヒステリシス特性図である。
【図４】強誘電体メモリセルアレイのリード時（データ“０”の書込み時）のワード線、ビット線の設定電位を示す概略説明図である。
【図５】強誘電体キャパシタのディスターブ現象を説明するための特性図である。
【図６】選択電圧を調整する必要性を説明するための強誘電体メモリセルのヒステリシス特性図である。
【図７】本発明の実施形態である選択電圧調整方法の第１のフローチャートである。
【図８】選択電圧調整方法の第２のフローチャートである。
【図９】選択電圧調整方法の第３のフローチャートである。
【図１０】図７のフローチャートにて検出される正の検査電圧を説明する図である。
【図１１】図８のフローチャートにて検出される負の検査電圧を説明する図である。
【図１２】本発明の実施形態に係る強誘電体記憶装置とその選択電圧調整装置を示すである。
【図１３】図１２に示す降圧回路の回路図である。
【符号の説明】
１０  メモリセルアレイ、１２  強誘電体、１４  ワード線、１６  ビット線、１８  強誘電体メモリセル、１８ａ  選択セル、１８ｂ  非選択セル、２０  ワード線ドライバ、２２  ビット線ドライバ、２４  電源回路、１００  強誘電体記憶装置、１１０  降圧回路、１１２  電圧分割回路、１１４  選択回路、１１６  ヒューズ素子、１１８  第１のインバータ、１２０  第２のインバータ、１２２  Ｎ型トランジスタ、１２４  Ｐ型トランジスタ、１３０  テストモード制御パッド、１３２  第１のテスト用パッド、１３４  第２のテスト用パッド、１３６  第１のスイッチ、１３８  第２のスイッチ、１４０  第３のスイッチ、１４２  第４のスイッチ、１４４  インバータ、２００  選択電圧調整装置、２１０  テスタ、２２０  シフト電圧検出部、２３０  電圧シフト制御コード発生部、２４０  ヒューズ切断装置
【図１】
2004303333.tif 000003
【図２】
2004303333.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004303333.tif 000009
【図８】
2004303333.tif 000010
【図９】
2004303333.tif 000011
【図１０】
2004303333.tif 000012
【図１１】
2004303333.tif 000013
【図１２】
2004303333.tif 000014
【図１３】
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