(57)【要約】【課題】ラインメモリを必要とせずに任意の倍率で画像を拡大することができる画像処理装置を提供する。【解決手段】複数のメモリ部Ａ〜Ｄを有するフレームメモリ１０２と、各メモリ部Ａ〜Ｄのそれぞれを制御するメモリ制御部１０３とを設けて、横方向および縦方向に隣り合う画素に対応する画素データを、それぞれ異なるメモリ部に割り当てる。複数のメモリ部Ａ〜Ｄから、一度に複数ライン分（縦方向に隣り合う画素）の画素データを画像処理部１０４に供給することができる。【選択図】　　図１
2004040505.tif 000002
【特許請求の範囲】
【請求項１】
独立してデータの書き込みおよびデータの読み出しが行われる複数のメモリ部から構成されるフレームメモリと、
該フレームメモリを構成する複数のメモリ部を制御するメモリ制御部と、
画像を読み取って電気信号に変換し、行方向および列方向に二次元的に並ぶ複数の画素のそれぞれの画素値に対応する画素データを生成して該フレームメモリに供給する画像読み取り手段と、
該フレームメモリから読み出された画素データに対して演算処理を行う画像処理部と、
該画像処理部により生成された画素データを出力する画像出力部とを備え、
該メモリ制御部は、横方向および縦方向に隣り合う複数の画素に対応する複数の画素データを、それぞれ異なるメモリ部に書き込むように該フレームメモリを制御する画像処理装置。
【請求項２】
前記メモリ制御部は、前記複数のメモリ部から横方向および縦方向に隣り合う複数の画素に対応する複数の画素データを同時に読み出すように該フレームメモリを制御する請求項１に記載の画像処理装置。
【請求項３】
前記画像処理部は、前記複数のメモリ部から読み出された横方向および縦方向に隣り合う複数の画素に対応する複数の画素データを用いて、元の画像を任意の倍率で拡大する演算処理を行う請求項１に記載の画像処理装置。
【請求項４】
前記画像処理部は、前記複数のメモリ部から読み出された複数の画素データを一時的に記憶する画素記憶部と、
該画素記憶部に記憶された複数の画素データに対して演算処理を行う演算部とを有する請求項１に記載の画像処理装置。
【請求項５】
画素データが複数の色成分を有する場合に、前記画素記憶部に記憶された複数の画素データから、各色成分毎に異なるラインのデータを選択する選択部とを有する請求項４に記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フレームメモリに格納された画素データに対して演算処理を行って、元の画像を任意の倍率で拡大処理することができる画像処理装置に関する。
【０００２】
【従来の技術】
従来から、スキャナなどの画像読み取り手段を用いて画像を読み取って、行方向および列方向に二次元的に並ぶ複数の画素のそれぞれの画素値に対応する画素データ（電気信号データ）を生成し、生成された画素データに対して画像処理を施した後、モニター等の画像表示装置に出力する画像処理装置が知られている。
【０００３】
以下に、このような画像処理装置のうち、元の画像を拡大処理することができる画像処理装置について説明する。
【０００４】
図７は、従来の画像処理装置の構成例を示すブロック図である。
【０００５】
この画像処理装置２００は、スキャナ等の画像読み取り部２０１と、１画面分の画素データが格納されるフレームメモリ２０２と、フレームメモリ２０２へのデータ書き込みおよびデータ読み出しを制御するフレームメモリ制御部２０３と、１ライン分（行方向）の画素データが格納されるラインメモリ２０４と、画像処理部２０５と、画像出力部２０６とを有している。
【０００６】
画像読み取り部２０１では、画像を読み取って電気信号に変換し、各画素に対応する画素データを生成して、生成された画素データをフレームメモリ２０２に出力する。それと同時に、画像読み取り部２０１は、フレームメモリ制御部２０３に対して、フレームメモリ２０２への画素データの書き込み要求を出力する。
【０００７】
フレームメモリ制御部２０３では、画素データの書き込み要求を受け取ると、フレームメモリ２０２に対して、画素データを順次格納するように、アドレスと制御信号とを出力する。
【０００８】
フレームメモリ２０２では、フレームメモリ制御部２０３からのアドレスおよび制御信号に従って、画像読み取り部２０１から供給された画素データをそのアドレスに格納する。このとき、フレームメモリ２０２には、各画素に対応する画素データが、例えば下記表１に示すように格納される。
【０００９】
【表１】
2004040505.tif 000003
この例では、横方向（行方向）の画素数をＸとしている。例えば、アドレス０には座標（０，０）の画素に対応する画素データが格納され、以下、アドレスＸ−１までは０ライン目の画素に対応する画素データが格納されている。また、アドレスＸには座標（０，１）の画素に対応する画素データが格納され、以下、アドレス２Ｘ−１までは１ライン目の画素に対応する画素データが格納されている。
【００１０】
フレームメモリ２０２において、画像読み取り部２０１から供給された１画面分の全画素に対応する画素データの書き込みが終了すると、フレームメモリ制御部２０３は、フレームメモリ２０２に対して、画素データを順次出力するように、アドレスおよび制御信号を供給する。
【００１１】
フレームメモリ２０２では、フレームメモリ制御部２０３からのアドレスおよび制御信号に従って、格納された画素データを出力する。このとき、フレームメモリ２０２から出力される画素データは、ｎライン目（ｎ＝１、２、３、・・・）の画素に対応する画素データとして、ラインメモリ２０４と画像処理部２０５とに供給される。
【００１２】
ラインメモリ２０４では、フレームメモリ２０２から画像処理部２０５にｎライン目の画素に対応する画素データが出力されたときに、フレームメモリ２０２から供給されたｎ−１ライン目の画素に対応する画素データを画像処理部２０５に出力する。
【００１３】
画像処理部２０５は、フレームメモリ２０２から供給されたｎライン目の画素に対応する画素データと、ラインメモリ２０４から供給されたｎ−１ライン目の画素に対応する画素データとを、画像を縦方向（列方向）に拡大するために必要な情報として用いて画像処理を行う。一方、画像を横方向（行方向）に拡大するために必要な情報は、画像処理部２０５内にフリップフロップなどの記憶素子を設けることによって作成することができる。
【００１４】
このように、従来の画像処理装置２００においては、画像を列方向に拡大するために必要な情報を得るために、ラインメモリを設ける必要があり、回路構成が複雑になり、製造コストが高くなるという問題がある。
【００１５】
この問題を解決するために、特開平１０−１４５５８５号公報には、ラインメモリを設けずに画像を列方向に拡大することができる画像処理装置が開示されている。
【００１６】
この従来公報に開示されている画像処理装置の特徴は、フレームメモリにおいて、各画素に対応する画素データが、下記表２に示すように格納されていることである。
【００１７】
【表２】
2004040505.tif 000004
例えば、アドレス０には座標（０，０）の画素に対応する画素データが格納され、アドレス１には座標（０，１）の画素に対応する画素データが格納され、以下、アドレス２Ｘ−１までは０ライン目の画素に対応する画素データと１ライン目の画素に対応する画素データとが交互に格納されている。また、アドレス２Ｘには座標（０，２）の画素に対応する画素データが格納され、アドレス２Ｘ＋１には座標（０，３）の画素に対応する画素データが格納され、以下、アドレス４Ｘ−１までは２ライン目の画素に対応する画素データと３ライン目の画素に対応する画素データとが交互に格納されている。
【００１８】
フレームメモリに、各画素に対応する画素データを上記表２のように格納することによって、２ｎ−１ライン目の画素に対応する画素データと、２ｎライン目の画素に対応する画素データとを交互に読み出すことができる。
【００１９】
この従来公報に開示されている画像処理装置によれば、画像を縦方向に拡大する場合に、フレームメモリから２ｎ−１ライン目の画素に対応する画素データと２ｎライン目の画素に対応する画素データとを読み出すことができるため、図７に示す画像処理装置２００のように、ラインメモリ２０４を設けて２ｎ−１ライン目の画素に対応する画素データをラインメモリ２０４から読み出す必要がない。
【００２０】
【発明が解決しようとする課題】
上述したように、図７に示す画像処理装置２００では、画像を縦方向に拡大処理する際に、ｎ−１ライン目の画素に対応する画素データを画像処理部２０５に供給するためにラインメモリ２０４を設ける必要があり、回路構成が複雑になると共に、製造コストが高くなるという問題がある。
【００２１】
一方、特開平１０−１４５５８５号公報に開示されている画像処理装置では、表２に示すように、０ライン目と１ライン目、２ライン目と３ライン目、４ライン目と５ライン目、・・・というような組み合わせで画素に対応する画素データを読み出すことになる。しかしながら、この場合には、例えば１ライン目と２ライン目などのように、同時に参照できないラインの組み合せがあるため、任意の倍率で画像を拡大処理することができないという問題がある。
【００２２】
画像の拡大処理において、ｎライン目とｎ−１ライン目との全ての組み合せを参照できるようにするためには、フレームメモリに、各画素に対応する画素データを、下記表３に示すように格納することができる。
【００２３】
【表３】
2004040505.tif 000005
例えば、アドレス０には座標（０，０）の画素に対応する画素データが格納され、アドレス１には座標（０，１）の画素に対応する画素データが格納され、以下、アドレス２Ｘ−１までは０ライン目の画素に対応する画素データと１ライン目の画素に対応する画素データとが交互に格納されている。また、アドレス２Ｘには座標（０，１）の画素に対応する画素データが格納され、アドレス２Ｘ＋１には座標（０，２）の画素に対応する画素データが格納され、以下、アドレス４Ｘ−１までは１ライン目の画素に対応する画素データと２ライン目の画素に対応する画素データとが交互に格納されている。また、アドレス４Ｘには座標（０，２）の画素に対応する画素データが格納され、アドレス４Ｘ＋１には座標（０，３）の画素に対応する画素データが格納され、以下、アドレス６Ｘ−１までは２ライン目の画素に対応する画素データと３ライン目の画素に対応する画素データとが交互に格納されている。
【００２４】
フレームメモリに、各画素に対応する画素データを上記表３のように格納することによって、ｎ−１ライン目の画素に対応する画素データと、ｎライン目の画素に対応する画素データとを交互に読み出すことができ、同時に参照できないラインの組み合せがなくなる。しかしながら、この場合には、削減されたラインメモリ２０４以上にフレームメモリが大きくなり、ラインメモリを削減して回路構成の簡素化および製造コストの低廉価化の効果が低くなるという問題がある。
【００２５】
本発明は上記事情を鑑みてなされたものであり、ラインメモリを必要とせずに任意の倍率で画像を拡大することができる画像処理装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明の画像処理装置は、独立してデータの書き込みおよびデータの読み出しが行われる複数のメモリ部から構成されるフレームメモリと、該フレームメモリを構成する複数のメモリ部を制御するメモリ制御部と、画像を読み取って電気信号に変換し、行方向および列方向に二次元的に並ぶ複数の画素のそれぞれの画素値に対応する画素データを生成して該フレームメモリに供給する画像読み取り手段と、該フレームメモリから読み出された画素データに対して演算処理を行う画像処理部と、該画像処理部により生成された画素データを出力する画像出力部とを備え、該メモリ制御部は、横方向および縦方向に隣り合う複数の画素に対応する複数の画素データを、それぞれ異なるメモリ部に書き込むように該フレームメモリを制御し、そのことにより上記目的が達成される。
【００２７】
前記メモリ制御部は、前記複数のメモリ部から横方向および縦方向に隣り合う複数の画素に対応する複数の画素データを同時に読み出すように該フレームメモリを制御することができる。
【００２８】
前記画像処理部は、前記複数のメモリ部から読み出された横方向および縦方向に隣り合う複数の画素に対応する複数の画素データを用いて、元の画像を任意の倍率で拡大する演算処理を行うことができる。
【００２９】
好ましくは、前記画像処理部は、前記複数のメモリ部から読み出された複数の画素データを一時的に記憶する画素記憶部と、該画素記憶部に記憶された複数の画素データに対して演算処理を行う演算部とを有する。
【００３０】
好ましくは、画素データが複数の色成分を有する場合に、前記画素記憶部に記憶された複数の画素データから、各色成分毎に異なるラインのデータを選択する選択部とを有する。
【００３１】
以下に、本発明の作用について説明する。
【００３２】
本発明にあっては、フレームメモリが、独立してデータの書き込みおよび読み出しが行われる複数のメモリ部によって構成されており、メモリ制御部からの制御によって、横方向および縦方向に隣り合う画素に対応する画素データが、それぞれ異なるメモリ部に書き込まれるため、横方向または縦方向に隣り合う複数の画素に対応する複数の画素データを画像処理部に供給することができる。従って、従来の画像処理装置において、任意の倍率で画像の拡大処理を行うために設けられていたラインメモリが不要となり、回路構成の簡素化および製造コストの低廉価化を図ることができる。
【００３３】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【００３４】
図１は、本発明の一実施形態である画像処理装置の構成を示すブロック図である。
【００３５】
この画像処理装置１００は、スキャナ等の画像読み取り部１０１と、１画面分の画素データが格納されるフレームメモリ１０２と、フレームメモリ１０２へのデータ書き込みおよびデータ読み出しを制御するメモリ制御部１０３と、画素データに対して演算処理を行う画像処理部１０４と、モニターなどの画像表示装置に対して画像データを出力する画像出力部１０５とを有している。
【００３６】
画像読み取り部１０１では、画像を読み取って電気信号に変換して、各画素の画素値に対応する画素データを生成し、４画素分の画像を読み取る度に、生成した画素データをフレームメモリ１０２に出力する。それと同時に、画像読み取り部１０１は、メモリ制御部１０３に対して、フレームメモリ１０２への画素データの書き込み要求を出力する。
【００３７】
フレームメモリ１０２は、複数のメモリＡ〜Ｄによって構成されており、それぞれメモリ制御部１０３によって独立して制御される。
【００３８】
フレームメモリ１０２を構成するメモリＡ〜Ｄは、図２に示すように、横方向および縦方向に隣り合う複数の画素が、それぞれ異なるメモリに割り当てられている。図２は、フレームメモリを構成するメモリＡ〜Ｄと、画素の座標との対応（マッピング）例を示す図である。
【００３９】
例えば、０ライン目については、メモリＡ〜Ｄのアドレス０は座標（０，０）〜（３，０）の画素（その画素に対応する画素データ）が割り当てられ、メモリＡ〜Ｄのアドレス１は座標（４，０）〜（７，０）の画素が割り当てられ、メモリＡのアドレス２は座標（８，０）が割り当てられている。１ライン目（横方向）については、メモリＣのアドレスＸ／４（Ｘは横方向（行方向）の画素数、本実施形態ではメモリを４個使用しているので、１ライン目の最初のアドレスはＸ／４となる）は座標（０，１）の画素が割り当てられ、メモリＤのアドレスＸ／４は座標（１，１）の画素が割り当てられ、メモリＡのアドレスＸ／４は座標（２，１）の画素が割り当てられ、メモリＢのアドレスＸ／４は座標（３，１）の画素が割り当てられている。以下、縦方向（列方向）および横方向（行方向）ともに、図２に示すように、メモリＡ〜Ｄのアドレスと画素の座標とが対応している。
【００４０】
メモリ制御部１０３では、画素データの書き込み要求を受け取ると、フレームメモリ１０２を構成するメモリＡ〜Ｄに対して、図２に示すような対応関係で画素データを順次格納するように、アドレスと制御信号とを出力する。
【００４１】
フレームメモリ１０２では、メモリ制御部１０３からのアドレスおよび制御信号に従って、画像読み取り部１０１から供給された４画素分の画素データを、各々メモリＡ〜Ｄに１画素分ずつ格納する。
【００４２】
以下同様に、画像読み取り部１０１は、４画素分の画像を読み取る毎に、メモリ制御部１０３に対して書き込み要求を出力し、画素データをフレームメモリ１０２に出力する。そして、メモリ制御部１０３は、図２に示すような対応関係でメモリＡ〜Ｄのアドレスを生成し、フレームメモリ１０２内のメモリＡ〜Ｄは、各々１画素分ずつ画素データを格納していく。
【００４３】
一方、画像処理部１０４では、以下のようにして元の画像を拡大する処理を行う。なお、デジタル画像において、画像の拡大とは、存在しない画素の画素データを補間データとして算出することであり、その方法については数多く提案されているが、ここでは１次線形補間を例に挙げて説明する。
【００４４】
図３は、補間データを算出する方法を説明するための図である。
【００４５】
座標ｎの画素値（画素データ）がＰ（ｎ）であり、座標ｎ＋１の画素値がＰ（ｎ＋１）である場合に、座標ｎと座標ｎ＋１の間の座標ｄの画素値Ｐ（ｄ）が、Ｐ（ｎ）とＰ（ｎ＋１）とを結ぶ直線上に存在するとした場合に、Ｐ（ｄ）は、
2004040505.tif 000006
によって表される。
【００４６】
ここで、デジタル画像の特徴により、
（ｎ＋１）−ｎ＝１
であるので、上記式１は、
2004040505.tif 000007
のように変形される。上記式２は、補間データＰ（ｄ）を算出するためには、Ｐ（ｄ）を挟む画素値Ｐ（ｎ）およびＰ（ｎ＋１）と、Ｐ（ｄ）の座標ｄとが分かっていれば良いことを表している。
【００４７】
ここで、ｄは画像の拡大率によって変化する値であり、画像の拡大率とｄとは、下記表４に示すような関係を有する。
【００４８】
【表４】
2004040505.tif 000008
以下に、上記表４中、拡大率１．５を例に挙げて、さらに詳細に説明する。なお、拡大率１．５とは、元の画像を１．５倍（３／２倍）にすることであり、元の画像の２つの画素から３つの画素（画素値）を算出することである。
【００４９】
図４は、縦２列×横２行の画素を１．５倍に拡大する処理を説明するための図であり、図４（ａ）は拡大処理前の画素データ、図４（ｂ）は拡大処理後の画素データを示す。上記式（２）中のｎは、図４（ａ）に示す拡大処理前の座標に対応し、表４中の座標は、図４（ｂ）に示す拡大処理後の座標に対応している。
【００５０】
図４（ａ）に示すように、０ライン（横方向）目に画素Ａ１（画素値Ａ１）、画素Ａ２（画素値Ａ２）および画素Ａ３（画素値Ａ３）という３つの画素がある場合に、拡大率１．５で画像を拡大すると、上記表４および上記式２から、
2004040505.tif 000009
となる。これによって、元の画像ではＡ３の前にＡ１およびＡ２の２つの画素（２つの画素データ）があったのに対して、拡大処理後の画像では３画素（３つの画素データ）に増えていることが分かる。
【００５１】
同様の処理を、縦方向（列方向）および横方向（行方向）に対して行うことにより、図４（ａ）に示すような画像が図４（ｂ）に示すように拡大される。図４（ａ）および図４（ｂ）を比較すると、図４（ａ）中の画素Ａ１、Ａ２、Ｂ１、Ｂ２の４画素が、縦横の方向に各々１．５倍に拡大されていることが分かる。
【００５２】
画像処理部１０４は、このような演算処理を行う際に、必要に応じてメモリ制御部１０３に対して画素データの読み出し要求を出力する。
【００５３】
メモリ制御部１０３では、画素データの読み出し要求を受け取ると、フレームメモリ１０２を構成するメモリＡ〜Ｄに対して、必要な画素データを出力するように、アドレスと制御信号とを出力する。このときの画素データの読み出し順序は、画素データの書き込み順序と異なり、以下のように行われる。
【００５４】
まず、メモリ制御部１０３は、最初のメモリ読み出し要求に対して、図２中に太枠で囲まれた画素データを読み出すようにアドレスを生成して、アドレスおよび制御信号をメモリＡ〜Ｄに出力する。例えば、フレームメモリ１０２内のメモリＡおよびメモリＢに対してはアドレス０を、メモリＣおよびメモリＤに対してはアドレスＸ／４を出力する。
【００５５】
フレームメモリ１０２のメモリＡ〜Ｄは、メモリ制御部からのアドレスおよび制御信号に従って、格納された４つの画素データを出力する。このとき、フレームメモリ１０２から出力される画素データは、メモリＡに格納された座標（０，０）の画素の画素データ、メモリＢに格納された座標（１，０）の画素の画素データ、メモリＣに格納された座標（０，１）の画素の画素データ、およびメモリＤに格納された座標（１，１）の画素の画素データである。
【００５６】
画像処理部１０４では、フレームメモリ１０２から供給された４つの画素データを用いて補間画素（補間データ）を作成し、画像出力部１０５に出力する。このときの画像処理部１０４の動作について、図５を用いて説明する。
【００５７】
図５は、画像処理部１０４の構成例を示すブロック図である。
【００５８】
この画像処理部１０４は、画素記憶部６０１と、ｄ算出部６０２と、カウント部６０３と、演算部６０４とを有している。
【００５９】
画素記憶部６０１は、フレームメモリ１０２から読み出された４画素分の画素値（画素データ）を記憶する。カウント部６０３は、現在処理している座標（表４の座標）をカウントする。ｄ算出部６０２は、画像の拡大率とカウント部６０３から供給される座標情報を基に、上記表４からｄを算出する。演算部６０４は、画素記憶部６０１に記憶されている４画素分の画素データ、カウント部６０３にてカウントされている座標、およびｄ算出部６０２にて算出されたｄの情報を基に、上記式２に従って補間画素（画素データ）を生成する。そして、画素記憶部６０１に記憶されている４画素分の画素データだけでは補間画素を生成することができないときに、カウント部６０３は、メモリ制御部１０３に対して画素データの読み出し要求を出力する。
【００６０】
メモリ制御部１０３は、この２回目のメモリ読み出し要求に対して、フレームメモリ１０２内のメモリＡおよびメモリＢに対してはアドレスＸ／４を、メモリＣおよびメモリＤに対してはアドレス０を生成して、アドレスおよび制御信号をメモリＡ〜Ｄに出力する。
【００６１】
フレームメモリ１０２のメモリＡ〜Ｄは、メモリ制御部からのアドレスおよび制御信号に従って、格納された４つの画素データを出力する。このとき、フレームメモリ１０２から出力される画素データは、メモリＣに格納された座標（２，０）の画素の画素データ、メモリＤに格納された座標（３，０）の画素の画素データ、メモリＡに格納された座標（２，１）の画素の画素データ、およびメモリＢに格納された座標（３，１）の画素の画素データである。
【００６２】
画像処理部１０４では、フレームメモリ１０２から供給された４つの画素データを画素記憶部６０１に記憶するが、この時点では、演算処理部６０４にて補間画素を生成するために、座標（１，０）と座標（２，０）との各画素データ、および座標（１，１）と座標（２，１）との各画素データを用いることもあるため、画素記憶部６０１には、前回記憶された座標（０，０）、座標（１，０）、座標（０，１）および座標（１，１）の各画素データも記憶されている。演算処理部６０４では、これらの画素データを用いて補間画素（補間データ）を作成し、画像出力部１０５に出力する。
【００６３】
以上の処理を順次繰り返すことによって、０ライン目の拡大処理が終了する。また、同様の処理を縦方向（列方向）に行うことによって、全画像の拡大処理を行うことができる。
【００６４】
ところで、画像出力部１０５には、様々な画像表示装置が接続されることが想定される。画像表示装置によってはカラー画像を表示するものもあり、さらに、各色成分毎に異なるラインの画素データを要求するものもある。
【００６５】
このように、カラー画像表示において、各色成分毎に異なるラインの画素データを要求する画像表示装置に対応するためには、画像処理部１０４を図６に示すように構成することが考えられる。
【００６６】
図６は、本実施形態の画像表示装置１００における画像処理部１０４の他の構成例の要部を示すブロック図である。
【００６７】
この画像処理部１０４は、画素記憶部６０１から出力される画素データを各色毎に選択可能な選択部７０２を有している。
【００６８】
画素記憶部６０１は、画像読み取り部１０１から供給された複数ライン分（縦方向に隣接する複数の画素）の画素データを選択処理部７０２に出力することができる。また、画素記憶部６０１は、演算処理部６０４にて生成された複数ライン分の補間画素データを記憶して、選択部７０２に出力することができる。
選択部７０２は、カウント部７０３から供給される座標情報を基に、画像出力部１０５に対して出力する画素データのラインを選択することができる。
【００６９】
なお、上記実施形態では、フレームメモリを４つのメモリＡ〜Ｄにて構成しているが、縦方向および横方向に隣り合う複数の画素に対応する複数の画素データを同時に読み出すことが可能であれば、メモリの数は限定されるものではない。
【００７０】
【発明の効果】
以上説明したように、本発明によれば、フレームメモリを独立して制御される複数のメモリにて構成することによって、同時に２画素×２画素の領域の画素を読み出すことができ、任意の拡大率で画像の拡大処理を行うために必要十分な情報を得ることができる。よって、従来技術において必要とされていた、ラインメモリを削減することができ、装置の簡素化およびコストの低廉価化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である画像処理装置の構成を示すブロック図である。
【図２】フレームメモリを構成するメモリと、画素の座標との対応例を示す図である。
【図３】補間データを算出する方法を説明するための図である。
【図４】縦２列×横２行の画素を１．５倍に拡大する処理を説明するための図であり、（ａ）は拡大処理前の画素データ、（ｂ）は拡大処理後の画素データを示す。
【図５】本発明の一実施形態である実施形態の画像処理装置における画像処理部の構成例を示すブロック図である。
【図６】本発明の一実施形態である画像処理装置における画像処理部の他の構成例の要部を示すブロック図である。
【図７】従来の画像処理装置の構成を示すブロック図である。
【符号の説明】
１００、２００　　画像処理装置
１０１、２０１　　画像読み取り部
１０２、２０２　　フレームメモリ
１０３　　メモリ制御部
１０４、２０５　　画像処理部
１０５、２０６　　画像出力部
２０３　　フレームメモリ制御部
２０４　　ラインメモリ
６０１　　画像記憶部
６０２　　ｄ算出部
６０３　　カウント部
６０４　　演算部
７０２　　選択部
【図１】
2004040505.tif 000010
【図２】
2004040505.tif 000011
【図３】
2004040505.tif 000012
【図４】
2004040505.tif 000013
【図５】
2004040505.tif 000014
【図６】
2004040505.tif 000015
【図７】
2004040505.tif 000016