(57)【要約】【課題】誤り訂正符号化された受信信号についてのビット誤り率の推定精度を向上する。【解決手段】ビット誤り率算出部３０は、情報ビットと該情報ビットに所定の処理を施した冗長ビットとを含む符号化信号を伝送する通信システムにおいて受信された符号化信号のビット誤り率を算出する。このビット誤り率算出部３０は、ビット誤り率の算出に情報ビットｒＸｉ，ｒｅＸｉおよび冗長ビットｒＹｉｊ，ｒｅＹｉｊのうちどのビットの比較結果を用いるかを切り替えることができる。状況に応じて適したビットの比較結果を用いることができるので、ビット誤り率の検出精度を向上することができる。【選択図】　　　　図３
2004147170.tif 000002
【特許請求の範囲】
【請求項１】
情報ビットと該情報ビットに所定の処理を施した冗長ビットとを含む符号化信号を伝送する通信システムにおいて受信された符号化信号のビット誤り率を算出する装置であって、
受信された符号化信号を復号して復号化情報ビットを取得する復号化処理部と、
前記復号化情報ビットを符号化して再符号化信号を生成する再符号化処理部と、
受信された符号化信号と前記再符号化信号との比較結果に基づいてビット誤り率を算出するビット誤り率算出部と、
を備え、
前記ビット誤り率算出部におけるビット誤り率の算出に前記情報ビットおよび冗長ビットのうちどのビットの比較結果を用いるかを切り替え自在であることを特徴とするビット誤り率算出装置。
【請求項２】
さらに、前記復号化情報ビットの誤り検出を行う誤り検出部を備え、
前記誤り検出部における誤り検出結果に基づいて、前記ビット誤り率算出部におけるビット誤り率の算出に前記情報ビットおよび冗長ビットのうちどのビットの比較結果を用いるかを切り替えることを特徴とする請求項１に記載のビット誤り率算出装置。
【請求項３】
前記ビット誤り率算出部で前記情報ビットのみの比較結果を用いてビット誤り率が算出される場合と、該情報ビットおよび冗長ビットの比較結果を用いてビット誤り率が算出される場合と、を切り替えることを特徴とする請求項１または２に記載のビット誤り率算出装置。
【請求項４】
通信システムにおいて伝送される符号化信号は、ｎ種類（ｎ：２以上の整数）の冗長ビットを含み、
前記再符号化処理部は、ｍ種類（ｍ：１以上の整数，ｍ＜ｎ）の冗長ビットを含む再符号化信号を生成することを特徴とする請求項１〜３のうちいずれか一つに記載のビット誤り率算出装置。
【請求項５】
通信システムにおいて伝送される符号化信号は、ターボ符号化されたビット系列、すなわち、情報ビットと、情報ビットをインタリーブせず畳み込み符号化する冗長ビットと、情報ビットをインタリーブしかつ畳み込み符号化する冗長ビットと、を含み、
前記再符号化処理部は、情報ビットをインタリーブせず畳み込み符号化する前記冗長ビットを含みかつ情報ビットをインタリーブしかつ畳み込み符号化する前記冗長ビットを含まない再符号化信号を生成することを特徴とする請求項４に記載のビット誤り率算出装置。
【請求項６】
情報ビットと該情報ビットに所定の処理を施した冗長ビットとを含む符号化信号を伝送する通信システムにおける受信された符号化信号のビット誤り率を算出する方法であって、
受信された符号化信号を復号して復号化情報ビットを取得するステップと、
前記復号化情報ビットを符号化して再符号化信号を生成するステップと、
受信された符号化信号と前記再符号化信号との比較結果に基づいてビット誤り率を算出するステップと、
を含み、
前記ビット誤り率を算出するステップにおいて、ビット誤り率の算出に前記情報ビットおよび冗長ビットのうちどのビットの比較結果を用いるかを切り替えることを特徴とするビット誤り率算出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、所定の形式で符号化された符号化信号を伝送する通信システムにおいて、受信された符号化信号のビット誤り率を算出する装置および方法に関する。
【０００２】
【従来の技術】
受信された符号化信号のビット誤り率を算出する方法として、受信された符号化信号と、該受信された符号化信号を復号して再度符号化した再符号化信号と、を比較する方法が知られている。ターボ符号のような組織符号を用いて誤り訂正符号化を行う場合、上記符号化信号および再符号化信号には、それぞれ、情報ビットと、情報ビットにインタリーブや畳み込み符号化を施した冗長ビットと、が含まれる。そして、ビット誤り率は、上記符号化信号および再符号化信号にそれぞれ含まれる情報ビット同士、および冗長ビット同士の比較結果に基づいて算出される。
【０００３】
しかしながら、この方法の場合、再符号化を行う分、ビット誤り率を算出する回路の規模が大きくなってしまうという問題がある。そこで、受信された符号化信号に含まれる情報ビットと、復号化後のデータに含まれる情報ビットとを比較することで、ビット誤り率を推定する方法が提案されている（特許文献１参照）。この方法では、冗長ビットの比較を行わない分、再符号化のための回路が不要となり、前述した方法による場合に比べて回路規模を小さくすることができる。
【０００４】
【特許文献１】
特開２００１−３３３０５０号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に開示される方法では、情報ビットの比較結果のみによってビット誤り率を推定するため、冗長ビットの比較結果を用いない分、ビット誤り率の推定精度が低いという問題がある。
【０００６】
とは言え、冗長ビットに含まれる誤りは、畳み込み符号化等、再帰的な処理を含む再符号化処理において伝搬してしまう場合もあるので、常に冗長ビットの比較結果を用いるのが望ましいとも言えない。
【０００７】
【課題を解決するための手段】
本発明にかかるビット誤り率算出装置は、情報ビットと該情報ビットに所定の処理を施した冗長ビットとを含む符号化信号を伝送する通信システムにおいて受信された符号化信号のビット誤り率を算出する装置であって、受信された符号化信号を復号して復号化情報ビットを取得する復号化処理部と、上記復号化情報ビットを符号化して再符号化信号を生成する再符号化処理部と、受信された符号化信号と上記再符号化信号との比較結果に基づいてビット誤り率を算出するビット誤り率算出部と、を備え、上記ビット誤り率算出部におけるビット誤り率の算出に上記情報ビットおよび冗長ビットのうちどのビットの比較結果を用いるかを切り替え自在である。
【０００８】
このような構成によれば、状況に応じて適したビットの比較結果を用いることができるので、ビット誤り率の検出精度を向上することができる。
【０００９】
また、上記本発明にかかるビット誤り率算出装置では、さらに、上記復号化情報ビットの誤り検出を行う誤り検出部を備え、上記誤り検出部における誤り検出結果に基づいて、上記ビット誤り率算出部におけるビット誤り率の算出に上記情報ビットおよび冗長ビットのうちどのビットの比較結果を用いるかを切り替えるのが好適である。
【００１０】
また、上記本発明にかかるビット誤り率算出装置では、上記ビット誤り率算出部で上記情報ビットのみの比較結果を用いてビット誤り率が算出される場合と、該情報ビットおよび冗長ビットの比較結果を用いてビット誤り率が算出される場合と、を切り替えるのが好適である。
【００１１】
また、上記本発明にかかるビット誤り率算出装置では、通信システムにおいて伝送される符号化信号は、ｎ種類（ｎ：２以上の整数）の冗長ビットを含み、上記再符号化処理部は、ｍ種類（ｍ：１以上の整数，ｍ＜ｎ）の冗長ビットを含む再符号化信号を生成するのが好適である。
【００１２】
また、上記本発明にかかるビット誤り率算出装置では、通信システムにおいて伝送される符号化信号は、ターボ符号化されたビット系列、すなわち、情報ビットと、情報ビットをインタリーブせず畳み込み符号化する冗長ビットと、情報ビットをインタリーブしかつ畳み込み符号化する冗長ビットと、を含む。再符号化回路の回路規模の主たる要因はインタリーブ回路であり、情報ビットおよび１種類（ｍ＝１）の冗長ビットによりビット誤り率の算出を行う場合、上記再符号化処理部は、復号化情報ビットをインタリーブせず畳み込み符号化する上記冗長ビットを含みかつ復号化情報ビットをインタリーブしかつ畳み込み符号化する上記冗長ビットを含まない再符号化信号を生成するのが好適である。
【００１３】
【発明の実施の形態】
実施の形態１．（図１〜図３）　図１は、情報ビットに組織符号による誤り訂正符号化処理を行って符号化信号を生成する符号化処理部１０の一例を示すブロック図、図２は、符号化信号を受信して復号する受信装置２０の一例を示すブロック図、また図３は、受信装置２０の有するビット誤り率算出部３０の一例を示すブロック図である。
【００１４】
通信システムの送信装置（図示せず）に設けられる符号化処理部１０は、通信データを構成する情報ビットに誤り訂正符号化処理を行って符号化信号を生成する。図１の例では、ｎ次元のターボ符号化処理によって、情報ビットＸｉ（ｉ＝１，２，・・・）から、情報ビットＸｉとｎ個の冗長ビットＹｉｊ（ｊ＝０，１，２，・・・，ｎ−１；ｎ≧２）とを含む符号化信号が生成される。各冗長ビットＹｉｊは、情報ビットＸｉが畳み込み符号化部１４−０によって畳み込み符号化されることにより（Ｙｉ０）、あるいはインタリーバ１２−ｊ（ｊ＝１，２，・・・，ｎ−１；ｎ≧２）によってインタリーブされた（順序が入れ替えられた）後にさらに畳み込み符号化部１４−ｊ（ｊ＝０，１，２，・・・，ｎ−１；ｎ≧２）によって畳み込み符号化されることにより（Ｙｉ１〜Ｙｉｎ−１）生成される。情報ビットＸｉおよび生成された冗長ビットＹｉｊは、パラレル／シリアル変換部（Ｐ／Ｓ変換部）１６に入力され、シリアル信号に変換される。具体的には、情報ビットＸｉおよび冗長ビットＹｉｊが、例えば”Ｘ１，Ｙ１０，Ｙ１１，Ｙ１２，・・・，Ｙ１ｎ−１，Ｘ２，Ｙ２０，Ｙ２１，Ｙ２２，・・・Ｘ３，Ｙ３０，Ｙ３１，Ｙ３２，・・・”の順で配列された符号化信号が生成される。そして、生成された符号化信号は、所定の形式で変調された後に受信装置に向けて伝送される。
【００１５】
受信装置２０は、図２に示すように、受信された符号化信号を復調する復調処理部２２と、復調された前記符号化信号を復号化して復号化情報ビットを取得する復号化処理部２４と、受信された符号化信号のビット誤り率を取得するビット誤り率算出部３０と、を含む。
【００１６】
ビット誤り率算出部３０は、復調処理部２２によって復調された符号化信号の各ビットと、復号化処理部２４によって取得された復号化情報ビットを送信時に行ったのと同じ形式の符号化処理によって再符号化した再符号化信号の各ビットとを、対応するビット同士で比較した結果に基づいて、ビット誤り率を取得する。ここで、ビット誤り率は、対応する二つのビットが一致しない場合にはビット誤りが発生しているとして、比較を行った全ビット数（サンプルビット数）のうちビット誤りの発生していたビット数の比率として算出される。
【００１７】
図３は、図２の受信装置２０に設けられるビット誤り率算出部３０の一例を示す図である。上述したように、再符号化信号は、復号化情報ビットを送信時に行ったのと同じ形式の符号化処理で再符号化することで生成される。したがって、図３の例では、復号化情報ビットから再符号化信号を生成する回路は、図１と同じインタリーバ１２−ｊおよび畳み込み符号化部１４−ｊを、図１と同じ回路構成で含んでいる。この回路により、再符号化信号の情報ビットｒｅＸｉおよび冗長ビットｒｅＹｉｊ（ｉ＝１，２，・・・、ｊ＝０，１，２，・・・，ｎ−１；ｎ≧２）が取得される。
【００１８】
一方、復調された符号化信号は、シリアル／パラレル変換部（Ｓ／Ｐ変換部）３６に入力され、情報ビットｒＸｉおよび冗長ビットｒＹｉｊ（ｉ＝１，２，・・・、ｊ＝０，１，２，・・・，ｎ−１；ｎ≧２）に分割される。
【００１９】
そして、再符号化信号の情報ビットｒｅＸｉおよび冗長ビットｒｅＹｉｊ、および符号化信号の情報ビットｒＸｉおよび冗長ビットｒＹｉｊは、それぞれ対応するビット比較部３８−ｐ（１個）および３８−ｊ（ｊ＝０，１，２，・・・，ｎ−１；ｎ≧２、すなわち合計ｎ個）に入力される。ビット比較部３８−ｐは情報ビットｒｅＸｉおよびｒＸｉを比較し、また、ビット比較部３８−ｊは、冗長ビットｒｅＹｉｊおよびｒＹｉｊを比較して、それらの一致／不一致を検出する。
【００２０】
各ビット比較部３８−ｐ，３８−ｊでビットが不一致であった回数、すなわち不一致ビットの数（誤りの生じたビット数）は、ビット比較部３８−ｐ，３８−ｊ毎にカウンタ４０−ｐ，４０−ｊ（ｊ＝０，１，２，・・・，ｎ−１；ｎ≧２）で積算され、スイッチ４２−ｐ，４２−ｊ（ｊ＝０，１，２，・・・，ｎ−１；ｎ≧２）を介して演算部４４に入力される。演算部４４は、入力された不一致ビット数を測定対象となった全ビット数で除算することで、ビット誤り率を取得する。
【００２１】
本実施形態では、カウンタ４０−ｐ，４０−ｊと演算部４４との間にスイッチ４２−ｐ，４２−ｊを備えており、そのＯＮ／ＯＦＦを制御することで、ビット誤り率を算出する元とする情報ビットあるいは冗長ビットを切り替えることができるようになっている。図３の例では、誤り検出部４６において復号化情報ビット群に含まれるＣＲＣ（Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ）コードの誤り検出結果が取得され、切替制御部４８が、その誤り検出結果に基づいてスイッチ４２−ｐ，４２−ｊのＯＮ／ＯＦＦを切り替える。具体的には、例えば、誤り検出部４６において誤りが検出されなかった場合には、切替制御部４８は、全スイッチ４２−ｐ，４２−ｊをＯＮとする。この場合、ビット誤り率は、情報ビットｒＸｉ，ｒｅＸｉの比較結果と、全ての冗長ビットｒＹｉｊ，ｒｅＹｉｊの比較結果と、に基づいて算出される。他方、誤り検出部４６において誤りが検出された場合には、切替制御部４８は、スイッチ４２−ｐのみをＯＮ、他をＯＦＦとする。この場合、ビット誤り率は、情報ビットｒＸｉ，ｒｅＸｉの比較結果のみの比較結果に基づいて算出される。すなわち、誤りが検出された場合には、誤りが伝搬する再帰的処理を含む回路（例えば畳み込み符号化部１４−ｊ）によって生成された冗長ビットｒｅＹｉｊによる比較結果を用いないようにするので、ビット誤り率の推定精度を向上することができる。また、誤りが検出されなかった場合においても、ビット誤り率を取得する元とする数を多くすることで、ビット誤り率の推定精度を向上することができる。なお、情報ビットあるいは冗長ビットのうちどのビットについての比較結果を用いるかは、上記例に限らず、状況に応じて任意に設定することが可能である。
【００２２】
実施の形態２．（図４）　図４は、本実施形態にかかるビット誤り率算出部３０ａの一例を示すブロック図である。このビット誤り率算出部３０ａは、図２の受信装置２０において、ビット誤り率算出部３０に替えて用いることができる。なお、以下では、上記実施の形態１と同じ構成要素については同一の符号を付し、重複する説明を省略する。
【００２３】
図４に示すように、このビット誤り率算出部３０ａでは、復号化情報ビットから生成される再符号化信号は、情報ビットｒｅＸｉおよび冗長ビットｒｅＹｉ０を含むのみであり、その他の冗長ビットｒｅＹｉｊ（ｊ＝１，２，・・・，ｎ−１；合計ｎ−１個）を含まない。このように、再符号化信号として生成する冗長ビットの数（図４の例では１）を、送信装置において符号化の際に生成する冗長ビットの数（同じくｎ）より少なくすることで、再符号化のための回路規模を小さくし、ビット誤り率算出部３０ａひいてはこれを備える受信装置２０の小型化および軽量化を図ることができる。
【００２４】
また、図４のビット誤り率算出部３０ａでは、ビット誤り率の算出に、インタリーブ処理されず畳み込み符号化のみを行うことにより生成される冗長ビットｒｅＹｉ０，ｒＹｉ０についての比較結果を用いるか否かを切り替える。具体的には、カウンタ４０−０と演算部４４との間のみスイッチ４２−０が設けられ、誤り検出部４６において誤りが検出されなかった場合には、切替制御部４８は、スイッチ４２−０をＯＮとする。この場合、ビット誤り率は、符号化信号の情報ビットｒＸｉと再符号化信号の情報ビットｒｅＸｉとの比較結果および符号化信号の冗長ビットｒＹｉ０と再符号化信号の情報ビットｒｅＹｉ０との比較結果に基づいて算出される。他方、誤り検出部４６において誤りが検出された場合には、切替制御部４８は、スイッチ４２−０をＯＦＦとする。この場合、ビット誤り率は、符号化信号の情報ビットｒＸｉと再符号化信号の情報ビットｒｅＸｉとの比較結果に基づいて算出される。この方式は、２次元のターボ符号（すなわち、畳み込み符号化のみを行う冗長ビットを１ビットとインタリーブした後にさらに畳み込み符号化を行う冗長ビットを１ビットを含む）の場合に、特に有効である。２次元のターボ符号において、特許文献１に開示される従来装置のように、情報ビットの比較結果のみからビット誤り率を算出したのでは、それを算出する元とするサンプルビット数が全ビット数の１／３となり、これでは充分な精度が確保できない場合も想定される。これに対し本実施形態によれば、サンプルビット数は全ビット数の２／３となり、かつ再符号化回路における回路規模増大の主たる要因であるインタリーバを用いないことで回路規模の増大を抑えつつ、従来に比べてビット誤り率の推定精度を向上することができる。また、誤りが検出された場合には、ビット誤り率の算出に、畳み込み符号化部１４−０を経て得られる冗長ビットＹｉ０を用いないから、畳み込み符号化によってビット誤りが伝搬することによりビット誤り率の推定精度が低下するのを抑制することができる。
【００２５】
以上、本発明の好適な実施形態について説明したが、本発明は上記実施形態には限定されず、種々の変形が可能である。例えば、上記実施形態では、ＣＲＣ検出結果に基づいてスイッチ４２−ｐ，４２−ｊを切り替えたが、他のパラメータによって切り替えてもよいし、伝送路の状況等に応じて自動あるいは手動で切り替えるようにしてもよい。また、スイッチを設けるのではなく、演算部には情報ビットおよび冗長ビットについての全ての比較結果を入力し、切替制御部からの指示に基づいて、入力された比較結果のうちどれを用いてビット誤り率を算出するかを演算部で選択するように構成してもよい。また、本発明はターボ符号以外の組織符号についても同様に適用可能である。
【００２６】
【発明の効果】
以上、説明したように、本発明によれば、状況に応じて適したビットの比較結果を用いることができるので、より精度の高いビット誤り率を取得することができるようになる。
【図面の簡単な説明】
【図１】符号化処理回路の一例を示す図である。
【図２】本発明の実施の形態にかかるビット誤り率算出部を備える受信装置の構成の一例を示す図である。
【図３】本発明の実施の形態１にかかるビット誤り率算出部の一例を示す図である。
【図４】本発明の実施の形態２にかかるビット誤り率算出部の一例を示す図である。
【符号の説明】
１０　符号化処理部、１２−ｊ（ｊ＝１，２，・・・，ｎ−１）　インタリーバ、１４−ｊ（ｊ＝０，１，２，・・・，ｎ−１）　畳み込み符号化部、１６　パラレル／シリアル変換部、２０　受信装置、２２　復調処理部、２４　復号化処理部、３０，３０ａ　ビット誤り率算出部、３８−ｐ，３８−ｊ（ｊ＝０，１，２，・・・，ｎ−１）　ビット比較部、４０−ｐ，４０−ｊ（ｊ＝０，１，２，・・・，ｎ−１）　カウンタ、４２−ｐ，４２−ｊ（ｊ＝０，１，２，・・・，ｎ−１）　スイッチ、４４　演算部、４６　誤り検出部、４８　切替制御部。
【図１】
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【図２】
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【図３】
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【図４】
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