(57)【要約】【課題】メモリトランジスタとメモリ周辺回路を、構造において共通性を高め、製造コストを削減する。【解決手段】メモリ周辺回路を構成する複数の絶縁ゲート型トランジスタおよびメモリトランジスタ（形成領域１０ｃ）が同一の半導体基板１０に形成されている。メモリトランジスタが、半導体基板１０とゲート電極２５との間に形成され、情報を記憶または消去するときに電荷が注入される離散化された電荷蓄積手段（電荷トラップ）を内部に含む複数の積層膜（電荷蓄積膜１４ｍ）を有し、複数の絶縁ゲート型トランジスタのうち、少なくとも、メモリ周辺回路内で最も耐圧が高い高耐圧トランジスタ（形成領域１０ｂ）の、半導体基板１０とゲート電極２３又は２４との間に形成されているゲート絶縁膜１４が、電荷蓄積膜１４ｍと同じ構造（３つの層１４ａ〜１４ｃ）を有している。【選択図】　図２
2004047889.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性のメモリトランジスタと、
前記メモリトランジスタに所定の電圧を印加して動作を制御するメモリ周辺回路と、を有し、
前記メモリ周辺回路を構成する複数の絶縁ゲート型トランジスタおよび前記メモリトランジスタが同一の半導体基板に形成され、
前記メモリトランジスタが、前記半導体基板とゲート電極との間に形成され、情報を記憶または消去するときに電荷が注入される離散化された電荷蓄積手段を内部に含む複数の積層膜を有し、
複数の前記絶縁ゲート型トランジスタのうち、少なくとも、前記メモリ周辺回路内で最も耐圧が高い高耐圧トランジスタの、前記半導体基板とゲート電極との間に形成されているゲート絶縁膜が、複数の前記積層膜と同じ構造を有している
不揮発性半導体メモリ装置。
【請求項２】
前記メモリ周辺回路は、前記メモリトランジスタのソース電位を基準にドレインとゲートにそれぞれ電圧を印加し、形成されたチャネル内で電子を加速させてホットエレクトロンを発生させ、発生した前記ホットエレクトロンをドレイン側から前記電荷蓄積膜に注入させる
請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記メモリトランジスタにおける複数の前記積層膜の最も半導体基板側の膜、前記絶縁ゲート型トランジスタにおける前記ゲート絶縁膜の最も半導体基板側の膜が、２ｎｍ以上の膜厚を有している
請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記高耐圧トランジスタが、
第１導電型半導体からなるチャネル形成領域と、
前記チャネル形成領域の一方の側に接する第２導電型半導体からなる第１のソース・ドレイン領域と、
前記チャネル形成領域の他方の側に接する第２導電型半導体からなる第２のソース・ドレイン領域と、を有し、
前記第１および第２のソース・ドレイン領域のうち、少なくとも一方のソース・ドレイン領域が、
第１の不純物領域と、
前記第１の不純物領域と前記チャネル形成領域との間に位置し、前記第１の不純物領域より低濃度な第２の不純物領域と、含む
請求項１に記載の不揮発性半導体メモリ装置。
【請求項５】
メモリブロックと、
論理回路ブロックと、を有し、
前記メモリブロックが、前記メモリトランジスタを少なくとも１つ含むメモリセルを行列状に複数配置させてなるメモリセルアレイを有し、
前記論理回路ブロックが、前記高耐圧トランジスタより耐圧が低いロジックトランジスタを有している
請求項１に記載の不揮発性半導体メモリ装置。
【請求項６】
情報を記憶または消去するときに電荷が注入される離散化された電荷蓄積手段を内部に含む複数の積層膜を半導体基板とゲート電極との間に有している不揮発性のメモリトランジスタと、前記メモリトランジスタに所定の電圧を印加して動作を制御するメモリ周辺回路内で最も耐圧が高い高耐圧トランジスタと、を同一の前記半導体基板に形成する不揮発性半導体メモリ装置の製造方法であって、
前記半導体基板の、前記メモリトランジスタの形成領域、および、前記メモリ周辺回路の形成領域内の少なくとも前記高耐圧トランジスタの形成領域に、離散化された前記電荷蓄積手段を内部に含む複数の前記積層膜を形成する工程と、
複数の前記積層膜の上に、前記絶縁ゲート型トランジスタのゲート電極のうち少なくとも前記高耐圧トランジスタのゲート電極と、前記メモリトランジスタのゲート電極と、を同時に形成する工程と、
を含む不揮発性半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板とゲート電極との間に、離散化された電荷蓄積手段を含む複数の積層膜を有しているメモリトランジスタを具備する不揮発性半導体メモリ装置と、その製造方法とに関する。
【０００２】
【従来の技術】
不揮発性メモリトランジスタは、大きく分けて、スタンドアロン型と混載型が知られている。スタンドアロン型では、専用メモリＩＣのメモリ素子として不揮発性メモリトランジスタが使用される。混載型では、システム・オン・チップのコアとしてメモリブロックと論理回路ブロックを有し、メモリブロックのメモリ素子として不揮発性メモリトランジスタが使用される。
混載型不揮発性メモリＩＣにおいて、メモリブロックは、不揮発性メモリトランジスタを少なくとも１つ含むメモリセルが行列状に多数配置されているメモリセルアレイ、および、メモリセルアレイの動作を制御するメモリ周辺回路を有する。論理回路ブロックは、電源電圧で高速動作するロジックトランジスタで主に構成されている論理回路および制御回路を有する。
【０００３】
不揮発性メモリトランジスタは、電荷蓄積手段が単一の導電層からなるＦＧ（Ｆｌｏａｔｉｎｇ　Ｇａｔｅ）型と、電荷蓄積手段が平面的に離散化された電荷トラップからなるＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型、ＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）型などが知られている。
【０００４】
ＦＧ型メモリトランジスタにおいて、チャネルが形成される半導体基板の表面領域（チャネル形成領域）の上に、第１の電位障壁層、周囲を絶縁膜に囲まれて電気的に浮遊状態とした導電膜（フローティングゲートＦＧ）、第２の電位障壁層、ゲート電極（コントロールゲート）を積層させている。
ＭＯＮＯＳ型メモリトランジスタにおいて、チャネル形成領域とゲート電極との間の複数の積層膜が、いわゆるＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造を有している。ＯＮＯ膜では窒化膜中のバルクトラップあるいは窒化膜と酸化膜との界面近傍の界面トラップが離散化された電荷蓄積手段として機能し、これらのトラップに電荷が蓄積される。
【０００５】
電荷トラップを含む複数の積層膜（ＯＮＯ膜）あるいはフローティングゲートＦＧに対し、基板側から電荷を注入して書き込みを行う。消去では、蓄積された電荷を基板側に抜き取るか、蓄積された電荷を打ち消す逆極性の電荷を、電荷トラップを含む複数の上記積層膜に注入する。
電荷の注入法としては、積層膜内における電荷のトンネル現象（ＦＮトンネリング、ダイレクトトンネリング）を利用する方法がある。また、いわゆるＣＨＥ（Ｃｈａｎｎｅｌ−Ｈｏｔ−Ｅｌｅｃｔｒｏｎ）注入法など、ＯＮＯ膜の最下層の酸化膜あるいはフローティングゲートＦＧの下の酸化膜（前記第１の電位障壁層）のエネルギー障壁高さを乗り越えられる程度にまで電荷をエネルギー的に励起したホットキャリアを用いる方法がある。
トンネル現象を用いる電荷注入方法は、データの書き込みまたは消去に必要とされる電流値が小さく、電荷がトンネルする酸化膜（トンネル酸化膜）のダメージが小さいという利点がある。その一方で、トンネル現象を用いる電荷注入方法においては、高い電圧が必要となり、低電圧化に不利である。
ホットキャリアを用いる電荷注入方法は、データの書き込みまたは消去に必要な印加電圧を、トンネル現象を用いる電荷注入方法の印加電圧より低くできる。また、ホットキャリアを用いる電荷注入方法は、ＯＮＯ膜の最下層の酸化膜厚あるいはフローティングゲートＦＧの下の酸化膜厚（前記第１の電位障壁層の厚さ）を、トンネル酸化膜より厚くできるという利点がある。最下層の膜を厚くできれば、記憶保持特性が大きく改善される。一方で、ホットキャリア、特にホットホールを酸化膜に注入すると酸化膜が劣化することが知られている。このために、ホットキャリアを用いる電荷注入方法は、トンネル現象を用いる電荷注入方法に比べ、データの書き換え、消去の繰り返し特性の面で不利である。
【０００６】
メモリ周辺回路内のトランジスタ、ロジックトランジスタは、半導体基板とゲート電極との間に形成されたゲート絶縁膜内で電荷の移動がない絶縁ゲート型トランジスタである。絶縁ゲート型トランジスタは、一般に、ゲート絶縁膜が単層の酸化シリコン膜からなるＭＯＳトランジスタである。
【０００７】
ロジック混載型の不揮発性メモリ装置の製造においては製造プロセスが複雑となり製造工程が多くなるため、論理回路ブロックの製造プロセスと、メモリ周辺回路を含むメモリブロックの製造プロセスとを共通性を如何に高めるかが重要である。
【０００８】
【発明が解決しようとする課題】
従来のＦＧ型、ＭＯＮＯＳ型不揮発性メモリトランジスタに対しデータを書き込みまたは消去する際に、論理回路において必要とされる電圧よりも高い電圧を必要とする。この電圧は、上述した電荷注入方法に応じて電圧値に違いがあるが、外部から与えられる電源電圧より高い。不揮発性メモリ装置のメモリ周辺回路内に、特別に高い電圧を発生させる昇圧回路、発生させた高電圧をメモリセルに印加する回路が必要となる。
これら高電圧を扱う回路は、電源電圧の印加を前提としたロジックトランジスタより耐圧が高い高耐圧トランジスタを含む。高耐圧トランジスタは、ロジックトランジスタと比較すると、ゲート酸化膜厚が厚く、また、特にドレイン側の不純物濃度分布が電界を緩和できるように設計されている。このため、ロジック混載型の不揮発性メモリＩＣの形成に必要なフォトマスクは、論理ＩＣの形成に必要なフォトマスクに、不揮発性メモリトランジスタの形成のために２〜４枚のフォトマスクが追加され、さらに、高耐圧トランジスタの形成のために３〜７枚のフォトマスクが追加される。フォトマスク追加分のコスト増に加え、フォトマスク枚数にほぼ比例して工程数が増加する。また、一般的に、工程数が増加すると歩留まりが低下する。このため、混載型の不揮発性メモリＩＣの製造コストが高く、このことが、混載型の不揮発性メモリ技術を普及させる上で大きな障害となっている。
【０００９】
本発明の第１の目的は、離散化された電荷蓄積手段を半導体基板とゲート電極の間に有するメモリトランジスタと、メモリトランジスタの動作を制御するメモリ周辺回路とを有し、メモリトランジスタとメモリ周辺回路が構造において共通性が高い不揮発性半導体メモリ装置を提供することである。
本発明の第２の目的は、上記不揮発性メモリ装置の製造工程において共通性を高め、製造において必要なフォトマスク枚数を減らし、製造工程数を減らし、歩留まりを向上させ、その結果、製造コストを削減させることである。
【００１０】
【課題を解決するための手段】
本発明に係る不揮発性半導体メモリ装置は、上述した第１の目的を達成するためのものであり、不揮発性のメモリトランジスタと、前記メモリトランジスタに所定の電圧を印加して動作を制御するメモリ周辺回路と、を有し、前記メモリ周辺回路を構成する複数の絶縁ゲート型トランジスタおよび前記メモリトランジスタが同一の半導体基板に形成され、前記メモリトランジスタが、前記半導体基板とゲート電極との間に形成され、情報を記憶または消去するときに電荷が注入される離散化された電荷蓄積手段を内部に含む複数の積層膜を有し、複数の前記絶縁ゲート型トランジスタのうち、少なくとも、前記メモリ周辺回路内で最も耐圧が高い高耐圧トランジスタの、前記半導体基板とゲート電極との間に形成されているゲート絶縁膜が、複数の前記積層膜と同じ構造を有している。
【００１１】
この不揮発性半導体メモリ装置において、メモリ周辺回路内で最も耐圧が高い高耐圧トランジスタのゲート絶縁膜が、メモリトランジスタの、半導体基板とゲート電極との層間に積層され内部に離散化された電荷蓄積手段を含む複数の積層膜と同じ構造を有している。
メモリ周辺回路がメモリトランジスタに電圧を印加するときに、記憶されるデータの論理に応じて複数の前記積層膜に電荷が注入される。ところが、同じ構造を有する、メモリ周辺回路内の高耐圧トランジスタにおいては、ゲート絶縁膜に電荷が注入されない。このため、メモリトランジスタの閾値は変化するが、高耐圧トランジスタの閾値は変化しない。
【００１２】
本発明に係る不揮発性半導体メモリ装置の製造方法は、情報を記憶または消去するときに電荷が注入される離散化された電荷蓄積手段を内部に含む複数の積層膜を半導体基板とゲート電極との間に有している不揮発性のメモリトランジスタと、前記メモリトランジスタに所定の電圧を印加して動作を制御するメモリ周辺回路内で最も耐圧が高い高耐圧トランジスタと、を同一の前記半導体基板に形成する不揮発性半導体メモリ装置の製造方法であって、前記半導体基板の、前記メモリトランジスタの形成領域、および、前記メモリ周辺回路の形成領域内の少なくとも前記高耐圧トランジスタの形成領域に、離散化された前記電荷蓄積手段を内部に含む複数の前記積層膜を形成する工程と、複数の前記積層膜の上に、前記絶縁ゲート型トランジスタのゲート電極のうち少なくとも前記高耐圧トランジスタのゲート電極と、前記メモリトランジスタのゲート電極と、を同時に形成する工程と、を含む。
【００１３】
この製造方法においては、メモリトランジスタと高耐圧トランジスタとの形成において、離散化された電荷蓄積手段を含む複数の積層膜を半導体基板の上に形成する。形成した複数の積層膜の上に、高耐圧トランジスタのゲート電極とメモリトランジスタのゲート電極とを同時に形成する。これにより、メモリトランジスタにおいて、半導体基板の上に、電荷蓄積能力を有した複数の積層膜とゲート電極の積層体が形成される。同時に、高耐圧トランジスタにおいて、メモリトランジスタと同じ半導体基板の上に、複数の前記積層膜と同じ構造を有しているため電荷蓄積能力自体は有しているが実際に電荷が蓄積されないゲート絶縁膜とゲート電極の積層体が形成される。
【００１４】
【発明の実施の形態】
［第１実施形態］
図１は、第１の実施形態におけるロジック混載型不揮発性メモリ装置のブロック図である。
図解した不揮発性メモリ装置１は、メモリブロック２および論理回路ブロック３を有する。
メモリブロック２は、メモリセルアレイ４、カラム動作回路５、ロウデコーダ６、コントロール回路７、昇圧回路８を具備する。カラム動作回路５は、カラムデコーダ、センスアンプ、データラッチ回路を含む。カラム動作回路５、ロウデコーダ６、コントロール回路７、および、昇圧回路８によって、本発明における“メモリ周辺回路”が構成されている。
【００１５】
メモリセルアレイ４は、行列状に配置されている複数の不揮発性のメモリセルによって構成されている。ここで、メモリセルは、例えば、１つのメモリトランジスタから構成されている。メモリトランジスタの断面構造は後述する。
特に図解していないが、メモリセルアレイ４内において、同一行に配置されている複数のメモリトランジスタのゲートが同じワード線に接続され、ワード線の活性化によって、メモリセルが行ごとに選択可能な状態となる。同一列に配置されている複数のメモリトランジスタに対し、同じビット線によって書き込みデータが供給され、同じビット線から記憶データが読み出される。複数のワード線がロウデコーダ６に接続され、複数のビット線がカラム動作回路５内のカラムデコーダに接続されている。
【００１６】
メモリ周辺回路の動作を簡単に述べれば、次の如くである。
カラムデコーダは、コントロール回路７から入力されるカラムアドレスに応じて、一本または複数本のビット線を選択する。データの読み出し時に、選択されたビット線を、カラム動作回路５内のセンスアンプに接続する。センスアンプが、選択されたビット線に接続されることによって、カラムアドレスに応じて選択されたメモリセルの記憶データを読み出す。データの書き込み時に、選択ビット線を、カラム動作回路５内のデータラッチに接続する。データラッチが、カラムアドレスに応じて予めラッチされていた書き込みデータを用いて、選択されたビット線の電圧を設定し、選択されたメモリセルに書き込みデータを書き込む。センスアンプは、書き込んだデータを検証する検証読み出し（ベリファイ）時において、読み出し時と同様に動作し、選択されたビット線の電位を検出し、検出した電位に応じて選択メモリセルの記憶データを読み出す。
ロウデコーダ６は、コントロール回路から入力されるロウアドレスに応じて１本または複数本のワード線を選択する。ロウデコーダはワード線駆動回路の機能を有し、データの書き込み、読み出しまたは消去動作のとき、ロウアドレスに応じて選択されたワード線にそれぞれ所定の電圧を印加する。
コントロール回路７は、外部から入力される制御信号に応じて、メモリブロック２の各構成を制御し、データの書き込み、読み出しおよび消去動作を所定のシーケンスに従って実行させる。
昇圧回路８は、コントロール回路７の制御を受けて、入力される電源電圧Ｖｄｄより高い電圧（以下、高電圧という）を発生させる。高電圧はロウデコーダ６を介してワード線に供給される。昇圧回路８は、必要に応じてカラム動作回路５、あるいは図示を省略したウェル充放電回路に所定の電圧値と極性とを有する高電圧を供給する。
【００１７】
論理回路ブロック３は、図示を省略したバスを介してコントロール回路７とデータをやり取り可能に接続されている。論理回路ブロック３は、当該混載型の不揮発性メモリ装置の用途に応じた所定の信号処理を行う回路、あるいはマイクロコンピュータなどの機能を有する。論理回路ブロック３は、電源電圧Ｖｄｄにより高速動作する多数のロジックトランジスタを有する。ロジックトランジスタの耐圧は、電源電圧Ｖｄｄ（例えば２．５Ｖ、３．３Ｖ、５Ｖ等）の使用を前提としているため、電源電圧に所定のマージンを加えた程度で足りる。
【００１８】
不揮発性メモリトランジスタの動作に必要な電圧値の最大値は、一般に８Ｖ以上と、電源電圧Ｖｄｄよりかなり高い。そのため、昇圧回路８内、および、カラムデコーダのワード線駆動回路等に、耐圧がロジックトランジスタより十分高いトランジスタ（以下、高耐圧トランジスタという）を有する。高耐圧トランジスタは、必要に応じて、ロウデコーダ６内、あるいは、図示を省略したウェル充放電回路等にも必要である。
【００１９】
ロジックトランジスタを作るに必要なマスク枚数が通常２５枚程度であるとすると、ＭＯＮＯＳメモリトランジスタを作るために、一般に、２〜４枚程度のフォトマスクが追加される。高耐圧トランジスタが必要な場合、さらに３〜７枚のフォトマスクが追加される。高耐圧トランジスタを作るためには、（１）高電圧に耐え得る厚いゲート絶縁膜の形成、（２）電界が集中し難いソース・ドレイン接合が必要になるためである。
第１実施形態において、上記（１）の厚いゲート絶縁膜をＭＯＮＯＳメモリトランジスタで使用される電荷蓄積膜（ＯＮＯ膜）と同じ構造とすることで、フォトマスク枚数を減らし、コスト削減を図る。
【００２０】
図２（Ａ）は、ロジックトランジスタ、高耐圧トランジスタ、メモリトランジスタが同一基板に形成された不揮発性メモリ装置の断面図である。図２（Ａ）において、ロジックトランジスタ形成領域１０ａ、高耐圧トランジスタ形成領域１０ｂのそれぞれにＰ型とＮ型のトランジスタを示している。メモリトランジスタ形成領域１０ｃにＮ型チャネルのメモリトランジスタを１つ示している。
半導体基板１０のロジックトランジスタ形成領域１０ａに、Ｐ型の導電型を有するウェル（以下、Ｐウェルという）１６、Ｎ型の導電型を有するウェル（以下、Ｎウェルという）１７が形成されている。同様に、高耐圧トランジスタ形成領域１０ｂに、Ｐウェル１８とＮウェル１９が形成されている。メモリトランジスタ形成領域１０ｃにＰウェル１３が形成されている。それぞれのウェル内の表面領域に素子分離絶縁層１１が形成されている。素子分離絶縁層１１の間のウェル領域に、ロジックトランジスタ、高耐圧トランジスタまたはメモリトランジスタが形成されている。
【００２１】
Ｐウェル１６に、Ｎチャネル型のロジックトランジスタが形成されている。より詳細には、Ｐウェル１６の上に、酸化シリコンからなるゲート絶縁膜２０が形成され、ゲート絶縁膜２０の上に、Ｎ型不純物がドープされたドープド多結晶珪素からなるゲート電極２１が形成されている。ゲート電極２１の両側のウェル表面領域に、Ｎ型不純物の濃度が他の領域より低いＬＤＤ領域２６ａを有するソース・ドレイン領域２６が形成されている。ゲート電極２１の側面に、断面が略１／４円状のサイドウォール絶縁層３２が形成されている。ゲート電極２１の上面、ソース・ドレイン領域２６の表面に、高融点金属シリサイド層３３が形成されている。
Ｎウェル１７に、Ｐチャネル型のロジックトランジスタが形成されている。Ｐ型のロジックトランジスタは、上述したＮ型のロジックトランジスタと同様な構造を有している。但し、ゲート電極２２、ソース・ドレイン領域２７およびＬＤＤ領域２７ａは、上述したゲート電極２１、ソース・ドレイン領域２６およびＬＤＤ領域２６ａと逆の導電型を有する。
【００２２】
Ｐウェル１８に、Ｎチャネル型の高耐圧トランジスタが形成されている。より詳細には、Ｐウェル１８の上に、３層の積層膜からなるゲート絶縁膜１４が形成され、ゲート絶縁膜１４の上に、Ｎ型不純物がドープされたドープド多結晶珪素からなるゲート電極２３が形成されている。ゲート電極２３の両側のウェル表面領域に、Ｎ型不純物の濃度が他の領域より低いＬＤＤ領域２８ａを有するソース・ドレイン領域２８が形成されている。ソース・ドレイン領域２８は、本発明における“第１の不純物領域”に該当し、ＬＤＤ領域２８ａは、本発明における“第２の不純物領域”に該当する。ゲート電極２３の側面に、断面が略１／４円状のサイドウォール絶縁層３２が形成されている。ゲート電極２３の上面、ソース・ドレイン領域２８の表面に、高融点金属シリサイド層３３が形成されている。Ｎウェル１９に、Ｐチャネル型の高耐圧トランジスタが形成されている。Ｐ型の高耐圧トランジスタは、上述したＮ型の高耐圧トランジスタと同様な構造を有している。但し、ゲート電極２４、ソース・ドレイン領域２９およびＬＤＤ領域２９ａは、上述したゲート電極２３、ソース・ドレイン領域２８およびＬＤＤ領域２８ａと逆の導電型を有する。
【００２３】
Ｐウェル１３に、Ｎチャネル型のメモリトランジスタが形成されている。より詳細には、Ｐウェル１３の上に、３層の積層膜からなり電荷蓄積能力を有する電荷蓄積膜１４ｍが形成され、電荷蓄積膜１４ｍの上に、Ｎ型不純物がドープされたドープド多結晶珪素からなるメモリゲート電極２５が形成されている。
メモリゲート電極２５の両側のウェル表面領域に、Ｐ型の導電型を有しＰ型不純物濃度が他のウェル領域より高い高濃度チャネル領域３１が形成されている。メモリゲート電極２５と素子分離絶縁層１１との間のウェル表面領域に、Ｎ型の導電型を有したソース・ドレイン領域３０が形成されている。高濃度チャネル領域３１は、他のウェル表面領域より高濃度である。そのため、動作時にソース・ドレイン領域３０と高濃度チャネル領域３１との境界領域での電圧降下が大きくなる。高濃度チャネル領域３１は、動作時にソース・ドレイン領域３０と高濃度チャネル領域３１との境界領域で電界の集中性を高める働きがある。メモリゲート電極２５の側面に、断面が略１／４円状のサイドウォール絶縁層３２が形成されている。メモリゲート電極２５の上面、ソース・ドレイン領域３０の表面に、高融点金属シリサイド層３３が形成されている。
【００２４】
図２（Ｃ）は、メモリトランジスタの一部を拡大した断面図である。
メモリトランジスタの電荷蓄積膜１４ｍは、Ｐウェル１３側から順に、第１の電位障壁層１４ａ、主電荷蓄積層１４ｂ、第２の電位障壁層１４ｃから構成されている。電荷蓄積膜１４ｍがＯＮＯ膜構造の場合、第１および第２の電位障壁層１４ａ，１４ｃが酸化シリコンまたは酸化窒化シリコン（ｓｉｌｉｃｏｎ　ｏｘｙｎｉｔｒｉｄｅ）からなり、主電荷蓄積層１４ｂが窒化シリコンまたは酸化窒化シリコンからなる。電荷蓄積膜１４ｍは、主電荷蓄積層１４ｂのバルク中の電荷トラップ（バルクトラップ）、主電荷蓄積層１４ｂと第２の電位障壁層１４ｃとの界面近傍に形成された深い電荷トラップ（界面トラップ）などに電荷を保持する機能を有する。電荷蓄積膜１４ｍ直下のウェル表面領域が、動作時にチャネルが形成される“チャネル形成領域”である。
【００２５】
図２（Ｂ）は、高耐圧トランジスタの一部を拡大した断面図である。
高耐圧トランジスタのゲート絶縁膜１４は、図２（Ｃ）に図解した電荷蓄積膜１４ｍと同じ積層膜構造を有している。つまり、図２（Ｂ）に図解した高耐圧トランジスタのゲート絶縁膜１４と図２（Ｃ）に図解した電荷蓄積膜１４ｍでは、３つの層１４ａ，１４ｂ，１４ｃのそれぞれの材質と厚さが同じである。但し、高耐圧トランジスタのゲート絶縁膜１４に対しては電荷の注入がされない。その理由は、次の動作において述べる。
【００２６】
データの書き込み、消去、および読み出しの方法は任意であるが、本例では、以下の方法が採用できる。
データの書き込み、消去の少なくとも一方において、ホットキャリアを用いる。ＭＯＮＯＳメモリトランジスタの場合、例えば、データの書き込みにチャネルホットエレクトロン注入を用いる。データの消去に、ドレイン端でのバンド間トンネルを引き金とするアバランシェブレークダウンによってホットホールを発生させ、発生したホットホールを注入する。バンド間のトンネル電流を効率よく発生させるには、ゲートに負電圧を加える必要がある。
チャネルホットエレクトロン注入を効率よく行うためには、ドレイン端に高い電界を集中させる構造が必要である。そのためには、高いチャネル不純物濃度、あるいはハローと呼ばれるドレイン端付近のチャネル濃度を局所的に高くしたチャネル不純物構造、そして急峻なソース・ドレイン不純物分布構造が必要である。そのことは、図２（Ａ）において高濃度チャネル領域３１の不純物濃度分布の最適化によって達成されている。
【００２７】
高耐圧トランジスタにおいては、以下の理由により電荷の注入が生じない。
（１）チャネル領域にハロー構造あるいは高濃度チャネル領域３１が存在せず、ソース・ドレイン構造がホットキャリア注入を防ぐために広く用いられているＬＤＤ構造を採用している。その結果、ドレイン端での電界集中が緩和され、チャネルエレクトロンのホット化が抑制されエレクトロンがほとんどゲート絶縁膜１４に注入されない。
（２）高電圧を扱う回路動作においては、通常ゲートに負電圧を印加することはない。従って、ゲート絶縁膜１４にホットホールが注入される心配はない。
（３）また、ホットキャリアを用いるＭＯＮＯＳメモリトランジスタの電荷蓄積膜１４ｍは、ＦＮトンネル電流では書き込まれないように設計されている。従って、電荷蓄積膜１４ｍと同じ積層構造のゲート絶縁膜１４においては、単に高い電圧が膜厚方向に印加されるだけでは電荷注入は容易に起こらない。なお、ＦＮトンネル電流が容易に流れないようにするには、第１の電位障壁層１４ａを２ｎｍ以上とすることが望ましい。
以上の理由により、メモリトランジスタの電荷蓄積膜１４ｍの積層構造と、高耐圧トランジスタのゲート絶縁膜１４の積層構造を同じにすることが可能となった。
【００２８】
ＭＯＮＯＳメモリトランジスタの場合、ドレインとソースの印加電圧を切り換えて再度書き込みを行うと、ドレイン側とソース側にそれぞれ局所的に電荷を注入できる。このため、２ビット／セルのデータ記憶が可能となる。
データの読み出しにおいては、ソースとドレインの電圧の大小関係がデータ書き込み時と同じにして行うフォワードリード法と、当該関係をデータ書き込み時と逆にして行うリバースリード法のいずれかによってデータの読み出しを行う。
【００２９】
図３（Ａ）〜図７（Ｂ）は、第１実施形態における不揮発性メモリ装置の製造途中の断面図である。
図３（Ａ）に示すように、Ｐ型シリコンウェハ等の半導体基板１０の表面領域に、例えばＳＴＩ（ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌａｔｉｏｎ）法により酸化シリコンからなる素子分離絶縁層１１を形成する。素子分離絶縁層１１は、ロジックトランジスタ形成領域１０ａ、高耐圧トランジスタ形成領域１０ｂ、メモリトランジスタ形成領域１０ｃそれぞれに形成される。それぞれの領域で、素子分離絶縁層１１に挟まれたウェル領域が、トランジスタの活性領域となる。
【００３０】
半導体基板１０の上に酸化シリコンなどの保護膜１２を形成する。メモリトランジスタ形成領域１０ｃで開口するレジストを形成し、レジストをマスクにメモリトランジスタ形成領域１０ｃにＰ型不純物イオンを選択的にイオン注入する。また、必要なら、メモリトランジスタの閾値電圧の調整のためのイオン注入を行う。レジストを除去し活性化アニールを行う。アニール後、高耐圧トランジスタ形成領域１０ｂとメモリトランジスタ形成領域１０ｃで開口するレジストを形成し、レジストをマスクとした酸化シリコンのエッチングを行う。
これにより、図３（Ｂ）に示すように、高耐圧トランジスタ形成領域１０ｂとメモリトランジスタ形成領域１０ｃで保護膜１２が部分的に除去され、メモリトランジスタ形成領域１０ｃにＰウェル１３が形成される。
【００３１】
図４（Ａ）に示すように、３つの領域１０ａ〜１０ｃに電荷蓄積膜（以下、ＯＮＯ膜とも言う）１４を形成する。ＯＮＯ膜１４の形成方法としては、次の方法が好適である。
第１の電位障壁層１４ａとして、熱酸化法により半導体基板１０またはＰウェル１３の表面領域を熱酸化し、酸化シリコン膜を形成する。第１の電位障壁層１４ａの上に、主電荷蓄積層１４ｂとして窒化シリコン膜をケミカルベーパーデポジション（ＣＶＤ）法により堆積させる。主電荷蓄積層１４ｂの上に、第２の電位障壁層１４ｃとして酸化シリコン膜を形成する。酸化シリコン膜の形成では、主電荷蓄積層１４ｂの表面を熱酸化する。熱酸化時に主電荷蓄積層１４ｂと第２の電位障壁層１４ｃとの界面近傍に深い電荷トラップが形成される。第２の電位障壁層１４ｃの形成は、ＣＶＤ法による酸化膜の堆積によっても可能である。前述したように、チャネルホットエレクトロンによる電荷注入を用いたデータ書き込みを前提とする場合、第１の電位障壁層１４ａの膜厚は２ｎｍ以上とすることが望ましい。
【００３２】
ロジックトランジスタ形成領域１０ａで開口するレジストを形成し、レジストをマスクにエッチングを行う。これにより、図４（Ｂ）に示すように、ロジックトランジスタ形成領域１０ａにおいて、ＯＮＯ膜１４と、その下の保護膜１２が選択的に除去される。
【００３３】
レジストを除去後、露出したシリコン面を熱酸化して、図５（Ａ）に示すように、ロジックトランジスタ形成領域に、イオン注入時に基板表面を汚染から保護する保護膜１５を形成する。
この状態で、ロジックトランジスタが形成されるＰウェル１６とＮウェル１７、高耐圧トランジスタが形成されるＰウェル１８とＮウェル１９を順次形成する。ウェルの形成順は任意である。それぞれのウェル形成において、ウェル形成部分を開口したレジストを形成し、形成しようとするウェルの仕様に応じた条件（エネルギーおよびドーズ）でＮ型またはＰ型の不純物イオンを半導体基板１０に注入する。その後、レジストを除去する。このレジスト形成、イオン注入、レジスト除去を、レジストの開口部分およびイオン条件を変えながら４回繰り返す。
【００３４】
ロジックトランジスタ形成領域１０ａで開口するレジストを形成し、レジストをマスクとしたエッチングを行う。これにより、図５（Ｂ）に示すように、イオン注入時の保護膜１５が除去される。
【００３５】
イオン注入時の保護膜１５を除去した基板表面を再び熱酸化し、図６（Ａ）に示すように、ロジックトランジスタのゲート絶縁膜２０を形成する。
【００３６】
ゲート絶縁膜２０およびＯＮＯ膜１４の上に、ポリシリコンをＣＶＤ法により堆積する。必要なら、レジストをマスクとした選択的なイオン注入技術により、ポリシリコンにＮ型不純物とＰ型不純物をそれぞれ別々に導入し、必要な箇所でポリシリコンの基板に対する仕事関数差を変化させるとともに、ポリシリコンの導電率を向上させる。
ゲートパターンを有するレジストをポリシリコンの上に形成し、レジストをマスクにポリシリコンのエッチングを行う。これにより、図６（Ｂ）に示すように、ロジックトランジスタのゲート電極２１と２２、高耐圧トランジスタのゲート電極２３と２４、およびメモリゲート電極２５が同時に形成される。なお、メモリゲート電極２５はワード線のパターンとしてもよい。
【００３７】
１種類のウェルを開口するレジストをマスクとした選択的なイオン注入技術を、最多でウェルの種類に応じた数、例えば図７（Ａ）では５回、適用する。ウェルを開口したレジストを形成し、形成しようとするソース・ドレイン領域の低濃度不純物部分（ＬＤＤ領域）、メモリトランジスタの高濃度チャネル領域３１またはソース・ドレイン領域３０の仕様に応じた条件（エネルギーおよびドーズ）でＮ型またはＰ型の不純物イオンを注入する。イオン注入時に、既に形成したゲート電極２１〜２５と素子分離絶縁層１１が不純物イオン導入を阻止する自己整合マスク層として機能する。その結果、ゲート電極と素子分離絶縁層との間のウェル表面部分に選択的に不純物が導入される。その後、レジストを除去する。このレジスト形成、イオン注入、レジスト除去を、レジストの開口部分およびイオン条件を変えながら最多で５回繰り返す。
これにより、図７（Ａ）に示すように、ロジックトランジスタ形成領域１０ａにおいてＬＤＤ領域２６ａ，２７ａが形成され、高耐圧トランジスタ形成領域１０ｂにおいてＬＤＤ領域２８ａ，２９ａが形成される。これらＬＤＤ領域は、ウェルと逆の導電型を有する。高耐圧用ＬＤＤ領域２８ａ，２９ａは、ホットキャリアの生成を抑制するように最適化することが望ましい。
メモリトランジスタ形成領域１０ｃにおいて、ウェルと同じ導電型でウェルより高濃度な高濃度チャネル領域３１とソース・ドレイン領域３０とが形成される。なお、高濃度チャネル領域３１は、ソース・ドレイン領域３０の端よりチャネル中央寄りの位置まで形成されている。このような不純物分布は、不純物の拡散速度の違いを利用し、あるいはイオン注入時の角度を調整することによって達成される。
【００３８】
絶縁膜、例えば酸化シリコン膜をゲート電極が完全に覆われるように厚く堆積し、異方性エッチングを行う。このとき絶縁膜がエッチバックされ、図７（Ｂ）に示すように、ゲート電極のそれぞれの側面に、断面が略１／４円状のサイドウォール絶縁層３２が形成される。
１種類のウェルを開口するレジストをマスクとした選択的なイオン注入技術を、例えば図７（Ｂ）では４回、適用する。例えばウェルを開口した時と同じパターンのレジストを形成し、形成しようとするソース・ドレイン領域に応じた条件（エネルギーおよびドーズ）でＮ型またはＰ型の不純物イオンを注入する。イオン注入時に、既に形成した素子分離絶縁層１１、ゲート電極２１〜２５、およびサイドウォール絶縁層３２が不純物イオン導入を阻止する自己整合マスク層として機能する。その結果、サイドウォール絶縁層３２と素子分離絶縁層１１との間のウェル表面部分に選択的にＬＤＤ領域より高い濃度の不純物が導入される。その後、レジストを除去する。このレジスト形成、イオン注入、レジスト除去を、レジストの開口部分およびイオン条件を変えながら４回繰り返す。これにより、図７（Ｂ）に示すように、ロジックトランジスタ形成領域１０ａにおいてソース・ドレイン領域２６，２７が形成され、高耐圧トランジスタ形成領域１０ｂにおいてソース・ドレイン領域２８，２９が形成される。なお、メモリトランジスタ形成領域１０ｃにおいてソース・ドレイン領域３０に対し、ソース・ドレイン領域２８の形成時のイオン注入が追加されるようにしてもよい。
上記選択的なイオン注入工程のそれぞれにおいて、イオン注入に使用したレジストを残こしたまま、ロジックトランジスタ形成領域１０ａのゲート絶縁膜２０、高耐圧トランジスタ形成領域１０ｂ、またはメモリトランジスタ形成領域１０ｃのＯＮＯ膜１４の不要な部分を除去するとよい。あるいは、ＯＮＯ膜１４と１４ｍで一括して不要部分を除去し、これとは別にゲート絶縁膜２０の不要部分を除去するようにしてもよい。なお、ＯＮＯ膜１４，１４ｍおよびゲート絶縁膜２０の不要部分は最後まで残しておくことも可能である。
【００３９】
その後、良く知られたサリサイド法を用いて、ゲート電極２１〜２５の上面と、ソース・ドレイン領域２６〜２９の表面とに一括して、高融点金属シリサイドを形成すると、図２に図解した基本構造の形成が完了する。
【００４０】
図８（Ａ）〜図１３（Ｂ）は、第１実施形態における不揮発性メモリ装置を従来の方法で製造したときの製造途中の断面図である。これらの図において、パターンおよび材質に変化がない構成は、図３（Ａ）〜図７（Ｂ）に示す符号を用いて示している。
図８（Ａ）において、図３（Ａ）の工程と同様に、半導体基板１０の表面領域に素子分離絶縁層１１を形成する。半導体基板１０の上に酸化シリコンなどの保護膜４０を形成する。図３（Ｂ）の工程と同様に、レジストを用いた選択的なイオン注入技術を用いてメモリトランジスタ形成領域１０ｃにウェルを形成し、メモリトランジスタの閾値電圧を調整するためのイオン注入を行う。イオン注入に用いたレジストをマスクとした酸化シリコンのエッチングを行う。レジストを除去し活性化アニールを行う。
これにより、図８（Ｂ）に示すように、メモリトランジスタ形成領域１０ｃで保護膜４０が部分的に除去され、その領域１０ｃにＰウェル１３が形成される。
【００４１】
図９（Ａ）において、図４（Ａ）の工程と同様な方法によって、３つの領域１０ａ〜１０ｃにＯＮＯ膜１４を形成する。
ロジックトランジスタ形成領域１０ａおよび高耐圧トランジスタ形成領域１０ｂで開口するレジストを形成し、レジストをマスクにエッチングを行う。これにより、図９（Ｂ）に示すように、ロジックトランジスタ形成領域１０ａおよび高耐圧トランジスタ形成領域１０ｂにおいて、ＯＮＯ膜１４と、その下の保護膜４０が選択的に除去される。メモリトランジスタ形成領域１０ｃに残ったＯＮＯ膜を符号１４’で表記する。
【００４２】
レジストを除去後、露出したシリコン面を熱酸化して、図１０（Ａ）に示すように、ロジックトランジスタ形成領域１０ａおよび高耐圧トランジスタ形成領域１０ｂに、イオン注入時に基板表面を汚染から保護する保護膜４１を形成する。この状態で、ロジックトランジスタが形成されるＰウェル１６とＮウェル１７、高耐圧トランジスタが形成されるＰウェル１８とＮウェル１９を、図５（Ａ）の工程と同様な方法を用いて順次形成する。
ロジックトランジスタ形成領域１０ａおよび高耐圧トランジスタ形成領域１０ｂで開口するレジストを形成し、レジストをマスクとしたエッチングを行う。これにより、図１０（Ｂ）に示すように、イオン注入時の保護膜４１が除去される。
【００４３】
レジストを除去後、イオン注入時の保護膜４１を除去した基板表面を再び熱酸化し、酸化シリコンからなる高耐圧トランジスタ用の比較的厚いゲート絶縁膜（以下、高耐圧ゲート絶縁膜という）４２を形成する。
高耐圧ゲート絶縁膜４２の上に、ロジックトランジスタ形成領域１０ａで開口するレジストを形成し、レジストをマスクとした酸化シリコンのエッチングを行う。これにより、図１１（Ａ）に示すように、高耐圧ゲート絶縁膜４２が、ロジックトランジスタ形成領域１０ａで選択的に除去される。レジストを除去後、図１１（Ｂ）に示すように、高耐圧ゲート絶縁膜４２を除去した基板表面を薄く熱酸化し、酸化シリコンからなるロジックトランジスタ用の比較的薄いゲート絶縁膜２０を形成する。
【００４４】
図６（Ｂ）の工程と同様な方法によりゲート電極２１〜２５を形成し（図１２（Ａ））、図７（Ａ）の工程と同様な方法によりＬＤＤ領域２６ａ〜２９ａおよび高濃度チャネル領域３１を形成する（図１２（Ｂ））。但し、図１２（Ｂ）の高耐圧トランジスタ形成領域１０ｂにおいて形成されるＬＤＤ領域２８ｂ，２９ｂは、図７（Ａ）の工程においてＯＮＯ膜１４との関係で不純物濃度分布が最適化されたＬＤＤ領域２８ａ，２９ａとは濃度プロファイルが異なる。
その後、図１３（Ａ）および図１３（Ｂ）において、図７（Ｂ）および図２と同じ諸工程を経て、当該不揮発性メモリ装置の基本構造を完成させる。
【００４５】
本実施形態における不揮発性メモリ装置を従来の方法により製造した場合、図１１（Ａ）の工程において、高耐圧ゲート絶縁膜４２を形成し、高耐圧ゲート絶縁膜４２をロジックトランジスタ形成領域１０ａで部分的に除去する工程が必要となる。
これに対し、本実施形態における製造方法においては、図５（Ａ）に示すように高耐圧ゲート絶縁膜の代わりにＯＮＯ膜１４が使用されるため、図１１（Ａ）と比較すると、熱酸化工程、フォトリソグラフィ工程、およびエッチング工程が少ない。また、フォトマスクが１枚少なくて済む。その分、製造コストを安くできる。
【００４６】
［第２実施形態］
図１４（Ａ）〜図１５（Ｂ）は、第２実施形態における不揮発性半導体メモリ装置の製造途中の断面図である。これらの図において、パターンおよび材質に変化がない構成は、第１実施形態の図３（Ａ）〜図７（Ｂ）に示す符号を用いて示している。
第２実施形態では、ウェルを、第１実施形態の製造方法におけるウェル形成の工程より早い段階の工程において形成する点で、第１実施形態と異なる。
【００４７】
図１４（Ａ）に示すように、半導体基板１０の表面領域に素子分離絶縁層１１を形成し、図示を省略した保護膜を形成する。続いて、レジストを用いた選択的なイオン注入技術を、イオン注入条件を各ウェルに最適に変化させながら最多で５回繰り返す。これにより、メモリ用のＰウェル１３、ロジックトランジスタ用のＰウェル１６とＮウェル１７、および、高耐圧トランジスタ用のＰウェル１８とＮウェル１９を順次形成する。この形成方法自体は、第１実施形態の図５（Ａ）の説明で述べた方法と同様である。
【００４８】
図１４（Ｂ）において、半導体基板１０の上に保護膜１２を形成する。高耐圧トランジスタ形成領域１０ｂとメモリトランジスタ形成領域１０ｃで開口するレジストを形成し、レジストをマスクとした酸化シリコンのエッチングを行う。その後、レジストを除去する。
【００４９】
図１５（Ａ）において、図４（Ａ）の工程と同様な方法によって、３つの領域１０ａ〜１０ｃにＯＮＯ膜１４を形成する。
【００５０】
ロジックトランジスタ形成領域１０ａで開口するレジストを形成し、レジストをマスクにエッチングを行う。これにより、図１５（Ｂ）に示すように、ロジックトランジスタ形成領域１０ａにおいて、ＯＮＯ膜１４と、その下の保護膜１２が選択的に除去される。
【００５１】
その後は、第１実施形態と同様な諸工程を経て、当該不揮発性メモリ装置の基本構成を完成させる。
具体的には、ロジックトランジスタのゲート絶縁膜２０を形成し（図６（Ａ））、ドープド多結晶珪素からなるゲート電極２１〜２５を形成し（図６（Ｂ））、ＬＤＤ領域２６ａ〜２９ａ、高濃度チャネル領域３１およびソース・ドレイン領域３０を形成する（図７（Ａ））。図７（Ｂ）の工程と同じ方法によって、サイドウォール絶縁層３２の形成、ゲート絶縁膜２０およびＯＮＯ膜１４の一部除去、ソース・ドレイン領域２６〜２９の形成を順次行う。最後に、高融点金属シリサイド層３３の形成を行って、図２と同じ基本構造を完成させる。
【００５２】
第２実施形態の製造方法では、先にウェルを形成し、ウェルの形成後にＯＮＯ膜を形成する。したがって、第２実施形態の製造方法は、第１実施形態の製造方法に比べ、ウェル形成時のイオン注入のダメージがＯＮＯ膜に残存しないという利点がある。その一方で、第１実施形態の製造方法は、ウェルが出来るだけ後の工程で形成されることから、トランジスタの特性に与える影響が大きなチャネル濃度が熱履歴で変動し難いという利点がある。
【００５３】
第２実施形態の製造方法において、高耐圧トランジスタの厚いゲート絶縁膜を熱酸化により形成された単層のシリコン膜から形成する従来の製造方法と比較すると、熱酸化工程、フォトリソグラフィ工程、およびエッチング工程が少ない。また、フォトマスクが１枚少なくて済む。その分、製造コストを安くできる。
【００５４】
【発明の効果】
本発明に係る不揮発性半導体メモリ装置によれば、メモリトランジスタとメモリ周辺回路が構造において共通性が高くロジック混載に適した不揮発性半導体メモリ装置を提供することが可能となった。
本発明に係る不揮発性半導体メモリ装置の製造方法によれば、不揮発性メモリ装置の製造工程においてメモリトランジスタの製造工程と周辺回路の製造工程との共通性を高め、製造において必要なフォトマスク枚数を減らし、製造工程数を減らし、歩留まりを向上させ、その結果、製造コストが低減された。
【図面の簡単な説明】
【図１】図１は、第１の実施形態における混載型の不揮発性メモリ装置のブロック図である。
【図２】（Ａ）は、ロジックトランジスタ、高耐圧トランジスタ、メモリトランジスタが同一基板に形成された、第１実施形態における不揮発性メモリ装置の断面図である。（Ｂ）は、高耐圧トランジスタの一部を拡大した断面図である。（Ｃ）は、メモリトランジスタの一部を拡大した断面図である。
【図３】（Ａ）および（Ｂ）は、第１実施形態における不揮発性メモリ装置の製造において、メモリ用のウェル形成時の保護膜の一部除去工程までを示す断面図である。
【図４】（Ａ）および（Ｂ）は、図３（Ｂ）に続く工程の断面図であり、ロジックトランジスタ形成領域におけるＯＮＯ膜と保護膜の除去工程までを示す。
【図５】（Ａ）および（Ｂ）は、図４（Ｂ）に続く工程の断面図であり、ロジックトランジスタ形成領域における他の保護膜の除去工程までを示す。
【図６】（Ａ）および（Ｂ）は、図５（Ｂ）に続く工程の断面図であり、ゲート電極の形成工程までを示す。
【図７】（Ａ）および（Ｂ）は、図６（Ｂ）に続く工程の断面図であり、ソース・ドレイン領域の形成工程までを示す。
【図８】（Ａ）および（Ｂ）は、第１実施形態における不揮発性メモリ装置を従来の方法で製造したときの、メモリ用のウェル形成時の保護膜の一部除去工程までを示す断面図である。
【図９】（Ａ）および（Ｂ）は、図８（Ｂ）に続く工程の断面図であり、ロジックトランジスタおよび高耐圧トランジスタの形成領域におけるＯＮＯ膜と保護膜の除去工程までを示す。
【図１０】（Ａ）および（Ｂ）は、図９（Ｂ）に続く工程の断面図であり、ロジックトランジスタおよび高耐圧トランジスタの形成領域における他の保護膜の除去工程までを示す。
【図１１】（Ａ）および（Ｂ）は、図１０（Ｂ）に続く工程の断面図であり、ロジックトランジスタ用のゲート絶縁膜の形成工程までを示す。
【図１２】（Ａ）および（Ｂ）は、図１１（Ｂ）に続く工程の断面図であり、ＬＤＤ領域および高濃度チャネル領域の形成工程までを示す。
【図１３】（Ａ）および（Ｂ）は、図１２（Ｂ）に続く工程の断面図であり、高融点金属シリサイド層の形成工程までを示す。
【図１４】（Ａ）および（Ｂ）は、第２実施形態における不揮発性半導体メモリ装置の製造において、保護膜の一部除去工程までを示す断面図である。
【図１５】（Ａ）および（Ｂ）は、図１４（Ｂ）に続く工程の断面図であり、ロジックトランジスタ形成領域におけるＯＮＯ膜と保護膜の除去工程までを示す。
【符号の説明】
１…不揮発性メモリ装置、２…メモリブロック、３…論理回路ブロック、４…メモリセルアレイ、５…カラム動作回路、６…ロウデコーダ、７…コントロール回路、８…昇圧回路、１０…半導体基板、１０ａ…ロジックトランジスタ形成領域、１０ｂ…高耐圧トランジスタ形成領域、１０ｃ…メモリトランジスタ形成領域、１１…素子分離絶縁層、１２…保護膜、１３…メモリ用Ｐウェル、１４…ゲート絶縁膜、１４ｂ…主電荷蓄積層、１４ａ…第１の電位障壁層、１４ｃ…第２の電位障壁層、１４ｍ…電荷蓄積膜、１５…保護膜、１６…ロジック用Ｐウェル、１７…ロジック用Ｎウェル、１８…高耐圧用Ｐウェル、１９…高耐圧用Ｎウェル、２０…ロジック用ゲート絶縁膜、２１〜２４…ゲート電極、２５…メモリゲート電極、２６〜３０…ソース・ドレイン領域、２６ａ〜２９ｂ…ＬＤＤ領域、３１…高濃度チャネル領域、３２…サイドウォール絶縁層、３３…高融点金属シリサイド層、４０，４１…保護膜、４２…高耐圧ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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