(57)【要約】【課題】アナログ回路、ロジック回路、メモリ回路等のように製造プロセスが異なる複数の回路ブロックを含む半導体集積回路において、製造プロセスを複雑にすることなく、１つのチップに多くの回路を集積する。【解決手段】この半導体集積回路は、半導体基板１と、半導体基板の第１の面に第１の製造プロセスを用いて形成された不純物拡散層、絶縁膜、導電膜を含む第１の回路ブロック１０と、半導体基板の第２の面に第１の製造プロセスとは異なる第２の製造プロセスを用いて形成された不純物拡散層、絶縁膜、導電膜を含む第２の回路ブロック２０とを具備する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１の面に第１の製造プロセスを用いて形成された不純物拡散層、絶縁膜、導電膜を含む第１の回路ブロックと、
前記半導体基板の第２の面に前記第１の製造プロセスとは異なる第２の製造プロセスを用いて形成された不純物拡散層、絶縁膜、導電膜を含む第２の回路ブロックと、
を具備する半導体集積回路。
【請求項２】
前記第１の回路ブロックと前記第２の回路ブロックとの内の面積が小さい方が形成された面に形成された複数の入出力パッドと、
前記半導体基板に形成された開口を介して、前記第１の回路ブロックと前記第２の回路ブロックとの間を電気的に接続するために形成された配線と、
をさらに具備する請求項１記載の半導体集積回路。
【請求項３】
前記半導体基板が実装されたパッケージと、
前記パッケージに固定され、前記第１及び第２の回路ブロックに電気的に接続された複数のピンと、
をさらに具備する請求項１又は２記載の半導体集積回路。
【請求項４】
前記第１の回路ブロックが、アナログ回路、ロジック回路、メモリ回路の内の１つであり、前記第２の回路ブロックが、アナログ回路、ロジック回路、メモリ回路の内の他の１つである、請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項５】
半導体基板の第１の面に、第１の製造プロセスを用いて、不純物拡散層、絶縁膜、導電膜を含む第１の回路ブロックを形成するステップ（ａ）と、
半導体基板の第２の面に、前記第１の製造プロセスとは異なる第２の製造プロセスを用いて、不純物拡散層、絶縁膜、導電膜を含む第２の回路ブロックを形成するステップ（ｂ）と、
を具備する半導体集積回路の製造方法。
【請求項６】
ステップ（ａ）又は（ｂ）が、
前記第１の回路ブロックと前記第２の回路ブロックとの内の面積が小さい方が形成される面に複数の入出力パッドを形成するステップと、
前記半導体基板に形成された開口を介して、前記第１の回路ブロックと前記第２の回路ブロックとの間を電気的に接続するために配線を形成するステップと、を含む、請求項５記載の半導体集積回路の製造方法。
【請求項７】
前記半導体基板をパッケージに実装し、前記パッケージに固定された複数のピンを前記第１及び第２の回路ブロックに電気的に接続するステップをさらに具備する請求項５又は６記載の半導体集積回路の製造方法。
【請求項８】
前記第１の回路ブロックが、アナログ回路、ロジック回路、メモリ回路の内の１つであり、前記第２の回路ブロックが、アナログ回路、ロジック回路、メモリ回路の内の他の１つである、請求項５〜７のいずれか１項記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に半導体集積回路に関し、特に、アナログ回路、ロジック回路、メモリ回路等のように製造プロセスが異なる複数の回路ブロックを含む半導体集積回路に関する。さらに、本発明は、そのような半導体集積回路の製造方法に関する。
【０００２】
【従来の技術】
従来、製造プロセスが異なる複数の回路ブロックを含む半導体集積回路を製造する場合には、それぞれの製造プロセスを簡素化するために、複数の回路ブロックを別々の半導体基板（以下、「チップ」ともいう）に形成し、これらのチップを１つのパッケージ内に実装することが行われていた。
【０００３】
また、大規模な半導体集積回路を製造する場合には、製造プロセスにおける露光の精度等の理由によりチップの大きさが制約されるので、１つのチップでシステム全体を構成することができず、複数のチップを用いてシステムを構築し、これらのチップを１つのパッケージ内に実装することが行われていた。
【０００４】
このように、複数のチップを１つのパッケージ内に実装することにより半導体集積回路を製造するためには、これらのチップ間をワイヤーボンディングによって配線するか、又は、リードフレーム等のパッケージ内基板を介して配線することにより、見掛け上の１チップ化を実現する手法が用いられていた。
【０００５】
しかしながら、このような従来の手法によれば、システムの種類によってチップ間の配線を変更しなければならないので、製造工程が煩雑になってしまう。また、システムの規模が拡大するのに伴ってチップ間の配線数が多くなると見込まれるので、チップ間の配線に用いるパッドのために大きな面積が必要となる。
【０００６】
ところで、下記の特許文献１には、ウエハの表面及び裏面の各チップに、Ｎチャネルトランジスタ及びＰチャネルトランジスタとからなるＣＭＯＳトランジスタを形成することが開示されている。しかしながら、特許文献１の図２に示されているように、ウエハの表面と裏面の構造は全く同じであり、アナログ回路、ロジック回路、メモリ回路等のように製造プロセスが異なる複数の回路ブロックを集積することはできない。
【０００７】
【特許文献１】
実開平４−８８０５８号公報（第１頁、図２）
【０００８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、アナログ回路、ロジック回路、メモリ回路等のように製造プロセスが異なる複数の回路ブロックを含む半導体集積回路において、製造プロセスを複雑にすることなく、１つのチップに多くの回路を集積することを目的とする。
【０００９】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係る半導体集積回路は、半導体基板と、半導体基板の第１の面に第１の製造プロセスを用いて形成された不純物拡散層、絶縁膜、導電膜を含む第１の回路ブロックと、半導体基板の第２の面に第１の製造プロセスとは異なる第２の製造プロセスを用いて形成された不純物拡散層、絶縁膜、導電膜を含む第２の回路ブロックとを具備する。
【００１０】
この半導体集積回路は、半導体基板に形成された開口を介して、第１の回路ブロックと第２の回路ブロックとの内の面積が小さい方が形成された面に形成された複数の入出力パッドと、第１の回路ブロックと第２の回路ブロックとの間を電気的に接続するために形成された配線とをさらに具備するようにしても良い。また、この半導体集積回路は、半導体基板が実装されたパッケージと、パッケージに固定され、第１及び第２の回路ブロックに電気的に接続された複数のピンとをさらに具備するようにしても良い。以上において、第１の回路ブロックが、アナログ回路、ロジック回路、メモリ回路の内の１つであり、第２の回路ブロックが、アナログ回路、ロジック回路、メモリ回路の内の他の１つであるようにしても良い。
【００１１】
本発明に係る半導体集積回路の製造方法は、半導体基板の第１の面に、第１の製造プロセスを用いて、不純物拡散層、絶縁膜、導電膜を含む第１の回路ブロックを形成するステップ（ａ）と、半導体基板の第２の面に、第１の製造プロセスとは異なる第２の製造プロセスを用いて、不純物拡散層、絶縁膜、導電膜を含む第２の回路ブロックを形成するステップ（ｂ）とを具備する。
【００１２】
ステップ（ａ）又は（ｂ）は、半導体基板に形成された開口を介して、第１の回路ブロックと第２の回路ブロックとの内の面積が小さい方が形成される面に複数の入出力パッドを形成するステップと、第１の回路ブロックと第２の回路ブロックとの間を電気的に接続するために配線を形成するステップとを含むようにしても良い。また、この製造方法は、半導体基板をパッケージに実装し、パッケージに固定された複数のピンを第１及び第２の回路ブロックに電気的に接続するステップをさらに具備するようにしても良い。以上において、第１の回路ブロックが、アナログ回路、ロジック回路、メモリ回路の内の１つであり、第２の回路ブロックが、アナログ回路、ロジック回路、メモリ回路の内の他の１つであるようにしても良い。
【００１３】
本発明によれば、アナログ回路、ロジック回路、メモリ回路等のように製造プロセスが異なる複数の回路ブロックを含む半導体集積回路において、１つの半導体基板（チップ）の両面に、異なる製造プロセスを用いて異なる回路ブロックを形成するので、製造プロセスを複雑にすることなく、１つのチップに多くの回路を集積することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路において用いる半導体基板の平面図である。図１の（ａ）は、半導体基板の第１の面を示しており、図１の（ｂ）は、半導体基板の第２の面を示している。
【００１５】
図１に示すように、半導体基板１の第１の面には回路ブロック１０が形成されており、半導体基板１の第２の面には回路ブロック２０が形成されている。ここで、回路ブロック１０と回路ブロック２０とは、異なる製造プロセスを用いて形成される。例えば、回路ブロック１０は、アナログ回路、ロジック回路、メモリ回路の内の１つであり、回路ブロック２０は、アナログ回路、ロジック回路、メモリ回路の内の他の１つである。以下においては、回路ブロック１０が大規模なメモリ回路（ＤＲＡＭ）であり、回路ブロック２０がロジック回路であるとして説明する。
【００１６】
図１において透視的に示すように、半導体基板１には複数の開口２が形成されており、これらの開口を介して回路ブロック１０と回路ブロック２０とが電気的に接続される。また、半導体基板１の第１の面に形成されている回路ブロック１０の面積は、半導体基板１の第２の面に形成されている回路ブロック２０の面積よりも大きい。従って、半導体集積回路のピンに接続するために大きなサイズが必要になる複数の入出力パッド３を、半導体基板１の第２の面に配置すれば、半導体基板１の面積を全体として小さくすることができる。
【００１７】
図２は、本実施形態に係る半導体集積回路の部分的な断面図である。図２に示すように、半導体基板１の第１の面上には、シリコン酸化膜等のゲート絶縁膜１１を介して、ポリシリコン等の導電膜から成るゲート電極１２が形成されている。ゲート絶縁膜１１及びゲート電極１２の両側の半導体基板１内には、ソース及びドレインとなる不純物拡散層１３が形成されている。ゲート絶縁膜１１、ゲート電極１２、不純物拡散層１３は、ＤＲＡＭのメモリセルにおいてキャパシタ１０２にデータを記憶させるＭＯＳトランジスタ１０１を構成している。
【００１８】
さらに、半導体基板１の第１の面上に、層間絶縁膜１４と、アルミ等の導電膜から成る配線層１５及び１６とが形成されている。配線層１５は、層間絶縁膜１４に形成されたビアホールを介して、不純物拡散層１３に接続される。一部の領域において、配線層１５及び１６は、薄い絶縁膜である誘電膜１７を間に挟む下部電極１５ａ及び上部電極１６ａとして用いられる。下部電極１５ａ、誘電膜１７、上部電極１６ａは、ＤＲＡＭのメモリセルにおいてデータを記憶するキャパシタ１０２を構成している。さらに、半導体基板１の第１の面上に、層間絶縁膜１８と、アルミ等の導電膜から成る配線層１９とが形成されている。
【００１９】
一方、半導体基板１の第２の面上には、シリコン酸化膜等のゲート絶縁膜２１を介して、ポリシリコン等の導電膜から成るゲート電極２２が形成されている。ゲート絶縁膜２１及びゲート電極２２の両側の半導体基板１内には、ソース及びドレインとなる不純物拡散層２３が形成されている。ゲート絶縁膜２１、ゲート電極２２、不純物拡散層２３は、ロジック回路の入出力セルにおける出力用ＭＯＳトランジスタ２０１を構成している。
【００２０】
さらに、半導体基板１の第２の面上に、層間絶縁膜２４と、アルミ等の導電膜から成る配線層２５とが形成されている。配線層２５は、層間絶縁膜２４に形成されたビアホールを介して、不純物拡散層２３に接続される。さらに、半導体基板１の第２の面上に、層間絶縁膜２６と、アルミ等の導電膜から成る配線層２７とが形成されている。一部の領域において、配線層２７は、入出力パッド３として用いられる。入出力パッド３は、パッケージ４に固定されたピン５に、バンプ（電極接続用の導電性突起媒体）６を介して接続される。
【００２１】
半導体基板１の第１の面に形成されたメモリ回路と半導体基板１の第２の面に形成されたロジック回路とは、半導体基板１に形成された開口（スルーホール）２に充填された配線層１５及び２５の導電膜によって接続される。なお、各回路において配線層が足りない場合には、さらに多くの配線層を設けるようにしても良い。
【００２２】
半導体基板１の第１の面に形成されたメモリ回路は、ＤＲＡＭの多数のメモリセルを含むものであり、各メモリセルに含まれているＭＯＳトランジスタ１０１は、微細化されている。即ち、ＭＯＳトランジスタ１０１において、ゲート絶縁膜１１及びゲート電極１２は薄く小さく形成され、ソース／ドレイン１３は浅く小さく形成される。また、一部の領域において、配線層１５と配線層１６との間に誘電膜１７を設けることにより、キャパシタ１０２を形成している。一方、半導体基板１の第２の面に形成されたロジック回路の入出力セルにおいては、大出力のＭＯＳトランジスタ２０１が使用される。即ち、ＭＯＳトランジスタ２０１において、ゲート絶縁膜２１及びゲート電極２２は厚く大きく形成され、ソース／ドレイン１３は深く大きく形成される。このようなデバイスの構造上の相違から、半導体基板１の第１の面に形成されるメモリ回路と半導体基板１の第２の面に形成されるロジック回路とは、異なる製造プロセスを用いて形成される。
【００２３】
次に、本発明の一実施形態に係る半導体集積回路の製造方法について、図２〜図４を参照しながら説明する。図３及び図４は、本発明の一実施形態に係る半導体集積回路の製造方法を示すフローチャートである。
【００２４】
図３に示すように、まず、ステップＳ１において、半導体基板１の所定の位置に開口（スルーホール）を形成する。次に、ステップＳ２において、半導体基板１の第１の面上に、ゲート絶縁膜１１となる絶縁膜を形成する。さらに、ステップＳ３において、この絶縁膜上にポリシリコン等の導電膜を形成し、絶縁膜及び導電膜をエッチングすることにより、ゲート絶縁膜１１及びゲート電極１２を形成する。ステップＳ４において、一部の領域を残して半導体基板１をマスクしながら不純物を注入することにより、ゲート絶縁膜１１及びゲート電極１２の両側の半導体基板１内に、ソース及びドレインとなる不純物拡散層１３を形成する。このようにして形成されたゲート絶縁膜１１、ゲート電極１２、不純物拡散層１３によって、ＤＲＡＭのメモリセルにおけるＭＯＳトランジスタ１０１が構成される。
【００２５】
ステップＳ５において、半導体基板１の第１の面上に層間絶縁膜１４を形成し、ステップＳ６において、層間絶縁膜１４上に、下部電極１５ａを含む配線層１５をパターン形成する。ステップＳ７において、下部電極１５ａ上に誘電膜１７をパターン形成し、ステップＳ８において、誘電膜１７又は下部電極１５ａ上に、上部電極１６ａを含む配線層１６をパターン形成する。このようにして形成された下部電極１５ａ、誘電膜１７、上部電極１６ａによって、ＤＲＡＭのメモリセルにおけるキャパシタ１０２が構成される。さらに、ステップＳ９において、半導体基板１の第１の面上に層間絶縁膜１８を形成し、ステップＳ１０において、層間絶縁膜１８上に配線層１９をパターン形成する。以上のステップＳ２〜Ｓ１０においては、第１の半導体製造プロセスが用いられる。
【００２６】
一方、図４に示すように、ステップＳ１１において、半導体基板１の第２の面上に、ゲート絶縁膜２１となる絶縁膜を形成する。さらに、ステップＳ１２において、この絶縁膜上にポリシリコン等の導電膜を形成し、絶縁膜及び導電膜をエッチングすることにより、ゲート絶縁膜２１及びゲート電極２２を形成する。ステップＳ１３において、一部の領域を残して半導体基板１をマスクしながら不純物を注入することにより、ゲート絶縁膜２１及びゲート電極２２の両側の半導体基板１内に、ソース及びドレインとなる不純物拡散層２３を形成する。このようにして形成されたゲート絶縁膜２１、ゲート電極２２、不純物拡散層２３によって、ロジック回路の入出力セルにおけるＭＯＳトランジスタ２０１が構成される。
【００２７】
ステップＳ１４において、半導体基板１の第２の面上に層間絶縁膜２４を形成し、ステップＳ１５において、層間絶縁膜２４上に配線層２５をパターン形成する。さらに、ステップＳ１６において、半導体基板１の第２の面上に層間絶縁膜２６を形成し、ステップＳ１７において、層間絶縁膜２６上に、入出力パッド３を含む配線層１７をパターン形成する。以上のステップＳ１１〜Ｓ１７においては、第２の半導体製造プロセスが用いられる。その後、ステップＳ１８において、半導体基板１をパッケージ４に実装し、パッケージ４に固定されたピン５にバンプ６を用いて入出力パッド３を接続する。
【００２８】
このように、１つの半導体基板の両面に形成された回路をスルーホールを介して接続し、半導体基板の片面に形成された入出力パッドと半導体装置のピンとをバンプを用いて接続することにより、ワイヤーボンディングによって配線したり、リードフレーム等のパッケージ内基板を介して配線することが不要となる。
【図面の簡単な説明】
【図１】本発明の一実施形態において用いる半導体基板の平面図。
【図２】本発明の一実施形態に係る半導体集積回路の部分的な断面図。
【図３】本発明の一実施形態に係る製造方法を示すフローチャート前半。
【図４】本発明の一実施形態に係る製造方法を示すフローチャート後半。
【符号の説明】
１　半導体基板、　２　開口、　３　入出力パッド、　４　パッケージ、　５ピン、　６　バンプ、　１０、２０　回路ブロック、　１１、２１　ゲート絶縁膜、　１２、２２　ゲート電極、　１３、２３　不純物拡散層、　１４、１８、２４、２６　層間絶縁膜、　１５、１６、１９、２５、２７　配線層、　１７誘電膜、　１０１　メモリセルのＭＯＳトランジスタ、　１０２　メモリセルのキャパシタ、　２０１　入出力セルのＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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