(57)【要約】【課題】表示放電における発光輝度および発光効率を改善し、かつ表示負荷の増減にともなう発光輝度および発光効率の変動を小さくする。【解決手段】１回の表示放電を生じさせる１パルス分の駆動過程を、高レベル維持電圧を表示電極対に印加することによって表示放電を生じさせる第１段階と、印加電圧を高レベル維持電圧から低レベル維持電圧へ近づける第２段階と、表示電極対に低レベル維持電圧を印加する第３段階とで構成し、第１段階において高レベル維持電圧を印加するための電源によって電力蓄積素子に電力を蓄積させ、第２段階において電力蓄積素子および表示電極対に対する電源からの電力供給を遮断し、かつ電力蓄積素子から表示電極対へ電力を供給し、第３段階において電力蓄積素子から表示電極対への電力供給を遮断する。【選択図】　　　図１
2004144931.tif 000002
【特許請求の範囲】
【請求項１】
表示電極対に電圧パルス列を印加して表示すべき明るさに応じた回数の表示放電を生じさせるＡＣ型のプラズマディスプレイパネルの駆動方法であって、
１回の表示放電を生じさせる１パルス分の駆動過程が、低レベル維持電圧にそれと同極性のオフセット電圧が重畳した高レベル維持電圧を前記表示電極対に印加することによって表示放電を生じさせる第１段階と、前記表示電極対に対する印加電圧を前記高レベル維持電圧から前記低レベル維持電圧へ近づける第２段階と、前記表示電極対に前記低レベル維持電圧を印加する第３段階とを有しており、
前記第１段階において、前記高レベル維持電圧を印加するための電源によって電力蓄積素子に電力を蓄積させ、
前記第２段階において、前記電力蓄積素子および前記表示電極対に対する前記電源からの電力供給を遮断し、かつ前記電力蓄積素子から前記表示電極対へ電力を供給し、
前記第３段階において、前記電力蓄積素子から前記表示電極対への電力供給を遮断する
ことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記第２段階の終了時点で、前記表示電極対の電極間容量に残存している電力を、前記低レベル維持電圧を印加するための電源に強制的に放出する
請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記第１段階から第２段階へ移行する時期を、１画面の表示における点灯すべきセルの数に応じて変更する
請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
表示電極対に電圧パルス列を印加して表示すべき明るさに応じた回数の表示放電を生じさせるＡＣ型のプラズマディスプレイパネルの駆動装置であって、
コントローラと、
前記表示電極対に対応した一対のサステイン回路と、
第１および第２の電源とを備え、
前記一対のサステイン回路のそれぞれが、標準パルス発生回路と補助パルス発生回路とを有しており、
前記標準パルス発生回路は、前記第１の電源を用いて表示電極対に低レベル維持電圧を断続的に印加するためのスイッチ回路であり、
前記補助パルス発生回路は、前記第２の電源を用いて前記低レベル維持電圧にそれと同極性のオフセット電圧が重畳した高レベル維持電圧を前記表示電極対に断続的に印加するためのスイッチ回路であり、
前記補助パルス発生回路は、前記第２の電源と前記標準パルス発生回路とを結ぶ通電路を開閉する第１のスイッチと、前記通電路における前記第１のスイッチと前記標準パルス発生回路との間に挿入された第２のスイッチと、前記第１および第２のスイッチの接続点と接地端子との間に挿入された２端子の電力蓄積素子とを有し、
１回の表示放電を生じさせる１パルス分の駆動過程が、前記高レベル維持電圧を前記表示電極対に印加することによって表示放電を生じさせる第１段階と、前記表示電極対に対する印加電圧を前記高レベル維持電圧から前記低レベル維持電圧へ近づける第２段階と、前記表示電極対に前記低レベル維持電圧を印加する第３段階とを有しており、
前記コントローラは、前記第１段階において片方のサステイン回路の前記第１および第２のスイッチを閉じ、このとき開いている他方のサステイン回路の前記第１および第２のスイッチを開いたままにしておき、前記第２段階において前記第１段階に閉じた前記第１のスイッチを開き、前記第３段階において前記第１段階に閉じた前記第２のスイッチを開く
ことを特徴とするプラズマディスプレイパネルの駆動装置。
【請求項５】
前記一対のサステイン回路のそれぞれは、前記表示電極対の片方の表示電極と前記第１の電源とを結ぶ通電路を開閉する第３のスイッチを有し、
前記コントローラは、前記第２段階の終了時点において、前記第３段階で開くべき当該第２のスイッチを有した片方のサステイン回路の前記第３のスイッチを閉じる
請求項４記載のプラズマディスプレイパネルの駆動装置。
【請求項６】
前記電力蓄積素子はコンデンサであり、その容量値はプラズマディスプレイパネルの画面全体の表示電極間の容量値の１／２から２倍の範囲内の値である
請求項４記載のプラズマディスプレイパネルの駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネル（Ｐｌａｓｍａ　Ｄｉｓｐｌａｙ　Ｐａｎｅｌ：ＰＤＰ）の駆動方法および駆動装置に関する。
【０００２】
ＰＤＰを用いた表示装置において、より少ない電力でより明るい表示を実現すること、すなわち発光効率の改善が望まれている。工業的には、蛍光体の材質や放電ガスの組成を含めたパネル構造を変更するよりも、駆動パルス波形の工夫によって発光効率を高めるのが好ましい。
【０００３】
【従来の技術】
カラー表示に発光色の異なる３種の蛍光体をもつＡＣ型のＰＤＰが用いられている。ＡＣ型では、セルの発光量を決める表示放電において陽極および陰極の対を構成する表示電極が誘電体で被覆されており、誘電体の帯電により生じる壁電圧を利用する駆動制御が行われる。
【０００４】
ＡＣ型のＰＤＰの駆動装置は、画面内のセルのそれぞれの壁電荷量を表示データに対応させるアドレッシングを行い、その後に全セルに対して一斉に交番極性のサステインパルス列を印加する。１つのサステインパルスの印加に呼応して、所定量の壁電荷が存在するセルにおいて表示放電が起こる。そのとき、放電ガスが放つ紫外線によってセル内の蛍光体が励起されて発光する。表示放電による発光を“点灯”という。放電が生じると、誘電体の壁電荷がいったん消失し、直ちに壁電荷の再形成が始まる。再形成される壁電荷の極性は以前と反対である。壁電荷の再形成にともなって表示電極間の電圧が降下して表示放電は終息する。放電が終息した後もパルスの後縁までは電圧の印加が続くので、静電吸引による壁電荷の再形成が進んで壁電圧が増大する。再び適度の壁電圧が生じたセルに以前と反対極性のサステインパルスを印加すると、再び表示放電が生じる。このようにサステインパルスの印加を繰り返すことによって、表示すべき明るさに応じた回数の表示放電を生じさせることができる。サステインパルスの印加周期は数マイクロ秒程度であり、視覚的には発光は連続する。また、サステインパルスの振幅、すなわち壁電圧に重畳する印加電圧は、放電開始電圧Ｖｆより低く、かつ点灯を維持するのに必要な最低の印加電圧Ｖｓｍよりも高い。サステインパルスの振幅をＶｆ以上とすると、アドレッシングで非点灯としたセルでも放電が起こってしまう。サステインパルスの振幅をＶｓｍ未満とすると、壁電荷の再形成が不十分になり、点灯状態のセルが消灯状態になってしまう。
【０００５】
一般的なサステインパルスの波形は単純矩形であり、その印加には半導体スイッチング素子を組み合わせたプッシュプル構成のパルス回路が用いられている。表示電極とバイアス電位の電源端子との間、および表示電極と接地端子（ＧＮＤ）との間にスイッチング素子が配置され、これらスイッチング素子のオンオフ制御によって表示電極の電位がバイアス電位または接地電位とされる。一対の表示電極の一方をバイアス電源端子と接続し、それと並行して他方を接地端子と接続することにより、当該表示電極対の電極間に維持電圧（Ｖｓ）が加わる。このようなプッシュプル構成のパルス回路の制御では、電位の切り換えに際して、一対のスイッチング素子の双方をオフ状態（“開”）とするデッドタイムが設けられる。これはスイッチング素子が破損するおそれのあるバイアス電源端子と接地端子との短絡を防ぐためである。デッドタイムでは表示電極が駆動回路と電気的に切り離される。したがって、表示電極の電位が遷移するサステインパルスの立上り（前縁）および立下り（後縁）の双方の直前において、表示電極に対して駆動回路の出力が高インピーダンスとなり、駆動回路と表示電極との間の電流の出入りが実質的に遮断される。
【０００６】
単純矩形のサステインパルスを印加する典型的な駆動方法では、輝度および発光効率の双方を向上させることができない。サステインパルスの振幅を許容範囲内で大きくすることで表示放電の強度を大きくし、それによって発光輝度を高めることができる。しかし、発光輝度を高めようとすると消費電力が増大してしまい、発光効率が低下してしまう。この問題の解決に関して、特開平１０−３３３６３５号公報には前縁の振幅が大きい階段波形のサステインパルスを印加することが記載されている。
【０００７】
【特許文献１】
特開平１０−３３３６３５号公報
【０００８】
【発明が解決しようとする課題】
階段波形のパルス印加は、単純パルス波形のパルス印加と同様に、スイッチング素子を用いて所定電位の電源と表示電極との導通を制御することによって実現できる。例えば、最初に表示電極を電位の高い電源と接続し、次に表示電極を電位の低い電源と接続する。そして、最後に表示電極を接地端子と接続することにより１つのパルスの印加が終わる。接続の切換えに際しては短絡を防止するためにデッドタイムを設ける。デッドタイムにおいて電源出力は高インピーダンスである。この場合に発光輝度および発光効率が向上する理由は次のとおりである。
【０００９】
比較的に高い電圧をセルに加えることによって、表示電極間の容量が十分に充電された後に比較的に強い放電が生じる。強い放電による点灯の輝度は高い。高い電圧から低い電圧への切換えの過渡期であるデッドタイムでは、電源ではなく表示電極間の容量の蓄積電荷が放電電流として流れる。容量の蓄積電荷が減少するにつれて表示電極間の電圧が降下する。このときの放電電流の経路はセルの内部であるので、電源からセルまでの長い経路を流れるときと比べて電力損失が少ない。表示電極間の容量を充電する電流は長い経路をたどるものの、充電電流は放電電流と比べて急激ではないので、容量を充電する時の電力損失は、充電量と同量の電力を放電電流として電源からセルへ供給する場合の損失と比べて少ない。デッドタイムの後の低い電圧を印加する期間では、高い電圧を印加する期間と比べて電源が供給する電力は少ない。発光輝度は放電初期の発光量に大きく依存するので、放電開始から暫くして印加電圧を下げても発光輝度は印加電圧を下げない場合とほとんど同様である。以上のとおり、階段波形を適用することによって発光輝度および発光効率を高めることができる。なお、壁電荷の再形成は主として表示放電が終息した後の印加電圧に依存する。したがって、放電開始時の印加電圧を高くして放電強度を大きくしても、放電開始後に印加電圧を降下させれば、壁電荷の再形成が過剰にはならない。低い印加電圧の適切な設定によって、表示放電の反復が可能な壁電圧を生じさせることができる。
【００１０】
しかし、電源と表示電極との導通制御のみによるパルス印加では、表示負荷の大小に係わらず輝度および発光効率を高めることができない、という問題が判明した。ここでいう表示負荷とは、１回のアドレッシングで設定される点灯すべきセルの数である。表示負荷が小さい場合は、表示放電で流れる電流量と比べて表示電極間の蓄積電荷量が多いことから、デッドタイムにおいて表示電極間の印加電圧が十分に降下しない。このため、デッドタイムの終了に呼応して低い電圧を印加するために電源の接続を再開したときに、デッドタイムで十分に電圧が降下した場合よりも大きな電流が電源から流れ出し、意図したとおりに発光効率が向上しない。表示負荷が大きい場合は、静電容量に充電された電荷が多数のセルの表示放電に費やされるので、デッドタイムにおいて印加電圧が急速に降下する。セル間には放電開始時期のばらつきがあるので、印加電圧が降下した時点で生じる表示放電は降下前に始まった表示放電より弱い。このことから、表示負荷が大きい場合は点灯すべきセルの総合の発光輝度が高くならない。また、表示負荷が大きい場合は、放電開始時期のばらつき幅が大きく、１つのパルスに対応する放電電流の流れる期間が長い。このことは、階段状のサステインパルスにおける振幅の切換え時点と放電開始時点とのズレの大きいセルが多いこと、すなわち振幅の切換えの効果が十分に現れないことを意味する。加えて、表示負荷が大きいほど、電源電圧の低下や電流供給の不足による放電遅れが増大し、放電電流のピークが遅れる。つまり、放電電流が最大になる時期は表示負荷に応じて変わるので、サステインパルスにおける振幅の切換えタイミングの最適化は極めて難しい。本発明は、表示放電における発光輝度および発光効率を改善し、かつ表示負荷の増減にともなう発光輝度および発光効率の変動を小さくすることを目的としている。
【００１１】
【課題を解決するための手段】
本発明においては、表示電極対に電圧パルス列を印加して表示すべき明るさに応じた回数の表示放電を生じさせる際に、１回の表示放電を生じさせる１パルス分の駆動過程を、低レベル維持電圧にそれと同極性のオフセット電圧が重畳した高レベル維持電圧を表示電極対に印加することによって表示放電を生じさせる第１段階と、表示電極対に対する印加電圧を高レベル維持電圧から低レベル維持電圧へ近づける第２段階と、第１の電源によって表示電極対に低レベル維持電圧を印加する第３段階とで構成する。そして、第１段階において上記高レベル維持電圧を印加するための第２の電源によって電力蓄積素子に電力を蓄積させ、第２段階において電力蓄積素子および表示電極対に対する第２の電源からの電力供給を遮断し、かつ電力蓄積素子から表示電極対へ電力を供給し、第３段階において電力蓄積素子から表示電極対への電力供給を遮断する。なお、電源とは、電流の供給および吸引をする能力をもつ電源回路の出力端子である。
【００１２】
低レベル維持電圧よりも高い高レベル維持電圧を印加することによって、低レベル維持電圧を印加する場合よりも強い表示放電が生じて発光輝度が高まる。印加電圧を高レベル維持電圧から低レベル維持電圧へ近づけることによって、高レベル維持電圧を引き続き印加する場合よりも消費電力が少なくなって発光効率が高まる。壁電荷の再形成は主として表示放電が終息した後の印加電圧に依存する。したがって、放電開始時の印加電圧を高くして放電強度を大きくしても、放電開始後に印加電圧を降下させることにより壁電荷の再形成状態を表示放電の反復が可能な適正状態にすることができる。そして、電力蓄積素子から表示電極対へ電力を供給することにより、電源からの電力供給を遮断した状態で多数のセルで表示放電が生じても表示電極間の印加電圧が緩やかに降下する。この場合の表示放電は印加電圧が急激に降下する場合の表示放電よりも強い。したがって、表示負荷が大きいときにも、表示負荷が小さいときと同様に、高レベル維持電圧の印加による輝度向上の効果が得られる。
【００１３】
また、本発明においては、第２段階の終了時点で、表示電極対の電極間容量に残存している電力を第１の電源に強制的に放出する。これによって、第２段階での表示電極間の電圧降下が不十分であっても、十分であった場合よりも大きな放電電流が第３段階で流れることはない。つまり、表示負荷が小さいときにも、表示負荷が大きいときと同様に、高レベル維持電圧からそれよりも低い低レベル維持電圧に切り換えることによる発光効率向上の効果が得られる。
【００１４】
電力蓄積素子としては、コンデンサ（キャパシタンス）またはコイル（インダクタンス）が好適である。コンデンサを用いる場合、その容量値Ｃｏとして次の式を満たす値が実用的である。
【００１５】
０．５Ｃｐ≦Ｃｏ≦２Ｃｐ　（Ｃｐは画面全体の表示電極間の容量値）
さらに、本発明においては、印加電圧を切り換えるタイミングを、表示負荷の大きさに応じて変更する。高レベル維持電圧から低レベル維持電圧への電圧変更の最適時期は一定ではなく表示負荷に依存する。したがって、表示負荷の変化に合わせて電圧変更時期を調整することにより、輝度および発光効率の変動をより小さくすることができる。
【００１６】
図１は本発明に係る表示放電のための駆動電圧波形および放電電流波形を示す図である。１回の表示放電に係るパルスの波形は、基本的にはパルス期間Ｔｓが振幅の大きい期間Ｔｏと振幅の小さい期間Ｔｐとに大別される２段階の階段状である。厳密には振幅の切り換りの過渡期があり、期間Ｔｏは高レベル維持電圧Ｖｓｏを印加する期間Ｔｏｐと印加電圧を降下させる期間Ｔｏｃとに分かれる。高レベル維持電圧Ｖｓｏは低レベル維持電圧Ｖｓにそれと同極性のオフセット電圧Ｖｏが重畳した電圧に相当する。期間Ｔｏｐにおいて、表示電極間の容量が充電されて電極間の印加電圧が上昇した後に表示放電が始まり、第２の電源から表示電極対へ放電電流が流れ始める。同時に電力蓄積素子にも電源から電流が流れ、ＶｓｏまたはＶｏである電源電圧に見合った電力が蓄積される（第１段階）。電源電圧をＶｓｏとする回路構成、および電源電圧をＶｏとする回路構成もある。期間Ｔｏｐは、放電が終息する以前に高レベル維持電圧Ｖｓｏの印加を終えるように設定される。期間Ｔｏｃにおいて、第２の電源からの電力供給が遮断される（第２段階）。このとき、表示電極間の容量に蓄積されていた電力と、電力蓄積素子に蓄積されていた電力とが放電電流として流れる。放電により表示電極間の印加電圧は図のようにＶｓｏからＶｓへと降下するものの、電力蓄積素子からの電力供給があるので降下は緩慢である。期間Ｔｐにおいて、低レベル維持電圧Ｖｓが第１の電源によって表示電極間に印加される（第３段階）。このとき、電力蓄積素子からの電力供給が遮断される。表示負荷が小さいときには期間Ｔｏｃでの印加電圧の降下が不十分になるので、その対策として期間Ｔｏの終了時点で表示電極間の印加電圧が強制的に低レベル維持電圧Ｖｓとされる。第２の電源と電力供給素子とが第２段階で遮断されているので、第１の電源と第２の電源との短絡は生じない。
【００１７】
【発明の実施の形態】
〔表示装置の概要〕
図２は本発明に係る表示装置の構成図である。表示装置１００は、カラー表示の可能な面放電型のＰＤＰ１と、セルの発光を制御するドライブユニット７０とから構成されており、壁掛け式テレビジョン受像機、コンピュータシステムのモニターなどとして利用される。ＰＤＰ１の画面には、表示放電を生じさせるための電極対を構成する表示電極Ｘと表示電極Ｙが互いに平行に配置され、これら表示電極Ｘ，Ｙと交差するようにアドレス電極Ａが配列されている。表示電極Ｘ，Ｙは画面の行方向（水平方向）に延び、アドレス電極は列方向（垂直方向）に延びている。ドライブユニット７０は、コントローラ７１、データ変換回路７２、電源回路７３、Ｘドライバ７５、Ｙドライバ７６、およびＡドライバ７７を有している。ドライブユニット７０にはＴＶチューナ、コンピュータなどの外部装置からＲ，Ｇ，Ｂの３色の輝度レベルを示すフレームデータＤｆが各種の同期信号とともに入力される。フレームデータＤｆはデータ変換回路７２の中のフレームメモリに一時的に記憶される。データ変換回路７２は、フレームデータＤｆを階調表示のためのサブフレームデータＤｓｆに変換してＡドライバ７７へ送る。サブフレームデータＤｓｆは１セル当たり１ビットの表示データの集合であって、その各ビットの値は該当する１つのサブフレームにおけるセルの発光の要否、厳密にはアドレス放電の要否を示す。Ａドライバ７７は、サブフレームデータＤｓｆに従って、アドレス放電を起こすべきセルを通るアドレス電極Ａにアドレスパルスを印加する。なお、電極へのパルスの印加とは、電極を一時的に所定電位にバイアスすることを意味する。コントローラ７１は、パルスの印加およびサブフレームデータＤｓｆの転送を制御する。Ｘドライバ７５は表示電極Ｘの電位を切り換え、Ｙドライバ７６は表示電極Ｙの電位を切り換える。電源回路７３は、各ドライバへＰＤＰ１の駆動に必要な電力を供給する。
【００１８】
図３はＸドライバおよびＹドライバの概略図である。Ｘドライバ７５は、表示電極Ｘに壁電荷の初期化のためのパルスを印加するリセット回路８１、アドレッシングにおいて表示電極Ｘの電位を制御するためのバイアス回路８２、および表示電極Ｘにサステインパルスを印加するサステイン回路８３からなる。Ｙドライバ７６は、表示電極Ｙに壁電荷の初期化のためのパルスを印加するリセット回路８５、アドレッシングにおいて表示電極Ｙにスキャンパルスを印加するスキャン回路８６、および表示電極Ｙにサステインパルスを印加するサステイン回路８７からなる。
【００１９】
図４はＹドライバがもつスキャン回路の構成図、図５はスキャン回路がもつスキャンドライバの構成図である。スキャン回路８６は、ｎ本の表示電極Ｙの電位を個別に２値制御するための複数個のスキャンドライバ８６１を有する。各スキャンドライバ８６１は集積回路装置であり、ｊ本の表示電極Ｙの制御を受け持つ。実用化されている典型的なスキャンドライバ８６１において、ｊは６０〜１２０程度である。図５のように、各スキャンドライバ８６１では、ｊ本の表示電極Ｙのそれぞれに一対ずつスイッチＱａ，Ｑｂが配置されており、ｊ個のスイッチＱａは電源端子ＳＤに共通接続され、ｊ個のスイッチＱｂは電源端子ＳＵに共通接続されている。スイッチＱａがオンすると、表示電極Ｙはその時点の電源端子ＳＤの電位にバイアスされ、スイッチＱｂがオンすると、表示電極Ｙはその時点の電源端子ＳＵの電位にバイアスされる。電源端子ＳＵ，ＳＤの電位はサステイン回路８７の動作に依存する。スイッチＱａ，Ｑｂに図２で示したコントローラ７１からデータコントローラ内のシフトレジスタを介してスキャン制御信号ＳＣが与えられ、クロックに同期したシフト動作によって所定順序のライン選択が実現される。スキャンドライバ８６１には、サステインパルスを印加するときの電流路となるダイオードＤａ，Ｄｂも集積化されている。
【００２０】
図６はＰＤＰのセル構造の一例を示す図である。図６ではＰＤＰ１における１行のうちの３列に対応した部分を、内部構造がよくわかるように一対の基板構体１０，２０を分離させて描いてある。前面側の基板構体１０は、ガラス基板１１、表示電極Ｘ，Ｙ、誘電体層１７、および保護膜１８から構成される。表示電極Ｘ，Ｙは、面放電ギャップを形成する太い帯状の透明導電膜４１と電気抵抗を下げるバス導体としての細い帯状の金属膜４２とから構成されている。表示電極Ｘ，Ｙを被覆する誘電体層１７は低融点ガラスペーストの焼成により形成され、保護膜１８はマグネシアからなる。背面側の基板構体２０は、ガラス基板２１、アドレス電極Ａ、絶縁体層２４、隔壁２９、および蛍光体層２８Ｒ，２８Ｇ，２８Ｂから構成される。隔壁２９は、平面形状が真っ直ぐな帯状の構造体であり、アドレス電極配列の電極間隙ごとに１つずつ設けられている。隔壁２９によって放電ガス空間がマトリクス表示の列ごとに区画され、各列に対応した列空間３１が形成される。列空間３１は全ての行に跨がって連続している。蛍光体層２８Ｒ，２８Ｇ，２８Ｂは、絶縁体層２４における隔壁間の領域と隔壁側面とを覆うように配置され、放電ガスが放つ紫外線によって励起されて発光する。図中の斜体アルファベットＲ，Ｇ，Ｂは蛍光体の発光色を示す。
【００２１】
以上の表示装置１００におけるＰＤＰ１の駆動シーケンスの概略は次のとおりである。ＰＤＰ１による表示では、２値の点灯制御によってカラー再現を行うために、図７のように入力画像である時系列のフレームＦを所定数ｑのサブフレームＳＦに分割する。つまり、各フレームＦをｑ個のサブフレームＳＦの集合に置き換える。これらサブフレームＳＦに順に例えば２０　，２１　，２２　，…２ｑ−１の重みを付与して各サブフレームＳＦの表示放電の回数を決める。図７ではサブフレーム配列が重みの順であるが、他の順序であってもよい。このようなフレーム構成に合わせてフレーム転送周期であるフレーム期間Ｔｆをｑ個のサブフレーム期間Ｔｓｆに分割し、各サブフレームＳＦに１つのサブフレーム期間Ｔｓｆを割り当てる。さらに、サブフレーム期間Ｔｓｆを、壁電荷の初期化のためのリセット期間ＴＲ、アドレッシングのためのアドレス期間ＴＡ、および点灯維持のための表示期間ＴＳに分ける。リセット期間ＴＲおよびアドレス期間ＴＡの長さが重みに係わらず一定であるのに対し、表示期間ＴＳの長さは重みが大きいほど長い。したがって、サブフレーム期間Ｔｓｆの長さも、それに該当するサブフレームＳＦの重みが大きいほど長い。ｑ個のサブフレームＳＦにおいてリセット期間ＴＲ・アドレス期間ＴＡ・表示期間ＴＳの順序は共通である。サブフレームごとに壁電荷の初期化、アドレッシング、および点灯維持が行われる。
【００２２】
図８は駆動電圧波形の概略図である。図において表示電極Ｙの参照符号の添字（１，ｎ）は対応する行の配列順位を示す。なお、図示の波形は一例であり、振幅・極性・タイミングを種々変更することができる。
【００２３】
各サブフレームのリセット期間ＴＲにおいては、全てのセルの表示電極間に微小放電を生じさせる漸増電圧が加わるように、全ての表示電極Ｘに対して負極性および正極性のランプ波形パルスを順に印加し、全ての表示電極Ｙに対して正極性および負極性のランプ波形パルスを順に印加する。これらランプ波形パルスの振幅は微小放電が生じる変化率で漸増する。セルには、表示電極Ｘ，Ｙに印加されるパルスの振幅を加算した合成電圧が加わる。１回目の漸増電圧の印加で生じる微小放電は、前サブフレームにおける点灯／非点灯に係わらず全てのセルに同一極性の適当な壁電圧を生じさせる。２回目の漸増電圧の印加で生じる微小放電は、壁電圧を放電開始電圧と印加電圧の振幅との差に相当する値に調整する。
【００２４】
アドレス期間ＴＡにおいては、点灯すべきセルのみに点灯維持に必要な壁電荷を形成する。全ての表示電極Ｘおよび全ての表示電極Ｙを所定電位にバイアスした状態で、行選択期間（１行分のスキャン時間）ごとに選択行に対応した１つの表示電極ＹにスキャンパルスＰｙを印加する。この行選択と同時にアドレス放電を生じさせるべき選択セルに対応したアドレス電極ＡのみにアドレスパルスＰａを印加する。つまり、選択行のｍ列分のサブフレームデータＤｓｆに基づいてアドレス電極Ａの電位を２値制御する。選択セルでは表示電極Ｙとアドレス電極Ａとの間の放電が生じ、それがトリガとなって表示電極間の面放電が生じる。これら一連の放電がアドレス放電である。
【００２５】
表示期間ＴＳにおいては、階段波状のサステインパルスＰｓを表示電極Ｙと表示電極Ｘとに交互に印加する。これにより、表示電極間には極性が交互に入れ替わるサステインパルス列が加わる。サステインパルスＰｓの印加によって、所定の壁電荷が残存するセルで面放電が生じる。サステインパルスの印加回数は上述したとおりサブフレームの重みに対応する。なお、不要の放電を防止するためにアドレス電極Ａを表示期間ＴＳにわたってサステインパルスＰｓと同極性にバイアスしてもよい。
【００２６】
以上の駆動制御のうち、本発明に深く係わるのは表示期間ＴＳにおけるサステインパルスＰｓの印加である。以下では、表示電極Ｘ，Ｙに対するサステインパルスＰｓの印加手段であるサステイン回路８３，８７（図３参照）の構成および動作を説明する。サステイン回路８７の構成および動作はサステイン回路８３と同様であるので、以下に説明する図において同じ機能の構成要素に同じ参照符号を付してある。特に必要な場合を除いてサステイン回路８７の詳しい説明を省略する。なお、回路構成の複数の例を挙げる際にも、同じ機能の構成要素には全ての例に共通した参照を付し、重複説明をできるだけ少なくする。
〔サステインパルス生成の第１実施形態〕
第１実施形態は、表示電極対の片方の表示電極をバイアスすることによって、表示電極間にサステインパルスを印加する駆動形態である。
【００２７】
図９はサステイン回路構成の第１例を示す。サステイン回路８３，８７は、振幅Ｖｓの矩形波パルスを出力する機能をもつ標準パルス発生回路８３１、サステインパルスの振幅を一時的に高レベル維持電圧Ｖｓｏとする補助パルス発生回路８３２、および表示電極間の容量Ｃｐの充電に費やした電荷を再利用するための電力回収回路８３３から構成される。標準パルス発生回路８３１は、スイッチＳＷ４，ＳＷ５，ＳＷ６、および逆流防止用ダイオードからなる。スイッチＳＷ４，ＳＷ５は、表示電極Ｘ（またはＹ）を電位Ｖｓの電源７３５または基準電位の接地端子に接続するプッシュプル型スイッチング回路を構成する。電位Ｖｓとは基準電位に対する電位差がＶｓである電位を意味する。スイッチＳＷ６は、表示電極間の印加電圧を高レベル維持電圧Ｖｓｏから低レベル維持電圧Ｖｓへ強制的に降下させるための要素である。補助パルス発生回路８３２は、電力蓄積素子であるコンデンサＣｏ、および直列接続された２個のスイッチＳＷ１１，ＳＷ１２からなる。コンデンサＣｏは、スイッチＳＷ１１，ＳＷ１２の接続点と接地端子との間に挿入されている。スイッチＳＷ１１は、電位Ｖｓｏ（＝Ｖｓ＋Ｖｏ）の電源７３６と標準パルス発生回路８３１とを結ぶ通電路を開閉する。スイッチＳＷ１２は、コンデンサＣｏと標準パルス発生回路８３１とを結ぶ通電路を開閉する。電力回収回路８３３は、回収用のコンデンサを有しており、サステインパルスの前縁においてコンデンサから容量Ｃｐへ電荷を送り、後縁において容量Ｃｐからコンデンサへ電荷を取り込む。これら電荷の移動はコイルと容量Ｃｐとの共振現象により高速に進行する。なお、電力回収回路８３３の動作は本発明の効果に影響しないので、その詳しい説明を行わない。
【００２８】
図１０は第１例の回路構成のサステイン回路に対する駆動制御を示す波形図である。図１０において、スイッチＳＷ４，ＳＷ５，ＳＷ６，ＳＷ１１，ＳＷ１２に対する制御信号の“ＯＦＦ”は通電路の“開”に対応し、“ＯＮ”は通電路の“閉”に対応する。表示電極間の印加電圧（Ｖｘｙ）とは、表示電極Ｘの電位（Ｖｘ）と表示電極Ｙの電位（Ｖｙ）との差であり、Ｖｘｙ＝Ｖｘ−Ｖｙと定義される。図中の斜線は以下の説明において注目する部分を表す。
【００２９】
例えば表示電極ＸにサステインパルスＰｓを印加するときの制御は次のとおりである。期間Ｔｏｐにおいてコントローラ７１はＸドライバのサステイン回路８３におけるスイッチＳＷ４，ＳＷ１１，ＳＷ１２を閉じ、表示電極Ｘを電源７３５，７３６に接続する。このとき、Ｙドライバのサステイン回路８７におけるスイッチＳＷ５が閉じており、表示電極Ｙは接地されている。期間Ｔｏｐの開始直後の期間ＴｓｃにおいてコンデンサＣｏが充電されて端子間電圧が高レベル維持電圧Ｖｓｏになる。容量Ｃｐも充電され、表示電極間には高レベル維持電圧Ｖｓｏが加わる。この状態で表示放電が生じると、電源７３５，７３６から表示電極Ｘへ放電電流が流れる。続く期間Ｔｏｃにおいて、コントローラ７１はＸドライバのスイッチＳＷ１１を開く。電源７３６による電流供給が遮断され、コンデンサＣｏから表示電極Ｘへ電流が流れる。コンデンサＣｏに蓄積されていた電力と容量Ｃｐに蓄積されていた電力とが表示放電の放電電流となる。放電によって表示電極間の印加電圧は高レベル維持電圧Ｖｓｏから降下して低レベル維持電圧Ｖｓへ近づく。表示負荷が大きいほど、より速くより低い電圧まで降下する。ただし、低レベル維持電圧Ｖｓまで降下した後は電源７３５から放電電流が供給されるので、表示電極間の印加電圧が低レベル維持電圧Ｖｓよりも低くなることはない。期間Ｔｏｃの終了時点、すなわち期間Ｔｐの開始時点でコントローラ７１はＸドライバのスイッチＳＷ６を閉じるとともにスイッチＳＷ１２を開く。スイッチＳＷ６が閉じることによって容量Ｃｐの余剰蓄積電力が電源７３５へ強制的に放出され、表示電極間の印加電圧が低レベル維持電圧Ｖｓになる。この時点では既にスイッチＳＷ１１が開いているので、スイッチＳＷ１２とスイッチＳＷ６の開閉を同時に行っても電源７３６と電源７３５との短絡は生じない。また、スイッチＳＷ１２とスイッチＳＷ６の双方が瞬間的に閉状態になったとしても、コンデンサＣｏに残った少しの電力が無駄になるだけで実用に問題はない。役目を終えたスイッチＳＷ６が開かれても、スイッチＳＷ４が閉じているので、表示電極間の印加電圧は低レベル維持電圧Ｖｓに保たれる。その後、コントローラ７１はスイッチＳＷ４を開き、さらにデッドタイムの経過を待ってスイッチＳＷ５を閉じる。スイッチＳＷ５が閉じることによって表示電極Ｘのバイアス、すなわち表示電極Ｘに対する１つのサステインパルスＰｓの印加が終了する。以上の制御において、表示電極Ｘと表示電極Ｙとを入れ換えれば、表示電極間に正極性のサステインパルスＰｓが加わる。
【００３０】
このようにサステインパルスＰｓの印加に際してコンデンサＣｏを活用することにより、表示負荷が大きい場合に期間Ｔｏｃで印加電圧が急激に降下するのを防ぐことができる。コンデンサＣｏの容量値が過大であると、表示負荷が小さいときに無駄になる蓄積電荷が多くなる。実用におけるコンデンサＣｏの容量値の適正範囲は、容量Ｃｐの１／２から２倍の範囲である。例えば、画面サイズが４２インチのＰＤＰサイズでは、容量Ｃｐの値が１００ｎＦ程度であるので、５０ｎＦ〜２００ｎＦの容量値をもつコンデンサＣｏを用いればよい。
【００３１】
図１１はサステイン回路構成の第２例を示す。第２例のサステイン回路８３ｂ，８７ｂも上述した図９の第１例と同様に、標準パルス発生回路８３１、補助パルス発生回路８３２、および電力回収回路８３３から構成される。第２例と第１例との構成の差異は、標準パルス発生回路８３１と補助パルス発生回路８３２との接続位置である。第１例では補助パルス発生回路８３２のスイッチＳＷ１２が標準パルス発生回路８３１のスイッチＳＷ４の電流出力側に接続されている。これに対して、第２例ではスイッチＳＷ１２がスイッチＳＷ４の電流入力側、すなわち電源７３５とスイッチＳＷ４の間に接続されている。したがって、電源７３６から表示電極Ｘ（またはＹ）へ流れる電流はスイッチＳＷ４を経由する。
【００３２】
この第２例のサステイン回路８３ｂ，８７ｂに対する駆動については、図１０の例と同様の制御を適用することができる。ただし、第１例ではスイッチＳＷ４とスイッチＳＷ１２とを同時に閉じる必要があったのに対して、第２例ではサステインパルスの立上がりはスイッチＳＷ４が閉じることで決まるので、スイッチＳＷ１１，ＳＷ１２を閉じる時期を、スイッチＳＷ４を閉じる時期より少し早い時期とすればよい。つまり、第２例は第１例と比べて補助パルス発生回路８３２の制御タイミングの許容範囲が広い。反面、第２例では補助パルス発生回路８３２と表示電極との通電路にスイッチＳＷ４が介在するので、スイッチＳＷ４の内部抵抗の影響を第１例よりも多く受ける。
〔サステインパルス生成の第２実施形態〕
第２実施形態は、表示電極対の双方の表示電極を互いの電位差が大きくなるようにバイアスすることによって、表示電極間に階段状のサステインパルスを印加する駆動形態である。なお、第２実施形態の図示において、第１実施形態と同一の構成要素には第１実施形態と同一の符合を付し、それらの説明を省略するかまたは簡略にする。以下で説明する全て図についても同様である。
【００３３】
図１２はサステイン回路構成の第３例を示す。第３例のサステイン回路８３ｃ，８７ｃは、標準パルス発生回路８３１ｃ、補助パルス発生回路８３２、および電力回収回路８３３から構成される。標準パルス発生回路８３１は、スイッチＳＷ４，ＳＷ５，ＳＷ６、および逆流防止用ダイオードからなる。スイッチＳＷ４，ＳＷ５は、表示電極Ｘ（またはＹ）を電位Ｖｓの電源７３５または基準電位の接地端子に接続するプッシュプル型スイッチング回路を構成する。スイッチＳＷ６は、表示電極間の印加電圧を強制的に低レベル維持電圧Ｖｓへ移行させるために、表示電極Ｘ（またはＹ）を接地する役わりをもつ。本例において補助パルス発生回路８３２のスイッチＳＷ１１に接続される電源７３７の電位は−Ｖｏである。第３例には第１例および第２例と比べて電源回路７３の最大出力電圧が低いという利点がある。
【００３４】
図１３は第３例の回路構成のサステイン回路に対する駆動制御を示す波形図である。ここでは代表として表示電極間に負極性のサステインパルスＰｓ’を印加する場合の制御を説明する。サステイン回路８３ｃ、８７ｃは、表示電極Ｙに振幅Ｖｓの標準パルスＰｓ１を印加し、同時に表示電極Ｘに振幅−Ｖｏの補助パルスＰｓ２を印加する。補助パルスＰｓ２の印加は標準パルスＰｓ１の印加より若干早くてもよい。コントローラ７１は、ＸドライバのスイッチＳＷ１１，ＳＷ１２を閉じ、それと同時かまたは若干遅れた時点でＹドライバのスイッチＳＷ４を閉じる。ＸドライバのコンデンサＣｏは電源７３７によって充電され、その端子間電圧はオフセット電圧Ｖｏとなる。表示電極間の印加電圧は負の高レベル維持電圧−Ｖｓｏとなる。期間Ｔｏｐでは電源７３５からＹドライバ、表示電極Ｙ、表示電極Ｘ、Ｘドライバの補助パルス発生回路８３２を経由して電源７３７へ放電電流が流れる。期間Ｔｏｃにおいてコントローラ７１はＸドライバのスイッチＳＷ１１を開き、電源７３７と表示電極Ｘとを切り離す。ＸドライバのコンデンサＣｏの蓄積電荷が表示放電に費やされ、表示電極間の印加電圧が負の高レベル維持電圧−Ｖｓｏから負の低レベル維持電圧−Ｖｓに近づく。期間Ｔｏｃの終了時点において、コントローラ７１はＹドライバのスイッチＳＷ６を閉じる。これにより表示電極間の印加電圧は強制的に負の低レベル維持電圧−Ｖｓとされる。その後、コントローラ７１はＹドライバのスイッチＳＷ４を開き、さらにデッドタイムの経過を待ってスイッチＳＷ５を閉じる。スイッチＳＷ５が閉じることによって１つのサステインパルスＰｓ’の印加が終了する。
〔サステインパルス生成の第３実施形態〕
第３実施形態は、振幅Ｖｓの標準パルスの印加を、表示電極対の双方の表示電極に振幅Ｖｓ／２のパルスを印加することによって実現する駆動形態である。
【００３５】
図１４はサステイン回路構成の第４例を示す。サステイン回路８３ｄは、矩形波パルスを出力する機能をもつフローティング形式の標準パルス発生回路８４１、サステインパルスの振幅を一時的に高レベル維持電圧Ｖｓｏとする補助パルス発生回路８３２、および表示電極間の容量Ｃｐの充電に費やした電荷を再利用するための電力回収回路８４３から構成される。標準パルス発生回路８４１は、スイッチＳＷ２１、ＳＷ２２，ＳＷ２３，ＳＷ２４，ＳＷ２５、出力端子電位をシフトさせるためのコンデンサＣｓ、および逆流防止用ダイオードＤ２１，Ｄ２３，Ｄ２４，Ｄ２５からなる。スイッチＳＷ２４，ＳＷ２５は、表示電極ＸをコンデンサＣｓの一端または他端に接続するプッシュプル型スイッチング回路を構成する。標準パルス発生回路８４１では、電位Ｖｓ／２の電源７３８によってコンデンサＣｓを充電し、コンデンサＣｓの一方の端子Ｈまたは他方の端子Ｌを接地することによって、出力パルスの振幅について＋Ｖｓ／２および−Ｖｓ／２の切り換えが行われる。第４例には出力電圧が低レベル維持電圧Ｖｓの半分の電源７３８で表示電極間に低レベル維持電圧Ｖｓを印加することができる、すなわち電力部品の低耐圧化によって安価に回路を構成することができるという利点がある。
【００３６】
図１５は第４例の回路構成のサステイン回路に対する駆動制御を示す波形図である。例えば表示電極間に正極性のサステインパルスＰｓを印加するときには次の制御が行われる。コントローラ７１は、ＸドライバのスイッチＳＷ２１，ＳＷ２３を閉じてコンデンサＣｓを充電する。充電に要する時間が経過した時点で、コントローラ７１はスイッチＳＷ２３を開き、続いてＸドライバのスイッチＳＷ１１、ＳＷ１２を閉じる。コンデンサＣｓの端子Ｌの電位はＶｏになり、端子Ｈの電位はＶｏ＋Ｖｓ／２になる。このとき、スイッチＳＷ２５と並列のダイオードＤ２５を経由して電源７３７から表示電極Ｘへ電流が流れ、容量Ｃｐが充電される。コンデンサＣｏにも電位Ｖｏの電源７３９から電流が流れ、期間Ｔｓｃの終了時点でコンデンサＣｏの端子間電圧がオフセット電圧Ｖｏとなる。次に、コントローラ７１はＸドライバのスイッチＳＷ２４を閉じるとともに、ＹドライバのスイッチＳＷ２２、ＳＷ２５を閉じる。これにより、表示電極Ｘの電位はＶｏ＋Ｖｓ／２になり、表示電極Ｙの電位は−Ｖｓ／２になる。そして、表示電極間の印加電圧は高レベル維持電圧Ｖｓｏになる。このとき、ＹドライバのスイッチＳＷ１２は開いているので、ＹドライバのコンデンサＣｏは電源に対する負荷とはならず、電力消費に影響を与えない。期間Ｔｏｐの終了時点でコントローラ７１はＸドライバのスイッチＳＷ１１を開く。これにより、期間ＴｏｃにおいてコンデンサＣｏから表示電極Ｘへ放電電流が流れる。期間Ｔｏｃの終了時点でコントローラ７１はＸドライバのスイッチＳＷ２３を閉じる。コンデンサＣｓの端子Ｌが接地されるので、表示電極Ｘの電位は低レベル維持電圧Ｖｓとなる。その後、コントローラ７１はＸドライバのスイッチＳＷ２４を開き、デッドタイムの経過を待ってＸドライバのスイッチＳＷ２５を閉じるとともにＹドライバのスイッチＳＷ２２，ＳＷ２５を開く。これによって表示電極Ｘおよび表示電極Ｙの双方が接地され、１つのサステインパルスＰｓの印加が終了する。
【００３７】
第４例の回路構成の変形としてダイオードＤ２５を省略した場合は、スイッチＳＷ２４が閉じるのに呼応して表示電極Ｘ（またはＹ）の電位が高レベル維持電圧になる。ダイオードＤ２１を省略した場合は、スイッチＳＷ１２を閉じてスイッチＳＷ２２を閉じた時点で、スイッチＳＷ２４を経由して表示電極Ｘ（またはＹ）から電源７３８へ電流が戻り、表示電極間の印加電圧が低レベル維持電圧Ｖｓへ降下する。
【００３８】
以上の実施形態において、パルスベース電位を接地電位（０ボルト）に限定する必要はない。パルスベース電位を接地電位以外の正（＋）または負（−）の電位とするパルス発生回路も可能である。
〔表示装置の要部の構成〕
上述の第１〜第３の実施形態において、補助パルス発生回路８３２のスイッチＳＷ１１，ＳＷ１２としてスイッチング素子が好適である。図１６の例では、スイッチＳＷ１１はＰチャネル電界効果トランジスタＱ１とゲートドライバＤＲ１とからなり、スイッチＳＷ１２はＮチャネル電界効果トランジスタＱ２とゲートドライバＤＲ２とからなる。電界効果トランジスタＱ１，Ｑ２はＭＯＳ型でも接合型でもよい。電界効果トランジスタに限らず、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）といった他の電圧制御素子を使用してもよい。ただし、ＭＯＳ型電界効果トランジスタを用いる場合は、ソース・ドレイン間に素子の極性とは反対の極性の寄生ダイオードが存在するので、不測の要因で電極電位が電源電位より高くなったときに無駄な電流が流れるのを防止するため、サステイン回路内の適所に逆流防止用のダイオードを挿入するのが望ましい。
【００３９】
補助パルス発生回路８３２について次の変形例がある。図１７の補助パルス発生回路８３２ｂでは、電力蓄積素子としてコンデンサＣｏに代えてコイルＬｏが用いられている。この場合、スイッチＳＷ１１を閉じてコイルＬｏに電力を蓄積させる時間は、コンデンサＣｏに蓄積させる場合よりも短くてよい。コイルＬｏに電力を蓄積させた後にスイッチＳＷ１１を開くと、コイルＬｏからスイッチＳＷ１２を経由して表示電極に電流が流れる。図１８の補助パルス発生回路８３２ｃでは、コンデンサＣｏと接地端子との間にスイッチＳＷ１３が挿入され、スイッチ２が省略されている。この補助パルス発生回路８３２ｃは図１４のサステイン回路構成に適用される。スイッチＳＷ１１およびスイッチＳＷ１３が開くと、コンデンサＣｏがフローティング状態になり、コンデンサＣｏが標準パルス発生回路８４１から実質的に切り離される。補助パルス発生回路８３２ｃによれば、スイッチＳＷ１３を電界効果トランジスタで構成した場合における動作の基準電位が接地電位であるので、電界効果トランジスタを駆動するゲートドライバを低耐圧の安価な部品で構成することができる。
【００４０】
上述の第１〜第３の実施形態において、表示負荷の大小にかかわらず発光輝度および発光効率をより良好にするには、サステインパルスＰｓ，Ｐｓ’における振幅変更のタイミングを表示負荷の変化に合わせて逐次に調整するのが好ましい。以下ではサステインパルスＰｓのタイミング調整について説明する。
【００４１】
図１９はコントローラの構成図である。コントローラ７１は、予め定められた周期で表示負荷を測定する負荷測定回路７１０、複数種の制御信号波形を記憶する波形メモリ７１１、制御信号波形の読出しを制御するメモリコントローラ７１２、負荷測定回路７１０からの測定信号ＳＲに基づいて表示負荷の大小判別を行う判定回路７１３、および判定回路７１３の出力ＤＪに従って最良の制御信号波形を選択するタイミング調整回路７１４を有している。タイミング調整回路７１４によって選択された波形を適用したスイッチ制御信号がＸドライバ７５およびＹドライバ７６のそれぞれのサステイン回路に与えられる。負荷測定回路７１０はビットカウンタからなり、データ変換回路７２から出力されるサブフレームデータＤｓｆを取り込んで点灯セル数をカウントする。判定回路７１３は測定信号ＳＲが示す点灯セル数と予め設定された閾値とを比較することによって表示負荷の大小を判定する。
【００４２】
コントローラ７１は、図２０のようにｊ番目のサブフレームの表示期間ＴＳにおける駆動制御の準備として、同じｊ番目のサブフレームのアドレス期間ＴＡに点灯セル数をカウントしかつ表示負荷を判定して最良の信号波形を選択する。表示負荷率に応じて期間Ｔｏの後縁位置を微調整することで、所定の発光輝度および発光効率を維持することができる。タイミングの微調整の量は、輝度と発光効率の最大となる点を実験で求めて決めておけばよい。
【００４３】
表示負荷の測定に関して他の構成も考えられる。それは、データ変換回路７２がフレームメモリをもち、予め１フレームの画像について全てのサブフレームのデータ変換を行い、全てのサブフレームデータＤｓｆを一旦フレームメモリに記憶させておき、次のフレームにおいて、その１つ前のフレームのサブフレームデータＤｓｆをＡドライバ７７に転送する構成である。この構成の場合には、全てのサブフレームデータＤｓｆを記憶する際に、負荷カウントを行うようにすればよい。そうすることで、全サブフレームの負荷判定結果を予め得ておくことができるので、余裕をもってタイミング制御を設定することができる。
【００４４】
【発明の効果】
請求項１ないし請求項６の発明によれば、表示放電における発光輝度および発光効率を改善し、かつ表示負荷の増減にともなう発光輝度および発光効率の変動を小さくすることができる。
【００４５】
請求項２の発明によれば、表示負荷が小さいときの電力損失を少なくして発光効率の低下を防止することができる。
請求項３の発明によれば、表示負荷の増減にともなう発光輝度および発光効率の変動をより確実に小さくすることができる。
【００４６】
請求項５の発明によれば、表示負荷が小さいときの電力損失を少なくして発光効率の低下を防止することができる。
【図面の簡単な説明】
【図１】本発明に係る表示放電のための駆動電圧波形および放電電流波形の模式図である。
【図２】本発明に係る表示装置の構成図である。
【図３】表示電極を駆動するＸドライバおよびＹドライバの概略構成図である。
【図４】スキャン回路の構成図である。
【図５】スキャンドライバの構成図である。
【図６】ＰＤＰのセル構造の一例を示す図である。
【図７】フレーム分割の概念図である。
【図８】駆動電圧波形の概略図である。
【図９】サステイン回路構成の第１例を示す図である。
【図１０】第１例の回路構成のサステイン回路に対する駆動制御を示す波形図である。
【図１１】サステイン回路構成の第２例を示す図である。
【図１２】サステイン回路構成の第３例を示す図である。
【図１３】第３例の回路構成のサステイン回路に対する駆動制御を示す波形図である。
【図１４】サステイン回路構成の第４例を示す図である。
【図１５】第４例の回路構成のサステイン回路に対する駆動制御を示す波形図である。
【図１６】補助パルス発生回路のスイッチの具体例を示す図である。
【図１７】補助パルス発生回路のスイッチの第１変形例を示す図である。
【図１８】補助パルス発生回路のスイッチの第２変形例を示す図である。
【図１９】コントローラの構成図である。
【図２０】コントローラが行う制御動作のタイミングを示す図である。
【符号の説明】
１　ＰＤＰ（プラズマディスプレイパネル）
Ｘ，Ｙ　表示電極
Ｖｓ　低レベル維持電圧
Ｖｏ　オフセット電圧
Ｖｓｏ　高レベル維持電圧
Ｔｏｐ　期間（第１段階）
Ｔｏｃ　期間（第２段階）
Ｔｐ　期間（第３段階）
７３５，７３８　電源（第１の電源）
７３６，７３７，７３９　電源（第２の電源）
Ｃｏ　コンデンサ（電力蓄積素子）
Ｌｏ　コイル（電力蓄積素子）
Ｃｐ　容量（電極間容量）
７０　ドライブユニット（駆動装置）
７１　コントローラ
８３，８３ｂ，８３ｃ、８３ｄ　サステイン回路
８７，８７ｂ，８７ｃ　サステイン回路
８３１，８４１　標準パルス発生回路
８３２，８２３ｂ，８３２ｃ　補助パルス発生回路
ＳＷ１１　第１のスイッチ
ＳＷ１２　第２のスイッチ
ＳＷ６　第３のスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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