(57)【要約】【課題】銅を主成分とする主導体膜を含む埋込配線の信頼性を向上させる。【解決手段】半導体基板上の絶縁膜２５に配線溝を形成する。それから、配線溝の底面および側面上を含む絶縁膜２５上に導電性バリア膜２７を形成し、導電性バリア膜２７上にシード膜を形成する。そして、シード膜上に銅を主成分とする主導体膜２９をめっき法で形成する。その後、４００℃以上の温度で第１の熱処理を行い、主導体膜２９の結晶粒を成長させる。絶縁膜２５上の不要な導電性バリア膜２７、シード膜および主導体膜２９を除去し、配線溝内に導電性バリア膜２７、シード膜および主導体膜２９を残すことにより、配線４０を形成する。それから、１００〜２５０℃の範囲内の温度で第２の熱処理を行う。このように第１の熱処理よりも低い温度で第２の熱処理を行うことで、配線４０中の応力を緩和させる。そして、配線４０が埋込まれた絶縁膜２５上に絶縁膜４１を形成する。【選択図】　　図１２
2004063980.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に配線開口部を形成する工程、
（ｃ）前記配線開口部内を埋め込むように、銅を主成分とする第１導体膜を形成する工程、
（ｄ）前記（ｃ）工程後に、４００℃以上の温度で第１熱処理を行う工程、
（ｅ）前記（ｄ）工程後に、１００〜２５０℃の範囲内の温度で第２熱処理を行う工程。
【請求項２】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に配線開口部を形成する工程、
（ｃ）前記配線開口部内を埋め込むように、銅を主成分とする第１導体膜を形成する工程、
（ｄ）前記（ｃ）工程後に、第１の温度で第１熱処理を行う工程、
（ｅ）前記（ｄ）工程後に、前記第１導体膜の応力を緩和させるように前記第１の温度より低い第２の温度で第２熱処理を行う工程。
【請求項３】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に配線開口部を形成する工程、
（ｃ）前記配線開口部内を埋め込むように、銅を主成分とする第１導体膜を形成する工程、
（ｄ）前記（ｃ）工程後に、前記第１導体膜の結晶粒を成長させるように第１の温度で第１熱処理を行う工程、
（ｅ）前記（ｄ）工程後に、前記第１導体膜の応力を緩和させるように前記第１の温度より低い第２の温度で第２熱処理を行う工程。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置の製造方法において、
前記第１熱処理によって前記第１導体膜に引っ張り応力が発生することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第１熱処理によって発生した前記第１導体膜の引っ張り応力が、前記第２熱処理によって緩和されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項２〜５のいずれか一項に記載の半導体装置の製造方法において、
前記第１の温度は４００℃以上の温度であり、前記第２の温度は１００〜２５０℃の範囲内の温度であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項２〜６のいずれか一項に記載の半導体装置の製造方法において、
前記第１の温度は４００〜４５０℃の範囲内の温度であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体装置の製造方法において、
前記（ｄ）工程では、不活性雰囲気または還元性雰囲気中で前記第１熱処理が行われ、
前記（ｅ）工程では、不活性雰囲気または還元性雰囲気中で前記第２熱処理が行われることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体装置の製造方法において、
前記（ｃ）工程後で前記（ｄ）工程の前に、前記配線開口部内に埋め込まれた前記第１導体膜を残すように、それ以外の前記第１導体膜を除去する工程を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１〜８のいずれか一項に記載の半導体装置の製造方法において、
前記（ｄ）工程後で前記（ｅ）工程の前に、前記配線開口部内に埋め込まれた前記第１導体膜を残すように、それ以外の前記第１導体膜を除去する工程を有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１〜８のいずれか一項に記載の半導体装置の製造方法において、
前記（ｅ）工程後に、前記配線開口部内に埋め込まれた前記第１導体膜を残すように、それ以外の前記第１導体膜を除去する工程を有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９〜１１のいずれか一項に記載の半導体装置の製造方法において、
前記（ｅ）工程後に、前記配線開口部内に残された前記第１導体膜を覆うように、前記第１絶縁膜上に第２絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項９〜１１のいずれか一項に記載の半導体装置の製造方法において、
前記（ｅ）工程後に、前記配線開口部内に残された前記第１導体膜上に、銅の拡散を抑制または防止する機能を有する第３導体膜を選択的に形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１〜１３のいずれか一項に記載の半導体装置の製造方法において、
前記（ｂ）工程後で前記（ｃ）工程前に、前記配線開口部の底面および側壁を含む前記第１絶縁膜上に、銅の拡散を抑制または防止する機能を有する第２導体膜を形成する工程を有し、
前記（ｃ）工程では、前記第２導体膜上に、前記配線開口部内を埋め込むように、前記第１導体膜が形成されることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記第２導体膜はバイアススパッタリング法によって形成されることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４に記載の半導体装置の製造方法において、
前記第２導体膜は、バイアススパッタリング法によって形成された第１導電性バリア膜上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって形成された第２導電性バリア膜が積層された積層膜で構成されることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１〜１６のいずれか一項に記載の半導体装置の製造方法において、
前記（ｃ）工程後で前記（ｄ）工程前に、前記第１導体膜上に、タングステン、窒化タングステン、チタン、窒化チタン、タンタル、窒化タンタルまたはルテニウムからなる膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１〜１７のいずれか一項に記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１導体膜はめっき法によって形成されることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１〜１８のいずれか一項に記載の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ１）前記半導体基板上に銅を主成分とする主導体膜を含む第１配線を形成する工程と、
（ａ２）前記第１配線上に前記第１絶縁膜を形成する工程と、
を有し、
前記（ｂ）工程は、
（ｂ１）前記第１絶縁膜に前記第１配線の少なくとも一部を露出する前記配線開口部を形成する工程と、
（ｂ２）前記配線開口部から露出した前記第１配線表面に対して、水素を含む雰囲気で、酸素に対する還元処理を行う工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１〜９、１１〜１９のいずれか一項に記載の半導体装置の製造方法において、
前記（ｄ）工程および前記（ｅ）工程は、連続的に行われることを特徴とする半導体装置の製造方法。
【請求項２１】
半導体基板、
前記半導体基板上に形成された第１絶縁膜、
前記第１絶縁膜に形成された第１配線開口部、
前記第１配線開口部の底面および側面上に形成され銅の拡散を抑制または防止する機能を有する第１導体膜と、前記第１導体膜上に形成され銅を主成分として含む第２導体膜とを有し、前記第１配線開口部に埋め込まれた第１配線、
前記第１絶縁膜および前記第１配線上に形成され、銅の拡散を抑制または防止する機能を有する第２絶縁膜、
前記第２絶縁膜上に形成された第３絶縁膜、
前記第３絶縁膜に形成され、その底面から前記第１配線の上面の少なくとも一部を露出する第２配線開口部、
前記第２配線開口部の底面および側面上に形成され銅の拡散を抑制または防止する機能を有する第３導体膜と、前記第３導体膜上に形成され銅を主成分として含む第４導体膜とを有し、前記第２配線開口部に埋め込まれた第２配線、
を具備し、
前記第１導体膜と前記第２導体膜との間の密着力、前記第２導体膜と前記第２絶縁膜との間の密着力、および前記第２導体膜と前記第３導体膜との間の密着力のうち、前記第２導体膜と前記第３導体膜との間の密着力が最小ではないことを特徴とする半導体装置。
【請求項２２】
請求項２１に記載の半導体装置において、
前記第２導体膜と前記第３導体膜との間の密着力が、前記第２導体膜と前記第２絶縁膜との間の密着力よりも大きいことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術および半導体装置に関し、特に、銅を主成分とする主導体膜を含む埋込配線を有する半導体装置の製造技術および半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置の素子間は、例えば多層配線構造により結線され回路が構成される。微細化に伴い配線構造として埋込配線構造が開発されている。埋込配線構造は、例えば絶縁膜に形成された配線溝や孔などのような配線開口部内に、ダマシン（Ｄａｍａｓｃｅｎｅ）技術（シングルダマシン（Ｓｉｎｇｌｅ−Ｄａｍａｓｃｅｎｅ）技術およびデュアルダマシン（Ｄｕａｌ−Ｄａｍａｓｃｅｎｅ）技術）によって、配線材料を埋め込むことで形成される。
【０００３】
例えば、絶縁膜の溝内を埋め込むようにめっき法によって金属膜を堆積し、その金属膜をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法などにより研磨することによって、絶縁膜の溝内に埋込配線が形成される。めっき法によって金属膜を堆積した後には、アニール処理が行われる。特開２００１−１６０５９０号公報には、めっき法によって金属膜を堆積した直後に、８０〜２００℃の範囲内の温度でアニールする技術が記載されている。
【０００４】
【発明が解決しようとする課題】
本発明者の検討によれば、銅を主成分とする金属膜を形成した後、アニール処理を施すと、アニール時の急激な温度変化のために配線溝と配線の間の接着強度が減少する恐れがあることが分かった。これは、埋込配線の信頼性の低下を招き、半導体装置の製造歩留まりの低減や製造コストの増大を引き起こす。
【０００５】
本発明の目的は、銅を主成分とする主導体膜を含む配線の信頼性を向上させることができる半導体装置の製造方法および半導体装置を提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
本発明の半導体装置の製造方法は、埋込配線形成用の銅を主成分とする主導体膜を形成した後、４００℃以上の温度で第１熱処理を行い、１００℃〜２５０℃の範囲内の温度で第２熱処理を行うものである。
【０００９】
また、本発明の半導体装置の製造方法は、埋込配線形成用の銅を主成分とする主導体膜を形成した後、第１の温度で第１熱処理を行い、第１導体膜の応力を緩和させるように第１の温度より低い第２の温度で第２熱処理を行うものである。
【００１０】
また、本発明の半導体装置の製造方法は、埋込配線形成用の銅を主成分とする主導体膜を形成した後、第１導体膜の結晶粒を成長させるように第１の温度で第１熱処理を行い、第１導体膜の応力を緩和させるように第１の温度より低い第２の温度で第２熱処理を行うものである。
【００１１】
また、本発明の半導体装置は、下層配線の銅を主成分とする導体膜と下層配線の導電性バリア膜との間の密着力、下層配線の銅を主成分とする導体膜と下層配線上のバリア絶縁膜との間の密着力、および下層配線の銅を主成分とする導体膜と上層配線の導電性バリア膜との間の密着力のうち、下層配線の銅を主成分とする導体膜と上層配線の導電性バリア膜との間の密着力が最小ではないものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１３】
（実施の形態１）
まず、本発明者らによって検討された銅を主成分とする主導体膜を有する埋込配線（埋込銅配線）の劣化現象について説明する。図１は、従来技術によって形成された埋込銅配線の高温放置試験（例えば１５０℃で１００時間放置）後の抵抗上昇率を示すグラフである。図１のグラフの横軸が高温放置試験後の埋込銅配線の電気抵抗の上昇率（高温放置試験前の電気抵抗を基準とした電気抵抗の増加率）に対応し、図１のグラフの縦軸が累積分布または累積確率（Ｃｕｍｕｌａｔｉｖｅ　Ｐｒｏｂａｂｉｌｉｔｙ）に対応する。また、図２は、高温放置試験後に電気抵抗が上昇し、高抵抗となった埋込銅配線の断面をＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）観察した結果を模式的に示す断面図である。
【００１４】
図１から分かるように、高温放置することにより埋込銅配線の電気抵抗が上昇している。この際、図２に示されるように、配線（下層埋込銅配線）１の上面と、層間絶縁膜２に埋め込まれた上層配線（上層埋込銅配線）のビア部（ビア埋込部）３との間に、空隙またはボイド４が形成される。このため、下層配線と上層配線の間の接続面積が低減し、図１に示されるような電気抵抗の上昇が生じてしまう。また、ボイド４が形成により下層配線と上層配線との間で断線が生じる恐れもある。これは半導体装置の製造歩留まりを低減させ、製造コストを増大させる。
【００１５】
本発明者の検討によれば、埋込銅配線の主導体膜（銅膜）を形成するめっき工程の後に熱処理（アニール処理）を行うと、熱処理の降温時の弾性変形（熱収縮）によって引張り応力（収縮方向）が埋込銅配線中に残存または残留する。図３は、応力が残留したまま埋込銅配線を形成した状態を説明するための断面図である。図３では、層間絶縁膜５に配線（埋込銅配線）６が形成され、配線６は上層配線（上層埋込銅配線）のビア部（ビア埋込部）７と接続している。層間絶縁膜５に配線６を形成すると、図３に模式的に示されるように、完成後の配線６中には、矢印で模式的に示されるような引張り応力（収縮方向）が残留したままになる。このような応力が残留した状態の配線６が形成された半導体基板または半導体装置を、銅の拡散係数が比較的高くなりかつ銅配線中に引張り応力が発生するような温度領域に放置（高温放置試験）すると、配線６中の応力が緩和し、図２に示されるように配線１（６）と上層配線のビア部３（７）の底部の間にボイドが発生するなどして、ストレスマイグレーションによる図１に示されるような配線抵抗の上昇が生じる。
【００１６】
図４は、高温放置試験を行った温度と配線の抵抗上昇発生率の関係を示すグラフである。図４のグラフの横軸が、行われた高温放置試験の温度に対応し、図４のグラフの縦軸は、各温度で高温放置試験を行ったサンプルのうち、所定の上昇率以上に配線抵抗が上昇したサンプルの割合に対応する。高温放置試験の温度が１００℃〜２５０℃の場合に抵抗上昇が生じていることがわかる。
【００１７】
そこで、本発明者は、このような高温放置（試験）により銅配線の抵抗が上昇（増大）する現象を抑制することを検討した。
【００１８】
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図５は、本発明の一実施の形態である半導体装置、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、の製造工程中の要部断面図である。
【００１９】
図５に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１１の主面に素子分離領域１２が形成される。素子分離領域１２は酸化シリコンなどからなり、例えばＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法またはＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄｉｚａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ　）法などにより形成される。
【００２０】
次に、半導体基板１１のｎチャネル型ＭＩＳＦＥＴを形成する領域にｐ型ウエル１３を形成する。ｐ型ウエル１３は、例えばホウ素（Ｂ）などの不純物をイオン注入することなどによって形成される。
【００２１】
次に、ｐ型ウエル１３の表面にゲート絶縁膜１４が形成される。ゲート絶縁膜１４は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００２２】
次に、ｐ型ウエル１３のゲート絶縁膜１４上にゲート電極１５が形成される。例えば、半導体基板１１上に多結晶シリコン膜を形成し、その多結晶シリコン膜にリン（Ｐ）などをイオン注入して低抵抗のｎ型半導体膜とし、その多結晶シリコン膜をドライエッチングによってパターニングすることにより、多結晶シリコン膜からなるゲート電極１５を形成することができる。
【００２３】
次に、ｐ型ウエル１３のゲート電極１５の両側の領域にリンなどの不純物をイオン注入することにより、ｎ−型半導体領域１６が形成される。
【００２４】
次に、ゲート電極１５の側壁上に、例えば酸化シリコンなどからなる側壁スペーサまたはサイドウォール１７が形成される。サイドウォール１７は、例えば、半導体基板１１上に酸化シリコン膜を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成することができる。
【００２５】
サイドウォール１７の形成後、ｎ＋型半導体領域１８（ソース、ドレイン）が、例えば、ｐ型ウエル１３のゲート電極１５及びサイドウォール１７の両側の領域にリンなどの不純物をイオン注入することにより形成される。ｎ＋型半導体領域１８は、ｎ−型半導体領域１６よりも不純物濃度が高い。
【００２６】
次に、ゲート電極１５およびｎ＋型半導体領域１８の表面を露出させ、例えばコバルト（Ｃｏ）膜を堆積して熱処理することによって、ゲート電極１５とｎ＋型半導体領域１８との表面に、それぞれシリサイド膜１５ａおよびシリサイド膜１８ａを形成する。これにより、ｎ＋型半導体領域１８の拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。その後、未反応のコバルト膜は除去する。
【００２７】
このようにして、ｐ型ウエル１３にｎチャネル型のＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）１９が形成される。
【００２８】
次に、半導体基板１１上に窒化シリコンなどからなる絶縁膜２０と、酸化シリコンなどからなる絶縁膜２１を順次堆積する。それから、絶縁膜２１および絶縁膜２０を順次ドライエッチングすることにより、ｎ＋型半導体領域（ソース、ドレイン）１８の上部などにコンタクトホール２２を形成する。コンタクトホール２２の底部では、半導体基板１１の主面の一部、例えばｎ＋型半導体領域１８の一部、やゲート電極１５の一部などが露出される。
【００２９】
次に、コンタクトホール２２内に、タングステン（Ｗ）などからなるプラグ２３が形成される。プラグ２３は、例えば、コンタクトホール２２の内部を含む絶縁膜２１上にバリア膜として例えば窒化チタン膜２３ａを形成した後、タングステン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などによって窒化チタン膜２３ａ上にコンタクトホール２２を埋めるように形成し、絶縁膜２１上の不要なタングステン膜および窒化チタン膜２３ａをＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法またはエッチバック法などによって除去することにより形成することができる。
【００３０】
図６〜図９は、図５に続く半導体装置の製造工程中における要部断面図を示している。なお、理解を簡単にするために、図６〜図９では、図５の絶縁膜２１より下の構造に対応する部分は図示を省略している。
【００３１】
まず、図６に示されるように、プラグ２３が埋め込まれた絶縁膜２１上に絶縁膜（エッチングストッパ膜）２４を形成する。絶縁膜２４は、例えば窒化シリコン膜または炭化シリコン（ＳｉＣ）膜からなる。絶縁膜２４は、その上層の絶縁膜（層間絶縁膜）２５に配線形成用の溝や孔をエッチングにより形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避するために形成される。すなわち、絶縁膜２４は絶縁膜（層間絶縁膜）２５をエッチングする際にエッチングストッパとして機能する。それから、絶縁膜２４上に、下層からフッ素（Ｆ）が添加された酸化シリコン膜およびフッ素（Ｆ）の添加されていない酸化シリコン膜を順次堆積することによって絶縁膜（層間絶縁膜）２５を形成する。なお、絶縁膜２５は、フッ素の添加されていない酸化シリコン膜のみから形成してもよい。また、フッ素を添加することにより、絶縁膜２５の誘電率を下げることができるので、半導体装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。また、絶縁膜２５は、有機系の低誘電率材料で形成してもよい。
【００３２】
次に、図７に示されるように、フォトリソグラフィ法およびエッチング法を用いて、絶縁膜２５および絶縁膜２４をドライエッチングすることによって、配線開口部すなわち配線溝２６を形成する。このとき、配線溝２６の底部では、プラグ２３の上面が露出される。
【００３３】
次に、図８に示されるように、基板１１の主面上の全面に、例えばタンタル（Ｔａ）膜および窒化タンタル（ＴａＮ）膜の積層膜からなる、厚さ５０ｎｍ程度の比較的薄い導電性バリア膜２７を形成する。導電性バリア膜２７の成膜には、スパッタリング法、例えば、ＤＣマグネトロンスパッタリング装置を用いた長距離（ロングスロー）スパッタリングなどを用いることができる。導電性バリア膜２７は、例えば後述の主導体膜形成用の銅の拡散を抑制または防止する機能や主導体膜のリフロー時に銅の濡れ性を向上させる機能などを有している。このような導電性バリア膜２７の材料としては、タンタルや窒化タンタルに代えて、銅と殆ど反応しない窒化タングステン（ＷＮ）または窒化チタン（ＴｉＮ）などのような高融点金属窒化物を用いることもできる。また、導電性バリア膜２７の材料として、高融点金属窒化物にシリコン（Ｓｉ）を添加した材料や、銅と反応し難いタンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）合金などのような高融点金属を用いることもできる。また、導電性バリア膜２７としては、上記材料膜の単体膜だけでなく積層膜を用いることもできる。
【００３４】
次に、導電性バリア膜２７が堆積された半導体基板１１の全面に、銅（Ｃｕ）膜からなる比較的薄いシード膜２８を、例えばスパッタリング法によって形成する。ここで、シード膜２８は主導体膜２９と導電性バリア膜２７の密着性を向上させるために形成される。それから、図９に示されるように、シード膜２８が堆積された半導体基板１１の全面に、例えば厚さ８００〜１６００ｎｍ程度の相対的に厚い、銅を主成分とする主導体膜２９を、配線溝２６を埋めるように形成する。主導体膜２９は、例えば電解めっきまたは無電解めっきのようなめっき法を用いて形成することができる。また、主導体膜２９は、例えば銅または銅合金（Ｃｕを主成分とし、例えばＭｇ，Ａｇ，Ｐｄ，Ｔｉ，Ｔａ，Ａｌ，Ｎｂ，ＺｒまたはＺｎなどを含む）により形成することができる。
【００３５】
主導体膜２９の形成後、還元雰囲気（例えば水素雰囲気）、不活性ガス（例えばＨｅガスやＡｒガス）雰囲気、窒素ガス雰囲気あるいはそれらの混合ガス雰囲気のような非酸化性雰囲気で半導体基板１１（主導体膜２９）に対して第１の熱処理（第１のアニール処理）を行う。これにより、主導体膜２９の（銅の）結晶粒が成長する。第１の熱処理の熱処理温度は、４００℃以上であることが好ましく、４００℃〜４５０℃であればより好ましい。本実施の形態では、水素ガス（Ｈ２）１００％の減圧雰囲気中で、４００℃の熱処理を約２分間行った。ここで、この第１の熱処理によって主導体膜２９とシード膜２８とは一体化されて、導電性バリア膜２７と良好な密着性を有して形成されている。すなわち、導電性バリア膜２７上に電解めっき法または無電解めっき法によって主導体膜２９を直接形成した場合には、主導体膜２９と導電性バリア膜２７間の密着性は悪く剥離しやすくなるが、シード膜２８を導電性バリア膜２７上に形成した後、主導体膜２９を形成して、第１の熱処理を施すことで、主導体膜２９と導電性バリア膜２７の密着性を向上させることが出来る。
【００３６】
図１０は、本実施の形態で用いられた熱処理装置（アニール装置）の概念的な構造を示す断面図である。図１０の熱処理装置３１は、処理室３２と、処理室３２内に図示しない支持手段によって支持され、その上に半導体基板（半導体ウエハ）１１を載置するためのステージ（載置台）３３と、図示しないガス導入手段に接続され、処理室３２内に所望のガスを所望の流量で導入するためのガス導入口３４と、図示しないガス排気手段に接続され、処理室３２内を所望の排気速度で排気するためのガス排気口３５とを備えている。ステージ３３には、加熱用のヒータが内蔵され、ステージ３３上に配置された半導体基板１１を所望の温度で加熱することができる。本実施の形態では、例えば、ガス導入口３４から水素ガスを導入し、ガス排気口３５からの排気速度を調節して処理室３２内を所定の減圧状態とし、ヒータで加熱して４００℃とされたステージ３３上に半導体基板１１を配置することで、第１の熱処理を行うことができる。この場合、予め加熱されたステージ３３上に半導体基板１１を配置することができるが、半導体基板１１をステージ３３上に配置した後にヒータによる加熱を開始してもよい。
【００３７】
なお、第１の熱処理は、後述する主導体膜２９などのＣＭＰ工程の後に行うこともできる。また、シード膜２８を形成することなく主導体膜２９をスパッタリング法により形成し、その後主導体膜２９を第１の熱処理によりリフローさせて、銅を配線溝２６の内部に隙間なく埋込むこともできる。
【００３８】
図１１〜図１９は、図９に続く半導体装置の製造工程中における要部断面図を示している。なお、理解を簡単にするために、図１１〜図１９では、図６〜図９と同様、図５の絶縁膜２１より下の構造に対応する部分は図示を省略している。また、前述の第１の熱処理により主導体膜２９とシード膜２８は一体化されているため、以降の説明を簡略化するために、シード膜２８を省略し、主導体膜２９として記述する。
【００３９】
図１１に示されるように、絶縁膜２５上の不要な導電性バリア膜２７および主導体膜２９を除去し、配線溝２６内に導電性バリア膜２７および主導体膜２９を残すことにより、配線（第１層配線）４０を形成する。このとき、不要な導電性バリア膜２７および主導体膜２９の除去は、例えばＣＭＰ法を用いた研磨により行う。配線４０は、プラグ２３を介して、ｎ＋型半導体領域（ソース、ドレイン）１８やゲート電極１５と電気的に接続されている。
【００４０】
次に、還元雰囲気（例えば水素雰囲気）、不活性ガス（例えばＨｅガスやＡｒガス）雰囲気、窒素ガス雰囲気あるいはそれらの混合ガス雰囲気のような非酸化性雰囲気で半導体基板１１（主導体膜２９または配線４０）に対して第２の熱処理（第２のアニール処理）を行う。第２の熱処理は、上記第１の熱処理の熱処理温度より低い熱処理温度で行われる。これにより、配線４０中に残留する応力を緩和または低減することができる。また、第２の熱処理の熱処理温度は、１００℃〜２５０℃であればより好ましい。本実施の形態では、水素ガス（Ｈ２）と窒素ガスとの混合ガス（水素ガス１％）の常圧雰囲気中で、１５０℃の熱処理を約９０分間行った。また、この第２の熱処理により、ＣＭＰで酸化された配線４０（主導体膜２９）の表面の酸化銅（ＣｕＯ、ＣｕＯ２）を銅（Ｃｕ）に還元することもできる。なお、第２の熱処理には、第１の熱処理で用いられた熱処理装置３１を用いることができる。
【００４１】
本実施の形態においては、第２の熱処理は主導体膜２９などのＣＭＰ工程の後に行ったが、第２の熱処理を主導体膜２９などのＣＭＰ工程の前に行うこともできる。この場合、ＣＭＰ工程の後に、配線４０の上面の還元処理を別途行ってもよい。なお、第２の熱処理は、第１の熱処理よりも後でかつ配線４０の上面を材料膜（後述する絶縁膜４１など）で覆う前に、第１の熱処理よりも低温で行われることに注意すべきである。
【００４２】
次に、図１２に示されるように、配線４０が埋め込まれた絶縁膜２５上に、絶縁膜（バリア絶縁膜）４１を形成する。それから、図１３に示されるように、絶縁膜上に絶縁膜（層間絶縁膜）４２、絶縁膜（エッチングストッパ膜）４３および絶縁膜（層間絶縁膜）４４を形成する。絶縁膜４１は、例えば炭窒化シリコン（ＳｉＣＮ）膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜４１は、配線４０の主導体膜２９中の銅が、絶縁膜４２中に拡散するのを抑制または防止する。絶縁膜４２は、絶縁膜２５と同様の材料により形成することができる。絶縁膜４３および絶縁膜４４は、絶縁膜２４および絶縁膜２５と同様の材料により形成することができる。
【００４３】
次に、図１４に示されるように、フォトリソグラフィ法などを用いて絶縁膜４１〜４４をドライエッチングすることなどによって、配線開口部すなわち、配線４０に達するスルーホールまたはビア（ｖｉａ）４５および配線溝４６を形成する。このとき、ビア４５の底部では、配線４０の上面が露出される。
【００４４】
次に、ビア４５の底部で露出する配線４０（下層銅配線）の表面に形成された酸化銅を除去して配線４０の露出した上面を清浄化（クリーニング）する処理を行う。これは、例えばアルゴン（Ａｒ）プラズマを用いたエッチング処理などにより行うことができる。
【００４５】
次に、図１５に示されるように、半導体基板１１の主面上の全面に、例えばタンタル（Ｔａ）膜および窒化タンタル（ＴａＮ）膜の積層膜からなる、厚さ５０ｎｍ程度の比較的薄い導電性バリア膜４７を、スパッタリング法などを用いて形成する。導電性バリア膜４７は、導電性バリア膜２７と同様の機能、例えば銅の拡散を抑制または防止する機能を有し、導電性バリア膜２７と同様の材料により形成することができる。
【００４６】
次に、導電性バリア膜４７が堆積された半導体基板１１の全面に、銅（Ｃｕ）膜からなる比較的薄いシード膜４８を形成する。それから、図１６に示されるように、シード膜４８が堆積された半導体基板１１の全面に、例えば厚さ８００〜１６００ｎｍ程度の相対的に厚い、銅を主成分とする主導体膜４９を、ビア４５および配線溝４６を埋めるように形成する。主導体膜４９は、例えば電解めっきまたは無電解めっきのようなめっき法を用いて形成することができ、主導体膜２９と同様に、例えば銅または銅合金により形成することができる。
【００４７】
主導体膜４９の形成後、還元雰囲気（例えば水素雰囲気）、不活性ガス（例えばＨｅガスやＡｒガス）雰囲気、窒素ガス雰囲気あるいはそれらの混合ガス雰囲気のような非酸化性雰囲気で半導体基板１１（主導体膜４９）に対して第１の熱処理（第１のアニール処理）を行う。これにより、主導体膜４９の（銅の）結晶粒が成長する。第１の熱処理の熱処理温度は、４００℃以上であることが好ましく、４００℃〜４５０℃であればより好ましい。本実施の形態では、水素ガス（Ｈ２）１００％の減圧雰囲気中で、４００℃の熱処理を約２分間行った。ここで、この第１の熱処理によって主導体膜２９とシード膜２８とは一体化されて、導電性バリア膜２７と良好な密着性を有して形成されている。主導体膜４９のための第１の熱処理は、上記主導体膜２９のための第１の熱処理と同様に、熱処理装置３１を用いて行うことができる。なお、第１の熱処理は、後述する主導体膜４９などのＣＭＰ工程の後に行うこともできる。また、シード膜４８を形成することなく主導体膜４９をスパッタリング法により形成し、その後主導体膜４９を第１の熱処理によりリフローさせて、銅を、ビア４５および配線溝４６の内部に隙間なく埋込むこともできる。
【００４８】
次に、図１７に示されるように、絶縁膜４４上の不要な導電性バリア膜４７および主導体膜４９を除去し、ビア４５および配線溝４６内に導電性バリア膜４７および主導体膜４９を残すことにより、配線（第２層配線）５０を形成する。このとき、不要な導電性バリア膜４７および主導体膜４９の除去は、例えばＣＭＰ法を用いた研磨により行う。配線５０は、ビア４５に埋め込まれた導電性バリア膜４７および主導体膜４９（すなわち配線５０のビア部）を介して配線４０と電気的に接続されている。ここでシード膜４８は、前述の第１の熱処理により主導体膜４９と一体化されているので、説明を簡略化するために、シード膜４８を省略し、主導体膜４９として記述している。
【００４９】
次に、還元雰囲気（例えば水素雰囲気）、不活性ガス（例えばＨｅガスやＡｒガス）雰囲気、窒素ガス雰囲気あるいはそれらの混合ガス雰囲気のような非酸化性雰囲気で半導体基板１１（主導体膜４９または配線５０）に対して第２の熱処理（第２のアニール処理）を行う。第２の熱処理は、上記第１の熱処理の熱処理温度より低い熱処理温度で行われる。これにより、配線５０中に残留する応力を緩和または低減することができる。また、第２の熱処理の熱処理温度は、１００℃〜２５０℃であればより好ましい。本実施の形態では、水素ガス（Ｈ２）と窒素ガスとの混合ガス（水素ガス１％）の常圧雰囲気中で、１５０℃の熱処理を約９０分間行った。また、この第２の熱処理により、ＣＭＰで酸化された配線５０（主導体膜４９）の表面の酸化銅（ＣｕＯ、ＣｕＯ２）を銅（Ｃｕ）に還元することもできる。配線５０のための第２の熱処理は、上記配線４０のための第２の熱処理と同様に、熱処理装置３１を用いて行うことができる。
【００５０】
本実施の形態においては、第２の熱処理は主導体膜４９などのＣＭＰ工程の後に行ったが、第２の熱処理を主導体膜４９などのＣＭＰ工程の前に行うこともできる。この場合、ＣＭＰ工程の後に、配線５０の上面の還元処理を別途行ってもよい。なお、第２の熱処理は、第１の熱処理よりも後でかつ配線５０の上面を材料膜（後述する絶縁膜５１など）で覆う前に、第１の熱処理よりも低温で行われることに注意すべきである。
【００５１】
次に、図１８に示されるように、配線５０が埋め込まれた絶縁膜４４上に絶縁膜４１と同様の材料からなり、同様の機能を有する絶縁膜（バリア絶縁膜）５１を形成する。それから、図１９に示されるように、上記絶縁膜膜４２〜４４を形成した工程と同様の工程および材料によって、絶縁膜（層間絶縁膜）５２、絶縁膜（エッチングストッパ膜）５３および絶縁膜（層間絶縁膜）５４を形成する。それから、ビア４５および配線溝４６と同様にして、配線５０に達するビアおよび配線溝を形成し、そのビアおよび配線溝を埋めかつ配線５０と電気的に接続された配線（第３層配線）５５を、配線５０の形成工程と同様の工程によって形成する。それから、配線５５が埋め込まれた絶縁膜５４上に、絶縁膜５１と同様の材料からなる絶縁膜（バリア絶縁膜）５６を形成する。
【００５２】
更に必要に応じて、同様の製造工程を繰り返し、第４層配線以降の上層配線を形成することもできるがここでは図示およびその説明は省略する。また、上層配線としてチタン膜、アルミニウム（Ａｌ）合金膜および窒化チタン膜などの積層膜からなるアルミニウム配線を形成し、このアルミニウム配線をボンディングパッドとして用いることもできる。また、配線（第１層配線）４０を、タングステンやアルミニウム合金などからなる配線とし、配線（第２層配線）５０を上記配線４０と同様にして形成した銅配線（シングルダマシン配線）とし、配線（第３層配線）５５を上記配線５０と同様にして形成した銅配線（デュアルダマシン配線）とすることもできる。
【００５３】
図２０は、本実施の形態に従って形成された埋込銅配線の高温放置試験後の抵抗上昇率を示すグラフである。図２０のグラフの横軸が高温放置試験後の配線の電気抵抗の上昇率（高温放置前の電気抵抗を基準とした電気抵抗の上昇率）に対応し、図２０のグラフの縦軸が累積分布または累積確率（Ｃｕｍｕｌａｔｉｖｅ　Ｐｒｏｂａｂｉｌｉｔｙ）に対応する。行った高温放置試験は、１５０℃で１００時間の放置試験であり、放置試験前と放置試験後との配線の電気抵抗を比較して、抵抗の上昇（増加）率を算出した。図２０のグラフには、本実施の形態のように第１の熱処理（アニール）を４００℃で２分間行いかつ第２の熱処理（アニール）を１５０℃で９０分間行った場合（グラフ中では黒丸で示してある）だけでなく、第１の熱処理および第２の熱処理をいずれも３００℃（熱処理時間は２分間）で行った比較例の場合（グラフ中では白丸で示してある）についてもグラフ化してある。
【００５４】
図２０のグラフから分かるように、本実施の形態のような条件で熱処理を行うことにより、高温放置（試験）後の配線の抵抗上昇が抑制される。
【００５５】
上記のように、本実施の形態では、各埋込銅配線（配線４０、５０および５５）形成用の主導体膜（主導体膜２９および４９）を形成した後に、それぞれ第１の熱処理を行う。主導体膜の結晶粒は、形成した直後は比較的小さいが、第１の熱処理により結晶粒が成長する。このため、第１の熱処理後の主導体膜（銅膜）の結晶粒の粒径（グレインサイズ）は、第１の熱処理の温度が高いほど、大きくなる。埋込銅配線の応力は主導体膜の粒界を介して生じるので、粒径を大きくして粒界を減らすことにより、配線中の応力緩和を抑制できる。このため、第１の熱処理を比較的高い温度で行って、主導体膜の結晶粒径を比較的大きくすることにより、埋込銅配線のストレスマイグレーションによる不良を防止できる。従って、第１の熱処理の熱処理温度は、４００℃以上であることが好ましく、４００℃〜４５０℃であればより好ましい。但し、第１の熱処理の熱処理温度があまり高すぎると、層間絶縁膜などに悪影響を及ぼす恐れがある。また、第１の熱処理は、還元雰囲気（例えば水素雰囲気）、不活性ガス（例えばＨｅガスやＡｒガス）雰囲気、窒素ガス雰囲気あるいはそれらの混合ガス雰囲気のような非酸化性雰囲気、すなわち還元性雰囲気または不活性雰囲気、の常圧（大気圧）または減圧下で行うことが好ましい。
【００５６】
また、第１の熱処理の後の降温時に主導体膜は熱収縮して主導体膜中に引張り応力（収縮方向）が発生する。この引張り応力が残存または残留したままの状態で配線の上面を覆う材料膜（絶縁膜４１および４２や絶縁膜５１および５２）を形成した場合、応力が残留した状態で配線が固定される。この配線の残留応力は後で緩和すると、その熱収縮成分がボイド（ｖｏｉｄ）となって埋込銅配線のビア部の底部にオープン不良を発生させるなどして配線抵抗を上昇させる。本実施の形態では、第１の熱処理の後でかつ配線の上面を覆う材料膜（バリア絶縁膜４１および５１）の形成前に、それぞれ第２の熱処理を行うことにより、配線（主導体膜）中に残存する応力を緩和または低減することができる。その後、配線上にバリア絶縁膜や層間絶縁膜などを形成することにより、残存または残留応力が少ない状態で配線が固定される。このため、後で埋込銅配線のビア部の底部にボイドが発生してオープン不良が生じることはない。これにより、図２０のグラフに示されるように、高温放置後の配線の抵抗上昇を抑制することが可能となる。従って、配線の信頼性をより向上し、半導体装置の信頼性をより改善できる。また、半導体装置の製造歩留まりを向上でき、製造コストを低減できる。
【００５７】
第２の熱処理は、第１の熱処理温度より低い温度で行われるが、銅の拡散係数がある程度高くなり、かつ配線中に引張り応力が発生する温度領域で行われれば、第２の熱処理中に配線中の残留応力が緩和しやすいのでより好ましい。従って、第２の熱処理の熱処理温度は、１００℃〜２５０℃であればより好ましい。この温度領域は、図４のグラフに示されるように、埋込銅配線を形成した半導体基板または半導体装置を高温放置したときに抵抗上昇が発生しやすい温度領域に対応する。
【００５８】
図４の場合は、高温放置試験中に配線中の応力が緩和したことによって配線間にボイドが生成されて、配線の抵抗が上昇した。しかしながら、本実施の形態では、配線の上面を覆う前に応力をそのような温度領域（応力が緩和しやすい温度領域すなわち１００℃〜２５０℃）で熱処理（第２の熱処理）することにより配線中の応力を緩和させ、応力が緩和または低減した状態で配線の上面を覆い、配線を固定させる。このため、完成品の状態では、高温放置試験を行っても配線中で応力がほとんど緩和せず、配線間にボイドが生成されることもない。これにより、埋込銅配線のストレスマイグレーションによる不良を防止でき、すなわちストレスマイグレーション特性を改善できる。高温放置試験による抵抗上昇も抑制される。
【００５９】
また、第２の熱処理は、還元雰囲気（例えば水素雰囲気）、不活性ガス（例えばＨｅガスやＡｒガス）雰囲気、窒素ガス雰囲気あるいはそれらの混合ガス雰囲気のような非酸化性雰囲気、すなわち還元性雰囲気または不活性雰囲気、の常圧（大気圧）または減圧下で行うことが好ましい。第２の熱処理の熱処理温度が１００℃以上であれば、配線中に残存する応力を緩和しながら、配線の表面の還元処理も行えるので、半導体装置の製造工程数を低減できる。なお、第２の熱処理の熱処理温度が低く、配線表面の還元が不十分である場合は、表面処理（例えば酸による酸化銅の除去）を第２の熱処理とは別に行って配線の表面を清浄化すればよい。この際も、第１の熱処理での熱処理温度以上の温度となるような処理は行わないことに注意すべきである。従って、本実施の形態では、配線が埋め込まれた絶縁膜上に材料膜（例えばバリア絶縁膜）を形成して、配線の上面を覆った状態とするまでは、第１の熱処理での熱処理温度以上の温度となるような処理は行わない。
【００６０】
また、本実施の形態では、第１の熱処理と第２の熱処理は別工程で行っているが、第１の熱処理と第２の熱処理とを同一工程で連続的に行うこともできる。この場合、例えば、半導体基板１１を水素ガスと窒素ガスとの混合ガス雰囲気中で４００℃に約２分間保持して熱処理し（第１の熱処理）、それから半導体基板１１の温度を１５０℃に低下させ、１５０℃で約９０分間保持し（第２の熱処理）、その後半導体基板１１の温度を室温まで低下させる。このように、第１の熱処理と第２の熱処理とを同一工程で連続して行うことで、間に他の工程を含まずに、主導体膜の残留応力を緩和し、導電性バリア膜との良好な密着性を得られるため、半導体装置の信頼性をより高くすることが出来る。
【００６１】
また、本発明者らの検討によれば、ビア４５の径（直径）が例えば０．３μｍ以下で、配線溝２６または４６の幅が例えば１μｍ以上であるような配線構造においは、高温放置による抵抗上昇が生じやすい。そのような寸法の配線構造においても、本実施の形態の製造方法のような熱処理（第１の熱処理および第２の熱処理）を行うことで、高温放置による配線の電気抵抗の上昇を抑制することができる。
【００６２】
（実施の形態２）
上記実施の形態１では、埋込銅配線の導電性バリア膜、例えば導電性バリア膜２７および４７は、ＤＣマグネトロンスパッタリング法などを用いて形成している。本実施の形態では、埋込銅配線の導電性バリア膜（上記導電性バリア膜２７および４７）は、イオン化メタルを用いたバイアススパッタリング法を用いて形成する。バイアススパッタリング法とは、半導体基板（半導体ウエハ）１１に高周波電源などによりバイアス電圧を印加しながらスパッタリングによって半導体基板１１上に成膜する方法である。本実施の形態では、半導体基板１１に印加したバイアス電力は、導電性バリア膜２７および４７のタンタル膜の成膜工程では例えば１Ｗ／ｃｍ２（半導体基板の単位面積当たりの印加電力）以上であり、導電性バリア膜膜２７および４７の窒化タンタル膜の成膜工程では例えば０．９Ｗ／ｃｍ２（半導体基板の単位面積当たりの印加電力）以上であり、放電圧力はそれぞれ０．１Ｐａ以下であった。また、成膜ガスは、導電性バリア膜膜２７および４７のタンタル膜の成膜工程ではアルゴンガス、導電性バリア膜膜２７および４７の窒化タンタル膜の成膜工程ではアルゴンと窒素の混合ガスであった。導電性バリア膜膜２７および４７の材料は、タンタル膜と窒化タンタル膜の積層膜以外にも、上記実施の形態１で例示した材料を用いることができる。他の製造工程および構造は、上記実施の形態１とほぼ同様であるので、ここでは詳しい説明を省略する。
【００６３】
図２１は、ビア４５の内壁（底面および側壁）上にバイアススパッタリング法を用いて導電性バリア膜４７を成膜した状態をＴＥＭで観察した結果を模式的に示す要部断面図である。図２２は、ビア３５の内壁上にＤＣマグネトロンスパッタリング法、ここでは長距離（ロングスロー）スパッタリング法を用いて導電性バリア膜４７を成膜した状態をＴＥＭで観察した結果を模式的に示す要部断面図である。
【００６４】
図２２から分かるように、形成された膜のカバレッジが比較的よい長距離スパッタリング法を用いても、ビア４５の底部では導電性バリア膜４７は非対称に成膜され、ビア４５の底の角部近傍では導電性バリア膜４７が形成されない領域が生じることがある。また、ビア４５の側壁上にも導電性バリア膜４７が形成されにくい。しかしながら、図２１から分かるように、本実施の形態のようにバイアススパッタリング法を用いて導電性バリア膜４７を形成することにより、ビア４５の底部および側壁上に確実に導電性バリア膜４７を形成することができる。ビア４５の底部でも導電性バリア膜４７が対称または均一に成膜される。ビア４５の底の角部近傍にも導電性バリア膜４７が形成され、導電性バリア膜４７が形成されずに下地材料膜が露出される領域は生じない。このため、バイアススパッタリング法を用いることにより、導電性バリア膜４７のカバレッジを向上または改善することができる。
【００６５】
また、ビア４５を形成するために絶縁膜４２および絶縁膜４１をドライエッチングした際に、エッチング条件の選択などにより、絶縁膜４１がサイドエッチされてビア４５の側壁がアンダーカットされた状態となることがある。図２３は、絶縁膜４１がサイドエッチされてビア４５の側壁がアンダーカットされた状態を示す要部断面図である。図２３に示されるように、絶縁膜４１がサイドエッチされると、絶縁膜４２の開口部の径よりも絶縁膜４１の開口部の径の方が大きくなり、ビア４５の底端部で、絶縁膜４２の側壁よりも絶縁膜４１の側壁が半導体基板１１の主面に水平な方向に後退した後退領域４１ａが生じる。導電性バリア膜４７を形成する際に、このような後退領域４１ａに導電性バリア膜４７が埋込まれないと、ボイドが形成され、配線５０の信頼性に悪影響を与える恐れがある。
【００６６】
図２４は、図２３のようなアンダーカット構造のビアに対してバイアススパッタリング法を用いて導電性バリア膜４７を形成した状態を示す要部断面図である。本実施の形態のように、バイアススパッタリング法を用いて導電性バリア膜４７を形成することで、図２４に示されるように、たとえビア４５の底端部で後退領域４１ａが生じていても、その後退領域４１ａを導電性バリア膜４７で埋めることができ、ボイドは生じない。これにより、配線５０の信頼性をより向上することができる。
【００６７】
図２５は、導電性バリア膜の剥離強度試験を行った結果を示すグラフである。図２５のグラフでは、導電性バリア膜の成膜方法として、ＤＣマグネトロンスパッタリング、ここでは長距離スパッタリング、を用いた場合と、本実施形態のようにバイアススパッタリングを用いた場合について、形成された導電性バリア膜の剥離強度（任意単位：ａｒｂｉｔｒａｒｙ　ｕｎｉｔ）の測定結果を示してある。剥離強度試験は、試験用の半導体基板（ウエハ）上に上記２種類の成膜方法で導電性バリア膜、ここではタンタル膜と窒化タンタル膜との積層膜を形成し、形成された導電性バリア膜の剥離強度を測定した。図２５に示されるように、バイアススパッタリング法を用いることで、導電性バリア膜の剥離強度を大きくすることができる。これにより、導電性バリア膜と下地材料膜（配線４０、絶縁膜４１〜４４）との接着力または密着力を向上することができる。
【００６８】
図２６は、本実施の形態のように導電性バリア膜をバイアススパッタリング法を用いて形成した場合の埋込銅配線の高温放置試験後の抵抗上昇率を示すグラフである。図２６のグラフの横軸が高温放置試験後の配線の電気抵抗の上昇率（高温放置前の電気抵抗を基準とした電気抵抗の上昇率）に対応し、図２６のグラフの縦軸が累積分布または累積確率（Ｃｕｍｕｌａｔｉｖｅ　Ｐｒｏｂａｂｉｌｉｔｙ）に対応する。行った高温放置試験は、１５０℃で１００時間の放置試験であり、放置試験前と放置試験後との配線の電気抵抗を比較して、抵抗の上昇（増加）率を算出した。図２６のグラフには、本実施の形態のように配線の導電性バリア膜をバイアススパッタリング法を用いて形成した場合（グラフ中では黒丸で示してある）だけでなく、配線の導電性バリア膜をＤＣマグネトロンスパッタリング法を用いて（半導体基板にバイアス電圧を印加せずに）形成した場合（グラフ中では白丸で示してある）についてもグラフ化してある。なお、両者共に、第１の熱処理を４００℃で行いかつ第２の熱処理を１５０℃で行っている。
【００６９】
図２６のグラフから分かるように、本実施の形態のようにバイアススパッタリング法を用いて埋込銅配線の導電性バリア膜を形成することにより、高温放置試験後の配線の抵抗上昇をより抑制することができる。従って、本実施の形態では、上記実施の形態１と同様の効果が得られた上に更に、バイアススパッタリング法を用いて埋込銅配線の導電性バリア膜を形成することにより、上記実施の形態１に比べて埋込銅配線のストレスマイグレーションによる不良を更に的確に防止できるようになる。また、配線の信頼性をより向上し、半導体装置の信頼性をより改善できる。また、半導体装置の製造歩留まりを向上でき、製造コストを低減できる。
【００７０】
また、本実施の形態では、埋込銅配線の導電性バリア膜をバイアススパッタリング法を用いて形成しているが、埋込銅配線の主導体膜（上記主導体膜２９および４９）を形成するためのシード膜（上記シード膜２８および４８）をバイアススパッタリング法を用いて形成することもできる。これにより、シード膜２８および４８を導電性バリア膜上に的確に形成でき、埋込銅配線の主導体膜をより的確に形成できる。
【００７１】
なお、本実施の形態では、埋込銅配線の導電性バリア膜をバイアススパッタリング法を用いて形成しているが、導電性バリア膜を、バイアススパッタリング法によって形成された導電性バリア膜と、ＣＶＤ法によって形成された導電性バリア膜とを積層した積層膜で構成してもよい。
【００７２】
バイアススパッタリング法によって形成された導電性バリア膜は、例えばＴａ（タンタル）等の高融点金属またはＴａＮ（窒化タンタル）等の高融点金属窒化物で構成され、ＣＶＤ法によって形成された導電性バリア膜は、高融点金属窒化物にシリコン（Ｓｉ）を添加した材料、例えばＴｉＳｉＮ（チタンシリコンナイトライド）膜で構成される。ＣＶＤ法によって形成された導電性バリア膜は被覆性がバイアススパッタリング法より高いので、積層膜にすることにより、バリア性を損なわずに導電性バリア膜全体の膜厚を低減することができ、微細な接続孔に導電性バリア膜を形成することができる。また、導電性バリア膜全体の抵抗を低減することができるため、配線抵抗による遅延を向上できる。
【００７３】
このようなバイアススパッタリング法によって形成された導電性バリア膜の材料としては、タンタルや窒化タンタルに代えて、銅と殆ど反応しない窒化タングステン（ＷＮ）または窒化チタン（ＴｉＮ）などのような高融点金属窒化物を用いることもできる。また、ＣＶＤ法によって形成された導電性バリア膜の材料として、ＴｉＳｉＮ膜に代えて、他の高融点金属窒化物にシリコン（Ｓｉ）を添加した材料や、銅と反応し難いタンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）合金などのような高融点金属又は高融点金属窒化物を用いることもできる。
【００７４】
（実施の形態３）
上記実施の形態１では、ビア４５および配線溝４６を形成した後、導電性バリア膜４７を形成する前に、ビア４５の底部で露出する配線４０（下層銅配線）の表面に形成された酸化銅を除去するためにＡｒプラズマを用いたエッチング処理を行い、清浄化（クリーニング）された配線４０上に導電性バリア膜４７を形成し、配線５０（上層銅配線）を形成している。
【００７５】
本実施の形態では、ビア４５の底部で露出した配線４０の表面に形成された酸化銅を清浄化するために、水素（Ｈ２）プラズマ処理のような還元性プラズマ処理による還元処理を行う。例えば、半導体基板１１をプラズマＣＶＤ装置の処理室内に配置し、水素ガス（Ｈ２）を導入してプラズマ電源を印加することなどにより、半導体基板１１（特にビア４５の底部での配線４０の露出面）に対して、水素プラズマ処理を施す。このような還元性プラズマ処理により、ビア４５の底部の配線４０表面において、酸化された銅配線表面の酸化銅（ＣｕＯ、ＣｕＯ２）が銅（Ｃｕ）に還元される。また、水素プラズマ処理の代わりに水素（含有雰囲気中）アニールのような還元性雰囲気中のアニール処理により、ビア４５の底部の配線４０表面を還元処理することもできる。従って、本実施の形態では、配線４０の露出表面に対して、水素を含む雰囲気で酸素に対する還元処理が行われる。
【００７６】
本実施の形態では、水素（Ｈ２）プラズマ処理などによりビア４５の底部で露出した配線４０の表面に形成された酸化銅を還元するので、配線４０がエッチングされない。他の製造工程および構造は、上記実施の形態１とほぼ同様であるので、ここでは詳しい説明を省略する。
【００７７】
本実施の形態における要部詳細を図２７〜図３０を用いて説明する。なお、図２８では、シード膜４８は、実施の形態１と同様に、主導体膜４９に含めるものとし、図示を省略している。
【００７８】
図２７は、ビア４５から露出する配線４０の表面を清浄化するために、配線４０をエッチングした（掘り込んだ）状態を示す要部断面図である。図２８は、図２７の構造のビアに対して、バリア絶縁膜４７と主導体膜４９を埋め込んだ状態を示す要部断面図である。
【００７９】
図２７および図２８に示されるように、ビア４５から露出する配線４０の表面を清浄化するために配線４０をアルゴンプラズマなどによってエッチングすると、配線４０の上面はエッチング深さＷ１だけエッチングされてくぼみ、段差が生じる。しかしながら、本実施の形態のように水素プラズマ処理のような還元性プラズマ処理による還元処理を行った場合は、配線４０はほとんどエッチングされずに、エッチング深さＷ１を実質的にゼロにすることができる。
【００８０】
図２９は、ビア４５底部で配線４０をエッチングした（掘り込んだ）深さ（量）Ｗ１と、形成された配線４０中に生じる応力差（配線４０中の応力の最大値と最小値の差）との関係をシミュレーション計算により求めた結果を示すグラフである。図２９には、本実施の形態のように配線４０がエッチングされなかった場合（エッチング深さＷ１＝０ｎｍの場合）と、アルゴンプラズマなどによるエッチングによって５０ｎｍエッチングした場合（エッチング深さＷ１＝５０ｎｍの場合）とが記載してある。
【００８１】
図２９から分かるように、ビア４５から露出した配線４０をエッチングすると、配線４０中の応力差が増大する。配線４０中の応力差が大きなり、応力勾配が大きくなると、配線４０中の銅の移動が促進されて、ストレスマイグレーションによる不良が生じやすくなる。これは、埋込銅配線の信頼性を低減する恐れがある。本実施の形態のように、水素プラズマ処理などによりビア４５底部で露出した配線４０を還元処理することで、配線４０のエッチングした（掘り込んだ）深さ（量）を実質的にゼロにすることができ、配線４０中の応力差を低減することができる。これにより、ストレスマイグレーションによる不良の発生をより的確に防止でき、埋込銅配線の信頼性をより向上することができる。
【００８２】
図３０は、本実施の形態のようにビアおよび配線溝形成後に水素プラズマ処理を行って下層銅配線の還元処理を行った場合の埋込銅配線の高温放置試験後の抵抗上昇率を示すグラフである。図３０のグラフの横軸が高温放置試験後の配線の電気抵抗の上昇率（高温放置前の電気抵抗を基準とした電気抵抗の上昇率）に対応し、図３０のグラフの縦軸が累積分布または累積確率（Ｃｕｍｕｌａｔｉｖｅ　Ｐｒｏｂａｂｉｌｉｔｙ）に対応する。行った高温放置試験は、１５０℃で１００時間の放置試験であり、放置試験前と放置試験後との配線の電気抵抗を比較して、抵抗の上昇（増加）率を算出した。図３０のグラフには、本実施の形態のようにビア底部で露出した下層銅配線を水素プラズマにより還元処理した後に、導電性バリア膜の成膜を行い、上層銅配線を形成した場合（グラフ中では黒丸で示してある）だけでなく、ビア底部で露出した下層銅配線をアルゴン（Ａｒ）プラズマを用いてエッチングした後に導電性バリア膜の成膜を行い、上層銅配線を形成した場合（グラフ中では白丸で示してある）についてもグラフ化してある。アルゴンプラズマによる下層銅配線のエッチング量（深さ）は、酸化シリコン膜換算で約３ｎｍ（ＣｕＯ換算だと数十ｎｍに対応）である。なお、両者共に、第１の熱処理を４００℃で行いかつ第２の熱処理を１５０℃で行っている。
【００８３】
図３０のグラフから分かるように、本実施の形態のような条件において、ビア底部で露出した下層銅配線の清浄化処理を行うことにより、高温放置試験後の配線の抵抗上昇をより抑制することができる。従って、本実施の形態では、上記実施の形態１と同様の効果が得られた上に更に、ビア底部で露出した配線の表面に水素プラズマ処理のような還元性プラズマ処理または水素アニールによる還元処理を行うことで、上記実施の形態１に比べて埋込銅配線のストレスマイグレーションによる不良を更に的確に防止できるようになる。また、配線の信頼性をより向上し、半導体装置の信頼性をより改善できる。また、半導体装置の製造歩留まりを向上でき、製造コストを低減できる。
【００８４】
（実施の形態４）
図３１は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、図１８の工程段階に対応する。図３１では、シード膜２８および４８は、実施の形態１と同様に、主導体膜２９および４９に含めるものとし、図示を省略している。
【００８５】
上記実施の形態１では、配線４０および配線５０の上面は、バリア絶縁膜としての絶縁膜４１および絶縁膜５１によって覆われている。本実施の形態では、バリア絶縁膜（絶縁膜４１および絶縁膜５１）の代わりに、配線４０および配線５０の上面に銅の拡散を抑制または防止する導電性バリア膜としての金属キャップ膜６１および６２を形成する。
【００８６】
金属キャップ膜膜６１および６２は、たとえば選択タングステンＣＶＤ法などによって形成することができる。例えば、図１１に示されるように配線溝２６に埋め込まれた配線４０を形成した後、六フッ化タングステン（ＷＦ６）および水素（Ｈ２）ガスを用いたＣＶＤ法により、絶縁膜２５から露出した配線４０の上面上にタングステン膜を選択的に堆積することにより、金属キャップ膜６１を形成する。その後、絶縁膜（バリア絶縁膜）４１を形成することなく、絶縁膜４２を形成する。金属キャップ膜６２も金属キャップ膜６１と同様にして形成することができる。金属キャップ膜６１および６２の他の材料としては、バリア膜として機能する他の高融点金属または高融点金属窒化物、例えば窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）などを用いることができる。他の製造工程および構造は、上記実施の形態１とほぼ同様であるので、ここでは詳しい説明を省略する。
【００８７】
本実施の形態では、配線４０の銅を主成分とする部分（主導体膜２９）の周囲（上面、側面および底面）は、導電性バリア膜としての金属膜または金属窒化物膜（導電性バリア膜２７および金属キャップ膜６１）により囲まれている。同様に、配線５０の銅を主成分とする部分（主導体膜４９）の周囲（上面、側面および底面）は、導電性バリア膜としての金属膜または金属窒化物膜（導電性バリア膜４７および金属キャップ膜６２）により囲まれている。本実施の形態では、上記実施の形態１と同様の効果が得られた上に更に、銅配線の銅を主成分とする部分の周囲を全て金属膜または金属窒化物膜で囲むことで、主導体膜２９および主導体膜４９の上面が絶縁膜（バリア絶縁膜）と接触している場合（上記実施の形態１）に比較して、配線４０および配線５０のストレスマイグレーションによる不良を更に的確に防止できる（ストレスマイグレーション特性をより向上できる）ようになる。このため、配線の信頼性をより向上し、半導体装置の信頼性をより改善できる。また、半導体装置の製造歩留まりを向上でき、製造コストを低減できる。
【００８８】
（実施の形態５）
図３２および図３３は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、図１６に続く工程段階に対応する。なお、図３３では、シード膜２８および４８は、実施の形態１と同様に、主導体膜２９および４９に含めるものとし、図示を省略している。
【００８９】
上記実施の形態１では、主導体膜４９を形成した後、第１の熱処理を行い、その後ＣＭＰ法により、不要な導電性バリア膜４７および主導体膜４９を除去している。本実施の形態では、図３２に示されるように、主導体膜４９を形成した後、主導体膜４９上にタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）またはルテニウム（Ｒｕ）などからなる金属膜７１を形成する。金属膜７１として、窒化タングステン、窒化チタンまたは窒化タンタルのような金属窒化物膜を用いることもできる。それから、上記第１の実施の形態と同様の第１の熱処理を行う。そして、図３３に示されるように、ＣＭＰ法などを用いて、金属膜７１と不要な導電性バリア膜４７および主導体膜４９とを除去し、ビア４５および配線溝４６内に導電性バリア膜４７および主導体膜４９を残すことにより、配線５０を形成する。ＣＭＰ工程においては、金属膜７１は完全に除去される。それから、上記第１の実施の形態と同様の第２の熱処理を行う。なお、配線４０も、同様にして形成することができる。
【００９０】
本実施の形態では、上記実施の形態１と同様の効果が得られた上に更に、主導体膜４９上を金属膜７１で覆った状態で第１の熱処理を行うことで、主導体膜４９の結晶粒内の結晶性を上記実施の形態１と比べてより改善できるという効果が得られる。このため、配線５０のストレスマイグレーションによる不良をより的確に防止できる。また、配線の信頼性をより向上し、半導体装置の信頼性をより改善できる。また、半導体装置の製造歩留まりを向上でき、製造コストを低減できる。
【００９１】
（実施の形態６）
図３４は、本発明の他の実施の形態である半導体装置の要部断面図であり、図１７の一部に対応する。なお、図３４では、シード膜２８および４８は、実施の形態１と同様に、主導体膜２９および４９に含めるものとし、図示を省略している。
【００９２】
本実施の形態では、銅配線の界面の剥離強度または密着力（接着力）を調整することによって、銅配線の断線の発生を抑制または防止する。
【００９３】
配線４０に着目すると、配線４０の銅部分または主導体膜２９（シード膜２８を含む）は、絶縁膜（バリア絶縁膜）４１との界面Ｆ１、導電性バリア膜２７との界面Ｆ２、および導電性バリア膜４７との界面Ｆ３を有している。本実施の形態では、界面Ｆ１での密着力Ｎ１（配線４０の銅部分または主導体膜２９と絶縁膜４１との間の密着力）、界面Ｆ２での密着力Ｎ２（配線４０の銅部分または主導体膜２９と導電性バリア膜２７との間の密着力）、および界面Ｆ３での密着力Ｎ３（配線４０の銅部分または主導体膜２９と導電性バリア膜４７との間の密着力）のうち、Ｎ３が最小とならないようにする（ＭＩＮＩＭＵＭ［Ｎ１，Ｎ２，Ｎ３］≠Ｎ３）。さらに、界面Ｆ３での密着力Ｎ３が界面Ｆ１での密着力Ｎ１より大きければ（Ｎ３＞Ｎ１）より好ましい。このような構造は、例えば、上記実施の形態２のように、導電性バリア膜４７をバイアススパッタリング法によって形成し、上記界面Ｆ３での密着力Ｎ３を向上することによって実現できる。それ以外の手法で各界面での密着力Ｎ１、Ｎ２およびＮ３を調整してもよい。
【００９４】
本実施の形態では、密着力Ｎ１、Ｎ２およびＮ３のうち、密着力Ｎ３が最小ではない。このため、たとえ応力の緩和が起きて配線４０の界面にボイドが形成されても、最も密着力が弱い場所はビア４５の底部ではないので、ビア４５の底部で剥離は生じず、配線４０と配線５０の間で断線は生じない。また、界面Ｆ３での密着力Ｎ３が界面Ｆ１での密着力Ｎ１より大きければ（Ｎ３＞Ｎ１）、特にビア４５底部近傍で剥離が起きようとしても、ビア４５底部ではなく、配線４０の銅部分または主導体膜２９と絶縁膜（バリア絶縁膜）４１との界面で剥離が起きるので、断線に対するマージンをより拡大することが可能となる。このため、配線の信頼性をより向上し、半導体装置の信頼性をより改善できる。また、半導体装置の製造歩留まりを向上でき、製造コストを低減できる。
【００９５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００９６】
前記実施の形態では、ＭＩＳＦＥＴを有する半導体装置について説明したが、本発明は、これに限定されるものではなく、銅を主成分とする主導体膜を含む配線を有する種々の半導体装置に適用することができる。
【００９７】
本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本願において開示される実施の形態のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００９８】
埋込配線形成用の銅を主成分とする主導体膜を形成した後、第１の温度で第１熱処理を行い、第１の温度より低い第２の温度で第２熱処理を行い第１導体膜の応力を緩和させることにより、配線の信頼性を向上させることができる。また、半導体装置の信頼性を改善できる。
【００９９】
バイアススパッタリング法を用いて埋込銅配線の導電性バリア膜を形成することにより、高温放置試験後の配線の抵抗上昇をより抑制することができる。従って、埋込銅配線のストレスマイグレーションによる不良をより的確に防止できる。また、バイアススパッタリング法を用いて主導体膜と導電性バリア膜間にシード膜を形成することより、シード膜を導電性バリア膜上に的確に形成でき、埋込銅配線の主導体膜をより的確に形成できる。
【０１００】
ビア底部で露出した配線の表面に、水素（Ｈ２）プラズマ処理のような還元性プラズマ処理、または、水素アニールによる還元処理を行うことで、配線の表面に形成された酸化銅を清浄化することができ、高温放置試験後の配線の抵抗上昇をより抑制することができる。
【０１０１】
バリア絶縁膜の代わりに、配線上面に銅の拡散を抑制または防止する導電性バリア膜としての金属キャップ膜を形成することで、主導体膜の上面がバリア絶縁膜と接触している場合に比較して、配線のストレスマイグレーションによる不良をより的確に防止できる。
【０１０２】
主導体膜上を金属膜で覆った状態で第１の熱処理を行うことで、主導体膜の結晶粒内の結晶性を改善し、配線のストレスマイグレーションによる不良をより的確に防止できる。
【０１０３】
下層配線の銅を主成分とする導体膜と下層配線の導電性バリア膜との間の密着力、下層配線の銅を主成分とする導体膜と下層配線上のバリア絶縁膜との間の密着力、および下層配線の銅を主成分とする導体膜と上層配線の導電性バリア膜との間の密着力のうち、下層配線の銅を主成分とする導体膜と上層配線の導電性バリア膜との間の密着力が最小ではないようにすることにより、下層配線と上層配線との間の断線を防止できる。
【０１０４】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１０５】
銅を主成分とする主導体膜を含む配線の信頼性を向上させることができる。また、半導体装置の信頼性を改善できる。
【図面の簡単な説明】
【図１】従来技術によって製造された埋込銅配線の高温放置試験後の抵抗上昇率を示すグラフである。
【図２】高抵抗となった銅配線の断面をＴＥＭ観察した結果を模式的に示す断面図である。
【図３】応力が残留したまま銅配線を形成した状態を説明するための断面図である。
【図４】高温放置試験を行った温度と配線の抵抗上昇発生率の関係を示すグラフである。
【図５】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】本発明の一実施の形態である半導体装置の製造工程で用いられた熱処理装置の概念的な構造を示す断面図である。
【図１１】図９に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】本発明の一実施の形態である半導体装置の製造工程に従って形成された埋込銅配線の高温放置試験後の抵抗上昇率を示すグラフである。
【図２１】バイアススパッタリング法を用いて導電性バリア膜を成膜した状態をＴＥＭで観察した結果を模式的に示す要部断面図である。
【図２２】ＤＣマグネトロンスパッタリング法を用いて導電性バリア膜を成膜した状態をＴＥＭで観察した結果を模式的に示す要部断面図である。
【図２３】ビアの側壁がアンダーカットされた状態を示す要部断面図である。
【図２４】アンダーカット構造のビアに対してバイアススパッタリング法を用いて導電性バリア膜を形成した状態を示す要部断面図である。
【図２５】導電性バリア膜の剥離強度試験を行った結果を示すグラフである。
【図２６】導電性バリア膜をバイアススパッタリング法を用いて形成した場合の埋込銅配線の高温放置試験後の抵抗上昇率を示すグラフである。
【図２７】ビアから露出する配線の表面を清浄化するために、配線をエッチングした状態を示す要部断面図である。
【図２８】図２７の構造に対して、バリア絶縁膜と主導体膜を埋め込んだ状態を示す要部断面図である。
【図２９】ビア底部で露出した下層配線を清浄化するためにエッチングした深さＷ１と下層配線中の応力差の関係をシミュレーション計算により求めた結果を示すグラフである。
【図３０】水素プラズマ処理を行って下層銅配線の還元処理を行った場合の埋込銅配線の高温放置試験後の抵抗上昇率を示すグラフである。
【図３１】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３２】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中における要部断面図である。
【図３４】本発明の他の実施の形態である半導体装置の要部断面図である。
【符号の説明】
１　銅配線
２　層間絶縁膜
３　上層銅配線のビア部（ビア埋込部）
４　ボイド
５　層間絶縁膜
６　配線
７　ビア部
１１　半導体基板
１２　素子分離領域
１３　ｐ型ウエル
１４　ゲート絶縁膜
１５　ゲート電極
１５ａ　シリサイド膜
１６　ｎ−型半導体領域
１７　サイドウォール
１８　ｎ＋型半導体領域
１８ａ　シリサイド膜
１９　ｎチャネル型ＭＩＳＦＥＴ
２０　絶縁膜
２１　絶縁膜
２２　コンタクトホール
２３　プラグ
２３ａ　窒化チタン膜
２４　絶縁膜
２５　絶縁膜
２６　配線溝
２７　導電性バリア膜
２８　シード膜
２９　主導体膜
３１　熱処理装置
３２　処理室
３３　ステージ（載置台）
３４　ガス導入口
３５　ガス排気口
４０　配線
４１　絶縁膜
４１ａ　後退領域
４２　絶縁膜
４３　絶縁膜
４４　絶縁膜
４５　ビア
４６　配線溝
４７　導電性バリア膜
４８　シード膜
４９　主導体膜
５０　配線
５１　絶縁膜
５２　絶縁膜
５３　絶縁膜
５４　絶縁膜
５５　配線
５６　絶縁膜
６１　金属キャップ膜
６２　金属キャップ膜
７１　金属膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004063980.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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