(57)【要約】【課題】フリップフロップ回路のＭＯＳトランジスタ数を削減することで、レイアウト面積を低減し且つクロック信号の遷移時の消費電力を低減する。【解決手段】マスターラッチに含まれるトライステートインバータ１とスレーブラッチに含まれるトライステートインバータ５とで、内部正転クロックノードｃｋおよび内部反転クロックノードｃｋｂにそれぞれ接続されるＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２を共用する。【選択図】　図１
2004064557.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号の遷移に従って入力されたデータ信号を記憶し、出力信号を変化させるフリップフロップ回路であって、
少なくとも１つのトライステートインバータを含んで構成されるマスターラッチと、
少なくとも１つのトライステートインバータを含んで構成され、前記マスターラッチから出力されるデータ信号を受けるスレーブラッチとを備え、
前記マスターラッチに含まれるトライステートインバータと前記スレーブラッチに含まれるトライステートインバータとの構成要素の一部を共用して成ることを特徴とするフリップフロップ回路。
【請求項２】
請求項１記載のフリップフロップ回路を少なくとも２段縦続接続して構成されるシフトレジスタであって、前段のフリップフロップ回路の前記スレーブラッチに含まれるトライステートインバータと前記前段のフリップフロップ回路に接続される次段のフリップフロップ回路の前記マスターラッチに含まれるトライステートインバータとの構成要素の一部を共用して成ることを特徴とするシフトレジスタ。
【請求項３】
前記トライステートインバータの共用される構成要素は、ゲート端子にクロック信号または前記クロック信号の反転信号が印加されるＭＯＳトランジスタ回路であることを特徴とする請求項１記載のフリップフロップ回路。
【請求項４】
前記トライステートインバータの共用される構成要素は、ゲート端子にクロック信号または前記クロック信号の反転信号が印加されるＭＯＳトランジスタ回路であることを特徴とする請求項２記載のシフトレジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳスタティック型マスタースレーブ方式のフリップフロップ回路、およびかかるフリップフロップ回路が縦続接続されたシフトレジスタに関する。
【０００２】
【従来の技術】
半導体集積回路のロジック回路において、面積、消費電力、クリティカルパス遅延に対してフリップフロップ回路が関与する割合は大きく、フリップフロップ回路の小面積化、低消費電力化、高速化が望まれている。
【０００３】
従来、その動作安定性と、比較的低消費電力であることからＣＭＯＳスタティック型マスタースレーブ方式のフリップフロップ回路がよく利用されている。図４は、従来のＣＭＯＳスタティック型マスタースレーブ方式のフリップフロップ回路の構成例を示す回路図である。
【０００４】
図４において、Ｄはデータ信号が入力される入力ノード、ＣＬＫはクロック信号が入力されるクロックノード、Ｑは出力信号が出力される出力ノード、ｃｋは内部正転クロックノード、ｃｋｂは内部反転クロックノードである。５１、５２はトライステートインバータ、５３はインバータ、５４、５５はトライステートインバータ、５６、５７、５８はインバータである。
【０００５】
ＣＭＯＳスティック型マスタースレーブフリップフロップは、トライステートインバータ５１、インバータ５３、およびトライステートインバータ５２を含むマスターラッチと、トライステートインバータ５４、インバータ５６、およびトライステートインバータ５５を含むスレーブラッチと、インバータ５７、５８を含むクロックバッファとで構成される。
【０００６】
クロックノードＣＬＫに入力されるクロック信号が論理ローレベルの時、トライステートインバータ５１は、入力ノードＤの信号を反転してインバータ５３の入力端子に印加し、インバータ５３はその信号を反転してスレーブラッチの入力端子に印加する。このとき、トライステートインバータ５２の出力状態はハイインピーダンスとなる。また、トライステートインバータ５４の出力状態もハイインピーダンスとなり、インバータ５６とトライステートインバータ５５により出力ノードＱに出力すべき信号が保持される。
【０００７】
クロックノードＣＬＫに入力されるクロック信号が論理ハイレベルの時、トライステートインバータ５１の出力状態はハイインピーダンスとなり、インバータ５３とトライステートインバータ５２により出力ノードＱに出力すべき信号が保持される。トライステートインバータ５４は、マスターラッチの出力ノードを反転してインバータ５６の入力端子に印加し、インバータ５６はその信号を反転して出力ノードＱに出力する。このとき、トライステートインバータ５５の出力状態はハイインピーダンスとなる。
【０００８】
これにより、クロックノードＣＬＫに入力されるクロック信号の論理がローレベルからハイレベルに変化する時、出力ノードＱに出力される信号は入力ノードＤに入力された信号に対して遅延時間を伴って変化する。
【０００９】
また、上記のようなフリップフロップ回路を用いて、前段のフリップフロップ回路の出力ノードＱを次段のフリップフロップ回路の入力ノードＤに接続したものを複数段縦続接続することで、シフトレジスタが構成される。図５は、一般的なシフトレジスタの構成を示す回路図である。
【００１０】
図５において、ＣＬＫはクロック信号が入力されるクロックノード、ＤＡＴＡはシフトレジスタへのデータが入力されるデータ入力ノード、５９、６０、６１はフリップフロップ回路である。クロックノードＣＬＫに入力されるクロック信号の論理ローレベルから論理ハイレベルへの変化に伴って、データ入力ノードＤＡＴＡのデータ信号が出力ノードＱ１に出力され、出力ノードＱ１の信号が出力ノードＱ２に出力され、という様に、前段のフリップフロップ回路の出力信号が後段のフリップフロップ回路へと次々に伝播されていく。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来のフリップフロップ回路では、回路を構成するＭＯＳトランジスタの数が多く、レイアウト面積が大きくなるという問題があった。また、フリップフロップ回路を用いて構成されるシフトレジスタのレイアウト面積が大きくなるという問題があった。
【００１２】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＭＯＳトランジスタの数を削減することで、レイアウト面積を低減するとともに、クロック信号の遷移による消費電力を低減したフリップフロップ回路、およびかかるフリップフロップ回路を用いたシフトレジスタを提供することにある。
【００１３】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係るフリップフロップ回路は、クロック信号の遷移に従って入力されたデータ信号を記憶し、出力信号を変化させるフリップフロップ回路であって、少なくとも１つのトライステートインバータを含んで構成されるマスターラッチと、少なくとも１つのトライステートインバータを含んで構成され、マスターラッチから出力されるデータ信号を受けるスレーブラッチとを備え、マスターラッチに含まれるトライステートインバータとスレーブラッチに含まれるトライステートインバータとの構成要素の一部を共用して成ることを特徴とする。
【００１４】
この構成によれば、回路を構成する素子であるＭＯＳトランジスタの数を削減することで、レイアウト面積を低減することができる。
【００１５】
前記の目的を達成するため、本発明に係るシフトレジスタは、本発明に係るフリップフロップ回路を少なくとも２段縦続接続して構成されるシフトレジスタであって、前段のフリップフロップ回路のスレーブラッチに含まれるトライステートインバータと前段のフリップフロップ回路に接続される次段のフリップフロップ回路のマスターラッチに含まれるトライステートインバータとの構成要素の一部を共用して成ることを特徴とする。
【００１６】
この構成によれば、シフトレジスタの段数が多くなるほど、削減可能なＭＯＳトランジスタの数が多くなり、レイアウト面積および消費電力の低減効果が大きくなる。
【００１７】
また、本発明に係るフリップフロップ回路およびシフトレジスタにおいて、トライステートインバータの共用される構成要素は、ゲート端子にクロック信号またはクロック信号の反転信号が印加されるＭＯＳトランジスタ回路であることを特徴とする。
【００１８】
この構成によれば、内部クロックノードに接続されるＭＯＳトランジスタの数を削減することで、内部クロックノードに接続される負荷容量を小さくすることができ、クロック信号の遷移による消費電力を低減することができる。
【００１９】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照して説明する。
【００２０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るフリップフロップ回路の構成例を示す回路図である。図１において、ＣＬＫはクロック信号が入力されるクロックノード、Ｄはデータ信号が入力される入力ノード、Ｑは出力信号が出力される出力ノード、ｃｋｂは内部反転クロックノード、ｃｋは内部正転クロックノードである。１、２はトライステートインバータ、３はインバータ、４、５はトライステートインバータ、６、７、８はインバータである。ｎ１、ｎ２、ｎ３、ｎ４、ｎ５はノードを表す。
【００２１】
トライステートインバータ１、トライステートインバータ２、およびインバータ３でマスターラッチが構成され、トライステートインバータ４、トライステートインバータ５、およびインバータ６でスレーブラッチが構成される。インバータ７、８でクロックバッファが構成される。
【００２２】
マスターラッチに含まれるトライステートインバータ１とスレーブラッチに含まれるトライステートインバータ５において、内部正転クロックノードｃｋと内部反転クロックノードｃｋｂがそれぞれゲートに接続されるＰチャネルＭＯＳトランジスタ１１とＮチャネルＭＯＳトランジスタ１２を共用することにより、従来例に比べてＭＯＳトランジスタの数を２個削減している。
【００２３】
この構成により、正常なフリップフロップ動作が保証されることを以下に説明する。
【００２４】
まず、クロックノードＣＬＫに入力されるクロック信号が論理ローレベルである時、トライステートインバータ１とトライステートインバータ５における、内部正転クロックノードｃｋと内部反転クロックノードｃｋｂがそれぞれゲートに接続されたＰチャネルＭＯＳトランジスタ１１とＮチャネルＭＯＳトランジスタ１２は共にオン状態になっている。このとき、トライステートインバータ１とトライステートインバータ５は入力されたデータ信号を反転してそれぞれノードｎ１とノードｎ３に出力する。
【００２５】
次に、クロック信号が論理ハイレベルである時は、トライステートインバータ２とインバータ３によりノードｎ１のデータ信号が保持されている。このとき懸念されるのは、トライステートインバータ４を構成するＭＯＳトランジスタのうち、それぞれのドレインがノードｎ３に接続されたＰチャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳトランジスタ４２から、それぞれノードｎ４およびノードｎ５を通り、トライステートインバータ１を構成するＭＯＳトランジスタのうち、それぞれのドレインがノードｎ１に接続されたＰチャネルＭＯＳトランジスタ１３およびＮチャネルＭＯＳトランジスタを通って、ノードｎ３からノードｎ１に電流が流れ、これによりノードｎ１に保持されたデータが変化してしまう可能性についてである。
【００２６】
これについて検証すると、ノードｎ１の状態が論理ローレベルである場合、この論理ローレベルがインバータ３により反転されて、ノードｎ２の状態は論理ハイレベルとなり、トライステートインバータ４はノードｎ２の論理ハイレベルを反転した論理ローレベルをノードｎ３に出力し、ノードｎ３の状態はローレベルとなる。このとき、ノードｎ１とノードｎ３の論理レベルは同じローレベルであるので、ノードｎ３からノードｎ１に電流は流れず、ノードｎ１の論理レベルが変化することはない。これは、ノードｎ１の状態が論理ハイレベルである場合も同様である。
【００２７】
なお、トライステートインバータ２とトライステートインバータ４とでＭＯＳトランジスタを共用することも考えられる。しかし、この場合は、クロック信号が論理ローレベルである時に、入力ノードＤと出力ノードＱとで保持されているデータの論理レベルが異なる場合に、ノードｎ１からノードｎ３に電流の流れる経路が形成されることになり、貫通電流が流れたり、最悪の場合ノードｎ３に保持されている論理レベルが変化してしまうため、実用的ではない。
【００２８】
以上のように、本実施形態によれば、フリップフロップ回路を構成するＭＯＳトランジスタの数を従来例に比べて２個削減することができ、レイアウト面積を低減することができる。また、内部クロックノードに接続されるＭＯＳトランジスタの数を削減できることから、内部クロックノードに接続される負荷容量を小さくすることができ、クロック信号の遷移による消費電力を低減することができる。
【００２９】
（第２の実施形態）
図２は、本発明の第２の実施形態に係るフリップフロップ回路の構成例を示す回路図である。上記第１の実施形態では、トライステートインバータ１とトライステートインバータ５とで、ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２を共用し、トライステートインバータ４を構成するＰチャネルＭＯＳトランジスタ４１とＮチャネルＭＯＳトランジスタ４２のそれぞれのゲートは、インバータ３の出力ノードであるノードｎ２に接続され、インバータ６の出力端子が出力ノードＱに接続されていた。
【００３０】
これに対して、図２に示す本実施形態では、トライステートインバータ２とトライステートインバータ４とで、ＰチャネルＭＯＳトランジスタ４３およびＮチャネルＭＯＳトランジスタ４４を共用し、トライステートインバータ４を構成するＰチャネルＭＯＳトランジスタ４１とＮチャネルＭＯＳトランジスタ４２のそれぞれのゲートが、トライステートインバータ１の出力ノードであるノードｎ１に接続され、インバータ６の入力端子が出力ノードＱに接続されている。
【００３１】
図２において、ＣＬＫはクロック信号が入力されるクロックノード、Ｄはデータ信号が入力される入力ノード、Ｑは出力信号が出力される出力ノード、ｃｋｂは内部反転クロックノード、ｃｋは内部正転クロックノードである。１、２はトライステートインバータ、３はインバータ、４、５はトライステートインバータ、６、７、８はインバータである。ｎ１、ｎ２、ｎ３、ｎ４、ｎ５はノードを表す。
【００３２】
トライステートインバータ１、トライステートインバータ２、およびインバータ３でマスターラッチが構成され、トライステートインバータ４、トライステートインバータ５、およびインバータ６でスレーブラッチが構成される。
【００３３】
マスターラッチに含まれるトライステートインバータ２とスレーブラッチに含まれるトライステートインバータ４において、内部反転クロックノードｃｋｂと内部正転クロックノードｃｋがそれぞれゲートに接続されたＰチャネルＭＯＳトランジスタ４３とＮチャネルＭＯＳトランジスタ４４を共用することにより、従来例に比べてＭＯＳトランジスタの数を２個削減している。
【００３４】
この構成により、正常なフリップフロップ動作が保証されることを以下に説明する。
【００３５】
まず、クロックノードＣＬＫに入力されるクロック信号が論理ハイレベルである時、トライステートインバータ２とトライステートインバータ４における、内部反転クロックノードｃｋｂと内部正転クロックノードｃｋがそれぞれゲートに接続されたＰチャネルＭＯＳトランジスタ４３とＮチャネルＭＯＳトランジスタ４４はオン状態になっている。このとき、トライステートインバータ２とトライステートインバータ４は入力されたデータ信号を反転してそれぞれノードｎ１と出力ノードＱに出力する。
【００３６】
次に、クロック信号が論理ローレベルである時は、トライステートインバータ５とインバータ６により出力ノードＱのデータ信号が保持されている。このとき懸念されるのは、トライステートインバータ２を構成するＭＯＳトランジスタのうち、それぞれのドレインがノードｎ１に接続されたＰチャネルＭＯＳトランジスタ２１およびＮチャネルＭＯＳトランジスタ２２から、それぞれノードｎ４およびノードｎ５を通り、トライステートインバータ４を構成するＭＯＳトランジスタのうち、それぞれのドレインが出力ノードＱに接続されたＰチャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳトランジスタ４２を通って、ノードｎ１から出力ノードＱに電流が流れて、出力ノードＱに保持されたデータが変化してしまう可能性についてである。
【００３７】
これについて検証すると、ノードｎ１の状態が論理ローレベルである場合、この論理ローレベルがインバータ３により反転されて、ノードｎ２の状態は論理ハイレベルとなる。このとき、トライステートインバータ２において、ＰチャネルＭＯＳトランジスタ２１はオフ状態、ＮチャネルＭＯＳトランジスタ２２はオン状態となるが、トライステートインバータ４において、ＰチャネルＭＯＳトランジスタ４１はオン状態、ＮチャネルＭＯＳトランジスタ４２はオフ状態となる。よって、ノードｎ１から出力ノードＱに至る経路中には、必ずオフ状態にあるＭＯＳトランジスタ（この場合、ＰチャネルＭＯＳトランジスタ２１とＮチャネルＭＯＳトランジスタ４２）が存在するので、ノードｎ１から出力ノードＱに電流は流れず、出力ノードＱに保持された信号レベルが変化することはない。これは、ノードｎ１の状態が論理ハイレベルである場合も同様である。
【００３８】
なお、トライステートインバータ１とトライステートインバータ５とでＭＯＳトランジスタを共用することも考えられる。しかし、この場合は、クロック信号が論理ハイレベルである時に、入力ノードＤと出力ノードＱとで保持されているデータの論理レベルが異なる場合に、ノードｎ１から出力ノードＱに電流の流れる経路が形成されることになり、貫通電流が流れたり、最悪の場合出力ノードＱに保持されている論理レベルが変化してしまうため、実用的ではない。
【００３９】
以上のように、本実施形態によれば、フリップフロップ回路を構成するＭＯＳトランジスタの数を従来例に比べて２個削減することができ、レイアウト面積を低減することができる。また、内部クロックノードに接続されるＭＯＳトランジスタの数を削減できることから、内部クロックノードに接続される負荷容量を小さくすることができ、クロック信号の遷移による消費電力を低減することができる。
【００４０】
（第３の実施形態）
図３は、本発明の第３の実施形態に係るシフトレジスタの構成例を示す回路図である。なお、本実施形態では、第１の実施形態によるフリップフロップ回路を複数段（図３では３段）縦続接続してシフトレジスタが構成される。
【００４１】
図３において、９、１０、１１はフリップフロップ回路、１２、１３、１４、１５はトライステートインバータ、ＣＬＫはクロック信号が入力されるクロックノード、ＤＡＴＡはデータ信号が入力されるデータ入力ノード、Ｑ１、Ｑ２、Ｑ３は正転出力信号が出力されるデータ正転出力ノード、ＮＱ１、ＮＱ２、ＮＱ３は反転出力信号が出力されるデータ反転出力ノード、ｃｋｂは内部反転クロックノード、ｃｋは内部正転クロックノードである。
【００４２】
フリップフロップ回路９のスレーブラッチを構成するトライステートインバータ１２と、次段のフリップフロップ回路１０のマスターラッチを構成するトライステートインバータ１３とでＭＯＳトランジスタが共用されている。また、フリップフロップ回路１０のスレーブラッチを構成するトライステートインバータ１４と、次段のフリップフロップ回路１１のマスターラッチを構成するトライステートインバータ１５とでＭＯＳトランジスタが共用されている。
【００４３】
このようにして、前段のフリップフロップ回路のスレーブラッチを構成するトライステートインバータと、前段のフリップフロップ回路に接続される次段のフリップフロップ回路のマスターラッチを構成するトライステートインバータとでＭＯＳトランジスタが共用されて、シフトレジスタが構成される。
【００４４】
以上のように、本実施形態によれば、例えば３段構成のシフトレジスタの場合、シフトレジスタを構成するフリップフロップ回路のＭＯＳトランジスタを従来例に比べ最大４個削減することができ、レイアウト面積を低減することができる。また、内部クロックノードに接続されるＭＯＳトランジスタの数を削減できることから、内部クロックノードに接続される負荷容量を小さくすることができ、クロック信号の遷移による消費電力を低減することができる。
【００４５】
なお、シフトレジスタの段数が多くなるほど、削減可能なＭＯＳトランジスタの数が多くなるので、レイアウト面積および消費電力の低減効果が大きくなる。
【００４６】
【発明の効果】
以上説明したように、本発明によれば、フリップフロップ回路を構成するマスターラッチに含まれるトライステートインバータとスレーブラッチに含まれるトライステートインバータとで、内部クロックノードに接続されるＭＯＳトランジスタを共有することで、ＭＯＳトランジスタの数を削減することができ、レイアウト面積を低減することができるとともに、内部クロックノードに接続される負荷容量を小さくすることができるので、クロック信号の遷移による消費電力を低減することができる。
【００４７】
また、かかるフリップフロップ回路を複数段縦続接続して、シフトレジスタを構成し、前段のフリップフロップ回路のスレーブラッチに含まれるトライステートインバータと、次段のフリップフロップ回路のマスターラッチに含まれるトライステートインバータとで、内部クロックノードに接続されるＭＯＳトランジスタを共有することで、ＭＯＳトランジスタの数を削減することができ、レイアウト面積を低減することができるとともに、内部クロックノードに接続される負荷容量を小さくすることができるので、クロック信号の遷移による消費電力を低減することができる。また、シフトレジスタの段数が多くなるほど、削減可能なＭＯＳトランジスタの数が多くなるので、レイアウト面積および消費電力の低減効果が大きくなる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るフリップフロップ回路の構成例を示す回路図
【図２】本発明の第２の実施形態に係るフリップフロップ回路の構成例を示す回路図
【図３】本発明の第３の実施形態に係るシフトレジスタの構成例を示す回路図
【図４】従来のＣＭＯＳスタティック型マスタースレーブ方式のフリップフロップ回路の構成例を示す回路図
【図５】一般的なシフトレジスタの構成を示す回路図
【符号の説明】
１　トライステートインバータ
２　トライステートインバータ
３　インバータ
４　トライステートインバータ
５　トライステートインバータ
６、７、８　インバータ
９、１０、１１　フリップフロップ回路
１２、１３、１４、１５　トライステートインバータ
５１　トライステートインバータ
５２　トライステートインバータ
５３　インバータ
５４　トライステートインバータ
５５　トライステートインバータ
５６　インバータ
５７　インバータ
５８　インバータ
５９、６０、６１　フリップフロップ回路
ＣＬＫ　クロックノード
Ｄ　入力ノード
Ｑ　出力ノード
ｃｋ　内部正転クロックノード
ｃｋｂ　内部反転クロックノード
ＤＡＴＡ　データ入力ノード
Ｑ１、Ｑ２、Ｑ３　データ（正転）出力ノード
ＮＱ１、ＮＱ２、ＮＱ３　データ反転出力ノード
ｎ１、ｎ２、ｎ３、ｎ４、ｎ５　ノード
【図１】
2004064557.tif 000003
【図２】
2004064557.tif 000004
【図３】
2004064557.tif 000005
【図４】
2004064557.tif 000006
【図５】
2004064557.tif 000007