(57)【要約】【課題】静止状態での定電流源の電流値を小さくするとともに、状態変更時のみ負荷電流を供給あるいは吸収するように動作する回路を付加することにより、大容量駆動能力、高速出力応答を可能にするとともに、低消費電力化を実現できるバッファ回路を提供すること。【解決手段】入力電圧をバッファして出力する演算増幅手段と、その入・出力電圧間に所定のオフセット電圧以上の電圧差がある時に演算増幅手段からの電流より大きな電流を出力する出力加速手段とにより、負荷を共通に駆動する。これにより、入力電圧の変化があったときに、入力電圧と出力電圧との差が所定のオフセット電圧以下になるまでは主に出力加速回路から負荷に電流を供給し、その後は演算増幅手段から入出力電圧が等しくなるように負荷に電流を供給する。【選択図】　　　　図１
2004140487.tif 000002
【特許請求の範囲】
【請求項１】
非反転入力端子に入力電圧が入力され、出力端子に出力される出力電圧を反転入力端子に帰還入力するように構成された演算増幅手段と、
前記入力電圧と前記出力電圧とが差動入力として入力され、その２入力に所定のオフセット電圧を超える差がある時に、前記演算増幅手段からの出力電流より大きな出力電流を前記出力端子に出力する出力加速手段とを、備えることを特徴とするバッファ回路。
【請求項２】
前記出力加速手段は、前記所定のオフセット電圧を有する差動増幅部と、電源電位と前記出力端子との間に接続され、前記差動増幅部の出力に応じてオンあるいはオフされるスイッチ部とを有することを特徴とする、請求項１記載のバッファ回路。
【請求項３】
前記差動増幅部は、前記入力電圧が前記出力電圧より第１オフセット電圧だけ高いときに第１出力を発生する第１差動増幅回路と、前記出力電圧が前記入力電圧より第２オフセット電圧だけ高いときに第２出力を発生する第２差動増幅回路を有し、
前記スイッチ部は、第１電源電位と前記出力端子との間に接続され、前記第１出力に応じてオンあるいはオフされる第１スイッチ回路と、前記出力端子と第２電源電位との間に接続され、前記第２出力に応じてオンあるいはオフされる第２スイッチ回路を有することを特徴とする、請求項２記載のバッファ回路。
【請求項４】
前記演算増幅手段は、第１電源電位から前記出力端子への電流が所定電流値に制限され、前記出力端子から第２電源電位への電流はスイッチ回路を介して流されるように形成されており、
前記出力加速手段は、前記所定のオフセット電圧を有する差動増幅部と、前記第１電源電位と前記出力端子との間に接続され、前記差動増幅部の出力に応じてオンあるいはオフされるスイッチ部とを有することを特徴とする、請求項２記載のバッファ回路。
【請求項５】
請求項１〜４に記載されるバッファ回路を複数個含んでいることを特徴とする、ドライバＩＣ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低消費電流型オペアンプを用いたバッファ回路、及びそのバッファ回路を多数備えているドライバＩＣに関する。
【０００２】
【従来の技術】
液晶表示装置（ＬＣＤ）や有機ＥＬ表示装置等のソースドライブ用のドライバＩＣには、オペアンプを用いたバッファ回路が使用されることが多い。このバッファ回路を用いたドライバＩＣでは、表示パネルサイズの拡大に伴い、大容量駆動能力、低消費電力化、高速出力応答が求められている。また、その出力電圧は、グランド電位から電源電位付近まで広範囲に制御できることが必要である。
【０００３】
図６は、従来のレール・ツー・レール（ｒａｉｌ−ｔｏ−ｒａｉｌ）型のオペアンプ５００の構成を示す図である（非特許文献１参照）。図７は、図６のオペアンプ５００の出力電圧Ｖｏｕｔをその反転入力端子（−）に直接接続して、バッファ回路を構成して、負荷コンデンサＣｏを駆動するようにしたものである。また、図８（ａ）、（ｂ）は、図７のバッファ回路における入力電圧・出力電圧の時間特性を示す図である。
【０００４】
図６において、５０１〜５１０はＭＯＳＦＥＴであり、ゲートに○印が付されているものはＰ型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）であり、それ以外がＮ型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）である。５１１〜５１４は、電流Ｉｓｓ１〜Ｉｓｓ４を流す定電流源である。また、Ｖｂ５１〜Ｖｂ５３は、バイアス電圧である。
【０００５】
この従来のバッファ回路においては、ＰＭＯＳとＮＭＯＳの両方のトランジスタを入力端に用いている。入力電圧Ｖｉｎｐがきわめて低いときは、ＮＭＯＳ５０１，５０２はカットオフし、電流Ｉｓｓ２も零になる。したがって、入力トランジスタは、ＰＭＯＳ５０９，５１０のみで動作する。また、入力電圧Ｖｉｎｐがきわめて高いときは、ＰＭＯＳ５０９，５１０はカットオフし、電流Ｉｓｓ１も零になる。したがって、入力トランジスタは、ＮＭＯＳ５０１，５０２のみで動作する。これ以外の領域の入力電圧Ｖｉｎｐの時には、ＰＭＯＳ５０９，５１０、ＮＭＯＳ５０１，５０２の両方の入力トランジスタが動作する。このように、従来のバッファ回路により、グランド電位Ｖｓｓから電源電位Ｖｄｄまでのフルレンジ（レール・ツー・レール）の入力電圧Ｖｉｎｐで駆動することができる。
【０００６】
【非特許文献１】
電子情報通信学会論文誌　２００１／５　Ｖｏｌ．Ｊ８４−Ｃ　Ｎｏ．５　Ｐ．３６４　図１５
【０００７】
【発明が解決しようとする課題】
従来のバッファ回路では、低消費電力化をはかるために、定電流源５１１〜５１４の電流値Ｉｓｓ１〜Ｉｓｓ４を小さくする必要がある。特に、携帯機器用等、電池を電源として用いる場合には、この低消費電力化が重要である。
【０００８】
しかし、従来のバッファ回路で負荷コンデンサＣｏを駆動する場合に、図８（ａ）、（ｂ）の入力電圧の時間特性図及び出力電圧の時間特性図に示されるように、入力電圧Ｖｉｎｐが電圧Ｖ１と電圧Ｖ２との間で矩形状に変化した場合に、出力電圧Ｖｏｕｔは電圧Ｖ１から電圧Ｖ２への立ち上がりにある時間Ｔ１を要し、また、電圧Ｖ２から電圧Ｖ１への立ち下がりにある時間Ｔ２を要する。この時間Ｔ１、Ｔ２は、負荷コンデンサＣｏの静電容量と定電流源５１４の電流値Ｉｓｓ４との比による傾きαに依存する。
【０００９】
負荷コンデンサＣｏの静電容量は、そのバッファが駆動する表示パネルによりその値が定まる。低消費電力化を図るために定電流源の電流値を小さくすると、バッファの駆動能力は制限されるから出力電圧の立ち上がり及び立ち下がりに時間を要し、高速に出力応答させることは困難である。また、定電流源の電流値を大きくすると高速出力応答を図ることができるが、常時大きな電流を流すから、消費電力が増大してしまう。したがって、低消費電力化と、大容量駆動能力、高速出力応答とは、相反する関係にあり、その両方を改善することは困難であった。
【００１０】
そこで、本発明は、静止状態での定電流源の電流値を小さくするとともに、状態変更時のみ負荷電流を供給あるいは吸収するように動作する回路を付加することにより、大容量駆動能力、高速出力応答を可能にするとともに、低消費電力化を実現できるバッファ回路を提供することを目的とする。また、このバッファ回路を多数備えているドライバＩＣを提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１記載のバッファ回路は、
非反転入力端子に入力電圧が入力され、出力端子に出力される出力電圧を反転入力端子に帰還入力するように構成された演算増幅手段と、
前記入力電圧と前記出力電圧とが差動入力として入力され、その２入力に所定のオフセット電圧を超える差がある時に、前記演算増幅手段からの出力電流より大きな出力電流を前記出力端子に出力する出力加速手段とを、備えることを特徴とする。
【００１２】
請求項２のバッファ回路は、請求項１記載のバッファ回路において、
前記出力加速手段は、前記所定のオフセット電圧を有する差動増幅部と、電源電位と前記出力端子との間に接続され、前記差動増幅部の出力に応じてオンあるいはオフされるスイッチ部とを有することを特徴とする。
【００１３】
請求項３のバッファ回路は、請求項２記載のバッファ回路において、
前記差動増幅部は、前記入力電圧が前記出力電圧より第１オフセット電圧だけ高いときに第１出力を発生する第１差動増幅回路と、前記出力電圧が前記入力電圧より第２オフセット電圧だけ高いときに第２出力を発生する第２差動増幅回路を有し、
前記スイッチ部は、第１電源電位と前記出力端子との間に接続され、前記第１出力に応じてオンあるいはオフされる第１スイッチ回路と、前記出力端子と第２電源電位との間に接続され、前記第２出力に応じてオンあるいはオフされる第２スイッチ回路を有することを特徴とする。
【００１４】
請求項４のバッファ回路は、請求項２記載のバッファ回路において、
前記演算増幅手段は、第１電源電位から前記出力端子への電流が所定電流値に制限され、前記出力端子から第２電源電位への電流はスイッチ回路を介して流されるように形成されており、
前記出力加速手段は、前記所定のオフセット電圧を有する差動増幅部と、前記第１電源電位と前記出力端子との間に接続され、前記差動増幅部の出力に応じてオンあるいはオフされるスイッチ部とを有することを特徴とする。
【００１５】
請求項５のドライバＩＣは、請求項１〜４に記載されるバッファ回路を複数個含んでいることを特徴とする。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明のバッファ回路及び、そのバッファ回路を備えたドライバＩＣの実施の形態について、説明する。
【００１７】
図１は、本発明の第１の実施の形態に係るバッファ回路の構成を示す図であり、図２はその入力電圧の変化に対する出力電圧の応答特性を示す図である。また、図３は、図１のバッファ回路の具体的な回路構成の例を示す図である。
【００１８】
図１において、演算増幅器（以下、オペアンプ）１００は、第１電源電位Ｖｄｄと第２電源電位（以下、グランド電位）Ｖｓｓ間の電圧により駆動される。そして、入力電圧Ｖｉｎｐが非反転入力端子（＋）に入力され、出力端子の出力電圧Ｖｏｕｔが直接に反転入力端子（−）に帰還されている。即ち、ボルテージ・フォロア接続されている。また、その出力電圧Ｖｏｕｔは負荷側に供給され、負荷を代表する負荷コンデンサＣｏを充電する。なお、入力電圧Ｖｉｎｐ及び出力電圧Ｖｏｕｔは、グランド電位に対するものである。
【００１９】
このオペアンプ１００は、複数の定電流源を含んでおり、その出力電流は定電流源の電流値に制限されて、出力電圧Ｖｏｕｔを立ち上げる場合（即ち、負荷コンデンサＣｏを充電する場合）にも、出力電圧Ｖｏｕｔを立ち下げる場合（即ち、負荷コンデンサＣｏを放電する場合）にも、小さい出力電流が出力される。また、このオペアンプ１００が、レール・ツー・レール型のものである場合には、その出力電流は、入力電圧Ｖｉｎｐに応じて出力電圧Ｖｏｕｔが第１電源電位Ｖｄｄあるいはグランド電位Ｖｓｓになるまで供給される。
【００２０】
出力加速回路（以下、エンハンサ−）２００は、エンハンサー立ち上がり側入力段回路２１０とエンハンサー立ち下がり側入力段回路２２０とエンハンサー出力段回路２３０とから構成される。
【００２１】
立ち上がり側入力段回路２１０は、所定のオフセット電圧ΔＶを有する差動増幅回路で構成され、その正（＋）入力側にＶｉｎＰが入力され、負（−）入力側に出力電圧Ｖｏｕｔが入力され、ＶｉｎＰが出力電圧Ｖｏｕｔよりオフセット電圧ΔＶを越えて大きいときに第１差動出力を出力する。また、立ち下がり側入力段回路２２０は、所定のオフセット電圧ΔＶ（立ち上がり側入力段回路２１０のオフセット電圧と同じでも良いし、異なった値でも良い）を有する差動増幅回路で構成され、その正（＋）入力側に出力電圧Ｖｏｕｔが入力され、負（−）入力側に入力電圧Ｖｉｎｐが入力され、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎｐよりオフセット電圧ΔＶを越えて大きいときに第２差動出力を出力する。
【００２２】
エンハンサー出力段回路２３０は、第１差動出力に応じてオンあるいはオフされる第１スイッチ２３１と、第２差動出力に応じてオンあるいはオフされる第２スイッチ２３２とが、第１電源電位Ｖｄｄとグランド電位Ｖｓｓ間に直列に接続されている。その直列接続点がオペアンプ１００の出力端子に接続され、負荷にオペアンプ１００からの出力電流より大きな出力電流を出力する。
【００２３】
この図１のバッファ回路の動作を、入力電圧Ｖｉｎｐの変化に対する出力電圧Ｖｏｕｔの応答特性を示す図２をも参照して、説明する。
【００２４】
図２の時点ｔ１以前においては、オペアンプ１００のボルテージ・フォロア動作により入力電圧Ｖｉｎｐと出力電圧Ｖｏｕｔとはともに低い電圧Ｖ１にある。この状態では、立ち上がり側入力段回路２１０、立ち下がり側入力段回路２２０は第１、第２差動出力を出力していないので、第１スイッチ２３１、第２スイッチ２３２ともオフしている。
【００２５】
時点ｔ１で、入力電圧Ｖｉｎｐがより高い電圧Ｖ２に変化すると、出力電圧Ｖｏｕｔも入力電圧Ｖｉｎｐに追随するように動作する。このとき、オペアンプ１００の出力電流は定電流源の電流値に制限され小さい電流値でしか出力されない。一方、立ち上がり側入力段回路２１０の２入力の電圧差はオフセット電圧ΔＶを越える（Ｖｉｎｐ−Ｖｏｕｔ＞ΔＶ）ので、第１差動出力が出力され第１スイッチ２３１がオンする。これにより、負荷コンデンサＣｏは第１電源電位Ｖｄｄから第１スイッチ２３１を通る電流により充電される。この第１電源電位Ｖｄｄからの充電電流は、オペアンプ１００からの出力電流に比べて大きいから、負荷コンデンサＣｏは立ち上がり側入力段回路２１０の２入力の電圧差がオフセット電圧ΔＶになるまで、図のように急速に充電される。
【００２６】
立ち上がり側入力段回路２１０の２入力の電圧差がオフセット電圧ΔＶになると、第１差動出力が出力されなくなり、第１スイッチ２３１はオフする。この後、オペアンプ１００のボルテージ・フォロア動作により、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎｐに等しくなるまで、負荷コンデンサＣｏが充電される。
【００２７】
入力電圧Ｖｉｎｐが時点ｔ１で電圧Ｖ１から電圧Ｖ２に変化してから、出力電圧Ｖｏｕｔが追随して電圧Ｖ２になるまでの時間Ｔは、電圧Ｖ１から電圧Ｖ２よりオフセット電圧ΔＶだけ低い電圧（Ｖ２−ΔＶ）に達するまでの時間と、それから電圧Ｖ２に達する時間との和になる。この時間Ｔは、オペアンプ１００のみにより、負荷コンデンサＣｏを充電する場合に比べて、著しく短い時間で済む。
【００２８】
また、時点ｔ２で、入力電圧Ｖｉｎｐが高い電圧Ｖ２から低い電圧Ｖ１に変化すると、出力電圧Ｖｏｕｔも入力電圧Ｖｉｎｐに追随するように動作する。このとき、立ち下がり側入力段回路２２０の２入力の電圧差はオフセット電圧ΔＶを越える（Ｖｏｕｔ−Ｖｉｎｐ＞ΔＶ）ので、第２差動出力が出力され第２スイッチ２３２がオンする。これにより、負荷コンデンサＣｏの電荷はグランド電位Ｖｓｓへ第２スイッチ２３２を通る電流により放電される。このグランド電位Ｖｓｓへの放電電流は、オペアンプ１００への放電電流に比べて大きいから、負荷コンデンサＣｏは立ち下がり側入力段回路２２０の２入力の電圧差がオフセット電圧ΔＶになるまで、図のように急速に放電される。
【００２９】
立ち下がり側入力段回路２２０の２入力の電圧差がオフセット電圧ΔＶになると、第２差動出力が出力されなくなり、第２スイッチ２３２はオフする。この後、オペアンプ１００のボルテージ・フォロア動作により、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎｐに等しくなるまで、負荷コンデンサＣｏが充電される。
【００３０】
入力電圧Ｖｉｎｐが時点ｔ２で電圧Ｖ２から電圧Ｖ１に変化してから、出力電圧Ｖｏｕｔが追随して電圧Ｖ１になるまでの時間Ｔは、やはり、オペアンプ１００のみにより、負荷コンデンサＣｏを放電する場合に比べて、著しく短い時間で済む。
【００３１】
図３は、図１のバッファ回路の具体的な回路構成の例を示す図である。オペアンプ１００は、レール・ツー・レール型のオペアンプであり、入力段回路１１０と出力段回路１４０とを有している。エンハンサー２００は、図１で示したものをさらに具体的回路で表したものである。この図３において、オペアンプ１００のＭＯＳＦＥＴ１１１〜１１５、ＭＯＳＦＥＴ１２１〜１２５、ＭＯＳＦＥＴ１３１，１３２、ＭＯＳＦＥＴ１４１〜１４２、及びエンハンサー２００のＭＯＳＦＥＴ２１１〜２１４、ＭＯＳＦＥＴ２１１〜２２４、ＭＯＳＦＥＴ２３１，２３２は、そのゲートに○印が付されているものはＰＭＯＳであり、それ以外がＮＭＯＳである。これは他の実施の形態でも同じである。また、コンデンサ１４３、１４４は発振防止用のものであるが、これもＭＯＳＦＥＴで構成される。
【００３２】
図３において、オペアンプ１００の入力段回路１１０において、ＦＥＴ１１１〜１１５で構成される差動増幅回路は、入力電圧Ｖｉｎｐが最も低い電圧（グランド電位Ｖｓｓ）から第１電源電位ＶｄｄよりＦＥＴのスレッショルド電圧を引いた電圧範囲まで動作する、低電圧側の差動増幅回路である。ＦＥＴ１２１〜１２５で構成される差動増幅回路は、入力電圧Ｖｉｎｐが最も高い電圧（第１電源電位Ｖｄｄ）からグランド電位ＶｓｓからＦＥＴのスレッショルド電圧だけ高い電圧範囲まで動作する、高電圧側の差動増幅回路である。Ｖｂ１，Ｖｂ２はそれぞれ所定のバイアス電圧である。したがって、これらの差動増幅回路は、定電流で動作する。また、ＦＥＴ１３１、ＦＥＴ１３２は、各差動増幅回路の折り返し動作用のＦＥＴである。
【００３３】
オペアンプ１００の出力段回路１４０において、ＰＭＯＳ１４１は高電圧側の差動増幅回路のＰＭＯＳ１２４とカレントミラーを構成しており、ＮＭＯＳ１４２は低電圧側の差動増幅回路のＮＭＯＳ１１４とカレントミラーを構成している。
【００３４】
このレール・ツー・レール型オペアンプ１００の各差動増幅回路の電流は静的消費電流を低減するために小さい電流値に抑えており、また、出力段のＰＭＯＳ１４１、ＮＭＯＳ１４２は差動増幅回路のＰＭＯＳ１２４、ＮＭＯＳ１１４とカレントミラーを構成しているから、やはり、その電流は小さい電流値に抑えられる。
【００３５】
このオペアンプ１００は、第１電源電位Ｖｄｄからグランド電位Ｖｓｓの全範囲で動作し、また、動作電流を低減しているから、低消費電力化が達成されている。しかし、その一方で出力段の電流も低減しているから、負荷駆動能力が減少し、スルーレートの低下が生じている。
【００３６】
エンハンサー２００が、オペアンプ１００のスルーレート低下を補うために付加されており、その機能は、図１，図２で説明したとおりである。その具体的な構成として、立ち上がり側入力段回路２１０は、ＭＯＳＦＥＴ２１１〜２１４からなる差動増幅回路により構成されており、ＮＭＯＳ２１２のゲートに印加される入力電圧ＶｉｎｐがＮＭＯＳ２１３のゲートに印加される出力電圧Ｖｏｕｔより所定のオフセット電圧ΔＶだけ大きい時に、ＮＭＯＳ２１２が動作するようにオフセット電圧ΔＶを持たせている。
【００３７】
このオフセット電圧ΔＶは、例えば電源電圧が５ｖの時に０．１ｖ〜０．２ｖ程度に設定することがよい。その設定の方法としては、差動トランジスタを構成するＮＭＯＳ２１２とＮＭＯＳ２１３とを、ＮＭＯＳ２１２を１個のトランジスタ素子とし、ＮＭＯＳ２１３を４個のトランジスタ素子の並列接続体とするなどそれらのトランジスタ素子数に差を持たせる。一般的には、そのオフセット電圧ΔＶを持たせるには、ＮＭＯＳ２１２とＮＭＯＳ２１３とをミスマッチングさせれば良いから、トランジスタ素子数を異ならせるほか、トランジスタ素子の寸法を異ならせたり、一方側に抵抗を挿入するなどの方法を採用することができる。
【００３８】
立ち下がり側入力段回路２２０は、ＭＯＳＦＥＴ２２１〜２２４からなる差動増幅回路により構成されており、ＰＭＯＳ２２２のゲートに印加される入力電圧ＶｉｎｐがＰＭＯＳ２２３のゲートに印加される出力電圧Ｖｏｕｔより所定のオフセット電圧ΔＶだけ小さい時に、ＰＭＯＳ２２２が動作するようにオフセット電圧ΔＶを持たせている。
【００３９】
出力段回路２３０は、第１スイッチであるＰＭＯＳ２３１が立ち上がり側入力段回路２１０からの第１差動出力によりオン動作され、また第２スイッチであるＮＭＯＳ２３２が立ち下がり側入力段回路２２０からの第２差動出力によりオン動作される。
【００４０】
エンハンサー２００の動作を、図３を参照して改めて説明すると、まず、入力電圧Ｖｉｎｐと出力電圧Ｖｏｕｔとが等しく、例えばグランド電位Ｖｓｓにある状態では、ＮＭＯＳ２１２、ＮＭＯＳ２１３ともオフ状態にある。
【００４１】
ここで、入力電圧Ｖｉｎｐがグランド電位Ｖｓｓから第１電源電位Ｖｄｄまで変化した場合を考えると、立ち上がり側入力段回路２１０では入力電圧Ｖｉｎｐが出力電圧Ｖｏｕｔに対してオフセット電圧ΔＶ以上高くなるから、ＮＭＯＳ２１２はオン状態となりＰＭＯＳ２１４のドレイン電位は第１電源電位Ｖｄｄから低下する。その結果、ＰＭＯＳ２３１がオンし、第１電源電位ＶｄｄからＰＭＯＳ２３１を通った電流により負荷コンデンサＣｏは短時間で充電されることで出力電圧Ｖｏｕｔはパルス的に応答し急速に上昇する。
【００４２】
出力電圧Ｖｏｕｔが入力電圧Ｖｉｎｐよりオフセット電圧ΔＶだけ低い電圧に達した時点でＮＭＯＳ２１２はオフとなり、これに伴って、ＰＭＯＳ２３１もオフとなる。この時点で、入力電圧Ｖｉｎｐと出力電圧Ｖｏｕｔの電圧差はオフセット電圧ΔＶであり、この電圧差を出力段回路１４０のＰＭＯＳ１４１を通る一定電流で負荷コンデンサＣｏを充電し、出力電圧Ｖｏｕｔは直線的な応答で入力電圧Ｖｉｎｐに達する。
【００４３】
また、入力電圧Ｖｉｎｐが第１電源電位Ｖｄｄからグランド電位Ｖｓｓへ変化した場合も、立ち下がり側入力段回路２２０及び出力段回路２３０により同様の動作を行う。
【００４４】
実験データによると、負荷コンデンサＣｏが１４７μＦで、入力電圧Ｖｉｎｐを０．１ｖから４．９ｖまで変化させた場合に、出力電圧Ｖｏｕｔは４μｓ以内で応答した。この時の回路静止電流は７μＡであり、今後さらなる低消費化も可能である。この回路は、４５μｍ×２５μｍのサイズであり、小型化が求められるＴＦＴ−ＬＣＤ用などのバッファ回路として有効である。
【００４５】
以上のように、オペアンプ１００の出力電流が、出力電圧Ｖｏｕｔの立ち上がり側と立ち下がり側の双方で小さい電流値に制限される場合に、入力電圧Ｖｉｎｐの変化に高速に応答して出力電圧Ｖｏｕｔを発生するとともに、全体としての消費電力を低減することができる。このバッファ回路を数百個程度設けてドライバＩＣを構成することにより、低消費電力で、大容量駆動能力を持ち、高速応答できる、表示装置用ソースドライブ用などのドライバＩＣを実現することができる。
【００４６】
図４は、本発明の第２の実施の形態に係るバッファ回路の構成を示す図である。この図４の第２の実施の形態では、ボルテージ・フォロア接続されたオペアンプ３００は、出力電圧Ｖｏｕｔの立ち上がり側に対しては制限された大きさの定電流の出力電流を出力し、出力電圧Ｖｏｕｔの立ち下がり側に対してはスイッチ回路により実質的に制限されない電流を流すように構成されている。エンハンサー３２０は、このオペアンプ３００の構成に対応して、出力電圧Ｖｏｕｔの立ち上がり側に対してのみ、出力を加速するように構成されている。
【００４７】
図４において、オペアンプ３００は、ＭＯＳＦＥＴ３０１〜３０５からなる差動増幅回路と、ＭＯＳＦＥＴ３１１、３１２からなる出力部とを備え、非反転入力端子に入力電圧Ｖｉｎｐが入力されるとともに、反転入力端子に出力電圧Ｖｏｕｔが帰還入力されている。ＰＭＯＳ３０１とＰＭＯＳ３１１はそのゲートに一定バイアス電圧Ｖｂ３が印加されて、定電流源として動作する。また、ＮＭＯＳ３０５とＮＭＯＳ３０４とは、カレントミラー構成とされている。
【００４８】
エンハンサー３２０は、ＮＭＯＳ３２２，３２３、定電流源３２１，３２４からなるオフセット電圧ΔＶを有する差動増幅回路と、ＰＭＯＳ３３１からなるスイッチ回路とを備えている。この差動増幅回路は、ＮＭＯＳ３２２のゲートに印加される入力電圧ＶｉｎｐがＮＭＯＳ３２３のゲートに印加される出力電圧Ｖｏｕｔより所定のオフセット電圧ΔＶだけ大きい時に、ＮＭＯＳ３２２が動作するようにオフセット電圧ΔＶを持たせている。
【００４９】
この図４のバッファ回路において、静止状態での電流を低い値に設定することにより、入力電圧Ｖｉｎｐと出力電圧Ｖｏｕｔが等しい定常状態での、消費電力を低減している。入力電圧Ｖｉｎｐが定常状態からオフセット電圧ΔＶ以上の電圧分上昇した場合を想定すると、ＰＭＯＳ３１１から供給できる電流は小さい低電流であるので、これによる負荷コンデンサＣｏの急速な充電はできない。
【００５０】
一方、エンハンサー３２０において、入力電圧Ｖｉｎｐが出力電圧Ｖｏｕｔよりオフセット電圧ΔＶ以上大きいとＮＭＯＳ３２２がオン状態になりそのドレイン電位が低下し、ＰＭＯＳ３３１がオン状態になる。
【００５１】
これにより、負荷コンデンサＣｏはＰＭＯＳ３３１を通して流れる大きな電流により、急速に充電される。この急速充電は、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎｐよりオフセット電圧ΔＶだけ低い電圧になった時点で終了する。その後は、ＰＭＯＳ３１１からの定電流により、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎｐに等しくなるように、その駆動能力に応じて、負荷コンデンサＣｏを充電する。負荷コンデンサＣｏの充電が終了すると、定常状態になる。
【００５２】
この定常状態から、入力電圧Ｖｉｎｐが低下した場合には、ＮＭＯＳ３１２がオン状態になり、負荷コンデンサＣｏの電荷を急速に放電して、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎｐに等しくなるように動作する。したがって、エンハンサー３２０の加速がなくても、高速応答が行われる。
【００５３】
図５は、本発明の第３の実施の形態に係るバッファ回路の構成を示す図である。この図５の第３の実施の形態では、ボルテージ・フォロア接続されたオペアンプ４００は、出力電圧Ｖｏｕｔの立ち下がり側に対しては制限された大きさの定電流の出力電流を出力し、出力電圧Ｖｏｕｔの立ち上がり側に対してはスイッチ回路により実質的に制限されない電流を流すように構成されている。エンハンサー４２０は、このオペアンプ４００の構成に対応して、出力電圧Ｖｏｕｔの立ち下がり側に対してのみ、出力を加速するように構成されている。したがって、図５のバッファ回路は、図３のバッファ回路と対比すると、立ち上がり側と立ち下がり側とが互いに逆の関係になっている。
【００５４】
図５において、オペアンプ４００は、ＭＯＳＦＥＴ４０１〜４０５からなる差動増幅回路と、ＭＯＳＦＥＴ４１１、４１２からなる出力部とを備え、非反転入力端子に入力電圧Ｖｉｎｐが入力されるとともに、反転入力端子に出力電圧Ｖｏｕｔが帰還入力されている。ＮＭＯＳ４０１とＮＭＯＳ４１１はそのゲートに一定バイアス電圧Ｖｂ４が印加されて、定電流源として動作する。また、ＰＭＯＳ４０５とＰＭＯＳ４０４とは、カレントミラー構成とされている。
【００５５】
エンハンサー４２０は、ＰＭＯＳ４２２，４２３、定電流源４２１，４２４からなるオフセット電圧ΔＶを有する差動増幅回路と、ＮＭＯＳ４３１からなるスイッチ回路とを備えている。この差動増幅回路は、ＰＭＯＳ４２２のゲートに印加される入力電圧ＶｉｎｐがＰＭＯＳ４２３のゲートに印加される出力電圧Ｖｏｕｔより所定のオフセット電圧ΔＶだけ小さい時に、ＰＭＯＳ４２２が動作するようにオフセット電圧ΔＶを持たせている。
【００５６】
この図５のバッファ回路においても、図４のバッファ回路とは、立ち上がり側と立ち下がり側とが互いに逆の関係になっているだけで、同様に動作し、同じ効果を得ることができる。
【００５７】
したがって、図４，図５の第２，第３の実施の形態では、やはり、入力電圧Ｖｉｎｐの変化に高速に応答して出力電圧Ｖｏｕｔを発生するとともに、全体としての消費電力を低減することができる。また、オペアンプ３００，４００の出力電流が、出力電圧の立ち上がり側あるいは立ち下がり側のどちらかが小さい電流値に制限される場合にも、その出力電流の制限される側の出力を加速することができる。
【００５８】
【発明の効果】
ボルテージ・フォロア接続され、入力電圧をバッファして出力電圧を出力する演算増幅手段と、その入力電圧と出力電圧との間に所定のオフセット電圧以上の電圧差がある時に演算増幅手段からの電流より大きな電流を出力する出力加速手段とにより、負荷を共通に駆動する。これにより、入力電圧の変化があったときに、入力電圧と出力電圧との差が所定のオフセット電圧以下になるまでは主に出力加速回路から負荷に電流を供給し、その後は演算増幅手段から入出力電圧が等しくなるように負荷に電流を供給する。したがって、入力電圧の変化に高速に応答して出力電圧を発生するとともに、全体としての消費電力を低減することができる。
【００５９】
また、演算増幅器の出力電流が、出力電圧の立ち上がり側と立ち下がり側の双方で小さい電流値に制限される場合、及び立ち上がり側あるいは立ち下がり側のどちらかのみが小さい電流値に制限される場合、のいずれの場合にも、その出力電流の制限される側の出力を加速することができる。
【００６０】
さらに、本発明のバッファ回路を複数（例えば、数百個）設けてドライバＩＣを構成することにより、低消費電力で、大容量駆動能力を持ち、高速応答できる、表示装置用ソースドライブ用などのドライバＩＣを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るバッファ回路の構成を示す図。
【図２】図１の入力電圧の変化に対する出力電圧の応答特性を示す図。
【図３】図１のバッファ回路の具体的な回路構成の例を示す図。
【図４】本発明の第２の実施の形態に係るバッファ回路の構成を示す図。
【図５】本発明の第３の実施の形態に係るバッファ回路の構成を示す図。
【図６】従来のレール・ツー・レール型のオペアンプの構成を示す図。
【図７】図６のオペアンプを用いてバッファ回路を構成した図。
【図８】図７のバッファ回路における入力電圧・出力電圧の時間特性を示す図。
【符号の説明】
１００　オペアンプ（演算増幅器）
１１０　入力段回路
１４０　出力段回路
２００　エンハンサー（出力加速回路）
２１０　立ち上がり側入力段回路
２２０　立ち下がり側入力段回路
２３０　出力段回路
２３１　第１スイッチ
２３２　第２スイッチ
Ｖｄｄ　第１電源電位
Ｖｓｓ　グランド電位（第２電源電位）
Ｖｉｎｐ　入力電圧
Ｖｏｕｔ　出力電圧
Ｃｏ　負荷コンデンサ
３００、４００　オペアンプ
３２０、４２０　エンハンサー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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