(57)【要約】【課題】配線の長さを短くできリピータの数を少なくできる半導体集積回路を提供する。【解決手段】回路ブロックを有する半導体集積回路の配置配線データを生成する際に、配置配線データの仮想平面上に仮想空領域を配置し、回路ブロックのネットデータに基づいて仮想空領域を除いた仮想平面上に回路ブロックの仮想回路ブロックを配置配線する。次に、回路ブロックを用いて半導体集積回路のネットデータを生成し、これに基づいて仮想平面上に仮想回路ブロックと仮想空領域を配置する。仮想空領域を経由する仮想配線を配置し、仮想空領域に仮想リピータを配置し、仮想リピータと仮想配線を接続する。【選択図】　　　図７
2004047803.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に配置され、リピータを配置可能な空領域を内部に配置する機能回路を有することを特徴とする回路ブロック。
【請求項２】
前記機能回路がメモリアレイを有し、
前記メモリアレイがワード線で直列接続される単位バイトのメモリセルとシャントセルを有し、
前記メモリセルがスイッチングトランジスタを有し、
前記シャントセルが、前記スイッチングトランジスタの基板電位に電位が等しい前記半導体基板を接地電位に接続可能な基板コンタクト部を有し、前記空領域を内部に配置することを特徴とする請求項１に記載の回路ブロック。
【請求項３】
前記機能回路がメモリアレイを有し、
前記メモリアレイがワード線で直列接続される単位バイトのメモリセルとシャントセルを有し、
前記シャントセルが、前記ワード線に接続するアンプを有し、前記空領域を内部に配置することを特徴とする請求項１に記載の回路ブロック。
【請求項４】
前記機能回路がデコーダと前記デコーダの両サイドにメモリアレイを有し、
前記デコーダが、前記空領域を内部に配置することを特徴とする請求項１に記載の回路ブロック。
【請求項５】
半導体基板と、
前記半導体基板上に配置されるリピータと、
前記半導体基板上に配置され、前記リピータの周囲に配置される機能回路を有することを特徴とする回路ブロック。
【請求項６】
前記機能回路がメモリアレイを有し、
前記メモリアレイがワード線で直列接続される単位バイトのメモリセルとシャントセルを有し、
前記メモリセルがスイッチングトランジスタを有し、
前記シャントセルが、前記スイッチングトランジスタの基板電位に電位が等しい前記半導体基板を接地電位に接続可能な基板コンタクト部を有し、前記リピータの周囲に配置されることを特徴とする請求項５に記載の回路ブロック。
【請求項７】
前記機能回路がメモリアレイを有し、
前記メモリアレイがワード線で直列接続される単位バイトのメモリセルとシャントセルを有し、
前記シャントセルが、前記ワード線に接続するアンプを有し、前記リピータの周囲に配置されることを特徴とする請求項５に記載の回路ブロック。
【請求項８】
前記機能回路がデコーダと前記デコーダの両サイドにメモリアレイを有し、
前記デコーダが、前記リピータの周囲に配置されることを特徴とする請求項５に記載の回路ブロック。
【請求項９】
回路ブロックのネットデータに基づいて構成される回路ブロックの配置配線の設計データであって、
仮想平面を構成する平面データ構造と、
仮想リピータを配置可能な空領域を除いた前記仮想平面上に、前記ネットデータに基づいて配置された仮想機能回路を構成する機能回路データ構造を有することを特徴とするコンピュータが認識可能な回路ブロックの配置配線の設計データ。
【請求項１０】
回路ブロックのネットデータに基づいて構成される回路ブロックの配置配線の設計データであって、
仮想平面を構成する平面データ構造と、
前記仮想平面上に配置される仮想リピータを構成するリピータデータ構造と、前記ネットデータに基づいて前記仮想平面上に配置され、前記仮想リピータの周囲に配置される仮想機能回路を構成する機能回路データ構造を有することを特徴とするコンピュータが認識可能な回路ブロックの配置配線の設計データ。
【請求項１１】
半導体基板と、
前記半導体基板上に配置されるリピータと、
前記半導体基板上に配置され、前記リピータの周囲に配置される回路ブロックと、
前記半導体基板上に配置され、前記回路ブロックの外部に配置される第１の外部回路と、
一端が前記リピータの第１の信号端子に接続し、他端が前記第１の外部回路に接続する第１の配線を有することを特徴とする半導体集積回路。
【請求項１２】
前記半導体基板上に配置され、前記回路ブロックと前記第１の外部回路の外部に配置される第２の外部回路と、
一端が前記リピータの第２の信号端子に接続し、他端が前記第２の外部回路に接続する第２の配線をさらに有することを特徴とする請求項１１に記載の半導体集積回路。
【請求項１３】
前記半導体基板上方で内部の機能回路の外周に配置され、前記第１の配線と立体交差し、電力を前記機能回路に供給可能な電源ラインを、前記回路ブロックがさらに有することを特徴とする請求項１１又は請求項１２に記載の半導体集積回路。
【請求項１４】
半導体集積回路のネットデータに基づいて構成される半導体集積回路の配置配線の設計データであって、
仮想平面を構成する平面データ構造と、
前記仮想平面上に配置される仮想リピータを構成するリピータデータ構造と、前記ネットデータに基づいて前記仮想平面上に配置され、前記仮想リピータの周囲に配置される仮想回路ブロックを構成する回路ブロックデータ構造と、
前記ネットデータに基づいて前記仮想平面上に配置され、前記仮想回路ブロックの外部に配置される第１の仮想外部回路を構成する第１の仮想外部回路データ構造と、
前記ネットデータに基づいて、一端が前記仮想リピータの第１の信号端子に接続し、他端が前記第１の仮想外部回路に接続する第１の仮想配線を構成する第１の仮想配線データ構造を有することを特徴とするコンピュータが認識可能な半導体集積回路の配置配線の設計データ。
【請求項１５】
前記ネットデータに基づいて前記仮想平面上に配置され、前記仮想回路ブロックと前記第１の仮想外部回路の外部に配置される第２の仮想外部回路を構成する第２の仮想外部回路データ構造と、
前記ネットデータに基づいて、一端が前記仮想リピータの第２の信号端子に接続し、他端が前記第２の仮想外部回路に接続する第２の仮想配線を構成する第２の仮想配線データ構造をさらに有することを特徴とする請求項１４に記載のコンピュータが認識可能な半導体集積回路の配置配線の設計データ。
【請求項１６】
前記仮想回路ブロックが、前記仮想平面上方で内部の機能回路の外周に配置され、前記第１の仮想配線と立体交差し、電力を前記機能回路に供給可能な仮想電源ラインをさらに有することを特徴とする請求項１４又は請求項１５に記載のコンピュータが認識可能な半導体集積回路の配置配線の設計データ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、回路ブロックを用いて構成される半導体集積回路の配置配線の設計方法に関する。
【０００２】
【従来の技術】
従来の半導体集積回路は、図２１に示すように、半導体基板３０１上に回路ブロック３０２乃至３０５が配置されている。回路ブロック３０５から回路ブロック３０４に信号を送信するために、回路ブロック３０４と３０５の間に配線３０９乃至３１１が接続される。
【０００３】
近年、回路ブロックが有する回路は大規模化する傾向にあり、回路ブロック３０２が大規模な回路を有すると、回路ブロック３０２は大面積を必要とし、回路ブロック３０４と３０５の距離が大きくなる。これに伴い、配線３０９乃至３１１の長さも長くなる。このために、これらの配線３０９乃至３１１における信号の遅延と減衰を改善することが必要になり、配線３０９乃至３１１の間にリピータ３０７と３０８が設けられている。
【０００４】
リピータ３０７と３０８はトランジスタを有するので、リピータ３０７と３０８を配置するには半導体基板３０１上に一定面積以上の領域が必要である。このような領域は、回路ブロック３０２乃至３０５の内部には設けられていない。これは、高集積化を目的として回路ブロックが設計されているからである。そこで、リピータ３０７と３０８は、回路ブロック３０２乃至３０５相互の間の領域に配置されている。リピータ３０７と３０８のこの配置により、図２１に示すように、配線３０９乃至３１１は、回路ブロック３０２を迂回するように配置されている。この迂回により、配線３０９乃至３１１は一層長くなる。配線が長くなるために、配線３０９乃至３１１に接続されるリピータ３０７と３０８の個数を増やさなければならない。
【０００５】
【発明が解決しようとする課題】
本発明は、上記問題に鑑みて為されたものであり、その目的とするところは、半導体集積回路において、配線の長さを短くできリピータの数を少なくできる回路ブロックを提供することにある。
【０００６】
本発明の目的とするところは、回路ブロックを用いて構成される半導体集積回路において、配線の長さを短くできリピータの数を少なくできる半導体集積回路を提供することにある。
【０００７】
本発明の目的とするところは、回路ブロックを用いて構成される半導体集積回路において、配線の長さを短くできリピータの数を少なくできるコンピュータが認識可能な回路ブロックの配置配線の設計データを提供することにある。
【０００８】
本発明の目的とするところは、回路ブロックを用いて構成される半導体集積回路において、配線の長さを短くできリピータの数を少なくできるコンピュータが認識可能な半導体集積回路の配置配線の設計データを提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の特徴は、半導体基板と、この半導体基板上に配置されリピータを配置可能な空領域を内部に配置する機能回路を有する回路ブロックにある。
【００１０】
本発明の第２の特徴は、半導体基板と、この半導体基板上に配置されるリピータと、半導体基板上に配置されリピータの周囲に配置される機能回路を有する回路ブロックにある。
【００１１】
本発明の第３の特徴は、回路ブロックのネットデータに基づいて構成される回路ブロックの配置配線の設計データであって、仮想平面を構成する平面データ構造と、仮想リピータを配置可能な空領域を除いた仮想平面上にネットデータに基づいて配置された仮想機能回路を構成する機能回路データ構造を有するコンピュータが認識可能な回路ブロックの配置配線の設計データにある。
【００１２】
本発明の第４の特徴は、回路ブロックのネットデータに基づいて構成される回路ブロックの配置配線の設計データであって、仮想平面を構成する平面データ構造と、この仮想平面上に配置される仮想リピータを構成するリピータデータ構造と、このネットデータに基づいて仮想平面上に配置され仮想リピータの周囲に配置される仮想機能回路を構成する機能回路データ構造を有するコンピュータが認識可能な回路ブロックの配置配線の設計データにある。
【００１３】
本発明の第５の特徴は、半導体基板と、この半導体基板上に配置されるリピータと、半導体基板上に配置されリピータの周囲に配置される回路ブロックと、半導体基板上に配置され回路ブロックの外部に配置される第１の外部回路と、一端がリピータの第１の信号端子に接続し他端が第１の外部回路に接続する第１の配線を有する半導体集積回路にある。
【００１４】
本発明の第６の特徴は、半導体集積回路のネットデータに基づいて構成される半導体集積回路の配置配線の設計データであって、仮想平面を構成する平面データ構造と、この仮想平面上に配置される仮想リピータを構成するリピータデータ構造と、ネットデータに基づいて仮想平面上に配置され仮想リピータの周囲に配置される仮想回路ブロックを構成する回路ブロックデータ構造と、ネットデータに基づいて仮想平面上に配置され仮想回路ブロックの外部に配置される第１の仮想外部回路を構成する第１の仮想外部回路データ構造と、ネットデータに基づいて一端が仮想リピータの第１の信号端子に接続し他端が第１の仮想外部回路に接続する第１の仮想配線を構成する第１の仮想配線データ構造を有するコンピュータが認識可能な半導体集積回路の配置配線の設計データにある。
【００１５】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態と実施例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また図面相互間においても互いの寸法の関係や比率の異なる部分が含まれるのはもちろんである。
【００１６】
（半導体装置の設計装置１）
実施の形態に係る半導体装置の設計装置１は、図１に示すように、空領域を有する回路ブロックの設計部２と、空領域を有する回路ブロックを用いた半導体集積回路の設計部３と、従来の回路ブロックライブラリー記録部４と、空領域を有する回路ブロックライブラリー記録部５と、半導体集積回路のデータ記録部６と、バスライン７を有している。空領域を有する回路ブロックの設計部２は、従来の回路ブロックライブラリー記録部４に記録された回路ブロックのネットデータに基づいて、空領域を有する回路ブロックの配置配線を設計し、この配置配線データを空領域を有する回路ブロックライブラリー記録部５に記録する。空領域を有する回路ブロックを用いた半導体集積回路の設計部３は、この配置配線データを空領域を有する回路ブロックライブラリー記録部５に記録された回路ブロックの配置配線データに基づいて、半導体集積回路の配置配線を設計し、この配置配線データを半導体集積回路のデータ記録部６に記録する。バスライン７は、空領域を有する回路ブロックの設計部２と、空領域を有する回路ブロックを用いた半導体集積回路の設計部３と、従来の回路ブロックライブラリー記録部４と、空領域を有する回路ブロックライブラリー記録部５と、半導体集積回路のデータ記録部６に接続している。回路ブロックと半導体集積回路のネットデータと配置配線データは、バスライン７を介して送受信ができる。
【００１７】
（空領域を有する回路ブロックの設計部２）
空領域を有する回路ブロックの設計部２は、図２に示すように、回路ブロックのネットデータの生成入力部８と、リピータの段数駆動力の設定部１３と、空領域の配置部１５と、回路ブロックの空領域外への配置配線部１７と、空領域を有する回路ブロックライブラリーへの登録部１８を有する。
【００１８】
回路ブロックのネットデータの生成入力部８は、新規に回路ブロックのネットデータを生成する。又は、回路ブロックのネットデータの生成入力部８は、既存の回路ブロックのネットデータを従来の回路ブロックライブラリー記録部４から入力する。回路ブロックのネットデータの生成入力部８は、回路ブロックの仕様入力部９と、回路ブロックのシステム設計部１０と、回路ブロックの論理設計部１１と、回路ブロックのネットデータ入力部１２を有する。回路ブロックの仕様入力部９は、新規に回路ブロックのネットデータを作成する場合に、その回路ブロックの仕様を入力する。回路ブロックのシステム設計部１０は、新規に回路ブロックのネットデータを作成する場合に、新規に回路ブロックのネットデータを作成する場合に、その回路ブロックのシステムを設計する。回路ブロックの論理設計部１１は、新規に回路ブロックのネットデータを作成する場合に、その回路ブロックのネットデータを設計する。回路ブロックのネットデータ入力部１２は、既存の回路ブロックのネットデータを従来の回路ブロックライブラリー記録部４から入力する。
【００１９】
リピータの段数駆動力の設定部１３は、回路ブロックのネットデータに基づいて、配線の方向にごとにリピータを配置する個数と、必要な配線の長さからリピータの駆動力と、半導体基板上で必要なリピータの面積を設定する。リピータの段数駆動力の設定部１３は、回路ブロックの大きさ等の概算部１４を有する。回路ブロックの大きさ等の概算部１４は、回路ブロックのネットデータに基づいて、半導体基板上の回路ブロックの大きさ、面積等を概算する。
【００２０】
空領域の配置部１５は、回路ブロックのネットデータに基づいて構成される回路ブロックの配置配線の設計データの仮想平面上に、設定されたリピータの段数と駆動力によって空領域を配置する。空領域の配置部１５は、リピータ配置部１６を有する。リピータ配置部１６は、仮想平面上に、空領域を配置する代わりにリピータを配置する。
【００２１】
回路ブロックの空領域外への配置配線部１７は、空領域を除いた仮想平面上に、回路ブロックのネットデータに基づいて、回路ブロックの配置配線を行う。
【００２２】
空領域を有する回路ブロックライブラリーへの登録部１８は、配置配線された空領域を有する回路ブロックの配置配線データを、空領域を有する回路ブロックライブラリーへ登録する。
【００２３】
（空領域を有する回路ブロックを用いた半導体集積回路の設計部３）
空領域を有する回路ブロックを用いた半導体集積回路の設計部３は、図３に示すように、半導体装置の仕様入力部２１と、半導体集積回路のシステム設計部２２と、半導体集積回路の論理設計部２３と、半導体集積回路の配置配線部２４を有する。半導体装置の仕様入力部２１は、半導体装置の仕様を入力する。半導体集積回路のシステム設計部２２は、半導体装置の仕様に基づいて、半導体装置が有する半導体集積回路のシステム設計を行う。半導体集積回路の論理設計部２３は、システム設計に基づいて、空領域を有する回路ブロックのシステム設計あるいはネットデータを用いて、半導体集積回路のネットデータを生成させる。
【００２４】
半導体集積回路の配置配線部２４は、半導体集積回路のネットデータに基づいて、空領域を有する回路ブロックを配置し、空領域にリピータを配置し、リピータを経由して配線する。半導体集積回路の配置配線部２４は、空領域を有する回路ブロック配置部２５と、空領域を経由させる配線の配線部２６と、空領域へのリピータ配置部２７と、リピータと配線の接続部２８を有する。空領域を有する回路ブロック配置部２５は、半導体集積回路のネットデータに基づいて構成される半導体集積回路の配置配線の設計データにおいて、仮想平面上に、空領域を有する仮想回路ブロックを配置する。空領域を経由させる配線の配線部２６は、仮想平面上に、空領域を経由させる仮想配線を配置する。空領域へのリピータ配置部２７は、仮想配線が経由する空領域に仮想リピータを配置する。リピータと配線の接続部２８は、配置された仮想リピータと仮想配線を接続する。
【００２５】
（半導体装置の製造方法）
実施の形態の半導体装置の製造方法は、図４に示すように、ステップＳ１において、空領域を有する回路ブロックの設計部２で、空領域を有する回路ブロックの設計を行い、空領域を有する回路ブロックの配置配線の設計データを作成する。そして、空領域を有する回路ブロックの配置配線の設計データを有する、空領域を有する回路ブロックライブラリー３１を生成する。
【００２６】
ステップＳ２において、空領域を有する回路ブロックを用いた半導体集積回路の設計部３で、空領域を有する回路ブロックを有する半導体集積回路の設計を行い、空領域を有する回路ブロックライブラリー３１に基づいて、空領域を有する回路ブロックを有する半導体集積回路の配置配線の設計データを作成する。なお、回路ブロックライブラリー３１は、必ずしも必要ではない。すなわち、空領域を有する回路ブロックの配置配線の設計データは、回路ブロックライブラリー３１に記録されることなく、この空領域を有する回路ブロックの配置配線の設計データに基づいて、半導体集積回路の配置配線の設計データを作成してもよい。
【００２７】
ステップＳ３において、空領域を有する回路ブロックを有する半導体集積回路の配置配線の設計データにもとづいて、半導体装置のマスクパターンを作製する。
【００２８】
ステップＳ４において、作製したマスクパターンを用いて半導体基板を加工する。
【００２９】
（ステップＳ１の空領域を有する回路ブロックの設計）
ステップＳ１の空領域を有する回路ブロックの設計では、図５に示すように、まず、ステップＳ１１において、回路ブロックのネットデータの生成入力部８で、新規に回路ブロックのネットデータが生成される。又は、既存の回路ブロックのネットデータが従来の回路ブロックライブラリー記録部４から入力される。ステップＳ１１は、ステップＳ１２乃至Ｓ１４を有している。ステップＳ１２において、回路ブロックの仕様入力部９と回路ブロックのシステム設計部１０で、回路ブロックの仕様を入力しシステム設計をする。ステップＳ１３において、回路ブロックの論理設計部１１で、回路ブロックを論理設計し、回路ブロックのネットデータを生成させる。また、ステップＳ１２とＳ１３を実行する代わりにステップＳ１４を実行しても良い。ステップＳ１４において、回路ブロックのネットデータ入力部１２で、従来の回路ブロックのライブラリーからネットデータを入力する。
【００３０】
次に、ステップＳ１５において、リピータの段数駆動力の設定部１３で、配線が回路ブロックを通過し横断する際に接続することが必要なリピータの個数と駆動力を設定する。ステップＳ１５は、ステップＳ１６を有する。ステップＳ１６において、回路ブロックの大きさ等の概算部１４で、回路ブロックのネットデータに基づいて、半導体基板上の回路ブロックの大きさ、面積等を概算する。この面積等の概算により、回路ブロックの通過に要する配線の長さを決定することができる。
【００３１】
ステップＳ１７において、空領域の配置部１５で、回路ブロックのネットデータに基づいて構成される回路ブロックの配置配線の設計データの仮想平面上に、設定されたリピータの段数と駆動力によって空領域を配置する。仮想平面上の空領域の大きさ、座標を決定する。ステップＳ１７は、ステップＳ１８を有する。ステップＳ１８において、リピータ配置部１６で、仮想平面上に、空領域を配置する代わりにリピータを配置する。
【００３２】
ステップＳ１９において、回路ブロックの空領域外への配置配線部１７で、空領域を除いた仮想平面上に、回路ブロックのネットデータに基づいて、回路ブロックの配置配線を行う。
【００３３】
ステップＳ２０において、空領域を有する回路ブロックライブラリーへの登録部１８で、配置配線された空領域を有する回路ブロックの配置配線データを、空領域を有する回路ブロックライブラリーへ登録する。空領域を有する回路ブロックライブラリー３１を生成する。以上で、空領域を有する回路ブロックの設計が終了する。
【００３４】
（ステップＳ２の空領域を有する回路ブロックを有する半導体集積回路の設計）ステップＳ２の空領域を有する回路ブロックを有する半導体集積回路の設計では、図６に示すように、まず、ステップＳ２１において、半導体装置の仕様入力部２１で、半導体集積回路を搭載する半導体装置の仕様を入力する。
【００３５】
次に、ステップＳ２２において、半導体集積回路のシステム設計部２２で、半導体装置の仕様に基づいて、半導体装置が有する半導体集積回路のシステム設計を行う。
【００３６】
ステップＳ２３において、半導体集積回路の論理設計部２３で、半導体集積回路のシステム設計に基づいて、空領域を有する回路ブロックライブラリー３１に登録された空領域を有する回路ブロックのシステム設計及びネットデータを用いて、半導体集積回路の論理設計を行う。そして、半導体集積回路のネットデータを生成させる。
【００３７】
ステップＳ２４において、半導体集積回路の配置配線部２４で、半導体集積回路のネットデータに基づいて、空領域を有する回路ブロックライブラリー３１に登録された空領域を有する回路ブロックを配置し、空領域にリピータを配置し、リピータを経由して配線する。ステップＳ２４は、ステップＳ２５とＳ２６を有する。
【００３８】
ステップＳ２５において、空領域を有する回路ブロック配置部２５で、半導体集積回路のネットデータに基づいて構成される半導体集積回路の配置配線の設計データの仮想平面上に、空領域を有する仮想回路ブロックを配置する。
【００３９】
ステップＳ２６において、空領域を有する回路ブロック間の配線をする。ステップＳ２６は、ステップＳ２７乃至Ｓ２９を有する。ステップＳ２７において、空領域を経由させる配線の配線部２６で、仮想平面上に、空領域を経由させる仮想配線を配置する。ステップＳ２８において、空領域へのリピータ配置部２７で、仮想配線が経由する空領域に仮想リピータを配置する。ステップＳ２９において、リピータと配線の接続部２８で、配置された仮想リピータと仮想配線を接続する。以上で、ステップＳ２の半導体集積回路の設計が終了する。
【００４０】
（実施例１）
実施例１に係る半導体集積回路は、図７（ａ）と図７（ｂ）に示すように、半導体基板３２、リピータ３９、回路ブロック３４、第１の外部回路３５、第２の外部回路３６、第１の信号線４０と第２の信号線４１を有する。
【００４１】
リピータ３９は、半導体基板３２上に配置される。回路ブロック３４は、半導体基板３２上に配置され、リピータ３９の周囲に配置される。回路ブロック３４は、リピータ３９が配置された空領域３８と、リピータ３９が配置可能な空領域４３乃至５０を有している。回路ブロック３４は、半導体基板３２上方で内部の機能回路３３の外周に配置され、第１の信号線４０と立体交差し、電力を機能回路３３に供給可能な電源ライン３４を有する。
【００４２】
第１の外部回路３５は、半導体基板３２上に配置され、回路ブロック３４の外部に配置される。第１の信号線４０は、一端がリピータ３９の第１の信号端子に接続し、他端が第１の外部回路３５に接続する。第２の外部回路３６は、半導体基板３２上に配置され、回路ブロック３４と第１の外部回路３５の外部に配置される。第２の信号線４１は、一端がリピータ３９の第２の信号端子に接続し、他端が第２の外部回路３６に接続する。
【００４３】
回路ブロック３４上を通過する第１と第２の信号線４０と４１に対し、回路ブロック３４の領域内にあり、かつ回路ブロック３４で使用されていないリピータ３９を接続している。このことにより、第１と第２の信号線４０、４１の長さが図２１に比べ短くできる。かつ、リピータ３９の数も削減出来る。また回路ブロック３４と回路ブロック４２の間にリピータ３９用の領域を設ける必要がないため、回路ブロック３４と回路ブロック４２の距離を小さくすることが出来る。そして、リピータ３９の数の削減により、半導体集積回路の消費電力を削減できる。回路ブロック３４と回路ブロック４２の距離縮小により、半導体チップのサイズを縮小できる。
【００４４】
実施例１に係る半導体集積回路の配置配線の設計データは、半導体集積回路のネットデータに基づいて構成され、コンピュータが認識可能な設計データである。半導体集積回路の配置配線の設計データは、図７（ａ）と図７（ｂ）に示すように、仮想平面を構成する平面データ構造３２と、仮想リピータを構成するリピータデータ構造３９と、仮想回路ブロックを構成する回路ブロックデータ構造３４と、第１の仮想外部回路を構成する第１の仮想外部回路データ構造３５と、第１の仮想信号線を構成する第１の仮想信号線データ構造４０を有する。仮想平面を構成する平面データ構造３２は、文言が長いので、以下では、仮想平面３２とのみ表現する。他のデータ構造も同様に、仮想回路ブロック３４、第１の仮想外部回路３５や第１の仮想信号線４０の様に表記する。
【００４５】
仮想リピータ３９は、仮想平面３２上に配置される。仮想回路ブロック３４は、ネットデータに基づいて仮想平面３２上に配置され、仮想リピータ３９の周囲に配置される。仮想回路ブロック３４は、仮想平面３２上方で内部の仮想機能回路３３の外周に配置され、第１の仮想信号線４０と立体交差し、電力を仮想機能回路３３に供給可能な仮想電源ライン３４を有する。仮想回路ブロック３４は、この仮想電源ライン３４と仮想機能回路３３をしている。
【００４６】
第１の仮想外部回路３５は、ネットデータに基づいて仮想平面３２上に配置され、仮想回路ブロック３４の外部に配置される。第１の仮想信号線４０は、ネットデータに基づいて、一端が仮想リピータ３９の第１の信号端子に接続し、他端が第１の仮想外部回路３５に接続する。
【００４７】
第２の仮想外部回路３６は、ネットデータに基づいて仮想平面３２上に配置され、仮想回路ブロック３４と第１の仮想外部回路３５の外部に配置される。第２の仮想信号線４１は、ネットデータに基づいて、一端が仮想リピータ３９の第２の信号端子に接続し、他端が第２の仮想外部回路３６に接続する。
【００４８】
実施例１に係る回路ブロック３４は、図７（ｂ）と図８に示すように、半導体基板３２と、半導体基板３２上に配置されリピータ３９を配置可能な空領域３８と４３乃至５０を内部に配置する機能回路３３とを有する。また、回路ブロック３４は、半導体基板３２と、半導体基板３２上に配置されるリピータ３９と、半導体基板３２上に配置されリピータ３９の周囲に配置される機能回路３３と、機能回路３３の周囲に配置される電源ライン３４を有する。回路ブロック３４の上面は、正方形及び長方形をしている。それらの辺に垂直な２等分線５１と５２に沿って、空領域３８と４３乃至５０が配置されている。
【００４９】
実施例１に係る回路ブロックの配置配線の設計データは、回路ブロックのネットデータに基づいて構成され、コンピュータが認識可能な設計データである。回路ブロックの配置配線の設計データは、仮想平面３２と、仮想リピータ３９を配置可能な空領域３８と４３乃至５０を除いた仮想平面３２上にネットデータに基づいて配置された仮想機能回路３３を有する。
【００５０】
また、回路ブロックの配置配線の設計データは、仮想平面３２と、仮想平面３２上に配置される仮想リピータ３９と、ネットデータに基づいて仮想平面３２上に配置され仮想リピータ３９の周囲に配置される仮想機能回路３３を有する。
【００５１】
実施例１に係る半導体集積回路の設計方法は、回路ブロックを有する半導体集積回路の配置配線データを生成する。この半導体集積回路の設計方法は、図４のステップＳ１とＳ２で構成することができる。
【００５２】
まず、ステップＳ１において、図８に示すように、空領域３８と４３乃至５０を有する回路ブロック３４の設計を行う。回路ブロック３４の設計の詳細は図５に従う。
【００５３】
ステップＳ１１において、新規に回路ブロック３４のネットデータが生成される。又は、既存の回路ブロック３４のネットデータが回路ブロックライブラリー記録部４から入力される。
【００５４】
次に、ステップＳ１５において、信号線４０、４１が回路ブロック３４を通過し横断する際に直列に接続することが必要なリピータ３９の個数として縦方向と横方向ともに１つを設定する。さらに、リピータ３９の駆動力（リピータ３９のユニットが存在すれば、それらを並列接続する個数）を設定する。ステップＳ１５は、ステップＳ１６を有する。ステップＳ１６において、回路ブロック３４のネットデータに基づいて、半導体基板３２上の回路ブロック３４の大きさ、面積等を概算する。この面積等の概算により、回路ブロック３４の通過に要する信号線４０、４１の長さを決定することができる。この信号線４０、４１の長さに基づいて、リピータ３９の直列接続する個数と駆動力を決定する。
【００５５】
ステップＳ１７において、回路ブロック３４のネットデータに基づいて配置配線の設計データの仮想平面３２上に、図８に示すように、設定されたリピータ３９の段数１段と駆動力によって仮想空領域３８と４３乃至５０を配置する。従って、横断または縦断する信号線の中間地点にリピータ３９が接続されるように、仮想回路ブロック３４の２等分線５１、５２の上あるいは付近に、仮想空領域３８と４３乃至５０が配置される。また、仮想空領域３８の大きさは、仮想空領域４３乃至５０より大きく設定する。これは、縦断する信号線に接続するリピータ３９と、横断する信号線に接続するリピータ３９の両方を配置するためである。
【００５６】
ステップＳ１９において、仮想空領域３８と４３乃至５０を除いた仮想平面３２上に、回路ブロック３４のネットデータに基づいて、回路ブロック３４の仮想機能回路３３の配置配線を行う。このことにより、空領域３８と４３乃至５０を有する回路ブロック３４の配置配線データが完成する。
【００５７】
ステップＳ２０において、空領域３８と４３乃至５０を有する回路ブロック３４の配置配線データを回路ブロックライブラリー３１へ登録する。空領域３８と４３乃至５０を有する回路ブロック３４の設計（ステップＳ１）が終了する。
【００５８】
実施例１に係る半導体集積回路の設計方法では、さらに図４のステップＳ２を実行する。ステップＳ２の詳細は図６に従う。
【００５９】
まず、ステップＳ２１において、半導体集積回路を搭載する半導体装置の仕様を入力する。次に、ステップＳ２２において、半導体装置の仕様に基づいて、半導体装置が有する半導体集積回路のシステム設計を行う。ステップＳ２３において、半導体集積回路のシステム設計に基づいて、回路ブロックライブラリー３１に登録された空領域３８と４３乃至５０を有する回路ブロック３４のシステム設計及びネットデータを用いて、半導体集積回路の論理設計を行う。そして、半導体集積回路のネットデータを生成させる。
【００６０】
ステップＳ２５において、図９に示すように、半導体集積回路のネットデータに基づいて仮想平面３２上に、空領域３８と４３乃至５０を有する仮想回路ブロック３４と、仮想回路ブロック４２と、仮想外部回路３５、３６を配置する。仮想回路ブロック３４は、仮想外部回路３５、３６の間に配置される。
【００６１】
ステップＳ２７において、図１０（ａ）と図１０（ｂ）に示すように、仮想平面３２上に、空領域３８を経由させ、第１の仮想外部回路３５と第２の仮想外部回路３６とを接続する仮想信号線５３を配置する。
【００６２】
ステップＳ２８において、図７（ａ）と図７（ｂ）に示すように、仮想信号線５３が経由する空領域３８に仮想リピータ３９を配置する。ステップＳ２９において、配置された仮想リピータ３９と仮想信号線５３を接続する。このことにより、仮想リピータ３９の入力信号端子が、第１の仮想外部回路に接続する第１の仮想信号線４０に接続する。仮想リピータ３９の出力信号端子が、第２の仮想外部回路に接続する第２の仮想信号線４１に接続する。以上で、ステップＳ２の半導体集積回路の設計が終了する。
【００６３】
そして、この半導体集積回路の設計に基づいて製造された半導体集積回路では、回路ブロック３４には回路ブロック３４上を通過する信号線４０と４１を考慮し予め何も素子がない空領域３８と４３乃至５０が複数設けられる。この回路ブロック３４上を通過する信号線４０と４１は、空領域３８に配置されたリピータ３９に接続され、回路ブロック３４上を通過する。複数の空領域３８と４３乃至５０のなかの最適な空領域３８に、信号線４０、４１に最適なリピータ３９を配置し、配線することが出来るので、信号線４０、４１毎にリピータ３９の最適化、及び最適な配置位置を実現する空領域３８と４３乃至５０の選択が可能となる。そして、これらリピータ３９の最適化と空領域３８と４３乃至５０の選択により、信号線４０、４１の配線長の短縮あるいは所望の配線長への設定が可能になる。
【００６４】
（実施例２）
実施例２に係る回路ブロック３４は、図１１（ａ）と図１１（ｂ）に示すように、半導体基板３２と、半導体基板３２上に配置される複数のリピータ５５乃至５８、６３乃至７０と、半導体基板３２上に配置されリピータ５５乃至５８、６３乃至７０の周囲に配置される機能回路３３と、機能回路３３の周囲に配置される電源ライン３４を有する。逆に、機能回路３３の空領域３８と４３乃至５０には、リピータ５５乃至５８、６３乃至７０が配置されている。
【００６５】
実施例２に係る半導体集積回路は、図１１（ｂ）に示すように、半導体基板３２、リピータ５５乃至５８、６３乃至７０、回路ブロック３４、信号線７１乃至８０を有する。
【００６６】
リピータ５５乃至５８、６３乃至７０は、半導体基板３２上に配置される。回路ブロック３４は、半導体基板３２上に配置され、リピータ５５乃至５８、６３乃至７０の周囲に配置される。回路ブロック３４は、リピータ５５乃至５８、６３乃至７０が配置された空領域３８と４３乃至５０を有している。回路ブロック３４は、半導体基板３２上方で内部の機能回路３３の外周に配置され、信号線７１乃至８０と接することなく立体交差し、電力を機能回路３３に供給可能な電源ライン３４を有する。
【００６７】
信号線７１は、一端がリピータ６３の出力信号端子に接続し、他端が機能回路３３に接続することなく、回路ブロック３４の外部に引き出されている。信号線７２は、一端がリピータ６３の入力信号端子に接続し、他端が機能回路３３に接続することなく、回路ブロック３４の外部に引き出されている。これらのことにより、信号線７２から信号線７１への方向に伝達する信号を最短距離で伝達することができる。
【００６８】
信号線７３は、一端がリピータ６４の入力信号端子に接続し、他端が機能回路３３に接続することなく、回路ブロック３４の外部に引き出されている。信号線７４は、一端がリピータ６４の出力信号端子に接続し、他端が機能回路３３に接続することなく、回路ブロック３４の外部に引き出されている。これらのことにより、信号線７３から信号線７４への方向に伝達する信号を最短距離で伝達することができる。同様に、信号線７５と７６は、リピータ５５に接続している。信号線７７と７８は、リピータ５８に接続している。信号線７９と８０は、リピータ７０に接続している。
【００６９】
実施例２に係る半導体集積回路の設計方法は、実施例１に係る半導体集積回路の設計方法とほぼ同様であるが、仮想リピータ５５乃至５８、６３乃至７０の配置の時期が、実施例１に係る半導体集積回路の設計方法と異なっている。実施例２に係る半導体集積回路の設計方法は、実施例１に係る半導体集積回路の設計方法と同様に図５に従う。ステップＳ１１とＳ１５は、実施例１に係る半導体集積回路の設計方法と同様である。
【００７０】
ステップＳ１７において、回路ブロック３４のネットデータに基づいて配置配線の設計データの仮想平面３２上に、図１１（ａ）に示すように、設定されたリピータの段数１段と駆動力に基づいて仮想空領域３８と４３乃至５０を配置する。さらに、ステップＳ１８において、仮想空領域３８と４３乃至５０に仮想リピータ５５乃至５８、６３乃至７０を配置する。以下、ステップＳ１９、Ｓ２０、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２５とＳ２７は、実施例１に係る半導体集積回路の設計方法と同様である。ステップＳ２８は実施しない。これは、仮想空領域３８と４３乃至５０には、既に仮想リピータ５５乃至５８、６３乃至７０が配置されているからである。ステップＳ２９において、図１１（ｂ）に示すように、仮想リピータ５５、５８、６３、６４と７０と仮想信号線７１乃至８０を接続する。
【００７１】
これらのことにより、回路ライブラリー３１の中に、仮想リピータ５５乃至５８、６３乃至７０が予め配置された仮想回路ブロック３４が用意されているので、半導体集積回路の配置配線の際に、仮想リピータ５５乃至５８、６３乃至７０を配置する必要が無い。このことにより、半導体集積回路の配置配線に要する時間を短縮できる。
【００７２】
（実施例３）
実施例３に係る回路ブロック３４は、図１２（ａ）と図１２（ｂ）に示すように、半導体基板３２と、半導体基板３２上に配置される複数のリピータ５９と６３乃至７０と、半導体基板３２上に配置されリピータ５９、６３乃至７０の周囲に配置される機能回路３３と、機能回路３３の周囲に配置される電源ライン３４を有する。逆に、機能回路３３の空領域３８と４３乃至５０には、リピータ５９、６３乃至７０が配置されている。なお、リピータ５９の駆動力は、リピータ６３乃至７０の駆動力より大きい。
【００７３】
実施例３に係る半導体集積回路は、図１２（ｂ）に示すように、半導体基板３２、リピータ５９、６３乃至７０、回路ブロック３４、信号線７３、７４、８１乃至８４とクロック信号の信号線ＣＬ１とＣＬ２を有する。
【００７４】
リピータ５９、６３乃至７０は、半導体基板３２上に配置される。回路ブロック３４は、半導体基板３２上に配置され、リピータ５９、６３乃至７０の周囲に配置される。回路ブロック３４は、リピータ５９、６３乃至７０が配置された空領域３８と４３乃至５０を有している。
【００７５】
信号線７３は、一端がリピータ６４の入力信号端子に接続し、他端が機能回路３３に接続することなく、回路ブロック３４の外部に引き出されている。信号線７４は、一端がリピータ６４の出力信号端子に接続し、他端が機能回路３３に接続することなく、回路ブロック３４の外部に引き出されている。これらのことにより、信号線７３から信号線７４への方向に伝達する信号を最短距離で伝達することができる。同様に、信号線８１と８２は、リピータ６８に接続している。信号線８３と８４は、リピータ６５に接続している。
【００７６】
クロック信号の信号線ＣＬ１は、一端が駆動力の大きいリピータ５９の入力信号端子に接続し、他端が機能回路３３に接続することなく、回路ブロック３４の外部に引き出されている。クロック信号の信号線ＣＬ２は、一端がリピータ５９の出力信号端子に接続し、他端が機能回路３３に接続することなく、回路ブロック３４の外部に引き出されている。これらのことにより、電流量の大きいクロック信号であっても、信号線ＣＬ１から信号線ＣＬ２への方向に伝達するクロック信号を最短距離で伝達することができる。
【００７７】
実施例３に係る半導体集積回路の設計方法は、実施例２に係る半導体集積回路の設計方法と同様である。
【００７８】
（実施例４）
実施例４に係る回路ブロック３４は、図１３（ａ）と図１３（ｂ）に示すように、半導体基板３２と、半導体基板３２上に配置される複数のリピータ１２１乃至１２８、１３１乃至１３８、１４５乃至１６８、半導体基板３２上に配置されリピータ１２１乃至１２８、１３１乃至１３８、１４５乃至１６８の周囲に配置される機能回路３３と、機能回路３３の周囲に配置される電源ライン３４を有する。逆に、機能回路３３の空領域９１乃至１１８には、リピータ１２１乃至１２８、１３１乃至１３８、１４５乃至１６８が配置されている。なお、回路ブロック３４の上面は、正方形及び長方形をしている。それらの辺に垂直な３等分線８５乃至８８に沿って、空領域９１乃至１１８が配置されている。回路ブロック３４を横断または縦断する信号線を３等分に分割する地点でリピータ１２１乃至１２８、１３１乃至１３８、１４５乃至１６８に接続することができる。また、空領域９１乃至９４の大きさは、空領域９５乃至１１８より大きく設定する。これは、縦断する信号線に接続するリピータ１２１、１２３、１２５、１２７、１３１、１３３、１３５、１３７と、横断する信号線に接続するリピータ１２２、１２４、１２６、１２８、１３２、１３４、１３６、１３８の両方を配置するためである。
【００７９】
実施例４に係る半導体集積回路は、図１３（ｂ）に示すように、半導体基板３２、リピータ１２１乃至１２８、１３１乃至１３８、１４５乃至１６８、回路ブロック３４、信号線１７１乃至１８２と斜め信号線１８３乃至１８７を有する。
【００８０】
リピータ１２１乃至１２８、１３１乃至１３８、１４５乃至１６８は、半導体基板３２上に配置される。回路ブロック３４は、半導体基板３２上に配置され、リピータ１２１乃至１２８、１３１乃至１３８、１４５乃至１６８の周囲に配置される。回路ブロック３４は、リピータ１２１乃至１２８、１３１乃至１３８、１４５乃至１６８が配置された空領域９１乃至１１８を有している。
【００８１】
信号線１７１は、一端がリピータ１４６の入力信号端子に接続し、他端が機能回路３３に接続することなく、回路ブロック３４の外部に引き出されている。信号線１７２は、一端がリピータ１４６の出力信号端子に接続し、他端がリピータ１５２の入力信号端子に接続している。信号線１７３は、一端がリピータ１５２の出力信号端子に接続し、他端が機能回路３３に接続することなく、回路ブロック３４の外部に引き出されている。これらのことにより、信号線１７１から信号線１７３への方向に伝達する信号を最短距離で伝達することができる。回路ブロック３４が大きく、回路ブロック３４を縦断する信号線１７１乃至１７３の配線長の和が長くても、複数のリピータ１４６と１５２が信号線１７１乃至１７３に接続されているので、信号を伝達することができる。同様に、信号線１７４乃至１７６は、リピータ１２３と１３３に接続している。信号線１７７乃至１７９は、リピータ１５９と１６５に接続している。信号線１８０乃至１８２は、リピータ１３２と１３６に接続している。
【００８２】
斜め信号線１８３は、一端がリピータ１５５の入力信号端子に接続し、他端が機能回路３３に接続することなく、回路ブロック３４の外部に引き出されている。斜め信号線１８４は、一端がリピータ１５５の出力信号端子に接続し、他端がリピータ１６６の入力信号端子している。斜め信号線１８５は、一端がリピータ１６６の出力信号端子に接続し、他端がリピータ１４７の入力信号端子している。斜め信号線１８６は、一端がリピータ１４７の出力信号端子に接続し、他端がリピータ１５８の入力信号端子している。斜め信号線１８７は、一端がリピータ１５８の出力信号端子に接続し、他端が機能回路３３に接続することなく、回路ブロック３４の外部に引き出されている。これらのことにより、信号線１８３から信号線１８７への方向に伝達する信号を最短距離で伝達することができる。信号線１８３乃至１８７の配線長の和が長くても、複数のリピータ１５５、１６６、１４７と１５８が信号線１８３乃至１８７に接続されているので、信号を伝達することができる。
【００８３】
実施例４に係る半導体集積回路の設計方法は、実施例２に係る半導体集積回路の設計方法と同様である。
【００８４】
（実施例５）
実施例５に係る回路ブロック３４は、図１４（ａ）乃至図１４（ｃ）に示すように、半導体基板上に配置される複数のリピータ用トランジスタの領域１９２乃至２００と、半導体基板上に配置されリピータ用トランジスタの領域１９２乃至２００の周囲に配置される機能回路３３と、機能回路３３の周囲に配置される電源ライン３４を有する。逆に、機能回路３３の空領域３８と４３乃至５０には、リピータ用トランジスタの領域１９２乃至２００が配置されている。
【００８５】
リピータ用トランジスタの領域１９３乃至２００は、図１４（ｂ）に示すように、ｐ型金属酸化物半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）Ｔ１とＴ３を有し、ｎ型ＭＯＳＦＥＴ、Ｔ２とＴ４を有している。リピータ用トランジスタの領域１９２は、図１４（ｃ）に示すように、ｐ型ＭＯＳＦＥＴ、Ｔ５、Ｔ７、Ｔ９、Ｔ１１、Ｔ１３、Ｔ１５、Ｔ１７とＴ１９を有し、ｎ型ＭＯＳＦＥＴ、Ｔ６、Ｔ８、Ｔ１０、Ｔ１２、Ｔ１４、Ｔ１６、Ｔ１８とＴ２０を有している。リピータ用トランジスタの領域１９２は、リピータ用トランジスタの領域１９３乃至２００より広い。このことにより、リピータ用トランジスタの領域１９２は、リピータ用トランジスタの領域１９４より、多くのトランジスタを有することができる。
【００８６】
実施例５に係る半導体集積回路の設計方法は、実施例２に係る半導体集積回路の設計方法とほぼ同様であるが、幾つかの点が異なっている。
【００８７】
まず、実施例２では、図５のステップＳ１８において、仮想空領域に、仮想リピータを配置するが、実施例５では、ステップＳ１８において、仮想空領域３８と４３乃至５０に、仮想リピータ用のトランジスタＴ１乃至Ｔ２０のみを配置し、仮想リピータ用のトランジスタＴ１乃至Ｔ２０間等の配線は行わない点が異なっている。
【００８８】
次に、実施例２では、図６のステップＳ２９において、仮想リピータと仮想信号線を接続するが、実施例５では、ステップＳ２９において、仮想リピータと仮想信号線を接続するだけでなく、仮想リピータ用のトランジスタＴ１乃至Ｔ２０間等の配線も行う点が異なっている。
【００８９】
従って、実施例５の仮想の半導体集積回路は、図１５（ａ）乃至図１５（ｆ）に示すように、仮想平面上に設けられたリピータ２０３乃至２１４と回路ブロック３４を有する。
【００９０】
仮想リピータ２０３乃至２１０は、図１５（ｂ）乃至図１５（ｄ）に示すように、リピータ用トランジスタの領域１９３乃至２００に配置されたトランジスタＴ１乃至Ｔ４で構成される。トランジスタＴ１とＴ２とで仮想インバータ２１５を構成し、トランジスタＴ３とＴ４とで仮想インバータ２１６を構成する。さらに、直列接続された仮想インバータ２１５と２１６とで仮想リピータ２０４が構成されている。
【００９１】
同様に、仮想リピータ２１１乃至２１４は、図１５（ｅ）と図１５（ｆ）に示すように、リピータ用トランジスタの領域１９２に配置されたトランジスタＴ５乃至Ｔ２０で構成される。トランジスタＴ５乃至Ｔ８で仮想リピータ２１１を構成し、トランジスタＴ９乃至Ｔ１２で仮想リピータ２１３を構成し、トランジスタＴ１３乃至Ｔ１６で仮想リピータ２１２を構成し、トランジスタＴ１７乃至Ｔ２０で仮想リピータ２１４を構成する。
【００９２】
実施例５に係る回路ブロック３４を用いることにより、図１６（ａ）乃至図１６（ｄ）に示すように、仮想リピータ２１１乃至２１４の駆動力とは異なる駆動力を有する仮想リピータ２１７を構成できる。仮想リピータ２１７は、仮想リピータ２１１乃至２１４を並列接続して構成している。
【００９３】
これらのことにより、半導体集積回路の配置配線の際に、仮想リピータ用のトランジスタＴ１乃至Ｔ２０を配置する必要が無い。半導体集積回路の配置配線に要する時間を短縮できる。さらに、リピータ２１１乃至２１４、２１７に接続される信号線を流れる電流量に応じて、リピータの駆動力を１段のリピータ２１１から４段のリピータ２１７までの駆動力に変更することができる。
【００９４】
（実施例６）
実施例６に係る半導体集積回路は、図１７に示すように、半導体基板３２、リピータ３９、回路ブロック３４と４２、外部回路３５、第１の信号線４０と第２の信号線２２１を有する。
【００９５】
リピータ３９は、半導体基板３２上に配置される。回路ブロック３４は、半導体基板３２上に配置され、リピータ３９の周囲に配置される。回路ブロック３４は、リピータ３９が配置された空領域３８と、リピータ３９が配置可能な空領域４４を有している。回路ブロック３４は、半導体基板３２上方で内部の機能回路３３の外周に配置され、信号線４０と２２１と立体交差し、電力を機能回路３３に供給可能な電源ライン３４を有する。回路ブロックは、機能回路３３と電源ライン３４の外周に配置され機能回路３３に接続する入出力端子２２２を有する。
【００９６】
外部回路３５は、半導体基板３２上に配置され、回路ブロック３４の外部に配置される。第１の信号線４０は、一端がリピータ３９の入力信号端子に接続し、他端が外部回路３５に接続する。第２の信号線２２１は、一端がリピータ３９の出力信号端子に接続し、他端が回路ブロック３４の入出力端子２２２に接続する。第２の信号線２２１は、入出力端子２２２を除いて機能回路３３に接続することがない。第２の信号線２２１は、機能回路３３の上方と回路ブロック３４の外部の上方に配置され、回路ブロック３４上を通過している。
【００９７】
このことにより、実施例１と同様に、第１と第２の信号線４０、２２１の長さを短くできる。そして、リピータ３９の数が削減出来る。また回路ブロック３４と４２の間に第１と第２の信号線４０、２２１とリピータ３９用の領域を設ける必要がないため、回路ブロック３４と回路ブロック４２の距離を小さく出来る。信号線４０、２２１の短縮とリピータ数の削減による消費電力削減の効果がある。回路ブロック３４と４２の距離縮小によるチップサイズ縮小の効果がある。
【００９８】
（実施例７）
実施例７に係る半導体集積回路は、図１８に示すように、半導体基板３２、リピータ３９、回路ブロック３４と４２、外部回路３５、第１の信号線４０と第２の信号線２２３を有する。
【００９９】
リピータ３９は、半導体基板３２上に配置される。回路ブロック３４は、半導体基板３２上に配置され、リピータ３９の周囲に配置される。回路ブロック３４は、リピータ３９が配置された空領域３８と、リピータ３９が配置可能な空領域４４を有している。回路ブロック３４は、半導体基板３２上方で内部の機能回路３３の外周に配置され、信号線４０と２２３と立体交差し、電力を機能回路３３に供給可能な電源ライン３４を有する。回路ブロックは、機能回路３３の内部に配置され機能回路３３に接続する入出力端子２２４を有する。
【０１００】
外部回路３５は、半導体基板３２上に配置され、回路ブロック３４の外部に配置される。第１の信号線４０は、一端がリピータ３９の入力信号端子に接続し、他端が外部回路３５に接続する。第２の信号線２２３は、一端がリピータ３９の出力信号端子に接続し、他端が入出力端子２２４に接続する。第２の信号線２２３は、入出力端子２２４を除いて機能回路３３に接続することがない。第２の信号線２２３は、機能回路３３の上方に配置されている。
【０１０１】
このことにより、実施例１と実施例６に同じく、第１と第２の信号線４０、２２１の長さを短くできる。そして、リピータ３９の数が削減出来る。また回路ブロック３４と４２の間に第１と第２の信号線４０、２２３とリピータ３９用の領域を設ける必要がないため、回路ブロック３４と回路ブロック４２の距離を小さく出来る。
【０１０２】
（実施例８）
実施例８に係る半導体集積回路は、図１９に示すように、半導体基板２３１、電極パッド２３２、Ｉ／Ｏセル２３３、２３４、リピータ２４６、２５３、２６４、２６６、２７２、回路ブロック２３５乃至２４２、信号線２４４、２４７、２５２、２５５、２６２、２６５、２６８、２７１、２７４を有する。
【０１０３】
Ｉ／Ｏセル２３４は、内部に入出力端子２５１を有する。リピータ２４６、２５３、２６４、２６６、２７２は、半導体基板２３１上に配置される。回路ブロック２３５乃至と２４２は半導体基板２３１上に配置される。回路ブロック２３５は、内部に入出力端子２６９を有する。回路ブロック２３６は、リピータ２６６の周囲に配置され、リピータ２６６が配置された空領域２６７を有する。回路ブロック２３７は、内部に入出力端子２７５を有する。回路ブロック２３８は、内部に入出力端子２５６を有する。回路ブロック２３９は、リピータ２６４の周囲に配置され、リピータ２６４が配置された空領域２６３を有する。回路ブロック２４０は、リピータ２７２の周囲に配置され、リピータ２７２が配置された空領域２７３を有する。回路ブロック２４１は、内部に入出力端子２４３を有する。回路ブロック２４１は、リピータ２４６の周囲に配置され、リピータ２４６が配置された空領域２４５を有する。回路ブロック２４１は、リピータ２５３の周囲に配置され、リピータ２５３が配置された空領域２５４を有する。回路ブロック２４２は、内部に入出力端子２４８、２６１と２７０を有する。
【０１０４】
信号線２４４は、一端が回路ブロック２４１の入出力端子２４３に接続し、他端がリピータ２４６の入力信号端子に接続する。信号線２４７は、一端がリピータ２４６の出力信号端子に接続し、他端が回路ブロック２４２の入出力端子２４８に接続する。
【０１０５】
信号線２５２は、一端がＩ／Ｏセル２３４の入出力端子２５１に接続し、他端がリピータ２５３の入力信号端子に接続する。信号線２５５は、一端がリピータ２５３の出力信号端子に接続し、他端が回路ブロック２３８の入出力端子２５６に接続する。
【０１０６】
信号線２６８は、一端が回路ブロック２３５の入出力端子２６９に接続し、他端がリピータ２６６の入力信号端子に接続する。信号線２６５は、一端がリピータ２６６の出力信号端子に接続し、他端がリピータ２６４の入力信号端子に接続する。信号線２６２は、一端がリピータ２６４の出力信号端子に接続し、他端が回路ブロック２４２の入出力端子２６１に接続する。
【０１０７】
信号線２７４は、一端が回路ブロック２３７の入出力端子２７５に接続し、他端がリピータ２７２の入力信号端子に接続する。信号線２７１は、一端がリピータ２７２の出力信号端子に接続し、他端が回路ブロック２４２の入出力端子２７０に接続する。
【０１０８】
このことにより、実施例７と同じく、入出力端子間の信号線２４４、２４７、２５２、２５５、２６２、２６５、２６８、２７１、２７４の長さを短くできる。そして、リピータ２４６、２５３、２６４、２６６、２７２の数が削減出来る。また回路ブロック２３５乃至２４２の間と回路ブロック２３５乃至２４２とＩ／Ｏセル２３３、２３４の間に、信号線２４４、２４７、２５２、２５５、２６２、２６５、２６８、２７１、２７４とリピータ２４６、２５３、２６４、２６６、２７２用の領域を設ける必要がないため、回路ブロック２３５乃至２４２の間の距離と、回路ブロック２３５乃至２４２とＩ／Ｏセル２３３、２３４の間の距離を小さく出来る。
【０１０９】
（実施例９）
実施例９に係る回路ブロック２８１は、図２０（ａ）に示すようなメモリ回路ブロック２８１である。メモリ回路ブロック２８１は、機能回路として、メモリセル（ｃｅｌｌ）アレイ２８２と２８４と、メモリセルアレイ２８２と２８４の間に配置された列（Ｒｏｗ）デコーダ２８３と、入出力部とセンスアンプ２８５と２８７と、プレデコーダ２８６とを有する。
【０１１０】
メモリセルアレイ２８２と２８４は、リピータを配置可能な空領域２８８乃至２９１と２９４を有する。列デコーダ２８３は、リピータを配置可能な空領域２９２と２９３を有する。なお、空領域２８８乃至２９４は、図１１に示すようなリピータ５５乃至５８、６３乃至７０を有していても良い。また、図１４に示すようなトランジスタＴ１乃至Ｔ２０を有していても良い。
【０１１１】
図２０（ｂ）は、図２０（ａ）のメモリセルアレイ２８２の拡大図である。メモリセルアレイ２８２は、メモリセルＣ１乃至Ｃ８と、シャント（Ｓｈｕｎｔ）セル２７６と２７７を有する。なお、メモリセルアレイ２８４もメモリセルアレイ２８２と同じ構造をしている。１ビット分のセルＣ１乃至Ｃ８の８個が一列に並んでいる。この１ビット分のセルＣ１乃至Ｃ８毎にセルＣ１乃至Ｃ８の列の端部にシャントセルが配置されている。
【０１１２】
図２０（ｃ）は、図２０（ｂ）のメモリセルＣ４とシャントセル２７７の回路図である。シャントセル２７６と２７７が空領域２９０と２９１を有している。シャントセル２７７は、ワード線ｗｏｒｄと、ワード線ｗｏｒｄに接続し、ワード信号を増幅するアンプ２９９を有している。また、シャントセル２７７は、スイッチングトランジスタ２７８と２９５の基板電位と等しい電位を有する半導体基板と、低電位側の電源電位を発生させる電源ＶＳＳと等しい電位の電源ラインとを接続する基板コンタクト部２９８を有する。
【０１１３】
メモリセルＣ４は、ワード線ｗｏｒｄと、スイッチングトランジスタ２７８と２９５と、インバータ２９６と２９７と、ビット線ＢｉｔとＢｉｔバーを有している。ワード線ｗｏｒｄはスイッチングトランジスタ２７８と２９５のゲート電極に接続する。スイッチングトランジスタ２７８のドレイン電極はビット線Ｂｉｔに接続する。スイッチングトランジスタ２７８のソース電極はインバータ２９６の入力信号端子とインバータ２９７の出力信号端子に接続する。スイッチングトランジスタ２９５のドレイン電極はビット線Ｂｉｔバーに接続する。スイッチングトランジスタ２９５のソース電極はインバータ２９７の入力信号端子とインバータ２９６の出力信号端子に接続する。
【０１１４】
このことにより、メモリ回路ブロック２８１内の空領域２８８乃至２９４にリピータを配置し、このリピータに信号線を接続することができる。この信号線は、メモリ回路ブロック２８１上を通過して横断することができる。従って、従来は、メモリ回路ブロックの周囲を引き回されていた信号線の長さを短くできる。そして、信号線の長さを短くできることで、リピータの数も削減出来る。またメモリ回路ブロック２８１と周囲に配置される回路ブロックの間に信号線とリピータ用の領域を設ける必要がないため、メモリ回路ブロック２８１と周囲に配置される回路ブロックの距離を小さくすることが出来る。
【０１１５】
【発明の効果】
以上述べたように、本発明によれば、半導体集積回路において、配線の長さを短くできリピータの数を少なくできる回路ブロックを提供することができる。
【０１１６】
本発明によれば、回路ブロックを用いて構成される半導体集積回路において、配線の長さを短くできリピータの数を少なくできる半導体集積回路を提供することができる。
【０１１７】
本発明によれば、回路ブロックを用いて構成される半導体集積回路において、配線の長さを短くできリピータの数を少なくできるコンピュータが認識可能な回路ブロックの配置配線の設計データを提供することができる。
【０１１８】
本発明によれば、回路ブロックを用いて構成される半導体集積回路において、配線の長さを短くできリピータの数を少なくできるコンピュータが認識可能な半導体集積回路の配置配線の設計データを提供することができる。
【０１１９】
本発明によれば、回路ブロックを用いて構成される半導体集積回路において、配線の長さを短くできリピータの数を少なくできる半導体集積回路の設計方法を提供することができる。
【０１２０】
本発明によれば、回路ブロックを用いて構成される半導体集積回路において、配線の長さを短くできリピータの数を少なくできる半導体集積回路の設計装置を提供することができる。
【図面の簡単な説明】
【図１】実施の形態に係る半導体装置の設計装置の構成図である。
【図２】実施の形態に係る半導体装置の設計装置の空領域を有する回路ブロック設計部の構成図である。
【図３】実施の形態に係る半導体装置の設計装置の空領域を有する回路ブロックを用いた半導体集積回路の設計部の構成図である。
【図４】実施の形態に係る半導体装置の製造方法のフローチャートである。
【図５】実施の形態に係る半導体装置の製造方法の空領域を有する回路ブロックの設計のフローチャートである。
【図６】実施の形態に係る半導体装置の製造方法の半導体集積回路の設計のフローチャートである。
【図７】図７（ａ）は、実施例１に係る半導体装置の構成図であり、半導体集積回路の回路図であり、半導体集積回路の配置配線の設計データの構造図である。図７（ｂ）は、実施例１に係る半導体集積回路の回路ブロック周辺の回路図であり、半導体集積回路の回路ブロック周辺の配置配線の設計データの構造図である。
【図８】実施例１に係る半導体集積回路の回路ブロックの回路図であり、半導体集積回路の回路ブロックの配置配線の設計データの構造図である。また、実施例１に係る半導体装置の製造方法を説明するための図（その１）である。
【図９】実施例１に係る半導体装置の製造方法を説明するための図（その２）である。
【図１０】実施例１に係る半導体装置の製造方法を説明するための図（その３）である。
【図１１】図１１（ａ）は、実施例２に係る半導体集積回路の回路ブロックの回路図であり配置配線の設計データの構造図である。図１１（ｂ）は、回路ブロックを有する半導体集積回路の配置配線の設計データの構造図である。
【図１２】図１２（ａ）は、実施例３に係る半導体集積回路の回路ブロックの回路図であり配置配線の設計データの構造図である。図１２（ｂ）は、回路ブロックを有する半導体集積回路の配置配線の設計データの構造図である。
【図１３】図１３（ａ）は、実施例４に係る半導体集積回路の回路ブロックの回路図であり配置配線の設計データの構造図である。図１３（ｂ）は、回路ブロックを有する半導体集積回路の配置配線の設計データの構造図である。
【図１４】実施例５に係る半導体集積回路の回路ブロックの回路図であり、配置配線の設計データの構造図である。
【図１５】実施例５に係る回路ブロックを用いた半導体集積回路の設計方法を説明するための図（その１）である。
【図１６】実施例５に係る回路ブロックを用いた半導体集積回路の設計方法を説明するための図（その２）である。
【図１７】実施例６に係る半導体装置の構成図であり、半導体集積回路の回路図であり、半導体集積回路の配置配線の設計データの構造図である。
【図１８】実施例７に係る半導体装置の構成図であり、半導体集積回路の回路図であり、半導体集積回路の配置配線の設計データの構造図である。
【図１９】実施例８に係る半導体装置の構成図であり、半導体集積回路の回路図であり、半導体集積回路の配置配線の設計データの構造図である。
【図２０】実施例９に係る半導体集積回路のメモリ回路ブロックの回路図であり、配置配線の設計データの構造図である。
【図２１】従来の半導体装置の構成図であり、半導体集積回路の回路図である。
【符号の説明】
１　半導体装置の設計装置
２　空領域を有する回路ブロックの設計部
３　空領域を有する回路ブロックを用いた半導体集積回路の設計部
４　従来の回路ブロックライブラリー記録部（ネットデータを有する）
５　空領域を有する回路ブロックライブラリー記録部（配置配線データを有する）
６　半導体集積回路のデータ記録部
８　回路ブロックのネットデータの生成入力部
９　回路ブロックの仕様入力部
１０　回路ブロックのシステム設計部
１１　回路ブロックの論理設計部
１２　回路ブロックのネットデータ入力部
１３　リピータの段数と駆動力の設定部
１４　回路ブロックの大きさ等の概算部
１５　空領域の配置部
１６　リピータの配置部
１７　回路ブロックの空領域外への配置配線部
１８　空領域を有する回路ブロックライブラリーへの登録部
２１　半導体装置の仕様入力部
２２　半導体集積回路のシステム設計部
２３　半導体集積回路の論理設計部
２４　半導体集積回路の配置配線部
２５　空領域を有する回路ブロック配置部
２６　空領域を経由させる配線の配線部
２７　空領域へのリピータ配置部
２８　リピータと配線の接続部
３１　空領域を有する回路ブロックライブラリー
３２　半導体基板、及び、配置配線の設計データの仮想平面
３３　回路ブロックの機能回路の領域、及び、配置配線の設計データの仮想機能回路の領域
３４　回路ブロックの電源ライン、及び、配置配線の設計データの仮想電源ライン
３５、３６　回路ブロックの外部回路、及び、配置配線の設計データの仮想外部回路
３８　空領域、及び、配置配線の設計データの仮想空領域
３９　リピータ、及び、配置配線の設計データの仮想リピータ
４０、４１　配線、及び、配置配線の設計データの仮想配線
４２　回路ブロック、及び、配置配線の設計データの仮想回路ブロック
４３乃至５０　空領域、及び、配置配線の設計データの仮想空領域
５１、５２　回路ブロックの２等分線
５３　配置配線の設計データの仮想配線
５５乃至５９、６３乃至７０　リピータ、及び、配置配線の設計データの仮想リピータ
７１乃至８４　配線、及び、配置配線の設計データの仮想配線
ＣＬ１、ＣＬ２　クロック信号線、及び、配置配線の設計データの仮想クロック信号線
８５乃至８８　回路ブロックの３等分線
９１乃至１１８　空領域、及び、配置配線の設計データの仮想空領域
１２１乃至１２８、１３１乃至１３８、１４５乃至１６８　リピータ、及び、配置配線の設計データの仮想リピータ
１７１乃至１８７　配線、及び、配置配線の設計データの仮想配線
１９２乃至２００　リピータ用トランジスタの領域、及び、配置配線の設計データの仮想リピータ用トランジスタの領域
Ｔ１乃至Ｔ２０　リピータ用トランジスタ、及び、配置配線の設計データの仮想リピータ用トランジスタ
２０３乃至２１４　リピータ、及び、配置配線の設計データの仮想リピータ
２１５、２１６　インバータ
２１７　リピータ、及び、配置配線の設計データの仮想リピータ
２２１、２２３　配線、及び、配置配線の設計データの仮想配線
２２２、２２４　回路ブロックの入力端子、及び、配置配線の設計データの仮想入力端子
２３１　半導体基板、及び、配置配線の設計データの仮想平面
２３２　電極パッド、及び、配置配線の設計データの仮想電極パッド
２３３、２３４　Ｉ／Ｏセル、及び、配置配線の設計データの仮想Ｉ／Ｏセル
２３５乃至２４２　回路ブロック、及び、配置配線の設計データの仮想回路ブロック
２４３、２４８、２５１、２５６、２６１、２６９、２７０、２７０　回路ブロックとＩ／Ｏセルの入出力端子、及び、配置配線の設計データの仮想入出力端子
２４４、２４７、２５２、２５５、２６２、２６５、２６８、２７１、２７４配線、及び、配置配線の設計データの仮想配線
２４５、２５４　２６３、２６７、２７３　空領域、及び、配置配線の設計データの仮想空領域
２４６、２５３、２６４、２６６、２７２　リピータ、及び、配置配線の設計データの仮想リピータ
２８１　メモリ回路ブロック、及び、配置配線の設計データの仮想メモリ回路ブロック
２７６、２７７　シャントセル、及び、配置配線の設計データの仮想シャントセル
２７８、２９５　スイッチングトランジスタ、及び、配置配線の設計データの仮想スイッチングトランジスタ
２８２、２８４　メモリセルアレイ、及び、配置配線の設計データの仮想メモリセルアレイ
２８３　列（Ｒｏｗ）デコーダ、及び、配置配線の設計データの仮想列デコーダ
２８５、２８７　入出力部とセンスアンプ、及び、配置配線の設計データの仮想入出力部と仮想センスアンプ
２８６　プレデコーダ、及び、配置配線の設計データの仮想プレデコーダ
２８８乃至２９４　空領域、及び、配置配線の設計データの仮想空領域
Ｃ１乃至Ｃ８　メモリセル、及び、配置配線の設計データの仮想メモリセル
２９６、２９７　インバータ、及び、配置配線の設計データの仮想インバータ
２９８　基板コンタクト部、及び、配置配線の設計データの仮想基板コンタクト部
２９９　アンプ、及び、配置配線の設計データの仮想アンプ
３０１　半導体基板
３０２、３０３、３０４、３０５　回路ブロック
３０７、３０８　リピータ
３０９、３１０、３１１　配線
【図１】
2004047803.tif 000003
【図２】
2004047803.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2004047803.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
2004047803.tif 000021
【図２０】
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【図２１】
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