(57)【要約】【課題】安価で低速なＬＳＩ検査装置を使用して高速な半導体デバイスの検査を行う。【解決手段】外部から供給される外部クロック信号ＣＬＫに同期して、この外部クロック信号の周波数のＮ倍（Ｎは自然数）の周波数を有するテストクロック信号を生成するクロック制御回路１０と、被検査半導体デバイス３０に供給する擬似ランダムデータ信号を発生させる擬似ランダムデータ発生回路２０と、被検査半導体デバイス３０から出力されるデータを正常データと比較する比較回路４０とを具備し、被検査半導体デバイス３０に擬似ランダムデータ信号を与え、外部クロック信号ＣＬＫより高い動作周波数で高速に動作させ、その出力を比較回路４０により正常データと比較して被検査半導体デバイス３０の良否判定を行う。【選択図】　図１
2004040037.tif 000002
【特許請求の範囲】
【請求項１】
外部から供給される外部クロック信号に同期して、前記外部クロック信号の周波数より高い周波数を有するテストクロック信号を生成するクロック制御回路と、
被検査半導体デバイスに供給する擬似ランダムデータ信号を発生させる擬似ランダムデータ発生回路と、
前記被検査半導体デバイスから出力されるデータを正常データと比較する比較回路と、
を具備することを特徴とする半導体集積回路の検査装置。
【請求項２】
前記擬似ランダムデータ発生回路はＭ系列符号生成回路で構成されることを特徴とする請求項１記載の半導体集積回路の検査装置。
【請求項３】
前記擬似ランダムデータ発生回路は前記テストクロック信号に同期して擬似ランダムデータ信号を出力することを特徴とする請求項１または２記載の半導体集積回路の検査装置。
【請求項４】
前記クロック制御回路および前記擬似ランダムデータ発生回路の少なくとも一方が前記被検査半導体デバイスに内蔵されることを特徴とする請求項１から３のいずれか１項記載の半導体集積回路の検査装置。
【請求項５】
前記比較回路において比較される正常データは被検査半導体デバイスの良品を使用して生成されることを特徴とする請求項１から４のいずれか１項記載の半導体集積回路の検査装置。
【請求項６】
前記比較回路において比較される正常データはＲＯＭに記憶されたデータであることを特徴とする請求項１から４のうちいずれか１項記載の半導体集積回路の検査装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、被検査半導体デバイスがＬＳＩ検査装置の動作周波数よりも高速に動作する場合でも検査を可能にする半導体集積回路の検査装置に関する。
【０００２】
【従来の技術】
近年、各種電子機器に搭載される半導体デバイスは高機能なものが要求され、半導体デバイスの大規模化と高速化がますます進んできている。そのため、これらの半導体デバイスを検査する装置についても高機能化と高速化が要求され、膨大な設備費用が必要となってきている。
【０００３】
一般に半導体デバイスのコストには、チップサイズの他にこれら検査装置の設備コストも反映されるため、半導体デバイスのコストを低減する目的で、安価で低速なＬＳＩ検査装置を用いた検査が望まれている。
【０００４】
このような安価で低速なＬＳＩ検査装置を用いる事例として、特開平６−１８７７９７号公報に開示されている技術がある。この技術によれば、動作の遅いＬＳＩ検査装置でも高速のメモリデバイスの検査ができるように、外部から入力されるクロック信号のＮ倍の周波数を持つ内部クロック信号を生成し、この内部クロック信号に同期したアドレス信号が生成される。
【０００５】
図１１は、上記従来の半導体集積回路の検査装置の構成を示すブロック図である。図１１において、５０はクロック制御回路、６０はアドレス制御回路、７０はアドレスレジスタ、８０は被検査半導体デバイスのメモリ集積回路である。
【０００６】
クロック制御回路５０は、外部端子から入力されるテストモード信号ＭＯＤＥがノーマルモードを示しているときは、外部端子から入力されるクロック信号ＣＬＫをそのまま出力し、テストモード信号ＭＯＤＥがテストモードを示しているときは、クロック信号ＣＬＫに同期したＮ倍（Ｎは自然数）の周波数を有するクロック信号を出力する。
【０００７】
アドレス制御回路６０は、テストモード信号ＭＯＤＥがノーマルモードを示しているときは、外部端子から入力されるアドレス信号ＡＤＤＲＥＳＳをそのまま出力し、テストモード信号ＭＯＤＥがテストモードを示しているときは、アドレス信号ＡＤＤＲＥＳＳの反転／非反転を交互に行う。アドレスレジスタ７０はクロック制御回路５０から出力されるクロック信号のタイミングでアドレス制御回路６０の出力をラッチし、検査対象のメモリ集積回路８０にメモリアドレスを供給する。
【０００８】
このような構成の検査装置をメモリ集積回路に内蔵することにより、テストモード信号でテストモードを指定すれば、外部から入力されるクロック信号のＮ倍の周波数を持つ内部クロック信号が生成され、この内部クロック信号に同期して変化するアドレス信号が生成されるため、動作の遅いＬＳＩ検査装置でも高速のメモリデバイスの検査を行うことができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、生成されたアドレス信号は反転／非反転をする信号であるため、被検査半導体デバイスはメモリブロックのような限られたものとなる。また、被検査半導体デバイスの出力結果を評価する方法は示されていない。
【００１０】
本発明は上記事情に鑑みてなされたもので、被検査半導体デバイスを限定せず、安価で低速なＬＳＩ検査装置を使用して高速な半導体デバイスの検査を行うことを可能とする半導体集積回路の検査装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係る半導体集積回路の検査装置は、外部から供給される外部クロック信号に同期して、この外部クロック信号の周波数より高い周波数を有するテストクロック信号を生成するクロック制御回路（１０）と、被検査半導体デバイスに供給する擬似ランダムデータ信号を発生させる擬似ランダムデータ発生回路（２０）と、被検査半導体デバイスから出力されるデータを正常データと比較する比較回路（４０）とを具備するものである。
【００１２】
上記構成によれば、外部クロック信号の周波数より高い周波数を有するテストクロック信号を生成し、擬似ランダムデータ信号を被検査半導体デバイスに供給し、出力されるデータを正常データと比較することができるため、被検査半導体デバイスを限定せず、安価で低速なＬＳＩ検査装置を使用して半導体デバイスを高速に動作させて検査を行うことが可能となる。また、正常データと比較する比較回路を設けることにより、ＬＳＩ検査装置側では期待値を格納するメモリ容量を低減させることできるため、総合的に検査コストを削減することができる。
【００１３】
本発明の請求項２に係る半導体集積回路の検査装置は、請求項１記載の半導体集積回路の検査装置において、前記擬似ランダムデータ発生回路はＭ系列符号生成回路で構成されるものである。
【００１４】
上記構成によれば、Ｍ系列符号生成回路を用いて擬似ランダムデータ信号を生成することで長大周期の規則性を持った擬似ランダムデータ信号が得られるため、汎用の検査に適した検査データのランダム性が得られるとともに、被検査半導体デバイスから出力される正常データの予測が容易になる。
【００１５】
本発明の請求項３に係る半導体集積回路の検査装置は、請求項１または２記載の半導体集積回路の検査装置において、前記擬似ランダムデータ発生回路はクロック制御回路が生成するテストクロック信号に同期して擬似ランダムデータ信号を出力するものである。
【００１６】
上記構成によれば、擬似ランダムデータ信号がテストクロック信号に同期しているため、これをそのまま被検査半導体デバイスに与えて同期動作をさせることができ、その出力を正常データと比較する際にも、テストクロック信号に同期して検査することが容易になる。
【００１７】
本発明の請求項４に係る半導体集積回路の検査装置は、請求項１から３のいずれか１項記載の半導体集積回路の検査装置において、前記クロック制御回路および前記擬似ランダムデータ発生回路の少なくとも一方が被検査半導体デバイスに内蔵されるものである。
【００１８】
上記構成によれば、クロック制御回路あるいは擬似ランダムデータ発生回路あるいはこの双方が被検査半導体デバイスに内蔵されるため、評価回路を簡素化することができる。
【００１９】
本発明の請求項５に係る半導体集積回路の検査装置は、請求項１から４のいずれか１項記載の半導体集積回路の検査装置において、前記比較回路で比較される正常データは被検査半導体デバイスの良品を使用して生成されるものである。
【００２０】
上記構成によれば、被検査半導体デバイスの良品を使用して正常データを生成するため、高機能化された大規模な半導体デバイスであっても容易に正常データが得られる。
【００２１】
本発明の請求項６に係る半導体集積回路の検査装置は、請求項１から４のいずれか１項記載の半導体集積回路の検査装置において、前記比較回路で比較される正常データはＲＯＭに記憶されたデータとするものである。
【００２２】
上記構成によれば、正常データはＲＯＭに記憶されるため、一旦正常データを得た後は正常データの管理や複製が容易になる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
（実施の形態１）
図１は本発明の実施の形態１に係る半導体集積回路の検査装置の構成を示すブロック図である。図１において、１０はクロック制御回路、２０は擬似ランダムデータ発生回路、３０は被検査半導体デバイス、４０は比較回路である。
【００２４】
クロック制御回路１０は、外部端子から入力されるテストモード信号ＭＯＤＥの状態に応じて、外部端子から入力されるクロック信号（ＣＬＫ）および外部端子から入力されるリセット信号（ＲＥＳＥＴ）をそのままテストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）として出力する機能と、クロック信号ＣＬＫに同期したＮ倍（Ｎ：自然数）の周波数を有するクロック信号およびこのクロック信号の位相がクロック信号（ＣＬＫ）とロックしたことを示す信号をそれぞれテストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）として出力する機能を有する。
【００２５】
擬似ランダムデータ発生回路２０は、外部端子から入力されるテストモード信号（ＭＯＤＥ）の状態に応じて、外部端子から入力されたデータ入力信号（ＤＩ）をそのままテストデータ信号（ＲＤＭ）として出力する機能と、クロック制御回路１０からクロック信号（ＣＬＫ）のＮ倍のクロック信号が出力されるときのテストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）に基づいて発生させた擬似ランダムデータ信号をテストデータ信号（ＲＤＭ）として出力する機能を有する。
【００２６】
被検査半導体デバイス３０は、クロック制御回路１０から出力されるテストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）と擬似ランダムデータ発生回路２０から出力されるテストデータ信号（ＲＤＭ）に基づいて動作し、テスト出力信号（ＤＯＵＴ１）を出力する。
【００２７】
比較回路４０は、クロック制御回路１０から出力されるテストクロック信号ＮＣＬＫおよびテストスタート信号（ＳＴＡＲＴ）と擬似ランダムデータ発生回路２０から出力されるテストデータ信号（ＲＤＭ）に基づいて、被検査半導体デバイス３０のテスト出力信号（ＤＯＵＴ１）が正しいかどうかの良否判定を行う機能を有し、良否判定結果であるテスト判定信号（ＲＳＬＴ）を外部端子に出力する。
【００２８】
図２はクロック制御回路１０の詳細構成を示すブロック図である。図２において、１１０はＰＬＬ、１２０は外部端子から入力されるテストモード信号（ＭＯＤＥ）により制御される切換回路である。
【００２９】
ＰＬＬ１１０は、外部端子から入力されたクロック信号（ＣＬＫ）に同期してＮ倍（Ｎ：自然数）の周波数を有するＮ倍クロック信号（ｎｃｌｋ）を生成する。また、生成されたＮ倍クロック信号（ｎｃｌｋ）の位相がクロック信号（ＣＬＫ）とロックされたときにスタート信号（ｓｔａｒｔ）を出力する。
【００３０】
切換回路１２０は、テストモード信号（ＭＯＤＥ）が“Ｈ”の場合はＰＬＬ１１０の出力であるＮ倍クロック信号（ｎｃｌｋ）およびスタート信号（ｓｔａｒｔ）を出力し、テストモード信号（ＭＯＤＥ）が“Ｌ”の場合は、外部端子から入力されたクロック信号（ＣＬＫ）およびリセット信号（ＲＥＳＥＴ）を出力する。すなわち、切換回路１２０は、Ｎ倍クロック信号（ｎｃｌｋ）とクロック信号（ＣＬＫ）を切り換えてテストクロック信号（ＮＣＬＫ）として出力し、スタート信号（ｓｔａｒｔ）とリセット信号（ＲＥＳＥＴ）を切り換えてテストスタート信号（ＳＴＡＲＴ）として出力する。
【００３１】
図３は擬似ランダムデータ発生回路２０の詳細構成を示すブロック図である。図３において、２１０は初期値設定レジスタ、２２０〜２２３はシフトレジスタ、２３０は排他的論理和回路（ＥＸＯＲ回路）、２４０は切換回路である。ここで、初期値設定レジスタ２１０、シフトレジスタ２２０〜２２３、ＥＸＯＲ回路２３０から構成される回路はＭ系列符号生成回路であり、テストクロック信号ＮＣＬＫおよびテストスタート信号（ＳＴＡＲＴ）に基づいて長大周期の規則性を持った擬似ランダムデータ信号（ｒｍｄ）を発生する。
【００３２】
図３では説明を簡略にするために４ビットのシフトレジスタによる構成を示しているが、本実施の形態をこれに限定するものではなく、シフトレジスタのビット数は被検査半導体デバイス３０の回路規模や入力数に応じて適切に選択されるものとする。また、図３ではＥＸＯＲ回路２３０の入力はそれぞれシフトレジスタ２２０の出力端子Ｑ０とシフトレジスタ２２１の出力端子Ｑ１に接続されているが、これはＭ系列符号生成に使用される生成多項式に応じて接続がなされるものとする。
【００３３】
切換回路２４０は、テストモード信号（ＭＯＤＥ）が“Ｈ”の場合は擬似ランダムデータ信号（ｒｍｄ）をテストデータ信号（ＲＤＭ）として出力し、テストモード信号（ＭＯＤＥ）が“Ｌ”の場合は、外部から入力されたデータ入力信号ＤＩをテストデータ信号（ＲＤＭ）として出力する。なお、図１では擬似ランダムデータ発生回路２０が１個の場合を示しているが、被検査半導体デバイス３０の回路規模や入力数に応じて複数の擬似ランダムデータ発生回路を備えていても良い。
【００３４】
図４は比較回路４０の詳細構成を示すブロック図である。図４において、４１０はあらかじめ検査された良品の半導体デバイス、４２０は一致回路（ＥＸＮＯＲ回路）である。良品の半導体デバイス４１０はテストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）およびテストデータ信号（ＲＤＭ）に基づいて動作し、ＥＸＮＯＲ回路４２０は、被検査半導体デバイス３０からのテスト出力信号（ＤＯＵＴ１）と良品の半導体デバイス４１０からの出力される期待値（ＤＯＵＴ２）を比較し、一致している場合に“Ｈ”を出力する。
【００３５】
図５は比較回路４０の他の詳細構成を示すブロック図である。図５において、４３０はアドレスカウンタ、４４０は期待値データが格納されたＲＯＭ、４２０は一致回路（ＥＸＮＯＲ回路）である。ＲＯＭ４４０には、被検査半導体デバイス３０がテストデータ信号ＲＤＭの入力に対して正しく動作した場合の期待値をあらかじめ順に格納しておく。
【００３６】
アドレスカウンタ４３０はテストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）によって動作し、ＲＯＭ４４０はアドレスカウンタ４３０から供給されるアドレス信号（ＡＤＲ）に従って期待値（ＤＯＵＴ２）を出力し、ＥＸＮＯＲ４３０は半導体デバイス３０からのテスト出力信号（ＤＯＵＴ１）と期待値（ＤＯＵＴ２）を比較し、比較結果が正しかったことを示すテスト判定信号（ＲＳＬＴ）を出力する。
【００３７】
以上のように構成された本実施の形態１における半導体集積回路の検査装置について、その動作を以下に説明する。図１において、まず、ＬＳＩ検査装置からテストモード信号（ＭＯＤＥ）に“Ｈ”を入力する。これにより、図２の切換回路１２０はＰＬＬ１１０の出力であるＮ倍クロック信号（ｎｃｌｋ）とスタート信号（ｓｔａｒｔ）を選択して出力するようになる。また、図３の切換回路２４０は擬似ランダムデータ信号（ｒｄｍ）を選択して出力するようになる。このような状態で、ＬＳＩ検査装置からクロック制御回路１０にクロック信号（ＣＬＫ）が入力される。
【００３８】
図６は、テストモード信号（ＭＯＤＥ）が“Ｈ”の場合に、クロック制御回路１０において、入力されたクロック信号（ＣＬＫ）に基づいてＮ倍の周波数を有するテストクロック信号（ＮＣＬＫ）と、テストクロック信号（ＮＣＬＫ）の位相がクロック信号（ＣＬＫ）とロックされたことを示すテストスタート信号（ＳＴＡＲＴ）とが生成される様子を説明するタイミング図である。ここでは、テストクロック信号（ＮＣＬＫ）がクロック信号（ＣＬＫ）の４倍の周波数である場合を示している。
【００３９】
図６に示すように、時刻Ｔ０においてテストクロック信号（ＮＣＬＫ）の位相がクロック信号（ＣＬＫ）とロックし、テストスタート信号（ＳＴＡＲＴ）が“Ｈ”になる。なお、ＰＬＬの動作については周知であるため、動作説明は省略する。
【００４０】
テストクロック信号（ＮＣＬＫ）とテストスタート信号（ＳＴＡＲＴ）は擬似ランダムデータ発生回路２０および比較回路４０に供給される。擬似ランダムデータ発生回路２０では、テストスタート信号（ＳＴＡＲＴ）の立ち上がりエッジの時刻Ｔ０に、図３に示す初期値設定レジスタ２１０の出力データａ０〜ａ３がシフトレジスタ２２０〜２２３にロードされる。それ以降、シフトレジスタ２２０〜２２３はテストクロック信号（ＮＣＬＫ）に同期して動作し、長大周期の規則性を持った擬似ランダムデータ信号（ｒｄｍ）を生成する。
【００４１】
表１に擬似ランダムデータ発生回路２０から出力される擬似ランダムデータ信号（ｒｄｍ）の生成過程を示す。
【００４２】
【表１】
2004040037.tif 000003
【００４３】
初期値設定レジスタ２１０の値を（１，０，０，１）とすると、これが時刻Ｔ０にシフトレジスタ２２０〜２２３にロードされ、シフトレジスタの出力（Ｑ３，Ｑ２，Ｑ１，Ｑ０）は（１，０，０，１）になる。以降、テストクロック信号（ＮＣＬＫ）の時刻Ｔ１、Ｔ２、Ｔ３、・・・において、（１，１，０，０）、（０，１，１，０）、（１，０，１，１）・・・と推移し、時刻Ｔ１４で１周期となり、次の時刻Ｔ１５では時刻Ｔ０の値に戻る。
【００４４】
このようにして擬似ランダムデータ発生回路２０で生成された擬似ランダムデータ信号（ｒｍｄ）がテストデータ信号（ＲＤＭ）として出力され、被検査半導体デバイス３０および比較回路４０に供給される。被検査半導体デバイス３０は、テストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）により、擬似ランダムデータ信号が載せられたテストデータ信号（ＲＤＭ）を入力データとして動作を開始し、入力データに応じたテスト出力信号（ＤＯＵＴ１）を出力する。
【００４５】
テスト出力信号（ＤＯＵＴ１）は比較回路４０に入力される。まず、比較回路４０が図４の構成の場合の動作を説明する。比較回路４０にはあらかじめ良品の半導体デバイス４１０が用意されており、被検査半導体デバイス３０と同様に、テストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）により、擬似ランダムデータ信号が載せられたテストデータ信号（ＲＤＭ）を入力データとして動作を開始し、入力データに応じて期待値（ＤＯＵＴ２）を出力する。
【００４６】
すなわち、同時刻に全く等しい入力データが被検査半導体デバイス３０と良品の半導体デバイス４１０に入力されることになる。このため、被検査半導体デバイス３０が良品の場合は、テスト出力信号（ＤＯＵＴ１）と、良品の半導体デバイス４１０から出力される期待値（ＤＯＵＴ２）は全く同じとなる。
【００４７】
比較回路４０のＥＸＮＯＲ回路４２０では、良品の半導体デバイス４１０から出力された期待値（ＤＯＵＴ２）と被検査半導体デバイス３０から出力されたテスト出力信号（ＤＯＵＴ１）とを比較し、テスト判定信号（ＲＳＬＴ）を外部端子を介してＬＳＩ検査装置に出力する。ＬＳＩ検査装置では、テスト判定信号（ＲＳＬＴ）が“Ｈ”であれば被検査半導体デバイス３０は良品、テスト判定信号（）ＲＳＬＴ）が“Ｌ”であれば被検査半導体デバイス３０は不良品と判定する。
【００４８】
次に、比較回路４０が図５の構成の場合の動作を説明する。アドレスカウンタ４３０はテストスタート信号（ＳＴＡＲＴ）が“Ｈ”になるとテストクロック信号（ＮＣＬＫ）により動作を開始し、アドレス信号（ＡＤＲ）を出力する。ＲＯＭ４４０は入力されたアドレス信号（ＡＤＲ）に対応した期待値（ＤＯＵＴ２）を出力する。
【００４９】
ＲＯＭ４４０は、テストクロック信号（ＮＣＬＫ）に同期して、図４で示した良品の半導体デバイス４１０と全く同じ時刻に同じデータを出力する様になっている。そのため、被検査半導体デバイス３０が良品の場合は、テスト出力信号（ＤＯＵＴ１）と、ＲＯＭ４４０が出力する期待値（ＤＯＵＴ２）は全く同じとなる。
【００５０】
比較回路４０のＥＸＮＯＲ回路４２０では、ＲＯＭ４４０から出力された期待値（ＤＯＵＴ２）と被検査半導体デバイス３０から出力されたテスト出力信号（ＤＯＵＴ１）とを比較し、テスト判定信号（ＲＳＬＴ）を外部端子を介してＬＳＩ検査装置に出力する。ＬＳＩ検査装置では、テスト判定信号（ＲＳＬＴ）が“Ｈ”であれば被検査半導体デバイス３０は良品、テスト判定信号（ＲＳＬＴ）が“Ｌ”であれば被検査半導体デバイス３０は不良品と判定する。
【００５１】
以上のように本実施の形態１によれば、ＬＳＩ検査装置から供給されるクロック信号（ＣＬＫ）のＮ倍のクロック信号を発生させるクロック制御回路と、このＮ倍のクロック信号に同期して擬似ランダムデータ信号を発生させる擬似ランダムデータ発生回路と、被検査半導体デバイスからのテスト出力信号を良品の半導体デバイスからの出力信号と比較する比較回路とを設けることにより、低速なＬＳＩ検査装置を用いても高速の半導体集積回路をテストすることが可能となる。
【００５２】
（実施の形態２）
図７は本発明の実施の形態２に係る半導体集積回路の検査装置の構成を示すブロック図である。図７において、１０はクロック制御回路、３１は被検査半導体デバイス、４０は比較回路である。ここで、クロック制御回路１０および比較回路４０は実施の形態１におけるクロック制御回路１０および比較回路４０と同じものであるため、同一符号を付し説明は省略する。
【００５３】
また、図８は被検査半導体デバイス３１の構成を示すブロック図である。図８において、２０は擬似ランダムデータ発生回路、３１０は被検査半導体デバイスの機能回路である。ここで、擬似ランダムデータ発生回路２０は実施の形態１における擬似ランダムデータ発生回路２０と同じ構成の回路であり、同一符号を付し説明は省略する。
【００５４】
機能回路３１０は実施の形態１における被検査半導体デバイス３０と同じものであり、クロック制御回路１０から出力されるテストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）と、被検査半導体デバイス３１に内蔵される擬似ランダムデータ発生回路２０から出力されるテストデータ信号（ＲＤＭ）に基づいて動作し、テスト出力信号（ＤＯＵＴ１）を出力する。
【００５５】
すなわち、図７における被検査半導体デバイス３１は、実施の形態１における図１の擬似ランダムデータ発生回路２０を被検査半導体デバイス３０内に取り入れた場合の構成となっている。以上のように構成された本実施の形態２における半導体集積回路の検査装置について、その動作を以下に説明する。
【００５６】
図７において、まず、テストモード信号（ＭＯＤＥ）を“Ｈ”にする。以降、クロック制御回路１０および図８に示す擬似ランダムデータ発生回路２０は実施の形態１における同一符号の回路とそれぞれ同じ動作をするため、説明は省略する。
【００５７】
図８の機能回路３１０は、テストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）により動作を開始し、擬似ランダムデータ発生回路２０から出力されるテストデータ信号（ＲＤＭ）を入力データとして動作し、入力データに応じたテスト出力信号（ＤＯＵＴ１）を出力する。
【００５８】
被検査半導体デバイス３１から出力されたテスト出力信号（ＤＯＵＴ１）は比較回路４０に入力される。比較回路４０は実施の形態１の場合と同じように動作し、良品の半導体デバイス４１０から出力された期待値（ＤＯＵＴ２）と被検査半導体デバイス３１から出力されたテスト出力信号（ＤＯＵＴ１）とを比較し、テスト判定信号（ＲＳＬＴ）を外部端子を介してＬＳＩ検査装置に出力する。これにより、ＬＳＩ検査装置は被検査半導体デバイス３１の良否判定を行う。
【００５９】
以上のように本実施の形態２によれば、ＬＳＩ検査装置から供給されるクロック信号（ＣＬＫ）のＮ倍のクロック信号を発生させるクロック制御回路と、被検査半導体デバイスからのテスト出力信号を良品の半導体デバイスからの出力信号と比較する比較回路とを設け、クロック制御回路から出力されるクロック信号に同期して擬似ランダムデータ信号を発生させる擬似ランダムデータ発生回路を被検査半導体デバイスに内蔵させることにより、低速なＬＳＩ検査装置を用いても高速の半導体集積回路をテストすることが可能となり、かつ、評価回路を簡素化することができる。
【００６０】
（実施の形態３）
図９は本発明の実施の形態３に係る半導体集積回路の検査装置の構成を示すブロック図である。図９において、３２は被検査半導体デバイス、４０は比較回路である。ここで、比較回路４０は実施の形態１における比較回路４０と同じものであるため、同一符号を付し説明は省略する。
【００６１】
また、図１０は被検査半導体デバイス３２の構成を示すブロック図である。図１０において、１０はクロック制御回路、２０は擬似ランダムデータ発生回路、３１０は被検査半導体デバイスの機能回路である。ここで、クロック制御回路１０および擬似ランダムデータ発生回路２０は実施の形態１におけるクロック制御回路１０および擬似ランダムデータ発生回路２０と同じ構成の回路であり、同一符号を付し説明は省略する。
【００６２】
さらに、被検査半導体デバイスの機能回路３１０は、実施の形態２における機能回路３１０と同様に、実施の形態１における被検査半導体デバイス３０と同じものであり、被検査半導体デバイス３２に内蔵されたクロック制御回路１０と擬似ランダムデータ発生回路２０から出力されるテストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）とテストデータ信号ＲＤＭに基づいて動作し、テスト出力信号（ＤＯＵＴ１）を出力する。
【００６３】
すなわち、図９における被検査半導体デバイス３２は、実施の形態１における図１のクロック制御回路１０と擬似ランダムデータ発生回路２０を被検査半導体デバイス３０内に取り入れた場合の構成となっている。以上のように構成された本実施の形態３における半導体集積回路の検査装置について、その動作を以下に説明する。
【００６４】
図９において、まず、テストモード信号（ＭＯＤＥ）を“Ｈ”にする。以降、図１０に示すクロック制御回路１０および擬似ランダムデータ発生回路２０は実施の形態１における同一符号の回路とそれぞれ同じ動作をするため、説明は省略する。
【００６５】
図１０の機能回路３１０は、テストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）により動作を開始し、擬似ランダムデータ発生回路２０から出力されるテストデータ信号（ＲＤＭ）を入力データとして動作し、入力データに応じたテスト出力信号（ＤＯＵＴ１）を出力する。
【００６６】
被検査半導体デバイス３２から出力されたテスト出力信号（ＤＯＵＴ１）は比較回路４０に入力される。比較回路４０は実施の形態１の場合と同じように動作し、良品の半導体デバイス４１０から出力された期待値（ＤＯＵＴ２）と被検査半導体デバイス３２から出力されたテスト出力信号（ＤＯＵＴ１）とを比較し、テスト判定信号（ＲＳＬＴ）を外部端子を介してＬＳＩ検査装置に出力する。これにより、ＬＳＩ検査装置は被検査半導体デバイス３２の良否判定を行う。
【００６７】
以上のように本実施の形態３によれば、ＬＳＩ検査装置から供給されるクロック信号（ＣＬＫ）のＮ倍のクロック信号を発生させるクロック制御回路と、このクロック信号に同期して擬似ランダムデータ信号を発生させる擬似ランダムデータ発生回路を被検査半導体デバイスに内蔵させ、被検査半導体デバイスからのテスト出力信号を良品の半導体デバイスからの出力信号と比較する比較回路を設けることにより、低速なＬＳＩ検査装置を用いても高速の半導体集積回路をテストすることが可能となり、かつ、評価回路をさらに簡素化することができる。
【００６８】
【発明の効果】
以上説明したように、本発明によれば、外部クロック信号に同期して、その周波数より高い周波数を有するテストクロック信号を生成し、擬似ランダムデータ信号を被検査半導体デバイスに供給し、出力されるデータを正常データと比較することができるため、被検査半導体デバイスを限定せず、安価で低速なＬＳＩ検査装置を使用して半導体デバイスを高速に動作させて検査を行うことができる。
【００６９】
また、被検査半導体デバイスから出力されるデータを正常データと比較する比較回路を設けることにより、ＬＳＩ検査装置側では期待値を格納するメモリ容量を低減させることできるため、総合的に検査コストを削減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体集積回路の検査装置の構成を示すブロック図。
【図２】本発明の実施の形態に係る半導体集積回路の検査装置におけるクロック制御回路の詳細構成を示すブロック図。
【図３】本発明の実施の形態に係る半導体集積回路の検査装置における擬似ランダムデータ発生回路の詳細構成を示すブロック図。
【図４】本発明の実施の形態に係る半導体集積回路の検査装置における比較回路の詳細構成を示すブロック図。
【図５】本発明の実施の形態に係る半導体集積回路の検査装置における比較回路の他の詳細構成を示すブロック図。
【図６】テストスタート信号の生成を示すタイミング図。
【図７】本発明の実施の形態２に係る半導体集積回路の検査装置の構成を示すブロック図。
【図８】本発明の実施の形態２に係る半導体集積回路の検査装置における被検査半導体デバイスの構成を示すブロック図。
【図９】本発明の実施の形態３に係る半導体集積回路の検査装置の構成を示すブロック図。
【図１０】本発明の実施の形態３に係る半導体集積回路の検査装置における被検査半導体デバイスの構成を示すブロック図。
【図１１】従来の半導体集積回路の検査装置の構成を示すブロック図。
【符号の説明】
１０、５０　クロック制御回路
２０　擬似ランダムデータ発生回路
３０、３１、３２、８０　被検査半導体デバイス
４０　比較回路
６０　アドレス制御回路
７０　アドレスレジスタ
１１０　ＰＬＬ
１２０、２４０　切換回路
２１０　初期値設定レジスタ
２２０〜２２３　シフトレジスタ
２３０　排他的論理和回路
３１０　被検査半導体デバイスの機能回路
４１０　良品の半導体デバイス
４２０　一致回路
４３０　アドレスカウンタ
４４０　ＲＯＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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