(57)【要約】【課題】電圧駆動型半導体素子を複数個直列接続した電力変換装置などで、各素子をターンオフさせるときのテイル電流を低減することにより、各素子の電圧アンバランスを抑制し、素子の過電圧印加とこれによる素子破壊を防止する。【解決手段】図は或る電圧駆動型半導体素子のゲート駆動回路を示し、ターンオン時にはインターフェイス回路ＩＦによりスイッチＳＷ１をオンし、抵抗Ｒｇ（ｏｎ）を介してターンオンさせるが、ターンオフ時には従来はスイッチＳＷ２をオンし抵抗Ｒｇ（ｏｆｆ）を介して−１５Ｖでゲート駆動していたのに対し、この発明ではスイッチＳＷ３をオンして例えば−２０Ｖでターンオフさせることで、テイル電流の低減化を図り各素子の電圧アンバランスを抑制する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
複数個直列接続された電圧駆動型半導体素子をターンオフさせるにあたり、
前記電圧駆動型半導体素子を通常ターンオフさせるときの電圧値よりも絶対値を大きくしてターンオフさせることにより、ターンオフ時のテイル電流を低減し、各電圧駆動型半導体素子のテイル電流の特性差による電圧アンバランスの抑制を図ることを特徴とする電圧駆動型半導体素子の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、各アームが複数の電圧駆動型半導体素子の直列接続回路から構成される電力変換装置、特にその各アームを構成する電圧駆動型半導体素子のゲート駆動方法に関する。
【０００２】
【従来の技術】
図３は、電力変換装置で高電圧化を図るため、各アーム（図では１つのアームのみを示す）に複数の電圧駆動型半導体素子を直列接続した場合の従来例を示す回路図で、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を直列接続したインバータ１相分の回路を示す。
図示のように、この回路は直流電源Ｅｄ、ＩＧＢＴＱ１，Ｑ２（上アーム）とＱ３，Ｑ４（下アーム）、これらＱ１〜Ｑ４のゲート駆動回路ＧＤＵ１〜ＧＤＵ４、スナバコンデンサＣ、スナバダイオードＤおよびスナバ抵抗Ｒなどから構成される。
また、ゲート駆動回路は例えば図４に示すように、ＩＧＢＴをオン，オフさせるためのスイッチＳＷ１，ＳＷ２およびインターフェイス回路ＩＦなどから構成される。
【０００３】
図５に図３の動作波形を示す。
これは、ＩＧＢＴＱ１，Ｑ２の素子特性にばらつきがある場合のターンオフ動作で、ＩＧＢＴのゲート・エミッタ間電圧ＶＧＥが正から負になった（ターンオフ）後に素子に発生する漏れ電流、いわゆるテイル電流ＩＣ、ＩＧＢＴのコレクタ・エミッタ間電圧ＶＣＥなどを示し、ここでは素子Ｑ１のテイル電流ＩＣ（Ｑ１）の方が素子Ｑ２のテイル電流ＩＣ（Ｑ２）に比べて小さい場合の例を示している。すなわち、ＩＧＢＴはその内部にトランジスタ構造とＭＯＳ−ＦＥＴ構造とを有しており、ターンオフ時にトランジスタ構造がＭＯＳ−ＦＥＴ構造より遅れてオフすることにより、テイル電流と呼ばれる漏れ電流が発生するのである。
【０００４】
ＩＧＢＴを直列接続して運転する場合、図示のようにテイル電流特性にばらつきがあると、このテイル電流の差が充電電流となり、テイル電流の少ない側の素子Ｑ１の印加電圧を上昇させてしまう。
そこで、このような電圧アンバランス対策として、各ＩＧＢＴにスナバ回路（図３ではＲＣＤスナバ回路）を付加することによって、テイル電流の差を吸収し、電圧アンバランスを抑制するようにしている。
こうすることで、図５（ａ）のスナバ回路なしの場合に比べ、スナバ回路ありの図５（ｂ）の場合の方が電圧アンバランスが緩和されていることが分かる。このとき、スナバ回路のコンデンサ容量を増大させるほど、電圧アンバランス低減効果を上げることができる。
【０００５】
【発明が解決しようとする課題】
上記のように、ＩＧＢＴ等の電圧駆動型半導体素子を直列接続して用いる場合、ＩＧＢＴ素子と並列にスナバ回路を接続することで、素子電圧のアンバランスを低減できるが、テイル電流差が大きくなると、付加するコンデンサ容量を大きくしなければならず、その結果、回路が大型化し損失が増加すると言う問題が生じる。
したがって、この発明の課題は、回路の大型化や損失増加を招くことなく、素子電圧のアンバランスを低減し、素子の過電圧印加およびそれにもとづく素子破壊を防止することにある。
【０００６】
【課題を解決するための手段】
このような課題を解決するため、請求項１の発明では、複数個直列接続された電圧駆動型半導体素子をターンオフさせるにあたり、
前記電圧駆動型半導体素子を通常ターンオフさせるときの電圧値よりも絶対値を大きくしてターンオフさせることにより、ターンオフ時のテイル電流を低減し、各電圧駆動型半導体素子のテイル電流の特性差による電圧アンバランスの抑制を図ることを特徴とする。
【０００７】
【発明の実施の形態】
図１はこの発明の実施の形態を示す構成図である。
これは、図４に示した従来のゲート駆動回路に対して、逆バイアスシーケンス回路ＲＳおよびスイッチＳＷ３を付加した点が特徴である。図１の動作について、その動作説明図である図２を参照して説明する。
まず、Ｑ１，Ｑ２のゲート駆動回路にオフ信号が入力されると、逆バイアスシーケンス回路ＲＳにて設定されている一定時間（ΔＴ）だけスイッチＳＷ３がオンする。このスイッチＳＷ３は、通常の逆バイアス電圧値−１５Ｖよりもその絶対値が高い値、例えば−２０Ｖの電源ラインに接続されているため、ゲート・エミッタ間電圧ＶＧＥは−２０Ｖとなる。
【０００８】
ところで、電圧駆動型半導体素子のターンオフ時間およびテイル電流は、通常ゲート・エミッタ間電圧ＶＧＥの逆バイアス電圧値に依存する特性を持っていることから、通常の逆バイアス電圧値−１５Ｖにてターンオフさせる図２（ａ）の場合に比べてＱ１，Ｑ２のターンオフ時間は減少し、これに伴いＱ１，Ｑ２のテイル電流ＩＣも図２（ｂ）の如く減少する。これにより、Ｑ１，Ｑ２のテイル電流のばらつきも減少し、コレクタ・エミッタ間電圧ＶＣＥも図２（ｂ）の如く抑制される。その後、逆バイアスシーケンス回路ＲＳにて設定した一定時間ΔＴの経過後にスイッチＳＷ３がオフし、スイッチＳＷ２がオンすることで、ゲート・エミッタ間電圧ＶＧＥは通常の逆バイアス電圧値−１５Ｖとなり、次のオン信号入力時に動作遅延時間（ゲート・エミッタ間順バイアス充電時間）を増加させることなく、ターンオン可能となる。
【０００９】
なお、逆バイアスシーケンス回路ＲＳにて設定される時間ΔＴは例えば１０μｓ程度とし、これによりターンオフ時のテイル電流期間のみゲート・エミッタ間電圧ＶＧＥを例えば−２０Ｖに制御し、テイル電流を減少させる。
また、各アームのＩＧＢＴの直列数を２としたが、３以上の場合も各ゲート駆動回路により上記と同様に、ゲート・エミッタ間電圧ＶＧＥを通常の逆バイアス電圧値−１５Ｖよりも絶対値を大きく、例えば−２０Ｖに制御することで、コレクタ・エミッタ間電圧ＶＣＥのアンバランスを抑制し、素子に過電圧が印加されるのを防止することができる。
【００１０】
【発明の効果】
この発明によれば、複数個直列に接続された電圧駆動型半導体素子をターンオフさせるとき、印加するゲート電圧信号を通常の逆バイアス電圧値よりも絶対値を大きくすることにより、回路の大型化や損失増加を招くことなく素子電圧のアンバランスを抑制し、素子の過電圧印加およびこれにもとづく素子破壊を防止し得る利点が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態を示す構成図である。
【図２】図１の動作を説明するための波形図である。
【図３】複数の電圧駆動型半導体素子を直列接続した電力変換装置の従来例を示す回路図である。
【図４】ゲート駆動回路の従来例を示す構成図である。
【図５】図３の動作説明図である。
【符号の説明】
ＩＦ…インターフェイス回路、ＲＳ…逆バイアスシーケンス回路、Ｑ１〜Ｑ４…ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＧＤＵ１〜ＧＤＵ４…ゲート駆動回路、ＳＷ１〜ＳＷ３…スイッチ、Ｒｇ（ｏｎ）…オン抵抗、Ｒｇ（ｏｆｆ）…オフ抵抗、Ｅｄ…直流電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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