(57)【要約】【課題】ＰＤＭ信号から作られるアナログ電圧を利得制御増幅器の利得制御範囲に必要な制御電圧の範囲に一致させて、ＰＤＭ信号による正確な利得制御を可能とする。【解決手段】入力されたデジタル信号の値に応じて所定のビット数を単位とするパルス密度変調信号を出力するパルス密度変調器１と、パルス密度変調信号をアナログ電圧に変換するローパスフィルタ３と、アナログ電圧に基づいて利得が制御される利得制御増幅器４とを備え、１以上のビットをパルス密度信号に挿入するビット挿入手段２を設け、挿入されたビットの論理値を“０“又は“１“又は“０“及び“１“とし、挿入されたビットを含むパルス密度変調信号をローパスフィルタ３に入力した。【選択図】        図１
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【特許請求の範囲】
【請求項１】
入力されたデジタル信号の値に応じて所定のビット数を単位とするパルス密度変調信号を出力するパルス密度変調器と、前記パルス密度変調信号をアナログ電圧に変換するローパスフィルタと、前記アナログ電圧に基づいて利得が制御される利得制御増幅器とを備え、１以上のビットを前記パルス密度信号に挿入するビット挿入手段を設け、前記挿入されたビットの論理値を“０“又は“１“又は“０“及び“１“とし、挿入された前記ビットを含むパルス密度変調信号を前記ローパスフィルタに入力したことを特徴とする利得制御回路。
【請求項２】
入力されたデジタル信号の値に応じて所定のビット数を単位とするパルス密度変調信号を出力するパルス密度変調器と、前記パルス密度変調信号をアナログ電圧に変換するローパスフィルタと、前記アナログ電圧に基づいて利得が制御される利得制御増幅器とを備え、１以上のビットを前記パルス密度信号に挿入するビット挿入手段を設け、前記挿入されたビットの全ての論理値を“０“とし、挿入された前記ビットを含むパルス密度変調信号を前記ローパスフィルタに入力したことを特徴とする請求項１に記載の利得制御回路。
【請求項３】
入力されたデジタル信号の値に応じて所定のビット数を単位とするパルス密度変調信号を出力するパルス密度変調器と、前記パルス密度変調信号をアナログ電圧に変換するローパスフィルタと、前記アナログ電圧に基づいて利得が制御される利得制御増幅器とを備え、１以上のビットを前記パルス密度信号に挿入するビット挿入手段を設け、前記挿入されたビットの全ての論理値を“１“とし、挿入された前記ビットを含むパルス密度変調信号を前記ローパスフィルタに入力したことを特徴とする請求項１に記載の利得制御回路。
【請求項４】
入力されたデジタル信号の値に応じて所定のビット数を単位とするパルス密度変調信号を出力するパルス密度変調器と、前記パルス密度変調信号をアナログ電圧に変換するローパスフィルタと、前記アナログ電圧に基づいて利得が制御される利得制御増幅器とを備え、２以上のビットを前記パルス密度信号に挿入するビット挿入手段を設け、前記挿入されたビットのうちの１ビット以上の論理値を“０“とし、残りのビットの論理値を“１“とし、挿入された前記ビットを含むパルス密度変調信号を前記ローパスフィルタに入力したことを特徴とする請求項１に記載の利得制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パルス密度変調信号をアナログ電圧に変換し、このアナログ電圧に基づいて受信機等の利得を制御する利得制御回路に関する。
【０００２】
【従来の技術】
入力されたパラレルのデジタル信号の値に応じたパルス密度を有するパルス列信号（パルス密度変調信号）を発生させ、これをＡＧＣ用のアナログ電圧に変換する従来の構成を図１０に示す。ＰＤＭ変調回路３０は入力されたパラレルの９ビットデジタル信号の値に応じたパルス密度を有する５１２ビットのパルス列信号（パルス密度信号、以下ＰＤＭ信号）を出力する。パルス密度は５１２ビットのうちに論理値“１“がどれだけ含まれるかによって表される。
【０００３】
ＰＤＭ信号はデュティ調整回路５０によって論理値“１“の期間と“０“の期間とが等しくなるように調整される。デュティが調整されたＰＤＭ信号の波高値は、例えば図１１に示すようにＶｃｃとなり、次段のローパスフィルタ４０に入力される。ローパスフィルタ４０は、積分回路で構成してもよい。従って、５１２ビットの全ての論理値が“０“であればローパスフィルタ４０から出力されるアナログ電圧は０ボルトとなり、５１２ビット全ての論理値が“１“であればアナログ電圧はＶｃｃとなる。
【０００４】
よって、ローパスフィルタ４０から出力されるアナログ電圧は図１２のようにパルス密度に比例して０ボルトからＶｃｃまで変化する。ここで、最小（ＭＩＮ）のパルス密度は５１２ビット全ての論理値が“０“であることを示し、最大（ＭＡＸ）のパルス密度は５１２ビット全ての論理値が“１“であることを表している。
このアナログ電圧はＡＧＣ電圧として図示しない可変利得増幅器に印加される（例えば特許文献１参照。）。
【０００５】
【特許文献１】
特開平０９−０８３３７９号公報（図１、図１０）
【０００６】
【発明が解決しようとする課題】
以上のように、アナログ変換された電圧はパルス密度に比例したものとなるが、これをＡＧＣ電圧として受ける利得制御増幅器は最小のアナログ電圧である０ボルトから最大のアナログ電圧であるＶｃｃの範囲で最小利得（ＭＩＮ）から最大利得（ＭＡＸ）まで制御されるように設計されるとは限らない。例えば、利得制御増幅器のＡＧＣ電圧に対する利得の関係が、図１３に示すように、Ｖ１（Ｖ１＞０ボルト）でほぼ最小利得（ＭＩＮ）を呈し、Ｖ２（Ｖ２＜Ｖｃｃ）で最大利得（ＭＡＸ）を呈するような場合、Ｖ１以下のアナログ電圧に対応するＰＤＭ信号や、Ｖ２以上のアナログ電圧に対応するＰＤＭ信号ではＡＧＣ動作ができなくなるという問題が発生する。
【０００７】
本発明は、ＰＤＭ信号から作られるアナログ電圧を利得制御増幅器の利得制御範囲に必要な制御電圧の範囲に一致させて、ＰＤＭ信号による正確な利得制御を可能とすることを目的とする。
【０００８】
【課題を解決するための手段】
本発明では、入力されたデジタル信号の値に応じて所定のビット数を単位とするパルス密度変調信号を出力するパルス密度変調器と、前記パルス密度変調信号をアナログ電圧に変換するローパスフィルタと、前記アナログ電圧に基づいて利得が制御される利得制御増幅器とを備え、１以上のビットを前記パルス密度信号に挿入するビット挿入手段を設け、前記挿入されたビットの論理値を“０“又は“１“又は“０“及び“１“とし、挿入された前記ビットを含むパルス密度変調信号を前記ローパスフィルタに入力した。
【０００９】
また、入力されたデジタル信号の値に応じて所定のビット数を単位とするパルス密度変調信号を出力するパルス密度変調器と、前記パルス密度変調信号をアナログ電圧に変換するローパスフィルタと、前記アナログ電圧に基づいて利得が制御される利得制御増幅器とを備え、１以上のビットを前記パルス密度信号に挿入するビット挿入手段を設け、前記挿入されたビットの全ての論理値を“０“とし、挿入された前記ビットを含むパルス密度変調信号を前記ローパスフィルタに入力した。
【００１０】
また、入力されたデジタル信号の値に応じて所定のビット数を単位とするパルス密度変調信号を出力するパルス密度変調器と、前記パルス密度変調信号をアナログ電圧に変換するローパスフィルタと、前記アナログ電圧に基づいて利得が制御される利得制御増幅器とを備え、１以上のビットを前記パルス密度信号に挿入するビット挿入手段を設け、前記挿入されたビットの全ての論理値を“１“とし、挿入された前記ビットを含むパルス密度変調信号を前記ローパスフィルタに入力した。
【００１１】
また、入力されたデジタル信号の値に応じて所定のビット数を単位とするパルス密度変調信号を出力するパルス密度変調器と、前記パルス密度変調信号をアナログ電圧に変換するローパスフィルタと、前記アナログ電圧に基づいて利得が制御される利得制御増幅器とを備え、２以上のビットを前記パルス密度信号に挿入するビット挿入手段を設け、前記挿入されたビットのうちの１ビット以上の論理値を“０“とし、残りのビットの論理値を“１“とし、挿入された前記ビットを含むパルス密度変調信号を前記ローパスフィルタに入力した。
【００１２】
【発明の実施の形態】
本発明の利得制御回路を図１に示す。パルス密度変調器１は入力された、例えば９ビットのパラレルデジタル信号（Ｄ）をクロック信号（ＣＬ）に同期してシリアル５１２ビットを単位とする図２に示すようなパルス列信号（パルス密度信号）を周期的に出力する。出力されたパルス密度信号のハイレベル（論理値“１“の電圧）はＶｃｃ、ローレベルは０ボルトである。
【００１３】
模式的に示すビット挿入手段２はパルス密度変調器１から出力されるパルス密度信号に新たに複数のビットを挿入するためのものであり、切替接点２ａと固定接点２ｂ、２ｃ、２ｄとを有し、固定接点２ｂは接地され、固定接点２ｃはパルス密度変調器１に接続され、固定接点２ｄには電圧Ｖｃｃが印加される。切替接点２ａは通常は固定接点２ｃに接続されているが、パルス密度変調器１から出力されるパルス密度信号の適宜の複数のタイミングにおいて他の固定接点２ｂあるいは固定接点２ｄに接続される。このタイミングにおいてはパルス密度変調器１へのクロック信号の入力が停止される。従って、ビット挿入手段２からはビット数が増加したパルス密度信号が出力される。
【００１４】
なお、パルス密度変調器１から出力されるパルス密度信号を源パルス密度信号と称し、ビット挿入手段２によって複数のビットが挿入された後のパルス密度信号を挿入後パルス密度信号と称して区別する。
【００１５】
挿入後パルス密度信号はローパスフィルタ３によってアナログ電圧に変換され、これがＡＧＣ電圧として利得制御増幅器４に印加される。なお、５１２ビットの源パルス密度信号のみをローパスフィルタ３によってアナログ電圧に変換したときの電圧値は、図３の実線Ａに示すような、パルス密度に比例して０ボルト（全てのビットの論理値が“０“となったとき：パルス密度がＭｉｎ）からＶｃｃ（全ての論理値が“１“となったとき：パルス密度がＭａｘ）まで直線的に変化する。
【００１６】
利得制御増幅器４はＶｃｃ以下の電圧によって最小利得（Ｍｉｎ）から最大利得（Ｍａｘ）の範囲で利得制御され、アナログ電圧が０ボルトの時に最小利得となり、アナログ電圧がＶｃｃの時に最大利得となるのが理想であるが、実際には、利得制御の全範囲に必要なアナログ電圧の範囲は図４乃至図６に示すように様々である。例えば図４は最小利得に必要なアナログ電圧は０ボルトであるが、最大利得に必要なアナログ電圧はＶｃｃよりも低いＶＨ１であることを示し、図５は最小利得に必要なアナログ電圧は０ボルトよりも高いＶＬ１であるが、最大利得に必要なアナログ電圧はＶｃｃであることを示し、図６は最小利得に必要なアナログ電圧は０ボルトよりも高いＶＬ２であるが、最大利得に必要なアナログ電圧はＶｃｃよりも低いＶＨ２であることを示している。
【００１７】
そこで、利得制御増幅器１が図４の様な特性を持つ場合には、ビット挿入手段２によって、源パルス密度変調信号の適宜のタイミングにおいて図７に示すように１ビット以上の論理値“０“を挿入する。挿入するビットが複数の場合はそれらの挿入のタイミングを連続してもよい。この結果、挿入する論理値“０“のビット数をＡとし、源パルス密度信号のビット数をＮ（実施例では５１２ビット）とすれば、ローパスフィルタ３から出力されるアナログ電圧は、図３の点線Ｂに示すように、源パルス密度信号のパルス密度がＭｉｎのときに０ボルトとなり、最大のパルス密度ＭａｘのときにＶ１（＝Ｖｃｃ×Ｎ／（Ｎ＋Ａ））となる。よって、挿入するビット数Ａを適宜に設定することによってＶ１＝ＶＨ１（図４参照）とすることができる。
【００１８】
この結果、源パルス密度信号のパルス密度の全範囲によって利得制御増幅器４を最小利得から最大利得まで制御することができる。
【００１９】
また、利得制御増幅器１が図５の様な特性を持つ場合には、ビット挿入手段２によって、源パルス密度変調信号の適宜のタイミングにおいて図８に示すように１ビット以上の論理値“１“を挿入する。挿入するビットが複数の場合はそれらの挿入のタイミングを連続してもよい。この結果、挿入する論理値“１“のビット数をＢとし、源パルス密度信号のビット数をＮ（実施例では５１２）とすれば、ローパスフィルタ３から出力されるアナログ電圧は、図３の点線Ｃに示すように、その最小値はＶ２（＝Ｖｃｃ×Ｂ／（Ｎ＋Ｂ））となり、最大値はＶｃｃとなる。よって、ビット数Ｂを適宜に設定することによってＶ２＝ＶＬ１（図５参照）とすることができる。
【００２０】
この結果、源パルス密度信号のパルス密度の全範囲によって利得制御増幅器４を最小利得から最大利得まで制御することができる。
【００２１】
さらに、利得制御増幅器１が図６の様な特性を持つ場合には、ビット挿入手段２によって、源パルス密度信号の適宜のタイミングにおいて図９に示すようにそれぞれ１ビット以上の論理値“１“と論理値“０“を挿入する。挿入するビットのタイミングは連続してもよい。この結果、挿入する論理値“０“のビット数をＡ、論理値“１“のビット数をＢとし、源パルス密度信号のビット数をＮ（実施例では５１２）とすれば、ローパスフィルタ３から出力されるアナログ電圧は、図３の点線Ｄに示すように、その最小値はＶ３（＝Ｖｃｃ×Ｂ／（Ｎ＋Ａ＋Ｂ））となり、最大値はＶ４（＝Ｖｃｃ×（Ｎ＋Ｂ）／（Ｎ＋Ａ＋Ｂ））となる。よって、ビット数Ａ、Ｂを適宜に設定することによってＶ３＝ＶＬ２（図６参照）、Ｖ４＝ＶＨ２（図６参照）とすることができる。
【００２２】
この結果、源パルス密度信号のパルス密度の全範囲によって利得制御増幅器４を最小利得から最大利得まで制御することができる。
【００２３】
【発明の効果】
以上説明したように、本発明では、パルス密度変調器から出力されるパルス密度信号に１以上のビットを挿入するビット挿入手段を設け、挿入されたビットの論理値を“０“又は“１“又は“０“及び“１“とし、挿入されたビットを含むパルス密度変調信号をローパスフィルタに入力したので、ローパスフィルタから出力されるアナログ電圧を変更するすることができる。よって、ローパスフィルタから出力されるアナログ電圧を利得制御増幅器の様々な利得制御範囲に必要な制御電圧の範囲に一致させて、パルス密度変調信号による正確な利得制御が可能にまる。
【００２４】
また、パルス密度変調器から出力されるパルス密度信号に１以上のビットを挿入するビット挿入手段を設け、挿入されたビットの全ての論理値を“０“とし、挿入されたビットを含むパルス密度変調信号をローパスフィルタに入力したので、パルス密度変調器から出力されるパルス密度信号のパルス密度が最小である場合のアナログ電圧が大きくなる。よって、利得制御増幅器の最小利得時に必要な制御電圧が高い場合でもアナログ電圧を利得制御範囲に必要な範囲に一致させることができる。
【００２５】
また、パルス密度変調器から出力されるパルス密度信号に１以上のビットを挿入するビット挿入手段を設け、挿入されたビットの全ての論理値を“１“とし、挿入されたビットを含むパルス密度変調信号をローパスフィルタに入力したので、パルス密度変調器から出力されるパルス密度信号のパルス密度が最大である場合のアナログ電圧が小さくなる。よって、利得制御増幅器の最大利得時に必要な制御電圧が低い場合でもアナログ電圧を利得制御範囲に必要な範囲に一致させることができる。
【００２６】
また、パルス密度変調器から出力されるパルス密度信号に２以上のビットを挿入するビット挿入手段を設け、挿入されたビットのうちの１ビット以上の論理値を“０“とし、残りのビットの論理値を“１“とし、挿入されたビットを含むパルス密度変調信号をローパスフィルタに入力したので、パルス密度変調器から出力されるパルス密度信号のパルス密度が最小である場合のアナログ電圧が大きくなると共に、パルス密度変調器から出力されるパルス密度信号のパルス密度が最大である場合のアナログ電圧が小さくなる。よって、利得制御増幅器の最小利得時に必要な制御電圧が高く、利得制御増幅器の最大利得時に必要な制御電圧が低い場合でもアナログ電圧を利得制御範囲に必要な範囲に一致させることができる。
【図面の簡単な説明】
【図１】本発明の利得制御回路の構成図である。
【図２】本発明の利得制御回路におけるパルス密度信号から出力されるパルス密度信号の波形図である。
【図３】本発明の利得制御回路におけるパルス密度に対するアナログ電圧特性図である。
【図４】本発明の利得制御回路における利得制御増幅器の利得制御特性図である。
【図５】本発明の利得制御回路における利得制御増幅器の利得制御特性図である。
【図６】本発明の利得制御回路における利得制御増幅器の利得制御特性図である。
【図７】本発明の利得制御回路におけるビット挿入手段から出力されるパルス密度信号の波形図である。
【図８】本発明の利得制御回路におけるビット挿入手段から出力されるパルス密度信号の波形図である。
【図９】本発明の利得制御回路におけるビット挿入手段から出力されるパルス密度信号の波形図である。
【図１０】従来の利得制御回路の構成図である。
【図１１】従来の利得制御回路のパルス密度信号の波形図である。
【図１２】従来の利得制御回路におけるアナログ電圧特性図である。
【図１３】従来の利得制御回路に使用する利得制御増幅器のＡＧＣ特性図である。
【符号の説明】
１  パルス密度変調器
２  ビット挿入手段
２ａ  切替接点
２ｂ、２ｃ、２ｄ  固定接点
３  ローパスフィルタ
４  利得制御増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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