(57)【要約】【課題】コントラストを向上させることが出来る表示装置及び表示パネルの駆動方法を提供することを目的とする。【解決手段】交互にかつ一対毎に配列順を入れ替えて形成されている複数の第１行電極及び第２行電極各々と複数の列電極各々との交叉部に、第１放電セルと光吸収層及び２次電子放出材料層を備えた第２放電セルとからなる単位発光領域が形成されている表示パネルを駆動するにあたり、表示画像を司る発光を担うサスティン放電を上記第１放電セルにて生起させる一方、表示画像には関与しない発光を伴うリセット放電及びアドレス放電を上記第２放電セルにて生起させる。【選択図】　図５
2004047333.tif 000002
【特許請求の範囲】
【請求項１】
入力映像信号に基づく各画素毎の画素データに応じて前記入力映像信号に対応した画像表示を行う表示装置であって、
放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、第１放電セルと、光吸収層及び２次電子放出材料層を備えた第２放電セルとからなる単位発光領域が形成されている表示パネルと、
前記行電極対各々の一方の行電極に順次走査パルスを印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを１表示ライン分ずつ順次前記列電極各々に印加して前記第２放電セル内において選択的にアドレス放電を生起せしめることにより前記第１放電セルを点灯セル状態及び消灯セル状態のいずれか一方に設定するアドレス手段と、
前記行電極対の各々にサスティンパルスを繰り返し印加して前記第１放電セルの内で前記点灯セル状態にあるもののみにおいてサスティン放電を生起せしめるサスティン手段と、を含むことを特徴とする表示装置。
【請求項２】
前記光吸収層は前記第２放電セル内における前記前面基板側に形成されており、
前記２次電子放出材料層は前記第２放電セル内における前記背面基板側に形成されていることを特徴とする請求項１記載の表示装置。
【請求項３】
前記第１放電セル内のみに蛍光体層が形成されていることを特徴とする請求項１記載の表示装置。
【請求項４】
前記行電極対を構成する行電極各々は水平方向に伸張して形成されている本体部と、前記本体部上における前記列電極各々に対応した位置から他方の行電極側に向けて夫々突起して形成されている突起電極端とを備え、
前記第１放電セルは前記行電極対を担う前記行電極各々の前記突起電極端を含み、
前記第２放電セルは前記行電極対における一方の行電極の前記本体部と、前記行電極対に隣接する前記行電極対における一方の行電極の前記本体部とを含むことを特徴とする請求項１記載の表示装置。
【請求項５】
前記アドレス手段による前記アドレス放電に先立って前記行電極にリセットパルスを印加することにより前記第２放電セル内の前記列電極及び前記行電極間においてリセット放電を生起せしめるリセット手段を更に備えたことを特徴とする請求項１記載の表示装置。
【請求項６】
前記アドレス手段による前記アドレス放電に先立って前記行電極対の一方の行電極に正極性のリセットパルスを印加すると共に前記行電極対の他方の行電極に負極性のリセットパルスを印加することにより前記第２放電セル内の前記列電極及び前記行電極間、並びに前記第１放電セル内において夫々リセット放電を生起せしめるリセット手段を更に備えたことを特徴とする請求項１記載の表示装置。
【請求項７】
前記リセット手段は、奇数表示ラインに属する前記第１放電セル及び前記第２放電セルにおいて生起させる前記リセット放電と偶数表示ラインに属する前記第１放電セル及び前記第２放電セルにおいて生起させる前記リセット放電とを時間的に分離して実行することを特徴とする請求項６記載の表示装置。
【請求項８】
前記リセットパルスは、前記サスティンパルスに比して立ち上がり区間及び立下り区間でのレベル推移が緩やかな波形を有することを特徴とする請求項１及び５記載の表示装置。
【請求項９】
前記サスティン手段による前記サスティン放電の終了後、前記行電極に消去パルスを印加することにより前記第１放電セル及び前記第２放電セル内において消去放電を生じせしめる消去手段を更に有することを特徴とする請求項１記載の表示装置。
【請求項１０】
放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、第１放電セルと光吸収層及び２次電子放出材料層を備えた第２放電セルとからなる単位発光領域が形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて駆動する表示パネルの駆動方法であって、
前記行電極対各々の一方の行電極に順次走査パルスを印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを１表示ライン分ずつ順次前記列電極各々に印加して前記第２放電セル内において選択的にアドレス放電を生起せしめることにより前記第１放電セルを点灯セル状態及び消灯セル状態のいずれか一方に設定するアドレス行程と、
前記行電極対の各々にサスティンパルスを繰り返し印加して前記第１放電セルの内で前記点灯セル状態にあるもののみにおいてサスティン放電を生起せしめるサスティン行程と、を含むことを特徴とする表示パネルの駆動方法。
【請求項１１】
前記アドレス行程に先立って前記行電極にリセットパルスを印加することにより前記第２放電セル内の前記列電極及び前記行電極間においてリセット放電を生起せしめるリセット行程を更に備えたことを特徴とする請求項１１記載の表示パネルの駆動方法。
【請求項１２】
前記アドレス行程に先立って前記行電極対の一方の行電極に正極性のリセットパルスを印加すると共に前記行電極対の他方の行電極に負極性のリセットパルスを印加することにより前記第２放電セル内の前記列電極及び前記行電極間、並びに前記第１放電セル内において夫々リセット放電を生起せしめるリセット行程を更に備えたことを特徴とする請求項１１記載の表示パネルの駆動方法。
【請求項１３】
前記リセット行程は、奇数表示ラインに属する前記第１放電セル及び前記第２放電セル各々に対して前記リセット放電を生起せしめる奇数リセット行程と、偶数表示ラインに属する前記第１放電セル及び前記第２放電セル各々に対して前記リセット放電を生起せしめる偶数リセット行程と、からなることを特徴とする請求項１２記載の表示パネルの駆動方法。
【請求項１４】
前記リセットパルスは、前記サスティンパルスに比して立ち上がり区間及び立下り区間でのレベル推移が緩やかな波形を有することを特徴とする請求項１１、１２記載の表示パネルの駆動方法。
【請求項１５】
前記サスティン行程の終了後に、前記行電極に消去パルスを印加することにより前記第１放電セル及び前記第２放電セル内において消去放電を生じせしめる消去行程を更に含むことを特徴とする請求項１０記載の表示パネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、表示パネルを搭載した表示装置に関する。
【０００２】
【従来の技術】
近年、大型で薄型のカラー表示パネルとして面放電方式交流型プラズマディスプレイパネルを搭載したプラズマディスプレイ装置が注目されている。
図１〜図３は、従来の面放電方式交流型プラズマディスプレイパネルの構成の一部を示す図である。
【０００３】
プラズマディスプレイパネル（ＰＤＰ）には、互いに平行に配置された前面ガラス基板１と背面ガラス基板４との間に画素毎に放電を生じさせるための構成が形成されている。前面ガラス基板１の表面が表示面となる。前面ガラス基板１の裏面側には、長手の複数の行電極対（Ｘ’，Ｙ’）と、この行電極対（Ｘ’，Ｙ’）を被覆する誘電体層２と、この誘電体層２の裏面を被覆するＭｇＯからなる保護層３が順に設けられている。各行電極Ｘ’，Ｙ’は、それぞれ、幅の広いＩＴＯ等の透明導電膜からなる透明電極Ｘａ’，Ｙａ’と、その導電性を補う幅の狭い金属膜からなるバス電極Ｘｂ’，Ｙｂ’とから構成されている。行電極Ｘ’とＹ’とが放電ギャップｇ’を挟んで対向するように表示画面の垂直方向に交互に配置されており、各行電極対（Ｘ’，Ｙ’）によって、マトリクス表示の１表示ライン（行）Ｌが構成されている。背面ガラス基板４には、行電極対Ｘ’，Ｙ’と直交する方向に配列された複数の列電極Ｄ’と、この列電極Ｄ’間にそれぞれ平行に形成された帯状の隔壁５と、この隔壁５の側面と列電極Ｄ’を被覆するそれぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光材料によって形成された蛍光体層６とが設けられている。上記保護層３及び蛍光体層６間には、キセノンを含むＮｅ−Ｘｅガスが封入されている放電空間Ｓ’が存在する。各表示ラインＬには、列電極Ｄ’及び行電極対（Ｘ’，Ｙ’）の交差部において放電空間Ｓ’を隔壁５によって区画した、単位発光領域としての放電セルＣ’が形成されている。
【０００４】
上記の面放電方式交流型ＰＤＰにおける画像の形成には、中間調を表示させるための方法として、１フィールドの表示期間をＮビットの表示データの各ビット桁の重み付けに対応した回数だけ発光するＮ個のサブフィールドに分割する、いわゆる、サブフィールド法が用いられている。
このサブフィールド法において、１フィールドの表示期間が分割された各サブフィールドは、図４に示す如く、一斉リセット期間Ｒｃ、アドレス期間Ｗｃ、及びサスティン期間Ｉｃによって構成されている。一斉リセット期間Ｒｃでは、互いに対をなす行電極Ｘ１’〜Ｘｎ’とＹ１’〜Ｙｎ’間にリセットパルスＲＰｘ，ＲＰｙが一斉に印加されることによって、全ての放電セルにおいて一斉にリセット放電が行われ、これによって、一旦、各放電セル内に所定量の壁電荷が形成される。次のアドレス期間Ｗｃでは、行電極対の一方の行電極Ｙ１’〜Ｙｎ’に、順次、走査パルスＳＰが印加されるとともに、列電極Ｄ１’〜Ｄｍ’に、各表示ライン毎に画像の表示データに対応した表示データパルスＤＰ１〜ＤＰｎが印加されて、アドレス放電（選択消去放電）が生起される。このとき、各放電セルは、画像の表示データに対応して、消去放電が発生されずに壁電荷が形成されたままの発光セルと、消去放電が発生して壁電荷が消滅した非発光セルとに分けられる。次のサスティン期間Ｉｃでは、互いに対をなす行電極Ｘ１’〜Ｘｎ’とＹ１’〜Ｙｎ’間にサスティンパルスＩＰｘ，ＩＰｙが各サブフィールドの重み付けに対応した数だけ印加される。これによって、壁電荷が残留したままの発光セルのみが、印加されるサスティンパルスＩＰｘ，ＩＰｙの数に対応した数だけサスティン放電を繰り返す。かかるサスティン放電により、放電空間Ｓ’に封入されているキセノンＸｅから波長１４７ｎｍの真空紫外線が放射される。かかる真空紫外線により、背面基板上に形成されている赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光体層が励起して可視光を発生することにより、入力映像信号に対応した画像が得られるのである。
【０００５】
このようなＰＤＰにおける画像形成においては、上記のように、アドレス放電やサスティン放電の安定化のためにその放電の開始前にリセット放電が行われる。更に、アドレス放電も各サブフィールド毎に行われる。従来のＰＤＰでは、このリセット放電およびアドレス放電が、サスティン放電によって画像形成のための可視光を発生させる放電セルＣ’内において行われる。よって、黒等の暗い画像の表示が行われる際にもリセット放電やアドレス放電による発光がパネルの表示面に現れて画面が明るくなってしまうため、コントラストの低下等が生じる場合があった。
【０００６】
【発明が解決しようとする課題】
そこで、本発明は、かかる問題点を解決すべく為されたものであり、コントラスト向上等を図ることが出来る表示装置及び表示パネルの駆動方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
本発明による請求項１に記載の表示装置は、入力映像信号に基づく各画素毎の画素データに応じて前記入力映像信号に対応した画像表示を行う表示装置であって、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、第１放電セルと、光吸収層及び２次電子放出材料層を備えた第２放電セルとからなる単位発光領域が形成されている表示パネルと、前記行電極対各々の一方の行電極に順次走査パルスを印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを１表示ライン分ずつ順次前記列電極各々に印加して前記第２放電セル内において選択的にアドレス放電を生起せしめることにより前記第１放電セルを点灯セル状態及び消灯セル状態のいずれか一方に設定するアドレス手段と、前記行電極対の各々にサスティンパルスを繰り返し印加して前記第１放電セルの内で前記点灯セル状態にあるもののみにおいてサスティン放電を生起せしめるサスティン手段と、を含む。
【０００８】
又、本発明による請求項１０に記載の表示パネルの駆動方法は、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、第１放電セルと光吸収層及び２次電子放出材料層を備えた第２放電セルとからなる単位発光領域が形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて駆動する表示パネルの駆動方法であって、前記行電極対各々の一方の行電極に順次走査パルスを印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを１表示ライン分ずつ順次前記列電極各々に印加して前記第２放電セル内において選択的にアドレス放電を生起せしめることにより前記第１放電セルを点灯セル状態及び消灯セル状態のいずれか一方に設定するアドレス行程と、前記行電極対の各々にサスティンパルスを繰り返し印加して前記第１放電セルの内で前記点灯セル状態にあるもののみにおいてサスティン放電を生起せしめるサスティン行程と、を含む。
【０００９】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図５は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
図５に示すように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３、偶数Ｙ電極ドライバ５４、アドレスドライバ５５、及び駆動制御回路５６から構成される。
【００１０】
ＰＤＰ５０には、表示画面における垂直方向に夫々伸張している帯状の列電極Ｄ１〜Ｄｍが形成されている。更に、ＰＤＰ５０には、表示画面における水平方向に夫々伸張している帯状の行電極Ｘ０、Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎが形成されている。一対の行電極、つまり行電極対（Ｘ１、Ｙ１）〜行電極対（Ｘｎ、Ｙｎ）各々がＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担い、各表示ラインと列電極Ｄ１〜Ｄｍ各々との各交叉部に単位発光領域、つまり画素を担う画素セルＰＣが形成されている。すなわち、ＰＤＰ５０には、図５に示す如き形態にて画素セルＰＣ１、１〜ＰＣｎ，ｍがマトリクス状に配列されているのである。尚、行電極Ｘ０は、第１表示ラインに属する画素セルＰＣ１、１〜ＰＣ１，ｍ各々に含まれる。
【００１１】
図６〜図８は、ＰＤＰ５０の内部構造の一部を抜粋して示す図である。
図７に示すように、ＰＤＰ５０は、互いに平行に配置された前面ガラス基板１０と背面ガラス基板１３との間に画素毎に放電を生じさせるための上記列電極Ｄ、行電極Ｘ及びＹを含む各種構成が形成されている。前面ガラス基板１０の表面が表示面となり、その裏面側に、複数の長手の行電極対（Ｘ，Ｙ）が表示画面における水平方向（図５の左右方向）に夫々平行に配列されている。
【００１２】
行電極Ｘは、Ｔ字形状に形成されたＩＴＯ等の透明導電膜からなる透明電極Ｘａと、金属膜からなる黒色のバス電極Ｘｂ（行電極Ｘの本体部）とによって構成されている。バス電極Ｘｂは、表示画面における水平方向に伸張した帯状の電極である。透明電極Ｘａにおける幅狭の基端部が表示画面における垂直方向に伸張してバス電極Ｘｂに接続されている。透明電極Ｘａは、バス電極Ｘｂ上における各列電極Ｄに対応した位置に夫々接続されている。すなわち、透明電極Ｘａは帯状のバス電極Ｘｂ上における各列電極Ｄに対応した位置から、対を為す行電極Ｙ側に向けて突起した突起電極端なのである。行電極Ｙも同様に、Ｔ字形状に形成されたＩＴＯ等の透明電極膜からなる透明電極Ｙａと、金属膜からなる黒色のバス電極Ｙｂ（行電極Ｙの本体部）とによって構成されている。バス電極Ｙｂは、表示画面における水平方向に伸張した帯状の電極である。透明電極Ｙａにおける幅狭の基端部が表示画面における垂直方向に伸張してバス電極Ｙｂに接続されている。透明電極Ｙａは、バス電極Ｙｂ上における各列電極Ｄに対応した位置に夫々接続されている。すなわち、透明電極Ｙａは帯状のバス電極Ｙｂ上における各列電極Ｄに対応した位置から、対を為す行電極Ｘ側に向けて突起した突起電極端なのである。行電極Ｘ及びＹは、前面ガラス基板１０の垂直方向（図６の上下方向及び図７の左右方向）において交互に配列されている。バス電極Ｘｂ及びＹｂに沿って等間隔に並列されたそれぞれの透明電極Ｘａ及びＹａが、互いに対となる相手の行電極側に伸張している。これら透明電極Ｘａ及びＹａ各々における幅広の先端部が、互いに所定幅の放電ギャップｇを介して対向して配置されている。
【００１３】
前面ガラス基板１０の裏面には、図７に示すように、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１１が形成されている。誘電体層１１の表面における、制御放電セルＣ２（後述する）各々に対応した位置に、誘電体層１１から背面側に向かって突出した嵩上げ誘電体層１２が形成されている。嵩上げ誘電体層１２は、黒色または暗色の顔料を含んだ光吸収層からなり、バス電極Ｘｂ及びＹｂに対して平行方向に伸張して形成されている。嵩上げ誘電体層１２の表面及び嵩上げ誘電体層１２が形成されていない誘電体層１１の表面は、ＭｇＯからなる図示しない保護層によって被覆されている。前面ガラス基板１０と放電空間を介して平行に配置された背面ガラス基板１３には、図７に示すように、突起リブ１７が嵩上げ誘電体層１２と対向する位置に形成されている。突起リブ１７は表示画面における水平方向に伸張している。また、背面ガラス基板１３上には、夫々、バス電極Ｘｂ及びＹｂと直交する方向（垂直方向）に伸張している複数の列電極Ｄが、互いに所定の間隔を開けて平行に配列されている。尚、各列電極Ｄは、図８に示すように、透明電極Ｘａ及びＹａに対向した背面ガラス基板１３上の位置に形成されている。更に、背面ガラス基板１３上には、列電極Ｄを被覆する白色の列電極保護層（誘電体層）１４が形成されている。
【００１４】
図７に示すように、列電極保護層１４の表面上における突起リブ１７によって隆起した部分には２次電子放出材料層３０が形成されている。２次電子放出材料層３０は、仕事関数が低い（例えば４．２ｅＶ以下）、いわゆる２次電子放出係数の高い高γ材料からなる層である。２次電子放出材料層３０として用いる材料としては、例えばＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等のアルカリ土類金属酸化物、Ｃｓ２Ｏ等のアルカリ金属酸化物、ＣａＦ２、ＭｇＦ２等のフッ化物、ＴｉＯ２、Ｙ２Ｏ、あるいは、結晶欠陥や不純物ドープにより２次電子放出係数を高めた材料等がある。
【００１５】
更に、列電極保護層１４上には、第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃからなる隔壁１５が形成されている。第１横壁１５Ａは、前面ガラス基板１０側から見て、各行電極Ｘのバス電極Ｘｂと対になっているバス電極Ｙｂ側の側部に沿ってそれぞれ水平方向に伸張して形成されている。第２横壁１５Ｂは、各行電極Ｙのバス電極Ｙｂと対になっているバス電極Ｘｂ側の側部に沿ってそれぞれ第１横壁１５Ａと所要の間隔を空けて平行に伸張して形成されている。縦壁１５Ｃは、バス電極Ｘｂ，Ｙｂに沿って等間隔に配置された各透明電極Ｘａ，Ｙａの間の位置においてそれぞれ垂直方向に伸張して形成されている。
【００１６】
第１横壁１５Ａおよび縦壁１５Ｃの高さは、嵩上げ誘電体層１２の背面側を被覆している保護層と列電極Ｄを被覆している列電極保護層１４との間の間隔と等しい。つまり、第１横壁１５Ａおよび縦壁１５Ｃは共に、嵩上げ誘電体層１２を被覆している保護層の背面側に当接されているのである。一方、第２横壁１５Ｂは、その高さが第１横壁１５Ａ及び縦壁１５Ｃの高さよりも僅かに低い。すなわち、第２横壁１５Ｂは嵩上げ誘電体層１２を被覆している保護層には当接されておらず、それ故に、第２横壁１５Ｂと嵩上げ誘電体層１２を被覆している保護層との間には、図７に示す如き隙間ｒが存在する。
【００１７】
図６に示されるように、第１横壁１５Ａ及び縦壁１５Ｃによって囲まれた領域が画素を担う画素セルＰＣとなる。画素セルＰＣは、更に、第２横壁１５Ｂによって表示放電セルＣ１及び制御放電セルＣ２に区分けされる。表示放電セルＣ１及び制御放電セルＣ２各々内には放電ガスが封入されており、両者は上記隙間ｒを介して互いに連通されている。
【００１８】
表示放電セルＣ１は、互いに対向する一対の透明電極Ｘａ及びＹａを含む。すなわち、表示放電セルＣ１内には、その画素セルＰＣが属する表示ラインに対応した行電極対（Ｘ、Ｙ）における行電極Ｘの透明電極Ｘａ、及び行電極Ｙの透明電極Ｙａが互いに放電ギャップｇを介して対向して形成されている。例えば、第２表示ラインに属する画素セルＰＣ２，１〜ＰＣ２，ｍ各々の表示放電セルＣ１内には、行電極Ｘ２の透明電極Ｘａと、行電極Ｙ２の透明電極Ｙａが形成されているのである。
【００１９】
一方、制御放電セルＣ２は、突起リブ１７、バス電極Ｘｂ，Ｙｂ、２次電子放出材料層３０及び嵩上げ誘電体層１２を含んでいる。尚、制御放電セルＣ２内に形成されているバス電極Ｙｂは、その画素セルＰＣが属する表示ラインに対応した行電極対（Ｘ、Ｙ）における行電極Ｙのバス電極である。又、制御放電セルＣ２内に形成されているバス電極Ｘｂは、この画素セルＰＣが属する表示ラインの上段側に隣接した表示ラインを担う行電極Ｘのバス電極である。例えば、第２表示ラインに属する画素セルＰＣ２，１〜ＰＣ２，ｍ各々の制御放電セルＣ２内には、この第２表示ラインに対応した行電極Ｙ２のバス電極Ｙｂ、及び第２表示ラインの上段側に隣接している第１表示ラインに対応した行電極Ｙ１のバス電極Ｘｂが形成されているのである。尚、第１表示ラインの上段には表示ラインが存在しない。そこで、ＰＤＰ５０においては、第１表示ラインを担う行電極Ｙ１の上段側の隣接した位置に行電極Ｘ０を設けている。つまり、第１表示ラインに属する画素セルＰＣ１，１〜ＰＣ１，ｍ各々の制御放電セルＣ２内には、第１表示ラインに対応した行電極Ｙ１のバス電極Ｙｂと、行電極Ｘ０のバス電極Ｘｂとが形成されているのである。
【００２０】
各表示放電セルＣ１の放電空間に面する隔壁１５の第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃの各側面と列電極保護層１４の表面には、これらの五つの面を覆うように蛍光体層１６が形成されている。蛍光体層１６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。尚、制御放電セルＣ２内には、このような蛍光体層は形成されていない。
【００２１】
背面ガラス基板１３上において、各制御放電セルＣ２に対応した位置には、表示画面における水平方向に沿って帯状に伸張している突起リブ１７が形成されている。突起リブ１７は、第２横壁１５Ｂよりも高さが低い。突起リブ１７により、各制御放電セルＣ２内においては、図７に示す如く列電極Ｄ、列電極保護層１４及び２次電子放出材料層３０が背面ガラス基板１３から持ち上げられることになる。よって、表示放電セルＣ１に対応した位置に形成されている列電極Ｄと透明電極Ｘａ（Ｙａ）との間隔ｓ１よりも、制御放電セルＣ２に対応した位置に形成されている列電極Ｄとバス電極Ｘｂ（Ｙｂ）との間隔ｓ２の方が小になる。尚、突起リブ１７は、列電極保護層１４と同一の誘電材料によって形成するようにしても良く、あるいは背面ガラス基板１３上にサンドプラストやウェットエッチングなどの方法によって凹凸を形成することにより構成してもよい。
【００２２】
以上の如く、ＰＤＰ５０には、各々が、前面ガラス基板１０及び背面ガラス基板１３間に形成されている隔壁１５（第１横壁１５Ａ及び縦壁１５Ｃ）によって密封された画素セルＰＣ１，１〜ＰＣｎ，ｍがマトリクス状に形成されている。この際、各画素セルＰＣは、互いにその放電空間が連通している表示放電セルＣ１及び制御放電セルＣ２からなり、行電極Ｘ０、Ｘ１〜Ｘｎ、行電極Ｙ１〜Ｙｎ、及び列電極Ｄ１〜Ｄｍを介して以下の如く駆動される。
【００２３】
奇数Ｘ電極ドライバ５１は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の奇数番目の行電極Ｘ、つまり行電極Ｘ１、Ｘ３、Ｘ５、・・・・、Ｘｎ−３、及びＸｎ−１各々に、各種駆動パルス（後述する）を印加する。偶数Ｘ電極ドライバ５２は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の偶数番目の行電極Ｘ、つまり行電極Ｘ０、Ｘ２、Ｘ４、・・・・、Ｘｎ−２、及びＸｎ各々に各種駆動パルス（後述する）を印加する。奇数Ｙ電極ドライバ５３は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の奇数番目の行電極Ｙ、つまり行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙｎ−３、及びＹｎ−１各々に各種駆動パルス（後述する）を印加する。偶数Ｙ電極ドライバ５４は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の偶数番目の行電極Ｙ、つまり行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−２、及びＹｎ各々に各種駆動パルス（後述する）を印加する。アドレスドライバ５５は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の列電極Ｄ１〜Ｄｍに各種駆動パルス（後述する）を印加する。
【００２４】
駆動制御回路５６は、映像信号における各フィールド（フレーム）をＮ個のサブフィールドＳＦ１〜ＳＦ（Ｎ）各々に分割して駆動する、いわゆるサブフィールド（サブフレーム）法に基づいてＰＤＰ５０を駆動制御する。駆動制御回路５６は、先ず、入力映像信号を各画素毎に輝度レベルを表す画素データに変換する。次に、かかる画素データを、各サブフィールドＳＦ１〜ＳＦ（Ｎ）毎に発光を実施させるか否かを指定する画素駆動データビット群ＤＢ１〜ＤＢ（Ｎ）に変換してアドレスドライバ５５に供給する。
【００２５】
更に、駆動制御回路５６は、図９に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動制御すべき各種タイミング信号を発生して、奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４に供給する。
尚、図９に示す発光駆動シーケンスでは、サブフィールドＳＦ１〜ＳＦ（Ｎ）の各々において、アドレス行程Ｗ、サスティン行程Ｉ、及び消去行程Ｅを順次実行する。尚、先頭のサブフィールドＳＦ１に限り、アドレス行程Ｗに先き立ってリセット行程Ｒを実行する。
【００２６】
図１０は、先頭のサブフィールドＳＦ１内において上記奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３、偶数Ｙ電極ドライバ５４及びアドレスドライバ５５各々がＰＤＰ５０に印加する各種駆動パルスとその印加タイミングを示す図である。又、図１１は、サブフィールドＳＦ２〜ＳＦ（Ｎ）の各々内において上記奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３、偶数Ｙ電極ドライバ５４及びアドレスドライバ５５各々がＰＤＰ５０に印加する各種駆動パルスとその印加タイミングを示す図である。　先頭のサブフィールドＳＦ１のリセット行程Ｒでは、上記奇数Ｘ電極ドライバ５１及び偶数Ｘ電極ドライバ５２の各々が、図１０に示す如き波形を有する正電圧のリセットパルスＲＰＸを発生して行電極Ｘ０〜Ｘｎの各々に同時に印加する。更に、かかるリセットパルスＲＰＸの印加と同時に、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４各々が、図１０に示す如き波形を有する正電圧のリセットパルスＲＰＹを発生して行電極Ｙ１〜Ｙｎの各々に同時に印加する。尚、リセットパルスＲＰＸ及びＲＰＹ各々の立ち上がり区間及び立ち下がり区間でのレベル推移は、後述するサスティンパルスＩＰの立ち上がり区間及び立ち下がり区間でのレベル推移よりも緩やかである。これらリセットパルスＲＰＸ及びＲＰＹの印加に応じて、全ての画素セルＰＣ１，１〜ＰＣｎ，ｍの制御放電セルＣ２内のバス電極Ｘｂ及び列電極Ｄ間、並びにバス電極Ｙｂ及び列電極Ｄ間においてリセット放電が生起される。かかるリセット放電の終息後、全ての画素セルＰＣ１，１〜ＰＣｎ，ｍの制御放電セルＣ２内のバス電極Ｘｂ及びＹｂ各々の近傍に負極性の壁電荷、列電極Ｄの近傍には正極性の壁電荷が形成される。これにより、全ての画素セルＰＣは消灯セル状態になる。
【００２７】
このように、リセット行程Ｒでは、主に画素セルＰＣの制御放電セルＣ２内においてリセット放電を生起せしめることにより、全画素セルＰＣを消灯セル状態に初期化するのである。
サブフィールドＳＦ１〜ＳＦ（Ｎ）各々のアドレス行程Ｗでは、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４が負電圧の走査パルスＳＰを交互に発生して図１０又は図１１に示す如く行電極Ｙ１、Ｙ２、Ｙ３、・・・・、Ｙｎ−１、及びＹｎに順次印加して行く。この間、アドレスドライバ５５は、このアドレス行程Ｗが属するサブフィールドＳＦに対応した画素駆動データビット群ＤＢを各データビット毎にその論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換し、論理レベル０の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分ずつ列電極Ｄ１〜Ｄｍに印加して行く。この間、奇数Ｘ電極ドライバ５１及び偶数Ｘ電極ドライバ５２は、図１０又は図１１に示す如き正極性の電圧を行電極Ｘ１〜Ｘｎに印加しつづける。アドレス行程Ｗでは、上記走査パルスＳＰが印加され、かつ高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内の列電極Ｄ及びバス電極Ｙｂ間においてアドレス放電（選択書込放電）が生起される。この際、全ての行電極Ｘ０〜Ｘｎには正極性の電圧が印加されているので、図７に示す隙間ｒを介して表示放電セルＣ１側にも放電が拡張する。これにより、表示放電セルＣ１内の透明電極Ｘａ近傍に負極性の壁電荷が形成されると共に透明電極Ｙａ近傍には正極性の壁電荷が形成され、この表示放電セルＣ１が属する画素セルＰＣは点灯セル状態に設定される。一方、走査パルスＳＰが印加されたものの、高電圧の画素データパルスＤＰが印加されなかった画素セルＰＣの制御放電セルＣ２内では上記の如きアドレス放電（選択書込放電）は生起されない。よって、隙間ｒを介して連通している表示放電セルＣ１側にも上述した如き壁電荷は形成されず、この表示放電セルＣ１が属する画素セルＰＣは消灯セル状態に設定される。
【００２８】
以上の如く、アドレス行程Ｗでは、画素データに応じて選択的に画素セルＰＣの制御放電セルＣ２内でアドレス放電を生起せしめることにより、表示放電セルＣ１内の透明電極Ｘａ及びＹａ各々の近傍に互いに異なる極性の壁電荷を形成させる。これにより、画素データに応じて各画素セルＰＣを点灯セル状態、及び消灯セル状態の一方に設定するのである。
【００２９】
次に、各サブフィールドのサスティン行程Ｉでは、奇数Ｙ電極ドライバ５３が図１０（図１１）に示す如き正電圧のサスティンパルスＩＰＹＯを、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙ（ｎ−１）各々に印加する。又、サスティン行程Ｉでは、偶数Ｘ電極ドライバ５２が、上記サスティンパルスＩＰＹＯ各々と同一タイミングにて、正電圧のサスティンパルスＩＰＸＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｘ０、Ｘ２、Ｘ４、・・・・、Ｘｎ−２及びＸｎ各々に印加する。又、サスティン行程Ｉでは、奇数Ｘ電極ドライバ５１が、図１０（図１１）に示す如き正電圧のサスティンパルスＩＰＸＯをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｘ１、Ｘ３、Ｘ５、・・・・、Ｘ（ｎ−１）各々に印加する。更に、かかるサスティン行程Ｉでは、偶数Ｙ電極ドライバ５４が、上記サスティンパルスＩＰＸＯと同一タイミングにて、正電圧のサスティンパルスＩＰＹＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−２及びＹｎ各々に印加する。尚、図１０（図１１）に示すように、上記サスティンパルスＩＰＸＥ及びＩＰＹＯと、上記サスティンパルスＩＰＸＯ及びＩＰＹＥとは、その印加タイミングが互いにずれている。かかるサスティン行程Ｉでは、上記サスティンパルスＩＰＸＯ及びＩＰＹＯが交互に印加される度、並びにＩＰＸＥ及びＩＰＹＥが交互に印加される度に、点灯セル状態に設定された画素セルＰＣの表示放電セルＣ１内の透明電極Ｘａ及びＹａ間においてサスティン放電が生起される。この際、かかるサスティン放電にて発生した紫外線により、表示放電セルＣ１に形成されている蛍光体層１６（赤色蛍光層、緑色蛍光層、青色蛍光層）が励起し、その蛍光色に対応した光が前面ガラス基板１０を介して放射される。つまり、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起されるのである。尚、制御放電セルＣ２内では、バス電極Ｘｂ及びＹｂ間に互いに同位相となるサスティンパルスＩＰＸＯ及びＩＰＹＥ（又はＩＰＸＥ及びＩＰＹＯ）が印加されているので、上述した如きサスティン放電が繰り返し生起されることはない。
【００３０】
以上の如く、サスティン行程Ｉでは、点灯セル状態に設定された画素セルＰＣのみを、サブフィールドに割り当てられている回数分だけ繰り返し発光させる。
次に、各サブフィールドの消去行程Ｅでは、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４が、図１０（図１１）に示す如き波形を有する消去パルスＥＰＹをＰＤＰ５０の行電極Ｙ１〜Ｙｎに印加する。更に、かかる消去パルスＥＰＹと同時に、奇数Ｘ電極ドライバ５１及び偶数Ｘ電極ドライバ５２が、図１０（図１１）に示す如き波形を有する消去パルスＥＰＸをＰＤＰ５０の行電極Ｘ１〜Ｘｎに印加する。尚、消去パルスＥＰＹは、図１０（図１１）に示すように、その立ち下がり時のレベル推移が緩やかになっている。上記消去パルスＥＰＹ及びＥＰＸの印加に応じて、この消去パルスＥＰＹの立ち下がり時のタイミングにて、点灯放電セルに設定されている画素セルＰＣの表示放電セルＣ１及び制御放電セルＣ２各々内で消去放電が生起される。かかる消去放電により、表示放電セルＣ１及び制御放電セルＣ２各々内に形成されていた壁電荷が消滅する。すなわち、ＰＤＰ５０の全ての画素セルＰＣが消灯セル状態に推移するのである。
【００３１】
上述した如き駆動により、サブフィールドＳＦ１〜ＳＦ（Ｎ）を通して各サスティン行程Ｉにおいて実施された発光回数の合計に対応した中間輝度が視覚される。つまり、各サブフィールド内のサスティン行程Ｉにて生起されたサスティン放電に伴う放電光によって、入力映像信号に対応した表示画像が得られるのである。
【００３２】
以上の如く、図５に示すプラズマディスプレイ装置においては、表示画像に関与するサスティン放電を各画素セルＰＣ内の表示放電セルＣ１にて生起させる一方、表示画像には関与しない発光を伴うリセット放電及びアドレス放電を主に制御放電セルＣ２にて生起させるようにしている。この際、制御放電セルＣ２には、図７に示すように、黒色または暗色の顔料を含んだ光吸収層からなる嵩上げ誘電体層１２が設けられている。よって、リセット放電及びアドレス放電に伴う放電光は嵩上げ誘電体層１２によって遮断されるので、この放電光が前面ガラス基板１０を介して表示面に表れることはない。
【００３３】
更に、図５に示すプラズマディスプレイ装置においては、画素セルＰＣを構築する表示放電セルＣ１及び制御放電セルＣ２の内の制御放電セルＣ２にのみ背面ガラス基板１３側に図７に示す如く２次電子放出材料層３０を設けている。２次電子放出材料層３０によれば、制御放電セルＣ２内の列電極Ｄ及び行電極Ｙ間の放電開始電圧及び放電維持電圧は、表示放電セルＣ１内の列電極Ｄ及び行電極Ｙ間の放電開始電圧及び放電維持電圧よりも低くなる。つまり、表示放電セルＣ１は、制御放電セルＣ２に比して放電開始電圧及び放電維持電圧が高くなるのである。よって、制御放電セルＣ２内で生起された放電が隙間ｒを介して表示放電セルＣ１側に拡張しても、表示放電セルＣ１内で生起される放電は微弱なものとなり、その放電に伴う発光輝度も極めて低輝度となる。又、かかる２次電子放出材料層３０によれば、制御放電セルＣ２内の背面ガラス基板側で放電が生起されることになるので、その放電に伴う紫外線が表示放電セルＣ１側に漏れ込む量も低下する。
【００３４】
従って、図５に示すプラズマディスプレイ装置によれば、表示画像には関与しないリセット放電及びアドレス放電に伴う発光が抑制されるので、表示画像のコントラスト、特に、全体的に暗い場面に対応した画像を表示させている際の暗コントラストを高めることが可能になる。
又、上記実施例（図９〜図１１）においては、ＰＤＰ５０の各画素セルを画素データに応じた壁電荷の形成状態に設定する画素データ書込方法として、画素データに応じて選択的に各画素セルにアドレス放電を生起せしめて壁電荷を形成させる選択書込アドレス法を採用した場合について述べた。しかしながら、本願発明においては、この画素データ書込方法として、予め全ての画素セル内に壁電荷を形成しておき、アドレス放電によって選択的に画素セル内の壁電荷を消去する、いわゆる選択消去アドレス法を採用した場合についても同様に適用可能である。
【００３５】
図１２は、選択消去アドレス法を採用した場合の発光駆動シーケンスを示す図である。
図１２に示す発光駆動シーケンスでは、先頭のサブフィールドＳＦ１において、奇数行リセット行程ＲＯＤＤ、奇数行アドレス行程ＷＯＤＤ、偶数行リセット行程ＲＥＶＥ、偶数行アドレス行程ＷＥＶＥ、サスティン行程Ｉを順次実行する。又、サブフィールドＳＦ２〜ＳＦ（Ｎ）の各々では、アドレス行程Ｗ、及びサスティン行程Ｉを夫々実行する。更に、最後尾のサブフィールドＳＦ（Ｎ）では、上記サスティン行程Ｉの実行後に消去行程Ｅを実行する。
【００３６】
図１３は、サブフィールドＳＦ１においてＰＤＰ５０に印加する各種駆動パルスとその印加タイミングを示す図である。又、図１４は、サブフィールドＳＦ２〜ＳＦ（Ｎ）各々のアドレス行程Ｗ、及びサスティン行程ＩにおいてＰＤＰ５０に印加する各種駆動パルスとその印加タイミングを示す図である。
先ず、サブフィールドＳＦ１の奇数行リセット行程ＲＯＤＤでは、奇数Ｙ電極ドライバ５３が、図１３に示す如き波形を有する正電圧のリセットパルスＲＰＹをＰＤＰ５０の奇数の行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙｎ−３及びＹｎ−１各々に同時に印加する。更に、奇数行リセット行程ＲＯＤＤでは、奇数Ｘ電極ドライバ５１が、図１３に示す如き波形を有する負電圧のリセットパルスＲＰＸをＰＤＰ５０の奇数の行電極Ｘ１、Ｘ３、Ｘ５、・・・・、Ｘｎ−３及びＸｎ−１各々に同時に印加する。尚、リセットパルスＲＰＸの電圧値の絶対値は、リセットパルスＲＰＹの電圧値の絶対値よりも小である。又、リセットパルスＲＰＸ及びＲＰＹ各々の立ち上がり区間及び立ち下がり区間でのレベル推移は、後述するサスティンパルスＩＰの立ち上がり区間及び立ち下がり区間でのレベル推移よりも緩やかである。リセットパルスＲＰＸ及びＲＰＹの印加により、奇数表示ラインに属する画素セルＰＣ１，１〜ＰＣ１，ｍ、ＰＣ３，１〜ＰＣ３，ｍ、ＰＣ５，１〜ＰＣ５，ｍ、・・・・、ＰＣ（ｎ−１），１〜ＰＣ（ｎ−１），ｍ各々の制御放電セルＣ２内のバス電極Ｙｂ及び列電極Ｄ間でリセット放電が生起される。更に、かかるリセット放電が図７に示す隙間ｒを介して表示放電セルＣ１側にも拡張して、奇数表示ラインに属する画素セルＰＣ各々の表示放電セルＣ１内の透明電極Ｘａ及びＹａ間においてリセット放電が生起される。かかるリセット放電の終息後、制御放電セルＣ２内のバス電極Ｘｂの近傍には正極性の壁電荷、バス電極Ｙｂの近傍には負極性の壁電荷が形成され、制御放電セルＣ２内の列電極Ｄの近傍には正極性の壁電荷が形成される。これにより、上記リセット放電の生起された制御放電セルＣ２が属する画素セルＰＣは点灯セル状態になる。
【００３７】
このように、奇数行リセット行程ＲＯＤＤでは、ＰＤＰ５０の奇数表示ラインに属する全ての画素セルＰＣの表示放電セルＣ１及び制御放電セルＣ２内においてリセット放電を生起せしめることにより、奇数表示ラインに属する全ての画素セルＰＣを点灯セル状態に初期化するのである。
次に、サブフィールドＳＦ１の奇数行アドレス行程ＷＯＤＤでは、奇数Ｙ電極ドライバ５３が、負電圧の走査パルスＳＰをＰＤＰ５０の奇数の行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙｎ−３、及びＹｎ−１各々に順次印加する。この間、アドレスドライバ５５は、この奇数行アドレス行程ＷＯＤＤが属するサブフィールドＳＦに対応した画素駆動データビット群ＤＢの内の奇数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル０の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分ずつ列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ５５は、奇数表示ラインに対応した画素駆動データビットＤＢ１，１〜ＤＢ１，ｍ、ＤＢ３，１〜ＤＢ３，ｍ、・・・・、ＤＢ（ｎ−１），１〜ＤＢ（ｎ−１），ｍを、画素データパルスＤＰ１，１〜ＤＰ１，ｍ、ＤＰ３，１〜ＤＰ３，ｍ、・・・・、ＤＰ（ｎ−１），１〜ＤＰ（ｎ−１），ｍに変換し、１表示ライン分ずつ列電極Ｄ１〜Ｄｍに印加するのである。この際、走査パルスＳＰが印加され、かつ高電圧の画素データパルスＤＰが印加された、奇数表示ラインに属する画素セルＰＣの制御放電セルＣ２内の列電極Ｄ及びバス電極Ｙｂ間においてアドレス放電（選択消去放電）が生起される。かかるアドレス放電の終息後、制御放電セルＣ２内に形成されていた壁電荷が消滅する。尚、この間、図７に示す隙間ｒを介して表示放電セルＣ１側に上記アドレス放電が拡張する。これにより、表示放電セルＣ１の透明電極Ｘａ及びＹｂ間においても微弱なアドレス放電が生起され、この表示放電セルＣ１内に形成されていた壁電荷が消滅する。表示放電セルＣ１内に形成されていた壁電荷が消滅することにより、この表示放電セルＣ１が属する画素セルＰＣは消灯セル状態に設定される。一方、走査パルスＳＰが印加されたものの、高電圧の画素データパルスＤＰが印加されなかった画素セルＰＣの制御放電セルＣ２内では上記の如きアドレス放電は生起されない。よって、隙間ｒを介して連通している表示放電セルＣ１側にも上記アドレス放電は生起されず、この表示放電セルＣ１内には壁電荷が残留する。従って、アドレス放電の生起されなかった表示放電セルＣ１及び制御放電セルＣ２の属する画素セルＰＣは点灯セル状態に設定される。
【００３８】
以上の如く、奇数行アドレス行程ＷＯＤＤでは、奇数表示ラインに属する画素セルＰＣ各々に対して、画素データに応じて選択的にアドレス放電を生起せしめることにより、選択的に各表示放電セルＣ１内に存在する壁電荷を消滅させる。これにより、奇数表示ラインに属する画素セルＰＣの各々を、画素データに応じて点灯セル状態、及び消灯セル状態の一方に設定するのである。
【００３９】
次に、サブフィールドＳＦ１の偶数行リセット行程ＲＥＶＥでは、偶数Ｙ電極ドライバ５４が、図１３に示す如き波形を有する正電圧のリセットパルスＲＰＹをＰＤＰ５０の偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−２及びＹｎ各々に同時に印加する。更に、偶数行リセット行程ＲＥＶＥでは、偶数Ｘ電極ドライバ５２が、図１３に示す如き波形を有する負電圧のリセットパルスＲＰＸをＰＤＰ５０の偶数の行電極Ｘ０、Ｘ２、Ｘ４、・・・・、Ｘｎ−２及びＸｎ各々に同時に印加する。尚、リセットパルスＲＰＸの電圧値の絶対値は、リセットパルスＲＰＹの電圧値の絶対値よりも小である。又、リセットパルスＲＰＸ及びＲＰＹ各々の立ち上がり区間及び立ち下がり区間でのレベル推移は、後述するサスティンパルスＩＰの立ち上がり区間及び立ち下がり区間でのレベル推移よりも緩やかである。リセットパルスＲＰＸ及びＲＰＹの印加により、偶数表示ラインに属する画素セルＰＣ２，１〜ＰＣ２，ｍ、ＰＣ４，１〜ＰＣ４，ｍ、ＰＣ６，１〜ＰＣ６，ｍ、・・・・、及びＰＣｎ，１〜ＰＣｎ，ｍ各々の制御放電セルＣ２内のバス電極Ｙｂ及び列電極Ｄ間でリセット放電が生起される。更に、かかるリセット放電が図７に示す隙間ｒを介して表示放電セルＣ１側にも拡張し、偶数表示ラインに属する画素セルＰＣ各々の表示放電セルＣ１内の透明電極Ｘａ及びＹａ間においてもリセット放電が生起される。かかるリセット放電の終息後、制御放電セルＣ２内のバス電極Ｘｂの近傍には正極性の壁電荷、バス電極Ｙｂの近傍には負極性の壁電荷が形成される。更に、制御放電セルＣ２内の列電極Ｄ近傍には正極性の壁電荷が形成される。これにより、上記リセット放電の生起された制御放電セルＣ２が属する画素セルＰＣは点灯セル状態になる。
【００４０】
以上の如く、上記偶数行リセット行程ＲＥＶＥでは、ＰＤＰ５０の偶数表示ラインに属する全ての画素セルＰＣの表示放電セルＣ１及び制御放電セルＣ２内においてリセット放電を生起させることにより、偶数表示ラインに属する全ての画素セルＰＣを点灯セル状態に初期化するのである。
次に、サブフィールドＳＦ１の偶数行アドレス行程ＷＥＶＥでは、偶数Ｙ電極ドライバ５４が、負電圧の走査パルスＳＰをＰＤＰ５０の偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−２及びＹｎ各々に順次印加する。この間、アドレスドライバ５５は、この偶数行アドレス行程ＷＥＶＥが属するサブフィールドＳＦに対応した画素駆動データビット群ＤＢの内の偶数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル０の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分ずつ列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ５５は、偶数表示ラインに対応した画素駆動データビットＤＢ２，１〜ＤＢ２，ｍ、ＤＢ４，１〜ＤＢ４，ｍ、・・・・、ＤＢｎ，１〜ＤＢ（ｎ−１），ｍ各々に対応した、画素データパルスＤＰ２，１〜ＤＰ２，ｍ、ＤＰ４，１〜ＤＰ４，ｍ、・・・・、ＤＰｎ，１〜ＤＰｎ，ｍを１表示ライン分ずつ列電極Ｄ１〜Ｄｍに印加するのである。この際、走査パルスＳＰが印加され、かつ高電圧の画素データパルスＤＰが印加された、偶数表示ラインに属する画素セルＰＣの制御放電セルＣ２内の列電極Ｄ及びバス電極Ｙｂ間においてアドレス放電（選択消去放電）が生起される。かかるアドレス放電の終息後、制御放電セルＣ２内に形成されていた壁電荷が消滅する。尚、この間、図７に示す隙間ｒを介して表示放電セルＣ１側に上記アドレス放電が拡張する。これにより、表示放電セルＣ１の透明電極Ｘａ及びＹｂ間においてもアドレス放電が生起され、この表示放電セルＣ１内に形成されていた壁電荷が消滅する。表示放電セルＣ１内に形成されていた壁電荷が消滅することにより、この表示放電セルＣ１が属する画素セルＰＣは消灯セル状態に設定される。一方、走査パルスＳＰが印加されたものの、高電圧の画素データパルスＤＰが印加されなかった画素セルＰＣの制御放電セルＣ２内では上記の如きアドレス放電は生起されない。よって、隙間ｒを介して連通している表示放電セルＣ１側にも上記アドレス放電は生起されず、この表示放電セルＣ１内には壁電荷が残留する。従って、アドレス放電の生起されなかった表示放電セルＣ１及び制御放電セルＣ２の属する画素セルＰＣは点灯セル状態に設定される。
【００４１】
以上の如く、上記偶数行アドレス行程ＷＥＶＥでは、偶数表示ラインに属する画素セルＰＣ各々に対して、画素データに応じて選択的にアドレス放電を生起せしめることにより、選択的に表示放電セルＣ１内に存在する壁電荷を消滅させる。これにより、偶数表示ラインに属する画素セルＰＣの各々を、画素データに応じて点灯セル状態、及び消灯セル状態の一方に設定するのである。
【００４２】
各サブフィールドのサスティン行程Ｉでは、奇数Ｙ電極ドライバ５３が図１３（図１４）に示す如き正電圧のサスティンパルスＩＰＹＯを、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙ（ｎ−１）各々に印加する。偶数Ｘ電極ドライバ５２は、かかるサスティンパルスＩＰＹＯ各々と同一タイミングにて、正電圧のサスティンパルスＩＰＸＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｘ０、Ｘ２、Ｘ４、・・・・、Ｘｎ−２及びＸｎ各々に印加する。奇数Ｘ電極ドライバ５１は、図１３（図１４）に示す如き正電圧のサスティンパルスＩＰＸＯをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｘ１、Ｘ３、Ｘ５、・・・・、Ｘ（ｎ−１）各々に印加する。更に、かかるサスティン行程Ｉでは、偶数Ｙ電極ドライバ５４が、正電圧のサスティンパルスＩＰＹＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−２及びＹｎ各々に印加する。尚、図１３（図１４）に示すように、サスティンパルスＩＰＸＥ及びＩＰＹＯと、サスティンパルスＩＰＸＯ及びＩＰＹＥとは、その印加タイミングが互いにずれている。サスティンパルスＩＰＸＯ、ＩＰＸＥ、ＩＰＹＯ、ＩＰＹＥが印加される度に、点灯セル状態に設定された画素セルＰＣの表示放電セルＣ１内の透明電極Ｘａ及びＹａ間においてサスティン放電が生起される。この際、かかるサスティン放電にて発生した紫外線により、表示放電セルＣ１に形成されている蛍光体層１６（赤色蛍光層、緑色蛍光層、青色蛍光層）が励起し、その蛍光色に対応した光が前面ガラス基板１０を介して放射される。つまり、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起されるのである。尚、制御放電セルＣ２内では、バス電極Ｘｂ及びＹｂ間に互いに同位相となるサスティンパルスＩＰＸＯ及びＩＰＹＥ（又はＩＰＸＥ及びＩＰＹＯ）が印加されているので、上述した如きサスティン放電が繰り返し生起されることはない。そして、奇数の行電極Ｙ各々に印加された最終のサスティンパルスＩＰＹＯ、及び偶数の行電極Ｙ各々に印加された最終のサスティンパルスＩＰＹＥにより、各サスティン行程Ｉの終了後、表示放電セルＣ１内の列電極Ｄ近傍には正極性の壁電荷、透明電極Ｙｂ近傍には負極性の壁電荷が残留する。
【００４３】
以上の如く、サスティン行程Ｉでは、その直前に実施された偶数行アドレス行程ＷＥＶＥ、奇数行アドレス行程ＷＯＤＤ、アドレス行程Ｗにおいて点灯セル状態に設定された画素セルＰＣのみを、サブフィールドに割り当てられている回数分だけ繰り返し発光させる。
最後尾のサブフィールドＳＦ（Ｎ）のみで実行する消去行程Ｅでは、図１０（又は図１１）の消去行程Ｅと同様に消去パルスＥＰＹが全ての行電極Ｙ、消去パルスＥＰＸが全ての行電極Ｘに印加される。この際、消去パルスＥＰＹの立ち下がり時のタイミングで表示放電セルＣ１及び制御放電セルＣ２各々内で消去放電が生起され、これら表示放電セルＣ１及び制御放電セルＣ２各々内に形成されていた壁電荷が消滅する。すなわち、ＰＤＰ５０の全ての画素セルＰＣが消灯セル状態に推移するのである。
【００４４】
上述した如き駆動により、サブフィールドＳＦ１〜ＳＦ（Ｎ）を通して各サスティン行程Ｉにおいて実施された発光回数の合計に対応した中間輝度が視覚される。つまり、各サブフィールド内のサスティン行程Ｉにて生起されたサスティン放電に伴う放電光によって、入力映像信号に対応した表示画像が得られるのである。
【００４５】
以上の如く図１２〜図１４に示す如き選択消去アドレス法を採用した駆動では、表示画像には関与しない発光を伴うリセット放電を、光吸収層からなる嵩上げ誘電体層１２を備えた制御放電セルＣ２にて生起させると共に、表示放電セルＣ１内においてもリセット放電を生起させるようにしている。この際、制御放電セルＣ２内には２次電子放出材料層３０が設けられているので、表示放電セルＣ１は、制御放電セルＣ２に比して放電開始電圧及び放電維持電圧が高くなる。よって、制御放電セルＣ２内で生起された放電が隙間ｒを介して表示放電セルＣ１側に拡張しても、表示放電セルＣ１内で生起される放電は微弱なものとなり、その放電に伴う発光輝度も極めて低輝度となる。又、かかる２次電子放出材料層３０によれば、制御放電セルＣ２内の背面ガラス基板側で放電が生起されることになるので、その放電に伴う紫外線が表示放電セルＣ１側に漏れ込む量も低下する。
【００４６】
従って、選択消去アドレス法を採用した場合にも、リセット放電及びアドレス放電に伴う放電光が前面ガラス基板１０を介して表示面に表れる量が微量となるので、暗コントラストを高めることが可能になる。
図１５は、上述した如き選択書込アドレス法を採用してＰＤＰ５０を駆動する際における１フィールド（フレーム）での駆動パターンを示す図である。図１５に示すように、かかる駆動パターンは、最低輝度に対応した第１駆動パターン〜最高輝度に対応した第（Ｎ＋１）駆動パターンまでの（Ｎ＋１）種類の駆動パターンからなる。図１５に示される二重丸は、そのサブフィールドのアドレス行程（ＷＯＤＤ、ＷＥＶＥ）においてアドレス放電（選択書込放電）を生起させ、このサブフィールドのサスティン行程において画素セルＰＣを繰り返し発光させることを示す。一方、二重丸の付されていないサブフィールドではアドレス放電（選択書込放電）を生起させないので、このサブフィールドのサスティン行程では画素セルＰＣは消灯状態となる。従って、例えば図１５に示される第１駆動パターンによれば、ＳＦ１〜ＳＦ（Ｎ）を通して画素セルＰＣが一切発光しないので、最低輝度となる黒表示が表現される。又、第３駆動パターンによれば、ＳＦ１及びＳＦ２各々のサスティン行程のでみ画素セルＰＣが発光するので、ＳＦ１のサスティン行程に割り当てられている発光回数と、ＳＦ２のサスティン行程に割り当てられている発光回数との合計回数に対応した中間輝度が表現される。
【００４７】
又、図１６は、選択消去アドレス法を採用してＰＤＰ５０を駆動する際における１フィールド（フレーム）での駆動パターンを示す図である。図１６に示すように、かかる駆動パターンは、最低輝度に対応した第１駆動パターン〜最高輝度に対応した第（Ｎ＋１）駆動パターンまでの（Ｎ＋１）種類の駆動パターンからなる。尚、図１６に示される黒丸は、そのサブフィールドのアドレス行程（ＷＯＤＤ、ＷＥＶＥ）においてアドレス放電（選択消去放電）を生起させて制御放電セルＣ２内に形成されていた壁電荷を消滅させて画素セルＰＣを消灯セル状態に設定することを示す。一方、白丸は、このサブフィールドのサスティン行程において点灯セル状態にある画素セルＰＣのみを発光させることを示す。従って、例えば図１６に示される第１駆動パターンによれば、ＳＦ１〜ＳＦ（Ｎ）を通して画素セルＰＣが一切発光しないので、最低輝度となる黒表示が表現される。又、第３駆動パターンによれば、ＳＦ１及びＳＦ２各々のサスティン行程のでみ画素セルＰＣが発光するので、ＳＦ１のサスティン行程に割り当てられている発光回数と、ＳＦ２のサスティン行程に割り当てられている発光回数との合計回数に対応した中間輝度が表現される。
【００４８】
駆動制御回路５６は、図１５又は図１６に示されるが如き（Ｎ＋１）種類の駆動パターンの内から、入力映像信号によって表される輝度レベルに応じた１つを選択して実行する。つまり、図１５又は図１６に示されるが如き駆動状態となるように、入力映像信号に応じて上記画素駆動データビットＤＢ１〜ＤＢ（Ｎ）を生成してアドレスドライバ５５に供給するのである。かかる駆動により、入力映像信号によって表される輝度レベルを（Ｎ＋１）階調の中間輝度で表現することが可能になる。
【００４９】
尚、上記実施例においては、Ｎ個のサブフィールドによって表される２Ｎ通りの駆動パターンの内から図１５又は図１６に示す如き（Ｎ＋１）種類の駆動パターンのみを用いてＰＤＰ５０を（Ｎ＋１）階調階調する場合について説明したが、２Ｎ階調駆動する際にも同様に適用可能である。
又、上記実施例においては制御放電セルＣ２内の背面基板１２側に突起リブ１７及び２次電子放出材料層３０を共に設ける構造としたが、突起リブ１７を削除して２次電子放出材料層３０のみを、制御放電セルＣ２内の放電空間に面する隔壁の側面及び背面基板１２上に設けるようにしても良い。
【００５０】
又、上記実施例では、嵩上げ誘電体層１２に黒色顔料を含有させて光吸収層としたが、これに限らず、黒色層（光吸収層）を誘電体層１１の中、又は誘電体層と前面ガラス基板１０との間に形成するようにしても良い。
又、上記実施例においては、第２横壁１５Ｂを第１横壁１５Ａより低くすることにより、第２制横壁１５Ｂと嵩上げ誘電体層１２との間に御放電セルＣ２及び表示放電セルＣ１間の放電空間を連通させる隙間を形成するようにしたが、両者を連通させる構造は上記構造に限定されない。例えば、第１横壁１５Ａと第２横壁１５Ｂとの高さを同一にして嵩上げ誘電体層１２にスリットを設けることにより、御放電セルＣ２及び表示放電セルＣ１間の放電空間を連通させるようにしても良い。
【図面の簡単な説明】
【図１】従来の面放電方式交流型プラズマディスプレイパネルの構成の一部を示す図である。
【図２】図１に示されるＶ−Ｖ線上での断面を示す図である。
【図３】図１に示されるＷ−Ｗ線上での断面を示す図である。
【図４】１サブフィールド内においてプラズマディスプレイパネルに印加される各種駆動パルスとその印加タイミングを示す図である。
【図５】本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【図６】図５に示されるプラズマディスプレイ装置に搭載されているＰＤＰ５０の表示面側からＰＤＰ５０の一部を眺めた平面図である。
【図７】図６に示されるＶ−Ｖ線上での断面を示す図である。
【図８】ＰＤＰ５０の表示面の斜め上方向からＰＤＰ５０を眺めた図である。
【図９】選択書込アドレス法を採用してＰＤＰ５０を駆動する際の発光駆動シーケンスの一例を示す図である。
【図１０】図９に示す発光駆動シーケンスに従って先頭のサブフィールドＳＦ１においてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【図１１】図９に示す発光駆動シーケンスに従ってサブフィールドＳＦ２以降の各サブフィールドにおいてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【図１２】選択消去アドレス法を採用してＰＤＰ５０を駆動する際の発光駆動シーケンスの一例を示す図である。
【図１３】図１２に示す発光駆動シーケンスに従って先頭のサブフィールドＳＦ１においてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【図１４】図１２に示す発光駆動シーケンスに従ってサブフィールドＳＦ２以降の各サブフィールドにおいてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【図１５】選択書込アドレス法を採用してＰＤＰ５０を（Ｎ＋１）階調駆動する際における各フィールド内での駆動パターンの一例を示す図である。
【図１６】選択消去アドレス法を採用してＰＤＰ５０を（Ｎ＋１）階調駆動する際における各フィールド内での駆動パターンの一例を示す図である。
【符号の説明】
５０　ＰＤＰ
５１　　奇数Ｘ電極ドライバ
５２　偶数Ｘ電極ドライバ
５３　奇数Ｙ電極ドライバ
５４　偶数Ｙ電極ドライバ
５５　アドレスドライバ
５６　駆動制御回路
Ｃ１　表示放電セル
Ｃ２　制御放電セル
ＰＣ　画素セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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