(57)【要約】【課題】シンプルで簡便に製造することができるとともに、オン電流の向上とオフ電流の低減とを同時に実現することにより、大きなオン・オフ比を安価に得ることができる電界効果型トランジスタ、その製造方法及び画像表示装置を提供することを目的とする。【解決手段】少なくとも、半導体層１０６と、半導体層１０６の一表面側に第１絶縁膜１０７を介して形成された第１ゲート電極１０８と、ソース／ドレイン電極１０４，１０５とから構成され、半導体層１０６が、ソース／ドレイン電極１０４，１０５間であって第１ゲート電極１０８に対向する少なくとも一部の領域において、他の領域よりも薄い膜厚で形成された領域を有する電界効果型トランジスタ。【選択図】　図１
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【特許請求の範囲】
【請求項１】
少なくとも、半導体層と、該半導体層の一表面側に第１絶縁膜を介して形成された第１ゲート電極と、ソース／ドレイン電極とから構成され、
前記半導体層が、ソース／ドレイン電極間であって第１ゲート電極に対向する少なくとも一部の領域において、他の領域よりも薄い膜厚で形成された領域を有することを特徴とする電界効果型トランジスタ。
【請求項２】
半導体層が、第１ゲート電極と対向する面に切欠部を有することにより、他の領域よりも薄い膜厚で形成された領域を有する請求項１に記載のトランジスタ。
【請求項３】
半導体層が、有機材料により形成されてなる請求項１又は２のいずれか１つに記載のトランジスタ。
【請求項４】
さらに、半導体層の第１ゲート電極が形成された側と反対側に、第２絶縁膜を介して第２ゲート電極が形成されてなる請求項１に記載のトランジスタ。
【請求項５】
第１絶縁膜と第２絶縁膜とが異なる材料により形成されてなる請求項４に記載のトランジスタ。
【請求項６】
少なくとも第１絶縁膜又は第２絶縁膜が有機物からなる請求項４に記載のトランジスタ。
【請求項７】
少なくとも第１絶縁膜又は第２絶縁膜が感光性材料からなる請求項４に記載のトランジスタ。
【請求項８】
基板上に凸部を有する第１ゲート電極を形成し、前記凸部が配置されていない第１ゲート電極上の少なくとも一部を被覆するように第１絶縁膜を介してソース／ドレイン電極を形成し、前記ソース／ドレイン電極間であって、前記凸部が配置された第１ゲート電極上に第１絶縁膜を介して半導体層を形成することからなる電界効果型トランジスタの製造方法。
【請求項９】
さらに、半導体層及びソース／ドレイン電極上に第２絶縁膜を介して第２ゲート電極を形成する請求項８に記載の方法。
【請求項１０】
第１又は第２絶縁膜を、回転塗布法によって形成することからなる請求項９に記載の方法。
【請求項１１】
さらに、基板上に１以上の電極を形成し、該電極上に少なくとも第１絶縁膜及び第２絶縁膜を形成し、該第２絶縁膜にコンタクトホールを形成し、該第２絶縁膜をマスクとして用いて第１絶縁膜、または第１絶縁膜及び電極をエッチングする請求項９に記載の方法。
【請求項１２】
請求項１〜７のいずれか１つに記載された電界効果型トランジスタが、１画素に少なくとも１つ、表示素子のスイッチング素子として用いられてなる画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果型トランジスタ（ＦＥＴ）、その製造方法及び画像表示装置に関し、より詳細には、オン・オフ比が大きくスイッチング素子として有利に使用される有機系の材料を半導体層に用いた電界効果型トランジスタ、その製造方法及びその電界効果型トランジスタを用いた画像表示装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
近年、薄膜トランジスタは、液晶表示素子をはじめとする種々のデバイスにおいて広く実用化されており、表示デバイスとしてその応用が期待されている。
一般に、液晶表示素子には２種類の駆動方式がある。一つは、帯状の透明電極列を直行して対向させた単純マトリクス方式であり、ワープロ等の２値ディスプレイに用いられている。もう一つは、画素ごとにトランジスタを用い、画素ごとにスイッチのオン、オフを行うアクティブマトリクス方式であり、カラー又は白黒の液晶表示素子に用いられており、通常、薄膜トランジスタ（ＴＦＴ）で電界効果型（ＦＥＴ）のトランジスタが用いられる。
【０００３】
このトランジスタは、通常、Ｓｉ、Ｇｅ、Ｇａ、Ａｓ、Ｉｎ、Ｐ等からなる無機半導体層を、真空系の蒸着装置により、高いプロセス温度によって基板上に積層し、パターン化して形成される。例えば、既に実用化に至っているａ−Ｓｉの半導体層では、プラズマＣＶＤ装置により、３５０℃と高温で、また、近年注目を浴びている低温ポリシリコンによる半導体層では、さらに高温で形成される。そのため、基板として用いられる材料に選択肢が少なく、主として透明基板の場合にはガラス基板が使用されてきた。
しかし最近では、ディスプレイの使用範囲が急速に広がり、携帯情報端末としての応用が期待されており、なかでも、フレキシブルディスプレイの要求が高まっている。
【０００４】
そこで、そのようなフレキシブル性を発揮させるために、無機半導体からなるＴＦＴに代えて、有機半導体からなるＴＦＴが、特開平１−２５９３２３号公報等で提案されている。つまり、有機ＴＦＴは、プロセス温度を、従来のシリコン半導体のプロセス温度に比べて、低温化することができるため、基板の選択幅を広げることができ、プラスチック基板を利用してフレキシブルな又は湾曲した有機薄膜トランジスタを形成することが可能になるとともに、安価な基板を使用できるようになるため、生産コストを低減することも可能となる。
【０００５】
一般に、有機半導体として使用されるポリチオフェン、ポリチエニレンビニレン等の導電性高分子は、π−共役系高分子が用いられており、シリコンやガリウム砒素等の無機系の材料にない可撓性を有している。また、π−共役系高分子は置換基の導入により有機溶剤に可溶な有機半導体が合成でき、スピンコート法、ディッピング法（浸漬法）等、簡便な方法で薄膜を形成することができる。このようなことから、これまでにπ−共役系高分子を用いた整流素子や電界効果型トランジスタが試作され、一定の特性が得られている。
【０００６】
これら従来のπ−共役系高分子電界効果型トランジスタ、すなわち有機電界効果型トランジスタは、図１１に示すように、基板９０１上に、有機半導体層９０２が積層されており、有機半導体層９０２上にソース電極９０３、ドレイン電極９０４が形成されており、この有機半導体層９０２、ソース電極９０３及びドレイン電極９０４上にゲート絶縁膜９０５を介して、ゲート電極９０６が形成されたスタガ型構造を有する。
このような有機ＴＦＴは、アクティブマトリクス式液晶ディスプレイの画素駆動素子に応用するという検討がなされている。この場合、オン・オフ比が高いこと、つまりオフ電流が小さいことが、コントラスト向上や応答高速化にあたって要求される。オフ電流を低減するためには、オフ時の半導体層の導電率が低いことが必要である。また、オン電流に関しては、次に述べる電界効果移動度の値が重要である。
【０００７】
一般に、電界効果型トランジスタにおいて、ソース、ドレイン間に充分な電圧を印加したときに、両電極間に流れる電流ＩＤは、次式で表されることが知られている（ただしオン電流のみ考慮）。
ＩＤ　＝　（Ｗ／２Ｌ）μＦＥ　ＣＯＸ　（ＶＧ−Ｖｔｈ）２　　　　　　　　　（Ｉ）
（（Ｉ）式においてＷ：チャネル幅、Ｌ：チャネル長、μＦＥ：電界効果移動度、ＣＯＸ：ゲート絶縁膜の単位面積当たりのキャパシタンス、ＶＧ：ゲート電圧、Ｖｔｈ：しきい値）
【０００８】
ここで、電界効果移動度（μＦＥ）は、電界効果型トランジスタのオン電流とゲート電圧との関係から求められ、オン時に半導体層を流れる電流の実効的なキャリア移動度を表す。
式（Ｉ）からわかるように、電界効果型トランジスタにおいて大きいオン電流を得るためには、（Ｉ）式における電界効果移動度（μＦＥ）が大きいことが必要となる。
そこで、有機電界効果型トランジスタのオン電流の向上とオン・オフ比の向上のために、これまでに種々の工夫が試みられてきた。
【０００９】
例えば、特開平５−１１００６９号公報では、π−共役系高分子を電界効果型トランジスタの半導体層として用いて、１×１０−１ｃｍ２／Ｖ・ｓというかなり高い電界効果移動度が得られている。
しかし、このトランジスタでは、オン電流の増加とともに、オフ電流も増加しており、結局、オン・オフ比の向上にはつながっていない。
また、Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　Ｌｅｔｔｅｒ、６２巻、１７９４頁、１９９３年には、オフ電流を低減させることによって、５桁のオン・オフ比を実現した、π−共役系高分子を用いた有機電界効果型トランジスタが提案されている。
しかし、このトランジスタの電界効果移動度は２×１０−４ｃｍ２／Ｖ・ｓにとどまっており、オン電流を増加するには至っていない。
【００１０】
一方、オン電流を増加させる手法として、無機半導体層の上下を２つのゲート電極で挟み、半導体層の絶縁層との界面付近に形成される伝導チャネルを増加させる手法が知られている（例えば、特開昭５３−２４６８７４号公報）。
この電界効果型トランジスタは、図１２に示したように、基板１００１上に第１ゲート電極１００２を配置し、その上に第１ゲート絶縁膜１００３を介してチャネル層となる半導体層１００５を配置し、その側部には半導体層１００５に接続されたソース電極１００６及びドレイン電極１００４が配置している。また、半導体層１００５の上には、第２ゲート絶縁膜１００７を介して第２ゲート電極１００８が配置されている。
【００１１】
しかし、このような構成のトランジスタでも、充分なオン電流を得ることができるが、オフ電流の低減は行えず、オン・オフ比を向上させることはできない。さらに、オン電流を大きくし、オン・オフ比も大きくする技術として、ゲート電極の上にキャリア密度の異なる２種類の有機半導体層を積層し、ゲート電極からの電圧印加に応じて二つの有機層の間でキャリアを移動させることによってソース・ドレイン間の電気伝導度を変化させるというものがある（特開平５−４８０９４号公報）。
【００１２】
しかし、このトランジスタでは、２種類の半導体層を形成するために、製造工程が非常に煩雑となるという問題がある。
このように、有機半導体層に用いた電界効果型トランジスタは、シンプルで簡便に製造すること、オン電流の向上とオフ電流の低減とを同時に行うことが困難であった。
本発明は上記課題に鑑み成されたものであり、シンプルで簡便に製造することができるとともに、オン電流の向上とオフ電流の低減とを同時に実現することにより、大きなオン・オフ比を安価に得ることができる電界効果型トランジスタ、その製造方法及び画像表示装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明によれば、少なくとも、半導体層と、該半導体層の一表面側に第１絶縁膜を介して形成された第１ゲート電極と、ソース／ドレイン電極とから構成され、前記半導体層が、ソース／ドレイン電極間であって第１ゲート電極に対向する少なくとも一部の領域において、他の領域よりも薄い膜厚で形成された領域を有する電界効果型トランジスタが提供される。
また、本発明によれば、基板上に凸部を有する第１ゲート電極を形成し、前記凸部が配置されていない第１ゲート電極上の少なくとも一部を被覆するように第１絶縁膜を介してソース／ドレイン電極を形成し、前記ソース／ドレイン電極間であって、前記凸部が配置された第１ゲート電極上に第１絶縁膜を介して半導体層を形成することからなる電界効果型トランジスタの製造方法が提供される。
さらに、本発明によれば、上記電界効果型トランジスタが、１画素に少なくとも１つ、表示素子のスイッチング素子として用いられてなる画像表示装置が提供される。
【００１４】
【発明の実施の形態】
本発明の電界効果型トランジスタは、少なくとも半導体層と、第１絶縁膜と、第１ゲート電極と、ソース／ドレイン電極とから構成される。
このトランジスタは、通常、基板上に形成される。基板としては、特に限定されるものではなく、ガラス；ポリイミド、ＰＥＴ、ＰＥＮ、ＰＥＳ等のプラスチック基板；シリコン、ゲルマニウム等の元素半導体；ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体からなる基板等が挙げられる。なかでも、トランジスタの製造工程において、寸法変化が少ないものが好ましく、基板コストを低減させる目的、完成したデバイスにフレキシビリティをもたせる目的を考慮して、プラスチック基板がより好ましい。
【００１５】
半導体層は、トランジスタのチャネル領域を構成するための層であり、例えば、上記元素半導体又は化合物半導体の他、有機半導体により形成することができる。なかでも、塗布可能なａ−Ｓｉや有機半導体が、簡易なプロセスで形成することができるため、好ましい。有機半導体としては、特に限定されるものではなく、例えば、ペンタセン、テトラセン、アントラセン、ピレン等のアセン系材料；ポリアセン、ポリフェナントレン等のポリアセン系材料；ポリフェニレン、ポリナフタレン、ポリアントラセン等の芳香族共役ポリマー；ポリピロール、ポリチオフェン、ポリイソチアナフテン、ポリイソナフトチオフェン、ポリフラン、ポリセレノフェン、ポリテルロフェン等のヘテロ環式共役ポリマー等の単独又は組み合わせが挙げられる。なお、半導体層は、上記の材料によって単層あるいは互いに異なる又は同じ材料によって２以上の積層構造として形成してもよい。
【００１６】
半導体層は、ソース／ドレイン電極間であって、後述する第１ゲート電極に対向する少なくとも一部の領域において、他の領域よりも薄い膜厚で形成された領域を有する。半導体層は、１００〜３００ｎｍ程度の膜厚で形成されていることが適当であり、薄膜領域は、通常の膜厚よりも２０〜８０％程度薄く形成されている。例えば、薄膜領域は、５０〜１５０ｎｍ程度の膜厚を有していることが適当である。また、薄膜領域の大きさは、ゲート電極の大きさ、駆動電圧等によって適宜調整することができ、例えば、ゲート電極の全面積の５０〜１００％程度の面積であることが適当である。薄膜領域の形状は、特に限定されるものではなく、切欠部、スリット、溝、凹部等の種々の形態の種々の形状が挙げられる。また、薄膜領域は、１つのみ又は複数であってもよい。さらに、半導体層の表面の切欠部等による薄膜領域が形成される場合には、一表面にのみ形成されていてもよいし、両表面に形成されていてもよい。半導体層に切欠部が複数形成される場合には、その全てが同一の形状でなくてもよい。例えば、半導体層は、図１０（ａ）〜（ｈ）に示したような形状とすることができる。
【００１７】
薄膜領域を有する半導体層を形成する方法としては、後述するように、あらかじめ凸部を有するゲート電極を形成し、その上に、平坦な半導体層を形成することにより、凸部上においては薄膜領域となる半導体層を形成することができる。平坦は半導体層を形成する方法としては、半導体材料を適当な溶媒に溶解させて塗布又は印刷する方法、半導体層を、スパッタ法、蒸着法、ＣＶＤ法等方法により形成し、その表面にエッチングやＣＭＰ等の研磨を施す方法等が挙げられる。また、半導体層を上記のような方法により均一な膜厚に形成した後、その表面とエッチング等により部分的に除去することにより形成することもできる。
【００１８】
第１絶縁膜は、通常、ゲート絶縁膜として機能する膜であるが、必ずしもこのような機能を有する膜でなくてもよく、層間絶縁膜や保護膜としての機能を有していてもよい。第１絶縁膜としては、誘電率が高く、導電率が低いものが好ましく、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化タンタル、酸化アルミニウム、酸化チタン、ポリエチレン、ポリイミド、アクリル樹脂系およびその感光性を有する誘導体等の単層又は積層膜が挙げられる。これらの膜は、ＣＶＤ法、スパッタ法、蒸着法、ゾルゲル法、陽極酸化法の他、適当な溶媒に溶解させて塗布又は印刷により形成することができる。第１絶縁膜の膜厚は、例えば、１００〜５００ｎｍ程度が挙げられる。
【００１９】
第１ゲート電極は、導電膜により形成されていれば、どのような材料で形成されていてもよい。例えば、白金、金、銀、ニッケル、クロム、銅、鉄、錫、アンチモン、鉛、タンタル、インジウム、アルミニウム、亜鉛、マグネシウム、亜鉛、マグネシウム又はこれらの合金、チタン、タンタル、タングステン等の高融点金属又はこれらの合金、ＳｎＯ２、ＩｎＯ２、ＺｎＯ、ＩＴＯ等の透明導電材等、ドーピング等で導電率を向上させた無機および有機半導体、例えば、シリコン単結晶、ポリシリコン、アモルファスシリコン、ゲルマニウム、グラファイト、ポリアセチレン、ポリパラフェニレン、ポリチオフェン、ポリピロール、ポリアニリン、ポリチエニレンビニレン、ポリパラフェニレンビニレン等の単層又は積層膜が挙げられる。これらは、スパッタ法、蒸着法、ＥＢ法等の種々の方法により形成することができる。第１ゲート電極の膜厚は特に限定されるものではなく、例えば、５０〜３００ｎｍ程度が挙げられる。なお、ゲート電極の形状は特に限定されるものではないが、第１ゲート電極は、通常、半導体層の薄膜領域に対向して、すなわち、半導体層の下又は上に形成されるものであるため、部分的に膜厚が異なるように形成されていてもよいし、半導体層の薄膜領域に対応して、膜厚方向に起伏を有するような形状で形成されていてもよい。
【００２０】
ソース電極及びドレイン電極は、通常、半導体層に接触して、平面視においてゲート電極の両側に互いに離れて形成されている。これらの電極は、ゲート電極として例示されたものと同様の材料により形成することができる。なかでも、半導体層との接触面において電気抵抗が少ないものが適当であり、ショットキー接合において障壁が低いもの、半導体層とオーミック接触できるものが好ましい。本発明の電界効果型トランジスタは、さらに、半導体層の第１ゲート電極が形成された側と反対側に、第２絶縁膜を介して第２ゲート電極が形成されていてもよい。
【００２１】
この場合の第２絶縁膜は、第１絶縁膜と同様の材料により形成することができる。なかでも、第１絶縁膜とは異なる材質により形成されていることが好ましい。また、第１絶縁膜と第２絶縁膜とのいずれか一方が有機物、特に感光性の有機物から形成されていることが好ましい。有機物によって形成される場合には、その膜厚は１５００〜３５００ｎｍ程度が適当である。
【００２２】
第２ゲート電極は、第１ゲート電極と同様の材料によって形成することができる。第２ゲート電極も、第１ゲート電極と同様に、半導体層の薄膜領域に対応した形状で形成されていてもよい。第２ゲート電極は、必ずしも第１ゲート電極と同じ形状、同じ投影面積で形成していなくてもよい、つまり、第２ゲート電極よりも大きく又は小さく形成されていてもよいが、同じ投影面積で形成されていることが好ましい。また、第２ゲート電極は、第１ゲート電極と分離・並行して、同じ側に形成されていてもよいが、第１ゲート電極が半導体層の上又は下に配置している場合には、半導体層の下又は上に配置していることが好ましく、第１ゲート電極とほぼ対向するように配置していることがより好ましい。この場合には、第１ゲート電極の電界と第２ゲート電極との電界とで、トランジスタのスイッチング特性をより効果的に制御できるためである。ただし、第２ゲート電極は、半導体層を構成する材料の電界効果移動度（μＦＥ）が大きい場合には、特に形成する必要はないが、オン電流を特に増加させようとする場合には、有効である。
【００２３】
なお、ゲート電極は、３つ以上、つまり、制約の許す限り追加することにより、さらにオン電流を向上させることができる。この場合のゲート電極は、半導体層の第１ゲート電極と同じ側に第１ゲート電極と分離・並行して複数個、あるいは第２ゲート電極と同じ側に第２ゲート電極と分離・並行して複数個形成してもよい。
【００２４】
このように、薄膜領域を有する半導体層に対して、薄膜領域に対向して第１ゲート電極が形成されている場合には、オフ電流を低減することができる。また、半導体層が、第１ゲート電極と第２ゲート電極とに挟まれるように形成されている場合には、オフ電流を低減するのみならず、オン電流を増大させることができる。その結果、オン・オフ比を向上させることができる。
【００２５】
つまり、ソース・ドレイン間に電圧を印加し、ゲート電極に電圧を印加することによってソース・ドレイン間にオン電流が流れるのは、半導体層の絶縁膜との界面付近に伝導チャネルが形成されるためと考えられる。一方、界面付近に伝導チャネルが形成されていなくても、ソース・ドレイン間に電圧を印加すれば、半導体層が完全な絶縁体でない限り、半導体層／絶縁膜界面付近以外の領域（バルク）を経由してわずかながらソース・ドレイン間に電流が流れる。これがオフ電流の原因であり、半導体層全体に対してドーピングを施し、キャリア移動度を向上させて、半導体層全体の導電率を上げると、オン電流も増加するが、バルクを流れるオフの電流も増加する。したがって、半導体層のバルクを流れる電流のキャリア移動度を増加させずに、絶縁膜との界面付近を流れる電流に対してのみキャリア移動度を増加させれば、オフ電流をほとんど増加させずにオン電流を増加させることができる。このようなことから、オフ電流の原因である半導体層／絶縁膜界面付近以外の領域（バルク）を減少させた構造、つまり、バルクの一部を狭めた構造とすることにより、オフ電流を低減させることができる。これに加えて、半導体層の絶縁膜との界面付近に形成される伝導チャネルを増加させることにより、オン電流を向上させると同時に、オフ電流を低減させることができる。
【００２６】
また、本発明の電界効果型トランジスタの製造方法においては、まず、基板上に凸部を有する第１ゲート電極を形成する。凸部を有するゲート電極は、例えば、導電材料により平坦な膜を形成し、マスクを用いて表面の一部のみをエッチングする方法、導電材料により平坦な膜を形成し、さらにその上に導電膜を積層し、上層の導電膜のみをパターニングする方法等が挙げられる。
次いで、凸部が配置されていない第１ゲート電極上の少なくとも一部を被覆するように第１絶縁膜を介してソース／ドレイン電極を形成する。つまり、後に半導体層を形成する領域以外の領域上に、第１絶縁膜を介して、ソース／ドレイン電極を形成する。ソース／ドレイン電極は、導電材料を成膜し、所望の形状のマスクを用いてエッチングすることにより形成することができる。
【００２７】
その後、ソース／ドレイン電極間であって、凸部が配置された第１ゲート電極上に第１絶縁膜を介して半導体層を形成する。ここでの第１絶縁膜は、先の工程によって同時に形成しておくことが適当である。また、半導体層は、凸部が配置された第１ゲート電極上を含む全領域に半導体層を形成し、所望の形状のマスクを用いてエッチングすることによって形成してもよいし、所望のマスクを用いて、凸部が配置された第１ゲート電極上にのみ半導体層を形成してもよいし、マスクを用いずに、適当な溶媒に溶解した半導体材料溶液を凸部が配置された第１ゲート電極上にのみ塗布（例えば、回転塗布等）または印刷等することにより、形成してもよい。
【００２８】
上記方法の後に、さらに、半導体層及びソース／ドレイン電極上に第２絶縁膜を介して第２ゲート電極を形成してもよい。この場合の第２絶縁膜は、第１絶縁膜とは異なる材料、好ましくは有機材料により、さらに好ましくは感光性の有機材料により、形成する。また、その上に形成する第２ゲート電極は、上述したような公知の方法により形成することができる。
【００２９】
なお、本発明においては、電界効果型トランジスタが、同一の基板上に他の素子とともに形成される等の場合には、さらに１以上の電極が形成された基板において、この電極上に少なくとも第１絶縁膜及び第２絶縁膜を、上記と同時に形成しておき、第２絶縁膜にコンタクトホールを形成し、第２絶縁膜をマスクとして用いて第１絶縁膜、または第１絶縁膜及び電極をエッチングしてもよい。これは、第１絶縁膜と第２絶縁膜とが異なる材料により形成されている場合に有効である。電極の形成、コンタクトホールの形成、第１絶縁膜及び／又は電極のエッチングは、それぞれ当該分野で公知の方法により、公知の条件を選択して行うことができる。
【００３０】
本発明の電界効果型トランジスタは、薄膜型、円筒等の立体型のトランジスタとして形成することができるとともに、集積回路、論理回路、透過型あるいはバックライトを有する又は有しない反射型の液晶表示装置、有機発光素子等のディスプレイ等の種々のシステムに利用することができる。特に、表示装置の１画素に少なくとも１つ、表示素子のスイッチング素子（例えば、電界駆動型、電流駆動型スイッチング素子等）として有用である。
以下に、本発明の電界効果型トランジスタ、その製造方法及び画像表示装置の実施形態を図面に基づいて説明する。
【００３１】
実施例１
本発明の電界効果型トランジスタは、図１に示すように、基板１０１上に、半導体層１０６が形成され、その上に、上部ゲート絶縁膜１０７を介して上部ゲート電極１０８が形成されて構成される。
半導体層１０６には、上部ゲート電極１０８の両側に位置するように、ソース電極１０４、ドレイン電極１０５が配置し、その間であって、上部ゲート電極１０８に対向する領域にチャネル領域が形成されている。
【００３２】
半導体層１０６は、上部ゲート電極１０８直下の一部において、その膜厚が薄く形成された領域を有する。すなわち、チャネル長１０９の一部において、チャネル領域が狭められた構造を有している。
なお、上部ゲート絶縁膜１０７は、チャネル保護層をも兼ねている。
このように、半導体層１０６が、上部ゲート電極１０８に対抗する領域の一部にチャネル領域が狭められた領域２０３を有することにより、オフ電流を低減させることが可能となり、オン・オフ比を向上させることができる。
【００３３】
実施例２
本発明の電界効果型トランジスタは、図２（ａ）に示すように、基板１０１上に、下部ゲート電極１０２が配置し、その上に下部ゲート絶縁膜１０３を介して半導体層１０６が形成され、さらにその上に、上部ゲート絶縁膜１０７を介して上部ゲート電極１０８が形成されて構成される。
半導体層１０６には、上下部ゲート電極１０２、１０８の両側に位置するように、ソース電極１０４、ドレイン電極１０５が配置し、その間であって、上下部ゲート電極１０２、１０８に対向する領域にチャネル領域が形成されている。
【００３４】
半導体層１０６は、上部ゲート電極１０８直下の一部において、その膜厚が薄く形成された領域を有する。すなわち、チャネル長１０９の一部において、チャネル領域が狭められた構造を有している。
このトランジスタは、図２（ｂ）に示すように、下部ゲート電極１０２の電圧印加により、オン電流の通り道である伝導チャネル２０１が、半導体層１０６の下部ゲート電極１０２に対抗する領域に形成され、その電圧によって制御される。また、上部ゲート電極１０８の電圧印加により、伝導チャネル２０２が、半導体層１０６の上部ゲート電極１０８に対抗する領域に形成され、その電圧によって制御される。
【００３５】
このように、半導体層１０６が、上部ゲート電極１０８に対抗する領域の一部にチャネル領域が狭められた領域２０３を有することにより、オフ電流を低減させることが可能となる。
特に、有機物を半導体層に用いることによりオン電流が高く取れない電界効果型トランジスタにおいては、下部ゲート電極１０２及び上部ゲート電極１０８の信号源を同一とすることで、伝導チャネル２０１、２０２を増加させることによって、オン電流を向上させることが可能となる。
つまり、オフ電流の増加を抑えながら、オン電流を高くすることができ、結果として、オン・オフ比を向上させることが可能となる。
【００３６】
実施例３
この実施例のトランジスタは、図３に示すように、半導体層４０７の切欠部を下表面に配置した例を示す。
このトランジスタは、図４に示したように、半導体層４０７を有機材料で蒸着法により形成することができる。
まず、図４（ａ）に示したように、基板として０．７ｍｍ厚の透明ガラス基板４０１を用意し、この上に、Ｔｉ／Ａｌ／ＴｉＮをそれぞれ３０／２００／１５０ｎｍの膜厚でスパッタリング法により形成する。次いで、第１のフォトマスク（図示せず）を用いて、フォトリソグラフィー、塩素ガスを主体としたドライエッチング技術を用いて、得られた膜を所望の形状にパターニングして下部ゲート電極４０２を形成する。続いて、下部ゲート電極４０２上に、スパッタリング法によりＡｌを３００ｎｍの膜厚で形成し、第２のフォトマスク（図示せず）を用いて、フォトリソグラフィー、ウェットエッチング技術により、下部ゲート電極４０２上に凸部４０３を形成する。この際のウェットエッチングは、硫酸、硝酸、酢酸及び水の混合物をエッチング液として用い、処理条件４０℃、１５０秒間とし、水洗を７０リットル／分で４５秒間行った。この条件での、下部ゲート電極４０２のＡｌのサイドエッチングシフト量は片側０．８μｍであり、充分に使用できる状態であることを確認した。
【００３７】
次いで、図４（ｂ）に示すように、凸部４０３を有する下部ゲート電極４０２上に、下部ゲート絶縁膜４０４としてシリコン窒化膜を４００ｎｍの膜厚で、プラズマＣＶＤ法により低温成膜する。このときの基板温度は、２００℃であった。
続いて、スパッタ法を用いて、Ｔｉ／Ａｌ／Ｔｉをそれぞれ３０／１５０／５０ｎｍの膜厚で形成し、第３のフォトマスク（図示せず）を用いて、フォトリソグラフィー、ドライエッチング技術により、ソース電極４０５、ドレイン電極４０６を形成する。
【００３８】
次に、図４（ｃ）に示すように、ステンレス製の厚さ０．７ｍｍのシャドウマスク５０１を用いて、有機物質として、暗所にて昇華精製を施したペンタセン２０ｍｇを、２〜４×１０−６Ｔｏｒｒの圧力下で、蒸着基板から５ｃｍ離した昇華金属用のタングステンボートから、抵抗加熱により蒸着するマスク蒸着により成膜し、表面が平坦化した半導体層４０７を形成する。半導体層４０７は、最も厚膜の領域で膜厚３００ｎｍ、最も薄膜の領域で膜厚８０ｎｍである。
【００３９】
なお、この際、半導体層を形成する部位のみに開口を有するシャドウマスクを用いると図４（ｅ）に示すように、得られた半導体層４０９は表面が平坦化しない。そこで、図５に示したように、半導体層を形成したい部位に開口５０３を有するとともに、その開口５０３内にスリット５０４が形成されたシャドウマスク５０１を用いることにより、図４（ｃ）に示したように、半導体層４０７が平坦化する。シャドウマスク５０１は、得ようとする半導体層４０７の形状に応じて、スリット５０４の幅、本数、スリット間の隙間５０２を適宜変更することで、半導体層４０７を平坦化することができる。
【００４０】
次に、図４（ｄ）に示すように、チャネル保護層を兼ねる上部ゲート絶縁膜４０８として、ポリビニルフェノール樹脂をスピンコートして、膜厚１μｍで形成した。なお、成膜は、半導体層４０７の酸化を防止するために、暗所にて、窒素雰囲気下で行った。
その後、凸部４０３を有する下部ゲート電極４０２に信号入力するため、ソース電極４０５、ドレイン電極４０６に信号入出力させるため、それらの上に存在する下部ゲート絶縁膜４０４及び／又は上部ゲート絶縁膜４０８を除去するため、第４のフォトマスク（図示せず）を用いて、パターニングを行った。
【００４１】
最後に、図３に示すように、上部ゲート絶縁膜４０８上に、Ｔｉ／Ａｌ／Ｔｉをそれぞれ３０／１５０／５０ｎｍの膜厚でスパッタ法にて成膜し、第５のフォトマスク（図示せず）にて塩素ガスを主体としたドライエッチング技術を用いて、上部ゲート電極４０９を形成した。上部ゲート電極４０９は、第１のフォトマスクと同一形状のパターンを用いた。また、下部ゲート電極４０２と上部ゲート電極４０９とに同一の信号が入力できるように設計した。
このように形成された薄膜トランジスタは、図１２に示したような、従来のダブルゲート型の薄膜トランジスタと比較した場合、同じ大きさのチャネル幅（Ｗ）、チャネル長（Ｌ）においてオフ電流が３桁低下し、オン電流は減少しなかったため、オン・オフ比で３桁向上させることができる。
【００４２】
実施例４
この実施例のトランジスタは、図６に示すように、半導体層４０７の切欠部を下表面に配置した例を示す。
このトランジスタは、図７に示したように、半導体層４０７を有機材料でスピンコート法により形成することができる。
まず、実施例３での図４（ａ）及び図４（ｂ）と同様の方法により、基板４０１上に凸部４０３を有する下部ゲート電極４０２、下部ゲート絶縁膜４０４、ソース電極４０５及びドレイン電極４０６を形成する。
【００４３】
次いで、図７（ａ）に示すように、得られた基板４０１上に、有機半導体材料として暗所で昇華精製したペンタセンを用い、これを１，２，４−トリクロロベンゼンに４０ｗｔ％の濃度で溶解した溶液を、スピンコート法にて塗布し、真空下、ホットプレートにて残留溶媒を蒸発させて、最も厚膜の領域で膜厚３００ｎｍ、最も薄膜の領域で膜厚７０ｎｍの半導体層６０１を形成する。
次に、図７（ｂ）に示すように、半導体層６０１上に、第４のフォトマスク（図示せず）を用い、フォトリソグラフィー技術を用いて膜厚１．５μｍのレジストパターン６０２を形成する。
【００４４】
続いて、図７（ｃ）に示すように、レジストパターン６０２をマスクとして用いて、１，２，４−トリクロロベンゼンとベンゼンとの１：１の混合溶液で、ウェットエッチングを行い、半導体層６０１をエッチングする。このときのサイドエッチングシフト量は片側２．５μｍである。その後、レジストパターン６０２をレジスト剥離液にて除去する。このとき、レジストパターン６０２と半導体層６０１との界面状態は、トランジスタの特性に影響を与えるため、できるだけ半導体層６０１に影響がないようにフォトリソグラフィー工程からエッチング工程までを短時間で処理するとともに、レジストパターン６０２が残存しないようにする。
【００４５】
次に、図７（ｄ）に示すように、実施例３と同様に、チャネル保護層を兼ねる上部ゲート絶縁膜４０８を形成し、実施例３と同様に、上部ゲート電極６０４を形成した。
このように形成された薄膜トランジスタは、図１２に示したような、従来のダブルゲート型の薄膜トランジスタと比較した場合、同じ大きさのチャネル幅（Ｗ）、チャネル長（Ｌ）においてオフ電流が２桁低下し、オン電流は減少しなかったため、オン・オフ比で２桁向上させることができる。
【００４６】
実施例５
この実施例では、電界効果型トランジスタをアクティブマトリクス型の液晶表示装置の駆動トランジスタとして形成した例を示す。
液晶表示装置は、図８（ａ）〜（ｃ）に示すように、ゲート端子７０１に接続されたゲート信号線７０６が互いに平行に複数本配置し、ゲート信号線７０６間にＣＳ端子７０３に接続されたＣＳ信号線７０５が互いに平行に複数本配置している。ゲート信号線７０６と交差するように、ソース端子７０２に接続されたソース線７０７が互いに平行に複数本配置している。また、ゲート信号線７０６とソース線７０７との交点には、実施例３に示す電界効果型トランジスタと同様の電界効果型トランジスタ７０４が配置しており、ゲート信号線７０６とソース線７０７とで囲まれる領域には、この電界効果型トランジスタと接続される画素電極８１０が配置している。
【００４７】
画素電極８１０は、電界効果型トランジスタ７０４のドレイン電極８０６とコンタクトホール８１１と通して接続されており、下部ゲート電極８０２及び上部ゲート電極８０９はゲート信号線７０６に、ソース電極８０５はソース線７０７にそれぞれ接続されている。
このような液晶表示装置は、以下の方法により作製することができる。
【００４８】
まず、図９（ａ）〜図９（ｆ）に示すように、実施例３での図４（ａ）及び図４（ｂ）と同様の方法により、基板８０１上に凸部８０３を有する下部ゲート電極８０２、下部ゲート絶縁膜８０４、ソース電極８０５及びドレイン電極８０６を形成する。なお、下部ゲート電極８０２の形成と同時に、基板８０１上に、ゲート信号線７０６、ゲート端子７０１、ＣＳ信号線７０５、ＣＳ端子７０３を形成する。また、ソース電極８０５及びドレイン電極８０６と同時に、ソース端子７０２及びソース線７０７を形成する。
【００４９】
次いで、図９（ｇ）に示すように、得られた基板８０１上に、光照射によりパターン形成可能なアクリル系のポジ型の感光性樹脂膜をスピンコートし、第四のフォトマスクにて露光、現像することでパターニングを行い、チャネル保護層を兼ねる上部ゲート絶縁膜８０８を形成する。なお、パターニングの際の現像液としては本実施例においては、１０％に水で希釈したＴＭＡＨを使用した。その後、ドレイン電極８０６上の上部ゲート絶縁膜８０８に、コンタクトホール８１１を形成するとともに、図９（ｈ）に示すように、ゲート端子７０１、ソース端子７０２及びＣＳ端子７０３上にもコンタクトホールを形成する。
続いて、上部ゲート絶縁膜８０８の感光性樹脂膜を架橋させるために、８５℃のベーク炉にて２００秒間熱処理を行って、膜厚２μｍとした。
【００５０】
次いで、図９（ｉ）に示すように、ゲート端子７０１、ソース端子７０２及びＣＳ端子７０３上の下部ゲート絶縁膜８０４を除去するために、パターン形成した上部ゲート絶縁膜８０８をマスクパターンとして用いてドライエッチングを行った。ドライエッチングの条件は、有機物による半導体層８０７にダメージを与えないように、ＲＩＥ（反応性イオンエッチング）モードで電力を２．４ｋＷ、圧力を３００ｍＴｏｏｒ、エッチングガスをＣＦ４イオン（３３０ｓｃｃｍ）、Ｏ２（１７０ｓｃｃｍ）、ＧＡＰ距離を１３０ｍｍ、温度を６０℃に設定して行った。
【００５１】
最後に、図８（ｂ）及び図９（ｉ）に示すように、ＩＴＯ膜を形成し、パターニングすることにより、上部ゲート電極８０９、画素電極８１０を形成するとともに、ゲート端子７０１、ソース端子７０２及びＣＳ端子７０３に接続するゲート信号線７０６、ソース線７０７及びＣＳ信号線７０５を形成することができる。
なお、この実施例においても、上部ゲート電極８０９は、下部ゲート電極８０２と同一の形状にパターニングした。
【００５２】
以上の方法により作成した電界効果型トランジスタ７０４が形成された基板８０１と、対向基板とに配向膜を形成した。そして、両基板に大きさ３μｍのプラスチックビーズを散布し、両基板を熱硬化性樹脂によって貼り合わせ、その間の空隙に液晶を注入し、ＵＶ硬化樹脂にて封止し、液晶表示装置を作成した。なお、対向基板としては、０．７ｍｍ厚の透明ガラス基板上に、スパッタリング法により透明電極としてＩＴＯ膜を１００ｎｍの膜厚で形成した。また、共通電極への電極接続には、カーボンペーストを用い、白黒表示のみとした。正方形の画素を３画素に分割し、赤、青、緑の色で区切られた対向基板を用いてフルカラー表示としてもよい。
【００５３】
なお、この実施例では、透過型の液晶表示装置を作製しているが、反射型の液晶表示装置にも適用することができる。その場合、画素電極に用いた透明電極の代わりにアルミニウムのような反射材料を用いることにより、コンタクトホール８１１を加工せずに、ドレイン電極８０６を画素電極を兼ねるようにパターニングして利用することができる。これにより、製造工程が簡略化されるとともに、フレキシブルなプラスチック基板上に成膜温度を下げてゲート絶縁膜を形成することができ、有利である。
【００５４】
このように作製された電界効果型トランジスタを用いた液晶表示装置は、図１１又は図１２に示すような従来の電界効果型トランジスタを用いた液晶表示装置と比べ、同一のトランジスタのサイズにおけるオフ電流を低することができ、その結果、オン・オフ比を向上させることができるため、開口率及びコントラストが高く、階調表示に優れた、高速応答の液晶表示装置を得ることができる。
また、従来の電界効果型トランジスタと比較して、製造工程がシンプルであるため、歩留りがよく、高機能を有する電界効果型トランジスタを提供することができる。
【００５５】
【発明の効果】
本発明によれば、半導体層が、ソース／ドレイン電極間であって第１ゲート電極に対向する少なくとも一部の領域において、他の領域よりも薄い膜厚で形成された領域を有するため、オフ電流の原因である半導体層／絶縁膜界面付近以外の領域（バルク）を減少させることにより、オフ電流を低減させることができる。これによって、オン・オフ比を向上した、高性能及び高品質の電界効果型トランジスタを得ることができる。
また、さらに第２絶縁膜と第２ゲート電極を備える場合には、半導体層の絶縁膜との界面付近に形成される伝導チャネルを増加させることができ、さらにオン電流を向上させると同時に、オフ電流を低減させることができ、よりオン・オフ比を向上させることが可能となる。
【００５６】
さらに、半導体層が有機材料により形成されていることにより、フレキシブル性や湾曲性を有した電界効果型トランジスタを提供することが可能となる。
しかも、本発明の電界効果型トランジスタの製造方法によれば、高性能かつ高品質のトランジスタを、簡便な製造プロセスにより実現できるため、製造コストの低減を図ることができ、安価なトランジスタを提供することが可能となる。
また、このようなトランジスタを画像表示装置に適用することにより、オン・オフ比が向上し、開口率及びコントラストが高く、階調表示に優れた、高速応答の表示装置を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の電界効果型トランジスタの一実施の形態を示す要部の概略断面図である。
【図２】本発明の電界効果型トランジスタの別の実施の形態を示す要部の概略断面図である。
【図３】本発明の電界効果型トランジスタのさらに別の実施の形態を示す要部の概略断面図である。
【図４】図３の電界効果型トランジスタの製造方法を説明するための要部の概略断面工程図である。
【図５】本発明の電界効果型トランジスタの製造方法で使用するシャドーマスクの平面図である。
【図６】本発明の電界効果型トランジスタのさらに別の実施の形態を示す要部の概略断面図である。
【図７】図６の電界効果型トランジスタの製造方法を説明するための要部の概略断面工程図である。
【図８】本発明の電界効果型トランジスタを利用した画像表示装置の要部の概略平面図及び断面図である。
【図９】図８の画像表示装置製造方法を説明するための要部の概略断面工程図である。
【図１０】本発明の電界効果型トランジスタの半導体層の形状を説明するための要部の概略断面図である。
【図１１】従来の電界効果型トランジスタの素子構造を示す概略断面図である。
【図１２】従来の別の電界効果型トランジスタの素子構造を示す概略断面図である。
【符号の説明】
１０１、４０１、８０１　基板
１０２、４０２、８０２　下部ゲート電極
１０３、４０４、８０４　下部ゲート絶縁膜
１０４、４０５、８０５　ソース電極
１０５、４０６、８０６　ドレイン電極
１０６、４０７、４０９、６０１、８０７　半導体層
１０７、４０８、８０８　上部ゲート絶縁膜
１０８、４０９、６０４、８０９　上部ゲート電極
１０９　チャネル長
２０１、２０２　伝導チャネル
２０３　チャネル領域が狭められた領域
４０３、８０３　凸部
４０９、６０４、８０９　上部ゲート電極
５０１　シャドウマスク
５０２　隙間
５０３　開口
５０４　スリット
６０２　レジストパターン
７０１　ゲート端子
７０２　ソース端子
７０３　ＣＳ端子
７０４　電界効果型トランジスタ
７０５　ＣＳ信号線
７０６　ゲート信号線
７０７　ソース線
８１０　画素電極
８１１　コンタクトホール
【図１】
2004047566.tif 000003
【図２】
2004047566.tif 000004
【図３】
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【図４】
2004047566.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
2004047566.tif 000010
【図９】
2004047566.tif 000011
【図１０】
2004047566.tif 000012
【図１１】
2004047566.tif 000013
【図１２】
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