(57)【要約】【課題】製造条件を設定する実験をすることなく、プロセス制御モデル及びレシピを決定して、化学的機械的研磨を実施する。【解決手段】着工実績、検査実績データを取得する機能を備えた生産システムにおいて、配線設計データとプロセスフローを関連付けて、プロセスフロー上の任意のプロセスにおけるＬＳＩチップ上の表面の立体形状を生成する手段を備え、プロセスシミュレータと着工システムとのデータを授受する手段を備え、研磨を実施するプロセスまでのプロセスフローの全てのプロセスの配線設計データに基づき、研磨前形状を生成し、プロセスシミュレーションを実施して研磨後形状を求めることで、製品別の研磨レートが分かり、所定の管理値を得ることのできる研磨時間を決定することが出来る。【選択図】　図１
2004040004.tif 000002
【特許請求の範囲】
【請求項１】
化学的機械的研磨方法であって、
研磨の対象となる製品ウェハのプロセスフローもしくはプロセスモジュールを取得する第１のステップと、
ＬＳＩチップの、全ての素子・配線層の、素子領域のセルレイアウト、配線形状、およびスクライブライン上のＴＥＧ形状といった配線設計データを取得する第２のステップと、
プロセスフロー上の各プロセスと素子・配線層を関連付ける第３のステップと、
各プロセスにおいて、予め設定されている素子・配線・層間の幅と高さ寸法に基づき、下層から順次配線設計データを３次元化し、プロセスフロー上の化学的機械的研磨プロセスまでの、ＬＳＩチップの素子・配線層の段差形状を生成する第４のステップと、
第４のステップで得られた、段差形状に対して、予め決定された研磨後膜厚の管理値を目標とした、化学的機械的研磨シミュレーションを実施し、ＬＳＩチップを対象とした研磨レートを決定する第５のステップと、
決定された研磨レートより、研磨条件を決定し、レシピを修正もしくは選定する第６のステップと、
を経て、研磨装置が運転されることを特徴とする化学的機械的研磨方法。
【請求項２】
化学的機械的研磨方法であって、
研磨の対象となる製品ウェハのプロセスフローもしくはプロセスモジュールを取得する第１のステップと、
ＬＳＩチップの、全ての素子・配線層の、素子領域のセルレイアウト、配線形状、およびスクライブライン上のＴＥＧ形状といった配線設計データを取得する第２のステップと、
得られた配線設計データを、ウェハ上のＬＳＩチップ配置情報に基づき、ウェハ全面での配線設計データを生成する第３のステップと、
プロセスフロー上の各プロセスと素子・配線層を関連付ける第４のステップと、
各プロセスにおいて、予め設定されている素子・配線・層間の幅と高さ寸法の面内分布に基づき、下層から順次配線設計データを３次元化し、プロセスフロー上の化学的機械的研磨プロセスまでの、ウェハ面内でのＬＳＩチップの素子・配線層の形状を生成する第５のステップと、
第５のステップで得られた、形状に対して、予め決定された研磨後膜厚の管理値を目標として、物理的条件もしくは化学的条件もしくはシミュレーション用パラメータの面内分布に基づき、化学的機械的研磨シミュレーションを実施し、製品ウェハを対象とした研磨レートの面内分布を決定する第６のステップと、
決定された研磨レートの面内分布より、研磨条件を決定し、レシピを修正もしくは選定する第７のステップと、
を経て、研磨装置が運転されることを特徴とする化学的機械的研磨方法。
【請求項３】
加工物の製造方法であって、
加工の対象となる加工物のプロセスフローもしくはプロセスモジュールを取得する第１のステップと、
ＬＳＩチップの、全ての素子・配線層の、素子領域のセルレイアウト、配線形状、およびスクライブライン上のＴＥＧ形状といった配線設計データを取得する第２のステップと、
プロセスフロー上の各プロセスと素子・配線層を関連付ける第３のステップと、
各プロセスにおいて、予め設定されている素子・配線・層間の幅と高さ寸法に基づき、下層から順次配線設計データを立体化し、プロセスフロー上の任意のプロセスまでの、ＬＳＩチップの素子・配線層の形状を生成する第４のステップと、
第４のステップで得られた、形状に対して、予め決定された製造時の管理値を目標とした、シミュレーションを実施し、プロセス条件を決定する第５のステップと、
決定されたプロセス条件より、加工物の製造パラメータを決定し、プロセス制御モデルを修正もしくは選定する第６のステップと、
を経て、プロセスフロー上の製造設備または検査設備が運転されることを特徴とする加工物の製造方法。
【請求項４】
請求項３記載の、加工物の製造方法であって、
第２ステップでは、ＬＳＩチップの、全ての素子・配線層の、素子領域のセルレイアウト、配線形状、およびスクライブライン上のＴＥＧ形状といった配線設計データを取得し、得られた配線設計データを、ウェハ上のＬＳＩチップ配置情報に基づき、ウェハ全面での配線設計データを生成し、
第４ステップでは、各プロセスにおいて、予め設定されている素子・配線・層間の幅と高さ寸法の面内分布に基づき、下層から順次配線設計データを立体化し、プロセスフロー上の任意のプロセスまでの、ウェハ面内でのＬＳＩチップの素子・配線層の形状を生成すし、
第５ステップでは、第４のステップで得られた、形状に対して、予め決定された製造時の管理値を目標として、プロセスの物理的条件もしくは化学的条件もしくはシミュレーション用パラメータの面内分布に基づき、シミュレーションを実施し、プロセス条件を決定し、
プロセスフロー上の製造設備または検査設備が運転されることを特徴とする加工物の製造方法。
【請求項５】
請求項３記載の加工物の製造方法であって、
第２ステップでは、同一配線層において、配線設計データはＬＳＩ回路機能ブロックにより構成されており、各ブロック毎およびブロックの外部のデザインルールと配線の粗密情報より、ダミーの配線設計データを生成し、
ダミー配線設計データよりＬＳＩチップの素子・配線層の形状を生成して、シミュレーションを実施し、加工物の製造パラメータを決定することを特徴とする加工物の製造方法。
【請求項６】
請求項３記載の加工物の製造方法であって、
第４ステップでは、素子・配線・層間の幅と高さを、製品ウェハの検査・着工実績より取得して、配線設計データを立体化し、プロセスフロー上の任意のプロセスまでの、ウェハ面内でのＬＳＩチップの素子・配線層の形状を生成し、
生成した素子・配線層の形状に対して、シミュレーションを実施し、加工物の製造パラメータを決定することを特徴とする、加工物の製造方法。
【請求項７】
請求項３記載の加工物の製造方法であって、
第４ステップでは、加工の対象となる加工物の、これから加工を実施するプロセスまでの素子・配線・層間の幅と高さを、その加工物の着工来歴と検査・着工実績より取得して、配線設計データより、その加工物の加工前の、ウェハ面内でのＬＳＩチップの素子・配線層の形状を生成し、
生成した素子・配線層の形状に対して、シミュレーションを実施し、これから加工する加工物の製造パラメータをフィードフォワードで決定することを特徴とする加工物の製造方法。
【請求項８】
請求項３記載の加工物の製造方法であって、
第４ステップでは、素子・配線・層間の幅と高さのばらつきを、検査・着工実績より取得して、そのばらつき値を補正して、各寸法を設定し、配線設計データを立体化し、プロセスフロー上の任意のプロセスまでの、ウェハ面内でのＬＳＩチップの素子・配線層の形状を生成し、
生成した素子・配線層の形状に対して、シミュレーションを実施することで、プロセス後の形状のばらつきを予測することを特徴とする加工物の製造方法。
【請求項９】
請求項３記載の加工物の製造方法であって、
第４ステップでは、配線設計データを立体化する際、シミュレーションを実施して、プロセス後の素子・配線・層間の幅と高さ寸法を決定し、下層から順次配線設計データを立体化し、プロセスフロー上の任意のプロセスまでの、ＬＳＩチップの素子・配線層の形状を生成し、
生成した素子・配線層の形状に対して、シミュレーションを実施し、加工物の製造パラメータを決定することを特徴とする加工物の製造方法。
【請求項１０】
デザインルール、フロアプランの決定方法であって、
加工の対象となる加工物のプロセスフローもしくはプロセスモジュールを取得する第１のステップと、
ＬＳＩチップの、全ての素子・配線層の、素子領域のセルレイアウト、配線形状、およびスクライブライン上のＴＥＧ形状といった配線設計データを取得する第２のステップと、
プロセスフロー上の各プロセスと素子・配線層を関連付ける第３のステップと、
同一配線層において、配線設計データはＬＳＩ回路機能ブロックにより構成されており、いくつかのブロックに対してデザインルールもしくは配置を変更するか、もしくはダミーパターンを挿入することで、それらの変更を要因とした配線設計データを各水準に対し生成し、予め設定されている素子・配線・層間の幅と高さ寸法に基づき、各水準の配線設計データを立体化し、ＬＳＩチップの素子・配線層の形状を生成する第４のステップと、
各水準の素子・配線層の形状に対して、予め決定された製造時の管理値を目標とした、シミュレーションを実施し、プロセス後形状について寸法を求め、もしくは寸法に基づき回路シミュレーションを実施して電気的特性値を求める第５のステップと、
目標とする寸法もしくは電気的特性値に対して、最適となる水準を決定する第６のステップと、
を経て、ＬＳＩチップ内の回路機能ブロックのデザインルールもしくは配置、もしくはダミーパターンを決定する、デザインルール、フロアプランの決定方法。
【請求項１１】
請求項１０記載のデザインルール、フロアプランの決定方法であって、
第４のステップでは、素子・配線・層間の幅と高さ寸法のばらつきを検査・着工実績より取得して、そのばらつき値を反映して数通り水準の寸法を決定し、デザインルールもしくは配置もしくはダミーパターンと寸法の各水準に対し配線設計データを立体化し、
最適となる水準を決定することで、ＬＳＩチップ内の回路機能ブロックのデザインルールもしくは配置、もしくはダミーパターンを決定する、デザインルール、フロアプランの決定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は特に半導体のような薄膜製品の製造ラインもしくはショップにを構成する製造設備を用いた着工において、製品の配線設計データを用いて、各プロセスのプロセス制御モデルのパラメータおよび製造条件、レシピを決定する方法に関する。特にプロセスフローに渡って、プロセスの対象となる薄膜製品の表面状態を評価し、製造しやすいか製品性能を向上するためのプロセス向けデザインルールの決定方法を含む。
【０００２】
【従来の技術】
従来、例えば工場などの現場における生産ラインなどにおいては、加工時の製品の加工前形状や物性が不明なため、製造設備を安定に運転するために、実際の製品を加工することでプロセスの加工内容を検証し、製造パラメータを決定する実験が必要だった。また、あるプロセスで実験をする場合、プロセスフロー上のそのプロセスよりも前のプロセスを全て完了するまで、実験が出来ないでいた。また、１通りの製造パラメータによる実験では、目的とする加工後形状もしくは製品性能が得られるかは不明なため、実験時に何通りかの製造パラメータを振って、同一の品種の製品を複数加工して処理結果の変動を確認する必要があった。さらに、あるプロセスでの処理結果は、同一のプロセスフロー上の、そのプロセスよりも前に実施されたプロセスでの結果に依存するため、プロセスでの加工結果の変動は、実際には量産を実施するまで不明であり、製品設計結果の製造しやすさ、もしくは製品性能については、量産時まで判断できなかった。また製造のための配線設計条件、すなわちデザインルールやフロアプランの効果の判断も量産後となるため、一度設計が済んだ製品では設計変更ができず、新規の製品での製造しやすさや製品性能のばらつきを検討していた。そのため、個別プロセスに対して製造をしやすくする方法が提案されているにとどまっていた。
【０００３】
特開平０８−０７６８１２号公報に記載されている製造システムおよび設備運転パラメータ自動決定装置では、各プロセスでの製造仕様や管理値といった検査結果の管理限界に対して、着工実績データや検査結果データを収集して、着工時に管理限界を満たす様に製造パラメータを自動調整する方法が示されている。
【０００４】
特開２００１−００７１１４号公報に記載されている半導体装置およびその製造方法では、埋め込み銅配線（Ｃｕデュアルダマシン）形成工程において、ディシングやエロージョンの発生を抑制するため、ライン／スペース比を４．５以下とし、配線ブロックの配線占有率を１０〜６０％として、配線のデザインルールを制限することで、製造不良を防ぐ方法が示されている。
【０００５】
特開２００１−２３７３２３号公報に記載されている相互接続層および同層を備えた半導体デバイスの製造方法では、ＬＳＩチップの配線設計データにおいて回路機能ブロック間のスペースにダミーパターン（ダミー充填構造）を追加することで、ＬＳＩチップ上での配線密度（ある領域に於ける配線の占める面積の割合）を均一にし、化学的機械的研磨におけるＬＳＩチップ上全面での研磨後膜厚を平坦とする方法が示されている。
【０００６】
特開２００１−０６０５８９号公報に記載されている半導体装置の製造方法では、埋め込み銅配線（Ｃｕデュアルダマシン）形成における化学的機械的研磨を対象として、研磨前のＣｕメッキにおいてできる凸部分上に感光材料をパターニングし、凹部分を再度Ｃｕメッキし、感光材料を除去することで、研磨前のＣｕメッキ膜を平坦とし、研磨後の配線上の凹部分を発生させない方法が示されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、特開平０８−０７６８１２号公報に記載されている製造システムおよび設備運転パラメータ自動決定装置では、着工実績に基づいて、製造パラメータを決定でき、またそのシステムの延長として自動的に装置状態の変動を取得して、製造パラメータを修正出来るが、各プロセスでの加工内容（プロセス設計内容）に基づき製造パラメータを決定することはできず、製造パラメータを決定するための実験をなくすことは出来ない。また、理想的な加工後の加工物の形状が分からないため、着工結果自体を評価できず、製造パラメータの修正自体が、製品設計意図を反映して正しい加工物の処理後形状を得られることを補償するものではない。
【０００８】
特開２００１−００７１１４号公報に記載されている半導体装置およびその製造方法では、埋め込み銅配線（Ｃｕデュアルダマシン）形成工程における、配線のデザインルールを制限することで、製造不良を防ぐ方法が示されているが、デザインルールが同じであっても各製品の品種や配線層の配線設計データ、またプロセスフローは異なるため、製造パラメータを決定するための実験をなくすことは出来ない。
【０００９】
特開２００１−２３７３２３号公報に記載されている相互接続層および同層を備えた半導体デバイスの製造方法では、ダミーパターンを追加することでＬＳＩチップ上での配線密度を均一にする方法が示されており、これでＬＳＩチップ上の平坦性を向上できるが、回路機能ブロック内部の粗密を均一にすることは出来ないため、各製品の製造パラメータを決定するための実験をなくすことは出来ない。
【００１０】
特開２００１−０６０５８９号公報に記載されている半導体装置の製造方法では、埋め込み銅配線（Ｃｕデュアルダマシン）形成において、研磨前のＣｕメッキ膜を平坦とすることで、埋め込み銅配線形成時の段差形状を防止する方法が示されているが、このときのＣｕメッキ量はその前の層間膜エッチ量で決めなければならず、最低でもＣｕメッキでの製造パラメータを決定するための実験が必要である。
【００１１】
本発明は、以上のような従来技術の問題点に着目したものである。まず、プロセスフローの各プロセスに、ＬＳＩチップ上の配線の平面形状を定める配線設計データと、各プロセスの仕様として決まる配線層厚さなどの寸法情報を関連付けることで、ＬＳＩチップ上の表面の立体形状を生成可能とし、プロセスでの加工結果の評価を可能とすることを目的とする。そして着工の対象となるプロセスの加工前形状を生成し、その形状に基づきプロセスシミュレーションを実施し、シミュレーション結果より、製造パラメータを求めて製品を着工することで、製造パラメータを決定するための実験をなくす事を目的とする。さらに、配線設計データの寸法などのデザインルール、レイアウトを変更し、製造パラメータを求め、加工後形状を評価することで、最適なデザインルール、フロアプランを決定し、製造しやすさ、もしくは製品性能を向上することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、プロセス条件もしくは製造パラメータを算出するシステムは、配線設計データとプロセスフローおよびプロセスの寸法情報にアクセスする手段を備えており、また、着工時にレシピを修正もしくは選定するために、製造パラメータを算出する手段を備えている。また、各製造設備および検査設備は、それらを直接制御するコントローラを介して設備群制御システムと接続されており、設備群制御システムにより各製造装置および検査装置に運転内容および着工タイミングが指示され、コントローラにより製造および検査が実施される。設備群制御システム各製造装置および検査装置が接続されていない場合は、着工指示システムで運転内容およびタイミングを作業者に指示し、作業者が各製造装置および検査装置を運転する。また製造および検査を実施した場合には、その処理内容を処理実績データおよび検査結果データとして、また設備や備品の使用時間などの機器管理データとして、データベースに蓄積する手段を備えている。
【００１３】
本発明では、配線設計データとプロセスフローおよび各プロセスの仕様として決定されるプロセスの寸法情報を関連付けることで、ＬＳＩチップ上の表面の立体形状が生成可能となり、生成した理想的な製品形状と、着工実績および検査結果とを比較することで、実際のプロセスによる加工結果を評価できる。
【００１４】
さらに、プロセスシミュレータと連携する手段を備えることで、プロセスでの加工前の理想的な形状に対して、プロセスシミュレーションを実施し、加工後形状を求めることで、製品毎に設定される所定の管理値を得ることのできる製造パラメータを、実際の製品を対象として実験をせずに、決定することができる。このとき、対象とするプロセスでの加工前形状を、プロセスフロー上の最初のプロセスから対象とするプロセスの前のプロセスまで、各種プロセスシミュレータを利用するなどしてプロセスの寸法を決めて、順次生成していくことにより、実際の製品でのプロセス実施に必要な期間を待つことなく、対象とするプロセスでの製造パラメータを計算機での処理のみで決定できる。
【００１５】
また、既に対象とした製品の品種が１つ以上、着工されている場合には、プロセス処理前の理想的な形状と、その着工実績もしくは検査結果との差を評価することにより、最適に製造パラメータを補償できる。
【００１６】
また、もともとの配線設計データに対して、デザインルールや回路機能ブロックの配置、ダミーパターン、また各プロセスに対し設定される寸法を変更し、複数の配線設計データを作成し、各配線設計データに対して、プロセスでの加工後形状を生成し、寸法もしくは電気的回路特性を評価することで、最適なデザインルール、フロアプラン、また各プロセスで設定される寸法を決定できる。
【００１７】
また、プロセスでの加工前形状の生成とシミュレーションを、ウェハ面内のＬＳＩチップの配置毎に実施することにより、ウェハ面内を対象として、製造パラメータを決定し、検査結果もしくは着工実績を評価し、製造パラメータを補償し、また、ウェハ面内でのＬＳＩチップの加工後形状もしくは電気的回路特性を評価することで、デザインルールもしくはフロアプランを最適に決定できる。
【００１８】
【発明の実施の形態】
図１および図２に、本発明による製造方法を示す。図１は特に化学的機械的研磨を対象とした研磨条件の決定する製造方法であり、図２はＬＳＩチップ製造前工程のプロセスフローにおける、あらゆるプロセスを対象とした製造パラメータの決定する製造方法である。なお、図２に示す製造方法は、図１に示す製造方法を含んでいる。この実施の形態を説明するため、本発明によるシステム構成の例を図３に示す。
【００１９】
配線ＣＡＤシステム３０１により配線設計データは作成され、配線設計データベース３２１へ格納される。段差形状生成システム３０２は、配線設計データ３２１を参照し、またシミュレーションに必要となるプロセスの寸法を検索するため、プロセスフローデータベース３２２を参照して、プロセスシミュレーションに必要となるデータを作成する。作成したデータに基づき、プロセスシミュレータ３０３によりプロセス条件を決定する。プロセス条件よりプロセスを制御するための、プロセス制御モデル設定システム３０４によりプロセス制御モデル３２３を修正し、修正されたプロセス制御モデルに基づき、プロセス条件算出システム３０５にて、製造パラメータを算出する。もしくはプロセスシミュレータ３０３の出力結果であるプロセス条件より、直接プロセス条件算出システム３０５にて、製造パラメータを算出する。
【００２０】
製造ラインもしくは製造ショップ内にある各種製造設備、検査設備は各種製造設備コントローラ３３１、検査設備コントローラ３３２により制御される。製造設備コントローラ３３１および検査設備コントローラ３３２はネットワークを介して設備群制御システム３０６と接続されている。設備群制御システム３０６に設定されたレシピに従って、設備群制御システム３０６が各種コントローラに指示を出すことで、各設備を自動的に運転する。設備が設備群制御システム３０６とネットワークを介して接続されていない場合、もしくは遠隔的な操作が可能では無い場合、作業者は着工指示システム３０７に示される指示により、直接に設備を運転する。
【００２１】
設備群制御システム３０６および着工指示システム３０７、また製造設備コントローラ３３１、検査設備コントローラ３３２は、ネットワークを介してデータ集計システム３０８と接続されており、製造設備および検査設備での処理内容をデータベースへ格納する。格納されるデータは、各製造設備でプロセス処理されたロット、ウェハの情報やプロセス処理での製造パラメータもしくはレシピを表す処理実績データ３２４、各検査設備で検査が行われたロット、ウェハやその部位についての情報と検査結果および検査処理での運転パラメータもしくはレシピを表す検査結果データ３２５、各製造設備および検査設備で使用される備品の使用履歴や設備別のロット、ウェハの着工履歴を表す機器管理データ３２６より構成される。
【００２２】
図２に示した製造方法に従って、ＬＳＩチップを対象とし、配線設計データを利用してプロセス条件の決定し、着工を実施するまでの処理内容を示す。
【００２３】
ステップ２０１〜２０３は、加工の対象となる製品ウェハのプロセスフローと配線設計データをより、プロセスシミュレーションに必要となる加工前形状の生成に必要となる、プロセス毎の配線設計データとプロセス関連寸法を取得する。
【００２４】
この内容を説明するため、プロセスフローへの設計データの割り当てを図４に示す。
【００２５】
まず加工の対象となる製品ウェハのプロセスフローをプロセスフローデータベース４０１より取得する。プロセスフローは処理順に各プロセスを並べたリストであり、各プロセスにはデポの厚さなどプロセス関連寸法が付記されている。また、加工の対象となる製品ウェハの配線設計データ４０２を取得する。配線設計データ４０２はＬＳＩチップ１つ分について設計されており、素子層の場合はセルレイアウト、配線層の場合は平面上の配線形状データである。また製品の直接的な機能ではなく、検査などのために、ＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）設計データをＬＳＩチップ上に配置する。
【００２６】
加工の対象となるＬＳＩチップのプロセスフローと配線設計データを取得後に、プロセスフロー４０４の各プロセスに配線設計データ４０５を割り当てる。このとき１つのプロセスには１つの配線設計データが割り当てられるが、配線形成には複数のプロセスが必要なため、１つの配線設計データは複数のプロセスに割り当てられる。例えば、素子領域におけるウェル形成では、インプラ用レジスト塗布、インプラ、レジスト除去の各プロセスに素子領域のセルレイアウトデータが割り当てられる。また、Ａｌ配線形成および層間形成では、Ａｌスパッタ、メタルエッチ用レジスト塗布、メタルエッチ、レジスト除去、酸化膜デポ、酸化膜研磨の各プロセスに配線形状データが割り当てられる。これらの各プロセスは、配線設計データを立体にする際に底面、側面、上面を生成するものであり、その都度、各プロセスに関連する寸法が参照される。また、プロセスに対する配線設計データの割り当て方法は一義的ではなく、プロセスモジュールに従う。例えばＡｌ配線形成では酸化膜デポは、デポ後形状がＡｌ配線形状に依存するため、デポをする前のＡｌ配線設計データが割り当てられるが、Ｃｕデュアルダマシン配線形成では、酸化膜厚さは酸化膜形成後のビアホールエッチ形状と関係があるため、デポをする後のＣｕビアホール配線設計データが割り当てられる。
【００２７】
次に、図２のステップ２０４において、プロセスフローに関連付けられた配線設計データとプロセス関連寸法を参照して、シミュレーションの対象となるプロセスでの加工前形状を生成する。この内容を説明するため、プロセスフローに渡っての加工前形状の生成順序を図５に示す。
【００２８】
図５には、プロセスフロー５０１とプロセスフローに割り当てられた配線設計データ５０２、各プロセスでのＬＳＩチップ表面形状５０３、一部分の断面形状５０４を示している。またＬＳＩチップ表面形状は、チップ上の微細かつ高密度な形状を分かり易くするため、高さ分布、段差や組成などの粗密分布として表現している。
【００２９】
まずウェル形成のプロセスフロー５１１について説明する。レジスト塗布では平坦なチップ上にレジストが塗布・露光されるのみであり、本プロセスでの加工後形状は、一部断面５５１に示す様に、素材（Ｓｉ基盤）の形状に変化を及ぼさないため、高さ分布５３１、粗密分布５４１は平坦である。次にこの形状を加工前形状として、インプラ処理後の形状を生成する。一部断面５５２に示すように、配線設計データに基づき、イオンが導入される領域が決定され、またインプラプロセスに関連するパラメータとして、その深さが決定され、Ｓｉ基盤内部に立体を生成することができる。そのため組成の密度分布は５４２に示す様になる。なおインプラでは、ウェハ表面は平坦なままなため、高さ分布５３１は平坦なままである。次に、レジストを除去するが、ウェハ表面のレジスト材が取り去られるだけであり、レジスト除去前の形状（インプラ後形状）と変化はない。
【００３０】
Ａｌ配線形成および層間形成のプロセスフロー５１２について説明する。これらの各プロセスでは、配線設計データ５２２に基づき、形状が生成される。Ａｌスパッタにより一部断面５４４に示すように、配線材料となるＡｌがチップ上に堆積される。ＡｌスパッタはＬＳＩチップ表面に段差を形成しないため粗密分布５４４に示すように平坦であるが、高さについては堆積の下地となる酸化膜の高さ分布の影響があるため、高さ分布５３４示すような分布となる。次にメタルエッチのためにレジストが塗布・露光されるが、このプロセスはＡｌスパッタ後の形状に影響を及ぼさないため、形状に変化はない。次にメタルエッチが行われ、一部断面５５６に示すように表面にはＡｌ配線の段差が形成される。この段差の幅はＬＳＩチップ内で変動するため、粗密分布５４６に示すような段差の粗密分布となる。またメタルエッチの深さ（下層酸化膜のエッチ量）もＬＳＩチップ内で変動するため、高さ分布５３６に示すような高さ分布となる。次のレジスト除去では、Ａｌ配線形状に影響を及ぼさないため、形状に変化はない。次の酸化膜デポにより、一部断面５５８に示すようにＡｌ配線上に酸化膜が堆積される。酸化膜の堆積量は、ＬＳＩチップ内で変動するため、高さ分布５３８に示すような高さ分布となり、またＡｌ配線の側面方向にも酸化膜が堆積されるため、段差の幅も変化し、粗密分布５４８に示すような段差の粗密分布となる。次に酸化膜研磨が行われ、一部断面５５９に示すように、酸化膜が平坦となる。従って粗密分布５４９は平坦となる。但し、高さ分布は酸化膜デポ後の高さ分布、粗密分布の影響を受け、また研磨量もＬＳＩチップ内で変動するため高さ分布５３９に示すような高さ分布となる。
【００３１】
次に、図２のステップ２０５において、先に作成した形状を加工前形状として、製造パラメータを算出するために、プロセスシミュレーションを実施し、プロセス条件を決定する。この内容を説明するため、化学的機械的研磨を例として、ＬＳＩチップの配線層間膜を対象としたプロセス条件である、ＬＳＩチップの研磨レートを決定する方法を図６に示す。
【００３２】
研磨の対象となる凹凸表面を形成する配線設計データ６０１（メタルエッチにて処理されるＡｌ配線層）に基づき生成された、研磨前のＬＳＩチップ表面形状６０２は、一部断面６２１に示す様な、研磨前膜厚、段差を持ち、ＬＳＩチップ内では高さ分布６１１、粗密分布６１２が存在する。この初期の凹凸表面状態を、目標とする研磨後膜厚まで研磨を行うことで、ＬＳＩチップ内を平坦化することが化学的機械的研磨の目的である。このときプロセスとしては、研磨後膜厚は管理幅内に収まれば良い。研磨のプロセス条件には、研磨圧力、パッド硬さも上げられるが、これらはＬＳＩチップが異なっても変動しないとし、シミュレーションでは固定であるとしている。
【００３３】
この研磨前膜厚から、目標とする研磨後膜厚管理が得られるまで、研磨シミュレーションを実施する。化学的機械的研磨の性質より、研磨後膜厚の凹凸は平坦となり粗密分布６１４が得られるが、ＬＳＩチップ内で高さ分布６１３は、研磨前膜厚の高さ分布６１１、粗密分布６１２に依存して、平坦とならない。従って、一部断面６２２は、その箇所に応じて、目標とする研磨後膜厚からずれを生じることとなる。
【００３４】
このシミュレーション対象とした研磨前膜厚６４１とシミュレーション後の研磨後膜厚６４２から、次式により、ＬＳＩチップ内での研磨レート分布６４３を求めることができる。
【００３５】
ＬＳＩチップ配線層間膜の研磨レート＝（研磨前膜厚−研磨後膜厚）÷研磨時間これにより、ＬＳＩチップ配線層間膜を対象とした研磨レートを決定できる。
【００３６】
次に図２のステップ２０６において、先に決定したプロセス条件より製造パラメータを決定し、レシピを修正し、プロセスを実施する。この内容を説明するため、ＬＳＩチップ配線層間膜の化学的機械的研磨を例として、プロセスを実施する方法を図７に示す。
【００３７】
プロセスシミュレータ７０１によりプロセス条件７１１として、ＬＳＩチップ配線層間膜の研磨レートが決定される。製品ロット７０３着工時には、研磨前膜厚を計測し、検査結果もしくは着工実績７１２として、製品ロット７０３の研磨前膜厚が決定される。決定されたプロセス条件７１１と検査・着工実績７１２から、プロセス条件算出システム７０２により、化学的機械的研磨装置の運転に必要となる研磨時間を製造パラメータ７１３として決定する。なお、研磨時間は、製品ウェハ１枚に対し１回設定されるものであるので、ＬＳＩチップ内の研磨レートとしては、ＬＳＩチップ内の分布より、例えば平均を取るなどして、代表値を１つ決定すればよい。
【００３８】
プロセス条件算出システム７０２では、プロセス制御モデル７０５を参照することで、製造パラメータ７１３を算出する。化学的機械的研磨の場合は次式で与えられ、ＬＳＩチップ配線層間膜の研磨レート、製品ロットの研磨前膜厚、研磨後膜厚目標値より研磨時間を決定するものである。
【００３９】
研磨時間＝（研磨前膜厚−研磨後膜厚目標値）÷研磨レート
これにより、製品ウェハを実際に研磨する条件出し実験をすることなく、ＬＳＩチップ配線層間膜に特有のプロセス条件を決定することが出来る。
【００４０】
また、実際の製品ロット着工の繰り返しにおいて、研磨レートが変動する場合には、実際の研磨結果である研磨後膜厚を検査・着工実績として次式により研磨レートを更新して、研磨時間を補正する、Ｒｕｎ−ｔｏ−Ｒｕｎ制御を行うことが出来る。
【００４１】
研磨レート［ｉ］＝（研磨前膜厚［ｉ］−研磨後膜厚［ｉ］）÷研磨時間［ｉ］
研磨時間［ｉ＋１］＝（研磨前膜厚［ｉ＋１］−研磨後膜厚目標値）÷研磨レート［ｉ］
以上が、ＬＳＩチップを対象とした、配線設計データを利用したプロセス条件の決定方法の説明である。継いで、製品ウェハ全体を対象とした、配線設計データを利用したプロセス条件の決定方法を説明する。
【００４２】
図８および図９に、製品ウェハ全体を対象とした、本発明による製造方法を示す。図８は特に化学的機械的研磨を対象とした研磨条件を決定する製造方法であり、図９はＬＳＩチップ製造前工程のプロセスフローにおける、あらゆるプロセスを対象とした製造パラメータを決定する製造方法である。なお、図９に示す製造方法は、図８に示す製造方法を含む。また、製品ウェハ全面を対象とした製造方法の実施に必要となるシステム構成は、ＬＳＩチップを対象とした製造方法と同様であり、その例は図３に示されている。
【００４３】
図９に示した製造方法に従って、製品ウェハ全面を対象とし、配線設計データを利用してプロセス条件を決定し、着工を実施するまでの処理内容を示す。
【００４４】
ステップ９０１〜９０３では、加工の対象となる製品ウェハのプロセスフローとＬＳＩチップの配線設計データより、製品ウェハ全面でのプロセスシミュレーションに必要となる、プロセス毎の製品ウェハ全面での配線設計データとプロセス関連寸法を取得する。
【００４５】
まずステップ９０１では、加工の対象となる製品ウェハのプロセスフローを取得する。
【００４６】
ステップ９０２では、製品ウェハの各配線層でのＬＳＩチップ配線設計データを取得し、ウェハ上のＬＳＩチップの配置情報より、製品ウェハ全面での配線設計データを生成する。
【００４７】
ステップ９０３では、ウェハ全面での配線設計データを、その平面形状の形成と関連のあるプロセスに割り当てる。
【００４８】
図１０にＬＳＩチップのウェハ面内への配置とウェハ全面での配線設計データのプロセスフロー上の各プロセスへの関連付けの例を示す。ウェハ面内でのＬＳＩチップ配置前１００１上にはＬＳＩチップの配置位置１００４が存在し、各配置位置１００４を目標としてＬＳＩチップ配線設計データを移動し、ウェハ面内でのＬＳＩチップ配置後１００３形状を生成すればよい。移動とは、座標変換（平進移動）して、配線形状の座標値を決めることである。プロセスフローへのウェハ面内配線設計データの関連付けについては、ウェル形成プロセスモジュール１０１１、１０１２、配線層形成プロセスモジュール１０１３、１０１４に対して、それぞれ１０２１、１０２２、１０２３、１０２４のようなウェハ全面での配線設計データが関連付けられることとなる。
【００４９】
次にステップ９０４では、配線高さや配線層間厚さといったプロセスに関連する寸法に基づき、ウェハ全面での配線設計データを立体化し、プロセスシミュレーション実施に必要となる加工前形状を生成する。
【００５０】
次にステップ９０５では、ウェハ全面での加工前形状を対象として、シミュレーションパラメータのウェハ面内分布に基づき、プロセスシミュレーションを行い、プロセス条件の面内分布を決定する。この内容を説明するため、化学的機械的研磨を例として、製品ウェハ全面の加工前形状を対象として、化学的機械的研磨シミュレーションを行うことで、製品ウェハ配線層間膜研磨のプロセス条件である、研磨レートを決定する方法を図１１に示す。
【００５１】
研磨の対象となる凹凸表面を形成するＬＳＩチップの配線設計データ１１０１（メタルエッチにて処理されるＡｌ配線層）に基づき生成された、研磨前の製品ウェハ全面の表面形状１１０２には、ウェハ面内で高さ分布１１１１、粗密分布１１１２が存在する。この初期の凹凸表面状態を、目標とする件研磨後膜厚まで研磨を行うことで、製品ウェハ全面を平坦化することが化学的機械的研磨の目的である。
【００５２】
研磨のプロセス条件には、研磨圧力、パッド硬さも挙げられるが、これらは製品ウェハの製品種類や層間膜種類に依存しないとして、シミュレーションでは固定としている。これらのプロセス条件は、研磨圧力のウェハ面内分布１１２１の様に、ウェハ面内で分布を持つ。このようなプロセス条件の元で、目標とする研磨後膜厚が得られるまで、研磨シミュレーションを実施する。研磨後の製品ウェハ全面の表面形状１１０３は、粗密分布１１１４に示す様に、凹凸は平坦となるが、高さ分布１１１３は、研磨前膜厚の高さ分布１１１１、粗密分布１１１２、研磨圧力ウェハ面内分布１１２１などに依存して、平坦とならない。
【００５３】
このシミュレーションの加工前形状である研磨前膜厚１１４１とシミュレーション後の研磨後膜厚の高さ分布１１４２から、次式により、製品ウェハの面内での研磨レート分布１１４３を求めることができる。
【００５４】
製品ウェハの配線層間膜の研磨レート＝（研磨前膜厚−研磨後膜厚）÷研磨時間
これにより、製品ウェハ配線層間膜を対象とした研磨レートを決定できる。
【００５５】
次に、図９のステップ９０６において、先に決定したプロセス条件より製造パラメータを決定し、レシピを修正し、プロセスを実施する。先の化学的機械的研磨の例ならば、プロセス条件である製品ウェハ配線層間膜の研磨レートのウェハ面内分布より、例えばウェハ面内で平均をとり研磨レートの代表値を決定して、研磨前膜厚から目標とする研磨後膜厚まで研磨するのに必要となる研磨時間を算出すればよい。この研磨時間は製造パラメータであり、研磨を実施できる。
【００５６】
以上が、製品ウェハ全面を対象とした、配線設計データを利用したプロセス条件の決定方法の説明である。なお、化学的機械的研磨を例としたが、配線設計データに応じて製造パラメータを決定しなければならないプロセスについては、全て本方法を適用可能であり、例えばエッチやＣＶＤにおいても、プロセスシミュレーションにより、配線設計データに依存した配線幅やウェハ表面の凹凸の分布を評価し、処理時間やプラズマ発生のための電力量、化学物質の流量といったプロセス条件を決定することができる。
【００５７】
次に、プロセスシミュレーションによる、デザインルールもしくはフロアプランの決定方法について説明する。
【００５８】
配線設計データに基づき加工前形状を生成し、プロセスシミュレーションを実施し、プロセス処理後の加工後形状を求めることができるため、配線設計データを修正し、その修正に対して加工後形状を生成し、元の配線設計データと比較することで、配線設計内容を変更、すなわちデザインルールやフロアプランを決定することが出来る。
【００５９】
配線設計データを利用して、プロセスシミュレーションを実施することで、プロセスにおける処理結果の寸法変動を低減し安定した製造を実施出来るようにするために、もしくは処理結果の寸法変動に対して理想的なＬＳＩチップの特性を得られるようにするために、デザインルールやフロアプランを決定する手順を図１２に示す。
【００６０】
まず、ステップ１２０１では、加工の対象となる製品ウェハのプロセスフローを取得する。
【００６１】
ステップ１２０２では、加工の対象となる製品ウェハのＬＳＩチップの配線設計データを取得する。なお、ウェハ全面でのプロセスシミュレーションを実施する場合には、ウェハ上のＬＳＩチップの配置情報より、製品ウェハ全面での配線設計データを生成することとなる。
【００６２】
ステップ１２０３では、取得した配線設計データを、その平面形状が形成されるプロセスフロー上の各プロセスに割り当てる。
【００６３】
ステップ１２０４では、評価の対象となるプロセスでの処理結果の寸法変動を評価するために、ＬＳＩチップ内の回路機能を変えることなく、ＬＳＩチップの配線設計データを変更し、何通りかのＬＳＩチップ配線設計案を立案し、配線設計データを生成する。この内容を説明するため、ＬＳＩチップの配線設計データを変更して、複数の配線設計案を立案して、実験計画法もしくはタグチメソッドによりプロセス処理結果を評価可能とする方法を図１３に示す。
【００６４】
ＬＳＩチップの配線設計データは、いくつかの回路機能ブロック領域により構成される。そこで、ブロック内部領域、ブロックの配置、ブロック間の構造を変更の対象とできる。それぞれ、配線間の寸法などを表すデザインルール１３０１を変更、フロアプラン１３０２を変更、ダミーパターン１３０３を挿入して変更することである。従って、これらの３項目を要因として、その変更の内容に対して水準を割り当てれば、実験計画法もしくはタグチメソッドによりプロセス処理結果の寸法変動を把握し、最適な設計設計解が得られるデザインルールやフロアプランの決定ができる。要因Ａのデザインルール１３０１については、元のデザインルール１３１１を水準１とし、各回路機能ブロックでのデザインルールの変更の組合せに応じて変更案１（１３１２）、変更案２（１３１３）をそれぞれ水準２，水準３とすればよい。要因Ｂのフロアプランについても、元のレイアウト１３２１を水準１とし、回路機能ブロックのサイズを変更して基準位置をずらした変更案１と回路機能ブロックを分割して配置した変更案２を、それぞれ水準２、水準３とすればよい。要因Ｃのダミーパターンについても、ダミーパターンの設定されていない元の配線設計データ１３３１を水準１とし、ダミーパターンを全面に挿入した変更案を水準２とすればよい。
【００６５】
ステップ１２０５では、ステップ１２０４で生成した各要因・水準毎の配線設計データを対象として、プロセスシミュレーションを実施し、評価対象となる加工後形状の寸法を取得する。また、加工後形状の寸法に基づき、配線の抵抗や配線間の静電容量を求めて、回路シミュレーションを実施し、ＭＯＳ回路のゲート電圧Ｖｔｈ、信号遅延時間といった電気的特性値を算出して、評価対象としても良い。
【００６６】
ステップ１２０６では、ステップ１２０５で取得した加工後形状の寸法値もしくは電気的特性値を水準間で比較して、最適な要因・水準、すなわちデザインルールもしくはフロアプランを決定する。この内容を説明するため、化学的機械的研磨を例として、研磨シミュレーションによる研磨後膜厚のＬＳＩチップ内分布を評価して、平坦性の最も良い要因と水準を決定する方法を図１４に示す。
【００６７】
例として、要因Ａのデザインルール、要因Ｂのフロアプラン、要因Ｃのダミーパターンの、各水準の組合せが、（１，１，１）の配線設計データ１４０１、（２，２，１）の配線設計データ１４０２、（１，３，１）の配線設計データ１４０３、（１，１，２）の配線設計データ１４０４を示している。これらの配線設計データにおける、研磨前膜厚のＬＳＩチップ内分布は、それぞれ１４１１、１４１２、１４１３、１４１４として生成される。研磨シミュレーションを実施することで、研磨後膜厚のＬＳＩチップ内分布は、それぞれ１４２１、１４２２、１４２３、１４２４となる。各配線設計データでのＬＳＩチップ内の平坦性は、例えば（厚さの最大値−厚さの最小値）÷厚さの平均値、として、配線設計間で比較を可能とする数値として表現する。本分析では要因Ａが３水準、要因Ｂが３水準、要因Ｃが２水準の全部で３×３×２＝１８通りの配線設計データを対象としているので、Ｌ１８のタグチメソッドにおけるパラメータ設計を適用できる。分散分析および感度解析を行うことで、各要因における水準間の変動に対する、平坦性の変動を取得することができ、最適な水準の組合せを得ることができる。平坦性を最適とする配線設計データ１４０３の各水準の組合せは（１，３，１）であるため、初期の配線設計データに対して、回路機能ブロックを分割配置する設計が、最適なデザインルールとフロアプランであると決定できる。
【００６８】
なお、化学的機械的研磨を例としたが、プロセスの加工結果が配線設計データに依存する場合には、どのようなプロセスでも、本方法を利用して最適なデザインルールもしくはフロアプランを決定できる。
【００６９】
【発明の効果】
本発明によると、配線設計データとプロセスフローおよび各プロセスの仕様として決定される寸法情報とを関連付け、プロセスシミュレータを活用して、プロセスでの加工前後のＬＳＩの形状を生成し、製品の着工実績および検査結果と比較することで、理想的な製品状態に対する実際の着工結果を評価出来る。さらに、着工時において、着工実績および検査結果に基づき、シミュレーションを実施することで、理想的な製品状態を目標とした製造条件の補正が可能となる。また、各プロセスにおいて、各種ＬＳＩ製品のプロセスでの加工後形状を求めることで、製品を実際に加工しなければならない実験をすることなく、各プロセスで設定される管理値を満たす製造条件を決定できる。また、元の配線設計データに対して、複数の配線設計データを作成し、プロセス処理後の形状を生成し、比較評価することで、最適なデザインルールもしくはフロアプランを決定できる。
【図面の簡単な説明】
【図１】化学的機械的研磨の研磨条件決定のフローチャート。
【図２】任意のプロセスにおける製造条件決定のフローチャート。
【図３】システムの構成図。
【図４】プロセスフローへの配線設計データの割り当ての説明図。
【図５】プロセスフローに渡る加工前形状の生成方法の説明図。
【図６】プロセスシミュレーションによるプロセス条件決定方法の説明図。
【図７】プロセス実施方法の説明図。
【図８】ウェハ全面を対象とした化学的機械的研磨の研磨条件決定のフローチャート。
【図９】ウェハ全面を対象とした任意のプロセスにおける製造条件決定のフローチャート。
【図１０】ウェハ全面の配線設計データのプロセスフローへの割り当ての説明図。
【図１１】製品ウェハ全面を対象としたプロセス条件決定方法の説明図。
【図１２】デザインルールおよびフロアプラン決定のフローチャート。
【図１３】元の配線設計データからの複数の配線設計データの立案方法の説明図。
【図１４】最適デザインルールおよびフロアプランの決定方法の説明図。
【符号の説明】
１０１…プロセスフローの取得、１０２…配線設計データの取得、１０３…配線設計データとプロセスフローの関連付け、１０４…研磨対象ウェハ表面の段差形状の生成、１０５…製品ウェハの研磨レートを決定、１０６…研磨条件の決定、２０１…プロセスフローの取得、２０２…配線設計データの取得、２０３…配線設計データとプロセスフローの関連付け、２０４…ＬＳＩチップの素子・配線層の形状の生成、２０５…プロセス条件の決定、２０６…製造パラメータの決定、３０１…配線ＣＡＤシステム、３０２…段差形状生成システム、３０３…プロセスシミュレータ、３０４…プロセス制御モデル設定システム、３０５…プロセス条件算出システム、３０６…備群制御システム、３０７…工指示システム、３０８…データ集計システム、３２１…配線設計データ、３２２…プロセスフロー（寸法情報）、３２３…プロセス制御モデル、３２４…処理実績データ、３２５…検査結果データ、３２６…機器管理データ、３３１…製造設備コントローラ、３３２…検査設備コントローラ、４０１…プロセスフロー・プロセス関連寸法データベース、４０２…セルレイアウト／配線形状データ、４０３…ＴＥＧ設計データ、４０４…プロセスフロー、４０５…配線設計データ、５０１…プロセスフロー、５０２…配線設計データ、５０３…ＬＳＩチップ表面形状、５０４…一部断面、５１１…ウェル形成のプロセスモジュール、５１２…Ａｌ配線層および層間形成のプロセスモジュール、５２１…ウェル形成の各プロセスに関連する配線設計データ、５２２…Ａｌ配線層および層間形成の各プロセスに関連する配線設計データ、５３１…レジスト塗布後高さ分布、５３２…インプラ後高さ分布、５３３…レジスト除去後高さ分布、５３４…Ａｌスパッタ後高さ分布、５３５…レジスト塗布後高さ分布、５３６…メタルエッチ後高さ分布、５３７…レジスト除去後高さ分布、５３８…酸化膜デポ後高さ分布、５３９…酸化膜研磨後高さ分布、５４１…レジスト塗布後粗密分布、５４２…インプラ後粗密分布、５４３…レジスト除去後粗密分布、５４４…Ａｌスパッタ後粗密分布、５４５…レジスト塗布後粗密分布、５４６…メタルエッチ後粗密分布、５４７…レジスト除去後粗密分布、５４８…酸化膜デポ後粗密分布、５４９…酸化膜研磨後粗密分布、５５１…レジスト塗布後一部断面、５５２…インプラ後一部断面、５５３…レジスト除去後一部断面、５５４…Ａｌスパッタ後一部断面、５５５…レジスト塗布後一部断面、５５６…メタルエッチ後一部断面、５５７…レジスト除去後一部断面、５５８…酸化膜デポ後一部断面、５５９…酸化膜研磨後一部断面、６０１…配線設計データ、６０２…酸化膜研磨前ＬＳＩチップ表面形状、６０３…酸化膜研磨後ＬＳＩチップ表面形状、６１１…酸化膜研磨前ＬＳＩチップ表面形状高さ分布、６１２…酸化膜研磨前ＬＳＩチップ表面形状粗密分布、６１３…酸化膜研磨後ＬＳＩチップ表面形状高さ分布、６１４…酸化膜研磨後ＬＳＩチップ表面形状粗密分布、６２１…酸化膜研磨前ＬＳＩチップ表面形状一部断面、６２２…酸化膜研磨後ＬＳＩチップ表面形状一部断面、６３１…ＬＳＩチップ上膜厚（断面）、６３２…ＬＳＩチップ上研磨レート（断面）、６４１…研磨前膜厚横方向分布、６４２…研磨後膜厚横方向分布、６４３…研磨レート横方向分布、７０１…プロセスシミュレータ、７０２…プロセス条件算出システム、７０３…製品ロット、７０４…プロセス装置、７０５…プロセス制御モデル、７１１…プロセス条件、７１２…検査・着工実績、７１３…製造パラメータ、８０１…プロセスフローの取得、８０２…配線設計データの取得、８０３…ウェハ全面での配線設計データの構成、８０４…配線設計データとプロセスフローの関連付け、８０５…研磨対象ウェハ表面の段差形状の生成、８０６…製品ウェハの研磨レートを決定、８０７…研磨条件の決定、９０１…プロセスフローの取得、９０２…ＬＳＩチップ配線設計データの取得とウェハ面内への配置、９０３…配線設計データとプロセスフローとを関連付け、９０４…ウェハ表面の素子・配線層の形状の生成、９０５…プロセス条件の決定、９０６…製造パラメータの決定、１００１…ウェハ面内チップ配置前、１００２…ＬＳＩチップ配線設計データ、１００３…ウェハ面内チップ配置後、１００４…ＬＳＩチップ配置位置、１０１１…ウェル形成プロセスモジュール、１０１２…ウェル形成プロセスモジュール、１０１３…配線層・層間形成プロセスモジュール、１０１４…配線層・層間形成プロセスモジュール、１０２１…ウェル形成の各プロセスに関連するウェハ面内配線設計データ、１０２２…ウェル形成の各プロセスに関連するウェハ面内配線設計データ、１０２３…配線層・層間形成の各プロセスに関連するウェハ面内配線設計データ、１０２４…配線層・層間形成の各プロセスに関連するウェハ面内配線設計データ、１１０１…ＬＳＩチップ配線設計データ、１１０２…酸化膜研磨前製品ウェハ表面形状、１１０３…酸化膜研磨後製品ウェハ表面形状、１１１１…酸化膜研磨前製品ウェハ表面形状高さ分布、１１１２…酸化膜研磨前製品ウェハ表面形状粗密分布、１１１３…酸化膜研磨後製品ウェハ表面形状高さ分布、１１１４…酸化膜研磨後製品ウェハ表面形状粗密分布、１１２１…プロセス条件、１１３１…製品ウェハ上膜厚（断面）、１１３２…製品ウェハ上研磨レート（断面）、１１４１…研磨前膜厚断面方向分布、１１４２…研磨後膜厚断面方向分布、１１４３…研磨レート断面方向分布、１２０１…プロセスフローの取得、１２０２…配線設計データの取得、１２０３…配線設計データとプロセスフローの関連付け、１２０４…ＬＳＩチップの配線設計評価対象データの生成、１２０５…評価値の算出、１２０６…最適な変更項目と水準の選定、１３０１…要因Ａ：デザインルール、１３０２…要因Ｂ：フロアプラン、１３０３…要因Ｃ：ダミーパターン、１３１１…元デザインルール配線設計データ、１３１２…デザインルール変更案１配線設計データ、１３１３…デザインルール変更案２配線設計データ、１３２１…元フロアプラン配線設計データ、１３２２…フロアプラン変更案１配線設計データ、１３２３…フロアプラン変更案２配線設計データ、１３３１…ダミーパターン無し配線設計データ、１３３２…ダミーパターン有り配線設計データ、１４０１…水準組合せ（１，１，１）配線設計データ、１４０２…水準組合せ（２，２，１）配線設計データ、１４０３…水準組合せ（１，３，１）配線設計データ、１４０４…水準組合せ（１，１，２）配線設計データ、１４１１…水準組合せ（１，１，１）研磨前膜厚ＬＳＩチップ内分布、１４１２…水準組合せ（２，２，１）研磨前膜厚ＬＳＩチップ内分布、１４１３…水準組合せ（１，３，１）研磨前膜厚ＬＳＩチップ内分布、１４１４…水準組合せ（１，１，２）研磨前膜厚ＬＳＩチップ内分布、１４２１…水準組合せ（１，１，１）研磨後膜厚ＬＳＩチップ内分布、１４２２…水準組合せ（２，２，１）研磨後膜厚ＬＳＩチップ内分布、１４２３…水準組合せ（１，３，１）研磨後膜厚ＬＳＩチップ内分布、１４２４…水準組合せ（１，１，２）研磨後膜厚ＬＳＩチップ内分布。
【図１】
2004040004.tif 000003
【図２】
2004040004.tif 000004
【図３】
2004040004.tif 000005
【図４】
2004040004.tif 000006
【図５】
2004040004.tif 000007
【図６】
2004040004.tif 000008
【図７】
2004040004.tif 000009
【図８】
2004040004.tif 000010
【図９】
2004040004.tif 000011
【図１０】
2004040004.tif 000012
【図１１】
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【図１２】
2004040004.tif 000014
【図１３】
2004040004.tif 000015
【図１４】
2004040004.tif 000016