(57)【要約】【課題】デインターリーブ処理に要する記憶容量を大幅に削減でき、かつ、消費電流を削減することができるデインターリーブ処理装置を提供する。【解決手段】ｍ行×ｎ列の行列における列の入れ替えを伴ってデインターリーブ処理を実施するデインターリーブ処理装置であって、デインターリーブ処理を行うデータ系列を格納する第１データ記憶部２０１と、デインターリーブ処理されたデータを格納する第２データ記憶部２０２と、前記列の入れ替えを行うパターンを記憶する入替パターン記憶部２０３と、入替パターン記憶部２０３に記憶されたパターンを用いてデインターリーブ処理後のデータの出力先アドレス値を生成するアドレス生成部２０４と、第１データ記憶部２０１から出力されたデータをアドレス生成部２０４にて生成されたアドレスに従って第２データ記憶部２０２に格納する制御部２０５とを備える。【選択図】　　　図２
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【特許請求の範囲】
【請求項１】
ｍ行×ｎ列の行列における列の入れ替えを伴ってデインターリーブ処理を実施するデインターリーブ処理装置であって、デインターリーブ処理を行うデータ系列を格納する第１データ記憶手段と、デインターリーブ処理されたデータを格納する第２データ記憶手段と、前記列の入れ替えを行うパターンを記憶する入替パターン記憶手段と、前記入替パターン記憶手段に記憶されたパターンを用いてデインターリーブ処理後のデータの出力先アドレス値を生成するアドレス生成手段と、前記第１データ記憶手段から出力されたデータを前記アドレス生成手段にて生成されたアドレスに従って前記第２データ記憶手段に格納する制御手段と、を具備することを特徴とするデインターリーブ処理装置。
【請求項２】
請求項１記載のデインターリーブ処理装置を具備することを特徴とする通信端末装置。
【請求項３】
請求項１記載のデインターリーブ処理装置を具備することを特徴とする基地局装置。
【請求項４】
ｍ行×ｎ列の行列における列の入れ替えを伴ってデインターリーブ処理を実施するデインターリーブ処理方法であって、前記列の入れ替えを行うパターンを予め記憶し、デインターリーブ処理後のデータを格納する出力メモリの格納アドレスを前記記憶したパターンに基づき生成し、入力メモリに格納されたデインターリーブ処理対象データ系列を前記生成したアドレスを用いて直接前記出力メモリに書き込むことを特徴とするデインターリーブ処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、無線通信システム（例えば移動通信システム）の受信側で用いられるデインターリーブ処理装置及び方法に関する。
【０００２】
【従来の技術】
無線伝送路では、誤りが、ランダムに（平均的に）に生じるだけとは限らず、フェージングによってバースト的（局所的）に生じる場合もある。このようなバースト的な誤りが生じた場合に、その部分の誤りが誤り訂正能力を超えていると、訂正しきれない誤りが残ってしまう。
【０００３】
そこで、誤り訂正能力を向上させる一つの方策として、送信側では、符号化した送信データ系列にインターリーブ処理（送信データ系列の並び換え）を実施して送信し、受信側では、受信データにデインターリーブ処理（送信側が並べ換えたデータ系列を元に戻す処理）を実施して復調処理を行う方式がある。この方式では、受信側には、バースト的な誤りがランダムな誤りとして受信されるので、誤り訂正が可能となる。
【０００４】
送信側でのインターリーブ処理は、一般に、符号化した送信データ系列をメモリ（マトリクス）に所定の書き込み順序で格納し、当該メモリから書き込み順序とは異なる順序で読み出すように構成される。これによって、無線伝送路に送出されるデータ系列では、当初の送信データ系列における各データの順番がランダムに並べ換えられたものとなる。
【０００５】
そして、受信側でのデインターリーブ処理は、受信データをメモリ（マトリクス）に送信側の読み出し順序と同じ順序で格納し、当該メモリから書き込み順序とは異なる順序で読み出すように構成される。これによって、インターリーブ処理された受信データ系列の各データの順番が元の送信データ系列での順番に戻されたデータ系列が受信復調するデータ系列として得られる。
【０００６】
ところで、例えば、３ＧＰＰ（３ｒｄ　Ｇｅｎｅｒａｔｉｏｎ　Ｐａｒｔｎｅｒｓｈｉｐ　Ｐｒｏｊｅｃｔ）の仕様（３ＧＰＰ　ＴＳ（Ｔｅｃｈｎｉｃａｌ　Ｓｐｅｃｉｆｉｃａｔｉｏｎ）　２５．２１２）では、ｍ行×ｎ列のマトリクスを用いた上記した内容のデインターリーブ処理において、列の入れ替えを行う場合が規定されている。以下、図４を参照して、その概要を説明する。図４は、従来のデインターリーブ処理装置の構成例を示すブロック図である。
【０００７】
図４に示すデインターリーブ処理装置は、デインターリーブ処理対象データ系列を格納する第１データ記憶部４０１と、デインターリーブ処理を行うためマトリクス構成を採る一時記憶部４０２と、デインターリーブ処理後のデータを格納する第２データ記憶部４０３と、一時記憶部４０２への書き込みと読み出しを制御してデインターリーブ処理を実施しデインターリーブ処理後のデータを第２データ記憶部４０３に書き込む制御を行う制御部４０４とを備えている。
【０００８】
図４において、第１データ記憶部４０１に格納されたデインターリーブ処理対象データ数は「２４」である。第１データ記憶部４０１から一時記憶部４０２に対して、０，１，２，３，…２２，２３の各データがこの順序で出力されるとする。また、一時記憶部４０２は、例えば６行４列のマトリクス構成のメモリであるとしている。デインターリーブ処理は、次のようにして実施される。
【０００９】
すなわち、制御部４０４は、一時記憶部４０２の第１列▲１▼にデータ「０〜５」を書き込み、第２列▲２▼にデータ「６〜１１」を書き込み、第３列▲３▼にデータ「１２〜１７」を書き込み、第４列▲４▼にデータ「１８〜２３」を書き込む。
【００１０】
次に、制御部４０４は、一時記憶部４０２からデータを読み出すときは、第１行ａ、第２行ｂ、第３行ｃ、第４行ｄ、第５行ｅ、第６行ｆの順に読み出して第２データ記憶部４０３に格納するが、各行の読み出しでは列の順序を入れ替えて行う。例えば、各行の読み出し順序を第１列▲１▼、第３列▲３▼、第２列▲２▼、第４列▲４▼の順番にする。
【００１１】
その結果、第１行ａでの読み出しデータは、「０，１２，６，１８」となる。第２行ｂでの読み出しデータは、「１，１３，７，１９」となる。第３行ｃでの読み出しデータは、「２，１４，８，２０」となる。第４行ｄでの読み出しデータは、「３，１５，９，２１」となる。第５行ｅでの読み出しデータは、「４，１６，１０，２２」となる。第６行ｆでの読み出しデータは、「５，１７，１１，２３」となる。
【００１２】
【特許文献１】
特開平１１−３１７６７７号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、上記した３ＧＰＰの仕様に規定されているデインターリーブ処理では、デインターリーブ処理を行うデータ数分の容量を持つメモリ（一時記憶部４０２）を入出力のメモリ（第１データ記憶部４０１，第２データ記憶部４０３）とは別に確保する必要があるので、必要とされる記憶容量が大きくなるという問題がある。
【００１４】
また、入力メモリ（第１データ記憶部４０１）から一旦デインターリーブ処理を行うメモリ（一時記憶部４０２）に転送し、そこから出力メモリ（第２データ記憶部４０３）に転送するので、データの転送回数が多くなり、膨大な量の電流が消費されるという問題もある。
【００１５】
本発明は、かかる点に鑑みてなされたものであり、デインターリーブ処理に要する記憶容量を大幅に削減でき、かつ、データ転送に伴う消費電流を削減することができるデインターリーブ処理装置及び方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明のデインタリーブ処理装置は、ｍ行×ｎ列の行列における列の入れ替えを伴ってデインターリーブ処理を実施するデインターリーブ処理装置であって、デインターリーブ処理を行うデータ系列を格納する第１データ記憶手段と、デインターリーブ処理されたデータを格納する第２データ記憶手段と、前記列の入れ替えを行うパターンを記憶する入替パターン記憶手段と、前記入替パターン記憶手段に記憶されたパターンを用いてデインターリーブ処理後のデータの出力先アドレス値を生成するアドレス生成手段と、前記第１データ記憶手段から出力されたデータを前記アドレス生成手段にて生成されたアドレスに従って前記第２データ記憶手段に格納する制御手段と、を具備する構成を採る。
【００１７】
また、本発明の通信端末装置及び基地局装置は、上記デインターリーブ処理装置を具備する構成を採る。
【００１８】
これらの構成によれば、デインターリーブ処理専用の記憶手段を省略することができ、またデータの転送回数が少なくなるので、記憶容量を大幅に削減することができ、また消費電流を削減することができる。
【００１９】
本発明のデインターリーブ処理方法は、ｍ行×ｎ列の行列における列の入れ替えを伴ってデインターリーブ処理を実施するデインターリーブ処理方法であって、前記列の入れ替えを行うパターンを予め記憶し、デインターリーブ処理後のデータを格納する出力メモリの格納アドレスを前記記憶したパターンに基づき生成し、入力メモリに格納されたデインターリーブ処理対象データ系列を前記生成したアドレスを用いて直接前記出力メモリに書き込むようにした。
【００２０】
この方法によれば、処理ステップを減らすことができるので、デインターリーブ処理データを記憶させるための記憶容量を大幅に削減することができ、また消費電流を削減することができる。
【００２１】
【発明の実施の形態】
本発明の骨子は、ｍ行×ｎ列の行列における列の入れ替えを伴ってデインターリーブ処理を行う場合に、３ＧＰＰの仕様に規定されているデインターリーブ処理用のメモリを設けずに、同等のデインターリーブ処理が行えるようにすることである。
【００２２】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２３】
図１は、本発明の一実施の形態に係るデインターリーブ処理装置を備える受信装置の構成を示すブロック図である。
【００２４】
図１に示す受信装置は、受信アンテナ１０１から受信したデータ系列に所定の無線受信処理を行う無線受信部１０２と、無線受信部１０２にて処理されたデータ系列を復調処理する復調部１０３と、復調部１０３にて復調処理されたデータ系列を復号化する復号部１０４とを備えている。
【００２５】
図２は、図１に示す復号部１０４に備えるデインターリーブ処理装置の構成を示すブロック図である。
【００２６】
図２に示すデインターリーブ処理装置は、デインターリーブ処理を行うデータ系列を格納する第１データ記憶部２０１と、デインターリーブ処理されたデータを格納する第２データ記憶部２０２と、第１データ記憶部２０１に格納されるデータ系列についてｍ行×ｎ列の行列データを単位として実施するデインターリーブ処理で必要となる列の入れ替えを行うパターンを記憶する入替パターン記憶部２０３と、入替パターン記憶部２０３に記憶されたパターンを前記ｍ行×ｎ列の行列データに適用した場合に得られるデインターリーブ処理したデータの出力先アドレス値を生成するアドレス生成部２０４と、入替パターン記憶部２０３とアドレス生成部２０４とを制御してアドレス生成部２０４に上記出力先アドレス値を生成させ、第１データ記憶部２０１から出力される前記ｍ行×ｎ列の行列データをアドレス生成部２０４にて生成されたアドレスに従って第２データ記憶部２０２に格納する制御部２０５とを備える。これによって、ｍ行×ｎ列の行列における列の入れ替えを伴ってデインターリーブ処理を実施することができる。
【００２７】
次いで、図３を参照して、本実施の形態によるデインターリーブ処理を説明する。なお、図３は、デインターリーブ処理を実施する図２に示すアドレス生成部２０４におけるアドレス生成処理を示すフロー図である。
【００２８】
図３において、まず、入替パターン記憶部２０３に記憶されたパターンの取り出し位置を示すアドレス値をカウントアップするアドレスカウンタＣＴと、データ数ＤＴをカウントするデータカウンタＣＮＴとを初期値０にリセットする（ステップＳＴ３０１）。
【００２９】
次に、入替パターン記憶部２０３のアドレスカウンタＣＴが示すアドレスからパターンを取り出し（ステップＳＴ３０２）、第１データ記憶部２０１から出力されるデータを第２データ記憶部２０２のどこに格納するかを示すアドレスに相当するアドレスＡＤＲに当該パターンを代入し（ステップＳＴ３０３）、アドレスＡＤＲのアドレス値を出力する（ステップＳＴ３０４）。
【００３０】
その後、データカウンタＣＮＴをカウントアップし（ステップＳＴ３０５）、データ数ＤＴとデータカウンタＣＮＴのカウント値とが一致するか否かを判断する（ステップＳＴ３０６）。
【００３１】
データ数ＤＴとデータカウンタＣＮＴのカウント値とが一致していなければ（ステップＳＴ３０６：Ｎｏ）、アドレスＡＤＲに処理対象データをｍ行×ｎ列のマトリクス上に並べたときの列数に相当する列数Ｒを加算し（ステップＳＴ３０７）、アドレスＡＤＲ≧データ数ＤＴなる関係式が成立するか否かを判断する（ステップＳＴ３０８）。
【００３２】
その結果、アドレスＡＤＲ≧データ数ＤＴが成立する場合は（ステップＳＴ３０８：Ｙｅｓ）、アドレスカウンタＣＴをカウントアップしてステップＳＴ３０２に戻る。以降、ステップＳＴ３０２〜ＳＴ３０５の処理が実行され、再度、ステップＳＴ３０６の判断が行われる。
【００３３】
また、アドレスＡＤＲ≧データ数ＤＴが不成立の場合は（ステップＳＴ３０８：Ｎｏ）、ステップＳＴ３０４に戻る。以降、ステップＳＴ３０４〜ＳＴ３０５の処理が実行され、再度、ステップＳＴ３０６の判断が行われる。
【００３４】
データ数ＤＴとデータカウンタＣＮＴのカウント値とが一致するまで（ステップＳＴ３０６：Ｎｏ）、以上の処理が繰り返し実行される。そして、データ数ＤＴとデータカウンタＣＮＴのカウント値とが一致すると（ステップＳＴ３０６：Ｙｅｓ）、デインターリーブ処理のためのアドレス生成処理を終了する。
【００３５】
このように、本発明の実施の形態に係るデインターリーブ処理装置では、３ＧＰＰの仕様に規定されているｍ行×ｎ列の行列における列の入れ替えを伴ってデインターリーブ処理を行う場合に、列の入れ替えを行うパターンを予め記憶し、デインターリーブ処理後のデータを格納する出力メモリである第２記憶部の格納アドレスを記憶した列入れ替え用のパターンに基づき生成し、入力メモリである第１データ記憶部に格納されたデインターリーブ処理対象データ系列を前記生成したアドレスに従って直接第２記憶部に書き込むようにした。
【００３６】
これによって、列の入れ替えを行うために上記の仕様では必要とされているｍ行×ｎ列の容量を持つメモリを特別に設けずとも、第２記憶部には、ｍ行×ｎ列の行列における列の入れ替えを伴ってデインターリーブ処理されたデータが格納される。その結果、データ転送回数を減らすことができる。
【００３７】
したがって、本発明の実施の形態に係るデインターリーブ処理装置によれば、記憶容量を大幅に削減することができ、同時に、データ転送に伴う消費電流を削減することができる。
【００３８】
【発明の効果】
以上説明したように、本発明によれば、ｍ行×ｎ列の行列における列の入れ替えを伴ってデインターリーブ処理を実施する場合に、ｍ行×ｎ列の容量を持つ記憶手段を特別に設けずともデインターリーブ処理が行えるので、デインターリーブ処理に要する記憶容量を大幅に削減でき、また消費電流を削減することができる。
【図面の簡単な説明】
【図１】
本発明の一実施の形態に係るデインターリーブ処理装置を備える受信装置の構成を示すブロック図
【図２】
図１に示す復号部に備えるデインターリーブ処理装置の構成を示すブロック図
【図３】
デインターリーブ処理を実施する図２に示すアドレス生成部におけるアドレス生成処理を示すフロー図
【図４】
従来のデインターリーブ処理装置の構成例を示すブロック図
【符号の説明】
１０１　受信アンテナ
１０２　無線受信部
１０３　復調部
１０４　復号部
２０１　第１データ記憶部
２０２　第２データ記憶部
２０３　入れ替えパターン記憶部
２０４　アドレス生成部
２０５　制御部
【図１】
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【図２】
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【図３】
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【図４】
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