(57)【要約】【課題】厚みの増加を抑制しつつ、半導体パッケージの積層構造を実現する。【解決手段】キャリア基板１１上に設けられたランド１２ｃに突出電極２６を接合させることにより、キャリア基板２１がキャリア基板１１から食み出すようにして、キャリア基板１１よりもサイズの大きなキャリア基板２１をキャリア基板１１上に実装する。【選択図】      図１
2004363126.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体チップが搭載された第１半導体パッケージと、
第２半導体チップが搭載され、前記第１半導体パッケージから食み出すようにして前記第１半導体パッケージ上に支持された第２半導体パッケージとを備えることを特徴とする半導体装置。
【請求項２】
前記第２半導体チップは、前記第２半導体パッケージに複数搭載されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１半導体チップが搭載された第１半導体パッケージと、
第２半導体チップが搭載され、前記第１半導体パッケージから食み出すようにして前記第１半導体パッケージ上に支持された第２半導体パッケージと、
第３半導体チップが搭載され、前記第１半導体パッケージから食み出すようにして前記第１半導体パッケージ上に支持された第３半導体パッケージとを備えることを特徴とする半導体装置。
【請求項４】
第１半導体チップと、
第２半導体チップが搭載され、前記第１半導体チップ上に実装された第１半導体パッケージとを備えることを特徴とする半導体装置。
【請求項５】
第１半導体チップが実装された第１キャリア基板と、
第２半導体チップが実装された第２キャリア基板と、
前記第１キャリア基板上に接合され、前記第２キャリア基板が前記第１キャリア基板から食み出すように、前記第２キャリア基板を前記第１半導体チップ上に保持する突出電極とを備えることを特徴とする半導体装置。
【請求項６】
第１半導体チップが実装された第１キャリア基板と、
第２半導体チップが実装された第２キャリア基板と、
第３半導体チップが実装された第３キャリア基板と、
前記第１キャリア基板上に接合され、前記第２キャリア基板が前記第１キャリア基板から食み出すように、前記第２キャリア基板を前記第１半導体チップ上に保持する第１突出電極と、
前記第１キャリア基板上に接合され、前記第３キャリア基板が前記第１キャリア基板から食み出すように、前記第３キャリア基板を前記第１半導体チップ上に保持する第２突出電極とを備えることを特徴とする半導体装置。
【請求項７】
第１半導体チップが実装された第１キャリア基板と、
応力緩和層を介して再配置配線層が形成された第２半導体チップと、
前記再配置配線層に接続され、前記第２半導体チップが前記第１キャリア基板から食み出すように、前記第２半導体チップを前記第１キャリア基板上に保持する突出電極とを備えることを特徴とする半導体装置。
【請求項８】
第１半導体チップが実装された第１キャリア基板と、
前記第１キャリア基板から食み出すように、前記第１キャリア基板に実装された第２半導体チップとを備えることを特徴とする半導体装置。
【請求項９】
貫通電極が形成された第１半導体チップと、
第２半導体チップが実装された第１キャリア基板と、
前記第１半導体チップ上に前記第１キャリア基板が配置されるようにして、前記貫通電極を前記第１キャリア基板に接続する接続端子とを備えることを特徴とする半導体装置。
【請求項１０】
第１電子部品が搭載された第１パッケージと、
第２電子部品が搭載され、前記第１パッケージから食み出すようにして前記第１パッケージ上に支持された第２パッケージとを備えることを特徴とする電子デバイス。
【請求項１１】
第１半導体チップが搭載された第１半導体パッケージと、第２半導体チップが搭載され、前記第１半導体パッケージから食み出すようにして前記第１半導体パッケージ上に支持された第２半導体パッケージと、
前記第１半導体パッケージが実装されたマザー基板と、
前記マザー基板を介して前記第１半導体チップおよび前記第２半導体チップに接続された電子部品とを備えることを特徴とする電子機器。
【請求項１２】
第１キャリア基板上に第１半導体チップを実装する工程と、
第２キャリア基板上に第２半導体チップを実装する工程と、
前記第２キャリア基板に突出電極を形成する工程と、
前記第２キャリア基板が前記第１キャリア基板から食み出すように、前記突出電極を第１キャリア基板上に接合する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置、電子デバイス、電子機器および半導体装置の製造方法に関し、特に、半導体パッケージなどの積層構造に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、半導体チップ実装時の省スペース化を図るため、例えば、特許文献１に開示されているように、同一サイズのキャリア基板に搭載された半導体チップを積層する方法がある。
【０００３】
【特許文献１】
特開平１０−２８４６８３号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、同一サイズのキャリア基板に搭載された半導体チップを積層する方法では、チップ数が多くなると、キャリア基板の積層数が増加し、積層構造全体の厚みが増加するという問題があった。
そこで、本発明の目的は、厚みの増加を抑制しつつ、半導体パッケージの積層構造を実現することが可能な半導体装置、電子デバイス、電子機器および半導体装置の製造方法を提供することである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第１半導体チップが搭載された第１半導体パッケージと、第２半導体チップが搭載され、前記第１半導体パッケージから食み出すようにして前記第１半導体パッケージ上に支持された第２半導体パッケージとを備えることを特徴とする。
【０００６】
これにより、第１半導体パッケージよりもサイズの大きな第２半導体パッケージを第１半導体パッケージ上に積層することが可能となる。このため、第１半導体パッケージの実装面積の増加を抑制しつつ、第１半導体パッケージ上に実装されるチップ数を増加させることが可能となり、半導体チップ実装時の省スペース化を図ることが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、前記第２半導体チップは、前記第２半導体パッケージに複数搭載されていることを特徴とする。
これにより、第１半導体パッケージのサイズを増大させることなく、第１半導体パッケージ上に複数の第２半導体チップを並べて配置することが可能となる。このため、複数の半導体チップを実装する場合においても、高さの増大を抑制しつつ、第１半導体パッケージの実装面積の増加を抑制することが可能となり、半導体チップ実装時の省スペース化を図ることが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、第１半導体チップが搭載された第１半導体パッケージと、第２半導体チップが搭載され、前記第１半導体パッケージから食み出すようにして前記第１半導体パッケージ上に支持された第２半導体パッケージと、第３半導体チップが搭載され、前記第１半導体パッケージから食み出すようにして前記第１半導体パッケージ上に支持された第３半導体パッケージとを備えることを特徴とする。
【０００９】
これにより、第１半導体パッケージよりもサイズの大きな第２半導体パッケージを第１半導体パッケージ上に複数積層することが可能となる。このため、チップサイズや種類が異なる場合においても、高さの増大を抑制しつつ、第１半導体パッケージ上に実装されるチップ数を増加させることが可能となり、様々の機能を実現することを可能としつつ、半導体チップ実装時の省スペース化を図ることが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、第１半導体チップと、第２半導体チップが搭載され、前記第１半導体チップ上に実装された第１半導体パッケージとを備えることを特徴とする。
これにより、第１半導体チップよりもサイズの大きな第１半導体パッケージを第１半導体チップ上に直接積層することが可能となる。このため、高さの増大を抑制しつつ、第１半導体チップ上に複数の第２半導体チップを積層することが可能となるとともに、第１半導体チップ実装時の実装面積の増加を抑制することが可能となり、複数の半導体チップを実装する際の省スペース化を図ることが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、第１半導体チップが実装された第１キャリア基板と、第２半導体チップが実装された第２キャリア基板と、前記第１キャリア基板上に接合され、前記第２キャリア基板が前記第１キャリア基板から食み出すように、前記第２キャリア基板を前記第１半導体チップ上に保持する突出電極とを備えることを特徴とする。
【００１２】
これにより、第１キャリア基板よりもサイズの大きな第２キャリア基板が第１半導体チップ上に配置されるようにして、第２キャリア基板を第１キャリア基板上に積層することが可能となる。このため、第１キャリア基板の実装面積の増加を抑制しつつ、第１半導体チップ上に実装されるチップ数を増加させることが可能となり、半導体チップ実装時の省スペース化を図ることが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、第１半導体チップが実装された第１キャリア基板と、第２半導体チップが実装された第２キャリア基板と、第３半導体チップが実装された第３キャリア基板と、前記第１キャリア基板上に接合され、前記第２キャリア基板が前記第１キャリア基板から食み出すように、前記第２キャリア基板を前記第１半導体チップ上に保持する第１突出電極と、前記第１キャリア基板上に接合され、前記第３キャリア基板が前記第１キャリア基板から食み出すように、前記第３キャリア基板を前記第１半導体チップ上に保持する第２突出電極とを備えることを特徴とする。
【００１４】
これにより、第１キャリア基板よりもサイズの大きな複数のキャリア基板が第１半導体チップ上に配置されるようにして、複数のキャリア基板を第１キャリア基板上に積層することが可能となる。このため、チップサイズや種類が異なる場合においても、高さの増大を抑制しつつ、第１半導体チップ上に配置されるチップ数を増加させることが可能となり、様々の機能を実現することを可能としつつ、半導体チップ実装時の省スペース化を図ることが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、第１半導体チップが実装された第１キャリア基板と、応力緩和層を介して再配置配線層が形成された第２半導体チップと、前記再配置配線層に接続され、前記第２半導体チップが前記第１キャリア基板から食み出すように、前記第２半導体チップを前記第１キャリア基板上に保持する突出電極とを備えることを特徴とする。
【００１６】
これにより、第１キャリア基板のサイズの増大を抑制しつつ、第１キャリア基板上に実装可能なチップ数を増加させることが可能となるとともに、第１半導体チップ上に第２半導体チップが配置された場合においても、第１半導体チップと第２半導体チップとの間にキャリア基板を介在させる必要がなくなる。このため、複数の半導体チップを実装する場合においても、高さの増大を抑制しつつ、第１キャリア基板の実装面積の増加を抑制することが可能となり、半導体チップ実装時の省スペース化を図ることが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置によれば、第１半導体チップが実装された第１キャリア基板と、前記第１キャリア基板から食み出すように、前記第１キャリア基板に実装された第２半導体チップとを備えることを特徴とする。
これにより、第２半導体チップ同士を積層させることなく、第１キャリア基板上に実装可能なチップ数を増加させることが可能となる。このため、半導体チップの実装数が増加した場合においても、高さの増大を抑制しつつ、第１キャリア基板の実装面積の増加を抑制することが可能となり、半導体チップ実装時の省スペース化を図ることが可能となる。
【００１８】
また、本発明の一態様に係る半導体装置によれば、貫通電極が形成された第１半導体チップと、第２半導体チップが実装された第１キャリア基板と、前記第１半導体チップ上に前記第１キャリア基板が配置されるようにして、前記貫通電極を前記第１キャリア基板に接続する接続端子とを備えることを特徴とする。
これにより、第１半導体チップよりもサイズの大きな第１キャリア基板を第１半導体チップ上に直接積層することが可能となる。このため、高さの増大を抑制しつつ、第１半導体チップ上に複数の第２半導体チップを積層することが可能となるとともに、第１半導体チップ実装時の実装面積の増加を抑制することが可能となり、複数の半導体チップを実装する際の省スペース化を図ることが可能となる。
【００１９】
また、本発明の一態様に係る電子デバイスによれば、第１電子部品が搭載された第１パッケージと、第２電子部品が搭載され、前記第１パッケージから食み出すようにして前記第１パッケージ上に支持された第２パッケージとを備えることを特徴とする。
これにより、第１パッケージよりもサイズの大きな第２パッケージを第１パッケージ上に積層することが可能となる。このため、第１パッケージの実装面積の増加を抑制しつつ、第１パッケージ上に実装される部品数を増加させることが可能となり、電子部品実装時の省スペース化を図ることが可能となる。
【００２０】
また、本発明の一態様に係る電子機器によれば、第１半導体チップが搭載された第１半導体パッケージと、第２半導体チップが搭載され、前記第１半導体パッケージから食み出すようにして前記第１半導体パッケージ上に支持された第２半導体パッケージと、前記第１半導体パッケージが実装されたマザー基板と、前記マザー基板を介して前記第１半導体チップおよび前記第２半導体チップに接続された電子部品とを備えることを特徴とする。
【００２１】
これにより、高さの増大を抑制することを可能としつつ、半導体パッケージの３次元実装構造を実現することが可能となり、電子機器の機能性の向上を可能としつつ、電子機器の小型・軽量化を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第１キャリア基板上に第１半導体チップを実装する工程と、第２キャリア基板上に第２半導体チップを実装する工程と、前記第２キャリア基板に突出電極を形成する工程と、前記第２キャリア基板が前記第１キャリア基板から食み出すように、前記突出電極を第１キャリア基板上に接合する工程とを備えることを特徴とする。
【００２２】
これにより、第１キャリア基板のサイズよりも第２キャリア基板のサイズの方が大きい場合においても、突出電極を第１キャリア基板に接合することで、第１半導体チップが実装された第１キャリア基板上に第２キャリア基板を積層させることが可能となり、製造工程の煩雑化を抑制しつつ、半導体パッケージの積層構造の高さの増大を抑制することが可能となる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
【００２４】
図１において、半導体パッケージＰＫ１にはキャリア基板１１が設けられ、キャリア基板１１の両面にはランド１２ａ、１２ｃがそれぞれ形成されるとともに、キャリア基板１１内には内部配線１２ｂが形成されている。そして、キャリア基板１１上には半導体チップ１３がフリップチップ実装され、半導体チップ１３には、フリップチップ実装するための突出電極１４が設けられている。そして、半導体チップ１３に設けられた突出電極１４は、異方性導電フィルム１５を介してランド１２ｃ上にＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）接合されている。また、キャリア基板１１の裏面に設けられたランド１２ａ上には、キャリア基板１１をマザー基板上に実装するための突出電極１６が設けられている。
【００２５】
一方、半導体パッケージＰＫ２にはキャリア基板２１が設けられ、キャリア基板２１の両面にはランド２２ａ、２２ｃがそれぞれ形成されるとともに、キャリア基板２１内には内部配線２２ｂが形成されている。そして、キャリア基板２１上には、複数の半導体チップ２３ａ、２３ｃがそれぞれフリップチップ実装され、半導体チップ２３ａ、２３ｃには、フリップチップ実装するための突出電極２５ａ、２５ｃがそれぞれ設けられている。そして、半導体チップ２３ａ、２３ｃに設けられた突出電極２５ａ、２５ｃは、異方性導電フィルム２４ａ、２４ｃをそれぞれ介してランド２２ｃ上にそれぞれＡＣＦ接合されている。さらに、半導体チップ２３ａ、２３ｃ上には、半導体チップ２３ｂ、２３ｄがそれぞれフェースアップ実装され、半導体チップ２３ｂ、２３ｄは、接着層２４ｂ、２４ｄをそれぞれ介して半導体チップ２３ａ、２３ｃ上にそれぞれ固定されるとともに、導電性ワイヤ２５ｂ、２５ｄをそれぞれ介してランド２２ｃにそれぞれワイヤボンド接続されている。なお、半導体パッケージＰＫ２は、フリップチップとワイヤボンディングの双方を用いた積層構造以外にも、ワイヤボンディングのみを用いた積層構造でもよい。
【００２６】
また、半導体チップ２３ａ〜２３ｄの実装面側のキャリア基板２１の一面全体には封止樹脂２７が設けられ、この封止樹脂２７により半導体チップ２３ａ〜２３ｄが封止されている。なお、封止樹脂２７で半導体チップ２３ａ〜２３ｄを封止する場合、例えば、エポキシ樹脂などの熱硬化性樹脂を用いたモールド成形などにより行うことができる。
【００２７】
また、キャリア基板２１の裏面に設けられたランド２２ａ上には、キャリア基板２１が半導体チップ１３上に保持されるようにして、キャリア基板２１をキャリア基板２１上に実装するための突出電極２６が設けられている。ここで、突出電極２６は、半導体チップ１３の搭載領域を避けるようにして配置され、例えば、キャリア基板２１の裏面の周囲に突出電極２６を配置することができる。そして、キャリア基板１１上に設けられたランド１２ｃに突出電極２６を接合させることにより、キャリア基板２１が半導体チップ１３上に配置されるようにして、キャリア基板２１がキャリア基板１１上に実装されている。
【００２８】
ここで、キャリア基板２１のサイズはキャリア基板１１のサイズよりも大きくすることができる。そして、キャリア基板２１をキャリア基板１１上に実装する場合、キャリア基板２１の少なくとも一端が横方向に食み出すように、キャリア基板２１をキャリア基板１１上に配置することができる。
これにより、半導体パッケージＰＫ１よりもサイズの大きな半導体パッケージＰＫ２などを半導体パッケージＰＫ１上に積層することが可能となり、半導体パッケージＰＫ１上に半導体チップ２３ａ〜２３ｄを実装する場合においても、半導体チップ２３ａ、２３ｂ上に半導体チップ２３ｃ、２３ｄを積層する必要がなくなる。このため、半導体パッケージＰＫ１の実装面積の増加を抑制しつつ、半導体パッケージＰＫ２の高さの増大を抑制することが可能となり、半導体チップ１３、２３ａ〜２３ｄの実装時の省スペース化を図ることが可能となる。
【００２９】
なお、キャリア基板２１をキャリア基板１１上に実装する場合、キャリア基板２１の裏面は半導体チップ１３上に密着していてもよいし、キャリア基板２１の裏面は半導体チップ１３から離れていてもよい。また、突出電極１６、２６としては、例えば、半田ボールを用いることができる。これにより、汎用のＢＧＡを用いることで、サイズの異なるパッケージＰＫ１、ＰＫ２同士を積層することができ、製造ラインを流用することができる。
【００３０】
また、キャリア基板１１、２１としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、キャリア基板１１、２１の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、突出電極１４、１６、２６としては、半田ボールの他、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプなどを用いることができる。また、導電性ワイヤ２５ｂ、２５ｄとしては、例えば、ＡｕワイヤやＡｌワイヤなどを用いることができる。また、キャリア基板２１をキャリア基板１１上に実装するために、突出電極２６をキャリア基板２１のランド２２ａ上に設ける方法について説明したが、突出電極２６をキャリア基板１のランド１２ｃ上に設けるようにしてもよい。
【００３１】
また、上述した実施形態では、ＡＣＦ接合により半導体チップ１３をキャリア基板１１上に実装する方法について説明したが、例えば、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）接合、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）接合、ＮＣＰ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）接合などのその他の圧接接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。さらに、上述した実施形態では、キャリア基板１１上に半導体チップ１３を１個だけ実装する方法を例にとって説明したが、キャリア基板１１上に複数の半導体チップを実装するようにしてもよい。また、キャリア基板１１とキャリア基板２１との間の隙間には、必要に応じて樹脂を注入するようにしてもよい。
【００３２】
また、上述した実施形態では、半導体パッケージＰＫ２が半導体パッケージＰＫ１の両側に食み出した積層構造について説明したが、半導体パッケージＰＫ２は半導体パッケージＰＫ１の方側に食み出してもよい。また、半導体パッケージＰＫ２は半導体パッケージＰＫ１の左右方向および前後方向の２方向に食み出してもよいし、半導体パッケージＰＫ２は半導体パッケージＰＫ１の左右方向または前後方向の１方向にのみ食み出してもよい。
【００３３】
また、上述した実施形態では、半導体パッケージＰＫ１として、フリップチップ実装された構造を例にとって説明したが、モールド構造でもよい。また、半導体パッケージＰＫ２は、半導体チップの積層構造以外にも半導体チップの単層構造でもよく、モールド構造以外にもフリップチップ構造でもよい。
図２は、本発明の第２実施形態に係る半導体装置の概略構成を示す断面図である。
【００３４】
図２において、半導体パッケージＰＫ１１にはキャリア基板３１が設けられ、キャリア基板３１の両面にはランド３２ａ、３２ｃがそれぞれ形成されるとともに、キャリア基板３１内には内部配線３２ｂが形成されている。そして、キャリア基板３１上には半導体チップ３３がフリップチップ実装され、半導体チップ３３には、フリップチップ実装するための突出電極３４が設けられている。そして、半導体チップ３３に設けられた突出電極３４は、異方性導電シート３５を介してランド３２ｃ上にＡＣＦ接合されている。また、キャリア基板３１の裏面に設けられたランド３２ａ上には、キャリア基板３１をマザー基板上に実装するための突出電極３６が設けられている。
【００３５】
一方、半導体パッケージＰＫ１２、ＰＫ１３にはキャリア基板４１、５１がそれぞれ設けられている。そして、キャリア基板４１、５１の裏面にはランド４２ａ、５２ａがそれぞれ形成されるとともに、キャリア基板４１、５１の表面にはランド４２ｃ、５２ｃがそれぞれ形成され、キャリア基板４１、５１内には内部配線４２ｂ、５２ｂがそれぞれ形成されている。
【００３６】
そして、キャリア基板４１、５１上には、接着層４４ａ、５４ａをそれぞれ介し半導体チップ４３ａ、５３ａがそれぞれフェースアップ実装され、半導体チップ４３ａ、５３ａは、導電性ワイヤ４５ａ、５５ａをそれぞれ介してランド４２ｃ、５２ｃにそれぞれワイヤボンド接続されている。さらに、半導体チップ４３ａ、５３ａ上には、導電性ワイヤ４５ａ、５５ａを避けるようにして、半導体チップ４３ｂ、５３ｂがそれぞれフェースアップ実装され、半導体チップ４３ｂ、５３ｂは、接着層４４ｂ、５４ｂをそれぞれ介して半導体チップ４３ａ、５３ａ上にそれぞれ固定されるとともに、導電性ワイヤ４５ｂ、５５ｂをそれぞれ介してランド４２ｃ、５２ｃにそれぞれワイヤボンド接続されている。さらに、半導体チップ４３ｂ、５３ｂ上には、導電性ワイヤ４５ｂ、５５ｂを避けるようにして、半導体チップ４３ｃ、５３ｃがそれぞれフェースアップ実装され、半導体チップ４３ｃ、５３ｃは、接着層４４ｃ、５４ｃをそれぞれ介して半導体チップ４３ｂ、５３ｂ上にそれぞれ固定されるとともに、導電性ワイヤ４５ｃ、５５ｃをそれぞれ介してランド４２ｃ、５２ｃにそれぞれワイヤボンド接続されている。
【００３７】
また、半導体チップ４３ａ〜４３ｃ、５３ａ〜５３ｃの実装面側のキャリア基板４１、５１の一面全体に封止樹脂４７、５７がそれぞれ設けられ、この封止樹脂４７、５７により半導体チップ４３ａ〜４３ｃ、５３ａ〜５３ｃがそれぞれ封止されている。なお、封止樹脂４７、５７で半導体チップ４３ａ〜４３ｃ、５３ａ〜５３ｃをそれぞれ封止する場合、例えば、エポキシ樹脂などの熱硬化性樹脂を用いたモールド成形などにより行うことができる。
【００３８】
また、キャリア基板４１、５１の裏面にそれぞれ設けられたランド４２ａ、５２ａ上には、キャリア基板４１、５１が半導体チップ３３上にそれぞれ保持されるようにして、キャリア基板４１、５１をキャリア基板３１上にそれぞれ実装するための突出電極４６、５６がそれぞれ設けられている。
そして、キャリア基板３１上に設けられたランド３２ｃに突出電極４６、５６をそれぞれ接合させることにより、キャリア基板４１、５１の端部がそれぞれ半導体チップ３３上に配置されるようにして、キャリア基板４１、５１をキャリア基板３１上にそれぞれ実装することができる。
【００３９】
ここで、キャリア基板４１、５１をキャリア基板３１上に実装する場合、キャリア基板４１、５１の少なくとも一端が横方向に食み出すように、キャリア基板４１、５１をキャリア基板３１上に配置することができる。
これにより、半導体パッケージＰＫ１１のサイズを増大させることなく、半導体パッケージＰＫ１１上に複数の半導体パッケージＰＫ１２、ＰＫ１３を並べて配置することが可能となる。このため、チップサイズや種類が異なる場合においても、高さの増大を抑制しつつ、半導体パッケージＰＫ１１上に実装されるチップ数を増加させることが可能となり、様々の機能を実現することを可能としつつ、半導体チップ３３、４３ａ〜４３ｃ、５３ａ〜５３ｃの実装時の省スペース化を図ることが可能となる。
【００４０】
なお、上述した実施形態では、２個の半導体パッケージＰＫ１２、ＰＫ１３を半導体パッケージＰＫ１１上に実装する方法について説明したが、３個以上の半導体パッケージを半導体パッケージＰＫ１１上に実装するようにしてもよい。また、種類またはサイズの異なる複数の半導体パッケージを半導体パッケージＰＫ１１上に実装するようにしてもよい。
【００４１】
図３は、本発明の第３実施形態に係る半導体装置の突出電極の配置方法を示す平面図である。
図３において、キャリア基板６２、６４には、突出電極６３、６５がそれぞれコ字状に配置され、キャリア基板６２、６４の少なくとも１辺に沿って、突出電極６３、６５の未配置領域がそれぞれ設けられている。
【００４２】
そして、突出電極６３、６５の未配置領域が半導体チップ６１上に重なるようにして、キャリア基板６２、６４に設けられた突出電極６３、６５が、半導体チップ６１が搭載された下層基板上に接合されている。これにより、キャリア基板６２、６４の端部が半導体チップ６１上に配置されるようにして、キャリア基板６２、６４を実装した場合においても、キャリア基板６２、６４の安定性を維持することが可能となり、製造工程の煩雑化を抑制しつつ、半導体チップの実装時の省スペース化を図ることが可能となる。
【００４３】
図４は、本発明の第４実施形態に係る半導体装置の概略構成を示す断面図である。
図４において、半導体パッケージＰＫ２１にはキャリア基板７１が設けられ、キャリア基板７１の両面にはランド７２ａ、７２ｃがそれぞれ形成されるとともに、キャリア基板７１内には内部配線７２ｂが形成されている。そして、キャリア基板７１上には半導体チップ７３がフリップチップ実装され、半導体チップ７３には、フリップチップ実装するための突出電極７４が設けられている。そして、半導体チップ７３に設けられた突出電極７４は、異方性導電シート７５を介してランド７２ｃ上にＡＣＦ接合されている。また、キャリア基板７１の裏面に設けられたランド７２ａ上には、キャリア基板７１をマザー基板上に実装するための突出電極７６が設けられている。
【００４４】
一方、半導体パッケージＰＫ２２、ＰＫ２３には半導体チップ８１、９１がそれぞれ設けられ、各半導体チップ８１、９１には、電極パッド８２、９２がそれぞれ設けられるとともに、各電極パッド８２、９２がそれぞれ露出するようにして、絶縁膜８３、９３がそれぞれ設けられている。そして、各半導体チップ８１、９１上には、各電極パッド８２、９２がそれぞれ露出するようにして応力緩和層８４、９５がそれぞれ形成され、各電極パッド８２、９２上には、応力緩和層８４、９５上にそれぞれ延伸された再配置配線８５、９５がそれぞれ形成されている。そして、各再配置配線８５、９５上にはソルダレジスト膜８６、９６がそれぞれ形成され、各ソルダレジスト膜８６、９６には、各応力緩和層８４、９５上において再配置配線８５、９５をそれぞれ露出させる開口部８７、９７がそれぞれ形成されている。そして、各開口部８７、９７を介してそれぞれ露出された再配置配線８５、９５上には、半導体チップ８１、９１の端部が半導体チップ７３上にそれぞれ保持されるようにして、各半導体チップ８１、９１をキャリア基板７１上にそれぞれフェースダウン実装するための突出電極８８、９８がそれぞれ設けられている。
【００４５】
ここで、突出電極８８、９８は、半導体チップ７３の搭載領域を避けるようにして配置することができ、例えば、突出電極８８、９８をコ字状にそれぞれ配列することができる。そして、キャリア基板７１上に設けられたランド７２ｃ上に突出電極８８、９８がそれぞれ接合され、半導体チップ８１、９１の端部が半導体チップ７３上にそれぞれ配置されるようにして、半導体パッケージＰＫ２２、ＰＫ２３が半導体パッケージＰＫ２１上にそれぞれ実装されている。
【００４６】
ここで、半導体チップ８１、９１をキャリア基板７１上に実装する場合、半導体チップ８１、９１の少なくとも一端が横方向に食み出すように、半導体チップ８１、９１をキャリア基板７１上に配置することができる。
これにより、半導体チップ７３がフリップチップ実装されたキャリア基板７１上に、複数のＷ−ＣＳＰ（ウエハレベル−チップサイズパッケージ）を並べて配置することができ、キャリア基板７１のサイズの増大を抑制しつつ、キャリア基板７１上に実装可能なチップ数を増加させることが可能となるとともに、半導体チップ７３上に半導体チップ８１、９１が配置された場合においても、半導体チップ７３と半導体チップ８１、９１との間にキャリア基板を介在させる必要がなくなる。このため、複数の半導体チップ７３、８１、９１をキャリア基板７１上に実装する場合においても、高さの増大を抑制しつつ、キャリア基板７１の実装面積の増加を抑制することが可能となり、半導体チップ７３、８１、９１の実装時の省スペース化を図ることが可能となる。
【００４７】
なお、突出電極７４、８８、９８としては、半田ボールの他、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプなどを用いることができる。また、上述した実施形態では、２個の半導体チップ８１、９１を半導体パッケージＰＫ２１上に実装する方法について説明したが、３個以上の半導体チップを半導体パッケージＰＫ２１上に実装するようにしてもよい。また、機能またはサイズの異なる複数の半導体チップを半導体パッケージＰＫ２１上に実装するようにしてもよい。
【００４８】
また、上述した実施形態では、半導体パッケージＰＫ２２、ＰＫ２３としてウエハレベル−チップサイズパッケージを例にとって説明したが、ウエハレベル−チップサイズパッケージ以外にも、例えば、Ｔ−ＣＳＰ（テープハレベル−チップサイズパッケージ）などのその他のチップサイズパッケージまたはＢＧＡ（ボールグリッドアレイ）などでもよい。
【００４９】
図５は、本発明の第５実施形態に係る半導体装置の概略構成を示す断面図である。
図５において、半導体パッケージＰＫ３１にはキャリア基板１０１が設けられ、キャリア基板１０１の両面にはランド１０２ａ、１０２ｃがそれぞれ形成されるとともに、キャリア基板１０１内には内部配線１０２ｂが形成されている。そして、キャリア基板１０１上には半導体チップ１０３がフリップチップ実装され、半導体チップ１０３には、フリップチップ実装するための突出電極１０４が設けられている。そして、半導体チップ１０３に設けられた突出電極１０４は、異方性導電フィルム１０５を介してランド１０２ｃ上にＡＣＦ接合されている。また、キャリア基板１０１の裏面に設けられたランド１０２ａ上には、キャリア基板１０１をマザー基板上に実装するための突出電極１０６が設けられている。
【００５０】
一方、半導体チップ１１１、１２１には、半導体チップ１１１、１２１をそれぞれフリップチップ実装するための突出電極１１２、１２２がそれぞれ設けられている。ここで、突出電極１１２、１２２は、半導体チップ１１１、１２１の片側にそれぞれ寄せて配置することができ、例えば、突出電極１１２、１２２をＬ字状またはコ字状にそれぞれ配置することができる。そして、半導体チップ１１１、１２１にそれぞれ設けられた突出電極１１２、１２２は、異方性導電フィルム１１３、１２３をそれぞれ介してランド１０２ｃ上にそれぞれＡＣＦ接合されている。
【００５１】
ここで、半導体チップ１１１、１２１をキャリア基板１０１上に実装する場合、半導体チップ１１１、１２１の少なくとも一端が横方向に食み出すように、半導体チップ１１１、１２１をキャリア基板１０１上に配置することができる。
これにより、半導体チップ１０３がフリップチップ実装されたキャリア基板１０１上に、複数の半導体チップ１１１、１２１を並べて配置することができ、キャリア基板１０１のサイズの増大を抑制しつつ、キャリア基板１０１上に実装可能なチップ数を増加させることが可能となるとともに、キャリア基板１０１上に半導体チップ１１１、１２１を実装する場合においても、半導体チップ１０３と半導体チップ１１１、１２１との間にキャリア基板を介在させる必要がなくなる。このため、複数の半導体チップ１０３、１１１、１２１をキャリア基板１０１上に実装する場合においても、高さの増大を抑制しつつ、キャリア基板１０１の実装面積の増加を抑制することが可能となり、半導体チップ１０３、１１１、１２１の実装時の省スペース化を図ることが可能となる。
【００５２】
なお、突出電極１０４、１１２、１２２としては、半田ボールの他、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプなどを用いることができる。また、上述した実施形態では、３個の半導体チップ１０３、１１１、１２１をキャリア基板１０１上に実装する方法について説明したが、３個以上の半導体チップをキャリア基板１０１上に実装するようにしてもよい。また、機能またはサイズの異なる複数の半導体チップをキャリア基板１０１上に実装するようにしてもよい。
【００５３】
また、上述した実施形態では、ＡＣＦ接合により半導体チップ１０３、１１１、１２１をキャリア基板１０１上に実装する方法について説明したが、例えば、ＮＣＦ接合、ＡＣＰ接合、ＮＣＰ接合などのその他の圧接接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。キャリア基板１０１から半導体チップが食み出すようにしてキャリア基板１０１上に半導体チップをフェースアップ実装し、フェースアップ実装された半導体チップをワイヤボンド接続するようにしてもよい。
【００５４】
図６は、本発明の第６実施形態に係る半導体装置の突出電極の配置方法を示す平面図である。
図６において、半導体チップ２１１、２２１、２３１、２４１には、突出電極２１２、２２２、２３２、２４２がそれぞれＬ字状に配置され、突出電極２１２、２２２、２３２、２４２が半導体チップ２１１、２２１、２３１、２４１の片側にそれぞれ寄せて配置されている。また、キャリア基板２０１上には、半導体チップ２０２がフェースダウン実装されている。
【００５５】
そして、半導体チップ２１１、２２１、２３１、２４１にそれぞれ設けられた突出電極２１２、２２２、２３２、２４２がキャリア基板２０１上にそれぞれ接合されることで、半導体チップ２１１、２２１、２３１、２４１がキャリア基板２０１からそれぞれ食み出すようにして、半導体チップ２１１、２２１、２３１、２４１がキャリア基板２０１上にそれぞれ実装されている。
【００５６】
これにより、半導体チップ２１１、２２１、２３１、２４１がキャリア基板２０１からそれぞれ食み出すようにして、半導体チップ２１１、２２１、２３１、２４１をキャリア基板２０１上にそれぞれ実装した場合においても、半導体チップ２１１、２２１、２３１、２４１の安定性をそれぞれ維持することが可能となり、製造工程の煩雑化を抑制しつつ、半導体チップ２０１、２１１、２２１、２３１、２４１の実装時の省スペース化を図ることが可能となる。
【００５７】
図７は、本発明の第７実施形態に係る半導体装置の概略構成を示す断面図である。
図７において、半導体パッケージＰＫ４１にはキャリア基板３０１が設けられ、キャリア基板３０１の両面にはランド３０２ａ、３０２ｃがそれぞれ形成されるとともに、キャリア基板３０１内には内部配線３０２ｂが形成されている。そして、キャリア基板３０１上には半導体チップ３０３がフリップチップ実装され、半導体チップ３０３には、フリップチップ実装するための突出電極３０４が設けられている。そして、半導体チップ３０３に設けられた突出電極３０４は、異方性導電フィルム３０５を介してランド３０２ｃ上にＡＣＦ接合されている。また、キャリア基板３０１の裏面に設けられたランド３０２ａ上には、キャリア基板３０１をマザー基板上に実装するための突出電極３０６が設けられている。
【００５８】
一方、半導体チップ３１１ａ〜３１１ｃには、電極パッド３１２ａ〜３１２ｃがそれぞれ設けられるとともに、各電極パッド３１２ａ〜３１２ｃが露出するようにして、絶縁膜３１３ａ〜３１３ｃがそれぞれ設けられている。そして、半導体チップ３１１ａ〜３１１ｃには、例えば、各電極パッド３１２ａ〜３１２ｃの位置に対応して、貫通孔３１４ａ〜３１４ｃがそれぞれ形成され、貫通孔３１４ａ〜３１４ｃ内には、絶縁膜３１５ａ〜３１５ｃおよび導電膜３１６ａ〜３１６ｃをそれぞれ介して、貫通電極３１７ａ〜３１７ｃがそれぞれ形成されている。そして、貫通電極３１７ａ〜３１７ｃが形成された半導体チップ３１１ａ〜３１１ｃは、貫通電極３１７ａ〜３１７ｃをそれぞれ介して積層されている。
【００５９】
また、半導体チップ３１１ａに形成された貫通電極３１７ａには、半導体チップ３１１ａ〜３１１ｃの積層構造をマザー基板上に実装するための突出電極３１９が設けられている。そして、半導体チップ３１１ｃに形成された貫通電極３１７ｃ上には、キャリア基板３０１が半導体チップ３１１ｃ上に保持されるようにして、突出電極３０６が接合されている。
【００６０】
ここで、キャリア基板３０１を半導体チップ３１１ｃ上に実装する場合、キャリア基板３０１の少なくとも一端が横方向に食み出すように、キャリア基板３０１を半導体チップ３１１ｃ上に配置することができる。
これにより、半導体チップ３１１ａ〜３１１ｃよりもサイズの大きなキャリア基板３０１を半導体チップ３１１ｃ上に直接積層することが可能となる。このため、高さの増大を抑制しつつ、サイズまたは種類の異なる半導体チップ３０３を半導体チップ３１１ａ〜３１１ｃ上に積層することが可能となるとともに、半導体チップ３１１ａ〜３１１ｃの実装時の実装面積の増加を抑制することが可能となり、サイズまたは種類の異なる複数の半導体チップ３０１、３１１ａ〜３１１ｃを実装する際の省スペース化を図ることが可能となる。
【００６１】
なお、キャリア基板３０１を半導体チップ３１１ｃ上に実装する場合、例えば、ＡＣＦ接合、ＮＣＦ接合、ＡＣＰ接合、ＮＣＰ接合などの圧接接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、突出電極３０４、３０６、３１９としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。また、上述した実施形態では、半導体チップ３１１ａ〜３１１ｃの３層構造上にキャリア基板３０１上に実装する方法について説明したが、キャリア基板３０１が実装される半導体チップは、１層、２層または４層以上であってもよい。
【００６２】
また、上述した実施形態では、半導体チップまたは半導体パッケージを実装する方法を例にとって説明したが、本発明は、必ずしも半導体チップまたは半導体パッケージを実装する方法に限定されることなく、例えば、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などを実装するようにしてもよい。
【００６３】
また、上述した半導体装置は、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ  Ｄｉｓｃ）プレーヤなどの電子機器に適用することができ、電子機器の機能性の向上を可能としつつ、電子機器の小型・軽量化を図ることが可能となる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の概略構成を示す断面図である。
【図２】第２実施形態に係る突出電極の配置方法を示す平面図である。
【図３】第３実施形態に係る半導体装置の概略構成を示す断面図である。
【図４】第４実施形態に係る半導体装置の概略構成を示す断面図である。
【図５】第５実施形態に係る半導体装置の概略構成を示す断面図である。
【図６】第６実施形態に係る突出電極の配置方法を示す平面図である。
【図７】第７実施形態に係る半導体装置の概略構成を示す断面図である。
【符号の説明】
１１、２１、３１、４１、５１、６２、６４、７１、１０１、２０１、３０１キャリア基板、１２ａ、１２ｃ、２２ａ、２２ｃ、３２ａ、３２ｃ、４２ａ、４２ｃ、５２ａ、５２ｃ、７２ａ、７２ｃ、１０２ａ、１０２ｃ、３０２ａ、３０２ｃ  ランド、１２ｂ、２２ｂ、３２ｂ、４２ｂ、５２ｂ、７２ｂ、１０２ｂ、３０２ｂ  内部配線、１３、２３ａ、２３ｂ、２３ｃ、２３ｄ、３３、４３ａ〜４３ｃ、５３ａ〜５３ｃ、６１、７３、８１、９１、１０３、１１１、１２１２０２、２１１、２２１、２３１、２４１、３１１ａ〜３１１ｃ、３０３  半導体チップ、１４、１６、２５ａ、２５ｃ、２６、３４、３６、４６、５６、６３、６５、７４、７６、８８、９８、１０４、１０６、１１２、１２２、２１２、２２２、２３２、２４２、３０４、３０６、３１９  突出電極、１５、２４ａ、２４ｃ、３５、７５、１０５、１１３、１２３、３０５、異方性導電フィルム  ２４ｂ、２４ｄ、４４ａ〜４４ｃ、５４ａ〜５４ｃ  接着層、２５ｂ、２５ｄ、４５ａ〜４５ｃ、５５ａ〜５５ｃ  導電性ワイヤ、２７、４７、５７、３１８ａ、３１８ｂ  封止樹脂、８２、９２、３１２ａ〜３１２ｃ  電極パッド、８３、９３、３１３ａ〜３１３ｃ、３１５ａ〜３１５ｃ  絶縁膜、８４、９４  応力緩和層、８５、９５  再配置配線、８６、９６  ソルダレジスト層、８７、９７  開口部、３１４ａ〜３１４ｃ  貫通孔、３１６ａ〜３１６ｃ  導電膜、３１７ａ〜３１７ｃ  貫通電極、ＰＫ１、ＰＫ２、ＰＫ１１、ＰＫ１２、ＰＫ１３、ＰＫ２１、ＰＫ２２、ＰＫ２３、ＰＫ３１、ＰＫ４１  半導体パッケージ
【図１】
2004363126.tif 000003
【図２】
2004363126.tif 000004
【図３】
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【図４】
2004363126.tif 000006
【図５】
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【図６】
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【図７】
2004363126.tif 000009