(57)【要約】【課題】大規模集積回路（ＬＳＩ）開発においてＡＳＩＣにより量産化する前にプロトタイプとして作成される、プリント板に配置した複数のＦＰＧＡ／ＰＬＤの端子間の結線ミスを個別に判定可能とするチェック方法を提供する。【解決手段】機能を実現するためのデータを書込み修正可能である複数個のデバイスを実装したプリント板の前記デバイス間の結線をチェックする方法であって、結線元のデバイスからチェックデータが入力される接続先のデバイスの入力端子を示す、全入力端子の状態を表すデータを、該データにおける論理‘１’または‘０’の存在する位置を表す２進数を有するように圧縮、変換し、前記圧縮、変換されたデータと比較用データを比較し、前記比較の結果を表示して前記結線元のデバイスと結線先のデバイスとの間の結線の良否を判定する。【選択図】  図７
2004151061.tif 000002
【特許請求の範囲】
【請求項１】
機能を実現するためのデータを書込み修正可能である複数個のデバイスを実装したプリント板の前記デバイス間の結線をチェックする方法であって、
結線元のデバイスからチェックデータが入力される接続先のデバイスの入力端子を示す、全入力端子の状態を表すデータを、該データにおける論理‘１’または‘０’の存在する位置を表す２進数を有するように圧縮、変換し、
前記圧縮、変換されたデータと比較用データを比較し、
前記比較の結果を表示して前記結線元のデバイスと結線先のデバイスとの間の結線の良否を判定する
ことを特徴とするデバイス間結線チェック方法。
【請求項２】
請求項１において、
前記圧縮、変換されたデータは、更に前記論理‘１’または‘０’の存在する数を表す２進数を有し、該数を表す２進数の回数分、前記比較用データをメモリから順次読み出し、前記圧縮、変換されたデータと比較を行う
ことを特徴とするデバイス間結線チェック方法。
【請求項３】
請求項１において、
前記全入力端子の状態を表すデータを圧縮、変換する際、論理‘１’または‘０’の存在する数が複数個である場合、それぞれの存在位置を表す２進数を前記論理‘１’または‘０’の存在する数分生成することを特徴とするデバイス間結線チェック方法。
【請求項４】
請求項１において、
前記論理‘１’または‘０’の何れかは、それぞれの存在個数の少ない方を用いることを特徴するデバイス間結線チェック方法。
【請求項５】
機能を実現するためのデータを書込み修正可能の複数個のデバイスを実装したプリント板の前記デバイス間の結線をチェックする方法であって、
前記複数個のデバイス間の結線情報に対応して、チェックデータと対応する比較データを予め生成させ、
結線元のデバイスから入力される前記チェックデータと、読み出される対応する前記予め生成、記憶した比較用データとを比較し、
前記比較の結果を表示して前記結線元のデバイスと結線先のデバイスとの間の結線の良否を判定する
ことを特徴とするデバイス間結線チェック方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デバイス間結線チェック方法に関する。特に、大規模集積回路（ＬＳＩ）として、特定用途機能デバイスであるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を量産化する前に、プロトタイプとして作成される、プリント板に配置した複数のセミカスタムＩＣであり、機能を書込み修正可能のデバイスであるＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）／ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）の端子間の結線をチェックする方法に関する。
【０００２】
【従来の技術】
複数の機能ブロックを有するＬＳＩの開発において、機能変更容易なセミカスタムＩＣであるＦＰＧＡ／ＰＬＤを使用してプロトタイプを作成し、論理デバッグまでを行い、量産時にＡＳＩＣに変換し固定化する開発手順が広く採用されており、増加の一途にある（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特許公開２０００−９０１４２号公報
ここで、一つのＬＳＩで特定の機器に搭載される全てのシステム機能を実現するＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ）の場合には、前記のプロトタイプは、数個から十数個のＦＰＧＡ／ＰＬＤを必要とし、これらＦＰＧＡ／ＰＬＤ間の結線数は千本を超えることがある。
【０００４】
従来、プロトタイプに動作不具合が発生した場合、ＦＰＧＡ／ＰＬＤ間の配線パターンの確認を目視でチェックし、あるいはＦＰＧＡ／ＰＬＤの入出力データのモニタリングで行っていた。
【０００５】
しかし、数個から十数個のＦＰＧＡ／ＰＬＤを搭載するプリント板のデバッグ時において、動作不具合がＦＰＧＡ／ＰＬＤ間の配線パターンに起因するものであるか、ＦＰＧＡ／ＰＬＤ自体の回路の不具合に起因するものであるかの切り分けが非常に困難となっていた。
【０００６】
【発明が解決しようとする課題】
このために、変更が容易なＦＰＧＡ／ＰＬＤを活用したプロトタイプにおけるデバッグの応答時間（ターンアラウンド時間ＴＡＴ：Ｔｕｒｎ−ａｒｏｕｎｄ  Ｔｉｍｅ）の短縮効果を得ることは難しい。
【０００７】
したがって、本発明の目的は、大規模集積回路（ＬＳＩ）開発においてＡＳＩＣにより量産化する前にプロトタイプとして作成される、プリント板に配置した複数のＦＰＧＡ／ＰＬＤの端子間の結線ミスを個別に判定可能とするチェック方法を提供することにある。
【０００８】
より具体的には、本発明の目的は、ＦＰＧＡ／ＰＬＤがプリント（Ｐｔ）板へ実装状態で書き換え可能なデバイスであることに着目し、各ＦＰＧＡ／ＰＬＤに結線チェック専用の回路を書き込み動作させることで、デバッグ開始前にＦＰＧＡ／ＰＬＤ間パターン配線ミスの検出を容易にするＦＰＧＡ／ＰＬＤ間の結線チェック方法を提供することにある。
【０００９】
さらに、本発明の目的は、ＦＰＧＡ／ＰＬＤ端子間がパターン配線のみで接続される、複数のＦＰＧＡ／ＰＬＤで構成されるプリント（Ｐｔ板）でデバッグを行う場合において、ＦＰＧＡ／ＰＬＤ端子間の結線情報を基にチェック回路をプログラム等により生成し、対象となる全ＦＰＧＡ／ＰＬＤに書き込み、ＦＰＧＡ／ＰＬＤ端子間のパターン配線ミスの有無を検出するＦＰＧＡ／ＰＬＤ間の結線チェック方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記の課題を達成するデバイス間結線チェック方法は、第１の態様として、  機能を書込み修正可能のデバイスを複数個実装したプリント板の前記デバイス間の結線をチェックする方法であって、
前記複数個のデバイスの各々にチェックデータを生成させ、
結線元のデバイスから入力される前記チェックデータと比較される比較用データを予め生成し、記憶させ、
前記結線元のデバイスから入力されるチェックデータを結線先のデバイスで受信し、
前記記憶されている比較用データを読み出し前記入力されたチェックデータと比較し、前記比較の結果を表示して前記結線元のデバイスと結線先のデバイスとの間の結線の良否を判定することを特徴とする。
【００１１】
上記の課題を達成するデバイス間結線チェック方法は、第２の態様として、第１の態様において、
結線元のデバイスと結線先のデバイスは、複数の端子で接続され、前記複数の端子のそれぞれに対し、前記比較用データと前記入力されたチェックデータとの比較を行うことを特徴とする。
【００１２】
さらに、上記の課題を達成するデバイス間結線チェック方法は、第３の態様として、第２の態様において、
前記複数の端子のそれぞれに対し、前記比較用データと前記入力されたチェックデータとの比較を行う際、
前記複数の端子ごとに順次に前記比較を行うことを特徴とする。
【００１３】
また、上記の課題を達成するデバイス間結線チェック方法は、第４の態様として、第２の態様において、
前記複数の端子のそれぞれに対し、前記比較用データと前記入力されたチェックデータとの比較を行う際、
前記複数の端子の全てについて、同時に前記入力されたチェックデータのビットごとに比較を行うことを特徴とする。
【００１４】
上記の課題を達成するデバイス間結線チェック方法は、第５の態様として、
機能を実現するためのデータを書込み修正可能である複数個のデバイスを実装したプリント板の前記デバイス間の結線をチェックする方法であって、
結線元のデバイスからチェックデータが入力される接続先のデバイスの入力端子を示す、全入力端子の状態を表すデータを、該データにおける論理‘１’または‘０’の存在する位置を表す２進数を有するように圧縮、変換し、
前記圧縮、変換されたデータと比較用データを比較し、
前記比較の結果を表示して前記結線元のデバイスと結線先のデバイスとの間の結線の良否を判定する
ことを特徴とするデバイス間結線チェック方法。
【００１５】
上記の課題を達成するデバイス間結線チェック方法は、第６の態様として、第５の態様において、
前記圧縮、変換されたデータは、更に前記論理‘１’または‘０’の存在する数を表す２進数を有し、該数を表す２進数の回数分、前記比較用データをメモリから順次読み出し、前記圧縮、変換されたデータと比較を行う
ことを特徴とするデバイス間結線チェック方法。
【００１６】
上記の課題を達成するデバイス間結線チェック方法は、第７の態様として、第５の態様において、
前記全入力端子の状態を表すデータを圧縮、変換する際、論理‘１’または‘０’の存在する数が複数個である場合、それぞれの存在位置を表す２進数を前記論理‘１’または‘０’の存在する数分生成することを特徴とするデバイス間結線チェック方法。
【００１７】
上記の課題を達成するデバイス間結線チェック方法は、第８の態様として、第５の態様において、
前記論理‘１’または‘０’の何れかは、それぞれの存在個数の少ない方を用いることを特徴するデバイス間結線チェック方法。
【００１８】
更に、上記の課題を達成するデバイス間結線チェック方法は、第９の態様として、第５の態様において、
機能を実現するためのデータを書込み修正可能の複数個のデバイスを実装したプリント板の前記デバイス間の結線をチェックする方法であって、
前記複数個のデバイス間の結線情報に対応して、チェックデータと対応する比較データを予め生成させ、
結線元のデバイスから入力される前記チェックデータと、読み出される対応する前記予め生成、記憶した比較用データとを比較し、
前記比較の結果を表示して前記結線元のデバイスと結線先のデバイスとの間の結線の良否を判定する
ことを特徴とするデバイス間結線チェック方法。
【００１９】
また、上記の課題を達成するデバイス間結線チェック方法は、第１０の態様として、第９の態様において、
前記予め生成させるチェックデータと対応する比較データは、前記複数個のデバイスの最大の入出力端子数を基準とするビット数を有し、
前記複数個のデバイスのそれぞれを識別する２進数と、それぞれの端子を識別する２進数の組み合わせで構成されていることを特徴とする。
【００２０】
本発明の特徴は、以下に図面に従い説明される実施の形態例から更に明らかになる。
【００２１】
【発明の実施の形態】
以下に図面に従い、発明の実施の形態例を説明する。
【００２２】
図１は、本発明により形成されるＬＳＩのプロトタイプとなるプリント板に配置した機能を実現するためのデータを書込み修正可能のデバイスである、複数のＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）／ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）の各々に形成されるデバイス間結線のチェック回路部の概念構成図である。各々のＦＰＧＡ／ＰＬＤには、更に任意のシステム機能を担う機能回路部が形成されるが、図示を省略している。
【００２３】
図１において、チェック回路部は、接続線により接続される他のＦＰＧＡ／ＰＬＤの出力端子からのチェックデータの入力を検出し、全端子状態を表すデータ（以降、これをベクターと呼ぶ）を圧縮変換する検出部１、ＦＰＧＡ／ＰＬＤ毎に結線情報を基にチェックデータを生成出力するチェックデータ生成部３及び、比較用データを予め格納するメモリ部２、更に比較用データと検出部１で圧縮変換されたベクターとを比較する比較部４を有して構成される。
【００２４】
なお、上記の全端子状態を表すベクターの圧縮変換及び、比較用データの生成については後に実施例として詳しく説明する。
【００２５】
図１において、チェック回路部内部でスタート信号が検出される（ステップ▲１▼）と、チェックデータは出力端子から接続先の他のＦＰＧＡ／ＰＬＤの入力端子に入力データとして入力される（ステップ▲２▼）。同時にメモリ部２から読み出される比較用データは比較部４へ出力される（ステップ▲３▼）。
【００２６】
一方、入力端子から入力された、接続元の出力端子から出力されたチェックデータは検出部１に入力され（ステップ▲４▼）、そこで何れの入力端子に入力されたかを検出し、その際の全端子状態を表すベクターが圧縮、変換される。変換されたベクターは比較部４へ出力される（ステップ▲５▼）。
【００２７】
したがって、検出部１で変換されたベクターとメモリ部２から出力される比較用データが比較部４で比較され、その比較結果が出力されて（ステップ▲６▼）、相互に接続された、異なるＦＰＧＡ／ＰＬＤの入出力端子間の結線チェックが行われる。
【００２８】
ここで、比較用データを記憶するメモリ部２、チェックデータ生成部３、検出部１及び比較部４の回路規模を削減するため、前記ベクターは、本発明に従い圧縮される。
【００２９】
この検出部１におけるベクターの圧縮方法を、図２のデータ圧縮処理フローを用いて説明する。この圧縮処理はベクターを圧縮データＮに変換することを目的としている。
【００３０】
例えば、本発明に従う圧縮方法を用いると、１０００ビットの入力ベクターを２０ビットの圧縮データに圧縮できる場合がある。
【００３１】
先ず、ベクターにおける‘１’の個数や‘１’の存在する位置を表すために必要な最小ビット長Ｄを求める（処理工程Ｐ１）。最小ビット長Ｄはベクターのビット長Ｃを２進数に変換し、その２進数のビット数とする。
【００３２】
なお、ベクターにおける‘１’の個数や‘１’の存在する位置を表す代わりに、‘０’の個数や‘０’の存在する位置を表すようにしてもよい。以下の実施の形態例における説明においても同様である。‘１’とするか‘０’とするかは、入力ベクターにおける存在数の小さい方を利用することが、圧縮において有利である。
【００３３】
ついで、圧縮処理開始前に、ベクター内の‘１’の個数を表す変数Ａを０、入力ベクターの右から何番目に‘１’が存在するかという位置を表す変数Ｂを１とする（処理工程Ｐ２）。
【００３４】
位置Ｂがベクターのビット長Ｃの範囲内にあるか否かを判断する（処理工程Ｐ３）。範囲内にあれば（処理工程Ｐ３、Ｙｅｓ）、処理工程Ｐ４に進み、範囲内になければ（処理工程Ｐ３、Ｎｏ）全体処理を終了する。
【００３５】
ベクターの位置Ｂにあるビットが‘１’であるかを判断する（処理工程Ｐ４）。‘１’の場合（処理工程Ｐ４、Ｙｅｓ）、処理工程Ｐ５へ、そうでない場合（処理工程Ｐ４、Ｎｏ）は、処理工程Ｐ８へ進む。
【００３６】
Ｂビット目で‘１’が確認されると、‘１’の存在する個数Ａをカウントアップ（Ａ＝Ａ＋１）する（処理工程Ｐ５）。
【００３７】
ついで、個数Ａを２進変換して圧縮データＮの個数を表す部分［Ｄ−１：０］に代入する（処理工程Ｐ６）。更に、位置Ｂを２進変換して圧縮データＮの左に付加する（処理工程Ｐ７）。代入範囲は［Ｄ＊（Ａ＋１）−１：Ｄ＊Ａ］である。
【００３８】
更に、ベクターの位置Ｂをカウントアップして（処理工程Ｐ８）、次のビットを調べるため処理工程Ｐ３へ進む。上記の処理工程Ｐ３〜Ｐ８の処理を、処理工程Ｐ３の条件式が成り立つ間続ける。
【００３９】
図３に、全端子数を３０として、その全端子の状態を表すデータであるベクターを“０００００００００００００００００００００００００００１０１”と考える。図３は、更にこのベクター“０００００００００００００００００００００００００００１０１”を、上記図２の圧縮処理による変換フローを用いてデータＮ＝０００１１００００１０００１０に圧縮した例を示す。
【００４０】
ベクターのビット長Ｃ＝３０ビットを数え、３０を２進数に変換し、表示すると、“１１１１０”となり、２進変換ビット長Ｄ＝５ビットを求める（処理工程Ｐ１）。
【００４１】
‘１’の個数を表す変数Ａ＝０個、位置を表す変数Ｂ＝１ビット目を初期設定する（処理工程Ｐ２）。処理工程Ｐ３で、１（Ｂ）＝＜３０（Ｃ）が成り立っているので、処理工程Ｐ４へ進む（処理工程Ｐ３、Ｙｅｓ）。ベクターの位置（Ｂ＝）１番目は‘１’なので処理工程Ｐ５へ進み（処理工程Ｐ４、Ｙｅｓ）、‘１’が確認されたので個数Ａ＝０＋１＝１個とする（処理工程Ｐ５）。
【００４２】
個数Ａ＝１を００００１に２進変換しＮ［５−１：０］に代入しＮ＝００００１（処理工程Ｐ６）、位置Ｂ＝１を００００１に２進変換しＮ［５＊（１＋１）−１：５＊１］に代入しＮ＝００００１００００１（処理工程Ｐ７）とする。更に、Ｂ＝１であるのでＢ＝１＋１＝２ビット目とし、処理工程Ｐ３へ戻る（処理工程Ｐ８）。
【００４３】
次にベクターの位置（Ｂ＝）２番目は、（Ｂ）＝＜３０（Ｃ）が成り立つので処理工程Ｐ４へ進み（処理工程Ｐ３、Ｙｅｓ）、このベクターのＢ＝２番目は‘０’なので処理工程Ｐ８へ進み（処理工程Ｐ４、Ｎｏ）、Ｂ＝２＋１＝３ビット目として処理工程Ｐ３へ戻る（処理工程Ｐ８）。
【００４４】
以下同様にベクターのビット位置Ｂ＝３、４、…、３０まで繰り返し、位置（Ｂ＝）３１番目の時、処理工程Ｐ３で３１（Ｂ）＝＜３０（Ｃ）が成り立たない（処理工程Ｐ３、Ｎｏ）ので全体処理が終了する。
【００４５】
この過程で、ベクターのビット位置（Ｂ＝）３番目は‘１’なのでＡ＝１＋１＝２個（処理工程Ｐ５）となり、Ａ＝２を０００１０に２進変換しＮ［４：０］に代入（処理工程Ｐ６）、Ｂ＝３を０００１１に２進変換後Ｎ［１４：１０］に代入（処理工程Ｐ７）し、図３に示すように、Ｎ＝０００１１００００１００００１となる。
【００４６】
Ｂ＝３番目以外は‘０’なので処理工程Ｐ４から処理工程Ｐ５，６，７へ進まず、処理工程Ｐ８へ進み、データＮに代入する処理は行われない。最終的に図３に示すようにベクター“０００００００００００００００００００００００００００１０１”は、圧縮データＮ＝０００１１００００１００００１へ圧縮される。
【００４７】
図４に３個のＦＰＧＡ１〜３を有するプロトタイプの構成例を示す。プリント板１００に配置された３個のＦＰＧＡ１〜３は、それぞれ対応する所望のシステムの機能部分を有しているが、本発明に直接関係しないために図示省略されている。以下の実施例説明においても同様である。
【００４８】
一方、本発明の特徴として、ＦＰＧＡ１〜３ともに同じ構成である、チェック回路部としてチェック部１０とチェックデータジェネレータ部２０を有している。
【００４９】
チェック部１０は、図１に示したチェック回路における検出部１、比較用データのメモリ部２及び、比較部３を有している。チェックデータジェネレータ部２０は、予め生成されたチェックデータを格納し、出力する回路である。
【００５０】
プリント板１００に配置された３個のＦＰＧＡ１〜３は、所定の端子間が所望の結線で接続されている。
【００５１】
次に、ＦＰＧＡ１、ＦＰＧＡ２、ＦＰＧＡ３を含むＴＯＰ階層（以降、コア：ＣＯＲＥ）の例を用いて、ＣＯＲＥ内部にある各ＦＰＧＡの入出力端子間の結線チェックの流れを説明する。
【００５２】
本発明に従うチェック方法の形態として１端子ずつチェックする方法（パターンＡ）と同時に全端子をチェックする方法（パターンＢ）がある。何れの方法においても、結線チェックを行うチェック回路部はチェック部１０とチェックデータジェネレータ部２０で構成される。
【００５３】
ここで、図４のＦＰＧＡ１のチェックデータジェネレータ部２０とＦＰＧＡ２のチェック部１０を結ぶ結線のチェックを例にして、パターンＡとパターンＢのチェック方法について、以下に説明する。
［パターンＡ］
図５にチェック回路部の構成例を示す。チェック回路部は、チェックデータジェネレータ部２０とチェック部１０を有する。チェックデータジェネレータ部２０は、ＦＰＧＡの全出力端子へ決められた時間毎に１端子ずつパターンを出力するチェックデータ生成部３を有する。
【００５４】
チェック部１０における検出部１は、結線元のＦＰＧＡ（ＦＰＧＡ１または２）のチェックデータ生成部３が出力するパターンが結線先のＦＰＧＡ（ＦＰＧＡ２または１）の何れの入力端子に入力されたかを検出し、この入力端子の位置を示すデータから比較用データ読み出し信号と位置データを生成する。したがって、この構成例では、検出部１を便宜上位置検出部１と呼ぶ。
【００５５】
さらに、位置検出部１からメモリ部２に比較用データ読み出し信号を送り、位置データを比較部４へ出力する。メモリ部２は、あらかじめ設計データであるＦＰＧＡ間の結線関係から生成された比較用データを記憶し、比較用データ読み出し信号に基づくアドレスを生成し、アドレスに対応した比較用データを比較部４へ出力する。比較部４は、位置検出部１が出力する位置データとメモリ部２が出力する比較用データを比較する。
【００５６】
次に、結線チェックフローを図６、図７を用いて説明する。図６において、チェックデータジェネレータ部２０ではチェックデータ生成部３で１出力端子ずつ順にチェックパターンを出力し（処理工程Ｐ１０）、全端子にチェックパターンを出力するまで処理を続ける（処理工程Ｐ１１）。
【００５７】
図７のフローにおいて、チェック部１０では位置検出部１で入力端子から入力されたチェックパターンを検出して位置を示すデータを生成し、この位置を示すデータから図２に示した方法を用いて個数を表すデータを生成する（処理工程Ｐ１２）。
【００５８】
個数を表すデータから比較用データ読み出し信号を生成し、データ読み出し信号をメモリ部２へ送り（処理工程Ｐ１３）、位置データを比較部４へ出力する（処理工程Ｐ１４）。次にメモリ部２で比較用データ読み出し信号を検出するとアドレスを生成し（処理工程Ｐ１５）、アドレスに対応したメモリの比較用データを比較部４へ出力する（処理工程Ｐ１６）。
【００５９】
次に比較部４において、位置検出部１から出力した位置データとメモリ部２から出力した比較用データを比較し（処理工程Ｐ１７）、一致ならば全端子のチェックが終了するまで処理を続け、不一致ならば処理を終了する（処理工程Ｐ１８）。これらの処理は電源投入後直ちに自動で行われる。
【００６０】
次に、図８を用いてＦＰＧＡ１とＦＰＧＡ２と関連してチェック手順を更に説明する。
【００６１】
まずＦＰＧＡ１のチェックデータ生成部３で出力端子を順に選択し、パターンを出力する。図８において、チェックデータ生成部３は、ＯＡ、ＯＢ、ＯＣ、ＯＤ端子から順に同一のパターンを１Ｔ、２Ｔ、３Ｔ、４Ｔのタイミング順序で出力している。
【００６２】
次に出力したパターンを結線先であるＦＰＧＡ２の位置検出部１で検出する。図中のＩＡ、ＩＢ、ＩＣ、ＩＤ端子にそれぞれ▲１▼、▲２▼、▲３▼、▲４▼の位置を示すデータを対応させると、ＩＢ、ＩＤ、ＩＡ、ＩＣ端子から順にパターンを検出するので比較部４へ出力する位置を示すデータは順に▲２▼、▲４▼、▲１▼、▲３▼となる。
【００６３】
さらに、あらかじめ結線情報から生成した比較用データ（比較用データの生成方法については後述する）をメモリ部２に記憶し、位置検出部１から出力される比較用データ読み出し信号に応じてアドレスを生成し、アドレスに対応したメモリ部２の比較用データ▲２▼、▲４▼、▲１▼、▲３▼を順に出力する。比較結果が不一致であれば、ＦＰＧＡ間の結線の誤りを認知することが出来る。
【００６４】
したがって、比較部４で位置検出部１から出力される位置データ▲２▼、▲４▼、▲１▼、▲３▼とメモリ部２から出力される比較用データ▲２▼、▲４▼、▲１▼、▲３▼を順に比較し、その比較結果を出力する。
【００６５】
ここで、図９を用いて比較用のデータ生成について説明する。まず結線先のＦＰＧＡ２の入力端子を名前順に並べかえ、位置を示すデータを対応させる。図９Ａ中、ＦＰＧＡ２のＩＡ、ＩＢ、ＩＣ、ＩＤ端子の順に▲１▼、▲２▼、▲３▼、▲４▼の位置を示すデータを対応させている。
【００６６】
次に図９Ｂに示すように、結線情報を出力端子の名前順に並べかえ、順にパターンを対応させる。図中、ＦＰＧＡ１のＯＡ、ＯＢ、ＯＣ、ＯＤ端子に１Ｔ、２Ｔ、３Ｔ、４Ｔのパターンを対応させている。また出力端子に結線先の入力端子の位置を示すデータを対応させ、対応したデータに順にアドレスをつけ、メモリ部２に記憶する比較用データを生成する。図９Ｂ中のＦＰＧＡ２の比較用データは▲２▼▲４▼▲１▼▲３▼となる。以上のように、チェック前にあらかじめ比較用データを生成する。
【００６７】
図１０に結線チェック運用フローを示す。まず、図９Ｂに示す入出力の結線関係からメモリ部２に記憶させる比較用データを作成する（処理工程Ｐ２０）。次に、チェック回路を構成する位置検出部１、メモリ部２、比較部３、チェックデータ生成部３に必要な結線情報、比較用データを各ＦＰＧＡ個別に作成し、書き込む（処理工程Ｐ２１）。この状態でプリント（Ｐｔ）板１００に電源を投入すると自動でチェックが行われ、比較結果の出力をＰｔ板上の図示しない表示器の専用回路等によりＦＰＧＡ間の結線の良否を確認することが出来る。
［パターンＢ］
次に、本発明に従うチェック方法の形態として同時に全端子をチェックする方法（パターンＢ）について説明する。
【００６８】
図１１に実施例構成を示す。チェック回路は、チェックデータジェネレータ部２０とチェック部１０を有する。チェックデータジェネレータ部２０のチェックデータ生成部３は、メモリ部２のアドレスを生成し、あらかじめ設計データであるＦＰＧＡ間の結線関係から生成されたチェック用データをメモリ部２に記憶させ、生成したアドレスに対応したメモリ部２のチェック用データを全出力端子へ同時に出力する。
【００６９】
チェック部１０における検出部１は、全入力端子に入力されたチェック用データを圧縮し、先に接笑みした図２の方法により圧縮したチェックデータを比較部４へ出力する。ここでは、検出部１をデータ検出部と呼ぶ。
【００７０】
メモリ部２は、記憶されている、設計データであるＦＰＧＡ間の結線関係から生成された比較用データを、チェックデータ生成部３により検出されるスタート信号を検出し、チェックデータ生成部３により生成されるアドレスに対応して、比較部４へ出力する。
【００７１】
次にパターンＢのチェック方法の結線チェックフローを図１２を用いて説明する。チェックデータジェネレータ部２０のチェックデータ生成部３でスタート信号を検出すると、全出力端子からチェックデータを出力する。
【００７２】
チェック部１０ではデータ変換部１で入力端子から入力された結線元のＦＰＧＡのチェックデータ生成部３が出力するチェックデータを検出、変換し、比較部４へ出力する（処理工程Ｐ３０）。
【００７３】
メモリ部２でスタート信号を検出すると、アドレスが生成され（処理工程Ｐ３１）、アドレスに対応する比較用データを読み出し、比較部４へ出力する（処理工程Ｐ３２）。次にデータ変換部１から出力したチェックデータとメモリ部２から出力した比較用データを比較し、処理を終了する（処理工程Ｐ３４）。これらの処理は電源投入後直ちに自動で行われる。
【００７４】
次に、図１３を用いてチェック手順を説明する。まずＦＰＧＡ１のチェックデータ生成部３であらかじめ結線情報から生成したチェック用データ（チェック用データの生成方法については後述する）をスタート信号検出と同時に出力する。
【００７５】
図中はＯＡ、ＯＢ、ＯＣ、ＯＤ端子からそれぞれチェック用データ○１１、○１２、○１３、○１４が出力されている。次に出力したチェック用データを結線先であるＦＰＧＡ２のデータ変換部１で検出する。図中はＩＡ、ＩＢ、ＩＣ、ＩＤ端子からそれぞれ○１３、○１１、○１４、○１２が検出され、比較部４へ出力している。さらに、あらかじめ結線情報から生成し記憶されている比較用データ（比較用データの生成方法については後述する）をメモリ部２からスタート信号検出と同時に比較部４へ出力する。
【００７６】
したがって、比較部４でデータ変換部１から出力されるチェック用データ○１３、○１１、○１４、○１２とメモリ部２から出力される比較用データ○１３、○１１、○１４、○１２を同時に比較し、その比較結果を出力する。
【００７７】
次に、図１４を用いてチェック用、比較用のそれぞれのデータ生成方法について説明する。まず結線先のＦＰＧＡ１の出力端子を名前順に並べかえ、順にデータを対応させ、メモリ部２に記憶するチェック用データを生成する。図１４Ａ中、ＦＰＧＡ１のＯＡ、ＯＢ、ＯＣ、ＯＤ端子にそれぞれ○１１、○１２、○１３、○１４のチェック用データを対応させている。
【００７８】
次に結線情報を入力端子の名前順に並べかえ、出力端子のチェック用データを入力端子に対応させ、対応したデータに順にアドレスをつけ、メモリ部２に記憶する比較用データを生成する。図１４Ｂ中、ＦＰＧＡ２のＩＡ、ＩＢ、ＩＣ、ＩＤ端子にそれぞれ○１３、○１１、○１４、○１２の比較用データを対応させている。このように、チェック前にあらかじめチェック用、比較用のデータが生成される。
【００７９】
この実施例における結線チェック運用フローは、図１０に示したと同様であり、まず、図１４に示す入出力の結線関係からメモリ部２に記憶させるチェックデータ、比較用データを生成する（処理工程Ｐ２０）。次に、チェック回路を構成するチェックデータ生成部３、データ変換部１、メモリ部２、比較部４に結線情報、チェックデータ、比較用データを組み込み、各ＦＰＧＡ個別に作成し、書き込む（処理工程Ｐ２１）。
【００８０】
この状態でプリント（Ｐｔ）板１００に電源を投入すると自動でチェックが行われ、比較結果の出力をプリント（Ｐｔ）板１００上の表示器等の専用回路等により確認する（処理工程Ｐ２２）。
【００８１】
以下に、パターンＡ，Ｂの方法の具体的実施例を説明する。
【００８２】
図１５はＦＰＧＡ１、ＦＰＧＡ２、ＦＰＧＡ３を含むプロトタイプのコア部（ＣＯＲＥ）を示している。ＣＯＲＥ内部にある各ＦＰＧＡの入出力端子間の結線がチェックされる。
【００８３】
先ず、パターンＡの方法を用いた実施例を図１０の運用フローに沿って以下に説明する。
【００８４】
まず結線情報からメモリ部２に記憶させる比較用データを生成する（処理工程Ｐ２０）。図１５の結線の実施例に対する比較用データの生成方法について図１６を用いて説明する。
【００８５】
まず結線情報のうち全入力端子をＦＰＧＡ毎に並べかえる。次に各ＦＰＧＡ毎に入力端子を名前順に並べかえ、順にデータを対応させる。図１６Ａに示すように、ＦＰＧＡ１のＩＡ０１端子からＩＡ３０端子に００００１から１１１１０のデータを対応させ、同様にＦＰＧＡ２、ＦＰＧＡ３の各端子にもデータを対応させる。
【００８６】
次に、結線情報のうち出力端子を名前順に並べかえ、並べかえた出力端子に時間を対応させる。図１６Ｂに示すように、ＦＰＧＡ１のＯＡ０１端子からＦＰＧＡ３のＯＣ１０端子に１ｔから５０ｔの時刻を対応させる。
【００８７】
さらにその結線先の入力端子を、図１６Ｃに示すように、ＦＰＧＡ毎に並べかえ、最後にＦＰＧＡ毎に並べかえた各入力端子をあらかじめ対応させたデータに置き換え、各ＦＰＧＡ毎のメモリ部２に記憶する比較用データとしている。
【００８８】
次に図１５に示す結線の実施例に対するチェック回路の実施例を説明する。
【００８９】
図１７は、ＦＰＧＡのチェック回路部の詳細構成例であり、ＦＰＧＡ１〜ＦＰＧＡ３のそれぞれに共通の構成である。図１７において、○付の番号は、以下に説明する動作における処理状態に対応している。
【００９０】
図１８は、ＦＰＧＡ１の各出力端子の時間軸上の出力パターンを、他のクロック等との関係において示すタイムチャートである。さらに、図１９は、図１７に示すチェックデータジェネレータ部２０の状態を説明する図である。
【００９１】
図１７において、チェック部１０の位置検出部１は、入力検出部１−１と、データ変換部１−２を有し、メモリ部２は、アドレス生成部２−１とメモリ２−２を有している。
【００９２】
一方、チェックデータ生成部３は、パターン発生部３−１、カウンタ３−２及びセレクタ３−３を有している。
【００９３】
カウンタ３−２は、図１８のタイムチャートに示すように、スタート信号の検知によりリセットされると（図１８：ａ）、クロック（図１８：ｂ）に従って、０から４までの５周期（０−４）を繰り返しカウントし、  （図１８：ｃ）。同時にカウント１の時にイネーブル信号を出力する（図１８：ｄ）。
【００９４】
パターン発生部３−１は、カウンタ３−２から順次５周期のカウント値を入力し、カウント値に対応して５ビットのパターン“１１１００”をセレクタ３−３に出力する（図１９：▲１▼）。
【００９５】
セレクタ３−３は、イネーブル信号を入力する都度、歩進し、出力端子を順次選択する。従って、図１８、図１９に示すようにＦＰＧＡ１の出力端子ＯＡ０１〜ＯＡ２０に時間“ｔ”づつずれて、５ビットの共通のパターン“１１１００”が出力される。
【００９６】
図２０、図２１、図２２は、それぞれ図１８のタイムチャートの時間軸上の時刻０〜１ｔ、１ｔ〜２ｔ及び、２ｔ〜３ｔにおけるチェック部１０の状態を示す図である。
【００９７】
図２０は、時刻０〜１ｔの区間のＦＰＧＡ２のチェック部１０の状態を示し、ＦＰＧＡ１の一番目の出力端子ＯＡ０１から出力されるパターン１１１００は、ＦＡＧＡ２の二番目の入力端子ＩＢ０２に入力される。従って、ＦＡＧＡ２の位置検出部１のデータ検出部１−１は、パターン１１１００を内部に保持していて、入力端子から入力される信号がパターン１１１００と一致するかを検知する。一致すると検知される場合は、イネーブル信号を出力する（図１７：▲３▼）。
【００９８】
出力された、イネーブル信号を順に組み合わせて、ＦＡＧＡ２の３０個の全入力端子の状態を表すベクターとして、“００００００００００００００００００００００００００００１０”をデータ変換部１−２へ出力する。
【００９９】
データ変換部１−２では、図２で説明したデータ圧縮方法を用いて上記ベクターを信号の個数を表すデータ“００００１”と信号の位置を表す位置データ“０００１０”に圧縮する（図１７、図２０：▲４▼）。個数を表すデータ“００００１”から該当のデータ読み出し信号を生成し、メモリ部２のアドレス生成部２−１へ送り、信号の位置を表す位置データ“０００１０”を比較部４に出力する。
【０１００】
アドレス生成部２−１ではデータ変換部１−２から入力されるデータ読み出し信号を検出する毎にアドレスをカウントアップし、メモリ２−２へ出力する（図１７、図２０：▲５▼）。
【０１０１】
メモリ２−２は、アドレス生成部２−１から入力される第１番目のアドレス位置に記憶された比較用データ“０００１０”を比較部４へ出力する。比較部４では、データ変換部１−２から入力される信号の位置を表す位置データとメモリ２−２から入力される比較用データを比較し、その比較結果を出力する（図１７、図２０：▲６▼）。一致ならば‘１’を、不一致ならば‘０’を出力する。
【０１０２】
図２１は時刻１ｔから２ｔの区間のＦＰＧＡ３のチェック部１０の状態を示している。時刻１ｔから２ｔの区間では、ＩＣ０１とＩＣ０３の入力端子に同時に、ＦＰＧＡ１の一番目の出力端子ＯＡ０１からの出力が入力される（図１５、図１９、図２１：▲３▼）。
【０１０３】
ＦＰＧＡ３の入力データ検出部１−１において、入力端子ＩＣ０１、ＩＣ０の入力パターンと保持しているパターン“００１１１”が一致したので、イネーブル信号をそれぞれ出力し、出力されたイネーブル信号を順に組み合わせた全入力端子の状態を表すベクター“０００００００００００００００００００００００００００１０１”をデータ変換部１−２へ出力する（図２１：▲４▼）。
【０１０４】
データ変換部１−２において、かかる“０００００００００００００００００００００００００００１０１”のパターンデータを図２に示したデータ圧縮方法を用いて信号の個数２を表す個数データ０００１０と、２個の信号の位置を表す位置データ００００１、０００１１に変換する。
【０１０５】
前者の個数データ０００１０から、その個数分、ここでは２つのデータ読み出し信号を生成し、アドレス生成部２−１へ送る（図２１：▲５▼）。後者の位置データ００００１、０００１１を比較部４へ出力する。
【０１０６】
ここで、アドレス生成部１−１では、データ読み出し信号が２つなのでアドレスを２度カウントアップし、その都度メモリ２−２にアクセスし、アドレスに対応するメモリ２−２の位置から比較用データ００００１、０００１１の順で比較部４へ出力する。
【０１０７】
従って、位置データ００００１、０００１１と比較用データ００００１、０００１１を順に比較し、それぞれ一致する時、‘１’、‘１’が順に出力される。
【０１０８】
次に、図１８の時刻２ｔから３ｔの区間でＦＰＧＡ１のＯＡ０３端子からパターン“００１１１”を出力すると、ＦＰＧＡ１のＯＡ０３端子の結線先であるＦＰＧＡ２のＩＢ０３入力端子に入力される。かかる場合のＦＰＧＡ２のチェック部１０の状態を図２２により考察する。
【０１０９】
図２２において、時間２ｔから３ｔ区間のＦＰＧＡ２のチェック部１０の状態は、アドレス生成部２−１でアドレスがカウントアップし、メモリ２−２の二番目のアドレス位置にある比較データ０００１１が比較部４に出力される以外は図２０で説明したと同様である。
【０１１０】
次に、パターンＢの方法を用いた実施例を説明する。運用方法は、他の実施例と同様に図１０のフローに沿って行われる。
【０１１１】
まず結線情報からメモリに記憶させるチェック用データ、比較用データを生成する（処理工程Ｐ２０）。
【０１１２】
その生成方法について図２３、図２４を用いて説明する。まず結線情報に基づき、出力端子をＦＰＧＡ毎に並べかえ、次に各ＦＰＧＡ毎に入力端子を名前順に並べかえ、順にチェック用データを対応させる。図２３に示すようにＦＰＧＡ１のＯＡ０１端子からＯＡ２０端子に０１００００１から０１１０１００のチェック用データを対応させ、同様にＦＰＧＡ２、ＦＰＧＡ３の各端子にもチェック用データを対応させる。
【０１１３】
なお、上記の７ビットのチェック用データは、実施例として、上位の２ビットでＦＰＧＡを特定し、それに続く５ビットは、ＦＰＧＡの入力側又は、出力側の最大の端子数（例えば、３０）に対応するように構成されている。
【０１１４】
次に結線情報に基づき、入力端子をＦＰＧＡ毎に並べかえ、各ＦＰＧＡ毎に入力端子を名前順に並べかえ、結線元の出力端子のチェック用データを入力端子の比較用データとして対応させる。
【０１１５】
さらに、図２４に示すようにＦＰＧＡ１のＩＡ０１端子の結線元であるＦＰＧＡ２のＯＢ０２端子の図２３に示すチェック用データ１０００００１をＦＰＧＡ１のＩＡ０１端子の比較用データとして対応させ、以降の端子も同様に比較用データを対応させる。
【０１１６】
図２５は、図２３、図２４のチェック用データ及び比較用データを用いるＦＰＧＡのチェック回路部の詳細構成例であり、ＦＰＧＡ１〜ＦＰＧＡ３のそれぞれに共通の構成である。図２５において、○付の番号は、以下に説明する動作における処理状態に対応している。
【０１１７】
図２６は図２５に対応するチェックデータ生成部３の動作状態を示す図である。図２５において、チェックデータ生成部３は、アドレス生成部３−１とメモリ３−２を有し、チェックデータ生成部３でスタート信号を検出するとクロックの立ち上がりエッジに応じて０からカウントアップし、アドレスとしてメモリ３−２へ出力する（図２５、図２６：▲１▼）。
【０１１８】
メモリ３−２には、先に図２３で説明したチェック用データが記憶されている。アドレス生成部３−１からのカウント値に従って、チェック用データが出力端ＯＡ０１〜ＯＡ２０に並列に出力される（図２５、図２６：▲２▼）。
【０１１９】
図２７は、図２５のチェック部１０に対応する動作状態を示す図である。
図２５において、メモリ部２は、チェックデータ生成部３と同様に、アドレス生成部２−１とメモリ２−２を有し、アドレス生成部２−１でスタート信号を検出するとクロックの立ち上がりエッジに応じて０からカウントアップし、アドレスとしてメモリ２−２へ出力する（図２５、図２７：▲４▼）。
【０１２０】
さらに、データ検出部１は、各入力端子に入力する信号を検出し、これをそのまま比較部４に送る（図２５、図２７：▲３▼）。一方、メモリ部２のアドレス生成部２−１で、スタート信号から順次、比較用データを読み出し信号を生成する（図２５、図２７：▲４▼）。
【０１２１】
この比較用データを読み出し信号に従って、メモリ２−２から比較データを読み出し、比較部４に送る（図２５、図２７：▲５▼）。比較部４では従って、データ変換部１からのデータとメモリ２−２からの、比較用データ読み出し信号により読み出された比較用データを比較し、比較結果を出力する機能（図２５、図２７：▲６▼）
比較部４において、データ変換部１から入力されるチェック用データとチェック部１０のメモリ２−２から入力される比較用データを比較し、その比較結果を出力する。一致ならば‘１’を、不一致ならば‘０’を出力する。
【０１２２】
時間ｔ１以降も同様に比較し、比較結果を出力する。同様にＩＢ０２端子、ＩＢ０３端子、…、ＩＢ３０端子から検出されるチェックデータと比較用データを比較し、比較結果が出力される。
【０１２３】
ここで、図２３乃至図２７において、特に、チェック用データと、比較用データに特徴を有している。図２７に示すように、チェック部１０の比較部４において、チェックデータを圧縮せずに、そのまま対応する比較データと比較するようにしている。しかし、この実施例においても、先のパターンＡのチェック部１０と同様に、全入力端子に同時に入力するチェックデータを圧縮、変換して比較するように構成することも可能である。
【０１２４】
（付記１）
機能を書込み修正可能のデバイスを複数個実装したプリント板の前記デバイス間の結線をチェックする方法であって、
前記複数個のデバイスの各々にチェックデータを生成させ、
結線元のデバイスから入力される前記チェックデータと比較される比較用データを予め生成し、記憶させ、
前記結線元のデバイスから入力されるチェックデータを結線先のデバイスで受信し、前記記憶されている比較用データを読み出し前記入力されたチェックデータと比較し、
前記比較の結果を表示して前記結線元のデバイスと結線先のデバイスとの間の結線の良否を判定する
ことを特徴とするデバイス間結線チェック方法。
【０１２５】
（付記２）付記１において、
結線元のデバイスと結線先のデバイスは、複数の端子で接続され、前記複数の端子のそれぞれに対し、前記比較用データと前記入力されたチェックデータとの比較を行うことを特徴とするデバイス間結線チェック方法。
【０１２６】
（付記３）付記２において、
前記複数の端子のそれぞれに対し、前記比較用データと前記入力されたチェックデータとの比較を行う際、
前記複数の端子ごとに順次に前記比較を行うことを特徴とするデバイス間結線チェック方法。
【０１２７】
（付記４）付記２において、
前記複数の端子のそれぞれに対し、前記比較用データと前記入力されたチェックデータとの比較を行う際、
前記複数の端子の全てについて、同時に前記入力されたチェックデータのビットごとに比較を行うことを特徴とするデバイス間結線チェック方法。
【０１２８】
（付記５）
機能を実現するためのデータを書込み修正可能である複数個のデバイスを実装したプリント板の前記デバイス間の結線をチェックする方法であって、
結線元のデバイスからチェックデータが入力される接続先のデバイスの入力端子を示す、全入力端子の状態を表すデータを、該データにおける論理‘１’または‘０’の存在する位置を表す２進数を有するように圧縮、変換し、
前記圧縮、変換されたデータと比較用データを比較し、
前記比較の結果を表示して前記結線元のデバイスと結線先のデバイスとの間の結線の良否を判定する
ことを特徴とするデバイス間結線チェック方法。
【０１２９】
（付記６）付記５において、
前記圧縮、変換されたデータは、更に前記論理‘１’または‘０’の存在する数を表す２進数を有し、該数を表す２進数の回数分、前記比較用データをメモリから順次読み出し、前記圧縮、変換されたデータと比較を行う
ことを特徴とするデバイス間結線チェック方法。
【０１３０】
（付記７）付記５において、
前記全入力端子の状態を表すデータを圧縮、変換する際、論理‘１’または‘０’の存在する数が複数個である場合、それぞれの存在位置を表す２進数を前記論理‘１’または‘０’の存在する数分生成することを特徴とするデバイス間結線チェック方法。
【０１３１】
（付記８）付記６において、
前記論理‘１’または‘０’の何れかは、それぞれの存在個数の少ない方を用いることを特徴するデバイス間結線チェック方法。
【０１３２】
（付記９）
機能を実現するためのデータを書込み修正可能の複数個のデバイスを実装したプリント板の前記デバイス間の結線をチェックする方法であって、
前記複数個のデバイス間の結線情報に対応して、チェックデータと対応する比較データを予め生成させ、
結線元のデバイスから入力される前記チェックデータと、読み出される対応する前記予め生成、記憶した比較用データとを比較し、
前記比較の結果を表示して前記結線元のデバイスと結線先のデバイスとの間の結線の良否を判定する
ことを特徴とするデバイス間結線チェック方法。
【０１３３】
（付記１０）付記９において、
前記予め生成させるチェックデータと対応する比較データは、前記複数個のデバイスの最大の入出力端子数を基準とするビット数を有し、
前記複数個のデバイスのそれぞれを識別する２進数と、それぞれの端子を識別する２進数の組み合わせで構成されていることを特徴とするデバイス間結線チェック方法。
【０１３４】
【発明の効果】
以上、実施の形態例について説明したように、本発明により、ＦＰＧＡ／ＰＬＤがプリント（Ｐｔ）板へ実装状態で書き換え可能なデバイスであるために、各ＦＰＧＡ／ＰＬＤに結線チェック回路を書き込み動作させて、デバッグ開始前にＦＰＧＡ／ＰＬＤ間パターン配線ミスの検出を容易にすることが可能である。これにより、デバイス不良と区別して結線不良を判定することが出来るので、デバック作業の効率と、信頼性を高めることが出来る。
【図面の簡単な説明】
【図１】本発明により複数のＦＰＧＡ／ＰＬＤの各々に形成されるデバイス間結線のチェック回路部の概念構成図である。
【図２】検出部１におけるベクターの圧縮方法示すデータ圧縮処理フロー図である。
【図３】ベクター“０００００００００００００００００００００００００００１０１”を図２の圧縮処理による変換フローを用いてデータＮ＝０００１１００００１０００１０に圧縮した例を示す図である。
【図４】３個のＦＰＧＡ１〜３を有するプロトタイプの構成例を示す。
【図５】パターンＡの方法を用いるチェック回路部の構成例を示す図である。
【図６】チェックデータジェネレータ部２０の処理フロー図である。
【図７】チェック部１０での処理フロー図である。
【図８】ＦＰＧＡ１とＦＰＧＡ２と関連してチェック手順を更に説明する図である。
【図９】比較用のデータ生成方法について説明する図である。
【図１０】結線チェック運用フローを示す図である。
【図１１】パターンＢの方法を用いるチェック回路部の構成例を示す図である。
【図１２】パターンＢのチェック方法の結線チェックフローを示す図である。
【図１３】パターンＢのチェック方法におけるチェック手順を説明する。
【図１４】チェック用、比較用のそれぞれのデータ生成方法について説明する図である。
【図１５】ＦＰＧＡ１、ＦＰＧＡ２、ＦＰＧＡ３を含むプロトタイプのコア部（ＣＯＲＥ）を示す図である。
【図１６】図１５の結線の実施例に対する比較用データの生成方法を説明する図である。
【図１７】ＦＰＧＡのチェック回路部の詳細構成例であり、ＦＰＧＡ１〜ＦＰＧＡ３のそれぞれに共通の構成を占めす図である。
【図１８】ＦＰＧＡ１の各出力端子の時間軸上の出力パターンを、他のクロック等との関係において示すタイムチャートである。
【図１９】図１７に示すチェックデータジェネレータ部２０の状態を説明する図である。
【図２０】図１８のタイムチャートの時間軸上の時刻０〜１ｔ、１ｔ〜２ｔ及び、２ｔ〜３ｔにおけるチェック部１０の状態を示す図である。
【図２１】図１８のタイムチャートの時間軸上の時刻０〜１ｔにおけるチェック部１０の状態を示す図である。
【図２２】図１８のタイムチャートの時間軸上の時刻１ｔ〜２ｔにおけるチェック部１０の状態を示す図である。
【図２３】パターンＢの方法におけるチェック用データを説明する図である。
【図２４】パターンＢの方法における比較用データを説明する図である。
【図２５】パターンＢの方法におけるＦＰＧＡのチェック回路部の詳細構成例である。
【図２６】図２５に対応するチェックデータ生成部３の動作状態を示す図である。
【図２７】図２５のチェック部１０に対応する動作状態を示す図である。
【符号の説明】
１  位置検出部、データ変換部、
２  メモリ部
３  チェックデータ生成部
４  比較部
１０  チェック部
２０  ジェネレータ部
【図１】
2004151061.tif 000003
【図２】
2004151061.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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