(57)【要約】【課題】ＴＥＧ素子の特性に影響がなく、且つ、ダイシング時のダイヤモンドブレード等にかかる負担を低減できるスクライブ領域の形成可能な半導体装置の製造方法を提供する。【解決手段】ダイシング前の状態において、半導体基板上１０１の半導体デバイス領域１０２の周囲に設けられたスクライブ領域１０３上に堆積させたパッシベ−ション膜１１４を、スクライブ領域１０３に設けられたＴＥＧ素子１１７の電極パッド以外のＴＥＧ本体部のみを被覆するように、ＴＥＧ本体部以外のスクライブ領域１０３から除去する。ＴＥＧ本体部は、電極パッド以外の最上層の金属配線１１６を含む。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ダイシング前の状態において、半導体基板上の半導体デバイス領域の周囲に設けられたスクライブ領域上に堆積させたパッシベ−ション膜を、前記スクライブ領域に設けられたＴＥＧ素子の電極パッド以外のＴＥＧ本体部のみを被覆するように、前記ＴＥＧ本体部以外の前記スクライブ領域から除去することを特徴とする半導体装置の製造方法。
【請求項２】
前記ＴＥＧ本体部は、前記電極パッド以外の最上層の金属配線を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板上に形成される層間絶縁膜がシリコン酸化膜であり、前記パッシベ−ション膜がシリコン窒化膜であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、スクライブ領域内に複数のＴＥＧ素子が配置されているスクライブ領域の形成方法に関する。
【０００２】
【従来の技術】
従来、シリコン基板や化合物半導体基板を用いた半導体装置の製造工程において、基板上に多数形成された半導体素子を有する半導体ウエハは、ダイシングの際ダイヤモンドブレード等を用いて、上記多数の半導体素子で構成される半導体デバイス領域の周囲に設けられたスクライブ領域をダイシング（スクライビングとも言う）して、チップ状の半導体デバイスに分割される。従来、このスクライブ領域は基板面が露出する構造をしていたが、製造工程途中でのスクライブ領域と半導体デバイス領域との高低差によるエッチング残り、レジスト膜厚バラツキ等の問題、またスクライブ領域に層間絶縁膜を有した構造の場合に、製造時に必要となるマスクアライメント用のマーク等が複数配置された領域においては当該マークのパターン部直下の層間絶縁膜のサイドエッチによる剥がれの問題が発生していた。
【０００３】
そこで、上記問題点を解決するために、スクライブ領域に層間絶縁膜及びパッシベ−ション膜をスクライブ領域全面に残す構造（従来技術１）と、層間絶縁膜やパッシベーション膜をスクライブ領域の大部分に残す構造ではあるが、スクライブ領域上のパッシベーション膜のうち半導体デバイス領域周囲の端縁部に沿ってスリット溝を設けてこのスリット溝部分のパッシベ−ション膜を除去する方法（従来技術２）と、マスクアライメント用のマーク等のパターンがある領域は半導体デバイス領域周囲の端縁部に沿ってスリット溝を設けてこのスリット溝部分のパッシベ−ション膜を除去すると共にパターンの無い領域のスクライブ領域上のパッシベーション膜の大部分を除去する構造（従来技術３）が、下記の特許文献１に開示されている。以下、図３乃至図５に従って、特許文献１に開示されている従来技術１〜３のスクライブ領域について説明する。
【０００４】
図３（ａ）は、上記従来技術１のスクライブ領域の断面図であり、図３（ｂ）はそのダイシング終了状態の断面図である。図３（ａ）に示すように、半導体基板２０１内に形成された、半導体デバイス領域２０２の周辺に設けられたスクライブ領域２０３に第１層間絶縁膜２０８、第２層間絶縁膜２１１を残すことにより、段差をほぼ無くす配慮がされている。
【０００５】
図４（ａ）及び図４（ｂ）は、上記従来技術２のスクライブ領域の断面図及び平面図である。図４（ａ）に示すように、半導体デバイス領域２０２の周辺に設けられたスクライブ領域２０３に第１層間絶縁膜２０８、第２層間絶縁膜２１１を残すことにより、段差をほぼ無くすのは従来技術１と同様であるが、半導体デバイス領域周囲の端縁部に沿ってスリット溝２１８を設けて、このスリット溝２１８部分のパッシベ−ション膜２１４を除去している。これにより、従来技術１においてダイシング時にパッシベ−ション膜２１４に発生していたクラック２１７（図３（ｂ）参照）がスリット溝２１８により素子内部のパッシベ−ション膜２１４に到達しないよう配慮がされている。
【０００６】
図５は、上記従来技術３のスクライブ領域の断面図である。図５のように半導体デバイス領域２０２の周辺に設けられたスクライブ領域２０３に第１層間絶縁膜２０８、第２層間絶縁膜２１１を残すことにより、段差をほぼ無くすのは従来技術１と同様であるが、スクライブ領域上のパッシベ−ション膜２１４を除去している。これにより、ダイシング時にダイヤモンドブレード等にかかる負担を軽減する配慮がされている。
【０００７】
【特許文献１】
特開平３―７２６５３号公報
【０００８】
【発明が解決しようとする課題】
上記特許文献１に開示された従来技術１〜３を用いたスクライブ領域形成方法では、スクライブ領域にＴＥＧ素子（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ、特性評価用素子）のパターンが多くなると、スクライブ領域上に残存するパッシベ−ション膜の面積も多くなる。スクライブ領域上に残存するパッシベ−ション膜の面積の増加は、ダイシングの際ダイヤモンドブレード等にかかる負担を大きくする。また、スクライブ領域内のＴＥＧ素子のパターン上のパッシベ−ション膜を除去すると、最上層金属配線層の配線がパッシベ−ション膜の除去の際のエッチングの影響を受け、配線抵抗のバラツキが発生する。また、パッシベ−ション膜が無いことにより、ＴＥＧ素子の特性が変化する問題が発生するため、ＴＥＧ素子のパターン上のパッシベ−ション膜は必要である。
【０００９】
本発明は、上記の従来技術における問題点に鑑みてなされたものであり、その目的は、上記問題点を解消し、ＴＥＧ素子の特性に影響がなく、且つ、ダイシング時のダイヤモンドブレード等にかかる負担を低減できるスクライブ領域の形成可能な半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
この目的を達成するための本発明に係る半導体装置の製造方法は、ダイシング前の状態において、半導体基板上の半導体デバイス領域の周囲に設けられたスクライブ領域上に堆積させたパッシベ−ション膜を、前記スクライブ領域に設けられたＴＥＧ素子の電極パッド以外のＴＥＧ本体部のみを被覆するように、前記ＴＥＧ本体部以外の前記スクライブ領域から除去することを特徴とする。更に、本発明に係る半導体装置の製造方法は、前記ＴＥＧ本体部が、前記電極パッド以外の最上層の金属配線を含むことを特徴とする。
【００１１】
上記特徴の半導体装置の製造方法によれば、スクライブ領域上のＴＥＧ素子の特性を変化させることなく、且つ、ダイシング時のダイヤモンドブレード等にかかる負担を低減することが可能なスクライブ領域を形成することができる。
【００１２】
【発明の実施の形態】
本発明に係る半導体装置の製造方法（以下、適宜「本発明方法」という。）の一実施の形態につき、図面に基づいて説明する。
【００１３】
図１（ａ）〜（ｄ）は、本発明方法で製造される半導体装置の断面図である。図１（ａ）は、半導体基板１０１上の半導体デバイス領域１０２の周囲に設けられたスクライブ領域１０３上の当該断面箇所に、ＴＥＧ素子の電極パッド以外のＴＥＧ本体部の一部を構成する最上層金属配線層１１６が存在し、その他のＴＥＧ本体部が存在しない場合を例示している。
【００１４】
半導体デバイス領域１０２は、公知の製法により、半導体基板１０１上に形成されたソース・ドレイン１０５、ゲート絶縁膜１０６、ゲート電極１０７、第１層間絶縁膜１０８、ソース・ドレイン１０５と接触をとるためのコンタクトホール１０９、第１金属配線層１１０、第２層間絶縁膜１１１、第１金属配線層１１０と第２金属配線層１１３間の接触をとるビアホール１１２、第２金属配線層１１３によって形成されている。
【００１５】
スクライブ領域１０３もパッシベーション膜１１４を形成するまでは、従来の製法により形成する。すなわち、スクライブ領域１０３内で不必要なゲート電極１０７と第１金属配線層１１０は、各々のパターニング時に同時にエッチングを行うことにより除去し、第１層間絶縁膜１０８と第２層間絶縁膜１１１を全面に残す。パッシベーション膜１１４を堆積した後、ボンディングパッド１１５を形成する際、最上層金属配線１１６上のパッシベーション膜１１４については、レジストパターンによりエッチング時にエッチングされないように保護し、パッシベーション膜１１４を、最上層金属配線１１６上を被覆するように残す。このようにして、パッシベーション膜１１４をエッチングする際のエッチングの影響による、最上層金属配線１１６の抵抗のバラツキを抑えることができる。ある実験では、配線パターンの全てを覆った時は、パターンの一部の上のパッシベ−ション膜を除去しただけでもバラツキの標準偏差は１桁下がる場合があり、前述の抵抗バラツキの抑制効果は十分に期待される。
【００１６】
図１（ｂ）は、スクライブ領域１０３上の当該断面箇所に、ＴＥＧ素子１１７の電極パッド以外のＴＥＧ本体部の一部を構成するゲート電極１０７と第１金属配線層１１０が存在する場合を例示している。図１（ｂ）に示すように、ＴＥＧ本体部を被覆するようにパッシベーション膜１１４が残され、それ以外のパッシベーション膜１１４がエッチング除去されている。
【００１７】
図１（ｃ）は、スクライブ領域１０３上の当該断面箇所に、最上層金属配線層（第２金属配線層１１３）によるアライメントマーク１１８が存在する場合を例示している。また、図１（ｄ）は、スクライブ領域１０３上の当該断面箇所に、第１金属配線層１１０によるアライメントマーク１１９が存在する場合を例示している。
【００１８】
図１（ｄ）では、第１金属配線層１１０について図示しているが、ゲート電極層１０７によるアライメントマークでも同様である。図１（ｂ）〜（ｄ）において、図１（ａ）と同一部分及び同一箇所には同一の符号を付しており、図１（ａ）と重複する部分についてはその説明を省略する。
【００１９】
尚、図１（ｃ）において、最上層金属配線層によるアライメントマーク１１８上のパッシベーション膜１１４を除去しているが、アライメントマークは通常約４〜７０μｍのパターンで形成されており、それに対しパッシベ−ション膜は、通常約１μｍ弱の膜厚の為、パッシベ−ション膜のエッチング条件を調整することによりアライメントマーク下の層間絶縁膜層のサイドエッチによる剥がれを防ぐことは可能である。
【００２０】
図２は、本発明により形成した半導体装置のスクライブ領域の平面図である。図２において、図１と同一部分及び同一箇所には同一の符号を付している。図２に示すように、ＴＥＧ素子１１７の電極パッド１２１以外のＴＥＧ本体部を被覆するようにパッシベーション膜１１４が存在していることが分かる。
【００２１】
尚、図２中、左側のＴＥＧ本体部と電極パッド１２１を連絡する金属配線は最上層金属配線層１１６を用いているのに対し、右側のＴＥＧ本体部と電極パッド１２１を連絡する金属配線１２０は第１金属配線層１１０を用いている。右側のＴＥＧ本体部は、電極パッド１２１を連絡する金属配線１２０が最上層金属配線１１６ではないので、パッシベーション膜１１４が完全に第１金属配線層１１０を被覆していないが、これにより、パッシベーション膜１１４のエッチング時に第１金属配線層１１０がエッチングされるおそれがないので、配線抵抗に影響を与えることはない。
【００２２】
以上、図２より明らかなように、スクライブ領域１０３内のパッシベーション膜１１４の面積が必要最小限に小さくでき、ダイシング時のダイヤモンドブレード等にかかる負担を低減することができる。
【００２３】
上記実施形態において、第１及び第２層間絶縁膜１０８、１１１はシリコン酸化膜、パッシベーション膜１１４は耐湿性のあるシリコン窒化膜で、夫々形成されている。硬度としては、シリコン窒化膜がシリコン酸化膜より大きい為に、スクライブ領域１０３上のパッシベーション膜１１４の面積を最大限削減することで、ダイヤモンドブレード等にかかる負担を低減することができる。
【００２４】
また、上記実施形態において例示したＴＥＧ素子の構造、パターン、及び、半導体装置の製造に使用する製造プロセスは一例であり、これらに限定されるものではない。
【００２５】
【発明の効果】
以上より、本発明に係る半導体装置の製造方法では、スクライブ領域に複数配置されたＴＥＧ素子上にのみパッシベーション膜を残存させている為、下記のような効果が得られる。
【００２６】
先ず、スクライブ領域に複数配置されたＴＥＧ素子においては、ＴＥＧ素子上にパッシベーション膜が残存しているため、パッシベーション膜のエッチングによる影響を受けることなく、最上層金属配線の抵抗バラツキを防止し、ＴＥＧ素子の特性の劣化または変化を防止できる。
【００２７】
次に、スクライブ領域のダイシングにおいて、ＴＥＧ素子上の必要な領域のみパッシベ−ション膜がスクライブ領域内に残存する為、スクライブ領域内のパッシベーション膜の面積が小さくなり、ダイヤモンドブレード等にかかる負担を低減することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法で製造される半導体装置の一実施の形態を示す断面図であり、（ａ）はスクライブ領域に最上層金属層配線がある場合、（ｂ）はスクライブ領域にＴＥＧ素子がある場合、（ｃ）はスクライブ領域に最上層金属配線層のアライメントマークがある場合、（ｄ）はスクライブ領域に第１層金属層のアライメントマークがある場合を夫々示す。
【図２】本発明に係る半導体装置の製造方法で製造される半導体装置の一実施の形態を示す平面図である。
【図３】従来の半導体装置の製造方法（従来技術１）で製造される半導体装置のスクライブ領域の一例を示す断面図であり、（ａ）はダイシング前の状態、（ｂ）はダイシング後の状態を示す。
【図４】従来の半導体装置の製造方法（従来技術２）で製造される半導体装置のスクライブ領域の一例を示す断面図と平面図である。
【図５】従来の半導体装置の製造方法（従来技術３）で製造される半導体装置のスクライブ領域の一例を示す断面図である。
【符号の説明】
１０１、２０１：半導体基板
１０２、２０２：半導体デバイス領域
１０３、２０３：スクライブ領域
１０４、２０４：素子分離領域
１０５、２０５：ソース・ドレイン領域
１０６、２０６：ゲート絶縁膜
１０７、２０７：ゲート電極
１０８、２０８：第１層間絶縁膜
１０９、２０９：ソース・ドレイン領域と接触をとるためのコンタクトホール
１１０、２１０：第１金属配線層
１１１、２１１：第２層間絶縁膜
１１２、２１２：第１金属配線と第２金属配線間の接触をとるためのビアホール
１１３、２１３：第２金属配線層（最上層金属配線層）
１１４、２１４：パッシベーション膜
１１５、２１５：ボンディングパッド
１１６、２２２：最上層金属配線（層）
１１７、２２０：ＴＥＧ素子
１１８、２１９：最上層金属配線層のアライメントマーク
１１９：        第１金属配線層のアライメントマーク
１２０、２２１：第１金属配線層による配線
１２１、２２３：ＴＥＧ素子の電極パッド
２１６：        ダイシングにより形成された間隙
２１７：        クラック
２１８：        スリット溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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