(57)【要約】【課題】同一サイズの複数の半導体素子が積層された場合でも、高さないし厚さを小さくすることができ、十分な小型化を図ることができる積層型半導体装置を提供する。【解決手段】積層型半導体装置では、半導体素子１の配線パッド２を、長方形（ないし正方形）の広がり面において、隣り合う２つの辺の近傍に配置することにより、ワイヤ接続を行うための空間部を確保することができる。このため、ダミー素子を配置することなく、ダイボンド材５のみで半導体素子１同士を結合することができ、薄型の積層型半導体装置を実現することができる。また、広がり面において、１つの辺の近傍のみに電極パッド２を配置する場合に比べて、電極パッド２の数を多くすることができ、該積層型半導体装置の多機能化が容易となる。【選択図】　　　　図１
2004063579.tif 000002
【特許請求の範囲】
【請求項１】
複数の電極パッドが設けられた四角形の広がり面を有する半導体素子を積層して搭載している積層型半導体装置において、
各半導体素子の電極パッドが、上記四角形の隣り合う２つの辺の近傍に集中して配置され、
積層方向に隣り合う半導体素子が、それらの広がり面と直交する方向にみて各半導体素子の電極パッドがそれぞれ他方の半導体素子と重ならないように、上記広がり面と平行な方向にずらせて配置されていることを特徴とする積層型半導体装置。
【請求項２】
複数の電極パッドが設けられた四角形の広がり面を有する半導体素子を２つ積層して搭載している積層型半導体装置において、
各半導体素子の電極パッドが、上記四角形の１つの辺の近傍に集中して配置され、
両半導体素子が、電極パッドが設けられた広がり面同士が互いに向かい合い、かつ各半導体素子の電極パッドがそれぞれ他方の半導体素子と重ならないように、上記広がり面と平行な方向にずらせて配置されていることを特徴とする積層型半導体装置。
【請求項３】
複数の電極パッドが設けられた半導体素子を積層して搭載している積層型半導体装置において、
各半導体素子の電極パッドが、該半導体素子の側面に配置されていることを特徴とする積層型半導体装置。
【請求項４】
上記側面が、半導体素子の広がり面に対して傾斜していることを特徴とする請求項３に記載の積層型半導体装置。
【請求項５】
積層方向に隣り合う半導体素子同士が、接着材を用いて直接接合されていることを特徴とする請求項１〜４のいずれか１つに記載の積層型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体素子を積層して搭載している薄型の積層型半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体素子（半導体チップ）の実装密度を高めて演算処理能力ないしは記憶容量の向上を図り、あるいは装置の小型化を図るために、複数の半導体素子を積層して搭載した半導体素子積層型の半導体装置（以下、略して「積層型半導体装置」という。）が広く用いられている。そして、従来の積層型半導体装置において、同一サイズ（同一形状）の複数の半導体素子を積層して搭載する場合は、積層方向に隣り合う半導体素子間に、ワイヤ接続を行うための空間部を必要とする。
【０００３】
図４（ａ）〜（ｃ）は、同一サイズの複数の半導体素子が積層された従来の積層型半導体装置の一例を示している。図４（ａ）に示すように、この従来の積層型半導体装置では、半導体素子１０１の長方形（ないし正方形）の広がり面上において、該長方形の向かい合う２つの辺の近傍に、それぞれ、一列に並ぶ複数の電極パッド１０２が配置されている。そして、図４（ｂ）、（ｃ）に示すように、各電極パッド１０２上には、これをワイヤ１０９と接続するためのワイヤ接続部１０３が設けられている。ここで、半導体素子１０１は、シリコン基板１０６（Ｓｉ基板）の上に、順に、配線層１０７と、窒化ケイ素膜１０８（保護層）とが積層された構造を有している。電極パッド１０２の下面は配線層１０７に接続され、上面は外部に露出している。
【０００４】
【発明が解決しようとする課題】
そして、この従来の積層型半導体装置では、ワイヤ接続を行うための空間部を確保するために、積層方向に隣り合う半導体素子１０１の間に、ダミー素子１０４（シリコンスペーサ）が配置されている。なお、ダミー素子１０４は、ダイボンド材１０５により半導体素子１０１に接合されている。このように、同一サイズの複数の半導体素子１０１が積層された従来の積層型半導体装置では、半導体素子１０１間にダミー素子１０４が配置されるので、該積層型半導体装置の全体としての高さないし厚さが大きくなり、十分に小型化を図ることができないといった問題がある。
【０００５】
なお、特開平６−２４４３６０号公報には、ダミー素子を用いず、積層された同一サイズの各半導体素子の周辺部に段差を設けることにより、ワイヤ接続を行うための空間部を確保し、全体としての高さないし厚さを小さくした積層型半導体装置が開示されている。しかし、この従来の積層型半導体装置では、半導体素子に段差を形成する加工工程を必要とするので、その製造プロセスが複雑化するといった問題がある。また、半導体素子は、段差の形成に耐えることができる厚さを必要とするので、薄い半導体素子を用いることができず、積層型半導体装置の全体としての高さないし厚さを十分に小さくすることができないといった問題もある。
【０００６】
本発明は、上記従来の問題を解決するためになされたものであって、同一サイズの複数の半導体素子が積層された場合でも、全体的な高さないし厚さを小さくすることができ、十分に小型化を図ることができる積層型半導体装置を提供することを解決すべき課題とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するためになされた本発明の第１の態様にかかる積層型半導体装置（半導体素子積層型の半導体装置）は、複数の電極パッド（配線パッド）が設けられた四角形の広がり面を有する半導体素子を積層して搭載している。ここで、各半導体素子の電極パッドは、上記四角形の隣り合う２つの辺の近傍に集中して配置されている。そして、積層方向に隣り合う半導体素子は、それらの広がり面と直交する方向にみて各半導体素子の電極パッドがそれぞれ他方の半導体素子と重ならないように、広がり面と平行な方向にずらせて配置されている。
【０００８】
本発明の第２の態様にかかる積層型半導体装置は、複数の電極パッドが設けられた四角形の広がり面を有する半導体素子を２つ積層して搭載している。ここで、各半導体素子の電極パッドは、上記四角形の１つの辺の近傍に集中して配置されている。そして、両半導体素子は、電極パッドが設けられた広がり面同士が互いに向かい合い、かつ各半導体素子の電極パッドがそれぞれ他方の半導体素子と重ならないように、広がり面と平行な方向にずらせて配置されている。
【０００９】
本発明の第３の態様にかかる積層型半導体装置は、複数の電極パッドが設けられた半導体素子を積層して搭載している。ここで、各半導体素子の電極パッドは、該半導体素子の側面に配置されている。この積層型半導体装置においては、半導体素子の、電極パッドが配置されている側面が、該半導体素子の広がり面に対して傾斜している（角度をもつ）のが好ましい。
【００１０】
上記いずれの積層型半導体装置においても、その高さないしは厚さを小さくするために、積層方向に隣り合う半導体素子同士は、接着材（例えば、ダイボンド材）を用いて直接接合されているのが好ましい。
【００１１】
なお、特開２００１−２１７３８３号公報、特開２００１−２９８１５０号公報あるいは特開２０００−１５６４６４号公報は、ダミー素子を用いずに半導体素子を積層した積層型半導体装置を開示している。しかし、これらの従来の積層型半導体装置は、本発明の第１〜第３の態様にかかる積層型半導体装置の特徴、すなわち、電極パッドが四角形の隣り合う２つの辺の近傍に集中して配置されているといった特徴（第１の態様）、電極パッドが設けられた広がり面同士が互いに向かい合っているといった特徴（第２の態様）、あるいは電極パッドが半導体素子の側面に配置されているといった特徴（第３の態様）を備えていない。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を具体的に説明する。
実施の形態１．
図１（ａ）〜（ｃ）は、本発明の実施の形態１にかかる同一サイズの４つの半導体素子を、電極パッドを備えた広がり面が同一方向（上方）を向くように積層して搭載している積層型半導体装置を示している。図１（ａ）に示すように、この積層型半導体装置では、半導体素子１の長方形（ないし正方形）の一方の広がり面上において、この長方形の４つの辺のうちの、隣り合う２つの辺の近傍に、複数の電極パッド２（配線パッド）が、対応する辺に沿って一列に並んで配置されている。
【００１３】
そして、図１（ｂ）に示すように、積層方向、すなわち広がり面と直交する方向に隣り合う２つの半導体素子１は、平面視で（すなわち、広がり面と直交する方向にみて）、各半導体素子１の電極パッド２が、それぞれ、他方の半導体素子１と重ならないように、広がり面と平行であるＸ１−Ｘ２方向及びＹ１−Ｙ２方向にずらせて配置されている。
【００１４】
図１（ｃ）に示すように、各電極パッド２（図１（ｂ）参照）上には、これをワイヤ９と接続するワイヤ接続部３が設けられている。また、積層方向に隣り合う半導体素子１は、ダミー素子を用いずに、ダイボンド材５を用いて直接接合されている。このため、積層型半導体装置の全体としての高さないし厚さを、十分に小さくすることができる。また、前記の特開平６−２４４３６０号公報に開示された積層型半導体装置のように半導体素子周縁部に段差を形成する必要がないので、製造プロセスが簡素なものとなる。かつ、薄い半導体素子１を用いることができるので、該積層型半導体装置の高さないし厚さを、より小さくすることができる。
【００１５】
なお、図示していないが、半導体素子１は、例えば図４（ｃ）に示す従来の半導体素子１０１と同様に、シリコン基板上に、順に、配線層と窒化ケイ素膜とが積層された構造を有している。また、電極パッド２の下面は配線層に接続され、上面は外部に露出している。
【００１６】
図１（ｃ）から明らかなとおり、この積層型半導体装置では、上側の２つの半導体素子１については、各ワイヤ接続部３ないし電極パッド２の上側には何も存在しない。したがって、ワイヤ接続、すなわちワイヤ９の電極パッド２への接続を容易に行うことができる。また、下側の２つの半導体素子１については、各ワイヤ接続部３ないし電極パッド２の上側に、半導体素子１の厚さと２つのダイボンド材５の厚さの合計に対応する高さの空間部が存在する。このため、ワイヤ接続ないしワイヤ９の電極パッド２への接続を、支障なく行うことができる。
【００１７】
以上、実施の形態１にかかる積層型半導体装置では、半導体素子１の配線パッド２を、長方形（ないし正方形）の広がり面において、隣り合う（端部同士がつながる）２つの辺の近傍に配置することにより、ワイヤ接続を行うための空間を確保することができる。このため、ダミー素子を配置することなく、ダイボンド材５のみで半導体素子１同士を結合することができ、薄型の積層型半導体装置を実現することができる。また、広がり面において、１つの辺の近傍のみに電極パッド２を配置する場合に比べて、電極パッド２の数を多くすることができ、該積層型半導体装置の多機能化が容易となる。
【００１８】
実施の形態２．
以下、図２（ａ）、（ｂ）を参照しつつ、本発明の実施の形態２を説明する。なお、図２（ａ）、（ｂ）において、実施の形態２にかかる図１（ａ）〜（ｃ）中の部材と共通な部材には、図１（ａ）〜（ｃ）中のものと同一の参照番号が付されている。図２（ａ）、（ｂ）は、実施の形態２にかかる、同一サイズの２つの半導体素子を、電極パッドを有する広がり面が互いに向き合うように積層して搭載している積層型半導体装置を示している。なお、両半導体素子１は、ダイボンド材５を用いて直接接合されている。図２（ｂ）に示すように、この積層型半導体装置では、半導体素子１の長方形（ないし正方形）の一方の広がり面上において、この長方形の１つの辺の近傍に、複数の電極パッド２（配線パッド）が、該辺に沿って一列に並んで配置されている。
【００１９】
そして、図２（ａ）に示すように、両半導体素子１は、各半導体素子の電極パッド２がそれぞれ他方の半導体素子１と重ならないように、電極パッド２の配列と直交し、かつ広がり面と平行となる方向にずらせて配置されている。図２（ａ）から明らかなとおり、この積層型半導体装置では、上側の半導体素子１については、電極パッド２の上方には何も存在しないので、ワイヤ接続、ないしワイヤ９の電極パッド２への接続を容易に行うことができる。また、下側の半導体素子１については、電極パッド２の下方には、少なくとも、半導体素子１の厚さとダイボンド材５の厚さの合計に対応する高さｈの空間部が存在するので、ワイヤ接続、ないしワイヤ９の電極パッド２への接続を支障なく行うことができる。
【００２０】
以上、実施の形態２にかかる積層型半導体装置でも、半導体素子同士が、ダミー素子を用いずにダイボンド材５を用いて直接接合されているので、積層型半導体装置の全体としての高さないし厚さを、十分に小さくすることができる。また、半導体素子の周縁部に段差を形成する必要がないので、製造プロセスが簡素なものとなり、かつ薄い半導体素子１を用いることができる。
【００２１】
実施の形態３．
以下、図３（ａ）、（ｂ）を参照しつつ、本発明の実施の形態３を説明する。なお、図３（ａ）、（ｂ）において、実施の形態１にかかる図１（ａ）〜（ｃ）中の部材と共通な部材には、図１（ａ）〜（ｃ）中のものと同一の参照番号が付されている。図３（ａ）、（ｂ）は、実施の形態３にかかる、同一サイズの２つの半導体素子を、対応する広がり面が同一方向を向くように積層して搭載した積層型半導体装置を示している。
【００２２】
図３（ａ）、（ｂ）に示すように、この積層型半導体装置においては、半導体素子１は、シリコン基板６（Ｓｉ基板）の上に、順に、配線層７と、窒化ケイ素膜８（保護層）とが積層されてなる構造を備えている。そして、シリコン基板６の側面は、該シリコン基板６の水平な広がり面（上面及び下面）に対して傾斜している（角度がついている）。ここで、配線層７は、シリコン基板の水平な上面と傾斜している側面とを覆うように配置されている。また、電極パッド２は、配線層７の水平な上面の一部と傾斜している側面とにわたって形成されている。なお、窒化ケイ素膜８は、シリコン基板４の水平な上面に対応する部分において、電極パッド２と配線層７とを覆っている。
【００２３】
上側の半導体素子１の下面（シリコン基板６の下面）と、下側の半導体素子１の上面（窒化ケイ素膜８の上面）とは、対応する広がり面が同一方向を向くようにしてダイボンド材５を用いて直接接合されている。そして、ワイヤ接続部３は、半導体素子１の傾斜した側面において電極パッド２の上に形成されている。
【００２４】
再び図４（ｃ）に示すように、従来の半導体素子１０１では、シリコン基板１０６上に、各種配線層１０７ないし膜層１０７を形成する。そして、この後、半導体素子１０１の上面に、アルミニウム（Ａｌ）配線層からなる電極パッド１０２を形成し、その後窒化ケイ素膜１０８（保護膜）を形成する。
実施の形態３にかかる半導体素子１の形成手順は、基本的には、上記従来の半導体素子１０１の場合と同様である。しかし、シリコン基板６の側面を図３（ａ）に示すように傾斜させ（角度をつける）、シリコン基板６上に各種配線層７ないし膜層７を形成した後、半導体素子１の傾斜している側面に電極パッド２を形成する。この後、窒化ケイ素膜８を形成する。
【００２５】
図３（ｂ）から明らかなとおり、この積層型半導体装置では、半導体素子１の傾斜した側面に電極パッド２を配置しているので、その上方に、ワイヤ接続、ないしワイヤ９の電極パッド２へ接続を行うための空間部を形成する必要がない。このため、ダミー素子を配置することなく、ダイボンド材５のみで半導体素子１を積層することができる。よって、積層型半導体装置の全体としての高さないしは厚さを小さくすることができ、薄型の積層型半導体装置を実現することができる。
【００２６】
【発明の効果】
本発明の第１の態様にかかる積層型半導体装置によれば、電極パッドは半導体素子の四角形の広がり面において隣り合う２つの辺の近傍に配置される。そして、積層方向に隣り合う半導体素子は、各半導体素子の電極パッドが他方の半導体素子と重ならないようにずらせて配置される。このため、同一サイズの複数の半導体素子が積層された場合、半導体素子間にダミー素子を挿入しなくても、電極パッドの上方に空間部が形成され、ワイヤ接続ないしはワイヤ９の電極パッド２への接続を容易に行うことができる。したがって、積層型半導体装置の全体としての高さないし厚さを小さくすることができ、該積層型半導体装置を小型化することができる。
【００２７】
本発明の第２の態様にかかる積層型半導体装置によれば、電極パッドは半導体素子の四角形の広がり面の１つの辺の近傍に配置される。そして、両半導体素子は、電極パッドが設けられた広がり面同士が互いに向かい合い、かつ各半導体素子の電極パッドがそれぞれ他方の半導体素子と重ならないようにずらせて配置される。このため、半導体素子間にダミー素子を挿入しなくても、電極パッドの近傍に空間が形成され、ワイヤ接続、ないしはワイヤ９の電極パッドへの接続を容易に行うことができる。したがって、積層型半導体装置の全体としての高さないしは厚さを小さくすることができ、該積層型半導体装置を小型化することができる。
【００２８】
本発明の第３の態様にかかる積層型半導体装置によれば、電極パッドが半導体素子の側面に配置される。このため、電極パッド近傍には空間部が形成され、ワイヤ接続、ないしはワイヤの電極パッドへの接続を容易に行うことができる。したがって、積層型半導体装置の全体としての高さないし厚さを小さくすることができ、該積層型半導体装置を小型化することができる。
【００２９】
本発明の第３の態様にかかる積層型半導体装置において、半導体素子の側面が、広がり面に対して傾斜している場合は、電極パッドの上面が斜め上方を向くので、ワイヤ接続、ないしはワイヤの電極パッドへの接続を容易に行うことができる。
【００３０】
上記各積層型半導体装置において、積層方向に隣り合う半導体素子同士が、接着材を用いて直接接合されている場合、積層型半導体装置の全体としての高さないし厚さは、半導体素子の厚みの合計より若干大きくなるだけであるので、ほぼ最大限に積層型半導体装置の高さないしは厚さを小さくすることができる。
【図面の簡単な説明】
【図１】（ａ）は、実施の形態１にかかる半導体素子の平面図であり、（ｂ）は（ａ）に示す２つの半導体素子をずらせて配置した状態を示す平面図であり、（ｃ）は（ａ）に示す半導体素子を積層して搭載した積層型半導体装置の立面断面図である。
【図２】（ａ）は実施の形態２にかかる積層型半導体装置の立面断面図であり、（ｂ）は（ａ）に示す積層型半導体装置を構成する半導体素子の平面図である。
【図３】（ａ）は実施の形態３にかかる半導体素子の立面断面図であり、（ｂ）は（ａ）に示す半導体素子を積層して搭載した積層型半導体装置の立面断面図である。
【図４】（ａ）は、従来の半導体素子の平面図であり、（ｂ）は（ａ）に示す半導体素子を積層して搭載した積層型半導体装置の立面断面図であり、（ｃ）は（ａ）に示す半導体素子の立面断面図である。
【符号の説明】
１　半導体素子、　２　電極パッド（配線パッド）、　３　ワイヤ接続部、　５　ダイボンド材、　６　シリコン基板、　７　配線層、　８　窒化ケイ素膜、９　ワイヤ。
【図１】
2004063579.tif 000003
【図２】
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【図３】
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【図４】
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