(57)【要約】【課題】化合物半導体論理回路に関し、ゲート正孔電流を抑えかつドレインコンダクタンスを小さく保ち、素子信頼性と定電流源特性の劣化を防ぐ。【解決手段】差動対回路を構成するスイッチング用トランジスタ及び定電流源用トランジスタとして素子動作時におけるゲート正孔電流がゲートバイアス依存性に関して大小２つのピーク値を持つトランジスタを用いるとともに、スイッチング用トランジスタとしてゲート正孔電流量がゲートバイアスの正側において最大値を取るものを用い、且つ、定電流源用トランジスタとしてゲート正孔電流量がゲートバイアスの負側において最大値を取るものを用いる。【選択図】　　　　　図１
2004047672.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン側に負荷抵抗が接続された一対のスイッチング用トランジスタと、前記一対のスイッチング用トランジスタのソース側に共通に接続された定電流源用トランジスタからなる差動対回路を含む化合物半導体論理回路において、前記スイッチング用トランジスタ及び定電流源用トランジスタとして素子動作時におけるゲート正孔電流がゲートバイアス依存性に関して大小２つのピーク値を持つトランジスタを用いるとともに、前記スイッチング用トランジスタとしてゲート正孔電流量がゲートバイアスの正側において最大値を取るものを用い、且つ、前記定電流源用トランジスタとしてゲート正孔電流量がゲートバイアスの負側において最大値を取るものを用いることを特徴とする化合物半導体論理回路。
【請求項２】
上記スイッチング用トランジスタが、ヘテロ接合電界効果型トランジスタからなり、且つ、ソース電極及びドレイン電極がキャップ層上に形成されたノンアロイ電極からなることを特徴とする請求項１記載の化合物半導体論理回路。
【請求項３】
上記定電流源用トランジスタが、ヘテロ接合電界効果型トランジスタからなり、且つ、ソース電極及びドレイン電極がキャップ層上に形成されたアロイ電極からなることを特徴とする請求項１または２に記載の化合物半導体論理回路。
【請求項４】
上記定電流源用トランジスタが、ヘテロ接合電界効果型トランジスタからなり、且つ、ソース電極及びドレイン電極がキャップ層に設けられたリセス部に形成された電極からなることを特徴とする請求項１または２に記載の化合物半導体論理回路。
【請求項５】
上記定電流源用トランジスタが、ヘテロ接合電界効果型トランジスタからなり、且つ、ソース電極及びドレイン電極が前記定電流源用トランジスタのメサ側壁に沿って形成された電極からなることを特徴とする請求項１または２に記載の化合物半導体論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は化合物半導体論理回路に関するものであり、特に、ＩｎＰ系ＨＥＭＴ等を用いて構成される論理回路の中で基本構成要素である差動対回路の信頼性及び回路中の定電流源特性を向上させるための定電流源用素子の電気的特性及びソース・ドレイン電極の構成に特徴のある化合物半導体論理回路に関するものである。
【０００２】
【従来の技術】
近年、半導体論理回路においても、従来のＳｉ系半導体デバイスに比べて高速動作が可能な化合物半導体デバイスが用いられており、半導体論理回路を構成する基本構成要素として、回路構成が簡単で高歩留まりが得られる差動対回路が用いられている。
【０００３】
この様な差動対回路はバッファやインバータ回路など種々のディジタル回路の基本構成要素として使用されているので、ここで、図６及び図７を参照して差動対回路からなる従来の化合物半導体論理回路を説明する。
【０００４】
図６参照
図６は、従来の化合物半導体論理回路の回路構成図であり、ここでは、一般的な電界効果型トランジスタを用いた差動対回路を示す。
図６に示すように、差動対回路は、入力電圧を入力する入力端子ＩＮ、ＩＮバー、出力信号を出力する出力端子ＯＵＴ、及び、反転出力信号を出力する出力端子ＯＵＴバーを有している。
【０００５】
この入力端子ＩＮ及びＮバーには、入力電圧に基づき差動動作する一対のスイッチング用トランジスタＴｒ１　とＴｒ２　が接続されており、この一対のスイッチング用トランジスタＴｒ１　，Ｔｒ２　のドレイン側にはそれぞれ負荷抵抗Ｒ１　，Ｒ２　が接続され、ソース側には共通に接続された定電流源用トランジスタＴｒ３　が接続されている。
【０００６】
この様な差動対回路を高速に動作させるために用いるトランジスタとしては電子移動度が大きいＩｎＧａＡｓをチャネル層としたＩｎＰ系ＨＥＭＴなどの電界効果型トランジスタがあり、その代表的な例を図７に示す。
図７（ａ）参照
図７（ａ）は、ＩｎＧａＡｓをチャネル層としたＩｎＰ系ＨＥＭＴの概略的断面図であり、まず、半絶縁性ＩｎＰ基板３１上に、ｉ型ＩｎＡｌＡｓバッファ層３２、ｉ型ＩｎＧａＡｓチャネル層３３、ｎ型ＩｎＡｌＡｓ電子供給層３４、及び、ｎ型ＩｎＧａＡｓキャップ層３５を順次堆積させたのち、ｎ型ＩｎＧａＡｓキャップ層３５上にＴｉ／Ｐｔ／Ａｕを順次堆積させてノンアロイのソース電極３８及びドレイン電極３９を形成する。
【０００７】
次いで、ソース電極３８とドレイン電極３９との間のｎ型ＩｎＧａＡｓキャップ層３５を選択的に除去してゲートリセス領域３６を形成したのち、ゲートリセス領域３６に露出したｎ型ＩｎＡｌＡｓ電子供給層３４にＴｉ／Ｐｔ／Ａｕを順次堆積させてショットキーバリア特性を有するゲート電極３７を形成することによってＩｎＰ系ＨＥＭＴの基本構成が得られる。
【０００８】
しかし、従来の回路で高速動作を得るために、図７（ａ）に示したＩｎＧａＡｓをチャネル層とするＨＥＭＴ等のヘテロ接合型の電界効果型トランジスタを用いたり、或いは、０．１μｍ程度の短いゲート長のトランジスタを用いると、第一に、定電流源用トランジスタのドレインコンダクタンスがショートチャネル効果により大きくなり定電流源特性が劣化する。
そのため２つの出力信号にばらつきが生じ次段の回路に悪影響を及ぼす結果、回路の帯域を狭くしてしまう等という問題があった。
【０００９】
また、第二に、電子移動度の大きいＩｎＧａＡｓ等の材料はバンドギャップが小さく素子動作時には、衝突イオン化によって発生した正孔電流がゲートに過剰に流れ込むことによって素子を破壊してしまったり、信頼性を劣化させてしまうという問題がある。
即ち、衝突イオン化によって発生した正孔電流がゲートに過剰に流れ込む際に、ショットキーバリアゲートの界面を破壊したり、ゲート−ドレイン間の半導体層を破壊するという問題がある。
【００１０】
図７（ａ）に示すように、ＩｎＰ系ＨＥＭＴにおいてはゲート電極３７のドレイン側端とドレイン側リセス端に夫々電界集中部４０，４１が存在し、この電界集中部４０，４１において衝突イオン化による正孔の発生が起きてしまう。
【００１１】
図７（ｂ）参照
図７（ｂ）は、図７（ａ）に示したＩｎＰ系ＨＥＭＴにおいて素子動作時におけるゲートに流れ込む正孔電流Ｉｇｈのゲート電圧Ｖｇ　依存性を示したものであり、図に示すように、ゲート電圧Ｖｇ　の正側に正孔電流Ｉｇｈの大きなピークと負側に正孔電流の小さなピークが見られるベル型の特性を示すことが広く知られている。
【００１２】
この内、正側のピークがドレイン側リセス端の電界集中部４１に起因する正孔による電流であり、負正側のピークがゲート電極３７のドレイン側端の電界集中部４０に起因する正孔による電流であり、この内、ドレイン側リセス端の電界集中部４１に起因する正孔による電流が素子破壊に大きく寄与する。
【００１３】
この様な問題を解決するために、定電流源用トランジスタＴｒ３　のドレインコンダクタンスを改善し定電流源特性の劣化を防ぐために、定電流源用トランジスタＴｒ３　のゲート長を、スイッチング用トランジスタＴｒ１　，Ｔｒ２　のゲート長よりも長く設定する方法（必要ならば、特開平５−１０２８３７号公報参照）が提案されている。
【００１４】
図８（ａ）及び（ｂ）参照
図８（ａ）及び（ｂ）は、夫々上記提案に係わるスイッチング用トランジスタＴｒ１　，Ｔｒ２　及び定電流源用トランジスタＴｒ３　の概略的断面図であり、基本的構成は両者との同じであるが、図８（ｂ）に示す定電流源用トランジスタＴｒ３　のゲート電極４２の幅を広くしてゲート長を図８（ａ）に示すスイッチング用トランジスタＴｒ１　，Ｔｒ２　のゲート長より長くしたものである。
【００１５】
また、上述の様なドレインコンダクタンスの大きい半導体素子を用いて回路を構成しても出力電圧に依存して出力電流に誤差が生じる場合があるので、その誤差を抑えることができるカレントミラー回路を付け加える方法も提案（必要ならば、特開平９−２３２８８１号公報参照）されている。
【００１６】
また、定電流源回路の出力電流値を決定するドレイン端子を有する電界効果トランジスタに比べ、小さいゲ−ト幅を有するトランジスタを用いてドレインコンダクタンスを小さくすることにより，高周波でも電流変動の小さい定電流源回路を得る方法も提案（必要ならば、特開平４−２１４６６５号公報参照）されている。
【００１７】
図９（ａ）及び（ｂ）参照
図９（ａ）は、上記の提案に係わる従来の化合物半導体論理回路に用いる改良型定電流源用トランジスタの概略的平面図であり、また、図９（ｂ）は図９（ａ）の等価回路図である。
図に示すように、定電流源回路の出力電流値を決定するドレイン端子を有するトランジスタ５１と、トランジスタ５１に比べて小さいゲ−ト幅を有するトランジスタ５２を直列接続したものである。
【００１８】
なお、図９（ａ）において、トランジスタ５１は、ドレイン領域５３、ソース領域となるソース・ドレイン領域５４、及び、ゲート電極５５により構成され、一方、相対的に小さいゲ−ト幅を有するトランジスタ５２は、ドレイン領域となるソース・ドレイン領域５４、ソース領域５６、及び、ゲート電極５７によって構成され、ゲート電極５５，５７とトランジスタ５２のソース領域５６とは、夫々ビア５９，６０を介して局所配線５８によって接続される。
これらの各構成によって、上述の第一の定電流源特性の劣化の問題は改善される。
【００１９】
【発明が解決しようとする課題】
しかし、図８（ｂ）のようにゲート長の長いトランジスタを定電流源用トランジスタＴｒ３　として用いても、素子動作時には２箇所の電界集中部４０，４１に電界が集中することに変わりはなく、素子動作時におけるゲート電極４２に流れ込む正孔電流のゲート電圧依存性は上述の図７（ｂ）と同様のプロファイルとなる。
【００２０】
そのため、電流源として素子動作している、つまりチャネルがＯＮとなっているゲート電圧が０Ｖ付近の領域では正孔電流が過剰にゲートに流れるため素子を破壊してしまったり、信頼性を劣化させてしまうという問題が依然として残ってしまい、上述の第二の問題は改善されないという問題がある。
【００２１】
また、カレントミラー回路を付け加える方法や図９のような回路構成を取ると素子面積の増大に伴い歩留まりの低下の問題を引き起こすとともに、各トランジスタの正孔電流のゲート電圧依存性は図７（ｂ）と同様のプロファイルであるため依然として上記の第二の問題が残ってしまう。
【００２２】
したがって、本発明は、ＩｎＧａＡｓ系のチャネル層を用いたトランジスタ或いは０．１μｍ程度の短いゲート長のトランジスタを用いた場合でも、ゲート正孔電流を抑えかつドレインコンダクタンスを小さく保ち、素子信頼性と定電流源特性の劣化を防ぐことを目的とする。
【００２３】
【課題を解決するための手段】
図１は、本発明の原理的構成図であり、この図１を参照して本発明における課題を解決するための手段を説明するが、図１（ａ）は定電流源用トランジスタの概略的断面図であり、図１（ｂ）はそのＩｇｈ−Ｖｇ　特性図である。
なお、図における符号１，３，５は、夫々半絶縁性半導体基板、キャリア供給層、及び、ゲートリセス領域である。
図１（ａ）及び（ｂ）参照
上記の課題を解決するために、本発明は、ドレイン側に負荷抵抗が接続された一対のスイッチング用トランジスタと、前記一対のスイッチング用トランジスタのソース側に共通に接続された定電流源用トランジスタからなる差動対回路を含む化合物半導体論理回路において、前記スイッチング用トランジスタ及び定電流源用トランジスタとして素子動作時におけるゲート正孔電流がゲートバイアス依存性に関して大小２つのピーク値を持つトランジスタを用いるとともに、前記スイッチング用トランジスタとしてゲート正孔電流量がゲートバイアスの正側において最大値を取るものを用い、且つ、前記定電流源用トランジスタとしてゲート正孔電流量がゲートバイアスの負側において最大値を取るものを用いることを特徴とする。
【００２４】
差動対回路においてトランジスタがＤモードで動作する場合、スイッチング用トランジスタはチャネルのＯＮ，ＯＦＦを繰り返すためゲート電圧は負側の閾値近傍から正側へと変動し、そのため、素子動作時におけるゲート正孔電流がゲートバイアス依存性に関して大小２つのピーク値を有し、且つ、ゲートバイアスの正側において最大値を取るものを用いるとゲート正孔電流量の小さいバイアス領域で素子を動作させることができる。
【００２５】
一方、定電流源用トランジスタはチャネルがＯＮとなっているゲート電圧が０Ｖ付近の領域で動作するため、素子動作時におけるゲート正孔電流がゲートバイアス依存性に関して大小２つのピーク値を有し、且つ、ゲートバイアスの負側において最大値を取るものを用いるとゲート正孔電流量の小さいバイアス領域で素子を動作させることができるので、素子破壊を防止することができる。
【００２６】
この場合、ゲートバイアスの負側の最大値は、ゲート電極６のドレイン側端における電界集中部１０に起因する正孔電流であるが、ゲート電極６のドレイン側端における電界集中部１０に起因する正孔電流は、ソース側にも流れ込むのでこの正孔電流がそのままゲート電極６に流れ込むことがないので、素子が破壊されることがない。
【００２７】
この場合、スイッチング用トランジスタとしては、通常のソース電極７及びドレイン電極８がキャップ層４上に形成されたノンアロイ電極からなるヘテロ接合電界効果型トランジスタを用いれば良い。
【００２８】
一方、定電流源用トランジスタとしては、ソース電極７及びドレイン電極８がキャップ層４上に形成されたアロイ電極からなるヘテロ接合電界効果型トランジスタ、ソース電極７及びドレイン電極８がキャップ層４に設けられたリセス部に形成された電極からなるヘテロ接合電界効果型トランジスタ、或いは、ソース電極７及びドレイン電極８がトランジスタのメサ側壁に沿って形成された電極からなるヘテロ接合電界効果型トランジスタを用いれば良い。
【００２９】
この様な構成のソース電極７及びドレイン電極８を採用することによって、ドレイン電極８は、チャネル層２に対して直接オーミック性を有して接触することになるので、ドレイン電極８に流れ混む電流がヘテロ接合を流れることがなく、素子動作時におけるゲート正孔電流がゲートバイアス依存性に関して大小２つのピーク値を有し、ゲートバイアスの負側において最大値を取る特性を得ることができる。
【００３０】
この場合、アロイ電極の場合には、電流が流れるヘテロ接合はアロイ領域９となっているので、実質的にヘテロ接合として作用することがなく、また、キャップ層４に設けられたリセス部に形成された電極或いは定電流源用トランジスタのメサ側壁に沿って形成された電極の場合には、アロイ電極でもノンアロイ電極でも良い。
【００３１】
また、本発明は、定電流源用トランジスタのゲート長が、０．１μｍ以下の場合、或いは、チャネル層２が、ＩｎＧａＡｓによって構成されている高速動作電界効果型トランジスタの場合に特に効果を発揮するものである。
【００３２】
【発明の実施の形態】
ここで、図２乃至図４を参照して、本発明の実施の形態の化合物半導体論理回路を説明するが、回路構成自体は図６に示した差動対回路と全く同様であり、ドレイン側に負荷抵抗Ｒ１　，Ｒ２　が接続された一対のスイッチング用トランジスタＴｒ１　，Ｔｒ２　と、一対のスイッチング用トランジスタＴｒ１　，Ｔｒ２　のソース側に共通に接続された定電流源用トランジスタＴｒ３　からなる差動対回路である。
【００３３】
図２（ａ）参照
図２（ａ）は上述のスイッチング用トランジスタＴｒ１　，Ｔｒ２　を構成するＩｎＰ系ＨＥＭＴの概略的断面図であり、上述の図７（ａ）に示したＩｎＰ系ＨＥＭＴと同様に、まず、半絶縁性ＩｎＰ基板１１上に、ＭＯＣＶＤ法（有機金属気相成長法）を用いて厚さが、例えば、２００ｎｍのｉ型ＩｎＡｌＡｓバッファ層１２、厚さが、例えば、２５ｎｍのｉ型ＩｎＧａＡｓチャネル層１３、厚さが、例えば、７ｎｍで不純物濃度が５×１０１８ｃｍ−３のｎ型ＩｎＡｌＡｓ電子供給層１４、及び、厚さが、例えば、５０ｎｍで不純物濃度が１×１０１９ｃｍ−３のｎ型ＩｎＧａＡｓキャップ層１５を順次堆積させたのち、ｎ型ＩｎＧａＡｓキャップ層１５上にＴｉ／Ｐｔ／Ａｕを順次堆積させてノンアロイのソース電極１８及びドレイン電極１９を形成する。
【００３４】
次いで、ソース電極１８とドレイン電極１９との間のｎ型ＩｎＧａＡｓキャップ層１５を選択的に除去してゲートリセス領域１６を形成したのち、ゲートリセス領域１６に露出したｎ型ＩｎＡｌＡｓ電子供給層１４にＴｉ／Ｐｔ／Ａｕを順次堆積させてショットキーバリア特性を有するゲート電極１７を形成することによってＩｎＰ系ＨＥＭＴの基本構成が得られる。
【００３５】
この場合、オーミック性のソース電極１８及びドレイン電極１９はｎ型ＩｎＧａＡｓキャップ層１５上にのみ接触しているため素子動作時には素子内を流れる電流は必ずヘテロ接合を乗り越えなければならないためドレイン側リセス端に電界が集中する電界集中部２１が形成される。
また、ゲート電極１７のドレイン側端にも強い電界がかかり、電界集中部２０が形成される。
【００３６】
因に、図２（ａ）に示した素子内にかかる電界強度はドレインバイアスが２Ｖの下で、電界集中部２０においては２×１０５　Ｖ／ｃｍ程度、電界集中部２１においては１．５×１０６　Ｖ／ｃｍ程度となる。
【００３７】
図２（ｂ）参照
図２（ｂ）は上述の定電流源用トランジスタＴｒ３　を構成するＩｎＰ系ＨＥＭＴの概略的断面図であり、基本層構造は図２（ａ）に示したＩｎＰ系ＨＥＭＴと同様であり、まず、半絶縁性ＩｎＰ基板１１上に、ｉ型ＩｎＡｌＡｓバッファ層１２、ｉ型ＩｎＧａＡｓチャネル層１３、ｎ型ＩｎＡｌＡｓ電子供給層１４、及び、ｎ型ＩｎＧａＡｓキャップ層１５を順次堆積させたのち、ｎ型ＩｎＧａＡｓキャップ層１５上にＡｕＧｅを堆積させてソース電極２２及びドレイン電極２３を形成する。
次いで、熱処理を施すことによって、ＡｕＧｅを固相拡散させてｉ型ＩｎＧａＡｓチャネル層１３に達するアロイ領域２４，２５を形成する。
【００３８】
次いで、ソース電極２２とドレイン電極２３との間のｎ型ＩｎＧａＡｓキャップ層１５を選択的に除去してゲートリセス領域１６を形成したのち、ゲートリセス領域１６に露出したｎ型ＩｎＡｌＡｓ電子供給層１４にＴｉ／Ｐｔ／Ａｕを順次堆積させてショットキーバリア特性を有するゲート電極１７を形成することによって定電流源用のＩｎＰ系ＨＥＭＴの基本構成が得られる。
【００３９】
この場合、オーミック性のソース電極２２及びドレイン電極２３はアロイ領域２４，２５を介してｉ型ＩｎＧａＡｓチャネル層１３に接触しているため素子動作時には素子内を流れる電流はヘテロ接合を乗り越えることなくオーミック電極から直接チャネル層に流れ込むため、ドレイン側リセス端の電界集中部が緩和され、ゲート電極１７のドレイン側端の電界集中部２６における電界強度が大きくなる。
【００４０】
因に、図２（ｂ）に示した素子内にかかる電界強度はドレインバイアスが２Ｖの下で、電界集中部２６においては２〜４×１０５　Ｖ／ｃｍ程度となる。
【００４１】
図３（ａ）参照
図３（ａ）は図２（ａ）に示したＩｎＰ系ＨＥＭＴのＩｇｈ−Ｖｇ　特性図であり、ソースを短絡し、ドレインに１Ｖを印加した場合のゲート幅８０μｍあたりの正孔電流Ｉｇｈのゲート電圧Ｖｇ　依存性を示している。
図に示す様に、ゲート正孔電流量ＩｇｈがゲートバイアスＶｇ　の正側において最大値を取り、ゲートバイアスＶｇ　が−０．２５Ｖより小さい領域では正孔電流が２０μＡ以下となっている。
【００４２】
図３（ｂ）参照
図３（ｂ）は図２（ｂ）に示したＩｎＰ系ＨＥＭＴのＩｇｈ−Ｖｇ　特性図であり、ソースを短絡し、ドレインに１Ｖを印加した場合のゲート幅８０μｍあたりの正孔電流Ｉｇｈのゲート電圧Ｖｇ　依存性を示している。
図に示す様に、ゲート正孔電流量ＩｇｈがゲートバイアスＶｇ　の負側において最大値を取り、ゲートバイアスＶｇ　が−０．４Ｖより大きい領域では正孔電流が２０μＡ以下となっている。
【００４３】
この場合、ゲートバイアスの負側の最大値は、上述の様にゲート電極１７のドレイン側端における電界集中部２６に起因する正孔電流であるが、ゲート電極１７のドレイン側端における電界集中部２６に起因する正孔電流は、主にソース側に流れ込むのでこの正孔電流がそのままゲート電極１７に流れ込むことがなく、したがって、素子が破壊されることがない。
【００４４】
図４（ａ）参照
図４（ａ）は図２（ａ）に示したＩｎＰ系ＨＥＭＴのＩｄ　−Ｖｄ　特性図であり、スイッチング用トランジスタとしての３端子特性を示している。
【００４５】
図４（ｂ）参照
図４（ｂ）は図２（ｂ）に示したＩｎＰ系ＨＥＭＴのＩｄ　−Ｖｄ　特性図であり、素子内の電界強度がスイッチング用トランジスタよりも小さく衝突イオン化による正孔の発生が抑制されるため、図４（ａ）に示したスイッチング用トランジスタの３端子特性に比べて、ドレインコンダクタンスの劣化を抑制できる。
このため差動対回路における定電流源特性の向上に寄与することになる。
【００４６】
以上、説明したように、本発明の実施の形態においては、スイッチング用トランジスタと定電流源用トランジスタとして、ベル型特性におけるピークの大小関係が互いに逆の特性を有するトランジスタを用いて差動対回路を構成しているので、定電流源特性を向上するとともに、素子破壊を防止することが可能になる。
【００４７】
次に、図５を参照して、本発明の実施の形態の化合物半導体論理回路に用いる他の定電流源用トランジスタを説明する。
図５（ａ）参照
図５（ａ）は他の定電流源用トランジスタの概略的断面図であり、基本的層構造は図２（ｂ）に示した定電流源用トランジスタと同様であるが、この場合には、ｎ型ＩｎＧａＡｓキャップ層１５及びｎ型ＩｎＡｌＡｓ電子供給層１４にｉ型ＩｎＧａＡｓチャネル層１３に達するリセス領域を形成し、ｉ型ＩｎＧａＡｓチャネル層１３に接するようにＴｉ／Ｐｔ／Ａｕを順次堆積させてノンアロイのソース電極１８及びドレイン電極１９を形成したものである。
この場合、ソース電極１８及びドレイン電極１９は、ｉ型ＩｎＧａＡｓチャネル層１３に直接接しているのドレインに流れる電流がヘテロ接合を通過することがない。
【００４８】
図５（ｂ）参照
図５（ｂ）はさらに他の定電流源用トランジスタの概略的断面図であり、基本的層構造は図２（ｂ）に示した定電流源用トランジスタと同様であるが、この場合には、ｎ型ＩｎＧａＡｓキャップ層１５乃至ｉ型ＩｎＧａＡｓチャネル層１３にｉ型ＩｎＡｌＡｓバッファ層１２に達するリセス領域を形成し、露出したメサ側壁に沿ってＴｉ／Ｐｔ／Ａｕを順次堆積させてノンアロイのソース電極１８及びドレイン電極１９を形成したものである。
【００４９】
以上、本発明の実施の形態を説明してきたが、本発明は実施の形態に記載した構成に限られるものではなく、各種の変更が可能である。
例えば、上記実施の形態の説明においては、ノンアロイ電極としてＴｉ／Ｐｔ／Ａｕ積層膜を用いているが、Ｍｏ／Ａｕ積層膜等の他のノンアロイ電極を用いても良いものである。
【００５０】
また、定電流源用トランジスタのアロイ電極としてＡｕＧｅ膜を用いているが、ＡｕＧｅ膜に限られるものではなく、Ａｕ，Ｎｉ，Ｐｄ，Ｔｉ，Ｇｅ等の組み合わせで形成しても良いものであり、これらの材料を熱処理して半導体層と反応させアロイ領域によりチャネル層と接触させれば良い。
【００５１】
また、上記の実施の形態においては、説明を簡単にするためにチャネル層／電子供給層／キャップ層の構成としているが、ｉ型ＩｎＧａＡｓチャネル層／ｉ型ＩｎＡｌＡｓスペーサ層／ｎ型ＩｎＡｌＡｓ電子供給層／ｉ型ＩｎＡｌＡｓバリア層／ｉ型ＩｎＰエッチング停止層／ｎ型ＩｎＧａＡｓキャップ層の積層構造としても良いことは言うまでもない。
【００５２】
また、上記の実施の形態においては、チャネル層をＩｎＧａＡｓで構成しているが、ＩｎＰ或いはＩｎＡｓで構成しても良いものであり、また、電子供給層をＩｎＡｌＡｓで構成しているが、ＩｎＰ，ＩｎＡｌＰ，ＩｎＧａＰで構成しても良いものであり、さらに、キャップ層をＩｎＧａＡｓで構成しているが、ＩｎＡｌＡｓで構成しても良いものである。
【００５３】
また、本発明は、ＩｎＧａＡｓ等の狭禁制帯幅の半導体をチャネル層として用いたＩｎＰ系ＨＥＭＴに限られるものではなく、ＧａＡｓをチャネル層とするＧａＡｓ系ＨＥＭＴにも適用されるものであり、さらには、純粋なＨＥＭＴに限られるものではなく、ヘテロ接合を有するＭＥＳＦＥＴにも適用されるものである。
【００５４】
また、図５（ａ）及び（ｂ）に示した他の定電流源用トランジスタにおけるソース・ドレイン電極をノンアロイ電極で構成しているが、アロイ電極で構成しても良いものである。
【００５５】
ここで、再び図１を参照して、改めて本発明の詳細な特徴を説明する。
再び、図１参照
（付記１）　ドレイン側に負荷抵抗が接続された一対のスイッチング用トランジスタと、前記一対のスイッチング用トランジスタのソース側に共通に接続された定電流源用トランジスタからなる差動対回路を含む化合物半導体論理回路において、前記スイッチング用トランジスタ及び定電流源用トランジスタとして素子動作時におけるゲート正孔電流がゲートバイアス依存性に関して大小２つのピーク値を持つトランジスタを用いるとともに、前記スイッチング用トランジスタとしてゲート正孔電流量がゲートバイアスの正側において最大値を取るものを用い、且つ、前記定電流源用トランジスタとしてゲート正孔電流量がゲートバイアスの負側において最大値を取るものを用いることを特徴とする化合物半導体論理回路。
（付記２）　上記スイッチング用トランジスタが、ヘテロ接合電界効果型トランジスタからなり、且つ、ソース電極７及びドレイン電極８がキャップ層４上に形成されたノンアロイ電極からなることを特徴とする付記１記載の化合物半導体論理回路。
（付記３）　上記定電流源用トランジスタが、ヘテロ接合電界効果型トランジスタからなり、且つ、ソース電極７及びドレイン電極８がキャップ層４上に形成されたアロイ電極からなることを特徴とする付記１または２に記載の化合物半導体論理回路。
（付記４）　上記定電流源用トランジスタが、ヘテロ接合電界効果型トランジスタからなり、且つ、ソース電極７及びドレイン電極８がキャップ層４に設けられたリセス部に形成された電極からなることを特徴とする付記１または２に記載の化合物半導体論理回路。
（付記５）　上記定電流源用トランジスタが、ヘテロ接合電界効果型トランジスタからなり、且つ、ソース電極７及びドレイン電極８が前記定電流源用トランジスタのメサ側壁に沿って形成された電極からなることを特徴とする付記１または２に記載の化合物半導体論理回路。
（付記６）　上記定電流源用トランジスタのゲート長が、０．１μｍ以下であることを特徴とする付記３乃至５のいずれか１に記載の化合物半導体論理回路。
（付記７）　上記定電流源用トランジスタのチャネル層２が、ＩｎＧａＡｓによって構成されていることを特徴とする付記３乃至６のいずれか１に記載の化合物半導体論理回路。
【００５６】
【発明の効果】
本発明によれば、スイッチング用トランジスタと定電流源用トランジスタにそれぞれゲート正孔電流のゲートバイアス依存性が異なる素子を用いることでゲートに流れ込む過剰な正孔電流を抑制でき、それによって、回路の信頼性を向上させることができるとともに、定電流源用トランジスタのドレインコンダクタンスが小さくなり定電流源特性が向上することによってバッファ回路等の帯域を大きくしたり出力信号のばらつきを抑制することができ、ひいては、化合物半導体論理回路の高性能化及び信頼性の向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の化合物半導体論理回路に用いるトランジスタの構造説明図である。
【図３】本発明の実施の形態の化合物半導体論理回路に用いるトランジスタのＩｇｈ−Ｖｇ　特性図である。
【図４】本発明の実施の形態の化合物半導体論理回路に用いるトランジスタのＩｄ　−Ｖｄ　特性図である。
【図５】本発明の実施の形態の化合物半導体論理回路に用いる他の定電流源用トランジスタの構造説明図である。
【図６】従来の化合物半導体論理回路の回路構成図である。
【図７】従来の化合物半導体論理回路に用いるトランジスタの説明図である。
【図８】従来の化合物半導体論理回路に用いる改良型トランジスタの構造説明図である。
【図９】従来の化合物半導体論理回路に用いる改良型定電流源用トランジスタの説明図である。
【符号の説明】
１　半絶縁性半導体基板
２　チャネル層
３　キャリア供給層
４　キャップ層
５　ゲートリセス領域
６　ゲート電極
７　ソース電極
８　ドレイン電極
９　アロイ領域
１０　電界集中部
１１　半絶縁性ＩｎＰ基板
１２　ｉ型ＩｎＡｌＡｓバッファ層
１３　ｉ型ＩｎＧａＡｓチャネル層
１４　ｎ型ＩｎＡｌＡｓ電子供給層
１５　ｎ型ＩｎＧａＡｓキャップ層
１６　ゲートリセス領域
１７　ゲート電極
１８　ソース電極
１９　ドレイン電極
２０　電界集中部
２１　電界集中部
２２　ソース電極
２３　ドレイン電極
２４　アロイ領域
２５　アロイ領域
２６　電界集中部
３１　半絶縁性ＩｎＰ基板
３２　ｉ型ＩｎＡｌＡｓバッファ層
３３　ｉ型ＩｎＧａＡｓチャネル層
３４　ｎ型ＩｎＡｌＡｓ電子供給層
３５　ｎ型ＩｎＧａＡｓキャップ層
３６　ゲートリセス領域
３７　ゲート電極
３８　ソース電極
３９　ドレイン電極
４０　電界集中部
４１　電界集中部
４２　ゲート電極
５１　トランジスタ
５２　トランジスタ
５３　ドレイン領域
５４　ソース・ドレイン領域
５５　ゲート電極
５６　ソース領域
５７　ゲート電極
５８　局所配線
５９　ビア
６０　ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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