(57)【要約】【課題】分割ドリフト層を有する構造において、分割ドリフト層の不純物濃度や膜厚を最適化することにより、絶縁耐圧の更なる向上をはかる。【解決手段】カソード１４からアノード１３までの間のｎ−  型ドリフト層１２にｐ−  型の複数の埋め込み層１５を設け、これらの埋め込み層１５によってドリフト層１２を複数の分割ドリフト層に分割した半導体装置であって、分割ドリフト層に、カソード１４からアノード１３に向かって第１層から第Ｍ層までの番号を付し、第Ｍ層の分割ドリフトの電荷量ＱＭ  を、第１層から第Ｍ−１層までの各分割ドリフト層の電荷量Ｑ１  ，〜，Ｑ（Ｍ−１）  よりも大きくした。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１の電極から第２の電極までの間のドリフト層に該ドリフト層とは導電型の異なる複数の埋め込み層を設け、これらの埋め込み層によってドリフト層を複数の分割ドリフト層に分割した半導体装置であって、
前記分割ドリフト層に、第１の電極から第２の電極に向かって第１層から第Ｍ層までの番号を付し、第Ｍ層の分割ドリフトの電荷量ＱＭ  を、第１層から第Ｍ−１層までの各分割ドリフト層の電荷量Ｑ１  ，〜，Ｑ（Ｍ−１）  よりも大きくしてなることを特徴とする半導体装置。
【請求項２】
第１の電極はカソードであり、第２の電極はショットキー接合によるアノードであることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１の電極は第１導電型のドレインであり、第２の電極は第１導電型のソースであり、ゲート下の第２導電型ベース層とドレインとの間に前記ドリフト層を有することを特徴とする請求項１記載の半導体装置。
【請求項４】
第１層から第Ｍ−１層までの分割ドリフト層の電荷量Ｑ１  〜Ｑ（Ｍ−１）  は互いに等しいものであることを特徴とする請求項１〜３の何れかに記載の半導体装置。
【請求項５】
前記埋め込み層は、電流の流れる方向に対して垂直な面上に周期的に配列され、且つ電流の流れる方向に離間した複数の面上にそれぞれ配置され、一つの面内において、各々の埋め込み層の幅をｗ、間隔をｓとしたとき、
Ｑ１  ，〜，Ｑ（Ｍ−１）＝ＱＭ  ×ｗ／（ｓ＋ｗ）
を満足することを特徴とする請求項１〜４の何れかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力用の半導体装置に係わり、特にドリフト層を埋め込み層により分割した構造を有する半導体装置に関する。
【０００２】
【従来の技術】
近年、電力用の半導体装置において、絶縁耐圧をより向上させるために、半導体層内に埋め込み層による分割ドリフト層を設ける構造が採用されている（例えば、特許文献１〜４を参照）。
【０００３】
分割ドリフト層は、例えばｎ−  型ドリフト層内で、電流の流れる方向と垂直方向の一つの面又は複数の面に島状のｐ＋  型埋め込み層を周期的に配列することにより形成される。埋め込み層を１層設けることにより分割ドリフト層が２層形成され、埋め込み層をｍ−１層設けることにより分割ドリフト層がｍ層形成されることになる。
【０００４】
個々の分割ドリフト層はＯＮ抵抗が小さく、耐圧が大きくなるように設定される。そして、複数の分割ドリフト層が直列に配置されているため、各々のドリフト層の耐圧を加えたものが全体の耐圧となる。一つの半導体層ではなく、それぞれの分割ドリフト層に耐圧を分担させることにより、全体としての耐圧の向上をはかることができる。
【０００５】
しかしながら、この種の装置にあっては次のような問題があった。即ち、各ドリフト層における不純物濃度や膜厚等は殆ど考慮されていない。従って、不純物濃度や膜厚等の条件は必ずしも最適化されているとは言えず、これが原因で十分な耐圧向上をはかることはできなかった。
【０００６】
【特許文献１】
特開２０００−１０１０８２号公報
【０００７】
【特許文献２】
特開平９−１９１１０９号公報
【０００８】
【特許文献３】
特開２００１−１５７４４号公報
【０００９】
【特許文献４】
特開２００１−２７４３９５号公報
【００１０】
【発明が解決しようとする課題】
このように従来、電力用の半導体装置においては、分割ドリフト層を設けることにより耐圧の向上をはかる構成が採用されているが、各ドリフト層における不純物濃度や膜厚は必ずしも最適化されているとは言えず、十分な耐圧向上をはかることはできなかった。
【００１１】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、分割ドリフト層を有する構造において、分割ドリフト層の不純物濃度や膜厚を最適化することにより、絶縁耐圧の更なる向上をはかり得る半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１３】
即ち本発明は、第１の電極から第２の電極までの間のドリフト層に該ドリフト層とは導電型の異なる複数の埋め込み層を設け、これらの埋め込み層によってドリフト層を複数の分割ドリフト層に分割した半導体装置であって、前記分割ドリフト層に、第１の電極から第２の電極に向かって第１層から第Ｍ層までの番号を付し、第Ｍ層の分割ドリフトの電荷量ＱＭ  を、第１層から第Ｍ−１層までの各分割ドリフト層の電荷量Ｑ１  ，〜，Ｑ（Ｍ−１）  よりも大きくしてなることを特徴とする。
【００１４】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
【００１５】
（１）  第１の電極はカソードであり、第２の電極はショットキー接合によるアノードであること。
【００１６】
（２）  第１の電極は第１導電型のドレインであり、第２の電極は第１導電型のソースであり、ゲート下の第２導電型ベース層とドレインとの間に前記ドリフト層を有すること。
【００１７】
（３）  第１層から第Ｍ−１層までの分割ドリフト層の電荷量Ｑ１  〜Ｑ（Ｍ−１）  は互いに等しいものであること。
【００１８】
（４）  埋め込み層は、電流の流れる方向に対して垂直な面上に周期的に配列され、且つ電流の流れる方向に離間した複数の面上にそれぞれ配置され、一つの面内において、各々の埋め込み層の幅をｓ、間隔をｗとしたとき、
Ｑ１  ，〜，Ｑ（Ｍ−１）＝ＱＭ  ×ｗ／（ｓ＋ｗ）
を満足すること。
【００１９】
（５）  電荷量は、分割ドリフト層の不純物濃度Ｎと厚さｄとの積Ｎ×ｄで定義されるものであること。
【００２０】
（６）  ｎ型基板上にｎ−  型ドリフト層が形成され、基板の裏面側に第１の電極としてのカソードが形成され、ドリフト層上に第２の電極としてのショットキー接合によるアノードが形成され、ドリフト層内にｐ＋  型の埋め込み層が形成された大電力用のショットキーダイオードであること。
【００２１】
（７）  ｎ−  型，ｐ−  型，又は絶縁層上に、ｐベース層を挟んでｎ型のソースとドレインが形成され、ｐベース層とドレインとの間にｎ−  型のドリフト層が形成され、ドリフト層内にｐ＋  型の埋め込み層が形成され、ｐベース層上にゲート電極が形成されたオフセットゲート型のパワーＭＯＳＦＥＴであること。
【００２２】
【発明の実施の形態】
発明の実施形態を説明する前に、本発明の基本原理について説明する。
【００２３】
ドリフト層に埋め込み層を持つショットキーダイオードの構造例を、図１に示す。
【００２４】
ｎ型基板１１上にｎ−  型ドリフト層１２が形成され、ドリフト層１２上の一部にはショットキー接続によるアノード１３が形成され、基板１１の下面にはカソード１４が形成されている。ドリフト層１２内には、ｐ＋  型の埋め込み層１５が（Ｍ−１）層形成されており、それによって分割されるドリフト層の数はＭ層となっている。分割ドリフト層は、下から１層，２層，３層と続き、最も上の層がＭ層になる。
【００２５】
従来、埋め込み層を持つドリフト層のオン抵抗Ｒｏｎは、以下の理想式で示されるように、耐圧Ｖｂｒの１乗に比例するといわれている。
【００２６】
Ｒｏｎ＝Ｒｏｎ０×Ｍ    ：オン抵抗
Ｖｂｒ＝Ｖｂｒ０×Ｍ    ：耐圧
Ｒｏｎ∝Ｖｂｒ
ここで、Ｒｏｎ０  は各分割ドリフト層のオン抵抗、Ｖｂｒ０  は各分割ドリフト層で支えられる電圧値である。
【００２７】
ドリフト層のオン抵抗と耐圧（ブレークダウン電圧）との関係を、図２に示しておく。図中の破線は埋め込み層を持たない場合、一点鎖線は埋め込み層を持つ場合である。埋め込み層を持たない場合、
Ｒｏｎ∝Ｖｂｒ２  
となり、ドリフト層のオン抵抗Ｒｏｎは耐圧Ｖｂｒの２乗に比例している。
【００２８】
図１の中に示すＭ番目の単位ドリフト層を図３（ａ）に示し、Ｍ番目以外の単位ドリフト層を図３（ｂ）に示す。Ｍ番目の単位ドリフト層は上部全面にショットキーコンタクトを持つため、下部の電圧が上昇するのに従って、上部全面から空乏層が伸びる。これは、ショット−キーダイオード以外のデバイスも、ｐ＋  層が上部全面についていれば同様な現象である。
【００２９】
ところが、Ｍ番目以外の単位ドリフト層では、ｐ＋  埋め込み層が上部の全幅（ｓ＋ｗ）のうち一部の幅ｗのみに存在するので、全幅からではなくｗ幅から空乏層が伸びる。そして、このｗ幅のｐｎジャンクションに単位ドリフト層の電荷が集中することになり、埋め込み層下部のジャンクションの電界がＭ番目の単位ドリフト層の電界より上昇する問題がある。
【００３０】
つまり、Ｍ番目と同じ電荷をＭ番目以外の層で持っていた場合に、単位ドリフト層内の最大電界は、Ｍ番目以外の層はＭ番目よりも高くなる。このため、従来の式は満足されず、もしこの式に従って構造設計を行うと、Ｍ番目以外の層で耐圧破壊が起こり、耐圧が保障できない可能性が出てくる問題がある。
【００３１】
この問題提起を実証するために本発明者らは、２ＤＴＣＡＤ（２  Ｄｉｍｅｎｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）シミュレーションを行った。用いた半導体材料は炭化珪素（ＳｉＣ）である。構造条件は、ドリフト層としてのｎ−  不純物濃度＝２×１０１６ｃｍ−３、単位ドリフト層の厚さ＝５μｍ、総数Ｍ＝２、埋め込み層幅ｗ＝０．５μｍ、埋め込み層間隔ｓ＝０．５μｍである。その結果を、図４と図５に示す。
【００３２】
図４は、アノードの印加電圧を上昇させながら、Ｍ番目のドリフト層の上部の電界を図６中のＡ点の場所で観察し、１層目の上部の電界を図６中のＢ点で観察したものである。Ａ点の電界は空乏層が埋め込み層に到達する電圧である約４００Ｖ以上でほぼ一定になっている。一方、Ｂ点の電界は約４００Ｖから上昇し始めている。印加電圧に対するＢ点の上昇の傾きは、Ａ点の４００Ｖ以下の上昇の傾きより高く約２倍になっている。Ａ点の電界とＢ点の電界が交差するのは印加電圧が約６００Ｖである。
【００３３】
理想式では、Ｍ場目のドリフト層もそれ以外の層も、印加電圧に対する電界の上昇は同じであることを前提としている。故に理想式によると、Ｂ点の電界の上昇はＡ点のそれと同じになるので、Ａ点とＢ点の電界が交差するのは約８００Ｖになるはずであるが、シミュレーション結果ではそうなっていない。
【００３４】
また、図５は図６中の線Ｃに沿ってスライスした電界分布を示す。ｘ＜０．５μｍにｐ＋  埋め込み層が存在し、ｘ＞０．５μｍには埋め込み層横のｎ−  層が存在する。埋め込み層下部の電界が、その横のｎ−  層の電荷より約２倍ほど高い値を示している。これから、やはり埋め込み層下部に電界が集中することが証明された。
【００３５】
このようにＭ番目以外のドリフト層のオン抵抗と支えられる電圧は理想式には従わず大きくずれるので、本発明ではこれを補正する式を以下のように導き出した。
【００３６】
各分割ドリフト層の最大電界強度が半導体の破壊電界強度と同じになるように設計すると、Ｍ番目のドリフト層の電荷ＱＭ  とＭ層以外の電荷Ｑ０  の関係は、
Ｑ０  ＝αＱＭ  
で表される。ここで、α＝ｗ／（ｓ＋ｗ）であり、埋め込み層幅のピッチに対する比率である。
【００３７】
また、
Ｑ０  ＝Ｎ０  ｄ０  
ＱＭ  ＝ＮＭ  ｄＭ  
である。ここで、Ｎ０  とｄ０  はそれぞれＭ番目のドリフト層以外の層の不純物濃度と厚さであり、ＱＭ  とｄＭ  はそれぞれＭ番目のドリフト層の不純物濃度と厚さである。
【００３８】
Ｍ番目のドリフト層で支えられる電圧ＶＭ  とＭ番目以外のドリフト層の電圧Ｖ０  の関係は、
Ｖ０／ＶＭ  ＝Ｎ０ｄ０２／（ＮＭｄＭ２）×αＶ／α
となる。Ｍ番目のドリフト層のオン抵抗ＲＭ  とＭ番目以外の分割ドリフト層のオン抵抗Ｒ０  の関係式は、
Ｒ０／ＲＭ  ＝ＮＭ／Ｎ０・ｄ０／ｄＭ  ・αＲ
となる。ここで、Ｍ番目以外の分割ドリフト層のオン抵抗は、埋め込み層が無い場合よりも埋め込み層がある場合の方が、電流経路が制約されるために高くなり、この上昇率がαＲ  である。αＲ  の値は１以上である。
【００３９】
従って、ドリフト層全体の耐圧Ｖｂｒは、
Ｖｂｒ＝ＶＭ｛（Ｍ−１）Ｎ０ｄ０２／（ＮＭｄＭ２）×αｖ／α＋１｝
となる。Ｍ番目以外の分割ドリフト層の耐圧が、完全空乏化したあとに印加電圧を上昇させた場合、厳密にいうと電界分布は一定ではなく、多少の電界の上昇があるために、耐圧が劣化する。これは、埋め込み層の間隔ｓの部分があるために、その下の電荷から出る電気力線の一部がその層より上の層の電界を増加させるために起こるのである。この現象による耐圧の劣化の係数をαＶ  とした。αＶ  が取りうる値は１以下である。
【００４０】
従って、埋め込み層全体のオン抵抗は、
Ｒｏｎ＝ＲＭ（（Ｍ−１）ＮＭ／Ｎ０×ｄ０／ｄＭ×αＲ＋１）
となる。
【００４１】
上記のように導き出した公式を使って、オン抵抗と耐圧の関係を計算した結果を、図７に示す。固定パラメータの条件は、αＶ＝０．９，αＲ＝１．１，Ｎ０＝２×１０１６ｃｍ−３，ｓ＝ｗ＝０．５μｍ，α＝０．５とした。ｄ０  をパラメータとして振った場合と、Ｍを振った場合、そして理想式から得られた線と、Ｃｏｎｖｅｎｔｉｏｎａｌの線を示す。ｄ０  を振った場合の線のマークカーは、Ｍの数を表し、耐圧が低い方から、Ｍ＝１，２，３と続く。ｄ０  が低いと理想線に近くなるが、同じ層数で達成できる耐圧が低くなる。逆にｄ０  が大きいと、理想線からは遠のくが耐圧が上昇する。図中のＭをパラメータとして振った線は、ｄ０  をパラメータとして振った線のＭ＝５，１０，２０を結ぶ線である。
【００４２】
以下、本発明の具体的な実施形態を図８〜１２に示す。何れの実施形態も第Ｍ層以外の分割ドリフト層の不純物濃度Ｎ０、厚さｄ０、電荷Ｑ０とした。第Ｍ層とのこれらの関係は前に述べた通りである。
【００４３】
図８は、本発明の第１の実施形態として、横型のＭＯＳＦＥＴに埋め込み層を適用した構造を説明するためのもので、（ａ）は断面図、（ｂ）は上面図である。ｐ−  型の半導体層２１上に、ｐ型ベース層２２を挟んで、ｎ＋  型のソース層２３とドレイン層２４とが設けられ、ｐ型ベース層２２とｎ＋  型ドレイン層２４との間にはｎ−  型のドリフト層２５が形成されている。ドリフト層２５には、ｐ＋  型の埋め込み層２６が４箇所に形成されている。そして、これらの埋め込み層２６により、ドリフト層２５が５層（Ｍ＝５）に分割されている。ソース側に最も近い分割ドリフト層が第Ｍ番目となっている。なお、ｐ−  層２１の代わりには、ｎ−  層を用いてもよく、ＳＩ（Ｓｅｍｉ  Ｉｎｓｕｌａｔｏｒ）や絶縁膜を用いることも可能である。
【００４４】
第１番目から第４番目の分割ドリフト層のソース・ドレイン方向の長さは全てｄ０  であり、不純物濃度は全てＮ０  である。第５番目の分割ドリフト層のソース・ドレイン方向の長さはｄＭ  であり、不純物濃度はＮＭ  である。第Ｍ番目の分割ドリフト層の電荷量を他の分割ドリフト層のそれよりも大きくするために、
ｄＭ×ＮＭ  ＞ｄ０×ｎ０  
となっている。
【００４５】
図９は、本発明の第２の実施形態として、図８のｐ＋  型埋め込み層２６の深さをｎ−  型ドリフト層２５の深さより深くした場合の断面図である。ここで、埋め込み層２６の深さをドリフト層２５の深さと同じにしてもよい。
【００４６】
図１０は、本発明の第３の実施形態として、図９のｐ型ベース２２とドリフト層２５の下に絶縁膜２９を敷き、その下にｐ−  層２１又はｎ−，若しくはＳＩ層を敷いた場合の断面図である。
【００４７】
図９や図１０の構成においても、第Ｍ番目の分割ドリフト層の電荷量を他の分割ドリフト層のそれよりも大きくするために、
ｄＭ×ＮＭ  ＞ｄ０×ｎ０  
となっている。
【００４８】
図１１は、本発明の第４の実施形態として、横型のショットキーダイオードで埋め込み層を上下方向に４段にした場合の断面図である。このような横型デバイスの埋め込み層の上下方向の層数は厚いほど電流量は増加し、それ故電流密度は増加する。
【００４９】
ｐ−  型の導体層３１上に、ｎ−  型のドリフト層３２が形成され、このドリフト層３２の一側面にはショットキー接合によるアノード電極３３が設けられ、ドリフト層３２の反対側の側面には図示しないアノードが設けられるようになっている。
【００５０】
ｎ−  型ドリフト層３２内にはｐ＋  型の埋め込み層３５が設けられ、これにより７つの分割ドリフト層が形成されている。第１番目から第６番目の分割ドリフト層のアノード・カソード方向の長さは全てｄ０  であり、不純物濃度は全てＮ０  である。第７番目の分割ドリフト層のアノード・カソード方向の長さはｄＭ  であり、不純物濃度はＮＭ  である。第７番目の分割ドリフト層の電荷量を他の分割ドリフト層のそれよりも大きくするために、ｄＭ×ＮＭ  ＞ｄ０×ｎ０  となっている。
【００５１】
なお、ｐ−  型の導体層３１の代わりには、ｎ−  型導体層や絶縁基板を用いることが可能である。
【００５２】
図１２は、本発明の第５の実施形態として、ドリフト層に埋め込み層を持つショットキーダイオードの構造例を示す断面図である。
【００５３】
ｎ＋  型基板４１上にｎ−  型のドリフト層４２が形成され、ドリフト層４２上の一部にはショットキー接続によるアノード４３が形成され、基板４１の下面にはカソード４４が形成されている。ｎ−  型のドリフト層４２には、ｐ＋  型の埋め込み層４５が４層形成されており、それによって分割されるドリフト層の数は５層となっている。
【００５４】
埋め込み層４５の幅ｗと間隔ｓはほぼ等しくなっている。第１番目から第４番目の分割ドリフト層のアノード・カソード方向の長さは全てｄ０  であり、不純物濃度は全てＮ０  である。第５番目の分割ドリフト層のアノード・カソード方向の長さはｄＭ  であり、不純物濃度はＮＭ  である。第５番目の分割ドリフト層の電荷量を他の分割ドリフト層のそれよりも大きくするために、ｄＭ×ＮＭ  ＞ｄ０×ｎ０  となっている。
【００５５】
このように本実施形態によれば、Ｍ番目の分割ドリフト層の電荷量をそれ以外の分割ドリフト層の電荷量よりも大きくして最適化することにより、Ｍ番目以外の分割ドリフト層の最大電界を小さくすることができ、全体としての耐圧が上がる効果が確認された。図１３に、電界の印加電圧依存性を示す。このグラフの具体的条件は前記図４に示したものと同じでかつ、α＝０．５である。前記図６で示した場所ＡとＢの電界を示し、Ｂについては従来構造と実施形態構造について示している。
【００５６】
このグラフにおいて、従来構造とは全層の電荷量を一定にした場合であり、実施形態構造はＭ番目の分割ドリフト層の電荷量をそれ以外の分割ドリフト層の電荷量のα倍にした場合である。グラフから判るように、実施形態構造の電界の増加は従来構造より緩やかになっており、Ａ点の電界と同じになるのは８００Ｖである。Ｂ点の電界が増加し始める印加電圧とＡ点の電界と同じになる印加電圧の差は、従来構造が約２００Ｖで、実施形態構造が約４００Ｖであり、予想通りにＭ番目以外の電荷量をＭ番目の電荷量の半分にすることでＭ番目以外の分割ドリフト層が持つ電圧とＭ番目の分割ドリフト層が持つ電圧が同じになることができた。電界破壊強度は約２ＭＶ／ｃｍなので、従来品の耐圧は約８００Ｖで実施形態構造では約１０００Ｖとなり、耐圧の向上の確認ができた。
【００５７】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００５８】
【発明の効果】
以上詳述したように本発明によれば、分割ドリフト層を有する構造において、第Ｍ層の分割ドリフトの電荷量がそれ以外の分割ドリフト層の電荷量よりも大きくなるように、各分割ドリフト層の不純物濃度や膜厚を最適化することにより、絶縁耐圧の更なる向上をはかることができる。
【図面の簡単な説明】
【図１】ドリフト層に埋め込み層を持つ構造のショットキーダイオードの構造を示す断面図。
【図２】ドリフト層におけるオン抵抗と耐圧との関係を埋め込み層の有無で比較して示す図。
【図３】Ｍ番目の単位ドリフト層とそれ以外の単位ドリフト層の等価的構造を示す図。
【図４】図６の構造における電界の印加電圧依存性を示す図。
【図５】図６の構造における電界分布を示す図。
【図６】埋め込み層ショットキーダイオードの基本構造を示す断面図。
【図７】オン抵抗と耐圧との関係を示す図。
【図８】第１の実施形態に係わる横型ＭＯＳＦＥＴの断面構造と上面構造を示す図。
【図９】第２の実施形態に係わる横型ＭＯＳＦＥＴの断面構造を示す図。
【図１０】第３の実施形態に係わる横型ＭＯＳＦＥＴの断面構造を示す図。
【図１１】第４の実施形態に係わる横型のショットキーダイオードの構造例を示す断面図。
【図１２】第５の実施形態に係わる縦型のショットキーダイオードの構造例を示す断面図。
【図１３】図６の構造における電界の印加電圧依存性を、実施形態と従来とで比較して示す図。
【符号の説明】
１１…ｎ型基板
１２，３２…ｎ−  型ドリフト層
１３，３３…アノード（第２の電極）
１４，３４…カソード（第１の電極）
１５，３５…ｐ＋  型埋め込み層
２１…ｐ−  型層層
２２…ｐ型ベース層
２３…ｎ＋  型ソース（第２の電極）
２４…ｎ＋  型ドレイン（第１の電極）
２５…ｎ−  型ドリフト層
２６…ｐ＋  型埋め込み層
３１…ｐ−  型基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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