(57)【要約】【課題】強誘電体キャパシタの上部電極が、絶縁層上に配置される領域においても十分な密着力を有し、かつ上部電極から侵入した水素が強誘電体層まで到達することを防止する。【解決手段】少なくとも上部電極の底面に密着層を配置し、この密着層として水素バリア性能を有する材料を用いる。【選択図】  図３
2004303985.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルがマトリクス状に配列され、下部電極と、該下部電極と交差する方向に配列された上部電極と、少なくとも前記上部電極と前記下部電極との交差領域に配置された強誘電体層と、少なくともメモリセルアレイの上に水素バリア膜を含む層間絶縁層が形成された強誘電体メモリ素子において、前記上部電極の底面あるいは上面に密着層が配置されていることを特徴とする強誘電体メモリ素子。
【請求項２】
メモリセルがマトリクス状に配置され、下部電極と、該下部電極と交差する方向に配列された上部電極と、少なくとも前記上部電極と前記下部電極との交差領域に配置された強誘電体層と、少なくともメモリセルアレイの上に水素バリア膜を含む層間絶縁層が形成された強誘電体メモリ素子において、前記上部電極の底面と上面の両方に密着層が配置されていることを特徴とする強誘電体メモリ素子。
【請求項３】
前記強誘電体層が、前記下部電極と前記上部電極との交差領域に設けられ、前記強誘電体層と前記上部電極との間に、中間電極が設けられていることを特徴とする請求項１または２に記載の強誘電体メモリ素子。
【請求項４】
前記密着層が、水素バリア性能を有する材料で構成されることを特徴とする請求項１ないし３のいずれかに記載の強誘電体メモリ素子。
【請求項５】
前記上部電極の底面に設けられた前記密着層は、前記上部電極と前記下部電極との交差領域のみ形成されていないことを特徴とする請求項４に記載の強誘電体メモリ素子。
【請求項６】
前記上部電極の底面に設けられた前記密着層には、前記上部電極と前記下部電極との交差領域に、該交差領域の面積より小さな開口部が設けられていることを特徴とする請求項４に記載の強誘電体メモリ素子。
【請求項７】
前記水素バリア性能を有する材料が酸化物であることを特徴とする請求項４ないし６のいずれかに記載の強誘電体メモリ素子。
【請求項８】
前記水素バリア性能を有する材料が導電性材料であることを特徴とする請求項４ないし６のいずれかに記載の強誘電体メモリ素子。
【請求項９】
前記導電性材料がイリジウムの酸化膜であることを特徴とする請求項８記載の強誘電体メモリ素子。
【請求項１０】
前記酸化物がＡｌ２Ｏ３の化学式で標記される酸化物を含有していることを特徴とする請求項７に記載の強誘電体メモリ素子。
【請求項１１】
前記メモリセルに対して選択的な情報の書込みもしくは読み出しを行なうための周辺回路部を含み、前記周辺回路部の上には、前記水素バリア膜が形成されていないことを特徴とする請求項１ないし１０のいずれかに記載の強誘電体メモリ素子。
【請求項１２】
前記メモリセルに対して選択的な情報の書込みもしくは読み出しを行なうための周辺回路部を含み、前記周辺回路部の上には、前記密着層が形成されていないことを特徴とする請求項４ないし１１のいずれかに記載の強誘電体メモリ素子。
【請求項１３】
強誘電体キャパシタからなるメモリセルが、マトリクス状に配列されたメモリセルアレイを含む強誘電体メモリ素子の製造方法であって、以下の工程を含む、強誘電体メモリ素子の製造方法。
（ａ）基板上に第１導電層を形成する工程。
（ｂ）前記第１導電層の上に強誘電体層を形成する工程。
（ｃ）前記強誘電体層の上に第２導電層を形成する工程。
（ｄ）少なくとも前記強誘電体層および前記第２導電層をパターニングする工程。
（ｅ）前記基板上に、前記第１導電層、前記強誘電体層および前記第２導電層を含む積層体を覆うように絶縁層を形成する工程。
（ｆ）前記絶縁層の上に、密着層として水素バリア性能を有する薄膜を形成する工程。
（ｇ）前記密着層に、所望形状の開口部を前記強誘電体層と重なる位置に形成する工程。
（ｈ）前記開口部を介して、前記第２導電層と接続される所望パターンの第３導電層を形成する工程。
【請求項１４】
前記（ｇ）工程において形成する開口部を、前記強誘電体層の面積より小さく形成することを特徴とする請求項１３に記載の強誘電体メモリ素子の製造方法。
【請求項１５】
前記（ｅ）工程において、絶縁層を形成した後、前記絶縁層を酸素プラズマに曝すことを特徴とする請求項１３に記載の強誘電体メモリ素子の製造方法。
【請求項１６】
前記（ｈ）工程において、第３導電層を酸素プラズマ雰囲気に曝すことを特徴とする請求項１３に記載の強誘電体メモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイを含む強誘電体メモリ装置およびその製造方法に関する。
【０００２】
【従来の技術】
強誘電体メモリ装置の製造において、強誘電体層を形成した後、層間絶縁層の形成工程やドライエッチング工程などにおいて、強誘電体層が水素雰囲気下に曝されることがある。強誘電体層は一般に金属酸化物からなる。このため、強誘電体層が水素に曝されると、強誘電体層を構成する酸素が水素により還元される。これにより、強誘電体層がダメージを受けることになる。例えば、強誘電体層がＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）からなる場合には、ＳＢＴが水素によって還元されると、粒界部において金属Ｂｉが生じ、上部電極と下部電極とが短絡することとなる。これを防止する目的で、水素バリア膜と称される保護膜を強誘電体キャパシタ上に被覆する。水素バリア膜としては各種酸化物が検討されており、特にＡｌ２Ｏ３の化学式で表される化合物が優れた水素バリア性能を示すため有力な候補材料として注目されている。これらの材料は一般的にスパッタリング法などによって成膜される。ところがステップカバレッジが悪い場合、上部電極の形状によっては側壁部に十分な膜厚で水素バリアが形成されない。このため、上部電極側壁部から侵入した水素によって強誘電体層が還元され、強誘電体性能が著しく劣化してしまうという問題点があった。
【０００３】
また、強誘電体キャパシタの上部電極自身を配線として利用し、これをキャパシタ領域外に形成された素子駆動用トランジスタ他周辺回路と接続する場合、上部電極は強誘電体層上のみならず、キャパシタ周辺の層間絶縁膜上にも配置される。ところが、この層間絶縁膜の材質によっては上部電極との間で十分な密着力が得られず、プロセスに起因した外部応力あるいは上部電極自身の内部応力で上部電極が層間絶縁膜上から剥離してしまうという問題点があった。同様な現象は上部電極とこの上に被覆される層間絶縁膜との間でも生じてしまう。
【０００４】
【発明が解決しようとする課題】
本発明は、上部電極と層間絶縁膜との密着力を確保すると同時に、上部電極側壁部から侵入した水素が強誘電体層に到達するのを防止する強誘電体キャパシタを提供することを目的としている。
【０００５】
【課題を解決するための手段】
（１）本発明の強誘電体メモリ素子は、メモリセルがマトリクス状に配列され、下部電極と、該下部電極と交差する方向に配列された上部電極と、少なくとも前記上部電極と前記下部電極との交差領域に配置された強誘電体層と、少なくともメモリセルアレイの上に水素バリア膜を含む層間絶縁層が形成された強誘電体メモリ素子において、前記上部電極の底面あるいは上面に密着層が配置されていることを特徴とする。
上記構成によれば上部電極とこの下に堆積されている層間絶縁膜との密着力あるいは上部電極とこの上に被覆される層間絶縁膜との密着力を向上させることができるという効果を有する。
【０００６】
（２）本発明の強誘電体メモリ素子は、メモリセルがマトリクス状に配置され、下部電極と、該下部電極と交差する方向に配列された上部電極と、少なくとも前記上部電極と前記下部電極との交差領域に配置された強誘電体層と、少なくともメモリセルアレイの上に水素バリア巻くを含む層間絶縁層が形成された強誘電体メモリ素子において、前記上部電極の底面と上面の両方に密着層が配置されていることを特徴とする。
上記構成によれば、上部電極とこの下に堆積されている層間絶縁膜との密着力と同時に上部電極とこの上に被覆される層間絶縁膜との密着力を向上させることができるという効果を有する。
【０００７】
（３）本発明の強誘電体メモリ素子は、前記強誘電体層が、前記下部電極と前記上部電極との交差領域に設けられ、前記強誘電体層と前記上部電極との間に、中間電極が設けられていることを特徴とする。
上記構成によれば、密着層として絶縁性の材料を用いることができるという効果を有する。
【０００８】
（４）本発明の強誘電体メモリ素子は、前記密着層が、水素バリア性能を有する材料で構成されることを特徴とする。上記構成によれば、上部電極の上部あるいは上部電極の側壁部から侵入した水素が強誘電体層へ到達するのを防ぐことができるという効果を有する。
【０００９】
（５）本発明の強誘電体メモリ素子は、前記上部電極の底面に設けられた前記密着層は、前記上部電極と前記下部電極との交差領域のみ形成されていないことを特徴とする。
上記構成によれば、密着層として絶縁性の材料を用いることができる効果を有する。
【００１０】
（６）本発明の強誘電体メモリ素子は、前記上部電極の底面に設けられた前記密着層には、前記上部電極と前記下部電極との交差領域に、該交差領域の面積より小さな開口部が設けられていることを特徴とする。
上記構成によれば、強誘電体層の直上から侵入する水素量を最小限に抑制することができるという効果を有する。
【００１１】
（７）本発明の強誘電体メモリ素子は、前記水素バリア性能を有する材料が酸化物であることを特徴とする。
上記構成によれば、上部電極と層間絶縁層との密着力を極めて強固にすることができるという効果を有する。
【００１２】
（８）本発明の強誘電体メモリ素子は、前記水素バリア性能を有する材料が導電性材料であることを特徴とする。
上記構成によれば、密着層に中間電極と前記上部電極を接続するための開口部を設ける必要がなくなり、工程が簡略化されるという効果を有する。
【００１３】
（９）本発明の強誘電体メモリ素子は、前記導電性材料がイリジウムの酸化膜であることを特徴とする。
上記構成によれば、上部電極上部から侵入する水素あるいは上部電極側壁部から侵入する水素をより効率的に遮蔽し、強誘電体の特性劣化を防止することができるという効果を有する。
【００１４】
（１０）本発明の強誘電体メモリ素子は、前記酸化物がＡｌ２Ｏ３の化学式で標記される酸化物を含有していることを特徴とする。
上記構成によれば、密着層が極めて優れた水素バリア性能を発揮するため、上部電極の上部あるいは上部電極の側壁部から侵入する水素を強誘電体層から遮断できるという効果を有する。
【００１５】
（１１）本発明の強誘電体メモリ素子は、前記メモリセルに対して選択的な情報の書込みもしくは読み出しを行なうための周辺回路部を含み、前記周辺回路部の上には、前記水素バリア膜が形成されていないことを特徴とする。
上記構成によれば、周辺回路部の上に水素バリア膜が形成されていないことにより、周辺回路部に水素が侵入することができるため、周辺回路部を水素によって回復させることができる。つまり、メモリセルアレイの強誘電体層が水素によって還元されるのを抑えつつ、周辺回路部を水素によって回復させることができるという効果を有する。
【００１６】
（１２）本発明の強誘電体メモリ素子は、前記メモリセルに対して選択的な情報の書込みもしくは読み出しを行なうための周辺回路部を含み、前記周辺回路部の上には、前記密着層が形成されていないことを特徴とする。
上記構成によれば、周辺回路部の上に密着層が形成されていないことにより、周辺回路部に水素が侵入することができるため、周辺回路部を水素によって回復させることができる。つまり、メモリセルアレイの領域においては上部電極と絶縁層との密着力を確保しつつ、周辺回路部を水素によって回復させることができるという効果を有する。
【００１７】
（１３）本発明の強誘電体メモリ素子の製造方法は、強誘電体キャパシタからなるメモリセルが、マトリクス状に配列されたメモリセルアレイを含む強誘電体メモリ素子の製造方法であって、以下の工程を含む。
（ａ）基板上に第１導電層を形成する工程。
（ｂ）前記第１導電層の上に強誘電体層を形成する工程。
（ｃ）前記強誘電体層の上に第２導電層を形成する工程。
（ｄ）少なくとも前記強誘電体層および前記第２導電層をパターニングする工程。
（ｅ）前記基板上に、前記第１導電層、前記強誘電体層および前記第２導電層を含む積層体を覆うように絶縁層を形成する工程。
（ｆ）前記絶縁層の上に、密着層として水素バリア性能を有する薄膜を形成する工程。
（ｇ）前記密着層に、所望形状の開口部を前記強誘電体層と重なる位置に形成する工程。
（ｈ）前記開口部を介して、前記第２導電層と接続される所望パターンの第３導電層を形成する工程。
上記方法によれば、第３導電層が密着層の開口部を介して第２導電層と接続され、これ以外の領域においては、密着層を介して絶縁層上に配置されるため、第３導電層と基板との間で十分な密着力が得られ、第３導電層が剥離しなくなるという効果を有する。また、上記方法によれば第３導電層の下部領域にも水素バリアが形成されるため、第３導電層の上部あるいは側壁部から侵入した水素が前記強誘電体層に到達するのを防ぐことができるという効果を有する。
【００１８】
（１４）本発明の強誘電体メモリ素子の製造方法は、前記（ｇ）工程において形成する開口部を、前記強誘電体層の面積より小さく形成することを特徴とする。
上記方法によれば、開口部から侵入する水素量を最小限に抑えることができるという効果を有する。
【００１９】
（１５）前記本発明の強誘電体メモリ素子の製造方法は、（ｅ）工程において、絶縁層を形成した後、前記絶縁層を酸素プラズマに曝すことを特徴とする。
上記方法によれば、絶縁層に含有される水分を効率的に除去することができるため、この上に形成される水素バリア機能を有する薄膜の膜質劣化を防ぐことができるという効果を有する。
【００２０】
（１６）本発明の強誘電体メモリ素子の製造方法は、前記（ｈ）工程において、第３導電層を酸素プラズマ雰囲気に曝すことを特徴とする。
上記方法によれば、第３導電層の上面に水素バリア性能を兼ねた密着層としての酸化膜を自己整合的に形成できるという効果を有する。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
（実施形態１）
１．１  デバイスの構造
図１は、強誘電体メモリ装置を模式的に示す図であり、図２は、図１のＡ−Ａ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。図３は、図１のＢ−Ｂ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。図４は、図２におけるメモリセルアレイを拡大した断面模式図である。図５は、図３におけるメモリセルアレイを拡大した断面模式図である、図５は、図３におけるメモリセルアレイを拡大した断面模式図である。
【００２２】
強誘電体メモリ装置１０００は、メモリセルアレイ１００と、周辺回路部２００とを有する。そして、メモリセルアレイ１００と周辺回路部２００とは、異なる層に形成されている。周辺回路部２００は、メモリセルアレイ１００の外側の領域において形成されている。具体的には、周辺回路部の形成領域Ａ２００は、メモリセルアレイの形成領域Ａ１００の外側の領域において設けられている。この例では、下層に周辺回路部２００が、上層にメモリセルアレイ１００が形成されている。周辺回路部２００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダまたはアドレスバッファを挙げることができる。
【００２３】
メモリセルアレイ１００は、行選択のための下部電極（ワード線）１２と、列選択のための上部電極（ビット線）１６とが直交するように配列されている。すなわち、Ｘ方向に沿って下部電極１２が所定ピッチで配列され、Ｘ方向と直交するＹ方向に沿って下部電極が所定ピッチで配列されている。なお、下部電極１２がビット線、上部電極がワード線でも良い。
【００２４】
メモリセルアレイ１００は、図２および図３に示すように、第１層間絶縁層１０の上に設けられている。メモリセルアレイ１００は、図４および図５に示すように、第１層間絶縁層１０上に、下部電極１２、強誘電体キャパシタを構成する強誘電体層１４、中間電極１８および上部電極（上電極）１６が積層されて構成されている。強誘電体層１４および中間電極１８は、下部電極１２と上部電極１６との交差領域に設けられている。すなわち、下部電極１２と上部電極１６との交差領域において、強誘電体キャパシタ２０からなるメモリセルが構成されている。
【００２５】
図５に示すように、強誘電体キャパシタ２０における下部電極１２を少なくとも覆うように、絶縁層７２が形成されている。この絶縁層７２が設けられていることにより、下部電極１２と中間電極１８または上部電極１６との短絡が防止されている。絶縁層７２としては、良好なステップカバレッジを有するオゾンＴＥＯＳ−ＳｉＯ２膜を用いることが望ましい。この上に第１水素バリア膜４２を形成する。これによって隣接する強誘電体キャパシタ間の溝が埋め込まれる。
【００２６】
また、図４および図５に示すように、少なくとも上部電極１６の底面には絶縁層７２との密着力を稼ぐために、密着層４０が形成されている。本実施例においては、この密着層としてチタンの酸化物を適用した。これは絶縁性の材料であるため、強誘電体キャパシタの上部には開口部を設けている。この開口部を通して上部電極１６は中間電極１８と接続されている。
【００２７】
メモリセルアレイ１００の全面を覆うように、第２水素バリア膜４４が形成されている。第２水素バリア膜４４を形成することにより、第２水素バリア膜４４の形成後の工程（例えばパシベーション膜形成工程）で発生する水素によって強誘電体キャパシタ２０の強誘電体層１４が還元されるのを抑えることができる。ここで第１水素バリア膜４２、あるいは第２水素バリア膜４４の材質は、水素バリア機能を有すれば特に限定されない。ただし強誘電体キャパシタの上部電極と下部電極との間の短絡を防止するため、第１水素バリア膜４２は絶縁性材料を用いる必要がある。材料としてはアルミニウムの酸化物、マグネシウムの酸化物、ジルコニウムの酸化物、チタンの酸化物、ハフニウムの酸化物等が候補である。一方、第２水素バリア膜は水素バリア性能を有する材料であれば絶縁性材料のみならず導電性材料であっても構わない。
【００２８】
第１水素バリア膜４２は、周辺回路部の形成領域Ａ２００には、形成されていないことができる。これにより、メモリセルアレイ１００における強誘電体層１６が水素により還元されるのを抑えつつ、周辺回路部２００を水素により回復することができる。
【００２９】
また、図２および図３に示すように、メモリセルアレイ１００を覆うように、第１層間絶縁層１０の上に、第１保護層３６が形成されている。さらに、配線層１９を覆うように第１保護層３６上に絶縁性の第２保護層３８が形成さえている。
【００３０】
第１保護層３６と、第２保護層３８との間には、第２水素バリア膜４４が形成されている。第２水素バリア膜４４は、少なくともメモリセルアレイ領域Ａ１００に形成されることができる。第２水素バリア膜４４を形成することにより、第２水素バリア膜４４の形成後の工程（例えばパシベーション膜形成工程）で発生する水素によって、メモリセルアレイ１００における強誘電体層１４が水素により還元されることをより確実に抑えることができる。第２水素バリア膜４４の材質は、水素バリア機能を有すれば特に限定されず、絶縁性であっても非絶縁性であってもよい。また、第２水素バリア膜４４が絶縁性の材質からなる場合には、第２水素バリア膜４４の材質は、第１水素バリア膜４２の材質として例示したものをとることができる。また、第２水素バリア膜４４が導電性の材質からなる場合には、第２水素バリア膜４４の材質としては、チタン、酸化イリジウム、窒化チタン、アルミニウムを挙げることができる。
【００３１】
また、第２水素バリア膜４４は、周辺回路領域Ａ２００には形成されていないことができる。これにより、メモリセルアレイ１００における強誘電体層１４が水素により還元されるのを抑えつつ、周辺回路部を水素により回復することができる。
【００３２】
周辺回路部２００は、図１に示すように、前記メモリセルに対して選択的に情報の書込みもしくは読み出しを行なうための各種回路を含み、例えば、下部電極１２を選択的に制御するための第１駆動回路５０と、上部電極３４を選択的に制御するための第２駆動回路５２と、センスアンプなどの信号検出回路（図示せず）とを含む。
【００３３】
また、周辺回路部２００は、図２に示すように、半導体基板１１０上に形成されたＭＯＳトランジスタ１１２を含む。ＭＯＳトランジスタ１１２は、ゲート絶縁層１１２ａ、ゲート電極１１２ｂおよびソース／ドレイン領域１１２ｃを有する。各ＭＯＳトランジスタ１１２は素子分離領域１１４によって分離されている。ＭＯＳトランジスタ１１２が形成された半導体基板１１０上には、第１層間絶縁層１０が形成されている。そして、周辺回路部２００とメモリセルアレイ１００とは、配線層１９によって電気的に接続されている。
【００３４】
次に、強誘電体メモリ装置１０００における書込み、読み出し動作の一例について述べる。
【００３５】
まず、読み出し動作においては、選択セルのキャパシタに読み出し電圧「Ｖ０」が印加される。これは同時に’０’の書込み動作を兼ねている。このとき、選択されたビット線を流れる電流またはビット線をハイインピーダンスにしてときの電位をセンスアンプにて読み出す。このとき、非選択セルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【００３６】
書込み動作においては、’１’の書込みの場合は、選択セルのキャパシタに「−Ｖ０」の電圧が印加される。’０’の書込みの場合は、選択セルのキャパシタに、該選択セルの分極を反転させない電圧が印加され、読み出し動作時に書き込まれた’０’状態を保持する。このとき、非選択セルのキャパシタには、書込み時のクロストークを防ぐため、所定の電圧が印加される。
【００３７】
１．２    作用効果
以下、強誘電体メモリ装置１０００の作用効果を説明する。
（１）本実施の形態においては、上部電極１６の底面に密着層４０を配置した。この密着層は絶縁層７２と上部電極１６とのとの密着力を向上させる材質であれば材料を選ばない。絶縁層との相性を考慮すると、酸化物が好ましい。このことによって、上部電極１６と層間絶縁膜７２との間の密着力を十分に稼ぐことが可能となるため、素子の機械的強度が向上する。
【００３８】
（２）本実施の形態においては、第１水素バリア膜４２を少なくともメモリセルアレイ１００の全面を覆うように設けられている。このため、次の作用効果を奏することができる。
【００３９】
第１水素バリア膜４２を設けることにより、強誘電体層１４が、第１水素バリア膜４２を形成した後の工程で発生する水素によって還元されるのを抑えることができる。
【００４０】
また、第１水素バリア膜４２を全面に形成しているため、第１水素バリア膜４２を微細なパターンにパターニングする必要がない。このため、第１水素バリア膜４２のパターニングが容易となる。
【００４１】
（３）本実施の形態においては、第１保護層３６の上に、少なくともメモリセルアレイの形成領域Ａ１００に、第２水素バリア膜４４を設けている。このため、第１水素バリア膜４２ええ述べた作用効果と同様の作用効果を奏することができる。
【００４２】
（４）強誘電体層１４は、上部電極１６と下部電極１２との交差領域に形成されている。このため、キャパシタから外側へ電気力線がはみ出すのを抑えることができる。その結果、強誘電体層１４における電界を強めることができるため、強誘電体層１４を一定の分極値にするのに必要な電圧を抑えることができる。したがって、ヒステリシスループを方形に近づけることができる。その結果、強誘電体メモリ装置１０００によれば、強誘電体キャパシタ２０の特性を向上させることができる。
【００４３】
１．３    プロセス
次に、上述した強誘電体メモリ装置の製造方法の一例について述べる。図６から図１４は、強誘電体メモリ装置１０００の製造工程を模式的に示す断面図である。なお、図７から図１７は、メモリセルアレイ領域のみに着目して示した断面図である。
【００４４】
図６に示すように、公知のＬＳＩプロセスを用いて、周辺回路２００を形成する。具体的には、半導体基板１１０上にＭＯＳトランジスタ１１２を形成する。例えば、半導体基板１１０上にＭＯＳトランジスタ１１２を形成する。例えば、半導体基板１１０上の所定領域にトレンチ分離法、ＬＯＣＯＳ法などを用いて素子分離領域１１４を形成し、ついでゲート絶縁層１１２ａおよびゲート電極１１２ｂを形成し、その後、半導体基板１１０に不純物をドープすることでソース／ドレイン領域１１２ｃを形成する。このようにして駆動回路５０、５２および信号検出回路５４などの各種回路を含む周辺回路部２００が形成される。ついで、公知の方法により、第１層間絶縁層１０を形成する。
次に、第１層間絶縁層１０の上に、メモリセルアレイ１００を形成する。以下、図７から図１４を参照しながら、メモリセルアレイ１００の形成方法を説明する。
【００４５】
まず、図７に示すように、第１層間絶縁層１０の上に、下部電極１２のための第１導電層１２ａを形成する。第１導電層１２ａの材質としては、強誘電体キャパシタの電極となり得るものえあれば特に限定されない。第１導電層１２ａの材質としては、たとえばＩｒ、ＩｒＯｘ、Ｐｔ、ＲｕＯｘ、ＳｒＲｕＯｘ、ＬａＳｒＣｏＯｘ等を挙げることができる。また、第１導電層１２ａは、単層または複数の層を積層したものを用いることができる。第１導電層１２ａの形成方法としては、スパッタリング、真空蒸着、ＣＶＤ等の方法が利用できる。
【００４６】
次に、第１導電層１２ａの上に、強誘電体層１４ａを形成する。強誘電体層１４ａの材質としては、強誘電性を示してキャパシタ絶縁層として使用できれば、その組成は任意のものを適用することができる。このような強誘電体としては、たとえばＰＺＴ（ＰｂＺｒｚＴｉ１−ｚＯ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）を挙げることができ、さらに、これらの材料にニオブやニッケル、マグネシウム等の元素を添加したものが適用できる。強誘電体層１４ａの形成方法としては、例えば、ゾルゲル材料やＭＯＤ材料を用いたスピンコート法やディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザーアブレーション法を挙げることができる。
【００４７】
次に、強誘電体層１４ａの上に、中間電極１８のための第２導電層１８ａを形成する。第２導電層１８ａの材質および形成方法は、第１導電層１２ａと同様のものを適用することができる。
【００４８】
次に、全面に、マスク層６０を形成し、リソグラフィーおよびエッチングによりマスク層をパターンニングする。すなわち、下部電極１２を形成しようとする領域上にマスク層６０を形成する。マスク層６０の材質は第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａのエッチングの際に、マスクとして機能し得る材質であれば特に限定されず、たとえば、窒化シリコン、酸化シリコン、窒化チタンを挙げることができる。マスク層６０は、例えばＣＶＤ法により形成されることができる。
【００４９】
次に、図８に示すように、マスク層６０をマスクとして、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをエッチングし、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをパターニングする。第１導電層１２ａをパターニングすることにより、所定のパターンを有する下部電極１２が形成される。エッチングの方法としては、ＲＩＥ、スパッタエッチング、プラズマエッチングなどの方法を挙げることができる。
【００５０】
次に、図９に示すように、全面に絶縁層７２を形成する。絶縁層７２の材質は、後の第１絶縁層のエッチバック工程で、マスク層６０と同一のエッチングレートにすることができるものであれば特に限定されない。キャパシタ間の埋め込みを目的としてカバレッジ性能を優先するなら、オゾンＴＥＯＳ−ＳｉＯ２膜を用いるのが好ましい。絶縁層７２の形成方法としては、たとえばＣＶＤ法を挙げることができる。絶縁層７２の材質および形成方法が、マスク層６０の材質および形成方法と同じであると、絶縁層７２とマスク層６０とのエッチングレートを同じにし易い。絶縁層７２は、下部電極１２と強誘電体層１４ａと第２導電層１８ａとマスク層６０の積層体（以下「積層体」という）を覆い、その積層体の相互間を充填するように形成される。
【００５１】
次に、図１０に示すように、絶縁層７２の上に、レジスト層Ｒ１を形成する。レジスト層Ｒ１は、その上面が平坦となるように形成される。レジスト層Ｒ１は、回転塗布法により形成されることができる。レジスト層Ｒ１の厚さは、絶縁層７２に形成されている凹部の深さの２倍程度（たとえば、０．８μｍ）であることができる。なお、塗布法を利用して上面が平坦な絶縁層を形成した場合には、レジスト層Ｒ１を形成しなくてもよい。具体的には、絶縁層７２がＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）層によりなる場合には、レジスト層Ｒ１を形成しなくてもよい。
【００５２】
次に、図１１に示すように、絶縁層７２およびレジスト層Ｒ１をエッチバックする。このエッチバックと同時に、マスク層６０を除去し、第２導電層１８ａの上面に露出させる。エッチング方法は、たとえばＲＩＥなどのドライエッチングにより行なうことができる。また、レジスト層Ｒ１と絶縁層７２とのエッチングレートが同じ条件で行われることができる。たとえば、エッチングのエッチャントとしては、ＣＨＦ３とＯ２との混合ガスを適用することができ、レジスト層Ｒ１と絶縁層７２との選択比は、ＣＨＦ３とＯ２との混合比により制御することができる。このエッチバックの際、絶縁層７２が、少なくとも下部電極１２の側壁を覆うようにする。
【００５３】
次に、図１２に示すように、全面に密着層４０ａを堆積する。この密着層４０ａとして、本実施例においてはチタンの酸化物を使用した。次にこの密着層の所望位置に所望形状の開口部Ｈ１を設ける。この開口部は強誘電体層１４ａと重なる位置に設けられ、第２導電層１８ａとのコンタクトエリアとなる。
【００５４】
次に、図１３に示すように、密着層４０ａ上に第３導電層１６ａをせいまくする。これによって第３導電層は前述の開口部Ｈ１を介して第２導電層１８ａと接続される。この第３導電層１６ａ上に所定のパターンをゆうするレジストＲ２を形成する。レジスト層Ｒ２は、上部電極１６を形成しようとする領域上に形成される。
【００５５】
次に、レジスト層Ｒ２をマスクとして、第３導電層１６ａ、密着層４０ａ、第２導電層１８ａ、強誘電体層１４ａ、絶縁層７２をエッチングする。こうして、図１４から図１５に示すように、第３導電層１６ａがパターニングされることにより上部電極１６が形成される。また、第２導電層１８ａおよび強誘電体添う１４ａがパターニングされることにより、上部電極１６と下部電極１２との交差領域に、中間電極１８および強誘電体層１４が形成される。なお、上部電極１６と下部電極１２との交差領域以外の、上部電極１６の下には、密着層４０と絶縁層７２が残ることとなる。こうして、メモリセルアレイ１００が形成される。
【００５６】
次に、図１および図１６に示すように、第１水素バリア膜４２を形成する。ここで第１水素バリア４２の材質は、水素バリア機能を有すれば特に限定されない。ただし、強誘電体キャパシタの上部電極と下部電極との間の短絡を防止するために、第１水素バリア膜４２は絶縁性材料を用いる必要がある。材料としては、アルミニウムの酸化物、マグネシウムの酸化物、ジルコニウムの酸化物、チタンの酸化物、ハフニウムの酸化物等が候補である。成膜方法としては、スパッタ法、ＭＯＣＶＤ法、レーザーアブレーション法等を用いることができる。この第１水素バリア膜４２は、少なくともメモリセルアレイ１００の全面を覆うようにパターニングされる。
【００５７】
次に、第１水素バリア膜４２の上に、公知の方法により、第１保護層３６を形成する。次に、必要に応じて第１保護層３６を平坦化する。
【００５８】
次に、第１保護層３６の上に、第２水素バリア膜４４を形成する。第２水素バリア膜４４の形成方法としては、第１水素バリア膜４２で示した方法を挙げることができる。この第２水素バリア膜４４は、少なくともメモリセルアレイ１００の全面を覆うようにパターニングされる。次に、第１保護層３６および第２水素バリア膜４４の上に、第２保護層３８を形成する。
【００５９】
１．４  プロセスの作用効果
絶縁層７２の上に直接第３導電層１６ａを形成した場合、第３導電層１６ａと絶縁層７２との間の密着力が弱く、第３導電層のパターニング工程以後のプロセス中に第３導電層と絶縁層との間で剥離が生じてしまうことが問題であった。特に本発明の強誘電体メモリ素子のように、強誘電体キャパシタの上部電極を周辺の駆動回路部との接続するための配線として兼用する場合、この第３導電層（上電極）は層間絶縁層上に配置される領域が大きくなる。この部分で剥離等が生じると、断線が生じてしまう。
【００６０】
本実施例で示した上述のプロセスのように、第３導電層（上電極）の底面に密着層を配置することによって、下地である絶縁層との密着力は格段に向上する。第３導電層自身の内部応力や、この上に被覆される水素バリア膜やその他絶縁膜に起因した外部応力に耐えられる密着力が得られれば、プロセス中における上電極の剥離、断線を防止することができる。
【００６１】
（実施形態２）
実施形態１に記載した密着層４０として、水素バリア性能を有する酸化物材料を利用した。本実施例においては、きわめて優れた水素バリア性能を有するアルミニウムの酸化物を適用した。材料を変更した以外は、素子の構造、プロセスともに実施形態１と同様である。図５に示すように、密着層としての水素バリア機能を有する材料を用いると、上電極１６と絶縁層７２との間の密着力を向上させることができると同時に、上電極１６の上面あるいは側壁部から侵入する水素が強誘電体層１４に到達するのを防止できる。この上部電極領域から水素が侵入するのを防止することは、強誘電体層１４の膜質を維持する上で極めて重要である。しばしば上電極の材料として白金を利用するが、この白金はきわめて触媒作用が大きい。このため、上電極に侵入した水素は、ここで活性化された状態となる。この活性化された水素はより還元作用が強力であり、強誘電体層まで到達すると、強誘電性結晶の結晶性を著しく損なってしまう。このことが強誘電体キャパシタ特性に与える影響を調べるため、対照的な試料を作成して特性評価を行なった。結果を図１７と図１８に示す。
【００６２】
図１７は密着層４０としてチタンの酸化物を適用し、第２保護層３８形成後にメモリセルで測定された強誘電体特性である。ヒステリシスループの著しい劣化がみられ、残留分極量は大幅に減少してしまった。一方、図１８は密着層４０としてアルミニウムの酸化物を適用した場合の結果である。図１７と比較して明らかなように、ヒステリシスループは初期の形状を保ち、大きな残留分極量が得られている。
【００６３】
以上のことから、上電極１６と絶縁層７２との密着層として、水素バリア性能を有する材料を用い、密着力の確保と同時に水素バリアの機能も兼ね備えさせることによって、強誘電体キャパシタの水素耐性が劇的に向上することが明らかになった。
【００６４】
（実施形態３）
実施形態２においては、水素バリア性能を有する密着層４０（アルミニウムの酸化物）を上部電極１６の底面のみに配置した。本実施形態においてはこれを上部電極１６の上面にも配置した。このことによって、第１保護層３６あるいは第２保護層３８の形成時に発生する水素対策として、上部電極上部の水素バリア機能をより重点的に強化することが可能となる。また、第１水素バリア膜４２と上部電極１６との間の密着力を向上させることができるため、素子の機械的な強度を稼ぐことが可能となる。
【００６５】
また、上部電極としてアルミニウムあるいはイリジウムを用いた場合は、上部電極を酸素プラズマに曝すことで、上部電極の上面にアルミニウムあるいはイリジウムの酸化膜を形成することができる。この酸化膜を水素バリアを兼ねた前述の密着層として利用できる。上部電極のパターニング後にプラズマ雰囲気に曝すことによって、自己整合的に上部電極の上面あるいは側面に酸化膜が形成できるため、パターニング工程が簡略化できるという工程面における効率化をも図ることができる。
【００６６】
（実施形態４）
実施形態２においては、水素バリア性能を有する密着層４０として、絶縁性の材料を適用した。本実施の形態においては、密着層４０として導電性材料であるイリジウムの酸化膜を適用した。このように導電性材料を密着層として利用すると、実施形態１で述べた図１２における開口部Ｈ１を形成する必要がなくなる。密着層４０を形成後、連続して第３導電層１６ａを成膜することができるため、工程を簡略化できる。
【００６７】
また、本実施の形態のように密着層としてイリジウムの酸化膜を利用することは、実施形態２で述べたのと同様に、プロセス起因の水素対策として極めて有効である。密着層４０としてイリジウムの酸化膜を適用し、第２保護層３８形成後にメモリセルで測定された強誘電特性を図１９に示す。
【００６８】
実施形態３において密着層としてアルミニウムの酸化膜を適用した場合と同等のヒステリシス特性が得られていることがわかる。イリジウム酸化膜が極めて優れた水素バリア性能を発揮することによって、上部電極１６の上部や側壁部から侵入した水素が強誘電体層に到達するのを防止することが可能となった。
【００６９】
（実施形態５）
実施形態１と同様な構成で強誘電体メモリ素子を作製した。本実施形態においては、図１１に示されるように絶縁層７２をオゾンＴＥＯＳ−ＳｉＯ２膜を酸素プラズマ雰囲気中に適当な時間曝露した。これ以後、密着層４０の形成以降の工程は実施形態１と同様である。第２保護層３８を形成後、メモリセルで得られた強誘電特性を図２０に示す。
【００７０】
実施形態２で測定された図１７の結果と比較すると、格段に優れた強誘電特性が得られていることが分かる。実施形態２と本実施形態では最終的に得られた強誘電体メモリ素子の構造は同一であるため、プロセスの違いが特性差となって現れたものと考えられる。
【００７１】
本実施形態の方法は、絶縁層７２の形成後、酸素プラズマに曝す工程が追加されている。このプラズマに曝す工程はオゾンＴＥＯＳ−ＳｉＯ２膜中の水分除去に極めて有効である。後工程において熱過程があっても、この時点では水分蒸発が生じない。強誘電体層１４への水分の浸透が抑止されたため、キャパシタ特性の劣化が抑制された。同様な現象は絶縁層７２の上に形成される材料についても共通である。ここでは密着層４０として適用したチタンの酸化物において、水分に起因した結晶性の劣化が抑止されたと考えられる。このことによって、チタンの酸化物は密着層としての役割以外に、水素バリアとしての機能を実現する。この結果、保護層を形成する際に発生した水素が上部電極へ侵入した場合も、これが強誘電体層へ到達することが防止される。このため、強誘電体層は初期の結晶性が維持され、極めて優れたキャパシタ特性が約束される。
【００７２】
（実施形態６）
実施形態１で示したデバイス構造の中で、変形例として密着層は以下のような構造とすることができる。
【００７３】
まず、密着層として実施形態４で示したイリジウムの酸化膜のような導電性材料を用いる場合も図１２に示すような、密着層に設けられた開口部を介して上部電極が中間電極と接触する形態とすることができる。上部電極と中間電極間で直接コンタクトが確保されるため、その分、配線抵抗を減らすことが可能となる。また、中間電極の材質によっては、これとイリジウム酸化膜との密着力を確保できないという問題を生じるが、これを回避することができる。このとき、開口部の形状あるいは面積は任意に変えることができる。例えば図２１に示すように上部電極と下部電極が交差する領域全面を開口しても構わない。これによって、上部電極の成膜手法、材料に依存せず、上部電極材料の開口部への確実な埋め込みが可能となる。
【００７４】
一方、密着層として絶縁性の材料（例えば前述のアルミニウムの酸化膜）を用いる場合、この開口部の面積は小さい方が良い。上部電極と中間電極は直接接触する必要があるため、この領域では密着層の水素バリア性能を期待できない。したがって、水素の侵入を抑えるためには、この開口部の面積を小さくする必要がある。
【図面の簡単な説明】
【図１】実施形態１に係る強誘電体メモリ装置を模式的に示す平面図である。
【図２】図１のＡ−Ａ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。
【図３】図１のＢ−Ｂ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。
【図４】図２におけるメモリセルアレイを拡大した断面模式図である。
【図５】図３におけるメモリセルアレイを拡大した断面模式図である。
【図６】強誘電体メモリ装置の製造工程を模式的に示す図である。
【図７】強誘電体メモリ装置の製造工程を模式的に示す図である。
【図８】強誘電体メモリ装置の製造工程を模式的に示す図である。
【図９】強誘電体メモリ装置の製造工程を模式的に示す図である。
【図１０】強誘電体メモリ装置の製造工程を模式的に示す図である。
【図１１】強誘電体メモリ装置の製造工程を模式的に示す図である。
【図１２】強誘電体メモリ装置の製造工程を模式的に示す図である。
【図１３】強誘電体メモリ装置の製造工程を模式的に示す図である。
【図１４】強誘電体メモリ装置の製造工程を模式的に示す図である。
【図１５】強誘電体メモリ装置の製造工程を模式的に示す図である。
【図１６】強誘電体メモリ装置の製造工程を模式的に示す図である。
【図１７】実施形態２に係る、密着層としてチタン酸化物を適用した場合に得られた、第２保護層形成後の強誘電体メモリ素子の特性を示す図である。
【図１８】実施形態２に係る、密着層としてアルミニウムの酸化物を適用した場合に得られた、第２保護層形成後の強誘電体メモリ素子の特性を示す図である。
【図１９】実施形態４に係る、密着層としてイリジウムの酸化物を適用した場合に得られた、第２保護層形成後の強誘電体メモリ素子の特性を示す図である。
【図２０】実施形態５に係る、絶縁層を酸素プラズマに曝した場合に得られた、第２保護層形成後の強誘電体メモリ素子の特性を示す図である。
【図２１】図１２の変形例を示す図である。
【符号の説明】
１０  第１層間絶縁層
１２  下部電極
１４  強誘電体層
１６  上部電極
１８  中間電極層
１９  配線層
３６  第１保護層（プラズマＴＥＯＳ−ＳｉＯ２膜）
３８  第２保護層（プラズマＳｉ３Ｎ４膜）
４０  密着層
４２  第１水素バリア膜
４４  第２水素バリア膜
５０  第１駆動回路
５２  第２駆動回路
６０  マスク層
７２  絶縁層
１００  メモリセルアレイ
１１０  半導体基板
１１２  ＭＯＳトランジスタ
１１２ａ  ゲート絶縁層
１１２ｂ  ゲート電極
１１２ｃ  ソース／ドレイン領域
１１４  素子分離領域
２００  周辺回路部
１０００  強誘電体メモリ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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