(57)【要約】　【課題】　位相雑音特性の劣化を抑制することができ、かつ制御電位の追従性を低下させない電圧制御発振器、その電圧制御発振器を用いた無線通信機器、電圧制御発振方法を提供すること。　【解決手段】　インダクタ回路と、可変容量素子１０５ａ、１０５ｂを有するｎ個（ｎは２以上）の可変容量回路と、負性抵抗回路１０３ａ、１０３ｂと、電源電位から基準電位を生成する基準電位発生手段１１４と、を備え、ｎ個の可変容量回路の可変容量素子の一方の端子に所定の基準電位が入力され、他方の端子に制御電位が入力され、ｎ個の可変容量回路の可変容量素子のうち、少なくとも２つの可変容量回路の可変容量素子の一方の端子に入力される所定の基準電位が異なってる、電圧制御発振器。【選択図】　図１
2004147310.tif 000002
【特許請求の範囲】
【請求項１】
　インダクタを有するインダクタ回路と、
可変容量素子を有し、直流分を遮断するための阻止コンデンサをその両端に有する、ｎ個（ｎは２以上）の可変容量回路と、負性抵抗回路と、電源電位から基準電位を生成する基準電位発生手段と、を備え、
　前記インダクタ回路、前記ｎ個の可変容量回路、前記負性抵抗回路が並列に接続され、
　前記ｎ個の可変容量回路の可変容量素子の一方の端子に、所定の基準電位が入力され、
　前記ｎ個の可変容量回路の可変容量素子の他方の端子に、発振周波数をフィードバック制御するための制御電位が入力され、
　前記ｎ個の可変容量回路のうち、少なくとも２つの可変容量回路の可変容量素子の一方の端子に入力される所定の基準電位が異なっている、電圧制御発振器。
【請求項２】
　前記ｎ個の可変容量回路のうち、前記ｎ個の可変容量回路に入力される基準電位が大きい順に並べたとき、ｍ番目（ｍは、２以上ｎ以下）の可変容量回路の可変容量素子の一方の端子に入力される電位と、ｍ−１番目の可変容量回路の可変容量素子の一方の端子に入力される電位との差が、Ｖｄである、請求項１に記載の電圧制御発振器。
【請求項３】
　前記基準電位発生手段は、直列接続されたｎ＋１個の抵抗を備え、前記ｎ個の基準電位は、前記直列接続されたｎ＋１個の抵抗により、前記電源電位が分圧されることにより生成される、請求項１に記載の電圧制御発振器。
【請求項４】
　前記基準電位発生手段は、直列接続された、１個の抵抗およびｎ個のダイオードを備え、前記ｎ個の基準電位は、前記直列接続された、１個の抵抗およびｎ個のダイオードにより、前記電源電位が分圧されることにより生成される、請求項１に記載の電圧制御発振器。
【請求項５】
　前記ダイオードは、そのベースとコレクタが短絡されたトランジスタから形成される、請求項４に記載の電圧制御発振器。
【請求項６】
　前記基準電位発生手段は、さらにアクティブフィルタを備えている、請求項３に記載の電圧制御発振器。
【請求項７】
　前記基準電位発生手段は、直列接続された、１個のアクティブフィルタおよびｎ個の抵抗を備え、前記ｎ個の基準電位は、前記直列接続された、１個のアクティブフィルタおよびｎ個の抵抗により、前記電源電位が分圧されることにより生成させる、請求項１に記載の電圧制御発振器。
【請求項８】
　前記基準電位発生手段の、前記基準電位を出力する出力側がそれぞれ容量性素子を介して接地されている、請求項１に記載の電圧制御発振器。
【請求項９】
　可変容量素子を有し、前記可変容量素子の一方の端子に電源電位が入力され、前記可変容量素子の他方の端子に、複数の電位のうち使用される周波数帯に応じた電位が入力され、前記可変容量素子の容量が変化される、周波数帯設定用可変容量回路がさらに並列に接続されており、
　前記第１の可変容量回路の可変容量素子の容量が所定の値より低下したとき、前記ｎ個の可変容量回路のうちの少なくとも１つの可変容量回路の容量の可変範囲が低下される、請求項１に記載の電圧制御発振器。
【請求項１０】
　前記ｎ個の可変容量回路のうち少なくとも１つの可変容量回路は、前記可変容量素子に並列に接続された可変容量素子を有し、前記いずれかの可変容量素子の他方の端子に、前記制御電位に代えて、前記複数の電位のうち使用される周波数に応じた電位が入力されることにより、前記周波数設定用可変容量回路の可変容量素子の容量の低下に応じて、前記ｎ個の可変容量回路のうちの少なくとも１つの可変容量回路の容量の可変範囲が低下される、請求項９に記載の電圧制御発振器。
【請求項１１】
　前記阻止コンデンサは、スイッチを介して接続された２つ以上のコンデンサから構成され、使用される周波数に応じて前記スイッチが断続されることにより、前記阻止コンデンサの容量が低下され、前記ｎ個の可変容量回路のうちの少なくとも１つの可変容量回路の容量の可変範囲が低下される、請求項９に記載の電圧制御発振器。
【請求項１２】
　前記可変容量素子は、ＭＯＳトランジスタのゲート容量が利用されて動作する、請求項１に記載の電圧制御発振器。
【請求項１３】
　インダクタを有するインダクタ回路と、
　可変容量素子を有するｎ個（ｎは２以上）の可変容量回路と、
　負性抵抗回路と、を備え、
　前記インダクタ回路、前記ｎ個の可変容量回路、前記負性抵抗回路が並列に接続され、前記ｎ個の可変容量回路の可変容量素子の一方の端子に、発振周波数をフィードバック制御するための制御電位が入力され、
　前記ｎ個の可変容量回路のうち、少なくとも２つの可変容量回路の可変容量素子の電圧に対する容量変化特性が異なっている、電圧制御発振器。
【請求項１４】
　前記電圧に対する容量変化特性が異なる可変容量素子は、不純物濃度の異なるＭＯＳ容量により実現される、請求項１３に記載の電圧制御発振器。
【請求項１５】
　前記電圧に対する容量変化特性が異なる可変容量素子は、ｐチャンネルＭＯＳを利用したＭＯＳ容量とｎチャンネルＭＯＳを利用したＭＯＳ容量により実現される、請求項１３に記載の電圧制御発振器。
【請求項１６】
　前記電圧に対する容量変化特性が異なる可変容量素子は、ゲートおよびドレイン・ソースを端子とするＭＯＳ容量と、ゲートおよびウェルを端子とするＭＯＳ容量とにより実現される、請求項１３に記載の電圧制御発振器。
【請求項１７】
　請求項１または１３に記載の電圧制御発振器を備え、目的周波数の信号を出力するＰＬＬ回路を備えた無線通信機器。
【請求項１８】
　インダクタを有するインダクタ回路と、
　可変容量素子を有し、直流分を遮断するための阻止コンデンサをその両端に有する、ｎ個（ｎは２以上）の可変容量回路と、負性抵抗回路と、電源電位から基準電位を生成する基準電位発生手段と、を備え、前記インダクタ回路、前記ｎ個の可変容量回路、前記負性抵抗回路が並列に接続された電圧制御発振器の電圧制御発振方法であって、
　前記ｎ個の可変容量回路の可変容量素子の一方の端子に、所定の基準電位を入力する工程と、
　前記ｎ個の可変容量回路の可変容量素子の他方の端子に、発振周波数をフィードバック制御するための制御電位を入力する工程と、を備え、
　前記ｎ個の可変容量回路のうち、少なくとも２つの可変容量回路の可変容量素子の一方の端子に入力される所定の基準電位が異なっている、電圧制御発振方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、無線通信機で用いられる電圧制御発振器、その電圧制御発振器を用いた無線通信機器、電圧制御発振方法に関する。
【背景技術】
【０００２】
　電圧制御発振器は、無線通信機の局部発振信号を発生させる手段として広く使用されている。
【０００３】
　このような従来の電圧制御発振器の構成例を図１２に示す。
【０００４】
　同図において、１ａ、１ｂは発振トランジスタ、２ａ、２ｂはインダクタ、３ａ、３ｂは可変容量素子である。また、４は電源端子、５は周波数制御端子であり、６は電流源である。なお、同図ではバイアス回路等は省略している。
【０００５】
　以下、図１２を参照しながら従来の電圧制御発振器の動作について説明する。
【０００６】
　図１２においてインダクタ２ａ、２ｂと可変容量素子３ａ、３ｂは並列共振回路を構成している。可変容量素子の容量値は、その両端の電位差によって変化するので、周波数制御端子５に加えた制御電圧によって可変容量素子３ａ、３ｂの容量値が変化し、その結果、並列共振回路の共振周波数が変化する。
【０００７】
　電圧制御発振器の発振周波数は共振回路の共振周波数近傍で発振するので、制御電圧を調整することで、電圧制御発振器の発振周波数を所望の周波数に制御することができる。発振トランジスタ１ａ、１ｂは負性抵抗を発生して共振回路の寄生抵抗成分による損失をキャンセルし、発振条件を満足させるためのものである。
【０００８】
　ここで、電圧制御発振器の制御電圧と発振周波数の関係は可変容量素子の特性でほぼ決定されるため、使用する可変容量素子としては、広い制御電圧範囲に渡って緩やかに容量変化することが望ましい。なぜなら、電圧制御発振器を用いてＰＬＬ（フェーズロックループ）を構成した場合、ＰＬＬ回路の過渡応答特性や雑音帯域特性は制御電圧に対する周波数感度に依存するので、周波数によって周波数感度が異なると、ＰＬＬ回路自身の特性が周波数によって変動するためである。また、制御電圧に対する周波数感度が高い領域では、周波数制御端子に加わるわずかな雑音によっても周波数が変動するため位相雑音特性が劣化するという問題もある。
【０００９】
　しかしながら、電圧制御発振器を半導体基板上に実現する際、可変容量素子を形成するために特殊なプロセスを導入するとコストアップにつながるため、実際には線形性の高い可変容量素子を利用することが難しい。図１３（ａ）は、ＣＭＯＳプロセスで広く用いられるゲート容量を利用した可変容量素子であり、図１３（ｂ）は、ＭＯＳトランジスタのゲートに基準電位を加え、ドレイン・ソース側に制御電圧を印加した場合のゲート容量の変化を示している。この様に、一般的に用いられるＭＯＳトランジスタのゲート容量を利用した可変容量素子では、閾値電圧（図中Ｖｔｈ）近傍で容量値が急峻に変化するため、発振周波数も閾値近傍の領域で急峻に変化する。その結果、本ＶＣＯを用いたＰＬＬ回路の過渡応答特性や雑音帯域特性は、周波数によって大きく変動するといった問題が生じる。
【００１０】
　この様な課題を解決するため、以下に述べる回路が既に提案されている。
【００１１】
　図１４は、従来の可変容量素子の線形性を改善する一手法を示す回路である（例えば、特許文献１を参照。）。同図において前述と同様の部分には同じ符号を付しており説明は省略する。
【００１２】
　１０ａ、１０ｂ、１１ａ、１１ｂ、１２ａ、１２ｂは可変容量素子であり、１３はレベルシフト回路である。周波数制御端子５から入力された制御信号は、レベルシフト回路１３に入力され、前記レベルシフト回路から出力される３つの出力端子から、Ｖｔ、Ｖｔ−Ｖｄ、Ｖｔ−２ＶｄのようにＶｄだけシフトした電圧が出力される。このとき、制御電圧Ｖｔに対する各可変容量素子（１０ａ〜１２ｂ）の特性は、図１５に示す様にＶｄずつシフトした特性になる。共振回路の容量はこれら６つの容量の合計になるため、それらの合計容量は、図１５の一点鎖線（同図Ａ）で示す特性になり、制御電圧に対する容量の変化を緩やかにすることができる。
【００１３】
　上記の方法において、レベルシフト回路１３は、例えば、図２２に示すようにＦＥＴ等のトランジスタを用いて構成されていた。これは、レベルシフト回路１３は周波数制御端子５から入力される直流電位を保持できるように、高い入力インピーダンスが必要とされるからである。
【００１４】
　また、上記の方法によれば、制御信号の位相雑音特性を改善することができても、電源電位の変動または雑音を抑制することができない。すなわち、各可変容量素子１０ａ、１０ｂ、１１ａ、１１ｂ、１２ａ、１２ｂの両端には電源電位と制御信号の差電圧が印加されるため、制御信号側の雑音を抑制しても結局電源電位の変動または雑音の影響を受ける。従って、電圧制御発信器は、電源電位の微少な変動または雑音の影響によりその発振周波数が変化する。
【００１５】
　この対策として、各可変容量素子に印加される一方の電位を電源電位とせず、各可変容量素子を阻止コンデンサにより電源電位と遮断し、電源電位とは別の基準電位を供給する構成も提案されている（例えば、非特許文献１参照。）。
【特許文献１】特開２００１−３５２２１８号公報
【非特許文献１】Behzad Razavi著「Prospects of CMOS Technology for High-Speed OpticalCommunication Circuits」、IEEE Journal of Solid-State Circuit, vol.37,No.9September 2002 pp.1135-1144
【発明の開示】
【発明が解決しようとする課題】
【００１６】
　しかしながら、上記の方法では、基準電位の生成は例えば抵抗分割された電源電位をそのまま利用してされるので、結局基準電位も電源電位の変動または雑音の影響を受けてしまっていた。
【００１７】
　また、制御電位をレベルシフトする構成では、ＦＥＴ等のトランジスタから発生する雑音により位相雑音特性が劣化するという問題があった。
【００１８】
　本発明は、上記の課題を鑑み、電源電位の変動または雑音の影響を抑制することができる電圧制御発振器、その電圧制御発振器を用いた無線通信機器、電圧制御発振方法を提供すること、あるいは制御信号および／または電源電位の位相雑音特性の劣化を抑制することができる、電圧制御発振器、無線通信機器、電圧制御発振方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
　上記課題を解決するために、第１の本発明は、インダクタを有するインダクタ回路と、
可変容量素子を有し、直流分を遮断するための阻止コンデンサをその両端に有する、ｎ個（ｎは２以上）の可変容量回路と、負性抵抗回路と、電源電位から基準電位を生成する基準電位発生手段と、を備え、
前記インダクタ回路、前記ｎ個の可変容量回路、前記負性抵抗回路が並列に接続され、
前記ｎ個の可変容量回路の可変容量素子の一方の端子に、所定の基準電位が入力され、
前記ｎ個の可変容量回路の可変容量素子の他方の端子に、発振周波数をフィードバック制御するための制御電位が入力され、
前記ｎ個の可変容量回路のうち、少なくとも２つの可変容量回路の可変容量素子の一方の端子に入力される所定の基準電位が異なっている、電圧制御発振器である。
【００２０】
　第２の本発明は、前記ｎ個の可変容量回路のうち、前記ｎ個の可変容量回路に入力される基準電位が大きい順に並べたとき、ｍ番目（ｍは、２以上ｎ以下）の可変容量回路の可変容量素子の一方の端子に入力される電位と、ｍ−１番目の可変容量回路の可変容量素子の一方の端子に入力される電位との差が、Ｖｄである、第１の本発明の電圧制御発振器である。
【００２１】
　第３の本発明は、前記基準電位発生手段は、直列接続されたｎ＋１個の抵抗を備え、前記ｎ個の基準電位は、前記直列接続されたｎ＋１個の抵抗により、前記電源電位が分圧されることにより生成される、第１の本発明の電圧制御発振器である。
【００２２】
　第４の本発明は、前記基準電位発生手段は、直列接続された、１個の抵抗およびｎ個のダイオードを備え、前記ｎ個の基準電位は、前記直列接続された、１個の抵抗およびｎ個のダイオードにより、前記電源電位が分圧されることにより生成される、第１の本発明の電圧制御発振器である。
【００２３】
　第５の本発明は、前記ダイオードは、そのベースとコレクタが短絡されたトランジスタから形成される、第４の本発明の電圧制御発振器である。
【００２４】
　第６の本発明は、前記基準電位発生手段は、さらにアクティブフィルタを備えている、第３の本発明の電圧制御発振器である。
【００２５】
　第７の本発明は、前記基準電位発生手段は、直列接続された、１個のアクティブフィルタおよびｎ個の抵抗を備え、前記ｎ個の基準電位は、前記直列接続された、１個のアクティブフィルタおよびｎ個の抵抗により、前記電源電位が分圧されることにより生成させる、第１の本発明の電圧制御発振器である。
【００２６】
　第８の本発明は、前記基準電位発生手段の、前記基準電位を出力する出力側がそれぞれ容量性素子を介して接地されている、第１の本発明の電圧制御発振器である。
【００２７】
　第９の本発明は、可変容量素子を有し、前記可変容量素子の一方の端子に電源電位が入力され、前記可変容量素子の他方の端子に、複数の電位のうち使用される周波数帯に応じた電位が入力され、前記可変容量素子の容量が変化される、周波数帯設定用可変容量回路がさらに並列に接続されており、
前記第１の可変容量回路の可変容量素子の容量が所定の値より低下したとき、前記ｎ個の可変容量回路のうちの少なくとも１つの可変容量回路の容量の可変範囲が低下される、第１の本発明の電圧制御発振器である。
【００２８】
　第１０の本発明は、前記ｎ個の可変容量回路のうち少なくとも１つの可変容量回路は、前記可変容量素子に並列に接続された可変容量素子を有し、前記いずれかの可変容量素子の他方の端子に、前記制御電位に代えて、前記複数の電位のうち使用される周波数に応じた電位が入力されることにより、前記周波数設定用可変容量回路の可変容量素子の容量の低下に応じて、前記ｎ個の可変容量回路のうちの少なくとも１つの可変容量回路の容量の可変範囲が低下される、第９の本発明の電圧制御発振器である。
【００２９】
　第１１の本発明は、前記阻止コンデンサは、スイッチを介して接続された２つ以上のコンデンサから構成され、使用される周波数に応じて前記スイッチが断続されることにより、前記阻止コンデンサの容量が低下され、前記ｎ個の可変容量回路のうちの少なくとも１つの可変容量回路の容量の可変範囲が低下される、第９の本発明の電圧制御発振器である。
【００３０】
　第１２の本発明は、前記可変容量素子は、ＭＯＳトランジスタのゲート容量が利用されて動作する、第１の本発明の電圧制御発振器である。
【００３１】
　第１３の本発明は、インダクタを有するインダクタ回路と、
可変容量素子を有するｎ個（ｎは２以上）の可変容量回路と、
負性抵抗回路と、を備え、
前記インダクタ回路、前記ｎ個の可変容量回路、前記負性抵抗回路が並列に接続され、前記ｎ個の可変容量回路の可変容量素子の一方の端子に、発振周波数をフィードバック制御するための制御電位が入力され、
前記ｎ個の可変容量回路のうち、少なくとも２つの可変容量回路の可変容量素子の電圧に対する容量変化特性が異なっている、電圧制御発振器である。
【００３２】
　第１４の本発明は、前記電圧に対する容量変化特性が異なる可変容量素子は、不純物濃度の異なるＭＯＳ容量により実現される、第１３の本発明の電圧制御発振器である。
【００３３】
　第１５の本発明は、前記電圧に対する容量変化特性が異なる可変容量素子は、ｐチャンネルＭＯＳを利用したＭＯＳ容量とｎチャンネルＭＯＳを利用したＭＯＳ容量により実現される、第１３の本発明の電圧制御発振器である。
【００３４】
　第１６の本発明は、前記電圧に対する容量変化特性が異なる可変容量素子は、ゲートおよびドレイン・ソースを端子とするＭＯＳ容量と、ゲートおよびウェルを端子とするＭＯＳ容量とにより実現される、第１３の本発明の電圧制御発振器である。
【００３５】
　第１７の本発明は、第１または１３の本発明の電圧制御発振器を備え、目的周波数の信号を出力するＰＬＬ回路を備えた無線通信機器である。
【００３６】
　第１８の本発明は、インダクタを有するインダクタ回路と、
可変容量素子を有し、直流分を遮断するための阻止コンデンサをその両端に有する、ｎ個（ｎは２以上）の可変容量回路と、負性抵抗回路と、電源電位から基準電位を生成する基準電位発生手段と、を備え、前記インダクタ回路、前記ｎ個の可変容量回路、前記負性抵抗回路が並列に接続された電圧制御発振器の電圧制御発振方法であって、
前記ｎ個の可変容量回路の可変容量素子の一方の端子に、所定の基準電位を入力する工程と、
前記ｎ個の可変容量回路の可変容量素子の他方の端子に、発振周波数をフィードバック制御するための制御電位を入力する工程と、を備え、
前記ｎ個の可変容量回路のうち、少なくとも２つの可変容量回路の可変容量素子の一方の端子に入力される所定の基準電位が異なっている、電圧制御発振方法である。
【発明の効果】
【００３７】
　本発明によれば、電源電位の変動または雑音の影響を抑制することができる電圧制御発振器、その電圧制御発振器を用いた無線通信機器、電圧制御発振方法を提供すること、または位相雑音特性の劣化を抑制することができる、電圧制御発振器、無線通信機器、電圧制御発振方法を提供することができる。
【発明を実施するための最良の形態】
【００３８】
　以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３９】
　（実施の形態１）
　図１は本発明の実施の形態１における電圧制御発振器の構成を示したものである。ただし、バイアス回路等は省略している。
【００４０】
　同図において、１００は本発明の電源供給端子の一例である電源端子、１０１は電流源、１０２は周波数制御端子である。また、１０３ａ、１０３ｂは発振トランジスタ、１０４ａ、１０４ｂはインダクタ、１０５ａ、１０５ｂ、１０６ａ、１０６ｂ、１０７ａ、１０７ｂは、ＣＭＯＳプロセスで用いられるゲート容量を利用した可変容量素子であり、１０８ａ、１０８ｂ、１０９ａ、１０９ｂ、１１０ａ、１１０ｂは、本発明の阻止コンデンサの一例であるＤＣカット用コンデンサである。また、１１１ａ、１１１ｂ、１１２ａ、１１２ｂ、１１３ａ、１１３ｂは高周波阻止抵抗、１１４は基準電位発生手段である。
【００４１】
　インダクタ１０４ａおよびインダクタ１０４ｂは、直列に接続され、その接続点には、電源端子１００が接続され、本発明のインダクタ回路を形成している。可変容量素子１０５ａ、１０５ｂは、それぞれドレイン側およびソース側が接続されて形成されており、可変容量素子１０５ａ、１０５ｂの直列回路の両端には、直流分を遮断するためのＤＣカット用コンデンサ１０８ａ、１０８ｂが直列に接続され、可変容量素子１０５ａ、１０５ｂ、およびＤＣカット用コンデンサ１０８ａ、１０８ｂの直列回路（以下可変容量回路Ａという。）は、本発明の可変容量回路を形成している。同様に、可変容量素子１０６ａ、１０６ｂ、ＤＣカット用コンデンサ１０９ａ、１０９ｂの直列回路（以下可変容量回路Ｂという。）、および可変容量素子１０７ａ、１０７ｂ、ＤＣカット用コンデンサ１１０ａ、１１０ｂの直列回路（以下可変容量回路Ｃという。）も、本発明の可変容量回路を形成している。発振トランジスタ１０３ａ、１０３ｂは、本発明の負性抵抗回路を形成している。そして、上記のインダクタ回路、可変容量回路Ａ、Ｂ、Ｃ、および本発明の負性抵抗回路は、互いに並列に接続されている。
【００４２】
　可変容量回路Ａにおける可変容量素子１０５ａ、１０５ｂの接続点、可変容量回路Ｂにおける可変容量素子１０６ａ、１０６ｂの接続点、可変容量回路Ｃにおける可変容量素子１０７ａ、１０７ｂの接続点、すなわち、本発明の可変容量素子の一方の端子の一例である、ドレイン・ソース側に周波数制御端子１０２が接続される。
【００４３】
　また、可変容量回路Ａの可変容量素子１０５ａ、１０５ｂのゲート側は、それぞれ抵抗１１１ａ、１１１ｂを介して、基準電位発生手段１１４の１つの出力に接続されている。可変容量回路Ｂの可変容量素子１０６ａ、１０６ｂのゲート側は、それぞれ抵抗１１２ａ、１１２ｂを介して、基準電位発生手段１１４の別の１つの出力に接続されている。可変容量回路Ｃの可変容量素子１０７ａ、１０７ｂのゲート側は、それぞれ抵抗１１３ａ、１１３ｂを介して、基準電位発生手段１１４の別の１つの出力に接続されている。
【００４４】
　図３は、基準電位発生手段１１４の構成例を示したものである。同図において１２０は電源端子、Ｒａ〜Ｒｄは抵抗、１２２ａ〜１２２ｃは接地された容量性素子である。また、１２１ａは、本発明の所定の基準電位の一例であるＶｒｅｆを出力するための出力端子であり、１２１ｂは、本発明の所定の基準電位の別の一例であるＶｒｅｆ−Ｖｄを出力するための出力端子であり、１２１ｃは、本発明の所定の基準電位のさらに別の一例であるＶｒｅｆ−２Ｖｄを出力するための出力端子である。
【００４５】
　以下、同図を参照しながら実施の形態１における電圧制御発振器の動作について説明する。
【００４６】
　図３に記載の基準電位発生手段１１４において、電源端子１２０に加えられる電圧をＶｃｃとおくと、出力端子１２１ａ〜１２１ｃから出力される信号の電位は、Ｒｂ＝Ｒｃとすると、
【００４７】
（数１）
　Ｖｒｅｆ＝Ｖｃｃ・（Ｒｂ＋Ｒｃ＋Ｒｄ）／（Ｒａ＋Ｒｂ＋Ｒｃ＋Ｒｄ）
　Ｖｒｅｆ−Ｖｄ＝Ｖｃｃ・（Ｒｃ＋Ｒｄ）／（Ｒａ＋Ｒｂ＋Ｒｃ＋Ｒｄ）
　Ｖｒｅｆ−２Ｖｄ＝Ｖｃｃ・（Ｒｄ）／（Ｒａ＋Ｒｂ＋Ｒｃ＋Ｒｄ）
と表される。また、Ｒａ〜Ｒｄの値を適切に選ぶことによって、基準電位発生手段１１４から所望の電位差を有する基準信号を発生させることができる。
【００４８】
　いま、図１に示すインダクタ１０４ａ、１０４ｂのインダクタンスをＬ、可変容量素子１０５ａ、１０５ｂの容量値をＣ１、可変容量素子１０６ａ、１０６ｂの容量値をＣ２、可変容量素子１０７ａ、１０７ｂの容量値をＣ３、ＤＣカット用コンデンサ１０８ａ、１０８ｂ、１０９ａ、１０９ｂ、１１０ａ、１１０ｂ、の容量値をＣ０とおく。このとき、インダクタ回路、可変容量回路Ａ、Ｂ、Ｃが並列接続されて構成される並列共振回路の共振周波数ｆ０は、
【００４９】
（数２）
　ｆ０＝１／（２π（２Ｌ・Ｃ’／２）１／２）＝１／（２π（Ｌ・Ｃ’）１／２）
　Ｃ’＝Ｃ１・Ｃ０／（Ｃ１＋Ｃ０）＋Ｃ２・Ｃ０／（Ｃ２＋Ｃ０）＋Ｃ３・Ｃ０／（Ｃ３＋Ｃ０）
と表される。
【００５０】
　基準電位発生手段１１４からは上記のように電位差Ｖｄだけ異なる３つの基準電位が出力され、それぞれ、可変容量回路Ａの可変容量素子１０５ａおよび１０５ｂのゲート側、可変容量回路Ｂの可変容量素子１０６ａおよび１０６ｂのゲート側、可変用容量素子Ｃの可変容量素子１０７ａおよび１０７ｂのゲート側に加えられる。
【００５１】
　可変容量回路Ａ、Ｂ、Ｃの各可変容量素子のドレイン・ソース側には、周波数制御端子１０２から、発振周波数をフィードバック制御するための制御電位が入力される。
【００５２】
　基準電位をＶｒｅｆとしたときに、各可変容量素子の容量が、制御電圧Ｖｔｈ近傍で変化すると仮定すると、各可変容量回路Ａ、Ｂ、Ｃの容量値は、周波数制御電圧に対して図２（ａ）の様に変化する。したがって、可変容量回路Ａ、Ｂ、Ｃの合計容量は、図２（ｂ）に示す様に制御電圧に対して緩やかに増加し、その結果、広い制御電圧範囲にわたって発振周波数の変化を緩やかにすることができる。なお、ここで制御電圧とは、各基準電位と制御電位との電位差である。
【００５３】
　本発明によれば、周波数制御端子１０２と各可変容量回路との間には、レベルシフト回路等の余分な回路が挿入されないので、位相雑音特性の劣化を抑えることができる。また、電源端子１００に加えられる電位と、可変容量素子１０５ａ、１０５ｂ、１０６ａ、１０６ｂ、１０７ａ、１０７ｂに加えられる基準電位は、ＤＣカット用コンデンサ１０８ａ、１０８ｂ、１０９ａ、１０９ｂ、１１０ａ、１１０ｂによって分離されているので、電源電圧変動による周波数の変化を抑える効果も得られる。
【００５４】
　接地された容量性素子１２２ａ〜１２２ｃは、基準電位発生手段１１４から出力される雑音を抑圧するためのバイパス用容量性素子である。本発明では、出力端子１２１ａ、１２１ｂ、１２１ｃに並列に容量性素子を挿入した場合でも、ＰＬＬ回路の過渡応答や雑音帯域特性に影響を与えないので、容量値の大きな容量性素子を挿入することができる。すなわち、容量の大きな容量性素子を挿入しても周波数制御端子５から入力される制御電位が変化したときでもその追従性が悪くなることが無い。従って、雑音を抑制するために必要な十分に大きな容量性素子を挿入することができる。さらに、図４に示す様に、１２２ｄ〜１２２ｆで示す容量の大きな容量性素子を半導体外部にチップ部品等として構成し、さらに大きな雑音抑圧効果を得ることも可能である。
【００５５】
　図５は、基準電位発生手段１１４の別の構成例であり、前述と同様の部分には同じ符号を付している。同図において１２４ａ〜１２４ｃはトランジスタである。
【００５６】
　いま、トランジスタ１２４ａ〜１２４ｃのベース・エミッタ間の電圧をＶｂｅとおけば、トランジスタ１２４ａ〜１２４ｃのコレクタとベースを接続することでダイオードとして動作するので、ダイオード１段あたりの電位差はＶｂｅと近似できる。
【００５７】
　したがって、
【００５８】
（数３）
　Ｖｒｅｆ＝３Ｖｂｅ
　Ｖｒｅｆ−Ｖｄ＝２Ｖｂｅ
　Ｖｒｅｆ−２Ｖｄ＝Ｖｂｅ
　と設定できる。上記の回路では、電源電圧が変動しても、ダイオード１段あたりの電位差はＶｂｅとなり、ほとんど変化しない。したがって、基準電位発生手段１１４から出力される信号の電位差を安定化することができ、電源電圧変動の影響を受けにくい発振器を実現できる。
【００５９】
　図６は、基準電位発生手段１１４のさらに別の構成例であり、前述と同様の部分には同じ符号を付している。同図において１３０はトランジスタ、１３１は抵抗、１３２は容量性素子であり、破線で囲まれた部分がアクティブフィルタを構成している。トランジスタ１３０のベースに直列に接続された抵抗１３１と接地された容量性素子１３２はＬＰＦ（低域通過フィルタ）を構成している。ここで、使用される可変容量素子は、閾値電圧をＶｔｈ、電源電圧をＶｃｃ、トランジスタのベース・エミッタ電圧をＶｂｅとした場合に、
【００６０】
（数４）
　Ｖｒｅｆ＝Ｖｃｃ−Ｖｂｅ
　において
【００６１】
（数５）
　Ｖｔｈ＜Ｖｃｃ
　を満足する様に設計されている。
【００６２】
　本構成によれば、電源からのノイズはリップルフィルタによって除去されるので、図５の構成に比べて、電源からのノイズによる基準電位の変動を抑えることができる。
【００６３】
　また、基準電位発生手段１１４のさらに別の構成例として、図７に示す様に、端子１２１ａをトランジスタ１３０のベースに接続する構成をとることもできる。前述の図６の構成では端子１２１ａの電位が電源電圧からＶｂｅだけ下がるのに対し、図７に示す構成では、端子１２１ａの電位を電源電圧近傍に設定することが可能となる。したがって、基準電位を０Ｖから電源電圧までの範囲で設定することができる。
【００６４】
　なお、本実施の形態では、基準電位発生手段１１４の出力端子１２１ａから出力される基準電位と出力端子１２１ｂから出力される基準電位との差、および出力端子１２１ｂから出力される基準電位と出力端子１２１ｃから出力される基準電位との差を一定としているが、異なる電位差を与えても良いことは言うまでもない。その場合は、例えば図３に記載の回路の場合は、Ｒｂ＞ＲｃまたはＲｂ＜Ｒｃであればよい。
【００６５】
　また、上記の説明では、並列に接続される可変容量回路が３つあり、基準電位発生手段１１４から３つの基準電位が出力される例で説明したが、必ずしも３つに限定される訳ではなく、２並列、もしくは４並列以上の構成をとっても良い。
【００６６】
　その場合は、上記の説明と同様の可変容量回路がｎ（ｎは２以上）個あり、基準電位発生手段１１４からｎ個の異なる基準電位が出力されて、ｎ個の可変容量回路の各可変容量素子のゲート側に入力される。そして、ｎ個の可変容量回路の各可変容量素子のドレイン・ソース側には、制御電位が入力され、基準電位発生手段１１４のｎ個の出力側は、それぞれ容量性素子を介して接地されていればよい。
【００６７】
　その場合は、ｎ個の可変容量回路のうち、ｎ個の可変容量回路に入力される基準電位が大きい順に並べたとき、ｍ番目（ｍは２以上ｎ以下）の可変容量回路のゲート側に入力される電位と、ｍ−１番目の可変容量回路のゲート側に入力される電位との差がＶｄであればよい。
【００６８】
　その場合の基準電位発生手段１１４は、例えば、図３に示す例では、抵抗がｎ＋１個直列に接続され、ｎ＋１個の抵抗により、電源端子１２０から供給される電源電位がｎ個の基準電位として分圧されて出力される構成であればよい。
【００６９】
　また、基準電位発生手段が、図５または図６に示す例の場合には、ｎ個のダイオードまたはトランジスタが直列に接続され、電源電位がｎ個の基準電位として分圧される構成であればよく、その場合も上記と同様の効果を得ることができる。
【００７０】
　また、上記では、ｍ番目とｍ−１番目の可変容量回路に入力される電位の差がＶｄであるとして説明したが、それぞれの電位の差は異なる値であってもよく、その場合も上記と同様の効果を得ることができる。
【００７１】
　また、上記では、基準電位発生手段１１４からｎ個の異なる基準電位が出力されて、ｎ個の可変容量回路の各可変容量素子のゲート側に入力される、として説明したが、基準電位発生手段１１４からｎ個の基準電位が出力されて、ｎ個の可変容量回路の各可変容量素子のゲート側に入力されており、ｎ個の基準電位のうち、少なくとも２つの基準電位が異なる電位である構成であってもよく、その場合も上記と同様の効果を得ることができる。
【００７２】
　（実施の形態２）
　図８は本発明の実施の形態２における電圧制御発振器の構成を示しており、前述と同様の部分には同じ符号を付しており説明は省略する。
実施の形態１に記載の電圧制御発振器では、制御電圧を変化させても可変容量素子の容量の変化が飽和する周波数領域が存在する場合がある。本実施の形態の電圧制御発振器は、周波数バンドに応じて可変容量回路の容量を可変することができる電圧制御発振器に関する。
【００７３】
　同図において、１４１ａ、１４１ｂは周波数バンド設定用可変容量素子、１４４ａ、１４４ｂ、１４４ｃは可変容量回路、１４０は周波数バンド設定端子である。可変容量素子１４１ａ、１４１ｂは、互いにドレイン・ソース側が接続されて直列回路を形成し、本発明の第1の可変容量回路を構成している。第１の可変容量回路のドレイン・ソース側の接続点には、周波数バンド設定端子１４０が接続されている。
【００７４】
　また、図９は、１４４ａ〜１４４ｃで示した可変容量回路の内部の構造を示している。同図において２００ａ、２００ｂは、第１の可変容量回路、および可変容量回路１４４ａ〜１４４ｃを並列接続するための接続端子である。ここで、端子２０１は、図８の基準電位発生手段１１４に接続され、端子２０２は周波数制御端子１０２に接続され、端子２０３は周波数バンド設定端子１４０に接続されている。
【００７５】
　また、２１０ａ、２１０ｂ、２１１ａ、２１１ｂは可変容量素子、２１２ａ、２１２ｂ、２１３ａ、２１３ｂはＤＣカット用コンデンサ、２１４ａ、２１４ｂ、２１５ａ、２１５ｂは高周波阻止抵抗、２１６はスイッチである。
【００７６】
　可変容量素子２１０ａ、２１０ｂは、互いにドレイン・ソース側が接続され、可変容量素子２１０ａ、２１０ｂの直列回路の両端には、直流分を遮断するためのＤＣカット用コンデンサ２１２ａ、２１２ｂが直列に接続されている（以下、可変容量素子２１０ａ、２１０ｂ、およびＤＣカット用コンデンサ２１２ａ、２１２ｂから形成される直列回路を第２の可変容量回路という。）。
【００７７】
　可変容量素子２１１ａ、２１１ｂは、互いにドレイン・ソース側が接続され、可変容量素子２１１ａ、２１１ｂの直列回路の両端には、直流分を遮断するためのＤＣカット用コンデンサ２１３ａ、２１３ｂが直列に接続されている（以下、可変容量素子２１１ａ、２１１ｂ、およびＤＣカット用コンデンサ２１３ａ、２１３ｂから形成される直列回路を第３の可変容量回路という。）。
【００７８】
　第２の可変容量回路および第３の可変容量回路は、互いに並列に接続され、接続端子２００ａ、２００ｂに接続されている。そして、第２の可変容量回路のゲート側および第３の可変容量回路のゲート側は、それぞれ抵抗２１４ａおよび２１４ｂ、ならびに抵抗２１５ａおよび２１５ｂを介して基準電位発生手段１１４に接続されている。
【００７９】
　第２の可変容量回路のドレイン・ソース接続側は、周波数制御端子２０２に接続され、第３の可変容量回路のドレイン・ソース接続側は、スイッチ２１６の出力側に接続されている。スイッチ２１６の入力側の一方の端子は、周波数制御端子２０２に接続され、スイッチ２１６の入力側の他方の端子は、電源に接続されている。
【００８０】
　またスイッチ２１６には、制御端子２０３が接続され、制御端子２０３には、周波数バンド設定端子１４０が接続されている。そして、スイッチ２１６は、周波数バンド設定端子１４０から出力される信号に応じて、スイッチ２１６の入力側の一方側と他方側とが切り替わる構成を有している。
【００８１】
　以下、本発明の動作を図８、図９を参照しながら説明する。
【００８２】
　本実施の形態の電圧制御発振器では、動作開始時に周波数バンド設定端子１４０にグランド電位または電源電位を加えることで、第１の可変容量回路の可変容量素子１４１ａ、１４１ｂの容量を変化させて使用する周波数バンドを選択する。その後、周波数制御端子１０２に加える制御電位によって発振周波数の微調整を行う。周波数バンドを切り換える方式は、特開２００１−１９６８５３号公報に既に記載されているが、従来の方式では図１０（ａ）に示す様に、使用する周波数バンドが高くなるにしたがって、制御電圧に対する周波数の変化が急峻になるという問題があった。この理由は、周波数バンドが高くなると、周波数バンド設定用可変容量素子１４１ａ、１４１ｂの容量値が小さくなり、その結果、可変容量回路１４４ａ〜１４４ｃの容量値が、共振回路を構成する全並列容量値に対して相対的に大きくなるからである。
【００８３】
　本発明では、図８の１４４ａ〜１４４ｃに示した可変容量回路を、図９に示す構成にすることで、周波数バンドに応じて可変容量回路１４４ａ〜１４４ｃの容量値を変化させ、容量の可変範囲を変化させる。すなわち、図９において可変容量素子２１０ａ、２１０ｂは、周波数制御端子２０２に直接接続され、可変容量素子２１１ａ、２１１ｂはスイッチ２１６によって、周波数制御端子２０２または電源電位に選択的に接続される。スイッチ２１６の制御端子２０３に加えられる電位は、周波数バンド設定と同期して切り換えられる。すなわち、低周波側の周波数バンドが使用される場合には、スイッチ２１６の入力側は周波数制御端子２０２に接続され、高周波側の周波数バンドを使用する場合には電源電位側に接続される。したがって、可変容量素子２１０ａ、２１０ｂおよび２１１ａ、２１１ｂの容量値を適切に設定すれば、図１０（ｂ）に示す様に、複数のバンドに切り替えた場合でも制御電圧に対する周波数の変化を、実質上一定にすることができる。
【００８４】
　図１１は、図８の１４４ａ〜１４４ｃで示した可変容量のもう一つの構成例を示したものであり、図９に示す回路と同様の部分には同一の符号を付しており説明は省略する。
【００８５】
　同図において、２２０ａ、２２０ｂはＤＣカット用コンデンサ、２２１ａ、２２１ｂはスイッチである。スイッチ２２１ａとコンデンサ２２０ａは、直列に接続され、スイッチ２２１ａが接続状態となったときにコンデンサ２２０ａをコンデンサ２１２ａに並列に接続するように、接続されている。同様にスイッチ２２１ｂとコンデンサ２２０ｂは、直列に接続され、スイッチ２２１ｂが接続状態となったときにコンデンサ２２０ｂをコンデンサ２１２ｂに並列に接続するように、接続されている。そして、スイッチ２２１ａおよびスイッチ２２１ｂは、制御端子２０３に接続され、周波数バンド設定端子１４０から出力される信号に応じて開閉される構成を有する。
【００８６】
　以下、図８、図１１を参照して、図８に示す可変容量回路として図１１に示す回路を使用した場合の動作を説明する。
【００８７】
　スイッチ２２１ａ、２２１ｂの制御端子２０３は、周波数バンド設定端子１４０に接続されており、低周波側の周波数バンドが使用される場合には、スイッチ２２１ａ、２２１ｂは接続状態に、高周波側の周波数バンドが使用される場合には、スイッチ２２１ａ、２２１ｂは遮断状態に設定される。
【００８８】
　いま、可変容量素子２１０ａ、２１０ｂの容量値をＣ０、ＤＣカットコンデンサ２１２ａ、２１２ｂの容量値をＣ１、ＤＣカットコンデンサ２２０ａ、２２０ｂの容量値をＣ２とおく。このとき、２１０ａ、２１２ａ、２２０ａ、または２１０ｂ、２１２ｂ、２２０ｂからなる容量の合計値Ｃは、スイッチ２２１ａ、２２１ｂが接続状態にあるとき、
【００８９】
（数６）
　Ｃ＝Ｃ０・（Ｃ１＋Ｃ２）／（Ｃ０＋Ｃ１＋Ｃ２）
と表され、スイッチ２２１ａ、２２１ｂが遮断状態にあるとき、
【００９０】
（数７）
　Ｃ＝Ｃ０・Ｃ１／（Ｃ０＋Ｃ１）
となり、スイッチ２２１ａ、２２１ｂの動作に応じて、図１１に示す可変容量回路全体の容量値を変化させることができる。すなわち、第１の可変容量回路の容量の低下に応じて、可変容量素子２１０ａ、２１０ｂおよび２１１ａ、２１１ｂの容量の可変範囲を適切に低下させれば、図１０（ｂ）に示す様に、複数のバンドに切り替えた場合でも制御電圧に対する周波数の変化を実質上一定にすることができる。すなわち、高周波バンドを使用する場合でも、制御電圧に加わる微少な雑音の影響を抑制することができる。
【００９１】
　なお、本実施の形態では、周波数バンドが２つの場合について説明を行ったが、同様の構成で３つ以上の周波数バンドに対応することも出来る。その場合は、複数の電位のうち周波数バンドに対応する電位が、第１の可変容量回路および可変容量回路１４４ａ〜１４４ｃに入力される。ここで、可変容量回路１４４ａ〜１４４ｃとして、図９に示す回路が使用される場合は、第２の可変容量回路、および第３の可変容量回路に加えて、さらに別の、同様の構成の可変容量回路が並列に接続され、周波数バンド設定端子１４０から入力される電位に応じて、第２の可変容量回路と同様に、電源電位が入力される構成が考えられる。
【００９２】
　また、可変容量回路１４４ａ〜１４４ｃとして、図１１に示す回路が使用される場合は、さらにスイッチとコンデンサの直列回路が、コンデンサ２１２ａ、２１２ｂに並列に接続され、周波数バンド設定端子１４０から入力される電位に応じて、さらにコンデンサが並列に接続される構成が考えられる。
【００９３】
　また、本実施の形態の電圧制御発振器において、可変容量回路がｎ個存在し、このｎ個の可変容量回路のうち少なくとも１つの可変容量回路が、少なくとも１つの可変容量素子を有し、この少なくとも１つの可変容量素子のドレイン・ソース側の端子に、制御電位に代えて、複数の電位のうち使用される周波数に応じた電位が入力されることにより、第１の可変容量回路の可変容量素子の容量の低下に応じて、ｎ個の可変容量回路のうちの少なくとも１つの可変容量回路の容量の可変範囲が低下される構成であってもよい。
また、本実施の形態の電圧制御発振器において、ＤＣカット用コンデンサは、スイッチを介して接続された２つ以上のコンデンサから構成され、使用される周波数に応じて上記スイッチが断続されることにより、ＤＣカット用コンデンサの容量が低下され、ｎ個の可変容量回路のうちの少なくとも１つの可変容量回路の容量の可変範囲が低下される構成であってもよい。
【００９４】
　また、本実施の形態の以上までの説明では、図９または図１１に示す可変容量回路を例として説明してきたが、ｎ個の可変容量回路は、図９または図１１に示す例に限らず、他の構成の可変容量であってもよい。すなわち、ｎ個の可変容量回路は、ｎ個の可変容量回路の可変容量素子の一方の端子に、電源電位または所定の基準電位が入力され、ｎ個の可変容量回路の可変容量素子の他方の端子に、発振周波数をフィードバック制御するための制御電位が入力され、第１の可変容量回路の可変容量素子の容量が所定の値より低下したとき、ｎ個の可変容量回路のうちの少なくとも１つの可変容量回路の容量の可変範囲が低下される構成であればよく、その場合も上記と同様の効果を得ることができる。
【００９５】
　また、本実施の形態の以上までの説明では、基準電位発生手段１１４の出力側には容量性素子１２２ａ、１２２ｂ、１２２ｃが接続されているとしてきたが、本実施の形態の電圧制御発振器においては、容量性素子１２２ａ、１２２ｂ、１２２ｃは無くてもよく、その場合も、電源電位または基準電位からの雑音の影響を受けないという点で上記と同様の効果を得ることができる。
【００９６】
　また、以上までの実施の形態１および２における説明では、各可変容量回路の各可変容量素子のゲート側に基準電位発生手段１１４から出力される各基準電位が入力され、各可変容量回路の各可変容量素子のドレイン・ソース側に制御電位が入力されるとしたが、各可変容量素子のゲート側に制御電位が入力され、各可変容量素子のドレイン・ソース側に各基準電位が入力される構成であってもよい。
【００９７】
　また、以上までの説明では、各可変容量素子は、Ｃ−ＭＯＳプロセスで用いられるゲート容量が利用された可変容量素子であるとしてきたが、各可変容量素子は、他のタイプの可変容量素子であってもよい。その場合は、各基準電位は、各可変容量素子の一方の端子側に入力され、制御電位が各可変容量素子の他方の端子側に入力されればよく、その場合も上記と同様の効果を得ることができる。
【００９８】
　（実施の形態３）
　図１７〜２０を参照しながら本発明の実施の形態３の電圧制御発振器を次に説明する。　　　
【００９９】
　図１７は、本実施の形態の電圧制御発振器の構成の一例を示す。実施の形態１、２と共通する構成要素については、同一の参照番号を付し、その説明を省略する。図１７に示す電圧制御発振器においては可変容量素子３０５ａおよび可変容量素子３０５ｂが直列接続されて可変容量回路Ａを構成し、可変容量素子３０６ａおよび可変容量素子３０６ｂが直列接続さてれ可変容量回路Ｂを構成している。可変容量素子３０５ａ、３０５ｂ、３０６ａ、３０６ｂのゲート側は、ＤＣカット用コンデンサ１１０ａ、１１０ｂを介さずに電源電位側に接続されている。また、本実施の形態においては基準電位発生手段１１４は使用されていない。
【０１００】
　図１７に示す回路において、可変容量回路Ａおよび可変容量回路Ｂにおいて使用される可変容量素子の電圧に対する特性は異なっている。図１８にそのような特性の差違を例示する。例えば、図１８に示す曲線Ａは可変容量回路Ａにおいて使用される可変容量素子３０５ａ、３０５ｂの特性を示し、曲線Ｂは、可変容量回路Ｂにおいて使用される可変容量素子３０６ａ、３０６ｂの特性を示す。このような可変容量素子の特性の差違は、例えば、可変容量素子のウェルの不純物濃度に違いを持たせることにより実現できる。
【０１０１】
　図１７に示すように、可変容量回路Ａおよび可変容量回路Ｂが並列に接続されることにより、回路全体の特性は、図１８の点線で示すようによりなだらかになる。従って、本実施の形態の電圧制御発振器によれば、実施の形態１の電圧制御発振器と同様に、位相雑音を抑制する効果がある。
【０１０２】
　なお、図１９は、可変容量回路ＡにおいてｎチャンネルＭＯＳを利用した可変容量素子４０５ａ、４０５ｂを利用し、可変容量回路ＢにおいてｐチャンネルＭＯＳを利用した可変容量素子４０６ａ、４０６ｂを利用した場合（その逆も可能）の構成例を示す。ｎチャンネルＭＯＳとｐチャンネルＭＯＳでは、電圧に対する容量の特性が逆であるため、図１９に示すように、可変容量回路Ａおよび可変容量回路Ｂでは、それぞれ可変容量素子の接続方向を逆にしている（例えば、可変容量素子４０５ａと可変容量素子４０６ａ）。このような構成においても、上記と同様の効果を得ることができる。
【０１０３】
　また、図２０は、可変容量回路Ａの可変容量素子として、ゲートとドレイン・ソース間で容量が形成されるインバージョン（inversion）ＭＯＳを利用した可変容量素子５０５ａ、５０５ｂを利用し、可変容量回路Ｂの可変容量素子として、ゲートとウェル間で容量が形成されるアキュミュレーション（accumulation）ＭＯＳを利用した可変容量素子５０６ａ、５０６ｂを利用した場合（その逆も可能）の構成例を示す。インバージョンＭＯＳとアキュミュレーションＭＯＳでは、電圧に対する容量の特性が逆であるため、図２０に示すように、それぞれ可変容量素子の接続方向を逆にしている（例えば、可変容量素子５０５ａと可変容量素子５０６ａ）。このような構成により、図２１に示すように、回路全体としては、電圧に対する容量の特性がよりなだらかになるため、上記と同様の効果を得ることができる。
【０１０４】
　なお、本実施の形態において、可変容量回路は２つの例で説明したが、さらに可変容量回路が接続される構成であってもよい。その場合、それぞれの可変容量回路の可変容量素子の特性が異なる構成であってもよいし、少なくとも２つの可変容量回路の可変容量素子の特性が異なる構成であってもよい。そのような場合も回路全体として、電圧に対する容量の特性がなだらかになるのであれば、上記と同様の効果を得ることができる。
【０１０５】
　また、図１７〜２０に示すそれぞれの可変容量回路が組み合わされることも考えられる。そのような場合も回路全体として、電圧に対する容量の特性がなだらかになるのであれば、上記と同様の効果を得ることができる。
【０１０６】
　また、以上までの説明では、発振トランジスタとしてＭＯＳトランジスタを用いているとしたが、バイポーラトランジスタが用いられても良い。
また、以上までの実施の形態１および２の電圧制御発振器を備え、目的周波数の信号を出力するＰＬＬ回路を備えた無線通信機器も本発明の範囲に含まれる。
【０１０７】
　以上のように、本発明によれば、線形性の低い可変容量素子を用いた場合であっても、電圧制御発振器の制御電圧に対する発振周波数の変化を滑らかにすることができるので、ＰＬＬ回路の過渡応答特性や雑音帯域特性を広い帯域にわたって一定にでき、かつ、基準電位発生手段からの信号出力に並列に容量の大きなバイパスコンデンサを接続できるので、位相雑音特性の良い発振器を実現することが出来る。
【０１０８】
　また、以上までの説明において、電源端子１００は、インダクタ１０４ａ、１０４ｂの接続点に接続されているとしたが、これに限定されない。例えば、図１６に示す構成も考えられる。
【産業上の利用可能性】
【０１０９】
　本発明にかかる、電圧制御発振器、電圧制御発振方法によれば、電源電位の変動または雑音の影響を抑制することができ、または位相雑音特性の劣化を抑制することができ、無線通信機器等において有用である。
【図面の簡単な説明】
【０１１０】
【図１】本発明の実施の形態１の電圧制御発振器の構成を示す回路図
【図２】（ａ）本発明の実施の形態１の電圧制御発振器の動作原理を説明するための図、（ｂ）本発明の実施の形態１の電圧制御発振器の動作原理を説明するための図
【図３】本発明の実施の形態１の電圧制御発振器における基準電位発生手段の構成を示す回路図
【図４】本発明の実施の形態１の電圧制御発振器における基準電位発生手段の構成を示す回路図
【図５】本発明の実施の形態１の電圧制御発振器における基準電位発生手段の構成を示す回路図
【図６】本発明の実施の形態１の電圧制御発振器における基準電位発生手段の構成を示す回路図
【図７】本発明の実施の形態１の電圧制御発振器における基準電位発生手段の構成を示す回路図
【図８】本発明の実施の形態２の電圧制御発振器の構成を示す回路図
【図９】本発明の実施の形態２の電圧制御発振器における可変容量の構成を示す回路図
【図１０】（ａ）本発明の実施の形態２の電圧制御発振器の原理を説明する図、（ｂ）本発明の実施の形態２の電圧制御発振器の原理を説明する図
【図１１】本発明の実施の形態２の電圧制御発振器における可変容量のもう一つの構成例を示す回路図
【図１２】従来の電圧制御発振器の構成を示す回路図
【図１３】（ａ）ＣＭＯＳプロセスで広く使用されるゲート容量を利用した可変容量素子を示す図、（ｂ）ＭＯＳ容量の制御電圧に対する容量値の変化を示す図
【図１４】従来の電圧制御発振器の構成を示す回路図
【図１５】従来の電圧制御発振器の動作原理を説明するための図
【図１６】本発明の実施の形態１の電圧制御発振器の別の構成例を示す回路図
【図１７】本発明の実施の形態３の電圧制御発振器の構成例を示す回路図
【図１８】本発明の実施の形態３の電圧制御発振器の動作原理を説明する図
【図１９】本発明の実施の形態３の電圧制御発振器の構成例を示す回路図
【図２０】本発明の実施の形態３の電圧制御発振器の構成例を示す回路図
【図２１】本発明の実施の形態３の電圧制御発振器の動作原理を説明する図
【図２２】従来の電圧制御発振器のレベルシフト回路の構成を示す図
【符号の説明】
【０１１１】
１００　電源端子　１０１　電流源
１０２　周波数制御端子　１０３ａ、１０３ｂ　発振トランジスタ
１０４ａ、１０４ｂ　インダクタ
１０５ａ、１０５ｂ、１０６ａ、１０６ｂ、１０７ａ、１０７ｂ　可変容量素子
１０８ａ、１０８ｂ、１０９ａ、１０９ｂ、１１０ａ、１１０ｂ　ＤＣカット用コンデンサ
１１１ａ、１１１ｂ、１１２ａ、１１２ｂ、１１３ａ、１１３ｂ　高周波阻止抵抗
１１４　基準電位発生手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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