(57)【要約】【課題】インバータ回路の主回路素子に流す電流を増大することを可能とし、かつ主回路素子内のインダクタンスを小さくしてサージ電圧の発生を抑え、しかも主回路素子の耐電圧を下げて素子の損失を低減した。【解決手段】上アーム側のＦＥＴと下アーム側のＦＥＴを複数個プリント板ＰＢに配置し、このプリント板ＰＢの上アームＦＥＴがＯＮした時の電源端子Ｐから各ＦＥＴ、ヒートシンクＡ〜Ｄを経て出力端子ＯＵＴまで電流が流れる様子を図示矢印で示した。なお、ヒートシンクＡ〜Ｄは図示省略してある。このようにＦＥＴに流れる電流が通過するヒートシンク部分には、図示左右のどのＦＥＴも同一の経路長を持っているので、経路抵抗が同じになる。このため、各ＦＥＴへの電流アンバランスが少なくなる。図中斜線部分はＦＥＴに流れる電流が通過するヒートシンク部分を示す。【選択図】　図４
2004040944.tif 000002
【特許請求の範囲】
【請求項１】
主回路素子にＦＥＴ等を使用したインバータ回路の出力で駆動されるモータを備えた電気車制御装置において、
前記インバータ回路の１相分の上下アームを構成する主回路素子を、複数並列接続して大電流スイッチング用パワーモジュールに構成し、このパワーモジュールに形成する正側電源端子と負側電源端子は同じ側面に設け、出力端子は前記電源端子とは異なる側面に設けて、正側電源端子から主回路素子を経て出力端子に電流が流れるときと、出力端子から主回路素子を経て負側電源端子に電流が流れるときの各主回路素子の経路長を同一に形成して、前記電流の分担がアンバランスしないようにしたことを特徴とする電気車制御装置。
【請求項２】
前記パワーモジュールは、その内部を流れる電流の経路を、磁束が打ち消される方向に電流が流れるように配置して、パワーモジュール内のインダクタンスを低減させるようにしたことを特徴とする請求項１記載の電気車制御装置。
【請求項３】
前記パワーモジュールは、プリント板に実装され、そのプリント板に形成される銅箔パターンを多層化し、絶縁層と銅箔層により形成される静電容量によって回路インピーダンスを低下させ、スイッチング時のサージ電圧を抑制させるようにしたことを特徴とする請求項１、２記載の電気車制御装置。
【請求項４】
前記静電容量は、銅箔パターン間の絶縁層の積層厚さを変えて調整することを特徴とする請求項３記載の電気車制御装置。
【請求項５】
主回路素子にＦＥＴ等を使用したインバータ回路の出力で駆動されるモータを備えた電気車制御装置において、
前記インバータ回路の１相分の上下アームを構成する主回路素子を、複数並列接続して大電流スイッチング用パワーモジュールに構成し、このパワーモジュールに形成する正側電源端子と負側電源端子は同じ側面に設け、出力端子は前記電源端子とは異なる側面に設けて、正側電源端子から主回路素子を経て出力端子に電流を流す際と、出力端子から主回路素子を経て負側電源端子に電流を流す際に、
主回路素子放熱用ヒートシンクから正側電源端子、出力端子及び負側電源端子に電流を流して、前記パワーモジュールが実装されたプリント板の銅箔パターンには大電流を流さないようにしたことを特徴とする電気車制御装置。
【請求項６】
前記プリント板には、その中央部にプリント板の長さ方向にプリント板上の部品と干渉しない間隔を保って負側電源端子を有する負側電源バーを配置し、この負側電源バーにより通電容量を確保することを特徴とする請求項５に記載の電気車制御装置。
【請求項７】
主回路素子にＦＥＴ等を使用したインバータ回路の出力で駆動されるモータを備えた電気車制御装置において、
前記インバータ回路の１相分の上下アームを構成する主回路素子を、複数並列接続して大電流スイッチング用パワーモジュールに構成し、この１相分のパワーモジュールが実装されたプリント板を、３相分それぞれヒートシンクに装着し、ヒートシンク及びプリント板の上部にスイッチングサージ電圧吸収用の電解コンデンサボートを配置固定したことを特徴とする電気車制御装置。
【請求項８】
前記プリント板は、主回路素子数に応じて即座に変更可能にしたことを特徴とする請求項５〜７記載の電気車制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、バッテリフォークリフトなどの電気車制御装置に関するものである。
【０００２】
【従来の技術】
図１８は、電気車制御装置の構成説明図で、ＢＴはバッテリ、ＭＤはメインスイッチ、ＣＬはラインコンデンサ、ＩＮＶは主回路素子にＦＥＴ等を使用したインバータ回路、ＩＭはモータである。インバータ回路に使用されるＦＥＴ等には、コンデンサＣ、抵抗Ｒ、ダイオードＤからなるＣＲＤアブソーバが設けられている。
【０００３】
図１９は、インバータ回路の上下アームの１つを示す電気的な回路構成図で、図中Ｔ１、Ｔ２はＦＥＴパワーモジュールで、このＦＥＴパワーモジュールＴ１，Ｔ２の概略構成を、図２０に示す。ＦＥＴパワーモジュールＴ１，Ｔ２は同一構造であるので、以下ＦＥＴパワーモジュールＴ１について述べる。なお、図１９において、Ｌ０１からＬ０６は配線等のインダクタンスである。
【０００４】
ＦＥＴパワーモジュールＴ１は、ＦＥＴ１（図２０に示すＦＥＴチップ１１）、ドレイン側ボンディングワイヤ（図２０に示すボンディングワイヤ１２）と端子（図２０に示す端子１３）からなるインダクタンスＬＩ１、及びソース側ボンディングワイヤ（図２０に示すボンディングワイヤ１４）と端子（図２０に示す端子１５）からなるインダクタンスＬＩ２から構成される。図２０において、１６は絶縁基板、１７はモールドケース、１８は銅ベースである。
【０００５】
図２１に示すインバータ回路構成図において、ＦＥＴパワーモジュールＴ１，Ｔ２（以下Ｔ１，Ｔ２と称する）をスイッチングしたとき、Ｔ１，Ｔ２の内部チップには、高電圧（ダイオードリカバリサージ）が印加される。
【０００６】
例えば、モータＩＭのＶからＵへ電流を流す場合、Ｔ３，Ｔ２がＯＮした時には、電流Ｉ３は、（＋電源→Ｔ３ＯＮ→Ｖ→Ｕ→Ｔ２ＯＮ→−電源）へと流れる。また、Ｔ３，Ｔ２がＯＦＦした時には、モータコイルのインダクタンスエネルギー（電流）が循環する。そのときの電流Ｉ４は、（−電源→Ｔ４ＯＦＦ（ダイオード）→Ｖ→Ｕ→Ｔ１ＯＦＦ（ダイオード）→＋電源）へと流れる。
【０００７】
Ｔ３，Ｔ２がＯＦＦからＯＮに変化する時、ＦＥＴパワーモジュールの周辺の配線インダクタンスに流れている電流の流れが変化するため、−Ｖ＝Ｌ（ｄｉ／ｄｔ）から得られる電圧がインダクタンスに発生する。
【０００８】
図２２は、Ｔ１に流れる電流の変化を示す特性図で、図中、Ｔ２Ｄ−Ｓ電流は、Ｔ２のドレイン−ソース電流、ＩＲは、ダイオード逆電流（Ａの傾きにより変化する）、ｔ１は、ＰＮ接合部再結合時間（半導体により一定になる）、Ｉ１，Ｉ２は図１９に示すように流れる電流である。
【０００９】
上記図２２に示すように、インバータ回路の上下アームに使用するＦＥＴ
を交互にＯＮ／ＯＦＦするような場合、上アームのＦＥＴがＯＮするときの、下アームダイオードのリカバリ時のサージ電圧（また、下アームのＦＥＴがＯＮするときの、上アームダイオードのリカバリ時のサージ）が周辺の配線インダクタンスの大きさに比例して発生する。
【００１０】
このときＦＥＴに逆並列接続されているダイオードのリカバリ（逆電圧回復）時のサージ電圧は、次のように計算できる。
【００１１】
−ＶＤＳ＝Ｌ（ｄｉ／ｄｔ）の式において、ｄｉは上述したＩＲであり、ｄｔは固定（各半導体のプロセスで決定される値で、ＩＲの大小には無関係）、Ｌはモジュール外の配線インダクタンスとＦＥＴモジュール内の配線の和である。
【００１２】
Ｔ１側がリカバリするときのＬは、Ｌ＝（Ｌ０２＋Ｌ０３）＋（ＬＩ１＋ＬＩ２）、Ｔ２側がリカバリするときのＬは、Ｌ＝（Ｌ０４＋Ｌ０５）＋（ＬＩ３＋ＬＩ４）となる。このサージ電圧が、ＦＥＴの耐圧を越えると半導体の故障になる恐れがある。
【００１３】
図２３（Ａ）は、電気車制御装置で使用されている従来のインバータ回路の電気的な概略構成図で、Ｐは正側電源端子、Ｎは負側電源端子、ＯＵＴはインバータ回路の出力端子である。
【００１４】
この図２３（Ａ）の各ＦＥＴへの電流の分担は、図２３（Ｂ）に示すような特性になる。図２３（Ｃ）は図２３（Ａ）の等価回路図で、電源端子Ｐ→出力端子ＯＵＴの場合における各ＦＥＴの線路インピーダンスは、
Ｚ（ＦＥＴ１）＝ＺＰ＋Ｚｏｕｔ……Ｚ（ＦＥＴｎ）＝ｎ×（ＺＰ＋Ｚｏｕｔ）となる。
【００１５】
また、出力端子ＯＵＴ→電源端子Ｎの場合における各ＦＥＴの線路インピーダンスは、
Ｚ（ＦＥＴ１）＝Ｚｏｕｔ＋ＺＮ……Ｚ（ＦＥＴｎ）＝ｎ×（Ｚｏｕｔ＋ＺＮ）となる。
【００１６】
故に、Ｚ（ＦＥＴ１）＜Ｚ（ＦＥＴ２）＜……＜Ｚ（ＦＥＴｎ−１）＜Ｚ（ＦＥＴｎ）となるため、電流バランスが大きくなる恐れがある。
【００１７】
【発明が解決しようとする課題】
上記のような不具合を解消するためには、通常以下のような手段が採用されている。
Ａ．ＦＥＴパワーモジュールの周辺のインダクタンスを低減するために、配線をできるだけ短くする手段（往復線にしてインダクタンスを低減する手段もある）、
Ｂ．ＦＥＴパワーモジュールのサージ電圧をＣＲＤアブソーバにて吸収する手段、
Ｃ．ＦＥＴパワーモジュール内のインダクタンスを低減するために、上記Ａと同様に内部配線を短くする手段、
Ｄ．ＦＥＴのターンＯＮ時間を緩慢にする手段（ＩＲを減らしてサージを低減する）等がある。
【００１８】
なお、ＦＥＴがＯＦＦする時にも周辺インダクタンスによりサージ電圧が発生する。この場合の電流変化率ｄｉ／ｄｔは一般的に低いため、ターンＯＦＦ時のサージ電圧防止も重要である。しかし、今回問題にしているのは、ターンＯＮ時のリカバリの場合、ｄｉ／ｄｔが極端に大きいため、このサージ電圧の方がより深刻な問題となる。
【００１９】
更に、ＦＥＴの場合、耐圧とＯＮ抵抗は、相反する特性であり、高効率のコントローラを製作する上で、ＯＮ抵抗を用いる場合が多く、この場合、耐圧が低くなるので、サージ電圧に対するマージンが少ない。
【００２０】
前述したＡ〜Ｄ項の手段においては、それぞれ以下のような問題がある。Ａ項については、極めて一般的な手段であり、Ｂ項については、高価で、部品点数が多くなり、小型化が難しく、アブソーバの熱損失がある。Ｃ項については、ＦＥＴパワーモジュール内の配線インダクタンスの低下を行なうにも今の形状では限界があり、Ｄ項については、サージが発生しにくい代わりに、ＦＥＴのスイッチング損失を増大させてしまう恐れがある。
【００２１】
この発明は、上記の事情に鑑みてなされたもので、インバータ回路の主回路素子内の線路インピーダンスを同一となるようにして、素子に流す電流を増大することを可能とし、かつ主回路素子内のインダクタンスを小さくしてサージ電圧の発生を抑え、しかも主回路素子の耐電圧を下げて素子の損失を低減した電気車制御装置を提供することを課題とする。
【００２２】
【課題を解決するための手段】
この発明は、上記の課題を達成するために、第１発明は、主回路素子にＦＥＴ等を使用したインバータ回路の出力で駆動されるモータを備えた電気車制御装置において、
前記インバータ回路の１相分の上下アームを構成する主回路素子を、複数並列接続して大電流スイッチング用パワーモジュールに構成し、このパワーモジュールに形成する正側電源端子と負側電源端子は同じ側面に設け、出力端子は前記電源端子とは異なる側面に設けて、正側電源端子から主回路素子を経て出力端子に電流が流れるときと、出力端子から主回路素子を経て負側電源端子に電流が流れるときの各主回路素子の経路長を同一に形成して、前記電流の分担がアンバランスしないようにしたことを特徴とするものである。
【００２３】
第２発明は、前記パワーモジュールが、その内部を流れる電流の経路を、磁束が打ち消される方向に電流が流れるように配置して、パワーモジュール内のインダクタンスを低減させるようにしたことを特徴とするものである。
【００２４】
第３発明は、前記パワーモジュールは、プリント板に実装され、そのプリント板に形成される銅箔パターンを多層化し、絶縁層と銅箔層により形成される静電容量によって回路インピーダンスを低下させ、スイッチング時のサージ電圧を抑制させるようにしたことを特徴とするものである。
【００２５】
第４発明は、前記静電容量が、銅箔パターン間の絶縁層の積層厚さを変えて調整することを特徴とするものである。
【００２６】
第５発明は、主回路素子にＦＥＴ等を使用したインバータ回路の出力で駆動されるモータを備えた電気車制御装置において、
前記インバータ回路の１相分の上下アームを構成する主回路素子を、複数並列接続して大電流スイッチング用パワーモジュールに構成し、このパワーモジュールに形成する正側電源端子と負側電源端子は同じ側面に設け、出力端子は前記電源端子とは異なる側面に設けて、正側電源端子から主回路素子を経て出力端子に電流を流す際と、出力端子から主回路素子を経て負側電源端子に電流を流す際に、
主回路素子放熱用ヒートシンクから正側電源端子、出力端子及び負側電源端子に電流を流して、前記パワーモジュールが実装されたプリント板の銅箔パターンには大電流を流さないようにしたことを特徴とするものである。
【００２７】
第６発明は、前記プリント板には、その中央部にプリント板の長さ方向にプリント板上の部品と干渉しない間隔を保って負側電源端子を有する負側電源バーを配置し、この負側電源バーにより通電容量を確保することを特徴とするものである。
【００２８】
第７発明は、主回路素子にＦＥＴ等を使用したインバータ回路の出力で駆動されるモータを備えた電気車制御装置において、
前記インバータ回路の１相分の上下アームを構成する主回路素子を、複数並列接続して大電流スイッチング用パワーモジュールに構成し、この１相分のパワーモジュールが実装されたプリント板を、３相分それぞれヒートシンクに装着し、ヒートシンク及びプリント板の上部にスイッチングサージ電圧吸収用の電解コンデンサボートを配置固定したことを特徴とするものである。
【００２９】
第８発明は、前記プリント板が、主回路素子数に応じて即座に変更可能にしたことを特徴とするものである。
【００３０】
【発明の実施の形態】
以下この発明の実施の形態を図面に基づいて説明する。図１（Ａ）はこの発明の実施の第１形態を示す電気車制御装置で使用される３相インバータ回路の１相分の上下アームを示す主回路素子にＦＥＴを用いたパワーモジュール回路構成図で、このモジュール回路は、複数個のＦＥＴ（ＦＥＴ１からＦＥＴｎ）を並列接続して構成されている。
【００３１】
この第１形態では、複数個のＦＥＴをプリント板上に並列接続して大電流スイッチング用ＦＥＴパワーモジュール回路構成とし、このモジュール回路には正側電源端子Ｐ、負側電源端子Ｎ、出力端子ＯＵＴを配置構成する。このように構成したパワーモジュールを３相分用意してインバータ回路を構成する。上記１相分のパワーモジュールの具体的な構成と、これらパワーモジュールを用いたインバータの具体的な構成は後述する。
【００３２】
上記パワーモジュールのように構成することにより、各ＦＥＴの線路インピーダンスＺは、次のようになる。
【００３３】
電源端子Ｐ→出力端子ＯＵＴの場合、
Ｚ（ＦＥＴ１）＝Ｚｐ＋（ｎ−１）×Ｚｏｕｔ
Ｚ（ＦＥＴ２）＝２×Ｚｐ＋（ｎ−２）×Ｚｏｕｔ……
Ｚ（ＦＥＴｍ）＝ｍ×Ｚｐ＋（ｎ−ｍ）×Ｚｏｕｔ
Ｚ（ＦＥＴｎ）＝ｎ×Ｚｐ＋Ｚｏｕｔ
ここで、Ｚｐ＝Ｚｏｕｔ＝Ｚ１とすると、Ｚ（ＦＥＴ１〜ｎ）＝（ｎ＋１）×Ｚ１＝一定となる。
【００３４】
出力端子ＯＵＴ→電源端子Ｎの場合も同様に、
Ｚ（ＦＥＴ１）＝ｎ×Ｚｏｕｔ＋Ｚｎ
Ｚ（ＦＥＴｍ）＝ｍ×Ｚｏｕｔ＋（ｎ−ｍ）×Ｚｎ
Ｚ（ＦＥＴｎ）＝Ｚｏｕｔ＋ｎ×Ｚｎ
ここで、Ｚｏｕｔ＝Ｚｎ＝Ｚ２とすると、Ｚ（ＦＥＴ１〜ｎ）＝（ｎ＋１）×Ｚ２＝一定となる。
【００３５】
従って、各ＦＥＴへの電流分担は、図１（Ｂ）に示すように、同じになる。このような電流分担となるように、この第１形態では後述のようにヒートシンク、ＦＥＴの配列及びその他の部品を配置した。
【００３６】
例えば、各ＦＥＴの電流アンバランスを防止するために、正側電源端子Ｐから上アームＦＥＴのソース（下アームＦＥＴのドレイン）である出力端子ＯＵＴまでの間の各ＦＥＴへの電流が通過する経路の長さを同一として、通過経路の電気抵抗を同一にし、ＦＥＴへの電流がアンバランスしないようにする。図２は上アームＦＥＴがＯＮし、電源端子Ｐから出力端子ＯＵＴへ電流が流れるときの経路説明図である。図２の図示左側の経路は、最も正側電源端子Ｐ側に近い方のＦＥＴへの電流の流れ経路であり、同図の図示右側の経路は、最も出力端子ＯＵＴ側に近い方のＦＥＴへの電流の流れ経路である。
【００３７】
また、同様に、図３は、下アームＦＥＴがＯＮし、出力端子ＯＵＴから負側電源端子Ｎへ電流が流れる経路説明図で、図３において、出力端子ＯＵＴから負側電源端子Ｎまでの間の各ＦＥＴへの電流が通過する経路の長さを同一にしてＦＥＴへの電流がアンバランスしないようにする。なお、図３の図示左側の経路は、最も出力端子ＯＵＴ側に近い方のＦＥＴへの電流の流れ経路であり、同図の図示右側の経路は、最も負側電源端子Ｎ側に近い方のＦＥＴへの電流の流れ経路である。
【００３８】
図４（Ａ）は上アーム側のＦＥＴと下アーム側のＦＥＴを複数個配置したプリント板ＰＢの平面図で、この図４（Ａ）は、上アームＦＥＴがＯＮした時の電源端子Ｐから各ＦＥＴ、ヒートシンクＡ〜Ｄを経て出力端子ＯＵＴまで電流が流れる様子を図示矢印で示したものである。なお、ヒートシンクＡ〜Ｄは、図４（Ａ）では図示省略してある。
【００３９】
図４（Ｂ）は図４（Ａ）の電気的回路構成図で、図中斜線部分はＦＥＴに流れる電流が通過するヒートシンク部分を示す。このようにＦＥＴに流れる電流が通過するヒートシンク部分が、図示左右のどのＦＥＴも同一の経路長を持っているので、経路抵抗が同じになる。このため、各ＦＥＴへの電流アンバランスが少なくなる利点となる。
【００４０】
図５は、図４（Ａ）に示したプリント板ＰＢを裏返してヒートシンクＡ〜Ｄに装着した時の斜視図で、図５において、ＩＰ１〜ＩＰ３は最も手前側の電源端子Ｐ側のＦＥＴへの電流の流れを示し、ＩＰ４〜ＩＰ６は最も奥側の出力端子ＯＵＴのＦＥＴへの電流の流れを示す。図中破線はヒートシンクＣを流れる電流である。なお、図５には、プリント板ＰＢの裏面の略中央長手方向には、負側電源端子Ｎを有するＮバーＮＢを設ける。
【００４１】
図６は上アーム側のＦＥＴと下アーム側のＦＥＴを複数個配置したプリント板ＰＢの平面図で、この図６は、下アームＦＥＴがＯＮした時の出力端子ＯＵＴから各ＦＥＴ、ヒートシンクＣ，Ｄを経て負側電源端子Ｎまで電流が流れる様子を図示矢印で示したものである。なお、ヒートシンクＣ，Ｄは、図６では図示省略してある。
【００４２】
このように構成することにより、ＦＥＴに流れる電流が通過するヒートシンク部分が、図示左右のどのＦＥＴでも同一の経路長を持っているので、経路抵抗が同じになる。このため、各ＦＥＴへの電流アンバランスが少なくなる。
【００４３】
図７は、図６に示したプリント板ＰＢを裏返してヒートシンクＡ〜Ｄに装着した時の斜視図で、図６において、ＩＰ７は最も手前側のＦＥＴへの電流の流れを示し、ＩＰ８は最も奥側のＦＥＴへの電流の流れを示す。
【００４４】
図８、図９は、この発明の実施の第２形態を示す側面図で、図８は上アームＯＮの時の電源端子Ｐから出力端子ＯＵＴへの電流の流れを示すものであり、図９は、下アームＯＮの時の出力端子ＯＵＴから電源端子Ｎへの電流の流れを示すものである。
【００４５】
この第２形態は、図８、図９に示すように、ＦＥＴモジュール内のインダクタンスを低減させるために、電流の流れる経路を、磁束が打ち消される方向に接近させたものである。すなわち、電流ＩＰ９とＩＰ１０、ＩＰ１１とＩＰ１２及びＩＰ１３とＩＰ１４が流れる経路を接近させてインダクタンスの低減を図るようにした。なお、図中、インダクタンスとして考えられる位置ＩＤＴは、この部分の電流のみとなる。
【００４６】
図１０、図１１はこの発明の実施の第３形態を示すもので、ＦＥＴパワーモジュールにおいて、第１形態で示した各端子（Ｐ，Ｎ，ＯＵＴ）から上及び下アームのＦＥＴ間には、インピーダンスＺｐ，Ｚｏｕｔ，Ｚｎが存在している。その中でも、インダクタンス分の影響で、ＦＥＴがスイッチング（ＯＮ／ＯＦＦ）する際に、サージ電圧が発生する。
【００４７】
このときのサージ電圧ΔＶＯＦＦ（ＯＦＦサージ電圧）は、次式となる。
【００４８】
ΔＶＯＦＦ＝ｉＤ×√（Ｌ／ＣＤＳ）　…（１）
但し、ｉＤ：ＯＮ／ＯＦＦ電流、Ｌ：ラインインダクタンス、ＣＤＳ：ＦＥＴドレイン−ソース間静電容量である。
【００４９】
また、ターンＯＮ時リカバリサージ電圧ΔＶＯＮは、次式となる。
【００５０】
ΔＶＯＮ＝Ｌ×（ｄｉＲ／ｄｔ）　…（２）
但し、ｉＲ：ダイオード逆電流（逆阻止開始時）、Ｌ：ラインインダクタンス、ｔ：ダイオード接合部再結合時間（素子により一定）である。
【００５１】
上記（１）、（２）式のどちらにおいても、ラインインダクタンスＬの大きな回路は、高いサージ電圧が発生するため、このラインインダクタンスＬを小さくするか、若しくは、バイパスする経路を設けることによってサージ電圧を低くできるようになる。
【００５２】
そこで、この第３形態では、ガラスエポキシのプリント板を積層化し、各積層パターン間の絶縁物（ガラスエポキシ）を、誘電体とする静電容量を形成させて、上記インダクタンスをバイパスさせる。静電容量Ｃは、次式から算出できる。
【００５３】
Ｃ＝ε・（Ａ／ｄ）
但し、ε＝ε０εｒ、ε：絶対誘電率、ε０：真空の誘電率、εｒ：比誘電率、Ａ：コンデンサを形成する層間パターン面積、ｄ：コンデンサを形成する層間ギャップである。
【００５４】
次に各パターンによるコンデンサの形成手段を、図１０（Ａ）、図１１（Ａ）により述べる。図１０（Ａ）、図１１（Ａ）はプリント板パターン積層構成を示す構成図で、プリント板ＰＢは、半田面、内層１、内層２、部品面から積層構成される。図２４と図２５（Ａ）〜（Ｄ）は、プリント板ＰＢの具体的な半田面、内層１、内層２、部品面を示すパターン構成図である。
【００５５】
図１０（Ａ）において、半田面の切断部ＤＩＳから左側は、負側電源端子Ｎパターンで、右側は、出力端子ＯＵＴパターンであり、内層１の切断部ＤＩＳから左側は、出力端子ＯＵＴパターンで、右側は、正側電源端子Ｐパターンである。内層２は電源端子Ｎパターン、部品面は、出力端子ＯＵＴパターンであり、各パターン間には、図示のようにコンデンサＣ１〜Ｃ５が形成される。
【００５６】
図１０（Ｃ）は上記図１０（Ａ）の等価インダクタとプリント板層間のコンデンサの等価回路図である。このように各層間にコンデンサが形成されることにより、コンデンサＣ１でインダクタＬｐ，Ｌｎの影響を低減し、コンデンサＣ２，Ｃ４，Ｃ５でインダクタＬｏｕｔ，Ｌｎの影響を、また、コンデンサＣ３でインダクタＬｐ，Ｌｏｕｔの影響をそれぞれ低減することができる。なお、図１０（Ｂ）は図８、図９と同一であるので、その詳細は省略する。
【００５７】
次に図１１について述べる。図１１（Ａ）において、図１０（Ａ）と異なる点は内層１のパターンである。すなわち、半田面の切断部ＤＩＳから左側は、負側電源端子Ｎパターンで、右側は、出力端子ＯＵＴパターンであり、内層１は、正側電源端子Ｐパターンである。内層２は、負側電源端子Ｎパターン、部品面は、出力端子ＯＵＴパターンであり、各パターン間には、図示のようにコンデンサＣ１〜Ｃ４が形成される。
【００５８】
図１１（Ｃ）は上記図１１（Ａ）の等価インダクタとプリント板層間のコンデンサの等価回路図である。このように各層間にコンデンサが形成されることにより、コンデンサＣ１，Ｃ２でインダクタＬｐ，Ｌｎの影響を低減し、コンデンサＣ４でインダクタＬｏｕｔ，Ｌｎの影響を低減し、また、コンデンサＣ３でインダクタＬｐ，Ｌｏｕｔの影響を低減することができる。なお、図１１（Ｂ）は図８、図９と同一であるので、その詳細は省略する。
【００５９】
図１２はこの発明の実施の第４形態を示す回路構成図で、この第４形態では、プリント板上の銅箔パターンへは、主回路電流をできるだけ流さないように、主回路電流が流れる部分を、図１２に示すパターン１２１、１２２の非常に短いパターン部分だけとし、ＦＥＴの放熱用ヒートシンクＡ（Ｂ），Ｃ，Ｄを、主回路電流の通電部とするように構成した。
【００６０】
上記のように構成したことにより、前述した図２に示すプリント板のパターンのみに主回路電流が流れる。この主回路電流は、図３に示すＦＥＴ→負側電源端子Ｎのプリント板のパターンのみに流れる。通電域は、図８、図９に示すプリント板のパターンである。
【００６１】
従来、大電流をスイッチングする主回路素子としてＦＥＴを使用して、これをスイッチングした際に、プリント板の銅箔パターンには、大電流が流れるため、銅箔パターンを厚く、かつ広く形成しないと通電時に、パターンの発熱が高くなってしまうことが、第４形態では、上記のように構成したことにより、不具合を防止することができるようになる。
【００６２】
この発明の実施の第５形態は、図５、図７、図８及び図９に示すように、負側電源端子Ｎを有するＮバーＮＢを断面Ｔ字型に構成したことである。特に、ＦＥＴパワーモジュールが実装されるプリント板の面積、及びプリント板上のパターンに大電流が流れるのを、できるだけ少なくするために、ＮバーＮＢを断面Ｔ字型に構成し、図８に示すようにプリント板ＰＢとＮバーＮＢとの間にギャップＧＰを設けて、プリント板ＰＢの部品との干渉を極力少なくした。これにより、通電容量を確保することができるようになる。
【００６３】
図１３はこの発明の実施の第６形態を示す概略的な回路構成図で、この第６形態は、第１形態で示したＦＥＴパワーモジュール１３１，１３２，１３３と、スイッチングサージ吸収用電解コンデンサボード１３４とから３相のインバータ回路を構成したものである。
【００６４】
個々のＦＥＴパワーモジュール１３１、１３２、１３３を実装したプリント板とヒートシンクは、ＦＥＴの放熱効果及び主回路導体として利用される。そして、ＦＥＴは、ヒートシンクに図８に示すように、板バネＳＰにより弱い強度で押さえ付けて、ＦＥＴの放熱促進を図るように構成される。
【００６５】
また、後述するように、スイッチングサージ吸収用電解コンデンサボード１３４を、ＦＥＴ実装のプリント板、ヒートシンク及びＮバーＮＢにネジを用いて固定し、全体の機械的強度を高めている。なお、固定するためのネジ部を正側及び負側電源端子（電源供給部）として共用している。
【００６６】
さらに、個々のＦＥＴパワーモジュールへ大電流を供給する必要があるため、電解コンデンサボードの銅箔パターンを厚くする必要が生じるが、コストアップになるため、以下のように構成した。
【００６７】
図１４に示すように、個々のＦＥＴパワーモジュールの正側電源端子Ｐ−Ｐ間及び負側電源端子Ｎ−Ｎ間をＰ側銅バー１３５及びＮ側銅バー１３６で連結し、大電流の供給は、銅バー１３５，１３６を用いて行なう。そして、ＦＥＴのスイッチングサージ吸収時のみコンデンサボード上の銅箔パターンに通電する。このように通電することにより、コンデンサボードの銅箔パターンを薄くしてもパターンが発熱するなどの問題は生じなくなる。
【００６８】
図１５、図１６、図１７は、上記コンデンサボード１３４をヒートシンクＡ〜Ｄの上に取り付けた状態を示す斜視図及び側面図で、コンデンサボード１３４の上には複数の電解コンデンサ１３７が設けられている。図１６には、正側及び負側電源端子Ｐ，Ｎの電流供給部１３８が形成されている。また、図１７において、符号１３９はコンデンサボード１３４を、ヒートシンクＡとプリント板ＰＢのＮバーＮＢに取り付け固定する部位を示している。
【００６９】
この発明の実施の第７形態は、駆動するモータに最適なＦＥＴパワーモジュールの並列接続数を容易に設計可能となるように複数のプリント板を予め製作用意しておくことである。例えば、素子２２個を並列接続するプリント板と、素子３３個を並列接続するプリント板を予め用意しておけば、即座にモータに応じて対応可能となる。
【００７０】
【発明の効果】
以上述べたように、この発明によれば、次のような効果が得られる。
（１）各主回路素子に電流を供給するパワーモジュール内の線路のインピーダンスが同一になるので、各主回路素子への電流が同一になり、１個当たりに流すことが可能な電流を大きくすることができる。このため、アンバランス係数を小さくとっても素子は破損しない。
（２）パワーモジュール内のインダクタンスが小さくなり、主回路素子のＯＮ／ＯＦＦ時に発生するサージ電圧を小さくすることができる。これにより、主回路素子の耐電圧を下げることができるようになり、ＯＮ抵抗の低い素子を使用することが可能になって、パワーモジュールの損失が下がる利点がある。
（３）パワーモジュール内の素子のＯＮ／ＯＦＦ時に発生するサージ電圧を、サージアブソーバと同一のように小さくできる利点がある。
（４）パワーモジュール内のプリント板の銅箔パターンを薄く形成することが可能となるため、プリント板の製作が容易で、安価に製作できる。また、プリント板の形状を小型化することができ、パワーモジュールの小型化が可能になり、コストの低減化が図れる。
（５）プリント板等の固定の際に使用されるネジ類の点数を増加させることなく強固に固定できる。また、主回路素子を実装するプリント板を、実装する素子数に応じて複数枚用意しておくことにより、設計変更にすばやく対応することができるなどの利点がある。
【図面の簡単な説明】
【図１】（Ａ）はこの発明の実施の第１形態を示す電気車制御装置で使用される３相インバータ回路の１相分の上下アームを示す主回路素子のモジュール回路構成図、（Ｂ）は各ＦＥＴの電流分担率を示す特性図。
【図２】上アームＦＥＴがＯＮし、電源端子Ｐから出力端子ＯＵＴへ電流が流れるときの経路説明図。
【図３】下アームＦＥＴがＯＮし、出力端子ＯＵＴから電源端子Ｎへ電流が流れる経路説明図。
【図４】（Ａ）は上アーム側のＦＥＴと下アーム側のＦＥＴを複数個配置したプリント板ＰＢの平面図、（Ｂ）は電気的回路構成図。
【図５】プリント板ＰＢを裏返してヒートシンクＡ〜Ｄに装着した時の斜視図。
【図６】上アーム側のＦＥＴと下アーム側のＦＥＴを複数個配置したプリント板ＰＢの平面図。
【図７】プリント板ＰＢを裏返してヒートシンクＡ〜Ｄに装着した時の斜視図。
【図８】この発明の実施の第２形態を示す上アームＯＮの時の電源端子Ｐから出力端子ＯＵＴへの電流の流れを示す側面図。
【図９】この発明の実施の第２形態を示す下アームＯＮの時の出力端子ＯＵＴから電源端子Ｎへの電流の流れを示す側面図。
【図１０】この発明の実施の第３形態を示すもので、（Ａ）はプリント板パターン積層構成を示す構成図、（Ｂ）は側面図、（Ｃ）は等価回路図。
【図１１】この発明の実施の第３形態を示すもので、（Ａ）はプリント板パターン積層構成を示す構成図、（Ｂ）は側面図、（Ｃ）は等価回路図。
【図１２】この発明の実施の第４形態を示す回路構成図。
【図１３】この発明の実施の第６形態を示す概略的な回路構成図。
【図１４】ＦＥＴパワーモジュールの正側電源端子Ｐ−Ｐ間及び負側電源端子Ｎ−Ｎ間をＰ側銅バー及びＮ側銅バーで連結した第６形態の回路構成図。
【図１５】コンデンサボードをヒートシンクの上に取り付けた状態を示す斜視図。
【図１６】コンデンサボードをヒートシンクの上に取り付けた状態を示す斜視図。
【図１７】コンデンサボードをヒートシンクの上に取り付けた状態を示す側面図。
【図１８】電気車制御装置の構成説明図。
【図１９】インバータ回路の上下アームの１つを示す回路構成図
【図２０】ＦＥＴパワーモジュールの概略構成図。
【図２１】インバータ回路構成図。
【図２２】電流変化を示す特性図。
【図２３】（Ａ）は従来のインバータ回路の概略構成図、（Ｂ）は電流分担率を示す特性図、（Ｃ）は等価回路図。
【図２４】プリント板の半田面、内層１、内層２、部品面の具体的なパターン構成図。
【図２５】プリント板の半田面、内層１、内層２、部品面の具体的なパターン構成図。
【符号の説明】
Ｐ…正側電源端子
Ｎ…負側電源端子
ＯＵＴ…出力端子
Ａ〜Ｄ…ヒートシンク
ＰＢ…プリント板
ＮＢ…負側電源バー
ＦＥＴ…主回路素子
１２１，１２２…パターン
１３１〜１３３…ＦＥＴパワーモジュール
１３４…コンデンサボード
１３５…Ｐ側銅バー
１３６…Ｎ側銅バー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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