(57)【要約】【課題】活性領域と素子分離領域の境界形状に悪影響を与えることなく、イオン注入された保護絶縁膜からの汚染を抑え、安定して高い信頼性を有する。【解決手段】半導体基板１上に素子分離領域４により第１活性領域２と第２活性領域３を分離形成する工程と、第１活性領域２と第２活性領域３上に保護絶縁膜５を形成する工程と、保護絶縁膜５を介して第１活性領域３中にイオン注入を行う工程と、保護絶縁膜５を残存させた状態で窒素雰囲気中でアニール処理および酸化処理を行う工程と、第２活性領域３上の保護絶縁膜５を除去する工程と、第１活性領域２上の保護絶縁膜５を残存させた状態で第２活性領域３上にゲート絶縁膜８を形成する工程とを含む。汚染物質は窒素雰囲気下での加熱処理とその後の酸化処理（犠牲酸化）による酸素および珪素との反応を経て、保護絶縁膜５中に保持された状態となり、イオン注入部分からの汚染を抑えることができる。【選択図】　　　　図１
2004040041.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に素子分離領域により第１活性領域と第２活性領域を分離形成する工程と、前記第１活性領域と第２活性領域上に保護絶縁膜を形成する工程と、前記保護絶縁膜を介して前記第１活性領域中にイオン注入を行う工程と、前記保護絶縁膜を残存させた状態で窒素雰囲気中でアニール処理および酸化処理を行う工程と、前記第２活性領域上の前記保護絶縁膜を除去する工程と、前記第１活性領域上の前記保護絶縁膜を残存させた状態で前記第２活性領域上にゲート絶縁膜を形成する工程とを含む半導体装置の製造方法。
【請求項２】
第２活性領域にメモリセルを形成する請求項１記載の半導体装置の製造方法。
【請求項３】
メモリセルは、ゲート絶縁膜上に浮遊ゲートを有する請求項２記載の半導体装置の製造方法。
【請求項４】
メモリセルは、ゲート絶縁膜が複数層からなるＭＯＮＯＳ型である請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置は多機能化と実装面積の高密度化の要望が高まっており、同一の半導体基板上で、異なるゲート絶縁膜を有する複数の種類のデバイスで構成される半導体装置の重要性が高まってきている。
【０００３】
同一の半導体基板上で異なるゲート絶縁膜を有する複数の種類のデバイスで構成される半導体装置の製造方法の従来例を図２に従って説明する。図２は同一の半導体基板上に低電圧で動作する低電圧系トランジスタと、高電圧で動作するＥＴＯＸ型と呼ばれる２層電極構造を有するフラッシュメモリを作る場合である。扱う電圧の違いから、それぞれのゲート絶縁膜（ここでは酸化膜を使用）の膜厚は異なっている。
【０００４】
図２（ａ）に示すように、半導体基板１上に低電圧系トランジスタ領域２とフラッシュメモリ領域３を作るものとして、素子分離のフィールド酸化膜４を形成するとともに、イオン注入用の保護酸化膜５を形成し、リソグラフィによって、低電圧系トランジスタの領域２のみ開口するレジストパターン６を形成し、低電圧系トランジスタの閾値電圧を制御するイオン注入を行なう。
【０００５】
次に図２（ｂ）に示すように、レジストパターン６を除去し、再度リソグラフィによって、フラッシュメモリ領域３のみ開口するレジストパターン７を形成し、フラッシュメモリ領域３の保護酸化膜５のみエッチングによって除去する。
【０００６】
次に図２（ｃ）に示すように、レジストパターン７を除去してから、フラッシュメモリのゲート酸化膜８を形成し、さらにフラッシュメモリ領域３上に１層目のゲート電極材料９を形成する。
【０００７】
次に図２（ｄ）に示すように、低電圧系トランジスタ領域２の保護酸化膜５をエッチングによって除去し、低電圧系トランジスタのゲート酸化膜１０を形成する。このとき同時にフラッシュメモリの層間絶縁膜１１も形成される。
【０００８】
次に図２（ｅ）に示すように、２層目のゲート電極材料１２を形成する。
【０００９】
次に図２（ｆ）に示すように、リソグラフィおよびエッチングによって低電圧系トランジスタのゲート電極１３とフラッシュメモリのゲート電極１４を形成する。
【００１０】
【発明が解決しようとする課題】
半導体装置は年々高集積化が進み、ゲート電極寸法の微細化とゲート酸化膜の薄膜化が進み、特にゲート酸化膜はリーク電流・耐圧・信頼性等の品質を保つため、製造工程においては汚染物質の少ない、高い清浄度が必要になってきている。
【００１１】
保護酸化膜を介してのイオン注入においては、イオン注入した部分の保護酸化膜にイオン注入機からのカーボン系の汚染物質が注入され、そのまま新たなゲート酸化膜を形成すると、保護酸化膜から遊離した汚染物質が取り込まれる形でゲート酸化膜が形成されるため、新たなゲート酸化膜の寿命が低下する。
【００１２】
上記従来の方法では、図２（ｃ）の工程が、上記のイオン注入された低電圧トランジスタ領域の保護酸化膜からの汚染をフラッシュメモリ領域のゲート酸化膜が受けるケースにあたり、フラッシュメモリの寿命劣化を招いていた。
【００１３】
上記の汚染を防ぐ対策としてフラッシュメモリのゲート酸化膜の形成前に保護酸化膜を全面、エッチング除去することが考えられるが、この方法はフラッシュメモリのゲート酸化膜が低電圧系のトランジスタ領域に形成されてしまう。
【００１４】
そこで膜厚の異なる低電圧系のゲート酸化膜を形成するためには再度、レジストパターンを形成し、低電圧系トランジスタ領域の酸化膜をエッチング除去することが必要になり、結果として酸化膜のエッチング工程が増加することになる。
【００１５】
酸化膜のエッチング除去工程の増加は素子分離のフィールド酸化膜の膜減りを招き、活性領域と素子分離領域の境界形状が変化して信頼性が悪化するなどの新たな問題を招くため望ましくない。
【００１６】
したがって、この発明の目的は、上記従来の問題点を解決するもので、活性領域と素子分離領域の境界形状に悪影響を与えることなく、イオン注入された保護絶縁膜からの汚染を抑え、安定して高い信頼性を有する半導体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、この発明の請求項１記載の半導体装置の製造方法は、半導体基板上に素子分離領域により第１活性領域と第２活性領域を分離形成する工程と、前記第１活性領域と第２活性領域上に保護絶縁膜を形成する工程と、前記保護絶縁膜を介して前記第１活性領域中にイオン注入を行う工程と、前記保護絶縁膜を残存させた状態で窒素雰囲気中でアニール処理および酸化処理を行う工程と、前記第２活性領域上の前記保護絶縁膜を除去する工程と、前記第１活性領域上の前記保護絶縁膜を残存させた状態で前記第２活性領域上にゲート絶縁膜を形成する工程とを含む。
【００１８】
このように、保護絶縁膜を介して第１活性領域中にイオン注入を行う工程と、保護絶縁膜を残存させた状態で窒素雰囲気中でアニール処理および酸化処理を行う工程と、第２活性領域上の保護絶縁膜を除去する工程と、第１活性領域上の保護絶縁膜を残存させた状態で第２活性領域上にゲート絶縁膜を形成する工程とを含むので、イオン注入の際に保護絶縁膜に注入された汚染物質は窒素雰囲気下での加熱処理とその後の酸化処理（犠牲酸化）による酸素および珪素との反応を経て、保護絶縁膜中から遊離しやすい不安定な状態から、保護絶縁膜中に保持された状態となる。このため、イオン注入部分とは別の部分の保護絶縁膜を除去し、新たにゲート絶縁膜を成長してもイオン注入部分からの汚染を抑えることができる。
【００１９】
請求項２記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、第２活性領域にメモリセルを形成する。このように、第２活性領域にメモリセルを形成するので、同一の半導体基板上で第２活性領域にメモリセル、第１活性領域に他の種類のデバイスで構成される半導体装置を実現できる。
【００２０】
請求項３記載の半導体装置の製造方法は、請求項２記載の半導体装置の製造方法において、メモリセルは、ゲート絶縁膜上に浮遊ゲートを有する。このように、メモリセルは、ゲート絶縁膜上に浮遊ゲートを有するので、ＥＴＯＸ型と呼ばれる２層電極構造を有するフラッシュメモリを作ることができる。
【００２１】
請求項４記載の半導体装置の製造方法は、請求項２記載の半導体装置の製造方法において、メモリセルは、ゲート絶縁膜が複数層からなるＭＯＮＯＳ型である。このように、メモリセルは、ゲート絶縁膜が複数層からなるＭＯＮＯＳ型であるので、他の不揮発性メモリを構成することができる。
【００２２】
【発明の実施の形態】
この発明の実施の形態を図１に基づいて説明する。図１はこの発明の実施の形態の半導体装置の製造方法を示す工程断面図である。この発明の一実施の形態として、同一の半導体基板上で異なるゲート絶縁膜を有する複数の種類のデバイスで構成される半導体装置の製造方法について説明する。
【００２３】
すなわち、図１に示すように、同一の半導体基板１上に低電圧で動作する低電圧系トランジスタと、高電圧で動作するＥＴＯＸ型と呼ばれる２層電極構造を有するフラッシュメモリを作る場合である。メモリセルは、ゲート絶縁膜８上に浮遊ゲート９を有する。扱う電圧の違いから、それぞれのゲート絶縁膜８，１０（ここでは酸化膜を使用）の膜厚は異なっている。
【００２４】
上記半導体装置の製造方法は、半導体基板１上に素子分離領域４により第１活性領域（低電圧系トランジスタ領域２）と第２活性領域（フラッシュメモリ領域３）を分離形成する。次に、第１活性領域２と第２活性領域３上に保護絶縁膜（保護酸化膜５）を形成する。次に、保護絶縁膜５を介して第１活性領域２中にイオン注入を行う。次に、保護絶縁膜５を残存させた状態で窒素雰囲気中でアニール処理および酸化処理を行う。次に、第２活性領域３上の保護絶縁膜５を除去する。次に、第１活性領域２上の保護絶縁膜５を残存させた状態で第２活性領域３上にゲート絶縁膜８を形成する。
【００２５】
この場合、図１（ａ）に示すように、半導体基板１上に低電圧系トランジスタ領域２とフラッシュメモリ領域３を作るものとして、素子分離のフィールド酸化膜４を形成するとともに、イオン注入用の保護酸化膜５を形成し、リソグラフィによって、低電圧系トランジスタの領域２のみ開口するレジストパターン６を形成し、低電圧系トランジスタの閾値電圧を制御するイオン注入を行なう。
【００２６】
次に図１（ｂ）に示すように、レジストパターン６を除去し、保護酸化膜５上から窒素雰囲気中でのアニール処理および酸化処理を行なう。
【００２７】
次に図１（ｃ）に示すように、再度リソグラフィによって、フラッシュメモリ領域３のみ開口するレジストパターン７を形成し、フラッシュメモリ領域３の保護酸化膜５のみエッチングによって除去する。
【００２８】
次に図１（ｄ）に示すように、レジストパターン７を除去してから、フラッシュメモリのゲート酸化膜８を形成し、さらにフラッシュメモリ領域３上に１層目のゲート電極材料９を形成する。
【００２９】
次に図１（ｅ）に示すように、低電圧系トランジスタ領域２の保護酸化膜５をエッチングによって除去し、低電圧系トランジスタのゲート酸化膜１０を形成する。このとき同時にフラッシュメモリの層間絶縁膜１１も形成される。
【００３０】
次に図１（ｆ）に示すように、２層目のゲート電極材料１２を形成する。
【００３１】
次に図１（ｇ）に示すように、リソグラフィおよびエッチングによって低電圧系トランジスタのゲート電極１３とフラッシュメモリのゲート電極１４を形成する。
【００３２】
本実施の形態においては、同一の半導体基板上に低電圧系トランジスタとＥＴＯＸ型フラッシュメモリを作る場合を示したが、本発明は上記の組み合わせに限定されるものではなく、他の不揮発性メモリとマイコン、ＤＲＡＭとマイコン等、異なるゲート絶縁膜を有する半導体装置の組み合わせに幅広く活用できる。
【００３３】
なお、メモリセルは、ゲート絶縁膜が酸化膜、窒化膜、酸化膜の３層からなるＭＯＮＯＳ型等であってもよい。
【００３４】
【発明の効果】
この発明の請求項１記載の半導体装置の製造方法によれば、イオン注入の際に保護絶縁膜に注入された汚染物質は窒素雰囲気下での加熱処理とその後の酸化処理（犠牲酸化）による酸素および珪素との反応を経て、保護絶縁膜中から遊離しやすい不安定な状態から、保護絶縁膜中に保持された状態となる。すなわち、イオン注入された保護絶縁膜に窒素雰囲気中でのアニール処理および酸化処理をすることによって、注入された保護絶縁膜を全面除去しなくとも、ゲート絶縁膜の汚染を防止することができる。その結果、絶縁膜エッチング工程の増加による信頼性への弊害を発生させることなく、高品質のゲート絶縁膜を実現する、優れた半導体装置の製造方法を実現できるものである。
【００３５】
請求項２では、第２活性領域にメモリセルを形成するので、同一の半導体基板上で第２活性領域にメモリセル、第１活性領域に他の種類のデバイスで構成される半導体装置を実現できる。
【００３６】
請求項３では、メモリセルは、ゲート絶縁膜上に浮遊ゲートを有するので、不揮発性メモリを構成することができる。
【００３７】
請求項４では、メモリセルは、ゲート絶縁膜が複数層からなるＭＯＮＯＳ型であるので、不揮発性メモリを構成することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態における半導体装置の製造方法の工程断面図である。
【図２】従来例の半導体装置の製造方法の工程断面図である。
【符号の説明】
１　半導体基板
２　低電圧系トランジスタ領域（第１活性領域）
３　フラッシュメモリ領域（第２活性領域）
４　素子分離のフィールド酸化膜（素子分離領域）
５　イオン注入用の保護酸化膜
６　低電圧系トランジスタの領域のみ開口するレジストパターン
７　フラッシュメモリ領域のみ開口するレジストパターン
８　フラッシュメモリのゲート酸化膜
９　１層目のゲート電極材料
１０　低電圧系トランジスタのゲート酸化膜
１１　フラッシュメモリの層間絶縁膜
１２　２層目のゲート電極材料
１３　低電圧系トランジスタのゲート電極
１４　フラッシュメモリのゲート電極
【図１】
2004040041.tif 000003
【図２】
2004040041.tif 000004