(57)【要約】【課題】固定パターン雑音を減少させるための撮像素子及びその方法が開示される。 【解決手段】前記撮像素子は少なくとも一つの列ラインと少なくとも２つのアナログ−デジタル変換器ブロックのうちの一つとの間に連結を設定するスイッチング素子を含む。前記少なくとも２つのアナログ−デジタル変換器ブロックのうち少なくとも１つは複数の単位画素の少なくとも２つの行に連結されることができる。前記能動画素センサ配列のすべてのレッド及びブルー画素は前記少なくとも２つのアナログ−デジタル変換器ブロックのうちいずれか１つによって処理され、前記活性素子センサ配列のすべてのグリーン画素は前記少なくとも２つのアナログ−デジタル変換器ブロックのうち他の１つによって処理される。前記少なくとも２つ以上のアナログ−デジタル変換器ブロックはサンプリング、増幅及び変換処理を含む。【選択図】図７
2004222286.tif 000002
【特許請求の範囲】
【請求項１】
複数の単位画素を具備した能動画素センサ配列と、
前記能動画素センサ配列で少なくとも１つの行ラインを選択するための行駆動器と、
少なくとも２つのアナログ−デジタル変換器ブロックと、
少なくとも１つの列ラインと前記少なくとも２つのアナログ−デジタル変化器ブロックのうちの一つとの間の連結を設定するためのスイッチング素子とを具備し、
前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの少なくとも１つは、前記複数の単位画素の少なくとも２つの列に対して連結が設定されることを特徴とする撮像素子。
【請求項２】
前記能動画素センサ配列のすべてのレッド及びブルー画素は、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちのいずれか一つによって処理され、前記活性素子センサ配列のすべてのグリーン画素は、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの他の一つによって処理されることを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記少なくとも２つのアナログ−デジタル変換器ブロックにより実行される処理は、サンプリング、増幅及び変換処理を含むことを特徴とする請求項２に記載の撮像素子。
【請求項４】
前記スイッチング素子は、少なくとも２セットのスイッチを含み、前記少なくとも２セットのスイッチは、第１セットのスイッチは、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちのいずれか一つを前記能動画素センサ配列に連結し、第２セットのスイッチは、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項１に記載の撮像素子。
【請求項５】
前記スイッチング素子は、少なくとも２セットのマルチプレクサを含み、第１セットのマルチプレクサは、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちのいずれか一つを前記能動画素センサ配列に連結し、第２セットのマルチプレクサは、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項１に記載の撮像素子。
【請求項６】
前記少なくとも２つのアナログ−デジタル変換器ブロックの各々は、
画像サンプルを保持するための相関二重サンプリングブロックと、
前記画像サンプルを増幅するための増幅器と、
入力されたアナログサンプルをデジタル信号に変換するためのアナログ−デジタル変換器と、
前記アナログ−デジタル変換器から提供された前記デジタル信号をラッチするためのラッチブロックと、
選択信号に従って直列に信号を出力するためのデータ選択器とを含むことを特徴とする請求項１に記載の撮像素子。
【請求項７】
前記ラッチブロックから提供された信号を出力するためのマルチプレクサをさらに含むことを特徴とする請求項６に記載の撮像素子。
【請求項８】
前記少なくとも１つの列ライン及び前記少なくとも２つのアナログ−デジタル変換器ブロックのうちのいずれか１つの間の前記連結は、タイミング発生器及びアドレス発生器のうちのいずれかの一つから提供された信号に応答して設定されることを特徴とする請求項１に記載の撮像素子。
【請求項９】
前記信号は、奇数／偶数信号及び選択信号のうちのいずれか一つであることを特徴とする請求項８に記載の撮像素子。
【請求項１０】
前記複数の単位画素の各々は、光感知器及び処理回路を含み、前記処理回路は、リセットレベル信号を発生するためのリセット回路及び前記光感知器及びリセットレベル信号から提供された信号を増幅するための増幅回路を含むことを特徴とする請求項９に記載の撮像素子。
【請求項１１】
前記処理回路は、複数のトランジスタを含むことを特徴とする請求項１０に記載の撮像素子。
【請求項１２】
複数の単位画素を具備した能動画素センサ配列と、
前記能動画素センサ配列で少なくとも１つの行ラインを選択するための行駆動器と、
少なくとも２つのアナログ−デジタル変換器ブロックと、
少なくとも１つの列ラインと前記少なくとも２つのアナログ−デジタル変換器ブロックのうち一つとの間の連結を設定するスイッチング手段とを具備し、
前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの少なくとも１つは、前記複数の単位画素の少なくとも２つの列に対して連結が設定されることを特徴とする撮像素子。
【請求項１３】
前記能動画素センサ配列のすべてのレッド及びブルー画素は、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちのいずれか一つによって処理され、前記能動画素センサ配列のすべてのグリーン画素は、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの他の一つによって処理されることを特徴とする請求項１２に記載の撮像素子。
【請求項１４】
前記少なくとも２つのアナログ−デジタル変換器ブロックにより実行される処理は、サンプリング、増幅及び変換処理を含むことを特徴とする請求項１３に記載の撮像素子。
【請求項１５】
前記スイッチング手段は、少なくとも２セットのスイッチを含み、第１セットのスイッチは、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちのいずれか一つを前記能動画素センサ配列に連結し、第２セットのスイッチは、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項１２に記載の撮像素子。
【請求項１６】
前記スイッチング手段は、少なくとも２セットのマルチプレクサを含み、第１セットのマルチプレクサは、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちのいずれか一つを前記能動画素センサ配列に連結し、第２セットのマルチプレクサは、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項１２に記載の撮像素子。
【請求項１７】
前記少なくとも２つのアナログ−デジタル変換器ブロックの各々は、
画像サンプルを保持するための相関二重サンプリングブロックと、
前記画像サンプルを増幅するための増幅器と、
入力されたアナログサンプルをデジタル信号に変換するためのアナログ−デジタル変換器と、
前記アナログ−デジタル変換器から提供された前記デジタル信号をラッチするためのラッチブロックと、
選択信号に従って直列に信号を出力するためのデータ選択器とを含むことを特徴とする請求項１２に記載の撮像素子。
【請求項１８】
前記ラッチブロックから提供された信号を出力するためのマルチプレクサをさらに含むことを特徴とする請求項１７に記載の撮像素子。
【請求項１９】
前記少なくとも１つの列ラインと前記少なくとも２つのアナログ−デジタル変換器ブロックのうちのいずれか一つとの間の前記連結は、タイミング発生器及びアドレス発生器のうちのいずれか一つから提供された信号に応答して設定されることを特徴とする請求項１２に記載の撮像素子。
【請求項２０】
前記信号は、奇数/偶数信号及び選択信号のうちのいずれか一つであることを特徴とする請求項１９に記載の撮像素子。
【請求項２１】
前記複数の単位画素の各々は、光ダイオード及び処理回路を含み、前記処理回路は、リセットレベル信号を発生するためのリセット回路及び前記光ダイオード及びリセットレベル信号から提供された信号を増幅するための増幅回路を含むことを特徴とする請求項１２に記載の撮像素子。
【請求項２２】
前記処理回路は、複数のトランジスタを含むことを特徴とする請求項２１に記載の撮像素子。
【請求項２３】
複数の単位画素を具備する能動画素センサ配列の行ラインを選択するための行駆動器と、
スイッチ素子とを含み、
前記スイッチング素子は、
選択される行ラインが奇数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を第１相関二重サンプリングブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を第２相関二重サンプリングブロックに連結し、
選択される行ラインが偶数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を前記第２相関二重サンプリングブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を前記第１相関二重サンプリングブロックに連結することを特徴とする撮像素子。
【請求項２４】
前記能動画素センサ配列のすべてのレッド及びブルー画素は、いずれか一つの相関二重サンプリングブロックによって処理され、前記能動画素センサ配列のすべてのグリーン画素は、他の一つの相関二重サンプリングブロックによって処理されることを特徴とする請求項２３に記載の撮像素子。
【請求項２５】
前記第１相関二重サンプリングブロック及び前記第２相関二重サンプリングブロック以後の処理は、増幅及び変換処理を含むことを特徴とする請求項２３に記載の撮像素子。
【請求項２６】
前記スイッチング素子は、少なくとも２セットのスイッチを含み、第１セットのスイッチは、前記相関二重サンプリングブロックのうちのいずれか一つを前記能動画素センサ配列に連結し、第２セットのスイッチは、前記相関二重サンプリングブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項２３に記載の撮像素子。
【請求項２７】
前記スイッチング素子は、少なくとも２セットのマルチプレクサを含み、第１セットのマルチプレクサは、前記相関二重サンプリングブロックのうちのいずれか一つを前記能動画素センサ配列に連結し、第２セットのマルチプレクサは、前記相関二重サンプリングブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項２３に記載の撮像素子。
【請求項２８】
前記第１及び第２相関二重サンプリングブロックの各々は、
画像サンプルを保持するための相関二重サンプリングブロックと、
前記画像サンプルを増幅するための増幅器と、
入力されたアナログサンプルをデジタル信号に変換するためのアナログ−デジタル変換器と、
前記アナログ−デジタル変換器から提供された前記デジタル信号をラッチするためのラッチブロックと、
選択信号に従って直列に信号を出力するデータ選択器とを含むことを特徴とする請求項２３に記載の撮像素子。
【請求項２９】
前記ラッチブロックから提供された信号を出力するためのマルチプレクサをさらに含むことを特徴とする請求項２８に記載の撮像素子。
【請求項３０】
前記列出力及び前記相関二重サンプリングブロックの間の前記連結は、タイミング発生器及びアドレス発生器のうちのいずれか一つから提供された信号に応答して設定されることを特徴とする請求項２３に記載の撮像素子。
【請求項３１】
前記信号は、奇数／偶数信号及び選択信号のうちのいずれか一つであることを特徴とする請求項３０に記載の撮像素子。
【請求項３２】
前記複数の単位画素の各々は、光感知器及び処理回路を含み、前記処理回路は、リセットレベル信号を発生するためのリセット回路及び前記光感知器及びリセットレベル信号から提供された信号を増幅するための増幅回路を含むことを特徴とする請求項２３に記載の撮像素子。
【請求項３３】
前記処理回路は、複数のトランジスタを含むことを特徴とする請求項３２に記載の撮像素子。
【請求項３４】
複数の単位画素を具備する能動画素センサ配列と、
前記複数の単位画素の第１サブセットを第１相関二重サンプリングブロックに連結し、前記複数の単位画素の第２サブセットを第２相関二重サンプリングブロックに連結するためのスイッチング素子とを含み、
前記複数の単位画素の第１サブセットはブルー及びレッド画素であり、前記複数の単位画素の第２サブセットはグリーン画素であることを特徴とする撮像素子。
【請求項３５】
前記第１相関二重サンプリングブロック及び第２相関二重サンプリングブロックの以後に実行される処理は、増幅及び変換処理であることを特徴とする請求項３４に記載の撮像素子。
【請求項３６】
前記スイッチング素子は、少なくとも２セットのスイッチを含み、第１セットのスイッチは、前記相関二重サンプリングブロックのうちのいずれか一つを前記能動画素センサ配列に連結し、第２セットのスイッチは、前記相関二重サンプリングブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項３４に記載の撮像素子。
【請求項３７】
前記スイッチング素子は、少なくとも２セットのアナログマルチプレクサを含み、第１セットのアナログマルチプレクサは、前記相関二重サンプリングブロックのうちのいずれか一つを前記能動画素センサ配列に連結し、第２セットのアナログマルチプレクサは、前記相関二重サンプリングブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項３４に記載の撮像素子。
【請求項３８】
前記第１及び第２相関二重サンプリングブロックは、各々、
画像サンプルを保持するための相関二重サンプリングブロックと、
前記画像サンプルを増幅するための増幅器と、
入力されたアナログサンプルをデジタル信号に変換するためのアナログ−デジタル変換器と、
前記アナログ−デジタル変換器から提供された前記デジタル信号をラッチするためのラッチブロックと、
選択信号に従って直列に信号を出力するデータ選択器とを含むことを特徴とする請求項３４に記載の撮像素子。
【請求項３９】
前記ラッチブロックから提供された信号を出力するためのマルチプレクサをさらに含むことを特徴とする請求項３８に記載の撮像素子。
【請求項４０】
前記複数の単位画素及び前記相関二重サンプリングブロックの間の前記連結は、タイミング発生器及びアドレス発生器のうちのいずれか一つから提供された信号に応答して設定されることを特徴とする請求項３４に記載の撮像素子。
【請求項４１】
前記信号は、奇数／偶数信号及び選択信号のうちのいずれか一つであることを特徴とする請求項４０に記載の撮像素子。
【請求項４２】
前記複数の単位画素の各々は、光感知器及び処理回路を含み、前記処理回路は、リセットレベル信号を発生するためのリセット回路及び前記光感知器及びリセットレベル信号から提供された信号を増幅するための増幅回路を含むことを特徴とする請求項３４に記載の撮像素子。
【請求項４３】
前記処理回路は、複数のトランジスタを含むことを特徴とする請求項４２に記載の撮像素子。
【請求項４４】
行列に配列された複数の単位画素を具備する能動画素センサ配列と、
少なくとも一つのアナログ−デジタル変換器を前記複数の単位画素の少なくとも２つの列に連結するスイッチング素子とを含むことを特徴とする撮像素子。
【請求項４５】
前記能動画素センサ配列のすべてのレッド画素及びブルー画素は、一つのアナログ−デジタル変換器により処理され、前記能動画素センサ配列のすべてのグリーン画素は、他の一つのアナログ−デジタル変換器により処理されることを特徴とする請求項４４に記載の撮像素子。
【請求項４６】
前記スイッチング素子は、少なくとも２セットのスイッチを含み、第１セットのスイッチは、前記アナログ−デジタル変換器ブロックのうちの一つを前記能動画素センサ配列に連結し、第２セットのスイッチは、前記アナログ−デジタル変換器ブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項４５に記載の撮像素子。
【請求項４７】
前記スイッチング素子は、少なくとも２セットのマルチプレクサを含み、第１セットのマルチプレクサは、前記アナログ−デジタル変換器ブロックのうちのいずれか一つを前記能動画素センサ配列に連結し、第２セットのマルチプレクサは、前記アナログ−デジタル変換器ブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項４５に記載の撮像素子。
【請求項４８】
前記少なくとも１つのアナログ−デジタル変換器ブロック及び前記複数の単位画素の少なくとも２つの列の間の前記連結は、タイミング発生器及びアドレス発生器のうちのいずれか一つから提供された信号に応答して設定されることを特徴とする請求項４４に記載の撮像素子。
【請求項４９】
前記信号は、奇数／偶数信号及び選択信号のうちのいずれか一つであることを特徴とする請求項４８に記載の撮像素子。
【請求項５０】
前記複数の単位画素の各々は、光感知器及び処理回路を含み、前記処理回路は、リセットレベル信号を発生するためのリセット回路及び前記光感知器及びリセットレベル信号から提供された信号を増幅するための増幅回路を含むことを特徴とする請求項４４に記載の撮像素子。
【請求項５１】
前記処理回路は、複数のトランジスタを具備することを特徴とする請求項５０に記載の撮像素子。
【請求項５２】
複数の単位画素を具備する能動画素センサ配列から少なくとも一つの行ラインを選択し、
少なくとも一つの列と少なくとも２つのアナログ−デジタル変換器ブロックのうちの少なくとも一つとの間に連結を設定することを含み、
前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの少なくとも１つは、前記複数の単位画素のうちの少なくとも２つの列に対して連結が設定されることを特徴とする固定パターン雑音低減方法。
【請求項５３】
複数の単位画素を具備する能動画素センサ配列から少なくとも１つの行を選択し、
少なくとも１つの列と少なくとも１つのアナログ−デジタル変換器ブロックとの間に連結を設定することを含み、
前記少なくとも１つのアナログ−デジタル変換器は、前記複数の単位画素の少なくとも２つの列に対して連結が設定されることを特徴とする固定パターン雑音低減方法。
【請求項５４】
複数の単位画素を具備する能動画素センサ配列を具備する撮像素子を提供し、
前記複数の単位画素の第１サブセットを第１相関二重サンプリングブロックに連結し、前記複数の単位画素の第２サブセットを第２相関二重サンプリングブロックに連結することを含み、
前記複数の単位画素の第１サブセットはブルー画素及びレッド画素であり、前記複数の単位画素の第２サブセットはグリーン画素であることを特徴とする固定パターン雑音低減方法。
【請求項５５】
行列に配列された複数の単位画素を具備する能動画素センサ配列を具備する撮像素子を提供し、
少なくとも一つのアナログ−デジタル変換器を前記複数の単位画素の少なくとも２つの列に連結することを含むことを特徴とする固定パターン雑音低減方法。
【請求項５６】
複数の単位画素を具備する能動画素センサ配列から一つの行ラインを選択し、
前記行ラインが奇数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を第1相関二重サンプリングブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を第２相関二重サンプリングブロックに連結し、
前記行ラインが偶数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を前記第２相関二重サンプリングブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を前記第１相関二重サンプリングブロックに連結し、
前記選択された行ラインを駆動し、前記第１相関二重サンプリングブロック及び第２相関二重サンプリングブロック全部で列出力信号をサンプリングし、
アナログ信号出力をデジタル信号に変換することを含むことを特徴とする固定パターン雑音低減方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固定パターン雑音を低減する撮像素子及びその方法に関するものであり、例えば、ＣＭＯＳ撮像素子における固定パターン雑音の低減に関するものである。
【背景技術】
【０００２】
図１は、特許文献１（米国特許第３，９７１，０６５号公報）に開示されたベイヤ型（Ｂａｙｅｒ−ｔｙｐｅ）カラーフィルタ配列を使用する通常の相補型ＭＯＳ(ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ)撮像素子(ｉｍａｇｅ  ｓｅｎｓｏｒ)１００を示す。ベイヤ型カラー画素配列は３種類の画素、すなわち、レッド１２０、ブルー１５０及びグリーン１３０、１４０を具備する。記号ＧＲ１３０はレッド画素１２０と同一の行に配置されたグリーン画素を示し、記号ＧＢ１４０はブルー画素１５０と同一の行に配置されたグリーン画素を示す。
【０００３】
各々の画素１２０、１３０、１４０、１５０から発生した各々のカラー画像信号はアナログ−デジタル変換器（ＡＤＣ）１８０によってデジタル信号に変換される。ＡＤＣ１８０は配列された画素の各列に連結される、各列に一つのＡＤＣ１８０が連結される。
【０００４】
行(各行は複数の列にそれぞれ配置された画素を含む)から提供された画像信号は、行駆動器(ｄｒｉｖｅｒ）１１０により選択され、相関二重サンプリングブロック(ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅ  ｓａｍｐｌｅ  ｂｌｏｃｋ；ＣＤＳ）１６０によりホールド及びサンプリングされ、増幅器１７０によって増幅された後に、各々の列に連結されたＡＤＣ１８０によってデジタル信号に変換される。
【０００５】
ＡＤＣ１８０から出力されたデジタル信号は、ラッチブロック１９０によってラッチされた後に、選択信号に従ってデータ選択器１９５によって直列に出力される。
【０００６】
図１に示したように、ＡＤＣ１８０の各々は、カラーフィルタ配列の同一の側に存在する。図１のように、ＡＤＣ１８０がカラーフィルタ配列のいずれか一方の側に配列されている場合には、ＣＤＳ(またはＡＤＣ)の幅が単位画素の間隔(ピッチ：ｐｉｔｃｈ)と同一でなければならないので、一つの列ピッチに高性能ＣＤＳ(またはＡＤＣ)を配置することは難しい。
【０００７】
高性能のＡＤＣの配置を可能にする他のデザインが図２に示している。図２において、奇数及び偶数列の回路は、カラーフィルタ配列の対向する側部、例えば、カラーフィルタ配列の上部及び下部に配置されている。
【０００８】
図２のＣＭＯＳ撮像素子２００の動作方式は、図１のＣＭＯＳ撮像素子１００の動作方式と類似である。レッド画素２３５、ＧＲ画素２４０、ＧＢ画素２４５及びブルー画素２５０から提供された各々の電気信号は列ＡＤＣブロック２０７、２０８のうちいずれか一つに入力される。図２に示したように、奇数列の各画素により提供された信号は、画素配列の下部に配置された下部列ＡＤＣブロック２０８で処理される。下部列ＡＤＣブロック２０８は、ＣＤＳブロック２３２、増幅器２２７、ＡＤＣ２２２、ラッチブロック２１７及びデータ選択器２１２を含む。偶数列の各画素により提供された信号は、画素配列の上部に配置された上部列ＡＤＣブロック２０７で処理される。上部列ＡＤＣブロック２０７もまた、ＣＤＳブロック２３０、増幅器２２５、ＡＤＣ２２０、ラッチブロック２１５及びデータ選択器２１０を含む。
【０００９】
ＡＤＣ２２０または２２２から提供されたデジタル信号がラッチブロック２１５または２１７にラッチされた後に、データ選択器２１０、２１２がラッチされたデータをマルチプレクサ（ＭＵＸ）２６０に出力する。マルチプレクサ２６０は、上部及び下部列ＡＤＣブロック２０７、２０８から提供された全データを直列に並べて、直列データを図示しない画像信号処理器に出力する。
【００１０】
上部列ＡＤＣ２０７及び下部列ＡＤＣ２０８の間の空間的位置の差により固定パターン雑音(Ｆｉｘｅｄ  Ｐａｔｔｅｒｎ  Ｎｏｉｓｅ  ：ＦＰＮ)が発生する。非均一性(ｎｏｎ−ｕｎｉｆｏｒｍｉｔｙ)とも呼ばれるＦＰＮは、ＣＭＯＳ撮像素子２００における素子及び配線変数のばらつき(すなわち、空間的な距離の差)に起因する空間的なばらつき(ｖａｒｉａｔｉｏｎ)である。図３は、入射光量(ｑｕａｎｔｉｔｙ  ｏｆ  ｒｅｃｅｉｖｅｄ  ｌｉｇｈｔ  ｉｎｔｅｎｓｉｔｙ)の増加に対するＧＲ及びＧＢ画素の間の感度(ｌｉｇｈｔ  ｓｅｎｓｉｔｉｖｉｔｙ)差を示すグラフである。
【００１１】
各曲線の傾きは、各カラーの利得(ｇａｉｎ)を意味する。レッド及びブルー画素の各々は一つの傾きを有する。しかし、グリーンカラーは、二つの傾き、すなわち上部列ＡＤＣブロック２０７により処理されるＧＲ画素が有する傾き及び下部列ＡＤＣブロック２０８により処理されるＧＢ画素が有する他の一つの傾きを有する。
【００１２】
図４は、レッド２３５及びブルー２５０画素の双方のための通常のデモザイク(ｄｅｍｏｓａｉｃ)方法を示す。図４及びその下の関連計算に示したように、カラーフィルタ配列のレッド２３５及びブルー２５０画素において、グリーンカラー利得ＧＲ及びＧＢの間の差が画質を低下させることはない。一方、図５は、ＧＲ２４０及びＧＢ２４５画素の双方のための通常のデモザイク方法を示す。図５及びその下の関連計算に示したように、カラーフィルタ配列のＧＲ２４０及びＧＢ２４５画素において、グリーンカラー利得ＧＲ及びＧＢの間に差が発生するので、これが画質を低下させる。このような差は、画像中に“チェッカパターン”を形成され、深刻な画質低下をもたらす。このような望ましくない“チェッカパターン”が図６に示している。
【特許文献１】米国特許第３，９７１，０６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、例えば、固定パターン雑音を低減する回路及びその方法を提供することにある。
【課題を解決するための手段】
【００１４】
上述の目的を達成するために、本発明の実施の形態による撮像素子は少なくとも１つの列ラインと少なくとも２つのアナログ−デジタル変換器ブロックのうちの一つとの間の連結を設定するためのスイッチング素子を具備する。前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの少なくとも一つは複数の単位画素の少なくとも２つの列に連結が可能である。
【００１５】
上述の目的を達成するために、本発明の実施の形態による撮像素子は、複数の単位画素を具備する能動画素センサ配列の行ラインを選択するための行駆動器及びスイッチング素子を含む。前記スイッチング素子は、選択された行ラインが奇数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を第１相関二重サンプリングブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を第２相関二重サンプリングブロックに連結し、選択された行ラインが偶数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を前記第２相関二重サンプリングブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を前記第１相関二重サンプリングブロックに連結する。
【００１６】
上述の目的を達成するための本発明の実施の形態による撮像素子は、複数の単位画素を具備する能動画素センサ配列及び前記複数の単位画素の第１サブセットを第１相関二重サンプリングブロックに連結し、前記複数の単位画素の第２サブセットを第２相関二重サンプリングブロックに連結するためのスイッチング素子を含み、前記複数の単位画素の第１サブセットはブルー及びレッド画素であり、前記複数の単位画素の第２サブセットはグリーン画素である。
【００１７】
前記撮像素子はＣＭＯＳ撮像素子である。
【００１８】
本発明の実施の形態によると、能動画素センサ配列のすべてのレッド及びブルー画素は少なくとも２つのアナログ−デジタル変換器ブロックのうちいずれか一つにより処理され、前記能動画素センサ配列のすべてのグリーン画素は他の一つのアナログ−デジタル変換器ブロックにより処理される。
【００１９】
本発明の実施の形態によると、前記アナログ−デジタル変換器ブロックの以後に進行される処理は、サンプリング、増幅及び変換処理を含む。
【００２０】
本発明の実施の形態によると、前記スイッチング素子は、少なくとも２セットのスイッチを含む。第１セットのスイッチは前記少なくとも２つのアナログ−デジタル変換器ブロックのうちいずれか一つを前記能動画素センサ配列に連結し、第２セットのスイッチは前記少なくとも２つのアナログ−デジタル変換器ブロックのうち他の一つを前記能動画素センサ配列に連結する。
【００２１】
本発明の実施の形態によると、前記スイッチング素子は、少なくとも２セットのマルチプレクサを含む。第１セットのマルチプレクサは前記少なくとも２つのアナログ−デジタル変換器ブロックのうちのいずれか一つを前記能動画素センサ配列に連結し、第２セットのマルチプレクサは前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの他の一つを前記能動画素センサ配列に連結する。
【００２２】
本発明の実施の形態によると、撮像素子は前記ラッチブロックから提供された信号を出力するためのマルチプレクサをさらに含む。
【００２３】
本発明の実施の形態において、前記連結は、タイミング発生器及びアドレス発生器のうちのいずれか一つから提供された信号に応答して前記少なくとも１つの列ラインと前記少なくとも２つのアナログ−デジタル変換器ブロックのうちいずれか一つとの間に設定される。ここで、前記信号は、奇数/偶数信号及び選択信号のうちいずれか一つである。
【００２４】
本発明の実施の形態において、前記複数の単位画素の各々は、光感知器及び処理回路を含み、前記処理回路は、リセットレベル信号を発生するためのリセット回路及び前記光感知器及びリセットレベル信号から提供された信号を増幅するための増幅回路を含む。ここで、前記処理回路は、複数のトランジスタを含む。
【００２５】
以上の撮像素子によると、固定パターン雑音が低減する。
【００２６】
上述の目的を達成するための本発明の実施形態による固定パターン雑音低減方法は、少なくとも一つの列と少なくとも２つのアナログ−デジタル変換器ブロックのうちいずれか一つとの間に連結を設定することを含み、前記少なくとも２つのアナログ−デジタル変換器ブロックのうち少なくとも１つは少なくとも２つの列に連結される。
【００２７】
上述の目的を達成するための本発明の実施形態による固定パターン雑音低減方法は、少なくとも１つの列と少なくとも１つのアナログ−デジタル変換器ブロックとの間に連結を設定することを含み、前記少なくとも１つのアナログ−デジタル変換器は、少なくとも２つの列に連結される。
【００２８】
上述の目的を達成するための本発明の実施の形態による固定パターン雑音低減方法は、複数の単位画素の第１サブセットを第１相関二重サンプリングブロックに連結し、前記複数の単位画素の第２サブセットを第２相関二重サンプリングブロックに連結することを含み、前記複数の単位画素の第１サブセットはブルー画素及びレッド画素であり、前記複数の単位画素の第２サブセットはグリーン画素である。
【００２９】
上述の目的を達成するための本発明の実施形態による固定パターン雑音低減方法は、少なくとも一つのアナログ−デジタル変換器を複数の単位画素の少なくとも２つの列に連結することを含む。
【００３０】
上述の目的を達成するための本発明の実施の形態による固定パターン雑音低減方法は、複数の単位画素を具備する能動画素センサ配列から一つの行ラインを選択して、前記選択された行ラインが奇数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を第１相関二重サンプリングブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を第２相関二重サンプリングブロックに連結し、前記選択された行ラインが偶数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を前記第２相関二重サンプリングブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を前記第１相関二重サンプリングブロックに連結する。
【００３１】
上述の方法はＣＭＯＳ撮像素子の固定パターン雑音の低減のために使用されることができる。
【発明の効果】
【００３２】
本発明によると、例えば、偶数列ラインから提供された信号及び奇数列ラインから提供された信号が各々互いに異なるＡＤＣブロックで同時に処理され、グリーン画素ＧＲ及びＧＢが同一のＡＤＳブロックで処理されるので、固定パターン雑音を低減することができる。したがって、良質の画像を提供することができる。
【発明を実施するための最良の形態】
【００３３】
以下、添付の図面を参照して本発明の実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態としても具体化されうる。したがって、本発明の範囲が以下で説明される実施の形態に限定されるように解釈されるべきではない。むしろ、ここで挙げる実施の形態は、当業者が本発明を容易に実施することを補助するために提供されるものである。なお、明細書の全体にわたって同一の参照番号は同一の構成要素を示す。
【００３４】
図７は、本発明の一実施形態によるＣＭＯＳ撮像素子６００を示す。カラー画素配列は、３種類の画素、すなわち、レッド画素Ｒ６４０、ブルー画素Ｂ６５５並びにグリーン画素ＧＲ６４５及びＧＢ６５０を有する。図７において、ＧＲ６４５は、レッド画素Ｒ６４０と同一の行に配置されたグリーン画素を示し、ＧＢ６５０は、ブルー画素Ｂ６５５と同一の行に配置されたグリーン画素を示す。行駆動器６１０は、図示しないタイミング生成器またはアドレス生成器により生成された信号に応答して行ラインを順に、例えば、上方から下方へ順次に選択する。第１行ラインが選択されれば、第１行のレッド画素Ｒ６４０、ＧＲ画素６４５、．．．、Ｒ、ＧＲが活性化される。第２行ラインが選択されれば、第２行のＧＢ画素６５０、ブルー画素Ｂ６５５、．．．、ＧＢ、Ｂが活性化される。
【００３５】
ＣＭＯＳ撮像素子６００はまた、上部ＡＤＣ（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）ブロック６１１、下部ＡＤＣブロック６１２、多数のスイッチ６３３、６３４、６３５、６３６、．．．、６３３１、６３４１、６３５１、６３６１及びマルチプレクサ(ＭＵＸ：Ｍｕｌｔｉｐｌｅｘｅｒ)６６０を含む。上部ＡＤＣブロック６１１は、多数の相関二重サンプリングブロック（ＣＤＳ：ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅ  ｓａｍｐｌｉｎｇ）６３８、．．．、６３８１、増幅器６３０、．．．、６３０１、ＡＤＣ６２５、．．．６２５１、ラッチブロック６２０、及びデータ選択器６１５を具備する。下部ＡＤＣブロック６１２は、多数の相関二重サンプリングブロック６３７、．．．、６３７１、増幅器６３２、．．．、６３２１、ＡＤＣ６２７、．．．、６２７１、ラッチブロック６２２、及びデータ選択器６１７を具備する。
【００３６】
図７のＣＭＯＳ撮像素子及び図８のタイミングダイヤグラムを参照して説明すると、タイミング生成器またはアドレス生成器が発生する奇数ライン選択信号(φＯｄｄ)は、スイッチ、例えば第１列ラインのスイッチ６３６を下部ＡＤＣブロック６１２、特に、ＣＤＳブロック６３７、増幅器６３２、ＡＤＣ６２７に連結し、スイッチ、例えば第２列ラインのスイッチ６３３を上部ＡＤＣブロック６１１、特に、ＣＤＳブロック６３８、増幅器６３０及びＡＤＣ６２５に連結する。図８に示したように、第１期間２ｎ＋１の間、レッド画素６４０のデータは、スイッチ６３６を閉めることにより下部ＡＤＣブロック６１２（下部ＣＤＳブロック（Ｌｏｗｅｒ  ＣＤＳ  Ｂｌｏｃｋ）６３７）に提供される。これと同様に、第１期間２ｎ＋１の間、ＧＲ画素６４５のデータは、スイッチ６３３を閉めることにより上部ＡＤＣブロック６１１（上部ＣＤＳブロック（Ｕｐｐｅｒ  ＣＤＳ  Ｂｌｏｃｋ）６３８）に提供される。
【００３７】
第２期間２（ｎ＋１）の間、ＧＢ画素６５０のデータは、スイッチ６３４を閉めることにより上部ＡＤＣブロック６１１（上部ＣＤＳブロック（Ｕｐｐｅｒ  ＣＤＳ  Ｂｌｏｃｋ）６３８）に提供される。これと同様に、第２期間２（ｎ＋１）の間、ブルー画素６５５のデータは、スイッチ６３５を閉めることによって下部ＡＤＣブロック６１２（下部ＣＤＳブロック（Ｌｏｗｅｒ  ＣＤＳ  Ｂｌｏｃｋ）６３７）に提供される。
【００３８】
第３期間２（ｎ＋１）＋１及び第４期間２（ｎ＋２）、そして、その後のすべての期間の間、このような動作が同様に発生する。
【００３９】
上述のように、ＧＲ画素６４５及びＧＢ画素６５０は、共に、同一のＡＤＣブロック、本例では、上部ＡＤＣブロック６１１により処理される。また、レッド画素６４０及びブルー画素６５５も同一のＡＤＣブロック、本例では、下部ＡＤＣブロック６１２により処理される。
【００４０】
ＣＤＳブロック６３８に充電された電気信号は、増幅器６３０により増幅されて、ＡＤＣブロック６２５によりデジタル信号に変換された後に、ラッチブロック６２０にラッチされる。上述のように、上部ＡＤＣブロック６１１が偶数列ラインから提供された信号を処理する間、下部ＡＤＣブロック６１２は奇数列ラインから提供された信号を処理する。選択された行中の各列から提供されたすべての信号は同時に各々上部及び下部ＡＤＣブロックで処理されうる。
【００４１】
ラッチブロック６２０、６２２によってラッチされたデジタルデータは、選択信号に従って、該当するデータ選択器６１５、６１７からマルチプレクサＭＵＸ６６０に出力される。マルチプレクサＭＵＸブロック６６０は、少なくとも２つのポートを具備する。２つのポートのうち第１ポートは上部ＡＤＣブロック６１１に連結され、第２ポートは下部ＡＤＣブロック６１２に連結される。上部ＡＤＣブロック６１１から提供された入力は、グリーン画素ＧＲ及びＧＢに関連したデータを含み、下部ＡＤＣブロック６１２から提供された入力は、レッド画素及びブルー画素と関連したデータを含む。
【００４２】
図９に示したように、ＧＲ及びＧＢ画素から提供された信号が同一のＡＤＣブロック、本例では、上部ＡＤＣブロック６１１でサンプリングされ、増幅された後に、デジタル信号に変換されるので、ＧＲ及びＧＢの傾きは同一、または実質的に同一であり、空間特性ばらつき(固定パターン雑音)がほとんどないか、完全にない。
【００４３】
図１０及び図１１は、各々本発明の実施形態の例示的ないくつかの構成要素及びこれと関連したタイミングダイアグラムを示す。
【００４４】
図１０及び図１１を参照して説明すると、単位画素９１０は、レッド６４０、ブルー画素６５５、ＧＲ画素６４５、またはＧＢ画素６５０のうちいずれかとして構成される。単位画素９１０は、光感知器、例えば、光ダイオードＰＤ９１２とトランジスタ９１４、９１８、９２２、９２４を含む。例示的なＣＤＳブロック９３０(図７のＣＤＳブロック６３７)は、３つのトランジスタ９２８、９３２、９３６及びキャパシタ９３４を含む。
【００４５】
図１０の動作例を図１１を参照して説明する。以下の説明は、代表的に、画素配列の第２行及び第２列の画素にについてなさている。
【００４６】
行選択信号ＲＳＥＬｉ＋１ラインは、行駆動器に提供された選択信号に従って第１ロジッグ状態(例えば、論理ＨＩＧＨ状態)になる。行選択信号ＲＳＥＬｉ＋１ラインが第１ロジッグ状態になった後に、画素リセット信号Ｒｓｉ＋１がトグルされ、図１０のノード９２０は、リセットレベルであるリセット信号に固定される。このリセット信号は、トランジスタ９１８により増幅されて、トランジスタ９２４を経由してトランジスタ９２８のドレインに提供される。単位画素９１０が偶数行に位置するので、偶数ライン選択信号であるＰｈｉｓＥｖｅｎ信号がトグルする時に、単位画素９１０から提供された前記リセット信号がキャパシタ９３４に充電される。
【００４７】
参照電圧(ｒｅｆｅｒｅｎｃｅ  ｖｏｌｔａｇｅ)のための信号であるＰｈｉＲｅｆ信号がトグルする時に、一定の水準の参照電圧ＶＲｅｆがキャパシタ９３４の下部ターミナル(電極)に提供される。この時に、キャパシタ９３４の上部ターミナル(電極)の電圧はＶＲｅｓｅｔであり、キャパシタ９３４の下部ターミナルの電圧はＶＲｅｆである。
【００４８】
リセット信号がキャパシタ９３４に充電された以後に、ＰｈｉＲｅｆ信号に応答してトランジスタ９３６はターンオフされ（ＶＲｅｆは、これ以上キャパシタ９３４の下部ターミナルに提供されない)、Ｔｇｉ＋１信号がトグルして、伝送ゲート(ｔｒａｎｓｆｅｒ  ｇａｔｅ)をターンオンさせ（トランジスタ９１４はターンオンされ）、フォトダイオード９１２の光信号は電気信号の形態(以後画像信号という)でノード９２０に伝送される。
【００４９】
ノード９２０における画像信号は、増幅されてトランジスタ９２８のドレインに伝送される。ＰｈｉｓＥｖｅｎ信号が再びトグルすると、画像信号はキャパシタ９３４に充電される。この時に、キャパシタ９３４の上部ターミナルの電圧はＶＩｍａｇｅ＿ｓｉｇｎａｌであり、キャパシタ９３４の下部ターミナルの電圧はＶＲｅｆ−（ＶＲｅｓｅｔ−ＶＩｍａｇｅ＿ｓｉｇｎａｌ）である(ここで、ＶＲｅｓｅｔ−ＶＩｍａｇｅ＿ｓｉｇｎａｌは純粋画像信号を示す信号である)。続いて、純粋画像信号は、増幅器、例えば増幅器６３２により増幅され、ＡＤＣ、例えばＡＤＣ６２７によりデジタル信号に変換される。
【００５０】
図１２は、本発明の他の実施形態によるＣＭＯＳ撮像素子１０００を示す。図１２に示す撮像素子１０００では、図７のスイッチセット６３３、６３４、６３５、６３６に代えてアナログマルチプレクサＭＵＸ１０４２、１０４０が使用され、タイミング生成器またはアドレス生成器から提供された選択信号ＳＥＬＥＣＴがアナログマルチプレクサＭＵＸ１０４２に入力される。
【００５１】
図１３は、本発明によるフレーム画素信号読み出し過程を示す流れ図である。図１３に示したように、先ず、段階１１０２で、新しいフレームに対する処理が始まる。段階１１０４では、一番目の読み出し行ラインを選択するように、行駆動器がリセットされ、段階１１０６では、行ラインが選択される。段階１１０８では、選択された行が奇数行であるか偶数行であるかが判断される。行ラインが奇数行であれば、段階１１１０に示したように、奇数列出力が第１ＣＤＳブロック(例えば、下部ＣＤＳブロック)に連結され、偶数列出力は他のＣＤＳブロック(例えば、上部ＣＤＳブロック)に連結される。一方、選択された行ラインが偶数行であれば、段階１１２０に示したように、奇数列出力が第１ＣＤＳブロック(例えば、上部ＣＤＳブロック)に連結され、偶数列出力は他のＣＤＳブロック(例えば、下部ＣＤＳブロック)に連結される。段階１１１０または段階１１２０で連結が設定された後に、段階１１３０では、上部及び下部ＣＤＳブロックが、選択された行ラインを駆動し、列出力信号をサンプリングする。段階１１３２では、アナログ信号がデジタル信号に変換される。段階１１３４では、処理された行ラインが最後のラインであるか否かを判断し、最後のラインであれば、一フレームに対する処理が終わる(段階１１３６)。行ラインが最後のラインではなければ、次の読み出し行ラインに変更し(段階１１３８)、次の行ラインを選択するために段階１１０６に戻る。
【００５２】
図７及び図１２のＣＭＯＳ撮像素子は、図１４に例示的に示すようなシステム１２００に適用されることができる。撮像素子１２０２は、光学レンズ１２０７を通じて被写体１２０６の光信号を受けて画面１２１０を提供するデジタル信号処理器ＤＳＰ１２０８に提供される画像信号を生成する。
【００５３】
図１４のＣＭＯＳ撮像素子１２０２としては、図８のＣＭＯＳ撮像素子または図１２のＣＭＯＳ撮像素子が採用されうる。一例として、ＣＭＯＳ撮像素子１２０２は、能動画素センサ配列（ＡＰＳ  ａｒｒａｙ）１２０２２、２つのＣＤＳ＆Ｃｏｍｐａｒａｔｏｒ＆ＡＤＣｓブロック１２０２４、１２０３０、２つのラッチ（Ｌａｔｃｈ）１２０２６、１２０３２、２つの列解読器（Ｃｏｌｕｍｎ  Ｄｅｃｏｄｅｒ）１２０２８、１２０３６、マルチプレクサ（ＭＵＸ）１２０５０、２つのランプ発生器（Ｒａｍｐ  Ｇｅｎｅｒａｔｏｒ）１２０３８、１２０４４、行解読器（Ｒｏｗ  Ｄｅｃｏｄｅｒ）１２０４０、及び行駆動器（Ｒｏｗ  Ｄｒｉｖｅｒ）１２０４２を含む。ＣＭＯＳ撮像素子１２０２はまた、制御レジスタブロック１２０４６及び時間発生器１２０４８を含むことができる。
【００５４】
先に言及したように、ＣＭＯＳ撮像素子１２０２は、画像データをデジタル信号処理器（ＤＳＰ）１２０８に提供し、またＤＳＰ１２０８との間で制御情報を交換する。ＤＳＰ１２０８は、カメラ制御器１２０８２と画像信号処理器１２０８４を含み、画面１２１０に表示される電気信号を生成するためのコンピュータインターフェースＰＣ／Ｉ／Ｆ１２０８６を含む。
【００５５】
本発明のＣＭＯＳ撮像素子及び方法によれば、固定パターン雑音を低減することができる。これによって、画面に表示される光信号は、被写体(ｏｒｉｇｎａｌ)からの光学信号を正確に反映したものとなる。
【００５６】
図１４に示したように、本発明の実施形態によるＣＭＯＳ撮像素子は、被写体から受けた光信号を電気的信号に変換する。ＣＭＯＳ撮像素子により形成された電気信号は、例えば、信号処理及び/又は画像認識(ｉｍａｇｅ  ｒｅｃｏｇｎｉｔｉｏｎ)などの多様な技術を使用してさらに処理され、再び画面に表示されるための光信号に変換されうる。
【００５７】
以上、望ましい実施形態を通じて本発明が例示的に説明されたが、本発明は、種々の他の実施形態としても実施されうる。例えば、本発明は、ＣＭＯＳ撮像素子として例示的に説明されているが、本発明の多様な発明的概念はＣＭＯＳ撮像素子以外の他の撮像素子にも適用されることができる。さらに、図７及び図１２のブロックダイアグラム、図１０の回路ダイアグラム、図１１のタイミングダイアグラム、図１３の流れ図、図１４のシステムは例示的なものに過ぎず、これらと均等なブロックダイアグラム、回路ダイアグラム、タイミングダイアグラム、流れ図、システムに代替することができることは当業者において自明である。
【００５８】
本発明は、望ましい実施形態を中心に説明されているが、本発明が属する技術分野で通常の知識を持つ者は、本発明がその本質的な特性から逸脱しない範囲で変形された形態に具現されうることを理解することができるであろう。したがって、ここに開示された実施形態は限定的な観点ではなく、説明的な観点で考慮されなければならない。
【図面の簡単な説明】
【００５９】
【図１】通常のＣＭＯＳ撮像素子の構成を示す図である。
【図２】他の通常のＣＭＯＳ撮像素子の構成を示す図である。
【図３】通常の撮像素子における入射光量の増加に対するＧＲ及びＧＢ画素の間の感度差を示すグラフである。
【図４】レッド及びブルー画素に対する通常のデモザイク方法を示す図である。
【図５】ＧＲ及びＧＢ画素の双方に対する通常のデモザイク方法を示す図である。
【図６】図２の通常のＣＭＯＳ撮像素子により生成された画像で発生するチェッカパターンを示す図である。
【図７】本発明の実施形態によるＣＭＯＳ撮像素子の構成を示す図である。
【図８】図７のＣＭＯＳ撮像素子の動作に関するタイミングダイアグラムである。
【図９】本発明の実施形態による撮像素子において、入射光量の増加に対してＧＲ及びＧＢが実質的に同一の感度を示すことを示すグラフである。
【図１０】本発明の一実施形態を示す図である。
【図１１】図１０の一実施形態の動作を示すタイミングダイアグラムである。
【図１２】本発明の他の実施形態によるＣＭＯＳ撮像素子を示す図である。
【図１３】本発明の他の実施形態によるフレームの画素信号読み出し処理を説明する流れ図である。
【図１４】図７または図１２のＣＭＯＳ撮像素子を含むシステムの構成を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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