(57)【要約】【課題】酸化膜での絶縁破壊を抑制した、半導体装置およびその製造方法を提供する。【解決手段】半導体基板３と電極９の間に形成される酸化膜７が、薄い一定膜厚の薄膜部７ａ、厚い一定膜厚の厚膜部７ｂおよび薄膜部７ａから厚膜部７ｂへ膜厚が連続的に変化する遷移部７ｓからなり、遷移部７ｓの最小膜厚を薄膜部７ａの膜厚より大きく形成する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
半導体基板と電極の間に酸化膜が形成された半導体装置であって、
前記酸化膜は、薄い一定膜厚の薄膜部、厚い一定膜厚の厚膜部および前記薄膜部から前記厚膜部へ膜厚が連続的に変化する遷移部からなり、
前記遷移部の最小膜厚が、前記薄膜部の膜厚より大きく形成されたことを特徴とする半導体装置。
【請求項２】
前記遷移部において、前記酸化膜と前記半導体基板の界面の曲率が、前記酸化膜と前記電極の界面の曲率より小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極が、電荷を保持するためのフローティングゲート電極であり、前記薄膜部が、前記フローティングゲート電極に電圧を印加することにより、保持した電荷を前記半導体基板にトンネルして注入するトンネル酸化膜であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板上に第１酸化膜を形成する第１工程と、
前記第１酸化膜上に、前記第１酸化膜よりエッチング速度の大きい犠牲膜を形成する第２工程と、
前記犠牲膜上にマスクを形成し、前記犠牲膜および前記第１酸化膜を等方的にエッチングして、前記半導体基板を露出する第３工程と、
前記エッチング後のマスクおよび犠牲膜を除去する第４工程と、
前記露出した半導体基板を熱酸化して、前記第１工程で形成した第１酸化膜の膜厚より薄い第２酸化膜を形成する第５工程と、
前記第２酸化膜上に、電極を形成する第６工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１酸化膜に対する前記犠牲膜の膜厚比が１／１０以上であり、前記第１酸化膜に対する前記犠牲膜のエッチング速度比が３以上であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１酸化膜が熱酸化膜であり、前記犠牲膜がＣＶＤ酸化膜であることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記エッチングが、ウェットエッチングであることを特徴とする請求項４乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第２酸化膜が、電荷を前記半導体基板にトンネルして注入するトンネル酸化膜であり、
前記電極が、ポリシリコンからなる電荷を保持するためのフローティングゲート電極であることを特徴とする請求項４乃至７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板と電極の間に酸化膜が形成された半導体装置およびその製造方法に関するもので、特に、酸化膜の膜厚が部分的に異なって形成される半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＥＰＲＯＭ，ＥＥＰＲＯＭ，フラッシュメモリといったメモリトランジスタを有する半導体装置においては、薄い酸化膜からなるトンネル酸化膜を形成する必要があり、半導体基板と電極の間に形成される酸化膜の膜厚が部分的に異なって形成される。
【０００３】
図４に、メモリトランジスタ２を形成したＥＥＰＲＯＭ１００のセル構造の断面模式図を示す。
【０００４】
図４に示すように、ＥＥＰＲＯＭ１００の１つのセルは、選択トランジスタ１とメモリトランジスタ２とから構成されている。ｐ型の半導体基板３の表層にはｎ型不純物領域４，５，６が形成されており、半導体基板３上に酸化膜７が形成されている。この酸化膜７は、選択トランジスタ１において、通常のゲート酸化膜７ｂとして作用する。また、ｎ型不純物領域４，５の間の上部には、多結晶シリコンからなる選択ゲート電極８が設けられている。ｎ型不純物領域５，６の間の上部には多結晶シリコンからなるフローティングゲート電極９，酸化膜１０およびコントロールゲート電極１１が形成され、全体の表面には酸化膜１２が形成されている。そして、ｎ型不純物領域４の一部にアルミニウム電極１３が形成され、他の部分を覆うように層間絶縁膜１４が形成されている。
【０００５】
図４において、選択トランジスタ１は、ｎ型不純物領域４，５をそれぞれソース，ドレイン領域とし、選択ゲート電極８により駆動制御するように構成されている。メモリトランジスタ２は、ｎ型不純物領域５，６をそれぞれソース，ドレイン領域とし、コントロールゲート電極１１により駆動制御するように構成されている。
【０００６】
ここで図４中の一点鎖線で囲った領域Ａでは、ｎ型不純物領域５上のフローティングゲート電極９と対向する部分の酸化膜７が、トンネル電流が流れる領域であるトンネル酸化膜７ａとして、膜厚が薄く形成されている。
【０００７】
次に、この酸化膜７，７ａの形成方法について、図５（ａ）〜（ｅ）の拡大断面図を用いて、工程別に説明する。
【０００８】
最初に、図５（ａ）に示すように、ｐ型の半導体基板３上に酸化膜７を形成する。酸化膜７は、トンネル酸化膜７ａの形成領域を含め、半導体基板３を熱酸化して形成する。尚、ｐ型の半導体基板３には、熱酸化の前に図４に示すｎ型不純物領域５の一部が形成されるが、簡単化のために図示は省略した。
【０００９】
次に、図５（ｂ）に示すように、酸化膜７上にレジスト２０を形成し、フォトリソグラフィにより、トンネル酸化膜７ａの形成領域に対応する開口部２１を形成する。
【００１０】
次に、図５（ｃ）に示すように、レジスト２０をマスクとして、ウェットエッチングにより酸化膜７を等方的にエッチングし、トンネル酸化膜７ａの形成領域にある酸化膜７を完全に除去して、半導体基板３を露出する。符号７１は、最終的に得られた酸化膜７のエッチング面のテーパを示す。
【００１１】
次に、図５（ｄ）に示すように、レジスト２０を除去する。
【００１２】
最後に、図５（ｅ）に示すように、露出した半導体基板３の表面を再び熱酸化して、トンネル酸化膜７ａを形成する。
【００１３】
以上のようにしてトンネル酸化膜７ａを形成した後、図４に示すフローティングゲート電極９、酸化膜１０、コントロールゲート電極１１、酸化膜１２およびｎ型不純物領域５の残りと６を形成して、メモリトランジスタ２が完成する。
【００１４】
【発明が解決しようとする課題】
図４に示すメモリトランジスタ２では、フローティングゲート電極９にエレクトロンを注入することで書き込みをおこない、逆に、フローティングゲート電極９に保持したエレクトロンを半導体基板３にトンネルすることで消去をおこなう。
【００１５】
メモリトランジスタ２のトンネル酸化膜７ａの信頼性を評価するために、フローティングゲート電極９に電圧を印加して耐久試験を行なった。その結果、フローティングゲート電極９に負の電圧を印加した場合には、トンネル酸化膜７ａのエッジ部以外で絶縁破壊が生じた。一方、フローティングゲート電極９に正電圧を印加した場合には、耐久性能が低く、絶縁破壊もトンネル酸化膜７ａのエッジ部に集中して発生した。
【００１６】
この原因を調べるため、トンネル酸化膜７ａのエッジ部を詳細に調査した。
【００１７】
図６に、トンネル酸化膜７ａのエッジ部の拡大断面図を示す。調査の結果、図６に示すように、トンネル酸化膜７ａのエッジ部では、半導体基板３側に段差があり、この段差部での酸化膜の最短距離がトンネル酸化膜７ａの膜厚より小さい、所謂‘くびれ’７ｃが形成されていることがわかった。すなわち、図６における酸化膜は、薄い一定膜厚の薄膜部（トンネル酸化膜７ａ）から厚い一定膜厚の厚膜部（ゲート酸化膜７）にかけての遷移部７ｓにおいて、遷移部７ｓの最小膜厚が薄膜部７ａの膜厚より小さく形成されている。尚、図６において、符号７１は遷移部７ｓの電極９側のテーパを示す。
【００１８】
この‘くびれ’７ｃ部の酸化膜と半導体基板３の界面の曲率が大きいため、フローティングゲート電極９が正電位の場合に、図中の矢印で示したように、‘くびれ’７ｃに著しい電界集中が生じる。加えて‘くびれ’７ｃ部の酸化膜の膜厚が一定膜厚のトンネル酸化膜７ａより薄いため、７ｃ部の酸化膜中の電界強度は、７ａ部のトンネル酸化膜中の電界強度より著しく大きくなる。従って、フローティングゲート電極９が正電位の場合には、電子は‘くびれ’７ｃの半導体基板３側の段差部分に集中して流れ、これにより前記の破壊が生じたと考えられる。
【００１９】
そこで本発明の目的は、前記酸化膜での絶縁破壊を抑制した半導体装置およびその製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の半導体装置は、半導体基板と電極の間に酸化膜が形成された半導体装置であって、前記酸化膜は、薄い一定膜厚の薄膜部、厚い一定膜厚の厚膜部および前記薄膜部から前記厚膜部へ膜厚が連続的に変化する遷移部からなり、前記遷移部の最小膜厚が、前記薄膜部の膜厚より大きく形成されたことを特徴としている。
【００２１】
これによれば、遷移部の最小膜厚が薄膜部の膜厚より大きく、また薄膜部から厚膜部へ膜厚が連続的に変化しているため、遷移部での酸化膜中の電界強度の増加が防止される。このため、電荷は主として薄い一定膜厚の薄膜部を通して電極に出入りし、電流集中が抑制されて、酸化膜の絶縁耐久性能を向上させることができる。
【００２２】
請求項２に記載の発明は、前記遷移部において、酸化膜と半導体基板の界面の曲率が、酸化膜と電極の界面の曲率より小さいことを特徴としている。これにより、酸化膜の遷移部において半導体基板側の界面での電界集中を緩和することができる。従って、電極に正電圧を印加した場合に発生する遷移部での酸化膜の絶縁破壊を低減することができる。
【００２３】
請求項３に記載の発明は、前記電極が、電荷を保持するためのフローティングゲート電極であり、前記薄膜部が、フローティングゲート電極に電圧を印加することにより保持した電荷を半導体基板にトンネルして注入するトンネル酸化膜であることを特徴としている。
【００２４】
トンネル酸化膜は通常のゲート電極の中でも特に薄く形成され、トンネル酸化膜のエッジで絶縁破壊が起き易い。本発明においては、トンネル酸化膜（薄膜部）のエッジに位置する遷移部で、膜厚が薄膜部より大きく、また薄膜部から厚膜部へ連続的に変化している。このため、トンネル酸化膜のエッジ部で酸化膜中の電界強度の増加が防止でき、エッジ部での絶縁破壊を抑制することができる。
【００２５】
請求項４〜８に記載した発明は、前記した半導体装置の製造方法に関するものである。
【００２６】
請求項４に記載の発明は、半導体基板上に第１酸化膜を形成する第１工程と、前記第１酸化膜上に、第１酸化膜よりエッチング速度の大きい犠牲膜を形成する第２工程と、前記犠牲膜上にマスクを形成し、犠牲膜および第１酸化膜を等方的にエッチングして半導体基板を露出する第３工程と、前記エッチング後のマスクおよび犠牲膜を除去する第４工程と、前記露出した半導体基板を熱酸化して、第１工程で形成した第１酸化膜の膜厚より薄い第２酸化膜を形成する第５工程と、前記第２酸化膜上に電極を形成する第６工程とを有することを特徴としている。
【００２７】
これによれば、第１酸化膜をその上面に形成したよりエッチング速度の大きい犠牲膜と共に等方的にエッチングすることで、当該第１酸化膜のエッチング面のテーパを緩やかにすることができる。このエッチングによって半導体基板が露出されるが、この露出した半導体基板に至るテーパの先端部付近では第１酸化膜が非常に薄くなっている。従って次の第５工程で露出した半導体基板を熱酸化する際には、酸素がテーパ先端部の第１酸化膜を透過して半導体基板に達し、半導体基板が酸化される。これによって最終的に形成される酸化膜は、露出した半導体基板の位置に形成される第２酸化膜から、第１工程で形成された第１酸化膜のエッチングされていない部分に向かって、膜厚が連続的に増加する。従って、このようにして得られた酸化膜を有する半導体装置においては、前記したように電界集中が緩和でき、絶縁耐久性能を向上させることができる。
【００２８】
請求項５に記載の発明は、第１酸化膜に対する犠牲膜の膜厚比が１／１０以上であり、第１酸化膜に対する犠牲膜のエッチング速度比が３以上であることを特徴としている。これにより、第１酸化膜を犠牲膜と共に等方的にエッチングした場合、第１酸化膜のエッチング面を、緩やかな傾斜のテーパにすることができる。
【００２９】
請求項６に記載の発明は、第１酸化膜が熱酸化膜であり、犠牲膜がＣＶＤ酸化膜であることを特徴としている。この組み合せにより、広範囲のエッチング液において、テーパの傾斜をゆるやかにするための前記したエッチング速度比を得ることができる。従って、エッチング液の選択の自由度が増す。
【００３０】
請求項７に記載の発明は、前記エッチングがウェットエッチングであることを特徴としている。これにより、第１酸化膜を、犠牲膜と共に等方的にエッチングすることができ、緩やかな傾斜のテーパを作ることができる。
【００３１】
請求項８に記載の発明は、前記第２酸化膜が電荷を前記半導体基板にトンネルして注入するトンネル酸化膜であり、前記電極がポリシリコンからなる電荷を保持するためのフローティングゲート電極であることを特徴としている。第２酸化膜をトンネル酸化膜とすることで、エッジ部で膜厚が緩やかに増大する薄いトンネル酸化膜を有した半導体装置を製造することができる。このような製造方法によって得られたトンネル酸化膜を有する半導体装置は、半導体基板とフローティングゲート電極間のトンネル酸化膜のエッジ部で電界集中が緩和でき、絶縁耐久性能を向上させることができる。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態に係わる半導体装置およびその製造方法を、図に基づいて説明する。
【００３３】
本実施形態の半導体装置は、図４に示した半導体装置１００の構成と同様で、半導体基板３と電極８，９の間に酸化膜７が形成された半導体装置である。酸化膜７は、薄い一定膜厚の薄膜部（トンネル酸化膜）７ａ、厚い一定膜厚の厚膜部（ゲート酸化膜）７ｂ、および薄膜部７ａから厚膜部７ｂへ膜厚が連続的に変化している遷移部７ｓからなっている。
【００３４】
図１は、本実施形態の半導体装置の特徴であるトンネル酸化膜（薄膜部）７ａのエッジ部の拡大断面図である。本実施形態の半導体装置は、トンネル酸化膜７ａのエッジ部の構造において、図６に示した従来の半導体装置のエッジ部の構造と異なっている。尚、図１において、図６の従来の半導体装置と同様の部分については同一の符号を付け、その説明は省略する。
【００３５】
図１に示す本実施形態のトンネル酸化膜７ａのエッジ部においては、図６に示す従来のエッジ部に存在していた‘くびれ’７ｃが、形成されないようにしている。すなわち、薄い一定膜厚の薄膜部（トンネル酸化膜）７ａから図示されていない厚い一定膜厚の厚膜部（ゲート酸化膜）７ｂにかけての遷移部７ｓにおいて、酸化膜７の最小膜厚が薄膜部７ａの膜厚より大きく形成されている。また遷移部７ｓにおいて、酸化膜７と半導体基板３の界面の曲率が、酸化膜７と電極９の界面の曲率より小さく形成されている。
【００３６】
これによって、電界は図１の矢印で示したように比較的均一に分布し、図６にあるような‘くびれ’７ｃがないため電流集中も発生しない。従って、フローティングゲート電極９に保持される電荷は主として一定膜厚の薄膜部であるトンネル酸化膜７ａを通して出入りし、電流集中がないためトンネル酸化膜７ａの絶縁耐久性能を向上させることができる。
【００３７】
尚、図１に示した遷移部７ｓにおける電極９側のテーパ７２は、‘くびれ’７ｃを形成しないようにするため、図６に示す従来のテーパ７１に較べ後述するように角度が小さく形成されている。
【００３８】
次に、本発明の酸化膜７，７ａの形成方法について、図２（ａ）〜（ｅ）の拡大断面図を用いて、工程別に説明する。尚、図５（ａ）〜（ｅ）に示した従来の酸化膜７，７ａの形成方法と同様の部分については同一の符号を付け、その説明を省略する。
【００３９】
最初に図２（ａ）に示すように、ｐ型のシリコン（Ｓｉ）半導体基板３の表面を熱酸化して、膜厚３００Åの酸化膜７を形成する。次に、酸化膜７上に、ＣＶＤ法により酸化膜７よりエッチング速度の大きい犠牲膜３０を形成する。犠牲膜３０は、例えば膜厚３０Åの薄い酸化膜とすることができる。尚、ｐ型Ｓｉ基板３には、熱酸化による酸化膜７の形成前に図４に示すｎ型不純物領域５の一部が形成されるが、簡単化のために図示は省略した。
【００４０】
次に図２（ｂ）に示すように、犠牲膜３０上にレジスト２０を形成し、フォトリソグラフィによりトンネル酸化膜７ａの形成領域に対応する開口部２１を形成する。
【００４１】
次に図２（ｃ）に示すように、レジスト２０をマスクとして、ウェットエッチングにより犠牲膜３０と酸化膜７を等方的にエッチングし、トンネル酸化膜７ａの形成領域にある酸化膜７を完全に除去して、半導体基板３を露出する。このエッチング液には、例えば、１／４希フッ酸（ＨＦ）溶液を用いることができる。このエッチング液は、犠牲膜３０と酸化膜７に対して等方的に作用し、ＣＶＤ酸化膜である犠牲膜３０に対するエッチング速度が、熱酸化膜である酸化膜７に対するエッチング速度より約３倍大きい。このため、図中の点線に示すようにエッチング面が時間の経過と共に横方向に広がりながら、エッチングが進行する。
【００４２】
符号７２は、最終的に得られた酸化膜７のエッチング面のテーパを示す。テーパ７２の角度は、犠牲膜３０のエッチング速度が酸化膜７のエッチング速度より大きいため、犠牲膜３０がない場合の図５（ｃ）に示したテーパ７１の角度に較べて緩やかなものとなる。
【００４３】
ここで図３（ａ），（ｂ）に、エッチングにより得られるテーパ７２の角度について、酸化膜７と犠牲膜３０の膜厚比、およびエッチング速度比を変えた場合のシミュレーション結果を示す。図３（ａ）は、シミュレーションした４つの例における条件であり、図３（ｂ）は、各シミュレーション結果を断面図として図示したものである。尚、比較のために図３（ｂ）において犠牲膜３０を用いない従来法の場合も、同時に示した。また図中の点線は、見やすくするためのガイドラインである。図３（ａ），（ｂ）のシミュレーション結果からわかるように、酸化膜７に対する犠牲膜３０の膜厚を厚くし、エッチング速度を大きくするほど、テーパ７２の角度を小さくすることができ、緩やかなテーパ形状とすることができる。
【００４４】
次に、図２（ｄ）に示すように、レジスト２０および残存する犠牲膜３０を除去する。犠牲膜３０の除去には、例えば５０℃のＨＦによるベイパーエッチングを用いることができる。これにより、酸化膜７を殆どエッチングすることなく、残存する犠牲膜３０を除去することができる。
【００４５】
次に、図２（ｅ）に示すように、露出した半導体基板３の表面を再び熱酸化して、膜厚１００Åのトンネル酸化膜７ａを形成する。
【００４６】
以上のようにして酸化膜７において、薄い一定膜厚の薄膜部７ａ、厚い一定膜厚の厚膜部７ｂ、および薄膜部７ａから厚膜部７ｂへ膜厚が連続的に変化する遷移部７ｓが形成され、図１に示す本発明の酸化膜７を有する半導体装置が完成する。
【００４７】
本発明の製造方法によれば、図２（ｃ）に示すように、酸化膜７をその上面に形成したエッチング速度の速い犠牲膜３０と共に等方的にエッチングする。これにより、図２（ｄ）に示すように、露出した半導体基板３に至る酸化膜７のエッチング面のテーパ７２の角度を緩やかにすることができる。従って、この緩やかなテーパ７２の先端部付近では、酸化膜７が非常に薄くなっている。このため次の図２（ｅ）において熱酸化する際には、半導体基板３の露出部だけでなく、酸素がテーパ７２の先端部の酸化膜７を透過して半導体基板３に達し、このテーパ７２の先端部を透過した酸素によって遷移部７ｓの半導体基板３も酸化される。またテーパ７２の角度は緩やかであるため、熱酸化した後の遷移部７ｓでの酸化膜の膜厚も、急峻に厚くなることはない。
【００４８】
従って、最終的に形成される遷移部７ｓでの酸化膜７の膜厚は、図２（ｅ）および図１の拡大図に示すように、露出した半導体基板３の位置に形成される薄膜部７ａから厚膜部７ｂに向かって連続的に増加する。このように形成した薄膜部７ａ，遷移部７ｓ，厚膜部７ｂを有する酸化膜７は、図４に示す半導体装置１００における半導体基板３と電荷を保持するフローティングゲート電極９の間の酸化膜７とすることができる。従って、この半導体装置１００においては図１で説明したように電界が比較的均一に分布し、電流集中がないため、絶縁破壊を抑制することができる。
【００４９】
以上、本発明の実施形態を説明したが、本発明は上記の実施形態に限定されるものではなく、本発明の技術的思想に基づく種々の変形が可能である。
【００５０】
本実施形態では、酸化膜７に対する犠牲膜（ＣＶＤ酸化膜）３０のエッチング速度比が３となる１／４希ＨＦ溶液をエッチング液に用いたが、任意のエッチング速度比とするため、適宜、希尺度を変更して用いることができる。またエッチング液は希ＨＦ溶液に限らず、例えばバッファードＨＦ溶液を用いることもできる。また酸化膜７、犠牲膜３０、トンネル酸化膜７ａの膜厚は、適宜設定可能である。
【図面の簡単な説明】
【図１】本発明の半導体装置の特徴である、トンネル酸化膜（薄膜部）のエッジ部の拡大断面図である。
【図２】（ａ）〜（ｅ）は、本発明による半導体装置の製造方法を示す工程別断面図である。
【図３】（ａ）は、エッチングにより得られるテーパの角度のシミュレーション条件であり、（ｂ）は、シミュレーション結果を断面図として図示したものである。
【図４】メモリトランジスタを形成したＥＥＰＲＯＭのセル構造に関する、断面模式図である。
【図５】（ａ）〜（ｅ）は、従来の半導体装置の製造方法を示す工程別断面図である。
【図６】従来の半導体装置における、トンネル酸化膜（薄膜部）のエッジ部の拡大断面図である。
【符号の説明】
１　選択トランジスタ
２　メモリトランジスタ
３　半導体基板
３０　犠牲膜
７　酸化膜
７ａ　薄膜部（トンネル酸化膜）
７ｂ　厚膜部（ゲート酸化膜）
７ｓ　遷移部
７１，７２　テーパ
８　選択ゲート電極
９　（フローティングゲート）電極
１００　ＥＥＰＲＯＭ
【図１】
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【図２】
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【図３】
2004047689.tif 000005
【図４】
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【図５】
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【図６】
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