(57)【要約】【課題】一体型光変換器アセンブリおよびそれを形成する方法を提供すること。【解決手段】一体型光変換器アセンブリは、基板およびこの基板に装着された光電子アレイを含む。この光電子アレイは、互いに結合して単一アレイを形成する複数の個別のサブユニットをさらに含み、これらサブユニットはそれぞれ、それに付随した規定数の個別の光電子素子を含む。エラストマ材料により、これら複数のサブユニット間の元の位置合わせが維持される。【選択図】図１
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【特許請求の範囲】
【請求項１】
各々が、規定された数の個別の光電子素子を形成されてなる、複数の個別のサブユニットを有し、
前記複数の個別のサブユニットは、エラストマ材料で互いに結合されてなり、
前記エラストマ材料により、前記複数のサブユニット間の元の位置合わせが維持される、
光電子アレイ。
【請求項２】
前記エラストマ材料がポリイミドである、請求項１に記載の光電子アレイ。
【請求項３】
前記個別の光電子素子が、ＶＣＳＥＬ（垂直共振器面発光レーザ）、フォトダイオードおよび上記の少なくとも１つを含む組合せのうち１つをさらに含む、請求項１に記載の光電子アレイ。
【請求項４】
前記複数の結合したサブユニットが、少なくとも６×１２の個別の光素子からなるアレイを形成する、請求項１に記載の光電子アレイ。
【請求項５】
基板と、
前記基板に装着された光電子アレイとを備える一体型光変換器アセンブリであって、前記光電子アレイが、互いに結合して単一アレイを形成する複数の個別のサブユニットをさらに含み、前記サブユニットの各々が、それに付随する規定数の個別の光電子素子を含む、アセンブリ。
【請求項６】
前記基板上で前記光電子アレイに近接して配設され、前記光電子アレイとの信号インターフェース用に構成された高速チップと、
前記基板上で前記光電子アレイに近接して配設された符号化／復号化チップと、
前記基板上で前記光電子アレイに近接して配設された１つまたは複数のコンピュータ処理チップとをさらに備える、請求項５に記載の光変換器アセンブリ。
【請求項７】
前記基板内で前記光電子アレイに近接して埋め込まれ、前記光電子アレイとの信号インターフェース用に構成された高速回路と、
前記基板内で前記光電子アレイに近接して埋め込まれた符号化／復号化チップと、
前記基板内で前記光電子アレイに近接して埋め込まれた１つまたは複数のコンピュータ処理チップとをさらに備え、さらに前記基板がシリコン基板を含む、請求項５に記載の光変換器アセンブリ。
【請求項８】
前記光電子アレイが前記基板と異なる熱膨張係数を有する、請求項５に記載の光変換器アセンブリ。
【請求項９】
前記光電子アレイの前記複数のサブユニットがエラストマ材料で互いに結合し、前記エラストマ材料により、前記複数のサブユニット間の元の位置合わせが維持される、請求項５に記載の光変換器アセンブリ。
【請求項１０】
前記個別の光電子素子が、ＶＣＳＥＬ（垂直共振器面発光レーザ）、フォトダイオードおよび上記の少なくとも１つを含む組合せのうち１つをさらに含む、請求項５に記載の光変換器アセンブリ。
【請求項１１】
前記基板が、セラミック材料、シリコン材料および有機材料の１つを含む、請求項５に記載の光変換器アセンブリ。
【請求項１２】
前記光電子アレイがＩＩＩ−Ｖ族化合物材料で形成される、請求項５に記載の光変換器アセンブリ。
【請求項１３】
前記基板中に形成され、前記光電子アレイの両端に隣接して配設された１対の位置合わせ穴をさらに備え、さらに前記位置合わせ穴が、光コネクタの対応する１対の位置合わせピンを受けるように構成され、さらに前記１対の位置合わせ穴が、その中の前記位置合わせピンの存在を容量結合によって検出するように構成される、請求項５に記載の光変換器アセンブリ。
【請求項１４】
前記基板中に配置され、前記光電子アレイの両端に隣接して配設された１対の位置合わせピンをさらに備え、さらに前記位置合わせピンが、光コネクタの対応する１対の位置合わせ穴に挿入されるように構成される、請求項５に記載の光変換器アセンブリ。
【請求項１５】
前記光電子アレイがフリップ・チップ結合で前記基板に装着される、請求項５に記載の光変換器アセンブリ。
【請求項１６】
バルク材料内に複数の光電子デバイスを画定する工程と、
前記バルク材料の上面に複数のトレンチを形成して、前記複数の光デバイスをサブグループに分離する工程と、
前記トレンチにエラストマ材料を充填する工程と、
前記エラストマ材料が露出するまで前記バルク材料の一部をその底部のところで除去する工程と、
を含む光電子アレイを形成する方法であって、
前記エラストマ材料により、前記サブグループ間の元の位置合わせが維持される、方法。
【請求項１７】
前記トレンチがｘ−ｙグリッド構成で形成される、請求項１６に記載の方法。
【請求項１８】
前記トレンチが波形パターンで形成される、請求項１７に記載の方法。
【請求項１９】
前記エラストマ材料がポリイミドである、請求項１６に記載の方法。
【請求項２０】
前記複数の光電子デバイスが、ＶＣＳＥＬ（垂直共振器面発光レーザ）、フォトダイオードおよび上記の少なくとも１つを含む組合せのうち１つをさらに含む、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、光通信システムに関し、より詳細には、高速並列型光通信データ・リンク用の一体型光変換器（integrated optical transducer）アセンブリに関する。
【背景技術】
【０００２】
コンピュータ・システム、スイッチング・システムおよびネットワーク・システムなどの高速電子システムで、プリント回路板（ＰＣＢ）の銅配線の代わりに光ファイバを使用すると、多くのよく知られた利益が得られる。このような潜在的な利益には、帯域（band width）およびデータ転送率（data rate）の向上、処理アーキテクチャにおけるボトルネックの克服、電磁干渉に対する耐性およびシステムから放射される電磁ノイズの減少、光／電気（opetical/electrical；ＯＬＥ）変換部を信号発信回路（たとえばコンピュータのプロセッサ）にできるだけ近づけて配置して電磁的な減衰を最小限に抑えることによる待ち時間（latency）の短縮、１つのピン当たりより低コストでより密にパッケージ化されること、ならびにメッシュ・リング（meshedring）などの新しいプロセッサ相互接続技術が可能になることが含まれる。上記その他のファクタは、コンピュータ・システムの性能（たとえば、ＭＩＰＳ（１秒当たりの百万単位の命令数）またはＦＬＯＰＳ（１秒当たりの浮動小数点演算数）処理能力の増加あるいは並列型アーキテクチャでのノード数の増加など）に直接寄与する。
【０００３】
過去数年間にプロセッサのスピードが急激に向上し、かつ今後もこの傾向が継続するであろうと予想すると、銅による相互接続技術では、特に大型の対称型マルチ・プロセッシング（symmetric multi-processing；ＳＭＰ）システムなどの処理装置の帯域要件に対応できなくなる。一方、光ファイバ・コンポーネントは、銅がもつ帯域／距離の制約を受けず、そのため、高速の電子（たとえば、処理）ユニット間で極めて高帯域の伝送を行うのに好ましい媒体になる。しかし、これらの利益を完全に実現するには、光ファイバ相互接続コンポーネントが、既存の電気接続技術が提供するのと同じ利益をも提供し続けるべきである。
【０００４】
現在、従来方式で製作した光電子変換器は、一般に、レーザ・アレイで構成されたＶＣＳＥＬ（垂直共振器面発光レーザ（vertical cavity surface emitting laser））などの発光デバイスと、ＰＤ（フォトダイオード）アレイで構成されたフォトダイオードなどの光検出デバイスとを含む。さらに、ＶＣＳＥＬを駆動するか、あるいはＰＤから信号を受信する際には、対応する高速回路（シリコン・バイポーラ、ＳｉＧｅまたはＧａＡｓ材料などで形成された）を使用して信号を調整する。一般に、このようなデバイスは、コンピュータ回路とともにプリント回路基板上に配設する。一般に、ＶＣＳＥＬアレイはシリコンとは異なる材料で形成するので、こうしたアレイは好ましい基板材料と熱的に整合しないことがある。より具体的には、一般に、光デバイス材料と基板材料の間に熱膨張係数（ＴＣＥ）の不整合が存在する。したがって、この物理的な制限から、あまり大型の（ＧａＡｓチップ内に形成された）ＶＣＳＥＬアレイをシリコン、有機またはセラミック基板上に配置することができない。十分に大型のＶＣＳＥＬ／ＰＤアレイがないと、複合プロセッサ相互接続部（complexprocessor interconnects）の高密度信号要件が満足されない。したがって、熱膨張係数の不整合があっても基板上に比較的大型のＶＣＳＥＬデバイス・アレイまたはＰＤデバイス・アレイあるいはその両方を構成できることが望ましいであろう。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
基板および基板に装着された光電子アレイを含む一体型光変換器アセンブリを提供することである。
【課題を解決するための手段】
【０００６】
複数の個別のサブユニットを含む光電子アレイによって、上記で論じた従来技術の欠点および欠陥を克服または軽減する。サブユニットはそれぞれ、その中に形成された規定数の個別の光電子素子を有する。これら複数のサブユニットをエラストマ材料で互いに結合し、このエラストマ材料により、これら複数のサブユニット間の元の位置合わせが維持される。
【０００７】
別の態様では、一体型光変換器アセンブリは、基板およびこの基板に装着された光電子アレイを含む。この光電子アレイは、互いに結合して単一アレイを形成する複数の個別のサブユニットをさらに含み、これらサブユニットはそれぞれ、それに付随する規定数の個別の光電子素子を含む。
【０００８】
さらに別の態様では、光電子アレイを形成する方法は、バルク材料内に複数の光電子デバイスを画定することと、このバルク材料の上部に複数のトレンチを形成して、前記複数の光デバイスをサブグループに分離することとを含む。これらのトレンチにエラストマ材料を充填し、このエラストマ材料が露出するまでこのバルク材料の一部をその底部のところで除去する。このエラストマ材料により、これらサブグループ間の元の位置合わせが維持される。
【０００９】
例示の図面を参照すると、いくつかの図では同じ要素は同様の番号が付けられている。
【発明を実施するための最良の形態】
【００１０】
本明細書では、電子信号を光信号に変換して処理ユニット（processing unit）間で相互接続を行うための、独特で（電子技術に関して）高度に一体化されたパッケージ手法を特徴とする一体型光変換器アセンブリを開示する。簡単に言うと、エラストマ高分子材料で互いに結合した複数の比較的小型の光デバイス・アレイ・サブユニットから光電子（Ｏ／Ｅ）アレイを形成し、より大型の所望のサイズのアレイを形成する。以下で論じるように、この手法により、異種半導体光電子（Ｏ／Ｅ）デバイスを適切な電子回路とともにセラミック、有機またはシリコンの共通基板上に装着することができる。その結果、サイズ（すなわち、光電子素子の数）およびスピードに関してスケーリング（scale）することができる極めて光信号密度が高いパッケージが得られる。
【００１１】
最初に図１および図２を参照すると、本発明の実施形態による一体型光電子変換器１００が示されている。図に示す実施形態では、基板１０２は光電子（Ｏ／Ｅ）アレイ１０４を有し、アレイ１０４はその上に配設された個別の光電子デバイス１０６からなる。基板１０２は、たとえば多層セラミック材料またはシリコン・ウェハから形成することができる。一般に、これらの光電子デバイス１０６は、複数の発光デバイス（たとえばＶＣＳＥＬ）、あるいは、複数の光検出デバイス（たとえばフォトダイオード）を含む。変換器（transducer）１００が送受信機（transceiver）として構成される場合、ＶＣＳＥＬおよびＰＤアレイをともに基板１０２上に含めることができる。
【００１２】
光電子（Ｏ／Ｅ）変換器１００は、標準のコンピュータ論理回路とのインターフェースを提供するのに使用する信号調整チップ（signal conditioning chip）も含む。高速チップ１０８（たとえば、ＳｉＧｅまたはＧａＡｓなどのシリコン・バイポーラ材料）をアレイ１０４に近接して基板１０２に装着して、ＶＣＳＥＬアレイを駆動するときか、あるいはＰＤアレイから信号を受信する場合に信号を調整する。特に、高速チップ１０８を用いて、多数の入来コンピュータ・データ信号を多重化して、（依然として数百程度の信号数だが）より少数でより高速の電子信号にし、個別のＶＣＳＥＬを駆動することによって対応する１つ（または複数）の光信号に変換する。得られる信号の接続ファイバ（図１および図２には示さない）を通過するスピードは５０ギガビット／秒よりも大きくなり、光インターフェース全体では１秒当たり数十または数百テラバイトになり得る。
【００１３】
さらに、シリコンＣＭＯＳ信号処理チップ１１０を用いて信号データを符号化して直流平衡信号（balanced signal）を得、その後、対応する受信機（図示しない）がその信号を用いて最大性能を実現することができる。変換器１００が受信モジュールとして機能する場合、ＳｉＧｅチップ１０８を用いて、信号を増幅しそれを逆多重化（demultiplex）する。次いで、ＣＭＯＳ信号処理チップ１１０により、逆多重化した信号を復号化し、元のコンピュータ・データ・フォーマットに戻す。変換器１００は、ＣＭＯＳ信号処理チップ１１０に加えて他のいくつかのＣＭＯＳチップ１１２も含み得る。これらは、１つまたは複数のコンピュータ・マイクロプロセッサ・チップ、メモリ・コントローラなどとすることができ、１つまたは複数の同様のコンピュータ処理システムに（たとえば、ＳＭＰ構成で）光学的に相互接続されたコンピュータ処理システムを実現し得る。
【００１４】
Ｏ／Ｅアレイ１０４、ＳｉＧｅチップ１０８およびＣＭＯＳ信号処理チップ１１０（ならびに別のＣＭＯＳチップ１１２）を共通基板１０２上に形成すると、ＭＣＭ（multi-chip transducer module；マルチ・チップ変換器モジュール）の形で極めて高速な相互接続パッケージが得られる。基板１０２は、コンピュータ・システムの一部を形成するマイクロプロセッサ、メモリ・コントローラなどの追加のチップ（図示しない）をさらに含み得ることも理解されよう。各コンポーネント間の電気的な接続は、図２により具体的に示すように、基板１０２内に形成した銅その他の導体の信号層１１４によって実現される。このように一体化して配置すると、表面積１平方ミリメートル当たり極めて高密度（たとえば、信号数が１平方ミリメートル当たり３０００以上）の光信号が得られる。これは、以前の能力をはるかに上回るものである。アレイ１０４およびチップ１０８、１１０の基板１０２への結合は、当業者には周知のＣ４および「フリップ・チップ」技術によって実現し得る。チップと基板の熱膨張係数（ＴＣＥ）を整合させることによって、接続部のピッチを狭くすることができることに留意されたい。
【００１５】
前に示したように、一般に、ＶＣＳＥＬまたはＰＤアレイは、シリコンとは異なる材料（たとえば、ＧａＡｓ）から形成され、シリコンとは熱膨張に関して整合しない。たとえば、シリコンのＴＣＥは約２．８ｐｐｍ／℃であり、ＧａＡｓのＴＣＥは約５．７ｐｐｍ／℃、ＦＲ４などの有機基板のＴＣＥは約１７ｐｐｍ／℃である。このようなＴＣＥの不整合により、時間がたつと各コンポーネント間の相互接続部に機械的な剪断および損傷が生じ得る。これまで、この物理的な制限により、大型の個別のＶＣＳＥＬアレイを基板上に直接装着することが妨げられてきた。たとえば、このようなＴＣＥの不整合により、以前はチップサイズが約１０ｍｍに制限されてきた。そのため、本発明の別の態様によれば、エラストマ結合によって互いに固定された複数の比較的小型のアレイまたは「サブユニット」によってアレイ１０４を形成して、より大型の所望のサイズのアレイを形成する。こうすると、高分子材料の塑性変形（plastically deform）能力によって異種材料の熱的な制約がなくなり、それによって、温度変動に伴って材料が異なる割合で伸縮するのに対処する。
【００１６】
図に示す例では、図１および図２のアレイ１０４は、ＩＩＩ−Ｖ族化合物（たとえば、ＧａＡｓ）の半導体材料中に形成した２×３のＶＣＳＥＬ（またはフォトダイオード）からなる複数のサブユニット１１６をさらに含む。このように、結合したサブユニットの集合体は、全体として６×１２のデバイス・アレイ１０４を形成する。ただし、より多くの個別のサブユニットを用いて、さらに大型のアレイを形成することができることを理解されたい。図に示す実施形態の特定のサイズの個別のサブユニット１１６は本質的に例であり、各サブユニットに含める光デバイスの数を増減することができることも理解されたい。アレイ１０４の形成プロセスの例は、以下でより詳細に論じる。
【００１７】
さらに図１を参照すると、変換器１００は、Ｏ／Ｅアレイ１０４の両端に隣接する１対の位置合わせ穴１１８をさらに含み、それによって、図３および図４に示す対応するマルチ・ファイバ・コネクタ／ケーブル・アセンブリ２００との位置合わせが容易になる。現在当業界で使用されているＭＴＰコネクタに類似のコネクタ・アセンブリ２００は、１対の位置合わせピン２０４を受けるために精確な位置に穴を有する成形プラスチック・フェルール（ferrule）２０２を含む。この場合も、図３には６×１２のアレイを示すが、より大型のコネクタ・サイズも企図されている。コネクタ・アセンブリ２００中に含まれる光ファイバ２０６のファイバ・アレイのピッチは、変換器１００中のＯ／Ｅアレイ素子１０６のピッチと一致することが理解されよう。コネクタ・アセンブリ２００の位置合わせピン２０４は、基板１０２の位置合わせ穴１１８に対合するように構成され、それによって、ファイバ２０６が、アレイ１０４中の対応する発光または受信デバイス１０６に確実に位置合わせされる。
【００１８】
したがって、コネクタ・アセンブリ２００は、基板１０２の面に対して垂直に一体型光変換器に挿入される。さらに、変換器１００の基板１０２は、その中に挿入される金属位置合わせピン２０４の存在を、それに対応する容量および／または抵抗の変化によって検出するように構成することができる。この情報を用いて、たとえば、位置合わせ穴１１８内にピンが最小限の距離挿入されるまでＶＣＳＥＬの活動化を防ぐことができるはずである。あるいは、コネクタ２００をメス・コネクタとして構成する場合、位置合わせピン２０４を収容するように基板１０２を構成することもできるはずである。
【００１９】
図４に、図１および図２に示す変換器１００の代替実施形態を示す。この実施形態では、ＣＭＯＳ回路（すなわち、図１および図２のチップ１１０、１１２）を、Ｏ／Ｅ変換器アレイ１０４用としてだけでなく、高速ＳｉＧｅマルチプレクサ／デマルチプレクサ（demultiplexer）・チップ１０８用のキャリアとしても用いる同じシリコン基板１０２内に埋め込む。これを、埋込み領域３０２によって図４に示す。さらに、この実施形態では基板１０２がシリコン・ウェハなので、他のＣＭＯＳ回路の場合と同様に、その中に高速（ＳｉＧｅ）チップ機能１０８を埋め込むことも可能なはずである。そのように、図４に別の実施形態として、埋め込まれた（破線の）ＳｉＧｅ回路領域３０４も示す。ここで実施する特定の実施形態にかかわりなく、３つの基本コンポーネント（すなわち、ＣＭＯＳ回路、ＳｉＧｅ回路および変換器アレイ）を、標準の多層金属相互接続技術（たとえば、銅またはアルミニウム層３０６）のみならず、当技術分野では周知のフリップ・チップＣ４結合で互いに相互接続することが好ましい。
【００２０】
次に、図５〜１０を参照すると、前に説明したＶＣＳＥＬ（またはフォトダイオード）アレイを形成するプロセスの例が示されている。図５に示すように、まず、半導体基板４０２上に個別のＶＣＳＥＬまたはフォトダイオードを生成する当技術分野で周知のプロセスを用いてバルクＯ／Ｅアレイ４００を形成する。得られた個別のデバイス間の間隔（ピッチ）は、他の側面の中でもとりわけ、マスク設計と、最終アレイにおける所望のサブユニットのサイズおよびデバイスの数とによって決まる。図６に示すように、半導体基板材料（たとえば、ＧａＡｓ、ＩｎＧａＡｓＰ）の表面近くに光デバイス１０６を形成し、基板４０２の上部表面４０６上にコンタクト・パッド（contact pad）４０４を形成する。
【００２１】
このアレイが伝送素子（transmission element）を含む場合には、当技術分野で知られているように、一体型ミラーとともにＶＣＳＥＬを成長させる。しかし、本願では、ＶＣＳＥＬからの光がウェハの底部表面４０８から出射するように、ミラーの反射率および光の波長を具体的に選択する（すなわち、電気的接続部が形成される面と反対のチップ面から光が出射するので、ＶＣＳＥＬは後方放射型デバイスである）。このアレイが検出素子を含む場合、ＰＤ（フォトダイオード）の構造も、検出光が基板４０２の底部表面４０８を通過してＰＤ接合部で集光され得るように選択する。ＶＣＳＥＬアレイの場合と同様に、ＰＤアレイ用の電気的コンタクトも基板４０２の上部表面４０６上に形成する。
【００２２】
図７に示すように、適切なマスクによるフォトリソグラフィ・プロセスおよび反応性イオン・エッチング・プロセスによって基板４０２の上部表面４０６にトレンチ・パターン４１０をエッチングする。このプロセスにより、このアレイを構成する個別の光デバイスからなる所望のサブユニットが最終的に画定される。このトレンチの構成は、ｘ−ｙグリッドタイプの構成として（すなわち、上部表面４０６に対してトレンチを水平および垂直方向に配設して）、１組のサブユニットを画定する。図に示す例では、この場合も、得られるパターンにより１組の「分離した」２×３のＶＣＳＥＬサブユニットが画定されるように水平および垂直方向のトレンチを構成する。このトレンチのエッチング深さは、これらのサブユニットを物理的に分離するようにはこのアレイの厚さ全体を貫通して延長されない。それによって、後続の結合プロセス中に機械的な安定性が維持されることに留意されたい。したがって、開始厚さが例えば約４００ミクロン（μｍ）の基板４０２の場合、十分なトレンチ・エッチング深さを約２００〜３５０μｍとし得る。トレンチの幅の例は約５０μｍとすることができ、このトレンチの両側面の輪郭は、滑らかにするか、あるいは、粗くかつ波形にして表面積および結合強度を増加させることができる。
【００２３】
図８に示すように、このトレンチ領域に、ポリイミドなどのエラストマ高分子材料４１２を充填する。これは、たとえば、光画像形成可能な（photo imageable）ポリイミド層をスピン・コーティングすることによって実施し得る。このポリイミドは、約４００℃まで安定であり、後続のＣ４結合処理で使用する共晶ハンダ・プロセスに耐えられる。有利には、ポリイミド結合剤を用いると、サブユニット間で、後でこれらサブユニットに取り付けられる基板と同調して伸縮することによる弾性が得られる。さらに、このポリイミドの上部を硬化させると、機械的な強度が得られる。
【００２４】
最後に、図９に示すように、トレンチ・ポリイミド材料４１２の底面が露出するまで、基板４０２の底部表面４０８をラッピング除去する。このステップの完了時に、これらのサブユニットが完全に形成され、エラストマ高分子材料で互いに一体に保持される。バルク・アレイ４００が、最初から複数のＯ／Ｅアレイを生成するのに十分なサイズのものである場合、バルク・アレイ４００をダイシングして、所望のＯ／Ｅアレイ・サイズにする。完成した６×１２のＯ／Ｅアレイ１０４の底面図を図１０に示す。図１と図２ならびに図４に示すように、上面（図１１には示さない）は、基板１０２上でＯ／Ｅアレイにフリップ・チップ結合させるＣ４ハンダ・ボール接点を含む。
【００２５】
バルク基板４００を個々の分離したサブユニットにダイシングし、その後、これらのサブユニットをエラストマ高分子材料で結合するなどの代替手段によって、完成したＯ／Ｅアレイ１０４を形成することができるはずであることを理解されたい。ただし、この手法は、アレイを構成する個別の光デバイスが正しい位置にあり、正しい間隔を有することを確実にするために、より複雑な位置合わせ手順を伴うことになる。トレンチ・エッチング、高分子材料充填および背面ラッピングによるこの手法により、この問題が軽減する。
【００２６】
上記で説明した一体型光変換器アセンブリおよび光電子アレイにより、光素子アレイ（たとえば、ＶＣＳＥＬ、フォトダイオード）を、セラミック、シリコンその他の熱的に異なる種類のチップ・キャリアに結合することができることが理解されよう。可撓性（flexible）材料で一群のアレイ状に結合したサブユニットから比較的大型のアレイを形成することによって、アレイと基板の間の機械的な応力が緩和される。さらに、高速チップおよびＣＭＯＳチップなどに対応する回路と同じ基板上にＯ／Ｅアレイを配置すると、これら３つの主要コンポーネントを互いに相対的に近接させて配設することができ、それによって、信号の完全性が良好に維持され、デバイスを今後のコンピュータのスピードに応じてスケーリングさせることができる。
【００２７】
１つ（または複数）の好ましい実施形態に関して本発明を説明してきたが、本発明の範囲を逸脱することなく、様々な変更を加えることができ、この実施形態の要素の代わりに均等物を使用することができることが当業者には理解されよう。さらに、本発明の本質的な範囲から逸脱することなく、特定の状況または材料を本発明の教示に採り入れるように多くの改変を加えることができる。したがって、本発明は、本発明を実施するために企図された最良の形態として開示した特定の実施形態に限定されるものではなく、添付の特許請求の範囲の範囲に含まれるすべての実施形態を含むことを意図する。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態による一体型光変換器アセンブリの平面図である。
【図２】図１の変換器アセンブリの側面図である。
【図３】図１および図２に示す光電子アレイとともに使用し得る光ファイバ・コネクタの例を示す図（側面図含む）である。
【図４】図１および図２の一体型光変換器アセンブリの代替実施形態を示す側面図である。
【図５】本発明の別の実施形態による一体型光電子アレイを形成する方法を示す図である。
【図６】本発明の別の実施形態による一体型光電子アレイを形成する方法を示す図である。
【図７】本発明の別の実施形態による一体型光電子アレイを形成する方法を示す図である。
【図８】本発明の別の実施形態による一体型光電子アレイを形成する方法を示す図である。
【図９】本発明の別の実施形態による一体型光電子アレイを形成する方法を示す図である。
【図１０】本発明の別の実施形態による一体型光電子アレイを形成する方法を示す図である。
【符号の説明】
【００２９】
１００  一体型光電子変換器
１０２  基板
１０４  光電子（Ｏ／Ｅ）アレイ
１０６  光電子デバイス
１０８  高速チップ
１１０  信号処理チップ
１１２  ＣＭＯＳチップ
１１４  信号層
１１６  サブユニット
１１８  位置合わせ穴
２００  コネクタ／ケーブル・アセンブリ
２０２  フェルール
２０４  位置合わせピン
２０６  光ファイバ
３０２  埋込み領域
３０４  ＳｉＧｅ回路領域
３０６  層
４００  バルクＯ／Ｅアレイ
４０２  半導体基板
４０４  コンタクト・パッド
４０６  上部表面
４０８  底部表面
４１０  トレンチ・パターン
４１２  エラストマ高分子材料
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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