(57)【要約】【課題】複数のデータバス処理を時分割多重化によるシリアルバス処理にて行い、処理回路規模を圧縮させたデータバス処理回路を得る。【解決手段】多重回路２１が生成した多重化信号２６−Ａの中から処理するデータを識別する処理タイミング信号２８−Ａを生成するタイミング回路Ａ２２−Ａと、多重化信号２６−Ａを入力し処理タイミング信号２８−Ａに基づいて所定の処理を行う処理回路Ａ２４−Ａと、処理回路Ａ２４−Ａにより処理された多重化信号２６−Ｃを各データに分離する分離回路２５とを備えた。【選択図】　　　　図１
2004040475.tif 000002
【特許請求の範囲】
【請求項１】
入力側の複数の要素から各データバスを介して入力したデータを処理し、出力側の複数の要素に各データバスを介して前記処理を行ったデータを転送するデータバス処理回路において、
前記入力側の複数の要素毎に接続された各データバスのデータを入力して多重化信号を生成する多重化手段と、
前記多重化手段が生成した多重化信号の中から処理を行うデータを識別する処理タイミング信号を生成する処理タイミング信号生成手段と、
前記多重化信号を入力し前記処理タイミング信号に基づいて所定の処理を行う処理手段と、
前記処理手段により処理された多重化信号を各データに分離する分離手段とを備え、
前記処理タイミング信号生成手段は、前記多重化信号を分離させる際に用いられる分離信号を生成し、
前記分離手段は前記分離信号に基づいて前記処理手段から出力された多重化信号を各データに分離して前記出力側の要素が接続された各データバスに出力することを特徴とするデータバス処理回路。
【請求項２】
多重化手段は、外部から入力されたクロックに同期させたタイムスロットに対応させて各データバスのデータを時分割多重し多重化信号を生成すると共に各データバスから入力されたデータの識別に用いられる基準信号を生成し、
処理タイミング信号生成手段は、前記基準信号に基づいて前記多重化信号を構成する各タイムスロットのデータを識別する処理タイミング信号及び分離信号を前記クロックに同期させ所定のタイミングで生成することを特徴とする請求項１記載のデータバス処理回路。
【請求項３】
多重化手段は、各入力側のデータバスを介して非同期で入力されるデータをデータ転送の同期クロックの中で最も高速の同期クロックを選択し当該同期クロックに同期するタイムスロットに対応させて多重化信号を生成すると共に、前記各データバスから入力されたデータの識別に用いられる各基準信号を生成し、
処理タイミング信号生成手段は、前記多重化手段から入力した各基準信号に基づいて前記多重化信号を構成する各タイムスロットのデータを識別する処理タイミング信号を生成し、また、前記各基準信号に基づいて分離信号を生成することを特徴とする請求項１記載のデータバス処理回路。
【請求項４】
異なる処理を行う複数の処理手段と、当該各処理手段に対応する処理タイミング信号を生成する複数の処理タイミング信号生成手段とを備え、
多重化手段は、外部から入力されたクロックに同期させたタイムスロットに対応させて各データバスのデータを時分割多重し多重化信号を生成すると共に各データバスから入力されたデータを処理別に識別する基準信号をそれぞれ生成し当該基準信号を対応する所定の前記処理タイミング信号生成手段へ出力し、
前記各処理タイミング信号生成手段は、前記多重化手段が生成した各々の基準信号を入力し対応する処理手段に処理させるタイムスロットのデータを識別する処理タイミング信号を生成して前記対応する処理手段に送出すると共に、前記処理手段に処理させたタイムスロットのデータを前記基準信号に基づいて前記多重化信号から分離する際に用いる分離信号を生成し分離手段へ出力することを特徴とする請求項１記載のデータバス処理回路。
【請求項５】
多重化手段は、入力側の複数の要素と接続するデータバスがそれぞれ異なるバス幅を有するとき、最大バス幅を有するデータバスを介して入力されたデータサイズにその他のデータバスを介して入力された各データのサイズを揃え同一のタイムスロットに対応させて多重化信号を生成することを特徴とする請求項１から請求項４のうちのいずれか１項記載のデータバス処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数の要素から送られたデータを複数のデータバスを介して受信処理を行うデータバス処理回路に関するものである。
【０００２】
【従来の技術】
図１３は、従来のデータバス処理回路の構成を示すブロック図である。図において、１１０−１Ａ〜１１０−ｎＡはｎ個の要素Ａ、１１０−１Ｂ〜１１０−ｍＢはｍ個の要素Ｂ、１１０−１Ｃ〜１１０−ｎＣはｎ個の要素Ｃ、１１０−１Ｄ〜１１０−ｍＤはｍ個の要素Ｄ、１１１−１Ａ〜１１１−ｎＡは要素Ａのデータバス、１１１−１Ｂ〜１１１−ｍＢは要素Ｂのデータバス、１１１−１Ｃ〜１１１−ｎＣは要素Ｃのデータバス、１１１−１Ｄ〜１１１−ｍＤは要素Ｄのデータバス、１２０はデータバス処理回路、１２３は処理回路部、１２４−１Ａ〜１２４−ｎＡは要素Ａを処理して要素Ｃを出力する処理回路Ａ、１２４−１Ｂ〜１２４−ｍＢは要素Ｂを処理して要素Ｄを出力する処理回路Ｂである。なお、処理回路部１２３は、処理回路Ａ１２４−１Ａ〜１２４−ｎＡと、処理回路Ｂ１２４−１Ｂ〜１２４−ｍＢから構成されている。
【０００３】
次に、動作について説明する。
処理回路Ａ１２４−１Ａ〜１２４−ｎＡは、要素Ａ１１０−１Ａ〜１１０−ｎＡからデータバス１１１−１Ａ〜１１１−ｎＡを介して受信したデータを処理し、データバス１１１−１Ｃ〜１１１−ｎＣを介して要素１１０−１Ｃ〜１１０−ｎＣへ処理したデータを送信する。また、処理回路Ｂ１２４−１Ｂ〜１２４−ｍＢは、要素Ｂ１１０−１Ｂ〜１１０−ｍＢからデータバス１１１−１Ｂ〜１１１−ｍＢを介して受信したデータを処理して、データバス１１１−１Ｄ〜１１１−ｍＤを介して要素Ｄ１１０−１Ｄ〜１１０−ｍＤへ処理したデータを送信する。
【０００４】
【発明が解決しようとする課題】
従来のデータバス処理回路は以上のように構成されているので、データバスを介して接続される要素の数をＬ、各データバスのバス幅をＭ、一つの処理に必要な処理回路数をＮとすると、データバス処理回路の規模はＬ×Ｍ×Ｎとなる。そのため、伝送路を大容量化して多数の要素から送られたデータ処理を可能に構成することや、データ転送の高速化に対応させるためバス幅を増加することや、各データ処理が複雑になることに対応させて構成すると、データバス処理回路の規模が相当大きなものになるという課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、複数のデータバス処理を時分割多重化によるシリアルバス処理にて行い、処理回路規模を圧縮させたデータバス処理回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係るデータバス処理回路は、入力側の複数の要素毎に接続された各データバスのデータを入力して多重化信号を生成する多重化手段と、多重化手段が生成した多重化信号の中から処理を行うデータを識別する処理タイミング信号を生成する処理タイミング信号生成手段と、多重化信号を入力し処理タイミング信号に基づいて所定の処理を行う処理手段と、処理手段により処理された多重化信号を各データに分離する分離手段とを備え、処理タイミング信号生成手段は、多重化信号を分離させる際に用いられる分離信号を生成し、分離手段は分離信号に基づいて処理手段から出力された多重化信号を各データに分離して出力側の要素が接続された各データバスに出力するものである。
【０００７】
この発明に係るデータバス処理回路は、多重化手段が外部から入力されたクロックに同期させたタイムスロットに対応させて各データバスのデータを時分割多重し、多重化信号を生成すると共に各データバスから入力されたデータの識別に用いられる基準信号を生成し、処理タイミング信号生成手段が基準信号に基づいて多重化信号を構成する各タイムスロットのデータを識別する処理タイミング信号及び分離信号をクロックに同期させ所定のタイミングで生成するものである。
【０００８】
この発明に係るデータバス処理回路は、多重化手段が各入力側のデータバスを介して非同期で入力されるデータをデータ転送の同期クロックの中で最も高速のクロックを選択し、当該クロックに同期するタイムスロットに対応させて多重化信号を生成すると共に、各データバスから入力されたデータの識別に用いられる各基準信号を生成し、処理タイミング信号生成手段が多重化手段から入力した各基準信号に基づいて多重化信号を構成する各タイムスロットのデータを識別する処理タイミング信号を生成し、また、各基準信号に基づいて分離信号を生成するものである。
【０００９】
この発明に係るデータバス処理回路は、異なる処理を行う複数の処理手段と、当該各処理手段に対応する処理タイミング信号を生成する複数の処理タイミング信号生成手段とを備え、多重化手段が外部から入力されたクロックに同期させたタイムスロットに対応させて各データバスのデータを時分割多重し多重化信号を生成すると共に、各データバスから入力されたデータを処理別に識別する基準信号をそれぞれ生成して当該基準信号を対応する所定の前記処理タイミング信号生成手段へ出力し、各処理タイミング信号生成手段が多重化手段によって生成された各々の基準信号を入力し、対応する処理手段に処理させるタイムスロットのデータを識別する処理タイミング信号を生成して、対応する処理手段に送出すると共に、処理手段に処理させたタイムスロットのデータを前記基準信号に基づいて多重化信号から分離する際に用いる分離信号を生成し分離手段へ出力するものである。
【００１０】
この発明に係るデータバス処理回路は、多重化手段が入力側の複数の要素と接続するデータバスがそれぞれ異なるバス幅を有するとき、最大バス幅を有するデータバスを介して入力されたデータサイズに、その他のデータバスを介して入力された各データのサイズを揃え、同一のタイムスロットに対応させて多重化信号を生成するものである。
【００１１】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１によるデータバス処理回路の構成を示すブロック図である。図において、１０−１Ａ〜１０−ｎＡはデータバス処理回路２０へデータを出力するｎ個の要素（入力側の複数の要素）、１０−１Ｃ〜１０−ｎＣはデータバス処理回路２０からデータを入力するｎ個の要素（出力側の複数の要素）、１１−１Ａ〜１１−ｎＡは各要素１０−１Ａ〜１０−ｎＡから出力されたデータを転送するデータバス、１１−１Ｃ〜１１−ｎＣは各要素１０−１Ｃ〜１０−ｎＣへデータを転送するデータバス、２０はデータバス処理回路、２１はデータバス１１−１Ａ〜１１−ｎＡにより転送されてきた各データをシリアル変換して時分割多重を行う多重回路（多重化手段）、２２−Ａはタイミング回路（処理タイミング信号生成手段）、２３は処理回路部、２４−Ａは処理回路Ａ（処理手段）、２５は分離回路（分離手段）、２６−Ａは処理回路Ａ２４−Ａに入力される多重化信号、２６−Ｃは処理回路Ａ２４−Ａから出力される多重化信号、２７−Ａは基準信号、２８−Ａは処理タイミング信号、２９−１Ａ〜２９−ｎＡは分離信号である。実施の形態１によるデータバス処理回路２０は、多重回路２１、タイミング回路Ａ２２−Ａ、処理回路部２３、及び分離回路２５によって構成される。
【００１２】
次に動作について説明する。
図２ないし図４は、実施の形態１によるデータバス処理回路の動作を示す説明図である。これらの図は実施の形態１によるデータバス処理回路の動作の一例を示したタイムチャートで、当該データバス処理回路２０の動作を、図２から図４にわたって示した各信号及び各データ等の時系列処理として説明する。図２ないし図４において、ｔは時刻を示す時間軸である。クロック（１）及びクロック（２）はデータバス処理回路２０の外部から供給されるクロック信号で、要素１０−１Ａ〜１０−ｎＡ及び要素１０−１Ｃ〜１０−ｎＣにも同様にクロック（１），（２）が供給され、共通のクロック信号に同期させて各要素及びデータバス処理回路２０を動作させる。
【００１３】
図２に示すように多重回路２１は、例えば、複数の要素１０−１Ａ〜１０−ｎＡから送られたデータ１Ａ〜ｎＡをデータバス１１−１Ａ〜１１−ｎＡを介して受信すると、各データ１Ａ〜ｎＡを一つのシリアルバスを成すように時分割多重して、図３に示す多重化信号２６−Ａを生成する。このとき、多重回路２１は多重化信号２６−Ａを識別する基準信号２７−Ａを出力する。
【００１４】
図１で図示を省略したクロック（１），（２）は、前述のようにデータバス処理回路２０の外部から、例えばデータバス１１−１Ａ〜１１−ｎＡの何れかを介して供給される。例えば、クロック（１）は要素１０−１Ａ〜１０−ｎＡからデータバス１１−１Ａ〜１１−ｎＡを介してデータバス処理回路２０へデータ転送を行う際の同期に使用される。クロック（１）はＱ［Ｈｚ］の周波数を有するもので、データ１Ａ〜ｎＡを送信した要素数がｎとすると、Ｒ［Ｈｚ］＝Ｑ［Ｈｚ］×ｎとして求められる周波数Ｒがクロック（２）の周波数である。このようにクロック（２）はクロック（１）のｎ倍の周波数を有している。多重回路２１は、図３に示したようにデータバス１１−１Ａ〜１１−ｎＡによって転送されてきたデータ１Ａ〜ｎＡを、クロック（２）に同期させたタイムスロット１Ａ〜ｎＡにそれぞれ割り当てて時分割多重し、多重化信号２６−Ａを生成する。なお、要素数ｎ、及びクロック（１）の周波数Ｑは、予めデータバス処理回路２０の構成時において設定されるもので、自ずとクロック（２）の周波数Ｒも決定される。
【００１５】
多重回路２１が行う多重化信号２６−Ａの生成処理を説明する。クロック（１），（２）はデータバス１１−１Ａ〜１１−ｎＡに含まれ、外部からデータバス処理回路２０へ入力されるもので、予め周期幅等が設定されたものである。多重回路２１は、図３に示したように、例えば入力したクロック（２）の一周期幅に同期させたタイムスロットに、データバス１１−１Ａ〜１１−ｎＡの各データ１Ａ〜ｎＡを割り当てて時分割多重を行う。例えば、図３に示した時刻ｔｙ１においてクロック（１）の立ち上りエッジが検出されると、クロック（２）の周期幅に同期させて第１のタイムスロットから第ｎのタイムスロットにそれぞれデータ１Ａ〜ｎＡを対応させ、時分割多重して多重化信号２６−Ａを生成する。なお、図３に例示した処理はクロック（１）の一周期、即ち時刻ｔｙ１からｔｙ２の間に多重化信号２６−Ａを生成するもので、また多重化信号２６−Ａを構成する第１〜第ｎのタイムスロットが各々クロック（２）の一周期に相当するサイズとして図示したが、同様な作用効果が得られることを条件に、例えば各タイムスロットがクロック（２）の二周期に相当するサイズでもよく、多重化信号２６−Ａの生成は前記説明によるものに限定されない。
【００１６】
多重回路２１は、前述のように生成した基準信号２７−Ａをタイミング回路２２−Ａへ出力し、図３に示す処理タイミング信号２８−Ａを生成させる。この処理タイミング信号２８−Ａは、例えば処理回路Ａ２４−Ａにおいて処理するデータを識別するものである。多重回路２１によって生成された多重化信号２６−Ａは、処理回路部２３に入力され、処理回路部２３に備えられた処理回路Ａ２４−Ａによって所定の処理が行われる。処理回路Ａ２４−Ａは、処理タイミング信号２８−Ａをイネーブル信号として用い、多重回路２１から入力した多重化信号２６−Ａを識別して、各タイムスロットに配されたデータに所定の処理を行う。例えば、第１のタイムスロットのデータ１Ａに処理Ａを行ってデータ１Ｃを生成し、第２のタイムスロットのデータ２Ａに処理Ａを行ってデータ２Ｃを生成し、等々第ｎのタイムスロットまで同様に処理Ａを行い、多重化信号２６−Ｃを生成する。
【００１７】
タイミング回路Ａ２２−Ａは、入力した基準信号２７−Ａに基づいて多重化信号２６−Ｃの識別に用いられる、図３に示した分離信号２９−１Ａ〜２９−ｎＡを生成する。
分離回路２５は、処理回路部２３から出力される多重化信号２６−Ｃと、タイミング回路Ａ２２−Ａによって生成された分離信号２９−１Ａ〜２９−ｎＡとを入力し、この分離信号２９−１Ａ〜２９−ｎＡに基づいて多重化信号２６−Ｃを構成する各タイムスロットを分離する。例えば、図４に示したようにクロック（１）の立ち上がりエッジが検出された時刻ｔｚ１から分離処理を開始し、多重化信号２６−Ｃの先頭から分離した第１のタイムスロットのデータ１Ｃをデータバス１１−Ｃへ、また第２のタイムスロットのデータ２Ｃをデータバス１１−２Ｃへ、等々第ｎのタイムスロットのデータｎＣをデータバス１１−ｎＣへ出力するまで同様な処理を行う。こうして図１に示すデータバス処理回路２０から各データバス１１−１Ｃ〜１１−ｎＣを介して各要素１０−１Ｃ〜１０−ｎＣへ各々データ１Ｃ〜ｎＣが転送される。
【００１８】
図３及び図４に例示した分離処理は、分離回路２５が分離信号２９−１Ａ〜２９−ｎＡを入力してクロック（２）の一周期分だけ遅延させ、これらをイネーブル信号として用い、多重化信号２６−Ｃのタイムスロット１Ｃ〜ｎＣの各データをクロック（２）に同期させて分離した後ラッチする。分離回路２５は各データ１Ｃ〜ｎＣをラッチすると、例えば図４に示した時刻ｔｚ１においてクロック（１）の立ち上がりエッジを検出すると、クロック（２）を二周期分遅延させた時刻ｔｚ３からクロック（２）の立ち上がりエッジに同期させてデータバス１１−１Ｃ〜１１−ｎＣへデータ１Ｃ〜ｎＣを出力する。
【００１９】
なお、図４に例示した処理は、多重化信号２６−Ｃから全てのデータ１Ｃ〜ｎＣを分離してから、所定のタイミングで同時に各データバス１１−１Ｃ〜１１−ｎＣへ出力するもので、図１に示す要素１０−１Ｃ〜１０−ｎＣにおいて同様な作用効果が得られるならば、分離された各データ１Ｃ〜ｎＣの処理は図４に示したタイミングによる処理に限定されない。
【００２０】
以上のように、実施の形態１によれば、複数のデータバスを介して転送されてきた各データを処理する処理回路の規模を圧縮することができるという効果がある。
【００２１】
実施の形態２．
図５は、この発明の実施の形態２によるデータバス処理回路の構成を示すブロック図である。図１に示したデータバス処理回路と同一あるいは相当する部分に同じ符号を付し、その説明を省略する。図において２１２は多重化信号２６−Ａを生成すると共に複数の基準信号２７−１Ａ〜２７−ｎＡを生成する多重回路（多重化手段）、２２２−Ａは処理タイミング信号２８−Ａを生成すると共に分離信号（１）及び分離信号（２）を生成するタイミング回路Ａ（処理タイミング信号生成手段）、２９−１Ａ〜２９−ｎＡは分離信号（１）、３０−１Ａ〜３０−ｎＡは分離信号（２）、２５２は分離信号（１）２９−１Ａ〜２９−ｎＡ及び分離信号（２）３０−１Ａ〜３０−ｎＡを入力して多重化信号２６−Ｃを分離する分離回路である。実施の形態２によるデータバス処理回路２０は、多重回路２１２、タイミング回路Ａ２２２−Ａ、処理回路部２３、及び分離回路２５２によって構成される。
【００２２】
次に、動作について説明する。
実施の形態１によるデータバス処理回路２０は、同じクロック（１）に同期させて各要素とのデータ転送を行うもので、データ１Ａ〜ｎＡが同時にデータバス処理回路２０へ入力され、またデータ１Ｃ〜ｎＣを同時に出するものであった。実施の形態２によるデータバス処理回路２０は、異なる周波数のクロックに同期して動作している各要素から、即ち非同期で各要素から転送されてくるデータ１Ａ〜ｎＡを入力し、また、処理した各データ１Ｃ〜ｎＣを非同期で出力するものである。
【００２３】
図６ないし図８は、実施の形態２によるデータバス処理回路の動作を示す説明図である。これらの図は実施の形態２によるデータバス処理回路の動作の一例を示したタイムチャートで、図２ないし図４を用いて説明した動作と同一あるいは相当する部分の説明を省略し、実施の形態２によるデータバス処理回路の特徴である動作について説明する。
【００２４】
図５で図示を省略したクロック（３），（４）は、実施の形態１で説明したクロック（１），（２）と同様にデータバス１１−１Ａ〜１１−ｎＡに含まれ、データバス処理回路２０の外部から供給される。図５に示した要素１０−１Ａ〜１０−ｎＡは、各々異なるクロック周波数に基づいて動作するもので、データバス１１−１Ａ〜１１−ｎＡを用いたデータ転送も周波数の異なる複数のクロックに同期させて行われ、それぞれデータ転送速度が異なる。図６〜図８に示したクロック（３）は、図５に示したデータバス１１−１Ａ〜１１−ｎＡによるデータ転送に用いられるクロックのうち、最も高速のクロックである。多重回路２１２が複数のクロックの中から最も高速のクロック（３）を選択する。
【００２５】
図６〜図８に示したクロック（４）は周波数Ｒを有するもので、クロック（３）の周波数をＱ［Ｈｚ］とし、要素数をｎとすると、Ｒ［Ｈｚ］＝Ｑ［Ｈｚ］×ｎとして周波数Ｒが求められるものである。
【００２６】
多重回路２１２は、クロック（４）をデータバス１１−１Ａ〜１１ｎＡの中から抽出して、クロック（３），（４）に同期させてデータバス１１−１Ａ〜１１−ｎＡを介して転送されてきたデータ１Ａ〜ｎＡを、図６に示した第１〜第ｎのタイムスロットに時分割多重し、図７に示す多重化信号２６−Ａを生成する。また、非同期で入力されてきた各データ１Ａ〜ｎＡをそれぞれ識別する基準信号２７−１Ａ〜２７−ｎＡを生成する。
【００２７】
多重回路２１２が行う多重化信号２６−Ａの生成処理を説明する。クロック（３），（４）は外部からデータバス処理回路２０へ入力されるもので、予め周期幅等が設定されたものである。多重回路２１２はデータバス１１−１Ａ〜１１−ｎＡに含まれているクロックの中から最速のクロック（３）を選択し、またこのクロック（３）に同期しているクロック（４）を抽出する。例えばクロック（３）の一周期をクロック（４）の周期幅でｎ個に分割して第１〜第ｎのタイムスロットを生成する。このタイムスロットは非同期で入力されてくるデータ１Ａ〜ｎＡに対応するため、第１〜第ｎのタイムスロットが繰り返し連続して生成される。
【００２８】
多重回路２１２は、図７に示した時刻ｔｙ１においてクロック（３）の立ち上りエッジを検出すると、第１のタイムスロットから第ｎのタイムスロットにデータ１Ａ〜ｎＡを多重する。データ１Ａ〜ｎＡは非同期でデータバス処理回路２０へ入力されるため、データ１Ａ〜ｎＡが順に転送されてくるとは限らず、入力されているデータ１Ａ〜ｎＡを順次、第１のタイムスロットにデータ１Ａを対応させ、等々第ｎのタイムスロットにデータｎＡを対応させて多重する。データ１Ａ〜ｎＡが全て入力され多重化されるまで、第１〜第ｎのタイムスロットが繰り返し生成され、全データ１Ａ〜ｎＡを対応するタイムスロットに配して多重し、多重化信号２６−Ａを生成する。そのため、全データ１Ａ〜ｎＡが多重化されるまで、入力され続けているデータが複数回多重されることも生じる。
【００２９】
タイミング回路２２２−Ａは、多重回路２１２から入力した基準信号２７−１Ａ〜２７−ｎＡに基づいて、データ１Ａ〜ｎＡが多重されているタイムスロットを示す、例えば図７に示した処理タイミング信号２８−Ａを生成し、処理回路Ａ２４−Ａへ出力する。
【００３０】
処理回路Ａ２４−Ａは、処理タイミング信号２８−Ａをイネーブル信号として用い、多重回路２１２から入力した多重化信号２６−Ａに所定の処理を行う。この処理は、多重化信号２６−Ａを構成するタイムスロットのうち、処理が不要な部分を処理タイミング信号２８−Ａ及びクロック（４）に基づいて識別し、処理対象となるデータ１Ａ〜ｎＡが配されたタイムスロットについて所定の処理を行い、多重化信号２６−Ｃを生成する。
【００３１】
また、タイミング回路Ａ２２２−Ａは、基準信号２７−１Ａ〜２７−ｎＡに基づいて多重化信号２６−Ｃから各データ１Ａ〜ｎＡを分離する際に用いられる分離信号（１）２９−１Ａ〜２９−ｎＡを生成し、また基準信号２７−１Ａ〜２７−ｎＡを分離信号（２）３０−１Ａ〜３０−ｎＡとして、各分離信号を分離回路２５２へ出力する。
【００３２】
分離回路２５２は、タイミング回路Ａ２２２−Ａから入力した分離信号（１）２９−１Ａ〜２９−ｎＡを、例えばクロック（４）の一周期分それぞれ遅延させてイネーブル信号を生成する。これらイネーブル信号及びクロック（４）を用いて多重化信号２６−Ｃからデータ１Ｃ〜ｎＣをそれぞれ分離してラッチする。
【００３３】
分離回路２５２は、分離信号（２）３０−１Ａ〜３０−ｎＡを、例えばクロック（４）のｎ＋２周期分遅延させた分離信号（３）３１−１Ａ〜３１−２Ａを生成し、図８に示したように、各分離信号（３）３１−１Ａ〜３１−２Ａの立ち上りエッジからデータ１Ｃ〜ｎＣをそれぞれデータバス１１−１Ｃ〜１１−ｎＣへラッチし、分離信号（３）３１−１Ａ〜３１−ｎＡが出力されている間データ１Ｃ〜ｎＣをそれぞれデータバス１１−１Ｃ〜１１−ｎＣに出力する。
【００３４】
なお、データバス１１−１Ｃ〜１１−ｎＣに出力されるデータ１Ｃ〜ｎＣは、データバス１１−１Ａ〜１１−ｎＡによって入力されたデータ１Ａ〜ｎＡに対する位相差情報は保持されず、データバス処理回路２０からクロック（４）にそれぞれ同期して出力されたデータとなる。
【００３５】
以上のように、実施の形態２によれば、各データバスから非同期で転送されてくる各データを処理する処理回路の規模を圧縮することができるという効果がある。
【００３６】
実施の形態３．
図９は、この発明の実施の形態３によるデータバス処理回路の構成を示すブロック図である。図１に示すデータバス処理回路と同一あるいは相当する部分に同じ符号を付し、その説明を省略する。図において、１０−１Ｂ〜１０−ｍＢはデータ１Ｂ〜ｍＢをそれぞれデータバス処理回路へ送出する要素（入力側の複数の要素）、１０−１Ｄ〜１０−ｍＤはデータ１Ｄ〜ｍＤをデータバス処理回路２０から受信する要素（出力側の複数の要素）、１１−１Ｂ〜１１−ｍＢは要素１０−１Ｂ〜１０−ｍＢと多重回路２１３とを各々接続するデータバス、１１−１Ｄ〜１１−ｍＤは要素１０−１Ｄ〜１０−ｍＤと分離回路２５３とを各々接続するデータバス、２１３はデータバス１１−１Ａ〜１１ｎＡ及びデータバス１１−１Ｂ〜１１−ｍＢを介して受信した各データを多重する多重回路（多重化手段）、２２−Ｂはタイミング回路Ｂ（処理タイミング信号生成手段）、２４−Ｂは処理回路Ｂ（処理手段）、２３３は処理回路Ａ２４−Ａ及び処理回路Ｂ２４−Ｂを備えた処理回路部、２６−Ａ，２６−Ｂ，２６−Ｃは多重化信号、２７−Ａは基準信号Ａ、２７−Ｂは基準信号Ｂ、２８−Ａは処理タイミング信号Ａ、２８−Ｂは処理タイミング信号Ｂ、２９−１Ａ〜２９−ｎＡは分離信号Ａ、２９−１Ｂ〜２９−ｍＢは分離信号Ｂ、２５３は多重化信号２６−Ｃを分離してデータバス１１−１Ｃ〜１１−ｎＣ及びデータバス１１−１Ｄ〜１１−ｍＤを介して各データを要素１０−１Ｃ〜１０ｎＣ及び要素１０−１Ｄ〜１０ｍＤへ送出する分離回路（分離手段）である。実施の形態３によるデータバス処理回路２０は、多重回路２１３、処理回路部２３３、タイミング回路Ａ２２−Ａ、タイミング回路Ｂ２２−Ｂ、及び分離回路２５３によって構成される。
【００３７】
次に、動作について説明する。
実施の形態１によるデータバス処理回路２０は、入力した全てのデータ１Ａ〜ｎＡを同様に処理してデータ１Ｃ〜ｎＣを出力するものであった。実施の形態３によるデータバス処理回路２０は、入力したデータを識別して異なる処理を行うもので、例えば入力したデータ１Ａ〜ｎＡには処理Ａを行ってデータ１Ｃ〜ｎＣを出力し、また入力したデータ１Ｂ〜ｍＢには処理Ｂを行ってデータ１Ｄ〜ｍＤを出力するものである。
【００３８】
図１０ないし図１２は、実施の形態３よるデータバス処理回路の動作を示す説明図である。これらの図は実施の形態３によるデータバス処理回路の動作の一例を示したタイムチャートで、図２ないし図４を用いて実施の形態１において説明した動作と同一あるいは相当する部分の説明を省略し、実施の形態３によるデータバス処理回路の特徴である動作について説明する。
【００３９】
図９で図示を省略したクロック（１），（２）は、データバス１１−１Ａ〜１１−ｎＡ及びデータバス１１−１Ｂ〜１１−ｍＢ、またデータバス１１−１Ｃ〜１−ｎＣ及びデータバス１１−１Ｄ〜１１−ｍＤに含まれ、データバス処理回路２０の外部から供給される。
【００４０】
図１０〜図１２に示したクロック（２）は周波数Ｒを有するもので、各データバスのデータ転送時に同期させるクロック（１）の周波数をＱ［Ｈｚ］とし、要素数をＬとすると、周波数Ｒ［Ｈｚ］＝Ｑ［Ｈｚ］×Ｌのクロックとして周波数Ｒが求められ、クロック（１）と同期するものである。なお、要素数Ｌは要素１０−１Ａ〜１０−ｎＡの数ｎと要素１０−１Ｂ〜１０−ｍＢの数ｍの和である。また、これらクロック（１），（２）は実施の形態で説明したように、予めデータバス処理回路２０に接続される要素数Ｌ、及びクロック（１）の周波数Ｑが設定され、自ずとクロック（２）の周波数Ｒも決定される。
【００４１】
多重回路２１３は、データバス１１−１Ａ〜１１−ｎＡを介して入力したデータ１Ａ〜ｎＡをタイムスロット１Ａ〜ｎＡに対応させ、またデータバス１１−１Ｂ〜１１−ｍＢを介して入力したデータ１Ｂ〜ｍＢをタイムスロット１Ｂ〜ｍＢに対応させ、クロック（２）に同期させて多重化信号２６−Ａを生成する。また、当該タイムスロット１Ａ〜ｎＡに対応させたデータ１Ａ〜ｎＡの識別に用いる基準信号Ａ２７−Ａを生成すると共に、タイムスロット１Ｂ〜ｍＢに対応させたデータ１Ｂ〜ｍＢの識別に用いる基準信号Ｂ２７−Ｂを生成する。
【００４２】
多重回路２１３が行う多重化信号２６−Ａの生成処理を説明する。クロック（１），（２）は外部からデータバス処理回路２０へ入力されるもので、要素数等の条件を加味して予め周波数等が設定されたものである。多重回路２１３はクロック（１）の一周期をクロック（２）の周期幅でＬ個に分割してタイムスロットを生成する。例えば図１０に示した時刻ｔｘ１から時刻ｔｘ２の間に入力された各データ１Ａ〜ｎＡ及びデータ１Ｂ〜ｍＢを、図１１に示す時刻ｔｙ１のクロック（１）の立ち上りエッジを先頭として、第１のタイムスロットから第ｎのタイムスロットに各データ１Ａ〜ｎＡを対応させて多重し、第ｎ＋１のタイムスロットから第ｎ＋ｍのタイムスロットに各データ１Ｂ〜ｍＢを対応させて多重し、多重化信号２６−Ａを生成する。
【００４３】
タイミング回路Ａ２２−Ａは、多重回路２１３から入力した基準信号Ａ２７−Ａに基づいて、処理回路Ａ２４−Ａが処理するデータ１Ａ〜ｎＡの第１〜第ｎのタイムスロットを識別する処理タイミング信号Ａ２８−Ａを生成し、処理回路Ａ２４−Ａに出力する。また、各第１〜第ｎのタイムスロットを識別し、各データに分離する際に用いる分離信号Ａ２９−１Ａ〜２９−ｎＡを生成して分離回路２５３へ出力する。
【００４４】
タイミング回路Ｂ２２−Ｂは、多重回路２１３から入力した基準信号Ｂ２７−Ｂに基づいて、処理回路Ｂ２４−Ｂが処理するデータ１Ｂ〜ｍＢの第ｎ＋１〜第ｎ＋ｍのタイムスロットを識別する処理タイミング信号Ｂ２８−Ｂを生成し、処理回路Ｂ２４−Ｂに出力する。この処理タイミング信号Ｂ２８−Ｂは、処理回路Ａ２７−Ａにおいて多重化信号２６−Ａが処理される際に遅延が生じることを考慮し、例えば処理タイミング信号Ａ２８−Ａの出力が終了してからクロック（２）の一周期分だけ遅延させて出力させ、処理回路Ｂ２４−Ｂにおいて処理される多重化信号２６−Ｂと同期を図る。また、タイミング回路Ｂ２２−Ｂは、各第ｎ＋１〜第ｎ＋ｍのタイムスロットを識別し、各データに分離する際に用いる分離信号Ｂ２９−１Ｂ〜２９−ｍＢを生成して分離回路２５３へ出力する。
【００４５】
図９に例示した処理回路部２３３は二つの処理回路Ａ２４−Ａと処理回路Ｂ２４−Ｂとを備えているが、三つ以上の処理回路を備えるように処理回路部２３３を構成してもよい。処理回路数をＴとすると、データバス処理回路２０に備えられる処理タイミング回路の数も処理回路の数に対応させ、各処理回路の動作処理に対応させた処理タイミング信号を生成させる。このとき、生成される処理タイミング信号は、各処理回路において生じる出力の遅延を考慮し、クロック（２）の周期に同期させながら適当に遅延させる。
【００４６】
また、図９に示すように、多重回路２１３から出力された多重化信号２６−Ａは処理回路部２３３へ入力される。処理回路部２３３は多重化信号２６−Ａを処理回路Ａに入力し、処理タイミング信号Ａをイネーブル信号として用い、クロック（２）に同期させながらデータ１Ａを処理してデータ１Ｃを生成し、等々データｎＡを処理してデータｎＣを生成するまで同様に処理を行う。このとき、処理回路Ａ２４−Ａはデータ１Ｂ〜ｍＢについて処理を行わず、そのまま出力する。このようにして処理回路Ａ２４−Ａは多重化信号２６−Ｂを生成し、処理回路Ｂ２４−Ｂへ入力する。
【００４７】
多重化信号２６−Ｂを入力した処理回路Ｂ２４−Ｂは、処理タイミング信号Ｂをイネーブル信号として用い、クロック（２）に同期させながら多重化信号２６−Ｂを構成しているタイムスロットのうち、第ｎ＋１〜第ｎ＋ｍのタイムスロットに対応しているデータ１Ｂ〜ｍＢについて、データ１Ｂを処理してデータ１Ｄを生成し、等々データｍＢを処理してデータｍＤを生成するまで同様な処理を行う。このとき、処理回路Ｂ２４−Ｂはデータ１Ｃ〜ｎＣについて処理を行わず、そのまま出力する。このようにして処理回路Ｂ２４−Ｂは、図１１に示すような多重化信号２６−Ｃを生成して分離回路２５３へ出力する。
【００４８】
分離回路２５３は、例えば処理数をＴとすると、分離信号２９−１Ａ〜２９−ｎＡ，分離信号２９−１Ｂ〜２９−ｍＢを、各分離信号と多重化信号２６−Ｃを構成する各タイムスロットの同期を図るため、例えばクロック（２）のＴ−１周期分だけ遅延させた信号を生成し、これをイネーブル信号として多重化信号２６−Ｃを構成する第１〜第ｎのタイムスロットのデータ１Ｃ〜ｎＣと、第ｎ＋１〜第ｎ＋ｍのタイムスロットのデータ１Ｄ〜ｍＤとを、クロック（２）に同期させながら分離してラッチする。ラッチしたデータ１Ｃ〜ｎＣ及びデータ１Ｄ〜ｍＤは、例えば、図１２に示した時刻ｔｚ１のクロック（１）の立ち上がりエッジからクロック（２）のＴ＋１周期分だけ遅延させて、それぞれデータバス１１−１Ｃ〜１１−ｎＣ及びデータバス１１−１Ｄ〜１１−ｍＤへ出力し、要素１０−１Ｃ〜１０−ｎＣ及び要素１０−１Ｄ〜１０−ｍＤへ係る各データを転送する。
【００４９】
以上のように、実施の形態３によれば、複数のデータバスを介して転送されてくる各データを識別し、データ毎に予め設定された異なる複数の処理を行う処理回路の規模を圧縮することができるという効果がある。
【００５０】
実施の形態４．
この発明の実施の形態４によるデータバス処理回路を説明する。
実施の形態４によるデータバス処理回路は、時分割多重処理によって回路を圧縮し、異なるバス幅を有する複数のデータバスから入力されたデータを処理するもので、基本的な構成は実施の形態１ないし実施の形態３で説明したものと同様で、ここではその説明を省略する。また、図１ないし図１２に示したものと同一あるいは相当する部分に同じ符号を用いて説明する。
【００５１】
次に、動作について説明する。
実施の形態１ないし実施の形態３で説明したデータバス処理回路２０と同一あるいは相当する動作処理の説明を省略し、実施の形態４によるデータバス処理回路の特徴である動作について説明する。
実施の形態４によるデータバス処理回路は、図１〜図１２を用いて説明した実施の形態１ないし実施の形態３によるデータバス処理回路２０に接続されるデータバス１１−１Ａ〜１１−ｎＡ、またデータバス１１−１Ｂ〜１１−ｍＢにおいて、各データバスのバス幅が異なる場合に、最大バス幅を有するデータバスの処理に適応できるように多重化処理を行う。
【００５２】
実施の形態４によるデータバス処理回路に備えられる多重回路は、データバス１１−１Ａ〜１１−ｎＡにおいて、データバス１１−１Ａ〜１１−１０Ａのバス幅をＪとし、データバス１１−１１Ａ〜１１−ｎＡのバス幅をＫとし、バス幅Ｋよりバス幅Ｊが小さい場合には、データバス１１−１Ａ〜１１−ｎＡがバス幅Ｋを有するように多重化信号２６−Ａを生成し、バス幅Ｊのデータバス１１−１Ａ〜１１−１０Ａが有するＪ＋１〜Ｋビットに該当するタイムスロットには、処理に影響しない任意の値を仮定して以降の処理を行う。
【００５３】
また、実施の形態４による分離回路は、バス幅Ｋの多重化信号２６−Ｃから多重回路において任意の値を仮定したタイムスロットを除外するように構成し、バス幅Ｊのデータバス１１−１Ｃ〜１１−１０Ｃへ出力するデータと、バス幅Ｋのデータバス１１−１１Ｃ〜１１−ｎＣへ出力するデータとを分離して各バス幅に適合した処理済みのデータを所定の要素に転送する。
【００５４】
以上のように、実施の形態４によれば、異なるバス幅を有する複数のデータバスによって転送されてくるデータを処理する処理回路の規模を圧縮することができるという効果がある。
【００５５】
【発明の効果】
以上のように、この発明によれば、複数のデータバスを介して転送されるデータを回路規模を圧縮して処理することができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるデータバス処理回路の構成を示すブロック図である。
【図２】実施の形態１によるデータバス処理回路の動作を示す説明図である。
【図３】実施の形態１によるデータバス処理回路の動作を示す説明図である。
【図４】実施の形態１によるデータバス処理回路の動作を示す説明図である。
【図５】この発明の実施の形態２によるデータバス処理回路の構成を示すブロック図である。
【図６】実施の形態２によるデータバス処理回路の動作を示す説明図である。
【図７】実施の形態２によるデータバス処理回路の動作を示す説明図である。
【図８】実施の形態２によるデータバス処理回路の動作を示す説明図である。
【図９】この発明の実施の形態３によるデータバス処理回路の構成を示すブロック図である。
【図１０】実施の形態３によるデータバス処理回路の動作を説明する説明図である。
【図１１】実施の形態３によるデータバス処理回路の動作を説明する説明図である。
【図１２】実施の形態３によるデータバス処理回路の動作を説明する説明図である。
【図１３】従来のデータバス処理回路の構成を示すブロック図である。
【符号の説明】
１Ａ〜ｎＡ，１Ｂ〜ｍＢ　データ、１Ｃ〜ｎＣ，１Ｄ〜ｍＤ　データ、１０−１Ａ〜１０−ｎＡ，１０−１Ｂ〜１０−ｍＢ　要素（入力側の複数の要素）、１０−１Ｃ〜１０−ｎＣ，１０−１Ｄ〜ｍＤ　要素（出力側の複数の要素）、１１−１Ａ〜１１−ｎＡ，１１−１Ｂ〜１１−ｍＢ　データバス、１１−１Ｃ〜１１−ｎＣ，１１−１Ｄ〜１１−ｍＤ　データバス、２０　データバス処理回路、２１　多重回路（多重化手段）、２２−Ａ　タイミング回路Ａ（処理タイミング信号生成手段）、２２−Ｂ　タイミング回路Ｂ（処理タイミング信号生成手段）、２３　処理回路部、２４−Ａ　処理回路Ａ（処理手段）、２５　分離回路（分離手段）、２６−Ａ，２６−Ｂ，２６−Ｃ　多重化信号、２７−Ａ，２７−Ｂ　基準信号、２８−Ａ　処理タイミング信号Ａ、２８−Ｂ　処理タイミング信号Ｂ、２９−１Ａ〜２９−ｎＡ，２９−１Ｂ〜２９−ｍＢ，３０−１Ａ〜３０−ｎＡ，３１−１Ａ〜３１−ｎＡ　分離信号、２１２，２１３　多重回路（多重化手段）、２２２−Ａ　タイミング回路Ａ（処理タイミング信号生成手段）、２３３　処理回路部、２５２，２５３　分離回路（分離手段）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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