(57)【要約】【課題】ゼロクロス機能を付加するための絶縁ゲート電界効果トランジスタの形成された半導体基板を採用しながらもゼロクロス機能を禁止した半導体装置を提供する。【解決手段】第１のサイリスタ２５のｐ形ゲート領域２とｎ形カソード領域３との間には絶縁ゲート電界効果トランジスタＴのドレイン・ソース間が接続され、第２のサイリスタ２５’のｐ形ゲート領域２’とｎ形カソード領域３’との間には絶縁ゲート電界効果トランジスタＴ’のドレイン・ソース間が接続されている。絶縁ゲート電界トランジスタＴ，Ｔ’のゲートがサイリスタ２５，２５’のｎ形カソード領域３，３’に電気的に接続され、絶縁ゲート電界トランジスタＴ，Ｔ’のゲート・ソース間が接続されている。【選択図】　　　図１
2004063700.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にトライアックおよび２つの絶縁ゲート電界効果トランジスタおよび２つの抵抗を備え、各絶縁ゲート電界効果トランジスタのドレイン領域およびソース領域が半導体基板の主表面側に形成したウェル領域内に形成され、各絶縁ゲート電界効果トランジスタおよび各抵抗が前記トライアックを構成する２つのサイリスタそれぞれのゲート・カソード間に接続された半導体装置であって、前記絶縁ゲート電界トランジスタのゲートが前記サイリスタのカソードに電気的に接続されてなることを特徴とする半導体装置。
【請求項２】
前記絶縁ゲート電界効果トランジスタのゲートに一端が接続された第１の金属ワイヤと前記サイリスタのカソードに一端が接続された第２の金属ワイヤとの各他端が同一の金属フレームに接続されることで前記絶縁ゲート電界トランジスタのゲートが前記サイリスタのカソードに接続されてなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板の外周形状が矩形状であって、前記第１の金属ワイヤの前記一端が接続されるパッドが前記半導体基板の外周の４辺のうち互いに離れた２辺のうちの一方の辺近傍に配置され、前記第２の金属ワイヤの前記一端が接続されるパッドが前記２辺のうちの他方の辺近傍に配置されてなることを特徴とする請求項２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トライアックを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
従来から、図５に示すような等価回路で表させる半導体装置が特公昭６１−２３６６６号公報に提案されている。ここに、図５に示す等価回路は、図６および図７に示すような半導体チップを図８に示すように実装して配線を行うことで得られる。
【０００３】
以下、図５の等価回路について説明した後で図６〜図８について説明する。
【０００４】
図５の等価回路におけるトライアックＴＲは、ｐ形アノード領域４、ｎ形ゲート領域（ｎ半導体基板）１、ｐ形ゲート領域２、ｎ形カソード領域３のｐｎｐｎ４層構造からなるサイリスタ（以下、第１のサイリスタと称す）２５と、ｐ形アノード領域層４’、ｎ形ゲート領域（ｎ半導体基板）１、ｐ形ゲート領域２’、ｎ形カソード領域３’のｐｎｐｎ４層構造からなるサイリスタ（以下、第２のサイリスタと称す）２５’とが逆並列的に接続されおり、第１のサイリスタ２５のｐ形アノード領域４と第２のサイリスタ２５’のｎ形カソード領域３’とが一方の出力端子２４に接続され、第２のサイリスタ２５のｎ形カソード領域３と第２のサイリスタ２５’のｐ形アノード領域４とが他方の出力端子２３に接続されている。
【０００５】
上記半導体装置は、第１のサイリスタ２５のｐ形ゲート領域２とｎ形カソード領域３との間に抵抗Ｒが接続され、第２のサイリスタ２５のｐ形ゲート領域２’とｎ形カソード領域３’との間に抵抗Ｒ’が接続されている。また、第１のサイリスタ２５のｐ形ゲート領域２とｎ形カソード領域３との間には絶縁ゲート電界効果トランジスタＴのドレイン・ソース間が接続され、第２のサイリスタ２５’のｐ形ゲート領域２’とｎ形カソード領域３’との間には絶縁ゲート電界効果トランジスタＴ’のドレイン・ソース間が接続されている。ここに、各絶縁ゲート電界効果トランジスタＴのゲートはｎ形ゲート領域１に接続されている。
【０００６】
ところで、上述の半導体装置は、図６および図７に示す半導体チップＣ’を主構成とする。この半導体チップＣ’は、ｎ形半導体基板１の主表面側に２つのｐ形アノード領域４，４’が離間して形成され、各ｐ形アノード領域４，４’それぞれに離間してｎ形半導体基板１の主表面側にｐ形ゲート領域２，２’が形成され、各ｐ形ゲート領域２，２’内の主表面側にそれぞれｎ形カソード領域３，３’が形成されている。
【０００７】
また、この半導体チップＣ’は、ｎ形半導体基板１の主表面側においてｐ形アノード領域４’とｐ形ゲート領域２との間にｐ形領域からなる上記抵抗Ｒが形成され、ｐ形アノード領域４とｐ形ゲート領域２’との間にｐ形領域からなる抵抗Ｒ’が形成されている。さらに、半導体チップＣ’には、上記絶縁ゲート電界効果トランジスタＴ，Ｔ’が形成されている。ここに、一方の絶縁ゲート電界効果トランジスタＴ（図６における右側の絶縁ゲート電界効果トランジスタＴ）は、ｎ形半導体基板１の主表面側においてｐ形アノード領域４’の内側に形成したｐ形ウェル領域１２内に、ｎ形ドレイン領域１７とｎ形ソース領域１８とが離間して形成され、ｎ形ドレイン領域１７とｎ形ソース領域１８とに跨ってゲート電極１１が形成されている。また、他方の絶縁ゲート電界効果トランジスタＴ（図６における左側の絶縁ゲート電界効果トランジスタＴ’）は、ｎ形半導体基板１の主表面側においてｐ形アノード領域４の内側に形成したｐ形ウェル領域１２’内に、ｎ形ドレイン領域１７’とｎ形ソース領域１８’とが離間して形成され、ｎ形ドレイン領域１７’とｎ形ソース領域１８’とに跨ってゲート電極１１’が形成されている。
【０００８】
ｎ形半導体基板１の主表面上にはシリコン酸化膜よりなる絶縁膜９が形成されており、ｐ形アノード領域４とｎ形カソード領域３’とｎ形ソース領域１７’とは、各領域４，３’，１７’それぞれのコンタクト部１４，１５’，１０’を介して金属配線１９により接続されている。なお、各コンタクト部１４，１５’，１０’は絶縁膜９に開孔したコンタクトホールに金属配線１９の一部を埋め込むことにより形成されている。
【０００９】
同様に、ｐ形アノード領域４’とｎ形カソード領域３とｎ形ソース領域１７とは、各領域４’，３，１７それぞれのコンタクト部１４’，１５，１０を介して金属配線１９’により接続されている。なお、各コンタクト部１４’，１５，１０は絶縁膜９に開孔したコンタクトホールに金属配線１９’の一部を埋め込むことにより形成されている。
【００１０】
また、ｐ形ゲート領域２’とｎ形ドレイン領域１８’とは、それぞれのコンタクト部８’，９’を介して金属配線２１’により接続されている。なお、各コンタクト部８’，９’は絶縁膜９に開孔したコンタクトホールに金属配線２１’の一部を埋め込むことにより形成されている。
【００１１】
同様に、ｐ形ゲート領域２とｎ形ドレイン領域１８とは、それぞれのコンタクト部８，９を介して金属配線２１により接続されている。なお、各コンタクト部８，９は絶縁膜９に開孔したコンタクトホールに金属配線２１の一部を埋め込むことにより形成されている。
【００１２】
ところで、半導体チップＣ’の主表面側には各金属配線１９，１９’，２１，２１’および絶縁膜９を覆う保護膜３１（図７参照）が形成されており、保護膜３１の一部を開孔することにより、絶縁ゲート電界効果トランジスタＴのゲート電極１１に接続された金属配線２０の一部からなるパッド１６（図６参照）、絶縁ゲート電界効果トランジスタＴ’のゲート電極１１’に接続された金属配線２０’の一部からなるパッド１６’（図６参照）が形成されている。
【００１３】
また、図６には図示されていないが、半導体チップＣ’の主表面側には、第１のサイリスタ２５のｐ形アノード領域４と第２のサイリスタ２５’のｎ形カソード領域３’とに接続された金属配線１９の一部からなるパッド１３’（図８参照）、金属配線１９’の一部からなるパッド１３（図８参照）が形成されている。
【００１４】
上述の半導体装置は、図８に示すように、半導体チップＣ’が金属フレーム２２上へダイボンドされており、パッド１３が図８における金属フレーム２２の右側の金属フレーム２３と金属ワイヤ２７を介して接続され、パッド１３’が同図における左側の金属フレーム２４と金属ワイヤ２７’を介して接続されることで、金属フレーム２３，２４がそれぞれ上述の出力端子２３，２４を構成している。また、上述の半導体装置は、パッド１６，１６’にそれぞれの一端がボンディングされた金属ワイヤ７，７’の各他端が金属フレーム２２へボンディングされている。
【００１５】
以下、上述の半導体装置の動作を図５に示した等価回路を参照しながら説明する。なお、上述のトライアックの動作を考える場合、出力端子２４を出力端子２３に対して高電位としたときには、ｐ形アノード領域４、ｎ形半導体基板１、ｐ形ゲート領域２、ｎ形カソード領域３のｐｎｐｎ４層構造について考えればよく、出力端子２４を出力端子２３に対して高電位としたときには、ｐ形アノード領域層４’、ｎ形半導体基板１、ｐ形ゲート領域２’、ｎ形カソード領域３’のｐｎｐｎ４層構造について考えればよい。
【００１６】
上記半導体装置では、絶縁ゲート電界効果トランジスタＴのしきい値より高い電圧が出力端子２４，２３間に出力端子２４を高電位側として印加されている状態では絶縁ゲート電界効果トランジスタＴがオン状態となって、ｐ形ゲート領域２とｎ形カソード領域３との間が低インピーダンスとなるので、ｐ形アノード領域４、ｎ形ゲート領域１、ｐ形ゲート領域２およびｎ形カソード領域３により形成される第１のサイリスタ２５を点弧することはできない。同様に、絶縁ゲート電界効果トランジスタＴ’のしきい値より高い電圧が出力端子２３，２４間に出力端子２３を高電位側として印加されている状態では絶縁ゲート電界効果トランジスタＴ’がオン状態となって、ｐ形ゲート領域２’とｎ形カソード領域３’との間が低インピーダンスとなるので、ｐ形アノード領域４’、ｎ形ゲート領域１、ｐ形ゲート領域２’およびｎ形カソード領域３’により形成される第２のサイリスタ２５’を点弧することはできない。逆にいえば、出力端子２３，２４間の電圧が絶縁ゲート電界効果トランジスタＴ，Ｔ’のしきい値よりも低い電圧の状態では、絶縁ゲート電界効果トランジスタＴ，Ｔ’がオンしないので、サイリスタ２５’を点弧することができる。すなわち、この半導体装置は、出力端子２３，２４間に高電圧が印加された状態では点弧することができないゼロクロス機能のあるトライアック（以下、ゼロクロス型トライアックと称する）である。
【００１７】
【発明が解決しようとする課題】
ところで、上記従来構成の半導体装置では、上述の絶縁ゲート電界効果トランジスタＴ，Ｔ’を備えていることによりゼロクロス機能のあるトライアックとして動作するが、一般的にはゼロクロス型トライアックに限らず、ゼロクロス機能のないトライアック（以下、非ゼロクロス型トライアックと称する）も必要とされている。しかしながら、上記従来構成の半導体装置では、上述の絶縁ゲート電界効果トランジスタＴ，Ｔ’を備えていることによりゼロクロス機能のあるトライアックとして動作するので、非ゼロクロス型トライアックにするためには絶縁ゲート電界効果トランジスタＴ，Ｔ’のない半導体チップを製造する必要があった。
【００１８】
本発明は上記事由に鑑みて為されたものであり、その目的は、ゼロクロス機能を付加するための絶縁ゲート電界効果トランジスタの形成された半導体基板を採用しながらもゼロクロス機能を禁止した半導体装置を提供することにある。
【００１９】
【課題を解決するための手段】
請求項１の発明は、上記目的を達成するために、半導体基板にトライアックおよび２つの絶縁ゲート電界効果トランジスタおよび２つの抵抗を備え、各絶縁ゲート電界効果トランジスタのドレイン領域およびソース領域が半導体基板の主表面側に形成したウェル領域内に形成され、各絶縁ゲート電界効果トランジスタおよび各抵抗が前記トライアックを構成する２つのサイリスタそれぞれのゲート・カソード間に接続された半導体装置であって、前記絶縁ゲート電界トランジスタのゲートが前記サイリスタのカソードに電気的に接続されてなることを特徴とするものであり、各絶縁ゲート電界効果トランジスタのゲート・ソース間が接続されることになって各絶縁ゲート電界効果トランジスタを常にオフ状態とすることができるので、高電圧印加状態においてもトライアックを点弧することができ、ゼロクロス機能を付加するための絶縁ゲート電界効果トランジスタの形成された半導体基板を採用しながらもゼロクロス機能を禁止した半導体装置として用いることができる。
【００２０】
請求項２の発明は、請求項１の発明において、前記絶縁ゲート電界効果トランジスタのゲートに一端が接続された第１の金属ワイヤと前記サイリスタのカソードに一端が接続された第２の金属ワイヤとの各他端が同一の金属フレームに接続されることで前記絶縁ゲート電界トランジスタのゲートが前記サイリスタのカソードに接続されているので、前記第１の金属ワイヤと前記第２の金属ワイヤの各他端を同一の金属フレームに接続することで各絶縁ゲート電界効果トランジスタのゲート・ソース間が接続されることになり、ゼロクロス機能を付加するための絶縁ゲート電界効果トランジスタの形成された半導体基板を採用しながらもゼロクロス機能を禁止した半導体装置を容易に実現することができる。
【００２１】
請求項３の発明は、請求項２の発明において、前記半導体基板の外周形状が矩形状であって、前記第１の金属ワイヤの前記一端が接続されるパッドが前記半導体基板の外周の４辺のうち互いに離れた２辺のうちの一方の辺近傍に配置され、前記第２の金属ワイヤの前記一端が接続されるパッドが前記２辺のうちの他方の辺近傍に配置されているので、前記第１の金属ワイヤと前記第２の金属ワイヤとの短絡を防止することができる。
【００２２】
【発明の実施の形態】
本実施形態の半導体装置は、図２および図３に示す構成の半導体チップＣを図４に示すように実装することで、図１に示す等価回路を有している。ここでは、まず、図１の等価回路について説明した後で図２〜図４について説明する。
【００２３】
図１の等価回路におけるトライアックＴＲは、ｐ形アノード領域４、ｎ形ゲート領域（ｎ半導体基板）１、ｐ形ゲート領域２、ｎ形カソード領域３のｐｎｐｎ４層構造からなるサイリスタ（以下、第１のサイリスタと称す）２５と、ｐ形アノード領域層４’、ｎ形ゲート領域（ｎ半導体基板）１、ｐ形ゲート領域２’、ｎ形カソード領域３’のｐｎｐｎ４層構造からなるサイリスタ（以下、第２のサイリスタと称す）２５’とが逆並列的に接続されおり、第１のサイリスタ２５のｐ形アノード領域４と第２のサイリスタ２５’のｎ形カソード領域３’とが一方の出力端子２４に接続され、第２のサイリスタ２５のｎ形カソード領域３と第２のサイリスタ２５’のｐ形アノード領域４とが他方の出力端子２３に接続されている。
【００２４】
上記半導体装置は、第１のサイリスタ２５のｐ形ゲート領域２とｎ形カソード領域３との間に抵抗Ｒが接続され、第２のサイリスタ２５のｐ形ゲート領域２’とｎ形カソード領域３’との間に抵抗Ｒ’が接続されている。また、第１のサイリスタ２５のｐ形ゲート領域２とｎ形カソード領域３との間には絶縁ゲート電界効果トランジスタＴのドレイン・ソース間が接続され、第２のサイリスタ２５’のｐ形ゲート領域２’とｎ形カソード領域３’との間には絶縁ゲート電界効果トランジスタＴ’のドレイン・ソース間が接続されている。ここに、前者の絶縁ゲート電界効果トランジスタＴのゲートは出力端子２３に接続され、後者の絶縁ゲート電界効果トランジスタＴ’のゲートは出力端子２４に接続されている。
【００２５】
ところで、上述の半導体装置は、図２および図３に示す半導体チップＣを主構成とする。この半導体チップＣは、ｎ形半導体基板１の主表面側に２つのｐ形アノード領域４，４’が離間して形成され、各ｐ形アノード領域４，４’それぞれに離間してｎ形半導体基板１の主表面側にｐ形ゲート領域２，２’が形成され、各ｐ形ゲート領域２，２’内の主表面側にそれぞれｎ形カソード領域３，３’が形成されている。
【００２６】
また、この半導体チップＣは、ｎ形半導体基板１の主表面側においてｐ形アノード領域４’とｐ形ゲート領域２との間にｐ形領域からなる上記抵抗Ｒが形成され、ｐ形アノード領域４とｐ形ゲート領域２’との間にｐ形領域からなる抵抗Ｒ’が形成されている。さらに、半導体チップＣには、上記絶縁ゲート電界効果トランジスタＴ，Ｔ’が形成されている。ここに、一方の絶縁ゲート電界効果トランジスタＴ（図２における右側の絶縁ゲート電界効果トランジスタＴ）は、ｎ形半導体基板１の主表面側においてｐ形アノード領域４’の内側に形成したｐ形ウェル領域１２内に、ｎ形ドレイン領域１７とｎ形ソース領域１８とが離間して形成され、ｎ形ドレイン領域１７とｎ形ソース領域１８とに跨ってゲート電極１１が形成されている。また、他方の絶縁ゲート電界効果トランジスタＴ（図２における左側の絶縁ゲート電界効果トランジスタＴ’）は、ｎ形半導体基板１の主表面側においてｐ形アノード領域４の内側に形成したｐ形ウェル領域１２’内に、ｎ形ドレイン領域１７’とｎ形ソース領域１８’とが離間して形成され、ｎ形ドレイン領域１７’とｎ形ソース領域１８’とに跨ってゲート電極１１’が形成されている。
【００２７】
ｎ形半導体基板１の主表面上にはシリコン酸化膜よりなる絶縁膜９が形成されており、ｐ形アノード領域４とｎ形カソード領域３’とｎ形ソース領域１７’とは、各領域４，３’，１７’それぞれのコンタクト部１４，１５’，１０’を介して金属配線１９により接続されている。なお、各コンタクト部１４，１５’，１０’は絶縁膜９に開孔したコンタクトホールに金属配線１９の一部を埋め込むことにより形成されている。
【００２８】
同様に、ｐ形アノード領域４’とｎ形カソード領域３とｎ形ソース領域１７とは、各領域４’，３，１７それぞれのコンタクト部１４’，１５，１０を介して金属配線１９’により接続されている。なお、各コンタクト部１４’，１５，１０は絶縁膜９に開孔したコンタクトホールに金属配線１９’の一部を埋め込むことにより形成されている。
【００２９】
また、ｐ形ゲート領域２’とｎ形ドレイン領域１８’とは、それぞれのコンタクト部８’，９’を介して金属配線２１’により接続されている。なお、各コンタクト部８’，９’は絶縁膜９に開孔したコンタクトホールに金属配線２１’の一部を埋め込むことにより形成されている。
【００３０】
同様に、ｐ形ゲート領域２とｎ形ドレイン領域１８とは、それぞれのコンタクト部８，９を介して金属配線２１により接続されている。なお、各コンタクト部８，９は絶縁膜９に開孔したコンタクトホールに金属配線２１の一部を埋め込むことにより形成されている。
【００３１】
ところで、半導体チップＣの主表面側には各金属配線１９，１９’，２１，２１’および絶縁膜９を覆う保護膜３１（図３参照）が形成されており、保護膜３１の一部を開孔することにより、絶縁ゲート電界効果トランジスタＴのゲート電極１１に接続された金属配線２０の一部からなるパッド１６（図２参照）、絶縁ゲート電界効果トランジスタＴ’のゲート電極１１’に接続された金属配線２０’の一部からなるパッド１６’（図２参照）が形成されている。
【００３２】
また、半導体チップＣの主表面側には、第１のサイリスタ２５のｐ形アノード領域４と第２のサイリスタ２５’のｎ形カソード領域３’とに接続された金属配線１９の一部からなるパッド１３’、第２のサイリスタ２５’のｐ形アノード領域４’と第１のサイリスタ２５のｎ形カソード領域３とに接続された金属配線１９’の一部からなるパッド１３が形成されている。
【００３３】
以上説明した半導体チップを用いてゼロクロス型トライアックを備えた半導体装置を実現するには、図８に示した金属フレーム２２上に半導体チップＣをダイボンドし、パッド１３’を図８における金属フレーム２２の右側の金属フレーム２３と金属ワイヤ２７を介して接続し、パッド１３’を同図における左側の金属フレーム２４と金属ワイヤ２７’を介して接続し、パッド１６，１６’にそれぞれの一端がボンディングされた金属ワイヤ７，７’の各他端を金属フレーム２２へボンディングすればよい。すなわち、金属配線２０，２０’を半導体基板１へ電気的に接続して、絶縁ゲート電界効果トランジスタＴ，Ｔ’のオン状態とオフ状態とが出力端子２３，２４間の印加電圧で適宜切り替わるようにすればよい。
【００３４】
これに対して、本実施形態の半導体装置は、図４に示すように、半導体チップＣが金属フレーム２２上へダイボンドされており、パッド１３が図４における金属フレーム２２の左側の金属フレーム２３と金属ワイヤ２７を介して接続され、パッド１３’が同図における左側の金属フレーム２４と金属ワイヤ２７’を介して接続されることで、金属フレーム２３，２４がそれぞれ上述の出力端子２３，２４を構成している。また、本実施形態の半導体装置は、パッド１６，１６’にそれぞれの一端がボンディングされた金属ワイヤ７，７’の各他端がそれぞれ金属フレーム２３，２４へボンディングされている。したがって、金属配線１９’と金属配線２０とがそれぞれパッド１３，１６を介して電気的に接続されるとともに、金属配線１９と金属配線２０’とがそれぞれパッド１３’，１６’を介して電気的に接続されており、絶縁ゲート電界効果トランジスタＴ，Ｔ’を出力端子２３，２４間の電圧によらず常にオフ状態とするようになっている。
【００３５】
しかして、本実施形態の半導体装置では、絶縁ゲート電界トランジスタＴ，Ｔ’のゲート電極１１，１１’がサイリスタ２５，２５’のｎ形カソード領域３，３’に電気的に接続され、絶縁ゲート電界トランジスタＴ，Ｔ’のゲート・ソース間が接続されることになって各絶縁ゲート電界効果トランジスタＴ，Ｔ’を常にオフ状態とすることができるので、高電圧印加状態においてもトライアックを点弧することができ、ゼロクロス機能を付加するための絶縁ゲート電界効果トランジスタＴ，Ｔ’の形成された半導体基板１（つまり、半導体チップＣ）を採用しながらもゼロクロス機能を禁止した半導体装置として用いることができる。
【００３６】
また、本実施形態の半導体装置では、上述のように、絶縁ゲート電界効果トランジスタＴ，Ｔ’のゲート電極１１，１１’のパッド１６，１６’に一端が接続された金属ワイヤ７，７’とサイリスタ２５，２５’のｎ形カソード領域３，３’に接続したパッド１３，１３’に一端が接続された金属ワイヤ２７，２７’との各他端が同一の金属フレーム２３，２４に接続されているので、金属ワイヤ７，７’と金属ワイヤ２７，２７’の各他端を同一の金属フレーム２３，２４に接続することで各絶縁ゲート電界効果トランジスタＴ，Ｔ’のゲート・ソース間が接続されることになり、ゼロクロス機能を付加するための絶縁ゲート電界効果トランジスタＴ，Ｔ’の形成された半導体基板１（つまり、半導体チップＣ）を採用しながらもゼロクロス機能を禁止した半導体装置を容易に実現することができる。
【００３７】
また、本実施形態の半導体装置では、ｎ形半導体基板１の外周形状が矩形状であって、金属ワイヤ７，７’の一端が接続されるパッド１６，１６’がｎ形半導体基板１の外周の４辺のうち互いに離れた２辺の一方の辺近傍に配置され、金属ワイヤ２７，２７’の一端が接続されるパッド１３，１３’が上記２辺の他方の辺近傍に配置されているので、金属ワイヤ７，７’と金属ワイヤ２７，２７’との短絡を防止することができ、各絶縁ゲート電界効果トランジスタＴ，Ｔ’を確実にオフ状態に保つことができる。
【００３８】
【発明の効果】
請求項１の発明は、半導体基板にトライアックおよび２つの絶縁ゲート電界効果トランジスタおよび２つの抵抗を備え、各絶縁ゲート電界効果トランジスタのドレイン領域およびソース領域が半導体基板の主表面側に形成したウェル領域内に形成され、各絶縁ゲート電界効果トランジスタおよび各抵抗が前記トライアックを構成する２つのサイリスタそれぞれのゲート・カソード間に接続された半導体装置であって、前記絶縁ゲート電界トランジスタのゲートが前記サイリスタのカソードに電気的に接続されてなるものであり、各絶縁ゲート電界効果トランジスタのゲート・ソース間が接続されることになって各絶縁ゲート電界効果トランジスタを常にオフ状態とすることができるので、高電圧印加状態においてもトライアックを点弧することができ、ゼロクロス機能を付加するための絶縁ゲート電界効果トランジスタの形成された半導体基板を採用しながらもゼロクロス機能を禁止した半導体装置として用いることができるという効果がある。
【００３９】
請求項２の発明は、請求項１の発明において、前記絶縁ゲート電界効果トランジスタのゲートに一端が接続された第１の金属ワイヤと前記サイリスタのカソードに一端が接続された第２の金属ワイヤとの各他端が同一の金属フレームに接続されることで前記絶縁ゲート電界トランジスタのゲートが前記サイリスタのカソードに接続されているので、前記第１の金属ワイヤと前記第２の金属ワイヤの各他端を同一の金属フレームに接続することで各絶縁ゲート電界効果トランジスタのゲート・ソース間が接続されることになり、ゼロクロス機能を付加するための絶縁ゲート電界効果トランジスタの形成された半導体基板を採用しながらもゼロクロス機能を禁止した半導体装置を容易に実現することができるという効果がある。
【００４０】
請求項３の発明は、請求項２の発明において、前記半導体基板の外周形状が矩形状であって、前記第１の金属ワイヤの前記一端が接続されるパッドが前記半導体基板の外周の４辺のうち互いに離れた２辺のうちの一方の辺近傍に配置され、前記第２の金属ワイヤの前記一端が接続されるパッドが前記２辺のうちの他方の辺近傍に配置されているので、前記第１の金属ワイヤと前記第２の金属ワイヤとの短絡を防止することができるという効果がある。
【図面の簡単な説明】
【図１】実施形態１の半導体装置の等価回路図である。
【図２】同上の半導体装置における半導体チップの概略平面図である。
【図３】同上の半導体装置における半導体チップの図２のＢ−Ｂ’断面図である。
【図４】同上の半導体装置の概略構成図である。
【図５】従来例を示す等価回路図である。
【図６】同上の半導体装置における半導体チップの概略平面図である。
【図７】同上の半導体装置における半導体チップの図６のＢ−Ｂ’断面図である。
【図８】同上の半導体装置の概略構成図である。
【符号の説明】
１　ｎ形半導体基板（ｎ形ゲート領域）
２，２’　ｐ形ゲート領域
３，３’　ｎ形カソード領域
４，４’　ｐ形アノード領域
９　絶縁膜
１１，１１’　ゲート電極
１２，１２’　ｐ形ウェル領域
１７，１７’　ｎ形ドレイン領域
１８，１８’　ｎ形ソース領域
１９，１９’　表面電極
２１，２１’　表面電極
２２　金属フレーム
２３　出力端子（金属フレーム）
２４　出力端子（金属フレーム）
３１　保護膜
Ｒ，Ｒ’　抵抗
Ｔ，Ｔ’　絶縁ゲート電界効果トランジスタ
【図１】
2004063700.tif 000003
【図２】
2004063700.tif 000004
【図３】
2004063700.tif 000005
【図４】
2004063700.tif 000006
【図５】
2004063700.tif 000007
【図６】
2004063700.tif 000008
【図７】
2004063700.tif 000009
【図８】
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