(57)【要約】【課題】トレンチのゲート電極の断面積を増やしてそのインピーダンスを下げ、また、ポリシリコンのゲート電極の絶縁膜の形状を滑らかにすることによって、メタル配線層を滑らかに堆積させる方法を提供する。【解決手段】シリコン半導体基板のトレンチ内にポリシリコンのゲート電極を充填し、そのポリシリコンを覆う絶縁膜を形成する半導体装置の製造方法において、トレンチに充填されたポリシリコンを中央が高くなってシリコン基板表面に突出するようにエッチングし、シリコン基板とポリシリコンの表面に酸化膜を形成し、その酸化膜のトレンチ間の部分をエッチングしてポリシリコンの上部とその周辺にその酸化膜を残し、残された酸化膜を等方性エッチングによってその表面をエッチングする。【選択図】　図１４
2004063625.tif 000002
【特許請求の範囲】
【請求項１】
シリコン半導体基板のトレンチ内にポリシリコンのゲート電極を充填し、そのポリシリコンを覆う絶縁膜を形成する半導体装置の製造方法において、
トレンチに充填されたポリシリコンを中央が高くなってシリコン基板表面に突出するようにエッチングし、
シリコン基板とポリシリコンの表面に酸化膜を形成し、
その酸化膜のトレンチ間の部分をエッチングしてポリシリコンの上部とその周辺にその酸化膜を残し、
残された酸化膜を等方性エッチングによってその表面をエッチングする
ことを特徴とする半導体装置の製造方法。
【請求項２】
シリコン半導体基板のトレンチ内にゲート電極を充填し、そのゲ−ト電極を覆う絶縁膜を形成する半導体装置の製造方法において、
トレンチに充填されたゲート電極を中央が高くなってシリコン基板表面に突出するようにエッチングし、
シリコン基板とゲート電極の表面に酸化膜を形成し、
その酸化膜のトレンチ間の部分をエッチングしてゲート電極の上部とその周辺にその酸化膜を残し、
残された酸化膜を等方性エッチングによってその表面をエッチングする
ことを特徴とする半導体装置の製造方法。
【請求項３】
シリコン半導体基板のトレンチ内を充填し、その充填物を覆う絶縁膜を形成する半導体装置の製造方法において、
トレンチの充填充填物を中央が高くなってシリコン基板表面に突出するようにエッチングし、
シリコン基板と充填物の表面に酸化膜を形成し、
その酸化膜のトレンチ間の部分をエッチングして充填物の上部とその周辺にその酸化膜を残し、
残された酸化膜を等方性エッチングによってその表面をエッチングする
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トレンチ構造を有する半導体装置の製造方法に係るもので、特に、電力用の半導体素子などのパワーエレクトロニクスの分野での使用に適した半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
電力用のＭＯＳトランジスタにおいて、シリコン基板に形成したトレンチ内にポリシリコンを充填してゲート電極とするものが用いられている。このようなトレンチ構造のポリシリコン電極では、トレンチの内部のみに形成される。トレンチ幅が微細化されるとゲートの断面積が小さくなってゲートのインピーダンスが上がってしまう。
【０００３】
また、トレンチ内に表面から落ち込んだ構造となるため、そのうえに絶縁膜を堆積させるとその上部が窪んでしまう。そのため、コンタクト部に接続されるメタル（配線層）が絶縁膜上に滑らかに体積させることができなかった。
【０００４】
【発明が解決しようとする課題】
本発明は、トレンチのゲート電極の断面積を増やしてそのインピーダンスを下げる方法を提供するものである。また、ポリシリコンのゲート電極の絶縁膜の形状を滑らかにすることによって、メタル配線層を滑らかに堆積させる方法を提供するものである。
【０００５】
【課題を解決するための手段】
本発明は、トレンチ内に充填されるポリシリコン等の形状を制御し、それを覆う酸化膜を等方性エッチングによって滑らかな形状とすることによって、上記の課題を解決するものである。
【０００６】
すなわち、シリコン半導体基板のトレンチ内にポリシリコンのゲート電極を充填し、そのポリシリコンを覆う絶縁膜を形成する半導体装置の製造方法において、トレンチに充填されたポリシリコンを中央が高くなってシリコン基板表面に突出するようにエッチングし、シリコン基板とポリシリコンの表面に酸化膜を形成し、その酸化膜のトレンチ間の部分をエッチングしてポリシリコンの上部とその周辺にその酸化膜を残し、残された酸化膜を等方性エッチングによってその表面をエッチングすることに特徴を有するものである。
【０００７】
【発明の実施の形態】
本発明による半導体装置の製造方法の主要なプロセスは次のようになる。
▲１▼トレンチの形成（フォトリソとエッチング）
▲２▼トレンチ内へのポリシリコン等の堆積
▲３▼ポリシリコン等のエッチング
▲４▼酸化膜の堆積
▲５▼コンタクトの形成
▲６▼酸化膜の等方性エッチング
ただし、これらの一部の工程を省いたり他の方法に変更することもできる。
【０００８】
【実施例】
以下、図面を参照して、本発明の実施例について説明する。図１から図１４はトレンチ内にポリシリコンのゲート電極を形成する工程を示した正面断面図である。
【０００９】
シリコン基板１０の表面にパッド酸化膜１１とＬＰ−ＴＥＯＳ１２をそれぞれ４００Å、２５００Å堆積させる（図１）。その表面にトレンチ形成部分以外にレジスト１３を形成するフォトリソを行う（図２）。このレジストを用いてＬＰ−ＴＥＯＳ１２等をエッチングしてシリコン基板の表面を露出させる（図３）。
【００１０】
レジストを除去する（図４）。これによって、シリコン基板１０の表面の一部は露出し、一部はＬＰ−ＴＥＯＳ１２によって覆われた状態になる。このＬＰ−ＴＥＯＳをマスクとしてシリコン基板をエッチングしてトレンチを形成する（図５）。この状態のまま全面にポリシリコン１５を堆積させる（図６）。シリコン基板１０に形成されたトレンチ内だけでなくその上部にもポリシリコンが堆積される。
【００１１】
続いてポリシリコンをエッチバックし、ＬＰ−ＴＥＯＳの表面のポリシリコンがすべて除去され、トレンチとその上方にポリシリコンが残った状態となる（図７）。ＴＥＯＳを等方性エッチによって除去し、ポリシリコン１５が突出して残った状態となる（図８）。
【００１２】
ポリシリコン１５を等方性エッチングして、中央が高く周囲が低くなるような形状とする（図９）。その表面全体にＰ−ＴＥＯＳを堆積させる（図１０）。コンタクト部を開口したレジスト１７を形成し（図１１）、Ｐ−ＴＥＯＳをエッチングする（図１２）。
【００１３】
レジストを除去し（図１３）、Ｐ−ＴＥＯＳを等方性エッチングしてその表面を滑らかにする（図１４）。この上にアルミニウムの導体膜を形成して配線層とする。
【００１４】
上記の例の本発明のポイントは次の点にある。先ず、トレンチを形成する際に使用するハードマスクを除去せずに、ゲートのポリシリコンを堆積させることである。また、ゲートポリシリコンをエッチバックして、トレンチ用のハードマスクよりも低くしてからハードマスクを辞去することである。その後に等方性のエッチングによって所期の目的を達成することができる。
【００１５】
本発明は、上記の例に限られるものではなく、トレンチ構造を採用する半導体装置の製造方法に広く応用できる。
【００１６】
【発明の効果】
本発明によれば、トレンチゲートをトレンチの上部まで引き上げることができるので、ゲート断面積を増やすことができ、インピーダンスを低下させることができる。また、トレンチ上部の突起がゲート上部の絶縁膜をなだらかな形状とするので金属配線を滑らかに堆積させることができる。
【図面の簡単な説明】
【図１】本発明の実施例を示す正面断面図
【図２】本発明の実施例を示す正面断面図
【図３】本発明の実施例を示す正面断面図
【図４】本発明の実施例を示す正面断面図
【図５】本発明の実施例を示す正面断面図
【図６】本発明の実施例を示す正面断面図
【図７】本発明の実施例を示す正面断面図
【図８】本発明の実施例を示す正面断面図
【図９】本発明の実施例を示す正面断面図
【図１０】本発明の実施例を示す正面断面図
【図１１】本発明の実施例を示す正面断面図
【図１２】本発明の実施例を示す正面断面図
【図１３】本発明の実施例を示す正面断面図
【図１４】本発明の実施例を示す正面断面図
【符号の説明】
１０：シリコン基板
１２：ＬＰ−ＴＥＯＳ
１３：レジスト
１５：ポリシリコン
１７：Ｐ−ＴＥＯＳ
【図１】
2004063625.tif 000003
【図２】
2004063625.tif 000004
【図３】
2004063625.tif 000005
【図４】
2004063625.tif 000006
【図５】
2004063625.tif 000007
【図６】
2004063625.tif 000008
【図７】
2004063625.tif 000009
【図８】
2004063625.tif 000010
【図９】
2004063625.tif 000011
【図１０】
2004063625.tif 000012
【図１１】
2004063625.tif 000013
【図１２】
2004063625.tif 000014
【図１３】
2004063625.tif 000015
【図１４】
2004063625.tif 000016