(57)【要約】【課題】小型で信頼性のよい増幅器モジュールを提供する。【解決手段】モジュールの端子部を形成するグランド面１７を有する層６と、トランジスタ（Ｔｒ）２０の実装面をグランド面とした層３と、チップ部品２３を実装する実装面を有する層１とを含む多層基板を有し、Ｔｒの実装面とチップ部品の実装面とが同じ側に位置するようにされた増幅器モジュールにおいて、Ｔｒの裏面側に設けられ端子部のグランド面に至る複数のＴｒ用バイアホール３１、３２と、チップ部品をＴｒ実装面のグランド面に接続するチップ部品用バイアホール３５、３６とを設け、Ｔｒ用バイアホール３１、３２を、Ｔｒとほぼ同等の面積あるいはそれ以下の面積内に配設すると共に、Ｔｒ実装面のグランド面１３と端子部のグランド面１７との接続を複数のＴｒ用バイアホール３１、３２のみによって行なうようにした構成。【選択図】　　　　図１
2004047779.tif 000002
【特許請求の範囲】
【請求項１】
モジュールの端子部を形成するグランド面を有する層と、トランジスタあるいはＦＥＴの実装面をグランド面とした層と、上記トランジスタあるいはＦＥＴと共に増幅器を構成するコンデンサ、インダクタ、抵抗等のチップ部品を実装する実装面を有する層とを含む多層基板を有し、上記トランジスタあるいはＦＥＴの実装面とチップ部品の実装面とが同じ側に位置するようにされた増幅器モジュールにおいて、上記トランジスタあるいはＦＥＴの裏面側に設けられ上記端子部のグランド面に至る複数のトランジスタあるいはＦＥＴ用バイアホールと、上記チップ部品を上記トランジスタあるいはＦＥＴ実装面のグランド面に接続するチップ部品用バイアホールとを設け、上記複数のトランジスタあるいはＦＥＴ用バイアホールを、上記トランジスタあるいはＦＥＴとほぼ同等の面積あるいはそれ以下の面積内に配設すると共に、上記トランジスタあるいはＦＥＴ実装面のグランド面と上記端子部のグランド面との接続を上記複数のトランジスタあるいはＦＥＴ用バイアホールのみによって行なうようにしたことを特徴とする増幅器モジュール。
【請求項２】
トランジスタあるいはＦＥＴの実装面をグランド面とした層と、上記トランジスタあるいはＦＥＴと共に増幅器を構成するコンデンサ、インダクタ、抵抗等のチップ部品を実装する実装面を有する層と、モジュール内に位置する内部グランド面を有する層とを含む多層基板を有し、上記トランジスタあるいはＦＥＴの実装面とチップ部品の実装面とが互いに反対側に位置するようにされた増幅器モジュールにおいて、上記トランジスタあるいはＦＥＴの裏面側に設けられ上記内部グランド面に至る複数のトランジスタあるいはＦＥＴ用バイアホールと、上記チップ部品を上記内部グランド面に接続するチップ部品用バイアホールとを設け、上記複数のトランジスタあるいはＦＥＴ用バイアホールを、上記トランジスタあるいはＦＥＴとほぼ同等の面積あるいはそれ以下の面積内に配設すると共に、上記トランジスタあるいはＦＥＴ実装面のグランド面と上記内部グランド面との接続を上記複数のトランジスタあるいはＦＥＴ用バイアホールのみによって行なうようにしたことを特徴とする増幅器モジュール。
【請求項３】
上記複数のトランジスタあるいはＦＥＴ用バイアホールを、まとめて単一のバイアホールとしたことを特徴とする請求項１又は請求項２記載の増幅器モジュール。
【請求項４】
上記単一のバイアホールをメッシュ状に形成したことを特徴とする請求項３記載の増幅器モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、トランジスタ、ＦＥＴ等を用いた増幅器モジュール、特に移動通信用機器、その他マイクロ波帯通信機器一般に用いられる増幅器モジュールに関するものである。
【０００２】
【従来の技術】
図１０は、例えば三菱電機技報　Ｖｏｌ．　７３　Ｎｏ．７　１９９９に示された従来の電力増幅器の概略構成を示す断面図である。この図において、１０はガラスセラミックまたは樹脂などの層を複数積層して形成された多層基板で、図は６層構造の場合を示しており、１は第１層、２は第２層、３〜６は第３層〜第６層をそれぞれ示す。１１は多層基板の第１層１及び第２層２に形成され第３層３の表面が露出するようにされたキャビティ、１２は第２層２の表面に形成されたグランド面、１３は第３層３の表面に形成されたグランド面、１４は第４層４の表面に形成されたストリップ線路、１５は第５層５の表面に形成されたグランド面、１６は第６層６の表面に形成されたストリップ線路、１７は第６層６の裏面に形成されモジュールの端子部を形成するグランド面である。
【０００３】
また、２０はキャビティ１１内で第３層３の表面に形成されたグランド面１３上に実装されたトランジスタあるいはＦＥＴ、２１はボンディングワイヤ、２２は第１層１の表面に形成されたマイクロストリップ線路、２３は同じく第１層１の表面に実装されたインダクタ（Ｌ）、コンデンサ（Ｃ）、抵抗（Ｒ）等のチップ部品で、上記トランジスタあるいはＦＥＴ２０と共に増幅器を構成するものである。また、３１、３２はそれぞれトランジスタあるいはＦＥＴ２０の裏面側で第３層３〜第６層６の各層を貫通して設けられ、グランド面１３、１５及び１７を接続するバイアホール、３３、３４はチップ部品２３の裏面側で第１層１〜第６層６の各層を貫通して設けられ、チップ部品２３と各層のグランド面１２、１３、１５及び１７とを接続するバイアホールである。
【０００４】
図示の増幅器モジュールは、基板を多層化することによって高効率増幅器の小型化を図っている。具体的には、現在のディジタル携帯電話システムＰＤＣ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ｃｅｌｌｕｌａｒ　）用の高効率増幅器の面積は、６ｍｍ×６ｍｍ以下、高さは１．８ｍｍ以下である。また、多層基板１０上に実装されているチップ部品２３の大きさは、一般的に１００５型（　１ｍｍ×０．５ｍｍ　）または０６０３型（　０．６ｍｍ×０．３ｍｍ　）程度である。
【０００５】
【発明が解決しようとする課題】
従来の増幅器モジュールは以上のように構成され、多層基板と小型のチップ部品を用いることによって小型化を図っているが、携帯電話の高機能化、小型化によって高効率増幅器に対して更なる小型化が要求されている。
具体的な問題点として、多層基板１０の層間を接続するバイアホール３１〜３４の占める面積が多層基板の面積に対して無視できない程度に大きくなっていることが挙げられる。例えば、６ｍｍ角の多層基板の面積は３６ｍｍ２であるのに対してバイアホール３１〜３４は半径が０．１ｍｍ、また隣接する導体またはバイアホールまでの距離はバイアホールの中心から０．４ｍｍ程度であるため、１つのバイアホール当り０．６ｍｍ角、即ち０．３６ｍｍ２の面積を占有する。これが２０個あると、基板面積の２０％がバイアホールの面積となる。よって、基板面積、即ちモジュールの面積の低減にはバイアホール数の低減が重要な要素となる。
【０００６】
一方、ＰＤＣ用の高効率増幅器では発振などが発生しない安定動作が要求されるため、トランジスタあるいはＦＥＴ及び整合回路に用いるチップ部品並びにマイクロストリップ線路、ストリップ線路などの接地を確実に行なう必要がある。従来の増幅器モジュールでは、この接地のために複数個のバイアホールが用いられている。さらに、高効率増幅器は出力電力が大きい場合、効率が１００％未満であるため、トランジスタあるいはＦＥＴ内で発熱が生ずる。トランジスタあるいはＦＥＴは動作温度が高くなると寿命が短くなるため、高い信頼性を得るためには十分な放熱を行なう必要がある。放熱経路としてはさまざまなものが考えられるが、その一つとしてバイアホールを通した放熱が考えられる。
このため、従来の増幅器モジュールでは多層基板に複数個のバイアホールが設置されていた。このように、従来の高効率増幅器モジュールは、小型化のためにはバイアホールの削減が必要であるが、一方で特性及び信頼性の向上にはバイアホールの追加が必要であるため、増幅器モジュールの小型化には限界があるという問題点があった。
この発明は、上記のような問題点に対処するためになされたもので、小型で信頼性のよい増幅器モジュールを提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る増幅器モジュールは、モジュールの端子部を形成するグランド面を有する層と、トランジスタあるいはＦＥＴの実装面をグランド面とした層と、上記トランジスタあるいはＦＥＴと共に増幅器を構成するコンデンサ、インダクタ、抵抗等のチップ部品を実装する実装面を有する層とを含む多層基板を有し、上記トランジスタあるいはＦＥＴの実装面とチップ部品の実装面とが同じ側に位置するようにされた増幅器モジュールにおいて、上記トランジスタあるいはＦＥＴの裏面側に設けられ上記端子部のグランド面に至る複数のトランジスタあるいはＦＥＴ用バイアホールと、上記チップ部品を上記トランジスタあるいはＦＥＴ実装面のグランド面に接続するチップ部品用バイアホールとを設け、上記複数のトランジスタあるいはＦＥＴ用バイアホールを、上記トランジスタあるいはＦＥＴとほぼ同等の面積あるいはそれ以下の面積内に配設すると共に、上記トランジスタあるいはＦＥＴ実装面のグランド面と上記端子部のグランド面との接続を上記複数のトランジスタあるいはＦＥＴ用バイアホールのみによって行なうようにしたものである。
【０００８】
この発明に係る増幅器モジュールは、また、トランジスタあるいはＦＥＴの実装面をグランド面とした層と、上記トランジスタあるいはＦＥＴと共に増幅器を構成するコンデンサ、インダクタ、抵抗等のチップ部品を実装する実装面を有する層と、モジュール内に位置する内部グランド面を有する層とを含む多層基板を有し、上記トランジスタあるいはＦＥＴの実装面とチップ部品の実装面とが互いに反対側に位置するようにされた増幅器モジュールにおいて、上記トランジスタあるいはＦＥＴの裏面側に設けられ上記内部グランド面に至る複数のトランジスタあるいはＦＥＴ用バイアホールと、上記チップ部品を上記内部グランド面に接続するチップ部品用バイアホールとを設け、上記複数のトランジスタあるいはＦＥＴ用バイアホールを、上記トランジスタあるいはＦＥＴとほぼ同等の面積あるいはそれ以下の面積内に配設すると共に、上記トランジスタあるいはＦＥＴ実装面のグランド面と上記内部グランド面との接続を上記複数のトランジスタあるいはＦＥＴ用バイアホールのみによって行なうようにしたものである。
【０００９】
この発明に係る増幅器モジュールは、また、上記複数のトランジスタあるいはＦＥＴ用バイアホールを、まとめて単一のバイアホールとしたものである。
【００１０】
この発明に係る増幅器モジュールは、また、上記単一のバイアホールをメッシュ状に形成したものである。
【００１１】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図にもとづいて説明する。図１は、実施の形態１の概略構成を示す断面図である。この図において、１０はガラスセラミックまたは樹脂などの層を複数積層して形成された多層基板で、図は６層構造の場合を示しており、１は第１層、２は第２層、３〜６は第３層〜第６層をそれぞれ示す。１１は多層基板の第１層１及び第２層２に形成され第３層３の表面が露出するようにされたキャビティ、１２は第２層２の表面に形成されたグランド面、１３は第３層３の表面に形成されたグランド面、１４は第４層４の表面に形成されたストリップ線路、１５は第５層５の表面に形成されたグランド面、１６は第６層６の表面に形成されたストリップ線路、１７は第６層６の裏面に形成されモジュールの端子部を形成するグランド面である。
【００１２】
また、２０はキャビティ１１内で第３層３の表面に形成されたグランド面１３上に実装されたトランジスタあるいはＦＥＴ、２１はボンディングワイヤ、２２は第１層１の表面に形成されたマイクロストリップ線路、２３は同じく第１層１の表面に実装されたインダクタ（Ｌ）、コンデンサ（Ｃ）、抵抗（Ｒ）等のチップ部品で、上記トランジスタあるいはＦＥＴ２０と共に増幅器を構成するものである。また、３１、３２はそれぞれトランジスタあるいはＦＥＴ２０の裏面側で第３層３〜第６層６の各層を貫通して設けられ、グランド面１３、１５及び１７を接続するバイアホール、３５、３６はチップ部品２３の裏面側で第１層１及び第２層２を貫通して設けられ、チップ部品２３とグランド面１２及び１３とを接続するバイアホールである。
【００１３】
この実施の形態は、上述のように、バイアホール３５及び３６によってチップ部品２３をグランド面１２及び１３に接続し、トランジスタあるいはＦＥＴ２０を接地するためのグランド面１３と中間層のグランド面１５とモジュールの端子部を形成するグランド面１７とを、トランジスタあるいはＦＥＴ２０の裏面に設けた複数のバイアホール３１、３２のみによって接続するようにしたものである。このような構成とすることによって、トランジスタあるいはＦＥＴ２０の裏面のバイアホール３１、３２以外のグランド用のバイアホールの面積を削減することが可能となり、モジュールの小型化を図ることができる。
また、この構成によれば、放熱についてもトランジスタあるいはＦＥＴ裏面のバイアホール３１、３２を経て十分に行なうことが可能であり、トランジスタあるいはＦＥＴ２０及びチップ部品２３のグランド面１５、１７への接続もバイアホール３１、３２によって行なうことが可能である。
なお、この実施の形態では多層基板１０にキャビティ１１を設けた構造としたが、キャビティ１１を設けない構造であっても同様な効果を期待することができる。さらに、トランジスタあるいはＦＥＴ２０の裏面に設けられるバイアホール３１、３２の占める面積をトランジスタあるいはＦＥＴ２０の面積以下にすれば、多層基板の一層の小型化を図ることができる。
【００１４】
実施の形態２．
次に、この発明の実施の形態２を図にもとづいて説明する。図２は、実施の形態２の概略構成を示す断面図である。この図において、図１と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。図１と異なる点は、多層基板１０の側端面において、第３層３の表面のグランド面１３とモジュールの端子部を形成する第６層６の裏面のグランド面１７とにまたがって端面電極３７を設け、グランド面１３とグランド面１７との接続を複数のバイアホール３１、３２及び端面電極３７のみによって行なうようにした点である。
図３は、多層基板１０のうち、端面電極３７を設けた第３層３〜第６層６の概略構成を示す平面図である。
この実施の形態によれば、バイアホール３１、３２のみによってグランド面１３とグランド面１５、１７との接続を行なう場合に比してバイアホールの多層基板に対する占有面積を約半分にすることができるため、多層基板の面積を小さくすることが可能である。また、この実施の形態によれば、複数のバイアホール３１、３２と端面電極３７だけで接続するため、モジュール基板の面積を小さくすることが可能となる。
【００１５】
実施の形態３．
次に、この発明の実施の形態３を図にもとづいて説明する。図４は、実施の形態３の概略構成を示す断面図である。この図において、図２と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。図２と異なる点は、トランジスタあるいはＦＥＴ２０の裏面に設けた複数のバイアホール３１、３２を除去し、第３層３の表面のグランド面１３と、モジュールの端子部を形成する第６層６の裏面のグランド面１７とにまたがって設けられた端面電極３７のみによってグランド面１３とグランド面１７との接続を行なうようにした点である。
この実施の形態によれば、モジュール基板の面積をさらに小さくすることが可能となる。
【００１６】
実施の形態４．
次に、この発明の実施の形態４を図にもとづいて説明する。図５は、実施の形態４の概略構成を示す断面図である。この図において、１０はガラスセラミックまたは樹脂などの層を複数積層して形成された多層基板で、図は５層構造の場合を示しており、４１は第１層、４２は第２層、４３〜４５は第３層〜第５層をそれぞれ示す。１１は多層基板の第５層４５及び第４層４４に図５において下方から形成され、第４層４４の表面が露出するようにされたキャビティ、５１は第１層４１の表面に形成されたマイクロストリップ線路、５２は第２層４２の表面に形成された内部グランド面、５３は第３層４３の表面に形成されたストリップ線路、５４は第４層４４の表面に形成されたグランド面、５５は第５層４５の表面に形成されたストリップ線路、５６は第５層４５の裏面に形成されモジュールの端子部を形成するグランド面である。
【００１７】
また、６０はキャビティ１１内で第４層４４の表面に形成されたグランド面５４上に実装されたトランジスタあるいはＦＥＴ、６１はボンディングワイヤ、６２は第１層４１の表面、即ちトランジスタあるいはＦＥＴ６０の実装面とは反対側に実装されたインダクタ（Ｌ）、コンデンサ（Ｃ）、抵抗（Ｒ）等のチップ部品で、上記トランジスタあるいはＦＥＴ６０と共に増幅器を構成するものである。また、７１、７２はそれぞれトランジスタあるいはＦＥＴ６０の裏面側で第３層４３及び第２層４２を貫通して設けられ、グランド面５４及び内部グランド面５２を接続するバイアホール、７３、７４はチップ部品６２の裏面側で第１層４１を貫通して設けられ、チップ部品６２と内部グランド面５２とを接続するバイアホール、７５は第４層４４及び第５層４５を貫通して設けられ、グランド面５４と５６とを接続するバイアホールである。
【００１８】
この実施の形態は以上のように構成され、バイアホール７３及び７４によってチップ部品６２を内部グランド面５２に接続し、トランジスタあるいはＦＥＴ６０を接地するためのグランド面５４と内部グランド面５２とをトランジスタあるいはＦＥＴ６０の裏面に設けた複数のバイアホール７１、７２のみによって接続するようにしたものである。
このような構成とすることにより、トランジスタあるいはＦＥＴ６０の裏面のバイアホール７１、７２以外のグランド用のバイアホールの面積を削減することが可能となり、モジュールの小型化を図ることができる。
【００１９】
実施の形態５．
次に、この発明の実施の形態５を図にもとづいて説明する。図６は、実施の形態５の概略構成を示す断面図である。この図において、図５と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。図５と異なる点は、多層基板１０の側端面において、第２層４２の表面の内部グランド面５２と第４層４４の表面のグランド面５４とにまたがって端面電極５７を設け、内部グランド面５２とグランド面５４との接続を複数のバイアホール７１、７２及び端面電極５７のみによって行なうようにした点である。
この実施の形態によれば、バイアホール７１、７２のみによって内部グランド面５２とグランド面５４との接続を行なう場合に比して、配置すべき配線数が同じ場合はモジュール基板の面積を小さくすることが可能となる。また、この実施の形態では、層間のグランドをトランジスタあるいはＦＥＴ６０の裏面に設けたバイアホール７１、７２と端面電極５７だけで接続するため、モジュール基板の面積を小さくすることが可能となる。
【００２０】
実施の形態６．
次に、この発明の実施の形態６を図にもとづいて説明する。図７は、実施の形態６の概略構成を示す断面図である。この図において、図６と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。図６と異なる点は、トランジスタあるいはＦＥＴ６０の裏面に設けた複数のバイアホール７１、７２を除去し、第２層４２の表面の内部グランド面５２と、第４層４４の表面のグランド面５４とにまたがって設けられた端面電極５７のみによって内部グランド面５２とグランド面５４との接続を行なうようにした点である。
この実施の形態によれば、モジュール基板の面積をさらに小さくすることが可能となる。
【００２１】
実施の形態７．
次に、この発明の実施の形態７を図にもとづいて説明する。図８は、実施の形態７の概略構成を示す断面図である。この図において、図１と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。図１と異なる点は、トランジスタあるいはＦＥＴ２０の裏面に設けられた複数のバイアホール３１、３２をまとめて単一のバイアホール３８とした点である。
このような構成とすることにより、モジュール実装面（第６層６の裏面のグランド面１７）までのインダクタンス及び熱抵抗を同じにしながらバイアホールの占有面積を小さくし、その結果、モジュールの面積を小さくすることが可能である。
【００２２】
実施の形態８．
次に、この発明の実施の形態８を図にもとづいて説明する。図９は、実施の形態８の構成を示す概略図である。即ち、この実施の形態は、図８に示す実施の形態７における単一のバイアホール３８を図９に３９で示すように、メッシュ状に形成したものである。
多層基板１０とバイアホールの材料とは異なるため基板割れなどが生じる恐れがあるが、バイアホールの形状をメッシュ状とすることによって基板割れを防ぐことができると共に、限られた面積内でグランドを強化することが可能となる。
【００２３】
【発明の効果】
この発明に係る増幅器モジュールは、モジュールの端子部を形成するグランド面を有する層と、トランジスタあるいはＦＥＴの実装面をグランド面とした層と、上記トランジスタあるいはＦＥＴと共に増幅器を構成するコンデンサ、インダクタ、抵抗等のチップ部品を実装する実装面を有する層とを含む多層基板を有し、上記トランジスタあるいはＦＥＴの実装面とチップ部品の実装面とが同じ側に位置するようにされた増幅器モジュールにおいて、上記トランジスタあるいはＦＥＴの裏面側に設けられ上記端子部のグランド面に至る複数のトランジスタあるいはＦＥＴ用バイアホールと、上記チップ部品を上記トランジスタあるいはＦＥＴ実装面のグランド面に接続するチップ部品用バイアホールとを設け、上記複数のトランジスタあるいはＦＥＴ用バイアホールを、上記トランジスタあるいはＦＥＴとほぼ同等の面積あるいはそれ以下の面積内に配設すると共に、上記トランジスタあるいはＦＥＴ実装面のグランド面と上記端子部のグランド面との接続を上記複数のトランジスタあるいはＦＥＴ用バイアホールのみによって行なうようにしたものであるため、トランジスタあるいはＦＥＴの裏面に設けたバイアホール以外のグランド用のバイアホールの面積を削減することが可能となり、モジュールの小型化を図ることができる。
また、放熱についても、トランジスタあるいはＦＥＴ裏面のバイアホールを経て十分に行なうことが可能であり、トランジスタあるいはＦＥＴ及びチップ部品のグランド面への接続も上記バイアホールによって行なうことができる。
【００２４】
この発明に係る増幅器モジュールは、また、トランジスタあるいはＦＥＴの実装面をグランド面とした層と、上記トランジスタあるいはＦＥＴと共に増幅器を構成するコンデンサ、インダクタ、抵抗等のチップ部品を実装する実装面を有する層と、モジュール内に位置する内部グランド面を有する層とを含む多層基板を有し、上記トランジスタあるいはＦＥＴの実装面とチップ部品の実装面とが互いに反対側に位置するようにされた増幅器モジュールにおいて、上記トランジスタあるいはＦＥＴの裏面側に設けられ上記内部グランド面に至る複数のトランジスタあるいはＦＥＴ用バイアホールと、上記チップ部品を上記内部グランド面に接続するチップ部品用バイアホールとを設け、上記複数のトランジスタあるいはＦＥＴ用バイアホールを、上記トランジスタあるいはＦＥＴとほぼ同等の面積あるいはそれ以下の面積内に配設すると共に、上記トランジスタあるいはＦＥＴ実装面のグランド面と上記内部グランド面との接続を上記複数のトランジスタあるいはＦＥＴ用バイアホールのみによって行なうようにしたものであるため、トランジスタあるいはＦＥＴの裏面に設けたバイアホール以外のグランド用のバイアホールの面積を削減することが可能となり、モジュールの小型化を図ることができる。
【００２５】
この発明に係る増幅器モジュールは、また、上記複数のトランジスタあるいはＦＥＴ用バイアホールを、まとめて単一のバイアホールとしたため、モジュール実装面までのインダクタンス及び熱抵抗を同じにしながら、バイアホールの占有面積を小さくし、その結果、モジュールの面積を小さくすることが可能となる。
【００２６】
この発明に係る増幅器モジュールは、また、上記単一のバイアホールをメッシュ状に形成したため、基板割れを防ぐことができると共に、限られた面積内でグランドを強化することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の概略構成を示す断面図である。
【図２】この発明の実施の形態２の概略構成を示す断面図である。
【図３】実施の形態２において端面電極の概略構成を示す平面図である。
【図４】この発明の実施の形態３の概略構成を示す断面図である。
【図５】この発明の実施の形態４の概略構成を示す断面図である。
【図６】この発明の実施の形態５の概略構成を示す断面図である。
【図７】この発明の実施の形態６の概略構成を示す断面図である。
【図８】この発明の実施の形態７の概略構成を示す断面図である。
【図９】この発明の実施の形態８の概略構成を示す断面図である。
【図１０】従来の電力増幅器の概略構成を示す断面図である。
【符号の説明】
１０　多層基板、　１１　キャビティ、　１２，１３，１５，１７　グランド面、　２０　トランジスタあるいはＦＥＴ、　２３　チップ部品、　３１，３２，３５，３６　バイアホール、　３７　端面電極。
【図１】
2004047779.tif 000003
【図２】
2004047779.tif 000004
【図３】
2004047779.tif 000005
【図４】
2004047779.tif 000006
【図５】
2004047779.tif 000007
【図６】
2004047779.tif 000008
【図７】
2004047779.tif 000009
【図８】
2004047779.tif 000010
【図９】
2004047779.tif 000011
【図１０】
2004047779.tif 000012