(57)【要約】【課題】より最適化された構造をもってキャパシタ面積を確保しつつセル面積が縮小可能な強誘電体メモリ及びその製造方法を提供する。【解決手段】半導体基板１１において選択トランジスタ１２のドレインＤは、図示しない選択線（ビット線）に繋がり、ゲートＧは、制御線（ワード線）として機能する。ソースＳは、接続プラグ１４を介してキャパシタＣ１に接続されている。キャパシタＣ１の下部電極１５は、接続プラグ１４を略中心としてその上端部から下方周辺の絶縁膜１３で構成される斜面に沿って形成されている。下部電極１５上にはキャパシタ絶縁膜１６が、キャパシタ絶縁膜１６上には上部電極１７が形成されている。これにより、キャパシタＣ１は、適当なテーパ形状に基いた傾斜を有して構成される。【選択図】    図１
2004363123.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された電界効果型トランジスタと、
前記電界効果型トランジスタを覆う層間の絶縁膜と、
前記絶縁膜を貫通して前記電界効果型トランジスタの活性層と接続される導電部材と、
前記導電部材の上端部と電気的に接続され前記導電部材を略中心として前記上端部から下方周辺の前記絶縁膜で構成される斜面に沿って形成された下部電極、前記下部電極上の絶縁膜、及び前記絶縁膜上の上部電極を含むキャパシタと、
を具備したことを特徴とする半導体記憶装置。
【請求項２】
半導体基板に形成された電界効果型トランジスタと、
前記電界効果型トランジスタを覆う層間の絶縁膜と、
前記絶縁膜を貫通して前記電界効果型トランジスタの活性層と接続される導電部材と、
前記導電部材の上端部と電気的に接続され前記導電部材を略中心として前記上端部から下方周辺の前記絶縁膜で構成される斜面に沿って形成された下部電極、前記下部電極上の強誘電体膜、及び前記絶縁膜上の上部電極を含む強誘電体キャパシタと、
を具備したことを特徴とする半導体記憶装置。
【請求項３】
少なくとも前記上部電極及び前記下部電極の周縁部は徐々に厚さが小さくなるテーパ形状を呈していることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記電界効果型トランジスタの所定の活性層と接続される選択線が前記導電部材の高さよりも低い位置に配されていることを特徴とする請求項１〜３いずれか一つに記載の半導体記憶装置。
【請求項５】
半導体基板に電界効果型トランジスタを形成する工程と、
前記電界効果型トランジスタを覆う層間の第１絶縁膜を形成する工程と、
前記第１絶縁膜に前記電界効果型トランジスタの活性層と接続するための開孔部を形成する工程と、
前記開孔部に導電部材を埋め込む工程と、
前記導電部材の形状を突出させるように一部の前記第１絶縁膜を除去する工程と、
前記突出した前記導電部材の形状を覆うように層間の第２絶縁膜を形成する工程と、
前記突出した前記導電部材に関しその上端部を露出させ下方に向かうほど周辺に前記第２絶縁膜を多く残存させる前記第２絶縁膜の異方性エッチング工程と、少なくとも前記導電部材の上端部から前記第２絶縁膜で構成される斜面を覆う下部電極材料を形成する工程と、
前記下部電極材料上にキャパシタ用絶縁膜を形成する工程と、
前記キャパシタ用絶縁膜上に上部電極材料を形成する工程と、
少なくとも前記導電部材の上端部から前記第２絶縁膜で構成される斜面とその近傍の前記第１絶縁膜上に前記下部電極材料、前記キャパシタ用絶縁膜及び前記上部電極材料の積層を残存させるエッチング工程と、
を具備したことを特徴とする半導体記憶装置の製造方法。
【請求項６】
半導体基板に電界効果型トランジスタを形成する工程と、
前記電界効果型トランジスタを覆う層間の第１絶縁膜を形成する工程と、
前記第１絶縁膜に前記電界効果型トランジスタの活性層と接続するための開孔部を形成する工程と、
前記開孔部に導電部材を埋め込む工程と、
前記導電部材の形状を突出させるように一部の前記第１絶縁膜を除去する工程と、
前記突出した前記導電部材の形状を覆うように層間の第２絶縁膜を形成する工程と、
前記突出した前記導電部材に関しその上端部を露出させ下方に向かうほど周辺に前記第２絶縁膜を多く残存させる前記第２絶縁膜の異方性エッチング工程と、少なくとも前記導電部材の上端部から前記第２絶縁膜で構成される斜面を覆う下部電極材料を形成する工程と、
前記下部電極材料上にキャパシタ用絶縁膜を形成する工程と、
前記キャパシタ用絶縁膜上に上部電極材料を形成する工程と、
少なくとも前記導電部材の上端部から前記第２絶縁膜で構成される斜面に前記下部電極材料、前記キャパシタ用絶縁膜及び前記上部電極材料の積層を残存させるエッチング工程と、
を具備したことを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記下部電極材料を形成する工程の前に少なくとも前記第２絶縁膜上に酸素の侵入を防止する保護用の絶縁膜を被覆する工程を含むことを特徴とする請求項５または６記載の半導体記憶装置の製造方法。
【請求項８】
前記下部電極材料を形成する工程の前に少なくとも前記第１絶縁膜上に酸素の侵入を防止する保護用の絶縁膜を被覆する工程を含むことを特徴とする請求項５または６記載の半導体記憶装置の製造方法。
【請求項９】
前記開孔部を形成する工程の前に前記電界効果型トランジスタの所定の活性層と接続する選択線を配線する工程を含むことを特徴とする請求項５〜７いずれか一つに記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルにキャパシタを有する、特に高集積化が要求される強誘電体膜を用いたメモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）に適用される半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＦｅＲＡＭ、強誘電体メモリは高速性、低消費電力、高集積性、耐書き換え特性に優れた不揮発性メモリの一つである。例えば、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）やフラッシュメモリに比べて書き換え速度は１０５倍以上高速で、消費電力も小さく、書き換え耐性も１０７倍以上優れている。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）と同程度の高速アクセス性能、高集積性を有する。
【０００３】
ＦｅＲＡＭのセル構造の縮小化も進められている。よく知られているのはＤＲＡＭと同様にスタックキャパシタ（Ｓｔａｃｋｅｄ  Ｔｙｐｅ  Ｃａｐａｃｉｔｏｒ）構造をとる技術である。例えば、コンタクト部をポリシリコンやＷのプラグで埋め込み、選択用のＭＯＳ  ＦＥＴ上に強誘電体キャパシタを形成する。また、キャパシタ面積を有効利用する構成が様々考えられている。ＦｅＲＡＭのさらなる大容量化、高集積化に対応可能なように、柱状の下部電極を有する立体的なキャパシタ構造も提案されている（特許文献１）。
【０００４】
【特許文献１】
特開平１０−５６１４９（第３，４頁、図１，２）
【０００５】
【発明が解決しようとする課題】
上記特許文献１のような構成では、略垂直に突出した柱状の下部電極側壁に強誘電体膜及び上部電極を形成する必要がある。これにより、段差被覆性に優れたプロセスを用いる困難性が否定できない。このような従来構成に限らず、セル面積縮小に対するキャパシタ面積の有効利用は、さらなる改善の余地がある。
本発明は上記のような事情を考慮してなされたもので、より最適化された構造をもってキャパシタ面積を確保しつつセル面積が縮小可能な強誘電体メモリ及びその製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、半導体基板に形成された電界効果型トランジスタと、前記電界効果型トランジスタを覆う層間の絶縁膜と、前記絶縁膜を貫通して前記電界効果型トランジスタの活性層と接続される導電部材と、前記導電部材の上端部と電気的に接続され前記導電部材を略中心として前記上端部から下方周辺の前記絶縁膜で構成される斜面に沿って形成された下部電極、前記下部電極上の絶縁膜、及び前記絶縁膜上の上部電極を含むキャパシタと、を具備したことを特徴とする。
【０００７】
本発明に係る半導体記憶装置は、半導体基板に形成された電界効果型トランジスタと、前記電界効果型トランジスタを覆う層間の絶縁膜と、前記絶縁膜を貫通して前記電界効果型トランジスタの活性層と接続される導電部材と、前記導電部材の上端部と電気的に接続され前記導電部材を略中心として前記上端部から下方周辺の前記絶縁膜で構成される斜面に沿って形成された下部電極、前記下部電極上の強誘電体膜、及び前記絶縁膜上の上部電極を含む強誘電体キャパシタと、を具備したことを特徴とする。
【０００８】
上記それぞれ本発明に係る半導体記憶装置によれば、導電部材を略中心として上端部から下方周辺の絶縁膜で構成される斜面に沿ったキャパシタが形成される。平面上のキャパシタよりも、また、垂直に立設したキャパシタよりもキャパシタ面積を有効に利用できる。
【０００９】
なお、上記それぞれ本発明に係る半導体記憶装置において、より好ましくは、次のような特徴を有する。
少なくとも前記上部電極及び前記下部電極の周縁部は徐々に厚さが小さくなるテーパ形状を呈していることを特徴とする。加工上、側部の短絡を防ぐ信頼性の高い構造が実現される。
前記電界効果型トランジスタの所定の活性層と接続される選択線が前記導電部材の高さよりも低い位置に配されていることを特徴とする。本発明に係るキャパシタの実現に有利な構造であり、キャパシタ面積を有効に利用でき、設計の自由度も高い。
【００１０】
本発明に係る半導体記憶装置の製造方法は、半導体基板に電界効果型トランジスタを形成する工程と、前記電界効果型トランジスタを覆う層間の第１絶縁膜を形成する工程と、前記第１絶縁膜に前記電界効果型トランジスタの活性層と接続するための開孔部を形成する工程と、前記開孔部に導電部材を埋め込む工程と、前記導電部材の形状を突出させるように一部の前記第１絶縁膜を除去する工程と、前記突出した前記導電部材の形状を覆うように層間の第２絶縁膜を形成する工程と、前記突出した前記導電部材に関しその上端部を露出させ下方に向かうほど周辺に前記第２絶縁膜を多く残存させる前記第２絶縁膜の異方性エッチング工程と、少なくとも前記導電部材の上端部から前記第２絶縁膜で構成される斜面を覆う下部電極材料を形成する工程と、前記下部電極材料上にキャパシタ用絶縁膜を形成する工程と、前記キャパシタ用絶縁膜上に上部電極材料を形成する工程と、少なくとも前記導電部材の上端部から前記第２絶縁膜で構成される斜面とその近傍の前記第１絶縁膜上に前記下部電極材料、前記キャパシタ用絶縁膜及び前記上部電極材料の積層を残存させるエッチング工程と、を具備したことを特徴とする。
【００１１】
本発明に係る半導体記憶装置の製造方法は、半導体基板に電界効果型トランジスタを形成する工程と、前記電界効果型トランジスタを覆う層間の第１絶縁膜を形成する工程と、前記第１絶縁膜に前記電界効果型トランジスタの活性層と接続するための開孔部を形成する工程と、前記開孔部に導電部材を埋め込む工程と、前記導電部材の形状を突出させるように一部の前記第１絶縁膜を除去する工程と、前記突出した前記導電部材の形状を覆うように層間の第２絶縁膜を形成する工程と、前記突出した前記導電部材に関しその上端部を露出させ下方に向かうほど周辺に前記第２絶縁膜を多く残存させる前記第２絶縁膜の異方性エッチング工程と、少なくとも前記導電部材の上端部から前記第２絶縁膜で構成される斜面を覆う下部電極材料を形成する工程と、前記下部電極材料上にキャパシタ用絶縁膜を形成する工程と、前記キャパシタ用絶縁膜上に上部電極材料を形成する工程と、少なくとも前記導電部材の上端部から前記第２絶縁膜で構成される斜面に前記下部電極材料、前記キャパシタ用絶縁膜及び前記上部電極材料の積層を残存させるエッチング工程と、を具備したことを特徴とする。
【００１２】
上記それぞれ本発明に係る半導体記憶装置の製造方法によれば、突出した導電部材の形状を覆う第２絶縁膜を異方性エッチング加工して適当な斜面を形成する。この斜面に沿って導電部材を略中心として上端部から下方にキャパシタが形成される。段差被覆性の良好な無理のないキャパシタ加工ができ、かつキャパシタ面積を有効に利用できる。
【００１３】
また、上記それぞれ本発明に係る半導体記憶装置の製造方法において、前記下部電極材料を形成する工程の前に少なくとも前記第２絶縁膜上あるいは前記第１絶縁膜上に酸素の侵入を防止する保護用の絶縁膜を被覆する工程を含むことを特徴とする。キャパシタ用絶縁膜によっては酸素雰囲気中の高温熱処理が必要で、酸素の影響が電界効果型トランジスタにまで及ばないように寄与する。
【００１４】
なお、上記それぞれ本発明に係る半導体記憶装置の製造方法において、前記開孔部を形成する工程の前に前記電界効果型トランジスタの所定の活性層と接続する選択線を配線する工程を含むことを特徴とする。キャパシタ面積を有効に利用でき、設計の自由度も高い。
【００１５】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体記憶装置の要部を示す断面図である。１メモリセルが、１つの選択トランジスタと１つのキャパシタで構成されるものに適用される。半導体基板１１において電界効果型トランジスタでなる選択トランジスタ１２が形成されている。選択トランジスタ１２のドレインＤは、図示しない選択線（ビット線）に繋がる。選択トランジスタ１２のゲートＧは、制御線（ワード線）として機能する。選択トランジスタ１２のソースＳは、接続プラグ１４を介してキャパシタＣ１に接続されている。接続プラグ１４は、層間の絶縁膜１３を貫通して底部が選択トランジスタ１２のソースＳに、上端部はキャパシタＣ１の下部電極１５と接続されている。キャパシタＣ１の下部電極１５は、接続プラグ１４を略中心としてその上端部から下方周辺の絶縁膜１３で構成される斜面に沿って形成されている。下部電極１５上にはキャパシタ絶縁膜１６が、キャパシタ絶縁膜１６上には上部電極１７が形成されている。これにより、キャパシタＣ１は、適当なテーパ形状に基いた傾斜を有して構成される。上部電極１７は図示しないが別の配線が接続されるなどして基準電位（プレート電位等）が与えられる構成としてもよい。
【００１６】
上記構成において、選択トランジスタ１２は、ゲートＧがシリサイド化された構造、さらにはソースＳ、ドレインＤまでもシリサイド化された構造であってもよい。接続プラグ１４は、バリア膜を配したＷ（タングステン）プラグやポリシリコンプラグ等が考えられる。また、キャパシタＣ１は、強誘電体キャパシタであることが考えられる。この場合、キャパシタ絶縁膜１６として、ペロブスカイト構造のＰｂ系酸化物であるＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）系や、Ｂｉ層状酸化物であるＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）系が用いられる。また、比較的誘電率の大きい常誘電体材料としてＢＳＴ（Ｂａ，Ｓｒ）ＴｉＯ３やＳＴＯ（ＳｒＴｉＯ３）などを利用することも考えられる。その他キャパシタ絶縁膜として種種、適用可能な膜が用いられる。
【００１７】
また、下部電極１５及び上部電極１７は、Ｐｔ等の貴金属が主であることが考えられる。必要に応じてＩｒやＩｒＯ２等の拡散・反応バリア膜を付けた貴金属であってもよい。特に斜面において下部電極１５及び上部電極１７の貴金属をエッチング加工する際、周縁部は徐々に厚さが小さくなるテーパ形状を呈する形態が顕著である。また、絶縁膜１３はいくつかの工程を経て形成された総合的な構成を示しており、熱処理を経る上で必要な保護用の絶縁膜等が含まれていても特に図示していない。
【００１８】
上記実施形態の構成によれば、接続プラグ１４を略中心として上端部から下方周辺の絶縁膜１３で構成される斜面に沿ったキャパシタＣ１が形成される。従来技術にあるような、平面上のキャパシタよりも、また、垂直に立設したキャパシタよりもキャパシタ面積を有効に利用できる。これにより、セルの占有領域が小さくても極力、蓄積電荷量の大きなキャパシタを有することができる。
なお、上記のようなキャパシタの構成は加工性、段差被覆性に優れ、高信頼性のメモリセルを構成することができる。これについて、以下説明する。
【００１９】
図２〜図５は、それぞれ本発明の第２実施形態に係り、前記図１のような構成の半導体記憶装置及びその製造方法に関する一例を工程順に示す断面図である。図１と同様の箇所には同一の符号を付して説明する。
図２に示すように、半導体基板１１に電界効果型トランジスタ１２を形成する。すなわち、半導体基板１１の所定の不純物濃度で構成される素子領域において、チャネル領域上に、ゲート絶縁膜２１及びポリシリコン層２２を順次形成してゲート電極Ｇをパターニングする。次に、ソース／ドレイン領域Ｓ／Ｄを形成する。ここでは、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）構造、いわゆるエクステンション領域を有するソース／ドレイン領域Ｓ／Ｄを形成してもよい。その場合、まずゲート電極Ｇの領域をマスクに低濃度領域２３を不純物イオン注入により形成する。次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）法によりゲート電極Ｇ上を覆うように絶縁膜を堆積後、異方性のドライエッチングによりスペーサ２４を形成する。次に、ゲート電極Ｇ及びスペーサ２４の領域をマスクにしてソース／ドレインの高濃度領域２５を不純物イオン注入により形成し、ソース／ドレイン領域Ｓ／Ｄが形成される。図示しないが、ゲートＧのポリシリコン層２２をシリサイド化してもよい。また、さらにはソースＳ、ドレインＤまでもシリサイド化されたサリサイドプロセスを用いた構造としてもよい。
【００２０】
次に、上記電界効果型トランジスタ１２を覆う層間の絶縁膜１３１を形成する。この間に必要な工程に応じて選択線（ビット線）を形成する工程を経てもよい。絶縁膜１３１をエッチバック法やＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  ）技術を利用して平坦化し、リソグラフィ技術を用いてソースＳに到達する開孔部２６を形成する。開孔部２６内壁にＴｉＮやＴａＮ等のバリア膜２７を被覆後、ＣＶＤ法を用いてＷを配線金属２８として形成し、ＣＭＰ技術を経て埋め込んだ形にする。これにより、接続プラグ１４が形成される。なお、接続プラグ１４はこのようなＷプラグに限らない。接続プラグ１４は例えばポリシリコンプラグを利用してもよい。
【００２１】
次に、レジストマスク２９を形成して所定時間異方性エッチングする。これにより、露出した絶縁膜１３１のレベルを、Ｌ１のレベルからＬ２のレベルにする。これにより、接続プラグ１４の形状を上半分程度突出させた構成とする。接続プラグ１４の形状の突出が上半分程度という形態には限らない。接続プラグ１４の高さに応じて上半分以下にも上半分以上にもなり得る。
【００２２】
次に、図３に示すように、突出した接続プラグ１４の形状を覆うように層間の絶縁膜１３２を形成する。その後、異方性エッチングすることによって、突出した接続プラグ１４に関しその上端部を露出させ下方に向かうほど周辺に絶縁膜１３２を多く残存させる形態とする。
【００２３】
次に、図４に示すように、絶縁膜１３２上に保護用の絶縁膜１３３を被覆する。絶縁膜１３３は、後の工程で、キャパシタ絶縁膜１６として強誘電体膜を用いるとき特に重要となる。強誘電体膜の結晶化や、安定化には酸素雰囲気中の熱処理（リカバリー・アニール）を経ることが多い。これにより、電界効果型トランジスタ１２等の素子が酸素の侵入によって特性（しきい値）変動する恐れがある。よって、絶縁膜１３３は、酸素を通さない機能を有する膜、例えばＣＶＤ窒化膜（高密度プラズマＳｉＮ膜）等が用いられる。一方、キャパシタ絶縁膜１６として強誘電体膜を使わない、または、酸素雰囲気中の熱処理をしない、または、下層の素子の影響が許容範囲内であるときには上記絶縁膜１３３を省略する可能性もある。絶縁膜１３３は、例えば図２に示したレジストマスク２９のマスクパターンを再度用いて接続プラグ１４の上端部の露出を確保してもよい。このように、前記図１の絶縁膜１３の中には、少なくともこれまでに形成された絶縁膜１３１〜１３３が含まれる。
【００２４】
次に、接続プラグ１４の上端部から絶縁膜１３２で形作られた斜面を含んで下部電極材料１５ａを形成する。下部電極材料１５ａは、例えばＰｔをスパッタ法により形成する。あるいはＩｒ，Ｐｔをスパッタ法により積層形成してもよい。次に、下部電極材料１５ａ上にキャパシタ用絶縁膜１６ａを形成する。キャパシタ用絶縁膜１６ａは、上述の第１実施形態で示した種種の強誘電体膜から選択された膜をスパッタ法やＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法等を用いて形成する。次に、このキャパシタ用絶縁膜１６ａ上に上部電極材料１７ａを形成する。上部電極材料１７ａは、例えばＰｔをスパッタ法により形成する。
【００２５】
次に、図５に示すように、所定領域に形成したレジストマスク（破線）で覆われていない領域における上部電極材料１７ａ、キャパシタ用絶縁膜１６ａ、下部電極材料１５ａをマスクとして物理的なエッチング、トリミング等で除去する。その後、熱処理を経るなどしてキャパシタ用絶縁膜を安定化させる。これにより、接続プラグ１４の上端部から絶縁膜１３２で形作られた斜面及びその近傍の絶縁膜１３１上方平坦領域上（ここでは絶縁膜１３３上）に下部電極１５、キャパシタ絶縁膜１６及び上部電極１７の積層によるキャパシタＣ１が形成される。少なくとも上部電極１７及び下部電極１５の周縁部は徐々に厚さが小さくなるテーパ形状を呈するようになる。このような形状はエッチング残渣がキャパシタ絶縁膜１６のエッチング側部に付着し難い。その後、図示しないが層間の絶縁膜や保護膜を形成する。上部電極１７が別の配線と接続されるなどして基準電位（プレート電位等）が与えられる形態をとってもよい。
【００２６】
上記第２実施形態に係る構成及び方法によれば、突出した接続プラグ１４の形状を覆う絶縁膜１３２を異方性エッチング加工して適当な斜面を形成する。この斜面に沿って接続プラグ１４を略中心として上端部から下方にキャパシタＣ１が形成される。これにより、段差被覆性の良好な無理のないキャパシタ加工ができ、かつキャパシタ面積を有効に利用できる。さらに、キャパシタＣ１の加工後に形成する図示しない絶縁膜や保護膜の段差被覆性の向上にも寄与する。また、キャパシタＣ１の上部電極１７及び下部電極１５の周縁部は徐々に厚さが小さくなるテーパ形状を呈するようになる。このような形状はエッチング残渣がキャパシタ絶縁膜１６のエッチング側部に付着し難く、上部電極１７と下部電極１５の短絡防止に寄与する。
【００２７】
図６は、本発明の第３実施形態に係り、前記第２実施形態のキャパシタパターンの変形例を含む半導体記憶装置及びその製造方法を示す断面図である。前記図５の工程で他のレジストパターンを用いてキャパシタＣ２をパターニングしている。所定領域に形成したレジストマスク（破線）で覆われていない領域における上部電極材料１７ａ、キャパシタ用絶縁膜１６ａ、下部電極材料１５ａをマスクとして物理的なエッチング、トリミング等で除去する。これにより、接続プラグ１４の上端部から絶縁膜１３２で形作られた斜面（ここでは絶縁膜１３３上）に下部電極１５、キャパシタ絶縁膜１６及び上部電極１７の積層によるキャパシタＣ２が形成される。パターニング縁部が斜面にあるので、少なくとも上部電極１７及び下部電極１５の周縁部は徐々に厚さが小さくなるテーパ形状が顕著に現出する。このような形状はエッチング残渣がキャパシタ絶縁膜１６のエッチング側部に付着し難い。その後、図示しないが層間の絶縁膜や保護膜を形成する。上部電極１７が別の配線と接続されるなどして基準電位（プレート電位等）が与えられる形態をとってもよい。
【００２８】
上記第３実施形態に係る構成及び方法によれば、前記第１、第２実施形態と同様に、突出した接続プラグ１４の形状を覆う絶縁膜１３２を異方性エッチング加工して適当な斜面を形成する。この斜面に沿って接続プラグ１４を略中心として上端部から下方にキャパシタＣ２が形成される。これにより、段差被覆性の良好な無理のないキャパシタ加工ができ、かつキャパシタ面積を有効に利用できる。さらに、キャパシタＣ２の加工後に形成する図示しない絶縁膜や保護膜の段差被覆性の向上にも寄与する。また、キャパシタＣ２の上部電極１７及び下部電極１５の周縁部は徐々に厚さが小さくなるテーパ形状を呈するようになる。このような形状はエッチング残渣がキャパシタ絶縁膜１６のエッチング側部に付着し難く、上部電極１７と下部電極１５の短絡防止に寄与する。
【００２９】
図７〜図１０は、それぞれ本発明の第４実施形態に係り、前記図１のような構成の半導体記憶装置及びその製造方法に関する一例を工程順に示す断面図である。図１と同様の箇所には同一の符号を付して説明する。
図７に示すように、半導体基板１１に電界効果型トランジスタ１２を形成する。この部分は前記第２実施形態と同様である。そして、この電界効果型トランジスタ１２を覆う層間の絶縁膜１３５を形成する。この間に必要な工程に応じて選択線（ビット線）を形成する工程を経てもよい。絶縁膜１３５は、エッチバック法やＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  ）技術を利用して平坦化する。
【００３０】
次に、絶縁膜１３５上に保護用の絶縁膜１３６を適当な厚さ被覆する。絶縁膜１３６は、エッチング保護膜（エッチングストッパ）として設けられる。また、酸素を通さない機能を有する膜であればなおよい。キャパシタ絶縁膜１６として強誘電体膜を用いる場合、強誘電体膜の結晶化や、安定化には酸素雰囲気中の熱処理（リカバリー・アニール）を経ることが多い。これにより、電界効果型トランジスタ１２等の素子が酸素の侵入によって特性（しきい値）変動する恐れがある。よって、絶縁膜１３６は、エッチングストッパ及び酸素を通さない機能を有する膜として、例えばＣＶＤ窒化膜（高密度プラズマＳｉＮ膜）等が用いられる。
【００３１】
次に、絶縁膜１３６上に層間の絶縁膜１３７を形成する。絶縁膜１３７上において、リソグラフィ技術を用いてソースＳに到達する開孔部２６を形成する。開孔部２６内壁にＴｉＮやＴａＮ等のバリア膜２７を被覆後、ＣＶＤ法を用いてＷを配線金属２８として形成し、ＣＭＰ技術を経て埋め込んだ形にする。これにより、接続プラグ１４が形成される。なお、接続プラグ１４はこのようなＷプラグに限らない。接続プラグ１４は例えば導電性のポリシリコンプラグを利用してもよい。その場合、特に下部電極１５はＩｒやＩｒＯ２等の拡散・反応バリア膜を主電極（Ｐｔ等）と接続プラグ１４の間に設けるとよい。
【００３２】
次に、レジストマスク２９を形成して異方性エッチングする。これにより、露出した絶縁膜１３８を破線のレベルからエッチングストッパの絶縁膜１３７のレベルまで除去する。これにより、接続プラグ１４の形状を絶縁膜１３８の厚さ分突出させた構成とする。つまり、接続プラグ１４の形状の突出は絶縁膜１３５の厚さ、絶縁膜１３６の配置、絶縁膜１３７の厚さによって決まる。
【００３３】
次に、図８に示すように、突出した接続プラグ１４の形状を覆うように層間の絶縁膜１３８を形成する。その後、異方性エッチングすることによって、突出した接続プラグ１４に関しその上端部を露出させ下方に向かうほど周辺に絶縁膜１３８を多く残存させる形態とする。このように、前記図１の絶縁膜１３の中には、少なくともこれまでに形成された絶縁膜１３５〜１３８が含まれる。
【００３４】
次に、図９に示すように、接続プラグ１４の上端部から絶縁膜１３８で形作られた斜面を含んで下部電極材料１５ａを形成する。下部電極材料１５ａは、例えばＰｔをスパッタ法により形成する。あるいはＩｒ，Ｐｔをスパッタ法により積層形成してもよい。次に、下部電極材料１５ａ上にキャパシタ用絶縁膜１６ａを形成する。キャパシタ用絶縁膜１６ａは、上述の第１実施形態で示した種種の強誘電体膜から選択された膜をスパッタ法やＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法等を用いて形成する。次に、このキャパシタ用絶縁膜１６ａ上に上部電極材料１７ａを形成する。上部電極材料１７ａは、例えばＰｔをスパッタ法により形成する。
【００３５】
次に、図１０に示すように、所定領域に形成したレジストマスク（破線）で覆われていない領域における上部電極材料１７ａ、キャパシタ用絶縁膜１６ａ、下部電極材料１５ａをマスクとして物理的なエッチング、トリミング等で除去する。これにより、接続プラグ１４の上端部から絶縁膜１３８で形作られた斜面及びその近傍の絶縁膜１３７上方平坦領域上に下部電極１５、キャパシタ絶縁膜１６及び上部電極１７の積層によるキャパシタＣ１が形成される。少なくとも上部電極１７及び下部電極１５の周縁部は徐々に厚さが小さくなるテーパ形状を呈するようになる。このような形状はエッチング残渣がキャパシタ絶縁膜１６のエッチング側部に付着し難い。その後、図示しないが層間の絶縁膜や保護膜を形成する。上部電極１７が別の配線と接続されるなどして基準電位（プレート電位等）が与えられる形態をとってもよい。
【００３６】
上記第４実施形態に係る構成及び方法によれば、接続プラグ１４の形状の突出は絶縁膜１３５の厚さ、絶縁膜１３６の配置、絶縁膜１３７の厚さによって決まり、制御性に優れる。しかも、絶縁膜１３６はエッチングストッパとして機能させるばかりでなく、酸素の拡散バリアとして機能させる膜を兼ねることも可能である。突出した接続プラグ１４の形状を覆う絶縁膜１３８を異方性エッチング加工して適当な斜面を形成する。この斜面に沿って接続プラグ１４を略中心として上端部から下方にキャパシタＣ１が形成される。これにより、段差被覆性の良好な無理のないキャパシタ加工ができ、かつキャパシタ面積を有効に利用できる。さらに、キャパシタＣ１の加工後に形成する図示しない絶縁膜や保護膜の段差被覆性の向上にも寄与する。また、キャパシタＣ１の上部電極１７及び下部電極１５の周縁部は徐々に厚さが小さくなるテーパ形状を呈するようになる。このような形状はエッチング残渣がキャパシタ絶縁膜１６のエッチング側部に付着し難く、上部電極１７と下部電極１５の短絡防止に寄与する。
【００３７】
図１１は、本発明の第５実施形態に係り、前記第４実施形態のキャパシタパターンの変形例を含む半導体記憶装置及びその製造方法を示す断面図である。前記図１０の工程で他のレジストパターンを用いてキャパシタＣ２をパターニングしている。所定領域に形成したレジストマスク（破線）で覆われていない領域における上部電極材料１７ａ、キャパシタ用絶縁膜１６ａ、下部電極材料１５ａをマスクとして物理的なエッチング、トリミング等で除去する。これにより、接続プラグ１４の上端部から絶縁膜１３８で形作られた斜面に下部電極１５、キャパシタ絶縁膜１６及び上部電極１７の積層によるキャパシタＣ２が形成される。パターニング縁部が斜面にあるので、少なくとも上部電極１７及び下部電極１５の周縁部は徐々に厚さが小さくなるテーパ形状が顕著に現出する。このような形状はエッチング残渣がキャパシタ絶縁膜１６のエッチング側部に付着し難い。その後、図示しないが層間の絶縁膜や保護膜、配線を形成する。上部電極１７が別の配線と接続されるなどして基準電位（プレート電位等）が与えられる形態をとってもよい。
【００３８】
上記第５実施形態に係る構成及び方法によれば、前記第１、第４実施形態と同様に、突出した接続プラグ１４の形状を覆う絶縁膜１３８を異方性エッチング加工して適当な斜面を形成する。この斜面に沿って接続プラグ１４を略中心として上端部から下方にキャパシタＣ２が形成される。これにより、段差被覆性の良好な無理のないキャパシタ加工ができ、かつキャパシタ面積を有効に利用できる。さらに、キャパシタＣ２の加工後に形成する図示しない絶縁膜や保護膜の段差被覆性の向上にも寄与する。また、キャパシタＣ２の上部電極１７及び下部電極１５の周縁部は徐々に厚さが小さくなるテーパ形状を呈するようになる。このような形状はエッチング残渣がキャパシタ絶縁膜１６のエッチング側部に付着し難く、上部電極１７と下部電極１５の短絡防止に寄与する。
【００３９】
図１２は、本発明の第６実施形態に係る半導体記憶装置の要部を示す断面図である。前記第２実施形態と同様の箇所には同一の符号を付して説明する。この実施形態では選択線（ビット線）ＢＬが示されている。選択トランジスタ１２のドレインＤの活性層と接続される選択線ＢＬが、接続プラグ１４の高さよりも低い位置に配されている。キャパシタ面積を有効に利用でき、設計の自由度も高い。もちろん前記第３実施形態に示したキャパシタＣ２の構成を採用してもよい。また、上部電極１７は平坦化した層間の絶縁膜１８に形成された開孔部を介した配線１９が接続されるなどして基準電位（プレート電位等）が与えられる構成が示されている。
【００４０】
図１３は、本発明の第７実施形態に係る半導体記憶装置の要部を示す断面図である。前記第４実施形態と同様の箇所には同一の符号を付して説明する。この実施形態では選択線（ビット線）ＢＬが示されている。選択トランジスタ１２のドレインＤの活性層と接続される選択線ＢＬが、接続プラグ１４の高さよりも低い位置に配されている。キャパシタ面積を有効に利用でき、設計の自由度も高い。もちろん前記第５実施形態に示したキャパシタＣ２の構成を採用してもよい。また、上部電極１７は平坦化した層間の絶縁膜１８に形成された開孔部を介した配線１９が接続されるなどして基準電位（プレート電位等）が与えられる構成が示されている。
【００４１】
以上説明したように本発明によれば、接続プラグを中心として上端部から下方周辺の絶縁膜で構成される斜面に沿ったキャパシタが構成される。キャパシタは斜面に形成されるため、縁部をテーパ形状に加工し易く、残膜付着によるキャパシタ短絡を防止できる。従来技術にあるような、平面上のキャパシタよりも、また、垂直に立設したキャパシタよりもキャパシタ面積を有効に利用できる。これにより、セルの占有領域が小さくても極力、蓄積電荷量の大きなキャパシタを有することができる。この結果、より最適化された構造をもってキャパシタ面積を確保しつつセル面積が縮小可能な強誘電体メモリ及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体記憶装置の要部を示す断面図。
【図２】第２実施形態に係り、前記図１のような構成の半導体記憶装置及びその製造方法に関する一例を工程順に示す第１断面図。
【図３】図２に続く第２断面図。
【図４】図３に続く第３断面図。
【図５】図４に続く第４断面図。
【図６】第３実施形態に係り、前記第２実施形態のキャパシタパターンの変形例を含む半導体記憶装置及びその製造方法を示す断面図。
【図７】第４実施形態に係り、前記図１のような構成の半導体記憶装置及びその製造方法に関する一例を工程順に示す第１断面図。
【図８】図７に続く第２断面図。
【図９】図８に続く第３断面図。
【図１０】図９に続く第４断面図。
【図１１】第５実施形態に係り、前記第４実施形態のキャパシタパターンの変形例を含む半導体記憶装置及びその製造方法を示す断面図。
【図１２】第６実施形態に係る半導体記憶装置の要部を示す断面図。
【図１３】第７実施形態に係る半導体記憶装置の要部を示す断面図。
【符号の説明】
１１…半導体基板、１２…選択トランジスタ（電界効果型トランジスタ）、１３，１３１〜１３３，１３５〜１３８，１８…絶縁膜、１４…接続プラグ、１５…下部電極、１６…キャパシタ絶縁膜、１７…上部電極、１９…配線、２１…ゲート絶縁膜、２２…ポリシリコン層、２３…ソース／ドレインの低濃度領域、２４…スペーサ、２５…ソース／ドレインの高濃度領域、２６…開孔部、２７…バリア膜、２８…配線金属、２９…レジストマスク、Ｃ１，Ｃ２…キャパシタ、Ｓ…ソース、Ｄ…ドレイン、Ｇ…ゲート（制御線、ワード線）、ＢＬ…選択線（ビット線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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