(57)【要約】【課題】ラッチアップ及びソフトエラーを防止できる半導体素子及びその製造方法を提供する。【解決手段】ウェル領域に形成される絶縁されたゲート電極パターンを含む。また、半導体素子はゲート電極パターンの側壁に形成される側壁スペーサをさらに含む。ゲート電極の対向する両壁部の隣接する領域にソース領域及びドレーン領域が形成される。ソース領域またはドレーン領域のうちいずれか一つは側壁スペーサ下部に第１濃度不純物領域を含む。かかる半導体素子はウェル領域内にシリサイド層を含むのであるが、このシリサイド層の少なくとも一部分はウェル領域にバイアスを印加するためにウェル領域の一部分とコンタクトされる。【選択図】　図２Ａ
2004047933.tif 000002
【特許請求の範囲】
【請求項１】
ウェル領域上に形成される絶縁されたゲート電極パターンと、
前記ゲート電極パターンの両側に形成される側壁スペーサと、
前記ゲート電極パターンの対向する両壁部と隣接した領域に形成されるソース領域及びドレーン領域とを含み、
前記ソース領域及びドレーン領域のうちいずれか一つは、
前記側壁スペーサ下部に形成される第１濃度不純物領域及び前記ウェル領域内に形成されるシリサイド層を含み、
前記シリサイド層の少なくとも一部分はウェル領域にバイアスを加えるべくウェル領域の一部分とコンタクトされることを特徴とする半導体素子。
【請求項２】
前記シリサイド層は第１濃度不純物領域の内部及び上部に形成されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
ウェル領域に形成される絶縁されたゲート電極パターンと、
前記ゲート電極パターン側壁に形成される側壁スペーサと、
前記ゲート電極パターンの対向する両壁部と隣接した領域に形成されるソース領域及びドレーン領域とを含み、
前記ソース領域は、前記側壁スペーサ下部に形成される第１濃度不純物領域及び前記第１濃度不純物領域の内部及び上部に形成されるシリサイド層を含み、
前記シリサイド層の少なくとも一部分はウェル領域にバイアスを加えるためのウェル領域の一部分とコンタクトされることを特徴とする半導体素子。
【請求項４】
前記シリサイド層を通過してウェル領域及びソース領域と電気的に連結されるグラウンドラインをさらに含むことを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記シリサイド層を通過してウェル領域及びソース領域と電気的に連結されるパワーサプライラインをさらに含むことを特徴とする請求項３に記載の半導体素子。
【請求項６】
前記ドレーン領域は前記側壁スペーサ下部に形成される第１濃度不純物領域、前記側壁スペーサと隣接した領域に形成されるシリサイド層、及び前記シリサイド層下部に形成される第２濃度不純物領域を含み、
前記シリサイド層は前記ウェル領域のいかなる部分ともコンタクトされないことを特徴とする請求項３に記載の半導体素子。
【請求項７】
前記ソース領域は第２濃度不純物領域を含まないことを特徴とする請求項６に記載の半導体素子。
【請求項８】
第２濃度不純物領域は第１濃度不純物領域より高濃度を有することを特徴とする請求項６に記載の半導体素子。
【請求項９】
前記ゲート電極パターン上にシリサイド層をさらに含むことを特徴とする請求項３に記載の半導体素子。
【請求項１０】
前記シリサイド層は前記第１濃度不純物領域より深いか深さが同じであることを特徴とする請求項３に記載の半導体素子。
【請求項１１】
前記シリサイド層は前記第１濃度不純物領域より浅く、
前記シリサイド層は前記ウェル領域にバイアスを加えてラッチアップを防げるように第１濃度不純物領域及びウェル領域間の接合よりなるｐ−ｎ接合と十分に近く配することを特徴とする請求項３に記載の半導体素子。
【請求項１２】
前記ソース領域でのシリサイド層と第１濃度不純物領域との深さ差はほぼ５００Å以下であることを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
第１導電型のウェル領域に形成される絶縁されたゲート電極パターンと、
前記ゲート電極パターン側壁に形成される側壁スペーサと、
前記ゲートパターンの対向する両壁部と隣接した領域に形成されるソース領域及びドレーン領域を含み、
前記ソース領域は、前記側壁スペーサ下部に形成される第２導電型の第１濃度不純物領域及び前記ウェル領域内に形成されるシリサイド層を含み、前記シリサイド層の少なくとも一部分以上はウェル領域にバイアスを加えるべくウェル領域の一部分とコンタクトされ、
前記ドレーン領域は、側壁スペーサ下部に形成される第２導電型の第１濃度不純物領域、側壁スペーサと隣接した領域に形成されるシリサイド層、及び前記シリサイド層下部の第２導電型を有する第２濃度不純物領域を含み、前記シリサイド層はウェル領域のいずれの部分ともコンタクトされないことを特徴とする半導体素子。
【請求項１４】
前記ソース領域内のシリサイド層は第１濃度不純物領域に形成されることを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記第２濃度不純物領域は前記第１不純物濃度より深いことを特徴とする請求項１３に記載の半導体素子。
【請求項１６】
前記ウェル領域はｐ型であり、ソースドレーン領域はｎ型であることを特徴とする請求項１３に記載の半導体素子。
【請求項１７】
前記シリサイド層を通過してウェル領域及びソース領域と電気的に連結されるグラウンドラインをさらに含むことを特徴とする請求項１６に記載の半導体素子。
【請求項１８】
前記ウェル領域はｎ型であり、ソース及びドレーン領域はｐ型であることを特徴とする請求項１３に記載の半導体素子。
【請求項１９】
前記シリサイド層を通過してウェル領域及びソース領域と電気的に連結されるパワーサプライラインをさらに含むことを特徴とする請求項１８に記載の半導体素子。
【請求項２０】
ウェル領域上に絶縁されたゲート電極パターンを形成する段階と、
前記ゲート電極パターンの対向する第１及び第２側部と隣接した領域に第１濃度不純物領域を形成する段階と、
前記ゲート電極パターンの側壁に側壁スペーサを形成する段階と、
前記ゲート電極パターンの第１側部をマスクで覆った後、結果物に不純物をイオン注入し、側壁スペーサと隣接したゲート電極パターンの第２側部下部に第２濃度不純物領域を形成する段階と、
前記ゲート電極パターンの第１側部と隣接する前記ウェル領域内にシリサイド層を形成する段階とを含み、
前記ゲート電極パターンの第１側部と隣接するシリサイド層の少なくとも一部分は前記ウェル領域にバイアスを印加するためにウェル領域の一部分とコンタクトすることを特徴とする半導体素子の製造方法。
【請求項２１】
前記シリサイド層は第１濃度不純物領域上に形成されることを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項２２】
前記ゲート電極パターンの第２側部の側壁スペーサと隣接すべくシリサイド膜を形成する段階をさらに含み、
前記シリサイド層は前記ウェル領域のいかなる部分ともコンタクトされないことを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項２３】
前記ゲート電極パターン上部にシリサイド層を形成する段階をさらに含むことを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項２４】
ウェル領域上に絶縁されたゲート電極パターンを形成する段階と、
前記ゲート電極パターンの対向する第１及び第２側部と隣接した領域に第１濃度不純物領域を形成する段階と、
前記ゲート電極パターンの側壁に側壁スペーサを形成する段階と、
前記結果物上に不純物をイオン注入し、前記側壁スペーサと隣接するゲート電極パターンの第２側部下部に第２濃度不純物領域を形成する段階と、
前記側壁スペーサと隣接するウェル領域内にシリサイド層を形成する段階とを含み、
前記ゲート電極パターンの第１側部と隣接するシリサイド層の少なくとも一部分は前記ウェル領域にバイアスを印加するためにウェル領域の一部分とコンタクトすることを特徴とする半導体素子の製造方法。
【請求項２５】
前記シリサイド層は第１濃度不純物領域上に形成されることを特徴とする請求項２４に記載の半導体素子の製造方法。
【請求項２６】
前記ゲート電極パターン上部にシリサイド層を形成する段階をさらに含むことを特徴とする請求項２４に記載の半導体素子の製造方法。
【請求項２７】
互いに素子分離されており、第１及び第２ウェルにそれぞれ形成される第１トランジスタ及び第２トランジスタを含み、
前記第１トランジスタは、
第１導電型の第１ウェルに形成される絶縁された第１ゲート電極パターンと、
前記第１ゲート電極パターンの側壁に形成される第１側壁スペーサと、
前記第１ゲート電極パターンの対向する側部と隣接すべく形成される第２導電型の第１ソース及びドレーン領域とを含み、
前記第１ソース領域は、第１側壁スペーサの下部に形成される第２導電型の第１濃度不純物領域及び第１ウェル領域内に形成される第１シリサイド層を含み、前記第１シリサイド層の少なくとも一部分は前記第１ウェル領域にバイアスを印加するために第１ウェル領域の一部分とコンタクトされ、
前記第２トランジスタは、
第２導電型の第２ウェルに形成される絶縁された第２ゲート電極パターンと、
前記第２ゲート電極パターンの側壁に形成される第２側壁スペーサと、
前記第２ゲート電極パターンの対向する側部と隣接すべく形成される第１導電型の第２ソース及びドレーン領域とを含み、
前記第２ソース領域は、第２側壁スペーサの下部に形成される第１導電型の第２の第１濃度不純物領域及び第２ウェル領域内に形成される第２シリサイド層を含み、
前記第２シリサイド層の少なくとも一部分は前記第２ウェル領域にバイアスを印加するために第２ウェル領域の一部分とコンタクトされることを特徴とする半導体素子。
【請求項２８】
前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする請求項２７に記載の半導体素子。
【請求項２９】
前記第１シリサイド層を通じて第１ウェル領域及び第２ソース領域と電気的に連結されるグラインドライン、及び前記第２シリサイド層を通じて第２ウェル領域及び第２ソース領域と電気的に連結されるパワーサプライラインをさらに含むことを特徴とする請求項２８に記載の半導体素子。
【請求項３０】
前記第１導電型はｎ型であり、第２導電型はｐ型であることを特徴とする請求項２７に記載の半導体素子。
【請求項３１】
前記第２シリサイド層を通じて第２ウェル領域及び第２ソース領域と電気的に連結されるグラウンドライン、及び前記第１シリサイド層を通じて第１ウェル領域及び第１ソース領域と電気的に連結されるパワーサプライラインをさらに含むことを特徴とする請求項３０に記載の半導体素子。
【請求項３２】
前記第１ウェル領域及び第２ウェル領域のドレーン領域内のシリサイド層をさらに含み、前記シリサイド層は前記第１及び第２ウェル領域のいかなる部分ともコンタクトされないことを特徴とする請求項２７に記載の半導体素子。
【請求項３３】
前記第１及び第２ゲート電極パターン上に形成されるシリサイド層をさらに含むことを特徴とする請求項２７に記載の半導体素子。
【請求項３４】
前記第１シリサイド層は前記第１濃度不純物領域の内部及び上部に形成されることを特徴とする請求項２７に記載の半導体素子。
【請求項３５】
前記第２シリサイド層は前記第２の第１濃度不純物領域の内部及び上部に形成されることを特徴とする請求項２７に記載の半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、より具体的にはラッチアップまたはソフトエラーを防止するためのウェルバイアス用半導体素子構造及びその製造方法に関する。
【０００２】
【従来の技術】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ−Ｏｘｉｄｅ　Ｓｉｌｉｃｏｎ）ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）セルのようなＣＭＯＳ回路はラッチアップまたはソフトエラーのような問題に直面している。
【０００３】
ＣＭＯＳ回路にて、ラッチアップは相補寄生バイポーラトランジスタ構造の存在により生じる。すなわち、ＣＭＯＳ回路内でｎチャンネル及びｐチャンネルディバイスが互いに非常に密接して位置するために、寄生ｐ−ｎ−ｐ−ｎバイポーラ構造が確認されうる。その結果、所定のバイアスを印加して寄生ｐ−ｎ−ｐ−ｎバイポーラ構造のｐ−ｎ−ｐ部分はｎ−ｐ−ｎ構造でベースカレントを供給でき、多量の電流量を誘発する。これは回路不良を誘発したり、はなはだしくは高電力消耗により誘発される熱により回路自体を破壊する。ラッチアップ現象はパワーサプライ電圧変動（ｆｌｕｃｔｕａｔｉｏｎ）による一時的なカレント変化、ウェル境界でのパンチスルーカレント、またはそれ以外の類似現象によりトリガされる。かかるトリガカレントは端子過電圧ストレス、一時的な移動カレント、イオン化放射または熱電子による衝突イオン化を含むいずれか一つまたはそれ以上のさまざまな方法より設定される。
【０００４】
ラッチアップ問題だけではなく、アルファ粒子のような周囲環境からエネルギを有する粒子がデプレッション（ｄｅｐｌｅｔｉｏｎ）領域により囲まれたドレーン接合領域のような接合領域に衝動すれば、半導体物質よりなる下部ボディに電子及びホールが生じ、デプレッション領域の境界に沿って集結する。従って、接合に印加された電圧は電荷変動により下降する。もし、電荷変動が十分に大きいならば、保存されたロジック状態が反転し、「ソフトエラー」と呼ばれる現象が誘発される。ラッチアップ及びソフトエラーどちらも下降した電圧でのウェル領域の待機動作による不安定な電位により上昇する。
【０００５】
これにラッチアップ及びソフトエラーを制圧するための多様な方法が提案されている。一例とし、ｐウェルにＶｓｓ（グラウンド電圧）バイアス電圧を供給し、ｎウェルにＶｃｃ（パワー電圧）を供給してラッチアップを制圧できる。かかる一例が図１に示される。図１を参照し、ウェル接合注入領域１８はウェル領域１６にバイアスを加えるべくウェル領域１６と同一の導電タイプより形成される。ウェル接合注入領域１８はセル内でソース領域２０と分離される。不幸にも、かかる方法は分離されたウェル接合注入領域１８及び分離されたコンタクト２８，３０を形成するためにセル領域内で広い領域が要求され、実質的に集積回路のパッキング密度を低下させる。かかる従来技術と類似の他の従来の方法が米国特許６，３００，６６１号公報により開示されており、これもウェル接合領域を形成するためにソース領域側部にセル領域の分離領域を要求してこれによりパッキング密度を低下させる。また、一般的な方法は微細構造を形成するのに利用されるフォトリソグラフィ工程の規格化された精度限界により限界に至った。
【０００６】
【発明が解決しようとする課題】
従って、本発明がなそうとする技術的課題はラッチアップ及びソフトエラーを防止するためにウェル領域にバイアス印加を行う時、ウェル領域にバイアスを印加するための領域とソース領域間の間隔を狭めることである。
また、本発明がなそうとする他の技術的課題は、フォトリソグラフィ工程の限界に制限されず、セルサイズを縮め、パッキング密度を高めることである。
【０００７】
【課題を解決するための手段】
本発明はウェル領域上に形成される絶縁されたゲート電極パターンを含む半導体素子及びその製造方法を提供する。半導体素子はゲート電極パターンの側壁に形成される側壁スペーサと、ゲート電極パターンの対向する側部と隣接した領域に形成されるソース領域及びドレーン領域を含む。本発明の一実施形態によれば、ソース領域は側壁スペーサ下部に形成される第１濃度不純物領域を含む。また、ソース領域はウェル領域内に形成されるシリサイド層を含み、このシリサイド層の少なくとも一部分はウェル領域にバイアスを印加するためにウェル領域の一部分とコンタクトされる。
【０００８】
従来技術において、ソース領域一側の分離されたウェル接合領域はウェル領域にバイアスを印加することが要求される。しかし、本発明の望ましい実施形態によれば、ソース領域がウェル領域内に形成されるシリサイド層を含み、シリサイド層の少なくとも一部分がウェル領域にバイアスを印加するためにウェル領域とコンタクトされるゆえに、ウェル接合領域を形成するための一般的な余分の間隔が除去されうる。従って、ソース領域にウェル接合領域を統合させることにより、フォトリソグラフィ技術に対する制限なくしてセルサイズを縮め、パッキング密度を高められる。
【０００９】
【発明の実施の形態】
以下、本発明の望ましい実施形態を詳細に説明する。しかし、本発明の実施形態はさまざまな他の形態に変形でき、本発明の範囲が後述する実施形態により限定されると解釈されてはならない。本発明の実施形態は当業者に本発明をより完全に説明するために提供される。従って、図面での要素の形状はさらに明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。また、ある層が他の層または半導体基板の「上」にあると記載される場合に、ある層は前記他の層または半導体基板に直接接触して存在でき、またはその間に第３の層が介在されることもある。
【００１０】
図２Ａを参照し、半導体基板、例えばシリコン基板上に第１導電型のウェル領域１００を形成する。ウェル領域１００上にゲート絶縁膜１０２及びゲート電極パターン１０４を順次形成する。ゲートパターン１０４の対向する両側部分にソース領域１３０及びドレーン領域１４０を形成する。ソース領域１３０はウェル領域１００内に形成される第２導電型の第１濃度不純物領域１０６を含む。第２導電型は第１導電型と反対である。例えば、第１導電型はｎ型であり、第２導電型はｐ型でありうる。
【００１１】
ゲートパターン１０４の両側壁に、例えば酸化膜または窒化膜のような絶縁物質により側壁スペーサ１０８を形成する。第１濃度不純物領域１０６は側壁スペース１０８下部に形成される。第１濃度不純物領域１０６の深さはほぼ５００ないし１５００Åの範囲である。また、ソース領域１３０はウェル領域１００内のシリサイド層１２０ａを含む。シリサイド層１２０ａの深さは約３００ないし１０００Å範囲である。本発明の一実施形態によれば、シリサイド層１２０ａの少なくとも一部分はラッチアップまたはソフトエラーを防止するためにウェル領域１００に充分にバイアスを加えらるべくウェル領域１００の一部分とコンタクトされる。本発明の一見地によれば、ソース領域１３０はドレーン領域１４０に含まれている第２濃度不純物領域１１０を含む必要がない。従って、本発明の実施形態の不純物領域は非対称であることが望ましい。
【００１２】
また、シリサイド層１２０ａは第１濃度不純物領域１０６上部に形成されうる。かかる場合、ソース領域１３０のシリサイド層１２０ａの総深さはソース領域１３０の第１不純物領域より浅い（この時、シリサイド層１２０ａの一部分はウェル領域１００の一部分と相変らずコンタクトする）。一方、シリサイド層１２０ａはラッチアップ及びソフトエラーを防止するためにバイアスを加えらるべく、ｐ−ｎ接合面１０９が十分に近接して配されることを要求する。すなわち、第１濃度不純物領域１０６及びウェル領域１００がなすｐ−ｎ接合１０９がシリサイド層１２０ａと近接して配されることが望ましい。この時、ソース領域１３０でのシリサイド層１２０ａの深さと第１濃度不純物領域１０６の深さ間の差はほぼ５００Å以下であることが望ましい。
【００１３】
また、図２Ｂに示された如く、シリサイド層１２０ａの深さはソース領域の第１濃度不純物領域１０６の深さは同一であってもよい。また、シリサイド層１２０ａは第１濃度不純物領域１０６より深くてもよい。
【００１４】
本発明の半導体素子はゲート電極パターン１０４の上部に形成されるシリサイド膜１２０ｃを含みうる。
【００１５】
図２Ａ及び図２Ｂを参照し、ドレーン領域１４０は望ましくは側壁スペーサ１０８下部に形成される第１濃度不純物領域１０６、側壁スペーサ１０８と隣接すべく形成されるシリサイド層１２０ｂ及びシリサイド層１２０ｂ下部に形成される第２濃度不純物領域１１０を含む。この時、ソース領域１３０に形成されるシリサイド層１２０ａとは反対に、ドレーン領域１４０に形成されるシリサイド層１２０ｂは望ましくない漏れ電流を防止できるべくウェル領域１００とコンタクトしない。第２濃度不純物領域１１０は第１濃度不純物領域１０６より高濃度を有するのが望ましい。すなわち、第２導電型の第２濃度不純物領域１１０は単にドレーン領域１４０内だけに形成される。これにより、内部に統合されたウェル接合領域（シリサイド層１２０ａ）を有するソース領域に高濃度不純物のイオン注入が排除される。
【００１６】
前記の構造を利用し、特にＣＭＯＳ回路のような半導体素子のウェル領域１００及びソース領域１３０にバイアス電圧を印加し、単に一つの導電コンタクトを利用して同時にバイアス電圧を提供できる。より具体的に、シリサイド層（またはウェル接合領域１２０ａ）がソース領域１３０内に統合されているので、ウェルに基準電圧を印加するための特別な間隔が必要なくなる。例えば、ｐウェル及びＮＭＯＳトランジスタが形成されたとすれば、ウェル領域１００及びソース領域１３０にソース領域１３０内のシリサイド層１２０ａを通じて同時にグラウンド電圧が加えられうる。ウェル領域１００がｎ型であり、ＰＭＯＳトランジスタが形成されたとすれば、ソース領域１３０及びウェル領域１００それぞれにパワーソースＶｃｃが供給されうる。従って、半導体素子のパッキング密度が従来のＣＭＯＳ回路構造と比べて実質的に高まりうる。
【００１７】
図３ないし７は図２Ａ及び図２Ｂの半導体素子を製造する一連の順序を示したものである。
図３を参照し、ゲート絶縁膜１０２上部にゲート電極パターン１０４を形成する。より具体的に、望ましくはウェル領域１００の表面上に熱酸化により第１絶縁膜を成長させる。この時、ウェル領域１００は半導体基板、例えばシリコン基板に形成され、第１導電型を有する。次に、第１絶縁膜上部に導電膜を形成する。導電膜としては、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）方式により形成されるドーピングされたポリシリコン膜が利用されうる。導電膜及び第１絶縁膜をフォトリソグラフィ工程によりパターニングしてゲート電極パターン１０４及びゲート絶縁膜１０２を形成する。
【００１８】
その後、図４を参照し、ウェル領域１００内に第１濃度不純物領域１０６を形成する。すなわち、ゲート電極パターン１０４を形成した後、ゲート電極パターン１０４をマスクとして利用してゲート電極パターン１０４の両側の対向するウェル領域１００をＤＤ領域として第１濃度不純物領域１０６を形成する。この時、第１濃度不純物領域１０６は第２導電型の第１不純物として、第１濃度を有し、イオン注入方式より形成される。この時、第２導電型は第１導電型と反対である。
【００１９】
例えば、本実施形態では基板にｐウェルを形成し、ゲート電極パターン１０４の両側の対向するｐウェル領域１００にｎ型不純物１０５を、ゲート電極パターン１０４をイオン注入マスクとして利用してイオン注入することにより、ＬＤＤ領域としてｎ−第１濃度不純物領域１０６を形成する。ｎ型の不純物としては、１０１３ｉｏｎｓ／ｃｍ２のリンイオンが利用されうる。この時、イオン注入濃度は１０１３ｉｏｎｓ／ｃｍ２であるかそれ以上でありうる。
【００２０】
図５を参照し、ゲート電極パターン１０４の対向する側壁に側壁スペーサ１０８が形成される。すなわち、ｎ型第１濃度不純物領域１０６を形成した後、結果物上部に絶縁層を蒸着する。その後、絶縁膜をＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）のような非等方エッチング方式を利用してエッチングバックし、ゲート電極パターン１０４の両側壁に側壁スペーサ１０８を形成する。望ましくは、絶縁膜は窒化膜または酸化膜のようなシリサイド形成防止物質である。
【００２１】
次に、図６を参照し、ｎ＋第２濃度不純物領域１１０を形成する。より具体的に説明すれば、側壁スペーサ１０８を形成した後、ソース領域１３０を遮蔽すべくフォトレジストパターン５０を公知のフォトリソグラフィ工程により形成する。次に、イオン注入マスクとしてフォトレジストパターン５０を利用し、ｎ型の不純物１１１を側壁スペーサ１０８の側面に沿ってイオン注入することにより、高濃度ドレーン領域としてのｎ＋第２濃度不純物領域１１０を形成する。この時、不純物１１１は、例えば１０１５ｉｏｎｓ／ｃｍ２またはそれ以上の濃度を有するヒ素でありうる。フォトレジストパターン５０により遮蔽される領域にはｎ＋イオン注入が起こらないために、フォトレジストパターン５０が形成された領域には単にｎ−第１濃度不純物領域だけ存在する。
【００２２】
図７はシリサイド層１２０の形成された状態を示す。図７を参照し、ｎ＋第２不純物濃度領域１１０を形成した後でフォトレジストパターン５０を除去する。その後、結果物上部に、例えばチタン、ニッケル、コバルトまたはタンタルのようなシリサイド形成用金属物質を蒸着する。シリコン金属物質が接触する領域にてシリサイド反応が起こりうるべく、シリサイド形成用金属物質をＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌ　Ａｎｎｅａｌ）またはファーネスを利用して熱処理する。その結果、チタンシリサイド層（ＴｉＳｉ２）、ニッケルシリサイド層（ＮｉＳｉ）、コバルトシリサイド層（ＣｏＳｉ２）またはタンタルシリサイド層（ＴａＳｉ２）のようなシリサイド層１２０が第１及び第２濃度不純物領域１３０，１４０及びゲート電極パターン１０４の露出された領域の表面に形成される。この時、シリサイド形成用金属物質の厚さ及びシリサイド反応のため工程条件はラッチアップ及びソフトエラーを防止するためにウェル領域に充分なバイアスが印加できるように、少なくとも一部分のシリサイド層とウェル領域とが一部分がコンタクトされるように調節する。これにより、ソース領域１３０のシリサイド層１２０はウェル領域１００と直接的にコンタクトされうる。その後、それ以外の反応していない金属物質はシリサイド層１２０、半導体基板またはゲート絶縁膜１０２にダメージを与えないようにエッチング液を利用して選択的に除去する。
【００２３】
その後、結果物上部に絶縁層を蒸着し、絶縁層を非等方エッチングし、ソース領域１３０の所定部分が露出さるべくコンタクトウインド（図示せず）を形成する。この時、エッチング法としてはＲＩＥ方式が行われる。その後、金属物質を前記コンタクトウインドに充填し、ソース領域１３０のシリサイド層１２０とコンタクトさるべく金属層を形成する。
【００２４】
図８Ａ及び図８Ｂには本発明の他の実施形態によるグラウンドＶｓｓまたは供給電圧Ｖｃｃノードとコンタクトされるボディ端子を有するＣＭＯＳディバイス（例えば、ＳＲＡＭセル）が示されている。より具体的に、半導体基板（例えば、シリコン基板）の所定領域には、望ましくはトレンチ素子分離構造２００が形成される。半導体基板にはｐウェル２１０とｎウェル２２０とが互いに隣接すべく提供される。ｐウェル２１０及びｎウェル２２０上にゲート絶縁膜２３０及びゲート電極パターン２３２が積層される。ｐウェル２１０に形成されるＮＭＯＳトランジスタは、ｎ−第１濃度不純物領域２４０を有するソース領域２８０及びゲート電極パターン２３２の一側と隣接した基板のｎ−第１濃度不純物領域２４０とオーバラップされるｎ＋第２濃度不純物領域２６０を有するドレーン領域２８１を含む。ｎ＋第２濃度不純物領域２６０はドレーン領域２８１内のｎ−第１濃度不純物領域２４０より狭くありうる。同様に、ｎウェル領域２２０に形成されるＰＭＯＳトランジスタはｐ−第１濃度不純物領域２４５を有するソース領域２８２及びゲート電極パターン２３２の一側と隣接した基板のｐ−第１濃度不純物領域２４５とオーバラップされるｐ＋第２濃度不純物領域２６０を有するドレーン領域２８１を含む。ゲート電極パターン２３２の両側壁に絶縁物質（例えば、酸化膜または窒化膜）より側壁スペーサ２５０を形成する。
【００２５】
図８に示されたＣＭＯＳディバイスのソース領域２８０，２８２及びドレーン領域２８１，２８３は図２Ａ及び図２Ｂと関連して記述されたように類似の構造的特徴を有する。例えば、第１濃度不純物領域２４０，２４５は側壁スペーサ２５０下部に形成されるという点である。また、第１濃度不純物領域２４０，２４５の深さはほぼ５００ないし１５００Åである。ソース領域２８０，２８２それぞれはウェル領域２１０，２２０内にシリサイド層２７０ａをさらに含む。シリサイド層２７０ａの厚さは３００ないし１０００Åの範囲であることが望ましい。シリサイド層２７０ｃはまたゲート電極パターン２３２上に形成されうる。
【００２６】
本発明の一見地によれば、図８に示されたＣＭＯＳディバイスはウェル領域２１０，２２０内のドレーン領域２８１，２８３に形成されるシリサイド層２７０ｂを含む。ドレーン領域２８１，２８３内のシリサイド層２７０ｂはウェル領域２１０，２２０のいかなる部分ともコンタクトされず、前述の如く望ましくない漏れ電流を防止する。
【００２７】
本発明の一実施形態によれば、シリサイド層２７０ａの少なくとも一部分がウェル領域２１０，２２０の一部分とコンタクトし、ウェル領域２１０，２２０に十分なバイアスを印加することにより、ラッチアップ及びソフトエラーを防止できる。
【００２８】
これを実現するために、本発明の一見地によれば、ソース領域２８０，２８２は第２濃度不純物領域を含まない。ソース領域２８０，２８２内のシリサイド層２７０ａは第１濃度不純物領域２４０，２４５上に形成されうる。かかる場合、シリサイド層２７０ａの総深さはソース領域２８０，２８２の第１濃度不純物領域２４０，２４５のより浅いことが望ましい。しかし、シリサイド層２７０ａと、第１濃度不純物領域２４０，２４５とウェル領域２１０，２２０間の接合よりなるｐ−ｎ接合２０９はラッチアップ及びソフトエラーを防止するためにウェル領域２１０，２２０に十分なバイアスを印加できるように密接に配されるが要求される。ソース領域２８０，２８２でのシリサイド層２７０ａと第１濃度不純物領域２４０，２４５の深さの差はほぼ５００Å以下である。（前述の図２Ａでの如く、シリサイド層２７０ａの一部分は相変らずウェル領域２１０，２２０とコンタクトされる）。
【００２９】
また、図８Ｂに示された如く、ソース領域２８０にてシリサイド層２７０ａは第１濃度不純物領域２４０，２４５と深さが同一であってもよい。ソース領域２８０，２８２でのシリサイド層２７０ａは第１濃度不純物領域２４０，２４５より深く形成してもよい。従って、ｐウェル領域２１０だけではなくＮＭＯＳトランジスタのソース領域２８０はソース領域２８０にてシリサイド層２７０ａを通じてグラウンドラインＶｓｓと電気的に連結されうる。同様に、ｎウェル領域２２０だけではなくＰＭＯＳトランジスタのソース領域２８０は、ソース領域２８０にてシリサイド層２７０ａを通じてパワー供給ラインＶｃｃと電気的に連結されうる。
【００３０】
本発明の一実施形態によれば、ＣＭＯＳディバイスはウェル領域２１０，２２０とコンタクトされないドレーン領域２８１，２８３内のシリサイド層２７０ｂを含む。
【００３１】
本実施形態はＳＲＡＭだけではなく、ウェル領域に基準電圧をバイアスする類似の構造を適用するそれ以外のディバイスに全て適用されうる。それだけでなく、たとえ図８Ａ及び図８ＢにてＮＭＯＳとＰＭＯＳ双方またはいずれか一つのソースとドレーンとは同一構造を有するとしても、当業者ならばＮＭＯＳまたはＰＭＯＳが本出願による他の構造を有しうるということを理解できるであろう。
【００３２】
【発明の効果】
前述の如く、本発明のさまざまな態様及び実施形態によれば、半導体素子のウェル及びソース／ドレーン領域にバイアスを印加するために要求される一般的な間隔を除去することにより、セルサイズを縮められる。すなわち、本発明の原理は実質的にウェル接合領域とソース領域とを統合させることによりディバイスのパッキング密度を高める。結果的に、ＣＭＯＳディバイスの構造は最小化されるる一方、ＣＭＯＳ　ＳＲＡＭディバイス内で各セルのウェル領域に安定したバイアス電圧を印加することによりラッチアップを防止できる。好都合にも、ウェル接合領域のディメンションを最小化するための努力なしに達成されうる。従って、本発明の技術はフォトリソグラフィ技術により制限されず、工程ステップが単純であり、従来に比べて製造コストを低められる。
【００３３】
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は前記実施形態に限定されず、本発明の技術的思想の範囲内で当業者によりさまざまに変形が可能である。
【図面の簡単な説明】
【図１】一般的な半導体素子の断面図である。
【図２Ａ】本発明の一実施形態による半導体素子の工程段階別の断面図である。
【図２Ｂ】本発明の一実施形態による半導体素子の工程段階別の断面図である。
【図３】本発明の一実施形態による半導体素子の工程段階別の断面図である。
【図４】本発明の一実施形態による半導体素子の工程段階別の断面図である。
【図５】本発明の一実施形態による半導体素子の工程段階別の断面図である。
【図６】本発明の一実施形態による半導体素子の工程段階別の断面図である。
【図７】本発明の一実施形態による半導体素子の工程段階別の断面図である。
【図８Ａ】本発明の他の実施形態による半導体素子の断面図である。
【図８Ｂ】本発明の他の実施形態による半導体素子の断面図である。
【符号の説明】
１００　　ウェル領域
１０２　　絶縁膜
１０４　　ゲート電極パターン
１０６　　第１濃度不純物領域
１０８　　側壁スペーサ
１０９　　ｐ−ｎ接合
１１０　　第２濃度不純物領域
１２０ａ，１２０ｂ，１２０ｃ　　シリサイド層
１３０　　ソース領域
１４０　　ドレイン領域
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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