(57)【要約】【課題】リフレッシュ動作が必要なメモリセルを有する半導体メモリにおいて、低消費電力モード中の消費電力を削減する。【解決手段】低消費電力モード中にデータを保持するためのパーシャル領域は、ビット線に接続されている複数のメモリセルのうち１つにより構成されている。動作制御回路は、読み出し動作および書き込み動作を実行する通常動作モード中に、アドレス信号に応じて選択されるメモリセルを動作させる。動作制御回路は、低消費電力モード中に、パーシャル領域のメモリセルに保持されているデータをセンスアンプにラッチし続ける。このため、低消費電力モード中にメモリセルのデータを保持するリフレッシュ動作は不要になる。リフレッシュ動作を実行せずにデータを保持できるため、低消費電力モード中の消費電力を削減できる。【選択図】　　　図１
2004047007.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記メモリセルに接続されているビット線と、
前記ビット線に接続されているセンスアンプと、
前記ビット線に接続されている前記メモリセルのうち１つにより構成されるパーシャル領域と、
読み出し動作および書き込み動作を実行する通常動作モード中に、アドレス信号に応じて選択される前記メモリセルを動作させ、前記パーシャル領域の前記メモリセルのみのデータを保持する低消費電力モード中に、前記パーシャル領域の前記メモリセルに保持されているデータを前記センスアンプにラッチし続ける動作制御回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記メモリセルにそれぞれ接続され、前記アドレス信号に応じて選択される複数のワード線を備え、
前記動作制御回路は、
前記通常動作モード中に、前記アドレス信号に応じて前記ワード線のいずれかを選択し、前記低消費電力モード中に、前記ワード線のうち前記パーシャル領域の前記メモリセルに接続されているパーシャルワード線を選択可能にし、他のワード線の選択を禁止するワード線制御回路と、
前記低消費電力モード中に前記センスアンプを活性化し続けるセンスアンプ制御回路とを備えていることを特徴とする半導体メモリ。
【請求項３】
複数のメモリセルと、
前記メモリセルに接続されているビット線と、
前記ビット線に接続されているセンスアンプと、
前記メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、
前記メモリセルに対する読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路と、
前記ビット線に接続されている前記メモリセルの所定数によりそれぞれ構成される複数のパーシャル領域とを備え、
前記各パーシャル領域は、前記ビット線に接続されている前記メモリセルのうち、１つの第１メモリセルと少なくとも１つの第２メモリセルを含み、
前記動作制御回路は、低消費電力モードの開始時に、前記第１メモリセルに保持されているデータを、前記センスアンプで増幅して前記第１および第２メモリセルに書き込むリフレッシュ動作を実行し、その後前記低消費電力モード中に、前記リフレッシュ制御信号に応答して、前記第１および第２メモリセルを同時にリフレッシュすることを特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
前記各パーシャル領域において、前記第１メモリセルに接続されている第１ワード線と、前記第２メモリセルに接続されている第２ワード線を備え、
前記動作制御回路は、前記低消費電力モードにおける前記各パーシャル領域の最初のリフレッシュ動作時に、前記第１ワード線の選択を前記第２ワード線の選択より早く開始するワード線制御回路を備えていることを特徴とする半導体メモリ。
【請求項５】
複数のメモリセルと、
前記メモリセルに接続されているビット線と、
前記ビット線に接続されているセンスアンプと、
前記メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、
前記ビット線を第１および第２ビット線に分割するスイッチ回路と、
前記スイッチ回路の前記センスアンプ側に位置する前記第１ビット線に接続されている前記メモリセルで構成されるパーシャル領域と、
前記スイッチ回路を通常動作モード時にオンし、低消費電力モード時にオフするスイッチ制御回路とを備えていることを特徴とする半導体メモリ。
【請求項６】
請求項５記載の半導体メモリにおいて、
前記メモリセルにそれぞれ接続され、アドレス信号に応じて選択される複数のワード線と、
前記通常動作モード中に、前記アドレス信号に応じて前記ワード線のいずれかを選択し、前記低消費電力モード中に、前記ワード線のうち前記パーシャル領域の前記メモリセルに接続されているパーシャルワード線を選択可能し、他のワード線の選択を禁止するワード線制御回路とを備えていることを特徴とする半導体メモリ。
【請求項７】
第１メモリセルおよび第２メモリセルと、
前記第１および第２メモリセルにそれぞれ接続されている相補のビット線と、
前記相補のビット線に接続されているセンスアンプと、
前記第１および第２メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、
前記第１および第２メモリセルに対する読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路とを備え、
前記動作制御回路は、読み出し動作および書き込み動作を実行する通常動作モード中に、アドレス信号に応じて選択される前記第１および第２メモリセルのいずれかを動作させ、低消費電力モードの開始時に、前記第１メモリセルに保持されているデータを前記センスアンプで増幅して前記第１および第２メモリセルに書き込むリフレッシュ動作を実行し、その後前記リフレッシュ制御信号に応答して、前記第１および第２メモリセルを同時にリフレッシュすることを特徴とする半導体メモリ。
【請求項８】
請求項７記載の半導体メモリにおいて、
前記第１メモリセルに接続されている第１ワード線と、前記第２メモリセルに接続されている第２ワード線を備え、
前記動作制御回路は、前記低消費電力モードにおける最初のリフレッシュ動作時に、前記第１ワード線の選択を前記第２ワード線の選択より早く開始することを特徴とする半導体メモリ。
【請求項９】
第１メモリセルおよび複数の第２メモリセルと、
前記第１および第２メモリセルに接続されている相補のビット線と、
前記相補のビット線に接続されているセンスアンプと、
前記第１および第２メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、
前記第１および第２メモリセルに対する読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路とを備え、
前記動作制御回路は、読み出し動作および書き込み動作を実行する通常動作モード中に、アドレス信号に応じて選択される前記第１および第２メモリセルのいずれかを動作させ、低消費電力モードの開始時に、前記第１メモリセルに保持されているデータを前記センスアンプで増幅して前記第１および第２メモリセルに書き込むリフレッシュ動作を実行し、その後前記リフレッシュ制御信号に応答して、前記第１および第２メモリセルを同時にリフレッシュすることを特徴とする半導体メモリ。
【請求項１０】
第１メモリセルおよび第２メモリセルと、
前記第１および第２メモリセルにそれぞれ接続されている相補のビット線と、
前記相補のビット線に接続されているセンスアンプとを備え、
前記第１または第２メモリセルに対して読み出し動作および書き込み動作の少なくともいずれかを実行する第１動作モードと、
前記第１メモリセルに保持されているデータを前記センスアンプにラッチし、ラッチしたデータおよびその反転データを前記第１および第２メモリセルにそれぞれ書き込む第２動作モードと、
前記第１メモリセルに保持されている前記データおよび第２メモリセルに保持されている前記反転データを前記センスアンプにラッチし、ラッチしたデータおよびその反転データを前記第１および第２メモリセルにそれぞれ書き込む第３動作モードとを備えていることを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルに書き込まれたデータを保持するためにリフレッシュ動作が必要な半導体メモリに関する。
【０００２】
【従来の技術】
携帯電話等の携帯端末に必要なメモリ容量は、年々増加している。このような中、ダイナミックＲＡＭ（以下、ＤＲＡＭと称す）が、従来のスタティックＲＡＭ（以下、ＳＲＡＭと称す）に代わり、携帯端末のワークメモリとして使用されてきている。ＤＲＡＭは、メモリセルを構成する素子数がＳＲＡＭに比べて少ないため、チップサイズを小さくでき、チップコストをＳＲＡＭより低くできる。
一方、携帯端末に実装される半導体メモリは、バッテリーを長時間使用可能にするために低消費電力であることが要求されている。ＤＲＡＭは、ＳＲＡＭと異なり、メモリセルに書き込まれたデータを保持するために定期的にリフレッシュ動作が必要である。このため、ＤＲＡＭを携帯端末のワークメモリとして使用する場合、携帯端末を使用していない状態でもデータを保持しておくだけで電力が消費され、バッテリーが消耗してしまう。
【０００３】
ＤＲＡＭのスタンバイ時（低消費電力モード時）の消費電力を減らすために、パーシャルリフレッシュ技術およびツインセル技術が開発されている。
パーシャルリフレッシュ技術では、スタンバイ状態においてデータを保持するメモリセルを限定することで、リフレッシュするメモリセル数を減らしている。リフレッシュするメモリセルを減らすことで、リフレッシュ回数が減るため、スタンバイ時の消費電力を削減できる。
【０００４】
ツインセル技術では、相補のビット線にそれぞれ接続された２つのメモリセル（メモリセル対）に相補のデータを記憶させるため、メモリセル対に保持される電荷は２倍になる。２つのメモリセルで”Ｈ”データと”Ｌ”データをそれぞれ保持するため、リフレッシュ間隔は、”Ｈ”データおよび”Ｌ”データのうちデータ保持時間の長い方で決まる。すなわち、ワーストのデータ保持時間は、１つのメモリセルの特性ではなく２つのメモリセルの特性の和となる。これに対して、シングルメモリセルでは、リフレッシュ間隔は、”Ｈ”データおよび”Ｌ”データのうちデータ保持時間の短い方で決まる。このように、ツインセル技術では、２つのメモリセルでデータを保持するため、一方のメモリセルに微少なリークパスがあっても、他方のメモリセルで補うことできる。
【０００５】
【発明が解決しようとする課題】
上述したパーシャルリフレッシュ技術では、低消費電力モード中の消費電力を減らすためには、データ保持領域を小さくしなくてはならない。このため、消費電力を減らすほど、低消費電力モード中に保持できる記憶容量は、小さくなってしまう。
ツインセル技術では、リフレッシュ動作だけでなく通常の読み出し動作および書き込み動作においても、常に２つのメモリセルを使用して１ビットのデータを保持する。したがって、１ビットを記憶するために必要なメモリセルサイズがシングルメモリセルの２倍になり、チップコストが増加してしまう。このため、ツインセル技術を適用したＤＲＡＭでは、携帯端末に搭載されるＳＲＡＭをＤＲＡＭに置き換えるメリットは小さい。
【０００６】
本発明の目的は、リフレッシュ動作が必要なメモリセルを有する半導体メモリにおいて、低消費電力モード中の消費電力を削減することにある。
【０００７】
【課題を解決するための手段】
請求項１の半導体メモリでは、低消費電力モード中にデータを保持するためのパーシャル領域は、ビット線に接続されている複数のメモリセルのうち１つにより構成されている。動作制御回路は、読み出し動作および書き込み動作を実行する通常動作モード中に、アドレス信号に応じて選択されるメモリセルを動作させる。動作制御回路は、低消費電力モード中に、パーシャル領域のメモリセルに保持されているデータをセンスアンプにラッチし続ける。このため、低消費電力モード中にメモリセルのデータを保持するリフレッシュ動作は不要になる。リフレッシュ動作を実行せずにデータを保持できるため、低消費電力モード中の消費電力を削減できる。
【０００８】
請求項２の半導体メモリでは、動作制御回路のワード線制御回路は、低消費電力モード中に、メモリセルにそれぞれ接続されているワード線のうちパーシャル領域のメモリセルに接続されているパーシャルワード線を選択可能にし、他のワード線の選択を禁止する。動作制御回路のセンスアンプ制御回路は、低消費電力モード中にセンスアンプを活性化し続ける。低消費電力モード中にパーシャル領域以外のワード線の選択が禁止されるため、センスアンプは、メモリセルから読み出されたデータのみをラッチし続ける。このため、低消費電力モード中に、データが破壊することを防止できる。
【０００９】
請求項３の半導体メモリでは、低消費電力モード中にデータを保持するために複数のパーシャル領域が、ビット線に接続されているメモリセルの所定数によりそれぞれ構成されている。リフレッシュ制御回路は、メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力する。動作制御回路は、メモリセルに対する読み出し動作、書き込み動作およびリフレッシュ動作を実行する。各パーシャル領域は、ビット線に接続されているメモリセルのうち、１つの第１メモリセルと少なくとも１つの第２メモリセルを含んでいる。
【００１０】
動作制御回路は、低消費電力モードの開始時に、第１メモリセルに保持されているデータを、センスアンプで増幅して第１および第２メモリセルに書き込むリフレッシュ動作を実行する。このため、第１メモリセルのデータを、第２メモリセルに確実に書き込むことができる。動作制御回路は、その後低消費電力モード中に、リフレッシュ制御信号に応答して、第１および第２メモリセルを同時にリフレッシュする。１つのメモリセルに保持されているデータを、低消費電力モード中に複数のメモリセルで保持するため、データを保持できる保持時間を長くできる。このため、低消費電力モード中のリフレッシュ間隔を通常動作時より長くできる。リフレッシュ動作の頻度が減るため、低消費電力モード中の消費電力を削減できる。
【００１１】
請求項４の半導体メモリでは、各パーシャル領域において、第１メモリセルは、第１ワード線に接続され、第２メモリセルは、第２ワード線に接続されている。動作制御回路のワード線制御回路は、低消費電力モードにおける各パーシャル領域の最初のリフレッシュ動作時に、第１ワード線の選択を第２ワード線の選択より早く開始する。このため、第２メモリセルのデータが先に読み出されて、第１メモリセルに保持されているデータが破壊することを防止できる。すなわち、半導体メモリの誤動作を防止できる。
【００１２】
請求項５の半導体メモリでは、スイッチ回路は、ビット線を第１および第２ビット線に分割する。パーシャル領域は、スイッチ回路のセンスアンプ側に位置する第１ビット線に接続されているメモリセルで構成されている。リフレッシュ制御回路は、メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力する。スイッチ制御回路は、スイッチ回路を通常動作モード時にオンし、低消費電力モード時にオフする。低消費電力モード中にセンスアンプに接続されるビット線のビット線容量が減るため、メモリセルに保持されているデータの信号量が少ない場合にも、センスアンプは、データを確実にラッチできる。この結果、低消費電力モード中に、リフレッシュの頻度を減らすことができ、消費電力を削減できる。
【００１３】
請求項６の半導体メモリでは、アドレス信号に応じて選択される複数のワード線は、メモリセルにそれぞれ接続されている。ワード線制御回路は、通常動作モード中に、アドレス信号に応じてワード線のいずれかを選択する。ワード線制御回路は、低消費電力モード中に、ワード線のうちパーシャル領域のメモリセルに接続されているパーシャルワード線を選択可能し、他のワード線の選択を禁止する。低消費電力モード中にパーシャル領域以外のワード線の選択が禁止されるため、センスアンプは、パーシャルワード線の選択によりメモリセルから読み出されたデータのみをラッチし続ける。このため、低消費電力モード中に、データが破壊することを防止できる。
【００１４】
請求項７の半導体メモリでは、第１および第２メモリセルは、相補のビット線にそれぞれ接続されている。センスアンプは、相補のビット線に接続されている。リフレッシュ制御回路は、第１および第２メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力する。動作制御回路は、読み出し動作および書き込み動作を実行する通常動作モード中に、アドレス信号に応じて選択される第１および第２メモリセルのいずれかを動作させる。
【００１５】
動作制御回路は、低消費電力モードの開始時に、第１メモリセルに保持されているデータをセンスアンプで増幅して第１および第２メモリセルに書き込む（リフレッシュ動作）。このため、第１メモリセルのデータを、第２メモリセルに確実に書き込むことができる。動作制御回路は、その後リフレッシュ制御信号に応答して、第１および第２メモリセルを同時にリフレッシュする。動作制御回路は、その後低消費電力モード中に、リフレッシュ制御信号に応答して、第１および第２メモリセルを同時にリフレッシュする。１つのメモリセルに保持されているデータを、低消費電力モード中に複数のメモリセルで保持するため、データを保持できる保持時間を長くできる。このため、低消費電力モード中のリフレッシュ間隔を通常動作時より長くできる。リフレッシュ動作の頻度が減るため、低消費電力モード中の消費電力を削減できる。
【００１６】
請求項８の半導体メモリでは、第１メモリセルは、第１ワード線に接続され、第２メモリセルは、第２ワード線に接続されている。動作制御回路は、低消費電力モードにおける最初のリフレッシュ動作時に、第１ワード線の選択を第２ワード線の選択より早く開始する。このため、第２メモリセルのデータが先に読み出されて、第１メモリセルに保持されているデータが破壊することを防止できる。すなわち、半導体メモリの誤動作を防止できる。
【００１７】
請求項９の半導体メモリでは、第１メモリセルおよび複数の第２メモリセルは、相補のビット線のいずれかに接続されている。センスアンプは、相補のビット線に接続されている。リフレッシュ制御回路は、第１および第２メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力する。
動作制御回路は、読み出し動作および書き込み動作を実行する通常動作モード中に、アドレス信号に応じて選択される第１および第２メモリセルのいずれかを動作させる。動作制御回路は、低消費電力モードの開始時に、第１メモリセルに保持されているデータをセンスアンプで増幅して第１および第２メモリセルに書き込むリフレッシュ動作を実行し、その後リフレッシュ制御信号に応答して、第１および第２メモリセルを同時にリフレッシュする。１つのメモリセルに保持されているデータを、低消費電力モード中に第１メモリセルおよび複数の第２メモリセルで保持するため、データを保持できる保持時間をさらに長くできる。このため、リフレッシュ動作の頻度をさらに減らすことができ、低消費電力モード中の消費電力を大幅に削減できる。
【００１８】
請求項１０の半導体メモリでは、第１および第２メモリセルは、相補のビット線にそれぞれ接続されている。センスアンプは、相補のビット線に接続されている。半導体メモリは、動作モードとして第１動作モード、第２動作モードおよび第３動作モードを有している。
第１動作モードでは、第１または第２メモリセルに対して読み出し動作および書き込み動作の少なくともいずれかが実行される。第２動作モードでは、第１メモリセルに保持されているデータがセンスアンプにラッチされ、ラッチしたデータおよびその反転データが第１および第２メモリセルにそれぞれ書き込まれる。第３動作モードでは、第１メモリセルに保持されているデータおよび第２メモリセルに保持されている反転データがセンスアンプにラッチされ、ラッチしたデータおよびその反転データは、第１および第２メモリセルにそれぞれ書き込まれる。
【００１９】
１つのメモリセルに保持されているデータを、第２動作モード中に複数のメモリセルで保持するため、第３動作モードにおいてデータを保持できる保持時間は長くなる。このため、第３動作モード中にデータを再書き込みする頻度が減るため、低消費電力モード中の消費電力を削減できる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されていることを示している。末尾に”Ｚ”が付く信号は、正論理を示している。頭に”／”が付く信号および末尾に”Ｘ”が付く信号は、負論理を示している。図中の二重丸は、外部端子を示している。以降の説明では、”クロック信号ＣＬＫ”を”ＣＬＫ信号”、”チップイネーブル信号ＣＥ”を”ＣＥ信号”というように、信号名を略して表す場合がある。
【００２１】
図１は、本発明の半導体メモリの第１の実施形態を示している。この実施形態は、請求項１および請求項２に対応している。この半導体メモリは、ＣＭＯＳ技術を使用して、ＤＲＡＭのメモリセルを有しＳＲＡＭのインタフェースを有する擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似ＳＲＡＭは、例えば、携帯電話に搭載されるワークメモリに使用される。
【００２２】
擬似ＳＲＡＭは、コマンドデコーダ１０、ＰＡ制御回路１２、モードレジスタ１４、リフレッシュタイマ１６、リフレッシュコマンド発生回路１８、リフレッシュアドレスカウンタ２０、アドレスバッファ２２、データ入出力バッファ２４、マルチプレクサ２６、コア制御回路２８およびメモリコア３０を有している。リフレッシュタイマ１６、リフレッシュコマンド発生回路１８およびリフレッシュアドレスカウンタ２０は、メモリセルをリフレッシュするためのリフレッシュ制御回路として動作する。
【００２３】
コマンドデコーダ１０は、外部からコマンド信号（チップイネーブル信号ＣＥ、書き込みイネーブル信号／ＷＥおよび出力イネーブル信号／ＯＥ）を受け、受けたコマンドを解読し、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺを出力する。ＰＡ制御回路１２は、高レベルのモード信号ＰＡＭＤＺを受けているとき、チップイネーブル信号ＣＥの反転論理をパーシャル信号ＰＡＺとして出力する。
【００２４】
モードレジスタ１４は、モードレジスタ設定コマンドにより後述するパーシャルモード（低消費電力モードの一種）が設定されたときに、高レベルのモード信号ＰＡＭＤＺを出力する。モードレジスタ１４に通常スタンバイモード（低消費電力モードの別の一種）が設定されたとき、低レベルのモード信号ＰＡＭＤＺが出力される。擬似ＳＲＡＭは、例えば、所定の組み合わせのコマンド信号を複数回受けたときに、モードレジスタ設定コマンドが供給されたと認識する。そして、そのときデータ端子ＤＱに供給されているデータ信号の論理値に応じて、モードレジスタ１４を設定する。
【００２５】
リフレッシュタイマ１６は、リフレッシュ要求信号ＴＲＥＦ（リフレッシュコマンド）を所定の周期で出力する。リフレッシュコマンド発生回路１８は、リフレッシュ要求信号ＴＲＥＦを、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺより早く受けたときに、リフレッシュ制御信号ＲＥＦＺに同期してリフレッシュ制御信号ＲＥＦＺを出力する。リフレッシュコマンド発生回路１８は、リフレッシュ要求信号ＴＲＥＦを、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺより遅く受けたときに、ＲＤＺ信号に応答する読み出し動作またはＷＲＺ信号に応答する書き込み動作の後に、リフレッシュ制御信号ＲＥＦＺを出力する。即ち、リフレッシュコマンド発生回路１８は、読み出し動作、書き込み動作とリフレッシュ動作との優先順を決める裁定回路として動作する。
【００２６】
なお、特に図示していないが、パーシャル信号の高レベル中に、リフレッシュタイマ１６の動作を停止してもよい。この場合、後述するパーシャルモード中の消費電力が削減される。
リフレッシュアドレスカウンタ２０は、リフレッシュ制御信号ＲＥＦＺの立ち上がりエッジに同期してカウント動作し、リフレッシュアドレスＲＥＦＡＤを更新する。
【００２７】
アドレスバッファ２２は、アドレス端子を介してアドレス信号ＡＤを受信し、受信した信号をロウアドレス信号ＲＡＤ（上位アドレス）およびコラムアドレス信号ＣＡＤ（下位アドレス）として出力する。すなわち、この擬似ＳＲＡＭは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。
データ入出力バッファ２４は、読み出しデータを共通データバスＣＤＢを介して受信し、受信したデータをデータ端子ＤＱに出力し、書き込みデータをデータ端子ＤＱを介して受信し、受信したデータを共通データバスＣＤＢに出力する。データ端子ＤＱのビット数は、例えば１６ビットである。
【００２８】
マルチプレクサ２６は、リフレッシュ制御信号ＲＥＦＺが高レベルのとき、リフレッシュアドレス信号ＲＥＦＡＤをロウアドレス信号ＲＡＤ２として出力し、リフレッシュ制御信号ＲＥＦＺが低レベルのとき、ロウアドレス信号ＲＡＤをロウアドレス信号ＲＡＤ２として出力する。
コア制御回路２８は、センスアンプ制御回路３２、ワード線制御回路３４および図示しないプリチャージ制御回路を有している。センスアンプ制御回路３２は、ＲＤＺ信号、ＷＲＺ信号およびＲＥＦＺ信号のいずれかを受けたとき、またはＰＡＺ信号を受けたとき、後述するセンスアンプＳＡを活性化するためのセンスアンプ活性化信号ＬＥＺを出力する。ワード線制御回路３４は、ＲＤＺ信号、ＷＲＺ信号およびＲＥＦＺ信号のいずれかを受けたとき、またはＰＡＺ信号を受けたとき、ワード線制御信号ＷＬＺを出力する。プリチャージ制御回路は、メモリコア３０が動作しないときに、プリチャージ信号ＰＲＥＺを出力する。コア制御回路２８は、読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路として動作する。
【００２９】
メモリコア３０は、メモリセルアレイＡＬＹ、ワードデコーダＷＤＥＣ、センスアンプＳＡ、コラムデコーダＣＤＥＣ、センスバッファＳＢおよびライトアンプＷＡを有している。メモリセルアレイＡＬＹは、複数の揮発性のメモリセルＭＣ（ダイナミックメモリセル）と、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線ＢＬとを有している。メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬとの間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作、リフレッシュ動作および後述するパーシャル動作のいずれかが実行される。メモリセルアレイＡＬＹは、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後、プリチャージ信号ＰＲＥＺに応答してビット線ＢＬを所定の電圧にリセットするプリチャージ動作を実行する。
【００３０】
ワードデコーダＷＤＥＣは、高レベルのワード線制御信号ＷＬＺを受けたとき、ロウアドレス信号ＲＡＤ２およびパーシャル信号ＰＡＺに応じてワード線ＷＬのいずれかを選択し、選択したワード線ＷＬを電源電圧まで上昇させる。コラムデコーダＣＤＥＣはコラムアドレス信号ＣＡＤに応じて、ビット線ＢＬとデータバスＤＢとをそれぞれ接続するコラムスイッチ（後述する図４のＣＳＷ）をオンさせるコラム線信号（後述する図４のＣＬＺ）を出力する。
【００３１】
センスアンプＳＡは、ビット線ＢＬ上のデータの信号量を増幅する。センスアンプＳＡで増幅されたデータは、読み出し動作時にコラムスイッチを介してデータバスＤＢに伝達され、書き込み動作時にビット線を介してメモリセルＭＣに書き込まれる。なお、後述するように、センスアンプＳＡは、パーシャルモード時に活性化され続ける。
【００３２】
センスバッファＳＢは、データバスＤＢ上の読み出しデータの信号量を増幅し、共通データバスＣＤＢに出力する。ライトアンプＷＡは、共通データバスＣＤＢ上の書き込みデータの信号量を増幅し、データバスＤＢに出力する。
図２は、図１に示したＰＡ制御回路１２およびワード線制御回路３４の詳細を示している。
【００３３】
ＰＡ制御回路１２は、高レベルのモード信号ＰＡＭＤＺを受けたときに活性化され、ＣＥ信号の論理レベルをパーシャル信号ＰＡＺとして出力するＡＮＤ回路を有している。ワード線制御回路３４は、エッジ検出回路３４ａおよびＮＡＮＤゲート３４ｂを有している。エッジ検出回路３４ａは、ＲＤＺ信号、ＷＲＺ信号またはＲＥＦＺ信号の立ち上がりエッジに同期して低レベルのパルス信号を生成する。ＮＡＮＤゲート３４ｂは、パーシャル信号ＰＡＺの反転信号およびエッジ検出回路３４ａからのパルス信号を受け、ワード線制御信号ＷＬＺを出力する。ＮＡＮＤゲート３４ｂは、パーシャルモード中にＲＥＦＺ信号に応答してワード線制御信号が活性化されることを禁止するマスク回路として動作する。
【００３４】
具体的には、ワード線制御回路３４は、パーシャル信号ＰＡＺの低レベル時にＲＤＺ信号、ＷＲＺ信号またはＲＥＦＺ信号に同期して所定のパルス幅を有するワード線制御信号ＷＬＺを出力する。また、ワード線制御回路３４は、パーシャル信号ＰＡＺの高レベル時に、高レベルのワード線制御信号ＷＬＺを出力し続ける。
図３は、図１に示したワードデコーダＷＤＥＣの詳細を示している。なお、説明を分かりやすくするため、図３では２ビットのロウアドレス信号Ａ０Ｚ、Ａ１Ｚに対応する回路の一部のみを記載している。実際には、ワードデコーダＷＤＥＣは、メモリコア３０の全てのワード線ＷＬを選択するためのアドレス信号を受信する。
【００３５】
ワードデコーダＷＤＥＣは、パーシャル信号ＰＡＺの低レベル時にロウアドレス信号Ａ０Ｚ、Ａ１Ｚの反転信号をアドレス信号Ａ０Ｘ、Ａ１Ｘとしてそれぞれ出力し、パーシャル信号ＰＡＺの高レベル時にアドレス信号Ａ０Ｘ、Ａ１Ｘを高レベルに固定するＮＡＮＤゲートと、アドレス信号Ａ０Ｘ、Ａ１Ｘおよびこれらの反転信号をデコードし、ワード線ＷＬ（ＷＬＰ、ＷＬ０、ＷＬ１、．．．）のいずれかを選択するＡＮＤ回路とを有している。パーシャル信号ＰＡＺが低レベルのとき、ロウアドレス信号Ａ０Ｚ、Ａ１Ｚの論理に応じてワード線ＷＬ（ＷＬＰ、ＷＬ０、ＷＬ１、．．．）のいずれかが選択される。パーシャル信号ＰＡＺが高レベルのとき、ロウアドレス信号Ａ０Ｚ、Ａ１Ｚの論理にかかわりなくワード線ＷＬＰのみが選択される。選択されたワード線ＷＬは、高レベルに変化する。
【００３６】
図４は、図１に示したメモリコア３０の要部の詳細を示している。
メモリセルアレイＡＬＹは、マトリックス状に配置されたメモリセルＭＣ、メモリセルＭＣに接続された複数のワード線ＷＬ（ＷＬ０、ＷＬ１、．．．、ＷＬＰ）およびメモリセルＭＣに接続された複数のビット線ＢＬ（ＢＬ０、ＢＬ１、．．．、ＢＬｍ）を有している。図の縦方向に並ぶメモリセルＭＣは、同じビット線ＢＬ（ＢＬ０、ＢＬ１、．．．、ＢＬｍのいずれか）に接続されている。図の横方向に並ぶメモリセルＭＣは、同じワード線ＷＬ（ＷＬ０、ＷＬ１、．．．、ＷＬＰ（ＷＬｎ）のいずれか）に接続されている。
【００３７】
１本のワード線ＷＬＰ（パーシャルワード線）に接続されているメモリセルＭＣによりパーシャル領域ＰＡ（太線の破線枠）が構成されている。パーシャル領域ＰＡのメモリセルＭＣは、互いに異なるビット線ＢＬに接続されている。この実施形態では、パーシャルモード（低消費電力モード）時に、パーシャル領域ＰＡのメモリセルＭＣのデータが保持され、他のメモリセルＭＣのデータは、消失する。
【００３８】
センスアンプＳＡは、ビット線ＢＬ０、ＢＬ１、．．．、ＢＬｍにそれぞれ接続されている。コラムスイッチＣＳＷは、ビット線ＢＬ０、ＢＬ１、．．．、ＢＬｍにそれぞれ接続されている。高レベルのコラム線信号ＣＬＺを受けたコラムスイッチＣＳＷは、オンし、ビット線ＢＬとデータバスＤＢとを接続する。
図５は、第１の実施形態の擬似ＳＲＡＭの動作を示している。この例では、図１に示したモードレジスタ１４には、パーシャルモードが設定されている。
【００３９】
図５では、本発明の特徴である通常動作モードからパーシャルモードへの移行、パーシャルモード中の状態、およびパーシャルモードから通常動作モードへの移行について説明する。特に図示していないが、通常動作モードでは、外部からの読み出しコマンドに応答する読み出し動作、外部からの書き込みコマンドに応答する書き込み動作および内部で発生するリフレッシュコマンドに応答するリフレッシュ動作が実行される。通常動作モード時の読み出し動作、書き込み動作およびリフレッシュ動作は、従来と同様に実行されるため、説明を省略する。
【００４０】
まず、通常動作モードにおいて、チップイネーブル信号ＣＥの低レベルへの変化に応答して、図２に示したＰＡ制御回路１２は、パーシャル信号ＰＡＺを高レベルに変化する（図５（ａ））。ワード線制御回路３４は、高レベルのパーシャル信号ＰＡＺに応答してワード線制御信号ＷＬＺを高レベルに変化する（図５（ｂ））。
図１に示したコア制御回路２８は、高レベルのパーシャル信号ＰＡＺに応答して、プリチャージ信号ＰＲＥＺを低レベルに変化する（図５（ｃ））。プリチャージ信号ＰＲＥＺの変化により、ビット線ＢＬのプリチャージ状態が解除される。
【００４１】
図３に示したワードデコーダＷＤＥＣは、高レベルのパーシャル信号ＰＡＺに応答してアドレス信号Ａ０Ｘ、Ａ１Ｘを高レベルに固定する（図５（ｄ））。また、ワードデコーダＷＤＥＣは、高レベルのアドレス信号Ａ０Ｘ、Ａ１Ｘおよび高レベルのワード線制御信号ＷＬＺに応答して、ワード線信号ＷＬＰを高レベルに変化する（図５（ｅ））。すなわち、通常動作モードからパーシャルモードへの移行により、パーシャル領域ＰＡのメモリセルＭＣのみが選択される。
【００４２】
ワード線信号ＷＬＰの高レベルへの変化により、パーシャル領域ＰＡのメモリセルＭＣに保持されているデータは、ビット線ＢＬに読み出される（図５（ｆ））。この後、センスアンプ制御回路３２は、パーシャル信号ＰＡＺに応答してセンスアンプ活性化信号ＬＥＺを高レベルに変化する（図５（ｇ））。ＬＥＺ信号の変化により、センスアンプＳＡが活性化され、ビット線ＢＬの信号量は増幅される（図５（ｈ））。そして、センスアンプＳＡは、パーシャル領域ＰＡのメモリセルＭＣに保持されていたデータをラッチする（図５（ｉ））。
【００４３】
パーシャルモードの間、ワード線信号ＷＬＰおよびセンスアンプ活性化信号ＬＥＺは、高レベルに固定される。このため、センスアンプＳＡは、パーシャルモード中、パーシャル領域ＰＡのメモリセルＭＣに保持されていたデータをラッチし続ける。パーシャルモード中に擬似ＳＲＡＭの内部回路は、スタティック状態を保持し出力を変化しない。内部回路は、ＣＭＯＳ回路で構成されているため、スタティック状態での消費電力はほとんどゼロになる。したがって、パーシャルモード中の消費電力は、セルフリフレッシュを実行していた従来のパーシャルモードに比べ大幅に小さくなる。
【００４４】
次に、パーシャルモードにおいて、チップイネーブル信号ＣＥの高レベルへの変化に応答して、ＰＡ制御回路１２は、パーシャル信号ＰＡＺを低レベルに変化する（図５（ｊ））。ワード線制御回路３４は、低レベルのパーシャル信号ＰＡＺに応答してワード線制御信号ＷＬＺを低レベルに変化する（図５（ｋ））。
ワードデコーダＷＤＥＣは、低レベルのパーシャル信号ＰＡＺに応答してアドレス信号Ａ０Ｘ、Ａ１Ｘの高レベルの固定を解除する（図５（ｌ））。また、ワードデコーダＷＤＥＣは、ワード線制御信号ＷＬＺの低レベルへの変化に応答して、ワード線信号ＷＬＰを低レベルに変化する（図５（ｍ））。ワード線信号ＷＬＰの低レベルへの変化により、パーシャル領域ＰＡの各メモリセルＭＣとビット線ＢＬとの接続が解除され、メモリセルＭＣには、パーシャルモードに移行する前に保持されていたデータが保持される。すなわち、パーシャルモード中に、パーシャル領域ＰＡのメモリセルＭＣのデータは保持される。
【００４５】
コア制御回路２８は、低レベルのパーシャル信号ＰＡＺに応答して、プリチャージ信号ＰＲＥＺを高レベルに変化する（図５（ｎ））。プリチャージ信号ＰＲＥＺの変化により、ビット線ＢＬがプリチャージされる（図５（ｏ））。センスアンプ制御回路３２は、パーシャル信号ＰＡＺに応答してセンスアンプ活性化信号ＬＥＺを低レベルに変化する（図５（ｐ））。ＬＥＺ信号の変化により、センスアンプＳＡが非活性化され、センスアンプＳＡにラッチされていたデータは消失する（図５（ｑ））。
【００４６】
以上、本実施形態では、パーシャルモード中にパーシャル領域ＰＡのメモリセルＭＣに保持されているデータをセンスアンプＳＡにラッチし続けたので、メモリセルＭＣのデータを保持するリフレッシュ動作を不要にできる。センスアンプはＣＭＯＳ回路で構成さえているため、センスアンプＳＡにラッチし続けることによる消費電力は小さい。このため、パーシャルモード中の消費電力を従来に比べ大幅に削減できる。
【００４７】
ワードデコーダＷＤＥＣは、パーシャルモード中にパーシャル領域ＰＡ以外のワード線ＷＬの選択を禁止した。このため、パーシャルモード中にワード線ＷＬが多重選択されることが防止され、データが破壊することを防止できる。
パーシャルモード中にセンスアンプＳＡがデータをラッチし続ける間、ワード線制御回路３４は、パーシャルワード線ＷＬＰを選択し続ける。このため、ワード線の選択、非選択の制御が簡易になり、ワード線制御回路３４の規模を小さくできる。
【００４８】
擬似ＳＲＡＭを動作させるチップイネーブル信号ＣＥに応じて、動作モードを通常動作モードまたはパーシャルモードに移行した。このため、簡易な制御で擬似ＳＲＡＭの動作モードを移行できる。この結果、擬似ＳＲＡＭを搭載するシステムの制御回路を簡易に構成できる。
図６は、本発明の半導体メモリの第２の実施形態を示している。この実施形態は、請求項１および請求項２に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４９】
この実施形態では、第１の実施形態のＰＡ制御回路１２の代わりにＰＡ制御回路１２Ａが、形成されている。また、ワード線ＷＬに電源電圧より高い昇圧電圧ＶＰＰを供給する昇圧回路３６を有している。その他の構成は、第１の実施形態とほぼ同じである。すなわち、本実施形態の半導体メモリは、ＣＭＯＳ技術を使用して、ＤＲＡＭのメモリセルを有しＳＲＡＭのインタフェースを有する擬似ＳＲＡＭとして形成されている。
【００５０】
ＰＡ制御回路１２Ａは、パーシャル信号ＰＡＺおよびパルス信号ＰＡＰＺを出力する。昇圧回路３６は、パルス信号ＰＡＰＺの高レベル時に活性化して動作し、昇圧電圧ＶＰＰを生成する。昇圧電圧ＶＰＰは、ワードデコーダＷＤＥＣに供給される。
図７は、図６に示したＰＡ制御回路１２Ａおよびワード線制御回路３４の詳細を示している。
【００５１】
ＰＡ制御回路１２Ａは、ＡＮＤ回路の出力を受けるエッジ生成回路３６と、エッジ生成回路３６の出力およびＡＮＤ回路の出力を受けるＯＲ回路を有している。エッジ生成回路３６は、ＡＮＤ回路から出力される信号の遷移エッジに同期して、高レベルのパルス信号ＰＡＰＺを出力する。ＯＲ回路は、モード信号ＰＡＭＤＺが高レベルのとき、チップイネーブル信号ＣＥの反転信号およびパルス信号ＰＡＰＺのＯＲ論理をパーシャル信号ＰＡＺとして出力する。
【００５２】
ワード線制御回路３４は、パルス信号ＰＡＰＺの低レベル時にＲＤＺ信号、ＷＲＺ信号またはＲＥＦＺ信号に同期して所定のパルス幅を有するワード線制御信号ＷＬＺを出力する。また、ワード線制御回路３４は、パルス信号ＰＡＰＺの高レベル期間に同期して、ワード線制御信号ＷＬＺを高レベルに変化する。
図８は、第２の実施形態の擬似ＳＲＡＭの動作を示している。第１の実施形態（図５）と同じ動作については、説明を省略する。この例では、図１に示したモードレジスタ１４には、パーシャルモードが設定されている。
【００５３】
まず、通常動作モードにおいて、チップイネーブル信号ＣＥの低レベルへの変化に応答して、図６に示したＰＡ制御回路１２Ａは、パルス信号ＰＡＰＺを所定の期間高レベルに変化し、パーシャル信号ＰＡＺを高レベルに変化する（図８（ａ））。ワード線制御回路３４は、パルス信号ＰＡＰＺの高レベル期間に応答してワード線制御信号ＷＬＺを高レベルに変化する（図８（ｂ））。
【００５４】
ワード線制御信号ＷＬＺの変化に応答してワード線ＷＬＰが昇圧電圧まで上昇する（図８（ｃ））。そして、図５と同様に、パーシャル領域ＰＡのメモリセルＭＣに保持されているデータは、ビット線ＢＬに読み出され、センスアンプＳＡにラッチされる（図８（ｄ））。
なお、ワード線ＷＬの選択に、電源電圧より高い昇圧電圧を使用することで、メモリセルＭＣの転送トランジスタのオン抵抗を下げることができる。このため、メモリセルＭＣに保持される電荷量を増加でき、通常動作モード時のリフレッシュ間隔を延ばすことができる。
【００５５】
次に、パルス信号ＰＡＰＺの低レベルへの変化に応答してワード線制御信号ＷＬＺは、低レベルに変化する（図８（ｅ））。ワード線信号ＷＬＰの低レベルへの変化により、パーシャル領域ＰＡのメモリセルＭＣとビット線ＢＬとの接続は解除される。すなわち、パーシャル領域ＰＡのメモリセルＭＣに保持されているデータは、徐々に消失する。また、パルス信号ＰＡＰＺが低レベルに変化した後、ワード線ＷＬに供給される昇圧電圧を生成する昇圧回路は、動作を停止する。このため、パーシャルモード中に昇圧回路の消費電力を減らすことができる。
【００５６】
一方、センスアンプ活性化信号ＬＥＺは、パーシャル信号ＰＡＺの高レベル期間、高レベルに維持される。このため、センスアンプＳＡは、データを保持し続ける（図８（ｆ））。この後、チップイネーブル信号ＣＥの高レベルへの変化に同期して、パルス信号ＰＡＰＺが再び高レベルに変化する（図８（ｇ））。高レベルのパルス信号ＰＡＰＺに応答して、ワード線制御信号ＷＬＺおよびワード線信号ＷＬＰは、順次高レベルに変化する（図８（ｈ））。そして、パーシャル領域ＰＡのメモリセルＭＣとビット線ＢＬとが接続され、センスアンプＳＡにラッチされているデータは、メモリセルＭＣに書き込まれる。すなわち、パーシャルモードに移行する前にパーシャル領域ＰＡのメモリセルＭＣに書き込まれていたデータは、失われることなく保持される。
【００５７】
この後、パーシャル信号ＰＡＺは、パルス信号ＰＡＰＺの低レベルへの変化に応答して低レベルに変化する（図８（ｉ））。パーシャル信号ＰＡＺの変化により、センスアンプＳＡが非活性化され、ビット線ＢＬのプリチャージされる。そして、擬似ＳＲＡＭの動作モードは、パーシャルモードから通常動作モードに移行する。
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、パーシャルモードへの移行時にワード線ＷＬＰを所定期間選択し、メモリセルＭＣに保持されているデータをセンスアンプＳＡにラッチし、パーシャルモードから通常動作モードへの復帰時に、ワード線ＷＬＰを再び所定期間選択し、センスアンプＳＡにラッチされているデータをメモリセルＭＣに書き込んだ。パーシャルモード中の全期間にワード線ＷＬＰを高レベルに維持する必要がないため、ワード線ＷＬＰの高レベルを生成するための回路の消費電力を低減できる。特に、ワード線ＷＬに昇圧電圧を供給する擬似ＳＲＡＭの場合、パーシャルモード時に昇圧電圧を生成する昇圧回路の消費電力を減らすことができる。この結果、パーシャルモード時の擬似ＳＲＡＭの消費電力をさらに削減できる。
【００５８】
図９は、本発明の半導体メモリの第３の実施形態を示している。この実施形態は、請求項３および請求項４に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の擬似ＳＲＡＭは、第１の実施形態のリフレッシュタイマ１６、コア制御回路２８、ワード線制御回路３４およびメモリコア３２の代わりにフレッシュタイマ１６Ｂ、コア制御回路２８Ｂ、ワード線制御回路３４Ｂおよびメモリコア３２Ｂを有している。また、リフレッシュレジスタ３８が新たに形成されている。その他の構成は、第１の実施形態とほぼ同じである。
【００５９】
リフレッシュレジスタ３８は、ＰＡ制御回路１２からのパーシャル信号ＰＡＺおよびフレッシュタイマ１６Ｂからのリフレッシュ要求信号ＴＲＥＦを受け、リフレッシュ制御信号ＲＥＦ１Ｚ、ＲＥＦ２Ｚを出力する。リフレッシュタイマ１６は、パーシャル信号ＰＡＺおよびリフレッシュ制御信号ＲＥＦ１Ｚ、ＲＥＦ２Ｚを受け、リフレッシュ要求信号ＴＲＥＦを出力する。
【００６０】
コア制御回路２８Ｂのワード線制御回路３４Ｂは、読み出し制御信号ＲＤＺ、書き込み制御信号ＷＲＺ、リフレッシュ制御信号ＲＥＦＺおよびパーシャル信号ＰＡＺを受け、ワード線制御信号ＷＬＡＺ、ＷＬＢＺを出力する。メモリコア３２Ｂは、ワードデコーダＷＤＥＣが第１の実施形態と相違している。その他の構成は、第１の実施形態と同じである。コア制御回路２８は、第１の実施形態と同様に、読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路として動作する。
【００６１】
パルス信号ＰＡＰＺの高レベル時に活性化して動作し、昇圧電圧ＶＰＰを生成する。昇圧電圧ＶＰＰは、ワードデコーダＷＤＥＣに供給される。
図１０は、図９に示したリフレッシュタイマ１６Ｂの詳細を示している。
リフレッシュタイマ１６Ｂは、２つの発振器ＯＳＣ１を直列に接続した発振回路４０ａ、１つの発振器で構成される発振回路４０ｂ、および発振回路４０ａ、４０ｂの出力のいずれかを選択しリフレッシュ要求信号ＴＲＥＦとして出力するセレクタ４０ｃとを有している。３つの発振器ＯＳＣ１の発振周期は、同じである。リフレッシュタイマ１６Ｂは、高レベルのＰＡＺ信号および低レベルのＲＥＦ１Ｚ信号、ＲＥＦ２Ｚ信号を受けたとき、発振回路４０ａの周期を有するリフレッシュ要求信号ＴＲＥＦを出力する。リフレッシュタイマ１６Ｂは、低レベルのＰＡＺ信号、高レベルのＲＥＦ１Ｚ信号または高レベルのＲＥＦ２Ｚ信号を受けたとき、発振回路４０ｂの周期を有するリフレッシュ要求信号ＴＲＥＦを出力する。
【００６２】
図１１および図１２は、図９に示したリフレッシュレジスタ３８の詳細を示している。図１１は、リフレッシュ制御信号ＲＥＦ１Ｚを生成する回路を示し、図１２は、リフレッシュ制御信号ＲＥＦ２Ｚを生成する回路を示している。なお、図１１および図１２では、説明を簡単にするため、擬似ＳＲＡＭが８本のワード線ＷＬを有し、８回のリフレッシュ要求信号ＴＲＥＦで全てのメモリセルＭＣがリフレッシュされる場合について説明する。実際には、擬似ＳＲＡＭは、例えば、２０４８本のワード線ＷＬを有している。このとき、図１１および図１２に示すラッチ３８ａ、３８ｃの数は、それぞれ１１個（１１ビットのカウンタ）になる。
【００６３】
図１１において、リフレッシュレジスタ３８は、３ビットのカウンタを構成するラッチ３８ａおよびカウンタの出力を受け、パーシャル信号ＰＡＺが高レベルのときにリフレッシュ制御信号ＲＥＦ１Ｚを出力するラッチ３８ｂを有している。ラッチ３８ａ、３８ｂは、パーシャル信号ＰＡＺの立ち上がりエッジに同期して初期化される。ラッチ３８ａは、初期化により出力信号ＥＸＴ１Ａ、ＥＸＴ２Ａ、ＥＸＴ３Ａをそれぞれ低レベルにリセットする。
【００６４】
初段のラッチ３８ａは、パーシャル信号ＰＡＺが高レベルのときに、リフレッシュ要求信号ＴＲＥＦをクロック端子ＣＫで受けて動作する。２番目のラッチ３８ａは、パーシャル信号ＰＡＺおよび出力信号ＥＸＴ１Ａが高レベルのときに、リフレッシュ要求信号ＴＲＥＦをクロック端子ＣＫで受けて動作する。３番目のラッチ３８ａは、パーシャル信号ＰＡＺおよび出力信号ＥＸＴ１Ａ、ＥＸＴ２Ａが高レベルのときに、リフレッシュ要求信号ＴＲＥＦをクロック端子ＣＫで受けて動作する。ラッチ３８ｂは、パーシャル信号ＰＡＺおよび出力信号ＥＸＴ１Ａ、ＥＸＴ２Ａ、ＥＸＴ３Ａが高レベルのときに、リフレッシュ要求信号ＴＲＥＦをクロック端子ＣＫで受けて動作する。
【００６５】
図１２において、リフレッシュレジスタ３８は、３ビットのカウンタを構成するラッチ３８ｃおよびカウンタの出力を受け、パーシャル信号ＰＡＺが低レベルのときにリフレッシュ制御信号ＲＥＦ２Ｚを出力するラッチ３８ｄを有している。ラッチ３８ｃ、３８ｄは、パーシャル信号ＰＡＺの立ち下がりエッジに同期して初期化される。ラッチ３８ｃは、初期化により出力信号ＥＸＴ１Ｂ、ＥＸＴ２Ｂ、ＥＸＴ３Ｂをそれぞれ低レベルにリセットする。
【００６６】
初段のラッチ３８ｃは、パーシャル信号ＰＡＺが低レベルのときに、リフレッシュ要求信号ＴＲＥＦをクロック端子ＣＫで受けて動作する。２番目のラッチ３８ｃは、パーシャル信号ＰＡＺが低レベルで出力信号ＥＸＴ１Ｂが高レベルのときに、リフレッシュ要求信号ＴＲＥＦをクロック端子ＣＫで受けて動作する。３番目のラッチ３８ｃは、パーシャル信号ＰＡＺが低レベルで出力信号ＥＸＴ１Ｂ、ＥＸＴ２Ｂが高レベルのときに、リフレッシュ要求信号ＴＲＥＦをクロック端子ＣＫで受けて動作する。ラッチ３８ｂは、ＰＡＺパーシャル信号ＰＡＺが低レベルで出力信号ＥＸＴ１Ｂ、ＥＸＴ２Ｂ、ＥＸＴ３Ｂが高レベルのときに、リフレッシュ要求信号ＴＲＥＦをクロック端子ＣＫで受けて動作する。
【００６７】
図１３は、リフレッシュタイマ１６Ｂおよびリフレッシュレジスタ３８の動作を示している。
リフレッシュレジスタ３８は、チップイネーブル信号ＣＥに同期して変化するパーシャル信号ＰＡＺの立ち上がりエッジに同期してリフレッシュ要求信号ＴＲＥＦのカウントを開始する。リフレッシュレジスタ３８は、リフレッシュ要求信号ＴＲＥＦを８回カウントする間、リフレッシュ制御信号ＲＥＦ１Ｚを高レベルにする。
【００６８】
また、リフレッシュレジスタ３８は、パーシャル信号ＰＡＺの立ち下がりエッジに同期してリフレッシュ要求信号ＴＲＥＦのカウントを開始する。リフレッシュレジスタ３８は、リフレッシュ要求信号ＴＲＥＦを８回カウントする間、リフレッシュ制御信号ＲＥＦ２Ｚを高レベルにする。
リフレッシュタイマ１６Ｂは、パーシャル信号ＰＡＺが低レベルの期間およびリフレッシュ制御信号ＲＥＦ１Ｚ、ＲＥＦ２Ｚが高レベルの期間に、発振器ＯＳＣ１の周期でリフレッシュ要求信号ＴＲＥＦを出力する。リフレッシュタイマ１６Ｂは、パーシャル信号ＰＡＺが高レベルでリフレッシュ制御信号ＲＥＦ１Ｚ、ＲＥＦ２Ｚが低レベルの期間に発振器ＯＳＣ１の２倍の周期でリフレッシュ要求信号ＴＲＥＦを出力する。
【００６９】
この結果、リフレッシュ要求信号ＴＲＥＦは、パーシャルモードの開始時および終了時に、通常動作モード時と同じ周期で出力され、パーシャルモードの最中に通常動作モード時の２倍の周期で出力される。なお、実際には、リフレッシュ制御信号ＲＥＦ１Ｚ、ＲＥＦ２Ｚは、リフレッシュ要求信号ＴＲＥＦが２０４８回出力される間、高レベルを維持する。
【００７０】
図１４は、図９に示したワード線制御回路３４Ｂの詳細を示している。
ワード線制御回路３４Ｂは、第１の実施形態のワード線制御回路３４のエッジ検出回路３４ａに新たなエッジ検出回路３４ｃを付加して形成されている。エッジ検出回路３４ｃは、ＲＤＺ信号、ＷＲＺ信号およびＲＥＦＺ信号の遷移エッジを検出したときに、エッジ検出回路３４ａより短いパルス幅の検出信号を生成する。そして、エッジ検出回路３４ａは、ＲＤＺ信号、ＷＲＺ信号およびＲＥＦＺ信号の遷移エッジを検出したときに、ワード線制御信号ＷＬＡＺを出力する。エッジ検出回路３４ｃは、ＲＤＺ信号、ＷＲＺ信号およびＲＥＦＺ信号の遷移エッジを検出したときに、ワード線制御信号ＷＬＡＺのパルス幅より小さいパルス幅を有するワード線制御信号ＷＬＢＺを出力する。また、ワード線制御信号ＷＬＢＺは、ワード線制御信号ＷＬＡＺより遅れて生成される。
【００７１】
図１５は、図９に示したワードデコーダＷＤＥＣの詳細を示している。なお、説明を分かりやすくするため、図１５では２ビットのロウアドレス信号Ａ０Ｚ、Ａ１Ｚに対応する回路の一部のみを記載している。実際には、ワードデコーダＷＤＥＣは、メモリコア３０の全てのワード線ＷＬを選択するためのアドレス信号を受信する。
ワードデコーダＷＤＥＣは、パーシャル信号ＰＡＺおよびリフレッシュ制御信号ＲＥＦ１Ｚの高レベル時にアドレス信号Ａ０Ｚをマスクし、高レベルを出力するゲート回路４２ａと、リフレッシュ制御信号ＲＥＦ１Ｚの高レベル時にワード線制御信号ＷＬＢＺを選択し、リフレッシュ制御信号ＲＥＦ１Ｚの低レベル時にワード線制御信号ＷＬＡＺを選択するセレクタ４２ｂとを有している。
【００７２】
そして、通常動作モード中に、アドレス信号Ａ０Ｘ、Ａ１Ｘに応じてワード線（ワード線信号）ＷＬ０Ａ、ＷＬ０Ｂ、ＷＬ１Ａ、ＷＬ１Ｂ、．．．のいずれかが高レベルに変化する。パーシャルモード中に、下位のアドレス信号Ａ０Ｘはマスクされ、アドレス信号Ａ１Ｘに応じて２本のワード線（例えばＷＬ０Ａ、ＷＬ０Ｂ）が、選択される。
さらに、通常動作モードからパーシャルモードへの移行時に（ＰＡＺ，　ＲＥＦ１Ｚ＝”Ｈ”）、末尾に”Ａ”の付いたワード線ＷＬにワード線制御信号ＷＬＡＺと同じパルス幅を有する高レベルパルスが供給され、末尾に”Ｂ”の付いたワード線ＷＬにワード線制御信号ＷＬＢＺと同じパルス幅（ワード線制御信号ＷＬＡＺより小さいパルス幅）を有する高レベルパルスが供給される。パーシャルモードから通常動作モードへの復帰時に（ＲＥＦ２Ｚ＝”Ｈ”）、下位のアドレス信号Ａ０Ｘはマスクされ、アドレス信号Ａ１Ｘに応じて２本のワード線（例えばＷＬ０Ａ、ＷＬ０Ｂ）が、選択される。２本のワード線には、ワード線制御信号ＷＬＡＺと同じパルス幅を有する高レベルパルスが供給される。
【００７３】
図１６は、図９に示したメモリコア３０Ｂの要部の詳細を示している。
この実施形態では、２本のワード線毎に（例えばＷＬ０Ａ、ＷＬ１Ａ）、パーシャル領域ＰＡが設定されている。パーシャルモード中、末尾に”Ａ”の付いたワード線ＷＬ（第１ワード線）に接続されているメモリセルＭＣ（第１メモリセル）と、末尾に”Ｂ”の付いたワード線ＷＬ（第２ワード線）に接続されているメモリセルＭＣ（第２メモリセル）とでデータを保持する。すなわち、パーシャルモード中に保持できるデータの容量は、メモリコア３０Ｂの記憶容量の２分の１である。その他の基本的な構造は、第１の実施形態のメモリコア３０と同じである。
【００７４】
図１７は、第３の実施形態の擬似ＳＲＡＭのリフレッシュ動作の概要を示している。
パーシャルモードの開始時、ワード線制御信号ＷＬＡＺを出力した後にワード線制御信号ＷＬＢＺを出力する（図１７（ａ））。このため、ワード線ＷＬ０Ａは、ワード線ＷＬ０Ｂより先に選択される。そして、ワード線ＷＬ０Ａに接続されているメモリセルＭＣのデータがビット線ＢＬに読み出される（図１７（ｂ））。センスアンプＳＡは、ワード線ＷＬ０Ａが選択された後、ワード線ＷＬ０Ｂが選択される前に動作を開始する。この動作により、ワード線ＷＬ０Ａに接続されているメモリセルのデータをワード線ＷＬ０Ｂに接続されているメモリセルに確実に転送できる。
【００７５】
センスアンプＳＡで増幅されたデータは、ワード線ＷＬ０Ｂの選択により、ワード線ＷＬ０Ｂに接続されているメモリセルＭＣに書き込まれる（図１７（ｃ））。この動作を繰り返すことで、１つのメモリセルに保持されているデータは、２つのメモリセルＭＣによって共有される（共有リフレッシュ）。
パーシャルモード中、ワード線制御信号ＷＬＡＺに同期してワード線ＷＬ０Ａ、ＷＬ０Ｂが同時に選択され（図１７（ｄ））、２つのメモリセルＭＣのリフレッシュ動作が同時に実行される（パーシャルリフレッシュ）。センスアンプＳＡは、ワード線ＷＬ０Ａ、ＷＬ０Ｂが選択された後に動作を開始する。パーシャルモードの終了時、ワード線制御信号ＷＬＡＺに同期してワード線ＷＬ０Ａ、ＷＬ０Ｂが同時に選択され（図１７（ｅ））、２つのメモリセルＭＣのリフレッシュ動作が同時に実行される（集中リフレッシュ）。その後、通常動作モードにおいて、ワード線制御信号ＷＬＡＺに同期して１本のワード線ＷＬが順次選択され、ワード線ＷＬに接続されているメモリセルＭＣのリフレッシュ動作が順次実行される。
【００７６】
図１８は、第３の実施形態の擬似ＳＲＡＭの動作を示している。図１７では、本発明の特徴である通常動作モードからパーシャルモードへの移行する際、パーシャルモード中、およびパーシャルモードから通常動作モードに移行する際のリフレッシュ動作について説明する。
まず、通常動作モード時に、リフレッシュ要求信号ＴＲＥＦは、図１０に示した発振回路４０ｂの発振周期Ｔで出力される（図１８（ａ））。リフレッシュ要求信号ＴＲＥＦに応じてワード線ＷＬが１本ずつ選択され、読み出し動作および書き込み動作の間にリフレッシュ動作が実行される（図１８（ｂ））。
【００７７】
通常動作モードからパーシャルモードに移行する際、図１１に示したリフレッシュレジスタ３８は、パーシャル信号ＰＡＺの高レベルへの変化に同期して、リフレッシュ要求信号ＴＲＥＦが所定回数出力される期間、リフレッシュ制御信号ＲＥＦ１Ｚを高レベルに変化する（図１８（ｃ））。図１５に示したワードデコーダＷＤＥＣは、リフレッシュ要求信号ＴＲＥＦに同期して、ワード線ＷＬを２本ずつ選択する。この際、末尾に”Ｂ”の付くワード線ＷＬは、末尾に”Ａ”の付くワード線ＷＬより遅れて選択される。このため、末尾に”Ａ”の付くワード線ＷＬに接続されたメモリセルＭＣのデータが末尾に”Ｂ”の付くワード線ＷＬに接続されたメモリセルＭＣに書き込まれる（共有リフレッシュ動作）。すなわち、パーシャルモード時に、パーシャル領域ＰＡは、２つのメモリセルＭＣでデータを保持する。
【００７８】
共有リフレッシュ動作は、通常動作時のリフレッシュ要求信号ＴＲＥＦと同じ周期で、全てのパーシャル領域ＰＡについて順次行われる。このため、共有リフレッシュ動作の実行中に、メモリセルＭＣに保持されているデータが消失することが防止される。
全てのパーシャル領域ＰＡの共有リフレッシュ動作が完了した後、データは、それぞれ２つのメモリセルＭＣで保持されている。このため、データを保持できる時間は、データを１つのメモリセルＭＣで保持するときに比べ２倍になる。実際には、データの保持特性は、２つのメモリセルＭＣの保持特性の和になるため、データを保持できる時間は、データを１つのメモリセルＭＣで保持するときに比べ２倍以上になる。
【００７９】
パーシャルモード中、リフレッシュタイマ１６Ｂは、発振回路４０ａの発振周期２Ｔでリフレッシュ要求信号ＴＲＥＦを出力する（図１８（ｄ））。リフレッシュ要求信号ＴＲＥＦに応答して、パーシャル領域ＰＡ内の２本のワード線ＷＬは、同時に選択され、各ビット線ＢＬ毎に２つのメモリセルＭＣに対してリフレッシュ動作が同時に実行される（パーシャルリフレッシュ動作）。２つのメモリセルＭＣを同時に選択することで、ビット線ＢＬに伝達される信号量は、通常動作時の２倍になる。このため、パーシャルモード中は、リフレッシュ間隔を通常動作時の２倍にしても、メモリセルＭＣに保持されているデータが消失することはない。以降、リフレッシュ要求信号ＴＲＥＦに応答してパーシャルリフレッシュ動作が順次実行される（図１８（ｅ））。
【００８０】
パーシャルモードから通常動作モードへの移行する場合、高レベルのチップイネーブル信号ＣＥが供給され、パーシャル信号ＰＡＺは低レベルに変化する（図１８（ｆ））。図１２に示したリフレッシュレジスタ３８は、パーシャル信号ＰＡＺの低レベルへの変化に同期して、リフレッシュ要求信号ＴＲＥＦが所定回数出力される期間、リフレッシュ制御信号ＲＥＦ２Ｚを高レベルに変化する（図１８（ｇ））。ワードデコーダＷＤＥＣは、リフレッシュ要求信号ＴＲＥＦに同期して、ワード線ＷＬを２本ずつ同じタイミングで選択する。そして、全てのパーシャル領域ＰＡのメモリセルＭＣについてリフレッシュ動作が実行される（集中リフレッシュ動作）。
【００８１】
リフレッシュ制御信号ＲＥＦ２Ｚが低レベルに変化した時点で、擬似ＳＲＡＭの動作モードは、パーシャルモードから通常動作モードに移行する（図１８（ｈ））。リフレッシュタイマ１６Ｂは、発振回路４０ｂの発振周期Ｔでリフレッシュ要求信号ＴＲＥＦを出力する（図１８（ｉ））。リフレッシュ要求信号ＴＲＥＦに応じてワード線ＷＬが１本ずつ選択され、読み出し動作および書き込み動作の間にリフレッシュ動作が実行される（図１８（ｊ））。
【００８２】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、１つのメモリセルＭＣに保持されているデータを、パーシャルモード中に複数のメモリセルＭＣで保持したため、データを保持できる保持時間を長くできる。このため、パーシャルモード中のリフレッシュ間隔を通常動作モード中より長くできる。リフレッシュ動作の頻度が減るため、パーシャルモード中の消費電力を削減できる。
【００８３】
パーシャルモードにおける最初のリフレッシュ動作時（共有リフレッシュ時）に、第２メモリセルＭＣのデータが先に読み出されて、第１メモリセルＭＣに保持されているデータが破壊することを防止できる。すなわち、擬似ＳＲＡＭの誤動作を防止できる。
パーシャルモードにおける各パーシャル領域ＰＡの２回目以降のリフレッシュ動作時に、第１および第２ワード線ＷＬＡ、ＷＬＢを同時に選択したため、ワード線制御回路３４Ｂを簡易に構成できる。
【００８４】
リフレッシュタイマ１６Ｂは、パーシャルモードにおける２回目以降のリフレッシュ動作時に、リフレッシュ要求信号ＴＲＥＦを通常動作モード時より長い間隔で出力した。このため、パーシャルモード中のリフレッシュ頻度が減り、消費電力を削減できる。
図１９は、本発明の半導体メモリの第４の実施形態を示している。この実施形態は、請求項３および請求項４に対応している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００８５】
この実施形態では、第３の実施形態のリフレッシュタイマ１６Ｂの代わりにリフレッシュタイマ１６Ｃが、形成されている。その他の構成は、第３の実施形態とほぼ同じである。すなわち、本実施形態の半導体メモリは、ＣＭＯＳ技術を使用して、ＤＲＡＭのメモリセルを有しＳＲＡＭのインタフェースを有する擬似ＳＲＡＭとして形成されている。
【００８６】
図２０は、図１９に示したリフレッシュタイマ１６Ｃの詳細を示している。
リフレッシュタイマ１６Ｃは、発振回路４０ａ、４０ｂ、４０ｄおよびセレクタ４０ｅを有している。発振回路４０ａ、４０ｂは、第３の実施形態（図１０）と同じである。発振回路４０ｄは、発振器ＯＳＣ１より発振周期の短い発振器ＯＳＣ２を有している。発振器ＯＳＣ２の発信周期は、読み出し動作時のサイクルタイムｔＲＣとほぼ同じに設定されている。
【００８７】
セレクタ４０ｅは、パーシャルモードから通常動作モードに復帰するときに（ＲＥＦ２Ｚ信号＝”Ｈ”）、発振回路４０ｄの出力をリフレッシュ要求信号ＴＲＥＦとして出力する。
図２１は、第４の実施形態の擬似ＳＲＡＭの動作を示している。
この実施形態では、パーシャルモードから通常動作モードに復帰するときの集中リフレッシュ動作の期間が、第３の実施形態に比べ大幅に短縮される。その他のタイミングは第３の実施形態と同じである。集中リフレッシュ動作では、１回のリフレッシュ動作は、サイクルタイムｔＲＣ（数十ｎｓ）で実行される。これに対して、通常のリフレッシュ間隔は、数十μｓである。このため、この実施形態の集中リフレッシュ動作期間は、第３の実施形態の集中リフレッシュ動作期間より大幅に短縮できる。
【００８８】
以上、この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュタイマ１６Ｃは、パーシャルモードから通常動作モードに移行するときに、リフレッシュ要求信号ＴＲＥＦを通常動作モード時より短い間隔で出力した。このため、パーシャルモードから通常動作モードに早く復帰でき、擬似ＳＲＡＭが搭載されるシステムの動作効率を向上できる。
【００８９】
図２２は、本発明の半導体メモリの第５の実施形態を示している。この実施形態は、請求項５および請求項６に対応している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第３の実施形態のリフレッシュタイマ１６Ｂおよびメモリコア３０Ｂの代わりにリフレッシュタイマ１６Ｄおよびメモリコア３０Ｄが形成されている。また、第２の実施形態の昇圧回路３６が形成されている。その他の構成は、第３の実施形態とほぼ同じである。
【００９０】
図２３は、図２２に示したリフレッシュタイマ１６Ｄの詳細を示している。
リフレッシュタイマ１６Ｄは、第３の実施形態のリフレッシュタイマ１６Ｂ（図１０）の発振回路４０ａの代わりに発振回路４０ｆを有している。その他の構成は、リフレッシュタイマ１６Ｂと同じである。発振回路４０ｆは、４つの発振器ＯＳＣ１が直列に接続され、発振器ＯＳＣ１の４倍の周期の信号を出力する。
【００９１】
リフレッシュタイマ１６Ｄは、通常動作モード時、パーシャルモードの開始時（共有リフレッシュ時）およびパーシャルモードの終了時（集中リフレッシュ時）に、発振回路４０ｂの周期を有するリフレッシュ要求信号ＴＲＥＦを出力する。また、リフレッシュタイマ１６Ｄは、パーシャルモード中（パーシャルリフレッシュ中）に、発振回路４０ｆの周期を有するリフレッシュ要求信号ＴＲＥＦを出力する。このため、パーシャルモード中のリフレッシュ間隔は、通常動作時のリフレッシュ間隔の４倍になる。これは、第３の実施形態の２倍である。
【００９２】
図２４は、図２２に示したメモリコア３０Ｄの要部の詳細を示している。
メモリコア３０Ｄは、各ビット線ＢＬ（ＢＬ０、ＢＬ１、ＢＬ２、．．．、ＢＬｍ）を２等分する位置にｎＭＯＳトランジスタからなるスイッチ回路４４が形成されている。すなわち、各ビット線ＢＬは、スイッチ回路４４を介して第１および第２ビット線に分割されている。そして、スイッチ回路４４のセンスアンプＳＡ側のビット線ＢＬ（第１ビット線）に接続されているメモリセルＭＣにより複数のパーシャル領域ＰＡが形成されている。
【００９３】
スイッチ回路４４は、電圧レベルの変換機能を有するインバータを介してパーシャル信号ＰＡＺに接続されている。インバータは、パーシャル信号ＰＡＺが低レベルのときに、パーシャル信号ＰＡＸを昇圧電圧に変化し、パーシャル信号ＰＡＺが高レベルのときに、パーシャル信号ＰＡＸを接地電圧に変化する。このため、スイッチ回路４４は、低レベルのパーシャル信号ＰＡＺに応答してオンし、高レベルのパーシャル信号ＰＡＺに応答してオフする。パーシャル信号ＰＡＸを生成するインバータおよび図２２に示したＰＡ制御回路１２は、スイッチ回路４４を通常動作モード中にオンし、パーシャルモード中にオフするスイッチ制御回路として動作する。
【００９４】
パーシャル領域ＰＡは、第３の実施形態（図１６）と同様に、２本のワード線毎に（例えばＷＬ０Ａ、ＷＬ１Ａ）、設定されている。各パーシャル領域ＰＡの動作は、第３の実施形態とほぼ同じである。すなわち、パーシャルモード時に、末尾に”Ａ”の付いたワード線ＷＬに接続されているメモリセルＭＣにデータが保持される。ワードデコーダＷＤＥＣは、パーシャルモード時に、上位アドレスの１ビットを高レベルに固定する。このため、ワード線ＷＬのうちセンスアンプＳＡに近い半分のみが、リフレッシュ要求信号ＴＲＥＦに応答して順次選択される。
【００９５】
メモリコア３０Ｄに形成されるメモリセルＭＣの２分の１が、パーシャル領域ＰＡに設定されるため、パーシャルモード時に保持できるデータの容量は、メモリコア３０Ｄの記憶容量の４分の１である。
この実施形態では、パーシャル領域ＰＡのメモリセルＭＣに接続されているビット線ＢＬの長さは、第３の実施形態の半分であるため、ビット線容量も半分になる。メモリセルＭＣに保持されているデータは、メモリセルＭＣに蓄積されている電荷をメモリセル容量とビット線容量とで再分配し、ビット線上の電荷量を増幅することで読み出される。このため、ビット線容量を２分の１にすることで、読み出し時のビット線上の電荷量を相対的に２倍にできる。この結果、パーシャルモード中のリフレッシュ間隔（リフレッシュ要求信号ＴＲＥＦの発生周期）を、第３の実施形態の２倍にできる。このため、発振回路４０ｆの発振周期は、発振器ＯＳＣ１の４倍にできる。
【００９６】
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、パーシャルモード中のリフレッシュ間隔を、第３の実施形態の２倍にできるため、パーシャルモード中の消費電力をさらに削減できる。
図２５は、本発明の半導体メモリの第６の実施形態におけるメモリコアを示している。この実施形態は、請求項１および請求項２に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００９７】
この実施形態では、メモリコア３０Ｅは、メモリセルＭＣが相補のビット線ＢＬ、／ＢＬに交互に接続されているビット線対構造を有している。例えば、ビット線ＢＬに接続されたメモリセルＭＣからデータを読み出すとき、ビット線／ＢＬには、参照電圧が供給される。センスアンプＳＡは、ビット線ＢＬ、／ＢＬに接続されており、ビット線ＢＬ、／ＢＬの電圧差を差動増幅する。パーシャル領域ＰＡは、最もセンスアンプＳＡに近いワード線ＷＬＰに接続されているメモリセルＭＣにより構成されている。
【００９８】
図２６は、図２５に示したセンスアンプＳＡおよびコラムスイッチＣＳＷの詳細を示している。
センスアンプＳＡは、入力と出力とを互いに接続した２つのＣＭＯＳインバータと、ＣＭＯＳインバータのｐＭＯＳトランジスタのソースを電源線に接続するｐＭＯＳトランジスタ（ｐＭＯＳスイッチ）と、ＣＭＯＳインバータのｎＭＯＳトランジスタのソースを接地線に接続するｎＭＯＳトランジスタ（ｎＭＯＳスイッチ）とを有している。ＣＭＯＳインバータの入力（または出力）は、ビット線ＢＬ、／ＢＬにそれぞれ接続されている。ｐＭＯＳスイッチおよびｎＭＯＳスイッチは、センスアンプ活性化信号ＬＥＺが高レベルのときにオンし、ＣＭＯＳインバータを活性化する。ＣＭＯＳインバータの活性化により、ビット線ＢＬ、／ＢＬの電圧差が差動増幅される。
【００９９】
コラムスイッチＣＳＷは、ビット線ＢＬ、／ＢＬとデータバスＤＢ、／ＤＢとをそれぞれ接続するｎＭＯＳトランジスタを有している。ｎＭＯＳトランジスタは、コラム線信号ＣＬＺが高レベルのときにオンする。
図２７は、第６の実施形態の擬似ＳＲＡＭの動作を示している。第１の実施形態と同じ動作については、説明を省略する。
【０１００】
初期状態において、ビット線ＢＬ、／ＢＬは、参照電圧にプリチャージされている（図２７（ａ））。通常動作モードからパーシャルモードへの移行時、ワード線ＷＬＰの選択に同期して、メモリセルＭＣに保持されているデータは、ビット線／ＢＬに読み出される（図２７（ｂ））。この後、センスアンプ活性化信号ＬＥＺが高レベルに変化し、ビット線ＢＬ、／ＢＬの電圧差が増幅される（図２７（ｃ））。そして、センスアンプＳＡは、パーシャル領域ＰＡのメモリセルＭＣに保持されていたデータをラッチする。パーシャルモード中、センスアンプＳＡがパーシャル領域ＰＡのメモリセルＭＣから読み出したデータをラッチし続けることで、データが保持される（図２７（ｄ））。
【０１０１】
パーシャルモードから通常動作モードへの復帰時、ワード線ＷＬＰが非選択され、パーシャル領域ＰＡのメモリセルＭＣにデータが保持される（図２７（ｅ））。次に、センスアンプ活性化信号ＬＥＺが低レベルに変化することで、センスアンプＳＡが非活性化される。プリチャージ信号ＰＲＥＺは高レベルに変化し、ビット線ＢＬ、／ＢＬは、参照電圧にプリチャージされる（図２７（ｆ））。
【０１０２】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ビット線対構造のメモリコアを有する擬似ＳＲＡＭにおいてもパーシャルモード中の消費電力を従来に比べ大幅に削減できる。図２８は、本発明の半導体メモリの第７の実施形態を示している。この実施形態は、請求項７、請求項８および請求項１０に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【０１０３】
この半導体メモリは、ＣＭＯＳ技術を使用して、ＤＲＡＭのメモリセルを有しＳＲＡＭのインタフェースを有する擬似ＳＲＡＭとして形成されている。
擬似ＳＲＡＭは、コマンドデコーダ４６、動作モード制御回路４８、リフレッシュタイマ５０、リフレッシュコマンド発生回路５２、リフレッシュアドレスカウンタ５４、アドレスバッファ２２、データ入出力バッファ２４、マルチプレクサ２６、コア制御回路５６およびメモリコア５８を有している。リフレッシュタイマ５０、リフレッシュコマンド発生回路５２およびリフレッシュアドレスカウンタ５４は、メモリセルをリフレッシュするためのリフレッシュ制御回路として動作する。また、動作モード制御回路４８、リフレッシュタイマ５０、リフレッシュアドレスカウンタ５４およびコア制御回路５６は、ワード線ＷＬの選択タイミングを生成する動作制御回路として動作する。さらに、コア制御回路５６は、読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路として動作する。
【０１０４】
コマンドデコーダ４６は、外部端子を介してコマンド信号（チップイネーブル信号ＣＥ、書き込みイネーブル信号／ＷＥおよび出力イネーブル信号／ＯＥ）を受け、受けたコマンドを解読し、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺを出力する。また、コマンドデコーダ４６は、ＣＥ信号の立ち下がりエッジに同期してパーシャルモード起動信号ＰＲＥＦＳ（パルス信号）を出力し、ＣＥ信号の立ち上がりエッジに同期してパーシャルモード解除信号ＰＲＥＦＲ（パルス信号）を出力する。
【０１０５】
動作モード制御回路４８は、パーシャルモード起動信号ＰＲＥＦＳ、パーシャルモード解除信号ＰＲＥＦＲおよびリフレッシュ制御信号ＲＥＦＺに応じてモード信号ＭＯＤＥ１、ＭＯＤＥ２、ＭＯＤＥ３、ＭＯＤＥ４を出力する。リフレッシュタイマ５０は、モード信号ＭＯＤＥ１−４に応じた発振周期を有するリフレッシュ要求信号ＴＲＥＦを出力する。リフレッシュアドレスカウンタ５２は、リフレッシュ制御信号ＲＥＦＺに同期してリフレッシュアドレス信号ＲＥＦＡＤ（Ｘ５−０）を更新する。リフレッシュアドレス信号ＲＥＦＡＤの更新仕様は、モード信号ＭＯＤＥ２−４に応じて変更される。
【０１０６】
リフレッシュアドレス信号ＲＥＦＡＤのビット数は、メモリコア５８に形成されているワード線ＷＬの本数（この例では６４本）に対応している。このため、リフレッシュアドレス信号ＲＥＦＡＤのビット数は、６ビットに限定されず、メモリコア５８に形成されるワード線ＷＬの本数に応じて設定される。
コア制御回路５６は、タイミング制御回路６０、センスアンプ制御回路６２およびプリチャージ制御回路６４を有している。タイミング制御回路６０は、ＲＤＺ信号、ＷＲＺ信号およびＲＥＦＺ信号のいずれかを受けたとき、ロウ活性化信号ＲＡＳＺを出力する。センスアンプ制御回路６２は、ＲＡＳＺ信号に同期してセンスアンプＳＡを活性化するためのセンスアンプ活性化信号ＰＳＡ、ＮＳＡを出力する。プリチャージ制御回路は、ＲＡＳＺ信号に同期してプリチャージ信号ＰＲＥＺを出力する。センスアンプ制御回路６２およびプリチャージ制御回路６４の動作タイミングは、モード信号ＭＯＤＥ２およびリフレッシュアドレス信号ＲＥＦＡＤの最下位ビットＸ０の値に応じて変更される。
【０１０７】
メモリコア５８は、センスアンプＳＡ、プリチャージ回路ＰＲＥ、メモリセルアレイＡＬＹ、ワードデコーダＷＤＥＣ、コラムデコーダＣＤＥＣ、センスバッファＳＢおよびライトアンプＷＡを有している。センスアンプＳＡは、センスアンプ活性化信号ＰＳＡ、ＮＳＡに応じて動作する。プリチャージ回路ＰＲＥは、プリチャージ信号ＰＲＥＺに応じて動作する。メモリセルアレイＡＬＹは、複数の揮発性のメモリセルＭＣ（ダイナミックメモリセル）と、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線ＢＬとを有している。メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬとの間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。
【０１０８】
ワードデコーダＷＤＥＣは、ロウアドレス信号ＲＡＤ２およびモード信号ＭＯＤＥ３−４に応じてワード線ＷＬのうちの１本または２本を選択し、選択したワード線ＷＬを電源電圧まで上昇させる。コラムデコーダＣＤＥＣ、センスバッファＳＢおよびライトアンプＷＡは、第１の実施形態と同じ回路である。
図２９は、図２８に示した動作モード制御回路４８の詳細を示している。
【０１０９】
動作モード制御回路４８は、カウンタ４８ａおよびモード信号生成回路４８ｂを有している。カウンタ４８ａは、リフレッシュ制御信号ＲＥＦＺの立ち上がりエッジに同期してカウント動作し、３２回目のカウント時にカウンタ信号ＣＮＴ３２を出力し、６４回目のカウント時にカウンタ信号ＣＮＴ６４を出力する。カウンタ４８ａは、リセット信号ＲＥＳＥＴを受けてリセットされる。リセット信号ＲＥＳＥＴは、モード信号ＭＯＤＥ１またはモード信号ＭＯＤＥ３が高レベルのときに出力される。
【０１１０】
なお、カウント回数の”６４”は、メモリコア５８に形成されているワード線ＷＬの本数に対応している。本実施形態では、説明をわかりやすくするため、ワード線ＷＬを６４本にしているが、実際には、ワード線ＷＬは、例えば、２０４８本形成されている。このとき、カウンタ４８ａは、１０２４回目のカウント時と、２０４８回目のカウント時にカウンタ信号をそれぞれ出力する。
【０１１１】
モード信号生成回路４８ｂは、パーシャルモード起動信号ＰＲＥＦＳ、パーシャルモード解除信号ＰＲＥＦＲおよびカウンタ信号ＣＮＴ３２、ＣＮＴ６４に応じてモード信号ＭＯＤＥ１−４を出力する。
図３０は、図２８に示した動作モード制御回路４８の動作を示している。
この実施形態の擬似ＳＲＡＭは、上述した第３の実施形態と同様に、動作モードは、ＣＥ信号の高レベル中に通常動作モードになり、ＣＥ信号の低レベル中にパーシャルモード（低消費電力モード）になる。そして、パーシャルモードの開始時に共有リフレッシュが実行され（共有リフレッシュモード）、共有リフレッシュ後にパーシャルリフレッシュが実行され（パーシャルリフレッシュモード）、パーシャルモードの終了時に集中リフレッシュが実行される（集中リフレッシュモード）。通常動作モード中、センスアンプＳＡの動作毎に１つのメモリセルがリフレッシュされる（シングルセル動作）。低消費電力モード中、センスアンプＳＡの動作毎に２つのメモリセルがリフレッシュされる（ツインセル動作）。
【０１１２】
擬似ＳＲＡＭは、モード信号ＭＯＤＥ１が高レベルのときに通常動作モード（第１動作モード）を認識し、モード信号ＭＯＤＥ２が高レベルのときに共有リフレッシュモード（第２動作モード）を認識し、モード信号ＭＯＤＥ３が高レベルのときにパーシャルリフレッシュモード（第３動作モード）を認識し、モード信号ＭＯＤＥ４が高レベルのときに集中リフレッシュモード（第４動作モード）を認識する。
【０１１３】
動作モード制御回路４８は、通常動作モード中にパーシャルモード設定信号ＰＲＥＦＳを受けたときに、モード信号ＭＯＤＥ１、ＭＯＤＥ２をそれぞれ低レベルおよび高レベルに変化し、動作モードを通常動作モードから共有リフレッシュモード（パーシャルモード）に移行する（図３０（ａ））。リセット信号ＲＥＳＥＴは、モード信号ＭＯＤＥ１の低レベルへの変化に同期して非活性化される。
【０１１４】
カウンタ４８ａは、リセット信号ＲＥＳＥＴの低レベルを受けてリセット状態が解除され、リフレッシュ制御信号ＲＥＦＺに同期してカウント動作を開始する（図３０（ｂ））。リフレッシュ制御信号ＲＥＦＺに応答してリフレッシュ動作が実行される。共有リフレッシュモードでは、メモリコア５８の全てのワード線ＷＬを選択する必要があるため、リフレッシュ制御信号ＲＥＦＺは、６４回出力される。なお、リフレッシュ制御信号ＲＥＦＺを生成するリフレッシュタイマ５０およびリフレッシュコマンド発生回路１８の動作は、後述する図３２で説明する。
【０１１５】
カウンタ４８ａは、６４回目のカウント動作に同期してカウンタ信号ＣＮＴ６４を出力する（図３０（ｃ））。動作モード制御回路４８は、カウンタ信号ＣＮＴ６４に同期してモード信号ＭＯＤＥ２を低レベルに変化し、モード信号ＭＯＤＥ３を高レベルに変化する（図３０（ｄ））。そして、動作モードは、共有リフレッシュモードからパーシャルリフレッシュモードに移行する。リセット信号ＲＥＳＥＴは、モード信号ＭＯＤＥ３の高レベルへの変化に同期して活性化される（図３０（ｅ））。カウンタ４８ａは、リセット信号ＲＥＳＥＴの高レベルを受けてリセットされる。モード信号ＭＯＤＥ３が高レベルの期間、パーシャルリフレッシュが順次実行される。
【０１１６】
パーシャルモード解除信号ＰＲＥＦＲは、外部端子を介して供給されるＣＥ信号の高レベルへの変化に応答して出力される（図３０（ｆ））。動作モード制御回路４８は、パーシャルリフレッシュモード中にパーシャルモード解除信号ＰＲＥＦＲを受けたときに、モード信号ＭＯＤＥ３、ＭＯＤＥ４をそれぞれ低レベルおよび高レベルに変化し、動作モードを集中リフレッシュモードに移行する（図３０（ｇ））。リセット信号ＲＥＳＥＴは、モード信号ＭＯＤＥ３の低レベルへの変化に同期して非活性化される。カウンタ４８ａは、リセット信号ＲＥＳＥＴの低レベルを受けてリセット状態が解除され、リフレッシュ制御信号ＲＥＦＺに同期してカウント動作を再び開始する（図３０（ｈ））。
【０１１７】
集中リフレッシュモードでは、２本のワード線ＷＬ（パーシャルワード線とこのパーシャルワード線に隣接する通常のワード線）が同時に選択される。メモリコア５８の全てのワード線ＷＬを選択するために、リフレッシュ制御信号ＲＥＦＺは、３２回出力される。
カウンタ４８ａは、３２回目のカウント動作に同期してカウンタ信号ＣＮＴ３２を出力する（図３０（ｉ））。動作モード制御回路４８は、カウンタ信号ＣＮＴ３２に同期してモード信号ＭＯＤＥ４、ＭＯＤＥ１をそれぞれ低レベルおよび高レベルに変化する（図３０（ｊ））。そして、動作モードは、集中リフレッシュモード（パーシャルモード）から通常動作モードに移行する。
【０１１８】
図３１は、図２８に示したリフレッシュタイマ５０の詳細を示している。
リフレッシュタイマ５０は、発振信号ＯＳＣ０を生成する発振器５０ａ、ＯＳＣ０信号の周波数を分周し発振信号ＯＳＣ１、ＯＳＣ２、ＯＳＣ３、ＯＳＣ４をそれぞれ生成する分周器５０ｂ、５０ｃ、５０ｄ、５０ｅおよび発振信号ＯＳＣ１、ＯＳＣ２、ＯＳＣ３、ＯＳＣ４をモード信号ＭＯＤＥ１−４に応じて選択し、リフレッシュ要求信号ＴＲＥＦとして出力するマルチプレクサ５０ｆを有している。分周器５０ｂ、５０ｃ、５０ｄ、５０ｅは、ＯＳＣ０信号の周波数をそれぞれ８分の１、１６分の１、３２分の１、２分の１に変換する。
【０１１９】
図３２は、リフレッシュタイマ５０およびリフレッシュコマンド発生回路５２の動作を示している。
リフレッシュタイマ５０は、モード信号ＭＯＤＥ１、ＭＯＤＥ２、ＭＯＤＥ３、ＭＯＤＥ４がそれぞれ高レベルのとき、発振信号ＯＳＣ１、ＯＳＣ２、ＯＳＣ３、ＯＳＣ４をリフレッシュ要求信号ＴＲＥＦとして出力する。リフレッシュコマンド発生回路５２は、モード信号ＭＯＤＥ１、ＭＯＤＥ３、ＭＯＤＥ４がそれぞれ高レベルのとき、リフレッシュ要求信号ＴＲＥＦをリフレッシュ制御信号ＲＥＦＺとして出力する。リフレッシュコマンド発生回路５２は、モード信号ＭＯＤＥ２が高レベルのとき、リフレッシュ要求信号ＴＲＥＦに同期してリフレッシュ制御信号ＲＥＦＺを２回出力する。
【０１２０】
図３３は、図２８に示したリフレッシュアドレスカウンタ５４の詳細を示している。
リフレッシュアドレスカウンタ５４は、リセット回路５４ａ、カウンタ５４ｂ、５４ｃおよびカウンタ５４ｂ、５４ｃを制御する論理ゲートを有している。リセット回路５４ａは、リフレッシュ制御信号ＲＥＦＺの立ち下がりエッジに同期して正のパルスを生成するパルス生成回路と、パルス生成回路の出力信号に同期してモード信号ＭＯＤＥ２をラッチするＤフリップフロップと、モード信号ＭＯＤＥ２の立ち上がりエッジを検出するＮＡＮＤゲートとを有している。
【０１２１】
カウンタ５４ｂは、リフレッシュ制御信号ＲＥＦＺに同期してカウント動作し、リフレッシュアドレス信号ＲＥＦＡＤの最下位ビットＲ０を生成する。カウンタ５４ｂは、モード信号ＭＯＤＥ３、４が高レベルのとき、およびモード信号ＭＯＤＥ２の立ち上がりエッジに同期してリセットされる。
カウンタ５４ｃは、モード信号ＭＯＤＥ３、４が高レベルのとき、リフレッシュ制御信号ＲＥＦＺに同期してカウント動作し、リフレッシュアドレス信号ＲＥＦＡＤのビットＲ５−１を更新する。カウンタ５４ｃは、モード信号ＭＯＤＥ１、ＭＯＤＥ２が高レベルのとき（但し、モード信号ＭＯＤＥ２の立ち上がりエッジ後の所定の期間を除く）、カウンタ５４ｂから出力されるアドレス信号Ｒ０に同期してカウント動作し、ビットＲ５−１を更新する。
【０１２２】
図３４は、図３３に示したリセット回路５４ａの動作を示している。
パルス生成回路は、リフレッシュ制御信号ＲＥＦＺの立ち下がりエッジに同期してノードＮＤ１にパルス信号を出力する（図３４（ａ））。Ｄフリップフロップは、ノードＮＤ１のパルス信号に同期してモード信号ＭＯＤＥ２をラッチし、モード信号ＭＯＤＥ２の反転論理をノードＮＤ２に出力する（図３４（ｂ））。このため、モード信号ＭＯＤＥ２が高レベルに変化した後、最初のリフレッシュ制御信号ＲＥＦＺに同期して、ノードＮＤ２は低レベルに変化する（図３４（ｃ））。そして、モード信号ＭＯＤＥ２とノードＮＤ２の論理レベルのＡＮＤ論理が、ノードＮＤ３に出力される。図３３に示したカウンタ５４ｂは、ノードＮＤ３の高レベル期間、すなわち、モード信号ＭＯＤＥ２が高レベルに変化した後、最初のリフレッシュ動作期間中にリセットされる。
【０１２３】
図３５は、図３３に示したリフレッシュアドレスカウンタ５４の動作を示している。
リフレッシュアドレスカウンタ５４は、モード信号ＭＯＤＥ１、２が高レベルのとき、すなわち、通常動作モード（第１動作モード）中および共有リフレッシュモード（第２動作モード）中に、リフレッシュ制御信号ＲＥＦＺに同期して６ビットのリフレッシュアドレス信号Ｒ５−０を順次カウントアップする。また、リフレッシュアドレスカウンタ５４は、モード信号ＭＯＤＥ３、４が高レベルのとき、すなわち、パーシャルモード（第３動作モード）中および集中リフレッシュモード（第４動作モード）中に、リフレッシュ制御信号ＲＥＦＺに同期して５ビットのリフレッシュアドレス信号Ｒ５−１を順次カウントアップする。このとき、リフレッシュアドレス信号Ｒ０は低レベルに固定される。
【０１２４】
図３６は、図２８に示したメモリコア５８の要部の詳細を示している。
メモリコア５８のワードデコーダＷＤＥＣは、１／４ワードデコーダ５９と、メインワード線ＭＷ（ＭＷ０、ＭＷ１、．．．）にそれぞれ対応する複数のサブワードデコーダ５８ａとを有している。１／４ワードデコーダ５９は、モード信号ＭＯＤＥ３、４が低レベルのときに、ロウアドレス信号ＲＡＤ２の下位２ビットＸ１、Ｘ０およびその反転ビット／Ｘ１、／Ｘ０に応じてデコード信号Ｘ１１、Ｘ１０、Ｘ０１、Ｘ００のいずれかを出力する。１／４ワードデコーダ５９は、モード信号ＭＯＤＥ３、４のいずれかが高レベルのときに、ロウアドレス信号ＲＡＤ２の下位１ビットＸ１その反転ビット／Ｘ１に応じて２つのデコード信号Ｘ１１、Ｘ１０またはＸ０１、Ｘ００を出力する。
【０１２５】
各サブワードデコーダ５８ａは、メインワード線ＭＷが高レベルのとき活性化され、デコード信号Ｘ１１、Ｘ１０、Ｘ０１、Ｘ００に応じてサブワード線ＳＷ（ＳＷ０Ｐ、ＳＷ１、ＳＷ２Ｐ、ＳＷ３、．．．）を選択する。メインワード線ＭＷは、図示しないプリデコーダにより、ロウアドレス信号ＲＡＤ２の上位ビットに応じて選択される。そして、選択されたサブワード線ＳＷに接続されたメモリセルＭＣがアクセスされる。このように、この実施形態では、図２８に示したワード線ＷＬは、メインワード線ＭＷおよびサブワード線ＳＷにより構成されている。
【０１２６】
サブワード線ＳＷのうち末尾に”Ｐ”が付いたものは、パーシャルワード線を示している。パーシャルモード中、パーシャルワード線ＳＷＰに接続されているメモリセルＭＣ（パーシャルメモリセルＣ００）に書き込まれているデータが保持される。末尾に”Ｐ”が付かないサブワード線ＳＷは、共有ワード線を示している。共有ワード線ＳＷに接続されているメモリセルＭＣ（共有メモリセルＣ１０）のデータは、パーシャルモード中に保持されない。
【０１２７】
パーシャルワード線ＳＷＰと通常のサブワード線ＳＷとは、交互に配線されている。すなわち、ワード線ＳＷＰ、ＳＷは、互いに隣接して配線されている。後述するように、ワード線ＳＷＰ、ＳＷは、パーシャルモード中に互いに同期して選択され、２つのメモリセルが同時にアクセスされる（ツインセル動作）。このため、これ等ワード線ＳＷＰ、ＳＷを隣接して配線することで、ワードデコーダＷＤＥＣ内の配線レイアウトが複雑になることが防止される。特に、サブワードデコーダ５８ａの配線レイアウト設計が容易になる。
【０１２８】
この実施形態では、メモリコア５８に形成されたメモリセルＭＣの半分がパーシャルメモリセルである。すなわち、擬似ＳＲＡＭの記憶容量の２分の１のデータが、パーシャルモード中に保持される。
図３７は、図３６に示した１／４ワードデコーダ５９の詳細を示している。
１／４ワードデコーダ５９は、デコード信号Ｘ１１、Ｘ１０、Ｘ０１、Ｘ００を生成するためにロウアドレス信号Ｘ０、／Ｘ０、Ｘ１、／Ｘ１をデコードするデコーダ５９ａと、モード信号ＭＯＤＥ３またはＭＯＤＥ４が高レベルのときにロウアドレス信号Ｘ０、／Ｘ０をマスクし、デコーダ５９ａに高レベルを出力するマスク回路５９ｂとを有している。
【０１２９】
図３８は、図３６に示したセンスアンプＳＡおよびプリチャージ回路ＰＲＥの詳細を示している。
センスアンプＳＡは、ｐＭＯＳスイッチおよびｎＭＯＳスイッチが、センスアンプ活性化信号ＰＳＡ、ＮＳによってそれぞれ制御されることを除き、第６の実施形態（図２６）と同じである。ｐＭＯＳスイッチは、センスアンプ活性化信号ＰＳＡが低レベルのときにオンし、ｎＭＯＳスイッチは、センスアンプ活性化信号ＮＳＡが高レベルのときにオンする。
【０１３０】
プリチャージ回路ＰＲＥは、ビット線ＢＬ、／ＢＬを互いに接続するｎＭＯＳトランジスタと、ビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲにそれぞれ接続するｎＭＯＳトランジスタとを有している。ｎＭＯＳトランジスタは、プリチャージ信号ＰＲＥＺが高レベルのときにオンし、ビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続する。
図３９は、図２８に示したセンスアンプ制御回路６２およびプリチャージ制御回路６４の動作を示している。
【０１３１】
センスアンプ制御回路６２は、モード信号ＭＯＤＥ２の論理レベルにかかわりなく、ＲＡＳＺ信号の立ち上がりエッジから遅延時間ＤＬＹ１後にセンスアンプ活性化信号ＰＳＡ、ＮＳＡを変化させ、センスアンプＳＡを活性化させる（図３９（ａ、ｂ））。プリチャージ制御回路６４は、モード信号ＭＯＤＥ２の論理レベルにかかわりなく、ＲＡＳＺ信号の立ち上がりエッジに同期してプリチャージ信号ＰＲＥＺを低レベルに変化させ、プリチャージ動作を停止する。（図３９（ｃ、ｄ））。
【０１３２】
センスアンプ制御回路６２は、モード信号ＭＯＤＥ２が低レベルのときに（第１動作モード、第２動作モードおよび第３動作モードのとき）、ＲＡＳＺ信号の立ち上がりエッジから遅延時間ＤＬＹ２後にセンスアンプ活性化信号ＰＳＡ、ＮＳＡを変化させ、センスアンプＳＡを非活性化させる（図３９（ｅ））。プリチャージ制御回路６４は、モード信号ＭＯＤＥ２が低レベルのときに、ＲＡＳＺ信号の立ち上がりエッジから遅延時間ＤＬＹ２後にプリチャージ信号ＰＲＥＺを高レベルに変化させ、プリチャージ動作を開始する。（図３９（ｆ））。
【０１３３】
センスアンプ制御回路６２は、モード信号ＭＯＤＥ２が高レベルのときに（第２動作モードのとき）、ロウアドレス信号Ｘ０が高レベルに変化した後のＲＡＳＺ信号の立ち上がりエッジから遅延時間ＤＬＹ２後にセンスアンプ活性化信号ＰＳＡ、ＮＳＡを変化させ、センスアンプＳＡを非活性化させる（図３９（ｇ））。プリチャージ制御回路６４は、モード信号ＭＯＤＥ２が高レベルのときに、ロウアドレス信号Ｘ０が高レベルに変化した後のＲＡＳＺ信号の立ち上がりエッジから遅延時間ＤＬＹ２後にプリチャージ信号ＰＲＥＺを高レベルに変化させ、プリチャージ動作を開始する。（図３９（ｈ））。
【０１３４】
すなわち、第２動作モード（共有リフレッシュモード）中、パーシャルメモリセルＣ００に保持されているデータをパーシャルメモリセルおよび隣接する共有メモリセルＣ１０に書き込むために、ＲＡＳＺ信号が２回出力される間、センスアンプＳＡは活性化され、ビット線ＢＬ、／ＢＬのプリチャージが禁止される。より詳細には、ロウアドレス信号Ｘ０が偶数のときに出力されるリフレッシュ制御信号ＲＥＦＺに同期してセンスアンプＳＡにラッチされたデータは、ロウアドレス信号Ｘ０が奇数に変化した後に出力されるリフレッシュ制御信号ＲＥＦＺに対応する動作まで保持される。
【０１３５】
図４０は、第７の実施形態における通常動作モード時の動作を示している。
通常動作モード中に擬似ＳＲＡＭを動作させるために発行されるコマンドＣＭＤとして、外部端子を介して供給される読み出しコマンドおよび書き込みコマンドとリフレッシュコマンド発生回路５２からのリフレッシュコマンド（ＲＥＦＺ信号）がある。
【０１３６】
例えば、最初のコマンドＣＭＤにより、パーシャルメモリセルＣ００がアクセスされ、次のコマンドＣＭＤにより共有メモリセルＣ１０がアクセスされる。ワード線ＳＷ０Ｐ、ＳＷ１は、ロウアドレス信号ＲＡＤ２に応じて独立に選択される。
コマンドＣＭＤが読み出しコマンドの場合、ビット線ＢＬ、／ＢＬ上で増幅されたデータは、データバスＤＢを介して外部に出力される。コマンドＣＭＤが書き込みコマンドの場合、外部端子を介して供給されたデータは、ライトアンプＷＡおよびセンスアンプＳＡで増幅され、メモリセルに書き込まれる。コマンドＣＭＤがリフレッシュコマンドの場合、センスアンプＳＡで増幅されたデータは、メモリセルに再書き込みされる。
【０１３７】
図４１は、第７の実施形態における共有リフレッシュモード時の動作を示している。
共有リフレッシュモードでは、まず、パーシャルメモリセルＣ００がアクセスされ、パーシャルメモリセルＣ００に保持されているデータがセンスアンプＳＡにラッチされる（図４１（ａ））。次に、センスアンプＳＡを活性化した状態で、共有メモリセルＣ１０がアクセスされ、センスアンプＳＡにラッチされているデータ（相補のデータ）が、共有メモリセルＣ１０に書き込まれる（図４１（ｂ））。これにより、パーシャルメモリセルＣ００および共有メモリセルＣ１０には、互いに相補のデータが保持される。そして、全てのパーシャル領域ＰＡについて、上記動作が行われる。
【０１３８】
図４２は、第７の実施形態におけるパーシャルリフレッシュモード時および集中リフレッシュモード時の動作を示している。
パーシャルリフレッシュモードおよび集中リフレッシュモードでは、パーシャルワード線ＳＷ０Ｐと共有ワード線ＳＷ１とが同時に選択され、パーシャルメモリセルＣ００と共有メモリセルＣ１０とに保持されている相補のデータが、センスアンプＳＡで同時に増幅され、セルＣ００、Ｃ１０に再書き込みされる（ツインセル動作）。パーシャルメモリセルＣ００と共有メモリセルＣ１０とでデータを保持することで、リフレッシュ間隔を大幅に延ばすことができる。
【０１３９】
パーシャルリフレッシュモードでは、リフレッシュ間隔が延びる分、リフレッシュ動作直前に１つのメモリセルに保持されている電荷量は、通常動作モード時より小さい。このため、パーシャルリフレッシュモードから通常動作モードに直接移行すると、リフレッシュ動作から時間が経過しているメモリセルのデータが読み出せないおそれがある（データの破壊）。このため、通常動作モードに移行する前に、集中リフレッシュモードにより、全てのパーシャルメモリセルＣ００に対してリフレッシュ動作を実行する。集中リフレッシュモードは、パーシャルメモリセルＣ００にデータを再書き込みできればよいため、リフレッシュ間隔は、通常動作モード時のリフレッシュ間隔より短くてよい。この実施形態では、図３２に示したように、リフレッシュ間隔を通常動作モード時のリフレッシュ間隔の４分の１にしている。集中リフレッシュモード時のリフレッシュ間隔は、通常動作モード時の読み出し動作サイクルｔＲＣと同じにしてもよい。
【０１４０】
図４３は、第７の実施形態の擬似ＳＲＡＭの動作を示している。図の下側のタイミング図は、図の上側のタイミング図の続きを示している。
通常動作モードでは、リフレッシュ制御信号ＲＥＦＺに応答して１本のサブワード線ＳＷが選択される（シングルセル動作）。ＣＥ信号が低レベルに変化し、通常動作モードから共有リフレッシュモードに移行するとき、最初にパーシャルワード線ＳＷＰを選択するために、図３３に示したリフレッシュアドレスカウンタ５４のリセット回路５４ａは、モード信号ＭＯＤＥ２の立ち上がりエッジに同期して、ロウアドレス信号ＲＡＤ２の最下位ビットＸ０を生成するカウンタ５４ｂをリセットする。
【０１４１】
全てのパーシャルワード線ＳＷＰが選択された後、動作モードは、共有リフレッシュモードからパーシャルリフレッシュモードに移行する。パーシャルリフレッシュモードでは、１回のリフレッシュ制御信号ＲＥＦＺで隣接する２本のサブワード線ＳＷを選択するツインセル動作（リフレッシュ動作）が実行される。
パーシャルリフレッシュモード中にＣＥ信号が高レベルに変化すると、動作モードは、集中リフレッシュモードに移行する。集中リフレッシュモードでは、短いリフレッシュ間隔でツインセル動作が実行される。そして、全てのサブワード線ＳＷについて、ツインセル動作が実行された後、動作モードは、通常動作モードに移行する。
【０１４２】
以上、本実施形態においても上述した第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、同じパーシャル領域ＰＡのパーシャルワード線ＳＷＰおよび共有ワード線ＳＷを、互いに隣接して配線した。このため、ワード線ＳＷＰ、ＳＷを選択するワードデコーダＷＤＥＣの回路レイアウトを簡易にできる。
擬似ＳＲＡＭを動作させるチップイネーブル信号ＣＥに応じて、動作モードを通常動作モードまたはパーシャルモードに移行した。このため、簡易な制御で擬似ＳＲＡＭの動作モードを移行できる。この結果、擬似ＳＲＡＭを搭載するシステムの制御回路を簡易に構成できる。
【０１４３】
図４４は、本発明の半導体メモリの第８の実施形態を示している。この実施形態は、請求項９および請求項１０に対応している。第１および第７の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第７の実施形態の動作モード制御回路４８、リフレッシュタイマ５０、リフレッシュコマンド発生回路５２、リフレッシュアドレスカウンタ５４、コア制御回路５６およびメモリコア５８の代わりに動作モード制御回路６６、リフレッシュタイマ６８、リフレッシュコマンド発生回路５２Ａ、リフレッシュアドレスカウンタ７０、コア制御回路５６Ａおよびメモリコア５８Ａが形成されている。その他の構成は、第７の実施形態とほぼ同じである。動作モード制御回路６６、リフレッシュタイマ６８、リフレッシュアドレスカウンタ７０およびコア制御回路５６Ａは、動作制御回路として動作する。
【０１４４】
センスアンプ制御回路６２Ａおよびプリチャージ制御回路６４Ａは、マルチプレクサ２６から出力されるロウアドレス信号ＲＡＤの下位２ビットＸ１、Ｘ０を受信している。
図４５は、図４４に示した動作モード制御回路６６の詳細を示している。
動作モード制御回路６６は、カウンタ６６ａおよびモード信号生成回路４８ｂを有している。カウンタ６６ａは、リフレッシュ制御信号ＲＥＦＺの立ち上がりエッジに同期してカウント動作し、１６回目のカウント時にカウンタ信号ＣＮＴ１６を出力し、６４回目のカウント時にカウンタ信号ＣＮＴ６４を出力する。
【０１４５】
図４６は、図４５に示した動作モード制御回路４８の動作を示している。
この実施形態では、共有リフレッシュモード中に、リフレッシュ制御信号ＲＥＦＺが４回連続して出力される。また、パーシャルリフレッシュモードおよび集中リフレッシュモード中に、後述する１本のパーシャルワード線ＳＷＰに接続されているパーシャルメモリセルＣ００と、３本の共有ワード線ＳＷにそれぞれ接続されている共有メモリセルＣ１０、Ｃ２０、Ｃ３０とが同時にリフレッシュされる（クワッドセル動作）。このため、集中リフレッシュモード中に、１６回のリフレッシュ制御信号ＲＥＦＺが出力されることで、全ての保持データがリフレッシュされる。
【０１４６】
図４７は、図４４に示したリフレッシュタイマ６８の詳細を示している。
リフレッシュタイマ５０の分周器５０ｂ、５０ｃ、６８ａ、５０ｅは、ＯＳＣ０信号の周波数をそれぞれ８分の１、１６分の１、６４分の１、２分の１に変換する。
図４８は、リフレッシュタイマ６８およびリフレッシュコマンド発生回路５２Ａの動作を示している。
【０１４７】
リフレッシュタイマ６８は、モード信号ＭＯＤＥ１、ＭＯＤＥ２、ＭＯＤＥ３、ＭＯＤＥ４がそれぞれ高レベルのとき、発振信号ＯＳＣ１、ＯＳＣ２、ＯＳＣ３、ＯＳＣ４をリフレッシュ要求信号ＴＲＥＦとして出力する。リフレッシュコマンド発生回路５２Ａは、モード信号ＭＯＤＥ１、ＭＯＤＥ３、ＭＯＤＥ４がそれぞれ高レベルのとき、リフレッシュ要求信号ＴＲＥＦをリフレッシュ制御信号ＲＥＦＺとして出力する。リフレッシュコマンド発生回路５２Ａは、モード信号ＭＯＤＥ２が高レベルのとき、リフレッシュ要求信号ＴＲＥＦに同期してリフレッシュ制御信号ＲＥＦＺを４回出力する。
【０１４８】
図４９は、図４４に示したリフレッシュアドレスカウンタ７０の詳細を示している。
リフレッシュアドレスカウンタ７０は、リセット回路５４ａ、カウンタ７０ａ、７０ｂおよびカウンタ７０ａ、７０ｂを制御する論理ゲートを有している。カウンタ７０ａは、リフレッシュ制御信号ＲＥＦＺに同期してカウント動作し、リフレッシュアドレス信号ＲＥＦＡＤの下位２ビットＲ１、Ｒ０を生成する。カウンタ７０ａは、モード信号ＭＯＤＥ３、４が高レベルのとき、およびモード信号ＭＯＤＥ２の立ち上がりエッジに同期してリセットされる。
【０１４９】
カウンタ７０ｂは、モード信号ＭＯＤＥ３、４が高レベルのとき、リフレッシュ制御信号ＲＥＦＺに同期してカウント動作し、リフレッシュアドレス信号ＲＥＦＡＤの上位４ビットＲ５−２を更新する。カウンタ７０ｂは、モード信号ＭＯＤＥ１、ＭＯＤＥ２が高レベルのとき（但し、モード信号ＭＯＤＥ２の立ち上がりエッジ後の所定の期間を除く）、カウンタ５４ｂから出力されるアドレス信号Ｒ１に同期してカウント動作し、ビットＲ５−２を更新する。
【０１５０】
図５０は、図４９に示したリフレッシュアドレスカウンタ７０の動作を示している。
リフレッシュアドレスカウンタ７０は、モード信号ＭＯＤＥ１、２が高レベルのとき、リフレッシュ制御信号ＲＥＦＺに同期して６ビットのリフレッシュアドレス信号Ｒ５−０を順次カウントアップする。また、リフレッシュアドレスカウンタ７０は、モード信号ＭＯＤＥ３、４が高レベルのとき、リフレッシュ制御信号ＲＥＦＺに同期して４ビットのリフレッシュアドレス信号Ｒ５−２を順次カウントアップする。このとき、リフレッシュアドレス信号Ｒ１、Ｒ０は低レベルに固定される。
【０１５１】
図５１は、図４４に示したメモリコア５８Ａの要部の詳細を示している。
メモリコア５８ＡのワードデコーダＷＤＥＣは、１／４ワードデコーダ７２と、メインワード線ＭＷ（ＭＷ０、ＭＷ１、．．．）にそれぞれ対応する複数のサブワードデコーダ５８ｂとを有している。１／４ワードデコーダ７２は、モード信号ＭＯＤＥ３、４が低レベルのときに、ロウアドレス信号ＲＡＤ２の下位２ビットＸ１、Ｘ０およびその反転ビット／Ｘ１、／Ｘ０に応じてデコード信号Ｘ１１、Ｘ１０、Ｘ０１、Ｘ００のいずれかを出力する。１／４ワードデコーダ７２は、モード信号ＭＯＤＥ３、４のいずれかが高レベルのときに、コード信号Ｘ１１、Ｘ１０、Ｘ０１、Ｘ００を全て高レベルにする。
【０１５２】
この実施形態では、隣接する４つのサブワード線（例えば、ＳＷ０Ｐ、ＳＷ１、ＳＷ２、ＳＷ３）に接続されているメモリセル（Ｃ００、Ｃ１０、Ｃ２０、Ｃ３０、．．．）によりパーシャル領域ＰＡが形成されている。例えば、サブワード線ＳＷＰ０は、パーシャルモード時にデータが保持されるパーシャルメモリセルＣ００に接続されたパーシャルワード線である。サブワード線ＳＷ１、ＳＷ２、ＳＷ３は、パーシャルモード時にデータが保持されない共有メモリセルＣ１０、Ｃ２０、Ｃ３０に接続された共有ワード線である。
【０１５３】
パーシャルメモリセルＣ００および共有メモリセルＣ２０は、ビット線ＢＬ０に接続され、共有メモリセルＣ１０、Ｃ３０は、ビット線／ＢＬ０に接続されている。パーシャルワード線ＳＷＰ０および共有ワード線ＳＷ１、ＳＷ２、ＳＷ３は、パーシャルモード中に互いに同期して選択され、４つのメモリセルが同時にアクセスされる（クワッドセル動作）。そして、通常動作モード中にパーシャルメモリセルＣ００に保持されているデータは、パーシャルモード中、４つのメモリセルＣ００、Ｃ１０、Ｃ２０、Ｃ３０により保持される。
【０１５４】
この実施形態では、メモリコア５８Ａに形成されたメモリセルＭＣの４分の１がパーシャルメモリセルである。すなわち、擬似ＳＲＡＭの記憶容量の４分の１のデータが、パーシャルモード中に保持される。
図５２は、図５１に示した１／４ワードデコーダ７２の詳細を示している。
１／４ワードデコーダ７２は、デコード信号Ｘ１１、Ｘ１０、Ｘ０１、Ｘ００を生成するためにロウアドレス信号Ｘ０、／Ｘ０、Ｘ１、／Ｘ１をデコードするデコーダ７２ａと、モード信号ＭＯＤＥ３またはＭＯＤＥ４が高レベルのときにロウアドレス信号Ｘ０、／Ｘ０、Ｘ１、／Ｘ１をマスクし、デコーダ５９ａに高レベルを出力するマスク回路７２ｂとを有している。
【０１５５】
図５３は、図４４に示したセンスアンプ制御回路６２Ａおよびプリチャージ制御回路６４Ａの動作を示している。モード信号ＭＯＤＥ２が低レベルのときの動作およびモード信号ＭＯＤＥ２が高レベルに変化したときの動作は、第７の実施形態（図３９）と同じである。
センスアンプ制御回路６２は、モード信号ＭＯＤＥ２が高レベルのときに（第２動作モードのとき）、ロウアドレス信号Ｘ１、Ｘ０がともに高レベルに変化した後のＲＡＳＺ信号の立ち上がりエッジから遅延時間ＤＬＹ２後にセンスアンプ活性化信号ＰＳＡ、ＮＳＡを変化させ、センスアンプＳＡを非活性化させる（図５３（ａ））。プリチャージ制御回路６４は、モード信号ＭＯＤＥ２が高レベルのときに、ロウアドレス信号Ｘ１、Ｘ０がともに高レベルに変化した後のＲＡＳＺ信号の立ち上がりエッジから遅延時間ＤＬＹ２後にプリチャージ信号ＰＲＥＺを高レベルに変化させ、プリチャージ動作を開始する。（図５３（ｂ））。
【０１５６】
すなわち、第２動作モード（共有リフレッシュモード）中、パーシャルメモリセルＣ００に保持されているデータをパーシャルメモリセルおよび隣接する共有メモリセルＣ１０、Ｃ２０、Ｃ３０に書き込むために、ＲＡＳＺ信号が４回出力される間、センスアンプＳＡは活性化され、ビット線ＢＬ、／ＢＬのプリチャージが禁止される。
図５４は、第８の実施形態における通常動作モード時の動作を示している。
【０１５７】
通常動作モードでは、第７の実施形態（図４０）と同様に、ワード線ＳＷ０Ｐ、ＳＷ１、ＳＷ３、ＳＷ４は、ロウアドレス信号ＲＡＤ２に応じて独立に選択される。そして、外部からの読み出しコマンドまたは書き込みコマンドに応答して、読み出し動作または書き込み動作が実行される。擬似ＳＲＡＭの内部で発生するリフレッシュコマンドに応答してリフレッシュ動作が実行される。
【０１５８】
図５５は、第８の実施形態における共有リフレッシュモード時の動作を示している。
共有リフレッシュモードでは、まず、パーシャルメモリセルＣ００に保持されているデータがセンスアンプＳＡにラッチされる（図５５（ａ））。次に、センスアンプＳＡを活性化した状態で、共有メモリセルＣ１０、Ｃ２０、Ｃ３０が順次アクセスされ、センスアンプＳＡにラッチされているデータ（相補のデータ）が、これ等メモリセルＣ１０、Ｃ２０、Ｃ３０に書き込まれる（図５５（ｂ、ｃ、ｄ））。これにより、パーシャルメモリセルＣ００および共有メモリセルＣ１０、Ｃ２０、Ｃ３０には、互いに相補のデータが保持される。上記動作は、全てのパーシャル領域ＰＡについて行われる。
【０１５９】
図５６は、第８の実施形態におけるパーシャルリフレッシュモード時および集中リフレッシュモード時の動作を示している。
パーシャルリフレッシュモードおよび集中リフレッシュモードでは、パーシャルワード線ＳＷ０Ｐと共有ワード線ＳＷ１、ＳＷ２、ＳＷ３とが同時に選択され、パーシャルメモリセルＣ００と共有メモリセルＣ１０、Ｃ２０、Ｃ３０とに保持されている相補のデータが、センスアンプＳＡで同時に増幅され、セルＣ００、Ｃ１０、Ｃ２０、Ｃ３０に再書き込みされる（クワッドセル動作）。パーシャルメモリセルＣ００と共有メモリセルＣ１０、Ｃ２０、Ｃ３０とでデータを保持することで、リフレッシュ間隔を第７の実施形態よりさらに延ばすことができる。
【０１６０】
集中リフレッシュモードは、第７の実施形態と同様に、パーシャルモードから通常動作モードに移行したときに、パーシャルメモリセルＣ００に保持されているデータが消失しないために必要な動作である。
以上、本実施形態においても上述した第３および第７の実施形態と同様の効果を得ることができる。さらに、この実施形態では、１つのパーシャルメモリセルＣ００に保持されているデータを、パーシャルモード中にパーシャルメモリセルＣ００および共有メモリセルＣ１０、Ｃ２０、Ｃ３０で保持するため、データを保持できる保持時間をさらに長くできる。このため、リフレッシュ動作の頻度をさらに減らすことができ、パーシャルモード中の消費電力を大幅に削減できる。
【０１６１】
なお、上述した実施形態では、本発明を擬似ＳＲＡＭに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をセルフリフレッシュ機能を有するＤＲＡＭに適用してもよい。
上述した実施形態では、コマンド信号としてＣＥ信号、／ＷＥ信号および／ＯＥ信号を使用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ＤＲＡＭと同様に、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳをコマンド信号に使用してもよい。
【０１６２】
上述した実施形態では、チップイネーブル信号ＣＥが低レベルのときに、動作モードをパーシャルモードにした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、２つのチップイネーブル信号／ＣＥ１、ＣＥ２を外部端子を介して受信し、／ＣＥ１信号が低レベルかつＣＥ２信号が高レベルのとき、通常の読み出し動作および書き込み動作を実行可能にし、ＣＥ２信号が低レベルのときに動作モードをパーシャルモードにしてもよい。
【０１６３】
上述した第１〜第５の実施形態では、センスアンプＳＡが１本のビット線ＢＬにそれぞれ接続されるアーキテクチャのメモリコアに本発明を適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第１ないし第５の実施形態に示したメモリコアを、第６の実施形態に示したような相補のビット線ＢＬ、／ＢＬを有するメモリコアに置き換えてもよい。
【０１６４】
上述した第１〜第５の実施形態では、モードレジスタ１４に所定値を設定することで、低消費電力モードを、高レベルのモード信号ＰＡＭＤＺが出力されるパーシャルモードに設定した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、モードレジスタをヒューズを有するヒューズ回路で構成し、製造工程でヒューズが溶断された場合、モード信号ＰＡＭＤＺが出力されるパーシャルモードに設定される仕様にしてもよい。あるいは、ヒューズ回路の出力をモードレジスタに入力し、擬似ＳＲＡＭの電源立ち上げ時に、ヒューズの溶断状態に応じてモードレジスタを設定してもよい。さらに、製造工程で使用するホトマスクのパターン形状に対応してチップ上に形成される導電膜の電圧値に応じて、モード信号ＰＡＭＤＺの出力レベルを設定してもよい。
【０１６５】
上述した第３の実施形態（図１８）および第４の実施形態（図２１）では、集中リフレッシュ動作を、全てのパーシャル領域ＰＡのメモリセルＭＣについて実行した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、集中リフレッシュ動作を、前回のリフレッシュ動作から所定期間経過しているメモリセルＭＣのみ実行してもよい。ここで、所定期間は、例えば、１つのメモリセルに対するリフレッシュ間隔に相当する時間である。この場合、集中リフレッシュすべきパーシャル領域ＰＡを約半分に減らすことができるため、集中リフレッシュ動作に必要な期間を短縮できる。また、リフレッシュ動作の回数が減るため、消費電力を削減できる。
【０１６６】
上述した第５の実施形態では、スイッチ回路４４をｎＭＯＳトランジスタで形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図５７に示すように、スイッチ回路４４をＣＭＯＳ伝達ゲートにより構成してもよい。この場合、ビット線ＢＬの抵抗値を下げることができ、リフレッシュ動作、読み出し動作および書き込み動作を高速に実行できる。
【０１６７】
上述した第６の実施形態では、ビット線ＢＬを２等分してパーシャル領域ＰＡを形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ビット線ＢＬを４等分してパーシャル領域ＰＡを形成することで、リフレッシュ間隔を４倍にでき、パーシャルモード中の消費電力をさらに削減できる。
上述した第６の実施形態では、ワード線ＷＬＰをパーシャルモード中に選択し続けた例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第２の実施形態と同様に、ワード線ＷＬＰをパーシャルモードの開始時と終了時のみ選択してもよい。特に、ワード線に昇圧電圧を供給する場合、パーシャルモード中の昇圧回路の動作頻度を下げられるため、消費電力のさらに削減できる。
【０１６８】
上述した第７の実施形態（図４１）では、共有リフレッシュモード時に、パーシャルワード線ＳＷ０Ｐおよび共有ワード線ＳＷ１を順次選択した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図５８に示すように、パーシャルワード線ＳＷ０Ｐを選択し続け、共有ワード線ＳＷ１とともに非選択にしてもよい。この場合、ワード線を非選択にするためのリセット回路の動作を１回で済ませることができ、消費電力を低減できる。図５８に示した動作は、第８の実施形態（図５５）にも適用できる。
【０１６９】
上述した第８の実施形態（図５６）では、パーシャルリフレッシュモード中および集中リフレッシュモード中に、パーシャルワード線ＳＷ０Ｐと共有ワード線ＳＷ１、ＳＷ２、ＳＷ３とを同時に選択した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図５９に示すように、ワード線ＳＷ０Ｐ、ＳＷ１、ＳＷ２、ＳＷ３の選択開始タイミングを順次ずらすことで、電源ノイズを抑えることができる。特に、図５９に示したタイミング仕様を、ワード線に昇圧電圧を供給する擬似ＳＲＡＭに適用した場合、消費電流が分散できるため、昇圧回路の能力を小さくできる。この結果、消費電力をさらに削減でき、昇圧回路の動作に伴い発生する電源ノイズを小さくできる。
【０１７０】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）　複数のメモリセルと、
前記メモリセルに接続されているビット線と、
前記ビット線に接続されているセンスアンプと、
前記ビット線に接続されている前記メモリセルのうち１つにより構成されるパーシャル領域と、
読み出し動作および書き込み動作を実行する通常動作モード中に、アドレス信号に応じて選択される前記メモリセルを動作させ、前記パーシャル領域の前記メモリセルのみのデータを保持する低消費電力モード中に、前記パーシャル領域の前記メモリセルに保持されているデータを前記センスアンプにラッチし続ける動作制御回路とを備えていることを特徴とする半導体メモリ。
【０１７１】
（付記２）　付記１記載の半導体メモリにおいて、
前記メモリセルにそれぞれ接続され、前記アドレス信号に応じて選択される複数のワード線を備え、
前記動作制御回路は、
前記通常動作モード中に、前記アドレス信号に応じて前記ワード線のいずれかを選択し、前記低消費電力モード中に、前記ワード線のうち前記パーシャル領域の前記メモリセルに接続されているパーシャルワード線を選択可能にし、他のワード線の選択を禁止するワード線制御回路と、
前記低消費電力モード中に前記センスアンプを活性化し続けるセンスアンプ制御回路とを備えていることを特徴とする半導体メモリ。
【０１７２】
（付記３）　付記２記載の半導体メモリにおいて、
前記ワード線制御回路は、前記低消費電力モード中に前記パーシャルワード線を選択し続けることを特徴とする半導体メモリ。
（付記４）　付記３記載の半導体メモリにおいて、
前記ワード線に昇圧電圧を供給する昇圧回路を備え、
前記昇圧回路は、前記低消費電力モードの開始時に、前記センスアンプがデータをラッチした後、昇圧動作を停止することを特徴とする半導体メモリ。（低消費）
（付記５）　付記４記載の半導体メモリにおいて、
前記昇圧回路は、前記低消費電力モードから前記通常動作モードに戻るときに、前記パーシャルワード線に前記昇圧電圧を供給するために昇圧動作を再び開始することを特徴とする半導体メモリ。
【０１７３】
（付記６）　付記２記載の半導体メモリにおいて、
前記ワード線制御回路は、前記通常動作モードから前記低消費電力モードに移行するときに、前記センスアンプにデータをラッチさせるために前記パーシャルワード線を所定期間選択することを特徴とする半導体メモリ。
（付記７）　付記２記載の半導体メモリにおいて、
前記ワード線制御回路は、前記低消費電力モードから前記通常動作モードに戻るときに、前記センスアンプにラッチされているデータを前記パーシャル領域の前記メモリセルに書き込むために前記パーシャルワード線を所定期間選択することを特徴とする半導体メモリ。
【０１７４】
（付記８）　付記１記載の半導体メモリにおいて、
チップイネーブル信号を受けるチップイネーブル端子を備え、
半導体メモリは、前記チップイネーブル信号が活性化されたときに前記通常動作モードに移行し、前記チップイネーブル信号が非活性化されたときに前記低消費電力モードに移行することを特徴とする半導体メモリ。
【０１７５】
（付記９）　付記８記載の半導体メモリにおいて、
前記パーシャルワード線は、前記チップイネーブル信号の非活性化に同期して選択され、前記チップイネーブル信号の活性化に同期して非選択されることを特徴とする半導体メモリ。
（付記１０）　付記２記載の半導体メモリにおいて、
前記メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路を備え、
前記ワード線制御回路は、前記低消費電力モード時に、前記リフレッシュ制御信号に応答して前記ワード線を選択することを禁止するマスク回路を備えていることを特徴とする半導体メモリ。
【０１７６】
（付記１１）　複数のメモリセルと、
前記メモリセルに接続されているビット線と、
前記ビット線に接続されているセンスアンプと、
前記メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、
前記メモリセルに対する読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路と、
前記ビット線に接続されている前記メモリセルの所定数によりそれぞれ構成される複数のパーシャル領域とを備え、
前記各パーシャル領域は、前記ビット線に接続されている前記メモリセルのうち、１つの第１メモリセルと少なくとも１つの第２メモリセルを含み、
前記動作制御回路は、低消費電力モードの開始時に、前記第１メモリセルに保持されているデータを、前記センスアンプで増幅して前記第１および第２メモリセルに書き込むリフレッシュ動作を実行し、その後前記低消費電力モード中に、前記リフレッシュ制御信号に応答して、前記第１および第２メモリセルを同時にリフレッシュすることを特徴とする半導体メモリ。
【０１７７】
（付記１２）　付記１１記載の半導体メモリにおいて、
前記各パーシャル領域において、前記第１メモリセルに接続されている第１ワード線と、前記第２メモリセルに接続されている第２ワード線を備え、
前記動作制御回路は、前記低消費電力モードにおける前記各パーシャル領域の最初のリフレッシュ動作時に、前記第１ワード線の選択を前記第２ワード線の選択より早く開始するワード線制御回路を備えていることを特徴とする半導体メモリ。
【０１７８】
（付記１３）　付記１２記載の半導体メモリにおいて、
前記ワード線制御回路は、前記低消費電力モードにおける前記各パーシャル領域の２回目以降のリフレッシュ動作時に、前記第１および第２ワード線を同時に選択することを特徴とすることを特徴とする半導体メモリ。
（付記１４）　付記１２記載の半導体メモリにおいて、
前記動作制御回路は、前記低消費電力モードにおける前記各パーシャル領域の最初のリフレッシュ動作時に、前記センスアンプを活性化するセンスアンプ活性化信号を、前記第１ワード線が選択されてから前記第２ワード線が選択されるまでに出力するセンスアンプ制御回路を備えていることを特徴とする半導体メモリ。
【０１７９】
（付記１５）　付記１４記載の半導体メモリにおいて、
前記センスアンプ制御回路は、前記低消費電力モードにおける前記各パーシャル領域の２回目以降のリフレッシュ動作時に、前記センスアンプ活性化信号を前記第１および第２ワード線の選択が開始された後に出力することを特徴とすることを特徴とする半導体メモリ。
【０１８０】
（付記１６）　付記１１記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードにおける前記各パーシャル領域の最初のリフレッシュ動作時に、前記リフレッシュ制御信号を通常動作モード時と同じ間隔で出力することを特徴とする半導体メモリ。
（付記１７）　付記１６記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードにおける前記各パーシャル領域の２回目以降のリフレッシュ動作時に、前記リフレッシュ制御信号を通常動作モード時より長い間隔で出力することを特徴とする半導体メモリ。
【０１８１】
（付記１８）　付記１１記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、前記リフレッシュ制御信号を通常動作モード時と同じ間隔で出力することを特徴とする半導体メモリ。
（付記１９）　付記１８記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、前回のリフレッシュ動作から所定時間が経過した前記メモリセルのみにリフレッシュ動作を実行することを特徴とする半導体メモリ。
【０１８２】
（付記２０）　付記１９記載の半導体メモリにおいて、
前記所定時間は、通常動作モード時における１つの前記メモリセルのリフレッシュ間隔であることを特徴とする半導体メモリ。
（付記２１）　付記１１記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、集中リフレッシュ動作を実行するために、前記リフレッシュ制御信号を通常動作モード時より短い間隔で出力することを特徴とする半導体メモリ。
【０１８３】
（付記２２）　付記２１記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、前回のリフレッシュ動作から所定時間経過したメモリセルのみにリフレッシュ動作を実行することを特徴とする半導体メモリ。
（付記２３）　付記２２記載の半導体メモリにおいて、
前記所定時間は、通常動作時における１つの前記メモリセルのリフレッシュ間隔であることを特徴とする半導体メモリ。
【０１８４】
（付記２４）　複数のメモリセルと、
前記メモリセルに接続されているビット線と、
前記ビット線に接続されているセンスアンプと、
前記メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、
前記ビット線を第１および第２ビット線に分割するスイッチ回路と、
前記スイッチ回路の前記センスアンプ側に位置する前記第１ビット線に接続されている前記メモリセルで構成されるパーシャル領域と、
前記スイッチ回路を通常動作モード時にオンし、低消費電力モード時にオフするスイッチ制御回路とを備えていることを特徴とする半導体メモリ。
【０１８５】
（付記２５）　付記２４記載の半導体メモリにおいて、
前記メモリセルにそれぞれ接続され、アドレス信号に応じて選択される複数のワード線と、
前記通常動作モード中に、前記アドレス信号に応じて前記ワード線のいずれかを選択し、前記低消費電力モード中に、前記ワード線のうち前記パーシャル領域の前記メモリセルに接続されているパーシャルワード線を選択可能し、他のワード線の選択を禁止するワード線制御回路とを備えていることを特徴とする半導体メモリ。
【０１８６】
（付記２６）　付記２５記載の半導体メモリにおいて、
前記ワード線制御回路は、前記低消費電力モード中に、前記ワード線のうち前記パーシャル領域の前記メモリセルに接続されているワード線を順次選択することを特徴とする半導体メモリ。
（付記２７）　付記２４記載の半導体メモリにおいて、
前記スイッチ回路は、ｎＭＯＳトランジスタにより構成されており、
前記ｎＭＯＳトランジスタのゲートは、通常動作モード時に高レベル電圧を受けてオンし、前記低消費電力モード時に低レベル電圧を受けてオフすることを特徴とする半導体メモリ。
【０１８７】
（付記２８）　付記２５記載の半導体メモリにおいて、
前記高レベル電圧は、電源電圧より高い昇圧電圧であることを特徴とする半導体メモリ。
（付記２９）　付記２４記載の半導体メモリにおいて、
前記スイッチ回路は、ＣＭＯＳ伝達ゲートにより構成されていることを特徴とする半導体メモリ。
【０１８８】
（付記３０）　第１メモリセルおよび第２メモリセルと、
前記第１および第２メモリセルにそれぞれ接続されている相補のビット線と、
前記相補のビット線に接続されているセンスアンプと、
前記第１および第２メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、
前記第１および第２メモリセルに対する読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路とを備え、
前記動作制御回路は、読み出し動作および書き込み動作を実行する通常動作モード中に、アドレス信号に応じて選択される前記第１および第２メモリセルのいずれかを動作させ、低消費電力モードの開始時に、前記第１メモリセルに保持されているデータを前記センスアンプで増幅して前記第１および第２メモリセルに書き込むリフレッシュ動作を実行し、その後前記リフレッシュ制御信号に応答して、前記第１および第２メモリセルを同時にリフレッシュすることを特徴とする半導体メモリ。
【０１８９】
（付記３１）　付記３０記載の半導体メモリにおいて、
前記第１メモリセルに接続されている第１ワード線と、前記第２メモリセルに接続されている第２ワード線を備え、
前記動作制御回路は、前記低消費電力モードにおける最初のリフレッシュ動作時に、前記第１ワード線の選択を前記第２ワード線の選択より早く開始することを特徴とする半導体メモリ。
【０１９０】
（付記３２）　付記３１記載の半導体メモリにおいて、
前記動作制御回路は、前記低消費電力モードにおける最初のリフレッシュ動作時に、前記第１ワード線の選択期間と前記第２ワード線の選択期間を互いに重複させず、前記センスアンプを前記第１および第２ワード線の選択期間にまたがって動作させることを特徴とする半導体メモリ。
【０１９１】
（付記３３）　付記３１記載の半導体メモリにおいて、
前記動作制御回路は、前記低消費電力モードにおける最初のリフレッシュ動作時に、前記第１ワード線の選択期間と前記第２ワード線の選択期間を互いに重複させ、前記センスアンプを前記第１および第２ワード線の選択期間にまたがって動作させることを特徴とする半導体メモリ。
【０１９２】
（付記３４）　付記３１記載の半導体メモリにおいて、
前記第１および第２ワード線は、互いに隣接していることを特徴とする半導体メモリ。
（付記３５）　付記３０記載の半導体メモリにおいて、
前記第１メモリセルに接続されている第１ワード線と、前記第２メモリセルに接続されている第２ワード線を備え、
前記動作制御回路は、前記低消費電力モードにおける２回目以降のリフレッシュ動作時に、前記第１および第２ワード線を同時に選択するワード線制御回路を備えていることを特徴とする半導体メモリ。
【０１９３】
（付記３６）　付記３５記載の半導体メモリにおいて、
前記第１および第２ワード線は、互いに隣接していることを特徴とする半導体メモリ。
（付記３７）　付記３０記載の半導体メモリにおいて、
前記第１および第２メモリセルは、データを電荷として蓄える容量と、前記容量を前記第１および第２ビット線にそれぞれ接続する転送トランジスタとを備えていることを特徴とする半導体メモリ。
【０１９４】
（付記３８）　付記３０記載の半導体メモリにおいて、
前記動作制御回路は、前記通常動作モード中に、前記リフレッシュ制御信号に応答して、前記アドレス信号に応じて選択される前記第１および第２メモリセルのいずれかをリフレッシュし、前記低消費電力モード中に、１回の前記センスアンプの動作に対応して前記第１および第２メモリセルの両方をリフレッシュすることを特徴とする半導体メモリ。
【０１９５】
（付記３９）　付記３０記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記通常動作モード中に、前記リフレッシュ制御信号を第１間隔で出力し、前記低消費電力モードにおける２回目以降のリフレッシュ動作時に、前記リフレッシュ制御信号を前記第１間隔より長い第２間隔で出力することを特徴とする半導体メモリ。
【０１９６】
（付記４０）　付記３０記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、前記リフレッシュ制御信号を前記第１間隔より短い第３間隔で出力することを特徴とする半導体メモリ。
（付記４１）　付記３０記載の半導体メモリにおいて、
第１コマンドおよび第２コマンドを受信するコマンド端子を備え、
前記通常動作モード中に前記コマンド端子で前記第１コマンドを受信したときに、前記低消費電力モードに移行し、前記低消費電力モード中に前記コマンド端子で前記第２コマンドを受信したときに、前記通常動作モードに移行することを特徴とする半導体メモリ。
【０１９７】
（付記４２）　第１メモリセルおよび複数の第２メモリセルと、
前記第１および第２メモリセルに接続されている相補のビット線と、
前記相補のビット線に接続されているセンスアンプと、
前記第１および第２メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、
前記第１および第２メモリセルに対する読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路とを備え、
前記動作制御回路は、読み出し動作および書き込み動作を実行する通常動作モード中に、アドレス信号に応じて選択される前記第１および第２メモリセルのいずれかを動作させ、低消費電力モードの開始時に、前記第１メモリセルに保持されているデータを前記センスアンプで増幅して前記第１および第２メモリセルに書き込むリフレッシュ動作を実行し、その後前記リフレッシュ制御信号に応答して、前記第１および第２メモリセルを同時にリフレッシュすることを特徴とする半導体メモリ。
【０１９８】
（付記４３）　付記４２記載の半導体メモリにおいて、
前記第２メモリセルの少なくとも１つは、前記第１メモリセルが接続されている第１ビット線に接続され、
前記第２メモリセルの残りのうち少なくとも２つは、前記第２ビット線に接続されていることを特徴とする半導体メモリ。
【０１９９】
（付記４４）　付記４２記載の半導体メモリにおいて、
前記第１メモリセルに接続されている第１ワード線と、前記第２メモリセルにそれぞれ接続されている第２ワード線を備え、
前記動作制御回路は、前記低消費電力モードにおける最初のリフレッシュ動作時に、前記第１ワード線の選択を前記第２ワード線の選択より早く開始することを特徴とする半導体メモリ。
【０２００】
（付記４５）　付記４４記載の半導体メモリにおいて、
前記動作制御回路は、第１ワード線を選択した後、前記第２ワード線を順次選択していくことを特徴とする半導体メモリ。
（付記４６）　付記４２記載の半導体メモリにおいて、
前記第１メモリセルに接続されている第１ワード線と、前記第２メモリセルにそれぞれ接続されている第２ワード線を備え、
前記動作制御回路は、前記低消費電力モードにおける２回目以降のリフレッシュ動作時に、前記第１および第２ワード線を同時に選択することを特徴とする半導体メモリ。
【０２０１】
（付記４７）　付記４０記載の半導体メモリにおいて、
前記動作制御回路は、前記通常動作モード中に、前記リフレッシュ制御信号に応答して、前記アドレス信号に応じて選択される前記第１および第２メモリセルのいずれかをリフレッシュし、前記低消費電力モード中に、１回の前記センスアンプの動作に対応して前記第１および第２メモリセルの両方をリフレッシュすることを特徴とする半導体メモリ。
【０２０２】
（付記４８）　付記４０記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記通常動作モード中に、前記リフレッシュ制御信号を第１間隔で出力し、前記低消費電力モードにおける２回目以降のリフレッシュ動作時に、前記リフレッシュ制御信号を前記第１間隔より長い第２間隔で出力することを特徴とする半導体メモリ。
【０２０３】
（付記４９）　付記４０記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、前記リフレッシュ制御信号を前記第１間隔より短い第３間隔で出力することを特徴とする半導体メモリ。
（付記５０）　付記４０記載の半導体メモリにおいて、
第１コマンドおよび第２コマンドを受信するコマンド端子を備え、
前記通常動作モード中に前記コマンド端子で前記第１コマンドを受信したときに、前記低消費電力モードに移行し、前記低消費電力モード中に前記コマンド端子で前記第２コマンドを受信したときに、前記通常動作モードに移行することを特徴とする半導体メモリ。
【０２０４】
（付記５１）　第１メモリセルおよび第２メモリセルと、
前記第１および第２メモリセルにそれぞれ接続されている相補のビット線と、
前記相補のビット線に接続されているセンスアンプとを備え、
前記第１または第２メモリセルに対して読み出し動作および書き込み動作の少なくともいずれかを実行する第１動作モードと、
前記第１メモリセルに保持されているデータを前記センスアンプにラッチし、ラッチしたデータおよびその反転データを前記第１および第２メモリセルにそれぞれ書き込む第２動作モードと、
前記第１メモリセルに保持されている前記データおよび第２メモリセルに保持されている前記反転データを前記センスアンプにラッチし、ラッチしたデータおよびその反転データを前記第１および第２メモリセルにそれぞれ書き込む第３動作モードとを備えていることを特徴とする半導体メモリ。
【０２０５】
（付記５２）　付記５１記載の半導体メモリにおいて、
前記第１動作モードは、通常動作モードであり、
前記第２および第３動作モードは、低消費電力モードに含まれ、
前記通常動作モードから低消費電力モードに移行する際に、第１動作モード、第２動作モードおよび第３モードの順に動作モードが切り替わることを特徴とする半導体メモリ。
【０２０６】
付記３の半導体メモリでは、センスアンプがデータをラッチし続ける間、ワード線制御回路は、低消費電力モード中にパーシャルワード線を選択し続ける。このため、ワード線の選択、非選択の制御が簡易になる。すなわち、ワード線の制御回路の規模を小さくできる。
付記４および付記５の半導体メモリでは、低消費電力モードの開始時にセンスアンプがデータをラッチした後、ワード線に昇圧電圧を供給する昇圧回路の動作が停止する。低消費電力モードから通常動作モードに戻るときに、昇圧回路は、昇圧動作を再び開始する。ワード線の選択動作が必要なときのみ昇圧回路を動作させるため、低消費電力モード中の消費電力をさらに削減できる。
【０２０７】
付記８の半導体メモリでは、マスク回路により、低消費電力モード時に、リフレッシュ制御信号に応答してワード線を選択することが禁止されるため、半導体メモリの誤動作が防止される。
付記９の半導体メモリでは、半導体メモリを動作させるチップイネーブル信号に応じて、動作モードを通常動作モードまたは低消費電力モードに移行する。このため、簡易な制御で半導体メモリの動作モードを移行できる。この結果、半導体メモリを搭載するシステムの制御回路を簡易に構成できる。
【０２０８】
付記１３、付記３５および付記４６の半導体メモリでは、動作制御回路は、低消費電力モードにおける各パーシャル領域の２回目以降のリフレッシュ動作時に、第１および第２ワード線を同時に選択する。このため、動作制御回路を簡易に構成できる。
付記１７および付記３９の半導体メモリでは、リフレッシュ制御回路は、低消費電力モードにおける２回目以降のリフレッシュ動作時に、リフレッシュ制御信号を通常動作モード時より長い間隔で出力する。このため、低消費電力モード中のリフレッシュ頻度が減り、消費電力を削減できる。
【０２０９】
付記１９および付記２２の半導体メモリでは、リフレッシュ制御回路は、低消費電力モードから通常動作モードに移行するときに、前回のリフレッシュ動作から所定時間が経過したメモリセルのみにリフレッシュ動作を実行する。必要なメモリセルのみにリフレッシュ動作を実行することで、低消費電力モードから通常動作モードに迅速に移行できる。通常動作モードに早く復帰できるため、半導体メモリが搭載されるシステムの動作効率が向上する。
【０２１０】
付記２１および付記４０の半導体メモリでは、リフレッシュ制御回路は、低消費電力モードから通常動作モードに移行するときに、リフレッシュ制御信号を通常動作モード時より短い間隔で出力する。このため、低消費電力モードから早く復帰でき、半導体メモリが搭載されるシステムの動作効率が向上する。
付記３４および付記３６の半導体メモリでは、第１および第２ワード線は、互いに隣接している。第１および第２ワード線を選択するデコーダ等の回路レイアウトは簡易になる。
【０２１１】
付記４１の半導体メモリでは、コマンド端子に供給されるコマンドに応じて、動作モードを通常動作モードまたは低消費電力モードに移行する。このため、簡易な制御で半導体メモリの動作モードを移行できる。この結果、半導体メモリを搭載するシステムの制御回路を簡易に構成できる。
付記４５の半導体メモリでは、動作制御回路は、第１ワード線を選択した後、第２ワード線を順次選択していく。このため、ワード線を選択するために動作する制御回路の消費電流を分散させることができる。この結果、ワード線の選択に伴い発生する電源ノイズ等を低減できる。
【０２１２】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０２１３】
【発明の効果】
請求項１の半導体メモリでは、低消費電力モード中にメモリセルのデータを保持するリフレッシュ動作を不要にできる。リフレッシュ動作を実行せずにデータを保持できるため、低消費電力モード中の消費電力を削減できる。
請求項２の半導体メモリでは、低消費電力モード中にパーシャル領域以外のワード線の選択を禁止することで、センスアンプは、パーシャルワード線の選択によりメモリセルから読み出されたデータのみをラッチし続ける。このため、低消費電力モード中に、データが破壊することを防止できる。
【０２１４】
請求項３および請求項７の半導体メモリでは、１つのメモリセルに保持されているデータを、低消費電力モード中に複数のメモリセルで保持するため、データを保持できる保持時間を長くできる。このため、低消費電力モード中のリフレッシュ間隔を通常動作時より長くできる。リフレッシュ動作の頻度が減るため、低消費電力モード中の消費電力を削減できる。
【０２１５】
請求項４および請求項８の半導体メモリでは、低消費電力モードにおける最初のリフレッシュ動作時に、第２メモリセルのデータが先に読み出されて、第１メモリセルに保持されているデータが破壊することを防止できる。すなわち、半導体メモリの誤動作を防止できる。
請求項５の半導体メモリでは、低消費電力モード中にセンスアンプに接続されるビット線のビット線容量を減らせるため、メモリセルに保持されているデータの信号量が少ない場合にも、センスアンプは、データを確実にラッチできる。この結果、低消費電力モード中に、リフレッシュの頻度を減らすことができ、消費電力を削減できる。
【０２１６】
請求項６の半導体メモリでは、低消費電力モード中にパーシャル領域以外のワード線の選択が禁止されるため、センスアンプは、パーシャルワード線の選択によりメモリセルから読み出されたデータのみをラッチし続ける。このため、低消費電力モード中に、データが破壊することを防止できる。
請求項９の半導体メモリでは、１つのメモリセルに保持されているデータを、低消費電力モード中に第１メモリセルおよび複数の第２メモリセルで保持するため、データを保持できる保持時間をさらに長くできる。このため、リフレッシュ動作の頻度をさらに減らすことができ、低消費電力モード中の消費電力を大幅に削減できる。
【０２１７】
請求項１０の半導体メモリでは、１つのメモリセルに保持されているデータを、第２動作モード中に複数のメモリセルで保持するため、第３動作モードにおいてデータを保持できる保持時間を長くできる。このため、第３動作モード中にデータを再書き込みする頻度が減るため、低消費電力モード中の消費電力を削減できる。
【図面の簡単な説明】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したＰＡ制御回路およびワード線制御回路の詳細を示す回路図である。
【図３】図１に示したワードデコーダの詳細を示す回路図である。
【図４】図１に示したメモリコアの要部の詳細を示すブロック図である。
【図５】第１の実施形態の擬似ＳＲＡＭの動作を示すタイミング図である。
【図６】本発明の半導体メモリの第２の実施形態を示すブロック図である。
【図７】図６に示したＰＡ制御回路およびワード線制御回路の詳細を示す回路図である。
【図８】第２の実施形態の擬似ＳＲＡＭの動作を示すタイミング図である。
【図９】本発明の半導体メモリの第３の実施形態を示すブロック図である。
【図１０】図９に示したリフレッシュタイマの詳細を示す回路図である。
【図１１】図９に示したリフレッシュレジスタの詳細を示す回路図である。
【図１２】図９に示したリフレッシュレジスタの詳細を示す回路図である。
【図１３】リフレッシュタイマおよびリフレッシュレジスタの動作を示すタイミング図である。
【図１４】図９に示したワード線制御回路の詳細を示す回路図である。
【図１５】図９に示したワードデコーダの詳細を示す回路図である。
【図１６】図９に示したメモリコアの要部の詳細を示すブロック図である。
【図１７】第３の実施形態の擬似ＳＲＡＭのリフレッシュ動作の概要を示すタイミング図である。
【図１８】第３の実施形態の擬似ＳＲＡＭの動作を示すタイミング図である。
【図１９】本発明の半導体メモリの第４の実施形態を示すブロック図である。
【図２０】図１９に示したリフレッシュタイマの詳細を示す回路図である。
【図２１】第４の実施形態の擬似ＳＲＡＭの動作を示すタイミング図である。
【図２２】本発明の半導体メモリの第５の実施形態を示すブロック図である。
【図２３】図２２に示したリフレッシュタイマの詳細を示す回路図である。
【図２４】図２２に示したメモリコアの要部の詳細を示すブロック図である。
【図２５】本発明の半導体メモリの第６の実施形態におけるメモリコアの要部の詳細を示すブロック図である。
【図２６】図２５に示したセンスアンプおよびコラムスイッチの詳細を示す回路図である。
【図２７】第６の実施形態の擬似ＳＲＡＭの動作を示すタイミング図である。
【図２８】本発明の半導体メモリの第７の実施形態を示すブロック図である。
【図２９】図２８に示した動作モード制御回路の詳細を示すブロック図である。
【図３０】図２８に示した動作モード制御回路の動作を示すタイミング図である。
【図３１】図２８に示したリフレッシュタイマの詳細を示すブロック図である。
【図３２】第７の実施形態におけるリフレッシュタイマおよびリフレッシュコマンド発生回路の動作を示すタイミング図である。
【図３３】図２８に示したリフレッシュアドレスカウンタの詳細を示すブロック図である。
【図３４】図３３に示したリセット回路の動作を示すタイミング図である。
【図３５】図３３に示したリフレッシュアドレスカウンタの動作を示す説明図である。
【図３６】図２８に示したメモリコアの要部の詳細を示すブロック図である。
【図３７】図３６に示した１／４ワードデコーダの詳細を示す回路図である。
【図３８】図３６に示したセンスアンプおよびプリチャージ回路の詳細を示す回路図である。
【図３９】図２８に示したセンスアンプ制御回路およびプリチャージ制御回路の動作を示すタイミング図である。
【図４０】第７の実施形態における通常動作モード時の動作を示すタイミング図である。
【図４１】第７の実施形態における共有リフレッシュモード時の動作を示すタイミング図である。
【図４２】第７の実施形態におけるパーシャルリフレッシュモード時および集中リフレッシュモード時の動作を示すタイミング図である。
【図４３】第７の実施形態の擬似ＳＲＡＭの動作を示すタイミング図である。
【図４４】本発明の半導体メモリの第８の実施形態を示すブロック図である。
【図４５】図４４に示した動作モード制御回路の詳細を示すブロック図である。
【図４６】図４４に示した動作モード制御回路の動作を示すタイミング図である。
【図４７】図４４に示したリフレッシュタイマの詳細を示すブロック図である。
【図４８】第８の実施形態におけるリフレッシュタイマおよびリフレッシュコマンド発生回路の動作を示すタイミング図である。
【図４９】図４４に示したリフレッシュアドレスカウンタの詳細を示すブロック図である。
【図５０】図４９に示したリフレッシュアドレスカウンタの動作を示す説明図である。
【図５１】図４４に示したメモリコアの要部の詳細を示すブロック図である。
【図５２】図５１に示した１／４ワードデコーダの詳細を示す回路図である。
【図５３】図４４に示したセンスアンプ制御回路およびプリチャージ制御回路の動作を示すタイミング図である。
【図５４】第８の実施形態における通常動作モード時の動作を示すタイミング図である。
【図５５】第８の実施形態における共有リフレッシュモード時の動作を示すタイミング図である。
【図５６】第８の実施形態におけるパーシャルリフレッシュモード時および集中リフレッシュモード時の動作を示すタイミング図である。
【図５７】第５の実施形態におけるメモリコアの別の例を示すブロック図である。
【図５８】第７の実施形態における共有リフレッシュモード時の動作の別の例を示すタイミング図である。
【図５９】第８の実施形態におけるパーシャルリフレッシュモード時および集中リフレッシュモード時の動作の別の例を示すタイミング図である。
【符号の説明】
１０　コマンドデコーダ
１２　ＰＡ制御回路
１４　モードレジスタ
１６、１６Ｂ、１６Ｃ　リフレッシュタイマ
１８　リフレッシュコマンド発生回路
２０　リフレッシュアドレスカウンタ
２２　アドレスバッファ
２４　データ入出力バッファ
２６　マルチプレクサ
２８、２８Ｂ　コア制御回路
３０、３０Ｂ、３０Ｄ、３０Ｅ　メモリコア
３２　センスアンプ制御回路
３４、３４Ｂ　ワード線制御回路
３６　昇圧回路
３８　リフレッシュレジスタ
４４　スイッチ回路
４６　コマンドデコーダ
４８　動作モード制御回路
５０　リフレッシュタイマ
５２、５２Ａ　リフレッシュコマンド発生回路
５４　リフレッシュアドレスカウンタ
５６、５６Ａ　コア制御回路
５８、５８Ａ　メモリコア
６０　タイミング制御回路
６２、６２Ａ　センスアンプ制御回路
６４、６４Ａ　プリチャージ制御回路
６６　動作モード制御回路
６８　リフレッシュタイマ
７０　リフレッシュアドレスカウンタ
ＡＤ　アドレス信号
ＡＬＹ　　メモリセルアレイ
ＢＬ（ＢＬ０、ＢＬ１、．．．、ＢＬｍ）　ビット線
／ＢＬ（／ＢＬ０、／ＢＬ１、．．．、／ＢＬｍ）　ビット線
Ｃ００　　メモリセル、パーシャルメモリセル
Ｃ１０、Ｃ２０、Ｃ３０　　メモリセル、共有メモリセル
ＣＥ　チップイネーブル信号
ＣＡＤ　　コラムアドレス信号
ＣＤＢ　　共通データバス
ＣＤＥＣ　コラムデコーダ
ＣＬＺ　　コラム線信号
ＣＳＷ　　コラムスイッチ
ＤＢ、／ＤＢ　　データバス
ＤＱ　データ端子
ＬＥＺ　　センスアンプ活性化信号
ＭＣ　メモリセル
ＭＯＤＥ１、ＭＯＤＥ２、ＭＯＤＥ３、ＭＯＤＥ４　　モード信号
ＮＳＡ　　センスアンプ活性化信号
／ＯＥ　　出力イネーブル信号
ＰＡＭＤＺ　　モード信号
ＰＡＺ　　パーシャル信号
ＰＲＥＦＳ　　パーシャルモード起動信号
ＰＲＥＦＲ　　パーシャルモード解除信号
ＰＳＡ　　センスアンプ活性化信号
ＲＡＤ　　ロウアドレス信号
ＲＤＺ　　読み出し制御信号
ＲＥＦＡＤ　　リフレッシュアドレス
ＲＥＦＺ　リフレッシュ制御信号
ＰＲＥＺ　プリチャージ回路
ＰＲＥＺ　プリチャージ信号
ＳＡ　センスアンプ
ＳＢ　センスバッファ
ＳＷ　サブワード線、共有ワード線
ＳＷＰ　　サブワード線、パーシャルワード線
ＴＲＥＦ　リフレッシュ要求信号
／ＷＥ　　書き込みイネーブル信号
ＷＲＺ　　書き込み制御信号
ＷＡ　ライトアンプ
ＷＤＥＣ　ワードデコーダ
ＷＬ（ＷＬ０、ＷＬ１、．．．ＷＬｎ、ＷＬＰ）　ワード線
ＷＬＺ　　ワード線制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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