(57)【要約】【課題】従来の増幅回路は、利得が高くなるよう設計するには増幅効率を犠牲にしなければならなかった。【解決手段】差動増幅回路１０において、第１入力端子ＩＮ１０に正電圧が印加されたときは、第１入力段１２の第１トランジスタＴｒ１０と第２入力段１４の第９トランジスタＴｒ３０で変換された電流が、それぞれ第１増幅段１６と第２増幅段１８でｎ／２倍に増幅される。出力端子Ｉｏｕｔ１０には合計でｎ倍のソース電流として現れる。第２入力端子ＩＮ２０に正電圧が印加されたときは、第１入力段１２の第２トランジスタＴｒ１２と第２入力段１４の第１０トランジスタＴｒ３２で変換された電流が、それぞれ第１増幅段１６と第２増幅段１８でそれぞれｎ／２倍に増幅される。出力端子Ｉｏｕｔ１０には合計でｎ倍のシンク電流として現れる。【選択図】  図１
2004363830.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅する回路であって、
目標とする利得よりも利得の小さい複数の増幅段を含み、これら複数の増幅段は並列接続されるとともに電流の増幅を分担し、それぞれの増幅で得られた出力電流を加算することにより全体として前記目標とする利得を実現することを特徴とする増幅回路。
【請求項２】
入力信号を増幅する回路であって、
目標とする高周波帯域を動作周波数帯域に含む複数の増幅段を含み、これら複数の増幅段は並列接続されるとともに電流の増幅を分担し、それぞれの増幅で得られた出力電流を加算することにより前記高周波帯域の入力信号を一つの増幅段で増幅するよりも全体として高い利得にて増幅することを特徴とする増幅回路。
【請求項３】
前記入力信号が入力される複数の入力段をさらに含み、
前記複数の増幅段は、前記入力信号の電圧に応じて前記複数の入力段のそれぞれに流れる電流を増幅することを特徴とする請求項１または２に記載の増幅回路。
【請求項４】
前記入力信号が入力される一つの入力段をさらに含み、
前記複数の増幅段は、前記入力信号の電圧に応じて流れる電流を分割してそれぞれを増幅することを特徴とする請求項１または２に記載の増幅回路。
【請求項５】
前記入力段は、前記入力信号が入力される１対の差動入力端子を含み、
前記複数の増幅段は、前記入力信号に応じて流れる入力電流をそれぞれ差動増幅することを特徴とする請求項３または４に記載の増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、増幅回路に関する。この発明は特に、差動増幅回路の周波数特性を改善する技術に関する。
【０００２】
【従来の技術】
従来、差動入力された入力信号を増幅する差動増幅回路が知られている（例えば、非特許文献１参照。）。図４は、従来の差動増幅回路の構成を示す。第１トランジスタＴｒ１００および第２トランジスタＴｒ１０２は、ゲートがそれぞれ非反転入力端子である第１入力端子ＩＮ１００と反転入力端子である第２入力端子ＩＮ２００に接続され、共通ソースが定電流源Ｉａｍｐ１００を介して接地される。
【０００３】
第１トランジスタＴｒ１００および第２トランジスタＴｒ１０２のドレインは、それぞれ第３トランジスタＴｒ１０４および第４トランジスタＴｒ１０６のドレインおよびゲートに接続される。第３トランジスタＴｒ１０４および第４トランジスタＴｒ１０６は、共通ソースが電圧源Ｖ１００に接続され、各ゲートが第６トランジスタＴｒ１１０および第５トランジスタＴｒ１０８のゲートにそれぞれ接続され、カレントミラーを構成する。第５トランジスタＴｒ１０８および第６トランジスタＴｒ１１０は、共通ソースが電圧源Ｖ１００に接続される。第６トランジスタＴｒ１１０および第８トランジスタＴｒ１１４の各ドレインは出力端子Ｉｏｕｔ１００に接続される。第５トランジスタＴｒ１０８のドレインは、第７トランジスタＴｒ１１２のドレインおよびゲートに接続される。第７トランジスタＴｒ１１２および第８トランジスタＴｒ１１４の共通ソースは接地され、各ゲートが互いに接続されてカレントミラーを構成する。
【０００４】
第１入力端子ＩＮ１００を介して正電圧が第１トランジスタＴｒ１００のゲートに印加されると、定電流源Ｉａｍｐ１００のバイアス電流によって第１トランジスタＴｒ１００に電流が流れ、第３トランジスタＴｒ１０４のドレインおよびゲートの電圧が下がる。第３トランジスタＴｒ１０４には、第１トランジスタＴｒ１００と等しい電流が流れ、そのときのゲート電圧が第６トランジスタＴｒ１１０のゲートにセットされ、第６トランジスタＴｒ１１０にも電流が流れる。第６トランジスタＴｒ１１０は、第３トランジスタＴｒ１０４と比べてｎ倍の電流が流れるようゲート幅が設計される。これにより、出力端子Ｉｏｕｔ１００には第１トランジスタＴｒ１００に流れる電流をｎ倍に増幅したソース電流が現れる。
【０００５】
第２入力端子ＩＮ２００を介して正電圧が第２トランジスタＴｒ１０２のゲートに印加されると、定電流源Ｉａｍｐ１００のバイアス電流によって第２トランジスタＴｒ１０２に電流が流れ、第４トランジスタＴｒ１０６のドレインおよびゲートの電圧が下がる。第４トランジスタＴｒ１０６には、第２トランジスタＴｒ１０２と等しい電流が流れ、そのときのゲート電圧が第５トランジスタＴｒ１０８のゲートにセットされ、第５トランジスタＴｒ１０８に第４トランジスタＴｒ１０６と等しい電流が流れる。第７トランジスタＴｒ１１２のドレインおよびゲートの電圧が下がると、第７トランジスタＴｒ１１２に第５トランジスタＴｒ１０８と等しい電流が流れ、そのときのゲート電圧が第８トランジスタＴｒ１１４のゲートにセットされ、第８トランジスタＴｒ１１４にも電流が流れる。第８トランジスタＴｒ１１４は、第７トランジスタＴｒ１１２と比べてｎ倍の電流が流れるようゲート幅が設計される。これにより、出力端子Ｉｏｕｔ１００には第２トランジスタＴｒ１０２に流れる電流をｎ倍にしたシンク電流が現れる。
【０００６】
【非特許文献１】
デビッド・ジョンズ（Ｄａｖｉｄ  Ｊｏｈｎｓ），ケン・マーティン（Ｋｅｎ  Ｍａｒｔｉｎ）共著，「アナログ・インテグレイテッド・サーキット・デザイン（ＡＮＡＬＯＧ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  ＤＥＳＩＧＮ）」，ジョン・ワイリー・アンド・サンズ社（Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ，  Ｉｎｃ．），１９９７年，ｐ．２７４
【０００７】
【発明が解決しようとする課題】
従来の差動増幅回路には、増幅する信号の周波数が高いほど、利得が小さくなる性質がある。図５は、従来の差動増幅回路における動作周波数と利得の関係を示す。例えば、利得ｇ［ｄＢ］の差動増幅回路は、周波数ｆ以下の信号については利得ｇにて増幅できるが、周波数ｆを超える信号に関しては利得ｇより低い増幅度となる。すなわち、入力信号に動作周波数帯域外の高周波成分が含まれると、全体としては入力電圧に応じて流れる入力電流と出力電流量の比（以下、増幅効率という）が低下する。したがって、差動増幅回路の利得が高くなるよう設計すると増幅効率が低下し、逆に増幅効率が高くなるよう設計するには利得の大きさを犠牲にしなければならなかった。
【０００８】
本発明者は以上の認識に基づき本発明をなしたもので、その目的は、増幅回路による増幅の効率を高めることにある。
【０００９】
【課題を解決するための手段】
本発明のある態様は、増幅回路である。この増幅回路は、入力信号を増幅する回路であって、目標とする利得よりも利得の小さい複数の増幅段を含み、これら複数の増幅段は並列接続されるとともに電流の増幅を分担し、それぞれの増幅で得られた出力電流を加算することにより全体として目標とする利得を実現する。
【００１０】
本態様によれば、目標とする利得を１段の増幅段で実現する場合に比べて、動作周波数帯域を高くすることができる。したがって、高周波成分を含む信号の増幅効率を向上させることができる。
【００１１】
本発明の別の態様もまた、増幅回路である。この増幅回路は、入力信号を増幅する回路であって、目標とする高周波帯域を動作周波数帯域に含む複数の増幅段を含み、これら複数の増幅段は並列接続されるとともに電流の増幅を分担し、それぞれの増幅で得られた出力電流を加算することにより高周波帯域の入力信号を一つの増幅段で増幅するよりも全体として高い利得にて増幅する。
【００１２】
本態様によれば、高周波成分を高い利得にて増幅できる。したがって、高周波成分を含む信号の増幅効率を向上させることができる。
【００１３】
当該増幅回路は、入力信号が入力される複数の入力段をさらに含んでもよい。複数の増幅段は、入力信号の電圧に応じて複数の入力段のそれぞれに流れる電流を増幅してもよい。
【００１４】
当該増幅回路は、入力信号が入力される一つの入力段をさらに含んでもよい。複数の増幅段は、入力信号の電圧に応じて流れる電流を分割してそれぞれを増幅してもよい。この場合、入力段を複数設ける場合に比べて回路面積を小さく抑えることができる。
【００１５】
入力段は、入力信号が入力される１対の差動入力端子を含んでもよい。複数の増幅段は、入力信号に応じて流れる入力電流をそれぞれ差動増幅してもよい。例えば、当該増幅回路を差動増幅回路として構成することができ、その場合もまた上述の各効果のうち少なくともいずれかを奏することができる。
【００１６】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、回路などの間で相互に置換したものもまた、本発明の態様として有効である。
【００１７】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１における差動増幅回路は、最終的な目標とする利得の１／２に利得が設定された増幅段を２段設け、増幅後に出力される２系統の電流を加算する。出力電流が加算されれば最終的な利得が当初の目標通りとなるだけでなく、各増幅段の周波数特性は、目標とする利得を１段構成の増幅段で実現するよりも良好となる。すなわち、１段構成の増幅回路よりも高周波帯域の利得を向上させることができ、増幅効率を高めることができる。
【００１８】
図１は、本発明の実施の形態１に係る差動増幅回路の構成を示す。差動増幅回路１０は、複数の差動入力段として第１入力段１２および第２入力段１４、複数の差動増幅段として第１増幅段１６および第２増幅段１８を主に含む。第１入力段１２と第２入力段１４は並列接続され、第１増幅段１６と第２増幅段１８もまた並列接続される。第１増幅段１６と第２増幅段１８は、電流の増幅を分担する。
【００１９】
第１入力段１２は、ｎチャネルＭＯＳトランジスタである第１トランジスタＴｒ１０および第２トランジスタＴｒ１２を含む。第２入力段１４は、ｎチャネルＭＯＳトランジスタである第９トランジスタＴｒ３０および第１０トランジスタＴｒ３２を含む。第１増幅段１６は、ｐチャネルＭＯＳトランジスタである第３トランジスタＴｒ１４、第４トランジスタＴｒ１６、第５トランジスタＴｒ１８、および第６トランジスタＴｒ２０と、ｎチャネルＭＯＳトランジスタである第７トランジスタＴｒ２２および第８トランジスタＴｒ２４を含む。第２増幅段１８は、ｐチャネルＭＯＳトランジスタである第１１トランジスタＴｒ３４、第１２トランジスタＴｒ３６、第１３トランジスタＴｒ３８、および第１４トランジスタＴｒ４０と、ｎチャネルＭＯＳトランジスタである第１５トランジスタＴｒ４２および第１６トランジスタＴｒ４４を含む。
【００２０】
第１トランジスタＴｒ１０および第９トランジスタＴｒ３０は、それぞれのゲートが非反転入力端子である第１入力端子ＩＮ１０に接続される。第２トランジスタＴｒ１２および第１０トランジスタＴｒ３２は、それぞれのゲートが反転入力端子である第２入力端子ＩＮ２０に接続される。第１トランジスタＴｒ１０および第２トランジスタＴｒ１２の共通ソースは、第１定電流源Ｉａｍｐ１０を介して接地される。第１トランジスタＴｒ１０および第２トランジスタＴｒ１２に流れる電流は、第１定電流源Ｉａｍｐ１０によってバイアスされる。同様に、第９トランジスタＴｒ３０および第１０トランジスタＴｒ３２の共通ソースは、第２定電流源Ｉａｍｐ２０を介して接地される。第９トランジスタＴｒ３０および第１０トランジスタＴｒ３２に流れる電流は、第２定電流源Ｉａｍｐ２０によってバイアスされる。
【００２１】
第１トランジスタＴｒ１０および第２トランジスタＴｒ１２のドレインは、それぞれ第３トランジスタＴｒ１４および第４トランジスタＴｒ１６のドレインおよびゲートに接続される。第３トランジスタＴｒ１４および第４トランジスタＴｒ１６の共通ソースは、第１電圧源Ｖ１０に接続される。第３トランジスタＴｒ１４および第６トランジスタＴｒ２０は、それぞれのゲートが互いに接続され、カレントミラーを構成する。第４トランジスタＴｒ１６および第５トランジスタＴｒ１８もまた、それぞれのゲートが互いに接続され、カレントミラーを構成する。第５トランジスタＴｒ１８および第６トランジスタＴｒ２０の共通ソースは、第１電圧源Ｖ１０に接続される。第５トランジスタＴｒ１８のドレインは、第７トランジスタＴｒ２２のドレインおよびゲートに接続される。第６トランジスタＴｒ２０のドレインは、出力端子Ｉｏｕｔ１０に接続されるとともに、第８トランジスタＴｒ２４のドレインに接続される。第７トランジスタＴｒ２２および第８トランジスタＴｒ２４は、共通ソースが接地されるとともに、それぞれのゲートが互いに接続されてカレントミラーを構成する。
【００２２】
第９トランジスタＴｒ３０および第１０トランジスタＴｒ３２のドレインは、それぞれ第１１トランジスタＴｒ３４および第１２トランジスタＴｒ３６のドレインおよびゲートに接続される。第１１トランジスタＴｒ３４および第１２トランジスタＴｒ３６の共通ソースは、第２電圧源Ｖ２０に接続される。第１１トランジスタＴｒ３４および第１４トランジスタＴｒ４０は、それぞれのゲートが互いに接続されてカレントミラーを構成する。第１２トランジスタＴｒ３６および第１３トランジスタＴｒ３８もまた、それぞれのゲートが互いに接続されてカレントミラーを構成する。第１３トランジスタＴｒ３８および第１４トランジスタＴｒ４０の共通ソースは、第２電圧源Ｖ２０に接続される。第１３トランジスタＴｒ３８のドレインは、第１５トランジスタＴｒ４２のドレインおよびゲートに接続される。第１４トランジスタＴｒ４０のドレインは、出力端子Ｉｏｕｔ１０に接続されるとともに、第１６トランジスタＴｒ４４のドレインに接続される。第１５トランジスタＴｒ４２および第１６トランジスタＴｒ４４は、共通ソースが接地されるとともに、それぞれのゲートが互いに接続されてカレントミラーを構成する。
【００２３】
以下、本発明の実施の形態１における差動増幅回路１０の動作を説明する。まず、第１入力段１２においては、第１入力端子ＩＮ１０に正電圧が印加されるときは第２入力端子ＩＮ２０に負電圧が印加されるので、第１トランジスタＴｒ１０がオンされ、第２トランジスタＴｒ１２はオフになる。第１トランジスタＴｒ１０は、第１定電流源Ｉａｍｐ１０のバイアス電流によってソース電圧が下がり、ドレインからソースへ電流が流れる。これにより、第１トランジスタＴｒ１０に印加された電圧は電流に変換される。
【００２４】
第１増幅段１６においては、第１入力段１２の第１トランジスタＴｒ１０に電流が流れることにより、第３トランジスタＴｒ１４のドレインおよびゲートの電圧が下がる。第３トランジスタＴｒ１４のゲート電圧は、第１トランジスタＴｒ１０と等しい電流が第３トランジスタＴｒ１４に流れるような値で落ち着く。第３トランジスタＴｒ１４のゲート電圧は、ゲートを共通にする第６トランジスタＴｒ２０のゲートにセットされる。そのセットされた電圧に応じて、第６トランジスタＴｒ２０のソースからドレインへ電流が流れる。ここで、差動増幅回路１０全体における目標とする増幅度をｎ倍とする場合、第６トランジスタＴｒ２０は、第３トランジスタＴｒ１４に流れる電流のｎ／２倍で電流が流れるようゲート幅が設計される。第６トランジスタＴｒ２０に流れる電流は、出力端子Ｉｏｕｔ１０から流れ出るソース電流となる。
【００２５】
一方、第２入力段１４においては、第１入力端子ＩＮ１０に正電圧が印加され、第２入力端子ＩＮ２０に負電圧が印加されたとき、第９トランジスタＴｒ３０がオンされ、第１０トランジスタＴｒ３２がオフになる。第９トランジスタＴｒ３０は、第２定電流源Ｉａｍｐ２０のバイアス電流によってソース電圧が下がり、ドレインからソースへ電流が流れる。これにより、第９トランジスタＴｒ３０に印加された電圧もまた電流に変換される。
【００２６】
第２増幅段１８においては、第２入力段１４の第９トランジスタＴｒ３０に電流が流れることにより、第１１トランジスタＴｒ３４のドレインおよびゲートの電圧が下がる。第１１トランジスタＴｒ３４のゲート電圧は、第９トランジスタＴｒ３０と等しい値の電流が第１１トランジスタＴｒ３４に流れるような値で落ち着く。第１１トランジスタＴｒ３４のゲート電圧は、ゲートを共通にする第１４トランジスタＴｒ４０のゲートにセットされる。このセットされた電圧に応じて、第１４トランジスタＴｒ４０のソースからドレインへ電流が流れる。第１４トランジスタＴｒ４０は、第１１トランジスタＴｒ３４に流れる電流のｎ／２倍で電流が流れるようゲート幅が設計される。第１４トランジスタＴｒ４０に流れる電流もまた、出力端子Ｉｏｕｔ１０から流れ出るソース電流となる。その結果、出力端子Ｉｏｕｔ１０からは、第６トランジスタＴｒ２０からの電流と第１４トランジスタＴｒ４０からの電流の和が出力される。これらの電流は、第１トランジスタＴｒ１０を流れる電流と第９トランジスタＴｒ３０を流れる電流をそれぞれｎ／２倍に増幅した電流であり、合計でｎ倍の増幅度を実現できる。
【００２７】
次に、第１入力段１２において、第１入力端子ＩＮ１０に負電圧が印加されるときは第２入力端子ＩＮ２０に正電圧が印加されるので、第１トランジスタＴｒ１０がオフとなり、第２トランジスタＴｒ１２がオンされる。第２トランジスタＴｒ１２は、第１定電流源Ｉａｍｐ１０のバイアス電流によってソース電圧が下がり、ドレインからソースへ電流が流れる。これにより、第２トランジスタＴｒ１２に印加された電圧は電流に変換される。
【００２８】
第１増幅段１６において、第１入力段１２の第２トランジスタＴｒ１２に電流が流れることにより、第４トランジスタＴｒ１６のドレインおよびゲートの電圧が下がる。第４トランジスタＴｒ１６のゲート電圧は、第２トランジスタＴｒ１２と等しい電流が第４トランジスタＴｒ１６に流れるような値で落ち着く。第４トランジスタＴｒ１６のゲート電圧は、ゲートを共通にする第５トランジスタＴｒ１８のゲートにセットされる。このセットされた電圧に応じて、第５トランジスタＴｒ１８のソースからドレインへ電流が流れる。第５トランジスタＴｒ１８は、第４トランジスタＴｒ１６と等しい電流が流れるようなゲート幅で設計される。
【００２９】
第５トランジスタＴｒ１８に電流が流れることにより、第７トランジスタＴｒ２２のドレインおよびゲートの電圧が上がるので、第７トランジスタＴｒ２２のドレインからソースへ電流が流れる。第７トランジスタＴｒ２２のゲート電圧は、第５トランジスタＴｒ１８と等しい電流が第７トランジスタＴｒ２２に流れるような値で落ち着く。第７トランジスタＴｒ２２のゲート電圧は、ゲートを共通にする第８トランジスタＴｒ２４のゲートにセットされる。このセットされた電圧に応じて、第８トランジスタＴｒ２４のドレインからソースへ電流が流れる。第８トランジスタＴｒ２４は、第７トランジスタＴｒ２２に流れる電流のｎ／２倍で電流が流れるようなゲート幅で設計される。第８トランジスタＴｒ２４に流れる電流は、出力端子Ｉｏｕｔ１０を介して外部から引き込むシンク電流となる。
【００３０】
一方、第２入力段１４においては、第１入力端子ＩＮ１０に負電圧が印加され、第２入力端子ＩＮ２０に正電圧が印加されたとき、第９トランジスタＴｒ３０がオフになり、第１０トランジスタＴｒ３２がオンされる。第１０トランジスタＴｒ３２は、第２定電流源Ｉａｍｐ２０のバイアス電流によってソース電圧が下がり、ドレインからソースへ電流が流れる。これにより、第１０トランジスタＴｒ３２に印加された電圧もまた電流に変換される。
【００３１】
第２増幅段１８においては、第２入力段１４の第１０トランジスタＴｒ３２に電流が流れることにより、第１２トランジスタＴｒ３６のドレインおよびゲートの電圧が下がる。第１２トランジスタＴｒ３６のゲート電圧は、第１０トランジスタＴｒ３２と等しい値の電流が第１２トランジスタＴｒ３６にも流れるような値で落ち着く。第１２トランジスタＴｒ３６のゲート電圧は、ゲートを共通にする第１３トランジスタＴｒ３８のゲートにセットされる。このセットされた電圧に応じて、第１３トランジスタＴｒ３８のソースからドレインへ電流が流れる。第１３トランジスタＴｒ３８は、第１２トランジスタＴｒ３６と等しい電流が流れるようなゲート幅で設計される。
【００３２】
第１３トランジスタＴｒ３８に電流が流れることにより、第１５トランジスタＴｒ４２のドレインおよびゲートの電圧が上がるので、第１５トランジスタＴｒ４２のドレインからソースへ電流が流れる。第１５トランジスタＴｒ４２のゲート電圧は、第１３トランジスタＴｒ３８と等しい電流が第１５トランジスタＴｒ４２に流れるような値で落ち着く。第１５トランジスタＴｒ４２のゲート電圧は、ゲートを共通にする第１６トランジスタＴｒ４４のゲートにセットされる。このセットされた電圧に応じて、第１６トランジスタＴｒ４４のドレインからソースへ電流が流れる。第１６トランジスタＴｒ４４は、第１５トランジスタＴｒ４２に流れる電流のｎ／２倍で電流が流れるようなゲート幅で設計される。第１６トランジスタＴｒ４４に流れる電流もまた、出力端子Ｉｏｕｔ１０を介して外部から引き込むシンク電流となる。その結果、出力端子Ｉｏｕｔ１０を介して、第１４トランジスタＴｒ４０への電流と第１６トランジスタＴｒ４４への電流の和が外部から流れ込む。これらの電流は、第２トランジスタＴｒ１２を流れる電流と第１０トランジスタＴｒ３２を流れる電流をそれぞれｎ／２倍に増幅した電流であり、合計でｎ倍の増幅度を実現できる。
【００３３】
以上の動作により、第１入力端子ＩＮ１０に正電圧が印加されたときは、その電圧に応じて流れる電流のｎ倍に増幅されたソース電流が出力端子Ｉｏｕｔ１０に生じる。第２入力端子ＩＮ２０に正電圧が印加されたときは、その電圧に応じて流れる電流のｎ倍に増幅されたシンク電流が出力端子Ｉｏｕｔ１０に生じる。電流をｎ／２倍に増幅する第６トランジスタＴｒ２０、第８トランジスタＴｒ２４、第１４トランジスタＴｒ４０、第１６トランジスタＴｒ４４は、電流をｎ倍に増幅するトランジスタと比べて周波数帯域が伸びる。したがって、差動増幅回路１０全体として、電流をｎ倍に増幅するトランジスタを用いる場合よりも良好な周波数特性が得られ、目標の利得を実現することができる。
【００３４】
図２は、差動増幅回路１０における動作周波数と利得の関係を示す。横軸は動作周波数［ＭＨｚ］で、縦軸は利得［ｄＢ］であり、両軸とも対数目盛となっている。差動増幅回路１０における増幅度がｎ倍となるよう設計するとき、利得ｇ１［ｄＢ］を得られる最大動作周波数はｆ１［ＭＨｚ］となる。この場合、周波数ｆ１を超える高周波信号は利得がｇ１より低くなり、増幅効率が落ちる。利得の低下は動作周波数の増加に比例する。
【００３５】
差動増幅回路１０における増幅度がｎ／２倍となるよう設計するとき、利得ｇ２［ｄＢ］を得られる最大動作周波数はｆ２［ＭＨｚ］となる。利得ｇ２は利得ｇ１より６ｄＢ低い値であるが、最大動作周波数ｆ２はｆ１の２倍である。本発明の実施の形態１における差動増幅回路１０では、利得ｇ２、最大動作周波数ｆ２の増幅回路を２段設けてこれらの出力を加算する。これにより、ｎ倍の増幅回路１段のときの最大動作周波数ｆ１より高い周波数領域において利得ｇ１を実現させることが可能となるので、高周波入力信号に対する増幅効率を向上させることができる。
【００３６】
実施の形態２
本発明の実施の形態２における差動増幅回路は、差動入力段が１段と差動増幅段が２段で構成されており、差動入力段も２段で構成される本発明の実施の形態１と異なる。実施の形態２における差動増幅回路は、差動入力段が１段で構成される分、実施の形態１よりも回路面積を小さくすることができる。
【００３７】
図３は、本発明の実施の形態２に係る差動増幅回路の構成を示す。差動増幅回路２０は、１段の差動入力段として入力段２２、複数の差動増幅段として第１増幅段２４および第２増幅段２６を主に含む。第１増幅段２４および第２増幅段２６は並列に接続されるとともに、それぞれ内部に含む複数のトランジスタが電流の増幅を分担する。
【００３８】
入力段２２は、ｎチャネルＭＯＳトランジスタである第１トランジスタＴｒ５０および第２トランジスタＴｒ５２を含む。第１増幅段２４は、ｐチャネルＭＯＳトランジスタである第３トランジスタＴｒ５４、第４トランジスタＴｒ５６、第５トランジスタＴｒ６６、および第６トランジスタＴｒ６８を含む。第２増幅段２６は、ｐチャネルＭＯＳトランジスタである第７トランジスタＴｒ５８、第８トランジスタＴｒ６０、第９トランジスタＴｒ６２、および第１０トランジスタＴｒ６４と、ｎチャネルＭＯＳトランジスタである第１１トランジスタＴｒ７０、第１２トランジスタＴｒ７２、第１３トランジスタＴｒ７４、および第１４トランジスタＴｒ７６を含む。
【００３９】
第１トランジスタＴｒ５０のゲートは非反転入力端子である第１入力端子ＩＮ３０に接続され、第２トランジスタＴｒ５２のゲートは反転入力端子である第２入力端子ＩＮ４０に接続される。第１トランジスタＴｒ５０と第２トランジスタＴｒ５２の共通ソースは、定電流源Ｉａｍｐ３０を介して接地される。
【００４０】
第１増幅段２４において、第３トランジスタＴｒ５４と第４トランジスタＴｒ５６が並列接続され、これらの共通ドレインが第１トランジスタＴｒ５０のドレインに接続され、共通ソースが電圧源Ｖ３０に接続される。第３トランジスタＴｒ５４および第４トランジスタＴｒ５６は、それぞれゲートとドレインが接続されている。第５トランジスタＴｒ６６と第６トランジスタＴｒ６８もまた並列接続される。第３トランジスタＴｒ５４および第６トランジスタＴｒ６８と、第４トランジスタＴｒ５６および第５トランジスタＴｒ６６とは、それぞれゲート同士が接続されてカレントミラーを構成する。第５トランジスタＴｒ６６と第６トランジスタＴｒ６８の共通ソースは電圧源Ｖ３０に接続され、共通ドレインは出力端子Ｉｏｕｔ２０に接続される。
【００４１】
第７トランジスタＴｒ５８と第８トランジスタＴｒ６０が並列接続され、これらの共通ドレインが第２トランジスタＴｒ５２のドレインに接続され、共通ソースが電圧源Ｖ３０に接続される。第７トランジスタＴｒ５８および第８トランジスタＴｒ６０は、それぞれゲートとドレインが接続されている。第７トランジスタＴｒ５８および第１０トランジスタＴｒ６４と、第８トランジスタＴｒ６０および第９トランジスタＴｒ６２とは、それぞれゲート同士が接続されてカレントミラーを構成する。第９トランジスタＴｒ６２と第１０トランジスタＴｒ６４は、共通ソースが電圧源Ｖ３０に接続される。
【００４２】
第９トランジスタＴｒ６２のドレインは第１１トランジスタＴｒ７０のドレインと接続され、第１０トランジスタＴｒ６４のドレインは第１２トランジスタＴｒ７２のドレインと接続される。第１１トランジスタＴｒ７０および第１２トランジスタＴｒ７２は、それぞれゲートとドレインが接続されているとともに、共通ソースが接地される。第１１トランジスタＴｒ７０および第１４トランジスタＴｒ７６と、第１２トランジスタＴｒ７２および第１３トランジスタＴｒ７４とは、それぞれゲート同士が接続されてカレントミラーを構成する。第１３トランジスタＴｒ７４と第１４トランジスタＴｒ７６は、共通ソースが接地され、共通ドレインが出力端子Ｉｏｕｔ２０と接続される。
【００４３】
以下、本発明の実施の形態２における差動増幅回路２０の動作を説明する。まず、入力段２２においては、第１入力端子ＩＮ３０に正電圧が印加されるときは第２入力端子ＩＮ４０に負電圧が印加されるので、第１トランジスタＴｒ５０がオンされ、第２トランジスタＴｒ５２はオフになる。第１トランジスタＴｒ５０は、定電流源Ｉａｍｐ３０のバイアス電流によってソース電圧が下がり、ドレインからソースへ電流が流れる。これにより、第１トランジスタＴｒ５０に印加された電圧は電流に変換される。
【００４４】
第１増幅段２４においては、入力段２２の第１トランジスタＴｒ５０に電流が流れることにより、第３トランジスタＴｒ５４および第４トランジスタＴｒ５６のドレインおよびゲートの電圧が下がる。第３トランジスタＴｒ５４および第４トランジスタＴｒ５６の各ゲート電圧は、第１トランジスタＴｒ５０に流れる電流の１／２の電流が第３トランジスタＴｒ５４および第４トランジスタＴｒ５６のそれぞれに流れるような値で落ち着く。第３トランジスタＴｒ５４および第４トランジスタＴｒ５６の各ゲート電圧は、ゲートを共通にする第６トランジスタＴｒ６８および第５トランジスタＴｒ６６のそれぞれのゲートにセットされる。これらセットされた電圧に応じて、第５トランジスタＴｒ６６および第６トランジスタＴｒ６８のソースからドレインへ電流が流れる。ここで、差動増幅回路２０全体で目標とする増幅度をｎ倍とする場合、第５トランジスタＴｒ６６および第６トランジスタＴｒ６８は、第３トランジスタＴｒ５４および第４トランジスタＴｒ５６のそれぞれに流れる電流のｎ／２倍で電流が流れるようゲート幅が設計される。第５トランジスタＴｒ６６および第６トランジスタＴｒ６８に流れる電流は、出力端子Ｉｏｕｔ２０から流れ出るソース電流となる。これら第５トランジスタＴｒ６６および第６トランジスタＴｒ６８に流れる電流の和は、第１トランジスタＴｒ５０に流れる電流のｎ倍である。
【００４５】
次に、入力段２２において、第１入力端子ＩＮ３０に負電圧が印加されるときは第２入力端子ＩＮ４０に正電圧が印加されるので、第１トランジスタＴｒ５０がオフとなり、第２トランジスタＴｒ５２がオンされる。第２トランジスタＴｒ５２は、定電流源Ｉａｍｐ３０のバイアス電流によってソース電圧が下がり、ドレインからソースへ電流が流れる。これにより、第２トランジスタＴｒ５２に印加された電圧は電流に変換される。
【００４６】
第２増幅段２６において、入力段２２の第２トランジスタＴｒ５２に電流が流れることにより、第７トランジスタＴｒ５８および第８トランジスタＴｒ６０のドレインおよびゲートの電圧が下がる。第７トランジスタＴｒ５８および第８トランジスタＴｒ６０のゲート電圧は、第２トランジスタＴｒ５２に流れる電流の１／２の電流が第７トランジスタＴｒ５８および第８トランジスタＴｒ６０のそれぞれに流れるような値で落ち着く。第７トランジスタＴｒ５８および第８トランジスタＴｒ６０のゲート電圧は、それぞれゲートを共通にする第１０トランジスタＴｒ６４および第９トランジスタＴｒ６２の各ゲートにセットされる。これらセットされた電圧に応じて、第９トランジスタＴｒ６２および第１０トランジスタＴｒ６４のソースからドレインへ電流が流れる。第９トランジスタＴｒ６２および第１０トランジスタＴｒ６４は、第７トランジスタＴｒ５８および第８トランジスタＴｒ６０と等しい電流が流れるようなゲート幅で設計される。
【００４７】
第９トランジスタＴｒ６２および第１０トランジスタＴｒ６４に電流が流れることにより、第１１トランジスタＴｒ７０および第１２トランジスタＴｒ７２のドレインおよびゲートの電圧が上がるので、第１１トランジスタＴｒ７０および第１２トランジスタＴｒ７２のドレインからソースへ電流が流れる。第１１トランジスタＴｒ７０および第１２トランジスタＴｒ７２のゲート電圧は、第９トランジスタＴｒ６２および第１０トランジスタＴｒ６４と等しい電流が第１１トランジスタＴｒ７０および第１２トランジスタＴｒ７２に流れるような値で落ち着く。
【００４８】
第１１トランジスタＴｒ７０のゲート電圧はゲートを共通にする第１４トランジスタＴｒ７６のゲートにセットされ、第１２トランジスタＴｒ７２のゲート電圧はゲートを共通にする第１３トランジスタＴｒ７４のゲートにセットされる。これらセットされた電圧に応じて、第１３トランジスタＴｒ７４および第１４トランジスタＴｒ７６のドレインからソースへ電流が流れる。第１３トランジスタＴｒ７４および第１４トランジスタＴｒ７６は、第１１トランジスタＴｒ７０および第１２トランジスタＴｒ７２に流れる電流のｎ／２倍で電流が流れるようなゲート幅で設計される。第１３トランジスタＴｒ７４および第１４トランジスタＴｒ７６に流れる電流は、出力端子Ｉｏｕｔ２０を介して外部から引き込むシンク電流となる。これら第１３トランジスタＴｒ７４および第１４トランジスタＴｒ７６に流れる電流の和は、第２トランジスタＴｒ５２に流れる電流のｎ倍である。
【００４９】
以上の動作により、第１入力端子ＩＮ３０に正電圧が印加されたときは、その電圧に応じて流れる電流のｎ倍に増幅されたソース電流が出力端子Ｉｏｕｔ２０に生じる。第２入力端子ＩＮ４０に正電圧が印加されたときは、その電圧に応じて流れる電流のｎ倍に増幅されたシンク電流が出力端子Ｉｏｕｔ２０に生じる。電流をｎ／２倍に増幅する第５トランジスタＴｒ６６、第６トランジスタＴｒ６８、第１３トランジスタＴｒ７４、第１４トランジスタＴｒ７６は、電流をｎ倍に増幅するトランジスタと比べて周波数帯域が伸びる。したがって、差動増幅回路２０全体として、電流をｎ倍に増幅するトランジスタを用いる場合よりも良好な周波数特性が得られ、目標の利得を実現することができる。
【００５０】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。
【００５１】
本発明の各実施の形態において、電流を増幅する各トランジスタの利得は、装置全体で目標とする利得の１／２に設定した。変形例においては、電流を増幅する各トランジスタの利得を、装置全体で目標とする利得より小さい任意の値に設定してもよい。
【００５２】
本発明の各実施の形態においては差動増幅段を２段構成としたが、変形例においては差動増幅段を３段以上の構成としてもよい。同様に、差動入力段もまた３段以上の構成としてもよい。
【００５３】
本発明の実施の形態１においては、第３トランジスタＴｒ１４、第４トランジスタＴｒ１６、第５トランジスタＴｒ１８、第６トランジスタＴｒ２０、第７トランジスタＴｒ２２、および第８トランジスタＴｒ２４を第１増幅段１６として括り説明した。同様に、第１１トランジスタＴｒ３４、第１２トランジスタＴｒ３６、第１３トランジスタＴｒ３８、第１４トランジスタＴｒ４０、第１５トランジスタＴｒ４２、および第１６トランジスタＴｒ４４を第２増幅段１８として括り説明した。変形例においては、第３トランジスタＴｒ１４、第６トランジスタＴｒ２０、第１１トランジスタＴｒ３４、および第１４トランジスタＴｒ４０を第１増幅段１６としてもよい。同様に、第４トランジスタＴｒ１６、第５トランジスタＴｒ１８、第７トランジスタＴｒ２２、第８トランジスタＴｒ２４、第１２トランジスタＴｒ３６、第１３トランジスタＴｒ３８、第１５トランジスタＴｒ４２、および第１６トランジスタＴｒ４４を第２増幅段１８としてもよい。
【００５４】
本発明の実施の形態２においては、第３トランジスタＴｒ５４、第４トランジスタＴｒ５６、第５トランジスタＴｒ６６、および第６トランジスタＴｒ６８を第１増幅段２４として括り説明した。同様に、第７トランジスタＴｒ５８、第８トランジスタＴｒ６０、第９トランジスタＴｒ６２、第１０トランジスタＴｒ６４、第１１トランジスタＴｒ７０、第１２トランジスタＴｒ７２、第１３トランジスタＴｒ７４、および第１４トランジスタＴｒ７６を第２増幅段２６として括り説明した。変形例においては、第３トランジスタＴｒ５４、第６トランジスタＴｒ６８、第７トランジスタＴｒ５８、第１０トランジスタＴｒ６４、第１２トランジスタＴｒ７２、および第１３トランジスタＴｒ７４を第１増幅段２４としてもよい。同様に、第４トランジスタＴｒ５６、第５トランジスタＴｒ６６、第８トランジスタＴｒ６０、第９トランジスタＴｒ６２、第１１トランジスタＴｒ７０、および第１４トランジスタＴｒ７６を第２増幅段２６としてもよい。
【００５５】
本発明の実施の形態１においては、第４トランジスタＴｒ１６および第５トランジスタＴｒ１８で構成されるカレントミラーの電流増幅比を１：１に設定し、第７トランジスタＴｒ２２および第８トランジスタＴｒ２４で構成されるカレントミラーの電流増幅比を１：ｎ／２に設定した。変形例においては、第４トランジスタＴｒ１６および第５トランジスタＴｒ１８の電流増幅比を１：ｘに設定し、第７トランジスタＴｒ２２および第８トランジスタＴｒ２４の電流増幅比を１：ｙに設定するとともに、ｘとｙの積がｎ／２となるよう構成してもよい。これと同様に、第１２トランジスタＴｒ３６および第１３トランジスタＴｒ３８で構成されるカレントミラーの電流増幅比を１：ｘに設定し、第１５トランジスタＴｒ４２および第１６トランジスタＴｒ４４で構成されるカレントミラーの電流増幅比を１：ｙに設定するとともに、ｘとｙの積がｎ／２となるよう構成してもよい。この場合も全体としてｎ倍の増幅度を実現できる。
【００５６】
本発明の実施の形態２においては、第７トランジスタＴｒ５８および第１０トランジスタＴｒ６４のカレントミラーと第８トランジスタＴｒ６０および第９トランジスタＴｒ６２のカレントミラーの電流増幅比をそれぞれ１：１に設定し、第１１トランジスタＴｒ７０および第１４トランジスタＴｒ７６のカレントミラーと第１２トランジスタＴｒ７２および第１３トランジスタＴｒ７４のカレントミラーの電流増幅比をそれぞれ１：ｎ／２に設定した。変形例においては、第７トランジスタＴｒ５８および第１０トランジスタＴｒ６４と第８トランジスタＴｒ６０および第９トランジスタＴｒ６２の電流増幅比をそれぞれ１：ｘに設定し、第１１トランジスタＴｒ７０および第１４トランジスタＴｒ７６と第１２トランジスタＴｒ７２および第１３トランジスタＴｒ７４の電流増幅比をそれぞれ１：ｙに設定するとともに、ｘとｙの積がｎ／２となるよう構成してもよい。この場合も全体としてｎ倍の増幅度を実現できる。
【００５７】
本発明の実施の形態１における第１入力段１２および第２入力段１４は、それぞれ変形例において第１入力端子ＩＮ１０および第２入力端子ＩＮ２０を含んでもよい。同様に、本発明の実施の形態２における入力段２２は、変形例において第１入力端子ＩＮ３０および第２入力端子ＩＮ４０を含んでもよい。
【００５８】
本発明の各実施の形態においては、特許請求の範囲に記載した増幅回路を差動増幅回路として構成した。変形例においては、差動増幅回路以外の増幅回路にて特許請求の範囲に記載した増幅回路を実現してもよい。
【００５９】
【発明の効果】
本発明によれば、増幅回路において高周波帯域の増幅効率を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る差動増幅回路の構成を示す図である。
【図２】差動増幅回路における動作周波数と利得の関係を示す図である。
【図３】本発明の実施の形態２に係る差動増幅回路の構成を示す図である。
【図４】従来の差動増幅回路の構成を示す図である。
【図５】従来の差動増幅回路における動作周波数と利得の関係を示す図である。
【符号の説明】
１０  差動増幅回路、  １２  第１入力段、  １４  第２入力段、  １６  第１増幅段、  １８  第２増幅段、  ２０  差動増幅回路、  ２２  入力段、  ２４  第１増幅段、  ２６  第２増幅段。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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