(57)【要約】【課題】本発明は受信側装置，送信側装置及び伝送システムに関し，高速のデータを複数の異なる経路の低速伝送路に分割して並列に伝送する場合に，受信側における位相吸収のためのシステムの総メモリ容量を少なくすることを目的とする。【解決手段】送信側装置から中継ノードが介在する複数の経路により受信側装置へ並列に伝送されたデータを受信する受信側装置は，複数の経路からのそれぞれのフレームデータから送信側装置において挿入されたそれぞれの位相識別情報を位相識別情報抽出部で抽出し，抽出した位相識別情報から各経路のそれぞれにおいて付加すべき遅延付加量を遅延付加量演算部で算出し，算出した遅延付加量を各経路に対応したフレームデータ中に遅延付加を行う中継ノードに対応付けて遅延付加情報挿入部から挿入し，挿入を行ったフレームデータを送信部から各経路を介して送信側装置方向に送信するよう構成する。【選択図】　　　図１
2004064387.tif 000002
【特許請求の範囲】
【請求項１】
送信側装置から中継ノードが介在する複数の経路により受信側装置へ並列に伝送されたデータを受信する受信側装置において，
前記複数の経路からのそれぞれのフレームデータから前記送信側装置において挿入されたそれぞれの位相識別情報を抽出する位相識別情報抽出部と，
抽出した位相識別情報から前記の各経路のそれぞれにおいて付加すべき遅延付加量を算出する遅延付加量演算部と，
前記算出した遅延付加量を各経路に対応したフレームデータ中に遅延付加を行う中継ノードに対応付けて挿入する遅延付加情報挿入部と，
該挿入を行ったフレームデータを各経路を介して前記送信側装置方向に送信する送信部と，
を備えることを特徴とする受信側装置。
【請求項２】
請求項１において，
前記遅延付加情報は，前記受信側装置から前記送信側装置へ送信されるフレームデータ中のパスオーバヘッドの一部を用いて伝送することを特徴とする受信側装置。
【請求項３】
請求項１または２の何れかにおいて，
前記遅延付加量演算部は，前記各経路のそれぞれで吸収すべき位相量を，それぞれの経路に介在する中継ノード数を含むノード数で割った値を遅延付加量として求め，
前記遅延付加情報挿入部は，前記求められた遅延付加量を送信側装置から前段の中継ノードまで各ノードのそれぞれに対応させて前記フレームデータに挿入することを特徴とする受信側装置。
【請求項４】
受信側装置から通知された遅延付加情報に基づいて該受信側装置への送信データの遅延処理を行う送信側装置において，
前記受信側装置からの遅延付加情報を抽出すると，自ノードの遅延付加用メモリで遅延可能な量だけ遅延するよう制御するメモリ制御部を備え，指定した遅延付加情報から遅延付加用メモリの遅延量を減算した残りの遅延量とを該送信側装置と受信側装置間に介在する中継ノードのいずれかに送信する遅延付加情報挿入部と，
を備えることを特徴とする送信側装置。
【請求項５】
高速のフォーマット化されたフレームデータを複数の低速のフォーマットデータに分離して複数の経路により送信する送信側装置と該複数の線路からの該フレームデータをそれぞれ受信する受信側装置を含む伝送システムにおいて，
送信側装置は分離した各データを複数の経路の送信フレームデータ中に各フレームを識別する情報を挿入する位相識別情報挿入部を備え，
受信側装置は複数の経路からのフレームデータから位相識別情報を抽出する位相識別情報抽出部と，各経路の位相識別情報から送信側の各経路で付加すべき遅延付加量を算出する遅延付加量演算部と，前記算出された位相差に対応する遅延付加量と，１フレームの遅延指示の有無を表すフラグとを前段への送信データ中に設定して送信する遅延付加情報挿入部とを備え，
前記受信側装置の前段側に設けられた各中継ノード及び送信側装置は，前記後段から送られたデータ中の前記遅延付加量と前記フラグを抽出する遅延付加情報抽出部と，自ノードに設けられた後段への送信データを遅延させる遅延付加用メモリとその制御を行うメモリ制御部とを備え，前記遅延付加情報抽出部で抽出したフラグが有りを表すと，前記メモリ制御部により前段からのデータを１フレーム分遅延させて，前記後段から送られたデータ中の前記フラグを無しに設定し前段へ送信することを特徴とする伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータを分割して並列伝送するための受信側装置，送信側装置及び伝送システムに関する。
【０００２】
大容量のデータを伝送する場合，一つの伝送路による伝送可能なデータ容量が入力する伝送フォーマットのデータ容量を越える場合，伝送路のデータ容量に分割して複数の伝送路で並列に伝送する方法が用いられるが，受信側において各伝送路から受信するデータに位相差が生じて，その位相差を吸収するために大容量のメモリを必要としておりその改善が望まれている。
【０００３】
【従来の技術】
図２１は従来例の説明図である。この従来例は，２つの地域に設けられたギガビットラン装置（Ｇｉｇａ　Ｂｉｔ　ＬＡＮ　：１０９　ビット／秒の速度でデータの処理を行うローカルエリアネットワーク装置）の間でデータを相互に利用できるようにするための構成である。図中，８０，８９はギガビットラン装置（ＧＢＬ装置で表示），８１は送信側装置，８２はギガビットラン８０から入力した大容量（高速）のデータを複数のチャンネルに分離する分離部，８３−１〜８３−３はそれぞれ各チャネル１〜チャネル３の送信回路（送信ＰＫＧ：送信パッケージ），８４−１〜８４−３はそれぞれ１，２，３の各チャンネルの低速度（例えば，５０Ｍｂｐｓ）の信号を伝送する光ファイバの経路（伝送路）１〜３である。８５は各経路（伝送路）の途中に設けられた１乃至複数の中継装置（ノード），８６は受信側装置，８７は受信・位相吸収部，８７０は位相吸収用メモリ，８８は組立部である。図２１にはギガビットラン装置８０から８９への１方向の伝送のための構成だけを示すが，実際には図示省略されているが逆方向の伝送を行うための構成も存在する。
【０００４】
図２１の下部に示すａ〜ｅはそれぞれギガビットラン装置８０，送信側装置８１，各経路８４−１〜８４−３，受信側装置８６及びギガビットラン装置８９におけるデータフォーマットを示す。
【０００５】
ギガビットラン装置８０からは，ＩＴＵ−ＴＳ（国際電気通信連合−電気通信標準化部門）により標準化されているＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｉｇｔａｌ　Ｈｉｅｒａｒｃｈｙ）　の高速のディジタルフォーマットに従って，例えば図２１のａに示すようにＤ１，Ｄ２，Ｄ３のデータ（３つに区分されるデータ）を含む約１５０Ｍｂｐｓ（厳密には１５５．５２Ｍｂｐｓ）の速度を基本速度とするフォーマット化されたフレーム（ＳＤＨのＳＴＭ−１フレームと呼ばれる）が発生するものとし，これが送信側装置８１に入力する。送信側装置８１と受信側装置８６の間に設けられた各伝送路（経路）の伝送速度（容量）が５０Ｍｂｐｓ（厳密には５１．８４Ｍｂｐｓ）とすると，分離部８２においてギガビットラン装置８０からのデータを３つに分離して，図２１のｂに示すように３つの送信回路８３−１〜８３−３に振り分けて，それぞれＤ１，Ｄ２，Ｄ３を含む約５０Ｍｂｐｓのフォーマットのフレーム（ＳＤＨのＳＴＭ−０のフレームに対応）に構成し，各送信回路から同一位相で送信される。この３つの送信回路からのデータは，経路１〜経路３を伝送する時，各経路により距離や，途中に通過する中継器の個数等が異なるため各経路１〜３により信号遅延時間が異なり，図２１のｃに示すように各フレームの位相の間に差が生じて受信側装置８６では各経路に対応して設けられた各位相吸収用メモリ８７０に書き込んだ上で，図２１のｄのようにデータ間位相差を吸収する。その後，組立部８８で３つの位相吸収用メモリ８７０のデータを組立てて，図２１のｅに示すように元のフォーマットのフレームに復元してギガビットラン装置８９に送信する。
【０００６】
【発明が解決しようとする課題】
上記したように，高速のデータ信号を処理する２つの装置の間で高速にデータを送受信したい時に，高速のデータをそのまま１つの伝送路で伝送するにはデータ容量が無いため，低いデータ容量の伝送路を複数個用いて並列に伝送する場合，中継装置（ノード）数が増加すると，伝送路間の位相差が大きくなり，位相吸収のためのメモリの増設が必要となる。その結果，装置の受信側における規模（メモリ）が大きくなり，コストの増加と受信側での遅延も増大するという問題があった。
【０００７】
本発明は高速のデータを複数の異なる経路の低速伝送路に分割して並列に伝送する場合に，受信側における位相吸収のためのシステムの総メモリ容量を少なくすることができる受信側装置，送信側装置及び伝送システムを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は受信側が検出した受信データの位相差を演算により求めて，その差を元に送信側装置及び中継ノードに対し送信データに遅延を付加する指示を出す仕組みを設け，これを受けた送信側装置及び中継ノードは送信データに対し送信遅延を挿入することで受信側での位相差を減らすようにしたものである。
【０００９】
図１は本発明の原理構成を示す図である。図中，１は送信側装置，１’は受信側装置とする。なお，送信側装置１と受信側装置１’は実際には何れも送信部と受信部を備えているが便宜的に称する。送信側装置１と受信側装置１’はそれぞれ３つの経路（ＣＨ：チャンネル）の双方向の伝送を行うための３組の送信部，受信部が対称的に同じ構成が設けられ，同じ経路の各部に対し同じ符号が付されている。２−１〜２−３は各経路（ＣＨ１〜ＣＨ３）の送信部，２ａは遅延付加用メモリ，２ｂは遅延付加情報挿入部，２ｃはメモリ制御部，３−１〜３−３は各経路（ＣＨ１〜３）の受信部，３ａは遅延付加情報抽出部，３ｂは位相識別情報抽出部，４は各経路の送信部から送信される低速のＳＤＨ（または米国の同期網であるＳＯＮＥＴ：Ｓｙｎｃｈｒｏｎｏｕｓ　Ｏｐｔｉｃａｌ　Ｎｅｔｗｏｒｋ）のようなデータフォーマット中に各フレーム毎にフレームの番号を表すフレーム識別情報を挿入する位相識別情報挿入部，５は受信した複数の経路から受信した位相識別情報から遅延量を均一化するための各経路毎に送信側に対して付加すべき遅延量を計算する遅延付加量演算部である。６は位相差を吸収するための位相吸収用メモリ，７−１〜７−３は各経路（伝送路）１〜３，８は上記送信側装置１及び受信側装置１’の機能を備えた中継ノードである。なお，図１では送信側装置１と受信側装置１’の間に経路１〜３（ＣＨ１〜ＣＨ３）の３つの経路が設けられている例を示すが，３個より多い経路が設けられている場合（ＣＨ１〜ＣＨｎ，ｎ＞３）にも同様の原理により構成することができる。
【００１０】
送信側装置１に図示省略された高速データの発生源から高速のデータフレームが入力すると，複数の経路（この例では３つの経路）に対応した送信部２−１〜２−３へデータを分離して，低速のフレームとして構成する。この時，各送信部２−１〜２−３に対して位相識別情報挿入部４では３つに分離した各フレームに対し，各フレーム毎に変化するフレーム識別情報が挿入される。送信時には各経路１〜３から送信される各フレームの位相識別情報は同じである。一つの経路１の送・受信動作について説明すると，送信部２−１の遅延付加用メモリ２ａ（最初は遅延量は０とする）及び遅延付加情報挿入部２ｂ（最初は付加情報は０とする）を通って経路１に送信され，同時に他の経路２，３の送信部２−２，２−３からも送信される。各経路により伝送路の長さ，中継ノードの個数等の条件が異なるため位相差が生じる。受信側装置１’の経路１の受信部３−１では遅延付加情報抽出部３ａを通って位相識別情報抽出部３ｂで位相識別情報が抽出されると共にデータは位相吸収用メモリ６に入力して，ここで位相差を吸収して３つの経路からのデータを組立てて図示省略された高速データの利用装置に出力される。
【００１１】
３つの経路の受信部３−１，３−２，３−３のそれぞれの位相識別情報抽出部３ｂで抽出された位相識別情報は遅延付加量演算部５へ入力されると，各経路間での位相差を演算し，その位相差がある一定値より小さくするために，早い位相を持つ経路の送信部に対して遅延させる必要な量（遅延付加量）を求める。ここで経路１に対し遅延付加量が発生したものとすると，受信側装置１’の遅延付加量演算部５から遅延付加情報挿入部２ｂへ入力されるとフレーム内に挿入され，そのフレームは経路１の逆方向（受信側装置１’から送信側装置１への方向）の送信を行う送信部２−１から経路１の逆方向を通って送信側装置１の受信部３−１で受信される。送信側装置１の受信部３−１の遅延付加情報抽出部３ａで相手側の受信側装置１’の経路１について求めた遅延付加情報が抽出されると，その情報（遅延付加量）をメモリ制御部２ｃに供給すると，メモリ制御部２ｃは入力されたフレームに対して遅延付加用メモリ２ａにおいて受け取った遅延付加量だけ遅延して出力するよう制御する。
【００１２】
こうして，送信側装置１の各経路に対応する送信部は受信側装置１の各経路間での受信部での位相差が一定値に収まるように受信側からの指示により遅延付加量が制御される。
【００１３】
なお，上記の説明では遅延を行う装置は送信側装置１としていたが，受信側装置から遅延を行う装置として送信側装置及び複数の中継ノードの中の一つまたは複数を指定するように構成（後述する実施例に示す）することができる。
【００１４】
図１の構成には，上記に説明した送信側での遅延付加を行う制御を逆方向の伝送において行う構成が含まれている。すなわち，受信側装置１’から送信側装置１へ送信する高速データを３つの経路に分離して並列伝送する場合に，送信側装置１の遅延付加量演算部５で各経路間の位相差が一定値以下になるよう遅延付加量を演算し，受信側装置１’の必要な経路に対し遅延付加量を送って，受信側装置１’からの送信フレームを遅延させるよう制御する構成も含まれている。
【００１５】
また，中継ノード８には受信側装置１’と送信側装置１の両方の構成を備えており，中継ノードと他の送信側装置１や受信側装置１’との間，または中継ノードと他の中継ノードの間との間で上記に説明した遅延付加の制御を行うための図１の構成を備えるようにすることができる。
【００１６】
【発明の実施の形態】
上記図１の原理構成に含まれた各部の構成例を，図２乃至図７に示す。
【００１７】
図２は位相識別情報挿入部と位相識別情報抽出部の構成例を示す。図中の各符号１，１’，２ａ，３ｂ，４〜６は上記図１の各符号と同様であり，説明を省略する。
【００１８】
送信側装置１の位相識別情報挿入部４では，高速データを分離して３つの経路に対応した各チャンネルデータＣＨ１ＤＡＴＡ〜ＣＨ３ＤＡＴＡとしてフォーマット化されたフレームが入力される。各チャンネルデータは，送信時には同一位相であり，この実施例ではＳＤＨにおけるパスオーバーヘッド（バーチャルコンテナーが送信側で組立てられ受信側で分解されるまでの通信を監視するための多数のバイトからなる情報）の中のリザーブバイト（未使用のバイト）の１つである『Ｚ３』バイト（８ビット）にフレーム識別情報（フレーム番号）を設定し，０〜２５５までのフレーム番号を表す。これらの位相識別情報が付加された３チャンネルの各フレームデータは順次遅延付加用メモリ２ａを通って，それぞれの経路１〜経路３を通って受信側装置１’に達して，それぞれの受信部（図１の受信側装置１’内の３−１）の各位相識別情報抽出部３ｂ（図２では１つとして示すが実際には３つ設けられている）において，フレーム周期毎にそのフレーム内のＺ３バイトに設定された位相識別情報（フレーム番号）を抽出する。図２の抽出タイミングでは，経路１のフレーム番号が１５１，経路２のフレーム番号が２５４，経路３のフレーム番号が０００である。これらの３つの経路（チャンネル）の位相識別情報は遅延付加量演算部５に供給されて演算が行われる。また，各チャンネルのデータはそれぞれ位相吸収用メモリ６に入力され，位相差が吸収される。
【００１９】
図３は遅延付加量演算部（図１，図２の５）の処理フローと具体例を示し，Ａ．は処理フロー，Ｂ．は具体例である。
【００２０】
図３のＡ．の処理フローについて説明すると，最初に位相識別情報抽出部からデータを受け取ると，フレーム識別情報値（フレーム番号）の最小値を見つけ，これをＭｉｎＮｏとする（図３のＳ１）。次にチャンネル番号ｘ（ＣＨｘで表す）とし，ｘ＝ｘ＋１（初期値ｘ＝０）とし（図３のＳ２），ＣＨｘ間位相差＝処理ＣＨの位相識別番号値−ＭｉｎＮｏを求める（同Ｓ３）。これは，処理対象となるＣＨｘの位相識別番号値と最も早く到達したチャンネルのフレーム番号（ＭｉｎＮｏ）との差を求めるもので，次に位相吸収許容値＜ＣＨｘ位相差であるか判別する（図３のＳ４）。これは，予め許容可能な位相差（コストの点で利用可能なメモリ容量に対応する）として，位相吸収許容値を設定し，ＭｉｎＮｏ（最小のフレーム番号）と処理対称チャンネル（ＣＨｘ）のフレーム番号との差がその位相吸収許容値を越えないように制御するために判定を行う。
【００２１】
ＣＨｘ位相差が位相吸収許容値以下の場合は，ＣＨｘ挿入遅延値（当該チャンネルｘの送信側で挿入するよう要求する遅延値）＝０とし（図３のＳ５），ＣＨｘ位相差が位相吸収許容値を越えている場合は，ＣＨｘ挿入遅延値＝ＣＨｘ位相差−位相吸収許容値を求め（同Ｓ６），ＣＨ１からＣＨｎまで終了したか判別し（同Ｓ７），終了しない場合ステップＳ２に戻って同様の処理を繰り返し，ＣＨｎまで終了した場合は次のフレームについて同様の処理を行う。
【００２２】
図３のＢ．に示す具体例では，ＣＨ１，ＣＨ２，及びＣＨｎの３つのチャンネルを対象とし，位相吸収許容値を「８０」に設定した例である。
【００２３】
図３のＢ．に示すように，ＣＨ１のフレーム番号が「１００」であるフレームのタイミングの時，ＣＨ２のフレーム番号が「１５０」，ＣＨｎのフレーム番号が「２００」である。この場合，フレーム識別情報値（フレーム番号）の最小値（ＭｉｎＮｏ）はＣＨ１の「１００」であり，図３のＡ．のステップＳ３の演算であるＣＨ１間位相差＝１００−１００（ＭｉｎＮｏ）＝０であり，ＣＨ１挿入遅延値＝０となる。ＣＨ２については，ＣＨ２間位相差＝１５０−１００（ＭｉｎＮｏ）＝５０で，位相吸収許容値（＝８０）より小さいため，ＣＨ２挿入遅延値＝０となる。また，ＣＨｎについては，ＣＨｎ間位相差＝２００−１００（ＭｉｎＮｏ）＝１００で，位相吸収許容値より大きいため，ＣＨｎ挿入遅延値＝ＣＨｎ位相差−位相吸収許容値（＝８０）を求め，ＣＨｎ挿入遅延値＝２０になる。
【００２４】
図４は遅延付加情報挿入部（図１の２ｂ）の構成例を示す。図中，１は送信側装置，１’は受信側装置，２ｂは受信部２内のチャンネルｎ（ＣＨｎ）の遅延付加情報挿入部，２０はチャンネルｎ（ＣＨｎ）について各フレーム毎に求められた遅延付加情報（遅延付加値）が格納された遅延付加情報格納部，２１はチャンネルｎ（ＣＨｎ）のＳＤＨのフォーマットで送信されるフレーム情報（データ及びオーバヘッドを含む），２２は送信側のどの送信装置または中継ノードに対して遅延を挿入するかを番号により指示する遅延挿入ノード番号の格納部，５は遅延付加量演算部である。
【００２５】
受信側装置１’の遅延付加量演算部５において上記図３に示す構成により各チャンネル（経路）の送信側での遅延付加値が求められると，各フレームに対応して遅延付加値を遅延付加情報格納部２０に格納する。図４の例ではＣＨｎの遅延付加情報（この例では「２０」とする）が遅延付加情報格納部２０に格納され，送信すべきデータがＳＤＨのフレーム構成内に各種のオーバヘッドと共にフレーム情報２１として入力されると，パスオーバヘッド（ＰＯＨ）のリザーブバイトの１つであるＺ５バイトの領域に遅延付加情報格納部２０の対応するフレームの遅延付加情報が設定される。一方，遅延を挿入すべき送信装置または中継ノードを表す遅延挿入ノード番号は遅延挿入ノード番号の格納部２２に設定し，ＳＤＨのフレームの中のパスオーバヘッドの１つであるＺ４バイトの領域に遅延挿入ノード番号の格納部２２から出力されるノード番号を設定する。
【００２６】
このような構成により，受信側装置１’から送信側装置１へ送信される各チャンネルのデータフレーム中のＺ４バイトで遅延挿入ノード番号を送信し，Ｚ５バイトにより遅延挿入ノードにおける遅延付加値を送信することができる。
【００２７】
図５は遅延付加情報抽出部（図１の３ａ）の構成例である。図中，１は送信側装置，１’は受信側装置，２ｃは送信部内のメモリ制御部，３ａは遅延付加情報抽出部，３０は受信側装置１’から送信されたデータフォーマットの受信フレーム，３１は自ノード番号設定部，３２は比較部，３３は抽出部である。
【００２８】
図５の動作を説明すると，受信側装置１’から送られたデータの受信フレームに含まれたパスオーバヘッド（ＰＯＨ）の中のＺ４バイトを抽出すると，遅延挿入ノード番号が得られる。この遅延挿入ノード番号を自ノード番号設定部３１に設定された当該送信側装置のノード番号と比較部３２で比較し，一致が検出されると，抽出部３３によりこのフレーム内のパスオーバヘッド（ＰＯＨ）の中のＺ５バイトの内容（遅延付加値）を抽出して，メモリ制御部２ｃに出力する。メモリ制御部２ｃはこの遅延付加値を用いて上記図１に示す遅延付加用メモリ２ａにおいてフレーム値分に対応する時間保持した後，読み出す制御を行う。
【００２９】
図６は本発明による基本動作の説明図であり，上記図２乃至図５に示す各部の機能を含む全体の動作を示す。但し，図６には送信側装置１から受信側装置１’へデータを送信する一方向の伝送の構成だけ示し，逆方向に伝送するための構成要素は図示省略されている。すなわち，図１に示す送信側装置１の送信部２−１〜２−３内の遅延付加情報挿入部２ｂ及び受信部３−１〜３−３の位相識別情報抽出部３ｂや，受信側装置１’の受信部３−１〜３−３の遅延付加情報抽出部３ａ及び送信部２−１〜２−３の遅延付加用メモリ２ａは図６に含まれていない。
【００３０】
図６の送信側装置１の位相識別情報挿入部４で各経路の送信データに同一値のフレーム識別情報を挿入し，受信側装置１’にデータを送信する。このデータを受信した受信側装置１’は，位相識別情報抽出部３ｂで受信データより各経路のフレーム識別情報を抽出する。ここで抽出された各経路のフレーム識別情報は，伝搬遅延の差により異なった値を持つ。この異なったフレーム識別情報より，受信側装置１’の遅延付加量演算部５で，経路の違いによる受信データの位相差を算出し，許容の位相差情報を元に予め設定した位相吸収許容値と比較して，遅延を加えるべきノード（送信装置か中継ノード）の選択と，送信側装置１または中継ノードにて遅延すべき量を決める（送信装置と中継ノードの両方で遅延させるには，ノード番号と遅延量をフレーム毎に変えて指定する）。これらの遅延すべきノード及び遅延すべき量の情報は，遅延付加情報挿入部２ｂから，送信側装置１へのデータのパスオーバヘッド（ＰＯＨ）のＺ４，Ｚ５バイトで遅延挿入ノード番号及び遅延付加量として挿入し，送信側装置１へ通知する。送信側装置１及び中継ノードでは，遅延付加情報抽出部３ａで，遅延挿入ノード番号及び遅延付加量の情報を抽出する。また，遅延付加情報抽出部３ａは，遅延挿入ノード番号が自ノードの番号と一致した場合，送信部２−１のメモリ制御部２ｃに遅延量を送出する。このように受信側装置１’が検出した受信データの位相差を元に，送信側装置１及び中継ノードへ，送信データに遅延を付加する指示を出すことにより，受信側装置１に生じる経路間データ位相差は，送信装置及び中継ノードで送信データに送信遅延を挿入して減らすことができ，受信装置の位相吸収用のメモリの量を軽減できる。
【００３１】
なお，ここで中継ノードの構成は送信側装置と受信側装置の機能を併せ持つものであるが，扱う主信号のチャンネル数は最低１のものである。
【００３２】
図７は中継ノード（図１の８）の構成例である。図中，８は中継ノード，８０は前段ノードからの受信部，８１は後段ノードへの送信部，８２は後段ノードからの受信部，８３は前段ノードへの送信部であり，６は位相吸収用メモリ，受信部８０，８２内の３ａは遅延付加情報抽出部，送信部８１，８３内の２ａは遅延付加用メモリ，２ｂは遅延付加情報挿入部，２ｃはメモリ制御部である。
【００３３】
この中継ノードの構成では，後段のノードからの遅延付加情報を受信部８２の遅延付加情報抽出部３ａで抽出すると，送信部８３のメモリ制御部２ｃまたは後段のノードへデータを送信する送信部８１のメモリ制御部２ｃを制御する。そして，前段のノードから送られてきた遅延付加情報を受信部８０の遅延付加情報抽出部３ａで検出すると，遅延量を制御するため，送信部８１のメモリ制御部２ｃまたは送信部８３のメモリ制御部２ｃに検出した遅延付加情報を供給する。
【００３４】
図８乃至図２０は本発明による遅延制御の実施例１乃至実施例６の構成及び処理フローを示す図である。
【００３５】
図８は遅延制御の実施例１の構成である。図中，１はノード番号が「０１」の送信側装置，２ａは遅延付加用メモリ，３ａは遅延付加情報抽出部，８−１，８−２はそれぞれノード番号が「０２」，「０３」の中継ノード，中継ノード内の２ａ，３ａは送信側装置１内と同じであり，１’は受信側装置，２ｂは遅延付加情報挿入部，３ｂは位相識別情報抽出部，５は遅延付加量演算部，６は位相吸収用メモリである。
【００３６】
この実施例１では，受信側装置１’から送信側装置１及び中継ノード８−１，８−２へ遅延量を指示し，その遅延量指示方法は，遅延すべき量を送信側装置１及び中継ノード８−１，８−２へ均等に割り付ける例である。
【００３７】
ここで，以降の各実施例を含む説明において，「受信側装置で算出した受信データの位相差」には，受信側装置で位相吸収できる位相差分（受信側装置の位相吸収用メモリ６で位相吸収する位相差分）を含まないものとする。
【００３８】
この実施例１ではこの位相差ΔＸを送信側装置１と中継ノード８−１，８−２の合計３つのノードにより分散して吸収させるため，合計ノード数３で割り，各ノードにおける遅延量（＝ΔＸ／３）を算出する。算出された値を各ノードで遅延すべき量として，受信側装置１’からノード番号と遅延量をセットにし，順次遅延付加情報挿入部２ｂから送信する。このフレームを検出した送信側装置１，中継ノード８−１，８−２ではフレーム内のＺ４バイトのノード番号と自ノード番号が一致した時，Ｚ５バイトに設定された遅延量を抽出して，抽出した遅延量でそれぞれの遅延付加用メモリ２ａの遅延を制御する。
【００３９】
図９は実施例１の処理フローを示す図である。図９のＳ１〜Ｓ３は上記図８に示す実施例１の受信側装置１において実行され，最初に受信側装置１’の位相識別情報抽出部３ｂからのフレーム識別情報を元に，遅延付加量演算部５でチャンネル（経路）間位相差ΔＸを算出し（図９のＳ１），更に遅延指示量Ｄの演算をする（同Ｓ２）。演算は，Ｄ＝ΔＸ÷Ｎ（Ｎは送信側装置と中継ノードの数で，図８の構成ではＮ＝３）である。次に遅延付加情報挿入部２ｂで，送信データにノード番号Ｅ，遅延指示量Ｄを挿入する（図９のＳ３）。この時送信されるデータ形式は図８の下部に示す。このデータフレームは，送信側装置１のノード番号０１をパスワードヘッド（ＰＯＨ）のＺ４バイトに設定し，算出された遅延量（ΔＸ／Ｎ）をＺ５バイトに設定したフレームを１つ送り，次のフレームで中継ノード８−１のノード番号０２をＺ４バイトに設定し，遅延量（ΔＸ／Ｎ）をＺ５に設定し，これに続く次のフレームで中継ノード８−２のノード番号０３をＺ４バイトに設定し，遅延量（ΔＸ／Ｎ）をＺ５バイトに設定して送出する。
【００４０】
この後の処理は，図８に示す中継ノード及び送信側装置において実行される。すなわち，遅延付加情報抽出部で自ノード番号＝抽出ノード番号（Ｅとする）であるかの判定し（図９のＳ４），ノー（不一致）の場合はＳ７に移行し，イエス（一致）すると，遅延付加情報抽出部で受信データより抽出した遅延指示量Ｄをメモリ制御部に送り（図９のＳ５），メモリ制御部にて遅延指示量Ｄの遅延を加えるための制御を遅延付加用メモリに対して行う（同Ｓ６）。これと同様の処理を遅延処理を行う対象となる複数（Ｎ個）の各ノードに対して行う（図９のＳ７）。具体的には，受信側装置は上記ステップＳ３の処理を各ノードに対して行い，送信側装置及び中継ノードではＳ４〜Ｓ６の処理を行う。
【００４１】
この実施例１によれば，送信側装置１及び各中継ノード８−１，８−２で遅延すべき量を判断することなく，受信側装置１’で各送信側のノードにおいて遅延すべき量を求めて，送信側装置及び各中継ノードに送出するだけであるため，位相吸収される時間を短時間で行うことができる。
【００４２】
図１０は遅延制御の実施例２の構成である。図中，１，１’，８−１，８−２の各符号は上記図８の実施例１の同一符号と同じである。送信側装置１，中継ノード８−１，８−２において，３０ａはこの実施例２により設けられたもので，それぞれ前段のノードから後段へ送られる遅延付加情報を抽出する遅延付加情報抽出部，２ａは遅延付加用メモリ，２ｂは遅延付加情報挿入部，３ａは上記実施例１の同じ符号に対応する後段から前段へ送られる遅延付加情報を抽出する遅延付加情報抽出部である。受信側装置１’内の２ｂ，３ｂ，６の各符号は上記図８の実施例１の受信側装置１’の同じ符号の各部と同様である。
【００４３】
この実施例２では，受信側装置１’からの送信側装置１及び中継ノード８−１，８−２への遅延量指示方法として，遅延すべき量を送信側装置１から遅延挿入し，その送信側装置１での遅延だけでは不足する場合，中継ノード８−１で遅延させ，更に遅延が不足する場合には次の中継ノード８−２で順次遅延を挿入するようにしたものである。
【００４４】
図１１，図１２は実施例２の処理フロー（その１），（その２）である。図１１のＳ１，Ｓ２は受信側装置１’で処理され，Ｓ３〜Ｓ９は送信側装置１で処理され，図１２のＳ１０〜Ｓ１７は中継ノードで処理される。
【００４５】
最初に受信側装置１の位相識別情報抽出部３ｂからのフレーム識別情報を元に，遅延付加量演算部（図１０では図示省略）でＣＨ間位相差ΔＸを算出する（図１１のＳ１）。次に遅延付加情報挿入部２ｂで送信データのノード番号Ｅ，遅延指示量Ｄを挿入する。この際の遅延指示量は位相差Ｄ＝ΔＸとする（図１１のＳ２）。図１０の例では，図の下部に送信するデータ形式として示すように，パスオーバヘッドのＺ４バイトとＺ５バイトに，ノード番号「０１」と遅延量「ΔＸ」を設定して送信する。
【００４６】
送信側装置１では遅延付加情報抽出部３ａで自ノード番号と受信データより抽出したノード番号Ｅが一致するか判別し（図１１のＳ３），一致しないとＳ１に戻るが，一致すると遅延付加情報抽出部３ａで抽出した遅延指示量Ｄ（＝ΔＸ）をメモリ制御部（図１０では図示省略された図１，図６の２ｃ）に送る（図１１のＳ４）。メモリ制御部では自ノードの遅延量付加可能量Ａ＜遅延指示量Ｄか判別し（図１１のＳ５），ノーの場合は自ノードだけで遅延指示量Ｄの遅延が可能であるから，メモリ制御部にて遅延付加用メモリに対し遅延指示量Ｄ分の遅延を挿入する制御を行って（同Ｓ６），終了するが，イエスの場合はメモリ制御部にて，遅延付加用メモリ２ａに対しＡ分の遅延を挿入する制御を行う（同Ｓ７）。この場合，送信側装置１で遅延挿入できなかった（Ｄ−Ａ）分の遅延量をメモリ制御部から遅延付加情報挿入部２ｂへ送ると（図１１のＳ８），遅延付加情報挿入部２ｂで送信データ（後段の中継ノードへの送信データ）に次ノード番号Ｅ’，遅延指示量（Ｄ−Ａ）を挿入する（同Ｓ９）。
【００４７】
次の中継ノード（図１０の中継ノード８−１，８−２）では，遅延付加情報抽出部３０ａにおいて自ノード番号＝抽出ノード番号Ｅ’であるか判別し（図１２のＳ１０），一致しないとＳ１７に移行するが，一致が検出すると遅延付加情報抽出部３０ａで受信データより抽出した遅延指示量（Ｄ−Ａ）をメモリ制御部（図１０では図示省略）に送る（図１２のＳ１１）。メモリ制御部は，自ノードの遅延量付加可能量Ｂ＜遅延指示量（Ｄ−Ａ）であるか判別し（図１２のＳ１２），ノーの場合（遅延付加可能量Ｂが（Ｄ−Ａ）以上の場合）はメモリ制御部で，遅延付加用メモリに対し，遅延指示量（Ｄ−Ａ）分の遅延を挿入する制御を行い（同Ｓ１３），イエスの場合（遅延付加可能量Ｂが（Ｄ−Ａ）より小さい場合）はメモリ制御部で遅延付加用メモリに対し自分の遅延を挿入する制御を行う（同Ｓ１４）。更に遅延挿入できなかった（Ｄ−Ａ−Ｂ）分の遅延量をメモリ制御部から，遅延付加情報挿入部（図１０の２ｂ）に送ると（図１２のＳ１５），遅延付加情報挿入部２ｂで送信データに，次ノード番号Ｅ”と遅延指示量（Ｄ−Ａ−Ｂ）を挿入する（同Ｓ１６）。この後，上記Ｓ１０〜Ｓ１６と同様の処理を他の中継ノードで繰り返す（図１２のＳ１７）。
【００４８】
この実施例２により，遅延を付加するための計算処理を各ノードが行うため，計算処理機能をシステム全体に分散できる（ノードにより使用する機能の差異が少なくなる）利点を持つ。また，中継ノードの小型化に伴い中継ノードに搭載されるメモリ量が小さくなった場合，中継ノードと比べてメモリ量が大きくなる送信側装置で遅延を付加したほうが位相を吸収する時間を短縮できるという利点を持つ。
【００４９】
図１３は遅延制御の実施例３の構成である。図中，１，１’，８−１，８−２の各符号は上記図８の実施例１，図１０の実施例２の同一符号と同じである。送信側装置１において，２ａは遅延付加用メモリ，３ａは遅延付加情報抽出部，中継ノード８−１，８−２において，３ａ’は後段からの遅延付加情報を抽出する機能と前段への遅延付加情報を挿入する機能を有する遅延付加情報抽出・挿入部である。受信側装置１’内の２ｂは遅延指示情報を挿入する遅延付加情報挿入部，３ｂは位相識別情報抽出部，６は位相吸収用メモリである。
【００５０】
この実施例３では，受信側装置１’から一番近い中継ノード８−２へ遅延を指示し，その中継ノード８−２の遅延量では足りない場合に，次に上位の中継ノード８−１に遅延を指示し，更に不足した場合は上位の送信側装置１に遅延を指示するようにしたものである。
【００５１】
図１４は実施例３の処理フローである。図１４のＳ１，Ｓ２は受信側装置１’で実行され，Ｓ３〜Ｓ１０は中継ノード８−１，８−２及び送信側装置１で実行される。
【００５２】
最初に受信側装置１’で位相識別情報抽出部３ｂからのフレーム識別情報を元に，遅延付加量演算部（図１３では図示省略）でＣＨ（経路）間位相差ΔＸを算出し（図１４のＳ１），遅延付加情報挿入部２ｂで，送信データにノード番号Ｅと遅延指示量Ｄを挿入する。この際の遅延指示量は位相差ΔＸとする（同Ｓ２）。この送信データは受信側装置１’の前段の装置である中継ノード８−２で受信され，その遅延付加情報抽出・挿入部３ａ’で自ノード番号＝抽出ノード番号Ｅであるか判別し（図１４のＳ３），一致を検出しないとＳ１０に移行し，一致を検出すると遅延付加情報抽出・挿入部３ａ’で受信データより抽出した遅延指示量Ｄをメモリ制御部（図１２では図示省略）に送る（同Ｓ４）。メモリ制御部は自ノードの遅延量付加可能量Ｃ＜遅延指示量Ｄか判別し（図１４のＳ５），ノー（自ノードの遅延量付加可能量Ｃが遅延指示量Ｄ以上である）と判別されると，メモリ制御部で遅延付加用メモリ２ａに対し，遅延指示量Ｄ分の遅延を挿入する制御を行い（同Ｓ６），イエス（自ノードの遅延量付加可能量Ｃが遅延指示量Ｄより小さい）と判定されると，メモリ制御部で遅延付加用メモリ２ａに対し，Ｃ分の遅延を挿入する制御を行う（同Ｓ７）。次いで，遅延挿入できなかった（Ｄ−Ｃ）分の遅延量をメモリ制御部から送信装置への送信側の遅延付加情報抽出・挿入部３ａ’へ送り（図１４のＳ８），遅延付加情報抽出・挿入部３ａ’で送信データに，次ノードＥ’，遅延指示量（Ｄ−Ｃ）を挿入する（同Ｓ９）。続いて，上記Ｓ４以下の処理を他の中継ノード８−１及び送信側装置１で実行する（図１４のＳ１０）。
【００５３】
図１３の構成において，上記図１４に示す処理フローを実行することで，受信側装置１’の遅延付加情報挿入部２ｂからは，図１３の下部の▲１▼に示すデータ型式のフレームが中継ノード８−２の方向に送信される。このフレーム内にはノード番号（Ｎｏ．）が「０３」，遅延量が「ΔＸ」に設定されている。また，中継ノード８−２（ノード番号０３）の遅延付加情報抽出・挿入部３ａ’からは，▲２▼に示すデータ型式のフレームが中継ノード８−１の方向に送信される。このフレーム内にはノード番号（Ｎｏ．）が「０２」，遅延量が「ΔＸ−Ｃ」に設定されている。更に，中継ノード８−１（ノード番号０２）の遅延付加情報抽出・挿入部３ａ’からは，▲３▼に示すデータ型式のフレームが送信側装置１に向けて送信される。このフレーム内にはノード番号（Ｎｏ．）が「０１」，遅延量が「ΔＸ−Ｃ−Ｂ）に設定されている。
【００５４】
この実施例３により，上記実施例２と同様に，遅延を付加するための計算処理を各ノードが行うため，計算処理機能をシステム全体に分散できる（ノードにより使用する機能の差異が少なくなる）という利点がある。また，実施例２に比べて，各ノード間で受渡しをする情報の数が少なくすることができ，更に受信側装置に近い装置から遅延を挿入するため，他の実施例に比べて短時間で位相吸収の処理を行うことができる。
【００５５】
図１５は遅延制御の実施例４の構成である。図中，１，１’，８−１，８−２及び２ａ，３ａ，２ｂ，３ｂ，５，６の各符号は上記図８の実施例１の構成中の同一符号と同じであり説明を省略する。
【００５６】
この実施例４は，受信側装置１’から送信側装置１及び各中継ノード８−１，８−２への遅延量指示方法として，受信側装置１’にて予め各ノードにどれだけの遅延量を与えるか各ノードにおける遅延付加許容量（メモリ容量等により）を基に判断し，各ノードに遅延量を割り付けるようにしたものである。なお，実施例１では，全遅延量をノード数により割ることで，各ノードが均等な遅延を行う。
【００５７】
図１６は実施例４の処理フローである。図１６のＳ１〜Ｓ３は受信側装置１’で処理され，Ｓ４〜Ｓ７は送信側装置１，中継ノード８−１及び８−２で処理される。
【００５８】
最初に受信側装置１’の位相識別情報抽出部３ｂからのフレーム識別情報を元に，遅延付加量演算部５でチャンネル（経路）間位相差ΔＸを算出し（図１６のＳ１），更に遅延付加量演算部５で，各ノードの情報（遅延付加許容量等）を元に，各ノードに対する遅延量を算出し，遅延指示量Ｄ（各ノードにより異なる値）とする（同Ｓ２）。または，このＳ２の処理として，装置を制御・設定するコンピュータによりこの演算を行い，遅延付加量演算部でその演算結果を受け取って，遅延指示量Ｄとする。図１５の遅延付加量演算部５の右側に示す挿入すべき遅延量一覧の例では，ノード番号０１（送信側装置１）がａフレーム（遅延量），ノード番号０２（中継ノード８−１）がｂフレーム，ノード番号０３（中継ノード８−２）がｃフレームとして求められている（ΔＸ＝ａ＋ｂ＋ｃ）。次に遅延付加情報挿入部２ｂにて，遅延付加量演算部５で導いた遅延指示量Ｄとその値を挿入するノード番号Ｅを送信データに，各ノード別に挿入する（図１６のＳ３）。図１５の下部の▲１▼に示す遅延指示情報挿入後のデータ形式の例では，ノード番号０１に遅延量ａフレーム，番号０２に遅延量ｂフレーム，番号０３に遅延量ｃフレームが設定されている。
【００５９】
この後の処理は，図１５に示す中継ノード及び送信側装置において実行されるが，図１６のステップＳ４乃至Ｓ７は上記図９に示す実施例１の処理フローにおけるＳ４〜Ｓ７と同様であり説明を省略する。
【００６０】
この実施例４によれば，受信側装置１’で各ノードに対して任意に遅延量を決めることができる構成になっている。このため，システムの制限事項（中継ノードに他社，または異なる装置が入り，中継ノードて遅延をできない等）に対し使用者が任意に遅延量の割付を決定することができ，柔軟性を持ったシステムを構成することができる。
【００６１】
図１７は遅延制御の実施例５の構成である。図中，１，１’，８−１，８−２及び２ａ，２ｂ，３ａ，３ｂ，５，６の各符号は上記図１５の実施例４の構成中の同一符号と同じであり説明を省略する。
【００６２】
この実施例５は，受信側装置１’から送信側装置１及び各中継ノード８−１，８−２への遅延量指示方法として，遅延量を送信側装置１または中継ノードのある１個所に送出して遅延挿入を行なわせ，そのノードで挿入しきれない遅延量については，再度受信側装置１’で位相差を測定することにより検出して，再度遅延量を指定して送信側装置１または中継ノードの１個所に遅延挿入を行なわせる。
【００６３】
図１８は実施例５の処理フローである。図１８のＳ１〜Ｓ４は受信側装置１’で処理され，Ｓ５〜Ｓ１０は送信側装置１，中継ノード８−１及び８−２で処理される。
【００６４】
最初に受信側装置１’の位相識別情報抽出部３ｂからのフレーム識別情報を元に，遅延付加量演算部５でチャンネル（経路）間位相差ΔＸを算出し（図１８のＳ１），遅延付加量演算部５で位相差ΔＸ＝０か判別する（同Ｓ２）。０の場合は終了するが，０でない場合は遅延付加量演算部５で遅延挿入していないノード番号Ｅを選出し（図１８のＳ３），更に遅延付加情報挿入部２ｂで中継ノード側への送信データに選出したノード番号Ｅと，遅延指示量Ｄを挿入する（同Ｓ４）。この際の遅延指示量は位相差をΔＸ（Ｄ＝ΔＸ）とする。
【００６５】
ここで，送信側装置または中継ノードでは（最初は隣接する中継ノード８−２では），遅延付加情報抽出部３ａで自ノード番号＝抽出ノード番号であるか判別し（図１８のＳ５），一致しないと処理対象を次ノードへ変更して（同Ｓ６），Ｓ６の処理に移行する。一致すると，遅延付加情報抽出部３ａで，受信データより抽出した遅延指示量Ｄをメモリ制御部（図１７では図示省略）に送ると（図１８のＳ７），メモリ制御部は自ノード（最初は中継ノード８−２）の遅延量付加可能量Ｃ＜遅延指示量Ｄであるか判別し（同Ｓ８），イエス（Ｃ＜Ｄ）の場合はメモリ制御部で遅延付加用メモリ３ａに対し，自ノードの遅延量付加可能量Ｃ分のみの遅延を挿入する制御を行う（同Ｓ９）。ノー（Ｃ≧Ｄ）の場合はメモリ制御部で遅延付加用メモリに対し，遅延指示量Ｄ分の遅延を挿入する制御を行い（図１８のＳ１０），受信側装置１’の処理であるＳ１に戻る。
【００６６】
この時，受信側装置１’の位相識別情報抽出部３ｂからのフレーム識別情報を元に，遅延付加量演算部５でチャンネル（経路）間位相差ΔＸを算出するが，中継ノード８−２で遅延量Ｃだけ遅延されているため，位相差は（ΔＸ−Ｃ）となるので，２度目の遅延指示情報は中継ノード８−１のノード番号を指定して，遅延指示量は（ΔＸ−Ｃ）として送信データに設定して送信する。
【００６７】
図１７の構成中に示す▲１▼〜▲５▼の符号は動作の手順を示し，▲１▼は一巡目の位相差を求め，▲２▼は一巡目の遅延指示情報挿入後のデータ形式を示し，▲３▼は中継ノード８−２における遅延付加情報の抽出を表し，▲４▼は二巡目の位相差を求め，▲５▼は二巡目の遅延指示情報挿入後のデータ形式を示す。
【００６８】
この実施例５の構成により，挿入すべき遅延量を算出する必要がないことから他の方法に比べて装置の回路構成を簡略化できる。また，指示された装置が挿入可能な遅延量を１回の指示で挿入するため，位相吸収する時間が短時間で済む。
【００６９】
図１９は遅延制御の実施例６の構成である。図中，１，１’，８−１，８−２及び２ａ，２ｂ，３ｂ，５，６の各符号は上記図１３，図１５及び図１７に示す実施例３〜実施例５の各構成中の同一符号と同じであり説明を省略する。３ａ’は遅延付加情報抽出・挿入部である。
【００７０】
この実施例６は，受信側装置１’から送信側装置１及び各中継ノード８−１，８−２への遅延量指示方法として，遅延挿入を必要とする場合に受信側装置１’から，フレーム挿入指示のフラグを送出し，そのフラグを検出したノードで遅延を挿入し，受信側装置で位相差がなくなるまでこの操作を繰り返す。
【００７１】
図２０は実施例６の処理フローである。図２０のＳ１〜Ｓ３は受信側装置１’で処理され，Ｓ４〜Ｓ１０は送信側装置１，中継ノード８−１及び８−２で処理される。
【００７２】
最初に受信側装置１’の位相識別情報抽出部３ｂからのフレーム識別情報を元に，遅延付加量演算部５でチャンネル（経路）間位相差ΔＸを算出し（図２０のＳ１），遅延付加量演算部５で位相差ΔＸ＝０か判別する（同Ｓ２）。０の場合は終了するが，０でない場合は遅延付加情報挿入部２ｂで送信データにフラグを挿入する（図２０のＳ３）。送信側装置または中継ノードでは，メモリ制御部において，自ノードの遅延量付加可能量に空きが有るか判別し（図２０のＳ４），空きが無いと送信装置への送信側で，遅延付加情報抽出部３ａで次のノードにフラグを挿入したまま送信データを送出する（同Ｓ５）。空きが有る場合は，遅延付加情報抽出部３ａでフラグを抜き出し（図２０のＳ６），フラグが有るか判別する（同Ｓ７）。フラグが無いと送信側装置または中継ノードにおける処理を終了し，受信側装置のＳ１の処理に移行するが，フラグが有ると，送信側装置への送信側の遅延付加情報抽出・挿入部３ａ’で次のノードへの送信データから，フラグを削除してデータを送信し（図２０のＳ８），メモリ制御部で遅延付加用メモリに対し，１フレーム分の遅延を挿入する制御を行う（同Ｓ９）。この後，処理対象を次ノードへ変更する（図２０のＳ１０）。
【００７３】
図１９の遅延付加情報挿入部２ｂから送信側装置及び中継ノードへ向けて送信されデータ形式は，▲１▼に示すようにフラグ有り（ΔＸ≠０）かフラグ無し（ΔＸ＝０）の何れかを表すフラグ情報が設定される（パスオーバヘッドのリザーブバイトの何れかを用いる）。自ノードのメモリ容量があいており，受信データにフラグがあった場合のみ１フレームの遅延指示を出し，自ノードのメモリが一杯の時はフラグを転送し，自ノードで遅延付加を行なった場合はフラグを消す。この動作を受信側で遅延差がなくなるまで繰り返し，受信側装置の位相差を無くす。
【００７４】
この実施例６により，挿入すべき遅延量を算出する必要がなく，また１フレーム毎の遅延挿入をしないため，他の方式と比べ装置の回路構成を簡略化できる。
【００７５】
（付記１）　送信側装置から中継ノードが介在する複数の経路により受信側装置へ並列に伝送されたデータを受信する受信側装置において，前記複数の経路からのそれぞれフレームデータから前記送信側装置において挿入されたそれぞれの位相識別情報を抽出する位相識別情報抽出部と，抽出した位相識別情報から前記の各経路のそれぞれにおいて付加すべき遅延付加量を算出する遅延付加量演算部と，前記算出した遅延付加量を各経路に対応したフレームデータ中に遅延付加を行う中継ノードに対応付けて挿入する遅延付加情報挿入部と，該挿入を行ったフレームデータを各経路を介して前記送信側装置方向に送信する送信部と，を備えることを特徴とする受信側装置。
【００７６】
（付記２）　付記１において，前記遅延付加情報は，前記受信側装置から前記送信側装置へ送信されるフレームデータ中のパスオーバヘッドの一部を用いて伝送することを特徴とする受信側装置。
【００７７】
（付記３）　付記１または２の何れかにおいて，前記遅延付加量演算部は，前記各経路のそれぞれで吸収すべき位相量を，それぞれの経路に介在する中継ノード数を含むノード数で割った値を遅延付加量として求め，前記遅延付加情報挿入部は，前記求められた遅延付加量を送信側装置から前段の中継ノードまで各ノードのそれぞれに対応させて前記フレームデータに挿入することを特徴とする受信側装置。
【００７８】
（付記４）　受信側装置から通知された遅延付加情報に基づいて該受信側装置への送信データの遅延処理を行う送信側装置において，前記受信側装置からの遅延付加情報を抽出すると，自ノードの遅延付加用メモリで遅延可能な量だけ遅延するよう制御するメモリ制御部を備え，指定した遅延付加情報から遅延付加用メモリの遅延量を減算した残りの遅延量とを該送信側装置と受信側装置間に介在する中継ノードのいずれかに送信する遅延付加情報挿入部とを備え，たことを特徴とする送信側装置。
（付記５）　付記１または２の何れかにおいて，前記遅延付加量演算部により算出された遅延付加量を，遅延を付加すべき経路に対応した前段への送信データ中に，遅延付加を行うノードとして隣接する前段の中継ノード番号を設定して前段側へ送信する遅延付加情報挿入部を備え，前記前段側のノードは，後段のノードから送信されたデータから，自ノード番号が設定された遅延付加量を遅延付加情報抽出部と，前記遅延付加情報抽出部により抽出された遅延付加量により自ノードの遅延付加用メモリで遅延可能な量だけ前段からのデータを遅延させるメモリ制御部と，前記抽出された遅延付加量から当該ノードにおける遅延量を減算した残りの遅延量と遅延付加を行う更に前段のノード番号を設定して前段へ送信する遅延付加情報挿入部とを備えることを特徴とする受信側装置。
【００７９】
（付記６）　付記１または２の何れかにおいて，前記遅延付加量演算部は，各経路間の最大位相差を，送信側装置から自装置の前段の中継ノードまでの各ノード毎にそれぞれの遅延付加許容量に基づいて個別の遅延付加量を割り当て，前記遅延付加情報挿入部は，前記求められた遅延付加量を送信側装置から前段の中継ノードまでの全ての各ノードの番号と前記遅延付加量をフレーム別に挿入し，前記送信側装置または中継ノードは自ノード番号が設定された遅延付加量を前記遅延付加情報抽出部で抽出すると，前記遅延付加量だけ遅延付加用メモリで次段への送信データを遅延させることを特徴とする受信側装置。
【００８０】
（付記７）　付記１または２の何れかにおいて，前記遅延付加量演算部により算出された位相差に対応する遅延付加量を，遅延を付加すべき経路に対応した前段への送信データ中に，遅延付加を行うノードとして隣接する前段の中継ノード番号を設定して前段側へ送信する遅延付加情報挿入部を備え，前記前段側のノードは，後段のノードから送信されたデータから，自ノード番号が設定された遅延付加量を遅延付加情報抽出部と，前記遅延付加情報抽出部により抽出された遅延付加量により自ノードの遅延付加用メモリで遅延可能な量だけ前段からのデータを遅延させるメモリ制御部とを備え，前記受信側装置は，前記隣接する前段の中継ノード番号への遅延付加量の送信後に前記遅延付加量演算部により算出された位相差が新たな遅延を付加すべき量であると，既に遅延付加を指示したノードより更に前段のノード番号と，新たな前記遅延付加量を設定した遅延付加情報を送信側装置への送信データ中に前記遅延付加情報挿入部から挿入することを特徴とする受信側装置。
【００８１】
（付記８）　高速のフォーマット化されたフレームデータを複数の低速のフォーマットデータに分離して複数の経路により送信する送信側装置と該複数の線路からの該フレームデータをそれぞれ受信する受信側装置を含む伝送システムにおいて，送信側装置は分離した各データを複数の経路に送信フレームデータ中に各フレームを識別する情報を挿入する位相識別情報挿入部を備え，受信側装置は複数の経路からのフレームデータから位相識別情報を抽出する位相識別情報抽出部と，各経路の位相識別情報から送信側の各経路で付加すべき遅延付加量を算出する遅延付加量演算部と，前記算出された位相差に対応する遅延付加量と，１フレームの遅延指示の有無を表すフラグとを前段への送信データ中に設定して送信する遅延付加情報挿入部とを備え，前記受信側装置の前段側に設けられた各中継ノード及び送信側装置は，前記後段から送られたデータ中の前記遅延付加量と前記フラグを抽出する遅延付加情報抽出部と，自ノードに設けられた後段への送信データを遅延させる遅延付加用メモリとその制御を行うメモリ制御部とを備え，前記遅延付加情報抽出部で抽出したフラグが有りを表すと，前記メモリ制御部により前段からのデータを１フレーム分遅延させて，前記後段から送られたデータ中の前記フラグを無しに設定し前段へ送信することを特徴とする伝送システム。
【００８２】
【発明の効果】
本発明によれば受信側の位相吸収用のメモリの容量を減らすことができる。また，メモリの量を減らすことができるため，実装面積を縮小することができる。更に，メモリの量を減らすことができるため，消費電力の削減と故障率の低下を実現することができる。
【図面の簡単な説明】
【図１】本発明の原理構成を示す図である。
【図２】位相識別情報挿入部と位相識別情報抽出部の構成例を示す図である。
【図３】遅延付加量演算部の処理フローと具体例を示す図である。
【図４】遅延付加情報挿入部の構成例を示す図である。
【図５】遅延付加情報抽出部の構成例を示す図である。
【図６】本発明による基本動作の説明図である。
【図７】中継ノードの構成例を示す図である。
【図８】遅延制御の実施例１の構成を示す図である。
【図９】実施例１の処理フローを示す図である。
【図１０】遅延制御の実施例２の構成を示す図である。
【図１１】実施例２の処理フロー（その１）を示す図である。
【図１２】実施例２の処理フロー（その２）を示す図である。
【図１３】遅延制御の実施例３の構成を示す図である。
【図１４】実施例３の処理フローを示す図である。
【図１５】遅延制御の実施例４の構成を示す図である。
【図１６】実施例４の処理フローを示す図である。
【図１７】遅延制御の実施例５の構成を示す図である。
【図１８】実施例５の処理フローを示す図である。
【図１９】遅延制御の実施例６の構成を示す図である。
【図２０】実施例６の処理フローを示す図である。
【図２１】従来例の説明図である。
【符号の説明】
１　　　送信側装置
１’　　受信側装置
２−１〜２−３　各経路（ＣＨ）１〜３の送信部
２ａ　　遅延付加用メモリ
２ｂ　　遅延付加情報挿入部
２ｃ　　メモリ制御部
３−１〜３−３　各経路（ＣＨ）１〜３の受信部
３ａ　　遅延付加情報抽出部
３ｂ　　位相識別情報抽出部
４　　　位相識別情報挿入部
５　　　遅延付加量演算部
６　　　位相吸収用メモリ
７−１〜７−３　各経路（ＣＨ）１〜３の伝送路
８　　　中継ノード
【図１】
2004064387.tif 000003
【図２】
2004064387.tif 000004
【図３】
2004064387.tif 000005
【図４】
2004064387.tif 000006
【図５】
2004064387.tif 000007
【図６】
2004064387.tif 000008
【図７】
2004064387.tif 000009
【図８】
2004064387.tif 000010
【図９】
2004064387.tif 000011
【図１０】
2004064387.tif 000012
【図１１】
2004064387.tif 000013
【図１２】
2004064387.tif 000014
【図１３】
2004064387.tif 000015
【図１４】
2004064387.tif 000016
【図１５】
2004064387.tif 000017
【図１６】
2004064387.tif 000018
【図１７】
2004064387.tif 000019
【図１８】
2004064387.tif 000020
【図１９】
2004064387.tif 000021
【図２０】
2004064387.tif 000022
【図２１】
2004064387.tif 000023