(57)【要約】【課題】スイッチング損失が低い装置く、アバランシェ降伏が起こるときの破壊耐量が大きい半導体装置を提供する。【解決手段】ゲート電極７７の側面にシリコン窒化膜等から成るサイドウォール８６を形成し、ドレイン領域をＬＤＤであるＮ型ドリフト領域７５とコンタクト領域であるＮ＋型ドレイン領域７８とで構成する。ここで、Ｎ型ドリフト領域７５はゲート電極７７及びサイドウォール８６をマスクとしＮ型不純物をイオン注入することで形成する。これにより、ドレイン領域とゲート電極７７とが対向する面積が小さくなり、ドレイン・ゲート間容量が減少し、スイッチング速度の高速化、スイッチング損失の低減化が実現される。【選択図】　図１
2004063844.tif 000002
【特許請求の範囲】
【請求項１】
第１又は第２導電型の半導体基板と、
前記半導体基板の表面上に形成され、前記半導体基板より抵抗が高い第１又は第２導電型の半導体層と、
前記半導体層の表面上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層の表面部分において、前記ゲート電極下の領域に隣接する一方の領域に選択的に形成された第２導電型のドレイン層と、
前記ドレイン層と電気的に接続されたドレイン電極と、
前記半導体層の表面部分において、前記ゲート電極下の領域に隣接する他方の領域に選択的に形成された第２導電型のソース層と、
前記半導体層より抵抗が低く、前記半導体基板に到達するように前記半導体層内に選択的に形成された第１導電型の半導体領域と、
前記ソース層及び前記半導体領域に電気的に接続された短絡電極と、
前記半導体基板の裏面上に形成されたソース電極と、
を備え、
前記ゲート電極の側面にサイドウォールが形成されており、
前記ドレイン層は、所定の不純物濃度を有する第２導電型半導体領域と、この第２導電型半導体領域の周囲において、前記サイドウォールをマスクにして不純物がイオン注入されて形成され不純物濃度が前記第２導電型半導体領域より低い電界緩和部とを有することを特徴とする半導体装置。
【請求項２】
前記ゲート電極の表面上及び側面に形成された絶縁膜をさらに備え、
前記サイドウォールは、この絶縁膜を隔てて前記ゲート電極の側面に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１又は第２導電型の半導体基板と、
前記半導体基板の表面上に形成され、前記半導体基板より抵抗が高い第１又は第２導電型の半導体層と、
前記半導体層の表面上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層の表面部分において、前記ゲート電極下の領域に隣接する一方の領域に選択的に形成された第２導電型のドレイン層と、
前記ドレイン層と電気的に接続されたドレイン電極と、
前記半導体層の表面部分において、前記ゲート電極下の領域に隣接する他方の領域に選択的に形成された第２導電型のソース層と、
前記半導体層より抵抗が低く、前記半導体基板に到達するように前記半導体層内に選択的に形成された第１導電型の半導体領域と、
前記ソース層及び前記半導体領域に電気的に接続された短絡電極と、
前記半導体基板の裏面上に形成されたソース電極と、
を備え、
前記ゲート電極には、その表面を覆うように酸化膜が形成されており、
前記ドレイン層は、所定の不純物濃度を有する第２導電型半導体領域と、この第２導電型半導体領域の周囲において、前記酸化膜における前記ゲート電極の側面に位置する部分をマスクにして不純物がイオン注入されて形成され不純物濃度が前記第２導電型半導体領域より低い電界緩和部とを有することを特徴とする半導体装置。
【請求項４】
第１又は第２導電型の半導体基板と、
前記半導体基板の表面上に形成され、前記半導体基板より抵抗が高い第１又は第２導電型の半導体層と、
前記半導体層の表面上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層の表面部分において、前記ゲート電極下の領域に隣接する一方の領域に選択的に形成された第２導電型のドレイン層と、
前記ドレイン層と電気的に接続されたドレイン電極と、
前記半導体層の表面部分において、前記ゲート電極下の領域に隣接する他方の領域に選択的に形成された第２導電型のソース層と、
前記半導体層より抵抗が低く、前記半導体基板に到達するように前記半導体層内に選択的に形成された第１導電型の第１半導体領域と、
前記ソース層及び前記第１半導体領域に電気的に接続された短絡電極と、
前記半導体基板の裏面上に形成されたソース電極と、
を備え、
前記ゲート電極の側面にサイドウォールが形成されており、
前記半導体層の表面部分において、前記サイドウォールをマスクにして不純物がイオン注入されて、少なくとも前記ソース層の下部を含む領域に第１導電型の第２半導体領域が形成されていることを特徴とする半導体装置。
【請求項５】
第１又は第２導電型の半導体基板と、
前記半導体基板の表面上に形成され、前記半導体基板より抵抗が高い第１又は第２導電型の半導体層と、
前記半導体層の表面上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層の表面部分において、前記ゲート電極下の領域に隣接する一方の領域に選択的に形成された第２導電型のドレイン層と、
前記ドレイン層と電気的に接続されたドレイン電極と、
前記半導体層の表面部分において、前記ゲート電極下の領域に隣接する他方の領域に選択的に形成された第２導電型のソース層と、
前記半導体層より抵抗が低く、前記半導体基板に到達するように前記半導体層内に選択的に形成された第１導電型の第１半導体領域と、
前記ソース層及び前記第１半導体領域に電気的に接続された短絡電極と、
前記半導体基板の裏面上に形成されたソース電極と、
を備え、
前記ゲート電極の側面にサイドウォールが形成されており、
前記ドレイン層は、所定の不純物濃度を有する第２導電型半導体領域と、この第２導電型半導体領域の周囲において、前記サイドウォールをマスクにして不純物がイオン注入されて形成され不純物濃度が前記第２導電型半導体領域より低い電界緩和部とを有し、
前記半導体層の表面部分において、前記ゲート電極下に位置するチャネル領域内に形成された第１導電型の第２半導体領域をさらに有し、
前記ゲート絶縁膜は、前記ソース領域上に位置する部分と、前記第２半導体領域上に位置する部分とが、前記ドレイン領域上に位置する部分より膜厚が薄いことを特徴とする半導体装置。
【請求項６】
前記ゲート絶縁膜は、前記ソース領域上に位置する部分から前記ドレイン領域上に位置する部分へ向かって膜厚が厚いことを特徴とする請求項５記載の半導体装置。
【請求項７】
第１又は第２導電型の半導体基板と、
前記半導体基板の表面上に形成され、前記半導体基板より抵抗が高い第１又は第２導電型の半導体層と、
前記半導体層の表面上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層の表面部分において、前記ゲート電極下の領域に隣接する一方の領域に選択的に形成された第２導電型のドレイン層と、
前記ドレイン層と電気的に接続されたドレイン電極と、
前記半導体層の表面部分において、前記ゲート電極下の領域に隣接する他方の領域に選択的に形成された第２導電型のソース層と、
前記半導体層より抵抗が低く、前記半導体基板に到達するように前記半導体層内に選択的に形成された第１導電型の第１半導体領域と、
前記ソース層及び前記第１半導体領域に電気的に接続された短絡電極と、
前記半導体基板の裏面上に形成されたソース電極と、
を備え、
前記ドレイン層の下部に形成された、第１導電型の第２半導体領域をさらに有することを特徴とする半導体装置。
【請求項８】
第１又は第２導電型の半導体基板と、
前記半導体基板の表面上に形成され、前記半導体基板より抵抗が高い第１又は第２導電型の半導体層と、
前記半導体層の表面上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層の表面部分において、前記ゲート電極下の領域に隣接する一方の領域に選択的に形成された第２導電型のドレイン層と、
前記ドレイン層と電気的に接続されたドレイン電極と、
前記半導体層の表面部分において、前記ゲート電極下の領域に隣接する他方の領域に選択的に形成された第２導電型のソース層と、
前記半導体層より抵抗が低く、前記半導体基板に到達するように前記半導体層内に選択的に形成された第１導電型の半導体領域と、
前記ソース層及び前記半導体領域に電気的に接続された短絡電極と、
前記半導体基板の裏面上に形成されたソース電極とを備え、
前記ドレイン層は、前記ドレイン電極と接続され、所定の不純物濃度を有する第２導電型半導体領域と、この第２導電型半導体領域の周囲に形成され、前記第２導電型半導体領域より抵抗が高い電界緩和部とを有する半導体装置を製造する方法であって、
前記ゲート電極と、前記ゲート電極から前記ドレイン層の方向に所定距離を隔てるダミー電極とを同一リソグラフィ工程により同時に形成する工程と、
少なくとも前記ダミー電極をマスクとして不純物をイオン注入することで前記ドレイン層における前記第２導電型半導体領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記ゲート電極をマスクとして不純物をイオン注入することで前記電界緩和部を形成する工程をさらに有することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
第１導電型の半導体基板と、
前記半導体基板の表面上に形成され、前記半導体基板より抵抗が高い第１又は第２導電型の半導体層と、
前記半導体層の表面部分と前記半導体基板の表面とを接続するように形成されたトレンチ内に、第１導電型半導体材料が埋め込まれた第１導電型コネクト領域と、
前記半導体層の表面部分に、前記コネクト領域と隣接して形成された第１導電型ベース層と、
前記第１導電型ベース層の表面部分に形成された第２導電型ソース層と、
前記半導体層の表面部分における前記第２導電型ソース層と離間した位置に形成された第２導電型ドレイン層と、
前記ドレイン層と前記ソース層とに挟まれた前記ベース層上にゲート絶縁膜を介して形成されたゲート電極と、
を備えることを特徴とする半導体装置。
【請求項１１】
前記ドレイン層は、所定の不純物濃度を有する第２導電型半導体領域と、この第２導電型半導体領域の周囲に形成され、不純物濃度が前記第２導電型半導体領域より低い電界緩和部とを有することを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記コネクト領域は、前記第１導電型半導体材料が埋め込まれた前記トレンチの内部側面において、絶縁膜が形成されていることを特徴とする請求項１０又は１１記載の半導体装置。
【請求項１３】
前記半導体基板と前記半導体層との間に絶縁層が形成されており、
前記コネクト領域は、前記絶縁層を貫通した状態で、前記半導体基板の表面部分と前記半導体層の表面部分とを接続するように形成されていることを特徴とする請求項１０乃至１２のいずれかに記載の半導体装置。
【請求項１４】
第２導電型の半導体基板と、
前記半導体基板の表面上に形成され、前記半導体基板より抵抗が高い第１又は第２導電型の半導体層と、
前記半導体層の表面部分に選択的に形成された第１導電型ベース層と、
前記第１導電型ベース層の表面部分に形成された第２導電型ソース層と、
前記半導体層の表面部分における前記第２導電型ソース層と離間した位置に形成された第２導電型ドレイン層と、
前記ドレイン層上と前記ソース層に挟まれた前記ベース層上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ドレイン層と前記半導体基板の表面とを接続するように形成されたトレンチ内に、第２導電型半導体材料が埋め込まれた第２導電型コネクト領域と、
を備えることを特徴とする半導体装置。
【請求項１５】
前記ドレイン層は、所定の不純物濃度を有する第２導電型半導体領域と、この第２導電型半導体領域の周囲に形成され、不純物濃度が前記第２導電型半導体領域より低い電界緩和部とを有することを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記コネクト領域は、前記第１導電型半導体材料が埋め込まれた前記トレンチの内部側面において、絶縁膜が形成されていることを特徴とする請求項１４又は１５記載の半導体装置。
【請求項１７】
前記第２導電型コネクト領域と前記ドレイン層とは、導電体で短絡していることを特徴とする請求項１４乃至１６のいずれかに記載の半導体装置。
【請求項１８】
前記半導体基板と前記半導体層との間に絶縁層が形成されており、
前記コネクト領域は、前記絶縁層を貫通した状態で、前記ドレイン層が有する前記不純物層と前記半導体層の表面部分とを接続するように形成されていることを特徴とする請求項１４乃至１７のいずれかに記載の半導体装置。
【請求項１９】
前記半導体層の表面部分における前記コネクト領域により囲まれた島状の領域内において、トランジスタ、抵抗素子、コンデンサ、及びダイオードの少なくともいずれかが形成されていることを特徴とする請求項１０乃至請求項１８のいずれかに記載の半導体装置。
【請求項２０】
前記絶縁層を貫通した状態で、前記半導体基板の表面部分と前記半導体層の表面部分とを接続するように形成されている前記コネクト領域の他に、
前記絶縁層を貫通しない状態で、前記半導体層の表面部分と前記絶縁層との間に形成された他の第１導電型コネクト領域をさらに有し、
前記半導体層の表面部分における前記他のコネクト領域により囲まれた島状の領域内において、トランジスタ、抵抗素子、コンデンサ、及びダイオードの少なくともいずれかが形成されていることを特徴とする請求項１９記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特に電力半導体装置に好適な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、コンピュータ等のＣＰＵに使用される電源が低電圧化するのに伴い、同期整流方式による電源回路が多用されている。同期整流方式による電源回路は、図３４に示されるように、二つのスイッチング素子としてのトランジスタＴｒ１及びＴｒ２、電圧源１３３、コイル１３１、容量１３２を備え、一方のスイッチング素子のみがオンするように動作する。ここで、電源システムユーザからの要求により、ハイサイドのスイッチング素子Ｔｒｌが高速に動作することが求められている。この電源回路には、スイッチング素子として従来よりトレンチゲート構造を有するトレンチＭＯＳＦＥＴが用いられている。
【０００３】
トレンチゲート構造を有する型のＭＯＳＦＥＴについて、その縦断面構造を示す図３５を用いて説明する。
【０００４】
このトレンチＭＯＳＦＥＴは、ゲート電極１２０１、ソース電極１２０２、ドレイン電極１２０３を有する。そして低抵抗を達成するために、ゲート電極１２０１が埋め込まれたトレンチの側壁をチャネルとして用いるトレンチゲートを採用することにより、低オン抵抗化を実現している。
【０００５】
しかし、このような構造を有するトレンチＭＯＳＦＥＴでは、ゲート電極１２０１が薄い酸化膜１２０４を介して直接ドレイン層１２０５と接触する。このため、ゲート電極１２０１とドレイン層１２０５との間の寄生キャパシタンスが大きい。このため、高周波のスイッチングには不向きである。
【０００６】
高周波のスイッチングに適した高速スイッチング素子としては、図３６に示されたような横型ＭＯＳＦＥＴが用いられている。このＭＯＳＦＥＴは、ゲート電極１２１１、ソース電極１２１２、ドレイン電極１２１３を有する。
【０００７】
インダクタンスを負荷として用いた場合に、素子の耐圧を超える電圧が印加されるとアバランシェ降伏が起こり、インダクタンスに蓄えられたエネルギが放出される。しかしながら、このような横型のＭＯＳＦＥＴは、アバランシェ降伏に対する破壊耐量が小さいという問題があった。
【０００８】
また、このような横型のＭＯＳＦＥＴでは、リソグラフィ工程でのマスク合わせずれが原因となって、隣接する単位セルのドレイン電界緩和部１２１４の長さＬ１と長さＬ２とを正確に等しく作成することが困難であるという問題があった。長さＬ１、Ｌ２にずれが生じることにより、複数のセルの間で電流にばらつきが発生すること、また耐圧を確保するために長さＬ１、Ｌ２を必要以上に長めに設計することで、オン抵抗が大きくなること等の問題があった。
【０００９】
図３７に、他の従来の高速スイッチング用ＭＯＳＦＥＴの縦断面構造を示す。ここではｎチャネル型のＭＯＳＦＥＴについて説明するが、ｐとｎとを逆転することでｐチャネルＭＯＳＦＥＴにおいても同様である。
【００１０】
このＭＯＳＦＥＴは、基板７１の裏面側にソース電極８５を形成しており、オン状態では電流が表面側のドレイン電極８４からソース電極８５に向かって流れる。このＭＯＳＦＥＴによれば、ドレイン電界緩和部７５をゲート電極７７とセルフアラインで形成することができ、帰還容量（ゲート・ドレイン間容量Ｃｇｄ）を小さくすることができる。この帰還容量は、高速動作、スイッチング損失に影響を与えるパラメータとして知られている。
【００１１】
しかし、この従来のＭＯＳＦＥＴでは、Ｐ＋＋型半導体基板７１とＮ＋ソース層７４とを結ぶＰ＋型コネクト領域６０１がドレイン層７５側に向かって横方向に拡散する。このＰ＋型コネクト領域６０１の横方向の拡散がゲート直下まで達すると、しきい値に影響を与える。従って、Ｐ＋型コネクト領域とゲートは間隔をとる必要があるため、素子ピッチが大きくなり、素子面積の増加を招くという問題があった。
【００１２】
特に、高耐圧の高速スイッチング用ＭＯＳＦＥＴを実現するためには、ドレイン・ソース間の距離、即ちＮ＋型ドレイン層７８とＰ＋＋型基板７１との間の距離を十分にとる必要がある。その一方で、Ｐ＋型コネクト領域６０１は、Ｐ＋＋型半導体基板７１とＮ＋型ソース層７４とがつながるように深く拡散を行なわなければならない。このため、Ｐ＋型コネクト領域６０１の横方向への拡散も深さ方向と同様に大きくなっていた。
【００１３】
このように、従来のＭＯＳＦＥＴには高耐圧化すると素子面積がさらに増大するという問題があった。
【００１４】
【発明が解決しようとする課題】
上述したように、従来の半導体装置には、素子の耐圧を超える電圧が印加されてアバランシェ降伏が起きたときに、素子の破壊耐量が小さいという問題があった。そこで本発明は上記事情に鑑み、スイッチング損失が小さく、またアバランシェ降伏が起こるときの破壊耐量が大きい半導体装置を提供することを目的とする。
【００１５】
また従来の半導体装置には、リソグラフィ工程でのマスク合わせずれが原因となって、ドレイン電界緩和部の長さにずれが生じて複数のセル間で電流にばらつきが発生すること、また耐圧を確保するためにドレイン緩和部の長さを必要以上に長く設計することでオン抵抗が大きくなるという問題があった。そこで本発明は、複数の単位セルにおけるドレイン電界緩和部の長さのばらつきを縮小し、セル間の電流のばらつき、及びオン抵抗を減少させることが可能な半導体装置の製造方法を提供することを目的とする。
【００１６】
さらに従来の半導体装置には、高耐圧化すると素子面積の増大を招くという問題があった。そこで本発明は、高耐圧化を図りつつ、素子面積の増大を抑制することが可能であり、システムの集積化を容易にすることができる半導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の半導体装置は、第１又は第２導電型の半導体基板と、前記半導体基板の表面上に形成され、前記半導体基板より抵抗が高い第１又は第２導電型の半導体層と、前記半導体層の表面上に、ゲート絶縁膜を介して形成されたゲート電極と、前記半導体層の表面部分において、前記ゲート電極下の領域に隣接する一方の領域に選択的に形成された第２導電型のドレイン層と、前記ドレイン層と電気的に接続されたドレイン電極と、前記半導体層の表面部分において、前記ゲート電極下の領域に隣接する他方の領域に選択的に形成された第２導電型のソース層と、前記半導体層より抵抗が低く、前記半導体基板に到達するように前記半導体層内に選択的に形成された第１導電型の半導体領域と、前記ソース層及び前記半導体領域に電気的に接続された短絡電極と、前記半導体基板の裏面上に形成されたソース電極とを備え、前記ゲート電極の側面にサイドウォールが形成されており、前記ドレイン層は、所定の不純物濃度を有する第２導電型半導体領域と、この第２導電型半導体領域の周囲において、前記サイドウォールをマスクにして不純物がイオン注入されて形成され不純物濃度が前記第２導電型半導体領域より低い電界緩和部とを有することを特徴とする。
【００１８】
また本発明の半導体装置は、前記半導体基板と、前記第２導電型の半導体層と、前記ゲート電極と、前記ドレイン層と、前記ドレイン電極と、前記ソース層と、前記第１導電型の半導体領域と、前記短絡電極と、前記ソース電極とを備え、前記ゲート電極には、その表面を覆うように酸化膜が形成されており、前記ドレイン層は、所定の不純物濃度を有する第２導電型半導体領域と、この第２導電型半導体領域の周囲において、前記酸化膜における前記ゲート電極の側面に位置する部分をマスクにして不純物がイオン注入されて形成され不純物濃度が前記第２導電型半導体領域より低い電界緩和部とを有することを特徴とする。
【００１９】
本発明の半導体装置は、第１又は第２導電型の半導体基板と、前記半導体基板の表面上に形成され、前記半導体基板より抵抗が高い第１又は第２導電型の半導体層と、前記半導体層の表面上に、ゲート絶縁膜を介して形成されたゲート電極と、前記半導体層の表面部分において、前記ゲート電極下の領域に隣接する一方の領域に選択的に形成された第２導電型のドレイン層と、前記ドレイン層と電気的に接続されたドレイン電極と、前記半導体層の表面部分において、前記ゲート電極下の領域に隣接する他方の領域に選択的に形成された第２導電型のソース層と、前記半導体層より抵抗が低く、前記半導体基板に到達するように前記半導体層内に選択的に形成された第１導電型の第１半導体領域と、前記ソース層及び前記第１半導体領域に電気的に接続された短絡電極と、前記半導体基板の裏面上に形成されたソース電極とを備え、前記ゲート電極の側面にサイドウォールが形成されており、前記半導体層の表面部分において、前記サイドウォールをマスクにして不純物がイオン注入されて、少なくとも前記ソース層の下部を含む領域に第１導電型の第２半導体領域が形成されていることを特徴とする。
【００２０】
本発明の半導体装置は、前記半導体基板と、前記第１又は第２導電型の半導体層と、前記ゲート電極と、前記ドレイン層と、前記ドレイン電極と、前記ソース層と、前記第１導電型の第１半導体領域と、前記短絡電極と、前記ソース電極とを備え、前記ゲート電極の側面にサイドウォールが形成されており、前記ドレイン層は、所定の不純物濃度を有する第２導電型半導体領域と、この第２導電型半導体領域の周囲において、前記サイドウォールをマスクにして不純物がイオン注入されて形成され不純物濃度が前記第２導電型半導体領域より低い電界緩和部とを有し、前記半導体層の表面部分において、前記ゲート電極下に位置するチャネル領域内に形成された第１導電型の第２半導体領域をさらに有し、前記ゲート絶縁膜は、前記ソース領域上に位置する部分と、前記第２半導体領域上に位置する部分とが、前記ドレイン領域上に位置する部分より膜厚が薄いことを特徴とする。
【００２１】
本発明の半導体装置は、前記半導体基板と、前記第１又は第２導電型の半導体層と、前記ゲート電極と、前記ドレイン層と、前記ドレイン電極と、前記ソース層と、前記第１導電型の第１半導体領域と、前記短絡電極と、前記ソース電極とを備え、前記ドレイン層の下部に形成された第１導電型の第２半導体領域をさらに有することを特徴とする。
【００２２】
本発明の半導体装置の製造方法は、前記半導体基板と、前記第１又は第２導電型の半導体層と、前記ゲート電極と、前記ドレイン層と、前記ドレイン電極と、前記ソース層と、前記第１導電型の半導体領域と、前記短絡電極と、前記ソース電極とを備え、前記ドレイン層が、前記ドレイン電極と接続され、所定の不純物濃度を有する第２導電型半導体領域と、この第２導電型半導体領域の周囲に形成され、前記第２導電型半導体領域より抵抗が高い電界緩和部とを有する装置を製造する方法であって、前記ゲート電極と、前記ゲート電極から前記ドレイン層の方向に所定距離を隔てるダミー電極とを同一リソグラフィ工程により同時に形成する工程と、少なくとも前記ダミー電極をマスクとして不純物をイオン注入することで前記ドレイン層における前記第２導電型半導体領域を形成する工程とを有することを特徴とする。
【００２３】
本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板の表面上に形成され、前記半導体基板より抵抗が高い第１又は第２導電型の半導体層と、前記半導体層の表面部分と前記半導体基板の表面とを接続するように形成されたトレンチ内に、第１導電型半導体材料が埋め込まれた第１導電型コネクト領域と、前記半導体層の表面部分に、前記コネクト領域と隣接して形成された第１導電型ベース層と、前記第１導電型ベース層の表面部分に形成された第２導電型ソース層と、前記半導体層の表面部分における前記第２導電型ソース層と離間した位置に形成された第２導電型ドレイン層と、前記ドレイン層と前記ソース層とに挟まれた前記ベース層上にゲート絶縁膜を介して形成されたゲート電極とを備えることを特徴とする。
【００２４】
また本発明の半導体装置は、第２導電型の半導体基板と、前記半導体基板の表面上に形成され、前記半導体基板より抵抗が高い第１又は第２導電型の半導体層と、前記半導体層の表面部分に選択的に形成された第１導電型ベース層と、前記第１導電型ベース層の表面部分に形成された第２導電型ソース層と、前記半導体層の表面部分における前記第２導電型ソース層と離間した位置に形成された第２導電型ドレイン層と、前記ドレイン層と前記ソース層に挟まれた前記ベース層上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン層と前記半導体基板の表面とを接続するように形成されたトレンチ内に、第２導電型半導体材料が埋め込まれた第２導電型コネクト領域とを備えることを特徴とする。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２６】
（１）　第１の実施の形態
図１に、本発明の第１の実施の形態による半導体装置の主要部分の縦断面構造を示す。低抵抗のＰ＋型シリコン半導体基板７１の一方の主面上に、エピタキシャル成長により厚さ３μｍ程度のＰ−型シリコンエピタキシャル層７２が形成されている。このＰ−型エピタキシャル層７２の表面部分において、図中２つのＰ型ボディ領域７３が形成されている。
【００２７】
このＰ型ボディ領域７３の表面の１部分において、対向するように２つのＮ＋型ソース領域７４が形成され、さらにソース領域７４に挟まれたエピタキシャル層７２の表面部分にＮ型ドリフト領域７５が形成されている。
【００２８】
これらのＮ＋型ソース領域７４とＮ型ドリフト領域７５とに挟まれたＰ型ボディ領域７３の表面上には、シリコン酸化膜からなるゲート絶縁膜７６を介して低抵抗化されたポリシリコン膜からなる２つのゲート電極７７が形成されている。
【００２９】
ゲート電極７７の側面にはそれぞれ、絶縁体膜として例えばシリコン窒化膜からなるサイドウォール８６が、１００ｎｍ〜２００ｎｍ程度の厚さに形成されている。このサイドウォール８６は、絶縁体膜を間に介してゲート電極７７との間が絶縁された状態でポリシリコンで形成されていてもよい。Ｎ型ドリフト領域７５におけるほぼ中央領域の表面部分には、Ｎ＋型ドレイン領域７８が形成されている。
【００３０】
また、Ｎ＋型ソース領域７４下には、Ｐ＋型領域８０が形成されている。このＰ＋型領域８０は、Ｐ−型エピタキシャル層７２の表面からＰ＋型半導体基板７１まで達するように深く形成されている。Ｎ＋型ソース領域７４上及びＰ＋型領域８０上には、これらを電気的に接続するための短絡電極８２が形成されている。Ｎ＋型ドレイン領域７８上には、コンタクトプラグ８１Ａ及びドレイン電極８１が形成されている。コンタクトプラグ８１Ａは、例えばタングステンをＣＶＤ法等により堆積することで形成が可能である。しかしこれに限らず、アルミニウム等から成る１層の金属層によってコンタクトプラグ８１Ａとドレイン電極８１とを一体に形成してもよい。
【００３１】
このような構造を有するＰ−型エピタキシャル層７２の上方には、層間絶縁膜８３が形成されている。この層間絶縁膜８３上には、コンタクトプラグ８１Ａ、ドレイン電極８１、層間絶縁膜８３に開孔されたビア８４Ａを介して、Ｎ＋型ドレイン領域７８に電気的に接続されたドレイン電極８４が形成されている。また、Ｐ＋型半導体基板７１の他方の主面上には、ソース電極８５が形成されている。Ｎ＋型ソース領域７４は、短絡電極８２、Ｐ＋型領域８０及びＰ＋型半導体基板７１を介してソース電極８５に電気的に接続されている。
【００３２】
本実施の形態による装置を上方から見た場合の概略構成について、図２の平面図を用いて説明する。図２におけるＡ−Ａ線に沿う縦断面図が図１に相当し、Ｂ−Ｂ線に沿う縦断面構造を図３に示す。
【００３３】
半導体装置の上面に、ゲート電極７７に電気的に接続されたボンディングパッド９３、ゲート電極７７とボンディングパッド９３とを接続するゲート接続パターン９４、ドレイン電極８４が形成されている。
【００３４】
ボンディングパッド９３は、ゲート接続パターン９４と同一層のパターンであって、連続して接続している。ドレイン電極８４の下方には、層間絶縁膜８３を挟んで複数のゲート配線９６が形成されている。ボンディングパッド９３及びゲート配線パターン９４の下方に位置する層間絶縁膜８３には、ビア９５が形成されており、ビア９５を介してボンディングパッド９３又はゲート接続パターン９４がゲート配線９６の端部と接続されている。
【００３５】
また、図示されていない断面において、ゲート配線９６がコンタクトホールを介してゲート電極７７と電気的に接続されている。これにより、外部の装置との間の接続に用いられるボンディングパッド９３は、ボンディングパッド９３に連続して接続されているゲート接続パターン９４とともに、ビア９５及びゲート配線９６を介してゲート電極７７に接続されている。
【００３６】
さらに、ゲート配線９６の下方には、Ｐ−型シリコンエピタキシャル層７２においてＰ＋型領域８０が形成されている。このＰ＋型領域８０は、図１に示されているＰ＋型領域８０と連続している。
【００３７】
ボンディングパッド９３、ゲート接続パターン９４及びゲート配線９６は、ゲート電極７７に至るまでの抵抗を低下させるため、アルミニウム等の金属が用いられ形成されている。ゲート配線９６の幅は、例えば約２μｍ〜４μｍであり、隣接するゲート配線９６の間隔は例えば５０μｍから２００μｍである。
【００３８】
そして、この装置における主電極はＰ＋型半導体基板７１の一方の主面の上方に形成されたドレイン電極８４と、他方の主面上に形成されたソース電極８５である。
【００３９】
本実施の形態では、Ｐ＋型領域８０によってＮ＋型ソース領域７４とＰ＋型半導体基板７１とが電気的に接続されている。即ち、短絡電極８２によってＮ＋型ソース領域７４とＰ＋型領域８０とが短絡されており、このＰ＋型領域８０はＰ−型エピタキシャル層７２内に深く拡散されてＰ＋型半導体基板７１まで達している。
【００４０】
ドレイン領域は、ＬＤＤ（Ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａｉｎ）であるＮ型ドリフト領域７５とコンタクト領域であるＮ＋型ドレイン領域７８とからなる。本装置の耐圧が例えば３０Ｖ〜４０Ｖであるとした場合、図１に示されたＮ型ドリフト領域７５の横方向の長さは、約１μｍに形成されている。
【００４１】
このＮ型ドリフト領域７５は、Ｎ型不純物、例えばリン（Ｐ）あるいはヒ素（Ａｓ）をイオン注入することによって形成される。このとき注入されるＮ型不純物の量は、例えば２×１０１２〜４×１０１２ｃｍ−２である。このイオン注入の際に、ゲート電極７７及びサイドウォール８６をマスクとして用いることにより、ソース側のＮ型ドリフト領域７５の端部は、サイドウォール８６によってセルフアライメントにて形成される。
【００４２】
また、Ｎ型ドリフト領域７５の深さは、例えば０．１μｍ〜０．２μｍというように浅く形成されている。このため、ドレイン領域とゲート電極７７とが対向する面積、即ちＮ型ドリフト領域７５とゲート電極７７とが上下方向に重なる部分の面積が小さく、ドレイン・ゲート間容量が小さくなっている。このため、本実施の形態によればＭＯＳＦＥＴのスイッチング速度が速く、スイッチング損失が小さい。
【００４３】
Ｎ＋型ドレイン領域７８は、コンタクトプラグ８１Ａとの間でオーミックコンタクトを取る必要がある。このため、Ｎ＋型ドレイン領域７８表面のＮ型不純物濃度は１×１０１８ｃｍ−３以上、好ましくは１×１０１９ｃｍ−３以上となっている。このＭＯＳＦＥＴの耐圧が約１０Ｖ以下で足りる場合は、Ｎ型ドリフト領域７５を形成しなくともよい。この場合は、Ｎ＋型ドレイン領域７８を、ゲート電極７７及びサイドウォール８６をマスクに不純物をイオン注入することでセルフアライメントにて形成する。
【００４４】
短絡電極８２とドレイン電極８４との間の層間絶縁膜８３は、例えば１μｍ以上というように厚く設定している。これにより、短絡電極８２とドレイン電極８４との間に寄生するドレイン・ソース間容量を小さくすることができる。ドレイン電極８４の厚さは、例えば４μｍ以上、好ましくは６μｍ以上である。Ｐ＋型半導体基板７１の厚さは、１００μｍ以下というように薄くしてある。Ｐ＋型半導体基板７１の厚さを１００μｍ以下にしているのは、オン抵抗を小さくするためである。
【００４５】
本実施の形態の装置におけるＭＯＳＦＥＴのチャネル領域は、Ｐ−型エピタキシャル層７２だけでなく、Ｐ型ボディ領域７３を含んで形成されている。このＰ型ボディ領域７３は、Ｐ型不純物（例えば、ボロン）のイオン注入及び熱拡散によって形成されている。このＰ型不純物のイオン注入は、ゲート電極７７の形成よりも先に行っている。
【００４６】
仮に、Ｐ型ボディ領域７３を形成するためのイオン注入をゲート電極下の全体の領域に行った場合には、ドレイン側のゲート電極端の直下ではボロン濃度が高くなる。このため、Ｎ型ドリフト領域７５の先端部分でのネットの不純物量（リン濃度からボロン濃度を差し引いた量）が低くなる。この結果、Ｎ型ドリフト領域７５の抵抗が高くなり、このＭＯＳＦＥＴのオン抵抗が高くなるという問題が生じる。
【００４７】
そこでこのイオン注入は、後に形成されるゲート電極７７の下の部分におけるソース側の約半分にイオンを注入し、ドレイン側の約半分にはイオンを注入しない。これにより、ゲート電極７７下のＰ型不純物濃度は、チャネル領域のドレイン側端（Ｎ型ドリフト領域７５と重なる部分）近傍で低くなる。この結果、Ｎ型ドリフト領域７５の先端部分（ゲート電極近傍部分）の抵抗が高くなることを防ぐことができる。
【００４８】
尚、ゲート電極７７の長さが、例えば約０．６μｍ以下というように短い場合には、パンチスルーを防止するために、Ｎ＋型ソース領域７４を形成するためのイオン注入においてもゲート電極７７のみでなくサイドウォール８６をマスクとして用いることが望ましい。このようにすることで、ゲート電極７７の下にＰ型ボディ領域７３を形成する領域を十分に確保することができる。
【００４９】
図４に、本実施の形態の一部を変形した装置における主要部分の縦断面を示す。この装置においては、サイドウォール８６を形成する前にゲート電極７７の表面上にシリコン酸化膜９７を形成する。即ち、サイドウォール８６とゲート電極７７との間にシリコン酸化膜９７が挟まれた状態にある。このようにすることで、サイドウォール８６に用いる材料の選択肢を拡げることができる。サイドウォール８６がシリコン酸化膜９７によってゲート電極７７と絶縁されているため、サイドウォール８６をポリシリコン等の導電性を有する材料で形成してもよい。また、ゲート電極７７の表面がシリコン酸化膜９７によって覆われているので、材料ガスとの反応を防ぐことができるので、例えばシリコン窒化膜等をＣＶＤ法等によって形成することもできる。
【００５０】
（２）　第２の実施の形態
図５に、本発明の第２の実施の形態に係るＭＯＳＦＥＴの主要部分の縦断面を示す。
【００５１】
本実施の形態では、ポリシリコン膜から成るゲート電極７７を形成した後に、比較的厚く、例えば１００〜２００ｎｍ程度の厚さに熱酸化を行っている。これにより、ゲート電極７７の側面にシリコン酸化膜８７が形成されるのと同時に、ゲート電極７７が形成されていない部分にシリコン酸化膜８８が形成されることになる。Ｎ型ドリフト領域７５を形成するためのＮ型不純物のイオン注入は、ゲート電極７７をマスクとして用いて行う。
【００５２】
このイオン注入の際に、ゲート電極７７の側面のシリコン酸化膜８７が、上記第１の実施の形態におけるサイドウォール８６と同様な作用を奏する。Ｎ型ドリフト領域７５のソース側の端部は、シリコン酸化膜８７によってセルフアライメントにて形成されている。従って上記第１の実施の形態と同様に、ドレイン領域とゲート電極７７とが対向する面積（Ｎ型ドリフト領域７５とゲート電極７７とが重なる部分の面積）が小さく、ドレイン・ゲート間容量を小さくすることができる。この結果、本実施の形態の装置においても、ＭＯＳＦＥＴのスイッチング速度が速くスイッチング損失が小さいという効果が得られる。
【００５３】
図６に、第２の実施の形態の変形例における主要部の縦断面構造を示す。この変形例では、上記第２の実施の形態と比較し、シリコン酸化膜８８の膜厚が薄く形成されている。
【００５４】
ゲート電極７７の形成に用いられるポリシリコン膜に導入された不純物濃度が高いことにより、熱酸化工程において基板７２のシリコン表面よりゲート電極７７のポリシリコン表面の方が酸化速度が速い。これにより、基板７２上のシリコン酸化膜８８の膜厚が薄くとも、ゲート電極７７の側面におけるシリコン酸化膜８７の膜厚は相対的により厚く形成することが可能である。
【００５５】
（３）　第３の実施の形態
図７は、この発明の第３の実施の形態に係るＭＯＳＦＥＴの主要部分を示す断面図である。本実施の形態では、ドレイン領域を覆う図示されていないレジスト膜と、ゲート電極７７及びサイドウォール８６とをマスクにしてＰ型不純物のイオン注入を行い、Ｐ型の領域を形成している。このようにすることにより、Ｎ＋型ソース領域７４の下のＰ型の領域の抵抗が小さくなり、Ｌ負荷スイッチング等においてアバランシェ降伏が起こるときの破壊耐量を改善することができる。
【００５６】
（４）　第４の実施の形態
図８に、本発明の第４の実施の形態に係る装置の主要部分の縦断面を示す。本実施の形態では、チャネル領域の表面部分において部分的にＰ型領域９０が浅く形成されている。また、ゲート絶縁膜として、薄い膜厚を有する部分７６Ａと厚い膜厚を有する部分７６Ｂとを有する。
【００５７】
Ｐ型領域９０が形成された領域では、膜厚が薄いゲート絶縁膜７６Ａが形成されている。Ｐ型領域９０により、チャネル領域表面でのパンチスルーの発生が防止される。しかし、Ｐ型領域９０によって閾値が高くなるのを防ぐために、この部分のゲート絶縁膜７６Ａは薄くなっている。
【００５８】
ゲート絶縁膜７６Ａおよび７６Ｂの上には高誘電体膜、例えばシリコン窒化膜９１が形成されている。このシリコン窒化膜９１を形成することにより、ゲート耐圧を高め、ゲートの信頼性を向上させることができる。
【００５９】
（５）　第５の実施の形態
図９に、本発明の第５の実施の形態による装置の主要部分を示す。本実施の形態は、上記第４の実施の形態を変形したものに相当し、ゲート電極７７の下のゲート絶縁膜９２の厚さが、ソース側からドレイン側へ向かって連続的に徐々に厚くなっている。このようなゲート絶縁膜９２を介してＰ型不純物のイオン注入を行いＰ型ボディ領域７３を形成することにより、上記第４の実施の形態と同様の効果を得ることができる。
【００６０】
（６）　第６の実施の形態
図１０に、本発明の第６の実施の形態による装置の主要部分を示す。本実施の形態では、Ｎ＋型ドレイン領域７８の下方にＰ型領域９８が形成されている点に特徴がある。このＰ型領域９８の形成に従い、Ｎ＋型ドレイン領域７８とＰ型領域９８との間のＰＮ接合における耐圧を、Ｐ型領域９８を形成していない場合におけるソース・ドレイン間耐圧よりも意図的に低くしている。Ｌ負荷スイッチング時等においてアバランシェ降伏が発生するときは、ＰＮ接合部の耐圧が低いことからこの部分において発生し、Ｐ型ボディ領域７３の方へはアバランシェ電流が流れず、破壊耐量を高くすることができる。
【００６１】
（７）　第７の実施の形態
図１１に、本発明の第７の実施の形態に係る方法により製造された半導体装置に含まれるＭＯＳＦＥＴの主要部分の断面構成を示す。
【００６２】
低抵抗のＰ＋型半導体基板７１の一方の主面上に、エピタキシャル成長によって厚さ３μｍ程度のＰ−型シリコンエピタキシャル層７２が形成されている。このＰ−型エピタキシャル層７２の表面部分には、Ｐ型ボディ領域７３が形成されている。
【００６３】
また、Ｐ型ボディ領域７３の表面の一部分を挟んで対向するように、Ｎ＋型ソース領域７４とＮ型ドリフト領域７５（電界緩和部）とが形成されている。Ｐ型ボデイ領域７３の表面において、Ｎ＋型ソース領域７４とＮ型ドリフト領域７５とに挟まれた領域上には、シリコン酸化膜からなるゲート絶縁膜７６を介して低抵抗化されたポリシリコン膜からなるゲート電極７７が形成されている。Ｎ型ドリフト領域７５の中央部分には、Ｎ＋型ドレイン領域７８が形成されている。
【００６４】
また、Ｎ＋型ソース領域７４下には、Ｐ＋型領域８０が形成されている。このＰ＋型領域８０は、Ｐ−型エピタキシャル層７２の表面からＰ＋型半導体基板７１に達するように深く形成されている。Ｎ＋型ソース領域７４上及びＰ＋型領域８０上には、この二つの領域７４及び８０を電気的に接続する短絡電極８２が形成されている。また、Ｎ＋型ドレイン領域７８の表面上には、これに電気的に接続されたドレイン電極８１が形成されている。
【００６５】
そして、本実施の形態においてはゲート電極７７とドレイン電極８１との間の領域において、ポリシリコン膜からなるダミー電極１０１が形成されている。ゲート電極７７とダミー電極１０１は同一材料のポリシリコンからなり、同じ工程において同時に形成されている。また、各単位セルのゲート電極７７とダミー電極１０１との距離は等しく設定されている。さらに、後述する製造工程を経ることにより、各単位セルのＮ型ドリフト領域７５の長さＬ１、Ｌ２は正確に等しく作られている。
【００６６】
そしてＰ−型エピタキシャル層７２の上部には、層間絶縁層８３が形成されている。この層間絶縁層８３上には、ドレイン電極８１を通して、Ｎ＋型ドレイン領域７８に電気的に接続されたドレイン電極８４が形成されている。また、Ｐ＋型半導体基板７１の他方の主面上には、ソース電極８５が形成されている。このＭＯＳＦＥＴにおける主電極は、Ｐ＋型半導体基板７１の一方の主面の上方に形成されたドレイン電極８４と、他方の主面上に形成されたソース電極８５とが対応する。Ｎ＋型ソース領域７４は、短絡電極８２、Ｐ＋型領域８０及びＰ＋型半導体基板７１を介してソース電極８５に電気的に接続されている。
【００６７】
本実施の形態では、Ｐ＋型領域８０によってＮ＋型ソース領域７４とＰ＋型半導体基板７１とが電気的に接続されている。即ち、短絡電極８２によってＮ＋型ソース領域７４とＰ＋型領域８０とが短絡されており、このＰ＋型領域８０はＰ−型エピタキシャル層７２内に深く拡散されて、Ｐ＋型半導体基板７１まで達している。
【００６８】
ドレイン領域は、ＬＤＤであるＮ型ドリフト領域７５とコンタクト領域であるＮ＋型ドレイン領域７８とを有する。このＭＯＳＦＥＴの耐圧が例えば３０Ｖ〜４０Ｖ程度である場合、図１１に示されたＮ型ドリフト領域７５の横方向の長さＬ１及びＬ２は、例えば約１μｍである。
【００６９】
このＮ型ドリフト領域７５は、Ｎ型不純物、例えばリン（Ｐ）あるいはヒ素（Ａｓ）のイオン注入によって形成される。このとき注入されるＮ型不純物の量は、例えば２×１０１２〜５×１０１２ｃｍ−２程度である。このイオン注入の際、ゲート電極７７をマスクとして用いることにより、Ｎ型ドリフト領域７５のソース側の端部は、ゲート電極７７によってセルフアライメントにて形成されている。
【００７０】
また、Ｎ型ドリフト領域７５の深さは、本実施の形態では例えば０．１μｍ〜０．２μｍというように浅く形成されている。これにより、ドレイン領域とゲート電極７７とが対向する面積、即ちＮ型ドリフト領域７５とゲート電極７７とが上下方向において重複する部分の面積が小さく、ドレイン・ゲート間容量が小さくなっている。このため、本実施の形態におけるＭＯＳＦＥＴはスイッチング速度が速く、スイッチング損失が小さいという効果を奏する。
【００７１】
Ｎ＋型ドレイン領域７８は、ドレイン電極８１との間でオーミックコンタクトをとる必要がある。このため、Ｎ＋型ドレイン領域７８表面のＮ型不純物濃度は例えば１×１０１８ｃｍ−３以上、好ましくは１×１０１９ｃｍ−３以上に設定する。
【００７２】
短絡電極８２とドレイン電極８４との間の層間絶縁膜８３が、本実施の形態では例えば１μｍ以上というように厚く形成されている。これにより、短絡電極８２とドレイン電極８４との間に生じる寄生のドレイン・ソース間容量を小さくすることができる。ドレイン電極８４の厚さは、例えば４μｍ以上、好ましくは６μｍ以上である。Ｐ＋型半導体基板７１の厚さは、本実施の形態では１００μｍ以下というように薄くしてある。これにより、オン抵抗を小さくすることができる。
【００７３】
次に、本実施の形態による半導体装置の製造方法について、工程別に縦断面構造を示した図１２〜図１４を用いて説明する。
【００７４】
Ｐ＋型シリコン半導体基板７１の一方の主面上に、エピタキシャル成長によって厚さが例えば約３μｍのＰ−型シリコンエピタキシャル層７２を形成し、Ｐ＋型領域８０をＰ型不純物の拡散により選択的に形成する。シリコン酸化膜からなるゲート絶縁膜７６を形成した後、図１２に示されたように、ゲート形成工程においてゲート電極７７とダミー電極１０１とを同時に形成する。
【００７５】
ここで、ゲート電極７７とダミー電極１０１とは同一のマスクを用いてリソグラフィーを行うことにより、互いの位置合わせを正確に行うことができる。隣接する単位セルにおいて、一方の単位セルにおけるゲート電極７７とダミー電極１０１との距離Ｌａと、他方の単位セルにおける距離Ｌｂとを等しく設定する。同様に、一方の単位セルにおけるダミー電極１０１の長さＬｃと他方の単位セルにおける長さＬｄとを等しくする。さらに、ゲート電極７７と図示されていないフォトレジストとをマスクとしてＰ型不純物をイオン注入し、拡散させて自己整合的にＰ型ボディ領域７３を形成する。
【００７６】
次に図１３に示されたように、ゲート電極７７とフォトレジスト１０２とをマスクとしてＮ型ドリフト領域７５を形成するためＮ型不純物をイオン注入する。
【００７７】
さらに図１４に示されたように、ゲート電極７７、ダミー電極１０１及びフォトレジスト１０３をマスクとしてＮ＋型ドレイン領域７８及びＮ＋型ソース領域７４を形成するためのＮ型不純物をイオン注入する。この後、アニール工程を経て各不純物層を活性化させ、層間絶縁膜及び電極を形成して図１１に示された上記構造を得る。
【００７８】
このような本実施の形態の製造方法により、各単位セルのＮ型ドリフト領域７５を、長さが高精度で等しくなるように形成することができる。
【００７９】
（８）　第８の実施の形態
図１５に、本発明の第８の実施の形態に係るＭＯＳＦＥＴの主要部分の断面構造を示す。本実施の形態では、Ｎ＋型ドレイン領域７８と略同一領域において、Ｎ＋型ドレイン領域７８よりも深くＮ型ドレイン領域１０４が形成されている。上記第７の実施の形態と同一の構成要素には同一の番号を付して説明を省略する。
【００８０】
上記半導体装置を製造する方法について、工程別に素子の断面を示した図１６〜図１８を用いて説明する。
【００８１】
図１２に示された上記第７の実施の形態と同様に、図１６に示されたようにゲート電極７７とダミー電極１０１とを形成し、ゲート電極７７と図示されていないフォトレジストとをマスクとしてＰ型不純物をイオン注入する。上記第７の実施の形態と同様に、隣接する単位セルのゲート電極７７とダミー電極１０１との距離Ｌａ、Ｌｂが等しく、またダミー電極１０１の長さＬｃ、Ｌｄが等しく設定されている。
【００８２】
次に、図１７に示されたように、ダミー電極１０１とフォトレジスト１０５とをマスクとしてＮ型ドレイン領域１０４を形成するためのＮ型不純物をイオン注入する。このイオン注入した不純物を熱拡散させることにより、図１８に示されたようにＰ型ボディ領域７３とＮ型ドレイン領域１０４とを形成する。
【００８３】
図１９に示されたように、ゲート電極７７、ダミー電極１０１及びフォトレジスト１０２をマスクとしてＮ型ドリフト領域７５を形成するためのＮ型不純物のイオン注入を行う。更に図２０に示されたように、ゲート電極７７、ダミー電極１０１及びフォトレジスト１０３をマスクとしてＮ＋型ドレイン領域７８とＮ＋型ソース領域７４とを形成するためのＮ型不純物のイオン注入を行う。この後、上記第７の実施の形態と同様に、アニール工程、層間絶縁膜及び電極の形成工程を経て図１５に示された構造を得る。こうして、Ｎ型ドリフト領域７５、Ｎ＋型ドレイン領域７８及びＮ＋型ソース領域７４は、セルフアライメントで形成される。
【００８４】
本実施の形態においても上記第７の実施の形態と同様に、各単位セルのＮ型ドリフト領域７５の長さを高い精度で等しく形成することができる。
【００８５】
（９）　第９の実施の形態
本発明の第９の実施形態による半導体装置について、その断面構成を示す図２１を用いて説明する。
【００８６】
Ｐ＋型半導体基板７１の一方の主面上に、Ｐ−型エピタキシャル層７２が形成されている。このＰ−型エピタキシャル層７２の表面部分において、Ｐ型不純物が導入されたポリシリコンからなるコネクト領域１１３が選択的に形成されている。
【００８７】
このＰ型コネクト領域１１３に隣接した部分に、Ｐ型ベース層１１１が形成され、Ｐ型ベース層１１１の領域内の表面部分においてＮ＋型ソース層７４が形成されている。
【００８８】
Ｐ＋型半導体基板７１の他方の主面上には、ソース電極８５が形成されている。電流経路を、このソース電極８５とＮ＋型ソース層７４との間に形成するためには、Ｐ型コネクト領域１１３とＮ＋型ソース層７４との間に生じるジャンクションをなくす必要がある。そこで、Ｐ型コネクト領域１１３とＮ＋型ソース層７４とを電気的に接続し、Ｐ型とＮ型のキャリアを交換するために金属層６０１を設けている。
【００８９】
さらに、Ｐ−型エピタキシャル層７２の表面部分において、Ｐ型ベース層１１１から所定距離を隔てた位置にＮ型電界緩和層７５が形成され、このＮ型電界緩和層７５の略中央の表面部分においてＮ＋型ドレイン層７８が形成されている。このＮ型電界緩和層７５とＮ＋型ソース層７４との間の領域上に、ゲート絶縁膜７６を介してゲート電極７７が形成されている。
【００９０】
図２２（ａ）〜（ｅ）に、このＰ型コネクト領域１１３の具体的な形成方法を示す。図２２（ａ）に示されたように、Ｐ＋型半導体基板７１上のＰ−型エピタキシャル層７２の表面上にマスク材４０４を堆積させる。マスク材の上にフォトレジストを塗布し、フォトリソグラフィ工程で図２２（ｂ）に示すようにマスク材４０４をパターニングする。
【００９１】
図２２（ｃ）に示されたように、このマスク材４０４をマスクとして例えばＲＩＥ（反応性エッチング）等を行ってトレンチ４０１を形成する。
【００９２】
図２２（ｄ）に示されたように、トレンチ４０１を埋めるようにＰ型不純物が導入された多結晶シリコン４１１を堆積する。
【００９３】
図２２（ｅ）に示されたように、多結晶シリコン４１１にエッチバックを行ってトレンチ４０１内に残存させることで、Ｐ型コネクト領域を形成する。
【００９４】
図３６に示された従来の装置では、Ｐ型不純物をイオン注入した後、熱拡散を行ってＰ＋型コネクト領域６０１を形成することで、Ｎ＋型ソース層７４とＰ＋型半導体基板７１とを接続していた。しかし上述したように、Ｐ型コネクト領域６０１が深さ方向と同様に横方向にも拡散し、素子面積の増大を招いていた。
【００９５】
これに対し本実施の形態では、Ｎ＋型ソース層７４とＰ＋型半導体基板７１とを接続するＰ型コネクト領域１１３を、イオン注入及び熱拡散により形成するのではなく、トレンチを形成してポリシリコンを埋めこむように形成しエッチバックを行ってＰ型コネクト領域１１３を形成することにより、Ｐ型不純物が横方向に拡散することを抑制できるので、従来の装置と比較し素子面積を小さくすることができる。
【００９６】
（１０）　第１０の実施の形態
図２３に、本発明の第１０の実施の形態による装置の構成を示す。
【００９７】
上記第９の実施の形態と比較し、Ｐ型コネクト領域１１３におけるゲート電極７７と対向した側面にシリコン酸化膜１１４が形成されている点が相違する。他の上記第９の実施の形態と同一の構成要素には同一の番号を付して説明を省略する。
【００９８】
本実施の形態において、Ｐ型コネクト領域１１３のゲート電極７７と対向した側面にシリコン酸化膜１１４を形成する方法を図２４を用いて説明する。
【００９９】
図２４（ａ）に示されたトレンチ４０１は、図２２（ａ）及び（ｂ）の工程を経て、マスク材４０４をマスクとしてＲＩＥ等を行い形成される。
【０１００】
図２２（ｂ）に示されたように、酸化工程を経てトレンチ４０１内部の側面及び底面にシリコン酸化膜４０３を形成する。
【０１０１】
図２２（ｃ）のように、トレンチ内部に形成されたシリコン酸化膜４０３のうち、ＲＩＥ等の異方性エッチングを行って底面上のシリコン酸化膜を除去し、側面上のシリコン酸化膜を残存させる。
【０１０２】
さらに、トレンチ４０１を埋めるようにＰ型不純物が導入されたポリシリコンを堆積する。そして、図２４（ｄ）に示されたように、ポリシリコンにエッチバックを行ってトレンチ４０１内に残存させることで、Ｐ型コネクト領域１１３を形成する。
【０１０３】
ここで、堆積したポリシリコンにエッチバックを行ってＰ型コネクト領域１１３を形成した後、熱工程がある場合には、Ｐ型コネクト領域１１３に含まれているＰ型不純物がＰ−型エピタキシャル層７２に拡散するおそれがある。本実施の形態では、トレンチ４０１の側面にシリコン酸化膜４０３を形成したことにより、熱工程がある場合にもこのＰ型不純物の横方向への拡散をより確実に防止することができる。よって、上記第９の実施の形態と比較し、ゲート電極７７とＰ型コネクト領域１１３との間隔をより縮小することができる。この結果、素子ピッチを小さくし素子面積を縮小することができるため、上記第９の実施形態によるＭＯＳＦＥＴよりさらにオン抵抗×素子面積の値を改善することが可能である。
【０１０４】
（１１）　第１１の実施の形態
図２５に、本発明の第１１の実施の形態による装置の断面構造を示す。上記第９、第１０の実施の形態では、高耐圧の場合にはＰ−型エピタキシャル層７２を厚くする必要がある。このため、トレンチの深さを高耐圧になればなるほど深くしなければならず、Ｐ＋型コネクト領域１１３の長さがより長くなる。
【０１０５】
Ｐ＋型コネクト領域１１３の抵抗率にもよるが、Ｐ＋型コネクト領域１１３が長くなり抵抗が大きくなるにつれて、装置全体のオン抵抗も大きくなる。
【０１０６】
そこで本実施の形態では、高耐圧が要求される場合であってもＰ＋型コネクト領域１１３を短くすることができるように、Ｐ＋型基板７１とＰ−型エピタキシャル層７２との間に絶縁体１２１を形成する。
【０１０７】
Ｎ＋型ドレイン層７８の下のＰ−型エピタキシャル層７２を完全に空乏化させることで、ドレイン層７８とＰ＋型基板７１との間の電圧を、空乏化したＰ−型エピタキシャル層７２と絶縁体１２１とで分担させることができるので、Ｐ−型エピタキシャル層７２を薄くすることが可能である。これにより、トレンチの深さを浅くしてＰ＋型コネクト領域１１３を短くし、この部分の抵抗を低下させることにより、装置全体のオン抵抗も低下させることができる。
【０１０８】
（１２）　第１２の実施の形態
図２６に、本発明の第１２の実施の形態による装置の縦断面構造を示す。上記第９の実施の形態では、Ｐ＋型コネクト領域がソース領域に近接して設けられている。これに対し、本実施の形態ではＮ＋型コネクト領域５０２がＮ＋型ドレイン領域７８下に形成されている点が相違する。このＮ＋型コネクト領域５０２は、ドレイン領域７８下に形成されたトレンチ内にＮ＋型不純物が導入されたポリシリコンが埋め込まれている。Ｎ＋型コネクト領域５０２のエッチング量がＮ＋型ドレイン層７８の接合深さよりも小さい場合、Ｎ＋型コネクト領域５０２とＮ＋型ドレイン層７８は電気的に短絡している。
【０１０９】
本実施の形態においても、上記第９の実施の形態と同様に、Ｎ＋型ドレイン層７８とＮ＋型半導体基板５０１とを接続するＮ＋型コネクト領域５０２を、イオン注入及び熱拡散により形成するのではなく、トレンチを形成してポリシリコンを埋めこむように形成しエッチバックを行ってＮ＋型コネクト領域５０２を形成することにより、Ｎ型不純物が横方向に拡散することを抑制できるので、素子面積を小さくすることができる。
【０１１０】
第１２の実施の形態の一変形例による装置の縦断面構造を図２７に示す。第１２の実施の形態において、Ｎ＋型コネクト領域５０２のエッチバック量がＮ＋型ドレイン層７８の接合深さよりも大きい場合、Ｎ＋型コネクト領域５０２とＮ＋型ドレイン層７８は分離される。そこでこの変形例では、導電体５１０でそれらを短絡している。導電体５１０は、第２導電型不純物を含んだ多結晶シリコンや金属等を用いてもよい。
【０１１１】
この変形例によれば、第１２の実施の形態と比較し、厳密なエッチバック量の制御性を必要とせずに安定してトランジスタを形成することができる。
【０１１２】
第１２の実施の形態の他の変形例による装置の縦断面構造を図２８に示す。
【０１１３】
導電体５１０とＰ−型エピタキシャル層７２は図２７に示された変形例の場合、トレンチの側壁の一部において接している。導電体が金属の場合、導電体とＰ−型エピタキシャル層７２はショットキー接合している。導電体がＰ−型エピタキシャル層７２に比べ高くなると逆バイアス状態になるが、ショットキー接合であるためＰＮ接合に比べドレイン−ソース電極間のリーク電流が大きくなる。そこで、この変形例では図２８に示すように導電体とＰ−型エピタキシャル層７２との間を絶縁体５１１で分離している。
【０１１４】
こうすることで図２７に示された変形例と比較し、逆バイアス時のリーク電流を減らすことができる。
【０１１５】
（１３）　第１３の実施の形態
本発明の第１３の実施の形態による装置の縦断面構造を、図２９に示す。本実施の形態は、上記第１２の実施の形態におけるＮ＋型コネクト領域５０２の側面にシリコン酸化膜５０３を形成したものに相当する。
【０１１６】
Ｎ＋型コネクト領域５０２の側面にシリコン酸化膜５０３を形成しているため、Ｎ＋型コネクト領域５０２とＮ＋型ドレイン層７８とは、Ｎ＋型コネクト領域５０２のエッチバック量にかかわらず分離している。そこで導電体でＮ＋型ドレイン層７８とＮ＋型コネクト領域５０２と電気的に短絡している。
【０１１７】
本実施の形態によれば、上記第１０の実施の形態と同様に、トレンチの側面にシリコン酸化膜５０３を形成したことにより、熱工程がある場合にもＮ型不純物の横方向への拡散を防止することができる。よって、上記第１２の実施の形態と比較し、ゲート電極７７とＮ＋型コネクト領域５０２との間隔をより縮小することができ、素子ピッチを小さくして素子面積を縮小することができる。
【０１１８】
第１３の実施の形態の一変形例による装置の縦断構造を図３０に示す。
【０１１９】
導電体５１０とＰ−型エピタキシャル層７２の接した部分を絶縁体５０３で分離している。
【０１２０】
この変形例においても、図２８に示された第１２の実施の形態の他の変形例と同様、逆バイアス時のリーク電流を減らすことができる。
【０１２１】
（１４）　第１４の実施の形態
本発明の第１４の実施の形態による装置について、その縦断面構造を示した図３１を用いて説明する。本実施の形態は、上記第１１の実施の形態と同様に、高耐圧が要求される場合であってもＮ＋型コネクト領域５０２の深さ方向の長さを短くできるように、Ｐ＋型基板７１とＰ−型エピタキシャル層７２との間に絶縁体５２１を形成する。
【０１２２】
本実施の形態においても、Ｐ型ベース層１１１の下のＰ−型エピタキシャル層７２を完全に空乏化させることで、ドレイン層５０１とＰ型ベース層１１１との間の電圧を、空乏化したＰ−型エピタキシャル層７２と絶縁体１２１とで分担させることで、Ｐ−型エピタキシャル層７２を薄くすることができる。これにより、トレンチの深さを浅くしてＮ＋型コネクト領域５０２を短くし、この部分の抵抗を低下させることで装置全体のオン抵抗も低下させることができる。
【０１２３】
（１５）　第１５の実施の形態
図３２に、本発明の第１５の実施の形態による装置の縦断面構造を示す。本実施の形態は、ＭＯＳＦＥＴと、このＭＯＳＦＥＴを駆動する回路とを混載した装置に本発明が適用されたものである。
【０１２４】
Ｐ型半導体基板７１上に絶縁層１２１を介してＰ−型エピタキシャル層７２が形成されており、３つの領域２０１、２０２、２０３が設けられている。領域２０１と領域２０２との間は、絶縁層１２１上に形成されたコネクト領域３０１によりそれぞれ島状に分離されており、領域２０２と領域２０３との間は、絶縁層１２１を貫通するように設けられたトレンチ内にＰ型ポリシリコンが埋め込まれているＰ型コネクト領域１１３により分離されている。コネクト領域３０１の側面及び底面には絶縁膜３０５が形成され、コネクト領域１１３の側面には絶縁膜１１４が形成されている。
【０１２５】
領域２０１には低耐圧のＭＯＳＦＥＴが形成され、領域２０２には高耐圧のＭＯＳＦＥＴが形成されている。さらに領域２０３には、上記第９〜第１４の実施例として示したような高耐圧のＭＯＳＦＥＴが例えば出力素子として形成されている。
【０１２６】
このようなＳＯＩ構造の基板を用いることにより、各素子の分離が容易となり、低耐圧のＭＯＳＦＥＴと高耐圧のＭＯＳＦＥＴとを同一基板上に形成することが可能となる。また、ＭＯＳＦＥＴと、ＭＯＳＦＥＴを駆動する回路とを同一基板上に混載することにより、異なる基板に搭載しボンディングワイヤ等で接続した場合に存在する寄生容量と寄生インダクタンスを極力減らすことができるので、高速動作が可能となる。
【０１２７】
出力素子以外の素子を形成する領域２０１，２０２では、この領域を取り囲む２０１を取り囲むＰ型コネクト領域１１３は別のＰ型コネクト領域３０１のようにＰ＋型基板７１まで到達していないことが望ましい。Ｎウェル３０２、高耐圧ＭＯＳＦＥＴのＮ型ドリフト層３０４がＰ＋型基板７１の電位に比べて高電位となりうる。一方、Ｐ型コネクト領域１１３はＰ＋型基板７１の電位と同電位であるため、Ｐ型コネクト領域１１３とＮ型ドリフト層３０４間との耐圧低下をまねく恐れがあるからである。
【０１２８】
従って、出力素子以外の素子を取り囲むＰ＋コネクト領域３０１は、半導体基板７１まで貫通することなく、絶縁層１２１上においてフローティング状態にすることが望ましい。
【０１２９】
図３３に、本発明の別の実施形態による装置の縦断面構造を示す。本実施の形態と図３２との実施形態との違いはＰ型半導体基板７１のかわりにＮ型半導体基板５０１を用いた点である。
【０１３０】
Ｎ型半導体基板５０１上に絶縁層５２１を介してＰ型エピタキシャル層７２が形成されており、３つの領域２５１、２５２、２５３が設けられている。領域２５１には低耐圧のＭＯＳＦＥＴが形成され、領域２５２には高耐圧のＭＯＳＦＥＴが形成されている。さらに領域２５３には、上記第９〜第１４の実施例として示したような高耐圧のＭＯＳＦＥＴが例えば出力素子として形成されている。
【０１３１】
本実施例も図３２と同様、ＳＯＩ構造の基板を用いることにより、各素子の分離が容易となり駆動する回路を混載することが可能となる。
【０１３２】
上記実施の形態では、ＮチャネルＭＯＳＦＥＴを用いた装置に本発明を適用した例として説明しているが、Ｎ型とＰ型とを逆にしてＰチャネルＭＯＳＦＥＴを用いた装置に対しても本発明を同様に適用することができる。また、膜の材料や形成方法、膜厚等の寸法、不純濃度等、本発明はその要旨を逸脱しない範囲で種々変形することができる。
【０１３３】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、ドレイン層に電界緩和部が設けられており、電界緩和層とゲート電極とが上下方向に重なる部分の面積が小さく、ドレイン・ゲート間容量が小さいので、高周波におけるスイッチング損失を低減させることができる。
【０１３４】
また本発明の半導体装置の製造方法によれば、ゲート電極とドレイン領域との間に、ゲート電極を形成する同一の工程においてダミー電極を形成することで、ダミー電極とゲート電極との距離が各単位セル間で等しくなるように形成し各単位セルの電界緩和層を等しい長さに形成し、単位セル間での電流のばらつきを防止すると共に、必要以上に電界緩和層を長くすることでオン抵抗が大きくなることを防ぐことができる。
【０１３５】
さらに本発明の半導体装置によれば、半導体基板とソース層とを接続するコネクト領域をトレンチに半導体材料を埋め込んで形成することで、不純物の拡散により形成した場合の素子ピッチの増加を防ぐことで、オン抵抗×素子面積の値を改善することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の構成を示した縦断面図。
【図２】同半導体装置における深さ方向に直交する面における構成を示した平面図。
【図３】図２におけるＢ−Ｂ線に沿う断面の構成を示した縦断面図。
【図４】同第１の実施の形態の変形例としての半導体装置の構成を示した縦断面図。
【図５】本発明の第２の実施の形態による半導体装置の構成を示した縦断面図。
【図６】同第２の実施の形態の変形例としての半導体装置の構成を示した縦断面図。
【図７】本発明の第３の実施の形態による半導体装置の構成を示した縦断面図。
【図８】本発明の第４の実施の形態による半導体装置の構成を示した縦断面図。
【図９】本発明の第５の実施の形態による半導体装置の構成を示した縦断面図。
【図１０】本発明の第６の実施の形態による半導体装置の構成を示した縦断面図。
【図１１】本発明の第７の実施の形態による半導体装置の構成を示した縦断面図。
【図１２】同第７の実施の形態による半導体装置の製造方法の一工程別における素子の構成を示した縦断面図。
【図１３】同第７の実施の形態による半導体装置の製造方法の一工程別における素子の構成を示した縦断面図。
【図１４】同第７の実施の形態による半導体装置の製造方法の一工程別における素子の構成を示した縦断面図。
【図１５】本発明の第８の実施の形態による半導体装置の構成を示した縦断面図。
【図１６】同第８の実施の形態による半導体装置の製造方法の一工程別における素子の構成を示した縦断面図。
【図１７】同第８の実施の形態による半導体装置の製造方法の一工程別における素子の構成を示した縦断面図。
【図１８】同第８の実施の形態による半導体装置の製造方法の一工程別における素子の構成を示した縦断面図。
【図１９】同第８の実施の形態による半導体装置の製造方法の一工程別における素子の構成を示した縦断面図。
【図２０】同第８の実施の形態による半導体装置の製造方法の一工程別における素子の構成を示した縦断面図。
【図２１】本発明の第９の実施の形態による半導体装置の構成を示した縦断面図。
【図２２】同第９の実施の形態による半導体装置の製造方法の一工程別における素子の構成を示した縦断面図。
【図２３】本発明の第１０の実施の形態による半導体装置の構成を示した縦断面図。
【図２４】同第１０の実施の形態による半導体装置の製造方法の一工程別における素子の構成を示した縦断面図。
【図２５】本発明の第１１の実施の形態による半導体装置の構成を示した縦断面図。
【図２６】本発明の第１２の実施の形態による半導体装置の構成を示した縦断面図。
【図２７】同第１２の実施の形態の一変形例による半導体装置の構成を示した縦断面図。
【図２８】同第１２の実施の形態の他の変形例による半導体装置の構成を示した縦断面図。
【図２９】本発明の第１３の実施の形態による半導体装置の構成を示した縦断面図。
【図３０】同第１３の実施の形態の一変形例による半導体装置の構成を示した縦断面図。
【図３１】本発明の第１４の実施の形態による半導体装置の構成を示した縦断面図。
【図３２】本発明の第１５の実施の形態による半導体装置の構成を示した縦断面図。
【図３３】同第１５の実施の形態の一変形例による半導体装置の構成を示した縦断面図。
【図３４】従来のＤＣ−ＤＣコンバータの回路構成を示した回路図。
【図３５】従来の半導体装置におけるトレンチＭＯＳＦＥＴの構成を示した縦断面図。
【図３６】従来の半導体装置における横型ＭＯＳＦＥＴの構成を示した縦断面図。
【図３７】従来の半導体装置の構成を示した縦断面図。
【符号の説明】
７１　Ｐ＋型シリコン半導体基板
７２　Ｐ＋型シリコンエピタキシャル層
７３　Ｐ型ボディ領域
７４　Ｎ＋型ソース領域
７４Ａ　突起状部分
７５　Ｎ型ドリフト領域
７６　ゲート絶縁膜
７６Ａ　薄いゲート絶縁膜
７６Ｂ　厚いゲート絶縁膜
７７　ゲート電極
７８　Ｎ＋型ドレイン領域
８０　Ｐ＋型領域
８１　ドレイン電極
８１Ａ　コンタクトプラグ
８２　短絡電極
８３　層間絶縁膜
８４　ドレイン電極
８４Ａ　ビア
８５　ソース電極
８６　サイドウォール
８７　絶縁膜
８８　絶縁膜
８９　Ｐ＋型領域
９０　Ｐ型領域
９１　高誘電体膜
９２　ゲート絶縁膜
９３　ボンディングパッド
９４　ゲート接続パターン
９５　ビア
９６　ゲート配線
９７　シリコン酸化膜
９８　Ｐ型領域
１０１　ダミー電極
１０２，１０３　フォトレジスト
１０４　Ｎ型ドレイン領域
１０５　フォトレジスト
１１１　Ｐ型ベース層
１１２　Ｐ型ベースコンタクト層
１１３　コネクト領域
１１４　絶縁膜
２０１〜２０３　領域
２５１〜２５２　領域
３０１　Ｐ＋型コネクト領域
３０２　Ｎウェル
３０４　Ｎドリフト層
３０５　絶縁膜
３１１　Ｎ＋型コネクト領域
４０１　トレンチ
４０２　レジスト膜
４０３　シリコン酸化膜
４０４　マスク材
４１１　ポリシリコン
５０１　Ｐ＋型半導体基板
５０２　Ｎ＋型半導体基板
５０３　コンタクトプラグ
５０４　ソース電極
５１０　導電体
６０１　金属層
【図１】
2004063844.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004063844.tif 000009
【図８】
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【図９】
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【図１０】
2004063844.tif 000012
【図１１】
2004063844.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2004063844.tif 000028
【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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