(57)【要約】【課題】スルーホール化に伴う処理を容易かつ確実に行うことができるようにする。【解決手段】ベース基板１０のパッド１１にＩＣチップ２０の表面側のバンプ２１をフリップチップ実装し、ＩＣチップ２０の裏面側からバンプ２１に到達するまでスルーホール２２を形成し、スルーホール２２に導電ビア２５を形成するとともに、導電ビア２５に次のＩＣチップ２０のバンプ２１をフリップチップ実装し、スルーホール２２の形成と導電ビア２５の形成とを行って順次、次のＩＣチップ２０を積層するようにする。つまり、従来とは異なり、積層された後にＩＣチップ２０にスルーホール化に伴う処理を行うようにし、薄型化されたＩＣチップ２０の強度等を確保するようにする。【選択図】　　図１
2004047938.tif 000002
【特許請求の範囲】
【請求項１】
ベース部材の電極に半導体素子の表面側のバンプをフリップチップ実装する工程と、
前記半導体素子の裏面側から前記バンプに到達するまでスルーホールを形成する工程と、
前記スルーホールに導電ビアを形成する工程と
を有し、
前記導電ビアに次の半導体素子のバンプをフリップチップ実装するとともに、前記スルーホールの形成と前記導電ビアの形成とを行って順次、次の半導体素子を積層することを特徴とする半導体装置の製造方法。
【請求項２】
前記スルーホールに絶縁材を充填させる工程と、
前記半導体素子の裏面側から前記バンプに到達するまで前記充填させた絶縁材に孔を形成する工程とを有する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体素子のフリップチップ実装後、前記半導体素子の裏面側を研削し、前記半導体素子の厚みを薄くする工程を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記半導体素子のフリップチップ実装時、比熱の高い材料、融点の高い材料、透過率の低い材料の少なくとも一つの材料を介して接続する工程を有することを特徴とする請求項１〜３の何れかに記載の半導体装置の製造方法。
【請求項５】
前記半導体素子のフリップチップ実装時、前記ベース部材との間及び前記半導体素子との間に接着剤を充填させる工程を有することを特徴とする請求項１〜４の何れかに記載の半導体装置の製造方法。
【請求項６】
最上方の前記半導体素子の裏面側に前記導電ビアに導通する導電膜を形成する工程と、
前記導電膜に異種の半導体素子のバンプを接続する工程とを有する
ことを特徴とする請求項１〜５の何れかに記載の半導体装置の製造方法。
【請求項７】
前記ベース部材に、ワイヤーボンディングされた半導体素子を実装する工程を有することを特徴とする請求項１〜５の何れかに記載の半導体装置の製造方法。
【請求項８】
前記ベース部材は、基板又は半導体素子であることを特徴とする請求項１〜７の何れかに記載の半導体装置の製造方法。
【請求項９】
ベース部材と、
前記ベース部材の電極に導電ビアに導通するバンプがフリップチップ実装された半導体素子と、
導電ビア及びこの導電ビアに導通するバンプを有する他の複数の半導体素子とを備え、
前記他の半導体素子が前記導電ビアに対する前記バンプの導通がとられるように順次フリップチップ実装されてなることを特徴とする半導体装置。
【請求項１０】
前記半導体素子のフリップチップ実装後、前記半導体素子の裏面側が研削され、前記半導体素子の厚みが薄くされていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記半導体素子は、比熱の高い材料、融点の高い材料、透過率の低い材料の少なくとも一つの材料を介して前記フリップチップ実装されていることを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
前記ベース部材との間及び前記半導体素子との間に接着剤が充填されていることを特徴とする請求項９〜１１の何れかに記載の半導体装置。
【請求項１３】
最上方の前記半導体素子の裏面側に前記導電ビアに導通する導電膜が形成され、前記導電膜に異種の半導体素子のバンプが接続されていることを特徴とする請求項９〜１２の何れかに記載の半導体装置。
【請求項１４】
前記ベース部材に、ワイヤーボンディングされた半導体素子が実装されていることを特徴とする請求項９〜１２の何れかに記載の半導体装置。
【請求項１５】
前記ベース部材は、基板又は半導体素子であることを特徴とする請求項９〜１４の何れかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＩＣチップ等の半導体素子を積層してパッケージにする半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
従来より、ＩＣチップ等の半導体素子を積層する場合、たとえば図７に示す方法が知られている。すなわち、図７（ａ）に示すＡｌパッド２を有するＩＣチップ１に対し、図７（ｂ）に示すように、Ｄｉｃｉｎｇ　Ｂｅｆｏｒｅ　Ｇｒｉｄｉｎｇ　の技術を使用してたとえば５０μｍ厚に薄型化する。次いで、図７（ｃ）に示すように、Ａｌパッド２の導電化処理により導電膜３を形成する。導電化処理に際しては、無電解Ｎｉ／Ａｕメッキによる処理が行われる。
【０００３】
導電化処理が行われた後、図７（ｄ）に示すように、レーザ加工により、ＩＣチップ１の裏面からＡｌパッド２に到達するまで貫通させたスルーホール４を形成する。スルーホール４が形成されると、図７（ｅ）に示すように、ＩＣチップ１の裏面及びスルーホール４に絶縁膜５を形成する。絶縁膜５が形成されると、図７（ｆ）に示すように、ＩＣチップ１の裏面からＡｌパッド２に到達するまで貫通させた貫通孔６を形成した後、図７（ｇ）に示すように、貫通孔６に導電樹脂７を充填する。
【０００４】
このようにして形成されたＩＣチップ１は、図７（ｈ）に示すように、下方のＩＣチップ１のＡｌパッド２上の導電膜３及び上方のＩＣチップ１の導電樹脂７間を、半田材又は導電接着剤による導電材８を介して導通をとることで、積層される。このようなＩＣチップ１の積層が行われると、最後に図７（ｉ）に示すように、たとえば最下方のＩＣチップ１の導電樹脂７の部分に半田ボール９を付けた後、パッケージングされる。
【０００５】
【発明が解決しようとする課題】
ところで、上述した半導体装置の積層方法では、たとえば５０μｍ厚に薄型化された個々のＩＣチップ１にスルーホール４を形成し、そのスルーホール４に絶縁膜５を形成し、さらに貫通孔６を形成してその貫通孔６に導電樹脂７を充填した後、導電材８を介してＩＣチップ１を積層するようにしている。つまり、積層される前に個々のＩＣチップ１にスルーホール化に伴う処理を行うようにしているため、薄型化されたＩＣチップ１の強度等の点から、その処理が困難となるものと考えられる。
【０００６】
本発明は、このような状況に鑑みてなされたものであり、スルーホール化に伴う処理を容易かつ確実に行うことができる半導体装置の製造方法及び半導体装置を提供することができるようにするものである。
【０００７】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、ベース部材の電極に半導体素子の表面側のバンプをフリップチップ実装する工程と、半導体素子の裏面側からバンプに到達するまでスルーホールを形成する工程と、スルーホールに導電ビアを形成する工程とを有し、導電ビアに次の半導体素子のバンプをフリップチップ実装するとともに、スルーホールの形成と導電ビアの形成とを行って順次、次の半導体素子を積層することを特徴とする。
【０００８】
また、本発明の半導体装置の製造方法は、スルーホールに絶縁材を充填させる工程と、半導体素子の裏面側からバンプに到達するまで充填させた絶縁材に孔を形成する工程とを有するようにすることができる。
【０００９】
また、本発明の半導体装置の製造方法は、半導体素子のフリップチップ実装後、半導体素子の裏面側を研削し、半導体素子の厚みを薄くする工程を有するようにすることができる。
【００１０】
また、本発明の半導体装置の製造方法は、半導体素子のフリップチップ実装時、比熱の高い材料、融点の高い材料、透過率の低い材料の少なくとも一つの材料を介して接続する工程を有するようにすることができる。
【００１１】
また、本発明の半導体装置の製造方法は、半導体素子のフリップチップ実装時、ベース部材との間及び半導体素子との間に接着剤を充填させる工程を有するようにすることができる。
【００１２】
また、本発明の半導体装置の製造方法は、最上方の半導体素子の裏面側に導電ビアに導通する導電膜を形成する工程と、導電膜に異種の半導体素子のバンプを接続する工程とを有するようにすることができる。
【００１３】
また、本発明の半導体装置の製造方法は、ベース部材に、ワイヤーボンディングされた半導体素子を実装する工程を有するようにすることができる。
【００１４】
また、本発明の半導体装置の製造方法は、ベース部材は、基板又は半導体素子であるようにすることができる。
【００１５】
本発明の半導体装置は、ベース部材と、ベース部材の電極に導電ビアに導通するバンプがフリップチップ実装された半導体素子と、導電ビア及びこの導電ビアに導通するバンプを有する他の複数の半導体素子とを備え、他の半導体素子が導電ビアに対するバンプの導通がとられるように順次フリップチップ実装されてなることを特徴とする。
【００１６】
また、本発明の半導体装置は、半導体素子のフリップチップ実装後、半導体素子の裏面側が研削され、半導体素子の厚みが薄くされているようにすることができる。
【００１７】
また、本発明の半導体装置は、半導体素子は、比熱の高い材料、融点の高い材料、透過率の低い材料の少なくとも一つの材料を介してフリップチップ実装されているようにすることができる。
【００１８】
また、本発明の半導体装置は、ベース部材との間及び半導体素子との間に接着剤が充填されているようにすることができる。
【００１９】
また、本発明の半導体装置は、最上方の半導体素子の裏面側に導電ビアに導通する導電膜が形成され、導電膜に異種の半導体素子のバンプが接続されているようにすることができる。
【００２０】
また、本発明の半導体装置は、ベース部材に、ワイヤーボンディングされた半導体素子が実装されているようにすることができる。
【００２１】
また、本発明の半導体装置は、ベース部材は、基板又は半導体素子であるようにすることができる。
【００２２】
本発明の半導体装置の製造方法及び半導体装置は、ベース部材の電極に半導体素子の表面側のバンプをフリップチップ実装し、半導体素子の裏面側からバンプに到達するまでスルーホールを形成し、スルーホールに導電ビアを形成するとともに、導電ビアに次の半導体素子のバンプをフリップチップ実装し、スルーホールの形成と導電ビアの形成とを行って順次、次の半導体素子を積層するようにする。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００２４】
図１は、本発明の半導体装置の製造方法の一実施の形態を示す図、図２〜図６は、他の半導体装置の製造方法を説明するための図である。
【００２５】
まず、図１（ａ）に示すように、たとえばベース基板１０のパッド１１に、半導体素子としてのＩＣチップ２０の表面側のバンプ２１をたとえば半田１２を介してフリップチップ実装する。ここで、半田１２は、後述のレーザ加工等による耐熱性のよいものが好ましく、比熱の高い材料、融点が高い材料、透過率の低い材料を用いることができ、例えば鉛フリー半田等がある。また、ベース基板１０とＩＣチップ２０との間に接着剤１３を充填することで、ベース基板１０とＩＣチップ２０との熱膨張率差に起因する応力による影響が避けられる。
【００２６】
なお、ベース基板１０の代りにＩＣチップを用いるようにしてもよい。また、ベース基板１０にＩＣチップ２０をフリップチップ実装した後、ＩＣチップ２０の裏面側を研削し、ＩＣチップ２０の厚みを薄くすることもできる。このように、ＩＣチップ２０の厚みを薄くすることで、後述のスルーホール２２の形成を容易に行うことができる。また、半導体素子としては、ウェハとしてもよい。
【００２７】
次いで、図１（ｂ）に示すように、ＩＣチップ２０の裏面側からバンプ２１に到達するまでレーザ加工等によってスルーホール２２を形成した後、図１（ｃ）に示すように、ＩＣチップ２０の裏面及びスルーホール２２に絶縁樹脂２３を塗布及び充填させる。
【００２８】
次いで、図１（ｄ）に示すように、ＩＣチップ２０の裏面側からバンプ２１に到達するまでレーザ加工等によって孔２４を形成した後、図１（ｅ）に示すように、その孔２４に導電ビア２５を形成する。導電ビア２５の形成に際しては、Ａｕ粒子等をインクジェット吐出技術を用いてもよい。
【００２９】
次いで、図１（ｆ）に示すように、次のＩＣチップ２０のバンプ２１を先のＩＣチップ２０の導電ビア２５に接続することで、先のＩＣチップ２０上に次のＩＣチップ２０を積層する。その後、図１（ｂ）〜図１（ｅ）に示した手順で次のＩＣチップ２０に導電ビア２５を形成し、同様に次のＩＣチップ２０にさらに次のＩＣチップ２０を積層する。
【００３０】
以上のような手順により、たとえば図１（ｇ）に示すように、ベース基板１０上にたとえば４個のＩＣチップ２０を積層することができる。
【００３１】
このように本実施の形態では、ベース基板１０のパッド１１にＩＣチップ２０の表面側のバンプ２１をフリップチップ実装し、ＩＣチップ２０の裏面側からバンプ２１に到達するまでスルーホール２２を形成し、スルーホール２２に導電ビア２５を形成するとともに、導電ビア２５に次のＩＣチップ２０のバンプ２１をフリップチップ実装し、スルーホール２２の形成と導電ビア２５の形成とを行って順次、次のＩＣチップ２０を積層するようにした。つまり、従来とは異なり、積層された後にＩＣチップ２０にスルーホール化に伴う処理を行うようにしているため、薄型化されたＩＣチップ２０の強度等を確保することができることから、スルーホール化に伴う処理を容易かつ確実に行うことができる。
【００３２】
なお、本実施の形態では、ベース基板１０上に４個のＩＣチップ２０を積層した場合について説明したが、この例に限らず、３個以下、５個以上であってもよい。
【００３３】
また、本実施の形態では、ベース基板１０上に同種のＩＣチップ２０を積層する場合について説明したが、この例に限らず、たとえば図２に示すように、ＩＣチップ２０上に異種のＩＣチップ３０を積層することも可能である。この場合、ＩＣチップ２０の導電ビア２５に導通する導電膜２６を形成し、その導電膜２６に異種のＩＣチップ３０のバンプ３１を接続するようにする。また、ＩＣチップ２０とＩＣチップ３０との間に接着剤２７を充填することでＩＣチップ２０とＩＣチップ３０との熱膨張率差に起因する応力による影響が避けられる。
【００３４】
また、図３に示すように、積層したＩＣチップ２０のうち、最下方のＩＣチップ２０の導電ビア２５に導電膜２７ａを形成し、その導電膜２７ａに半田ボール２８を付けることで、ＷＣＳＰ（Ｗａｆｅｒ　ｌｅｖｅｌ　Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ）　に積層することも可能である。
【００３５】
また、図４に示すように、ベース基板１０上にたとえば４個のＩＣチップ２０を積層するとともに、ベース基板１０に導電膜２７ａ，２９を形成し、その導電膜２７ａに半田ボール２８を付けることで、インターポーザに積層化することも可能である。
【００３６】
また、図５に示すように、ベース基板１０にＩＣチップ４０をワイヤー４１により接続して実装させる実装工程を混在させることもできる。この場合、ＩＣチップ４０のバンプ４２と導電膜２７ｃとをワイヤー４１により接続する。また、導電膜２７ｃは、導電膜２７ａ，２７ｂを介して半田ボール２８と導通がとられるようにする。
【００３７】
また、図６に示すように、ベース基板１０上のＩＣチップ４０のバンプ４３と最上方のＩＣチップ２０の導電ビア２５とをワイヤー４４により接続させる実装工程を混在させることもできる。
【００３８】
【発明の効果】
以上の如く本発明に係る半導体装置の製造方法及び半導体装置によれば、ベース部材の電極に半導体素子の表面側のバンプをフリップチップ実装し、半導体素子の裏面側からバンプに到達するまでスルーホールを形成し、スルーホールに導電ビアを形成するとともに、導電ビアに次の半導体素子のバンプをフリップチップ実装し、スルーホールの形成と導電ビアの形成とを行って順次、次の半導体素子を積層するようにしたので、スルーホール化に伴う処理を容易かつ確実に行うことができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の一実施の形態を示す図である。
【図２】他の半導体装置の製造方法を説明するための図である。
【図３】他の半導体装置の製造方法を説明するための図である。
【図４】他の半導体装置の製造方法を説明するための図である。
【図５】他の半導体装置の製造方法を説明するための図である。
【図６】他の半導体装置の製造方法を説明するための図である。
【図７】従来の半導体装置の製造方法の一例を説明するための図である。
【符号の説明】
１０　ベース基板
１１　パッド
１２　半田
１３，２７　接着剤
２０，３０，４０　ＩＣチップ
２１，３１，４２，４３　バンプ
２２　スルーホール
２３　絶縁樹脂
２５　導電ビア
２６，２７ａ，２７ｂ，２９　導電膜
２８　半田ボール
４１，４４　ワイヤー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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