(57)【要約】【課題】ＲＦ受信機内に設けられるＡＧＣ回路において、検波回路から洩れ出す脈流成分による影響を極力防止できるようにする。【解決手段】ＲＦ受信機１００内に設けられたＡＧＣ回路２００は、高周波受信信号を検波して脈流成分を含む検波信号を出力する検波回路５、５′を備えており、その検波出力に応じてＲＦ増幅回路３の利得制御を行う。ここで、検波回路５、５′の直後に接続される増幅器（ＤＣアンプ１８、１９）は、その高周波特性を劣化させる構成を有しており、或いは、高周波特性を劣化させる手段を上記増幅器に接続してある。これにより、検波出力に重畳されている脈流成分が極力除去される。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
高周波受信信号を検波して脈流成分を含む検波信号を出力する検波回路を備え、該検波回路の検波出力に応じて前記高周波受信信号の増幅回路の利得を制御するＡＧＣ回路において、
前記検波回路の直後に接続される増幅器の高周波特性を劣化させたこと、又は該増幅器に高周波特性を劣化させる手段を接続したことを特徴とするＡＧＣ回路。
【請求項２】
前記高周波特性を劣化させた増幅器は、該増幅器の高周波特性が劣化する程度まで、該増幅器を構成する各ＭＯＳＦＥＴにおけるチャネル長及びチャネル幅を大きく設定した構成を有することを特徴とする請求項１記載のＡＧＣ回路。
【請求項３】
前記高周波成分を劣化させる手段は、前記増幅器の出力端子とグランドとの間に接続された大容量のコンデンサであることを特徴とする請求項１記載のＡＧＣ回路。
【請求項４】
前記高周波成分を劣化させる手段は、コンデンサと、該コンデンサの端子電圧と入力電圧とを比較する電圧比較回路と、前記端子電圧よりも前記入力電圧の方が相対的に高い場合に、前記コンデンサを間欠的に充電する充電回路と、前記端子電圧の方が前記入力電圧よりも相対的に低い場合に、前記コンデンサから間欠的に放電電流を放出する放電回路とを備える平滑回路であり、該平滑回路が前記増幅器の出力端子に接続されていることを特徴とする請求項１記載のＡＧＣ回路。
【請求項５】
前記高周波特性を劣化させた増幅器は、該増幅器を構成する各ＭＯＳＦＥＴをそれらの間の配線が互いに交差するように配置することで、該増幅器の高周波特性が劣化する程度まで配線容量を大きくした構成を有することを特徴とする請求項１記載のＡＧＣ回路。
【請求項６】
前記高周波特性の劣化は、前記脈流成分の周波数において３ｄＢ以上の劣化であることを特徴とする請求項１乃至５のいずれか１項に記載のＡＧＣ回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＲＦ（高周波）受信機内に設けられるＡＧＣ（Ａｕｔｏｍａｔｉｃ　Ｇａｉｎ　Ｃｏｎｔｒｏｌ）回路に係り、特にはその検波段にて生じる脈流成分がＡＧＣ制御に影響を与えないようにするための改良に関する。
【０００２】
【従来の技術】
従来より、一般的なスーパーヘテロダイン方式のＲＦ受信機においては、アンテナが受信した受信信号は同調回路によって所望の局（所望周波数）の選択がなされ、ＲＦ増幅回路を通過してミキサに供給される。そのミキサから出力された信号は、１回又は複数回の中間周波数信号に変換され、上記ミキサの後段に設けられる復調器により上記信号は復調されたあと、音声が再生される。一方、上記ＲＦ受信機は、そのＲＦ受信機に設けられるＲＦ増幅回路の後段にＡＧＣ回路が設置され、上記ＲＦ増幅回路の利得を受信信号レベルに応じて自動的に利得制御して、一定の出力が得られるようにしている。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来におけるＡＧＣ回路においては、その中に使用されている検波回路の検波出力信号に脈流成分が重畳されてしまうという問題があった。したがって、このような脈流成分は、上記検波回路から漏れ出してしまうので、上記ＡＧＣ回路による歪みが大きくなり、ＡＧＣ制御に悪影響を与えてしまうという欠点がある。
【０００４】
また、ＡＧＣ回路は、一般に連続帰還系で構成されているため、上記検波回路によるベースバンド信号の検出から、受信信号のＲＦ増幅回路のＡＧＣ制御が行なわれるまでに、或る程度の時間を必要とし、検波回路から洩れ出した上記脈流成分の影響を大きく受けてしまう。
【０００５】
更に、上記ＲＦ受信機に設ける上記ＡＧＣ回路をＩＣ化したような場合には、上記検波回路から前述した如く洩れ出した上記脈流成分は極めて容易に上記ＲＦ増幅回路に混入してしまい、所望受信信号とともに脈流成分が復調されることにより歪みが生じる。
【０００６】
本発明は上記従来の問題点に鑑みなされたものであり、その課題は、ＲＦ受信機内に設けられるＡＧＣ回路において、検波回路から洩れ出す脈流成分による影響を極力防止できるようにすることである。
【０００７】
【課題を解決するための手段】
本発明は、上記課題を解決するために、以下のように構成する。
すなわち、本発明は、高周波受信信号を検波して脈流成分を含む検波信号を出力する検波回路を備え、この検波回路の検波出力に応じて上記高周波受信信号の増幅回路の利得を制御するＡＧＣ回路において、上記検波回路の直後に接続される増幅器の高周波特性を劣化させたこと、又はこの増幅器に高周波特性を劣化させる手段を接続したことを特徴とするものである。
【０００８】
このように、検波回路の直後に接続される増幅器の高周波特性を劣化させたことにより、或いは、この増幅器に高周波特性を劣化させる手段を接続したことにより、上記増幅器で単に検波信号を増幅するだけではなくて、検波回路から漏れ出した高周波の脈流成分を有効に除去することが可能になり、脈流成分によるＡＧＣ制御への悪影響が極力防止される。なお、脈流成分は完全に除去される必要はなく、ＡＧＣ制御への影響が改善される程度に除去されていれば十分である。脈流成分が十分に除去されるためには、例えば、直流（周波数＝０）におけるゲインに対して脈流成分の周波数におけるゲインが３ｄＢ以上減衰する程度まで高周波特性を劣化させることが望ましい。
【０００９】
なお、このように高周波特性を劣化させるようにした増幅器の構成や、高周波特性を劣化させる手段としては、各種の構成を採用可能であるが、望ましい例としては例えば次のようなものがある。
第１の例は、上記増幅器の高周波特性が劣化する程度まで、上記増幅器を構成する各ＭＯＳＦＥＴにおけるチャネル長及びチャネル幅を大きく設定した構成である。
【００１０】
第２の例は、上記増幅器の出力端子とグランドとの間に大容量のコンデンサを接続した構成である。
第３の例は、コンデンサと、このコンデンサの端子電圧と入力電圧とを比較する電圧比較回路と、上記端子電圧よりも上記入力電圧の方が相対的に高い場合に、上記コンデンサを間欠的に充電する充電回路と、上記端子電圧の方が上記入力電圧よりも相対的に低い場合に、上記コンデンサから間欠的に放電電流を放出する放電回路とからなる平滑回路であり、この平滑回路は上記増幅器の出力端子に接続される。
【００１１】
第４の例は、上記増幅器を構成する各ＭＯＳＦＥＴをそれらの間の配線が互いに交差するように配置することで、上記増幅器の高周波特性が劣化する程度まで配線容量を大きくしてなる構成である。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
図１は、本発明の一実施の形態に係るＡＧＣ回路２００を備えたＲＦ受信機１００の回路図である。
【００１３】
ここで、ＲＦ受信機１００は、スーパーへテロダイン方式を採用した一例である。ＲＦ受信機１００はＡＧＣ回路２００を有しており、このＡＧＣ回路２００は、アンテナ１から受信した高周波受信信号のレベルに応じてＲＦ増幅回路３の利得を制御する回路である。
【００１４】
先ず、ＲＦ受信機１００の構成と、その中に含まれる各回路の動作について説明する。
ＲＦ受信機１００においては、まず、アンテナ１から受信した高周波受信信号から、コンデンサＣ１とＣ２（ハイパスフィルタ：ＨＰＦ）によって直流成分を除去して高周波帯域の信号を取り出し、そして、同調回路２によって所望の周波数の信号を取り出し、コンデンサＣ２´（ハイパスフィルタ：ＨＰＦ）によって上記所望の周波数の信号の直流成分を除去してＲＦ（Ｒａｄｉｏ　　Ｆｒｅｑｕｅｎｃｙ）増幅回路３において該信号を増幅したあとミキサ４に供給する。上記ミキサ４から出力された信号は中間周波数信号に変換され、その後、不図示の検波器により検波され復調されたあと、音声が再生される。
【００１５】
また、上記中間周波数信号は、ＲＦ増幅回路３の利得制御をするための、本発明の一実施の形態に係るＡＧＣ回路２００にも出力される。ＡＧＣ回路２００に入力した上記中間周波数信号（これには後述のように高周波成分が含まれる）は振幅検波回路５により検波され、その検波出力に基づいてＡＧＣ駆動回路６がＲＦ増幅回路３の利得を制御する。
【００１６】
上記同調回路２は、同調コイルＬ１、２つのダイオード（Ｄ１、Ｄ２）で構成されるバラクタダイオード、及び抵抗Ｒ１により構成される。同調コイルＬ１とダイオードＤ１の一端は、後述の第２のＭＯＳＦＥＴ（Ｍ２）のゲート（Ｇ）に接続される。上記バラクタダイオードを構成する２つのダイオード（Ｄ１、Ｄ２）はカソード同士が接続されておりダイオードＤ２のアノードはグランドに接続される。また、抵抗Ｒ１の一端は上記２つのダイオード（Ｄ１、Ｄ２）のカソード部分に接続され、その他端は同調用電圧ＶＴを供給する。
【００１７】
上記ＲＦ増幅回路３は、第１のＭＯＳＦＥＴ（Ｍ１）と第２のＭＯＳＦＥＴ（Ｍ２）を有し、第１のＭＯＳＦＥＴ（Ｍ１）と第２のＭＯＳＦＥＴ（Ｍ２）はカスコード接続される構成である。また、第２のＭＯＳＦＥＴ（Ｍ２）のゲート　（Ｇ）とソース（Ｓ）の間に抵抗Ｒ２を介してドレイン電圧ＶＤＤが印加され、第２のＭＯＳＦＥＴ（Ｍ２）のゲート（Ｇ）は抵抗Ｒ３を介してグランドに接続され、更に、ソース（Ｓ）はグランドに接続される。
【００１８】
第１のＭＯＳＦＥＴ（Ｍ１）のゲート（Ｇ）は、後述のＡＧＣ回路２００から出力される利得制御電流によってＲＦ増幅回路３の利得が制御される。抵抗Ｒ４とコンデンサＣ３は、上記利得制御電流に含まれる脈流成分を除去するために設けられ、これにより、第１のＭＯＳＦＥＴ（Ｍ１）のゲート−ドレイン間に安定した電圧供給が可能となる。
【００１９】
次に、第２のＭＯＳＦＥＴ（Ｍ２）のゲート（Ｇ）には、コンデンサ（Ｃ１及びＣ２）により高周波帯域の受信信号が入力する。その入力した信号は第２のＭＯＳＦＥＴ（Ｍ２）において増幅されたあと、そのドレイン（Ｄ）から出力され、第１のＭＯＳＦＥＴ（Ｍ１）のソース（Ｓ）に入力する。そのソース（Ｓ）に入力した入力信号は、第１のＭＯＳＦＥＴ（Ｍ１）において、上記利得制御電流によるＡＧＣ制御がなされ、高周波領域の振幅利得制限が行われたあと出力される。
【００２０】
ここで、例えば、同図に示されている四角の部分（Ｐ１からＰ８）の位置にパッドが配置される。パッドとは、コンデンサ等の素子を外付けするための領域である。外付けの必要がなければ、その部分のパッドは特に設ける必要はない。
第１のＭＯＳＦＥＴ（Ｍ１）のドレイン（Ｄ）は、同調回路７の１次コイルＬ２に接続される。
【００２１】
同調回路７は、１次コイルＬ２、同調コイルＬ３、バラクタダイオードを形成する２つのダイオード（Ｄ３及びＤ４）及び抵抗Ｒ５により構成され、上記同調コイルＬ３とダイオードＤ３の一端は、コンデンサＣ４に接続される。また、上記２つのダイオードＤ４はカソード同士が接続されておりダイオードＤ４のアノードはグランドに接続される。
【００２２】
上記同調回路７から出力される信号はコンデンサＣ４を介し、後段のミキサ４に出力される。また、抵抗Ｒ５の一端は上記２つのダイオード（Ｄ３及びＤ４）のカソード部分に接続されており、その抵抗Ｒ５の他端からは同調用電圧ＶＴを供給する。また、上記１次コイルＬ２を介し、上記第１のＭＯＳＦＥＴ（Ｍ１）のドレイン（Ｄ）にドレイン電圧ＶＤＤが印加される。
【００２３】
上記ミキサ４には局部発振回路（ＯＳＣ）８から所望の局部発振信号が供給され、上記ミキサ４では上記同調回路７から出力される出力信号が局部発振信号と混合され、中間周波数を持つ位相がπずれた２つの中間周波信号が出力される。そして、上記ミキサ４から出力される上記２つの中間周波信号は２方向に分離される。
【００２４】
つまり、一方の中間周波信号はバンドパスフィルタ（ＢＰＦ）９に出力され水晶フィルタ１０に供給される。上記水晶フィルタ１０から出力される信号は、中間周波増幅回路１１にて中間周波増幅され、この中間周波増幅された信号はＦＭ検波回路（不図示）を通ってステレオ復調回路（不図示）に供給される。
【００２５】
バンドパスフィルタ（ＢＰＦ）９は、１次コイルＬ４と、２次コイルＬ５及びコンデンサＣ５から構成される。バンドパスフィルタ（ＢＰＦ）９において、１次コイルＬ４とコンデンサＣ５は並列接続され、１次コイルＬ４とコンデンサＣ５の両端はミキサ４に接続される構成となっている。また、１次コイルＬ４にはドレイン電圧ＶＤＤが印加される。更に、２次コイルＬ５の一端はグランドに接続され、その他端は上記水晶フィルタ１０に接続される。
【００２６】
また、他方の中間周波信号は、ＲＦ増幅回路３の利得を制御するＡＧＣ回路２００に出力される（このＡＧＣ回路２００については後述する）。ここで、バッファアンプ１２の前段部分及び後段部分にコンデンサ（Ｃ５、Ｃ６、Ｃ７、Ｃ８）が直列接続されて配置される。また、バッファアンプ１２は、ミキサ４からの出力信号によって、ミキサ４の後段に配置される振幅検波回路５及びバンドパスフィルタ９の電気的変動によるインピーダンスの変化が相互的に起こらないようにするために設けられる。
【００２７】
ＡＧＣ回路２００は、振幅検波回路５、５´及びＡＧＣ駆動回路６（アンプ１８、１９とバッファアンプ１５）より構成される。
ミキサ４から出力される信号は、振幅検波回路５の前段に設けられるバッファアンプ１２を通過し、振幅検波回路５に入力する。振幅検波回路５は、入力信号の振幅レベルを検波して、検波信号を出力する。
【００２８】
ここで、振幅検波回路５、５′の構成と動作を説明する。
振幅検波回路５は、２つのＭＯＳＦＥＴ（Ｍ３及びＭ４）と２つの抵抗（Ｒ６及びＲ７）等により構成され、２つのＭＯＳＦＥＴ（Ｍ３及びＭ４）のドレイン（Ｄ）にはドレイン電圧ＶＤＤが印加される。また、上記２つのＭＯＳＦＥＴ（Ｍ　３及びＭ４）は、例えば、ＮチャネルＭＯＳＦＥＴである。
【００２９】
また、上記２つのＭＯＳＦＥＴ（Ｍ３及びＭ４）のゲート（Ｇ）には、抵抗（Ｒ６及びＲ７）を介して、バイアス電圧ＶＢが印加される。また、上記抵抗（Ｒ６及びＲ７）は、２つのＭＯＳＦＥＴ（Ｍ３及びＭ４）のゲート（Ｇ）とソース（Ｓ）間に適当なバイアス電圧ＶＢを与えるためのものである。
【００３０】
上記２つのＭＯＳＦＥＴ（Ｍ３及びＭ４）のゲート（Ｇ）は、上記バッファアンプ１２に接続されており、ミキサ４から位相がπずれた２つの中間周波信号が上記ゲート（Ｇ）に入力する。また、上記２つのＭＯＳＦＥＴ（Ｍ３及びＭ４）のソース（Ｓ）は互いに接続（中間ノード）される。
【００３１】
上記振幅検波回路５に入力される信号には、高周波信号（搬送波）が含まれており、この高周波信号に対して半波あるいは全波整流を行うことで、脈流成分を含む検波信号が出力される。上記検波信号は上記振幅検波回路５の上記中間ノードから、上記振幅検波回路５の後段に配置される上記ＡＧＣ駆動回路６を構成するＤＣアンプ１８の非反転入力端子（＋）に出力（Ｉｎ１）される。更に、上記中間ノードは定電流回路１３を介してグランドに接続される。
【００３２】
もう一方の振幅検波回路５´は、上記振幅検波回路５と同様の回路構成を有し、２つのＭＯＳＦＥＴ（Ｍ７及びＭ８）と２つの抵抗（Ｒ１３及びＲ１３′）等により構成される。２つのＭＯＳＦＥＴ（Ｍ７及びＭ８）のドレイン（Ｄ）にはドレイン電圧ＶＤＤが供給され、また、ゲート（Ｇ）には抵抗（Ｒ１３及びＲ１３′）を介してバイアス電圧ＶＢが印加される。
【００３３】
また、上記振幅検波回路５´においては、上記２つのＭＯＳＦＥＴ（Ｍ７及びＭ８）のソース（Ｓ）は互いに接続（中間ノード）され、更に、上記振幅検波回路５´の上記中間ノードは定電流回路１３´を介してグランドに接続される。
そして、バイアス電流は上記振幅検波回路５´において、上記振幅検波回路５´の中間ノードから出力信号として、その後段に配置されるＤＣアンプ１９の非反転入力端子（＋）に出力される。また、ＤＣアンプ１９の出力端子と反転入力端子（−）は抵抗Ｒ１４を介して接続される。
【００３４】
次に、ＡＧＣ駆動回路６は、振幅検波回路５、５′の直後に接続されるＤＣアンプ群１４と、バッファアンプ１５、及び抵抗等より構成される。
上記ＤＣアンプ群１４を構成する２つのＤＣアンプ（例えば、差動増幅回路のオペアンプ）１８、１９には、本発明の特徴として、振幅検波回路５、５′から出力された検波信号の高周波領域の振幅利得を制限するための構成が設けられており、この検波信号に含まれる脈流成分が極力除去される構成となっている。この点については後述する。
【００３５】
一方のＤＣアンプ１８において、その反転入力端子（−）には抵抗Ｒ９を介してバイアス電圧ＶＢ　が入力（Ｉ　ｎ２）され、かつ、振幅検波回路５からの検波信号が非反転入力端子（＋）に入力（Ｉｎ　１）されて、この検波信号の直流成分がＤＣアンプ１８により増幅される。もう一方のＤＣアンプ１９においても、その反転入力端子（−）には抵抗Ｒ１５を介してバイアス電圧ＶＢ　が入力され、かつ、振幅検波回路５′からの検波信号が非反転入力端子（＋）に入力されて、この検波信号の直流成分がＤＣアンプ１９により増幅される。
【００３６】
ここで、各ＤＣアンプ１８、１９における増幅動作は、周知のオペアンプの増幅動作と同様である。つまり、ＤＣアンプ１８においては、周知のように抵抗（負帰還抵抗）Ｒ８が接続されて負帰還回路が構成されており、非反転入力端子（＋）に振幅検波回路５からの検波信号が入力（Ｉｎ１）され、その直流成分が増幅（増幅率：Ｒ８／Ｒ９）されて出力される。また、帰還電流Ｉｆが抵抗Ｒ８に流れ、反転入力端子（−）に入力する。この帰還電流Ｉｆにより、ＤＣアンプ１８の内部に発生した入力信号のひずみ分は打ち消される。このような動作は、もう一方のＤＣアンプ１９においても同様である。
【００３７】
そして、ＤＣアンプ１８、１９の各出力信号は、それらの後段に設けられる高入力インピーダンスのバッファアンプ１５に出力される。このバッファアンプ１５は、ＲＦ増幅回路３の利得を制御する利得制御電流（ＤＣ制御電流）を出力する。また、上記バッファアンプ１５は、上記ＤＣアンプ群１４に加わる負荷によって上記ＤＣアンプ１８、１９の利得が変化するのを防ぎつつ、上記利得制御電流によりＲＦ増幅回路３の利得を制御する。
【００３８】
ここで、バッファアンプ１５は、例えば、互いに並列接続された２つのＭＯＳＦＥＴ（Ｍ５及びＭ５′）、これらＭＯＳＦＥＴと差動対になるもう１つのＭＯＳＦＥＴ（Ｍ６）、及び抵抗（Ｒ１０及びＲ１１）等を有し、これらで差動増幅回路を構成する。また、上記ＭＯＳＦＥＴ（Ｍ５、Ｍ５′、Ｍ６）は、例えばＮチャネルＭＯＳＦＥＴである。
【００３９】
上記バッファアンプ１５において、上記２つのＭＯＳＦＥＴ（Ｍ５及びＭ５′）のドレインには、抵抗（Ｒ１０）を介してドレイン電圧ＶＤＤが印加されると共に、もう一方のＭＯＳＦＥＴ（Ｍ６）のドレインにも、抵抗（Ｒ１１）を介してドレイン電圧ＶＤＤが印加される。また、ＭＯＳＦＥＴ（Ｍ５及びＭ５′）の各ゲートには上記ＤＣアンプ１８、１９の出力信号がそれぞれ入力され、一方、ＭＯＳＦＥＴ（Ｍ６）のゲートには基準定電圧（ＡＧＣ開始電圧）ＶＲｅｆ　が入力される。更に、３つのＭＯＳＦＥＴ（Ｍ５、Ｍ５′及びＭ６）の各ソースは互いに接続され、定電流回路１６を介してグランドに接続される。
【００４０】
ＭＯＳＦＥＴ（Ｍ５、Ｍ５′）のドレインと抵抗Ｒ１０との中間ノードは、ＲＦ増幅回路３の第１のＭＯＳＦＥＴ（Ｍ１）のゲートに接続され、前述したようにＲＦ増幅回路３の利得制御をする信号（利得制御電流）を出力する。このように、上記バッファアンプ１５から出力された利得制御電流がＲＦ増幅回路３のＭＯＳＦＥＴ（Ｍ１）のゲートに供給されることにより、ＲＦ増幅回路３の利得制御が行われる。つまり、ＭＯＳＦＥＴ（Ｍ１）に流れ込む利得制御電流が多い時には、そのドレイン電圧が上がることにより信号レベルも上昇し、逆に、ＭＯＳＦＥＴ（Ｍ１）に流れ込む利得制御電流が少ない時には、そのドレイン電圧が下がることにより信号レベルも下降し、結果的に一定のレベルに安定する。
【００４１】
また、ＭＯＳＦＥＴ（Ｍ６）のドレインと抵抗Ｒ１１との中間ノードは、ＡＧＣダイオード１７に接続される。ＡＧＣダイオード１７は、図１に示すようにダイオード（Ｄ６及びＤ７）と抵抗Ｒ１２とコンデンサＣ９より構成され、バッファアンプ１５から供給される制御信号に基づき受信信号の制御を行う。ここで、抵抗Ｒ１２とコンデンサＣ９は、バッファアンプ１５からＡＧＣダイオード１７へと供給される上記制御信号から脈流成分を除去するために設けられている。
【００４２】
なお、本実施形態においては、ＤＣアンプ１８、１９に、脈流成分を除去するための独自の構成を設けているが（この点については後に詳述する）、これによって除去しきれずに各ＡＧＣ制御信号に含まれてしまった脈流成分は、上記のコンデンサＣ９及び抵抗Ｒ１２からなる回路や、上記のコンデンサＣ３及びＲ４からなる回路によって除去されるようになっている。
【００４３】
図２は、図１に示したＤＣアンプ１８、１９を構成する２つの主要部分のうちの第１の主要部分の回路図である。
同図に示すように、ＤＣアンプ１８、１９をそれぞれ構成する第１の主要部分の回路は、いずれも、複数のＭＯＳＦＥＴ（Ａ１とＡ２、　Ｂ１とＢ２、Ｃ１とＣ２、Ｄ１とＤ２）、及び抵抗Ｒ１６、Ｒ１７等を有する差動増幅回路群２０で構成される。尚、ＤＣアンプ１８、１９をそれぞれ構成する第２の主要部分の回路は、後述の図４及び図５を用いて説明をする。また、上記各ＭＯＳＦＥＴ（Ａ１とＡ２、Ｂ１とＢ２、Ｃ１とＣ２、Ｄ１とＤ２）は、例えば、ＰチャネルＭＯＳＦＥＴである。また、上記ＭＯＳＦＥＴ（Ａ１とＡ２、Ｂ１とＢ２、Ｃ１とＣ２　、Ｄ１とＤ２）の各ソース（Ｓ）には定電流回路１６´を介しドレイン電圧ＶＤＤが印加される。
【００４４】
次に、同図に示されているＩｎ１及びＩｎ２（入力）は、図１に示されているＤＣアンプ１８、１９における非反転入力端子（＋）及び反転入力端子（−）にそれぞれ相当する。
尚、本実施の形態は上記差動増幅回路群２０の後段に、図４あるいは図５の回路を設ける構成であり、図２中のＯＵＴ１とＯＵＴ２からの出力信号は図４あるいは図５におけるＩｎ３とＩｎ４にそれぞれ出力される。上記Ｉｎ３とＩｎ４に入力した入力信号に対する回路動作及び回路構成は、後に、図４及び図５を用いて説明をする。
【００４５】
上記差動増幅回路群２０は、ＭＯＳＦＥＴＡ１とＭＯＳＦＥＴＢ１、及びＭＯＳＦＥＴＡ２とＭＯＳＦＥＴＢ２とが対応関係にありそれぞれ差動増幅回路を構成し、更に、ＭＯＳＦＥＴＣ１とＭＯＳＦＥＴＤ１、及びＭＯＳＦＥＴＣ２とＭＯＳＦＥＴＤ２とがそれぞれ相対応して差動増幅回路を構成して上記差動増幅回路群２０を形成する。
【００４６】
上記各ＭＯＳＦＥＴトランジスタの配置をこのような対称的な位置に配置することによって、ＩＣの製造工程内のイオン注入工程あるいは、拡散工程における製造上の課題のひとつであるＩＣ基板上におけるイオン濃度の差（むら）に対して、上記各ＭＯＳＦＥＴトランジスタの位置によるイオン濃度の差を低減することができ、製造上のエラーを押さえる効果を得ることができる。
【００４７】
また、上述したように各トランジスタの位置による製造上におけるイオン濃度の差を低減させることができるので、オフセット電圧を下げる効果を得ることができる。更に、それぞれトランジスタを互いに挟み込んで配置するように構成する各差動増幅回路（トランジスタＡ群とトランジスタＢ群、及びトランジスタＣ群とトランジスタＤ群）間を結ぶ配線のオーバーラップが、配線容量を大きくすることとなり、コンデンサを用いることなく高周波特性を劣化させる（すなわち、脈流成分を極力除去する）こともできる。
【００４８】
次に、ＤＣアンプ１８、１９の非反転入力端子（＋）に振幅検波回路５、５′からの各検波信号が入力（Ｉｎ１）し、ＤＣアンプ１８、１９の反転入力端子（−）にバイアス電圧ＶＢ　が入力（Ｉｎ２）する。つまり、ＭＯＳＦＥＴ（Ａ２とＢ１）とＭＯＳＦＥＴ（Ｃ２とＤ１）のゲート（Ｇ１）に検波信号が入力（Ｉｎ１）し、一方、ＭＯＳＦＥＴ（Ａ１とＢ２）とＭＯＳＦＥＴ（Ｃ１とＤ２）のゲート（Ｇ１）にバイアス電圧ＶＢ　が入力（Ｉｎ２）する。
【００４９】
また、抵抗Ｒ１６と抵抗Ｒ１７との中間ノードには抵抗Ｒ１８を介してドレイン電圧ＶＤＤが印加される。更に、抵抗Ｒ１６と抵抗Ｒ１８との中間ノードに抵抗Ｒ１９が接続され、その抵抗Ｒ１９の一端はグランドに接続される。
次に、ＭＯＳＦＥＴ（Ａ１とＡ２）とＭＯＳＦＥＴ（Ｃ１とＣ２）とで増幅された出力信号はそのドレイン（Ｄ）から出力ＯＵＴ１に出力され、ＭＯＳＦＥＴ（Ｂ１とＢ２）とＭＯＳＦＥＴ（Ｄ１とＤ２）とで増幅された出力信号はそのドレイン（Ｄ）から出力ＯＵＴ２に出力される。
【００５０】
つまり、グランドに対する出力ＯＵＴ１、２の電位（すなわち、抵抗Ｒ２０、２１の両端電圧）がそれぞれ出力電圧として出力される。
各ゲート（Ｇ２）は、同図に示すように互いに各ＭＯＳＦＥＴのソース（Ｓ）側に接続される。また、ＭＯＳＦＥＴＡ１のゲート（Ｇ１）とＭＯＳＦＥＴＢ２のゲート（Ｇ１）とが接続され、ＭＯＳＦＥＴＡ２のゲート（Ｇ１）とＭＯＳＦＥＴＢ１のゲート（Ｇ１）とが接続される。更に、ＭＯＳＦＥＴＣ１のゲート（Ｇ１）とＭＯＳＦＥＴＤ２のゲート（Ｇ１）とが接続され、ＭＯＳＦＥＴＣ２のゲート（Ｇ１）とＭＯＳＦＥＴＤ１のゲート（Ｇ１）とが接続される。
【００５１】
ここで、例えば、ＭＯＳＦＥＴＡ１とＭＯＳＦＥＴＢ１について説明をする。前述したようにＭＯＳＦＥＴＡ１とＭＯＳＦＥＴＢ１によって、本発明に係る上記差動増幅回路群２０内の１つの差動増幅回路が構成される。
上記差動増幅回路を構成するＭＯＳＦＥＴＡ１とＭＯＳＦＥＴＢ１において、周知のように、それぞれのＭＯＳＦＥＴの各ゲート（Ｇ１）から入力した入力信号Ｉｎ２及び入力信号Ｉｎ１は増幅されて、入力信号Ｉｎ２はＭＯＳＦＥＴＡ１のドレイン（Ｄ）からＯＵＴ１に出力され、入力信号Ｉｎ１はＭＯＳＦＥＴＢ１のドレイン（Ｄ）からＯＵＴ２から出力される。
【００５２】
つまり、ＭＯＳＦＥＴＡ１のゲート（Ｇ１）から入力した信号レベルＩｎ２は利得が得られるので増幅され、そのドレイン（Ｄ）から出力信号として出力ＯＵＴ１される。また、入力信号がそのゲート（Ｇ１）から入力するとＭＯＳＦＥＴＡ１のソース（Ｓ）とゲート（Ｇ１）間の電圧ＶＧＳが変化するのでＭＯＳＦＥＴＡ１のゲート（Ｇ２）にドレイン電流（出力信号）が流れる。ＭＯＳＦＥＴＡ１のゲート（Ｇ２）からの上記出力信号は、ＭＯＳＦＥＴＡ１のソース（Ｓ）側に出力される。
【００５３】
また、ＭＯＳＦＥＴＢ１のゲート（Ｇ１）から入力した信号レベルＩｎ１は利得が得られるので増幅され、そのドレイン（Ｄ）から出力信号として出力ＯＵＴ２される。また、入力信号がそのゲート（Ｇ１）から入力するとＭＯＳＦＥＴＢ１のソース（Ｓ）とゲート（Ｇ１）間の電圧ＶＧＳが変化するのでＭＯＳＦＥＴＢ１のゲート（Ｇ２）にドレイン電流（出力信号）が流れる。ＭＯＳＦＥＴＢ１のゲート（Ｇ２）からの上記出力信号は、ＭＯＳＦＥＴＡ１のソース（Ｓ）側に出力される。
【００５４】
したがって、入力した各入力信号レベルの差（入力信号Ｉｎ１と入力信号Ｉｎ２との差）は、出力信号の差として増幅されて、出力（それぞれＯＵＴ２とＯＵＴ１から）される。
また、ＭＯＳＦＥＴＡ２とＭＯＳＦＥＴＢ２も上述したとことと同様に、入力した各入力信号レベルの差（入力信号Ｉｎ１と入力信号Ｉｎ２との差）は、出力信号の差として増幅されて、出力（それぞれＯＵＴ２とＯＵＴ１から）される。
【００５５】
以上、このようにＭＯＳＦＥＴＡ群とＭＯＳＦＥＴＢ群は差動増幅回路を構成する。
次に、また、ＭＯＳＦＥＴ（Ｃ１、Ｃ２）とＭＯＳＦＥＴ（Ｄ１、Ｄ２）とによって構成される差動増幅回路も上述したＭＯＳＦＥＴ（Ａ１、Ａ２）とＭＯＳＦＥＴ（Ｂ１、Ｂ２）と同様に構成される。尚、各ＭＯＳＦＥＴ（Ａ、Ｂ、Ｃ、Ｄ）はそれぞれ２つ配置されているが、数はそれぞれ偶数個であれば数はこれに限定されない。
【００５６】
このように差動増幅回路群２０内の１つの差動増幅回路を構成する２つのＭＯＳＦＥＴを隣接するその他の差動増幅回路を構成する２つのＭＯＳＦＥＴとによって、対称的に挟み込むように位置を配置する。つまり、上記１つの差動増幅回路を構成する２つのＭＯＳＦＥＴＡｎ＋１とＭＯＳＦＥＴＢｎ＋１（ｎは自然数）は、差動増幅回路を構成する２つのＭＯＳＦＥＴＡｎとＭＯＳＦＥＴＢｎ（ｎは自然数）を挟み込むように配置する構成をとる。そして、この配置によって生じる各ＭＯＳＦＥＴからの各配線のオーバーラップが配線容量の増加を生じさせることになり、更には、図３において述べる各ＭＯＳＦＥＴのチャネル長（Ｌ）とチャネル幅（Ｗ）との比（Ｌ／Ｗ）を大きくなるようにし、かつ、チャネル長（Ｌ）とチャネル幅（Ｗ）とを共に大きく設定してゲート容量を増加させることによって、高周波特性を劣化させる効果を得ることができる。
【００５７】
図３は、図２に示した差動増幅回路群２０におけるＭＯＳＦＥＴ及び配線のレイアウト図である。
図３において、図２における差動増幅回路群２０のレイアウト上の特徴を説明する。尚、図３における符号は、図２における符号と対応している。
【００５８】
先ず、例えば、同図に示すように、各ＭＯＳＦＥＴを構成するトランジスタＡｎ（ｎは１及び２）は上記トランジスタＡｎの構成素子であるトランジスタａｎとトランジスタａｎ´（ｎは１及び２）で構成される。また、トランジスタＢｎ（ｎは１及び２）はトランジスタｂｎとトランジスタｂｎ´（ｎは１及び２）、トランジスタＣｎ（ｎは１及び２）はトランジスタｃｎとトランジスタｃｎ´　（ｎは１及び２）、トランジスタＤｎ（ｎは１及び２）はトランジスタｄｎとトランジスタｄｎ´（ｎは１及び２）で構成される。
【００５９】
ここで、トランジスタＡｎ（ｎは１及び２）を代表させて説明をする。
同図に示すように、トランジスタＡ１（ａ１、及びａ１´）は、隣に配置されるトランジスタＡ２（ａ２、及びａ２´）の構成素子であるトランジスタａ２´を間に挟み込んで配置され、また、トランジスタＡ２（ａ２、及びａ２´）は、トランジスタＡ１（ａ１、及びａ１´）の構成素子であるトランジスタａ１を間に挟み込んで配置される。
【００６０】
以降、トランジスタＢｎ（ｎは１及び２）、トランジスタＣｎ（ｎは１及び２）、トランジスタＤｎ（ｎは１及び２）の各トランジスタの配置は前記トランジスタＡｎの配置位置と同様にそれぞれ相対応した配置をとる。
次に、各トランジスタのレイアウト上の配置は対称を成しているので、トランジスタＡ１とトランジスタＢ１、及びトランジスタＡ２とトランジスタＢ２により構成される差動増幅回路を代表させて説明をする。
【００６１】
つまり、トランジスタＣ１とトランジスタＤ１、及びトランジスタＣ２とトランジスタＤ２により構成される差動増幅回路に関しては、上記トランジスタＡｎ（ｎは１及び２）の構成素子トランジスタ（ａ１　及びａ１　′）とトランジスタＢｎ（　ｎは１及び２）の構成素子トランジスタ（ｂ１及びｂ１　′）において、上記トランジスタＡｎ（ｎは１及び２）の構成素子トランジスタ（ａ１　及びａ１　′）とトランジ　スタＣｎ（ｎは１及び２）の構成素子トランジスタ（ｃ１及びｃ１　′）、及び上記　トランジスタＢｎ（ｎは１及び２）の構成素子トランジスタ（ｂ１及びｂ１　′）と　トランジスタＤｎ（ｎは１及び２）の構成素子トランジスタ（ｄ１及びｄ１　′）を　それぞれ相対応して入れ替えた配置位置をとるので詳細な説明を省略する。
【００６２】
先ず、各トランジスタのソース（Ｓ）はドレイン電圧ＶＤＤに印加される。トランジスタＡ１とトランジスタＢ１において、トランジスタｂ１のゲート（　Ｇ１）には入力信号Ｉｎ１が入力する。また、トランジスタａ１のゲート（Ｇ１）には入力信号Ｉｎ２が入力する。また、トランジスタａ１´のゲート（Ｇ２）とトランジスタｂ１´のゲート（Ｇ２）は上記ソースと同様にドレイン電圧ＶＤＤに印加される。
【００６３】
また、トランジスタａ１´のドレイン（Ｄ）とトランジスタｂ１´のドレイン（Ｄ）は上記ソースと同様にドレイン電圧ＶＤＤに印加される。抵抗Ｒ１６と抵抗Ｒ１７との中間ノードには抵抗Ｒ１８を介してドレイン電圧ＶＤＤが印加される。更に、抵抗Ｒ１６と抵抗Ｒ１８との中間ノードに抵抗Ｒ１９が接続され、その抵抗Ｒ１９の一端はグランドに接続される。
【００６４】
次に、トランジスタａ１のゲート（Ｇ１）から入力する入力信号Ｉｎ２は利得が得られるので、信号レベルが増幅されたあと、トランジスタａ１のドレイン（Ｄ）から出力信号ＯＵＴ１が出力される。また、入力信号Ｉｎ２がトランジスタＡ１のゲート（Ｇ１）に入力するとゲート（Ｇ２）にドレイン電流が流れる。トラ　ンジスタａ１´のゲート（Ｇ２）からの出力信号は、そのソース（Ｓ）側に出力される。
【００６５】
同様に、トランジスタｂ１のゲート（Ｇ１）から入力する入力信号Ｉｎ１は利得が得られるので、信号レベルが増幅されたあと、トランジスタｂ１のドレインからＯＵＴ２に出力される。また、上記トランジスタａ１´と同様にトランジスタｂ１´のゲート（Ｇ２）からの出力信号は、そのソース（Ｓ）側に出力される。
【００６６】
つまり、上記差動増幅回路を構成する構成素子の１つであるトランジスタＡ１とトランジスタＢ１の入力信号のレベルの差は増幅され、出力信号の差として出力（ＯＵＴ１とＯＵＴ２から）される。つまり、グランドに対する出力ＯＵＴ１、２の電位（すなわち、抵抗Ｒ２０、２１の両端電圧）がそれぞれ出力電圧として出力される。
【００６７】
尚、上記差動増幅回路群２０の後段に図４あるいは図５の回路を設ける構成がとられ、上記ＯＵＴ１とＯＵＴ２から出力された出力信号は図４あるいは図５におけるＩｎ３とＩｎ４にそれぞれ出力される。上記Ｉｎ３とＩｎ４に入力した入力信号に対する回路動作は、後に、図４及び図５を用いて説明をする。
【００６８】
次に、トランジスタＡ２とトランジスタＢ２においても、前述したことと同様に、トランジスタａ２のゲート（Ｇ１）に入力信号Ｉｎ１が入力し、トランジスタｂ２のゲート（Ｇ１）には入力信号Ｉｎ２が入力する。また、トランジスタａ２´のゲート（Ｇ２）とトランジスタｂ２´のゲート（Ｇ２）は上記ソースと同様に　ドレイン電圧ＶＤＤに印加される。
【００６９】
また、トランジスタａ２´のドレイン（Ｄ）とトランジスタｂ２´のドレイン（Ｄ）は上記ソースと同様にドレイン電圧ＶＤＤに印加される。
トランジスタａ２のゲート（Ｇ１）への入力信号Ｉｎ１は信号レベルが増幅されトランジスタａ２のドレイン（Ｄ）から出力信号ＯＵＴ１が出力される。また、トランジスタｂ２のゲート（Ｇ１）への入力信号Ｉｎ２は信号レベルが増幅され、トランジスタｂ２のドレインからの出力信号はＯＵＴ２に出力される。
【００７０】
トランジスタａ２´のゲート（Ｇ２）からの出力信号は、そのソース（Ｓ）側に出力され、トランジスタｂ２´のゲート（Ｇ２）からの出力信号は、そのソース　（Ｓ）側に出力される。
以上、トランジスタＡ２とトランジスタＢ２の入力信号のレベルの差は増幅され出力信号（ＯＵＴ１とＯＵＴ２から）が出力される。そして、上述したように上記ＯＵＴ１とＯＵＴ２からの出力された出力信号は図４あるいは図５におけるＩｎ３とＩｎ４にそれぞれ出力される。また、上記Ｉｎ３とＩｎ４に入力した入力信号に対する回路動作は、後に、図４及び図５を用いて説明をする。
【００７１】
次に、トランジスタＣｎ（ｎは１及び２）とトランジスタＤｎ（ｎは１及び２）とは、上述したトランジスタＡｎ（ｎは１及び２）とトランジスタＢｎ（ｎは１及び２）と同様に相対応した配置をとり、尚且つ同様の入出力動作を行う。
上述したように１つのＭＯＳＦＥＴを構成するトランジスタ素子は、隣のＭＯＳＦＥＴを構成するトランジスタ素子を互いに挟み込むようにそれぞれ配置され、差動増幅回路を構成する。
【００７２】
尚、各トランジスタ（Ａ群、Ｂ群、Ｃ群、Ｄ群）素子はそれぞれ４づつ配置されているが、数は偶数個が配置されればよく、数はこれに限定されない。
以上、各トランジスタ素子をこのように配置することで、ＩＣ回路上の配線が必然的に交差する差動増幅回路群２０が構成される。
【００７３】
そして、このようにＭＯＳＦＥＴを対称的な位置に互いに挟み込む配置にすることによって各配線位置による配線容量を増加させること、更に、ＭＯＳＦＥＴのチャネル長（Ｌ）とチャネル幅（Ｗ）とを共に大きく設定して、ゲート容量を増加させることによって、高周波特性を劣化させる効果を得ることができる。
【００７４】
現在、高周波信号を扱う無線端末のアンプをＭＯＳＦＥＴで実装する場合、通常、そのＭＯＳＦＥＴのチャネル長（Ｌ）とチャネル幅（Ｗ）としてＬ＝０．７〜１．０μｍ、Ｗ＝２０μｍ程度のものが用いられているが、本実施の形態のＤＣアンプ１８、１９において使用するＭＯＳＦＥＴのチャネル長（Ｌ）とチャネル幅（Ｗ）は、前述したように高周波特性を劣化させ得る程度に両方とも大きく設定されている。より詳しく言えば、アンプにおける直流成分に対する脈流成分の比が２０ｄＢ以下となる程度まで高周波特性を劣化させることが望ましく、更に望ましくは、アンプのカットオフ周波数の方が脈流成分の周波数の半分よりも小さくなるまで高周波特性を劣化させるか、或いは、上述したように直流（周波数＝０）におけるゲインに対して脈流成分の周波数におけるゲインが３ｄＢ以上減衰する程度まで高周波特性を劣化させるのが望ましい。そのような望ましい特性となるための具体的な数値としては、例えば、Ｌ＝５．０μｍ、Ｗ＝５０μｍ程度である。
【００７５】
つまり、上記ＭＯＳＦＥＴのチャネル長（Ｌ）とチャネル幅（Ｗ）を両方とも大きくとることによって、ＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥＴ）のゲート（Ｇ）の容量が大きくなり、その結果、上記ＤＣアンプ１８、１９の高周波特性が劣化し、上記アンプに入力する入力信号に含まれる脈流成分が、新たなコンデンサを用いずとも、容易に除去される。
【００７６】
また、前述したように各トランジスタを配置することによって、差動増幅回路群２０（トランジスタＡ群とトランジスタＢ群、及びトランジスタＣ群とトランジスタＤ群）における互いに挟み込んで配置される各トランジスタ間を結ぶ配線をオーバーラップさせることによっても、各配線による配線容量を大きくすることが可能なので、新たなコンデンサを用いずとも、高周波特性を劣化させる（脈流成分を除去する）効果を得ることができる。
【００７７】
また、このようなトランジスタの対称的な配置をとることにより、ＩＣ回路の製造過程において、イオン注入を行うときに、トランジスタの位置による製造上におけるイオン濃度の差を低減させることによりオフセット電圧を下げることができる。更に、各ＭＯＳＦＥＴトランジスタの配置をこのような対称的な位置に配置することによって、ＭＯＳＦＥＴトランジスタの位置によるイオン濃度の差を低減することができ、製造上のエラーを押さえる効果を得ることもできる。
【００７８】
これは、ＩＣの製造工程内のイオン注入工程あるいは、拡散工程における製造上の課題のひとつであるＩＣ基板上におけるイオン濃度の差の発生に対しても、ＭＯＳＦＥＴトランジスタの配置を対称的な位置にすることによって、ＭＯＳＦＥＴトランジスタの位置によるイオン濃度の差を除くことができるので、製造上におけるトランジスタの位置によるイオン濃度の誤差を生じても製造上のエラーを押さえる効果がある。
【００７９】
図４は、ＤＣアンプ１８、１９における第２の主要部分の一例を示す回路図である。同図の回路は、図２に示す差動増幅回路群２０の後段に接続される。すなわち、図２に示す差動増幅回路群２０の出力ＯＵＴ１、ＯＵＴ２が、図４に示す入力Ｉｎ３、Ｉｎ４にそれぞれ入力する構成をとる。
【００８０】
図４に示す回路は、４つのＭＯＳＦＥＴ（Ｍ９、Ｍ１０、Ｍ１１、Ｍ１２）で構成される差動増幅回路２１と、ＭＯＳＦＥＴ（Ｍ１３）と、コンデンサＣ１０と抵抗Ｒ２２とコンデンサＣ１１、及びカレントミラー回路を構成する定電流源２２、カレントミラー回路を構成する差動増幅回路２１の電流源２３、出力側の電流源２４より構成される。
【００８１】
上記差動増幅回路２１は、４つのＭＯＳＦＥＴ（Ｍ９、Ｍ１０、Ｍ１１、Ｍ１２）によって構成される。また、２つのＭＯＳＦＥＴ（Ｍ１０及びＭ１２）のドレイン（Ｄ）はドレイン電圧ＶＤＤに印加され、２つのＭＯＳＦＥＴ（Ｍ９及　びＭ１１）のソース（Ｓ）は電流源２３に接続される。
【００８２】
ＭＯＳＦＥＴ（Ｍ９）とＭＯＳＦＥＴ（Ｍ１０）、及びＭＯＳＦＥＴ（Ｍ１１）とＭＯＳＦＥＴ（Ｍ１２）はそれぞれカスコード接続される。
次に、ＭＯＳＦＥＴ（Ｍ９）とＭＯＳＦＥＴ（Ｍ１１）のゲート（Ｇ）に入力信号（Ｉｎ３及びＩｎ４）が入力する。つまり、図２及び図３において説明したように、その差動増幅回路群からの一方の出力信号ＯＵＴ１はＭＯＳＦＥＴ（Ｍ１１）のゲートＧ（Ｉｎ３）に入力し、他方の出力信号ＯＵＴ２はＭＯＳＦＥＴ（Ｍ９）のゲートＧ（Ｉｎ４）に入力する。また、ＭＯＳＦＥＴ（Ｍ１０）のゲート（Ｇ）とＭＯＳＦＥＴ（Ｍ１２）のゲート（Ｇ）は互いに接続され、且つ、ＭＯＳＦＥＴ（Ｍ１０）のゲート（Ｇ）はＭＯＳＦＥＴ（Ｍ９）のドレイン（Ｄ）の出力側に接続される。
【００８３】
また、ＭＯＳＦＥＴ（Ｍ１１）とＭＯＳＦＥＴ（Ｍ１２）との中間ノードは、その後段のＭＯＳＦＥＴ（Ｍ１３）のゲート（Ｇ）に接続される。
ＭＯＳＦＥＴ（Ｍ９）のゲート（Ｇ）への入力信号（Ｉｎ４）の信号レベルが増幅されて、そのドレイン（Ｄ）からＭＯＳＦＥＴ（Ｍ１０）とＭＯＳＦＥＴ　（Ｍ１２）のゲート（Ｇ）に出力される。ＭＯＳＦＥＴ（Ｍ１０）とＭＯＳＦＥＴ（Ｍ１２）のゲート（Ｇ）に入力した信号は、ソース（Ｓ）に出力されるので増幅はされずに出力される。また、そのＭＯＳＦＥＴ（Ｍ１０）のソース（Ｓ）からの出力信号は、ＭＯＳＦＥＴ（Ｍ１２）のゲート（Ｇ）に入力する。
【００８４】
ここで、各ＭＯＳＦＥＴ（Ｍ９、Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１３）のゲート（Ｇ）のチャネル長（Ｌ）とチャネル幅（Ｗ）との比（Ｌ／Ｗ）を大きくなるように、かつ、チャネル長（Ｌ）とチャネル幅（Ｗ）とを両方大きく設定して、各ＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥＴ）の容量を大きくすることで、ＭＯＳＦＥＴの高周波特性を劣化させている。これにより、ＭＯＳＦＥＴ（Ｍ１０及びＭ１２）のソース（Ｓ）からの出力信号に含まれる脈流成分が取り除かれる。具体的には、前述した通りである。
【００８５】
次に、入力信号（Ｉｎ３）はＭＯＳＦＥＴ（Ｍ１１）のゲート（Ｇ）に入力する。上記入力信号（Ｉｎ３）は利得が得られるので増幅されて、尚且つ、脈流成分が取り除かれたあとドレイン（Ｄ）側に出力される。
したがって、ＭＯＳＦＥＴ（Ｍ１０及びＭ１２）からの出力信号は、脈流成分が取り除かれたあと上記差動増幅回路２１から出力される。
【００８６】
そして、上記差動増幅回路２１から出力された出力信号は、上記差動増幅回路２１の後段に設けられるＭＯＳＦＥＴ（Ｍ１３）のゲート（Ｇ）に入力する。また、ＭＯＳＦＥＴ（Ｍ１３）のドレイン（Ｄ）は、ドレイン電圧ＶＤＤに印加され、そのソース（Ｓ）は、電流源２４に接続される。
【００８７】
同図に示すように抵抗Ｒ２２とコンデンサＣ１０は互いに直列に接続され、コンデンサＣ１０の一端は、上記ＭＯＳＦＥＴ（Ｍ１３）のソース（Ｓ）側に接続され、抵抗Ｒ２２の一端はそのＭＯＳＦＥＴ（Ｍ１３）のゲート（Ｇ）に接続される。
【００８８】
ＭＯＳＦＥＴ（Ｍ１３）からの出力信号は、ＭＯＳＦＥＴ（Ｍ１３）のソース（Ｓ）側から出力されるので、増幅はされず、脈流成分が取り除かれたあと出力される。
更に、コンデンサＣ１０により、その出力信号のＭＯＳＦＥＴ（Ｍ１３）のゲート（Ｇ）への帰還信号に含まれる脈流成分が取り除かれる。
【００８９】
ここで、前述したように上記各ＭＯＳＦＥＴへの入力信号に含まれる脈流成分が極力取り除かれるが、実際は、なんらかの振幅変化（脈流成分）が生じているため、受信電界レベルを検出したい場合には平滑回路を設けることが望ましい。このような平滑回路として、図４に示すような大容量のコンデンサＣ１１が、各ＤＣアンプ１８、１９の後段に設けられたパッド（Ｐ６、Ｐ８）とグランドとの間に外付けされる。すなわち、大容量のコンデンサＣ１１が、ＡＧＣ動作に必要な利得制御信号の出力（図４中のＯＵＴ）に対して並列に接続される。
【００９０】
よって、上記のように平滑作用のあるコンデンサＣ１１を設けることによって、上記差動増幅回路２１からの出力信号（ＤＣアンプ１８の出力信号）は、コンデンサＣ１１によって確実に平滑されて、その後段のバッファアンプ１５（図１）に出力される。
【００９１】
前述したように振幅検波回路５、５′から出力される検波信号に重畳している脈流成分は上記ＤＣアンプ群１４（ＤＣアンプ１８、１９）によって除去され、且つ、その検波出力は上記平滑回路（コンデンサＣ１１）により確実に平滑化される。そして、その平滑化された信号がバッファアンプ１５に入力される。
【００９２】
バッファアンプ１５は、その信号の電圧レベルに応じて、ＲＦ増幅回路３の利得制御に必要な利得制御信号を出力し、また、ＡＧＣダイオード１７には、回路の利得制御を行うための利得制御信号を出力し、それぞれ受信信号レベルに応じた最適利得を設定する。前述したように、仮に、上記のコンデンサＣ１１によっても除去しきれない脈流成分が上記の各利得制御信号に残ってしまった場合であっても、その不要な脈流成分はコンデンサＣ３及び抵抗Ｒ４からなる回路や、コンデンサＣ９及び抵抗Ｒ１２からなる回路によって確実に除去される。
【００９３】
以上の構成により、振幅検波回路５からの検波出力信号に重畳している脈流成分はＤＣアンプ群１４によって除去され、更にコンデンサＣ１１によって平滑化されるので、ＡＧＣ回路において生じる歪みを有効に除去することが可能になる。また、ＤＣアンプ１８、１９は振幅検波回路５、５´の直後に設けられるので、ＩＣ回路による回路パターンから高周波成分が輻射して伝搬するのを確実に防止することもできる。
【００９４】
図５は、ＤＣアンプ１８、１９における第２の主要部分の他の例を示す回路図であり、図６は図５中に示された平滑回路２５の具体的な回路図である。
図５の回路は、図４の回路において、コンデンサＣ１１の代わりに平滑回路２５を用いたものである。よって、ここでは、この平滑回路２５の説明だけを行う。尚、図４と同一部材には同一符号を付して説明を省略する。
【００９５】
入力信号が平滑回路２５に入力するまでは、図４の回路と同様である。
平滑回路２５は、図６に示すように、コンデンサＣ１２、定電流回路２６、トランジスタ（２７、２８、２９、３０、３１）、スイッチ（３２、３３）、電圧比較器３４、アンド回路３５、３６で構成されている。前述したように図５中のＭＯＳＦＥＴへの入力信号の脈流成分は極力取り除かれる。しかし、実際は、なんらかの振幅変化（脈流成分）が生じており、受信電界レベルを検出したい場合には平滑回路を設けるのが望ましい。よって、平滑回路２５を上記ＤＣアンプ１８、１９の後段に設けることによって、その出力信号は確実に平滑される。
【００９６】
平滑回路２５は、図６に示すように、２つのトランジスタ２７、２８によってカレントミラー回路が構成され、定電流回路２６から出力される定電流と同量の充電電流が生成される。更に、また、この充電電流の生成のタイミングがスイッチ３２によって決定される。
【００９７】
スイッチ３２は、インバータ回路３７とアナログスイッチ３８とトランジスタ３９により構成されている。
アナログスイッチ３８は、ＰチャネルトランジスタとＮチャネルトランジスタの各ソース−ドレイン間を並列接続することにより構成されている。
【００９８】
アンド回路３５の出力信号の論理をインバータ回路３７によって反転した信号がＰチャネルトラジスタのゲートに出力されている。したがって、このアナログスイッチ３８は、アンド回路３５の出力信号がハイレベルのときにオン状態になって、反対にローレベルのときにオフ状態になる。また、トランジスタ３９は、アナログスイッチ３８がオフ状態のときにトランジスタ２８のゲート−ドレイン間を低抵抗で接続することにより、トランジスタ２８による電流供給動作を確実に停止させるためのものである。
【００９９】
スイッチ３２がオン状態になると、定電流回路２６が接続された一方のトランジスタ２７のゲートと他方のトランジスタ２８のゲートとが接続された状態になるため、一方のトランジスタ２７に接続された定電流回路２６によって育成される定電流とほぼ同じ電流が他方のトランジスタ２８のソース−ドレイン間にも流れる。この電流が、充電電流としてコンデンサＣ１２に供給される。反対に、スイッチ３２がオフ状態になると、トランジスタ２８のゲートがドレインに接続された状態になるため、この充電電流の供給が停止される。
【０１００】
上述した定電流回路２６および２つのトランジスタ２７、２８が電流供給部に対応する。スイッチ３２と、アンド回路３５が第一のタイミング制御部に対応する。
また、上述したトランジスタ２７と定電流回路２６にトランジスタ２９を組み合わせることにより、コンデンサＣ１２の放電電流を設定するカレントミラー回路が構成されており、その動作状態がスイッチ３３によって決定される。スイッチ３３はスイッチ３２と同じ構成を有している。このスイッチ３３は、アンド回路３６の出力信号の論理に応じてオンオフ状態が制御されており、この出力信号がハイレベルのときにオン状態に、ローレベルのときにオフ状態になる。
【０１０１】
スイッチ３３がオン状態になると、定電流回路２６が接続された一方のトランジスタ２７のゲートと他方のトランジスタ２９のゲートとが接続された状態になるため、定電流回路２６によって生成される定電流とほぼ同じ電流が他方のトランジスタ２９のソース−ドレイン間にも流れる。この電流が、コンデンサＣ１２に蓄積された電荷を放出する放電電流になる。
【０１０２】
但し、トランジスタ２９に流れる電流をコンデンサＣ１２から直接とり出すことはできないため、本実施形態では、トランジスタ２９のソース側にトランジスタ３０、３１によって構成される別のカレントミラー回路が接続されている。
２つのトランジスタ３０、３１はゲート同士が接続されており、トランジスタに上述した放電電流が流れたときに、同じ電流が他方のトランジスタのソース−　ドレイン間にも流れるようになっている。このトランジスタ３１は、ドレインがコンデンサＣ１２の高電位側の端子に接続されており、トランジスタ３１に流れる電流は、コンデンサＣ１２に蓄積された電荷が放出されることによって生成される。
【０１０３】
上述した定電流回路２６および４つのトランジスタ２７、２９、３０、３１が電流放出部に対応する。スイッチ３３、アンド回路３６が第２のタイミング制御部に対応する。
また、電圧比較器３４は、プラス端子に印加されるコンデンサＣ１２の端子電圧とマイナス端子に印加される平滑回路２５の入力電圧との大小比較を行う。この電圧比較器３４は、非反転出力端子と反転出力端子を有しており、プラス端子に印加されるコンデンサＣ１２の端子電圧よりも大きい場合には非反転出力端子からハイレベルの信号が出力され、反転出力端子からローレベルの信号が出力される。反対に、プラス端子に印加されるコンデンサＣ１２の端子電圧の方がマイナス端子に印加される入力電圧よりも小さい場合には非反転出力端子からローレベルの信号が出力され、反転出力端子からハイレベルの信号が出力される。
【０１０４】
アンド回路３５は、一方の入力端子に所定の信号が入力され、他方の入力端子に電圧比較器３４の非反転入力端子が接続されている。したがって、コンデンサＣ１２の端子電圧の方が平滑回路２５の入力電圧よりも大きい場合に、アンド回路３５から所定の信号が出力される。
【０１０５】
また、アンド回路３６は、一方の入力端子に所定の信号が入力され、他方の入力端子に電圧比較器３４の反転入力端子が接続されている。したがって、コンデンサＣ１２の端子電圧の方が平滑回路２５の入力電圧よりも小さい場合に、アンド回路３６から所定の信号が出力される。
【０１０６】
このような構成からなる平滑回路２５の動作について、以下に説明する。
電圧比較器３４とアンド回路３５には、ＤＣアンプ１８、１９から出力される利得制御信号が入力する。
平滑回路２５の動作開始時にコンデンサＣ１２が充電されていない場合や、平滑回路２５の入力電圧が上昇傾向にある場合には、コンデンサＣ１２の端子電圧の方が平滑回路２５の入力電圧よりも低い状態にある。このとき、アンド回路３５から信号が出力され、アンド回路３６からは信号が出力されない。したがって、スイッチ３２のみが間欠的にオン状態になり、このオン状態になるタイミングで所定の充電電流がコンデンサＣ１２に供給される。この充電動作は、コンデンサＣ１２の端子電圧が平滑回路２５の入力電圧よりも相対的に高くなるまで継続される。
【０１０７】
また、この充電動作によってコンデンサＣ１２の端子電圧が平滑回路２５の入力電圧を超えた場合や、この入力電圧が下降傾向にあってコンデンサＣ１２の端子電圧よりこの入力電圧の方が低い場合には、アンド回路３６から信号が出力され、アンド回路２９からは信号が出力されない。したがって、スイッチ３３のみが間欠的にオン状態になり、このオン状態になるタイミングで所定の放電電流がコンデンサＣ１２から放出される。この放電動作は、コンデンサＣ１２の端子電圧が平滑回路２５の入力電圧よりも相対的に低くなるまで継続される。
【０１０８】
なお、図６に示した平滑回路２５では、充電電流の供給タイミングを決定する信号の周期やデューティ比と、放電電流の供給タイミングを決定する信号のデューティ比よりも、アンド回路に入力される信号のデューティ比を小さく設定するようにしてもよい。これにより、アタック時間よりもリリース時間を長く設定することができる。
【０１０９】
上述したように、コンデンサＣ１２に対して間欠的な充放電が行われるため、比較的小容量のコンデンサＣ１２を使用した場合であっても、緩やかに端子電圧を変化させることができるので、実質的に大きな時定数を設定できることになる。その結果、十分な平滑作用を持った平滑回路２５が実現される。
【０１１０】
このような平滑回路２５を採用すれば、大きな時定数を設定する場合であっても小容量のコンデンサＣ１２を使用することができるので、回路の小型化が可能になる。また、大きな時定数を設定するために必要だった大きな抵抗やコンデンサが不要になって、外付け部品を低減あるいは全くなくすことができるため、平滑回路２５全体あるいはそのほとんどの構成部品を１つのＤＣアンプ１８、１９内に組み込んだ形でＩＣ化することが可能となる。
【０１１１】
なお、本発明は上記の実施形態に限定されるものではなく、請求項に記載された本発明の要旨の範囲内において種々の構成変更が可能である。
例えば、上記の実施形態では、検波回路５、５′の検波出力に含まれる高周波成分（脈流成分）の除去手段として、ａ）ＤＣアンプ１８、１９を構成する各ＭＯＳＦＥＴのチャネル長及びチャネル幅を大きく設定したもの、ｂ）ＤＣアンプ１８、１９の出力端子に大容量のコンデンサＣ１１（図４）を設けたもの、ｃ）ＤＣアンプ１８、１９の出力端子に独自の平滑回路２５（図５、図６）を設けたもの、及び、ｄ）ＤＣアンプ１８、１９を構成する各ＭＯＳＦＥＴをそれらの間の配線が互いに交差するように配置したもの、を適宜組み合わせて採用したが、これらを個々別々に採用したものであっても相当の効果を期待することができ、そのようなものも本発明の範囲内である。
【０１１２】
また、直流（周波数＝０）におけるゲインに対して脈流成分の周波数におけるゲインが３ｄＢ以上減衰する程度まで高周波特性を劣化させることが望ましい旨を述べたが、本発明はこれに限定されるものではない。
【０１１３】
【発明の効果】
以上、詳細に説明したように、本発明のＡＧＣ回路によれば、その検波回路の直後に接続される増幅器の高周波特性を劣化させる（或いは、この増幅器に高周波特性を劣化させる手段を接続する）ことにより、ＡＧＣ制御信号に混入する脈流成分を効果的に除去して、脈流成分の影響による歪みを極力防止することができる。従って、本発明によれば、ＲＦ受信機において受信すべき信号の受信動作に影響を与えることなく、ＲＦ増幅回路の利得制御を精度良く実現できる。
【０１１４】
また、上記増幅器は検波回路と一体的にＩＣ化することもでき、このようにすることで、回路構成の大幅な複雑化を招くことなく、回路全体のＩＣ化が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るＡＧＣ回路２００を備えたＲＦ受信機の主要部の回路図である。
【図２】ＤＣアンプ１８、１９を構成する第１の主要部分の回路図である。
【図３】差動増幅回路群２０におけるＭＯＳＦＥＴ及び配線のレイアウト図である。
【図４】ＤＣアンプ１８、１９における第２の主要部分の一例を示す回路図である。
【図５】ＤＣアンプ１８、１９における第２の主要部分の他の例を示す回路図である。
【図６】平滑回路２５の具体的な回路図である。
【符号の説明】
１　アンテナ
２　同調回路
３　ＲＦ増幅回路
４　ミキサ
５、５´　振幅検波回路
６　ＡＧＣ駆動回路
１７　ＡＧＣダイオード
１８、１９　ＤＣアンプ
２５　平滑回路
１００　ＲＦ受信機
２００　ＡＧＣ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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