(57)【要約】  【課題】  分離構造体を形成する前に、少なくとも１つのｐ−ｎ接合または異なる材料の界面を有するシリコン集積回路内の分離トレンチを充填するための方法を提供する。  【解決手段】  シラザンをベースとし、低い分子量を有するスピン・オン材料を塗布するステップと、約４５０℃を超えない温度において酸素雰囲気内で、上記塗布した材料を予備ベーキングするステップと、Ｈ２Ｏ雰囲気内で４５０℃〜８００℃の範囲内の中間温度で加熱することにより上記材料の応力を変換するステップと、Ｏ２雰囲気内で高温で再び加熱し、その結果、プロセス・パラメータを変えることにより、調整することができる圧縮応力を有し、ＨＤＰ技術により形成した酸化物誘電体に匹敵するエッチング速度を有するＣＭＰ研磨に十分耐える耐久性を有する最高１０００℃まで安定な材料が得られるステップを含むプロセスによる、最高６０までのアスペクト比を有する垂直ＦＥＴ（または、任意の前のレベルのｐ−ｎ接合または異なる材料界面）を含む分離トレンチおよびキャパシタ・トレンチの充填。【選択図】    図１
2004363595.tif 000002
【特許請求の範囲】
【請求項１】
それに関連する温度許容度を有する一組の熱感知回路素子と一組の分離トレンチとを含む集積回路を形成するための方法であって、
シリコン基板を供給するステップと、
前記分離構造を形成する前に、ある温度許容度を有する少なくとも１つの回路素子を形成するステップと、
前記シリコン基板内に前記一組のトレンチをエッチングするステップと、
前記一組のトレンチを、シラザンを含むスピン・オン・トレンチ誘電体で充填するステップと、
約４５０℃を超えない温度で前記基板を加熱するステップと、
約４５０℃から約９００℃の範囲内の温度で、Ｈ２Ｏを含む雰囲気内で加熱することにより、前記トレンチ誘電体の応力を引張り応力から圧縮応力に変換するステップと、
８００℃を超える温度でＯ２を含む雰囲気内で加熱することにより前記基板をアニーリングするステップと、
前記集積回路を完成するステップとを含む方法。
【請求項２】
前記応力変換ステップの時間および前記アニーリング・ステップの時間が、前記熱感知構成要素の温度許容度を超えないように関連づけられる、請求項１に記載の方法。
【請求項３】
応力変換の前記ステップおよびアニーリングの前記ステップが、結果として得られる材料が、０．１〜２Ｇｄｙｎｅ／ｃｍ２の範囲内の圧縮応力を有し、約２未満のＷＥＲＲを有するように関連づけられる、請求項１に記載の方法。
【請求項４】
応力変換の前記ステップおよびアニーリングの前記ステップが、結果として得られる材料が、０．１〜２Ｇｄｙｎｅ／ｃｍ２の範囲内の圧縮応力を有し、約２未満のＷＥＲＲを有するように関連づけられる、請求項２に記載の方法。
【請求項５】
Ｏ２を含む雰囲気内での前記基板の加熱ステップが、前記最終材料のＷＥＲＲが、設計値にほぼ等しくなるように調整された時間の間行われる、請求項２に記載の方法。
【請求項６】
Ｏ２を含む雰囲気内での前記基板の加熱ステップが、前記最終材料のＷＥＲＲが、設計値にほぼ等しくなるように調整された時間の間行われる、請求項３に記載の方法。
【請求項７】
Ｏ２を含む雰囲気内での前記基板の加熱ステップが、前記最終材料のＷＥＲＲが設計値にほぼ等しくなるように調整された時間の間行われる、請求項４に記載の方法。
【請求項８】
前記トレンチが６より大きいアスペクト比を有し、
前記トレンチ誘電体が、Ｏ２雰囲気内でのアニーリング・ステップの後でＣＭＰにより平面化され、
水蒸気を含む雰囲気内でのアニーリングが、平面化ステップの後で、前記トレンチの底部のところのトレンチ誘電体で、Ｓｉ−Ｎ結合をＳｉ−Ｏ結合に変換するのに十分な時間の間行われる、請求項１に記載の方法。
【請求項９】
前記応力変換ステップの時間および前記アニーリング・ステップの時間が、熱感知構成要素の温度許容度を超えないように関連づけられる、請求項８に記載の方法。
【請求項１０】
応力変換の前記ステップおよびアニーリングの前記ステップが、結果として得られる材料が、０．１〜２Ｇｄｙｎｅ／ｃｍ２の範囲内の圧縮応力を有し、約２未満のＷＥＲＲを有するように関連づけられる、請求項８に記載の方法。
【請求項１１】
応力変換の前記ステップおよびアニーリングの前記ステップが、結果として得られる材料が、０．１〜２Ｇｄｙｎｅ／ｃｍ２の範囲内の圧縮応力を有し、約２未満のＷＥＲＲを有するように関連づけられる、請求項９に記載の方法。
【請求項１２】
Ｏ２を含む雰囲気内での前記基板の加熱ステップが、前記最終材料のＷＥＲＲが設計値にほぼ等しくなるように調整された時間の間行われる、請求項９に記載の方法。
【請求項１３】
Ｏ２を含む雰囲気内での前記基板の加熱ステップが、前記最終材料のＷＥＲＲが設計値にほぼ等しくなるように調整された時間の間行われる、請求項１０に記載の方法。
【請求項１４】
Ｏ２を含む雰囲気内での前記基板の加熱ステップが、前記最終材料のＷＥＲＲが設計値にほぼ等しくなるように調整された時間の間行われる、請求項１１に記載の方法。
【請求項１５】
一組の回路素子と一組の分離トレンチとを含む集積回路を形成するための方法であって、
シリコン基板を供給するステップと、
前記シリコン基板内に前記一組のトレンチをエッチングするステップと、
前記一組のトレンチを、シラザンを含むスピン・オン・トレンチ誘電体で充填するステップと、
約４５０℃を超えない温度で前記基板を加熱するステップと、
約４５０℃から約９００℃の範囲内の温度でＨ２Ｏを含む雰囲気内で加熱することにより、前記トレンチ誘電体の応力を引張り応力から圧縮応力に変換するステップと、
８００℃を超える温度でＯ２を含む雰囲気内で加熱することにより前記基板をアニーリングするステップと、
前記集積回路を完成するステップとを含む方法。
【請求項１６】
応力変換の前記ステップおよびアニーリングの前記ステップが、結果として得られる材料が、０．１〜２Ｇｄｙｎｅ／ｃｍ２の範囲内の圧縮応力を有し、約２未満のＷＥＲＲを有するように関連づけられる、請求項１５に記載の方法。
【請求項１７】
Ｏ２を含む雰囲気内での前記基板の加熱ステップが、前記最終材料のＷＥＲＲが設計値より大きくならないように調整された時間の間行われる、請求項１６に記載の方法。
【請求項１８】
Ｏ２を含む雰囲気内での前記基板の加熱ステップが、前記最終材料のＷＥＲＲが設計値にほぼ等しくなるように調整された時間の間行われる、請求項１７に記載の方法。
【請求項１９】
それに関連する温度許容度を有する一組の熱感知垂直トランジスタＤＲＡＭセルと一組の分離トレンチとを含む集積回路を形成するための方法であって、
シリコン基板を供給するステップと、
前記分離構造体を形成する前に、ある温度許容度を有する少なくとも１つの垂直トランジスタＤＲＡＭセルを形成するステップと、
前記シリコン基板内に前記一組のトレンチをエッチングするステップと、
前記一組のトレンチを、シラザンを含むスピン・オン・トレンチ誘電体で充填するステップと、
約４５０℃を超えない温度で前記基板を加熱するステップと、
約４５０℃から約９００℃の範囲内の温度で、Ｈ２Ｏを含む雰囲気内で加熱することにより、前記トレンチ誘電体の前記応力を引張り応力から圧縮応力に変換するステップと、
８００℃を超える温度でＯ２を含む雰囲気内で加熱することにより前記基板をアニーリングするステップと、
前記集積回路を完成するステップとを含む方法。
【請求項２０】
前記応力変換ステップの時間および前記アニーリング・ステップの時間が、前記垂直トランジスタＤＲＡＭセルの温度許容度を超えないように関連づけられる、請求項１９に記載の方法。
【請求項２１】
応力変換の前記ステップおよびアニーリングの前記ステップが、結果として得られる材料が、０．１〜２Ｇｄｙｎｅ／ｃｍ２の範囲内の圧縮応力を有し、約２未満のＷＥＲＲを有するように関連づけられる、請求項１９に記載の方法。
【請求項２２】
応力変換の前記ステップおよびアニーリングの前記ステップが、結果として得られる材料が、０．１〜２Ｇｄｙｎｅ／ｃｍ２の範囲内の圧縮応力を有し、約２未満のＷＥＲＲを有するように関連づけられる、請求項２０に記載の方法。
【請求項２３】
Ｏ２を含む雰囲気内での前記基板の加熱ステップが、前記最終材料のＷＥＲＲが設計値にほぼ等しくなるように調整された時間の間行われる、請求項２０に記載の方法。
【請求項２４】
Ｏ２を含む雰囲気内での前記基板の加熱ステップが、前記最終材料のＷＥＲＲが設計値にほぼ等しくなるように調整された時間の間行われる、請求項２１に記載の方法。
【請求項２５】
Ｏ２を含む雰囲気内での前記基板の加熱ステップが、前記最終材料のＷＥＲＲが設計値にほぼ等しくなるように調整された時間の間行われる、請求項２２に記載の方法。
【請求項２６】
それに関連するある温度許容度を有する一組の熱感知回路素子と一組のシリコン基板内の分離トレンチとを有する集積回路であって、
前記一組のトレンチが、シラザンを含むスピン・オン・トレンチ誘電体ですでに充填されていて、
前記基板が約４５０℃を超えない温度で加熱されていて、
前記トレンチ誘電体の前記応力が、約４５０℃〜９００℃の範囲内の温度でＨ２Ｏを含む雰囲気内で加熱することにより、引張り応力から圧縮応力に変換された圧縮応力であり、
前記基板が、８００℃を超えた温度でＯ２を含む雰囲気内で加熱することによりアニーリングされている集積回路。
【請求項２７】
前記応力変換ステップの時間および前記アニーリング・ステップの時間が、前記熱感知構成要素の温度許容度を超えないように関連づけられた、請求項２６に記載の回路。
【請求項２８】
応力変換の前記ステップおよびアニーリングの前記ステップが、結果として得られる材料が、０．１〜２Ｇｄｙｎｅ／ｃｍ２の範囲内の圧縮応力を有し、約２未満のＷＥＲＲを有するように関連づけられた、請求項２６に記載の回路。
【請求項２９】
分離トレンチのサブセットがトランジスタを含むトランジスタ・エリアを囲み、
前記応力変換ステップの時間および温度が、誘電体トレンチ材料の前記応力が設計制限値より大きくならないようになっている、請求項２６に記載の回路。
【請求項３０】
前記応力変換ステップの時間および温度が、前記誘電体トレンチ材料の前記応力が、設計値とほぼ等しくなるようになっている、請求項２９に記載の回路。
【請求項３１】
前記応力変換ステップおよび前記アニーリング・ステップの時間および温度が、前記誘電体トレンチ材料の前記応力がＨＤＰ技術で堆積された酸化物の応力とほぼ等しくなるようになっている、請求項２６に記載の回路。
【請求項３２】
前記応力変換ステップおよび前記アニーリング・ステップの時間および温度が、前記誘電体トレンチ材料の応力が、ＨＤＰ技術で堆積された酸化物の応力とほぼ等しくなるようになっている、請求項２９に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の処理の際の高アスペクト比トレンチの充填に関する。
【背景技術】
【０００２】
集積回路でグラウンド・ルール寸法が収縮するので、高アスペクト比トレンチの充填の問題が、通常、高度の処理の際に使用される浅溝分離プロセス（ＳＴＩ）で使用する分離トレンチの場合に特に問題になっている。
【０００３】
従来、工業規格の充填材料およびプロセスは、高密度プラズマ（ＨＤＰ）技術で堆積された酸化シリコン（ＳｉＯ２）を使用してきた。優れた充填特性を有する高品質の材料を生成するので、この方法は広く採用されてきた。集積回路の設計者は、その構造規格および材料規格をこのプロセスおよび材料に適合させてきた。
【０００４】
シリコンは圧電材料であるので、電界効果トランジスタ（ＦＥＴ）の特性は、トランジスタ本体上にかかる応力により影響を受ける。
【０００５】
ＳＴＩプロセスの際には、分離トレンチ材料は、トランジスタ本体の縁部と接触し、そのためその材料の応力が変化すると、トランジスタ本体の特性が、特にしきい値電圧およびトランジスタ・ドライブが影響を受ける。
【０００６】
他の考慮事項として、集積回路を製造するために必要な長い時間がかかるプロセスは、現在高度に統合されている。すなわち、１つのプロセス・ステップの変更が、このステップの前後に行われるステップの結果に影響を与える恐れがあり、場合によっては、直前または直後ではなく、他のいくつかのステップ分だけ時間的に離れているステップに影響を与える恐れがある。
【０００７】
それ故、あるプロセス・ステップを変更するのは、複数の次元または複数の要因を含む決定になる。新しいステップが、もっと丈夫で、もっと薄く、またはもっと密度の低い膜を製造したり、または時間を短縮するだけでは十分ではない。新しいステップは、プロセスの他の側面で利点を打ち消す欠点がないものでなければならない。
【０００８】
分離トレンチ充填の特殊な場合には、本発明が解決する問題は、隙間を形成しないで高アスペクト比の分離トレンチを充填するという問題である。
【０００９】
ＨＤＰプロセスを使用すると、通常、非整合堆積プロファイルができるが、大部分の整合堆積プロセスの場合のように、高アスペクト比のトレンチを充填すると、隙間（void）および／または継目（seam）ができることが分かっている。その理由は、材料が深いトレンチまたはアパーチャの上面に堆積し、最終的にピンチオフし（pinchoff）、頂部の開口部を塞ぎ、その後で材料がトレンチの底部に入り込むのを妨害するからである。このＨＤＰ技術は、４より大きいアスペクト比を有する構造体を充填する際に大きな問題を抱えている。
【００１０】
分離構造体の頂部から塞いでいる材料を除去するために、主要な集積回路製造業者が使用する分離トレンチの充填の複雑なシーケンスは、下記の堆積およびエッチング・サイクルを含む。
【００１１】
第１の堆積
第１の湿式エッチング（頂部上の塞いでいる材料を除去するため）
第２の堆積
第２の湿式エッチング
第３の堆積
エッチング（アパーチャの過度の充填）
さらに、この処理は、乾式エッチングの厚さの低減およびその後で行われる化学的機械的研磨（ＣＭＰ）を含むことができる。
【００１２】
これは明らかにコストの高いプロセスであり、等価の充填材料を製造するもっとステップの数が少なく、コストの安いプロセスを開発することは非常に望ましいことである。
【００１３】
すでに説明したように、新しいプロセスを導入するための決定の際の本質的な考慮事項は、例えば、より安いコストのようなその利点がその欠点を十分補えるかどうかということである。より詳細に説明すると、プロセスを大きく変えなくても、そのプロセスの密度、エッチング抵抗および応力が、ＨＤＰ酸化物の特性に十分近いことである。
【００１４】
少なくとも１つのｐ−ｎ接合、またはそれに関連する温度許容度（thermal budget）（素子が受ける時間および温度に対する制限を意味する）を有する他の構造が、分離構造体が形成される前にチップ上にすでに形成されている場合には、もう１つの重要な問題は分離構造体の温度許容度である。任意の異なる材料（例えば、曲げシリコンを生成するためのＳｉ／ＳｉＧｅ界面など）に対しても同じことが言える。このような接合または異なる材料の界面（まとめて、温度許容度を有する回路素子と呼ぶ）が分離構造体の前に形成された場合には、分離温度許容度が変化（増大）すると、ドーピング剤の内部拡散（または材料の内部拡散）が起こり、デバイスが劣化する。一般的に、材料拡散中の何らかの変化、およびドーピング剤の濃度のプロファイルの変化が、デバイスの性能を劣化させることが十分考えられる。
【００１５】
適例としては、Ａｓの外部への拡散が２つの埋め込みストラップ接点の間を移動するのに十分長い時間継続した場合には、２つの隣接するキャパシタが相互にクロストークを起こす垂直トランジスタＤＲＡＭ／ｅＤＲＡＭである。深溝キャパシタは、分離構造体の前に形成されるので、過度のＡｓの外部への拡散を防止するために、分離処理の温度許容度は深溝キャパシタの温度許容度を超えてはならない。
【００１６】
スピン・オン・ガラス（ＳＯＧ）またはスピン・オン誘電体（ＳＯＤ）と呼ばれる材料上でのスピンは、優れた充填特性を有することが分かっている。
【００１７】
また、これらの材料の他の特性は、ＨＤＰ酸化物（ＨＤＰとも呼ばれる）の特性よりも遥かに劣っていることも分かっている。
【００１８】
例えば、スピン・オン・ガラスは、引張り応力、高い湿式エッチング速度を有し、熱的に不安定である。
【００１９】
優れた充填特性を有するポリシラザンと呼ばれる材料についてある程度の研究が行われている。この材料は、［ＳｉＮＲ１Ｒ２ＮＲ３］ｎという構造式を有する。ここで、Ｒ１、Ｒ２およびＲ３は、無機ポリシラザンの場合には、すべて水素であり、有機ポリシラザンの場合には、アルキル、アリールまたはアルコキシル有機基である。便宜上、ポリシラザンを短縮してシラザンと呼ぶことにする。
【００２０】
この材料は、１，０００〜１０，０００の分子量を有する。この材料は、スピン・オン・ステップ用の溶媒に溶かした溶液として塗布される。この溶媒は、予備ベーキング・ステップで比較的低い温度（約３５０℃未満）で蒸発させられ、この材料は種々の雰囲気内で加熱により硬化される。
【００２１】
Ｓａｍｓｕｎｇは、金属の第１のレベルの下の中間誘電体膜を含むシラザンの種々の用途について研究を行った（英国特許ＧＢ２３６１９３７号）。この研究において、推薦された膜は、９００℃〜１０００℃の範囲の温度で水蒸気中でアニールされる。この参照文献は、結果として得られる応力またはＣＭＰを考慮しないで、予備ベーキングおよび高温スチーム（水蒸気を含む）ベーキングという２つのステップからなるプロセスを使用する。平面化はスピン・オン・プロセスだけで行った。
【００２２】
Ｓａｍｓｕｎｇグループによるもう１つの参照文献である、ＩＥＥＥ２００２のＶＬＳＩ技術に関するＩＥＥＥシンポジウムの技術論文のダイジェスト１３２、１３３ページ（０−７８０３−７３１２−Ｘ／０２）掲載の「０．１ミクロン以下のデバイス用のＰ−ＳＯＧを使用する隙間のない低応力の浅溝分離技術」（Void-Free and Low Stress Shallow Trench Isolation Technology usingP-SOG for sub-0.1um Device）は、（先に湿式エッチングにより凹部を形成し）その後でＨＤＰ酸化物キャップを形成し、ＨＤＰ酸化物のＣＭＰを行う、７００℃で酸化雰囲気内でアニーリングを行うシラザン・プロセスを開示している。
【００２３】
Ｓａｍｓｕｎｇグループによるもう１つの参照文献である、２００２年６月１３日付けの米国特許出願番号ＵＳ２００２／００７２２４６  Ａ１号、および「６０ｎｍを超えるＤＲＡＭおよび他のデバイス用の新しいＳＯＧを使用する非常に製造し易い低温度許容度の隙間と水蒸気を含まない前金属誘電体プロセス」（A Highly Manufacturable, Low Thermal Budget, Void and Seam freePre-Metals Dielectric Process Using New SOG for beyond 60nm DRAM and OtherDevices）（０−７８０３−７０５２−Ｘ／０１）２００１ＩＥＥＥは、金属の第１のレベルの下に中間誘電体を形成するための３つのステップからなるプロセスを開示している。このプロセスの場合には、第１のベーキングは、３５０℃〜５００℃の範囲内の温度で行われる。アニーリング・プロセスは、６００〜１２００℃の広い温度範囲で、好適には、酸化雰囲気内で行われる。
【００２４】
これらの参照文献は、ベーキング・ステップ（５００℃未満）とアニーリング・ステップとの間に行われるＣＭＰプロセスの使用を教示している。
【００２５】
上記参照文献は、半導体プロセスの統合は、用途に大きく依存することを示している。このプロセスは、応力がそのためにトランジスタが設計される応力でない場合には、または構造体の他の部分を除去するために主として設計されたエッチング・ステップで除去される膜のエッチングがあまりに高速であまりに大量である場合には、または、非常に重要であり変更することができない以降の高温ステップ中に膜が破損した場合には、絶縁を行う膜を形成するだけでは十分でない。分離誘電体のアニーリングが、すべての前に存在するｐ−ｎ構造およびチップ上の界面をシフトしないことも重要である。
【００２６】
十分に分離するための基本的なジョブを実行し、工業規格ＨＤＰ酸化物の応力およびエッチング抵抗に近い応力およびエッチング抵抗を有する分離トレンチ充填プロセスを発見するための努力が引き続き行われてきた。
【特許文献１】英国特許ＧＢ２３６１９３７号
【特許文献２】米国特許出願番号ＵＳ２００２／００７２２４６  Ａ１号
【非特許文献１】ＩＥＥＥ２００２のＶＬＳＩ技術に関するＩＥＥＥシンポジウムの技術論文のダイジェスト１３２、１３３ページ（０−７８０３−７３１２−Ｘ／０２）掲載の「０．１ミクロン以下のデバイス用のＰ−ＳＯＧを使用する隙間のない低応力の浅いトレンチ隔離技術」（Void-Free and Low Stress Shallow Trench Isolation Technology usingP-SOG for sub-0.1um Device）
【非特許文献２】「６０ｎｍを超えるＤＲＡＭおよび他のデバイス用の新しいＳＯＧを使用する非常に製造し易い低熱予算の隙間と水蒸気を含まない前金属誘電体プロセス」（A Highly Manufacturable, Low Thermal Budget, Void and Seam freePre-Metals Dielectric Process Using New SOG for beyond 60nm DRAM and OtherDevices）（０−７８０３−７０５２−Ｘ／０１）２００１ＩＥＥＥ
【発明の開示】
【発明が解決しようとする課題】
【００２７】
本発明は、分離構造体を形成する前に、少なくとも１つのｐ−ｎ接合または異なる材料の界面を有するシリコン集積回路内の分離トレンチを充填するための方法に関する。
【課題を解決するための手段】
【００２８】
本発明のある態様は、前のレベル接合の温度許容度制限内の圧縮応力を有する隙間のない熱的に安定した材料の製造である。
【００２９】
本発明のある態様は、材料の応力を引張り応力から圧縮応力に変換する変換ステップである。
【００３０】
本発明の別の態様は、後でアニーリングが乾燥した雰囲気内で行われる応力変換ステップである。
【００３１】
本発明の別の態様は、後でアニーリングが乾燥した雰囲気内で行われる水蒸気雰囲気内での第１の加熱ステップである。
【００３２】
本発明の別の態様は、最終材料の応力および湿式エッチング速度を適合するための、許可されたすべてのデバイス温度許容度およびアニーリング・ステップを関連づけるための機能である。
【発明を実施するための最良の形態】
【００３３】
図１〜図３は、ＳＯＤ用途での基本シーケンスである。これらの図においては、パッド窒化物／酸化物２０を有するシリコン基板１０は、例えば、反応性イオン・エッチングのような任意の便利なプロセスによりその中にエッチングされた一組のアパーチャを有する。２つのサイズのアパーチャが示してあるが、それは実際のウェーハが、アパーチャ間に種々の間隔、種々のアパーチャの幅、および種々の深さを有することができることを示すためである。このような違いは、例えば、パターン密度に依存する場合がある１回のエッチング・プロセスの変動によるものであり、または２つの異なるプロセス中に形成されたアパーチャを同時に充填したことによる場合がある。
【００３４】
図１の右側では、アパーチャ３４は、幅４８および深さ４６を有し、そのためアスペクト比は４６／４８である。アパーチャ３２は、幅４４および深さ４２を有するので、アスペクト比は４２／４４である。アパーチャ３２のアスペクト比は、アパーチャ３４のアスペクト比よりも大きいので、当該プロセスは、ある範囲のアスペクト比に適応しなければならないことは明らかである。
【００３５】
プロセス中、スピン・オン誘電体（ＳＯＤ）またはスピン・オン・ガラス（ＳＯＧ）と呼ばれるトレンチ誘電体充填物質が、上記材料を表面上に非常に均一に広げるために回転しているウェーハに塗布される。適当な低い粘度を有する材料は、種々のアパーチャ内に浸透し、あふれ出て、頂面５２はパッド２０の頂面よりも高くなる。図２はその結果を示す。
【００３６】
次に、図３に示すように、過度にあふれ出た材料を除去するために、ウェーハがＣＭＰまたはエッチングバック・ステップにより平面化される。図３は、また、酸化雰囲気内で材料をアニールすることによる、アパーチャの側面に沿って形成された酸化物５７の余分な厚さも示す。水蒸気を含む雰囲気内でのアニーリングの従来のステップは、シラザン内の窒素および水素をアンモニアおよび分子状水素に変換し、この分子状水素は材料から抜け出し、後に大部分は酸化シリコンである残滓を残す。雰囲気が酸素を含んでいると、Ｓｉ−Ｎ結合からＳｉ−Ｏ結合への変換が促進される。最終材料の特性は、この変換が行われた程度により異なる。
【００３７】
図４および図５は、シラザン充填５４が任意の従来のエッチングにより凹み、ＨＤＰのキャップ層６２が、標準技術により堆積され、ＣＭＰにより平面化される本発明のオプションとしての態様を示す。
【００３８】
当業者であれば、シラザン層５４の応力をＨＤＰ層６２の応力に近づけると、プロセスがさらにしっかりし、結果がよくなることを理解することができるだろう。
【００３９】
スピン・オン材料は、化学蒸着法のようなプロセスでは充填できない種々のアパーチャ・プロファイルを充填するという周知の特性を有する。図６を参照すると、この図は、内側に曲がったプロファイルを有するアパーチャ３１０を示す。このことは、横方向の寸法Ｂが、アパーチャの頂部のまたは頂部近くの対応する横方向の寸法Ａより短い、少なくとも１つのレベルが存在することを意味する。このようなことは、トレンチ・キャパシタの場合には、設計により、平滑にするために壁部上に四角にディボット（divot）が形成された場合には、偶然発生する。
【００４０】
図８は、材料３２０’の本体内にすでに形成された隙間３２５を含むＣＶＤプロセスによる結果を示す。対照的に、図７は、アパーチャを均一に充填するスピン・オン・プロセスの結果を示す。
【００４１】
アスペクト比が約４を超える（垂直なトレンチ側壁プロファイルを形成する）場合には、浅溝分離、またはＳＴＩと呼ばれる分離トレンチ用の工業規格材料は、アパーチャを均一に充填しない高密度プラズマ援用酸化物（ＨＤＰ酸化物）であることは周知である。
【００４２】
現代の処理の場合には、チップ上のフィーチャの密度を増大するために非常に高い圧力がかけられるので、アスペクト比は常に増大する。プロセス・エンジニアは、現在約１０の範囲内のアスペクト比を有する充填トレンチを取り扱っていて、遥かに大きいアスペクト比を有する充填トレンチを計画している。全体の材料の一部を堆積するステップ、新しい材料が塞がらないようにアパーチャの上部をクリーニングするステップ、次に、第２の部分を充填するステップを含む大きなアスペクト比のトレンチを充填するために、種々の複雑で高価なスキームが使用されている。
【００４３】
プロセス・エンジニアは、スピン・オン材料の充填特性のほうが遥かにすぐれているにもかかわらず、前述のスキームを使用する。何故なら、現在、スピン・オン材料は受け入れられないからである。分離トレンチの場合には、充填したトレンチを絶縁するだけでは、すなわち、電流を流さないというだけでは十分でない。プロセス統合は、プロセス内のステップおよび結果として得られる材料の特性が、プロセスおよび構造の残りと整合することを要求する。
【００４４】
現在使用しているプロセスは、ＨＤＰ酸化物の特性と整合させるために開発したものなので、これらの現在のプロセスを変更するのは大仕事である。ＨＤＰ材料の材料特性をエミュレートするスピン・オン・プロセスを開発することができれば非常に有利である。
【００４５】
本発明者は、スピン・オン材料の応力、組成および湿式エッチング抵抗をＨＤＰ酸化物のこれらのものと同様となるように調整することができることを発見した。
【００４６】
製造業者の勧める方法で処理したポリシラザンは、低いエッチング抵抗、引張り応力および低い密度を有するＨＤＰのこれらとは非常に異なる特性を有する最終材料を生成する。
【００４７】
本発明によれば、処理ステップのシーケンスは下記のとおりである。
２０００〜４０００の範囲の分子量を有するスピン・オン・シラザンをジブチル・エーテルのような溶媒内に溶解する。
２０〜１２０分間、１００〜４５０℃の範囲内の温度でＯ２雰囲気内（４００〜７００トル）で予備ベーキングする。
２０〜１２０分間、４５０〜８００℃の範囲内の温度で、水蒸気中で第１のアニーリングを行う。
前のレベルの温度許容度が許す場合には、２０〜１２０分間、８００〜１２００℃の範囲内の温度で水蒸気を含まない酸素雰囲気内（４００〜７００トル）で、第２のアニーリングを行う。
【００４８】
結果として得られる膜をＣＭＰで平面化する。
【００４９】
深いＳＴＩトレンチ（アスペクト比が６より大きい）の場合には、追加ステップは、トレンチの底部の材料が確実に酸化し、Ｓｉ−Ｎ結合からＳｉ−Ｏ結合に変換するように、ＣＭＰの後で２０〜１２０分間、４５０〜８００℃の範囲内の温度で、水蒸気内で追加アニーリングを行う。
【００５０】
本発明の有利な機能は、最終製品のパラメータを、処理パラメータを変化させることにより変えることができることである。図に示すように、最終材料は、不純物による汚染が少ない高品質の酸化物であり、９００℃で１．５未満の湿式エッチング除去比（ＷＥＲＲ）を有し、０．１〜２Ｇｄｙｎｅ／ｃｍ２の範囲内の圧縮膜応力を有し、標準スラリによるＣＭＰで平面化することができ、１０００℃を超える温度で熱的に安定していて、ＨＤＰ酸化物より優れた厚さの均一性（１％σ未満）を有する。
【００５１】
図９を参照すると、図のグラフは、水蒸気および酸素雰囲気内でアニールしたシラザン膜内の材料応力を示す。点４１０は、ＨＤＰ酸化物の典型的な値を示す。曲線４２０は、７００〜９００℃の範囲内の水蒸気によるアニーリングの結果を示す。図を見れば分かるように、８００℃および９００℃のところの点はＨＤＰに非常に近く、一方、酸素雰囲気内でアニールした膜の結果（曲線４３０）は、ある引張り応力を有する。
【００５２】
図１０は、湿式エッチング速度、すなわち、熱酸化物の速度に対する当該膜のエッチング速度の比の対応する曲線を示す。エッチング材料は、緩衝剤で処理したフッ化水素酸（ＢＨＦ）である。曲線５２０上の８００および９００℃での水蒸気によるアニーリングの結果は、点５１０のＨＤＰ酸化物の結果に非常によく似ていて、一方、酸素によるアニーリングの結果、曲線５３０は、遥かに高い（もっと低いエッチング抵抗を有する）。
【００５３】
図１１は、結果として得られる酸化物の屈折率の対応する結果を示す。屈折率は、材料密度の測定値であり、またシリコン対酸素の化学量論的比率である。
【００５４】
この場合も、曲線６２０（水蒸気によるアニーリング）は、ＨＤＰ酸化物の通常の点６１０にもっと近い。一方、曲線６３０酸素によるアニーリング上の点は、かなり異なっている。図１２は、２つの異なる温度（水蒸気中）でのアニーリング後の膜の組成を示す。Ｃの残留濃度（曲線Ｃ）、Ｎの残留濃度（曲線ＮＳｉ）および水素の残留濃度（曲線Ｈ）は、１０００℃の場合よりも７００℃の場合の方が遥かに高い。
【００５５】
非常に高温（１０００℃）で水蒸気によるアニーリングを行うと、不純物レベルの低い膜ができるが、従来レベル接合がもっと低い温度許容度制限を有する場合には、明らかにこの膜は使用することができない。垂直トランジスタの場合には、多くの場合、トランジスタを形成した後でＳＴＩが行われ、例えば、１００ｎｍ垂直ＤＲＡＭグラウンド・ルールを仮定して、９００℃を超える温度での任意の長い（１０分を超える）アニーリングを行ってはならない。
【００５６】
シリコンの高温水蒸気による酸化についてのもう１つの周知の問題は、ドーピング剤の拡散（Ｂ、Ｐ、Ａｓ等）のための活動エネルギーを低減し、その後でその拡散係数（いわゆる酸素促進拡散（ＯＥＤ））を増大する欠陥が形成されることである。この欠陥は、前のｐ−ｎ接合プロファイル内の望ましくない変化をさらに大きくする。
【００５７】
８００℃を超える温度で水蒸気による酸化を行うと、ウェーハ（バルク、エピタキシャルまたはＳＯＩ）内のシリコンの過度の酸化が起こり、このような過度の酸化により、能動エリア内で形成されるトランジスタのパラメータが劣化する恐れがあることが分かっている。厚い（３００Åを超える）酸化膜がＳＴＩ側壁（特に、頂部の隅の部分）上に成長し、隣接する能動エリア内に応力が発生し、欠陥の数が増大する。パッドＳｉＮストリップおよび以降のエッチングおよびアニーリング処理ステップの後で、頂部のＳＴＩの隅に欠陥が容易に形成される。能動エリア内の応力は回路設計により変化する場合がある。本発明の利点は、新しいトレンチ材料が、それに対してトランジスタが設計された応力を変化させないことである。
【００５８】
シラザン膜に対して第１の８００℃での水蒸気によるアニーリングを行ったら、８００℃を超える温度で酸素内で第２のアニーリングに進むことが有利である。このようなアニーリングを行うと、湿式エッチング速度比がさらに低減し（熱酸化物の速度比の約１．１に）、膜応力圧縮が０．５〜２Ｇｄｙｎｅ／ｃｍ２の範囲内に維持される。
【００５９】
最終膜の特性は、水蒸気によるアニーリングおよび酸素によるアニーリングの時間を変化させることにより、調整または適合することができる。
【００６０】
１つの好適な実施形態を参照しながら本発明を説明してきたが、当業者であれば特許請求の範囲の精神および範囲から逸脱することなしに、本発明を種々の別の方法で実行することができることを理解することができるだろう。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施における基板の一部である。
【図２】本発明の実施における基板の一部である。
【図３】本発明の実施における基板の一部である。
【図４】ＨＤＰキャップ層を塗布するためのオプションとしてのステップである。
【図５】ＨＤＰキャップ層を塗布するためのオプションとしてのステップである。
【図６】内側に曲がったプロファイルを有するアパーチャの充填である。
【図７】内側に曲がったプロファイルを有するアパーチャの充填である。
【図８】内側に曲がったプロファイルを有するアパーチャの充填である。
【図９】異なる処理による材料の応力のグラフである。
【図１０】異なる処理による相対エッチング速度のグラフである。
【図１１】異なる処理による相対エッチング速度のグラフである。
【図１２】異なる処理による材料の組成のグラフである。
【符号の説明】
【００６２】
１０  シリコン基板
２０  パッド窒化物／酸化物
３４  アパーチャ
４６  深さ
４８  幅
５２  頂面
５４  シラザン層
５７  酸化物
６２  ＨＤＰ層
３１０  アパーチャ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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