(57)【要約】【課題】半導体記憶装置におけるソフトエラー耐性を改善する。【解決手段】メモリセル１０はいわゆるＣＭＯＳ型セルである。半導体基板５の主面５Ｓ内にはＰ型のウェルＷ１Ｐ，Ｗ２Ｐ，Ｗ３Ｐ及びＮ型のウェルＷ４Ｎ，Ｗ５Ｎが形成されており、ウェルＷ２Ｐ，Ｗ４Ｎ，Ｗ１Ｐ，Ｗ５Ｎ，Ｗ３Ｐがこの順序で並んでいる。ドライバトランジスタ１１ＤＮ，１２ＤＮはウェルＷ２Ｐ，Ｗ３Ｐにそれぞれ形成されており、負荷トランジスタ１１ＬＰ，１２ＬＰはウェルＷ４Ｎ，Ｗ５Ｎにそれぞれ形成されている。２つのアクセストランジスタ１１ＡＮ，１２ＡＮは単一のウェルＷ１Ｐに形成されている。一方の記憶ノードを成すＮ＋型不純物領域ＦＮ３０，ＦＮ１０は異なるウェルに分かれており、他方の記憶ノードを成すＮ＋型不純物領域ＦＮ３１，ＦＮ１１も異なるウェルに分かれている。【選択図】　　　　図３
2004047529.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたメモリセルと、を備え、
前記メモリセルは、
第１入力端子及び第１出力端子を含むと共に、前記第１出力端子に接続された主端子を有する第１導電型の少なくとも１つのＭＩＳＦＥＴを第１ドライバトランジスタとして更に含む第１インバータと、
前記第１出力端子に接続された第２入力端子及び前記第１入力端子に接続された第２出力端子を含むと共に、前記第２出力端子に接続された主端子を有する前記第１導電型の少なくとも１つのＭＩＳＦＥＴを第２ドライバトランジスタとして更に含む第２インバータと、
前記第１出力端子に接続された主端子を有する前記第１導電型のＭＩＳＦＥＴから成る第１アクセストランジスタと、
前記第２出力端子に接続された主端子を有する前記第１導電型のＭＩＳＦＥＴから成る第２アクセストランジスタと、を含み、
前記半導体基板は、互いには接しないように形成された前記第１導電型とは反対の第２導電型の第１乃至第３ウェルを含んでおり、
前記第１ウェルに前記第１及び第２アクセストランジスタの双方が形成されており、
前記第２ウェルに前記第１ドライバトランジスタが形成されており、
前記第３ウェルに前記第２ドライバトランジスタが形成されている、
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、
前記メモリセルと前記第２又は第３ウェルの側において隣接する隣のメモリセルを更に備え、
前記メモリセルの前記第２又は第３ウェルは前記隣のメモリセルの前記第２及び第３ウェルのいずれかを兼ねている、
半導体記憶装置。
【請求項３】
請求項１又は請求項２に記載の半導体記憶装置であって、
前記半導体基板は、
前記第１ウェルと前記第２ウェルとの間に形成された前記第１導電型の第４ウェルと、
前記第１ウェルと前記第３ウェルとの間に形成された前記第１導電型の第５ウェルと、を更に含む、
半導体記憶装置。
【請求項４】
請求項１乃至請求項３のいずれかに記載の半導体記憶装置であって、
前記第１及び第２ドライバトランジスタそれぞれの前記少なくとも１つのＭＩＳＦＥＴは、並列接続された複数のＭＩＳＦＥＴを含み、
前記第２、第１及び第３ウェルが定方向にこの順序で並んでおり、
前記複数のＭＩＳＦＥＴの主端子にあたる不純物領域が前記定方向に直交する方向に並んでいる、
半導体記憶装置。
【請求項５】
請求項３に記載の半導体記憶装置であって、
前記第１インバータは、前記第４ウェルに形成されており、前記第１出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第１負荷トランジスタとして更に含み、
前記第２インバータは、前記第５ウェルに形成されており、前記第２出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第２負荷トランジスタとして更に含み、
前記第２、第４、第１、第５及び第３ウェルが定方向にこの順序で並んでおり、
前記第１及び第２負荷トランジスタを成す前記ＭＩＳＦＥＴのゲートは前記定方向には並んでおらず、
前記第１及び第２ドライバトランジスタ並びに前記第１及び第２アクセストランジスタを成すＭＩＳＦＥＴのゲートは、前記第１及び第２負荷トランジスタのいずれかの前記ゲートと前記定方向において並んでいる、
半導体記憶装置。
【請求項６】
請求項３に記載の半導体記憶装置であって、
前記第１インバータは、前記第４ウェルに形成されており、前記第１出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第１負荷トランジスタとして更に含み、
前記第２インバータは、前記第５ウェルに形成されており、前記第２出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第２負荷トランジスタとして更に含み、
前記半導体記憶装置は、
前記第１ドライバトランジスタ及び前記第１負荷トランジスタのゲートを形成する第１ゲート配線と、
前記第２ドライバトランジスタ及び前記第２負荷トランジスタのゲートを形成する第２ゲート配線と、
前記第１ドライバトランジスタ、第１負荷トランジスタ及び第１アクセストランジスタが有する前記第１出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第２ゲート配線、に第１コンタクトホールを介して接する第１配線と、
前記第２ドライバトランジスタ、第２負荷トランジスタ及び第２アクセストランジスタが有する前記第２出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第１ゲート配線、に第２コンタクトホールを介して接する第２配線と、を更に備え、
前記第２ゲート配線は前記第１アクセストランジスタの前記不純物領域に接しており、前記第１コンタクトホールは前記第２ゲート配線と前記第１アクセストランジスタの前記不純物領域とがその内部において同時に露出する第１シェアードコンタクトホールを含み、
前記第１ゲート配線は前記第２アクセストランジスタの前記不純物領域に接しており、前記第２コンタクトホールは前記第１ゲート配線と前記第２アクセストランジスタの前記不純物領域とがその内部において同時に露出する第２シェアードコンタクトホールを含む、
半導体記憶装置。
【請求項７】
請求項３に記載の半導体記憶装置であって、
前記第１インバータは、前記第４ウェルに形成されており、前記第１出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第１負荷トランジスタとして更に含み、
前記第２インバータは、前記第５ウェルに形成されており、前記第２出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第２負荷トランジスタとして更に含み、
前記半導体記憶装置は、
前記第１ドライバトランジスタ及び前記第１負荷トランジスタのゲートを形成する第１ゲート配線と、
前記第２ドライバトランジスタ及び前記第２負荷トランジスタのゲートを形成する第２ゲート配線と、
前記第１ドライバトランジスタ、第１負荷トランジスタ及び第１アクセストランジスタが有する前記第１出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第２ゲート配線、に第１コンタクトホールを介して接する第１配線と、
前記第２ドライバトランジスタ、第２負荷トランジスタ及び第２アクセストランジスタが有する前記第２出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第１ゲート配線、に第２コンタクトホールを介して接する第２配線と、を更に備え、
前記第１及び第２ゲート配線は前記第２及び第１アクセストランジスタの前記不純物領域に接しておらず、
前記第１及び第２コンタクトホールは前記不純物領域及び前記第１及び第２ゲート配線にそれぞれ設けられている、
半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特にソフトエラー耐性の改善に関する。
【０００２】
【従来の技術】
図１６に従来の半導体記憶装置１Ｒを説明するための回路図を示す。なお、図１６には１つのメモリセル１０Ｒとこれに付随する２本の（１対の）ビット線ＢＬ１Ｒ，ＢＬ２Ｒ及び１本のワード線ＷＬＲを示している。なお、メモリセル１０ＲはいわゆるシングルポートＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のメモリセルである。
【０００３】
図１６に示すように、メモリセル１０Ｒは２つのドライバトランジスタ１１ＤＮＲ，１２ＤＮＲと、２つの負荷トランジスタ１１ＬＰＲ，１２ＬＰＲと、２つのアクセストランジスタ１１ＡＮＲ，１２ＡＮＲで構成されている。なお、アクセストランジスタはトランスファトランジスタ又はトランスファゲートとも呼ばれる。従来の半導体記憶装置１Ｒにおいて、ドライバトランジスタ１１ＤＮＲ，１２ＤＮＲ及びアクセストランジスタ１１ＡＮＲ，１２ＡＮＲがＮ型（Ｎチャネル型）のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）から成り、負荷トランジスタ１１ＬＰＲ，１２ＬＰＲがＰ型（Ｐチャネル型）のＭＯＳＦＥＴから成る。
【０００４】
ドライバトランジスタ１１ＤＮＲと負荷トランジスタ１１ＬＰＲとは直列接続されてＣＭＯＳ型のインバータ１１Ｒを構成している。同様に、ドライバトランジスタ１２ＤＮＲと負荷トランジスタ１２ＬＰＲとは直列接続されてＣＭＯＳ型のインバータ１２Ｒを構成している。２つのインバータ１１Ｒ，１２Ｒは電源電位ＶＤＤと接地電位ＧＮＤとの間に並列に接続される。
【０００５】
ドライバトランジスタ１１ＤＮＲと負荷トランジスタ１１ＬＰＲとの接続部分１１ｂＲ、すなわちインバータ１１Ｒの出力端子１１ｂＲはアクセストランジスタ１１ＡＮＲを介してビット線ＢＬ１Ｒに接続されている。更に、インバータ１１Ｒの出力端子１１ｂＲはインバータ１２Ｒの入力端子１２ａＲに接続されている、すなわち２つのトランジスタ１２ＤＮＲ，１２ＬＰＲのゲートに共通に接続されている。同様に、ドライバトランジスタ１２ＤＮＲと負荷トランジスタ１２ＬＰＲとの接続部分１２ｂＲ、すなわちインバータ１２Ｒの出力端子１２ｂＲはアクセストランジスタ１２ＡＮＲを介してビット線ＢＬ２Ｒに接続されている。更に、インバータ１２Ｒの出力端子１２ｂＲはインバータ１１Ｒの入力端子１１ａＲに接続されている、すなわち２つのトランジスタ１１ＤＮＲ，１１ＬＰＲのゲートに共通に接続されている。そして、アクセストランジスタ１１ＡＮＲ，１２ＡＮＲのゲートは共にワード線ＷＬＲに接続されている。
【０００６】
インバータ１１Ｒ，１２Ｒの出力端子１１ｂＲ，１２ｂＲはメモリセル１０Ｒのいわゆる記憶ノードにあたるので、便宜上、これらの記憶ノードを出力端子１１ｂＲ，１２ｂＲと同じ符号を用いて記憶ノード１１ｂＲ，１２ｂＲと呼ぶことにする。
【０００７】
次に、従来の半導体記憶装置１Ｒの具体的構造を図１７〜図２１のレイアウト図（平面図）を参照して説明する。なお、説明のために図１７中から従来の半導体記憶装置１Ｒの一部の要素を抜き出して図１８〜図２１に図示している。また、説明の便宜上、半導体基板５Ｒの主面５ＳＲに平行を成し且つ互いに直交する第１及び第２方向Ｄ１，Ｄ２を規定している。
【０００８】
図１７〜図２１に示すように、半導体基板５Ｒの主面５ＳＲ内には３つのウェルＷＰ１Ｒ，ＷＮＲ，ＷＰ２Ｒが形成されており、この順序で第１方向Ｄ１に並んでいる。
【０００９】
図１８に示すように、Ｐ型のウェルＷＰ１ＲにＮ型のドライバトランジスタ１１ＤＮＲ及びＮ型のアクセストランジスタ１１ＡＮＲが形成されている。また、Ｎ型のウェルＷＮＲにＰ型の負荷トランジスタ１１ＬＰＲ，１２ＬＰＲが形成されている。また、Ｐ型のウェルＷＰ２ＲにＮ型のドライバトランジスタ１２ＤＮＲ及びＮ型のアクセストランジスタ１２ＡＮＲが形成されている。
【００１０】
詳細には、Ｐ型のウェルＷＰ１Ｒの主面５ＳＲ内にＮ型ＭＯＳＦＥＴのソース／ドレイン領域を成すＮ＋型の不純物領域ＦＮ３２Ｒ，ＦＮ１０Ｒ，ＦＮ２０Ｒが形成されている。不純物領域ＦＮ３２Ｒ，ＦＮ１０Ｒはドライバトランジスタ１１ＤＮＲのチャネル領域を介して第２方向Ｄ２に並んでおり、不純物領域ＦＮ１０Ｒ，ＦＮ２０Ｒはアクセストランジスタ１１ＡＮＲのチャネル領域を介して第２方向Ｄ２に並んでいる。このとき、２つのトランジスタ１１ＤＮＲ，１１ＡＮＲで不純物領域ＦＮ１０Ｒを共有している。
【００１１】
同様に、Ｐ型のウェルＷＰ２Ｒの主面５ＳＲ内にＮ＋型の不純物領域ＦＮ３３Ｒ，ＦＮ１１Ｒ，ＦＮ２１Ｒが形成されている。不純物領域ＦＮ３３Ｒ，ＦＮ１１Ｒはドライバトランジスタ１２ＤＮＲのチャネル領域を介して第２方向Ｄ２に並んでおり、不純物領域ＦＮ１１Ｒ，ＦＮ２１Ｒはアクセストランジスタ１２ＡＮＲのチャネル領域を介して第２方向Ｄ２に並んでいる。このとき、２つのトランジスタ１２ＤＮＲ，１２ＡＮＲで不純物領域ＦＮ１１Ｒを共有している。
【００１２】
他方、Ｎ型のウェルＷＮＲの主面５ＳＲ内にＰ型ＭＯＳＦＥＴのソース／ドレイン領域を成すＰ＋型の不純物領域ＦＰ１２Ｒ，ＦＰ１０Ｒ，ＦＰ１３Ｒ，ＦＰ１１Ｒが形成されている。不純物領域ＦＰ１２Ｒ，ＦＰ１０Ｒは負荷トランジスタ１１ＬＰＲのチャネル領域を介して第２方向Ｄ２に並んでおり、不純物領域ＦＰ１３Ｒ，ＦＰ１１Ｒは負荷トランジスタ１２ＬＰＲのチャネル領域を介して第２方向Ｄ２に並んでいる。
【００１３】
なお、トランジスタ１１ＤＮＲ，１１ＬＰＲ，１２ＡＮＲのチャネル領域が第１方向Ｄ１に並んでおり、トランジスタ１２ＤＮＲ，１２ＬＰＲ，１１ＡＮＲのチャネル領域が第１方向Ｄ１に並んでいる。
【００１４】
そして、ゲート配線ＰＬ１１Ｒがトランジスタ１１ＤＮＲ，１１ＬＰＲのチャネル領域にゲート酸化膜（図示せず）を介して対面するように配置されており、更に当該ゲート配線ＰＬ１１Ｒは不純物領域ＦＰ１１Ｒに接している。同様に、ゲート配線ＰＬ１２Ｒがトランジスタ１２ＤＮＲ，１２ＬＰＲのチャネル領域にゲート酸化膜（図示せず）を介して対面するように配置されており、更に当該ゲート配線ＰＬ１２Ｒは不純物領域ＦＰ１０Ｒに接している。また、ゲート配線ＰＬ１１ＡＲ，ＰＬ１２ＡＲがアクセストランジスタ１１ＡＮＲ，１２ＡＮＲのチャネル領域にゲート酸化膜（図示せず）を介して対面するようにそれぞれ配置されている。なお、ゲート配線ＰＬ１１Ｒ，ＰＬ１２Ｒ，ＰＬ１１ＡＲ，ＰＬ１２ＡＲは例えば低抵抗のポリシリコンから成る。
【００１５】
不純物領域ＦＮ３２Ｒ等及びゲート配線ＰＬ１１Ｒ，ＰＬ１２Ｒ，ＰＬ１１ＡＲ，ＰＬ１２ＡＲを覆って層間絶縁膜（図示せず）が配置されている。この層間絶縁膜には不純物領域ＦＮ３２Ｒ，ＦＮ１０Ｒ，ＦＮ２０Ｒ，ＦＮ３３Ｒ，ＦＮ１１Ｒ，ＦＮ２１Ｒ，ＦＰ１２Ｒ，ＦＰ１３Ｒに至るコンタクトホールＣＲが形成されている。更に、当該層間絶縁膜には、ゲート配線ＰＬ１１Ｒ及び不純物領域ＦＮ１１Ｒがその内部に同時に露出するコンタクトホール（シェアードコンタクトホールとも呼ぶ）ＳＣＲが形成されており、同様にゲート配線ＰＬ１２Ｒ及び不純物領域ＦＮ１０Ｒがその内部に同時に露出するシェアードコンタクトホールＳＣＲが形成されている。更に、当該層間絶縁膜には、ゲート配線ＰＬ１１ＡＲ，ＰＬ１２ＡＲに至るコンタクトホール（ゲートコンタクトホールとも呼ぶ）ＧＣＲがそれぞれ形成されている。
【００１６】
次に、図１８及び図１９を参照すれば分かるように、上記層間絶縁膜上には例えばアルミニウムから成る第１層目の配線１ＷＲ，１ＧＲ，１ＤＲ，１Ｂ１Ｒ，１Ｂ２Ｒ，１Ｌ１Ｒ，１Ｌ２Ｒが配置されている。
【００１７】
そして、２つの配線１ＷＲはゲートコンタクトホールＧＣＲを介してゲート配線ＰＬ１１ＡＲ，ＰＬ１２ＡＲにそれぞれ接しており、２つの配線１ＧＲはコンタクトホールＣＲを介して不純物領域ＦＮ３２Ｒ，ＦＮ３３Ｒにそれぞれ接している。また、２つの配線１ＤＲはコンタクトホールＣＲを介して不純物領域ＦＰ１２Ｒ，ＦＰ１３Ｒにそれぞれ接している。また、配線１Ｂ１Ｒ，１Ｂ２ＲはコンタクトホールＣＲを介して不純物領域ＦＮ２０Ｒ，ＦＮ２１Ｒにそれぞれ接している。
【００１８】
配線１Ｌ１ＲはコンタクトホールＣＲ及びシェアードコンタクトホールＳＣＲを介して不純物領域ＦＮ１０Ｒ，ＦＰ１０Ｒ及びゲート配線ＰＬ１２Ｒに接している。同様に、配線１Ｌ２ＲはコンタクトホールＣＲ及びシェアードコンタクトホールＳＣＲを介して不純物領域ＦＮ１１Ｒ，ＦＰ１１Ｒ及びゲート配線ＰＬ１１Ｒに接している。
【００１９】
そして、これらの配線１ＷＲ，１ＧＲ，１ＤＲ，１Ｂ１Ｒ，１Ｂ２Ｒ，１Ｌ１Ｒ，１Ｌ２Ｒを覆って層間絶縁膜（図示せず）が配置されている。当該層間絶縁膜にはビアホール１ＴＲが形成されており、配線１ＷＲ，１ＧＲ，１ＤＲ，１Ｂ１Ｒ，１Ｂ２Ｒ上にビアホール１ＴＲが設けられている。
【００２０】
次に、図１９及び図２０を参照すれば分かるように、第１層目の配線１ＷＲ，１ＧＲ，１ＤＲ，１Ｂ１Ｒ，１Ｂ２Ｒ，１Ｌ１Ｒ，１Ｌ２Ｒを覆う上記層間絶縁膜（図示せず）上に例えばアルミニウムから成る第２層目の配線２ＷＲ，２ＧＲ，２ＤＲ，２Ｂ１Ｒ，２Ｂ２Ｒが配置されている。配線２ＷＲ，２ＧＲ，２Ｂ１Ｒ，２Ｂ２Ｒはビアホール１ＴＲを介して配線１ＷＲ，１ＧＲ，１Ｂ１Ｒ，１Ｂ２Ｒにそれぞれに接しており、配線２ＤＲはビアホール１ＴＲを介して２つの配線１ＤＲに接している。
【００２１】
そして、これらの配線２ＷＲ，２ＧＲ，２ＤＲ，２Ｂ１Ｒ，２Ｂ２Ｒを覆って層間絶縁膜（図示せず）が配置されており、当該層間絶縁膜には２つの配線２ＷＲ上にそれぞれビアホール２ＴＲが形成されている。
【００２２】
更に、図２０及び図２１を参照すれば分かるように、第２層目の配線２ＷＲ，２ＧＲ，２ＤＲ，２Ｂ１Ｒ，２Ｂ２Ｒを覆う上記層間絶縁膜（図示せず）上に例えばアルミニウムから成る第３層目の配線３ＷＲが配置されており、当該配線３ＷＲはビアホール２ＴＲを介して２つの配線２ＷＲに接している。
【００２３】
なお、配線２Ｂ１Ｒ，２Ｂ２Ｒはビット線ＢＬ１Ｒ，ＢＬ２Ｒにそれぞれ対応し、配線３ＷＲはワード線ＷＬＲに対応する。また、配線２ＧＲは接地電位ＧＮＤに接続され、配線２ＤＲは電源電位ＶＤＤに接続される。
【００２４】
【発明が解決しようとする課題】
上述のような構造を有する従来の半導体記憶装置１Ｒでは、記憶ノード１１ｂＲは不純物領域ＦＮ１０Ｒ，ＦＰ１０Ｒを含んで構成され、記憶ノード１２ｂＲは不純物領域ＦＮ１１Ｒ，ＦＰ１１Ｒを含んで構成される。このため、これらの不純物領域ＦＮ１０Ｒ，ＦＰ１０Ｒ，ＦＮ１１Ｒ，ＦＰ１１Ｒにα線や中性子線が入射するとソフトエラーが発生する。特に、同じウェルＷＰ１Ｒ，ＷＰ２Ｒに形成されたドライバトランジスタ１１ＤＮＲ，１２ＤＮＲ及びアクセストランジスタ１１ＡＮＲ，１２ＡＮＲに属するＮ＋型の不純物領域ＦＮ１０Ｒ，ＦＮ１１Ｒはソフトエラーの発生に大きく関わっている。なお、従来の半導体記憶装置１Ｒのソフトエラーに対する耐性は記憶ノード１１ｂＲ，１２ｂＲの容量のみで決まるので、微細化に伴って記憶ノード１１ｂＲ，１２ｂＲの容量が減少するとソフトエラー耐性も低下してしまう。
【００２５】
本発明はかかる点に鑑みてなされたものであり、従来の半導体記憶装置１Ｒよりもソフトエラー耐性が向上した半導体記憶装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
請求項１に記載の半導体記憶装置は、半導体基板と、前記半導体基板に形成されたメモリセルと、を備え、前記メモリセルは、第１入力端子及び第１出力端子を含むと共に、前記第１出力端子に接続された主端子を有する第１導電型の少なくとも１つのＭＩＳＦＥＴを第１ドライバトランジスタとして更に含む第１インバータと、前記第１出力端子に接続された第２入力端子及び前記第１入力端子に接続された第２出力端子を含むと共に、前記第２出力端子に接続された主端子を有する前記第１導電型の少なくとも１つのＭＩＳＦＥＴを第２ドライバトランジスタとして更に含む第２インバータと、前記第１出力端子に接続された主端子を有する前記第１導電型のＭＩＳＦＥＴから成る第１アクセストランジスタと、前記第２出力端子に接続された主端子を有する前記第１導電型のＭＩＳＦＥＴから成る第２アクセストランジスタと、を含み、前記半導体基板は、互いには接しないように形成された前記第１導電型とは反対の第２導電型の第１乃至第３ウェルを含んでおり、前記第１ウェルに前記第１及び第２アクセストランジスタの双方が形成されており、前記第２ウェルに前記第１ドライバトランジスタが形成されており、前記第３ウェルに前記第２ドライバトランジスタが形成されている。
【００２７】
請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、前記メモリセルと前記第２又は第３ウェルの側において隣接する隣のメモリセルを更に備え、前記メモリセルの前記第２又は第３ウェルは前記隣のメモリセルの前記第２及び第３ウェルのいずれかを兼ねている。
【００２８】
請求項３に記載の半導体記憶装置は、請求項１又は請求項２に記載の半導体記憶装置であって、前記半導体基板は、前記第１ウェルと前記第２ウェルとの間に形成された前記第１導電型の第４ウェルと、前記第１ウェルと前記第３ウェルとの間に形成された前記第１導電型の第５ウェルと、を更に含む。
【００２９】
請求項４に記載の半導体記憶装置は、請求項１乃至請求項３のいずれかに記載の半導体記憶装置であって、前記第１及び第２ドライバトランジスタそれぞれの前記少なくとも１つのＭＩＳＦＥＴは、並列接続された複数のＭＩＳＦＥＴを含み、前記第２、第１及び第３ウェルが定方向にこの順序で並んでおり、前記複数のＭＩＳＦＥＴの主端子にあたる不純物領域が前記定方向に直交する方向に並んでいる。
【００３０】
請求項５に記載の半導体記憶装置は、請求項３に記載の半導体記憶装置であって、前記第１インバータは、前記第４ウェルに形成されており、前記第１出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第１負荷トランジスタとして更に含み、前記第２インバータは、前記第５ウェルに形成されており、前記第２出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第２負荷トランジスタとして更に含み、前記第２、第４、第１、第５及び第３ウェルが定方向にこの順序で並んでおり、前記第１及び第２負荷トランジスタを成す前記ＭＩＳＦＥＴのゲートは前記定方向には並んでおらず、前記第１及び第２ドライバトランジスタ並びに前記第１及び第２アクセストランジスタを成すＭＩＳＦＥＴのゲートは、前記第１及び第２負荷トランジスタのいずれかの前記ゲートと前記定方向において並んでいる。
【００３１】
請求項６に記載の半導体記憶装置は、請求項３に記載の半導体記憶装置であって、前記第１インバータは、前記第４ウェルに形成されており、前記第１出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第１負荷トランジスタとして更に含み、前記第２インバータは、前記第５ウェルに形成されており、前記第２出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第２負荷トランジスタとして更に含み、前記半導体記憶装置は、前記第１ドライバトランジスタ及び前記第１負荷トランジスタのゲートを形成する第１ゲート配線と、前記第２ドライバトランジスタ及び前記第２負荷トランジスタのゲートを形成する第２ゲート配線と、前記第１ドライバトランジスタ、第１負荷トランジスタ及び第１アクセストランジスタが有する前記第１出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第２ゲート配線、に第１コンタクトホールを介して接する第１配線と、前記第２ドライバトランジスタ、第２負荷トランジスタ及び第２アクセストランジスタが有する前記第２出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第１ゲート配線、に第２コンタクトホールを介して接する第２配線と、を更に備え、前記第２ゲート配線は前記第１アクセストランジスタの前記不純物領域に接しており、前記第１コンタクトホールは前記第２ゲート配線と前記第１アクセストランジスタの前記不純物領域とがその内部において同時に露出する第１シェアードコンタクトホールを含み、前記第１ゲート配線は前記第２アクセストランジスタの前記不純物領域に接しており、前記第２コンタクトホールは前記第１ゲート配線と前記第２アクセストランジスタの前記不純物領域とがその内部において同時に露出する第２シェアードコンタクトホールを含む。
【００３２】
請求項７に記載の半導体記憶装置は、請求項３に記載の半導体記憶装置であって、前記第１インバータは、前記第４ウェルに形成されており、前記第１出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第１負荷トランジスタとして更に含み、前記第２インバータは、前記第５ウェルに形成されており、前記第２出力端子に接続された主端子を有する前記第２導電型のＭＩＳＦＥＴを第２負荷トランジスタとして更に含み、前記半導体記憶装置は、前記第１ドライバトランジスタ及び前記第１負荷トランジスタのゲートを形成する第１ゲート配線と、前記第２ドライバトランジスタ及び前記第２負荷トランジスタのゲートを形成する第２ゲート配線と、前記第１ドライバトランジスタ、第１負荷トランジスタ及び第１アクセストランジスタが有する前記第１出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第２ゲート配線、に第１コンタクトホールを介して接する第１配線と、前記第２ドライバトランジスタ、第２負荷トランジスタ及び第２アクセストランジスタが有する前記第２出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第１ゲート配線、に第２コンタクトホールを介して接する第２配線と、を更に備え、前記第１及び第２ゲート配線は前記第２及び第１アクセストランジスタの前記不純物領域に接しておらず、前記第１及び第２コンタクトホールは前記不純物領域及び前記第１及び第２ゲート配線にそれぞれ設けられている。
【００３３】
【発明の実施の形態】
＜実施の形態１＞
図１に実施の形態１に係る半導体記憶装置１を説明するための回路図を示す。なお、図１には１つのメモリセル１０とこれに付随する２本の（１対の）ビット線ＢＬ１，ＢＬ２及び１本のワード線ＷＬを示しているが、半導体記憶装置１は複数のメモリセル１０、複数のビット線ＢＬ１，ＢＬ２、及び、複数のワード線ＷＬを含んでいる。ここではメモリセル１０としていわゆるシングルポートＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のメモリセルを例に挙げて説明する。
【００３４】
図１に示すように、メモリセル１０は第１及び第２ドライバトランジスタ１１ＤＮ，１２ＤＮと、第１及び第２負荷トランジスタ１１ＬＰ，１２ＬＰと、第１及び第２アクセストランジスタ１１ＡＮ，１２ＡＮとで構成されている。なお、アクセストランジスタはトランスファトランジスタ又はトランスファゲートとも呼ばれる。半導体記憶装置１では、これら６つのトランジスタ１１ＤＮ，１２ＤＮ，１１ＬＰ，１２ＬＰ，１１ＡＮ，１２ＡＮがそれぞれ単一の電界効果トランジスタ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）から成る場合、より具体的にはドライバトランジスタ１１ＤＮ，１２ＤＮ及びアクセストランジスタ１１ＡＮ，１２ＡＮがＮ型（Ｎチャネル型）のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＦＥＴ）から成り、負荷トランジスタ１１ＬＰ，１２ＬＰがＰ型（Ｐチャネル型）のＭＯＳＦＥＴから成る場合を説明する。なお、ＭＯＳ型に変えて一般的なＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＦＥＴも適用可能である。
【００３５】
第１ドライバトランジスタ１１ＤＮと第１負荷トランジスタ１１ＬＰとは直列接続されてＣＭＯＳ型の第１インバータ１１を構成している。同様に、第２ドライバトランジスタ１２ＤＮと第２負荷トランジスタ１２ＬＰとは直列接続されてＣＭＯＳ型の第２インバータ１２を構成している。２つのインバータ１１，１２は電源電位ＶＤＤと接地電位ＧＮＤとの間に並列に接続される。
【００３６】
より具体的には、電源電位ＶＤＤに負荷トランジスタ１１ＬＰ，１２ＬＰのソースが接続されており、負荷トランジスタ１１ＬＰ，１２ＬＰのドレインはドライバトランジスタ１１ＤＮ，１２ＤＮのドレインにそれぞれ接続されており、ドライバトランジスタ１１ＤＮ，１２ＤＮのソースは接地電位ＧＮＤに接続されている。また、ドライバトランジスタ１１ＤＮ，１２ＤＮのゲートは負荷トランジスタ１１ＬＰ，１２ＬＰのゲートに接続されている。
【００３７】
なお、トランジスタ（ＭＩＳＦＥＴ）において、ソースとドレインとの間の電流経路、具体的には後述のチャネル領域（又はチャネル形成領域）ＣＨ（図７参照）が主経路を成し、ソース及びドレインをそれぞれ主端子と呼ぶことができる。なお、ゲートは制御端子とも呼ばれる。
【００３８】
第１ドライバトランジスタ１１ＤＮと第１負荷トランジスタ１１ＬＰとの接続部分１１ｂは、すなわち第１インバータ１１の出力端子（ないしは第１出力端子）１１ｂはアクセストランジスタ１１ＡＮの一方の主端子に接続されており、アクセストランジスタ１１ＡＮの他方の主端子は第１ビット線ＢＬ１に接続されている。更に、第１インバータ１１の出力端子１１ｂは第２インバータ１２の入力端子（ないしは第２入力端子）１２ａに接続されている、すなわち２つのトランジスタ１２ＤＮ，１２ＬＰのゲートに共通に接続されている。
【００３９】
同様に、第２ドライバトランジスタ１２ＤＮと第２負荷トランジスタ１２ＬＰとの接続部分１２ｂ、すなわち第２インバータ１２の出力端子（ないしは第２出力端子）１２ｂはアクセストランジスタ１２ＡＮを介して第２ビット線ＢＬ２に接続されている。更に、第２インバータ１２の出力端子１２ｂは第１インバータ１１の入力端子（ないしは第１入力端子）１１ａに接続されている。
【００４０】
そして、第１及び第２アクセストランジスタ１１ＡＮ，１２ＡＮのゲートは共にワード線ＷＬに接続されている。
【００４１】
インバータ１１，１２の出力端子１１ｂ，１２ｂはメモリセル１０のいわゆる記憶ノードにあたるので、便宜上、これらの記憶ノードを出力端子１１ｂ，１２ｂと同じ符号を用いて記憶ノード１１ｂ，１２ｂと呼ぶことにする。なお、記憶ノード１１ｂ，１２ｂについては後に詳述する。
【００４２】
次に半導体記憶装置１の具体的構造を図２〜図７のレイアウト図（平面図）及び図８の断面図を参照して説明する。なお、説明のために図２中から半導体記憶装置１の一部の要素を抜き出して図３〜図７に図示しており、図３及び図４中の８−８線における断面図を図８に図示している。また、説明の便宜上、半導体基板５の主面５Ｓに平行を成し且つ互いに直交する第１及び第２方向Ｄ１，Ｄ２を規定している。
【００４３】
図２〜図６に示すように、例えばシリコンから成る半導体基板５の主面５Ｓ内には５つのウェルＷ２Ｐ，Ｗ４Ｎ，Ｗ１Ｐ，Ｗ５Ｎ，Ｗ３Ｐが形成されており、この順序で第１方向Ｄ１に並んでいる。なお、第１乃至第３ウェルＷ１Ｐ，Ｗ２Ｐ，Ｗ３ＰはＰ型であり、第４及び第５ウェルＷ４Ｎ，Ｗ５ＮはＮ型である。このとき、Ｐ型の第１及び第２ウェルＷ１Ｐ，Ｗ２Ｐ間にＮ型の第４ウェルＷ４Ｎが配置されており、Ｐ型の第１及び第３ウェルＷ１Ｐ，Ｗ３Ｐ間にＮ型の第５ウェルＷ５Ｎが配置されている。このように、同じ導電型のウェル同士が互いに接しないように形成されており、しかも異なる導電型のウェルが交互に配置されるので、各ウェルＷ１Ｐ，Ｗ２Ｐ，Ｗ３Ｐ，Ｗ４Ｎ，Ｗ５Ｎ間の電気的分離を確実にすることができる。
【００４４】
そして、図３に示すように、Ｐ型の第１ウェルＷ１ＰにＮ型の第１及び第２アクセストランジスタ１１ＡＮ，１２ＡＮの双方が形成されている。また、Ｐ型の第２ウェルＷ２ＰにＮ型の第１ドライバトランジスタ１１ＤＮが形成されており、Ｐ型の第３ウェルＷ３ＰにＮ型の第２ドライバトランジスタ１２ＤＮが形成されている。また、Ｎ型の第４ウェルＷ４ＮにＰ型の第１負荷トランジスタ１１ＬＰが形成されており、Ｎ型の第５ウェルＷ５ＮにＰ型の第２負荷トランジスタ１２ＬＰが形成されている。なお、各トランジスタ１１ＤＮ，１１ＬＰ，１１ＡＮ，１２ＤＮ，１２ＬＰ，１２ＡＮは素子分離６（図８参照）、例えばＬＯＣＯＳやトレンチ型素子分離によって分離されている。
【００４５】
詳細には、Ｐ型の第１ウェルＷ１Ｐの主面５Ｓ内にＮ型ＭＯＳＦＥＴの主端子を成すＮ＋型の不純物領域ＦＮ１０，ＦＮ２０，ＦＮ１１，ＦＮ２１が形成されている。なお、以下の説明において”ＦＮ”で始まる符号を付した不純物領域はＮ＋型とする。
【００４６】
より具体的には、第１アクセストランジスタ１１ＡＮの２つの不純物領域ＦＮ１０，ＦＮ２０は当該トランジスタ１１ＡＮのチャネル領域ＣＨを介して第２方向Ｄ２に並んでおり、同様に第２アクセストランジスタ１２ＡＮの２つの不純物領域ＦＮ１１，ＦＮ２１は当該トランジスタ１２ＡＮのチャネル領域ＣＨを介して第２方向Ｄ２に並んでいる。
【００４７】
なお、第１アクセストランジスタ１１ＡＮの不純物領域ＦＮ１０，ＦＮ２０は第２アクセストランジスタ１２ＡＮの不純物領域ＦＮ１１，ＦＮ２１に比して第５ウェルＷ５Ｎの側に配置されている。また、不純物領域ＦＮ１０，ＦＮ１１は第１方向Ｄ１に並んでいる一方で、不純物領域ＦＮ２０，ＦＮ２１は第１方向Ｄ１に並んでいない。
【００４８】
Ｐ型の第２ウェルＷ２Ｐの主面５Ｓ内には第１ドライバトランジスタ１１ＤＮの２つの不純物領域ＦＮ３０，ＦＮ３２が形成されており、これらの不純物領域ＦＮ３０，ＦＮ３２は当該トランジスタ１１ＤＮのチャネル領域ＣＨを介して第２方向Ｄ２に並んでいる。
【００４９】
同様に、Ｐ型の第３ウェルＷ３Ｐの主面５Ｓ内には第２ドライバトランジスタ１２ＤＮの２つの不純物領域ＦＮ３１，ＦＮ３３が形成されており、これらの不純物領域ＦＮ３１，ＦＮ３３は当該トランジスタ１２ＤＮのチャネル領域ＣＨを介して第２方向Ｄ２に並んでいる。
【００５０】
また、Ｎ型の第４ウェルＷ４Ｎの主面５Ｓ内にはＰ型の第１負荷トランジスタ１１ＬＰの主端子を成す２つのＰ＋型不純物領域ＦＰ１０，ＦＰ１２が形成されており、これらの不純物領域ＦＰ１０，１２は当該トランジスタ１１ＬＰのチャネル領域ＣＨを介して第２方向Ｄ２に並んで形成されている。なお、以下の説明において”ＦＰ”で始まる符号を付した不純物領域はＰ＋型とする。
【００５１】
同様に、Ｎ型の第５ウェルＷ５Ｎの主面５Ｓ内にはＰ型の第２負荷トランジスタ１２ＬＰの不純物領域ＦＰ１１，ＦＰ１３が形成されており、これらの不純物領域ＦＰ１１，１３は当該トランジスタ１２ＬＰのチャネル領域ＣＨを介して第２方向Ｄ２に並んで形成されている。
【００５２】
このとき、第１ドライバトランジスタ１１ＤＮ、第１負荷トランジスタ１１ＬＰ及び第１アクセストランジスタ１１ＡＮのチャネル領域ＣＨが第１方向Ｄ１に並ぶように不純物領域ＦＮ３２，ＦＮ３０，ＦＰ１２，ＦＰ１０，ＦＮ２０，ＦＮ１０が配置されている。また、第２ドライバトランジスタ１２ＤＮ、第２負荷トランジスタ１２ＬＰ及び第２アクセストランジスタ１２ＡＮのチャネル領域ＣＨが第１方向Ｄ１に並ぶように、不純物領域ＦＮ３１，ＦＮ３３，ＦＰ１１，ＦＰ１３，ＦＮ１１，ＦＮ２１が配置されている。
【００５３】
なお、不純物領域ＦＮ３２，ＦＰ１２，ＦＮ２０が第１方向Ｄ１に並んでおり、不純物領域ＦＮ３３，ＦＰ１３，ＦＮ２１が第１方向Ｄ１に並んでいる。また、不純物領域ＦＮ３０，ＦＰ１０，ＦＮ１１，ＦＮ１０，ＦＰ１１，ＦＮ３１が第１方向Ｄ１に並んでいる。
【００５４】
そして、図３に示すように、平面視においてゲート配線（ないしは第１ゲート配線）ＰＬ１１がウェルＷ２Ｐ，Ｗ４Ｎ，Ｗ１Ｐ上を第１方向Ｄ１に延在している。このとき、ゲート配線ＰＬ１１は第１ドライバトランジスタ１１ＤＮ及び第１負荷トランジスタ１１ＬＰの両チャネル領域ＣＨにゲート酸化膜（図示せず）を介して対面するように配置されており、ゲート配線ＰＬ１１のうちでチャネル領域ＣＨに対面する部分がトランジスタ１１ＤＮ，１１ＬＰのゲートＧ（図７参照）にあたる。
【００５５】
ここで、図７に例示する第１ドライバトランジスタ１１ＤＮにおいてゲートＧの第１方向Ｄ１の寸法がゲート幅ＷＧであり、チャネル幅に対応する。他のトランジスタ１１ＬＰ，１１ＡＮ，１２ＤＮ，１２ＬＰ，１２ＡＮにおいても同様である。
【００５６】
図３に戻り、ゲート配線ＰＬ１１は第１ウェルＷ１Ｐ上で第２方向Ｄ２に曲がっており、第２アクセストランジスタ１２ＡＮの不純物領域ＦＮ１１に接している（図８参照）。なお、ゲート配線ＰＬ１１は上述の部分以外では素子分離６上に配置されている。このようなゲート配線ＰＬ１１によって第１ドライバトランジスタ１１ＤＮ及び第１負荷トランジスタ１１ＬＰの両ゲートＧが共通に接続されると共に、当該両ゲートＧが第２アクセストランジスタ１２ＡＮの主端子に接続される（図１参照）。
【００５７】
同様に、平面視においてゲート配線（ないしは第２ゲート配線）ＰＬ１２がウェルＷ３Ｐ，Ｗ５Ｎ，Ｗ１Ｐ上を第１方向Ｄ１に延在しており、ゲート配線ＰＬ１２は第２ドライバトランジスタ１２ＤＮ及び第２負荷トランジスタ１２ＬＰの両チャネル領域ＣＨにゲート酸化膜（図示せず）を介して対面している。更に、ゲート配線ＰＬ１２は第１アクセストランジスタ１１ＡＮの不純物領域ＦＮ１０に接している。このようなゲート配線ＰＬ１２によって第２ドライバトランジスタ１２ＤＮ及び第２負荷トランジスタ１２ＬＰの両ゲートＧが共通に接続されると共に、当該両ゲートＧが第１アクセストランジスタ１１ＡＮの主端子に接続される（図１参照）。
【００５８】
また、ゲート配線ＰＬ１１Ａが平面視においてウェルＷ１Ｐ，Ｗ５Ｎ，Ｗ３Ｐ上を第１方向Ｄ１に延在しており、当該ゲート配線ＰＬ１１Ａは第１アクセストランジスタ１１ＡＮのチャネル領域ＣＨにゲート酸化膜（図示せず）を介して対面するように配置されている。同様に、ゲート配線ＰＬ１２Ａが平面視においてウェルＷ１Ｐ，Ｗ４Ｎ，Ｗ２Ｐ上を第１方向Ｄ１に延在しており、当該ゲート配線ＰＬ１２Ａは第２アクセストランジスタ１２ＡＮのチャネル領域ＣＨにゲート酸化膜（図示せず）を介して対面するように配置されている。
【００５９】
このとき、２つのゲート配線ＰＬ１１，ＰＬ１１Ａが全体として直線的に並んでおり、同様に２つのゲート配線ＰＬ１２，ＰＬ１２Ａが全体として直線的に並んでいる。換言すれば、トランジスタ１１ＤＮ，１１ＬＰ，１１ＡＮのゲートＧが第１方向Ｄ１に並んでおり、又、トランジスタ１２ＤＮ，１２ＬＰ，１２ＡＮのゲートＧが第１方向Ｄ１に並んでいる。なお、２つの負荷トランジスタ１１ＬＰ，１２ＬＰのゲートＧは第１方向Ｄ１には並んでいない。
【００６０】
なお、ゲート配線ＰＬ１１，ＰＬ１２，ＰＬ１１Ａ，ＰＬ１２Ａは例えば低抵抗のポリシリコンから成る。
【００６１】
不純物領域ＦＮ３２等及びゲート配線ＰＬ１１，ＰＬ１２，ＰＬ１１Ａ，ＰＬ１２Ａを覆って半導体基板５の主面５Ｓ上に層間絶縁膜７（図８参照）が配置されている。この層間絶縁膜７にはコンタクトホールＣ，ＳＣ，ＧＣが形成されており、コンタクトホールＣは不純物領域ＦＮ３０，ＦＮ３２，ＦＰ１０，ＦＰ１２，ＦＮ２１，ＦＮ２０，ＦＰ１１，ＦＰ１３，ＦＮ３１，ＦＮ３３上に設けられている。
【００６２】
そして、ゲート配線ＰＬ１１と不純物領域ＦＮ１１とが接している部分付近上にコンタクトホール（シェアードコンタクトホールとも呼ぶ）ＳＣが設けられており（図８参照）、当該シェアードコンタクトホールＳＣ内にはゲート配線ＰＬ１１及び不純物領域ＦＮ１１が同時に露出している。同様に、ゲート配線ＰＬ１２及び不純物領域ＦＮ１０がその内部において同時に露出するようにシェアードコンタクトホールＳＣが形成されている。
【００６３】
また、ゲート配線ＰＬ１１Ａ，ＰＬ１２Ａ上にはコンタクトホール（ゲートコンタクトホールとも呼ぶ）ＧＣが設けられている。なお、ゲートコンタクトホールＧＣは平面視においてウェルＷ２Ｐ，Ｗ３Ｐ上に形成されている。
【００６４】
図３、図４及び図８を参照すれば分かるように、層間絶縁膜７上には例えばアルミニウムから成る第１層目の配線１Ｇ，１Ｗ，１Ｄ，１Ｂ１，１Ｂ２，１Ｌ１，１Ｌ２が配置されている。そして、これらの配線１Ｇ，１Ｗ，１Ｄ，１Ｂ１，１Ｂ２，１Ｌ１，１Ｌ２を覆って層間絶縁膜（図示せず）が配置されており、当該層間絶縁膜にはビアホール１Ｔが形成されている。
【００６５】
詳細には、２つの配線１Ｇはそれぞれ平面視においてウェルＷ２Ｐ，Ｗ３Ｐ上を第１方向Ｄ１に延在している。一方の配線１ＧはコンタクトホールＣを介して不純物領域ＦＮ３２に接しており、他方の配線１ＧはコンタクトホールＣを介して不純物領域ＦＮ３３に接している。そして、各配線１Ｇ上にビアホール１Ｔが設けられている。
【００６６】
２つの配線１Ｗはそれぞれ平面視においてウェルＷ２Ｐ，Ｗ３Ｐ上を第１方向Ｄ１に延在している。一方の配線１ＷはゲートコンタクトホールＧＣを介してゲート配線ＰＬ１１Ａに接しており、他方の配線１ＷはゲートコンタクトホールＧＣを介してゲート配線ＰＬ１２Ａに接している。そして、各配線１Ｗ上にビアホール１Ｔが設けられている。なお、配線１Ｗ上のビアホール１Ｔは配線１Ｇ上のそれよりも第１ウェルＷ１Ｐ寄りに配置されている。
【００６７】
２つの配線１Ｄはそれぞれ平面視においてウェルＷ１Ｐ，Ｗ４Ｎ上及びウェルＷ１Ｐ，Ｗ５Ｎ上を第１方向Ｄ１に延在している。一方の配線１ＤはコンタクトホールＣを介して不純物領域ＦＰ１２に接しており、他方の配線１ＤはコンタクトホールＣを介して不純物領域ＦＰ１３に接している。そして、各配線１Ｇ上にビアホール１Ｔが形成されており、これらのビアホール１Ｔは平面視においてウェルＷ１Ｐ上に設けられている。
【００６８】
配線１Ｂ１は平面視においてウェルＷ１Ｐ，Ｗ５Ｎ上を第１方向Ｄ１に延在しており、コンタクトホールＣを介して不純物領域ＦＮ２０に接している。同様に、配線１Ｂ２は平面視においてウェルＷ１Ｐ，Ｗ４Ｎ上を第１方向Ｄ１に延在しており、コンタクトホールＣを介して不純物領域ＦＮ２１に接している。そして、配線１Ｂ１，１Ｂ２上にビアホール１Ｔが形成されており、これらのビアホール１Ｔは平面視においてウェルＷ５Ｎ，Ｗ４Ｎ上にそれぞれ設けられている。
【００６９】
配線（ないしは第１配線）１Ｌ１は平面視において、不純物領域ＦＮ３０上から不純物領域ＦＰ１０上まで第１方向Ｄ１に延在し、不純物領域ＦＰ１０上からゲート配線ＰＬ１２Ａの側に向けて第２方向Ｄ２に延在し、ゲート配線ＰＬ１２Ａの手前で再び第１方向Ｄ１に延在してゲート配線ＰＬ１２及び不純物領域ＦＮ１０上のシェアードコンタクトホールＳＣへ至る。そして、配線１Ｌ１はコンタクトホール（ないしは第１コンタクトホール）Ｃ，ＳＣを介して不純物領域ＦＮ３０，ＦＰ１０，ＦＮ１０及びゲート配線ＰＬ１２に接している。このとき、シェアードコンタクトホール（ないしは第１シェアードコンタクトホール）ＳＣによって配線１Ｌ１はゲート配線ＰＬ１２及び不純物領域ＦＮ１０に同時に接する（図８参照）。なお、不純物領域ＦＮ３０，ＦＰ１０，ＦＮ１０は第１ドライバトランジスタ１１ＤＮ、第１負荷トランジスタ１１ＬＰ及び第１アクセストランジスタ１１ＡＮにおいて第１インバータ１１の出力端子１１ｂに接続された主端子にあたる（図１参照）。
【００７０】
同様に、配線（ないしは第２配線）１Ｌ２は平面視において、不純物領域ＦＮ３１上から不純物領域ＦＰ１１上まで第１方向Ｄ１に延在し、不純物領域ＦＰ１１上からゲート配線ＰＬ１１Ａの側に向けて第２方向Ｄ２に延在し、ゲート配線ＰＬ１１Ａの手前で再び第１方向Ｄ１に延在してゲート配線ＰＬ１１及び不純物領域ＦＮ１１上のシェアードコンタクトホールＳＣへ至る。そして、配線１Ｌ２はコンタクトホール（ないしは第２コンタクトホール）Ｃ，ＳＣを介して不純物領域ＦＮ３１，ＦＰ１１，ＦＮ１１及びゲート配線ＰＬ１１に接している。このとき、シェアードコンタクトホール（ないしは第２シェアードコンタクトホール）ＳＣによって配線１Ｌ２はゲート配線ＰＬ１１及び不純物領域ＦＮ１１に同時に接する（図８参照）。なお、不純物領域ＦＮ３１，ＦＰ１１，ＦＮ１１は第２ドライバトランジスタ１２ＤＮ、第２負荷トランジスタ１２ＬＰ及び第２アクセストランジスタ１２ＡＮにおいて第２インバータ１２の出力端子１２ｂに接続された主端子にあたる（図１参照）。
【００７１】
このようなシェアードコンタクトホールＳＣによればメモリセル１０を小さくすることができる。
【００７２】
次に、図４及び図５を参照すれば分かるように、第１層目の配線１Ｇ，１Ｗ，１Ｄ，１Ｂ１，１Ｂ２，１Ｌ１，１Ｌ２を覆う上記層間絶縁膜（図示せず）上に例えばアルミニウムから成る第２層目の配線２Ｇ，２Ｗ，２Ｄ，２Ｂ１，２Ｂ２が配置されている。そして、これらの配線２Ｇ，２Ｗ，２Ｄ，２Ｂ１，２Ｂ２を覆って層間絶縁膜（図示せず）が配置されており、当該層間絶縁膜にはビアホール２Ｔが形成されている。
【００７３】
詳細には、配線２Ｇは平面視において各ウェルＷ２Ｐ，Ｗ３Ｐ上をそれぞれ第２方向Ｄ２に延在しており、各配線２Ｇはそれぞれビアホール１Ｔを介して直下の配線１Ｇに接している。同様に、配線２Ｗは平面視において各ウェルＷ２Ｐ，Ｗ３Ｐ上をそれぞれ第２方向Ｄ２に延在しており、各配線２Ｗはそれぞれビアホール１Ｔを介して直下の配線１Ｗに接している。各配線２Ｗ上にはビアホール２Ｔが設けられており、これらのビアホール２Ｔは第１方向Ｄ１に並んでいる。また、配線２Ｄは平面視において第１ウェルＷ１Ｐ上を第２方向Ｄ２に延在しており、当該配線２Ｄはビアホール１Ｔを介して２つの配線１Ｄに接している。
【００７４】
配線２Ｂ１，２Ｂ２は平面視においてウェルＷ５Ｎ，Ｗ４Ｎ上を第２方向Ｄ２にそれぞれ延在しており、ビアホール１Ｔを介して直下の配線１Ｂ１，１Ｂ２にそれぞれ接している。
【００７５】
そして、図５及び図６を参照すれば分かるように、第２層目の配線２Ｇ，２Ｗ，２Ｄ，２Ｂ１，２Ｂ２を覆う上記層間絶縁膜（図示せず）上に例えばアルミニウムから成る第３層目の配線３Ｗが第１方向Ｄ１に延在している。配線３Ｗは平面視において２つのビアホール２Ｔ上を通り各ビアホール２Ｔを介して直下の両配線２Ｗに接している。
【００７６】
なお、２つ以上のコンタクトホールＣで例えば不純物領域ＦＮ３２と配線１Ｇとを接続しても構わず、ビアホール１Ｔ，２Ｔについても同様である。
【００７７】
このような構造の半導体記憶装置１において、配線２Ｂ１，２Ｂ２は第１及び第２ビット線ＢＬ１，ＢＬ２にそれぞれ対応し、配線３Ｗはワード線ＷＬに対応する。また、配線２Ｇは接地電位ＧＮＤに接続され、配線２Ｄは電源電位ＶＤＤに接続される。
【００７８】
さて、既述のようにインバータ１１，１２の出力端子１１ｂ，１２ｂはメモリセル１０のいわゆる記憶ノードにあたる。ここで、記憶ノード１１ｂ，１２ｂとは、上記出力端子１１ｂ，１２ｂと等電位の部分、及び、当該等電位の部分と低インピーダンスで接続されており出力端子１１ｂ，１２ｂと略等電位の部分とする。
【００７９】
具体的には、半導体記憶装置１において、記憶ノード１１ｂは、配線１Ｌ１、不純物領域ＦＮ３０，ＦＰ１０，ＦＮ１０（トランジスタ１１ＤＮ，１１ＬＰ，１１ＡＮにおいて出力端子１１ｂに接続された主端子にあたる）、及び、ゲート配線ＰＬ１２を含む。同様に、記憶ノード１２ｂは、配線１Ｌ２、不純物領域ＦＮ３１，ＦＰ１１，ＦＮ１１（トランジスタ１２ＤＮ，１２ＬＰ，１２ＡＮにおいて出力端子１２ｂに接続された主端子にあたる）、及び、ゲート配線ＰＬ１１を含む。
【００８０】
半導体記憶装置１によれば以下のような効果が得られる。まず、第１ウェルＷ１Ｐに第１及び第２アクセストランジスタ１１ＡＮ，１２ＡＮの双方が形成されているので、第１及び第２アクセストランジスタ１１ＡＮ，１２ＡＮの不純物領域ＦＮ１０，ＦＮ１１（記憶ノード１１ｂ，１２ｂを構成する）はいずれも単一のウェルＷ１Ｐ内に形成されている。このため、コモンモードノイズの効果により、ソフトエラー耐性を向上させることができる。換言すれば、一方の不純物領域ＦＮ１０，ＦＮ１１に入射したα線等による影響を２つのトランジスタ１１ＡＮ，１２ＡＮに分散させることができ、これにより各トランジスタ１１ＡＮ，１２ＡＮが受ける影響を小さくすることができる。
【００８１】
しかも、記憶ノード１１ｂを構成する不純物領域ＦＮ３０，ＦＰ１０，ＦＮ１０は互いに電気的に分離されたウェルＷ２Ｐ，Ｗ４Ｎ，Ｗ１Ｐに分散して形成されているので、いずれかの不純物領域ＦＮ３０，ＦＰ１０，ＦＮ１０にα線が入射しても該α線は残りの不純物領域ＦＮ３０，ＦＰ１０，ＦＮ１０には不具合を発生させることがない。
【００８２】
ところで、従来の半導体記憶装置１Ｒ（図１６及び図１８参照）ではドライバトランジスタ１１ＤＮＲ，１２ＤＮＲとアクセストランジスタ１１ＡＮＲ，１２ＡＮＲとは単一のウェルＷＰ１Ｒ，ＷＰ２Ｒに形成されており、既述のようにこれらのトランジスタを成すＮ＋型の不純物領域ＦＮ１０Ｒ，ＦＮ１１Ｒはソフトエラーの発生に大きく関わっている。
【００８３】
これに対して半導体記憶装置１ではドライバトランジスタ１１ＤＮとアクセストランジスタ１１ＡＮとは、互いに接しない（しかもウェルＷ４Ｎが介在する）別個のウェルＷ２Ｐ，Ｗ１Ｐに形成されている。このとき、半導体記憶装置１によれば、従来のＮ＋型不純物領域ＦＮ１０Ｒが、別個のウェルＷ２Ｐ，Ｗ１Ｐに形成されたＮ＋型の不純物領域ＦＮ３０，ＦＮ１０に分割されていると捉えられる。このように、従来の半導体記憶装置１Ｒにおいてソフトエラーの発生に大きく関与する部分が半導体記憶装置２では分割されているので、入射したα線等に対する記憶ノード１１ｂの感度を従来の半導体記憶装置１Ｒに比して下げることができる。かかる点は記憶ノード１２ｂについても同様である。つまり、ソフトエラー耐性を向上させることができる。
【００８４】
ここで上述のコモンモードノイズの効果に鑑みれば、図９に示すように第１方向Ｄ１に隣接するメモリセル１０，９でウェルを共有することにより、ソフトエラー耐性をいっそう高めることができる。なお、ここでは説明のために隣のメモリセルの符号に”９”を用いるが、当該メモリセル９の構造は既述のメモリセル１０と同様とする。
【００８５】
具体的には、図９に示す構造では、隣のメモリセル９はメモリセル１０の第２ウェルＷ２Ｐ側に形成されており、メモリセル１０の第２ウェルＷ２Ｐに当該メモリセル１０の第１ドライバトランジスタ１１ＤＮが形成されていると共に隣のメモリセル９の第２ドライバトランジスタ１２ＤＮが形成されている。すなわち、メモリセル１０の第２ウェルＷ２Ｐは隣のメモリセル９の第３ウェルＷ３Ｐを兼ねている。
【００８６】
同様に、メモリセル１０の第３ウェルＷ３Ｐを当該第３ウェルＷ３Ｐ側において隣接する隣のメモリセル９の第２ウェルＷ２Ｐを兼ねるように構成しても良い。
【００８７】
また、メモリセル１０と隣のメモリセル９とが互いに線対称にレイアウトされる場合には、メモリセル１０の第２ウェルＷ２Ｐを隣のメモリセル９の第２ウェルＷ２Ｐを兼ねるように構成することも可能であるし、又、両メモリセル１０，９で第３ウェルＷ３Ｐを兼ねるように構成することも可能である。
【００８８】
また、既述のように（図３参照）、トランジスタ１１ＤＮ，１１ＬＰ，１１ＡＮのゲートＧが第１方向Ｄ１に並んでおり、又、トランジスタ１２ＤＮ，１２ＬＰ，１２ＡＮのゲートＧが第１方向Ｄ１に並んでいる。また、２つの負荷トランジスタ１１ＬＰ，１２ＬＰのゲートＧは第１方向Ｄ１には並んでいない。すなわち、トランジスタ１１ＤＮ，１１ＬＰ，１１ＡＮ，１２ＤＮ，１２ＬＰ，１２ＡＮのゲートＧは２列に並んでいる。このため、半導体記憶装置１によれば高速動作及び低消費電力が可能である。これは以下の理由に依る。
【００８９】
例えば全てのトランジスタ１１ＤＮ，１１ＬＰ，１１ＡＮ，１２ＤＮ，１２ＬＰ，１２ＡＮのゲートＧが第１方向Ｄ１に並んでいる場合、ゲート配線ＰＬ１１，ＰＬ１２，ＰＬ１１Ａ，ＰＬ１２Ａを蛇行させる必要があり、このためメモリセル１０の第１方向Ｄ１の寸法が大きくなってしまう。逆に、例えば全てのゲートＧが第１方向Ｄ１に並んでいない場合、メモリセル１０の第２方向Ｄ２の寸法が大きくなってしまう。つまり、半導体記憶装置１によれば、第１方向Ｄ１の寸法が大きくなるのを抑えると同時に第２方向Ｄ２の寸法が大きくなるのも抑えることができる。これにより第１方向Ｄ１に延在するワード線ＷＬ及び第２方向Ｄ２に延在するビット線ＢＬ１，ＢＬ２の双方の配線容量を同時に小さくすることができる。その結果、高速動作及び低消費電力が可能になる。
【００９０】
なお、半導体記憶装置１は従来の半導体記憶装置１Ｒに対して製造ステップを増やすことなく製造可能である。
【００９１】
＜実施の形態２＞
図１０に実施の形態２に係る半導体記憶装置２を説明するための回路図を示す。図１０と図１とを比較すれば分かるように、半導体記憶装置２は既述の半導体記憶装置１においてドライバトランジスタ１１ＤＮ，１２ＤＮをドライバトランジスタ２１ＤＮ，２２ＤＮに変えた構造を有している。なお、その他の構造は半導体記憶装置１，２において同様であるため同等の要素には既述の符号を用いることにする。
【００９２】
詳細には、半導体記憶装置２のメモリセル２０において第１ドライバトランジスタ２１ＤＮは２つのＮ型ＭＯＳＦＥＴ２１ＤＮ１，２１ＤＮ２で構成され、これら２つのＭＯＳＦＥＴ２１ＤＮ１，２１ＤＮ２はソース同士およびドレイン同士が接続されている、すなわち並列接続されている。この第１ドライバトランジスタ２１ＤＮは第１負荷トランジスタ１１ＬＰと共にメモリセル２０の第１インバータ２１を構成している。なお、上記２つのＭＯＳＦＥＴ２１ＤＮ１，２１ＤＮ２の両ゲートは第１負荷トランジスタ１１ＬＰのゲートに接続されている。
【００９３】
同様に、メモリセル２０の第２ドライバトランジスタ２２ＤＮは並列接続された２つのＮ型ＭＯＳＦＥＴ２２ＤＮ１，２２ＤＮ２で構成され、この第２ドライバトランジスタ２２ＤＮは第２負荷トランジスタ１２ＬＰと共にメモリセル２０の第２インバータ２２を構成している。
【００９４】
次に半導体記憶装置２の具体的構造を図１１〜図１５のレイアウト図（平面図）を参照して説明する。なお、図１２〜図１５には図１１中から半導体記憶装置２の一部を抜き出して図示している。
【００９５】
図１１〜図１５に示すように、半導体記憶装置２においても既述の半導体記憶装置１と同様に、半導体基板５の主面５Ｓ内に５つのウェルＷ２Ｐ，Ｗ４Ｎ，Ｗ１Ｐ，Ｗ５Ｎ，Ｗ３Ｐが形成されており、この順序で第１方向Ｄ１に並んでいる。
【００９６】
そして、図１２に示すように、既述の半導体記憶装置１と同様に、Ｐ型の第１ウェルＷ１ＰにＮ型の第１及び第２アクセストランジスタ１１ＡＮ，１２ＡＮの双方が形成されている。また、Ｐ型の第２ウェルＷ２Ｐに第１ドライバトランジスタ２１を成す２つのＮ型ＭＯＳＦＥＴ２１ＤＮ１，２１ＤＮ２が形成されており、同様にＰ型の第３ウェルＷ３Ｐに第２ドライバトランジスタ２２を成す２つのＮ型ＭＯＳＦＥＴ２２ＤＮ１，２２ＤＮ２が形成されている。また、既述の半導体記憶装置１と同様に、Ｎ型の第４及び第５ウェルＷ４Ｎ，Ｗ５ＮにＰ型の第１及び第２負荷トランジスタ１１ＬＰ，１２ＬＰがそれぞれ形成されている。
【００９７】
詳細には、Ｐ型の第１ウェルＷ１Ｐ内には、第１アクセストランジスタ１１ＡＮの２つの不純物領域ＦＮ１０，ＦＮ２０が当該トランジスタ１１ＡＮのチャネル領域ＣＨを介して第２方向Ｄ２に並んで形成されており、同様に第２アクセストランジスタ１２ＡＮの２つの不純物領域ＦＮ１１，ＦＮ２１が当該トランジスタ１２ＡＮのチャネル領域ＣＨを介して第２方向Ｄ２に並んで形成されている。このとき、半導体記憶装置２では、これら４つの不純物領域ＦＮ１０，ＦＮ２０，ＦＮ１１，ＦＮ２１は第１方向Ｄ１に並ばないように配置されている。また、半導体記憶装置２では、第１アクセストランジスタ１１ＡＮの不純物領域ＦＮ１０，ＦＮ２０は第２アクセストランジスタ１２ＡＮの不純物領域ＦＮ１１，ＦＮ２１に比して第４ウェルＷ４Ｎの側に配置されている。
【００９８】
Ｐ型の第２ウェルＷ２Ｐの主面５Ｓ内には３つの不純物領域ＦＮ３２１，ＦＮ３０，ＦＮ３２２が第２方向Ｄ２に並んで形成されている。より具体的には、不純物領域ＦＮ３２１，ＦＮ３０はＭＯＳＦＥＴ２１ＤＮ１のチャネル領域ＣＨを介して配置されており、不純物領域ＦＮ３０，ＦＮ３２２はＭＯＳＦＥＴ２１ＤＮ２のチャネル領域ＣＨを介して配置されている。このとき、不純物領域ＦＮ３０は２つのＭＯＳＦＥＴ２１ＤＮ１，２１ＤＮ２で共有される。
【００９９】
同様に、Ｐ型の第３ウェルＷ３Ｐの主面５Ｓ内には３つの不純物領域ＦＮ３３１，ＦＮ３１，ＦＮ３３２が第２方向Ｄ２に並んで形成されている。より具体的には、不純物領域ＦＮ３３１，ＦＮ３１はＭＯＳＦＥＴ２２ＤＮ１のチャネル領域ＣＨを介して配置されており、不純物領域ＦＮ３１，ＦＮ３３２はＭＯＳＦＥＴ２２ＤＮ２のチャネル領域ＣＨを介して配置されている。このとき、不純物領域ＦＮ３１は２つのＭＯＳＦＥＴ２２ＤＮ１，２２ＤＮ２で共有される。
【０１００】
また、Ｎ型の第４ウェルＷ４Ｎ内には第１負荷トランジスタ１１ＬＰの２つの不純物領域ＦＰ１０，ＦＰ１２が当該トランジスタ１１ＬＰのチャネル領域ＣＨを介して第２方向Ｄ２に並んで形成されており、同様にＮ型の第５ウェルＷ５Ｎ内には第２負荷トランジスタ１２ＬＰの２つの不純物領域ＦＰ１１，ＦＰ１３が当該トランジスタ１２ＬＰのチャネル領域ＣＨを介して第２方向Ｄ２に並んで形成されている。
【０１０１】
このとき、第１ドライバトランジスタ２１ＤＮのＭＯＳＦＥＴ２１ＤＮ１、第１負荷トランジスタ１１ＬＰ及び第２アクセストランジスタ１２ＡＮのチャネル領域ＣＨが第１方向Ｄ１に並ぶように、不純物領域ＦＮ３２１，ＦＮ３０，ＦＰ１２，ＦＰ１０，ＦＮ２１，ＦＮ１１が配置されている。また、第２ドライバトランジスタ２２ＤＮのＭＯＳＦＥＴ２２ＤＮ１、第２負荷トランジスタ１２ＬＰ及び第１アクセストランジスタ１１ＡＮのチャネル領域ＣＨが第１方向Ｄ１に並ぶように、不純物領域ＦＮ３３１，ＦＮ３１，ＦＰ１３，ＦＰ１１，ＦＮ２０，ＦＮ１０が配置されている。
【０１０２】
なお、不純物領域ＦＮ３２１，ＦＰ１２，ＦＮ２１は第１方向Ｄ１に並んでおり、同様に不純物領域ＦＮ３３１，ＦＰ１３，ＦＮ２０が第１方向Ｄ１に並んでいる。また、不純物領域ＦＮ３０，ＦＰ１０，ＦＮ１１は第１方向Ｄ１に並んでおり、同様に不純物領域ＦＮ３１，ＦＰ１１，ＦＮ１０が第１方向Ｄ１に並んでいる。また、不純物領域ＦＮ３２２は２つの不純物領域ＦＮ１０，ＦＮ２０に対向するように形成されており、同様に不純物領域３３２は２つの不純物領域ＦＮ１１，ＦＮ２１に対向するように形成されている。
【０１０３】
更に、図１２に示すように、ゲート配線ＰＬ１１がＭＯＳＦＥＴ２１ＤＮ１及び第１負荷トランジスタ１１ＬＰの両チャネル領域ＣＨにゲート酸化膜（図示せず）を介して対面するように第１方向Ｄ１に延在している。なお、平面視において、ゲート配線ＰＬ１１はウェルＷ１Ｐ上へ更に延在し、続いて不純物領域ＦＮ１０へ向けて第２方向Ｄ２に延在し、再び第１方向Ｄ１に延在して不純物領域ＦＮ１１付近へ至る。但し、半導体記憶装置２ではゲート配線ＰＬ１１は不純物領域ＦＮ１１に接していない。半導体記憶装置２においては、ゲート配線ＰＬ１１は平面視上ウェルＷ２Ｐ，Ｗ４Ｎ間の境界付近で枝分かれして不純物領域ＦＮ３０，ＦＰ１０間を第２方向Ｄ２に延在し、続いて第１方向Ｄ１に延在してＭＯＳＦＥＴ２１ＤＮ２のチャネル領域ＣＨにゲート酸化膜（図示せず）を介して対面している。このようなゲート配線ＰＬ１１によって３つのトランジスタ２１ＤＮ１，２１ＤＮ２，１１ＬＰのゲートＧが共通に接続される（図１０参照）。
【０１０４】
同様に、ゲート配線ＰＬ１２がＭＯＳＦＥＴ２２ＤＮ１及び第２負荷トランジスタ１２ＬＰの両チャネル領域ＣＨにゲート酸化膜（図示せず）を介して対面するように第１方向Ｄ１に延在している。なお、平面視において、ゲート配線ＰＬ１２はウェルＷ１Ｐ上へ更に延在し、続いて不純物領域ＦＮ１１へ向けて第２方向Ｄ２に延在し、再び第１方向Ｄ１に延在して不純物領域ＦＮ１０付近へ至る。但し、半導体記憶装置２ではゲート配線ＰＬ１２は不純物領域ＦＮ１０に接していない。半導体記憶装置２においては、ゲート配線ＰＬ１２は平面視上ウェルＷ３Ｐ，Ｗ５Ｎ間の境界付近で枝分かれして不純物領域ＦＮ３１，ＦＰ１１間を第２方向Ｄ２に延在し、続いて第１方向Ｄ１に延在してＭＯＳＦＥＴ２２ＤＮ２のチャネル領域ＣＨにゲート酸化膜（図示せず）を介して対面している。このようなゲート配線ＰＬ１２によって３つのトランジスタ２２ＤＮ１，２２ＤＮ２，１２ＬＰのゲートＧが共通に接続される（図１０参照）。
【０１０５】
また、ゲート配線ＰＬ１１Ａが、アクセストランジスタ１１ＡＮのチャネル領域ＣＨにゲート酸化膜（図示せず）を介してそれぞれ対面するように、平面視においてウェルＷ１Ｐ，Ｗ４Ｎ上を第１方向Ｄ１に延在している。同様に、ゲート配線ＰＬ１２Ａが、アクセストランジスタ１２ＡＮのチャネル領域ＣＨにゲート酸化膜（図示せず）を介してそれぞれ対面するように、平面視においてウェルＷ１Ｐ，Ｗ５Ｎ上を第１方向Ｄ１に延在している。なお、ゲート配線ＰＬ１１Ａ，ＰＬ１２Ａは平面視上ウェルＷ４Ｎ，Ｗ５Ｎ上で不純物領域ＦＰ１０，ＦＰ１１へ向けて第２方向Ｄ２に延在している。
【０１０６】
このとき、半導体記憶装置２では、トランジスタ２１ＤＮ１，１１ＬＰ，１２ＡＮのゲートＧが第１方向Ｄ１に並んでおり、又、トランジスタ２２ＤＮ１，１２ＬＰ，１１ＡＮのゲートＧが第１方向Ｄ１に並んでいる。なお、２つの負荷トランジスタ１１ＬＰ，１２ＬＰのゲートＧは第１方向Ｄ１には並んでいない。
【０１０７】
不純物領域ＦＮ３２１等及びゲート配線ＰＬ１１，ＰＬ１２，ＰＬ１１Ａ，ＰＬ１２Ａを覆って半導体基板５の主面５Ｓ上に層間絶縁膜７（図８参照）が配置されている。この層間絶縁膜７にはコンタクトホールＣ，ＧＣが形成されており、コンタクトホールＣは不純物領域ＦＮ３２１，ＦＮ３０，ＦＮ３２２，ＦＰ１０，ＦＰ１２，ＦＮ１０，ＦＮ２０，ＦＮ１１，ＦＮ２１，ＦＰ１１，ＦＰ１３，ＦＮ３３１，ＦＮ３１，ＦＮ３３２上に設けられている。また、平面視上ウェルＷ１Ｐ上においてゲート配線ＰＬ１１，ＰＬ１２上にゲートコンタクトホールＧＣが設けられており、平面視上ウェルＷ４Ｎ，Ｗ５Ｎ上においてゲート配線ＰＬ１１Ａ，ＰＬ１２Ａ上にそれぞれゲートコンタクトホールＧＣが設けられている。
【０１０８】
なお、半導体記憶装置２において、不純物領域ＦＮ３２１，ＦＰ１２，ＦＮ２１，ＦＮ３３２上のコンタクトホールＣが第１方向Ｄ１に並んでおり、又、不純物領域ＦＮ３０，ＦＰ１０，ＦＮ１１上のコンタクトホールＣ及びゲート配線ＰＬ１１，ＰＬ１２Ａ上のゲートコンタクトホールＧＣが第１方向Ｄ１に並んでいる。同様に、不純物領域ＦＮ３３１，ＦＰ１３，ＦＮ２０，ＦＮ３２２上のコンタクトホールＣが第１方向Ｄ１に並んでおり、又、不純物領域ＦＮ３１，ＦＰ１１，ＦＮ１０上のコンタクトホールＣ及びゲート配線ＰＬ１２，ＰＬ１１Ａ上のゲートコンタクトホールＧＣが第１方向Ｄ１に並んでいる。
【０１０９】
そして、図１２及び図１３を参照すれば分かるように、層間絶縁膜７上には第１層目の配線１Ｇ，１Ｗ，１Ｄ，１Ｂ１，１Ｂ２，１Ｌ１，１Ｌ２が配置されている。そして、これらの配線１Ｇ，１Ｗ，１Ｄ，１Ｂ１，１Ｂ２，１Ｌ１，１Ｌ２を覆って層間絶縁膜（図示せず）が配置されており、当該層間絶縁膜にはビアホール１Ｔが形成されている。
【０１１０】
詳細には、平面視において各不純物領域ＦＮ３２１，ＦＮ３２２，ＦＮ３３１，ＦＮ３３２上にそれぞれ配線１Ｇが配置されており、これら４つの配線１ＧはコンタクトホールＣを介して下方の不純物領域ＦＮ３２１，ＦＮ３２２，ＦＮ３３１，ＦＮ３３２にそれぞれ接している。なお、配線１Ｇは第１方向Ｄ１に延在している。各配線１Ｇ上には第４及び第５ウェルＷ４Ｎ，Ｗ５Ｎから遠い側にビアホール１Ｔが設けられており、同じウェル上に配置された２つのビアホール１Ｔは第２方向Ｄ２に並んでいる。
【０１１１】
また、配線１Ｗ，１Ｄ，１Ｂ１，１Ｂ２は半導体記憶装置１と同様に配置されている。すなわち、配線１Ｗは平面視上ゲート配線ＰＬ１１Ａ，ＰＬ１２Ａ上にそれぞれ配置されており、ゲートコンタクトホールＧＣを介してゲート配線ＰＬ１１Ａ，ＰＬ１２Ａにそれぞれ接している。また、配線１Ｄは平面視上不純物領域ＦＰ１２，ＦＰ１３上にそれぞれ配置されており、コンタクトホールＣを介して不純物領域ＦＰ１２，ＦＰ１３にそれぞれ接している。また、配線１Ｂ１，１Ｂ２は平面視上不純物領域ＦＮ２０，ＦＮ２１上にそれぞれ配置されており、コンタクトホールＣを介して不純物領域ＦＮ２０，ＦＮ２１にそれぞれ接している。なお、配線１Ｗ，１Ｄ，１Ｂ１，１Ｂ２は第１方向Ｄ１に延在している。
【０１１２】
なお、配線１Ｗ上のビアホール１ＴはウェルＷ２Ｐ，Ｗ４Ｎの境界付近上及びウェルＷ３Ｐ，Ｗ５Ｎの境界付近上に設けられており、配線１Ｄ上のビアホール１Ｔは共にウェルＷ１Ｐ上に設けられており、配線１Ｂ１，１Ｂ２上のビアホール１ＴはウェルＷ４Ｎ，Ｗ５Ｎ上にそれぞれ設けられている。
【０１１３】
配線１Ｌ１，１Ｌ２が接続する不純物領域及びゲート配線は半導体記憶装置１，２で同じである。具体的には、配線１Ｌ１は平面視において、不純物領域ＦＮ３０上から第１方向Ｄ１に延在し、不純物領域ＦＰ１０上を通りウェルＷ１Ｐ上へ至る。そして、配線１Ｌ１はウェルＷ１Ｐ上においてゲート配線ＰＬ１１Ａへ向けて第２方向Ｄ２に延在し、ゲート配線ＰＬ１１Ａの手前で再び第１方向Ｄ１へ向きを変え、不純物領域ＦＮ１０上を通り、ゲート配線ＰＬ１２上のゲートコンタクトホールＧＣ上へ至る。当該配線１Ｌ１はコンタクトホール（ないしは第１コンタクトホール）Ｃ，ＧＣを介して不純物領域ＦＮ３０，ＦＰ１０，ＦＮ１０及びゲート配線ＰＬ１２に接している。
【０１１４】
同様に、配線１Ｌ２は平面視において、不純物領域ＦＮ３１上から第１方向Ｄ１に延在し、不純物領域ＦＰ１１上を通りウェルＷ１Ｐ上へ至る。そして、配線１Ｌ２はウェルＷ１Ｐ上においてゲート配線ＰＬ１２Ａへ向けて第２方向Ｄ２に延在し、ゲート配線ＰＬ１２Ａの手前で再び第１方向Ｄ１へ向きを変え、不純物領域ＦＮ１１上を通り、ゲート配線ＰＬ１１上のゲートコンタクトホールＧＣ上へ至る。当該配線１Ｌ２はコンタクトホール（ないしは第２コンタクトホール）Ｃ，ＧＣを介して不純物領域ＦＮ３１，ＦＰ１１，ＦＮ１１及びゲート配線ＰＬ１１に接している。
【０１１５】
なお、半導体記憶装置２のようにゲート配線ＰＬ１１，ＰＬ１２が不純物領域ＦＮ１１，ＦＮ１０に接していない場合にはシェアードコンタクト構造（図３，図８参照）を適用できないが、不純物領域ＦＮ１１，ＦＮ１０とゲート配線ＰＬ１１，ＰＬ１２との間の電気的接続は配線１Ｌ１，１Ｌ２によって可能である。
【０１１６】
次に、図１３及び図１４を参照すれば分かるように、第１層目の配線１Ｇ，１Ｗ，１Ｄ，１Ｂ１，１Ｂ２，１Ｌ１，１Ｌ２を覆う上記層間絶縁膜（図示せず）上に第２層目の配線２Ｇ，２Ｗ，２Ｄ，２Ｂ１，２Ｂ２が半導体記憶装置１（図５参照）と同様に配置されている。配線２Ｇ，２Ｗ，２Ｄ，２Ｂ１，２Ｂ２はビアホール１Ｔを介して下方の配線１Ｇ，１Ｗ，１Ｄ，１Ｂ１，１Ｂ２にそれぞれ接している。なお、半導体記憶装置２では各配線２Ｇの下方に２つの配線１Ｇが在り、各配線１Ｇはこれら２つの配線１Ｇの双方に接している。
【０１１７】
そして、これらの配線２Ｇ，２Ｗ，２Ｄ，２Ｂ１，２Ｂ２を覆って層間絶縁膜（図示せず）が配置されており、当該層間絶縁膜には配線２Ｗ上にビアホール２Ｔが形成されている。
【０１１８】
図１４及び図１５を参照すれば分かるように、第２層目の配線２Ｇ，２Ｗ，２Ｂ１，２Ｂ２，２Ｄを覆う上記層間絶縁膜（図示せず）上に第３層目の配線３Ｗが既述の半導体記憶装置１（図６参照）と同様に配置されており、各ビアホール２Ｔを介して下方の各配線２Ｗに接している。
【０１１９】
半導体記憶装置２によれば、半導体記憶装置１と同様の効果と共に、以下の効果が得られる。
【０１２０】
第１ドライバトランジスタ２１ＤＮを並列接続された２つのＭＯＳＦＥＴ２１ＤＮ１，２１ＤＮ２で構成するので、第１ドライバトランジスタ２１ＤＮのチャネル幅（ゲート幅ＷＧ（図７参照）に対応する）を第１アクセストランジスタ１１ＡＮのそれよりも大きくすることができる。これは第２ドライバトランジスタ２２ＤＮについても同様である。ここで、（ドライバトランジスタの主電流（ソース−ドレイン間電流））／（アクセストランジスタの主電流）で与えられる値はメモリセル１０の安定性を示す一つの指標となり、該値が大きいほどメモリセル１０の安定性は高い。上記主電流は（チャネル幅）／（チャネル長）に比例する点に鑑みれば（ドライバトランジスタのチャネル幅）／（アクセストランジスタのチャネル幅）で与えられる値が大きいほどメモリセル１０の安定性が高いので、メモリセル２０は既述のメモリセル１０よりも安定動作が可能である。
【０１２１】
しかも、２つのＭＯＳＦＥＴ２１ＤＮ１，２１ＤＮ２の不純物領域ＦＮ３２１，ＦＮ３０，ＦＮ３２２は第２方向Ｄ２に並んでいるので、メモリセルの第１方向Ｄ１の寸法を抑えることができ、２つのＭＯＳＦＥＴ２１ＤＮ１，２１ＤＮ２を含んでいても小型化することができる。これは第２ドライバトランジスタ２２ＤＮについても同様である。
【０１２２】
このように半導体記憶装置２によれば安定性向上と小型化とを同時に図ることができる。また、小型化により、ビット線ＢＬ１，ＢＬ２及びワード線ＷＬが短くてすむので、換言すればビット線ＢＬ１，ＢＬ２及びワード線ＷＬの容量を小さくすることができるので、高速動作及び低消費電力が可能である。
【０１２３】
なお、第１及び第２ドライバトランジスタ２１ＤＮ，２２ＤＮを並列接続された３つ以上のＭＯＳＦＥＴで構成することも可能である。
【０１２４】
＜変形例＞
なお、半導体記憶装置１，２において負荷トランジスタ１１ＡＮ，１２ＡＮに変えて高抵抗素子を用いることによりインバータ１１，１２，２１，２２をいわゆる高抵抗型インバータに変形することも可能である。
【０１２５】
また、各ＭＯＳＦＥＴの導電型（Ｎ型，Ｐ型）を互いに入れ替えても構わない。
【０１２６】
【発明の効果】
請求項１に係る発明によれば、第１ウェルに第１及び第２アクセストランジスタの双方が形成されているので、第１及び第２アクセストランジスタの主端子を成す不純物領域はいずれも第１ウェル内に形成されている。このため、コモンモードノイズの効果により、ソフトエラー耐性を向上させることができる。しかも、第１及び第２アクセストランジスタの不純物領域は第１ウェルに形成される一方で第１及び第２ドライバトランジスタの不純物領域は第１ウェルとは接しない第２及び第３ウェルにそれぞれ形成されているので、アクセストランジスタとドライバトランジスタとが同じウェルに形成された構造よりソフトエラー耐性を向上させることができる。
【０１２７】
請求項２に係る発明によれば、２つのメモリセルで共有するウェルには２つのドライバトランジスタが形成されているので、コモンモードノイズの効果により、ソフトエラー耐性を向上させることができる。
【０１２８】
請求項３に係る発明によれば、第１導電型のウェルと第２導電型のウェルとが交互に配置されるので、各ウェル間の電気的分離を確実にすることができる。
【０１２９】
請求項４に係る発明によれば、ドライバトランジスタを並列接続された複数のＭＩＳＦＥＴで構成するので、ドライバトランジスタのチャネル幅をアクセストランジスタのそれよりも大きくすることができ、これによりメモリセルの安定性を向上させることができる。しかも、上記複数のＭＩＳＦＥＴの不純物領域は第１乃至第３ウェルの配列方向（定方向）に直交する方向に並んでいるので、メモリセルの上記配列方向の寸法を抑えることができ、小型化することができる。すなわち、安定性向上と小型化とを同時に図ることができる。また、小型化により、メモリセル上方に延在する配線を短くすることができるので、換言すれば当該配線の容量を小さくすることができるので、高速動作及び低消費電力が可能になる。
【０１３０】
請求項５に係る発明によれば、第１乃至第５ウェルの配列方向（定方向）の寸法が大きくなるのを抑えると同時に上記配列方向に直交する方向の寸法が大きくなるのも抑えることができる。これにより上記配列方向に延在する配線及び上記直交する方向に延在する配線の双方の配線容量を同時に小さくすることができ、その結果、高速動作及び低消費電力が可能になる。
【０１３１】
請求項６に係る発明によれば、シェアードコンタクトホールの採用によりメモリセルを小さくすることができる。
【０１３２】
請求項７に係る発明によれば、シェアードコンタクトホールを用いない構造の半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体記憶装置を説明するための回路図である。
【図２】実施の形態１に係る半導体記憶装置を説明するためのレイアウト図である。
【図３】実施の形態１に係る半導体記憶装置を説明するためのレイアウト図である。
【図４】実施の形態１に係る半導体記憶装置を説明するためのレイアウト図である。
【図５】実施の形態１に係る半導体記憶装置を説明するためのレイアウト図である。
【図６】実施の形態１に係る半導体記憶装置を説明するためのレイアウト図である。
【図７】実施の形態１に係る半導体記憶装置を説明するためのレイアウト図である。
【図８】実施の形態１に係る半導体記憶装置を説明するための断面図である。
【図９】実施の形態１に係る半導体記憶装置を説明するためのレイアウト図である。
【図１０】実施の形態２に係る半導体記憶装置を説明するための回路図である。
【図１１】実施の形態２に係る半導体記憶装置を説明するためのレイアウト図である。
【図１２】実施の形態２に係る半導体記憶装置を説明するためのレイアウト図である。
【図１３】実施の形態２に係る半導体記憶装置を説明するためのレイアウト図である。
【図１４】実施の形態２に係る半導体記憶装置を説明するためのレイアウト図である。
【図１５】実施の形態２に係る半導体記憶装置を説明するためのレイアウト図である。
【図１６】従来の半導体記憶装置を説明するための回路図である。
【図１７】従来の半導体記憶装置を説明するためのレイアウト図である。
【図１８】従来の半導体記憶装置を説明するためのレイアウト図である。
【図１９】従来の半導体記憶装置を説明するためのレイアウト図である。
【図２０】従来の半導体記憶装置を説明するためのレイアウト図である。
【図２１】従来の半導体記憶装置を説明するためのレイアウト図である。
【符号の説明】
１，２　半導体記憶装置、５　半導体基板、９，１０，２０　メモリセル、１１，２１　第１インバータ、１１ａ，１２ａ　第１，第２入力端子、１１ｂ，１２ｂ　第１，第２出力端子、１１ＡＮ，１２ＡＮ　第１，第２アクセストランジスタ、１１ＤＮ，２１ＤＮ　第１ドライバトランジスタ、１１ＬＰ，１２ＬＰ　第１，第２負荷トランジスタ、１２，２２　第２インバータ、１２ＤＮ，２２ＤＮ　第２ドライバトランジスタ、２１ＤＮ１，２１ＤＮ２，２２ＤＮ１，２２ＤＮ２　ＭＯＳＦＥＴ（ＭＩＳＦＥＴ）、Ｄ１　第１方向（定方向）、Ｄ２　第２方向、ＦＮ，ＦＰ　不純物領域、Ｇ　ゲート、ＰＬ１１，ＰＬ１２　第１，第２ゲート配線、１Ｌ１，１Ｌ２　第１，第２配線、Ｗ１Ｐ〜Ｗ２Ｐ　Ｐ型のウェル（第１〜第３ウェル）、Ｗ４Ｎ，Ｗ５Ｎ　Ｎ型のウェル（第４，第５ウェル）、Ｃ　コンタクトホール、ＧＣ　ゲートコンタクトホール、ＳＣ　シェアードコンタクトホール。
【図１】
2004047529.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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