(57)【要約】【課題】接合型電界効果トランジスタのゲート長の短縮を図る。【解決手段】チャンネル層２０が形成された半導体基板に絶縁膜３０をＣＶＤ法等で成膜し、レジストでパターンニングした後、ＲＩＥ等を用いてゲート開口部３１を形成する。絶縁膜３０をマスクとして、ゲート開口部３１に露出した半導体層（チャンネル層２０）をウェットエッチングし凹部を形成する。このとき、エッチャントとして結晶面方位の選択性の強いものを用いて、凹部側壁を順メサ形状とする。絶縁膜３０をマスクとして、ゲート開口部より半導体凹部にＺｎ等のｐ型不純物を拡散してゲート拡散層４０を形成する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
ゲート、ソース及びドレインを有する半導体装置において、側壁が傾斜し底面が開口幅より狭い凹部がゲートに対応して形成された半導体層と、この半導体層の凹部に沿って形成されたゲート拡散層とを備えたことを特徴とする半導体装置。
【請求項２】
前記凹部の側壁の傾斜角度が４５度であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記凹部を形成する半導体層がＩｎＰ層またはＧａＡｓ層であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記凹部を形成する半導体層がＩｎＡｌＡｓ層またはＡｌＧａＡｓ層であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記凹部を形成する半導体層の凹部底面側にエッチング停止層が積層されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記凹部を形成する半導体層がＩｎＰ層であり、前記エッチング停止層がＩｎＡｌＡｓ層であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記凹部を形成する半導体層がＧａＡｓ層であり、前記エッチング停止層がＡｌＧａＡｓ層であることを特徴とする請求項５記載の半導体装置。
【請求項８】
半導体層上に絶縁膜を堆積する工程と、
前記絶縁膜にゲート開口部を形成する工程と、
前記開口部に露出した前記半導体層を結晶面方位の異方性の出るエッチャントによりエッチングして、側壁が傾斜し底面が開口幅より狭い凹部を形成する工程と、
前記絶縁膜の開口部より前記半導体層の凹部表面にゲート不純物を拡散する工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はゲート拡散層を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ゲートにＰＮ接合を用いた接合型ＦＥＴ（ＨＥＭＴを含む）は、一般のショットキー型ゲートに比べゲートの拡散電位が高く、ゲート電流の順方向立ち上がり電圧Ｖｆを高くとれるため、ゲートにより高い正電圧を印加することができ、回路応用において動作電圧マージンを広くでき、単一正電源動作が可能になるなどのメリットを有する。
【０００３】
高周波特性の性能向上にはゲート長の短縮が必要であるが、特に０．２μｍ以下のゲート長を実現する場合の従来技術としては、他のタイプのＦＥＴと同様に、例えば、電子線（ＥＢ）直接描画によりゲート開口に用いるレジストパターンを形成する方法や、ゲート絶縁膜の開口部を絶縁膜のサイドウォールを用いて縮小するなどの方法があるが、前者はスループット（生産性）が悪く、後者は工程数が増加したり、寸法の制御性が悪いなどの問題点があった。
【０００４】
また、接合型ゲートの問題点としてゲート拡散層の横方向への拡散（サイド拡散）があるため、実効ゲート長がゲート絶縁膜の開口幅より大きくなることから、他のＦＥＴよりも一層のゲート長の短縮が要求される。
【０００５】
【発明が解決しようとする課題】
本発明は、かかる点に対処してなされたもので、ゲート長のより一層の短縮が可能な半導体装置及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
すなわち、請求項１の発明は、ゲート、ソース及びドレインを有する半導体装置において、側壁が傾斜し底面が開口幅より狭い凹部がゲートに対応して形成された半導体層と、この半導体層の凹部に沿って形成されたゲート拡散層とを備えたことを特徴とする。
【０００７】
請求項１の発明においては、実効ゲート長は凹部底面における拡散層の長さになるため、凹部のない場合に比べて短縮される。また、ゲート拡散層のエッジ形状が順テーパーになるため、ゲート拡散層エッジにおけるドレイン電界の集中が緩和される。さらに、実効的にゲートとして作用する凹部底面の外側にチャンネル厚が漸次拡大するゲート領域が存在するため、同じゲート長の通常のＦＥＴに比べてショートチャンネル効果が抑制される。
【０００８】
請求項２の発明は、請求項１の半導体装置において、凹部の側壁の傾斜角度が４５度であることを特徴とする。凹部をエッチングにより形成する場合、例えば（１００）面の半導体に対し、ゲートの断面におけるゲートの長手方向が［０　１　−１］方向と平行となるようにし、結晶面方位の選択性の強いエッチャントを用いることにより、（１１１）面が現れ易くなるため、容易に側壁が４５度傾斜した凹部が形成される。
【０００９】
請求項３の発明は、請求項１の半導体装置において、凹部を形成する半導体層がＩｎＰ層またはＧａＡｓ層であることを特徴とする。接合型ＦＥＴでは、例えば、ＩｎＰ基板やＧａＡｓ基板にイオン注入して形成されたチャンネル層に凹部が形成される。
【００１０】
請求項４の発明は、請求項１の半導体装置において、凹部を形成する半導体層がＩｎＡｌＡｓ層またはＡｌＧａＡｓ層であることを特徴とする。半導体基板上にチャンネル層、電子供給層、バリア層が順次形成されている接合型ＨＥＭＴでは、バリア層に凹部が形成される。バリア層としては、例えば、ＩｎＡｌＡｓ系では、ノンドープＩｎＡｌＡｓが、またＡｌＧａＡｓ系では、ノンドープＡｌＧａＡｓが用いられる。
【００１１】
請求項５の発明は、請求項１の半導体装置において、凹部を形成する半導体層の凹部底面側にエッチング停止層が積層されていることを特徴とする。この発明においては、凹部を形成するためのエッチングをエッチング停止層で止めやすくなり、一定の深さの凹部を形成することが容易となる。
【００１２】
請求項６の発明は、請求項５の半導体装置において、凹部を形成する半導体層がＩｎＰ層であり、エッチング停止層がＩｎＡｌＡｓ層であることを特徴とする。請求項７の発明は、請求項５の半導体装置において、凹部を形成する半導体層がＧａＡｓ層であり、エッチング停止層がＡｌＧａＡｓ層であることを特徴とする。
【００１３】
接合型ＨＥＭＴでは、バリア層上に凹部形成用の半導体層を設けて、バリア層をエッチング停止層として用いることができる。例えば、ＩｎＡｌＡｓ系ＨＥＭＴでは、ノンドープＩｎＡｌＡｓ層にＩｎＰ層を積層し、このＩｎＰ層をエッチングすることにより、容易にＩｎＰ層厚の深さの凹部形成することが可能となる。同様に、ＡｌＧａＡｓ系では、凹部形成用の半導体層にＧａＡｓ層を用い、ノンドープＡｌＧａＡｓをエッチング停止層とすることができる。
【００１４】
請求項８の発明の半導体装置の製造方法は、半導体層上に絶縁膜を堆積する工程と、絶縁膜にゲート開口部を形成する工程と、開口部に露出した半導体層を結晶面方位の異方性の出るエッチャントによりエッチングして、側壁が傾斜し底面が開口幅より狭い凹部を形成する工程と、絶縁膜の開口部より半導体層の凹部表面にゲート不純物を拡散する工程とを含むことを特徴とする。
【００１５】
請求項８の発明においては、凹部を形成する半導体の結晶面に応じてゲートの長手方向を規定して、結晶面方位の異方性の出るエッチャントによりエッチングすることにより、容易に側壁が順メサ形状の凹部を形成することが可能となる。
【００１６】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。
図１は、本発明の半導体装置の第１の実施の形態を示すもので、ゲート部の断面構造を示している。この半導体装置は、半導体基板１０上に形成されたチャンネル層２０に絶縁膜３０の開口部を介して、側壁が一定角度で傾斜した順テーパー（順メサ）状の凹部が形成されており、この凹部表面からゲート拡散層（例えば、Ｚｎ等のｐ型不純物の拡散層）４０が形成されている。ゲート電極５０は、ゲート拡散層４０に接して設けられている。
【００１７】
上記構成において、凹部の側壁は順テーパー（順メサ）形状のため、凹部の底面ａは絶縁膜３０の開口部の幅ｂよりも狭くなっており、順テーパー状の凹部がない場合に比べて、実効ゲート長（凹部底面における拡散層の長さ＝ａ＋サイド拡散幅＊２）が短縮されている。例えば、順テーパーの傾斜角が４５度の場合、開口部の幅ｂを０．３μｍ、凹部の深さを５０ｎｍとすれば、凹部の底面ａは０．２μｍとなり、実効ゲート長は０．１μｍ短縮されることになる。
【００１８】
次に、本実施の形態の製造方法を図２（ａ）〜（ｄ）に従って具体例を挙げて説明する。
【００１９】
（ａ）チャンネル層２０として例えばＳｉイオン注入によりｎ型層が形成されたＧａＡｓ等の半導体基板に、ＳｉＮ等の絶縁膜３０をＣＶＤ法等で約３００ｎｍ厚さに堆積し、レジストでパターンニングした後、ＲＩＥ等を用いてゲート開口部３１を形成する。このとき、ゲートの長手方向はゲートの断面において、ウェットエッチングの際に順メサ形状が現れる方向に規定する。（１００）面基板ではゲートの長手方向は［０　１　−１］方向に平行に選ぶ。ゲート開口部３１の寸法ｂは、ｉ線ステッパー等を用いれば、０．３μｍ程度は安定して開口することができる。
【００２０】
（ｂ）絶縁膜３０をマスクとして、ゲート開口部３１に露出した半導体層（チャンネル層２０）をウェットエッチングし凹部を形成する。このとき、エッチャントとして結晶面方位の選択性の強いものを用いることにより、（１１１）面が現れ易くなるため、ゲートの長手方向に垂直な断面形状は側壁が４５度傾斜した順テーパー状となり、凹部の底辺ａは絶縁膜開口幅ｂよりも小さくなる。
【００２１】
このような選択性の強いエッチャントとしては、ＧａＡｓに対してはクエン酸・過酸化水素水・水の混合液など、ＩｎＰに対しては塩酸・水の混合液などがある。特にＩｎＰの場合はサイドエッチが殆んど入らず、実効ゲート長の短縮効果が最大限に得られる。例えば、塩酸と水を１：１の割合で混合したエッチング液（温度２０℃）を用いてＩｎＰを開口幅０．３μｍでエッチングすると、約２５秒で深さが５０ｎｍで底面の長さａが０．２μｍの順テーパー状の凹部を形成することができる。また、ＧａＡｓの場合はエッチング液の組成や温度等の条件によりサイドエッチ量等が変わるため、事前に形状を十分確認して作製することが重要である。
【００２２】
（ｃ）絶縁膜３０をマスクとして、ゲート開口部３１より半導体凹部に例えばＺｎ等のｐ型不純物を拡散してゲート拡散層４０を形成する。
【００２３】
（ｄ）公知の技術を用いてゲート電極５０を形成し、ＦＥＴのゲート構造を完成する。
【００２４】
なお、ここではゲート部の製造例のみを示したが、ＦＥＴのソース／ドレイン電極等は既存の技術を用いて形成することができる。
【００２５】
上記の説明からも明らかなように、本実施の形態によれば、接合型ＦＥＴの実効ゲート長を短縮することができ、高周波特性を向上させることができる。また、ゲート拡散層のエッジ形状が順テーパーになるため、ゲート拡散層エッジ（図１のＰ点付近）におけるドレイン電界の集中が緩和され、ＦＥＴの耐圧が改善される。さらに、実効的にゲートとして作用する凹部底面の外側にチャンネル厚が漸次拡大するゲート領域が存在し、これにより特にドレイン電界が緩和されるため、同じゲート長の通常のＦＥＴに比べてショートチャンネル効果が抑制され、デバイス特性（ｇｍ、ｇｄ等）の低下を防止することができる。
【００２６】
図１及び図２に示す第１の実施の形態では、イオン注入チャンネルを有する一般的な接合型ＦＥＴについて示したが、本発明にかかるゲート構造は、図３および図４に示すように、接合型ＨＥＭＴに対しても適用可能である。
【００２７】
図３は、本発明の半導体装置の第２の実施の形態を示すもので、接合型ＨＥＭＴにおけるゲート部の断面構造を示している。
【００２８】
図３において、半導体基板１０上に、チャンネル層２０、電子供給層２１、バリア層２２が順次形成され、バリア層２２に絶縁膜３０の開口部を介して底辺ａが開口幅ｂより狭い凹部とその凹部表面からのゲート拡散層４０が形成されている。
【００２９】
上記構成で、例えばＡｌＧａＡｓ／ＩｎＧａＡｓヘテロ接合のＡｌＧａＡｓ系ＨＥＭＴでは、半導体基板１０、チャンネル層２０、電子供給層２１、バリア層２２には、それぞれＧａＡｓ基板、ノンドープＩｎＧａＡｓ、ｎ型ＡｌＧａＡｓ、ノンドープＡｌＧａＡｓが用いられる。また、ＩｎＡｌＡｓ／ＩｎＧａＡｓヘテロ接合のＩｎＡｌＡｓ系ＨＥＭＴの場合は、ＩｎＰ基板（半導体基板１０）上に、チャンネル層２０、電子供給層２１、バリア層２２としてノンドープＩｎＧａＡｓ層、ｎ型ＩｎＡｌＡｓ層、ノンドープＩｎＡｌＡｓ層が順次形成される。
【００３０】
接合型ＨＥＭＴに適用された本実施の形態においても、接合型ＦＥＴに適用された第１の実施の形態と同様に、実効ゲート長短縮の効果が得られる。
【００３１】
図４は、本発明の半導体装置の第３の実施の形態を示すもので、ＩｎＡｌＡｓ系ＨＥＭＴにおける変形例を示している。図３に示す第２の実施の形態と比較して、ノンドープＩｎＡｌＡｓからなるバリア層２２上に、ノンドープのＩｎＰ層２３が積層され、凹部底面にノンドープＩｎＡｌＡｓバリア層２２が露出するように、ＩｎＰ層２３に凹部が形成されている。
【００３２】
上記構成においては、前述したようにＩｎＰにはサイドエッチが殆んど入らないため、実効ゲート長の短縮効果が最大限に得られる他、塩酸系エッチャントによりＩｎＡｌＡｓとＩｎＰとのエッチング選択性が十分に得られるため、エッチングをバリア層２２のＩｎＡｌＡｓ面で停止させることが容易で、その後一定量のゲート拡散を行うことにより、トランジスタのしきい値電圧Ｖｔｈを精度良く制御することが可能となる。
【００３３】
上記したように、本実施の形態によれば、ＩｎＰ層に対してＩｎＡｌＡｓ層がエッチング停止層として用いられているため、ゲート拡散層が形成される半導体凹部の深さを容易に一定に制御することができ、しきい値電圧Ｖｔｈを精度良く制御することができる。なお、ＧａＡｓ層に凹部を形成する場合には、ＡｌＧａＡｓをエッチング停止層として用いることができる。
【００３４】
図５は、本発明の半導体装置の第４の実施の形態を示すもので、第１の実施の形態と比較して、凹部の断面形状がＶ溝形状となっている。凹部の断面形状は、究極的には、凹部の深さが絶縁膜開口幅ｂの１／２程度以上になるまで深くエッチングすると、凹部底面の幅ａがゼロとなるいわゆるＶ溝形状となる。このＶ溝にゲート拡散層４０を形成することにより、実効ゲート長が極めて小さい接合型ＦＥＴ（ＨＥＭＴ）を実現することができる。このＶ溝形状のゲート構造は、前述した何れの半導体構造にも適用可能である。
【００３５】
【発明の効果】
上述したように、請求項１の発明によれば、凹部状のゲート拡散層を有することにより、実効ゲート長を短縮することができ、デバイスの高周波特性の向上を図ることができる。また、ゲート拡散層エッジでの電界集中を緩和することができ、ドレイン耐圧を改善することができる。さらに、通常の短ゲート化でのショートチャンネル効果を抑制することができ、デバイス性能の低下を防止することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施の形態を示す断面図である。
【図２】図１に示す本発明の第１の実施の形態にかかるゲート部の製造工程を示す断面図である。
【図３】本発明の半導体装置の第２の実施の形態を示す断面図である。
【図４】本発明の半導体装置の第３の実施の形態を示す断面図である。
【図５】本発明の半導体装置の第４の実施の形態を示す断面図である。
【符号の説明】
１０……半導体基板、２０……チャンネル層、２１……電子供給層、２２……バリア層、２３……ＩｎＰ層、３０……絶縁膜、４０……ゲート拡散層、５０……ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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