(57)【要約】【課題】降圧回路から離れて位置された負荷に対しても、降圧回路の出力電圧を、その電圧値を大幅に低下させることなく供給できる半導体装置を提供する。【解決手段】本発明による半導体装置は、電源電圧が入力されるとその電源電圧を降圧して出力する降圧回路と、降圧回路の出力電圧を複数の負荷に供給する電源配線とを備える。電源配線は、降圧回路から最初の分岐点まで延びた第１の配線と、その分岐点から複数の負荷まで延びた第２の配線とから成る。第２の配線において分岐点からその位置までの抵抗値が最大である負荷を第１の負荷、分岐点から第１の負荷までの経路と重複しない経路において、分岐点からその位置までの抵抗値が最大である負荷を第２の負荷とすると、その最初の分岐点は、第２の配線における分岐点から第１の負荷までの第１の抵抗値と分岐点から第２の負荷までの抵抗値との差が、第１の抵抗値の２分の１よりも小さくなる位置に設けられる。【選択図】　　　　図１
2004140231.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が入力されるとその電源電圧を降圧して出力する降圧回路と、前記降圧回路の出力電圧を複数の負荷に供給する電源配線とを備える半導体装置であって、
前記電源配線は、２以上の方向に分岐する少なくとも１つの分岐点を有し、
前記電源配線は、前記降圧回路から最初の前記分岐点となる第１の分岐点まで延びた第１の配線と、その第１の分岐点から複数の前記負荷まで延びた第２の配線とから成り、
前記第１の分岐点は、
前記第２の配線における前記第１の分岐点から複数の前記負荷のうち第１の負荷までの第１の抵抗値と前記第２の配線における前記第１の分岐点から複数の前記負荷のうち第２の負荷までの第２の抵抗値との差が、前記第１の抵抗値の２分の１よりも小さくなる位置に設けられ、
前記第１の負荷は、
複数の前記負荷のうち、前記第２の配線において前記第１の分岐点からその位置までの抵抗値が最大である負荷であり、
前記第２の負荷は、
複数の前記負荷の個数が２である場合に、前記第１の負荷以外の負荷であり、
複数の前記負荷の個数が３以上である場合に、複数の前記負荷のうち、前記第２の配線に沿って前記第１の分岐点から前記第１の負荷までの経路と重複しない経路において、前記第１の分岐点からその位置までの抵抗値が最大となる負荷であることを特徴とする半導体装置。
【請求項２】
前記半導体装置が、前記降圧回路および前記第２の配線が形成された第１の電源配線層と、前記第１の配線の少なくとも一部が形成された第２の電源配線層と、前記第１の電源配線層と前記第２の電源配線層とに挟まれた絶縁層とを備える積層構造から成り、
前記降圧回路、前記第１の配線および前記第２の配線は、前記絶縁層に設けたバイアホールによって電気的に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記降圧回路が、差動増幅回路を含み、
前記第１の配線と前記第２の配線との接続点における電圧が、前記差動増幅回路にフィードバックされて入力され、
前記差動増幅回路は、フィードバックされて入力された前記電圧と基準電圧とを比較し、その比較結果に基づいて前記降圧回路の出力電圧を制御することを特徴とする請求項１または請求項２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源電圧の降圧回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
一般に、メモリやマイクロプロセッサ等の半導体装置は、内部回路の消費電力を低減することが強く要求される。この要求を満たすために、例えば、内部回路の電源電圧を低くすることが考えられるが、外部から供給される電源電圧の値は標準化されており、これを変化させることは望ましくない。そこで、装置内部に降圧回路を設け、外部から供給される電源電圧をその降圧回路により低下させて内部回路に供給する方法が取り入れられている。
【０００３】
図１０は、降圧回路を備えた従来の半導体装置（半導体チップ）における部品の配置を図式的に示す。図１０を参照すると、半導体チップ１０２には、外部電源パッド１０４、降圧回路１０６、負荷１０８，１１０，１１２、外部電源パッド１０４と降圧回路１０６とを接続する電源配線１１６、および、降圧回路１０６と各々の負荷とを接続する電源配線が形成される。降圧回路１０６と各々の負荷とを接続する電源配線は、第１の配線１１８と第２の配線１２０とから成る。第２の配線１２０は、負荷１０８，１１０，１１２に共通に接続される配線であり、第１の配線１１８は、第２の配線１２０と降圧回路１０６とを接続する配線である。負荷１０８，１１０，１１２は、降圧回路１０６の出力電圧を電源電圧とする、例えば、トランジスタ等の素子である。また、矢印２２は、降圧回路６に、その出力電圧がフィードバックされていることを示す。図１０において、第２の配線１２０は、負荷の配置に合わせて十字型形状をしている。説明を簡単にするために、負荷１０８，１１０，１１２のみを示しているが、第２の配線１２０に接続される他の負荷が存在してもよい。また、第２の配線１２０と各々の負荷１０８，１１０，１１２との接続点を、それぞれ、Ｐ１，Ｐ２，Ｐ３として示す。第１の配線１１８は、通常、その長さが短くなるように第２の配線１２０に接続される。ここでは、第１の配線１１８の一端は、第２の配線１２０における降圧回路１０６に最も近い端部（図１０では、接続点Ｐ１）に接続される。結果として、半導体チップ１０２における電源配線の占有面積が小さくなり、チップの小型化が実現できる。
【０００４】
しかし、上述の構成においては、降圧回路１０６から離れて位置された負荷、つまり、降圧回路１０６からの距離（配線経路に沿った距離）が長い負荷には、配線抵抗における電圧降下により、所望の電圧よりも低い電圧が印加されるという問題があった。以下に、図１０および図１１を用いて詳細に説明する。図１１は、図１０の半導体チップ１０２において実現される集積回路の回路図である。図１１において、降圧回路１０６は、外部電源１３０に接続される。降圧回路１０６は、外部電源１３０から電源電圧が入力されると、それを所望の電圧に降圧して出力する。ここで、降圧回路１０６が出力する電圧をＶ、降圧回路１０６が出力する電流をＩとする。降圧回路１０６から出力された電流Ｉは、第１の配線１１８および第２の配線１２０を通って、負荷１０８，１１０，１１２に供給される。第１の配線１１８は、その長さが短いので配線抵抗が無視できるとすると、（接続点Ｐ１における）負荷１０８には、降圧回路１０６の出力電圧Ｖが印加される。一方、第２の配線１２０において負荷１０８が接続された接続点Ｐ１から負荷１１０が接続された接続点Ｐ２までの抵抗をＲ４、負荷１１０が接続された接続点Ｐ２から負荷１１２が接続された接続点Ｐ３までの抵抗をＲ５とすると、負荷１１０および負荷１１２には、それぞれ、配線抵抗における電圧降下により、Ｖ−Ｉ×Ｒ４およびＶ−Ｉ×Ｒ４−Ｉ×Ｒ５の電圧が印可される。なお、ここでは、簡単のために、負荷１０８，１１０，１１２の入力インピーダンスは十分に高いものとし、その入力端子に流れ込む電流は無視できるほど小さいものとする。結局、負荷１０８，１１０，１１２に印可される電圧を、それぞれ、電圧Ｖ１０８，Ｖ１１０，Ｖ１１２とすると、以下の式（１）が成り立つ。
【数１】
2004140231.tif 000003
この場合、３つの負荷１０８，１１０，１１２のうち、降圧回路１０６から離れた負荷１１０，１１２には、所望の電圧Ｖよりも低い電圧が印可される。特に、負荷１１２には、所望の電圧Ｖよりも大幅に低い電圧が印可される。これにより、例えば、負荷１１２がトランジスタである場合、トランジスタに十分な電圧が印可されず、スイッチング速度が低下するといった問題があった。
【０００５】
例えば、従来の半導体集積回路は、複数の機能モジュールの各々に対して専用の降圧回路を備える（例えば、特許文献１参照。）。この構成を用いれば、半導体集積回路の電源配線を等価的に短くすることができ、電源配線における不所望な電圧降下を低減できる。
【０００６】
【特許文献１】
特開平５−２６６２２４号公報（第３−４頁、図１−図３）
【０００７】
【発明が解決しようとする課題】
しかし、特許文献１などに開示される構成を実現するためには、１つの半導体チップ上に複数の降圧回路を設けなければならない。半導体チップに設置される降圧回路の個数が多いと、半導体チップの消費電力が大きくなるという問題があった。
【０００８】
近年は、高性能化に向けた素子数の増加により、半導体チップのチップサイズが大きくなっている。その一方で、上述のように降圧回路の個数が制限されるので、降圧回路と負荷との間の電源配線の距離がますます長くなることが考えられる。
【０００９】
本発明の目的は、降圧回路から離れて位置された負荷に対しても、降圧回路の出力電圧を、その電圧値を大幅に低下させることなく供給できる半導体装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置は、電源電圧が入力されるとその電源電圧を降圧して出力する降圧回路と、前記の降圧回路の出力電圧を複数の負荷に供給する電源配線とを備える半導体装置である。この半導体装置において、前記の電源配線は、２以上の方向に分岐する少なくとも１つの分岐点を有する。また、前記の電源配線は、前記の降圧回路から最初の前記の分岐点となる第１の分岐点まで延びた第１の配線と、その第１の分岐点から複数の前記の負荷まで延びた第２の配線とから成る。前記の第１の分岐点は、前記の第２の配線における前記の第１の分岐点から複数の前記の負荷のうち第１の負荷までの第１の抵抗値と前記の第２の配線における前記の第１の分岐点から複数の前記の負荷のうち第２の負荷までの第２の抵抗値との差が、前記の第１の抵抗値の２分の１よりも小さくなる位置に設けられる。ここで、前記の第１の負荷は、複数の前記の負荷のうち、前記の第２の配線において前記の第１の分岐点からその位置までの抵抗値が最大である負荷であり、前記の第２の負荷は、複数の前記の負荷の個数が２である場合に、前記の第１の負荷以外の負荷であり、複数の前記の負荷の個数が３以上である場合に、複数の前記の負荷のうち、前記の第２の配線に沿って前記の第１の分岐点から前記の第１の負荷までの経路と重複しない経路において、前記の第１の分岐点からその位置までの抵抗値が最大となる負荷である。
【００１１】
【発明の実施の形態】
実施の形態１．
以下に、添付の図面を参照して、本発明の実施の形態について説明する。
図１は、本発明による半導体装置（半導体チップ）における部品の配置を図式的に示す。図１を参照すると、半導体チップ２には、外部電源パッド４、降圧回路６、負荷８，１０，１２、外部電源パッド４と降圧回路６とを接続する電源配線１６、および、降圧回路６と各々の負荷とを接続する電源配線が形成される。降圧回路６と各々の負荷とを接続する電源配線は、第１の配線１８と第２の配線２０とから成る。第２の配線２０は、負荷８，１０，１２に共通に接続される配線であり、第１の配線１８は、その第２の配線２０と降圧回路６とを接続する配線である。負荷８，１０，１２は、例えば、トランジスタ等の、降圧回路６の出力電圧を電源電圧とする素子である。図１において、第２の配線２０は、負荷の配置に合わせて十字型形状をしている。ここで、説明を簡単にするために、負荷８，１０，１２のみを示しているが、第２の配線２０に接続される他の負荷が存在してもよい。また、第２の配線２０と負荷１０との接続点をＱ１、第２の配線２０と負荷８，１２との接続点を、それぞれ、Ｑ２，Ｑ３として示す。
【００１２】
本実施の形態による半導体チップ２において、第１の配線１８は、第２の配線２０に接続点Ｑ１で接続される。また、第２の配線２０に沿って、接続点Ｑ１から接続点Ｑ２までの長さと、接続点Ｑ１から接続点Ｑ３までの長さは等しい。
【００１３】
図２は、図１の半導体チップ２において実現される集積回路の回路図である。図２において、降圧回路６は、外部電源３０に接続される。降圧回路６は、外部電源３０から電源電圧が入力されると、それを所望の電圧に降圧して出力する。ここで、降圧回路６が出力する電圧をＶ、降圧回路６が出力する電流をＩとする。降圧回路６から出力された電流Ｉは、第１の配線１８および第２の配線２０を通って、負荷８，１０，１２に供給される。本実施の形態による半導体チップ２においては、降圧回路６から接続点Ｑ１までの電源配線（第１の配線１８）の長さは、従来の半導体チップ（図１０）におけるその長さと比較して長く、配線抵抗は無視できない。よって、第１の配線１８の配線抵抗の値をＲ１とすると、接続点Ｑ１における電圧は、Ｖ−Ｉ×Ｒ１となる。これにより、接続点Ｑ１に接続される負荷１０には、Ｖ−Ｉ×Ｒ１の電圧が印可される。次に、電流Ｉは、接続点Ｑ１で２方向に分岐する（簡単のために、負荷８，１０，１２の入力インピーダンスは十分に高く、その入力端子に流れ込む電流は無視できるほど小さいものとする。）。ここで、第２の配線２０において、接続点Ｑ１から負荷８が接続される接続点Ｑ２までの配線抵抗の抵抗値をＲ２、接続点Ｑ１から負荷１２が接続される接続点Ｑ３までの配線抵抗の抵抗値をＲ３とし、さらに、簡単のために、Ｒ２とＲ３が等しいとすると、電流Ｉは、接続点Ｑ１で、Ｉ／２ずつに分配される。このとき、負荷８および負荷１２に印可される電圧は、第２の配線２０における電圧降下によって、それぞれ、Ｖ−Ｉ×Ｒ１−Ｉ／２×Ｒ２、および、Ｖ−Ｉ×Ｒ１−Ｉ／２×Ｒ３となる。結局、負荷８，１０，１２に印可される電圧を、それぞれ、Ｖ８，Ｖ１０，Ｖ１２とすると、以下の式（２）が成り立つ。
【数２】
2004140231.tif 000004
【００１４】
本実施の形態による半導体チップ２においては、Ｖ−Ｉ×Ｒ１が各々の負荷に印可されるべき所望の電源電圧に等しくなるようにＲ１を設定する。そのとき、第２の配線は、抵抗値Ｒ１を有するように形成される。
【００１５】
また、図１において、矢印２２は、降圧回路６の出力電圧が降圧回路６にフィードバックされることを示す。以下に、詳細に説明する。図３は、降圧回路６の構成の一例を示す図である。この降圧回路６は、差動増幅回路３２、その差動増幅回路３２の出力電圧をゲート電圧とするｐチャネルＭＯＳトランジスタＴｒ１、トランジスタＴｒ１のドレイン電流の一部を電圧に変換する変換回路３４を備える。差動増幅回路３２は、差動回路とカレントミラー回路とから成る一般的な回路であるため、構成および動作の詳細な説明は省略する。図３の降圧回路６において、トランジスタＴｒ１のドレイン電流Ｉａの一部Ｉｂ（＝αＩａ：αは比例定数）は、変換回路３４によって電圧Ｖ１に変換され、差動増幅回路３２に入力される（矢印２２は、電流Ｉｂがフィードバックされる様子を示す）。この電圧Ｖ１の値は、電流Ｉｂの値に比例する。差動増幅回路３２は、電圧Ｖ１と基準電圧Ｖ２とを比較し、その比較結果に応じて電圧Ｖ３を出力する。この電圧Ｖ３は、トランジスタＴｒ１のゲートに印加され、トランジスタＴｒ１は、このゲート電圧に応じてドレイン電流Ｉａを出力する。降圧回路６において電流Ｉａの値が所望の値で一定に保持されるとき、電圧Ｖ１および電圧Ｖ２は等しく、差動増幅回路３２は平衡状態にあり、出力電圧Ｖ３も一定である。しかし、何らかの原因で電流Ｉａが増加すると、電圧Ｖ１が基準電圧Ｖ２より大きくなり、出力電圧Ｖ３の値は、差動増幅回路３２が平衡状態にあるときの出力電圧の値Ｖｏよりも大きくなる。このとき、トランジスタＴｒ１のドレイン電流Ｉａの値が減少し、電流Ｉａの増大が抑制される。一方、電流Ｉａが減少すると、電圧Ｖ１が基準電圧Ｖ２より小さくなり、出力電圧Ｖ３の値は、Ｖｏよりも小さくなる。このとき、トランジスタＴｒ１のドレイン電流Ｉａの値が増大し、電流Ｉａの減少が抑制される。以上のことから、降圧回路６は、その構成により、出力電流Ｉを一定の値（１−α）Ｉａに保持できる。出力電流Ｉが一定に保持されることは、負荷に印可される電圧が一定に保持されることを意味する。
【００１６】
本実施の形態による半導体チップ２においては、第２の配線２０に沿って第１の配線１８と第２の配線２０との接続点Ｑ１に最も近い負荷と、第２の配線２０に沿ってその接続点Ｑ１から最も遠い負荷との間の第２の配線２０に沿った距離が、従来の半導体チップ１０２よりも短くなる。
【００１７】
ここで、本実施の形態による半導体チップ２の電源配線における電圧降下について、従来の半導体チップ１０２と比較して説明する。図１と図１０を比較すると、第１の配線と第２の配線との接続点（以下、「接続点Ａ１」という。）に最も近い負荷と接続点Ａ１から最も遠い負荷との間の第２の配線に沿った距離は、図１０において、接続点Ｐ１から接続点Ｐ３までの距離であるのに対し、図１において、接続点Ｑ１から接続点Ｑ２（または、接続点Ｑ３）までの距離である。一般に、配線の抵抗値は、その長さに比例し、配線の長さが長いほど、抵抗値は大きい。半導体チップ２および半導体チップ１０２においては、簡単のために、配線の抵抗値が、その配線の長さによってのみ変化するものとする。
【００１８】
まず、図１において、負荷８，１０，１２を、メモリセルを含むコア回路を構成するトランジスタとする。このようなトランジスタには、ゲート酸化膜の信頼性上の問題から、所定値を超える電圧がかけられない。この所定値を、例えば、１．９Ｖとする。外部電源電圧Ｖａを３．３Ｖ±０．１Ｖとし、Ｒ１、Ｒ２およびＲ３（図２）を、それぞれ、２（Ω）、１（Ω）および１（Ω）とする。また、降圧回路６が出力する電流Ｉの値を、２００ｍＶとする。このとき、式（２）を用いれば、トランジスタ１０に印加される電圧を１．９Ｖにするために、降圧回路の出力電圧を、２．３Ｖにする必要がある。また、その場合には、式（２）により、トランジスタ８およびトランジスタ１２に印可される電圧は、ともに１．８Ｖである。
【００１９】
一方、図１０において、負荷１０８，１１０，１１２も、負荷８等と同様に、性能上１．９Ｖを超える電圧を印加できないトランジスタとする。また、本実施の形態による半導体チップ２と同様に、電源電圧Ｖａを３．３Ｖ±０．１Ｖとし、降圧回路が出力する電流Ｉの値を２００ｍＡとする。Ｒ４およびＲ５（図１１）は、配線の抵抗値がその配線の長さに比例することを考慮すると、図１と図１０とを比較して、ともに１（Ω）とすることができる。このとき、接続点Ｐ１においてトランジスタ１０８に印可される電圧を１．９Ｖとすると、トランジスタ１１０およびトランジスタ１１２に印可される電圧は、それぞれ、式（１）により、１．７Ｖおよび１．５Ｖである。
【００２０】
従来の半導体チップ（図１１）においては、トランジスタ１１２（接続点Ａ１から最も遠い負荷）の性能が、トランジスタ１０８（接続点Ａ１に最も近い負荷）に比べて、２０％以上劣化する（トランジスタ１１２に印可される電圧の大きさが、トランジスタ１０８に印可される電圧の大きさよりも大幅に小さくなることによる）。この性能劣化は、高速性が要求される半導体チップにおいては許容できない。しかし、本実施の形態による半導体チップ（図２）においては、トランジスタ８（接続点Ａ１から最も遠い負荷、トランジスタ１２も同様）の性能が、トランジスタ１０（接続点Ａ１に最も近い負荷）に比べて、５％程度しか劣化しない（トランジスタ８に印可される電圧の大きさと、トランジスタ１０に印加される電圧の大きさの差が小さいことによる）。トランジスタの性能劣化は１０％以下であれば許容範囲とみなせるので、本実施の形態による半導体チップ２におけるトランジスタの性能劣化は、十分な許容範囲内にある。従って、本実施の形態による半導体チップ２では、従来の半導体チップ１０２と比べて、トランジスタの性能劣化が大幅に改善されている。つまり、本実施の形態による半導体チップにおいては、降圧回路から離れて位置された負荷に対しても、降圧回路の出力電圧を、その電圧値を大幅に低下させることなく供給できる。
【００２１】
一般的に、従来の半導体チップと比較して、トランジスタの性能劣化を改善するためには、第１の配線と第２の配線との接続点Ａ１（負荷が接続されているとは限らない）は、降圧回路から複数の負荷へ延びる（第１の配線および第２の配線から成る）電源配線がその点から２以上の方向に分岐するような分岐点であることが必要である。なお、第２の配線も、２以上の方向に分岐する分岐点を有する場合があり、接続点Ａ１は、降圧回路から複数の負荷へ延びる電源配線に存在する少なくとも１以上の分岐点のうち最初の分岐点であるといえる。
【００２２】
また、それぞれの負荷に印可される電圧の差があまり大きくならないように、接続点Ａ１は、以下に説明する条件を満たすことが好ましい。従来の半導体チップおよび本実施の形態による半導体チップにおいて、電源配線の抵抗値は、その電源配線の長さによってのみ変化するとしたが、実際には、電源配線の抵抗値は、配線の幅等の他の条件によっても変化する。従って、電源配線における電圧降下は、電源配線の長さではなく、電源配線の抵抗値を基に考えるべきである。ここで、第２の配線に接続された全ての負荷のうち、第２の配線に沿って接続点Ａ１からその位置までの抵抗値が最大である負荷を第１の負荷とする。接続点Ａ１は、第２の配線における分岐点であるため、第２の配線は、接続点Ａ１から第１の負荷へ延びる第１の配線経路と、接続点Ａ１からその他の方向へ延びる（第１の配線経路と重複しない）第２の配線経路とを有する。第２の配線に接続される負荷の個数が３以上である場合には、それらの負荷のうち、第２の配線経路において接続点Ａ１からその位置までの抵抗値が最大である負荷を第２の負荷とする。また、第２の配線に接続される負荷の個数が２である場合には、第１の負荷以外のもう１つの負荷を第２の負荷とする。いずれの場合であっても、接続点Ａ１は、第２の配線における接続点Ａ１から第１の負荷までの抵抗値と第２の配線における接続点Ａ１から第２の負荷までの抵抗値との差が、第２の配線における接続点Ａ１から第１の負荷までの抵抗値の２分の１よりも小さくなるような位置に設けられることが好ましい。このとき、第２の配線における接続点Ａ１から第１の負荷までの抵抗値をＲａ、第２の配線における接続点Ａ１から第２の負荷までの抵抗値をＲｂとすると、以下の式（３）が成り立つ。
【数３】
2004140231.tif 000005
【００２３】
本実施の形態による半導体チップ２においては、第１の負荷が負荷８（または負荷１２）、第２の負荷が負荷１２（第１の負荷が負荷１２である場合は負荷８）であり、Ｒａ＝Ｒｂ＝Ｒ２＝Ｒ３であるので、０＜Ｒ２／２が成り立ち、式（３）を満たす。また、ＲａとＲａが異なる場合であっても、式（３）に示される関係を満たせば、従来の半導体チップにおけるトランジスタの性能劣化を改善できる。例えば、接続点Ａ１が図４に示されるような位置にある場合において、ＲａおよびＲａを、それぞれ、１．３（Ω）および０．７（Ω）（１．３−０．７＜１．３／２）とすると、降圧回路６が出力する電流Ｉの値が２００ｍＶ、Ｒ１が２（Ω）、かつ、降圧回路の出力電圧が２．３Ｖの場合に、トランジスタ８およびトランジスタ１２に印可される電圧は、それぞれ、式（２）より、１．７７Ｖ以上、１．８３Ｖ以上である。また、トランジスタ１０に印可される電圧は、１．８７Ｖ以上である。このとき、トランジスタの性能劣化は、大きい方で５％程度である（この場合、トランジスタ１０は、トランジスタ８よりも接続点Ａ１に近いので、トランジスタ１０の性能劣化は、トランジスタ８よりも小さい。）。これは、性能劣化の許容範囲である１０％以下という条件を満たし、従来の半導体チップに比べて、トランジスタの性能劣化が十分に改善されていることを意味する。
【００２４】
なお、第２の配線２０および負荷の配置が図１や図４に示される配置と異なっても、接続点Ａ１が、降圧回路から複数の負荷へ延びる電源配線の最初の分岐点であり、式（３）に示される関係を満たす位置にあれば、第１の配線を同じ第２の配線の端部に接続する半導体チップと比較して、トランジスタの性能劣化を改善できる。例えば、第２の配線、負荷および接続点Ａ１の配置が図５に示されるような場合には、接続点Ａ１が第２の配線の端部にある従来の半導体チップにおけるトランジスタの性能劣化を改善できる。図５において、第１の負荷は負荷２４であり、第２の負荷は負荷２６である。この負荷２６は、第２の配線２０に接続される複数の負荷のうち、第２の配線２０に沿った接続点Ａ１（Ｑ１）から第１の負荷２４へ延びる第１の配線経路に重複しない経路において、接続点Ａ１からその位置までの抵抗値が最大であるような負荷である（例えば、接続点Ａ１から接続点Ｑ２へ延びる経路は、第１の配線経路に重複するとみなされる。）。
【００２５】
なお、図１、図４および図５においては、配線の抵抗値がその配線の長さによってのみ変化すると仮定して接続点Ａ１の位置を定めているが、これは常に適切というわけではない。実際には、配線の抵抗値は、その配線の幅等の他の条件によっても変化するので、接続点Ａ１は、式（３）を満たすような位置であれば、配線の長さ（接続点Ａ１から負荷までの配線の長さ）に制限されず、他の位置に設けることができる。
【００２６】
実施の形態２．
図６は、本実施の形態による半導体チップ４２の断面を図式的に示す。この半導体チップ４２は、２つの電源配線層とその間の絶縁層から成る。実施の形態１による半導体チップ２においては、第１の配線１８を、降圧回路６や第２の配線２０と同じ表面に形成していたが、本実施の形態による半導体チップ４２においては、第１の配線１８を、降圧回路６や第２の配線２０が形成された層４４とは別の層４６に形成する。２つの層４４，４６の間は絶縁層４８であり、絶縁層４８には、２つの層４４，４６を電気的に接続するバイアホール５０が形成される。図７は、本実施の形態による半導体チップ４２の分解図である。図７に示されるように、層４４に形成された降圧回路６および第２の配線２０は、それぞれ、絶縁層４８を貫通するバイアホール５０を介して、層４６に形成された第１の配線１８に接続される。
【００２７】
本実施の形態による半導体チップ４２においては、第１の配線１８等と第２の配線２０とを同一の層に形成する必要がなく、第１の配線１８を１つの配線層に自由にレイアウトすることができる。従って、第１の配線１８を第２の配線２０等と同一の層に配置する場合と比較して、第１の配線１８の配置によるチップ面積の拡大を防止でき、半導体チップのチップサイズを小さくできる。これは、実施の形態１において、第１の配線１８と第２の配線２０を接続点Ｑ１で接続することにより、第１の配線１８が従来の第１の配線（例えば、図１０における配線１１８）よりも長くなってしまうという課題を克服するものである。
【００２８】
なお、本実施の形態による半導体チップにおいては、第１の配線１８等を形成する層と第２の配線２０を形成する層を完全に別にしたが、第２の配線２０等を形成する層に、第１の配線１８の一部が形成されてもよい。その場合には、一方の層に形成された第１の配線１８の一部と他方の層に形成された第１の配線１８が、バイアホールを介して接続される。
【００２９】
実施の形態３．
図８は、実施の形態３の半導体チップ６２における部品の配置を図式的に示す。本実施の形態による半導体チップ６２が、実施の形態１による半導体チップ２と異なる点は、矢印６４に示されるように、降圧回路６６に、第１の配線１８と第２の配線２０との接続点Ａ１（本実施の形態では、接続点Ｑ１に等しい）の電圧をフィードバックする点である。これは、半導体装置の消費電流が動作状態によって大幅に変化するとき、非常に有効である。以下に、詳細に説明する。図９は、本実施の形態による半導体チップ６２の降圧回路６６の回路図である。この降圧回路６６において、端子Ｃには、降圧回路６６外部の他の回路により、接続点Ａ１の電圧が入力される（矢印６４は、この接続点Ａ１の電圧がフィードバックされる様子を示す）。接続点Ａ１の電圧は、差動増幅回路６８の入力電圧Ｖ１として、基準電圧Ｖ２と比較される。差動増幅器回路６８は、比較結果に応じて電圧Ｖ３を出力する。この電圧Ｖ３は、トランジスタＴｒ２のゲートに印加され、トランジスタＴｒ２は、このゲート電圧に応じてドレイン電流Ｉを出力する。ここで、トランジスタＴｒ２は、ｎチャネルＭＯＳトランジスタである。
【００３０】
本実施の形態による降圧回路６６においては、端子Ｃに入力される電圧（すなわち、接続点Ａ１における電圧：Ｖ−Ｉ×Ｒ１）が、所望の電圧よりも大きくなる（降圧回路６６の出力電流Ｉが小さくなる）と、平衡状態のときと比較して、差動増幅回路６８の出力電圧Ｖ３が大きくなり、トランジスタＴｒ２のゲートに印加される電圧も大きくなる。トランジスタＴｒ２は、ｎチャネルＭＯＳトランジスタであるため、ゲート電圧に印加される電圧が大きくなると、ドレイン電流Ｉの値が増大し、出力電流Ｉの減少が抑制される。反対に、端子Ｃに入力される電圧が所望の電圧よりも小さくなると、出力電流Ｉの増大が抑制される。結果として、接続点Ａ１の電圧をフィードバックすることにより、降圧回路６６の出力電流Ｉが一定の値に保持される。ここで、出力電流Ｉが一定に保持されることは、接続点Ａ１の電圧（Ｖ−Ｉ×Ｒ１）が一定に保持されることを意味する。
【００３１】
消費電流が大幅に変化する半導体装置においては、消費電流（Ｉ）が少なくなったときに、接続点Ａ１の電圧（Ｖ−Ｉ×Ｒ１）が、負荷に印可されるべき所望の電圧よりも大きくなる場合がある。その際には、トランジスタ等の負荷に信頼性上の問題が発生する。本実施の形態による半導体装置においては、接続点Ａ１（Ｑ１）の電圧を降圧回路６にフィードバックすることにより、接続点Ａ１における電圧が、トランジスタ等の素子の許容電源電圧を超えないようにすることができる。
【００３２】
なお、第１の配線１８と第２の配線２０の接続点における電圧を降圧回路にフィードバックする構成は、実施の形態２による積層構造から成る半導体装置においても実現可能である。
【００３３】
【発明の効果】
本発明による半導体装置によれば、電源電圧が入力されるとその電源電圧を降圧して出力する降圧回路と、降圧回路の出力電圧を複数の負荷に供給する電源配線とを備え、電源配線は、２以上の方向に分岐する少なくとも１つの分岐点を有し、その電源配線は、降圧回路から最初の分岐点となる第１の分岐点まで延びた第１の配線と、その第１の分岐点から複数の負荷まで延びた第２の配線とから成り、第１の分岐点は、第２の配線におけるその第１の分岐点から複数の負荷のうち第１の負荷までの第１の抵抗値と第２の配線におけるその第１の分岐点から複数の負荷のうち第２の負荷までの第２の抵抗値との差が、第１の抵抗値の２分の１よりも小さくなる位置に設けられ、その第１の負荷は、複数の負荷のうち、第２の配線において第１の分岐点からその位置までの抵抗値が最大である負荷であり、その第２の負荷は、複数の負荷の個数が２である場合に、第１の負荷以外の負荷であり、複数の負荷の個数が３以上である場合に、複数の負荷のうち、第２の配線に沿って第１の分岐点から第１の負荷までの経路と重複しない経路において、第１の分岐点からその位置までの抵抗値が最大となる負荷であるので、降圧回路から離れて位置された負荷に対しても、降圧回路の出力電圧を、その電圧値を大幅に低下させることなく供給できる。
【図面の簡単な説明】
【図１】実施の形態１による半導体チップの部品の配置を図式的に示す図。
【図２】図１の半導体チップにおいて実現される集積回路の回路図。
【図３】実施の形態１による降圧回路の一例を示す回路図。
【図４】実施の形態１による半導体チップの部品の配置の変形例を示す図。
【図５】実施の形態１による半導体チップの部品の配置の変形例を示す図。
【図６】実施の形態２による半導体チップの断面を図式的に示す図。
【図７】実施の形態２による半導体チップの分解図。
【図８】実施の形態３による半導体チップの部品の配置を図式的に示す図。
【図９】実施の形態３による降圧回路の一例を示す回路図。
【図１０】従来の半導体チップの部品の配置を図式的に示す図。
【図１１】図１０の半導体チップにおいて実現される集積回路の回路図。
【符号の説明】
２　半導体チップ、　４　外部電源パッド、　６　降圧回路、　８、１０、１２　負荷、　１８、２０　配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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