(57)【要約】【課題】高耐圧素子の素子分離膜を薄くし、微細配線設計ルールを適用できるようにする。【解決手段】素子分離部が、２つの領域に形成され、シリコン基板表面に形成されたシリコン酸化膜より成る素子分離膜と、２つの領域に形成された素子分離膜間に形成され、前記能動素子の導電型とは逆の導電型層から成るフィールドチャネル分離層よりなる。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
シリコン基板上に、能動素子を形成するアクティブ部と、前記能動素子を分離するためのフィールド部を持つ半導体装置において、前記素子分離部が、２つの領域に形成され、シリコン基板表面に形成されたシリコン酸化膜より成る素子分離膜と、前記２つの領域に形成された素子分離膜間に形成され、前記能動素子の導電型とは逆の導電型層から成るフィールドチャネル分離層よりなる事を特徴とする半導体装置。
【請求項２】
前記素子分離膜の厚さが１５００Å〜８０００Åであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記能動素子の耐圧が１８Ｖ以上であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記能動素子がＣＭＯＳトランジスタであって、第１導電型のトランジスタを分離する、前記フィールド部を形成する逆の導電型層の濃度が、第２導電型のトランジスタの、ソースもしくはドレインの少なくとも一方と同じ濃度であることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置、特に能動素子を分離するための構造に関する。
【０００２】
【従来の技術】
従来、シリコン半導体基板上にトランジスタ素子を形成し、そのトランジスタ素子間を分離するために以下の工程で形成されるフィールド部を用いてきた。
【０００３】
まず図２（ａ）に示すように、公知の技術によって、シリコン半導体基板１０上に後述の素子分離膜形成時の応力を緩和するためのパッド酸化膜１１を形成する。そして、引き続き後述の素子分離膜形成を選択的に行うための酸化阻害（防止）マスク材として、シリコン窒化膜１２を、素子分離膜を形成したい部分を開口させて形成する。
【０００４】
この時、形成するトランジスタがＮ導電型であれば、Ｐ導電型のシリコン基板を用いるか、Ｎ導電型のシリコン基板にＰ導電型ウェル層をあらかじめ形成してもよいし、もちろんＰ導電型のシリコン基板にＰ導電型ウェル層を形成し、シリコン基板濃度の補強を行ってもよい。
【０００５】
次に、図２（ｂ）に示すように、素子分離の反転耐圧を所望の値にするために、後に形成されるトランジスタとは逆導電型のフィールドドープ層１３を例えばイオン注入法等により形成する。通常このフィールドドープ層１３は、素子分離部のシリコン基板濃度を上げるために行うので、シリコン基板１０と同じ導電型である。
【０００６】
次に、図２（ｃ）に示すように、熱酸化により前記シリコン窒化膜１２の開口部に選択的にシリコン酸化膜よりなる素子分離膜（フィールド酸化膜）１４を形成する。また、この素子分離膜１４形成のための熱酸化により、前記フィールドドープ層１３の不純物が拡散され、素子分離膜１４下の濃度を高く維持することが困難である。
【０００７】
次に、図２（ｄ）に示すように、前記シリコン窒化膜１２、及びパッド酸化膜１１を除去したのち、公知の技術によりゲート酸化膜１５を形成する。
【０００８】
引き続き、図２（ｅ）に示すように、公知の技術により、ゲート電極膜１６、及びトランジスタのソース／ドレイン１７を形成することで、ＭＯＳトランジスタを形成する。以上説明の通り、トランジスタ素子間の分離には、トランジスタのソース／ドレイン１７に接するフィールドドープ層１３と、素子分離膜１４のみが用いられる。
【０００９】
【発明が解決しようとする課題】
従来の製造方法で形成された構造では、フィールド部の反転耐圧を決めるのは、素子分離膜１４の厚さとフィールドドープ層１３の濃度であり、反転耐圧を上げるには、素子分離膜１４を厚く、フィールドドープ層濃度を濃くする必要がある。
【００１０】
よって特に１８Ｖ以上の高耐圧の素子を分離しようとした場合、以下に記載する問題点があった。
１．素子分離膜１４を厚く設定しなければならないため、素子分離膜１４形成後の平坦化が難しく、微細な配線設計ルールを適用することができない。
２．フィールドドープ層１３の濃度を濃く設定しなければならないため、反転耐圧は確保できても、素子、前述の説明ではトランジスタのソース／ドレイン１７の接合耐圧を確保することが困難である。
【００１１】
本発明は製造方法を改善して、上記の問題点を取り除くことを課題とする。
【００１２】
【課題を解決するための手段】
本発明の素子分離構造では、素子分離膜間にアクティブ部を形成し、素子とは逆導電型の比較的高濃度の層を素子分離間のアクティブ部に形成する。よってフィールド反転耐圧を決めるのは、素子分離膜間のアクティブ部に形成される、素子とは逆導電型の層の濃度となり以下に記載する作用、および効果を持つ。
１．逆導電型層は素子分離膜形成後に、シリコン基板表面に形成できるため、高濃度にすることが容易である。
２．フィールド反転耐圧は素子分離膜厚に依存しなくなるので、素子分離膜厚を薄くすることができる。
３．素子に接するフィールドドープ層を高濃度化する必要がなくなる、もしくはフィールドドープ層が不用となる。
【００１３】
【発明の実施の形態】
本発明の実施例を以下に説明する。まず図１（ａ）に示すように、公知の技術によって、シリコン（半導体）基板１上に後述の素子分離膜形成時の応力を緩和するためのパッド酸化膜２を形成し、素子分離膜形成を選択的に行うための酸化阻害（防止）マスク材として、シリコン窒化膜３（ａ）、３（ｂ）を、素子分離膜を形成したい部分を開口させて形成する。
【００１４】
また、必要であれば素子間のパンチスルー耐圧を所望の値にするために、後に形成されるトランジスタとは逆導電型のフィールドドープ層４を例えばイオン注入法等により形成する。通常このフィールドドープ層４は、素子分離部のシリコン基板濃度を上げるために行うので、シリコン基板１と同じ導電型である。
【００１５】
ここで、１つのシリコン窒化膜３（ａ）は能動素子が形成されるアクティブ部、別のシリコン窒化膜３（ｂ）は素子分離用アクティブ部を形成するためのものである。
【００１６】
この時、形成するトランジスタがＮ導電型であれば、Ｐ導電型のシリコン基板１を用いるか、Ｎ導電型のシリコン基板１にＰ導電型ウェル層をあらかじめ形成してもよいし、もちろんＰ導電型のシリコン基板１にＰ導電型ウェル層を形成し、シリコン基板１の濃度の補強を行ってもよい。
【００１７】
次に、図１（ｂ）に示すように、熱酸化によりシリコン窒化膜３（ａ）、３（ｂ）を酸化阻害マスク材として、シリコン半導体基板上に選択的に形成されたシリコン酸化膜よりなる素子分離膜（フィールド酸化膜）５を、例えば１５００Å〜８０００Åの膜厚で形成する。
【００１８】
従来の方法では、１８Ｖ以上の耐圧を持つ素子分離を行うには、少なくとも８０００Å以上の素子分離膜５の厚さが必要となる。しかし本発明の構造を用いることにより、高耐圧に必要な素子分離膜厚を著しく薄くする事が可能となり、１８Ｖはもちろん、２０Ｖ〜８０Ｖ程度までの耐圧でも、素子分離膜５の厚さ１５００Å〜８０００Åで確保する事ができる。
【００１９】
次に、図１（ｃ）に示すように、前記シリコン窒化膜３（ａ）、及び３（ｂ）、パッド酸化膜２を除去したのち、例えばフォトレジストマスク等を使用して、素子分離のためのフィールドチャネル分離層６を２つの素子分離膜５間に形成する。このフィールドチャネル分離層６は、例えばフォトレジストマスク等を使用し、所望の部位に選択的にイオン注入法により形成される。そして、公知の技術によりゲート酸化７を形成する。
【００２０】
ここで、前記フィールドチャネル分離層６は、分離したい素子がＮＭＯＳトランジスタであれば、ホウ素、もしくは二フッ化ホウ素を１Ｅ１４〜６Ｅ１５／ｃｍ２のドーズ量でイオン注入を、もし分離したい素子がＰＭＯＳトランジスタであれば、リン、もしくは砒素を１Ｅ１４〜６Ｅ１５／ｃｍ２のドーズ量でイオン注入を行うことにより形成するのが望ましい。
【００２１】
このようにして形成されたフィールドチャネル分離層６は濃度が非常に高く、８０Ｖ以上のフィールド反転耐圧を確保することができる。
【００２２】
また、フィールドチャネル分離層６を形成後にゲート酸化膜７を形成するとしたが、無論ゲート酸化膜７形成後にフィールドチャネル分離層６を形成しても同様の構造が得られることは言うまでも無い。しかし、前述したようにフィールドチャネル分離層６を形成するためのドーズ量は比較的高いため、フィールドチャネル分離層６上のゲート酸化膜７の質を劣化させ、素子分離部を通過するゲート配線とフィールドチャネル分離層６間の耐圧を劣化させる可能性があるため、本発明の実施例として挙げたように、フィールドチャネル分離層を形成後に、ゲート酸化膜を形成したほうが、品質の高い素子分離構造を得ることができ、望ましい製造方法と言える。
【００２３】
引き続き図１（ｄ）に示すように、公知の技術により、ゲート電極膜８、及びトランジスタのソース／ドレイン９を形成することで、ＭＯＳトランジスタを形成し、以上説明の通り、トランジスタ素子間の分離には、素子とは逆導電型の比較的高濃度の層を素子分離膜間のアクティブ部に形成した構造が用いられる。
【００２４】
本発明のその他の実施例として、フィールドチャネル分離層６を前記トランジスタのソース／ドレイン９を形成する前後に形成しても、同様の構造を得ることができるのは言うまでもない。特に、素子がＣＭＯＳトランジスタの場合、ＮＭＯＳトランジスタのフィールドチャネル分離層６はＰＭＯＳトランジスタのソース／ドレイン９と同じ工程で形成し、ＰＭＯＳトランジスタのフィールドチャネル分離層６はＮＭＯＳトランジスタのソース／ドレイン９と同じ工程で形成すれば、工程削減にもなる。
【００２５】
また、本実施例ではＭＯＳトランジスタの分離を例に挙げているが、本発名が同導電型拡散層の分離一般に適用できるのは言うまでも無い。
【００２６】
つまり素子分離（フィールド）部は、２つの素子分離膜５、５とその下のフィールドドープ層４、４と２つの素子分離膜５、５間に設けられたフィールドチャネル分離層６よりなるものである。
【００２７】
【発明の効果】
本発明は以上に説明したように、素子分離膜間にアクティブ部を形成し、素子とは逆導電型の比較的高濃度の層を素子分離間のアクティブ部に形成することで、素子間を分離するので、以下に記載する効果をもつ。
１．トランジスタのソース／ドレインに接するフィールドドープ層の低濃度化、もしくはフィールドドープ層を削除でき、高耐圧素子を形成しやすい。
２．素子分離膜厚を薄くできるため、平坦化しやすく、高耐圧素子に対しても微細配線ルールを適用できる。
【図面の簡単な説明】
【図１】本発明の実施例の工程断面図である。
【図２】従来の技術の工程断面図である。
【符号の説明】
１、１０　　シリコン半導体基板
２、１１　　パッド酸化膜
３（ａ）、３（ｂ）、１２、　　シリコン窒化膜
４、１３　　フィールドドープ層
５、１４　　素子分離膜
６　　フィールドチャネル分離層
７、１５　　ゲート酸化膜
８、１６　　ゲート電極膜
９、１７　　ソース／ドレイン
【図１】
2004047698.tif 000003
【図２】
2004047698.tif 000004