(57)【要約】【課題】実装性に優れた半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある【解決手段】半導体装置の製造方法は、配線パターン１２を有する基板１０に電極２２を有する半導体チップ２０を搭載し、電極２２と配線パターン１２とを電気的に接続する導電層５０を、半導体チップ２０の側面を通るように形成することを含む。【選択図】　　　　図１
2004063569.tif 000002
【特許請求の範囲】
【請求項１】
配線パターンを有する基板に電極を有する半導体チップを搭載し、前記電極と前記配線パターンとを電気的に接続する導電層を、前記半導体チップの側面を通るように形成することを含む半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記半導体チップをフェースアップボンディングすることを含む半導体装置の製造方法。
【請求項３】
配線パターンを有する基板に、電極を有する複数の半導体チップを積層し、いずれかの半導体チップの前記電極と前記配線パターンとを電気的に接続する導電層を、少なくとも１つの半導体チップの側面を通るように形成することを含む半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記複数の半導体チップをフェースアップボンディングすることを含む半導体装置の製造方法。
【請求項５】
請求項３又は請求項４記載の半導体装置の製造方法において、
前記複数の半導体チップのうち、第１の半導体チップに、前記第１の半導体チップよりも小さい第２の半導体チップを搭載することを含む半導体装置の製造方法。
【請求項６】
請求項３から請求項５のいずれかに記載の半導体装置の製造方法において、
前記複数の半導体チップのうち、１つの半導体チップの前記電極と他の半導体チップの前記電極とを電気的に接続する第２の導電層を、少なくとも１つの半導体チップの側面を通るように形成することをさらに含む半導体装置の製造方法。
【請求項７】
請求項３記載の半導体装置の製造方法において、
前記複数の半導体チップのうち、第１の半導体チップを前記基板にフェースダウンボンディングし、第２の半導体チップを前記第１の半導体チップにおける前記電極が形成された側とは反対側にフェースアップボンディングすることを含む半導体装置の製造方法。
【請求項８】
請求項１から請求項７のいずれかに記載の半導体装置の製造方法において、
導電性材料の微粒子を含む溶媒を吐出して、前記導電層を形成する半導体装置の製造方法。
【請求項９】
配線パターンを有する基板と、
電極を有し、積み重ねられてなる複数の半導体チップと、
いずれかの半導体チップの前記電極と前記配線パターンとを電気的に接続し、少なくとも１つの半導体チップの側面を通るように形成されてなる導電層と、
前記複数の半導体チップのうち、１つの半導体チップの前記電極と他の半導体チップの前記電極とを電気的に接続し、少なくとも１つの半導体チップの側面を通るように形成されてなる第２の導電層と、
を有する半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記複数の半導体チップはフェースアップボンディングされてなる半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記複数の半導体チップのうち、第１の半導体チップには、前記第１の半導体チップよりも小さい第２の半導体チップが搭載されてなる半導体装置。
【請求項１２】
請求項９記載の半導体装置において、
前記複数の半導体チップのうち、第１の半導体チップは前記基板にフェースダウンボンディングされてなり、第２の半導体チップは前記第１の半導体チップにおける前記電極が形成された側とは反対側にフェースアップボンディングされてなる半導体装置。
【請求項１３】
請求項９から請求項１２のいずれかに記載の半導体装置が実装されてなる回路基板。
【請求項１４】
請求項９から請求項１２のいずれかに記載の半導体装置を有する電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【発明の背景】
従来、複数の半導体チップを積層して形成する、いわゆるスタックド型の半導体装置において、半導体チップの電極同士、あるいは半導体チップの電極と基板の電極と、をワイヤーによって電気的に接続していた。
【０００３】
しかしこの場合、ワイヤーがループ状に形成されるため、半導体装置が厚くなることがあった。また、多数の電極が存在する場合、半導体装置が大型化することがあった。
【０００４】
本発明はこの問題を解決するためのものであり、その目的は、実装性に優れた半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。
【０００５】
【課題を解決するための手段】
（１）本発明に係る半導体装置の製造方法は、
配線パターンを有する基板に電極を有する半導体チップを搭載し、前記電極と前記配線パターンとを電気的に接続する導電層を、前記半導体チップの側面を通るように形成することを含む。
【０００６】
本発明によれば、半導体チップの側面を通るように導電層が形成される。そのため、半導体装置が大型化することがなく、実装性に優れた半導体装置を製造することができる。
【０００７】
（２）この半導体装置の製造方法において、
前記半導体チップをフェースアップボンディングすることを含んでもよい。
【０００８】
（３）本発明に係る半導体装置の製造方法は、
配線パターンを有する基板に、電極を有する複数の半導体チップを積層し、いずれかの半導体チップの前記電極と前記配線パターンとを電気的に接続する導電層を、少なくとも１つの半導体チップの側面を通るように形成することを含む。
【０００９】
本発明によれば、半導体チップの側面を通るように導電層が形成される。そのため、複数の半導体チップが積層された場合でも半導体装置が大型化することがなく、実装性に優れた半導体装置を製造することができる。
【００１０】
（４）この半導体装置の製造方法において、
前記複数の半導体チップをフェースアップボンディングすることを含んでもよい。
【００１１】
（５）この半導体装置の製造方法において、
前記複数の半導体チップのうち、第１の半導体チップに、前記第１の半導体チップよりも小さい第２の半導体チップを搭載することを含んでもよい。
【００１２】
（６）この半導体装置の製造方法において、
前記複数の半導体チップのうち、１つの半導体チップの前記電極と他の半導体チップの前記電極とを電気的に接続する第２の導電層を、少なくとも１つの半導体チップの側面を通るように形成することをさらに含んでもよい。
【００１３】
（７）この半導体装置の製造方法において、
前記複数の半導体チップのうち、第１の半導体チップを前記基板にフェースダウンボンディングし、第２の半導体チップを前記第１の半導体チップにおける前記電極が形成された側とは反対側にフェースアップボンディングすることを含んでもよい。
【００１４】
（８）この半導体装置の製造方法において、
導電性材料の微粒子を含む溶媒を吐出して、前記導電層を形成してもよい。
【００１５】
これによれば、導電層を高密度に形成することができるため、小型で、実装性に優れた半導体装置を製造することができる。
【００１６】
（９）本発明に係る半導体装置は、
配線パターンを有する基板と、
電極を有し、積み重ねられてなる複数の半導体チップと、
いずれかの半導体チップの前記電極と前記配線パターンとを電気的に接続し、少なくとも１つの半導体チップの側面を通るように形成されてなる導電層と、
前記複数の半導体チップのうち、１つの半導体チップの前記電極と他の半導体チップの前記電極とを電気的に接続し、少なくとも１つの半導体チップの側面を通るように形成されてなる第２の導電層と、
を有する。
【００１７】
本発明によれば、導電層が半導体チップの側面に形成される。そのため、複数の半導体チップを積層した場合でも半導体装置が大型化することがなく、実装性に優れた半導体装置を提供することができる。
【００１８】
（１０）この半導体装置において、
前記複数の半導体チップはフェースアップボンディングされてもよい。
【００１９】
（１１）この半導体装置において、
前記複数の半導体チップのうち、第１の半導体チップには、前記第１の半導体チップよりも小さい第２の半導体チップが搭載されてもよい。
【００２０】
（１２）この半導体装置において、
前記複数の半導体チップのうち、第１の半導体チップは前記基板にフェースダウンボンディングされてなり、第２の半導体チップは前記第１の半導体チップにおける前記電極が形成された側とは反対側にフェースアップボンディングされてもよい。
【００２１】
（１３）本発明に係る回路基板には、上記半導体装置が実装されている。
【００２２】
（１４）本発明に係る電子機器は、上記半導体装置を有する。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
【００２４】
（第１の実施の形態）
図１〜図４は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明するための図である。
【００２５】
はじめに、基板１０を用意する。基板１０は配線基板又はインターポーザと称してもよい。基板１０の平面形状は矩形であることが一般的であるがこれに限られない。また、基板１０の全体形状についても、特に限定されない。また、基板１０の厚みも限定されない。
【００２６】
基板１０の材料は、有機系又は無機系のいずれの材料であってもよく、これらの複合構造からなるものであってもよい。基板１０として、例えばポリエチレンテレフタレート（ＰＥＴ）からなる基板またはフィルムを使用してもよい。あるいは、基板１０としてポリイミド樹脂からなるフレキシブル基板を使用してもよい。フレキシブル基板としてＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）や、ＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）技術で使用されるテープを使用してもよい。また、無機系の材料から形成された基板１０として、例えばセラミック基板やガラス基板があげられる。有機系及び無機系の材料の複合構造として、例えばガラスエポキシ基板があげられる。また、基板１０として、多層基板やビルドアップ型基板を用いてもよい。
【００２７】
基板１０は、配線パターン１２を有してもよい。図１に示すように、配線パターン１２は、基板１０における半導体チップが搭載される側とは反対側の面にのみ形成されてもよい。ただし、これに限定されるものではなく、基板１０の両面に配線パターンが形成されてもよい。配線パターン１２は、複数層から構成してもよい。例えば、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、チタンタングステン（Ｔｉ−Ｗ）のうちのいずれかを積層して配線パターン１２を形成することができる。配線パターン１２は、フォトリソグラフィ、スパッタ、又はメッキ処理によって形成してもよい。また、配線パターン１２の一部は、配線となる部分よりも面積の大きいランド部（図示せず）となっていてもよい。配線パターン１２の表面には、外部端子１４と接触する部分を避けて、絶縁膜（図示せず）を形成してもよい。
【００２８】
基板１０は、貫通孔１９を有してもよい。貫通孔１９によって、基板１０の両方の面を電気的に導通することができる。そのため、基板１０における配線パターン１２の形成面にかかわらず、基板１０の両方の側から配線パターン１２との電気的接続を図ることができる。
【００２９】
図１に示すように、本実施の形態に係る基板１０は、配線パターン１２が形成された面とは反対の面にランド１６を有してもよい。言い換えると、基板１０における半導体チップ２０が搭載される側の面に、ランド１６を形成してもよい。ランド１６は、基板１０の中央部を避けて、端部に形成してもよい。すなわち、ランド１６は、半導体チップの搭載領域を避けて形成してもよい。配線パターン１２とランド１６とは電気的に接続されてもよい。図１に示す例では、基板１０にはスルーホール１８が形成されており、配線パターン１２とランド１６とは、スルーホール１８を介して電気的に接続されている。
【００３０】
次に、基板１０に複数の半導体チップ２０、３０、４０を搭載する。ここで、上下に積層される関係にある任意の２つの半導体チップを指して、第１の半導体チップ２０、第２の半導体チップ３０と称してもよい。また、搭載される半導体チップの数は特に限定されない。
【００３１】
基板１０に第１の半導体チップ２０を搭載してもよい。第１の半導体チップ２０は、例えばフラッシュメモリ、ＳＲＡＭ、ＤＲＡＭ、ＡＳＩＣ又は、ＭＰＵ等であってもよい。第１の半導体チップ２０の平面形状は、多くの場合矩形（正方形又は長方形）をなす。
【００３２】
第１の半導体チップ２０の一方の面（能動面）には、複数の電極２２が形成されている。電極２２は、例えばアルミニウム又は銅等で、第１の半導体チップ２０に薄く平らに形成してもよい。電極２２の平面形状は、矩形又は円形であってもよく、その形状は限定されない。あるいは、パッドにバンプを形成して電極２２としてもよい。この場合、バンプは無電解メッキで形成してもよいし、ワイヤーボンディングによって形成するボールバンプであってもよい。また、パッドとバンプとの間にバンプ金属の拡散防止層として、ニッケル、クロム、チタンなどを付加してもよい。電極２２は、第１の半導体チップ２０の能動面の少なくとも一辺（多くの場合、平行な２辺又は４辺）に沿って並んでいてもよい。また、電極２２は、第１の半導体チップ２０の能動面の中央部を避け、端部に形成してもよい。
【００３３】
第１の半導体チップ２０の能動面には、電極２２の一部を避けて、パッシベーション膜２４が形成されてもよい。パッシベーション膜２４は例えば、ＳｉＯ２、ＳｉＮ、ポリイミド樹脂等で形成することができる。さらに、パッシベーション膜２４の表面及び半導体チップの側面に絶縁層２６を形成してもよい。
【００３４】
第１の半導体チップ２０を、基板１０にフェースアップボンディングしてもよい。このとき、接着剤２８を利用して、半導体チップ２０を基板１０に固定してもよい。例えば、接着剤２８を基板１０に設け、半導体チップ２０をフェースアップボンディングした後に、接着剤２８がその接着力を発現するための処理（熱処理など）を行って、半導体チップ２０を基板１０に固定してもよい。接着剤２８は、絶縁性のものでもよい。また、接着剤２８は、ペースト状であってもよく、あるいはフィルム状のものであってもよい。接着剤２８の性質及び形態は特に限定されない。
【００３５】
本実施の形態に係る半導体装置は、基板１０に複数の半導体チップ２０、３０、４０を積層して形成される、いわゆるスタックド型の半導体装置であってもよい。すなわち、第１の半導体チップ２０に他の半導体チップを搭載してもよい。図１に示すように、第１の半導体チップ２０に第２の半導体チップ３０を搭載してもよく、さらに、第２の半導体チップ３０に半導体チップ４０を搭載してもよい。このとき、積層される半導体チップの数は特に限定されない。また、あらかじめ複数の半導体チップ２０、３０、４０を積層し、これを基板１０に搭載してもよい。前述した接着剤２８によって、半導体チップ３０、４０を固定してもよい。
【００３６】
半導体チップ３０、４０は、例えば形状及び電極の配置等について、第１の半導体チップ２０と同じ形態であってもよい。すなわち、半導体チップ３０、４０は複数の電極３２、４２を有してもよい。また、その能動面にはパッシベーション膜３４、４４が形成されてもよく、パッシベーション膜３４、４４の表面及び半導体チップ３０、４０の側面に絶縁層３６、４６が形成されてもよい。また、複数の半導体チップ３０、４０の内容は、第１の半導体チップ２０と同様であってよく、その組み合わせとして、例えば、ＡＳＩＣとフラッシュメモリとＳＲＡＭ、ＳＲＡＭ同士、ＤＲＡＭ同士、あるいはフラッシュメモリとＳＲＡＭなどがあげられる。
【００３７】
図１に示すように、本実施の形態に係る半導体装置の製造方法においては、積層される全ての半導体チップ２０、３０、４０を、フェースアップボンディングしてもよい。このとき、第２の半導体チップ３０は第１の半導体チップ２０よりも小さくてもよいが、これに限定されるものではない。
【００３８】
次に、半導体チップの電極とランド１６とを電気的に接続する導電層を、半導体チップの側面を通るように形成する。詳しくは、図２に示すように、全ての電極２２、３２、４２とランド１６とを電気的に接続する導電層５０を、絶縁層２６、３６、４６の表面を通るように形成してもよい。あるいは、電極３２、４２とランド１６とを電気的に接続する導電層５１を、絶縁層２６の側面を通るように形成してもよい。あるいは、電極２２、４２とランド１６とを電気的に接続する導電層５２を、絶縁層２６、３６、４６の表面を通るように形成してもよい。あるいは、電極４２とランド１６とを電気的に接続する導電層５３を、絶縁層２６、３６、４６の表面を通るように形成してもよい。あるいは、電極２２、３２とランド１６とを電気的に接続する導電層５４を、絶縁層２６、３６の表面を通るように形成してもよい。あるいは、電極３２とランド１６とを電気的に接続する導電層５５を、絶縁層２６、３６の表面を通るように形成してもよい。あるいは、電極２２とランド１６とを電気的に接続する導電層５６を、絶縁層２６の表面を通るように形成してもよい。
【００３９】
導電層５０〜５６は、導電性材料の微粒子を含む溶媒の吐出によって形成してもよい。例えば、インクジェット法によって、導電性材料の微粒子を含む溶媒の液滴を吐出させて導電層５０〜５６を形成してもよい。詳しくは、図３及び図４に示すインクジェットヘッド６０から、液体とほとんど同じ挙動を見せる導電性材料の微粒子を含む溶媒の液滴を吐出させて、導電層５０〜５６を形成してもよい。ここで、導電性材料の微粒子を含む溶媒として、真空冶金株式会社製「パーフェクトゴールド」「パーフェクトシルバー」を使用してもよい。
【００４０】
図３及び図４に示すインクジェットヘッド６０は、静電アクチュエータの構造を有し、詳しくはマイクロマシニング技術による微細加工技術を用いて形成された微小構造のアクチュエータを有する。このような微小構造のアクチュエータとしては、その駆動源として静電気力を用いている。インクジェットヘッド６０は、静電気力を利用してノズル６２から液滴６４を吐出させる。なお、図３はインクジェットヘッド６０の断面を含む図であり、図４はインクジェットヘッド６０の内部構造を説明するための平面図である。
【００４１】
詳しく説明すると、ノズル６２に連通するインク流路６６の底面が、弾性変形可能な振動子となる振動板６８として形成され、振動板６８には所定の間隔でガラス基板７０が対向して配置され、ガラス基板７０上には配線パターン７２が形成されている。そして、配線パターン７２に電圧を印加すると、配線パターン７２と振動板６８の間に静電気力が発生し、振動板６８はガラス基板７０側に静電吸引されて振動する。この振動板６８の振動によって、インク流路６６の内圧変動でノズル６２から液滴６４が吐出される。
【００４２】
インクジェットヘッド６０は、インク流路６６が形成されたシリコン基板７４を挟んで、上側にシリコン製のノズルプレート７６が配置され、下側にホウ珪酸ガラス製のガラス基板７０が配置されることで３層構造をなしている。
【００４３】
３層構造の中央部に配置されたシリコン基板７４には、独立した複数のインク室７８と、各インク室７８に連通する共通インク室８０と、各インク室７８と共通インク室８０とを接続するインク供給路８２と、がエッチングによって溝として形成される。これらの溝は、ノズルプレート７６によって塞がれ、各部分が区画形成されている。また、シリコン基板７４におけるこれらの溝が形成された面とは反対の面には、エッチングによって、各インク室７８に独立した振動室８４が形成されている。
【００４４】
なお、共通インク室８０には、図示しないインクタンクから導電性材料の微粒子を含む溶媒を供給するためのインク供給口８６が形成されている。
【００４５】
ノズルプレート７６には、各インク室７８に対応する位置にノズル６２が形成され、ノズル６２は各インク室６８に連通する。そして、各インク室６８に形成された振動室８４によって、各ノズル６２から液滴６４が吐出する。
【００４６】
なお、封止部８８は、ガラス基板７０の配線パターン７２と、シリコン基板７６との間に形成される隙間を封止するためのものである。
【００４７】
このようなインクジェットヘッド６０によって、導電性材料の微粒子を含む溶媒を液滴６４として吐出させて、導電層５０を形成してもよい。例えば、液滴６４が絶縁層２６、３６、４６に垂直に吐出されるようにインクジェットヘッド６０を調整して、絶縁層２６、３６、４６の表面に導電層５０を形成してもよい。この場合、液滴６４が半導体チップ２０、３０、４０に垂直に吐出されるようにインクジェットヘッド６０を再調整して、半導体チップ２０、３０、４０の表面に導電層５０を形成してもよい。また、これとは別に、液滴６４が半導体チップ２０、３０、４０に対して斜め方向に吐出されるようにインクジェットヘッド６０を調整して、導電層５０を形成してもよい。
【００４８】
なお、以上に説明したインクジェットヘッド６０の構成は一例であり、これに限定されるものではない。また、導電性材料の微粒子を含む溶媒を吐出させる機構は、インクジェットヘッドに限られない。
【００４９】
同様にして、複数の電極２２、３２、４２同士を電気的に接続する第２の導電層を、半導体チップの側面を通るように形成してもよい。詳しくは、図２に示すように電極２２と電極３２とを電気的に接続する第２の導電層５７を、絶縁層３６の表面を通るように形成してもよい。あるいは、電極２２と電極４２とを電気的に接続する第２の導電層５８を、絶縁層３６、４６の表面を通るように形成してもよい。あるいは、電極３２と電極４２とを電気的に接続する第２の導電層５９を、絶縁層４６の表面を通るように形成してもよい。
【００５０】
次に、基板１０に外部端子１４を形成する。図１に示す例では、外部端子１４は配線パターン１２上に形成されており、配線パターン１２（スルーホール１８）を介してランド１６と電気的に接続されている。外部端子１４として、ハンダボール等を利用することができる。図１に示すように、外部端子１４を半導体チップ２０の搭載領域内に形成して、Ｆａｎ−Ｉｎ型としてもよい。あるいは、外部端子１４を半導体チップ２０の搭載領域の外側のみに形成して、Ｆａｎ−Ｏｕｔ型としてもよい。あるいは、外部端子１４を半導体チップ２０の搭載領域の内側及び外側に形成して、Ｆａｎ−Ｉｎ／Ｏｕｔ型としてもよい。
【００５１】
以上の工程によって、半導体装置１を製造することができるが、半導体装置１の製造方法は、これに限られるものではない。例えば、基板１０に、第１の半導体チップ２０のみを搭載して半導体装置を製造してもよく、あるいは、第２の導電層５７〜５９を形成することなく、半導体装置を製造してもよい。
【００５２】
図１及び図２に示すように、本実施の形態に係る導電層５０〜５６、あるいは第２の導電層５７〜５９は、絶縁層２６、３６、４６の表面に形成されてなる。これにより、導電層５０〜５６、あるいは第２の導電層５７〜５９は、半導体チップ２０、３０、４０の側面を通るように形成されるため半導体装置が大型化することがない。また、導電性材料の微粒子を含む溶媒を吐出して導電層５０〜５６、あるいは第２の導電層５７〜５９を形成することで、これを微細配線することができるため、小型の半導体装置を製造することができる。
【００５３】
以上の工程によって形成された半導体装置１は、配線パターン１２を有する基板１０を有する。半導体装置１は、電極２２、３２、４２を有し、積み重ねられてなる複数の半導体チップ２０、３０、４０を有する。積み重ねられた半導体チップ２０、３０、４０は、基板１０に搭載される。また、半導体装置１は、半導体チップ２０、３０、４０の側面を通るように形成された導電層５０〜５６を有する。さらに、半導体装置１は、第２の導電層５７〜５９を有する。
【００５４】
（第２の実施の形態）
図５は、本発明を適用した第２の実施の形態に係る半導体装置の製造方法を説明するための図である。なお、本実施の形態でも、第１の実施の形態で説明した内容を可能な限り適用することができる。
【００５５】
はじめに、基板１０を用意する。図５に示すように、本実施の形態に係る基板１０は、その両面に配線パターンが形成されてもよい。すなわち、基板１０における半導体チップが搭載される側に、配線パターン１３が形成されてもよい。配線パターン１２と配線パターン１３とは、電気的に接続されていてもよく、図５に示す例では、スルーホール１８によって、両者は電気的に接続されている。
【００５６】
次に、基板１０に第１の半導体チップ９０及び第２の半導体チップ１００を搭載する。ここで、第１の半導体チップ９０及び第２の半導体チップ１００は、例えば形状及び電極の配置等について、第１の実施の形態において説明した第１の半導体チップ２０と同じ形態であってもよい。すなわち、半導体チップ９０、１００は複数の電極９２、１０２を有してもよい。また、その能動面にはパッシベーション膜９４、１０４が形成されてもよく、パッシベーション膜９４、１０４の表面及び半導体チップ９０、１００の側面に絶縁層９６、１０６が形成されてもよい。また、複数の半導体チップ９０、１００の内容は、第１の半導体チップ２０と同様であってよく、その組み合わせとして、例えば、ＡＳＩＣとフラッシュメモリとＳＲＡＭ、ＳＲＡＭ同士、ＤＲＡＭ同士、あるいはフラッシュメモリとＳＲＡＭなどがあげられる。
【００５７】
基板１０に、第１の半導体チップ９０を搭載してもよい。第１の半導体チップ９０を、基板１０にフェースダウンボンディングして、配線パターン１３と電極９２とを電気的に接続してもよい。接着剤１２０によって、第１の半導体チップ９０を基板１０に固定してもよい。本実施の形態では、接着剤１２０として異方性導電材料を使用してもよい。すなわち、異方性導電材料に含まれる導電粒子（図示せず）によって、配線パターン１３と電極９２とを電気的に接続してもよい。接着剤１２０は、シート状の異方性導電膜であってもよいし、ペースト状の異方性導電ペーストであってもよい。接着剤１２０のバインダとして、熱硬化性の樹脂（例えばエポキシ系）を使用してもよい。ただし、これとは別に、前述の接着剤２８を利用して、第１の半導体チップ９０を基板１０に固定してもよい。
【００５８】
次に、第１の半導体チップ９０に第２の半導体チップ１００を搭載してもよい。第１の半導体チップ９０に、第２の半導体チップ１００をフェースアップボンディングしてもよい。詳しくは、第１の半導体チップ９０における電極９２が形成される側とは反対側に、第２の半導体チップ１００をフェースアップボンディングしてもよい。第２の半導体チップ１００を、前述の接着剤２８を利用して第１の半導体チップ９０に固定してもよい。
【００５９】
ただし、半導体チップの積層方法はこれに限られず、例えば、あらかじめ第１の半導体チップ９０に第２の半導体チップ１００をフェースアップボンディングし、これを基板１０に搭載してもよい。
【００６０】
次に、電極１０２と配線パターン１３とを電気的に接続する導電層１１０を形成する。導電層１１０を、第１の半導体チップ９０及び第２の半導体チップ１００の側面を通るように形成してもよい。すなわち、導電層１１０を絶縁層９６、１０６の表面を通るように形成してもよい。あるいは、導電層１１０を、接着剤１２０の表面を通るように形成してもよい。導電層１１０は第１の実施の形態で説明した方法によって形成することができる。
【００６１】
以上の工程によって、半導体装置２を製造することができる。ただし、半導体装置２の製造方法は、これに限られるものではない。
【００６２】
図５に示すように、本実施の形態に係る導電層１１０は、絶縁層９６、１０６、あるいは接着剤１２０の表面に形成されてなる。これにより、導電層１１０は、半導体チップ９０、１００の側面を通るように形成されるため半導体装置が大型化することがない。また、導電性材料の微粒子を含む溶媒を吐出して導電層１１０を形成することで、これを微細配線することができるため、小型の半導体装置を製造することができる。
【００６３】
以上の工程によって製造された半導体装置２は、配線パターン１２、１３を有する基板１０を有する。半導体装置２は、電極９２を有し、基板１０にフェースダウンボンディングされてなる第１の半導体チップ９０を有する。半導体装置２は、電極１０２を有し、第１の半導体チップ９０における電極９２が形成された側とは反対側にフェースアップボンディングされてなる第２の半導体チップ１００を有する。また、半導体装置２は、少なくとも第１の半導体チップ９０側面を通るように形成されてなる導電層１１０を有する。
【００６４】
図６には、上述の実施の形態に係る半導体装置１を実装した回路基板１０００が示されている。また、本発明の実施の形態に係る半導体装置を有する電子機器として、図７にはノート型パーソナルコンピュータ２０００が示され、図８には携帯電話３０００が示されている。
【００６５】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】図１は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図２】図２は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図３】図３は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図４】図４は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図５】図５は、本発明を適用した第２の実施の形態に係る半導体装置の製造方法を示す図である。
【図６】図６は、本発明の実施の形態に係る回路基板を示す図である。
【図７】図７は、本発明の実施の形態に係る電子機器を示す図である。
【図８】図８は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
１０　基板
１２　配線パターン
１３　配線パターン
１４　外部端子
２０　半導体チップ（第１の半導体チップ）
２２　電極
３０　半導体チップ（第２の半導体チップ）
３２　電極
４０　半導体チップ
４２　電極
５０　導電層
５１　導電層
５２　導電層
５３　導電層
５４　導電層
５５　導電層
５６　導電層
５７　第２の導電層
５８　第２の導電層
５９　第２の導電層
９０　半導体チップ（第１の半導体チップ）
９２　電極
１００　半導体チップ（第２の半導体チップ）
１０２　電極
１１０　導電層
【図１】
2004063569.tif 000003
【図２】
2004063569.tif 000004
【図３】
2004063569.tif 000005
【図４】
2004063569.tif 000006
【図５】
2004063569.tif 000007
【図６】
2004063569.tif 000008
【図７】
2004063569.tif 000009
【図８】
2004063569.tif 000010