(57)【要約】【課題】　ＬＤＤ構造を有する薄膜トランジスタとその製造方法において、ホットエレクトロン、電流リーク、及びパンチスルーの低減を図る。【解決手段】　単一ＬＤＤ構造を有する薄膜トランジスタが提供される。単一ＬＤＤ構造２２４がソース／ドレイン構造２２１１，２２２１の間に配置される。その単一ＬＤＤ２２４構造は、ソース／ドレイン構造の第１の構造に隣接した第１の側面と、そのソース／ドレイン構造の第２の構造に対して本質的に半導体物質２２３で隔てられた第２の側面とを有する。他の薄膜トランジスタとして、第１のＬＤＤ構造と第２のＬＤＤ構造を有し、第２のＬＤＤ構造が第１のＬＤＤ構造に隣接したものが提供される。このような薄膜トランジスタの製造工程が開示される。【選択図】　図２（ｆ）
2004040108.tif 000002
【特許請求の範囲】
【請求項１】
　薄膜トランジスタであって、
　半導体物質で形成された半導体層と、
　前記半導体層において互いに離れて形成されたソース構造及びドレイン構造からなるソース／ドレイン構造と、
　前記ソース／ドレイン構造の間に配置され、そのソース／ドレイン構造の第１の構造に隣接した側面と、そのソース／ドレイン構造の第２の構造に対して本質的に前記半導体物質で隔てられた側面とを有する単一ＬＤＤ構造と、
　前記半導体層の上方に形成されたゲート構造と、
　前記半導体層とゲート構造の間に配置されゲート構造を前記ソース／ドレイン構造及びＬＤＤ構造から絶縁する絶縁層と、を備えていることを特徴とする薄膜トランジスタ。
【請求項２】
　前記単一ＬＤＤ構造が、ゲートとドレインが重なりを有するＬＤＤ（ＧＯ−ＬＤＤ）である請求項１に記載の薄膜トランジスタ。
【請求項３】
　前記ソース／ドレイン構造の第１の構造がドレイン構造であり、前記ソース／ドレイン構造の第２の構造がソース構造である請求項１に記載の薄膜トランジスタ。
【請求項４】
　前記薄膜トランジスタがＮ型であり、前記ＬＤＤ構造がＰイオン、Ａｓイオン、ＰＨｘイオン、ＡｓＨｘイオン、及びこれらの組合せの中から選択されたドーピング物質を含んでいる請求項１に記載の薄膜トランジスタ。
【請求項５】
　薄膜トランジスタであって、
　半導体物質で形成された半導体層と、
　前記半導体層において互いに離れて形成されたソース構造及びドレイン構造からなるソース／ドレイン構造と、
　前記ソース／ドレイン構造の間に配置され、そのソース／ドレイン構造の第１の構造に隣接した第１の側面と、その第１の側面の反対側に第２の側面を有する第１のＬＤＤ構造と、
　前記第１のＬＤＤ構造の前記第２の側面に隣接した第３の側面と、前記ソース／ドレイン構造の第２の構造に対して本質的に前記半導体物質で隔てられた第４の側面とを有する第２のＬＤＤ構造と、
　前記半導体層の上方に形成されたゲート構造と、
　前記半導体層とゲート構造の間に配置されゲート構造を前記ソース／ドレイン構造及びＬＤＤ構造から絶縁する絶縁層と、を備えていることを特徴とする薄膜トランジスタ。
【請求項６】
　前記第１及び第２のＬＤＤ構造が、ゲートとドレインが重なりを有するＬＤＤ（ＧＯ−ＬＤＤ）である請求項５に記載の薄膜トランジスタ。
【請求項７】
　前記薄膜トランジスタがＮ型であり、前記第１のＬＤＤ構造がＰイオン、Ａｓイオン、ＰＨｘイオン、ＡｓＨｘイオン、及びこれらの組合せの中から選択されたドーピング物質を含んでおり、前記第２のＬＤＤ構造がＢイオン、ＢＨｘイオン、Ｂ２Ｈｘイオン、及びこれらの組合せの中から選択されたドーピング物質を含んでいる請求項５に記載の薄膜トランジスタ。
【請求項８】
　前記ソース／ドレイン構造の間に配置され、そのソース／ドレイン構造の第２の構造に隣接した第５の側面と、その第５の側面の反対側に第６の側面を有する第３のＬＤＤ構造と、
　前記第３のＬＤＤ構造の前記第６の側面に隣接した第７の側面と、前記ソース／ドレイン構造の第２の構造に対して本質的に前記半導体物質で隔てられた第８の側面とを有する第４のＬＤＤ構造と、をさらに備えた請求項５に記載の薄膜トランジスタ。
【請求項９】
　少なくとも前記第１及び第３のＬＤＤ構造の一部が、前記第２及び第４のＬＤＤ構造及び前記ソース／ドレイン構造によって覆われていない請求項８に記載の薄膜トランジスタ。
【請求項１０】
　前記第１のＬＤＤ構造が前記第２のＬＤＤ構造及び前記ソース／ドレイン構造の第１の構造によって囲まれており、前記第３のＬＤＤ構造が前記第４のＬＤＤ構造及び前記ソース／ドレイン構造の第２の構造によって囲まれている請求項８に記載の薄膜トランジスタ。
【請求項１１】
　薄膜トランジスタの製造方法であって、
　半導体層を形成する工程と、
　前記半導体層の上にゲート絶縁層を形成する工程と、
　前記ゲート絶縁層の上にゲート構造を形成する工程と、
　前記半導体層にチャネル領域で互いに隔てられたソース／ドレイン構造を形成する工程と、
　第１のＬＤＤ構造を形成するために、前記半導体層の表面から第１の角度の第１の方向で前記チャネル領域の第１の端部に第１のドーピング物質を注入する工程と、
　前記第１のＬＤＤ構造に接触している第２のＬＤＤ構造を形成するために、前記半導体層の前記表面から第２の角度の第２の方向で前記チャネル領域の前記第１の端部に第２のドーピング物質を注入する工程と、を備えていることを特徴とする薄膜トランジスタの製造方法。
【請求項１２】
　前記第１のドーピング物質を注入する前記工程が、前記ゲート構造をマスクとして用いて前記チャネル領域に対して行われ、
　第３のＬＤＤ構造が、前記第１のＬＤＤ構造が形成される時、前記チャネル領域における第１の端部の反対側の第２の端部に同時に形成される請求項１１に記載の薄膜トランジスタの製造方法。
【請求項１３】
　前記第３のＬＤＤ構造に接触している第４のＬＤＤ構造を形成するために、前記半導体層の前記表面から第３の角度の第３の方向で前記チャネル領域の前記第２の端部に第３のドーピング物質を注入する工程をさらに備えている請求項１２に記載の薄膜トランジスタの製造方法。
【請求項１４】
　前記ゲート構造が、ゲート電極とその電極のそばのスペーサ構造を含み、
　前記第１のドーピング物質を注入する前記工程が、前記スペーサ構造が除去された後に行われる請求項１１に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、薄膜トランジスタに関し、さらに詳しくは、そのＬＤＤ（Lightly Doped Drain）構造に関する。また、本発明は、そのような薄膜トランジスタのＬＤＤ構造を製造する方法に関する。
【背景技術】
【０００２】
　集積回路の開発進歩にともない、電子デバイスの小型化が進められている。薄膜トランジスタ（ＴＦＴ）は、よく知られているように、ＴＦＴ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）の画素制御のための基本デバイスとして広く用いられている。小型化の結果、各ＴＦＴのソースとドレイン間のチャネルが、さらに狭くなっていく。そこで、ショートチャネル現象が発生し易くなる。このようなショートチャネル現象は、ゲート電圧がゼロの場合であっても、意図しないＴＦＴのオン状態を発生させるおそれがある。従って、トランジスタのスイッチ機能が損なわれてしまう。また、チャネルにおける電界強度は、チャネルが狭いため増加する。そこで、ドレイン近傍におけるホットエレクトロンは、半導体のエネルギギャップと比べてより高いエネルギを有することになる。価電子帯の電子は、ホットエレクトロンに衝突されて伝導帯に押し上げられ、このことによって、多くの電子−ホール対が生成される。このような現象は、ホットエレクトロン効果と呼ばれている。
【０００３】
　ＴＦＴ−ＬＣＤにおいて、ＴＦＴは主にガラス基板上に形成される。ガラス基板は、一般的に熱に弱く、ＬＣＤガラス板の上にＴＦＴを形成するプロセスは、低温工程によらなければならない。ホットッレクトロン効果を最小とするために、ＬＤＤ（Lightly Doped Drain）構造を有する低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ−ＴＦＴ）が開発された。このようなＬＴＰＳ−ＴＦＴの中でも、ゲートとドレインがオーバラップしたＬＤＤ（gate-drain overlapped LDD； ＧＯ−ＬＤＤ）構造が広く用いられている。
【０００４】
　Ｎ型ＬＴＰＳ−ＴＦＴの製造工程が、図１（ａ）〜１（ｇ）に示されている。図１（ａ）において、シリコン酸化膜緩衝層１１と真性アモルファスシリコン（intrinsic amorphous silicon；ｉ−ａ−Ｓｉ）層が、連続してガラス基板１０の上に形成される。そして、ｉ−ａ−Ｓｉ層が、レーザアニーリングによって真性ポリシリコン（intrinsic polysilicon；ｉ−ｐｏｌｙ−Ｓｉ）層１２に変えられる。そして、マイクロフォトリソグラフィとエッチング処理によって、ｉ−ｐｏｌｙ−Ｓｉ層１２が部分的にエッチングされて、図１（ｂ）に示すように、所望のポリシリコン構造１２０が形成される。図１（ｃ）に示すように、ポリシリコン構造１２０の上にフォトレジストが形成され、マスク１３が形成される。そして、イオン注入工程においてイオン注入が行われて、マスク１３に覆われていないポリシリコン構造１２の部分に２つのＮ型領域１２１，１２２が形成される。２つのＮ型領域１２１，１２２は、ＮチャネルＴＦＴのソース／ドレインとなる。フォトレジスト１３除去の後、図１（ｄ）に示すように、例えば二酸化膜シリコンによるゲート絶縁層１４が、図１（ｃ）に示す構造の上に形成される。
【０００５】
　図１（ｅ）に示すように、図１（ｄ）に示す構造の上にゲート用導電層をスパッタリング成膜し、パターニングを行って、ゲート絶縁層１４の上にゲート電極１５が形成される。そして、ポリシリコン構造１２０に微量のＮ型ドーパントを供給するためのマスクとしてゲート電極１５を用いて、低濃度イオン注入を行い、２つのＬＤＤ領域１２３，１２４が、それぞれソース／ドレイン領域１２１，１２２に近接して形成される。図１（ｆ）に示すように、層間の誘電体層１７が、図１（ｅ）に示す構造の上に形成される。そして、必要な個数のコンタクトホール１８がゲート電極とソース／ドレイン領域に向けて形成される。そして、図１（ｇ）に示すように、図１（ｆ）に示す構造の上に導電体層がスパッタリング成膜され、コンタクトホールが埋められ、ゲート配線１９０とソース／ドレイン配線１９１がパターニングされて形成される。
【０００６】
　ゲートとドレインがオーバラップしたＬＤＤ（ＧＯ−ＬＤＤ）構造は、ドレイン領域の近傍で電界強度を下げることになり、ホットエレクトロンの効果の影響をわずかに下げることになる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
　しかしながら、高分解能ディスプレイの要求の増加によって、回路は、従来以上にさらに複雑になっている。すなわち、電子デバイスの数は、個々の電子デバイスの占める空間を減らさなければならないほど増加している。従って、トランジスタのチャネルはさらに狭くなっていく。また、ＬＤＤ領域はチャネルをさらに短くしており、ソース／ドレイン領域近傍の欠乏層領域は接近して、互いに接触しそうなほどである。そのため、上述した図１に示されるようなＬＤＤ構造を有する薄膜トランジスタにおいては、電子デバイスを劣化させる電流リークとパンチスルーの問題が発生する可能性がある。上記の現象は小型化への開発にとって重要な問題である。
【０００８】
　本発明は、上記課題を解消するものであって、ホットエレクトロン、電流リーク、及びパンチスルーを低減させた薄膜トランジスタを提供することを目的とする。また、ホットエレクトロン、電流リーク、及びパンチスルーを低減させるＬＤＤ構造を有する薄膜トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
　上記課題を達成するために、本発明は、薄膜トランジスタであって、半導体物質で形成された半導体層と、ソース／ドレイン構造と、ＬＤＤ構造と、ゲート構造と、絶縁層とを備えている。半導体層は、多結晶シリコンのような半導体物質によって、ガラス基板上に形成されている。ソース構造とドレイン構造が互いに離れて半導体層の中にソース／ドレイン構造として形成されている。単一ＬＤＤ構造は、ソース／ドレイン構造の間に配置され、ソース／ドレイン構造の第１の構造に隣接した第１の側面と、ソース／ドレイン構造の第２の構造に対して本質的に半導体物質で隔てられた第２の側面とを有している。絶縁層は、半導体層とゲート構造の間に配置され、ゲート構造をソース／ドレイン構造とＬＤＤ構造から絶縁している。
【００１０】
　本発明の一実施形態において、単一ＬＤＤ構造は、ゲートとドレインが重なりを有するＬＤＤ（ＧＯ−ＬＤＤ）である。ソース／ドレイン構造の第１の構造がドレイン構造であり、ソース／ドレイン構造の第２の構造がソース構造である。
【００１１】
　本発明の他の一実施形態において、薄膜トランジスタがＮ型であり、前記ＬＤＤ構造がＰイオン、Ａｓイオン、ＰＨｘイオン、ＡｓＨｘイオン、及びこれらの組合せの中から選択されたドーピング物質を含んでいる。
【００１２】
　また、本発明は、薄膜トランジスタであって、半導体層と、ソース構造とドレイン構造とからなるソース／ドレイン構造と、第１のＬＤＤ構造と、第２のＬＤＤ構造と、ゲート構造と、絶縁層とを備えている。半導体層は、半導体物質で形成されている。ソース／ドレイン構造の各構造は、互いに離れて半導体層に形成されている。第１のＬＤＤ構造は、ソース／ドレイン構造の間に配置され、そのソース／ドレイン構造の第１の構造に隣接した第１の側面と、その第１の側面の反対側に第２の側面を有している。第２のＬＤＤ構造は、第１のＬＤＤ構造の第２の側面に隣接した第３の側面と、ソース／ドレイン構造の第２の構造に対して本質的に前記半導体物質で隔てられた第４の側面とを有している。ゲート構造は、半導体層の上方に形成されている。絶縁層は、半導体層とゲート構造の間に配置され、ゲート構造をソース／ドレイン構造及びＬＤＤ構造から絶縁している。
【００１３】
　本発明の一実施形態において、第１及び第２の各ＬＤＤ構造は、ゲートとドレインが重なりを有するＬＤＤ（ＧＯ−ＬＤＤ）である。また、薄膜トランジスタはＮ型であり、第１のＬＤＤ構造はＰイオン、Ａｓイオン、ＰＨｘイオン、ＡｓＨｘイオン、及びこれらの組合せの中から選択されたドーピング物質を含んでおり、第２のＬＤＤ構造はＢイオン、ＢＨｘイオン、Ｂ２Ｈｘイオン、及びこれらの組合せの中から選択されたドーピング物質を含んでいる。
【００１４】
　本発明の他の一実施形態において、薄膜トランジスタは、第３のＬＤＤ構造と第４のＬＤＤ構造とをさらに備えている。第３のＬＤＤ構造は、ソース／ドレイン構造の間に配置され、そのソース／ドレイン構造の第２の構造に隣接した第５の側面と、その第５の側面の反対側に第６の側面を有している。第４のＬＤＤ構造は、第３のＬＤＤ構造の第６の側面に隣接した第７の側面と、第２のＬＤＤ構造に対して本質的に前記半導体物質で隔てられた第８の側面とを有している。第３のＬＤＤ構造はＰイオン、Ａｓイオン、ＰＨｘイオン、ＡｓＨｘイオン、及びこれらの組合せの中から選択されたドーピング物質を含んでおり、第４のＬＤＤ構造はＢイオン、ＢＨｘイオン、Ｂ２Ｈｘイオン、及びこれらの組合せの中から選択されたドーピング物質を含んでいる。
【００１５】
　本発明の他の一実施形態において、少なくとも第１及び第３のＬＤＤ構造の一部が、第２及び第４のＬＤＤ構造及びソース／ドレイン構造によって覆われていない。
【００１６】
　本発明の他の一実施形態において、第１のＬＤＤ構造が前記第２のＬＤＤ構造及びソース／ドレイン構造の第１の構造によって囲まれており、第３のＬＤＤ構造が第４のＬＤＤ構造及びソース／ドレイン構造の第２の構造によって囲まれている。
【００１７】
　また、本発明は、薄膜トランジスタの製造方法であって、以下の工程を備えている。ゲート絶縁層が半導体層の上に形成され、ゲート構造がゲート絶縁層の上に形成される。次に、ソース／ドレイン構造がチャネル領域で互いに隔てられて半導体層に形成される。次に、第１のＬＤＤ構造を形成するために、第１のドーピング物質が、チャネル領域の第１の端部に半導体層の表面から第１の角度の第１の方向で注入される。また、第１のＬＤＤ構造に接触している第２のＬＤＤ構造を形成するために、第２のドーピング物質が、チャネル領域の前記第１の端部に半導体層の表面から第２の角度の第２の方向で注入される。
【００１８】
　本発明の一実施形態において、第１のドーピング物質は、Ｐイオン、Ａｓイオン、ＰＨｘイオン、ＡｓＨｘイオン、及びこれらの組合せの中から選択され、第２のドーピング物質は、Ｂイオン、ＢＨｘイオン、Ｂ２Ｈｘイオン、及びこれらの組合せの中から選択される。
【００１９】
　本発明の他の一実施形態において、第１のドーピング物質を注入する工程が、ゲート構造をマスクとして用いてチャネルに対して行われ、また、第３のＬＤＤ構造が、第１のＬＤＤ構造が形成される時、チャネル領域における第１の端部の反対側の第２の端部に同時に形成される。
【００２０】
　本発明の他の一実施形態において、薄膜トランジスタの製造方法は、第３のＬＤＤ構造に接触している第４のＬＤＤ構造を形成するために、半導体層の表面から第３の角度の第３の方向でチャネル領域の第２の端部に第３のドーピング物質を注入する工程をさらに備えている。
【００２１】
　好ましくは、第１の角度は実質的に９０゜であり、第２、及び第３の各角度は０゜より大きく３０゜より小さい。
【００２２】
　好ましくは、第３のドーピング物質は、第２のドーピング物質と同じものである。
【００２３】
　本発明の他の一実施形態において、ゲート構造は、ゲート電極とその電極のそばのスペーサ構造を含み、第１のドーピング物質を注入する工程は、前記スペーサ構造が除去されてから行われる。
【発明を実施するための最良の形態】
【００２４】
　以下、本発明の一実施形態に係る薄膜トランジスタのＬＤＤ構造とその製造方法について、図面を参照して説明する。本発明は、ソース／ドレイン領域の近傍における欠乏層領域の接触可能性を防止する目的で、ソース／ドレイン欠乏層領域が、従来例と異なり互いに接近しないような単一ＬＤＤ構造を有するＴＦＴを提供する。このようなＴＦＴの２つの例とその製造工程を、図２（ａ）〜２（ｆ）、図図３（ａ）〜３（ｆ）に示す。
【００２５】
　図２（ａ）に示すように、バッファ（緩衝）層２１がガラス基板２０の上に形成される。続いて、真性アモルファスシリコン（ｉ−ａ−Ｓｉ）層がバッファ層２１の上に形成され、ｉ−ａ−Ｓｉ層がレーザアニーリングによって真性ポリシリコン（ｉ−ｐｏｌｙ−Ｓｉ）層２２に変換される。フォトレジスト層がポリシリコン層２２の上に形成され、図２（ｂ）に示すように、マイクロフォトリソグラフィとエッチングの工程によってマスク２３が形成される。また、図２（ｂ）に示すように、このマスク２３から露出したポリシリコン層２２の部位に、Ｎ型のイオン注入を行う工程によって、２つのＮ型領域２２１，２２２が形成される。２つのＮ型領域２２１，２２２は互いにチャネル領域２２３によって隔てられている。次に、図２（ｃ）に示すように、フォトレジストマスク２３が除去される。
【００２６】
　図２（ｄ）に示すように、図２（ｃ）に示す構造の上にゲート絶縁層２５が形成される。図２（ｅ）に示すように、チャネル２２３よりもわずかに幅の狭いゲート電極２６が、チャネル領域２２３の端部がゲート電極２６によって覆われずに露出するように、ゲート絶縁層２５の上にパターニングとエッチングの工程によって形成される。そして、ゲート電極２６をマスクとして、低濃度イオン注入が行われ、マスクから露出したポリシリコン層２２の部位に低濃度のＮ型ドーパントが供給されて、単一ＬＤＤ構造２２４がポリシリコン層２２に形成される。図２（ｆ）に示すように、Ｎ型領域２２１，２２２は、結果的に高濃度に不純物注入がなされ、ソース／ドレイン領域２２１１，２２２１が形成される。その後、層関誘電体層、コンタクトホール、ゲートとソース／ドレインの配線、及びその他の必要な構造が図２（ｆ）に示す構造の上に形成され、ＴＦＴが完成される。
【００２７】
　単一ＬＤＤ構造を有するＴＦＴの製造工程の他の例を説明する。まず、図３（ａ）に示すように、バッファ層３１がガラス基板３０の上に形成される。続いて、真性アモルファスシリコン（ｉ−ａ−Ｓｉ）層がバッファ層３１の上に形成され、ｉ−ａ−Ｓｉ層がレーザアニーリングによって真性ポリシリコン（ｉ−ｐｏｌｙ−Ｓｉ）層３２に変換される。図３（ｂ）に示すように、ゲート絶縁層３３がポリシリコン層３２の上に形成され、そのゲート絶縁層３３の上にゲート構造３４がパターニングされる。さらに、図３（ｃ）に示すように、誘電体層が図３（ｂ）に示す構造の上に形成され、スペーサ又は側壁３５がゲート構造３４の横にマイクロフォトリソグラフィとエッチングの工程によって形成される。ゲート電極３４とその横のスペーサ／側壁３５は、その後のＮ型イオン注入工程におけるドーピングのマスクとして用いられる。
【００２８】
　図３（ｄ）に示すように、マスクから露出したポリシリコン層３２の部位に、２つのＮ型領域３２１，３２２が形成される。２つのＮ型領域３２１，３２２はチャネル領域３２３によって互いに隔てられている。図３（ｅ）に示すように、Ｎ型領域３２２に隣接する部位のスペーサ３５が取り除かれ、チャネル領域３２３の端部が露出される。図３（ｆ）に示すように、ゲート電極３４と残っているスペーサ３５をマスクとして、低濃度イオン注入が行われ、マスクから露出したポリシリコン層３２の部位に低濃度のＮ型ドーパントが供給されて、単一ＬＤＤ構造３２４がポリシリコン層３２に形成される。Ｎ型領域は同時に高濃度に不純物注入がなされ、ソース／ドレイン領域３２１１，３２２１が形成される。その後、前述の実施形態と同様の必要な工程が行われる。
【００２９】
　上述したそれぞれのＴＦＴは単一ＬＤＤ構造を有するので、ソース／ドレインの近傍の欠乏層領域間の距離は、２つのＬＤＤ構造を有するものと比べて、幾分増加している。そこで、従来例におけるホットエレクトロン、電流リーク、及びパンチスルーの影響がかなり低減される。上述の製造工程は、特に、ドライバ回路、及びその他の応用回路において好適である。
【００３０】
　画素ユニットに関して、ＴＦＴの動作モードに対応するために、本発明はＬＤＤ構造のそばにＰ型領域を追加して問題解決を図る。このようなＴＦＴを製造する工程が、図４（ａ）〜４（ｈ）、図５（ａ）〜５（ｈ）に示されている。
【００３１】
　図４（ａ）に示すように、バッファ層４１がガラス基板４０の上に形成される。続いて、真性アモルファスシリコン（ｉ−ａ−Ｓｉ）層がバッファ層４１の上に形成され、ｉ−ａ−Ｓｉ層がレーザアニーリングによって真性ポリシリコン（ｉ−ｐｏｌｙ−Ｓｉ）層４２に変換される。図４（ｂ）に示すように、フォトレジスト層がポリシリコン層４２の上に形成され、マイクロフォトリソグラフィとエッチングの工程によってマスク４３が形成される。このマスク４３から露出したポリシリコン層４２の部位に、Ｎ型のイオン注入を行う工程によって、図４（ｃ）に示すように、２つのＮ型領域４２１，４２２が形成される。２つのＮ型領域４２１，４２２は互いにチャネル領域４２３によって隔てられている。その後、フォトレジストマスク４３が除去される。
【００３２】
　図４（ｄ）に示すように、図４（ｃ）に示す構造の上に、例えば二酸化シリコンによって、ゲート絶縁層４５が形成される。図４（ｅ）に示すように、チャネル４２３よりもわずかに幅の狭いゲート電極４６が、チャネル領域４２３の両端部がゲート電極４６によって覆われずに露出するように、ゲート絶縁層４５の上にパターニングとエッチングの工程によって形成される。そして、ゲート電極４６をマスクとして、低濃度イオン注入が行われ、マスクから露出したポリシリコン層４２の部位に低濃度のＮ型ドーパントが供給されて、図４（ｆ）に示すように、２つのＬＤＤ構造４２５，４２６がポリシリコン層４２に形成される。Ｎ型領域４２１，４２２は、結果的に高濃度に不純物注入がなされ、ソース／ドレイン領域４２１１，４２２１が形成される。
【００３３】
　さらに、ゲート電極４６をマスクとして、Ｐ型ドーピング物質をポリシリコン層４２に注入する２回のイオン注入工程が行われる。一回目は、図４（ｇ）に示すように、ポリシリコン層４２の表面４２０から第１の角度だけ傾いた方向Ａから行われ、２回目は、図４（ｈ）に示すように、ポリシリコン層４２の表面４２０から第２の角度だけ傾いた方向Ｂから行われる。左右に傾いた第１及び第２の角度の大きさは、例えば、同じ角度とすることができ、０゜から３０゜の間の値をとることができる。このようにして、Ｐ型ＬＤＤ領域４２７、４２８が２つのＬＤＤ構造４２５，４２６の直近に隣接して形成される。その後、前述の実施形態と同様に必要な工程が行われる。傾けたイオン注入により、ドーパントの濃度分布が漸近的に変化するので、チャネル領域とソース／ドレイン領域を結びつける欠乏層領域の幅が減少して電流リーク及びパンチスルーが低減するようになっている。
【００３４】
　次に、ＴＦＴのさらに製造工程の他の例を説明する。このＴＦＴは二重層ＬＤＤ構造を有する。図５（ａ）に示すように、バッファ層５１がガラス基板５０の上に形成される。続いて、真性アモルファスシリコン（ｉ−ａ−Ｓｉ）層がバッファ層５１の上に形成され、ｉ−ａ−Ｓｉ層がレーザアニーリングによって真性ポリシリコン（ｉ−ｐｏｌｙ−Ｓｉ）層５２に変換される。図５（ｂ）に示すように、ゲート絶縁層５３がポリシリコン層５２の上に形成され、そのゲート絶縁層５３の上にゲート電極５４がパターニングされる。さらに、図５（ｃ）に示すように、誘電体層が図５（ｂ）に示す構造の上に形成され、その誘電体層からマイクロフォトリソグラフィとエッチングの工程によってパターン形成してゲート電極５４の横にスペーサ又は側壁５５が形成される。ゲート電極５４とその横のスペーサ／側壁５５は、図５（ｃ）に示すように、Ｎ型イオン注入工程におけるドーピングのマスクとして用いられる。
【００３５】
　図５（ｄ）に示すように、マスクから露出したポリシリコン層５２の部位に、２つのＮ型領域５２１，５２２が形成される。２つのＮ型領域５２１，５２２はチャネル領域５２３によって互いに隔てられている。次に、図５（ｅ）に示すように、Ｎ型領域３２２に隣接する部位のスペーサ／側壁３５が完全に取り除かれ、チャネル領域５２３の両方の端部が露出される。ゲート電極５４をマスクとして、低濃度イオン注入が行われ、マスクから露出したポリシリコン層５２の部位に低濃度のＮ型ドーパントが供給されて、図５（ｆ）に示すように、２つのＬＤＤ構造５２５，５２６がポリシリコン層５２に形成される。
【００３６】
　さらに、ゲート電極５４をマスクとして、Ｐ型ドーピング物質をポリシリコン層５２に注入する２回のイオン注入工程が行われる。一回目は、図５（ｇ）に示すように、ポリシリコン層５２の表面５２０から第１の角度だけ傾いた方向Ａから行われ、２回目は、図５（ｈ）に示すように、ポリシリコン層５２の表面５２０から第２の角度だけ傾いた方向Ｂから行われる。左右に傾いた第１及び第２の角度の大きさは、例えば、同じ角度とすることができ、０゜から３０゜の間の値をとることができる。このようにして、Ｐ型ＬＤＤ領域５２７、５２８が２つのＬＤＤ構造５２５，５２６の直近に隣接して形成される。この実施形態においては、Ｐ型領域５２５，５２６がＬＤＤ構造５２５，５２６を取り囲んでいる。その後、前述の実施形態と同様の引き続きの工程が、誘電体層、ゲート及びソース／ドレインの配線などを形成するために行われる。
【００３７】
　上述のイオン注入工程は、例えば、イオンシャワ工程に替えても良い。上述した実施形態において、ゲート導電体は、クロムＣｒ、タングステンＷ、モリブデンＭｏ、タンタルＴａ、アアルミニウムＡｌ、又は銅Ｃｕのスパッタ成膜によって形成され、その厚みは約１００ｎｍである。バッファ層は、一般に約６００ｎｍの厚みを有し、窒化シリコン、二酸化シリコン、又はこれらの組合せであり、プラズマを用いた化学蒸着（ＰＥＣＶＤ）で形成される。層間誘電体層は一般に、約６００ｎｍの厚みを有し、二酸化シリコンであり、プラズマを用いた化学蒸着（ＰＥＣＶＤ）で形成される。ゲート絶縁層は、一般に、約１００ｎｍの厚みを有し、二酸化シリコンであり、プラズマを用いた化学蒸着（ＰＥＣＶＤ）で形成される。
【００３８】
　上述した実施形態において、約１００ｎｍの厚みのアモルファスシリコン層が、レーザアニーリング／結晶化工程によってポリシリコン層を形成するために用いられている。好ましくは、レーザアニーリング／結晶化工程の前に、アモルファスシリコン層は、高温炉において４００゜、３０分の脱水素処理を行うのがよい。レーザアニーリング／結晶化工程において、レーザアニーリング／結晶化工程を行うためのエネルギは、３５０ｍＪ／ｃｍ２で少なくとも１００ショット行うように選ばれる。
【００３９】
　さらに、上述のイオン注入工程においてドーパントの濃度は、Ｎ型ドーパントについては１×１０１４〜２×１０１５ｃｍ−２であり、Ｐ型ドーパントについては約１×１０１２である。Ｐ型ドーパントは、Ｂイオン、ＢＨｘイオン、Ｂ２Ｈｘイオン、及びこれらの組合せの中から選択できる。また、Ｎ型ドーパントは、Ｐイオン、Ａｓイオン、ＰＨｘイオン、ＡｓＨｘイオン、及びこれらの組合せの中から選択できる。コンタクトホールは、反応性エッチッグ工程によって形成される。
【００４０】
　現状において、最も実際的で好ましい実施形態によって本発明が説明されているが、本発明は、上記に開示した実施形態に限定されるものではない。種々の変形、及び同様の構成が、そのような変形と同様の構造の全てを含むように広く解釈される。
【図面の簡単な説明】
【００４１】
【図１（ａ）】従来のＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図１（ｂ）】従来のＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図１（ｃ）】従来のＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図１（ｄ）】従来のＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図１（ｅ）】従来のＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図１（ｆ）】従来のＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図１（ｇ）】従来のＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図２（ａ）】本発明の一実施形態に係る、単一ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図２（ｂ）】本発明の一実施形態に係る、単一ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図２（ｃ）】本発明の一実施形態に係る、単一ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図２（ｄ）】本発明の一実施形態に係る、単一ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図２（ｅ）】本発明の一実施形態に係る、単一ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図２（ｆ）】本発明の一実施形態に係る、単一ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図３（ａ）】本発明の一実施形態に係る他の例である、単一ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図３（ｂ）】本発明の一実施形態に係る他の例である、単一ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図３（ｃ）】本発明の一実施形態に係る他の例である、単一ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図３（ｄ）】本発明の一実施形態に係る他の例である、単一ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図３（ｅ）】本発明の一実施形態に係る他の例である、単一ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図３（ｆ）】本発明の一実施形態に係る他の例である、単一ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図４（ａ）】本発明の一実施形態に係るさらに他の例である、二重層ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図４（ｂ）】本発明の一実施形態に係るさらに他の例である、二重層ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図４（ｃ）】本発明の一実施形態に係るさらに他の例である、二重層ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図４（ｄ）】本発明の一実施形態に係るさらに他の例である、二重層ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図４（ｅ）】本発明の一実施形態に係るさらに他の例である、二重層ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図４（ｆ）】本発明の一実施形態に係るさらに他の例である、二重層ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図４（ｇ）】本発明の一実施形態に係るさらに他の例である、二重層ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図４（ｈ）】本発明の一実施形態に係るさらに他の例である、二重層ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図５（ａ）】本発明の一実施形態に係るさらに他の例である、二重層ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図５（ｂ）】本発明の一実施形態に係るさらに他の例である、二重層ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図５（ｃ）】本発明の一実施形態に係るさらに他の例である、二重層ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図５（ｄ）】本発明の一実施形態に係るさらに他の例である、二重層ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図５（ｅ）】本発明の一実施形態に係るさらに他の例である、二重層ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図５（ｆ）】本発明の一実施形態に係るさらに他の例である、二重層ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図５（ｇ）】本発明の一実施形態に係るさらに他の例である、二重層ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【図５（ｈ）】本発明の一実施形態に係るさらに他の例である、二重層ＬＤＤ構造を有するＴＦＴの製造工程を概念的に示す断面図。
【符号の説明】
【００４２】
　２２，３２，４２，５２　半導体層
　２５，３３，４５，５３　　絶縁層
　２６，３４，４６　　ゲート構造
　３５，５５　　スペーサ構造
　２２１，２２２，３２１，３２２，４２１，４２２，５２１，５２２　　ソース／ドレイン構造
　２２３，３２３，４２３，５２３　　チャンネル領域
　２２４，３２４　　単一ＬＤＤ構造
　４２５，４２６，４２７，４２８，５２５，５２６，５２７，５２８　　ＬＤＤ構造
【図１（ａ）】
2004040108.tif 000003
【図１（ｂ）】
2004040108.tif 000004
【図１（ｃ）】
2004040108.tif 000005
【図１（ｄ）】
2004040108.tif 000006
【図１（ｅ）】
2004040108.tif 000007
【図１（ｆ）】
2004040108.tif 000008
【図１（ｇ）】
2004040108.tif 000009
【図２（ａ）】
2004040108.tif 000010
【図２（ｂ）】
2004040108.tif 000011
【図２（ｃ）】
2004040108.tif 000012
【図２（ｄ）】
2004040108.tif 000013
【図２（ｅ）】
2004040108.tif 000014
【図２（ｆ）】
2004040108.tif 000015
【図３（ａ）】
2004040108.tif 000016
【図３（ｂ）】
2004040108.tif 000017
【図３（ｃ）】
2004040108.tif 000018
【図３（ｄ）】
2004040108.tif 000019
【図３（ｅ）】
2004040108.tif 000020
【図３（ｆ）】
2004040108.tif 000021
【図４（ａ）】
2004040108.tif 000022
【図４（ｂ）】
2004040108.tif 000023
【図４（ｃ）】
2004040108.tif 000024
【図４（ｄ）】
2004040108.tif 000025
【図４（ｅ）】
2004040108.tif 000026
【図４（ｆ）】
2004040108.tif 000027
【図４（ｇ）】
2004040108.tif 000028
【図４（ｈ）】
2004040108.tif 000029
【図５（ａ）】
2004040108.tif 000030
【図５（ｂ）】
2004040108.tif 000031
【図５（ｃ）】
2004040108.tif 000032
【図５（ｄ）】
2004040108.tif 000033
【図５（ｅ）】
2004040108.tif 000034
【図５（ｆ）】
2004040108.tif 000035
【図５（ｇ）】
2004040108.tif 000036
【図５（ｈ）】
2004040108.tif 000037