(57)【要約】      （修正有）【課題】アクティブマトリクス型表示装置において、開口率の低下を抑制しつつ、半導体層に入射する光が効果的に遮光される。【解決手段】半導体素子部１０は、基板１１上に形成された補助容量１２、１４と、第１絶縁層１５と、半導体層１６と、ゲート絶縁層１７と、ゲート電極１８と、第２絶縁層１９と、第１遮光層２１ａ、２１ｂと、第３絶縁層２２と、ソース電極２４ａおよびドレイン電極２４ｂと、第４絶縁層２７と、画素電極２９とを備える。第１遮光層２１ａ、２１ｂは導電性を有し、補助容量を構成する一対の電極の一方１２と電気的に接続されるとともに、ドレイン電極２４ｂと電気的に接続されたドレイン側遮光部２１ｂを有する。【選択図】  図１
2004151546.tif 000002
【特許請求の範囲】
【請求項１】
基板上に複数の半導体素子が形成されたアクティブマトリクス基板であって、前記複数の半導体素子のそれぞれが形成された半導体素子部が、
基板上に形成された補助容量と、
前記補助容量上に形成された第１絶縁層と、
前記第１絶縁層を介して前記補助容量上に形成された半導体層と、
前記半導体層上に形成されたゲート絶縁層と、
前記ゲート絶縁層を介して前記半導体層上に形成されたゲート電極を含むゲート電極層と、
前記ゲート電極層および前記半導体層を覆う第２絶縁層と、
前記第２絶縁層を介して前記半導体層上に形成され、少なくと前記半導体層のチャネル領域を覆う第１遮光層と、
前記第１遮光層上に形成された第３絶縁層と、
前記第３絶縁層上に形成されたソース電極およびドレイン電極を含むソース電極層と、
前記ソース電極層上に形成された第４絶縁層と、
前記第４絶縁層上に形成され、前記ドレイン電極に電気的に接続された画素電極とを備え、
前記第１遮光層は導電性を有し、前記補助容量を構成する一対の電極の一方と電気的に接続されるとともに、前記ドレイン電極と電気的に接続されたドレイン側遮光部を有する、アクティブマトリクス基板。
【請求項２】
前記第１遮光層は、前記ソース電極と電気的に接続されたソース側遮光部をさらに有する、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記第１遮光層は、前記ソース電極および前記ドレイン電極のいずれにも電気的に接続されていない中間遮光部をさらに備え、前記中間遮光部は前記チャネル領域上に配置されている、請求項１または２に記載のアクティブマトリクス基板。
【請求項４】
前記中間遮光部が一定電位に保持される、請求項３に記載のアクティブマトリクス基板。
【請求項５】
前記第１遮光層は、前記ソース電極に接続されたソース側遮光部をさらに有し、
前記第１および第２絶縁層は前記第１遮光層と前記補助容量の前記一方の電極とを接続するための第１コンタクトホールを有し、前記第２絶縁層は、前記ソース側遮光部と前記半導体層のソース領域とを接続する第２コンタクトホールをさらに有し、
前記第３絶縁層は前記ドレイン電極と前記ドレイン側遮光部とを接続する第３コンタクトホールと、前記ソース電極と前記ソース側遮光部とを接続する第４コンタクトホールとを有し、
前記第１コンタクトホールと前記第３コンタクトホールとが互いに重なり、前記第２コンタクトホールと前記第４コンタクトホールとが互いに重なるように配置されている、請求項１から４のいずれかに記載のアクティブマトリクス基板。
【請求項６】
前記半導体層がチャネル領域の両側にＬＤＤ領域を有し、前記第１遮光層は、少なくとも前記チャネル領域および前記ＬＤＤ領域上に配置されている、請求項１から５のいずれかに記載のアクティブマトリクス基板。
【請求項７】
前記第１遮光層は、前記ソース電極および前記ドレイン電極のいずれにも電気的に接続されていない中間遮光部をさらに有し、前記中間遮光部は前記チャネル領域および前記ＬＤＤ領域上に配置されている、請求項６に記載のアクティブマトリクス基板。
【請求項８】
前記中間遮光部が一定電位に保持される、請求項７に記載のアクティブマトリクス基板。
【請求項９】
前記ソース電極層と前記第４電極層との間に、
前記ソース電極層を覆う第５絶縁層と、
前記第５絶縁層を介して少なくとも前記ソース電極と前記ドレイン電極との間隙上に形成された第２遮光層をさらに有する、請求項１から８のいずれに記載のアクティブマトリクス基板。
【請求項１０】
請求項１から９のいずれかに記載のアクティブマトリクス基板と表示媒体層とを備えた表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示装置および表示装置に用いられるアクティブマトリクス基板に関する。
【０００２】
【従来の技術】
薄型で低消費電力である液晶表示装置のうち、画素毎にスイッチング素子を備えたアクティブマトリクス型液晶表示装置は、表示のコントラスト比が高く、応答速度が速いなど高性能であるため、パーソナルコンピュータなどの表示装置や携帯用ＴＶを始め、種々の用途に使用され、近年その市場規模が急速に拡大している。その中でも、スイッチング素子として薄膜トランジスタ（以下ＴＦＴと略す）を備えたもの（以下、「ＴＦＴ型液晶表示装置」ということがある。）が広く用いられている。
【０００３】
なお、本明細書において、アクティブマトリクス型液晶表示装置を構成する基板のうち、上記スイッチング素子が形成されている基板を「アクティブマトリクス基板」という、スイッチング素子がＴＦＴのものを「ＴＦＴ基板」ということにする。アクティブマトリクス型液晶表示装置は、典型的には、アクティブマトリクス基板と対向基板とこれらの間に設けられた液晶層とを備える。アクティブマトリクス基板に形成された画素電極と、対向基板に形成された対向電極（共通電極）とによって液晶層に電圧を印加し、液晶層の配向状態を変化させ、液晶層を通過する光の偏光状態を制御することによって表示を行う。なお、アクティブマトリクス基板に画素電極（表示信号電極）と対向電極とを備えたＩＰＳモードの液晶表示装置もある。
【０００４】
ＴＦＴ型液晶表示装置の技術開発課題として、高輝度化（高開口率化）、高精細化とともに、耐光性の向上が挙げられる。これは、ＴＦＴを構成する半導体層（シリコン層）に強い光が入射すると、リーク電流が発生し、表示品位が低下するためである。ＴＦＴ型液晶表示装置のうち、特にプロジェクション用の表示装置の液晶パネルには、高輝度化および高精細化の要請が強く、且つ、直視型表示装置の液晶パネルよりも強い光が照射されるので、耐光性に対する要求も厳しい。
【０００５】
画素の開口率を高くし、かつＴＦＴの半導体層に対する遮光性を高めたＴＦＴ型液晶表示装置が、例えば、特許文献１に開示されている。特許文献１に開示されているＴＦＴ基板は、補助容量をＴＦＴ部（ＴＦＴ基板のＴＦＴが形成されている部分）にＴＦＴの半導体層と重なるように配置し、補助容量の電極を遮光層として利用している。
【０００６】
【特許文献１】
特開２００１−６６６３８号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に開示されている構成においては、ＴＦＴの下方（基板側）から入射する光は補助容量電極によって十分に遮光することができるものの、ＴＦＴの上方もしくは横から入射する光を十分に遮光することができないという問題がある。
【０００８】
これは、特許文献１の図１に示されているように、ＴＦＴの上方から遮光は、ゲート電極上に層間絶縁膜を介して配置されたソース電極層（ソース電極、ソース配線およびドレイン電極を含む）およびその上に配置された上層遮光層を利用していることに起因する。ソース配線が他の導電層との間の寄生容量を形成すると、ソース配線を伝わる表示信号（表示信号電圧）が影響を受ける。特に、ソース配線とゲート配線との間の寄生容量が大きいと、液晶表示装置においてはクロストークやゴーストなどと呼ばれる現象が発生し、表示品位を低下させる恐れがある。そのため、特許文献１に記載されている構成を採用する場合には、ソース電極層とゲート電極層との間に設けられる層間絶縁膜の厚さを十分に厚くする必要があり、その結果、ソース電極層と半導体層との間隙が広くなり、その間隙から光が半導体層に入射することになる。
【０００９】
また、特許公報１の図６には、最下層に形成された補助容量を構成する一方の電極と半導体層のドレイン領域とを接続する引き出し電極をゲート電極と同じ導電層で形成した構成が開示されている。この構成によると、引き出し電極はゲート電極と分離して形成される必要があるので、ゲート電極と引き出し電極との間隙から半導体層に光が入射してしまう。
【００１０】
液晶表示装置を例に従来のアクティブマトリクス型表示装置における問題を説明したが、上記の問題は液晶表示装置に限られず、例えば電気泳動型表示装置など自発光型でない他の表示装置においても問題となる。
【００１１】
本発明は、上記の諸点に鑑みてなされたもので、画素ごとに補助容量を備えたアクティブマトリクス型表示装置において、開口率の低下を抑制しつつ、半導体層に入射する光が効果的に遮光されたアクティブマトリクス型表示装置およびそれに用いられるアクティブマトリクス基板を提供することを目的としている。
【００１２】
【課題を解決するための手段】
本発明のアクティブマトリクス基板は、基板上に複数の半導体素子が形成されたアクティブマトリクス基板であって、前記複数の半導体素子のそれぞれが形成された半導体素子部が、基板上に形成された補助容量と、前記補助容量上に形成された第１絶縁層と、前記第１絶縁層を介して前記補助容量上に形成された半導体層と、前記半導体層上に形成されたゲート絶縁層と、前記ゲート絶縁層を介して前記半導体層上に形成されたゲート電極を含むゲート電極層と、前記ゲート電極層および前記半導体層を覆う第２絶縁層と、前記第２絶縁層を介して前記半導体層上に形成され、少なくと前記半導体層のチャネル領域を覆う第１遮光層と、前記第１遮光層上に形成された第３絶縁層と、前記第３絶縁層上に形成されたソース電極およびドレイン電極を含むソース電極層と、前記ソース電極層上に形成された第４絶縁層と、前記第４絶縁層上に形成され、前記ドレイン電極に電気的に接続された画素電極とを備え、前記第１遮光層は導電性を有し、前記補助容量を構成する一対の電極の一方と電気的に接続されるとともに、前記ドレイン電極と電気的に接続されたドレイン側遮光部を有し、そのことによって上記目的が達成される。
【００１３】
ある好ましい実施形態において、前記第１遮光層は、前記ソース電極と電気的に接続されたソース側遮光部をさらに有する。
【００１４】
ある好ましい実施形態において、前記第１遮光層は、前記ソース電極および前記ドレイン電極のいずれにも電気的に接続されていない中間遮光部をさらに備え、前記中間遮光部は前記チャネル領域上に配置されている。
【００１５】
ある好ましい実施形態において、前記中間遮光部が一定電位に保持される。
【００１６】
ある好ましい実施形態において、前記第１遮光層は、前記ソース電極に接続されたソース側遮光部をさらに有し、前記第１および第２絶縁層は前記第１遮光層と前記補助容量の前記一方の電極とを接続するための第１コンタクトホールを有し、前記第２絶縁層は、前記ソース側遮光部と前記半導体層のソース領域とを接続する第２コンタクトホールをさらに有し、前記第３絶縁層は前記ドレイン電極と前記ドレイン側遮光部とを接続する第３コンタクトホールと、前記ソース電極と前記ソース側遮光部とを接続する第４コンタクトホールとを有し、前記第１コンタクトホールと前記第３コンタクトホールとが互いに重なり、前記第２コンタクトホールと前記第４コンタクトホールとが互いに重なるように配置されている。
【００１７】
ある好ましい実施形態において、前記半導体層がチャネル領域の両側にＬＤＤ領域を有し、前記第１遮光層は、少なくとも前記チャネル領域および前記ＬＤＤ領域上に配置されている。
【００１８】
ある好ましい実施形態において、前記第１遮光層は、前記ソース電極および前記ドレイン電極のいずれにも電気的に接続されていない中間遮光部をさらに有し、前記中間遮光部は前記チャネル領域および前記ＬＤＤ領域上に配置されている。
【００１９】
ある好ましい実施形態において、前記中間遮光部が一定電位に保持される。
【００２０】
ある好ましい実施形態において、前記ソース電極層と前記第４電極層との間に、
前記ソース電極層を覆う第５絶縁層と、前記第５絶縁層を介して少なくとも前記ソース電極と前記ドレイン電極との間隙上に形成された第２遮光層をさらに有する。
【００２１】
本発明の表示装置は、上記のいずれのアクティブマトリクス基板と表示媒体層とを備えることを特徴とする。本発明の表示装置は、表示媒体層として液晶層や電気泳動層などを備える非自発光型の表示装置である。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態による表示装置の構造、特にアクティブマトリクス基板の構造およびその製造方法を説明する。
【００２３】
以下では、アクティブマトリクス基板上に形成された画素電極と液晶層を介してこれに対向する対向電極とを備える典型的なアクティブマトリクス型液晶表示装置を例に本発明の実施形態を説明するが、本発明はＩＰＳモードなどの他の電極構成を有する液晶表示装置を始め、電気泳動表示装置など、非自発光型の表示装置に広く適用することができる。
【００２４】
本実施形態の液晶表示装置は、画素電極に対応してＴＦＴ（半導体素子）を備えるＴＦＴ基板（アクティブマトリクス基板）と、液晶層（表示媒体層）と、液晶層を介して画素電極に対向する対向電極を備える対向基板とを有する。ＴＦＴ基板以外の構成は公知の構成を広く利用できるので、以下では、ＴＦＴ基板の構成と製造方法を説明する。
【００２５】
本発明の実施形態によるＴＦＴ基板は、基板（例えばガラス基板などの透明基板）上に補助容量が形成されており、補助容量の上層に第１絶縁層を介してＴＦＴの半導体層が形成されている。補助容量を構成する補助容量誘電体層を介して互いに対向する一対の補助容量電極がＴＦＴの半導体層に下側から入射する光を遮断する下部遮光層として機能する。補助容量の電極を下部遮光層として利用することにより、上述した従来のアクティブマトリクス基板と同様に、高い画素開口率を得ることができる。
【００２６】
本発明の実施形態によるＴＦＴ基板は、半導体層上に形成されたゲート絶縁層と、ゲート絶縁層を介して半導体層上に形成されたゲート電極を含むゲート電極層（ゲート配線をさらに含む単一の導電層）と、ゲート電極層および半導体層を覆う第２絶縁層と、第２絶縁層を介して半導体層上に形成され、少なくと半導体層のチャネル領域を覆う第１遮光層を有する。さらに、第１遮光層上に形成された第３絶縁層と、第３絶縁層上に形成されたソース電極およびドレイン電極を含むソース電極層（ソース配線をさらに含む単一の導電層。）と、ソース電極層上に形成された第４絶縁層と、第４絶縁層上に形成されドレイン電極に電気的に接続された画素電極とを備える。
【００２７】
ここで、第１遮光層は導電性を有し、補助容量を構成する一対の電極の一方と電気的に接続されるとともに、ドレイン電極と電気的に接続されたドレイン側遮光部を有する。すなわち、第１遮光層は、ゲート電極層とソース電極層との間に設けられており、少なくとも半導体層のチャネル領域を遮光するとともに、その一部であるドレイン側遮光部は、半導体層のドレイン領域と電気的に接続されている。ドレイン側遮光部はドレイン領域に直接接続（接触）するように形成されても良いし、画素電極を介してドレイン電極に電気的に接続されても良い。
【００２８】
第１遮光層は、ゲート電極層と別の層で形成されており、ゲート電極を覆うように形成することができるので、半導体層のチャネル領域に上方から入射する光を効果的に遮断することができる。また、半導体層のドレイン領域と補助容量電極との電気的な接続およびドレイン領域とドレイン電極との電気的な接続を第１遮光層を介して行うことによって、これらの電気的な接続を行うためのコンタクトホールを比較的浅くできるので、コンタクトホール部における断線（導電層が段差で分断される）の発生を抑制することができる利点も得られる。
【００２９】
さらに、第１遮光層は、ソース電極層と別の層で形成されており、第１遮光層とゲート配線との間の寄生容量は、ソース配線とゲート配線との間の寄生容量程表示品位に影響せず、また、寄生容量の影響もそれぞれの画素に個別に影響するだけなので、第１遮光層とゲート電極層との間に設けられる層間絶縁層の厚さを特許文献１に記載されているソース電極層とゲート電極層との間に設けられる層間絶縁膜の厚さよりも薄くすることができる。すなわち、第１遮光層を従来よりも半導体層の近くに設けることが可能となり、その結果、半導体層（特にチャネル領域）に入射する光をより効果的に遮光することができる。
【００３０】
第１遮光層は、ソース電極と電気的に接続されたソース側遮光部をさらに有してもよい。また、第１遮光層は、ソース電極およびドレイン電極のいずれにも電気的に接続されていない中間遮光部をさらに備えてもよい。このとき、中間遮光部はチャネル領域上に配置される構成を採用できる。中間遮光部は、ソース電極およびドレイン電極と電気的に独立なので、一定電位に保持され得る。
【００３１】
半導体層がチャネル領域の両側にＬＤＤ領域を有する構成を採用する場合、第１遮光層が、少なくともチャネル領域およびＬＤＤ領域上に配置されていることが好ましい。第１遮光層は、ドレイン側遮光部に加えて、ソース側遮光部および中間遮光部を有しても良いのは、上記と同様である。
【００３２】
本発明の実施形態によるアクティブマトリクス基板を備える表示パネルは、高開口率で、かつ遮光性に優れるので、特に、投影型表示装置など強力な光が表示パネルに照射される表示装置に好適に用いられる。
【００３３】
（実施形態１）
図１、図２および図３を参照しながら本発明による実施形態１のＴＦＴ基板のＴＦＴ部の構造およびその製造方法を説明する。ＴＦＴ基板の他の部分の構造を公知のＴＦＴ基板と同様であってよいので、ここでは説明を省略する。
【００３４】
図１はＴＦＴ基板のＴＦＴ部１０の構造を模式的に示す断面図であり、図２（ａ）〜（ｄ）は、ＴＦＴ部１０の製造工程を説明するための断面図でり、図３（ａ）〜（ｄ）は、ＴＦＴ部１０の製造工程を説明するための平面図である。図１および図２は、図３中のＡ−Ａ’線に沿った断面図に対応する。
【００３５】
図１に示したように、ＴＦＴ部１０は、透明基板（例えば、ガラス基板）１１上に形成された第１補助容量電極１２、補助容量誘電体層１３および第２補助容量電極１４とを有しており、これらが互いに重なり合う領域が補助容量を構成している。
【００３６】
この補助容量を覆うように形成された第１絶縁層１５上にＴＦＴの半導体層１６が形成されている。半導体層１６は、ソース領域１６ａおよびドレイン領域１６ｂとこれらの間に形成されたチャネル領域１６ｃとを有している。半導体層１６を覆うように形成されたゲート絶縁層１７を介して、チャネル領域１６ｃ上にゲート電極１８が形成されている。ゲート電極１８は、ゲート配線（走査線、不図示）と同一の導電層（ゲート電極層）から形成されている。
【００３７】
ゲート電極１８を含むゲート電極層を覆うように第２絶縁層１９が形成されており、この第２絶縁層１９上に第１遮光層が形成されている。図１に示した第１遮光層は、ソース側遮光部２１ａとドレイン側遮光部２１ｂとに分割されており、ソース側遮光部２１ａが半導体層１６のチャネル領域１６ｃを含む領域を覆うように形成されている。
【００３８】
ソース側遮光部２１ａは、第２絶縁層１９に形成された第１ソースコンタクトホール２０ａ内で半導体層１６のソース領域１６ａに接続されている。一方、ドレイン側遮光部２１ｂは、第２絶縁層１９およびゲート絶縁層１７に形成された第１ドレインコンタクトホール２０ｂ内で半導体層１６のドレイン領域１６ｂに接続されている。また、ドレイン側遮光部２１ｂは、第２絶縁層１９、ゲート絶縁層１７および第１絶縁層１５に形成された補助容量コンタクトホール２０ｃ内で第１補助容量電極１２に接続されている。コンタクトホール２０ａおよび２０ｂは、チャネル領域１６ｃに側方から入射する光を遮光するようにも機能する。
【００３９】
この第１遮光層を覆うように第３絶縁層２２が形成されており、第３絶縁層２２上にソース電極２４ａおよびドレイン電極２４ｂが形成されている。ソース電極２４ａおよびドレイン電極２４ｂは、ソース配線（信号線、不図示）と同一の導電層（ソース電極層）から形成されている。ソース電極２４ａは、第３絶縁層２２に形成された第２ソースコンタクトホール２３ａ内でソース側遮光部２１ａと接続されており、ドレイン電極２４ｂは、第３絶縁層２２に形成された第２ドレインコンタクトホール２３ｂ内でドレイン側遮光部２１ｂと接続されている。
【００４０】
ソース電極２４ａおよびドレイン電極２４ｂ上に第４絶縁層２７が形成されており、第４絶縁層２７上に画素電極２９が形成されている。画素電極２９は、第４絶縁層２７を貫通する画素電極コンタクトホール２８内でドレイン電極２４ｂに接続されている。画素電極２９は典型的には透明導電層で形成される。
【００４１】
なお、図示した実施形態では、ソース電極２４ａおよびドレイン電極２４ｂを含むソース電極層と第４絶縁層２７との間にソース電極層を覆う第５絶縁層２５と、第５絶縁層２５を介して少なくともソース電極２４ａとドレイン電極２４ｂとの間隙上に形成された第２遮光層（上部遮光層）２６をさらに有する。この第２遮光層２６を設けることによって、半導体層１６のチャネル領域１６ｃに入射する光の量を低減することができる。
【００４２】
次に、図２（ａ）〜（ｄ）および図３（ａ）〜（ｄ）を参照しながら、ＴＦＴ部１０を備えるＴＦＴ基板の製造方法の例を説明する。
【００４３】
まず、図２（ａ）に示すように、透明基板１１上にＣＶＤ法にてＰ元素を高濃度に含んだポリシリコン膜を１００ｎｍ堆積し、一般的なフォトリソグラフィ工程およびドライエッチング工程により所定の形状にパターニングして、第１補助容量電極１２を形成する。
【００４４】
次に、透明基板１１および第１補助容量電極１２上のほぼ全面に、ＣＶＤ法にて１０ｎｍから１００ｎｍの範囲の膜厚の酸化シリコン膜を形成する。この酸化シリコン膜は補助容量誘電体層１３となる。補助容量誘電体層１３の膜厚は薄いほど補助容量容量は大きくなるが、薄すぎると逆にリーク電流の増大や絶縁破壊が起きる可能性が高くなる。ここでは補助容量容量やリーク電流を考慮して膜厚を５０ｎｍとする。補助容量誘電体層１３を形成した後、この補助容量誘電体層１３の膜質向上の為に９００℃以上の温度にてアニールを行う。このとき第１補助容量電極１２がＳｉを主成分とする膜により形成されているため、アニールを行う雰囲気の中に酸素もしくは塩素ガスを含ませることによりアニールと同時に熱酸化を行うことができ、これによりリーク電流の少ない良質な補助容量誘電体層１３の形成が可能となる。
【００４５】
次に、補助容量誘電体層１３上のほぼ全面に５０ｎｍのＰ元素を高濃度に含んだポリシリコン膜および１００ｎｍのタングステンシリサイドを連続して成膜する。このタングステンシリサイドおよびポリシリコン膜を一般的なフォトリソグラフィ工程およびドライエッチング工程により所定の形状に形成して第２補助容量電極１４を形成する。第２補助容量電極１４は金属であるタングステンを含む層を有するので、ＴＦＴの下部遮光層としての機能を合わせ持っている。また第２補助容量電極１４は補助容量配線としての機能を持たせるために、配線状もしくは格子状に形成し外部からの電位を直接印加できるようにしてもよい。
【００４６】
第２補助容量電極１４と第１補助容量電極１２および補助容量誘電体層１３とによりこの画素の補助容量が形成されることになる。また、第２補助容量電極１４はタングステンシリサイド／ポリシリコン膜以外の遮光性の有る金属膜にて形成してもよい。
【００４７】
次に、図２（ｂ）および図３（ａ）に示すように、ＣＶＤ法にて第１絶縁層１５となる酸化シリコン膜を約３００ｎｍ形成し、さらにその上に連続して非晶質のシリコン膜を約５０ｎｍ形成したのち、この非晶質シリコン膜を結晶化させて結晶質シリコン（半導体層）１６を形成する。非晶質シリコン膜を結晶化させる方法としては、６００℃以上の温度で加熱する方法や、エキシマレーザーの照射による方法などがある。また第１絶縁層１５は酸化シリコン膜のみならず、窒化シリコン膜や酸化窒化シリコン膜、あるいはその複合膜により形成しても良い。
【００４８】
結晶質シリコン１６をフォトリソグラフィ工程およびドライエッチング工程により所定の形状にパターニングした後、ゲート絶縁層１７となる酸化シリコン膜を約８０ｎｍ形成し、さらにその上にＰ元素を高濃度に含んだポリシリコン膜を４００ｎｍ堆積し、フォトリソグラフィ工程およびドライエッチング工程により所定の形状にパターニングしてゲート電極１８を形成する。この工程でゲート配線を同時に形成する。
【００４９】
このとき結晶質シリコン１６のうち、少なくとも後にチャネル領域１６ｃとなる部分は、第１補助容量電極１２もしくは第２補助容量電極１４のいずれかに対し、真上から見たときに重なるように形成する。これは第１補助容量電極１２もしくは第２補助容量電極１４をＴＦＴの下部遮光層として利用するためである。
【００５０】
次に、ゲート電極１８をマスクとして用いて、結晶質シリコン１６中に２×１０１５原子／ｃｍ２程度の燐イオンを注入してソース領域１６ａおよびドレイン領域１６ｂを形成する。注入されなかった部分はチャネル領域１６ｃとなる。
【００５１】
次に、図２（ｃ）および図３（ｂ）に示すように、ゲート電極１８およびゲート絶縁層１７上に第２絶縁層１９となる酸化シリコン膜を２００ｎｍの膜厚で形成した後、一般的なフォトリソグラフィ工程およびエッチング工程により、ソース領域１６ａを露出するように第１ソースコンタクトホール２０ａを形成すると同時にドレイン領域１６ｂを露出するように第１ドレインコンタクトホール２０ｂを形成する。また、第１補助容量電極１２に到達する補助容量コンタクトホール２０ｃを形成する。
【００５２】
この後、基板のほぼ全面にＰ元素を高濃度に含んだポリシリコン膜を１００ｎｍおよびタングステンシリサイド膜１００ｎｍを連続して成膜し、一般的なフォトリソグラフィ工程およびドライエッチング工程により所定の形状にパターニングして、第１ソースコンタクトホール２０ａを通じてソース領域１６ａと接続するソース側遮光層２１ａおよび第１ドレインコンタクトホール２０ｂを通じてドレイン領域１６ｂと接続するドレイン側遮光層２１ｂを形成する。このときソース側遮光層２１ａが少なくともチャネル領域１６ｃ上を覆うように形成する。
【００５３】
このような構成とすることによって、チャネル領域１６ｃの近くに遮光性の膜が形成され、従来不充分であった側面よりチャネル領域１６ｃに入射する光に対する遮光性が向上し、表示品位を向上することができる。
【００５４】
さらに、ドレイン側遮光層２１ｂは、ドレイン領域１６ｂと接続すると同時に、補助容量コンタクトホール２０ｃを通じて第１補助容量電極１２とも接続している。これにより、ＴＦＴの下層に設けられた補助容量と接続するためのコンタクトホールが深くなりすぎずにＴＦＴのドレイン領域１６ｂと接続することができるため、ドライエッチング工程のオーバーエッチングによる、つきぬけやコンタクトの段切れなどの工程不良に対して十分なマージンを取ることが可能となることから、ＴＦＴ基板の生産性および歩留りの向上に寄与する。
【００５５】
次に、図２（ｄ）および図３（ｃ）に示すように、基板上のほぼ全面に、ＣＶＤ法を用いて第３絶縁層２２となる酸化シリコン膜を５００ｎｍの膜厚で形成し、次に上記ソース領域１６ａおよびドレイン領域１６ｂ中に注入した燐イオンの活性化のために、窒素雰囲気中で９５０℃、３０分間の熱処理を施したのち、一般的なフォトリソグラフィ工程とウェットエッチング工程やドライエッチング工程により、ゲート絶縁層１７および第２絶縁層１９および第３絶縁層２２に、ソース側遮光層２１ａおよびドレイン側遮光層２１ｂに到達する第２ソースコンタクトホール２３ａおよび第２ドレインコンタクトホール２３ｂをそれぞれ形成する。第３絶縁層２２は酸化シリコン膜のみならず、窒化シリコン膜や酸化窒化シリコン膜、あるいはその複合膜により形成しても良い。
【００５６】
次に、ＴｉＷ（１００ｎｍ）／ＡｌＳｉ（４００ｎｍ）／ＴｉＷ（１００ｎｍ）からなる多層の導電膜を形成し、一般的なフォトリソグラフィ工程とドライエッチング工程により、ソース電極２４ａおよびドレイン電極２４ｂを形成する。ソース電極２４ａは、第２ソースコンタクトホール２３ａを通してソース側遮光層２１ａおよびソース領域１６ａと接続される。また、ドレイン電極２４ｂは、第２ドレインコンタクトホール２３ｂを通してドレイン側遮光層２１ｂ、ドレイン領域１６ａおよび第１補助容量電極１２と接続される。
【００５７】
次に、図１に示すように、第５絶縁層２５となる酸化シリコン膜を約３００ｎｍ形成した後、ＴｉＷ膜を１２０ｎｍの膜厚で形成し、一般的なフォトリソグラフィ工程とドライエッチング工程により上部遮光層２６を形成する。この上部遮光層２６はＴＦＴの上方からの光を遮断する機能を有する。なお、第５絶縁層２５は酸化シリコン膜のみならず、窒化シリコン膜や酸化窒化シリコン膜、あるいはその複合膜により形成しても良い。
【００５８】
次に、第４絶縁層２７となる酸化シリコン膜を約３００ｎｍ形成した後、図１および図３（ｄ）に示すように、この第４絶縁層２７に一般的なフォトリソグラフィ工程とウェットエッチング工程やドライエッチング工程によりドレイン電極２４ｂに到達する画素電極コンタクトホール２８を形成する。最後に、画素電極２９となるＩＴＯ膜を１００ｎｍ形成し、一般的なフォトリソグラフィ工程とウェットエッチング工程やドライエッチング工程により画素電極２９を形成する。画素電極２９はドレイン電極２４ｂと接続されており、また第１補助容量電極１２とも電気的に接続されることになる。なお、第４絶縁層２７は酸化シリコン膜のみならず、窒化シリコン膜や酸化窒化シリコン膜、あるいはその複合膜により形成しても良い。
【００５９】
以上のような工程を実施することによって、図１に示したＴＦＴ部を有するＴＦＴ基板が製造される。なお、ＴＦＴ部を構成する各構成要素の材料、膜厚および形成方法は、上記の例に限られず公知の材料および形成方法を用いることができ、膜厚などのサイズはＴＦＴ基板の用途などに応じて適宜変更される。
【００６０】
以下、図４から図７を参照しながら、実施形態１による他のＴＦＴ基板の構造を説明する。以下の図面において、図１〜図３と実質的に同じ構成要素は共通の参照符号で示し、その説明を省略する。
【００６１】
図４に実施形態１による他のＴＦＴ基板のＴＦＴ部の断面構造を模式的に示す。このＴＦＴ部は、第１遮光層が有するドレイン側遮光部２１ｂがチャネル領域１６ｃを覆うように形成されている点で図１に示したＴＦＴ部と異なる。
【００６２】
図５に実施形態１によるさらに他のＴＦＴ基板のＴＦＴ部の断面構造を模式的に示す。第１遮光層がゲート電極１８上でソース側遮光部２１ａとドレイン側遮光部２１ｂとに分断されている点で、図１に示したＴＦＴ部と異なる。
【００６３】
ソース側遮光部２１ａとドレイン側遮光部２１ｂとがそれぞれチャネル領域１６ｃを部分的に覆っている。なお、ソース側遮光部２１ａとドレイン側遮光部２１ｂとの間隙はゲート電極１８上に位置するので、この間隙を通過する光がチャネル領域１６ｃに入射することはない。
【００６４】
図６に実施形態１によるさらに他のＴＦＴ基板のＴＦＴ部の断面構造を模式的に示す。第１遮光層は、ソース側遮光層２１ａおよびドレイン側遮光層２１ｂに電気的に接続されていない中間遮光部２１ｃをさらに有し、中間遮光部２１ｃは、チャネル領域１６ｃを覆うように配置されている。この中間遮光部２１ｃは、ソース電極２４ａおよびドレイン電極２４ｂと電気的に独立しているので、例えば、画素領域の外部より一定の電圧を印加することができる。チャネル領域１６ｃ（ゲート電極１８）上に形成される中間遮光部２１ｃを一定電圧に維持することによって、半導体層（ポリシリコン層）にかかる電圧（電位）を安定化することができるため、ＴＦＴ特性が安定になるという利点が得られる。
【００６５】
図７に実施形態１によるさらに他のＴＦＴ基板のＴＦＴ部の断面構造を模式的に示す。このＴＦＴ部においては、第２ソースコンタクトホール２３ａおよび第２ドレインコンタクトホール２３ｂを、それぞれ、第１ソースコンタクトホール２０ａおよび第１ドレインコンタクトホール２０ｂと重なる位置に形成されている。すなわち、基板の法線方向から見たときに、お互いに重なるように形成されている。
【００６６】
このようにコンタクトホールを配置することによって、コンタクトを形成するために必要な領域を小さくすることができ、画素開口率を向上することができる。
【００６７】
なお、コンタクトホールを重ねる配置は、図７に示した構成に限られず、図４から図６に示した何れの構成に適用しても同じ効果が得られる。
【００６８】
（実施形態２）
図８および図９を参照しながら本発明による実施形態２のＴＦＴ基板のＴＦＴ部の構造およびその製造方法を説明する。
【００６９】
実施形態２のＴＦＴ部は、半導体層がソース領域３６ａ、ドレイン領域３６ｂ、チャネル領域３６ｃに加えて、チャネル領域３６ｃの両側にＬＤＤ領域３６ｄを有する点において図１に示した実施形態１のＴＦＴ部と異なり、他の構成は実質的に同じなので、図３に対応する平面図は省略する。また、実施形態２のＴＦＴ基板の製造方法も半導体層にＬＤＤ領域３６ｄを形成する工程（図９（ｂ））以外は実質的に同じであり、図９（ａ）〜（ｄ）は図３（ａ）〜（ｄ）にそれぞれ対応する。ここでは説明の重複を避け、半導体層の構成の違いを主に説明する。
【００７０】
図８に示したＴＦＴ部は、透明基板（例えば、ガラス基板）３１上に形成された第１補助容量電極３２、補助容量誘電体層３３および第２補助容量電極３４とを有しており、これらが互いに重なり合う領域が補助容量を構成している。
【００７１】
この補助容量を覆うように形成された第１絶縁層３５上にＴＦＴの半導体層３６が形成されている。半導体層３６は、ソース領域３６ａおよびドレイン領域３６ｂとこれらの間に形成されたチャネル領域３６ｃとを有し、さらに、チャネル領域３６ｃとソース領域３６ａおよびドレイン領域３６ｂとの間にＬＤＤ領域３６ｄを有している。
【００７２】
半導体層３６を覆うように形成されたゲート絶縁層３７を介して、チャネル領域３６ｃ上にゲート電極３８が形成されている。ゲート電極３８は、ゲート配線（走査線、不図示）と同一の導電層（ゲート電極層）から形成されている。
【００７３】
ゲート電極３８を含むゲート電極層を覆うように第２絶縁層３９が形成されており、この第２絶縁層３９上に第１遮光層が形成されている。第１遮光層は、ソース側遮光部３１ａとドレイン側遮光部３１ｂとに分割されており、ソース側遮光部３１ａが半導体層３６のチャネル領域３６ｃとチャネル領域３６ｃの両側のＬＤＤ領域３６ｄを含む領域を覆うように形成されている。
【００７４】
ソース側遮光部３１ａは、第２絶縁層３９に形成された第１ソースコンタクトホール４０ａ内で半導体層３６のソース領域３６ａに接続されている。一方、ドレイン側遮光部３１ｂは、第２絶縁層３９およびゲート絶縁層３７に形成された第１ドレインコンタクトホール２０ｂ内で半導体層１６のドレイン領域１６ｂに接続されている。また、ドレイン側遮光部３１ｂは、第２絶縁層３９、ゲート絶縁層３７および第１絶縁層３５に形成された補助容量コンタクトホール４０ｃ内で第１補助容量電極３２に接続されている。コンタクトホール４０ａおよび４０ｂは、チャネル領域３６ｃおよびＬＤＤ領域３６ｄに側方から入射する光を遮光するようにも機能する。
【００７５】
この第１遮光層を覆うように第３絶縁層４２が形成されており、第３絶縁層４２上にソース電極４４ａおよびドレイン電極４４ｂが形成されている。ソース電極４４ａおよびドレイン電極４４ｂは、ソース配線（信号線、不図示）と同一の導電層（ソース電極層）から形成されている。ソース電極４４ａは、第３絶縁層４２に形成された第２ソースコンタクトホール４３ａ内でソース側遮光部４１ａと接続されており、ドレイン電極４４ｂは、第３絶縁層４２に形成された第２ドレインコンタクトホール４３ｂ内でドレイン側遮光部４１ｂと接続されている。
【００７６】
ソース電極４４ａおよびドレイン電極４４ｂ上に第４絶縁層４７が形成されており、第４絶縁層４７上に画素電極４９が形成されている。画素電極４９は、第４絶縁層４７を貫通する画素電極コンタクトホール４８内でドレイン電極４４ｂに接続されている。画素電極４９は典型的には透明導電層で形成される。
【００７７】
なお、図示した実施形態では、ソース電極４４ａおよびドレイン電極４４ｂを含むソース電極層と第４絶縁層４７との間にソース電極層を覆う第５絶縁層４５と、第５絶縁層４５を介して少なくともソース電極４４ａとドレイン電極４４ｂとの間隙上に形成された第２遮光層（上部遮光層）４６をさらに有する。この第２遮光層４６を設けることによって、半導体層４６のチャネル領域４６ｃおよびＬＤＤ領域４６ｄに入射する光の量を低減することができる。
【００７８】
このＴＦＴ部は、図９（ａ）〜（ｄ）に模式的に示したように、実施形態１のＴＦＴ部１０と同様の方法で形成され得る。
【００７９】
まず、図９（ａ）に示すように、実施形態１と同様の工程を実行して、第１補助容量電極３２、補助容量誘電体層３３および第２補助容量電極３４を形成する。
【００８０】
その後、図９（ｂ）に示すように、ゲート電極３８をマスクとして用いて、結晶質シリコン層（半導体層）３６中に５×１０１３原子／ｃｍ２程度の燐イオンを注入してＬＤＤ領域３６ｄを形成する。さらに一般的なフォトリソグラフィ工程によりゲート電極３８およびＬＤＤ領域３６ｄの一部を覆い、結晶質シリコン３６中に２×１０１５原子／ｃｍ２程度の燐イオンを注入してソース領域３６ａおよびドレイン領域３６ｂを形成する。注入されなかった部分はチャネル領域３６ｃとなる。
【００８１】
チャネル領域３６ｃと、ソース領域３６ａおよびドレイン領域３６ｂとの間にＬＤＤ領域３６ｄを設けると、ＬＤＤ領域３６ｃにより画素ＴＦＴ特性のＯＦＦ電流の低減を図り液晶パネルの表示品位をさらに向上させることが出来る。
【００８２】
この後、図９（ｃ）および（ｄ）に示すように、実施形態１と同様の工程を実行することによって、図８に示した実施形態２のＴＦＴ部を有するＴＦＴ基板が製造される。ただし、ソース側遮光層４１ａが少なくともチャネル領域３６ｃおよびＬＤＤ領域３６ｄ上を覆うように形成する。
【００８３】
実施形態２のＴＦＴ部も、上述のような構成を有するので、チャネル領域３６ｃおよびＬＤＤ領域３６ｄの近くに遮光性の膜が形成され、従来不充分であった側面よりチャネル領域１６ｃに入射する光に対する遮光性が向上し、表示品位を向上することができる。
【００８４】
さらに、ドレイン側遮光層４１ｂは、ドレイン領域４６ｂと接続すると同時に、補助容量コンタクトホール４０ｃを通じて第１補助容量電極３２とも接続している。これにより、ＴＦＴの下層に設けられた補助容量と接続するためのコンタクトホールが深くなりすぎずにＴＦＴのドレイン領域３６ｂと接続することができるため、ドライエッチング工程のオーバーエッチングによる、つきぬけやコンタクトの段切れなどの工程不良に対して十分なマージンを取ることが可能となることから、ＴＦＴ基板の生産性および歩留りの向上に寄与する。
【００８５】
図８に示したＴＦＴ部を構成する各構成要素の材料、膜厚および形成方法は、上記の例に限られず公知の材料および形成方法を用いることができ、膜厚などのサイズはＴＦＴ基板の用途などに応じて適宜変更される。
【００８６】
以下、図１０から図１３を参照しながら、実施形態１による他のＴＦＴ基板の構造を説明する。以下の図面において、図８および図９と実質的に同じ構成要素は共通の参照符号で示し、その説明を省略する。
【００８７】
図１０に実施形態２による他のＴＦＴ基板のＴＦＴ部の断面構造を模式的に示す。このＴＦＴ部は、第１遮光層が有するドレイン側遮光部４１ｂがチャネル領域３６ｃおよびＬＤＤ領域３６ｄを覆うように形成されている点で図８に示したＴＦＴ部と異なる。
【００８８】
図１１に実施形態２によるさらに他のＴＦＴ基板のＴＦＴ部の断面構造を模式的に示す。第１遮光層がゲート電極３８上でソース側遮光部４１ａとドレイン側遮光部４１ｂとに分断されている点で、図８に示したＴＦＴ部と異なる。
【００８９】
ソース側遮光部４１ａとドレイン側遮光部４１ｂとがそれぞれがＬＤＤ領域３６ｄとチャネル領域３６ｃの一部を覆っている。なお、ソース側遮光部４１ａとドレイン側遮光部４１ｂとの間隙はゲート電極３８上に位置するので、この間隙を通過する光がチャネル領域３６ｃまたはＬＤＤ領域３６ｄに入射することはない。
【００９０】
図１２に実施形態２によるさらに他のＴＦＴ基板のＴＦＴ部の断面構造を模式的に示す。第１遮光層は、ソース側遮光層４１ａおよびドレイン側遮光層４１ｂに電気的に接続されていない中間遮光部４１ｃをさらに有し、中間遮光部４１ｃは、チャネル領域３６ｃおよびＬＤＤ領域３６ｄを覆うように配置されている。この中間遮光部４１ｃは、ソース電極４４ａおよびドレイン電極４４ｂと電気的に独立しているので、例えば、画素領域の外部より一定の電圧を印加することができる。チャネル領域３６ｃ（ゲート電極３８）上に形成される中間遮光部４１ｃを一定電圧に維持することによって、チャネル領域３６ｃ（ゲート電極３８）上に形成される中間遮光部４１ｃを一定電圧に維持することによって、半導体層（ポリシリコン層）にかかる電圧（電位）を安定化することができるため、ＴＦＴ特性が安定になるとともに、中間遮光部４１ｃの電位によってＬＤＤ領域を流れる電流を多くして、ＴＦＴのオン電流を増加させることもできるという利点が得られる。
【００９１】
図１３に実施形態２によるさらに他のＴＦＴ基板のＴＦＴ部の断面構造を模式的に示す。このＴＦＴ部においては、第２ソースコンタクトホール４３ａおよび第２ドレインコンタクトホール４３ｂを、それぞれ、第１ソースコンタクトホール４０ａおよび第１ドレインコンタクトホール４０ｂと重なる位置に形成されている。すなわち、基板の法線方向から見たときに、お互いに重なるように形成されている。
【００９２】
このようにコンタクトホールを配置することによって、コンタクトを形成するために必要な領域を小さくすることができ、画素開口率を向上することができる。
【００９３】
なお、コンタクトホールを重ねる配置は、図１３に示した構成に限られず、図１０から図１２に示した何れの構成に適用しても同じ効果が得られる。
【００９４】
【発明の効果】
本発明によると、画素ごとに補助容量を備えたアクティブマトリクス型表示装置において、開口率の低下を抑制しつつ、半導体層に入射する光が効果的に遮光されたアクティブマトリクス型表示装置およびそれに用いられるアクティブマトリクス基板が提供される。
【００９５】
本発明によると、高開口率、高精細でかつ耐光性に優れたアクティブマトリクス基板を高い生産性で製造することができるので、特に、プロジェクション型表示装置に好適に適用される。
【図面の簡単な説明】
【図１】本発明の実施形態１によるＴＦＴ基板のＴＦＴ部１０の構造を模式的に示す断面図である。
【図２】（ａ）〜（ｄ）は、本発明の実施形態１によるＴＦＴ基板のＴＦＴ部１０の製造工程を説明するための断面図である。
【図３】（ａ）〜（ｄ）は、本発明の実施形態１によるＴＦＴ基板のＴＦＴ部１０の製造工程を説明するための平面図である。
【図４】本発明の実施形態１による他のＴＦＴ基板のＴＦＴ部の構造を模式的に示す断面図である。
【図５】本発明の実施形態１によるさらに他のＴＦＴ基板のＴＦＴ部の構造を模式的に示す断面図である。
【図６】本発明の実施形態１によるさらに他のＴＦＴ基板のＴＦＴ部の構造を模式的に示す断面図である。
【図７】本発明の実施形態１によるさらに他のＴＦＴ基板のＴＦＴ部の構造を模式的に示す断面図である。
【図８】本発明の実施形態２によるＴＦＴ基板のＴＦＴ部の構造を模式的に示す断面図である。
【図９】（ａ）〜（ｄ）は、本発明の実施形態２によるＴＦＴ基板のＴＦＴ部の製造工程を説明するための断面図である。
【図１０】本発明の実施形態２による他のＴＦＴ基板のＴＦＴ部の構造を模式的に示す断面図である。
【図１１】本発明の実施形態２によるさらに他のＴＦＴ基板のＴＦＴ部の構造を模式的に示す断面図である。
【図１２】本発明の実施形態２によるさらに他のＴＦＴ基板のＴＦＴ部の構造を模式的に示す断面図である。
【図１３】本発明の実施形態２によるさらに他のＴＦＴ基板のＴＦＴ部の構造を模式的に示す断面図である。
【符号の説明】
１０・・・・  ＴＦＴ部（半導体素子部）
１１，３１・・・・  透明基板
１２，２２・・・・  第１補助容量電極
１３，３３・・・・  補助容量誘電体層
１４，３４・・・・  第２補助容量電極
１５，５３・・・・  第１絶縁層
１６，３６・・・・  結晶質シリコン膜
１６ａ，３６ａ・・・・  ソース領域
１６ｂ，３６ｂ・・・・  ドレイン領域
１６ｃ，３６ｃ・・・・  チャネル領域
１７，３７・・・・  ゲート絶縁層（ゲート酸化膜）
１８，３８・・・・  ゲート電極
１９，３９・・・・  第２絶縁層
２０ａ，４０ａ・・・・  第１ソースコンタクトホール
２０ｂ，４０ｂ・・・・  第１ドレインコンタクトホール
２０ｃ，４０ｃ・・・・  補助容量コンタクトホール
２１ａ，４１ａ・・・・  ソース側遮光層
２１ｂ，４１ｂ・・・・  ドレイン側遮光層
２１ｃ，４１ｃ・・・・  中間遮光部
２２，４２・・・・  第３絶縁層
２３ａ，４３ａ・・・・  第２ソースコンタクトホール
２３ｂ，４３ｂ・・・・  第２ドレインコンタクトホール
２４ａ，４４ａ・・・・  ソース電極
２４ｂ，４４ｂ・・・・  ドレイン電極
２５，４５・・・・  第５絶縁層
２６，４６・・・・  上部遮光層
２７，４７・・・・  第４絶縁層
２８，４８・・・・  画素電極コンタクトホール
２９，４９・・・・  画素電極
３６ｄ・・・・  ＬＤＤ領域
【図１】
2004151546.tif 000003
【図２】
2004151546.tif 000004
【図３】
2004151546.tif 000005
【図４】
2004151546.tif 000006
【図５】
2004151546.tif 000007
【図６】
2004151546.tif 000008
【図７】
2004151546.tif 000009
【図８】
2004151546.tif 000010
【図９】
2004151546.tif 000011
【図１０】
2004151546.tif 000012
【図１１】
2004151546.tif 000013
【図１２】
2004151546.tif 000014
【図１３】
2004151546.tif 000015