(57)【要約】【課題】フローティングゲートのパターニング時の合わせずれにより、アクティブ領域にフローティングゲートが設けられていない領域が発生しても、正常に動作する。【解決手段】不揮発性半導体メモリ素子１００は、アクティブ領域２が画成されている第１導電型半導体基板８と、第１導電型半導体基板８上に設けられたフローティングゲート１２０と、該ゲート１２０上に設けられたコントロールゲート２４とを有し、アクティブ領域２の、フローティングゲート１２０との非重畳領域１０４に第１導電型高濃度拡散領域１０２を設けてある。【選択図】　　　図１
2004063820.tif 000002
【特許請求の範囲】
【請求項１】
アクティブ領域が画成されている第１導電型半導体基板と、前記第１導電型半導体基板上に設けられたフローティングゲートと、該フローティングゲート上に設けられたコントロールゲートとを有する不揮発性半導体メモリ素子において、
前記アクティブ領域の、前記フローティングゲートとの非重畳領域に第１導電型高濃度拡散領域を設けてあること
を特徴とする不揮発性半導体メモリ素子。
【請求項２】
請求項１に記載の不揮発性半導体メモリ素子において、
前記第１導電型高濃度拡散領域の不純物濃度は、
前記非重畳領域の閾値電圧が、前記フローティングゲートとの重畳領域の閾値電圧と同等か、それよりも高くなるような濃度としてあること
を特徴とする不揮発性半導体メモリ素子。
【請求項３】
第１導電型半導体基板に、アクティブ領域を画成するためのフィールド絶縁膜を形成する第１工程と、
前記第１導電型半導体基板上にフローティングゲートを形成する第２工程と、
該フローティングゲート上にコントロールゲートを形成する第３工程と
を含む不揮発性半導体メモリ素子の製造方法において、
前記第２工程と前記第３工程との間に、前記アクティブ領域の、前記フローティングゲートとの非重畳領域に第１導電型の不純物を高濃度で注入して、第１導電型高濃度拡散領域を形成する工程を含むこと
を特徴とする不揮発性半導体メモリ素子の製造方法。
【請求項４】
請求項３に記載の不揮発性半導体メモリ素子の製造方法において、
前記第１導電型高濃度拡散領域の不純物濃度を、
前記非重畳領域の閾値電圧が、前記フローティングゲートとの重畳領域の閾値電圧と同等か、それよりも高くなるように調整すること
を特徴とする不揮発性半導体メモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体メモリ素子、及びその製造方法に関する。
【０００２】
【従来の技術】
ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等のメモリセルを構成する不揮発性半導体メモリ素子として、従来より、通常のゲート電極（一般にコントロールゲートと称する）と、周囲から電気的に絶縁されたフローティングゲートとを有するＭＯＳ　ＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を含む構成の素子が知られている。
【０００３】
この不揮発性半導体メモリ素子の構成を図３（Ａ）〜（Ｃ）に示す。図３（Ａ）〜（Ｃ）に示す不揮発性半導体メモリ素子１０は、ｎチャネル型のＭＯＳ　ＦＥＴの構成を有する。尚、図３（Ａ）は、不揮発性半導体メモリ素子１０を含む、例えばＲＯＭのメモリセル領域１２を上面からみた平面図の一部分を示す概略図であって、不揮発性半導体メモリ素子１０の構成要素の一部分について、その配置関係を示す図である。また、図３（Ｂ）は、図３（Ａ）のＡ−Ａ’線に沿って切断された部分に相当する図であり、図３（Ｃ）は、図３（Ａ）のＢ−Ｂ’線に沿って切断された部分に相当する図である。また、図３（Ｂ）及び（Ｃ）中、一部の構成について断面を示すハッチングを省略してある。
【０００４】
図３（Ａ）には、メモリセル領域１２において、Ｔの字状に２分岐されて形成されたアクティブ領域２を示してある。このアクティブ領域２は基板の領域の一部分であり、このアクティブ領域２にはｎ型の高濃度拡散層２６が形成されている。このｎ型の高濃度拡散層２６は、不揮発性半導体メモリ素子１０における主電極領域、すなわちソース領域及びドレイン領域となる。
【０００５】
また、図３（Ａ）には、不揮発性半導体メモリ素子１０に設けられている、フローティングゲート２０及びコントロールゲート２４も示してある。図３（Ａ）の平面図では、帯状のフローティングゲート２０及びコントロールゲート２４が、アクティブ領域２の直線部分の上側に、このアクティブ領域２の延在する方向と直交する方向に延在するように設けられている。フローティングゲート２０は、アクティブ領域２からアクティブ領域２外に、アクティブ領域２外の領域の一部を含むように設けられている。また、図３（Ａ）の平面図において、コントロールゲート２４は、フローティングゲート２０が設けられている領域と同一の領域から、アクティブ領域２外に、延在して設けられている。尚、フローティングゲート２０とアクティブ領域２とが直交する領域には、ｎ型の高濃度拡散層２６は形成されない。また、フローティングゲート２０及びコントロールゲート２４と、アクティブ領域２とが重畳する領域が、不揮発性半導体メモリ素子１０の素子領域となる。この素子領域を、図３（Ｂ）及び（Ｃ）を参照して、それぞれ説明する。
【０００６】
図３（Ｂ）に示す不揮発性半導体メモリ素子１０の構成によれば、ｐ型のシリコン（Ｓｉ）基板８に、アクティブ領域２をこのｐ型のＳｉ基板８の他の領域から隔てる、すなわち、アクティブ領域２を画成するためのフィールド絶縁膜１４が形成されている。そして、アクティブ領域２において、ｐ型のＳｉ基板８にはｐ型のチャネルイオンが注入されて形成されたｐ型の拡散領域１６が設けられ、また、ｐ型のＳｉ基板８上には、ゲート絶縁膜１８が設けられており、このゲート絶縁膜１８上にはフローティングゲート２０が設けられている。さらに、フローティングゲート２０上には、ＩＰＯ（Ｉｎｔｅｒ　Ｐｏｌｙ　Ｏｘｉｄｅ）膜２２を挟んで、コントロールゲート２４が設けられている。尚、ＩＰＯ膜２２及びコントロールゲート２４は、フローティングゲート２０上に、アクティブ領域２からアクティブ領域２外に延在して、設けられている構成となっている。
【０００７】
また図３（Ｃ）は、この不揮発性半導体メモリ素子１０におけるアクティブ領域２のみの構成を示す断面図である。この不揮発性半導体メモリ素子１０のｐ型のＳｉ基板８には、ｎ型の高濃度拡散層２６により形成されるソース領域及びドレイン領域が設けられていて、これらソース領域及びドレイン領域であるｎ型の高濃度拡散層２６の間に、ｐ型の拡散領域１６が設けられている。尚、図３（Ｃ）に示す構成において、図３（Ｂ）と同様の構成を有する、不揮発性半導体メモリ素子１０の他の構成要素について、重複する説明を省略する。
【０００８】
以上、図３（Ａ）〜（Ｃ）を参照して説明した構成を有する不揮発性半導体メモリ素子１０の製造方法に供する製造工程図を、図４（Ａ）〜（Ｄ）、図５（Ａ）〜（Ｄ）、図６（Ａ）〜（Ｄ）に示してある。これら図４（Ａ）〜（Ｄ）、図５（Ａ）〜（Ｄ）、図６（Ａ）〜（Ｄ）の各製造工程図を参照して、従来の不揮発性半導体メモリ素子１０の製造方法について説明する。尚、図４（Ａ）〜（Ｄ）、図５（Ａ）〜（Ｄ）、図６（Ａ）〜（Ｄ）において、一部の構成について断面を示すハッチングを省略して示してある。
【０００９】
また、図４（Ａ）及び（Ｃ）は、図３（Ａ）と同じ位置での平面図の一部分を示す概略図であり、図４（Ｂ）及び（Ｄ）は、図３（Ｂ）と同じ位置での断面図であって、不揮発性半導体メモリ素子１０の製造方法における各工程での、メモリセル領域１２の構成を説明するための図である。また、図４（Ｂ）は同図中（Ａ）と対応しており、よって図４（Ａ）及び同図中（Ｂ）を用いて不揮発性半導体メモリ素子１０の製造方法におけるひとつの工程について説明する。さらに、同図中、（Ｃ）と（Ｄ）も、前述した（Ａ）と（Ｂ）と同様の説明図となっている。尚、図５（Ａ）〜（Ｄ）及び図６（Ａ）〜（Ｄ）も、図４（Ａ）〜（Ｄ）と同様の説明図である。
【００１０】
まず、ｐ型の不純物としてボロン（Ｂ）がドープされたＳｉ基板８に、公知のＬＯＣＯＳ法により、シリコン酸化膜（ＳｉＯ２膜）で構成されるフィールド絶縁膜１４を形成して、アクティブ領域２を画成する。その後、公知の熱酸化法により、Ｓｉ基板８のアクティブ領域２上にゲート絶縁膜１８を形成する（図４（Ａ）及び（Ｂ））。尚、図４（Ａ）には、メモリセル領域１２のアクティブ領域２に形成されたゲート絶縁膜１８の構成を示してある。
【００１１】
次に、公知のイオン注入技術により、メモリセル領域１２全体に、３０ＫｅＶで、１．０×１０１３／ｃｍ２程度、不揮発性半導体メモリ素子１０の閾値電圧Ｖｔを制御するためのｐ型のチャネルイオンであるボロン（Ｂ）を注入する（図４（Ｃ）及び（Ｄ））。この際、ボロンは、ｐ型拡散領域の形成領域１６’のみに注入される。尚、図４（Ｄ）に示すように、ｐ型拡散領域の形成領域１６’は、図３（Ｂ）及び（Ｃ）に示すｐ型拡散領域１６と同一の領域となっている。図４（Ｃ）には、メモリセル領域１２のｐ型拡散領域の形成領域１６’の構成を示してある。
【００１２】
その後、ゲート絶縁膜１８及びフィールド絶縁膜１４上に、ＬＰ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ）ＣＶＤ　（Ｃｈｉｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、ｎ型の不純物としてＰ（リン）を４．０×１０２０／ｃｍ３含むポリシリコンを用いて構成されるフローティングゲート２０を形成した後、公知のホトリソグラフィ技術及び公知のドライエッチング法により、フローティングゲート２０のパターニングを行う。このパターニング後、フローティングゲート２０は、アクティブ領域２の直線部分の上側に、このアクティブ領域２とこのアクティブ領域２外の領域の一部を含む帯状の形状として形成される（図５（Ａ）及び（Ｂ））。尚、図５（Ａ）には、アクティブ領域２と、アクティブ領域２の上側に重畳して形成されたフローティングゲート２０との配置関係を示してある。
【００１３】
続いて、フローティングゲート２０及びフィールド絶縁膜１４上に、ＩＰＯ膜２２を形成する（図５（Ｄ））。このＩＰＯ膜２２は、２つのＳｉＯ２膜に挟まれたシリコン窒化膜（ＳｉＮ膜）の積層膜（ＯＮＯ膜）として構成される。ＩＰＯ膜２２は、フローティングゲート２０として上述したように形成したポリシリコンに対して、公知の熱酸化法を行い、このフローティングゲート２０の表面にＳｉＯ２膜を形成した後、このＳｉＯ２膜及びフィールド絶縁膜１４上にＬＰＣＶＤ法によりＳｉＮ膜を成膜し、その後、このＳｉＮ膜上に、さらにＬＰＣＶＤ法によりシリコン酸化膜（ＳｉＯ２膜）を成膜することによって、形成される。
【００１４】
続いて、ＩＰＯ膜２２上に、高融点金属ポリサイドによって構成されるコントロールゲート２４を形成する（図５（Ｃ）及び（Ｄ））。このコントロールゲート２４は、次のような手順によって形成される。まず、ＬＰＣＶＤ法により、ＩＰＯ膜２２上に、ｎ型の不純物としてＰ（リン）を６．０×１０２０／ｃｍ３程度含むポリシリコンを成膜させる。次に、このポリシリコン上に、ＣＶＤ法により、高融点金属シリサイドを積層させて、高融点金属ポリサイドとしてコントロールゲート２４が形成される。
【００１５】
尚、図５（Ｃ）及び（Ｄ）を参照して説明した手順によって、ＩＰＯ膜２２及びコントロールゲート２４は、メモリセル領域１２全体に形成される。図５（Ｃ）には、アクティブ領域２と、フローティングゲート２０と、コントロールゲート２４との配置関係を示してある。
【００１６】
その後、公知のホトリソグラフィ技術及び公知のドライエッチング法により、フローティングゲート２０と、コントロールゲート２４及びＩＰＯ膜２２とのパターニングを行う（図６（Ａ）及び（Ｂ））。図６（Ａ）には、アクティブ領域２とフローティングゲート２０とコントロールゲート２４との配置関係を示してあり、同図（Ｂ）との対応関係を示すため、コントロールゲート２４には、同図（Ｂ）と同一のハッチングを付して示してある。前述したパターニング後、図３（Ａ）を参照して説明したように、フローティングゲート２０及びコントロールゲート２４は、帯状に、アクティブ領域２の直線部分の上側に、このアクティブ領域２と直交するように重ねて設けられ、ＩＰＯ膜２２及びコントロールゲート２４は、フローティングゲート２０が設けられている領域と同一の領域から、アクティブ領域２外の領域へと延在して設けられる（図６（Ａ））。
【００１７】
公知の熱酸化法により、コントロールゲート２４の表面にマスク酸化膜２８を生成した後、公知のホトリソグラフィ技術及び公知のイオン注入技術により、ｎ型の不純物として、ヒ素（Ａｓ）を、３０ｋｅＶで１．０×１０１５／ｃｍ２程度、アクティブ領域２に注入する。その後、窒素雰囲気下、９００℃で２０分程度、熱処理を行い、不揮発性半導体メモリ素子１０のソース領域及びドレイン領域となるｎ型高濃度拡散層２６を形成する（図６（Ｃ））。図６（Ｃ）には、メモリセル領域１２において、フローティングゲート２０及びコントロールゲート２４とアクティブ領域２との重畳部分を除いたアクティブ領域２の非重畳領域の全域に形成されたｎ型高濃度拡散層２６と、フローティングゲート２０と、コントロールゲート２４との配置関係を示してある。また、図６（Ｃ）には、同図（Ｄ）との対応関係を示すため、コントロールゲート２４には、同図（Ｄ）と同一のハッチングを付して示してある。図６（Ｃ）及び（Ｄ）を参照して説明した手順によれば、コントロールゲート２４及びコントロールゲート２４と重畳する、アクティブ領域２の部分にはｎ型高濃度拡散層２６は形成されない。尚、図６（Ｃ）及び（Ｄ）を参照して説明した工程における熱処理後、ｐ型拡散領域１６も形成される（図６（Ｄ））。
【００１８】
以上、図３（Ａ）〜（Ｃ）を参照して説明した構成を有する不揮発性半導体メモリ素子１０のデータの消去（不揮発性半導体メモリ素子１０の”０”の状態（データの読み出しにおいて、この不揮発性半導体メモリ素子１０の閾値電圧が高い状態））、及び書き込み（不揮発性半導体メモリ素子１０の”１”の状態（データの読み出しにおいて、この不揮発性半導体メモリ素子１０の閾値電圧が低い状態））について説明する。
【００１９】
不揮発性半導体メモリ素子１０のデータの消去では、コントロールゲート２４及びドレイン領域のｎ型の高濃度拡散層２６に高電圧を加える。この際、ドレイン領域及びソース領域のｎ型の高濃度拡散層２６間に形成されたチャネルの、ドレイン領域付近に発生したホットエレクトロンがフローティングゲート２０中に注入される。その結果、この不揮発性半導体メモリ素子１０を含むメモリセルから構成されたＲＯＭ等のデータの読み出しにおいて、不揮発性半導体メモリ素子１０における閾値電圧Ｖｔは高い状態となる。
【００２０】
一方、不揮発性半導体メモリ素子１０のデータの書き込みでは、上述したデータの消去の手順によってフローティングゲート２０中に注入された電子を、この不揮発性半導体メモリ素子１０に外部から紫外線を照射することによって、フローティングゲート２０から放出させる。その結果、この不揮発性半導体メモリ素子１０を含むメモリセルから構成されたＲＯＭ等のデータの読み出しにおいて、不揮発性半導体メモリ素子１０における閾値電圧Ｖｔは低い状態となる。
【００２１】
ところで、図５（Ａ）及び（Ｂ）を参照して説明した工程において、公知のホトリソグラフィ技術によりフローティングゲート２０のパターニングを行う際、レジストパターンの合わせずれにより、図３（Ａ）を参照して説明した、アクティブ領域２の不揮発性半導体メモリ素子１０の素子領域にフローティングゲート２０が重ねて設けられていない領域が形成されるおそれがある。このフローティングゲート２０が重ねて設けられていない領域が形成された場合における、メモリセル領域１２の構成を図７（Ａ）に、及びアクティブ領域２の不揮発性半導体メモリ素子１０の素子領域の構成を図７（Ｂ）に示してある。尚、図７（Ａ）は、図５（Ａ）と同じ位置での平面図の一部分を示す概略図であり、図７（Ｂ）は、図５（Ｂ）と同じ位置での断面図である。
【００２２】
図７（Ａ）に示す構成によれば、フローティングゲート２０は、アクティブ領域２の直線部分の上側に、図５（Ａ）に示すこのフローティングゲート２０の形成位置よりずれた位置に形成されている。そして、図７（Ｂ）に示す構成によれば、不揮発性半導体メモリ素子１０の素子領域において、アクティブ領域２には、フローティングゲート２０が重ねて設けられていない領域５０が形成されている。
【００２３】
【発明が解決しようとする課題】
上述したように、不揮発性半導体メモリ素子１０の閾値電圧Ｖｔはフローティングゲート２０の状態によって異なり、この不揮発性半導体メモリ素子１０の閾値電圧Ｖｔの違いによって、この不揮発性半導体メモリ素子１０を含むメモリセルからデータを読み出すことができる。
【００２４】
しかし、上述した図５（Ａ）及び（Ｂ）を参照して説明した工程において、図７（Ａ）及び（Ｂ）を参照して説明したように、アクティブ領域２にフローティングゲート２０が重ねられて設けられていない領域５０が形成されていると、この領域５０では、不揮発性半導体メモリ素子１０の閾値電圧Ｖｔは低い値で一定となるため、この不揮発性半導体メモリ素子１０を含むメモリセルからデータを読み出すことができなくなる。すなわち、不揮発性半導体メモリ素子１０の動作が正常に行われなくなるという問題がある。
【００２５】
この発明はこの問題点に鑑み成されたものであり、従って、この発明の目的は、アクティブ領域にフローティングゲートが重畳して設けられていない領域があっても、正常に動作する不揮発性半導体メモリ素子、及びその製造方法を提供することにある。
【００２６】
【課題を解決するための手段】
上述した目的を達成するため、この発明の不揮発性半導体メモリ素子は、アクティブ領域が画成されている第１導電型半導体基板と、第１導電型半導体基板上に設けられたフローティングゲートと、このフローティングゲート上に設けられたコントロールゲートとを有する。そして、この発明の不揮発性半導体メモリ素子において、アクティブ領域の、フローティングゲートとの非重畳領域に第１導電型高濃度拡散領域が設けられている。
【００２７】
既に説明したように、データの読み出しにおいて、不揮発性半導体メモリ素子の閾値電圧は、この不揮発性半導体メモリ素子が”０”の状態のときは高く、かつ”１”の状態は低くなっている。上述したような、この発明の不揮発性半導体メモリ素子では、第１導電型高濃度拡散領域における閾値電圧は、この第１導電型高濃度拡散領域外の”０”の状態のときの閾値電圧より高くなる。従って、データの読み出し時、この発明の不揮発性半導体メモリ素子の閾値電圧は、この不揮発性半導体メモリ素子において、第１導電型高濃度拡散領域、すなわちフローティングゲートの非重畳領域の閾値電圧に係わらず、この領域外の閾値電圧によって決定される。その結果、この発明の不揮発性半導体メモリ素子は、フローティングゲートのパターニング時の合わせずれにより、アクティブ領域にフローティングゲートの非重畳領域が存在する場合でも、正常に動作する。
【００２８】
【発明の実施の形態】
以下、図を参照して、この出願に係わる発明による実施の形態について説明する。尚、以下の説明に用いる各図は、この発明を理解できる程度に概略的に示してあるに過ぎず、従って、この発明が図示例のみに限定されるものでないことは理解されたい。また、説明に用いる各図において、同様な構成成分については、同一の符号を付して示し、重複する説明を省略することもある。また、説明に用いる各図において、一部の構成要素について、断面を示すハッチングを省略することもある。
【００２９】
１．この実施の形態の不揮発性半導体メモリ素子
図１（Ａ）及び（Ｂ）を参照して、この実施の形態の不揮発性半導体メモリ素子１００の構成について説明する。図１（Ａ）及び（Ｂ）に示す不揮発性半導体メモリ素子１００は、ｎチャネル型のＭＯＳＦＥＴの構成を有する。
【００３０】
ここで、図１（Ａ）は、不揮発性半導体メモリ素子１００を含む、例えばＲＯＭのメモリセル領域１１２を上面からみた平面図の一部分を示す概略図であって、不揮発性半導体メモリ素子１００の構成要素の一部分について、その配置関係を示す図である。図１（Ａ）に示すメモリセル領域１１２の構成は、既に図３（Ａ）を参照して説明したメモリセル領域１２と同様の構成を有する。そして、図１（Ａ）は、図３（Ａ）に対応する位置での平面図に関する概略図である。従って、図１（Ａ）において、図３（Ａ）に示すメモリセル領域１２と同様の構成である、メモリセル領域１１２の構成要素については、図３（Ａ）と同一の符号を付して示し、重複する説明を省略する。
【００３１】
また、図１（Ｂ）は、図１（Ａ）のＣ−Ｃ’線に沿って切断された部分に相当する図であって、不揮発性半導体メモリ素子１００の構成を説明するための図である。図１（Ｂ）に示す不揮発性半導体メモリ素子１００は、図３（Ａ）〜（Ｃ）を参照して説明した不揮発性半導体メモリ素子１０と同様の構成を有する。そして、図１（Ｂ）は、図３（Ｂ）に対応する位置での断面図である。従って、図１（Ｂ）において、図３（Ａ）〜（Ｃ）に示す不揮発性半導体メモリ素子１０と同様の構成である、不揮発性半導体メモリ素子１００の構成要素については、図３（Ａ）〜（Ｃ）と同一の符号を付して示し、重複する説明を省略する。
【００３２】
まず、図１（Ａ）に示す構成について説明する。図１（Ａ）において、メモリセル領域１１２のアクティブ領域２に対しては、図３（Ａ）に示すフローティングゲート２０と同様の形状である、帯状のフローティングゲート１２０が設けられている。そして、図３（Ａ）を参照して説明した、従来の不揮発性半導体メモリ素子１０の構成と同様、フローティングゲート１２０及びコントロールゲート２４と、アクティブ領域２とが重なる部分が不揮発性半導体メモリ素子１００の素子領域となる。
【００３３】
しかし、図１（Ａ）に示す不揮発性半導体メモリ素子１００の構成によれば、フローティングゲート１２０とアクティブ領域２との合わせずれのため、この不揮発性半導体メモリ素子１００には、アクティブ領域２の上側にフローティングゲート１２０が設けられていない領域が存在する。この領域は、アクティブ領域２のうち、アクティブ領域２とフローティングゲート１２０とが重ならない領域、すなわち非重畳領域である。具体的に、図１（Ａ）に示すフローティングゲート１２０は、アクティブ領域２と平面的に重ねて見たとき、アクティブ領域２の半ばからアクティブ領域２外に、このアクティブ領域２外の領域の一部を含むように設けられている。従って、図１（Ａ）に示す構成によれば、アクティブ領域２とフローティングゲート１２０とが重畳しない領域が、フローティングゲート１２０が設けられていない領域（非重畳領域）となる。この実施の形態によれば、このフローティングゲート１２０の非重畳領域に、第１導電型高濃度拡散層領域であるｐ型の高濃度拡散領域１０２が設けられている。尚、図１（Ａ）は平面図であるが、同図（Ｂ）との対応関係を示すために、図１（Ａ）に示すｐ型の高濃度拡散領域１０２には、同図（Ｂ）と同一のハッチングを付して示してある。
【００３４】
次に、図１（Ｂ）を参照して、不揮発性半導体メモリ素子１００の構成について説明する。この実施の形態の不揮発性半導体メモリ素子１００は、アクティブ領域２が画成されている第１導電型半導体基板であるｐ型のシリコン（Ｓｉ）基板８と、このｐ型Ｓｉ基板８上に設けられたフローティングゲート１２０と、このフローティングゲート１２０上に設けられたコントロールゲート２４とを有する。上述したように、不揮発性半導体メモリ素子１００のアクティブ領域２には、その上側にフローティングゲート１２０が重ねて設けられていない領域、すなわち非重畳領域１０４が存在する。具体的に、図１（Ｂ）に示すフローティングゲート１２０は、アクティブ領域２の上側であって、このアクティブ領域２の半ばからアクティブ領域２の外側の領域に、ｐ型Ｓｉ基板８上及び一部分のフィールド絶縁膜１４上にわたり設けられている。そして、図１（Ｂ）において、ｐ型Ｓｉ基板８のアクティブ領域２の上側に、フローティングゲート１２０が設けられていない領域を、フローティングゲート１２０の非重畳または非占有領域１０４として示してある。そして、図１（Ｂ）に示す構成によれば、ｐ型Ｓｉ基板８のフローティングゲート１２０が設けられていない領域（非重畳領域）１０４にｐ型の高濃度拡散領域１０２が設けられている。そして、ｐ型Ｓｉ基板８の、この非重畳領域１０４を除いた、アクティブ領域２には、ｐ型のチャネルイオンが注入されて形成されたｐ型の拡散領域１１６が、ｐ型の高濃度拡散領域１０２と隣接して設けられる。尚、アクティブ領域２の非重畳領域１０４上には、図３（Ａ）〜（Ｃ）に示す構成と同様にして、ＩＰＯ膜２２及びコントロールゲート２４が順に積層される構成となる。
【００３５】
ここで、ｐ型の高濃度拡散領域１０２を形成する際、このｐ型の高濃度拡散領域１０２に含まれる不純物濃度を調整する。この濃度調整を行うことによって、不揮発性半導体メモリ素子１００を動作させる際の、フローティングゲート１２０が設けられていない領域、すなわち非重畳領域１０４における閾値電圧Ｖｔ’を調節可能にする。この実施の形態によれば、不揮発性半導体メモリ素子１００を動作させる際、フローティングゲートの非重畳領域１０４を除いたアクティブ領域２における、”０”の状態の閾値電圧Ｖｔ１０よりも、当該非重畳領域１０４における閾値電圧Ｖｔ’の方が高くなるように、ｐ型の高濃度拡散領域１０２の不純物濃度を調整する。
【００３６】
従って、この不揮発性半導体メモリ素子１００のデータの読み出し時、不揮発性半導体メモリ素子１００の閾値電圧は、フローティングゲートの非重畳領域１０４の閾値電圧Ｖｔ’に係わらず、この非重畳領域１０４外の閾値電圧Ｖｔ１によって決定される。その結果、この発明の不揮発性半導体メモリ素子１００は、アクティブ領域２にフローティングゲートの非重畳領域１０４が存在する場合でも、正常に動作する。
【００３７】
以上、図１（Ａ）及び（Ｂ）を参照して、ｎチャネル型のＭＯＳＦＥＴの構成を含む不揮発性半導体メモリ素子１００の構成について説明したが、この不揮発性半導体メモリ素子１００は、ｐチャネル型のＭＯＳＦＥＴの構成を有する素子であっても良い。また、不揮発性半導体メモリ素子１００、及びこの不揮発性半導体メモリ素子１００を含むメモリセル領域１１２の各部構成要素の形状及び配置関係等は、上述した構成に限定されない。
【００３８】
２．この実施の形態の不揮発性半導体メモリ素子の製造方法
次に、図１（Ａ）及び（Ｂ）を参照して説明した不揮発性半導体メモリ素子１００の製造方法について説明する。図２（Ａ）及び（Ｂ）は、不揮発性半導体メモリ素子１００の製造方法に供する製造工程図である。図２（Ａ）は、図１（Ａ）と同じ位置での平面図の一部分を示す概略図であり、図２（Ｂ）は、図１（Ｂ）と同じ位置での断面図であって、不揮発性半導体メモリ素子１００の製造方法におけるひとつの工程での、メモリセル領域１１２の構成を説明するための図である。尚、以下の説明において、特定の材料及び条件を用いることがあるが、これら材料及び条件は好適例のひとつに過ぎず、従って、何らこれらに限定されない。
【００３９】
この実施の形態の不揮発性半導体メモリ素子１００の製造方法は、図４〜図６を参照して説明した、従来の不揮発性半導体メモリ素子１０の製造方法と同様の工程によって行われるのが好ましい。従って、従来の不揮発性半導体メモリ素子１０の製造方法と同様の工程については説明を省略する。尚、従来の不揮発性半導体メモリ素子１０と同様の構成を有する、不揮発性半導体メモリ素子１００の構成要素が、図４〜図６を参照して説明した、従来の不揮発性半導体メモリ素子１０の製造方法と同様の材料、及び条件を用いて構成される場合について、以下に説明する。
【００４０】
この実施の形態の不揮発性半導体メモリ素子１００において、好ましくは、既に図４を参照して説明した各工程と同様の手順によって、ｐ型Ｓｉ基板８に、フィールド絶縁膜１４、ゲート絶縁膜１８が形成され、及びｐ型のチャネルイオンの注入が行われる。ここで、ｐ型のチャネルイオンが注入される領域は、図４（Ｃ）及び（Ｄ）を参照して説明した領域と同様の領域であるのが好ましい。
【００４１】
その後、図５（Ａ）及び（Ｂ）を参照して説明した工程と同様の手順によって、フローティングゲート１２０が形成されるのが好ましい。ここで、フローティングゲート１２０のパターニングを行う際、レジストパターン（図示せず）は、図５（Ａ）及び（Ｂ）を参照して説明したように、アクティブ領域２の直線部分と、このアクティブ領域２の直線部分に沿ったアクティブ領域２外の一部分とを含む領域の上側にフローティングゲート１２０が設けられるように、形成される。
【００４２】
しかし、レジストパターンとアクティブ領域２との合わせずれにより、前述した領域外にフローティングゲート１２０が形成されてしまう場合、アクティブ領域２に、フローティングゲート１２０が設けられていない領域、すなわち非重畳領域が生じる。
【００４３】
図２（Ａ）及び（Ｂ）には、前述したレジストパターンの合わせずれの結果、アクティブ領域２との合わせずれが生じたフローティングゲート１２０の構成を示してある。図２（Ａ）において、フローティングゲート１２０は、アクティブ領域２の直線部分の上側に、このアクティブ領域２の半ばからアクティブ領域２外に、このアクティブ領域２外の一部の領域を含むように、帯状に形成されている。
【００４４】
図２（Ｂ）は、図２（Ａ）示すメモリセル領域１１２を、同図中のＣ−Ｃ’線で切断した部分に相当する図である。図２（Ｂ）に示す構成によれば、フローティングゲート１２０は、アクティブ領域２の半ばからアクティブ領域２外に、ｐ型Ｓｉ基板８上及びフィールド絶縁膜１４の一部分上にわたって設けられている。よって、図２（Ｂ）において、アクティブ領域２には、フローティングゲートが設けられていない領域、すなわち非重畳領域１０４が存在する。
【００４５】
この実施の形態によれば、上述した手順によってフローティングゲート１２０を形成した後、このフローティングゲート１２０をマスクとして用いて、公知のイオン注入技術により、メモリセル領域１１２全体に、１０ＫｅＶで、１．０×１０１４／ｃｍ２、ｐ型の不純物としてボロン（Ｂ）を注入する（図２（Ａ）及び（Ｂ））。
【００４６】
上述したように、フローティングゲート１２０を形成した後、メモリセル領域１１２全体にｐ型の不純物を注入すると、このフローティングゲート１２０がマスクとなり、ｐ型の不純物は、アクティブ領域２における、このアクティブ領域２とフローティングゲート１２０とが重畳しない領域のｐ型Ｓｉ基板８の領域、すなわち非重畳領域１０４に自己整合的に打ち込まれる。ここで、既に説明したように、アクティブ領域２には予めｐ型のチャネルイオンが注入されており、フローティングゲート１２０を形成した後、上述した手順によってｐ型の不純物を注入すると、このｐ型の不純物が注入された領域は、イオン二重打ち込み領域２０２となる（図２（Ａ）及び（Ｂ））。図２（Ｂ）に示す構成によれば、アクティブ領域２のｐ型Ｓｉ基板８には、フローティングゲートの非重畳領域１０４にイオン二重打ち込み領域２０２が形成され、この領域２０２と隣接して、ｐ型拡散領域の形成領域１１６’が形成される。
【００４７】
その後、図５（Ｃ）及び（Ｄ）と、図６を参照して説明した工程と同様の手順によって、不揮発性半導体メモリ素子１００を形成するのが好ましい。図６を参照して説明した工程の後、ｐ型Ｓｉ基板８のアクティブ領域２に、イオン二重打ち込み領域２０２と同一の領域にｐ型高濃度拡散領域１０２が形成され、ｐ型拡散領域の形成領域１１６’と同一の領域にｐ型拡散領域１１６が形成される。
【００４８】
尚、図２（Ａ）及び（Ｂ）を参照して説明した工程において、ｐ型の不純物を注入する際、注入量を調整することによって、不揮発性半導体メモリ素子１００を動作させる際の、フローティングゲートの非重畳領域１０４における閾値電圧Ｖｔ’が調節されるのが好ましい。この実施の形態によれば、不揮発性半導体メモリ素子１００を動作させる際、フローティングゲートの非重畳領域１０４を除いたアクティブ領域２における、”０”の状態の閾値電圧Ｖｔ１０よりも、当該非重畳領域１０４における閾値電圧Ｖｔ’の方が高くなるように、ｐ型の不純物の注入量を調整する。
【００４９】
また、図６（Ｃ）及び（Ｄ）を参照して説明した工程と同様の手順によって、ｎ型高濃度拡散層２６を形成する際は、この拡散層２６の不純物濃度は、ｐ型高濃度拡散領域１０２の不純物濃度より十分大きくなるようにするのが好適である。
【００５０】
次に、以上説明した手順によって製造した不揮発性半導体メモリ素子１００を含むメモリセルについて、非重畳領域１０４にｐ型高濃度拡散領域１０２が形成されている場合と、ｐ型高濃度拡散領域１０２が形成されていない場合とにおける動作の相違について説明する。
【００５１】
表１には、不揮発性半導体メモリ素子１００に、ｐ型高濃度拡散領域１０２が形成されている場合と、ｐ型高濃度拡散領域１０２が形成されていない場合とのそれぞれについて、不揮発性半導体メモリ素子１００のアクティブ領域２の各領域における閾値電圧と、メモリセルの動作についてまとめてある。尚、表１には、予測される閾値電圧及びメモリセルの動作についてまとめてある。
【００５２】
【表１】
2004063820.tif 000003
【００５３】
表１によれば、不揮発性半導体メモリ素子１００に、ｐ型高濃度拡散領域１０２が形成されている場合、この不揮発性半導体メモリ素子１００のアクティブ領域２において、フローティングゲートの非重畳領域１０４における閾値電圧Ｖｔ’は、正常か、もしくは高くなる。一方、この非重畳領域１０４を除いた領域、すなわちフローティングゲート１２０の重畳領域における閾値電圧Ｖｔ１は、正常となる。その結果、この場合の不揮発性半導体メモリ素子１００の閾値電圧は、フローティングゲート１２０の重畳領域における閾値電圧Ｖｔ１によって決定されるため、この不揮発性半導体メモリ素子１００を含むメモリセルの閾値電圧も正常となる。
【００５４】
一方、表１において、不揮発性半導体メモリ素子１００に、ｐ型高濃度拡散領域１０２が形成されていない場合、この不揮発性半導体メモリ素子１００のアクティブ領域２において、フローティングゲート１２０の重畳領域における閾値電圧Ｖｔ１は正常であるが、フローティングゲートの非重畳領域１０４における閾値電圧Ｖｔ’は低くなる。その結果、この場合の不揮発性半導体メモリ素子１００の閾値電圧は、フローティングゲートの非重畳領域１０４における閾値電圧Ｖｔ’に影響される。よって、この不揮発性半導体メモリ素子１００を含むメモリセルの閾値電圧も低くなり、正常な動作が行われなくなる。
【００５５】
【発明の効果】
以上説明したような、この発明の不揮発性半導体メモリ素子では、第１導電型高濃度拡散領域における閾値電圧は、この第１導電型高濃度拡散領域外の”０”の状態のときの閾値電圧より高くなる。従って、データの読み出し時、この発明の不揮発性半導体メモリ素子の閾値電圧は、この不揮発性半導体メモリ素子において、第１導電型高濃度拡散領域、すなわちフローティングゲートの非重畳領域の閾値電圧に係わらず、この領域外の閾値電圧によって決定される。その結果、この発明の不揮発性半導体メモリ素子では、アクティブ領域にフローティングゲートの非重畳領域が存在する場合でも、正常に動作する。
【図面の簡単な説明】
【図１】この発明の実施の形態における、（Ａ）はメモリセル領域の構成について説明するための平面図であり、（Ｂ）は不揮発性半導体メモリ素子の構成を説明するための断面図である。
【図２】（Ａ）及び（Ｂ）は、この発明の実施の形態の不揮発性半導体メモリ素子の製造方法における同一の工程に供する製造工程図である。
【図３】従来の不揮発性半導体メモリ素子の構成について、（Ａ）はメモリセル領域の構成について説明するための平面図であり、（Ｂ）及び（Ｃ）は不揮発性半導体メモリ素子の構成を説明するための断面図である。
【図４】（Ａ）〜（Ｄ）は、従来の不揮発性半導体メモリ素子の製造方法に供する製造工程図である。
【図５】（Ａ）〜（Ｄ）は、図４に続く従来の不揮発性半導体メモリ素子の製造方法に供する製造工程図である。
【図６】（Ａ）〜（Ｄ）は、図５に続く従来の不揮発性半導体メモリ素子の製造方法に供する製造工程図である。
【図７】この発明の課題を説明するための図である。
【符号の説明】
２：アクティブ領域
８：ｐ型Ｓｉ基板
１０、１００：不揮発性半導体メモリ素子
１２、１１２：メモリセル領域
１４：フィールド絶縁膜
１６、１１６：ｐ型拡散領域
１６’、１１６’：ｐ型拡散領域の形成領域
１８：ゲート絶縁膜
２０、１２０：フローティングゲート
２２：ＩＰＯ膜
２４：コントロールゲート
２６：ｎ型高濃度拡散層
２８：マスク酸化膜
５０：フローティングゲートが重ねて設けられていない領域
１０２：ｐ型高濃度拡散領域
１０４：フローティングゲートが設けられない領域（非重畳領域）
２０２：イオン二重打ち込み領域
【図１】
2004063820.tif 000004
【図２】
2004063820.tif 000005
【図３】
2004063820.tif 000006
【図４】
2004063820.tif 000007
【図５】
2004063820.tif 000008
【図６】
2004063820.tif 000009
【図７】
2004063820.tif 000010