(57)【要約】【課題】トランジスタのしきい値電圧にばらつきを生じさせることなく、メモリセルの縮小化を実現できるマスクＲＯＭ及びその製造方法を提供する。【解決手段】本発明の第１実施例のマスクＲＯＭ１は、ｐ型シリコン基板２上に、短冊形状のｎ＋型拡散層３が所定のピッチで形成されている。その上を交差するように、ＭＯＳトランジスタのゲート酸化膜４とゲート電極５が所定のピッチで形成されている。また、素子分離のために、トレンチ６及びトレンチ酸化膜７が、各ｎ＋型拡散層３の間に形成されている。そして、すべてのｎ＋型拡散層３の片側に傾斜８が設けられている。この傾斜８を設けることにより、データが書き込まれるメモリセル９のゲート酸化膜４の幅を大きくすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上にＭＯＳＦＥＴを形成し、所望のＭＯＳＦＥＴのメモリセル領域に選択的に不純物イオンを注入してデータを書き込むマスクＲＯＭにおいて、前記メモリセル領域のゲート酸化膜を形成するシリコン基板の片側に傾斜を設けたことを特徴とするマスクＲＯＭ。
【請求項２】
半導体基板上にＭＯＳＦＥＴを形成し、所望のＭＯＳＦＥＴのメモリセル領域に選択的に不純物イオンを注入してデータを書き込むマスクＲＯＭにおいて、前記メモリセル領域のゲート酸化膜を形成するシリコン基板の両側に傾斜を設けたことを特徴とするマスクＲＯＭ。
【請求項３】
半導体基板上にＭＯＳＦＥＴを形成し、所望のＭＯＳＦＥＴのメモリセル領域に選択的に不純物イオンを注入してデータを書き込むマスクＲＯＭの製造方法において、前記メモリセル領域のゲート酸化膜が形成されるシリコン基板の間にトレンチ酸化膜を形成する工程と、前記シリコン基板及び前記トレンチ酸化膜の一部を連続して覆うフォトレジスト膜を形成する工程と、前記フォトレジスト膜をマスクとして前記トレンチ酸化膜を等方性エッチングした後、前記シリコン基板を異方性エッチングする工程とを含むことを特徴とするマスクＲＯＭの製造方法。
【請求項４】
半導体基板上にＭＯＳＦＥＴを形成し、所望のＭＯＳＦＥＴのメモリセル領域に選択的に不純物イオンを注入してデータを書き込むマスクＲＯＭの製造方法において、前記メモリセル領域のゲート酸化膜が形成されるシリコン基板の間にトレンチ酸化膜を形成する工程と、前記シリコン基板及び前記トレンチ酸化膜の一部を別々に覆うフォトレジスト膜を形成する工程と、前記フォトレジスト膜をマスクとして前記トレンチ酸化膜を等方性エッチングした後、前記シリコン基板を異方性エッチングする工程とを含むことを特徴とするマスクＲＯＭの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子に関し、特にデバイスの製造中にデータがメモリセルに書き込まれるマスクＲＯＭ及びその製造方法に関する。
【０００２】
【従来の技術】
マスクＲＯＭは、ユーザの情報に従い、ＬＳＩ製造時に情報を書込む方式のＲＯＭであり、ユーザ情報を入手してからデバイスの製造が行なわれる。メモリセルがＤＲＡＭより小さいので記憶容量を大きくできる。また、量産向きで安価である等の特徴がある。
【０００３】
このような技術は、例えば、特開２０００−３９６９号公報に開示されている。図７（ａ）は、従来のマスクＲＯＭ４１を示す要部平面図であり、図７（ｂ）は、図７（ａ）のＺ−Ｚ断面図である。従来のマスクＲＯＭ４１は、ｐ型シリコン基板４２上に短冊形状のｎ＋型拡散層４３が所定のピッチで形成されている。その上を交差するように、ＭＯＳトランジスタのゲート酸化膜４４とゲート電極４５が所定のピッチで形成され、ｎ＋型拡散層４３の素子分離のためのトレンチ４６及びトレンチ酸化膜４７が各ｎ＋型拡散層４３の間に形成されている。そして、ｐ型シリコン基板４２の全面に層間絶縁膜４８が形成され、この層間絶縁膜４８上にフォトレジスト膜４９が形成され、所定の領域に開口部５０が設けられている。さらに、この開口部５０を通したコードイオン注入によりＲＯＭコード拡散層５１が形成され、データの記録されたメモリセル５２が形成されている。
【０００４】
次に、従来のマスクＲＯＭ４１の製造方法を、図８を参照しながら説明する。先ず、図８（ａ）に示すように、ｐ型シリコン基板４２上に、ヒ素をイオン注入して熱処理し、短冊形状のｎ＋型拡散層４３を所定のピッチで形成する。次に、図８（ｂ）に示すようにｐ型シリコン基板４２上にフォトレジスト（図示せず）を形成し、これをマスクとしてｐ型シリコン基板４２をＲＩＥ法によりエッチングして、ｎ＋型拡散層４３の間に素子分離のためのトレンチ４６を形成し、内部にシリコン酸化膜を埋め込んでトレンチ酸化膜４７を形成する。このトレンチ酸化膜４７により、ｎ＋型拡散層４３の間のリーク電流が大幅に低減される。次に、図８（ｃ）に示すように、ｐ型シリコン基板４２上に熱酸化法によりゲート酸化膜４４を形成し、その上にポリシリコン層を形成した後、公知のフォトリソグラフィ技術及びエッチング技術により、ｎ＋型拡散層４３と交差するゲート電極４５を形成する。次に、図８（ｄ）に示すように、ｐ型シリコン基板４２の全面に、ＣＶＤ法によりシリコン酸化膜からなる層間絶縁膜４８を形成する。さらに、その上にフォトレジスト膜４９を形成し、コードイオン注入予定のトランジスタセル位置のみに、開口部５０を形成する。最後に、フォトレジスト膜４９をコードイオン注入用マスクとして、ボロン又はリンの不純物５３をイオン注入して熱処理し、ＲＯＭコード拡散層５１を形成し、データの記録されたＯＦＦビット又はＯＮビットのメモリセル５２を形成する。
【０００５】
【特許文献１】
特開平２０００−３９６９号公報（第６，７頁、００５３段落〜００６７段落、図６，図７）
【０００６】
【発明が解決しようとする課題】
しかし、上述した従来のマスクＲＯＭ４１には、以下のような問題があった。近年の半導体メモリの高集積化及び低コスト化に対応するために、より一層のチップサイズの縮小化が求められている。チップサイズを小さくするためには、マスクＲＯＭ４１を構成するメモリセル５２を小さくする必要がある。しかし、マスクＲＯＭ４１のデータの書き込みは、ゲート酸化膜４４の下のチャネル領域に不純物イオンを注入し、トランジスタのしきい値電圧を変えることにより行なわれているので、メモリセル５２を小さくすると、ゲート酸化膜４４の幅もそれに比例して小さくなり、不純物イオンの注入量が少なくなる。これにより、トランジスタのしきい値電圧がばらつき、データの読み出しにエラーが生じるという問題があった。
【０００７】
従って、従来のマスクＲＯＭ４１の構造では、メモリセル５２の縮小化が困難であり、半導体メモリの高集積化及び低コスト化の大きな障害になっていた。
【０００８】
本発明は、上記問題点を解決するために考えられたもので、トランジスタのしきい値電圧にばらつきを生じさせることなく、メモリセルの縮小化を実現できるマスクＲＯＭ及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１記載のマスクＲＯＭは、半導体基板上にＭＯＳＦＥＴを形成し、所望のＭＯＳＦＥＴのメモリセル領域に選択的に不純物イオンを注入してデータを書き込むマスクＲＯＭであって、前記メモリセル領域のゲート酸化膜を形成するシリコン基板の片側に傾斜を設けたことを特徴とする。この構成によれば、メモリセル領域が従来と同一サイズであっても、ゲート酸化膜の幅を大きくすることができ、不純物イオンの注入量を多くできる。従って、マスクＲＯＭの縮小化が可能になる。
【００１０】
また、請求項２記載のマスクＲＯＭは、半導体基板上にＭＯＳＦＥＴを形成し、所望のＭＯＳＦＥＴのメモリセル領域に選択的に不純物イオンを注入してデータを書き込むマスクＲＯＭであって、前記メモリセル領域のゲート酸化膜を形成するシリコン基板の両側に傾斜を設けたことを特徴とする。この構成によれば、メモリセル領域が従来と同一サイズであっても、ゲート酸化膜の幅をさらに大きくすることができ、不純物イオンの注入量をさらに多くできる。従って、マスクＲＯＭのさらなる縮小化が可能になる。
【００１１】
また、請求項３記載のマスクＲＯＭの製造方法は、半導体基板上にＭＯＳＦＥＴを形成し、所望のＭＯＳＦＥＴのメモリセル領域に選択的に不純物イオンを注入してデータを書き込むマスクＲＯＭの製造方法であって、前記メモリセル領域のゲート酸化膜が形成されるシリコン基板の間にトレンチ酸化膜を形成する工程と、前記シリコン基板及び前記トレンチ酸化膜の一部を連続して覆うフォトレジスト膜を形成する工程と、前記フォトレジスト膜をマスクとして前記トレンチ酸化膜を等方性エッチングした後、前記シリコン基板を異方性エッチングする工程とを含むことを特徴とする。この方法によれば、２段階に分けてエッチングを行なうことによりゲート酸化膜を形成するシリコン基板の片側に傾斜を形成するので、製造歩留りを低下させることなく、安定してマスクＲＯＭを生産できる。
【００１２】
また、請求項４記載のマスクＲＯＭの製造方法は、半導体基板上にＭＯＳＦＥＴを形成し、所望のＭＯＳＦＥＴのメモリセル領域に選択的に不純物イオンを注入してデータを書き込むマスクＲＯＭの製造方法であって、前記メモリセル領域のゲート酸化膜が形成されるシリコン基板の間にトレンチ酸化膜を形成する工程と、前記シリコン基板及び前記トレンチ酸化膜の一部を別々に覆うフォトレジスト膜を形成する工程と、前記フォトレジスト膜をマスクとして前記トレンチ酸化膜を等方性エッチングした後、前記シリコン基板を異方性エッチングする工程とを含むことを特徴とする。この方法によれば、２段階に分けてエッチングを行なうことによりゲート酸化膜を形成するシリコン基板の両側に傾斜を形成するので、製造歩留りを低下させることなく、安定してマスクＲＯＭを生産できる。
【００１３】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を、図面を参照して説明する。図１（ａ）、（ｂ）は、本発明の第１実施例のマスクＲＯＭ１を示す拡大平面図及びＸ−Ｘ断面図である。図１（ａ）、（ｂ）に示すように、本発明の第１実施例のマスクＲＯＭ１は、ｐ型シリコン基板２上に、短冊形状のｎ＋型拡散層３が所定のピッチで形成されている。その上を交差するように、ＭＯＳトランジスタのゲート酸化膜４とゲート電極５が所定のピッチで形成されている。また、素子分離のために、トレンチ６及びトレンチ酸化膜７が、各ｎ＋型拡散層３の間に形成されている。
【００１４】
そして、本発明の第１実施例のマスクＲＯＭ１では、すべてのｎ＋型拡散層３の片側に傾斜８が設けられている。この傾斜８を設けることにより、データが書き込まれるメモリセル９のゲート酸化膜４の幅を大きくすることができる。これにより、チャネル領域への不純物のイオン注入量を増やすことができる。従来のマスクＲＯＭ４１では、メモリセル５２のゲート酸化膜４４が平面状に形成されていたため、メモリセル５２を小さくするとゲート酸化膜４４の幅も小さくなり、チップサイズの縮小化が困難であった。
【００１５】
本発明では、メモリセル９のサイズが従来と同一であっても、傾斜８を設けることによりゲート酸化膜４の幅を大きくできるようにしたので、チップサイズの縮小化が可能になる。また、この傾斜８の角度はトレンチ酸化膜７の深さに比例して大きくすることができるので、トレンチ酸化膜７の深さを深くするほどゲート酸化膜４の幅を大きくできる。
【００１６】
後は、従来と同様に、ｐ型シリコン基板２の全面に層間絶縁膜１０とフォトレジスト膜１１が形成され、フォトレジスト膜１１には所定の領域に開口部１２が設けられ、この開口部１２を通したコードイオン注入により、データの書き込み部分にＲＯＭコード拡散層１３が形成されている。
【００１７】
次に、本発明の第１実施例のマスクＲＯＭ１の製造方法を、図２、図３を参照して説明する。先ず、図２（ａ）に示すように、ｐ型シリコン基板２上にヒ素をイオン注入して熱処理し、短冊形状のｎ＋型拡散層３を所定のピッチで形成する。このｎ＋型拡散層３は、後に直列につながったトランジスタのソースとドレインになる。次に、図２（ｂ）に示すように、ｐ型シリコン基板２に、フォトレジスト膜（図示せず）を形成し、これをマスクとしてＲＩＥ法によりエッチングして、各ｎ＋型拡散層３の間に素子分離のためのトレンチ６を形成する。次に、図２（ｃ）に示すように、ＣＶＤ法によりトレンチ６の内部にシリコン酸化膜を埋め込んだ後、ＣＭＰ法で平坦化してトレンチ酸化膜７を形成する。次に、図２（ｄ）に示すように、ｎ＋型拡散層３とトレンチ酸化膜７の上部の略半分を覆うようにフォトレジスト膜１４を形成する。
【００１８】
次に、図３（ｅ）に示すように、フォトレジスト膜１４をマスクにして、先ず異方性ドライエッチングによりトレンチ酸化膜７のみを１／２程度の深さまで選択エッチングする。次に、図３（ｆ）に示すように、ブランソン処理によるウェットエッチングにて、ｎ＋型拡散層３の片側を等方的に選択エッチングする。このとき、トレンチ酸化膜７とフォトレジスト膜１４付近はエッチング液の回り込みが遅くなるため、ｎ＋型拡散層３の角部１５が速くエッチングされる。これにより、ｎ＋型拡散層３の片側になだらかな傾斜８を形成することができ、電荷集中を防止することができる。
【００１９】
次に、図３（ｇ）に示すように、ｎ＋型拡散層３の表面に沿って熱酸化法によりゲート酸化膜４を形成した後、ポリシリコン膜を堆積し、異方性ドライエッチングによりｎ＋型拡散層３と交差するようにゲート電極５を形成する。次に、図３（ｈ）に示すように、ＣＶＤ法によりシリコン酸化膜からなる層間絶縁膜１０を形成し、その上にフォトレジスト膜１１を形成した後、コードイオン注入予定のトランジスタセル位置に開口部１２を形成する。そして、フォトレジスト膜１１をコードイオン注入用マスクとして、ボロン又はリンの不純物１６を開口部１２からイオン注入して熱処理し、ＲＯＭコード拡散層１３を形成する。本実施例では、トレンチ酸化膜７とｎ＋型拡散層３を２段階に分けてエッチングを行ない、メモリセル９の片側に傾斜８を形成するので、製造歩留りを低下させることなく安定してマスクＲＯＭ１を生産することができる。
【００２０】
なお、本実施例では、トレンチ酸化膜７の１／２程度の深さまでエッチングすることにより傾斜８を形成したが、ｎ＋型拡散層３の間のリーク電流を増加させない範囲であれば、１／２以上エッチングしてもよい。また、トレンチ酸化膜７の深さを深くすれば、より大きな傾斜８を形成できるので、メモリセル９の縮小化により有効である。
【００２１】
次に、本発明の他の実施の形態を、図面を参照して説明する。図４（ａ）、（ｂ）は、本発明の第２実施例のマスクＲＯＭ２１を示す拡大平面図及びＹ−Ｙ断面図である。この実施例において上述した第１実施例と相違するところは、メモリセル領域のゲート酸化膜を形成するシリコン基板の両側に傾斜を形成したことである。これにより、第１実施例よりもさらにメモリセルのゲート酸化膜の幅を大きくすることができる。
【００２２】
図４（ａ）、（ｂ）に示すように、本発明の第２実施例のマスクＲＯＭ２１は、ｐ型シリコン基板２２上に、短冊形状のｎ＋型拡散層２３が所定のピッチで形成されている。その上を交差するように、ＭＯＳトランジスタのゲート酸化膜２４とゲート電極２５が所定のピッチで形成されている。また、素子分離のために、トレンチ２６及びトレンチ酸化膜２７が、各ｎ＋型拡散層２３の間に形成されている。
【００２３】
そして、すべてのｎ＋型拡散層２３の両側に傾斜２８が設けられている。この傾斜２８を設けることにより、データが書き込まれるメモリセル２９のゲート酸化膜２４の幅を、第１実施例の場合より、さらに大きくすることができる。従って、チップサイズをさらに縮小することが可能になる。
【００２４】
後は、第１実施例と同様に、ｐ型シリコン基板２２の全面に層間絶縁膜３０とフォトレジスト膜３１が形成され、フォトレジスト膜３１には所定の領域に開口部３２が設けられ、この開口部３２を通したコードイオン注入により、データの書き込み部分にＲＯＭコード拡散層３３が形成されている。
【００２５】
次に、本実施例のマスクＲＯＭ２１の製造方法を、図５、図６を参照して説明する。先ず、図５（ａ）に示すように、ｐ型シリコン基板２２上にヒ素をイオン注入して、短冊形状のｎ＋型拡散層２３を一定のピッチで形成する。このｎ＋型拡散層２３は後に、直列につながったトランジスタのソースとドレインになる。次に、図５（ｂ）に示すように、ｐ型シリコン基板２２に、フォトレジスト（図示せず）を形成し、これをマスクとしてＲＩＥ法によりエッチングして、ｎ＋型拡散層２３の間に素子分離のためのトレンチ２６を形成する。次に、図５（ｃ）に示すように、ＣＶＤ法によりトレンチ２６内部にシリコン酸化膜を埋め込んだ後、ＣＭＰ法で平坦化してトレンチ酸化膜２７を形成する。次に、図５（ｄ）に示すように、ｎ＋型拡散層２３とトレンチ酸化膜２７の一部を別々に覆うようにフォトレジスト膜３４を形成する。
【００２６】
次に、図６（ｅ）に示すように、フォトレジスト膜３４をマスクに、先ず異方性ドライエッチングにより、トレンチ酸化膜２７の両側を１／２程度の深さまで選択エッチングする。次に、図６（ｆ）に示すように、ブランソン処理によるウェットエッチングにてｎ＋型拡散層２３の両側を等方的に選択エッチングする。このとき、トレンチ酸化膜２７とフォトレジスト膜３４の付近はエッチング液の回り込みが遅くなるため、ｎ＋型拡散層２３の角部３５が速くエッチングされる。これにより、ｎ＋型拡散層２３の両側になだらかな傾斜２８を形成することができ、電荷集中を防止することができる。
【００２７】
次に、図６（ｇ）に示すように、ｎ＋型拡散層２３の表面に沿って熱酸化法によりゲート酸化膜２４を形成した後、ポリシリコン膜を堆積し、異方性ドライエッチングによりｎ＋型拡散層２３と交差するようにゲート電極２５を形成する。次に、図６（ｈ）に示すように、ＣＶＤ法によりシリコン酸化膜からなる層間絶縁膜３０を形成し、その上にフォトレジスト膜３１を形成した後、コードイオン注入予定のトランジスタセル位置に開口部３２を形成する。そして、フォトレジスト膜３１をコードイオン注入用マスクとして、ボロン又はリンの不純物３６を開口部３２からイオン注入して熱処理し、ＲＯＭコード拡散層３３を形成する。本実施例では、トレンチ酸化膜２７とｎ＋型拡散層２３を２段階に分けてエッチングを行ない、メモリセル２９の両側に傾斜２８を形成するので、製造歩留りを低下させることなく安定してマスクＲＯＭ２１を生産することができる。
【００２８】
なお、本実施例では、トレンチ酸化膜２７の１／２程度の深さまでエッチングすることにより傾斜２８を形成したが、ｎ＋型拡散層２３の間のリーク電流を増加させない範囲であれば、１／２以上エッチングしてもよい。また、トレンチ酸化膜２７の深さを深くすれば、より大きな傾斜２８を形成できるので、メモリセル２９の縮小化により有効である。
【００２９】
また、上述した各実施例では、ｎ＋型拡散層３、１３の片側、又は両側に傾斜８、２８を形成する方法としてブランソン処理によるウェットエッチングを行なったが、その他の方法として、ｎ＋型拡散層３、１３の表面に、予め熱酸化法により薄いシリコン酸化膜を形成した後、ウェットエッチング又はドライエッチングにて薄いシリコン酸化膜のみを選択エッチングするようにしてもよい。
【００３０】
【発明の効果】
以上説明したように、本発明のマスクＲＯＭによれば、情報を記録するメモリセルの片側、又は両側に傾斜を形成し、メモリセルが従来と同一サイズであってもゲート酸化膜の幅を大きくできる構造にしたので、トランジスタのしきい値電圧にばらつきを生じさせることなく、メモリセルのサイズを従来よりも小さくできる。これにより、チップサイズを従来よりも小さくすることができ、ウェーハ１枚当りに得られるチップ数が増え、半導体メモリの製造コストを低減させることができ、半導体メモリの高集積化と低コスト化が実現できる。また、同一チップサイズであれば、ゲート酸化膜の幅が大きくなるので、トランジスタ特性や信頼性の向上に寄与する効果もある。
【００３１】
また、本発明のマスクＲＯＭの製造方法によれば、２段階に分けてエッチングを行ない、メモリセルの片側、又は両側に傾斜を形成するので、製造歩留りを低下させることなく安定してマスクＲＯＭを生産することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例のマスクＲＯＭの拡大平面図及びＸ−Ｘ断面図
【図２】本発明の第１実施例のマスクＲＯＭの製造方法を示す拡大断面図
【図３】本発明の第１実施例のマスクＲＯＭの製造方法を示す拡大断面図
【図４】本発明の第２実施例のマスクＲＯＭの拡大平面図及びＹ−Ｙ断面図
【図５】本発明の第１実施例のマスクＲＯＭの製造方法を示す拡大断面図
【図６】本発明の第１実施例のマスクＲＯＭの製造方法を示す拡大断面図
【図７】従来のマスクＲＯＭの拡大平面図及びＺ−Ｚ断面図
【図８】従来のマスクＲＯＭの製造方法を示す拡大断面図
【符号の説明】
１  本発明の第１実施例のマスクＲＯＭ
２  ｐ型シリコン基板
３  ｎ＋型拡散層
４  ゲート酸化膜
５  ゲート電極
６  トレンチ
７  トレンチ酸化膜
８  傾斜
９  メモリセル
１０  層間絶縁膜
１１  フォトレジスト膜
１２  開口部
１３  ＲＯＭコード拡散層
１４  フォトレジスト膜
１５  ｎ＋型拡散層の角部
１６  不純物
２１  本発明の第２実施例のマスクＲＯＭ
２２  ｐ型シリコン基板
２３  ｎ＋型拡散層
２４  ゲート酸化膜
２５  ゲート電極
２６  トレンチ
２７  トレンチ酸化膜
２８  傾斜
２９  メモリセル
３０  層間絶縁膜
３１  フォトレジスト膜
３２  開口部
３３  ＲＯＭコード拡散層
３４  フォトレジスト膜
３５  ｎ＋型拡散層の角部
３６  不純物
４１  従来のマスクＲＯＭ
４２  ｐ型シリコン基板
４３  ｎ＋型拡散層
４４  ゲート酸化膜
４５  ゲート電極
４６  トレンチ
４７  トレンチ酸化膜
４８  層間絶縁膜
４９  フォトレジスト膜
５０  開口部
５１  ＲＯＭコード拡散層
５２  メモリセル
５３  不純物
【図１】
2004303898.tif 000003
【図２】
2004303898.tif 000004
【図３】
2004303898.tif 000005
【図４】
2004303898.tif 000006
【図５】
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【図６】
2004303898.tif 000008
【図７】
2004303898.tif 000009
【図８】
2004303898.tif 000010