(57)【要約】【課題】パワーＭＯＳトランジスタを搭載するヘッダーを大きくしても同一パッケージ内に制御ＭＯＳトランジスタを搭載するヘッダーを収納可能にする。【解決手段】サイズの大きい第１のヘッダー２４にドレイン電極が直接に搭載された第１のＭＯＳトランジスタのベアチップ２０と、第２のヘッダー２５にドレイン電極が直接に搭載された第２のＭＯＳトランジスタのベアチップ２１とよりなり、第１のＭＯＳトランジスタのベアチップに形成したゲート電極を第２のヘッダーに連なる第２ＭＯＳトランジスタのベアチップに形成したドレイン電極となるピン端子２７に金属細線３５で直接に接続する。【選択図】  図１
2004303949.tif 000002
【特許請求の範囲】
【請求項１】
同一のパッケージ内に設けられ、外部に突出するピン端子を形成した大きいサイズの第１のヘッダーと小さいサイズの第２のヘッダーと、
前記第１及び第２のヘッダーに形成されたピン端子と共にパッケージの側面に突出させ設けられた複数個のピン端子と、
第１のヘッダーにドレイン電極が直接に搭載された第１のＭＯＳトランジスタのベアチップと、第２のヘッダーにドレイン電極が直接に搭載された第２のＭＯＳトランジスタのベアチップとよりなり、
第１及び第２のヘッダーに夫々搭載された第１及び第２のＭＯＳトランジスタのベアチップに形成したソース電極を前記パッケージに設けられたピン端子に金属細線で夫々接続し、
第１のＭＯＳトランジスタのベアチップに形成したゲート電極を第２のヘッダーに連なる第２ＭＯＳトランジスタのベアチップに形成したドレイン電極となるピン端子に金属細線で接続することを特徴とするＭＯＳトランジスタ装置。
【請求項２】
前記第１のＭＯＳトランジスタのベアチップはパワーＭＯＳトランジスタのベアチップであり、第２のＭＯＳトランジスタのベアチップは制御ＭＯＳトランジスタのベアチップであることを特徴とする請求項１記載のＭＯＳトランジスタ装置。
【請求項３】
第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタでロードスイッチング回路を構成することを特徴とする請求項１記載のＭＯＳトランジスタ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はロードスイッチング回路等に用いられる複数個のＭＯＳトランジスタを同一パッケージに内臓したＭＯＳトランジスタ装置に関する。
【０００２】
【従来の技術】
パワーＭＯＳトランジスタと制御ＭＯＳトランジスタとを組合せロードスイッチング回路を形成することが行われている。
【０００３】
図２は一般的なパワーＭＯＳトランジスタを用いたロードスイッチング回路である。スイッチング用ＰチャンネルのパワーＭＯＳトランジスタ１のソース電極Ｓ１は電源端子に接続され電源電圧ＶＣＣが加えられる。またパワーＭＯＳトランジスタ１のドレイン電極Ｄ１には負荷２が接続される。
【０００４】
Ｎチャンネルの制御ＭＯＳトランジスタ３のドレイン電極Ｄ２にはパワーＭＯＳトランジスタ１のゲート電極Ｇ１が接続され、制御ＭＯＳトランジスタ３のソース電極Ｓ２はアースされている。さらに制御ＭＯＳトランジスタ３のゲート電極Ｇ２には制御端子４からのスイッチング信号ＳＷが加えられる。
【０００５】
今制御端子４に加えられるスイッチング信号ＳＷがハイレベルのとき、制御ＭＯＳトランジスタ３のゲート電極Ｇ２はハイレベルとなる。従って制御ＭＯＳトランジスタ３はオンされ、ドレイン電極Ｄ２とソース電極Ｓ２間はローインピーダンスにされ、パワーＭＯＳトランジスタ１のゲート電極Ｇ１はローレベルとなる。そのためパワーＭＯＳトランジスタ１はオンし、電源からの電源電圧ＶＣＣはパワーＭＯＳトランジスタ１を通って負荷２に供給される。
【０００６】
次に制御端子４に加えられるスイッチング信号ＳＷがローレベルとなると、制御ＭＯＳトランジスタ３のゲート電極Ｇ２はローレベルとなる。そのため制御ＭＯＳトランジスタ３はオフされ、ドレイン電極Ｄ２とソース電極Ｓ２間はハイインピーダンスにされ、パワーＭＯＳトランジスタ１のゲート電極Ｇ１はハイレベルとなり、パワーＭＯＳトランジスタ１はオフし、電源からの電源電圧ＶＣＣは負荷２に供給されなくなる。斯かる動作を繰返し、パワーＭＯＳトランジスタ１がオン・オフされ負荷２に所望の大きさの負荷電圧を供給する。
【０００７】
図３は前述したパワーＭＯＳトランジスタ１と制御ＭＯＳトランジスタ３の２チップを１パッケージに収納したＭＯＳトランジスタ装置の平面図である。パワーＭＯＳトランジスタ１はオン抵抗を小さくするため、フレーム状のヘッダーに搭載される。
【０００８】
樹脂で形成されたパッケージ５には従来同一サイズのアイランドとなる第１のヘッダー６及び第２のヘッダー７が設けられている。第１ヘッダー６の先端はパッケージ５から突出し、ピン端子８を形成する。同様に第２ヘッダー７の先端もパッケージ５から突出し、ピン端子９を形成する。さらにパッケージ５の片側にはピン端子８と共に独立したピン端子１１、１２が設けられ、パッケージ５の反対側にはピン端子１４、１５が設けられている。
【０００９】
第１のヘッダー６にはパワーＭＯＳトランジスタ１のベアチップのドレイン電極が直接搭載されている。そしてピン端子８はパワーＭＯＳトランジスタ１のドレイン電極Ｄ１となす。またピン端子１４とパワーＭＯＳトランジスタ１のソース電極は両端をボンディングした金属細線１６で接続されソース電極Ｓ１となし、ピン端子１５とゲート電極Ｇ１とは同様に金属細線１７で接続し、ゲート電極Ｇ１となしている。
【００１０】
さらにピン端子１１と制御ＭＯＳトランジスタ３のソース電極は両端をボンディングした金属細線１８で接続されソース電極Ｓ２となし、ピン端子１２とゲート電極Ｇ２とは同様に金属細線１９で接続し、ゲート電極Ｇ２となしている。そして制御ＭＯＳトランジスタ３のドレイン電極Ｄ２となるピン端子９パワーＭＯＳトランジスタ１のベアチップ２１のゲート電極Ｇ１となるピン端子１５とを外部で接続し、図２のロードスイッチング回路を構成する。
【００１１】
【特許文献１】
米国特許第６，３０７，７５５号明細書
【００１２】
【発明が解決しようとする課題】
前述したように、従来はパッケージに同一サイズのアイランド２個からなるヘッダーを設け、夫々にパワーＭＯＳトランジスタと制御トランジスタのベアチップを設けていた。しかしパワーＭＯＳトランジスタはオン抵抗を小さくするために、ヘッダーを大きくする必要がある。
【００１３】
図４に示すように、パワーＭＯＳトランジスタ１のベアチップを搭載する第１のヘッダー６を大きくすると、パッケージ５の大きさが決められているためピン端子１５の位置までおよび、本来であるなら制御ＭＯＳトランジスタ３のゲート電極となるピン端子１５を独自に設けることができなくなる。
【００１４】
そのため、パワーＭＯＳトランジスタ１と共に２端子のショットキーダイオードを第２のヘッダー７に搭載できるが、制御ＭＯＳトランジスタ３を搭載したときゲート電極となるピン端子１５を設けることができず、２個のＭＯＳトランジスタを同一パッケージに内蔵できない。
【００１５】
【課題を解決するための手段】
本発明はパワーＭＯＳトランジスタのオン抵抗を小さくするため、パワーＭＯＳトランジスタのベアチップを搭載するヘッダーを大きくしても同一パッケージ内に制御ＭＯＳトランジスタを搭載するヘッダーを収納可能にしたもので、
同一のパッケージ内に設けられ、外部に突出するピン端子を形成した大きいサイズの第１のヘッダーと小さいサイズの第２のヘッダーと、前記ピン端子と共にパッケージの側面に突出させ設けられた複数個のピン端子と、第１のヘッダーにドレイン電極が直接に搭載された第１のＭＯＳトランジスタのベアチップと、第２のヘッダーにドレイン電極が直接に搭載された第２のＭＯＳトランジスタのベアチップとよりなり、第１及び第２のヘッダーに夫々搭載された第１及び第２のＭＯＳトランジスタのベアチップに形成されたソース電極を前記パッケージに設けられたピン端子に金属細線で夫々接続し、第１のＭＯＳトランジスタのベアチップに形成したゲート電極を第２のヘッダーに連なる第２ＭＯＳトランジスタのベアチップのドレイン電極となるピン端子に金属細線で接続するＭＯＳトランジスタ装置を提供する。
【００１６】
本発明は前記第１のＭＯＳトランジスタのベアチップはパワーＭＯＳトランジスタのベアチップであり、第２のＭＯＳトランジスタのベアチップは制御ＭＯＳトランジスタのベアチップであるＭＯＳトランジスタ装置を提供する。
【００１７】
【発明の実施の形態】
本発明の半導体装置を図１及び図２に従って説明する。
【００１８】
図２はパワーＭＯＳトランジスタを用いたロードスイッチング回路である。
【００１９】
スイッチング用に用いられるＰチャンネルのパワーＭＯＳトランジスタ１はソース電極Ｓ１、ドレイン電極Ｄ１及びゲート電極Ｇ１を有する。パワーＭＯＳトランジスタ１のソース電極Ｓ１は電源端子に接続され電源電圧ＶＣＣが加えられる。またパワーＭＯＳトランジスタ１のドレイン電極Ｄ１には負荷２が接続される。
【００２０】
Ｎチャンネルの制御ＭＯＳトランジスタ３はパワーＭＯＳトランジスタ１を制御するもので、ドレイン電極Ｄ２にはパワーＭＯＳトランジスタ１のゲート電極Ｇ１が接続され、制御ＭＯＳトランジスタ３のソース電極Ｓ２はアースされている。さらに制御ＭＯＳトランジスタ３のゲート電極Ｇ２には制御端子４からのスイッチング信号ＳＷが加えられる。
【００２１】
制御端子４にはパルス状のスイッチング信号が加えられる。今スイッチング信号ＳＷがハイレベルのとき、制御ＭＯＳトランジスタ３のゲート電極Ｇ２はハイレベルとなる。従って制御ＭＯＳトランジスタ３はオンされ、ドレイン電極Ｄ２とソース電極Ｓ２間はローインピーダンスにされ、パワーＭＯＳトランジスタ１のゲート電極Ｇ１はローレベルとなる。そのためパワーＭＯＳトランジスタ１はオンし、電源からの電源電圧ＶＣＣはパワーＭＯＳトランジスタ１を通って負荷２に供給される。
【００２２】
次に制御端子４に加えられるスイッチング信号ＳＷがローレベルとなると、制御ＭＯＳトランジスタ３のゲート電極Ｇ２はローレベルとなる。そのため制御ＭＯＳトランジスタ３はオフされ、ドレイン電極Ｄ２とソース電極Ｓ２間はハイインピーダンスにされ、パワーＭＯＳトランジスタ１のゲート電極Ｇ１はハイレベルとなり、パワーＭＯＳトランジスタ１はオフし、電源からの電源電圧ＶＣＣは負荷２に供給されなくなる。斯かる動作を繰返してパワーＭＯＳトランジスタ１がオン・オフされ負荷２に所望の大きさの負荷電圧を供給する。
【００２３】
図１は本発明のＭＯＳトランジスタ装置の平面図で、負荷２に所定の電源電圧ＶＣＣを供給するために用いられた前述のパワーＭＯＳトランジスタ１のベアチップ２０と制御ＭＯＳトランジスタ３のベアチップ２１の２チップを１パッケージに収納している。パワーＭＯＳトランジスタ１のベアチップ２０はオン抵抗を小さくするため、ヘッダーに搭載される。
【００２４】
パッケージ２３は樹脂で形成され、第１のヘッダー２４及び第２のヘッダー２５が設けられている。第１ヘッダー２４はパワーＭＯＳトランジスタ１のベアチップ２０のドレイン電極を直接に搭載するものである。第１のヘッダー２４は搭載されるパワーＭＯＳトランジスタ１のベアチップ２０オン抵抗を小さくするために、サイズを大きくしている。
【００２５】
パッケージ２３の一側には第１のヘッダー２４の先端をパッケージ２３から突出しドレイン電極Ｄ１となるピン端子２６Ａを形成した他、パッケージ２３の中央に本来なら独立したゲート電極Ｇ１となるピン端子２６Ｂを形成する。しかし第１のヘッダー２４はサイズを大きくしたため、ピン端子２６Ｂは独立したものとはならず、ピン端子２６Ａと連続したピン端子となる。
【００２６】
パッケージ２３のピン端子２６Ａ、２６Ｂが設けられた一側には第２のヘッダー２５の先端をパッケージ２３から突出し、ドレイン電極Ｄ２となるピン端子２７を形成する。さらにパッケージ２３のピン端子２６Ａ、２６Ｂ、２７が設けられたのと反対側にはソース電極Ｓ１となるピン端子２８、ゲート電極Ｇ２となるピン端子２９及びソース電極Ｓ２となるピン端子３０が設けられている。
【００２７】
第１のヘッダー２４にはパワーＭＯＳトランジスタ１のベアチップ２０のドレイン電極が直接搭載されている。そしてピン端子２６Ａ、２６ＢはパワーＭＯＳトランジスタ１のベアチップ２０のドレイン電極Ｄ１となす。また第２のヘッダー２５には制御ＭＯＳトランジスタ３のベアチップ２１のドレイン電極が搭載される。そしてピン端子２７はベアチップ２１のドレイン電極Ｄ２となる。
【００２８】
ピン端子２８とパワーＭＯＳトランジスタ１のベアチップ２０のソース電極は両端をボンディングした金属細線３２で接続しソース電極Ｓ１となす。さらにピン端子２９と制御ＭＯＳトランジスタ３のベアチップ２１のソース電極は両端をボンディングした金属細線３３で接続しソース電極Ｓ２となし、ピン端子３０とベアチップ２１のゲート電極とは同様に金属細線３４で接続し、ゲート電極Ｇ２となしている。
【００２９】
ところでパワーＭＯＳトランジスタ１のベアチップ２０にあるゲート電極は本来であるならピン端子２６Ｂに金属細線で接続し、ピン端子２６Ｂとピン端子２７とを外部で接続し、図２に示すロードスイッチング回路を構成している。しかし、本発明ではパワーＭＯＳトランジスタ１のベアチップ２０を搭載する第１のヘッダー２４のサイズを大きくしたので、ピン端子２６Ｂを独立して設けられない。
【００３０】
そこで本発明はパワーＭＯＳトランジスタ１のベアチップ２０のゲート電極を金属細線３５で制御トランジスタ３のベアチップ２１のドレイン電極Ｄ２となるピン端子２７に接続する。それによりパワーＭＯＳトランジスタ１のゲート電極Ｇ１と制御ＭＯＳトランジスタ３のドレイン電極Ｄ２とは外部で接続することなく接続される。
【００３１】
【発明の効果】
本発明のＭＯＳトランジスタ装置はパワーＭＯＳトランジスタのベアチップに形成されたドレイン電極をサイズの大きい第１のヘッダーに直接搭載し、第２のＭＯＳトランジスタのベアチップに形成されたドレイン電極を第２のヘッダーに直接搭載し、第１のＭＯＳトランジスタのベアチップに形成したゲート電極を第２のヘッダーに連なる第２ＭＯＳトランジスタのベアチップに形成したドレイン電極となるピン端子に金属細線で直接に接続したので、パワーＭＯＳトランジスタのオン抵抗を小さくするため、第１のヘッダーのサイズを大きくしても同一パッケージ内に制御ＭＯＳトランジスタを搭載する第２のヘッダーを内蔵することができる。
【００３２】
またパワーＭＯＳトランジスタを搭載する第１のヘッダーのサイズを大きくしたので、放熱効果が増加する。
【００３３】
さらにパワーＭＯＳトランジスタのゲート電極と制御トランジスタのゲート電極はパッケージ内で接続されているので、外部で接続する手間が省ける。
【図面の簡単な説明】
【図１】本発明のＭＯＳトランジスタ装置の平面図である。
【図２】本発明及び従来のＭＯＳトランジスタ装置を用いたロードスイッチング回路の回路図である。
【図３】従来のＭＯＳトランジスタ装置の平面図である。
【図４】従来のＭＯＳトランジスタ装置のヘッダーの平面図である。
【符号の説明】
２０    パワーＭＯＳトランジスタのベアチップ
２１    制御ＭＯＳトランジスタのベアチップ
２３    パッケージ
２４    第１のヘッダー
２５    第２のヘッダー
２７    ピン端子
【図１】
2004303949.tif 000003
【図２】
2004303949.tif 000004
【図３】
2004303949.tif 000005
【図４】
2004303949.tif 000006