(57)【要約】【課題】任意のアドレスにアドレス変換可能で、且つスクランブルメモリの容量を低減した小容量プログラマブルスクランブラにより半導体試験装置の小型、低価格化を実現する。【解決手段】半導体試験装置であって、アルゴリズミックパターン発生器はアドレス発生部とスクランブラを有し、該スクランブラは複数のスクランブルメモリを有することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
マスタクロックと、試験波形に関する情報を含んだ試験パターンデータを生成するアルゴリズミックパターン発生器と、該試験パターンデータを受け取り、試験波形を生成するタイミング発生回路と、該試験波形を被試験半導体装置に印加するドライバと、被試験対象である半導体装置からの応答波形の判定を行う比較回路と、判定された結果を記憶するフェイルメモリを有する半導体試験装置であって、
該アルゴリズミックパターン発生器はアドレス発生部とスクランブラを有し、該スクランブラは複数のスクランブルメモリを有することを特徴とする半導体試験装置。
【請求項２】
請求項１に記載の半導体試験装置であって、
前記スクランブルメモリの容量は前記被試験対象である半導体装置の容量より小さいことを特徴とする半導体試験装置。
【請求項３】
請求項１または２に記載の半導体試験装置であって、
前記スクランブラは前記アドレス発生器から出力されたアドレスを複数に分割する部分と、該分割されたアドレスの第一の部分が入力される第一のスクランブルメモリと、該分割されたアドレスの第二の部分が入力される第二のスクランブルメモリを有することを特徴とする半導体試験装置。
【請求項４】
請求項３に記載の半導体試験装置であって、
前記第一および第二のスクランブルメモリは、前記分割されたアドレスの第一の部分または第二の部分と、前記アドレス発生部で発生されたアドレスを前記被試験対象である半導体装置の所定のアドレスに変換するときに用いられる部分とを有することを特徴とする半導体試験装置。
【請求項５】
請求項１から３のいずれか１項に記載の半導体試験装置であって、
前記スクランブルメモリの各々は、該スクランブルメモリに入力されるアドレスデータと、該アドレスデータと異なるデータとを含むアドレス変換テーブルを有すること特徴とする半導体試験装置。
【請求項６】
請求項１から５のいずれか１項に記載の半導体試験装置であって、
前記アルゴリズミックパターン発生器は、前記スクランブルメモリと該アルゴリズミックパターン発生器の出力端子との間に、該スクランブルメモリのそれぞれ接続されている複数の論理回路を有することを特徴とする半導体試験装置。
【請求項７】
請求項６に記載の半導体試験装置であって、
前記論理回路はＥＯＲ論理回路であることを特徴とする半導体試験装置。
【請求項８】
請求項６に記載の半導体試験装置であって、
前記論理回路は前記スクランブルメモリのそれぞれから出力されたアドレスを前記被試験対象である半導体装置の所定のアドレスに変換することを特徴とする半導体試験装置。
【請求項９】
被試験対象である半導体装置を試験するための半導体試験装置であって、
該半導体試験装置は、試験パターンを発生するアルゴリズミックパターン発生器内に、　アドレス発生部と該アドレス発生部で発生した論理アドレスを該半導体装置の物理アドレスに変換するスクランブラを有し、
該スクランブラは、該アドレス変換部から該スクランブラに入力されたアドレスｎビットをメモリアドレスとしてスクランブルメモリの制御を行うメモリコントローラと、
該メモリコントローラからのメモリアドレスに従って、一定の変換テーブル内容を出力する複数のスクランブルメモリと、
該メモリコントローラからのメモリアドレスに従って出力された該スクランブルメモリからの出力データを排他的論理和演算するＥＯＲ論理とを備え、
該スクランブルメモリは、該半導体装置のアドレスｎビットと同様のｎビット幅と、該被試験デバイスのアドレスｎビットを該スクランブルメモリの数に応じて分割したｍビットとしたときに、２のｍ乗の深さとを持ち、
さらに各スクランブルメモリは、自系に対するアドレス変換テーブル内容を出力するデータと、他系に対するアドレス変換テーブル内容を有することを特徴とする半導体試験装置。
【請求項１０】
請求項１から９のいずれか１項に記載の半導体試験装置から出力された試験信号を前記被試験対象である半導体装置に印加することにより半導体装置の検査を行うことを特徴とする半導体装置の検査方法。
【請求項１１】
半導体ウエハに回路素子を作りこむ工程と、該半導体ウエハ上で該回路素子の電極と外部接続端子を電気的に接続する配線を形成する工程と、該半導体ウエハに保護膜を形成する工程と、該半導体ウエハをダイシングする工程と、該半導体ウエハ状態で半導体装置を検査する工程を有する半導体装置の製造方法であって、
該検査工程では、マスタクロックと、試験波形に関する情報を含んだ試験パターンデータを生成するアルゴリズミックパターン発生器と、該試験パターンデータを受け取り、該試験波形を生成するタイミング発生回路と、該試験波形を被試験半導体装置に印加するドライバと、被試験対象である半導体装置からの応答波形の判定を行う比較回路と、判定された結果を記憶するフェイルメモリを有する半導体試験装置から出力された試験信号を被試験対象である半導体装置に印加することにより半導体装置の検査を行うことを特徴とする半導体装置の製造方法。
【請求項１２】
半導体ウエハに回路素子を作りこむ工程と、該半導体ウエハ上で該回路素子の電極と外部接続端子を電気的に接続する配線を形成する工程と、該半導体ウエハに保護膜を形成する工程と、該半導体ウエハをダイシングする工程と、該半導体ウエハ状態で半導体装置を検査する工程を有する半導体装置の製造方法であって、
該検査工程では、該被試験対象である半導体装置の容量より小さい容量を有する複数のスクランブルメモリを用いて形成された試験信号を該被試験対象である半導体装置に印加することを特徴とする半導体装置の製造方法。
【請求項１３】
半導体ウエハに回路素子を作りこむ工程と、該半導体ウエハ上で該回路素子の電極と外部接続端子を電気的に接続する配線を形成する工程と、該半導体ウエハに保護膜を形成する工程と、該半導体ウエハをダイシングする工程と、該ダイシングされ個別化された状態で半導体装置を検査する工程を有する半導体装置の製造方法であって、
該検査工程では、マスタクロックと、試験波形に関する情報を含んだ試験パターンデータを生成するアルゴリズミックパターン発生器と、該試験パターンデータを受け取り、該試験波形を生成するタイミング発生回路と、該試験波形を被試験半導体装置に印加するドライバと、被試験対象である半導体装置からの応答波形の判定を行う比較回路と、判定された結果を記憶するフェイルメモリを有する半導体試験装置から出力された試験信号を被試験対象である半導体装置に印加することにより半導体装置の検査を行うことを特徴とする半導体装置の製造方法。
【請求項１４】
半導体ウエハに回路素子を作りこむ工程と、該半導体ウエハ上で該回路素子の電極と外部接続端子を電気的に接続する配線を形成する工程と、該半導体ウエハに保護膜を形成する工程と、該半導体ウエハをダイシングする工程と、該ダイシングされ個別化された状態で半導体装置を検査する工程を有する半導体装置の製造方法であって、
該検査工程では、該被試験対象である半導体装置の容量より小さい容量を有する複数のスクランブルメモリを用いて形成された試験信号を該被試験対象である半導体装置に印加することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体試験装置、および半導体装置の検査方法、製造方法に関するものである。
【０００２】
【従来の技術】
近年、ＤＲＡＭを代表とするメモリの高速、高集積化が進んでおり、高速化ではクロックに同期してメモリへのライト・リード動作を行う、ＳＤＲＡＭ（シンクロナスＤＲＡＭ）が主流となっている。最近では、クロックの立ち上がりエッジと、立ち下がりエッジの両方に同期してデータを出力するＤＤＲ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ）のＳＤＲＡＭがある。これによりクロックの周波数を上げることなく、データ転送速度が２倍になり、現在の２６６Ｍｂｐｓからさらに高速な動作が可能となっている。
【０００３】
高集積化ではメモリアレイに単一のトランジスタのみを使用するＤＲＡＭの特徴により２５６Ｍ、５１２Ｍビットからギガビットの大容量メモリが主流となりつつある。
【０００４】
また、高速・高集積化の他に重要な要素となるのがメモリの低価格である。メモリの市場競争はデッドヒートの状態であり、各社メモリの低価格化に重点をおいている。
【０００５】
これらメモリを試験するための半導体試験装置では、メモリの高速・高集積化とともに試験価格の低減が求められている。試験価格の低減にはメモリを試験する半導体試験装置の低価格化が必須であり、試験装置の低価格にはメモリ試験装置を構成するＬＳＩを高集積化し、試験装置を小型化することが最も有効である。
【０００６】
ＤＲＡＭなどのメモリの試験は、メモリの任意のアドレスに‘１’または‘０’のデータを書きこみ、そのアドレスよりデータを読み込んで、書きこみデータと比較してメモリが正常であるかを確認する。
【０００７】
このとき、図１４に記載するように（図１４の入力アドレスの表の１６進の行アドレスと出力アドレスの１６進の行アドレスを比較すれば明らかなように）、半導体装置、例えばメモリに組み込まれている行アドレス（メモリの回路設計者が作成した行アドレス）はメモリの上段から順番に並んでいないことが多い。これはメモリの回路設計者側で機能配置等に応じて設計が行われるためである。
【０００８】
例えば、図１４では、４ビットメモリ（０〜１５行（Ｆ行）を有する）の第３行目アドレスを検査しようとて、半導体検査（試験）装置に３（４ビットの２進法では００１１）と入力し、第３行目アドレスの試験プログラムをメモリに与えた場合、試験対象であるメモリの第３行目には第１０行目（Ａ行目）のプログラムが対応しているため、検査することができない。
【０００９】
従って、検査するときに入力する行アドレスとメモリに格納されている行アドレスを対応させる必要がある（これをアドレス変換という）。また、このアドレス変換はメモリの種類や製品が異なればメモリごとに回路設計が異なるため、必須となる。メモリを試験する半導体試験装置は多種多用のメモリを試験する必要があるため、半導体試験装置のアドレス変換（テストパターンに記述された共通の論理アドレスを製品毎の物理アドレスに変換する）であるスクランブル機能をもったパターン発生器が必要である。
【００１０】
なお、本明細書では実際にメモリの上段から割り当てられる行アドレスを論理アドレスという。したがって、論理アドレスは全ての半導体装置（メモリ）において共通である。一方、メモリに作りこまれているの行アドレスを物理アドレスという。したがって、物理的なアドレス（物理アドレス）はメモリ開発におけるメモリセルの配置等によって、メモリメーカ及びメモリの製品毎に固有のアドレスを持つ。
【００１１】
従来のパターン発生器として、公開特許広報（特願平８−９４７２３）「メモリ半導体試験装置」に記載されているものがある。以下、この技術について説明する。
【００１２】
図１２に従来例のスクランブル機能を持つパターン発生器を示す。従来のパターン発生器では、スクランブラルメモリを使用してアドレス変換を行う。図１２に示すパターン発生器は、試験順序に応じた規則的な論理アドレス及び試験対象となるメモリに書きこむ試験データ、制御信号を発生するアルゴリズミックパターン発生器（ＡＬＰＧ：ＡＬｇｏｒｉｔｈｍｉｃ　Ｐａｔｔｅｒｎ　Ｇｅｎｅｒａｔｏｒ）１５と、アドレス変換を行うスクランブルメモリ（ＳＣＲＡＭ：Ｓｃｒａｍｂｌｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）４０と、スクランブルメモリ４０の書きこみ／読み出し制御を行うメモリコントローラ１２で構成される。
【００１３】
アルゴリズミックパターンン発生器１５では、メモリ共通の論理アドレスをアドレス発生器１４より出力し、スクランブラ１３に入力する。スクランブラ１３ではメモリコントローラ１２により入力された論理アドレスｎビットをメモリアドレスとしてスクランブルメモリ（ＳＣＲＡＭ）４０に入力する。スクランブルメモリ４０のデータには、試験開始前に、予め試験対象となるメモリの物理アドレスを書きこみしておき、論理アドレスに対応したメモリアドレスのデータを読み出すことで、論理アドレスからメモリの製品毎に異なる物理アドレスに変換する。変換された物理アドレスは試験対象となる被試験デバイス１６に入力され試験を行う。このため、試験対象のメモリ毎にスクランブルメモリ４０のデータを書き換えることで、各種のメモリの試験が可能であり、ハードウエアの変更なしにソフトウエアで多種のメモリに対応することができる。
【００１４】
また、図１３に示すようにスクランブルメモリ４０を使用しないで、スクランブル論理のみで構成する従来例もある。この場合、スクランブラのハード規模が少なくて済む利点がある。
【問題が解決しようとする課題】
しかし、特願平８−９４７２３に示す従来技術では、パターン発生器外部にスクランブルメモリを有し、また外部のスクランブルメモリとのインタフェースを行うためのピンが必要となる。従って、外部のスクランブルメモリ等の実装面積が必要となり、半導体試験装置が小型化できないという問題があった。
【００１５】
また、近年のメモリの大容量化により、試験対象となるメモリのアドレス本数が増大に伴い、スクランブルメモリ（ＳＣＲＡＭ）４０の容量も大容量にする必要がある。例えばｎ＝１６ビットのアドレスを持つメモリを試験する場合、１６ビットのアドレスを任意のアドレスに変換するためには、６４ｋ（２＾１６＝６５５３６の深さ）×１６ビット幅のスクランブルメモリ４０が必要である。
【００１６】
このように、スクランブルメモリが大容量化した場合、部品（スクランブルメモリ等）の価格上昇により半導体試験装置の価格が上昇することになる。これは、試験コストの増加に伴う半導体装置の価格の増加を招くことになる。
【００１７】
さらに、スクランブルメモリの容量（深さ）が増大することで、試験開始前に予めスクランブルメモリへ書き込む時間が増大する問題がある。
【００１８】
また、図１３に示す従来の技術では、スクランブラのハード規模が少なくて済む利点があるが、逆にメモリの製品毎に固有のスクランブル演算を行うスクランブル論理を設けるため、多種のメモリには対応できない。また、被試験デバイスとなるメモリの製品毎にハードウエアを変更する必要があるため、ハードウエアの開発及び動作確認の工数が増大する問題がある。これは、半導体装置の製造コストの上昇を招くことになる。
【００１９】
本発明は、小容量または被試験対象であるメモリほど大容量化でないスクランブルメモリを用いて、被試験対象であるメモリを検査できる半導体検査装置を提供することを目的とする。
【００２０】
また、本発明の他の目的は、スクランブルメモリをパターン発生器の中に内蔵した半導体試験装置を提供することを目的とする。
【００２１】
また、本発明の他の目的は、半導体装置の検査コストを低減し、安価な半導体装置およびその製造方法を提供することを目的とする。
【問題を解決するための手段】
前記目的の少なくとも１つを達成するために、本願において開示される発明のうち代表的なものの概要を簡単に説明すれば次のとおりである。
（１）　マスタクロックと、試験波形に関する情報を含んだ試験パターンデータを生成するアルゴリズミックパターン発生器と、該試験パターンデータを受け取り、試験波形を生成するタイミング発生回路と、該試験波形を被試験半導体装置に印加するドライバと、被試験対象である半導体装置からの応答波形の判定を行う比較回路と、判定された結果を記憶するフェイルメモリを有する半導体試験装置であって、該アルゴリズミックパターン発生器はアドレス発生部とスクランブラを有し、該スクランブラは複数のスクランブルメモリを有することを特徴とする半導体試験装置。
（２）　半導体ウエハに回路素子を作りこむ工程と、該半導体ウエハ上で該回路素子の電極と外部接続端子を電気的に接続する配線を形成する工程と、該半導体ウエハに保護膜を形成する工程と、該半導体ウエハをダイシングする工程と、該半導体ウエハ状態で半導体装置を検査する工程を有する半導体装置の製造方法であって、該検査工程では、マスタクロックと、試験波形に関する情報を含んだ試験パターンデータを生成するアルゴリズミックパターン発生器と、該試験パターンデータを受け取り、該試験波形を生成するタイミング発生回路と、該試験波形を被試験半導体装置に印加するドライバと、被試験対象である半導体装置からの応答波形の判定を行う比較回路と、判定された結果を記憶するフェイルメモリを有する半導体試験装置から出力された試験信号を被試験対象である半導体装置に印加することにより半導体装置の検査を行うことを特徴とする半導体装置の製造方法。
【００２２】
【発明の実施の形態】
以下、本発明に掛かる発明の形態１を、図１〜図５を用いて説明する。
【００２３】
図１は、本発明の一実施例である小容量プログラマブルスクランブラの構成を示したものである。本実施例の小容量プログラマブルスクランブラは、被試験デバイスであるメモリの共通の論理アドレスをメモリの製品毎に異なる固有の物理アドレスにアドレス変換が可能で、且つ、スクランブルメモリの容量を低減したものである。以下、この構成について説明する。
【００２４】
被試験デバイス１６を試験する場合、試験順序に応じた規則的な論理アドレス及び試験対象となるメモリに書きこむ試験データ、制御信号を発生するアルゴリズミックパターン発生器（ＡＬＰＧ：ＡＬｇｏｒｉｔｈｍｉｃ　Ｐａｔｔｅｒｎ　Ｇｅｎｅｒａｔｏｒ）１５からの試験パターンを被試験デバイスに印加する。
【００２５】
このとき、メモリで共通の論理アドレスに対して、物理的なアドレスである物理アドレスはメモリ開発におけるメモリセルの配置によって、メモリメーカ及びメモリの製品毎に固有のアドレスを持つ。つまり、論理アドレスに対して物理アドレスは製品毎に異なるアドレスを持つ。
【００２６】
従って、半導体試験装置、特に多種多用のメモリを試験する必要がある半導体試験装置は、テストパターンに記述された共通の論理アドレスを製品毎の物理アドレスに変換するスクランブラ１３が必要となる。
【００２７】
スクランブラ１３は、アルゴリズミックパターン発生器１５内のアドレス発生部１４から出力されたメモリ共通の論理アドレスｎビットをメモリコントローラ１２に入力し、メモリコントローラ１２は、入力された論理アドレスをスクランブルメモリ１０−１〜１０―ｋのメモリ読み出しアドレスとしてスクランブルメモリ１０−１〜１０―ｋからデータを読み出す。
【００２８】
ここで、スクランブラには、入力された論理アドレスｎビットをｋ分割したｍビットのメモリアドレスを入力する。
【００２９】
各スクランブルメモリ１０−１〜１０−ｋは、アドレス発生部から入力されたアドレスｎビット（被試験デバイスであるメモリのアドレスと同様）と同様のビット幅と、アドレス発生部からのアドレスｎビットをｋ分割した後のアドレスビットをｍビットとした、２のｍ乗の深さを有するメモリを設ける。各スクランブルメモリには試験開始前に、試験対象となるメモリの製品固有の物理アドレスの値をスクランブルメモリ１０−１〜１０−ｋのメモリデータとして格納しておく。
【００３０】
このとき、各スクランブルメモリには、スクランブルメモリに入力される読み出しメモリアドレスｍビットに対応した、自系に対するアドレス変換テーブル内容を出力するデータと、他のスクランブルメモリに入力される読み出しメモリアドレスｍビットに対応した、他系に対するアドレス変換テーブル内容を格納しておく。
【００３１】
ここで自系とは自メモリのメモリアドレスに対するアドレス変換テーブルであり、他系とは他メモリのメモリアドレスに対するアドレス変換テーブルである。
【００３２】
スクランブルメモリ１０−１〜１０−ｋから読み出されたデータは、論理回路、例えば排他的論理演算を行うＥＯＲ論理１１−１〜１１−ｋに入力される。ＥＯＲ論理１１−１〜１１−ｋでは、スクランブルメモリ１０−１〜１０−ｋからの読み出しデータをビット毎に排他的論理演算し出力する。ＥＯＲ論理１１−１〜１１−ｋから出力された値はメモリ共通の論理アドレスからメモリ製品毎に固有の物理アドレスに変換されており、スクランブラ１３の出力として、被試験デバイス１６に入力される。
【００３３】
上記構成により、試験が開始されるとアルゴリズミックパターン発生器１５のアドレス発生部１４から、試験順序に従って、メモリ共通の論理アドレスｎビットが順次出力される。スクランブラ１３ではスクランブルメモリ１０−１〜１０−ｋとＥＯＲ論理１１−１〜１１−ｋにより、論理アドレスを物理アドレスに変換して、被試験デバイスにアドレスを印加し、被試験デバイス１６が正常であるかを試験する。
【００３４】
このようにスクランブラに複数のスクランブルメモリを用いることにより、スクランブルメモリの容量を低減できる。また、これによりスクランブルメモリをスクランブラ内に内蔵することができる。
【００３５】
さらに、容量が少ないスクランブルメモリを用いることにより、半導体試験装置を低減でき、従って半導体の試験コスト、製造コストを低減することができる。
【００３６】
図１４により具体的に被試験デバイスであるメモリのアドレスが４ビットの場合の例を示す。図１４は被試験デバイスのアドレス４ビット、スクランブルメモリの分割数ｋ＝２、分割されたアドレスビット数ｍ＝２ビットの場合のスクランブラの構成図を示す。図１５は比較例として、アドレス４ビットを外付けした場合のスクランブラの構成を示す。
【００３７】
上述したようにスクランブラに入力されたアドレスはメモリ共通の論理アドレスであり、スクランブラによって、メモリ製品固有の物理アドレスに変換する必要がある。
【００３８】
メモリコントローラ１２では、入力された４ビットの論理アドレス（Ｘ３〜Ｘ０）を上位２ビット（Ｘ３〜Ｘ２）と、下位２ビット（Ｘ１〜Ｘ０）に分割し、上位２ビット（Ｘ３〜Ｘ２）はスクランブルメモリ１０−１のメモリ読み出しアドレス、下位２ビット（Ｘ１〜Ｘ０）はスクランブルメモリ１０−２のメモリ読み出しアドレスとして出力する。
【００３９】
スクランブルメモリ１０−１、１０−２は、４ビットのデータ幅と、４深さ（２の２乗＝４）を持つ。
【００４０】
図１４に示すように、スクランブルメモリ１０−１には、上位２ビットのアドレス（自系）に対応したアドレス変換テーブル及び、下位２ビットのアドレス（他系）に対応したアドレス変換テーブルを格納しておく。スクランブルメモリ１０−２も同様に下位２ビットのアドレス（自系）に対応したアドレス変換テーブル及び、上位２ビットのアドレス（他系）に対応したアドレス変換テーブルを格納しておく。
【００４１】
スクランブルメモリ１０−１、１０−２からの読み出しデータ出力は排他的論理演算を行うＥＯＲ１１−１、１１−２に入力され、ＥＯＲ演算された出力が物理アドレスとなり、被試験デバイスへ印加される。図１４は上記スクランブルメモリ１０−１、１０−２、ＥＯＲ１１−１、１１−２によってアドレス変換された出力結果も示している。
【００４２】
なお、図１６はスクランブルメモリ１０−１は上位２ビットのアドレス（自系）に対応したアドレス変換テーブルのみを有し、スクランブルメモリ１０−２も同様に下位２ビットのアドレス（自系）に対応したアドレス変換テーブルのみを有する場合のアドレス変換の様子を示す。
【００４３】
図１６から明らかなように、他系がない場合、論理アドレスから物理アドレスへのアドレス変換はできないことが分かる。
【００４４】
ここで、従来構成で４ビットアドレスの変換を行う場合、４ビットのアドレスを任意のアドレスに変換するためには、２の４乗＝１６の深さ×４ビット幅のスクランブルメモリが１個必要である。本実施例のスクランブル方式では、１６ビット（４の深さ×４ビット幅）のスクランブルメモリが×２個必要である。従って、従来メモリの容量６４ビット（１６×４）に対して、本実施例ではスクランブルメモリ容量を１／２に低減できる。
【００４５】
以上の構成により、本発明の小容量スクランブル方式で、論理アドレスを任意の物理にアドレスに変換でき、且つスクランブルメモリの容量を低減して被試験デバイス１６の試験が可能である。
【００４６】
また、これにより半導体試験装置の小型、低価格化が可能となる。さらに半導体装置の試験コストおよび製造コストの低減を図ることができる。
【００４７】
続いて、図２により具体的に被試験デバイスであるメモリのアドレスが１６ビットの場合の例を示す。図２は被試験デバイスのアドレス１６ビット、スクランブルメモリの分割数ｋ＝２、分割されたアドレスビット数ｍ＝８ビットの場合のスクランブラの構成図を示す。上述したように入力されたアドレスはメモリ共通の論理アドレスであり、スクランブラによって、メモリ製品固有の物理アドレスに変換する必要がある。メモリコントローラ１２では、入力された１６ビットの論理アドレス（Ｘ１５〜Ｘ０）を上位８ビット
（Ｘ１５〜Ｘ８）と、下位８ビット（Ｘ７〜Ｘ０）に分割し、上位８ビット（Ｘ１５〜Ｘ８）はスクランブルメモリ１０−１のメモリ読み出しアドレス、下位８ビット（Ｘ７〜Ｘ０）はスクランブルメモリ１０−２のメモリ読み出しアドレスとして出力する。スクランブルメモリ１０−１、１０−２は、１６ビットのデータ幅と、２５６深さ（２の８乗＝２５６）である。
【００４８】
スクランブルメモリ１０−１には、上位８ビットのアドレス（自系）に対応したアドレス変換テーブル及び、下位８ビットのアドレス（他系）に対応したアドレス変換テーブルを格納しておく。スクランブルメモリ１０−２も同様に下位８ビットのアドレス（自系）に対応したアドレス変換テーブル及び、上位８ビットのアドレス（他系）に対応したアドレス変換テーブルを格納しておく。
【００４９】
スクランブルメモリ１０−１、１０−２からの読み出しデータ出力は排他的論理演算を行うＥＯＲ１１−１、１１−２に入力され、ＥＯＲ演算された出力が物理アドレスとなり、被試験デバイスへ印加される。
【００５０】
ここで、従来構成で１６ビットアドレスの変換を行う場合、１６ビットのアドレスを任意のアドレスに変換するためには、６４ｋ（２の１６乗＝６５５３６の深さ）×１６ビット幅のスクランブルメモリが必要である。従って、従来メモリの容量１０４８５７６ビット（１６×６５５３６）に対して、本発明のスクランブル方式では８１９２ビット（１６×２５６×２個）であるため、スクランブルメモリ容量を１／１２８に低減している。
【００５１】
本実施例によれば、被試験デバイスのアドレスが４ビットと１６ビットの場合の例を比較すれば明らかなように、被試験デバイスのアドレスのビット数が大きい場合に、スクランブルメモリの容量を一層低減できる。
【００５２】
図３に被試験デバイスであるメモリが１６ビットの場合で図２のスクランブル構成でのスクランブル演算例を示す。
【００５３】
ハードウエアによる具体的なアドレス変換（スクランブル）は、以下の２点の処理で行う。
１）アドレスビットの任意のビットを任意のビットへ並べ替えする。
２）アドレスビットの任意のビットを他のビットを排他的論理（ＥＯＲ）演算する。
【００５４】
図３に示すように、アドレス変換の処理は１６ビットのアドレス（Ｘ１５〜Ｘ０）に対して、ビットの並び替え及びビット間の排他的論理和（ＥＯＲ）演算を行っている。
【００５５】
アドレス入力Ｘ１５〜Ｘ０に対して、スクランブルメモリ１０−１（ＳＣＲＡＭ１）及び、スクランブルメモリ１０−２（ＳＣＲＡＭ２）には、試験開始前に、予めスクランブル演算を行ったデータを格納しておく。例えば、上位８ビットの任意のビットを下位８ビットの任意のビットへ並びかえする場合、上位ビットがメモリ読み出しアドレスとして入力されるスクランブルメモリ１０−１の他系データへ上位の任意ビットの値を格納しておき、下位ビットが読み出しアドレスとして入力されるスクランブルメモリ１０−２の自系データは論理値‘０’を格納しておく。
【００５６】
ＥＯＲ演算を行う場合でも同様に、例えば、上位８ビット間でＥＯＲ演算したものを下位８ビットの任意のビットへ並び替えを行う場合、上位ビットがメモリ読み出しアドレスとして入力されるスクランブルメモリ１０−１の他系データへ上位の任意ビット間でＥＯＲ演算した結果の値を格納しておき、下位ビットが読み出しアドレスとして入力されるスクランブルメモリ１０−２の自系データは論理値‘０’を格納しておく。
【００５７】
また、例えば、上位ビットの任意のビットと下位ビットの任意のビットをＥＯＲ演算し、下位ビットの任意のビットへ並び替えを行う場合、上位ビットがメモリ読み出しアドレスとして入力されるスクランブルメモリ１０−１の他系データへ上位の任意ビットの値を格納しておき、下位ビットが読み出しアドレスとして入力されるスクランブルメモリ１０−２の自系データへ下位の任意のビットの値を格納する。
【００５８】
以上により格納された値を、入力されたアドレス１６ビットに対応して１６ビット×２５６深さのスクランブルメモリ読み出し、ＥＯＲ演算することで、アドレス１６ビットを任意のアドレスに変換することが可能である。
【００５９】
図４は、メモリのアドレスが１６ビットでの例について、スクランブルメモリの分割数を４分割した場合の例を示す。スクランブルメモリの分割数ｋ＝４、分割されたアドレスビット数ｍ＝４ビットの場合のスクランブラの構成図である。上述したように入力されたアドレスはメモリ共通の論理アドレスであり、スクランブラによって、メモリ製品固有の物理アドレスに変換する必要がある。メモリコントローラ１２では、入力された１６ビットの論理アドレス（Ｘ１５〜Ｘ０）を各々４ビット（Ｘ１５〜Ｘ１２、Ｘ１１〜Ｘ８、Ｘ７〜Ｘ４，Ｘ３〜Ｘ０）に分割し、それぞれ、スクランブルメモリ１７−１、１７−２、１７−３、１７−４のメモリ読み出しアドレス４ビットとして出力する。スクランブルメモリ１７−１、１７−２、１７−３、１７−４は、１６ビットのデータ幅と、１６深さ（２の４乗＝１６）である。同様に、従来構成で１６ビットアドレスの変換を行う場合のスクランブルメモリの容量１０４８５７６ビット（１６×６５５３６）に対して、本発明のスクランブル方式でアドレスビットを４分割した場合には１０２４ビット（１６×１６×４個）であるため、スクランブルメモリ容量を１／１０２４に低減している。従ってメモリアドレスの分割数を増やすことによりスクランブルメモリをより低減できる。
【００６０】
図５は、単一のアドレスの他に複数のアドレス及びデータに対して本発明の小容量プログラマブルスクランブラを適用した例を示す。例えば、ＤＲＡＭメモリのＸ（ＲＯＷ）アドレス１６ビット、Ｙ（Ｃｌｏｕｍｎ）アドレス１６ビット、データ１６ビットの場合、Ｘアドレス１６ビットのスクランブル用に４８ビット×２５６深さのスクランブルメモリ１９−１、１９−２、Ｙアドレス１６ビットのスクランブル用に３２ビット×２５６深さのスクランブルメモリ２０−１、２０−２、データ１６ビットのスクランブル用に１６ビット×２５６深さのスクランブルメモリ２１−１．２１−２を設け、被試験デバイスとなるメモリには、Ｘアドレス、Ｙアドレス、データの順番に試験パターンを印加するため、Ｘアドレス１６ビットのアドレス変換の他に、Ｘアドレス１６ビットのスクランブル演算結果をＹアドレス１６ビットのアドレス変換に反映させ、Ｘアドレス１６ビット及びＹアドレス１６ビットのスクランブル演算をデータ１６ビットに反映させることが可能である。
【００６１】
これまでは、スクランブルメモリについて説明してきた。続いて、上述したスクランブルメモリを用いたアルゴリズミックパターン発生器について説明する。
【００６２】
図７は、上記で説明した小容量プログラマブルスクランブル方式を適用したアルゴリズミックパターン発生器の構成である。以下にアルゴリズミックパターン発生器の概要について説明する。
【００６３】
アルゴリズミックパターン発生器１５は、図１０に示すように半導体試験装置の一部を構成するものであり（半導体試験装置については後で詳しく説明する）、試験を行うための制御及び値を格納するインストラクションメモリ２５、インストラクションメモリ２５からの信号に基づいて、メモリ共通の論理アドレスを出力するＸアドレス発生部２７及びＹアドレス発生部２８、被試験デバイスであるメモリに書きこみするデータを発生させるデータ発生部２９、被試験デバイスであるメモリへの書きこみ・読み出しなどを制御するコマンドを発生するコマンド発生部２６、Ｘアドレスのスクランブルを行うＸアドレススクランブラ４２、Ｙアドレスのスクランブルを行うＹアドレススクランブラ４３、データスクランブルを行うデータスクランブラ４４で構成される。
【００６４】
各アドレス、データスクランブラには、上記実施例の小容量スクランブルメモリ１９，２０，２１及び排他的論理演算を行うＥＯＲ論理、２２，２３，２４が設けられている。
【００６５】
従来、大容量メモリを試験するために大容量のスクランブルメモリが必要であり、そのためにアルゴリズミックパターン発生器の外部にスクランブルメモリを持つ必要があった。そのため、外部メモリとのインタフェースを行うためのピンが必要となり、パッケージの増大からＬＳＩの実装面積及び価格の増大、また外部メモリの実装面積及び部品価格の増大の問題があったが、上記の小容量プログラマブルスクランブラによりアルゴリズミックパターン発生器の内部にスクランブラ１３を内蔵することができる。
【００６６】
図８は、上記アルゴリズミックパターン発生器を１チップに集積したＡＬＰＧチップ（半導体チップ）の構成図である。ＡＬＰＧチップは、インストラクションメモリ２５、アドレス、データ、コマンド発生部３２、スクランブルメモリ３３、ＥＯＲ論理１１、メモリコントローラ１２、制御部３０、入出力パッドで構成される。上記実施例の小容量プルグラマブルスクランブラを適用することにより、スクランブルメモリ３３の容量を低減でき、これによりチップ内部にスクランブルメモリ３３を内蔵することができる。これにより外部にスクランブルメモリを持つ必要がなくなるため、実装面積が低減できる。さらに、アルゴリズミックパターン発生器と外部スクランブルメモリの外部でのインタフェースが不要になるため、ＡＬＰＧチップの入出力パッド４８のパッド数及びＬＳＩのピン数が低減できるため、ＡＬＰＧ―ＬＳＩパッケージが小型化できる。
【００６７】
図９は、上記ＡＬＰＧ−ＬＳＩを複数個使用して、被試験デバイスを多数個同時に試験する構成を示した図である。外部のスクランブルメモリが不要になり、ＡＬＰＧ−ＬＳＩのピン数低減によりパッケージが小型化できるため、実装面積が低減される。そのため、ＡＬＰＧ−ＬＳＩを基板上に複数個、実装することが可能となり、被試験デバイスを多数個同時に試験することが可能となる。
【００６８】
図１０は、被試験デバイスであるメモリを試験する半導体試験装置の構成図である。以下に半導体試験装置の概要について説明する。
【００６９】
半導体試験装置４５は、アルゴリズミックパターン発生器１５からの試験パターンをタイミング発生回路３５により試験パターンを出力する時間調整を行い、ピンエレクトロニクス４６内のドライバ３６から被試験デバイス１６に与える。被試験デバイス１６からの応答信号はコンパレータ３７により、‘１’または‘０’のディジタル信号として認識され、論理比較器４７に入力される。論理比較器４７はアルゴリズミックパターン発生器１５からの期待値を被試験デバイス１６からの応答波形を比較し、被試験デバイス１６が正常に動作しているかを試験する。判定結果が不一致の場合は、フェイル格納部３８内のフェイルメモリ３９に不一致であったアドレスを格納する。
【００７０】
ここで、試験パターン及び期待値を出力するアルゴミズミックパターン発生器１５には、上記実施例の小容量プログラマブルスクランブルが適用されており、これによりスクランブルメモリ３３の容量が低減されるためＬＳＩ内部にスクランブルメモリ３３を内蔵することができる。
【００７１】
図１１は、図１０で示した半導体試験装置の外観図である。上述したように本発明の小容量プルグラマブルスクランブラを適用することにより、ＬＳＩが小型化できるため、テスト基板５１にテスト回路を高密度に実装でき、装置が小型化できる。
【００７２】
以上の構成により、従来ではメモリの大容量化によるスクランブルメモリの大容量化の必要により、ＬＳＩ外部にスクランブルメモリを持つ必要があり、テスト回路の高集積化が隘路となっていた。しかし、本発明の小容量プログラマブルスクランブラにより、ＬＳＩ内にスクランブルメモリを内蔵することが可能となる。これにより、外部スクランブルメモリが不要になり、テスト回路の高集積化、ＬＳＩピン数の低減、ＬＳＩパッケージの小型化、装置に使用するＬＳＩ数の低減により装置を小型・低価格化するこが可能である。
【００７３】
続いて、上記で説明したスクランブルメモリを有する半導体試験装置を用いた半導体装置の検査（試験）方法、および半導体装置の製造方法について説明する。図６は半導体製造工程における半導体試験装置の位置づけを示した図である。
【００７４】
半導体装置の製造工程は、図６に記載されているように、ウエハ処理工程、ウエハ検査工程、組立工程、製品検査工程を有する。
【００７５】
上記で説明した半導体試験装置を用いた半導体装置（ウエハ）の試験は、まず、ウェハ処理工程で形成されたウェハに対してウェハ検査工程に用いることができる。このとき、ウェーハプローブに形成された接触端子を、ウェハ上の半導体チップ（半導体素子）と接続することにより、半導体試験装置でウエハ上の半導体素子の機能試験、機能選別などの試験を行う（Ｐ検）。
【００７６】
次に、このＰ検にて正常と判定されたチップは、組立工程にてダイシング、ダイボンディング、ワイヤボンディング、モールディング、組立を行い、半導体チップが搭載されたパッケージとなる。組立されたＬＳＩは製品検査工程で、バーンイン、ＤＣ試験、機能（ファンクション）試験、タイミング（ＡＣ）試験が行われ、正常なＬＳＩのみ出荷される。本実施例に係る半導体試験装置による検査は、製品検査工程における半導体パッケージ（半導体装置）の検査に用いることもできる。
【００７７】
なお、半導体装置の製造工程は図６に限定されることはなく、いわゆるウエハレベルＣＳＰのように、ウエハレベルにおいて、ウエハの半導体素子上に絶縁層からなる表面保護層の形成および半導体素子の電極から配線の引き回し、外部接続端子（バンプ）を形成し、その後該ウエハをダイシングして、半導体装置を形成しても良いことは言うまでもない。
【００７８】
上記実施例で説明したの小容量プログラマブルスクランブラを用いることにより、半導体チップ（半導体パッケージ）の検査コスト、半導体装置の製造コストを低減できる。また、大容量を有する最新の半導体チップ（半導体パッケージ）をその最新の半導体チップより旧型で小容量の半導体チップ（スクランブルメモリ）を用いて検査し、製造することができる。
【００７９】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８０】
また、上記実施例において開示した観点の代表的なものは次の通りである。
（１）　マスタクロックと、試験波形に関する情報を含んだ試験パターンデータを生成するアルゴリズミックパターン発生器と、該試験パターンデータを受け取り、試験波形を生成するタイミング発生回路と、該試験波形を被試験半導体装置に印加するドライバと、被試験対象である半導体装置からの応答波形の判定を行う比較回路と、判定された結果を記憶するフェイルメモリを有する半導体試験装置であって、
該アルゴリズミックパターン発生器はアドレス発生部とスクランブラを有し、該スクランブラは複数のスクランブルメモリを有することを特徴とする半導体試験装置。
（２）　上記（１）に記載の半導体試験装置であって、前記スクランブルメモリの容量は前記被試験対象である半導体装置の容量より小さいことを特徴とする半導体試験装置。
（３）　上記（１）または（２）に記載の半導体試験装置であって、前記スクランブラは前記アドレス発生器から出力されたアドレスを複数に分割する部分と、該分割されたアドレスの第一の部分が入力される第一のスクランブルメモリと、該分割されたアドレスの第二の部分が入力される第二のスクランブルメモリを有することを特徴とする半導体試験装置。
（４）　上記（３）に記載の半導体試験装置であって、前記第一および第二のスクランブルメモリは、前記分割されたアドレスの第一の部分または第二の部分と、前記アドレス発生部で発生されたアドレスを前記被試験対象である半導体装置の所定のアドレスに変換するときに用いられる部分とを有することを特徴とする半導体試験装置。
（５）　上記（１）から（３）のいずれかに記載の半導体試験装置であって、前記スクランブルメモリの各々は、該スクランブルメモリに入力されるアドレスデータと、該アドレスデータと異なるデータとを含むアドレス変換テーブルを有すること特徴とする半導体試験装置。
（６）　上記（１）から（５）のいずれかに記載の半導体試験装置であって、前記アルゴリズミックパターン発生器は、前記スクランブルメモリと該アルゴリズミックパターン発生器の出力端子との間に、該スクランブルメモリのそれぞれ接続されている複数の論理回路を有することを特徴とする半導体試験装置。
（７）　上記（６）に記載の半導体試験装置であって、前記論理回路はＥＯＲ論理回路であることを特徴とする半導体試験装置。
（８）　上記（６）に記載の半導体試験装置であって、前記論理回路は前記スクランブルメモリのそれぞれから出力されたアドレスを前記被試験対象である半導体装置の所定のアドレスに変換することを特徴とする半導体試験装置。
（９）　被試験対象である半導体装置を試験するための半導体試験装置であって、該半導体試験装置は、試験パターンを発生するアルゴリズミックパターン発生器内に、アドレス発生部と該アドレス発生部で発生した論理アドレスを該半導体装置の物理アドレスに変換するスクランブラを有し、該スクランブラは、該アドレス変換部から該スクランブラに入力されたアドレスｎビットをメモリアドレスとしてスクランブルメモリの制御を行うメモリコントローラと、該メモリコントローラからのメモリアドレスに従って、一定の変換テーブル内容を出力する複数のスクランブルメモリと、該メモリコントローラからのメモリアドレスに従って出力された該スクランブルメモリからの出力データを排他的論理和演算するＥＯＲ論理とを備え、該スクランブルメモリは、該半導体装置のアドレスｎビットと同様のｎビット幅と、該被試験デバイスのアドレスｎビットを該スクランブルメモリの数に応じて分割したｍビットとしたときに、２のｍ乗の深さとを持ち、さらに各スクランブルメモリは、自系に対するアドレス変換テーブル内容を出力するデータと、他系に対するアドレス変換テーブル内容を有することを特徴とする半導体試験装置。
【００８１】
なお、（９）に記載した半導体装置では、さらにパターン発生器からから被試験デバイスに試験パターンを与え、被試験デバイスからの応答波形と、前記パターン発生器からの期待値パターンとを論理比較器で演算し、不一致を検出した場合にフェイルメモリの前記不一致の発生した被試験メモリのアドレスと同じアドレスにフェイルデータを書き込むようにしてもよい。
（１０）　上記（１）から（９）のいずれかに記載の半導体試験装置から出力された試験信号を前記被試験対象である半導体装置に印加することにより半導体装置の検査を行うことを特徴とする半導体装置の検査方法。
（１１）　半導体ウエハに回路素子を作りこむ工程と、該半導体ウエハ上で該回路素子の電極と外部接続端子を電気的に接続する配線を形成する工程と、該半導体ウエハに保護膜を形成する工程と、該半導体ウエハをダイシングする工程と、該半導体ウエハ状態で半導体装置を検査する工程を有する半導体装置の製造方法であって、
該検査工程では、マスタクロックと、試験波形に関する情報を含んだ試験パターンデータを生成するアルゴリズミックパターン発生器と、該試験パターンデータを受け取り、該試験波形を生成するタイミング発生回路と、該試験波形を被試験半導体装置に印加するドライバと、被試験対象である半導体装置からの応答波形の判定を行う比較回路と、判定された結果を記憶するフェイルメモリを有する半導体試験装置から出力された試験信号を被試験対象である半導体装置に印加することにより半導体装置の検査を行うことを特徴とする半導体装置の製造方法。
（１２）　半導体ウエハに回路素子を作りこむ工程と、該半導体ウエハ上で該回路素子の電極と外部接続端子を電気的に接続する配線を形成する工程と、該半導体ウエハに保護膜を形成する工程と、該半導体ウエハをダイシングする工程と、該半導体ウエハ状態で半導体装置を検査する工程を有する半導体装置の製造方法であって、
該検査工程では、該被試験対象である半導体装置の容量より小さい容量を有する複数のスクランブルメモリを用いて形成された試験信号を該被試験対象である半導体装置に印加することを特徴とする半導体装置の製造方法。
（１３）　半導体ウエハに回路素子を作りこむ工程と、該半導体ウエハ上で該回路素子の電極と外部接続端子を電気的に接続する配線を形成する工程と、該半導体ウエハに保護膜を形成する工程と、該半導体ウエハをダイシングする工程と、該ダイシングされ個別化された状態で半導体装置を検査する工程を有する半導体装置の製造方法であって、
該検査工程では、マスタクロックと、試験波形に関する情報を含んだ試験パターンデータを生成するアルゴリズミックパターン発生器と、該試験パターンデータを受け取り、該試験波形を生成するタイミング発生回路と、該試験波形を被試験半導体装置に印加するドライバと、被試験対象である半導体装置からの応答波形の判定を行う比較回路と、判定された結果を記憶するフェイルメモリを有する半導体試験装置から出力された試験信号を被試験対象である半導体装置に印加することにより半導体装置の検査を行うことを特徴とする半導体装置の製造方法。
（１４）　半導体ウエハに回路素子を作りこむ工程と、該半導体ウエハ上で該回路素子の電極と外部接続端子を電気的に接続する配線を形成する工程と、該半導体ウエハに保護膜を形成する工程と、該半導体ウエハをダイシングする工程と、該ダイシングされ個別化された状態で半導体装置を検査する工程を有する半導体装置の製造方法であって、
該検査工程では、該被試験対象である半導体装置の容量より小さい容量を有する複数のスクランブルメモリを用いて形成された試験信号を該被試験対象である半導体装置に印加することを特徴とする半導体装置の製造方法。
【００８２】
【発明の効果】
本願において開示される発明のうち代表的なものによって、少なくとも次のいずれかの効果を得ることができる。
【００８３】
（１）大容量メモリを試験する場合でも任意の論理アドレスをメモリ製品毎に異なる多種の物理アドレスに変換することができ、かつスクランブルメモリの容量を低減できる。
【００８４】
（２）これにより、スクランブルメモリをＬＳＩ（ＡＬＰＧ）に内蔵することができる。
【００８５】
（３）これにより半導体試験装置の小型、低価格化が実現できる。
【００８６】
（４）半導体試験装置の低価格化により試験価格が低減でき、被試験デバイスであるメモリの製品価格の低減できる。
【００８７】
【図面の簡単な説明】
【図１】本発明の実施の形態に係る小容量プログラマブルスクランブラの構成図である。
【図２】本発明の実施の形態に係る小容量プログラマブルスクランブラの一例を示す構成図である。
【図３】本発明の実施の形態に係る小容量プログラマブルスクランブラの動作を説明するための図である。
【図４】本発明の実施の形態に係る小容量プログラマブルスクランブラの一例を示す構成図である。
【図５】本発明の実施の形態に係る小容量プログラマブルスクランブラの一例を示す構成図である。
【図６】本発明の実施の形態に係る半導体製造工程における小容量プログラマブルスクランブラの位置づけを示した図である。
【図７】本発明の実施の形態に係る小容量プログラマブルスクランブラを適用したアルゴリズミックパターン発生器の構成図である。
【図８】本発明の実施の形態に係るＡＬＰＧチップの構成図である。
【図９】本発明の実施の形態に係るマルチＡＬＰＧを使用した試験の構成図である。
【図１０】本発明の実施の形態に係る小容量プログラマブルスクランブラを適用した半導体試験装置の構成図である。
【図１１】本発明の実施の形態に係る小容量プログラマブルスクランブラを適用した半導体試験装置の外観図である。
【図１２】従来のスクランブラの一例を示す構成図である。
【図１３】従来のスクランブラの一例を示す構成図である。
【図１４】本発明の実施の形態に係るアドレス４ｂｉｔ時の例を示す構成図である。
【図１５】従来のアドレス４ｂｉｔ時の例を示す構成図である。
【図１６】本発明の実施の形態に係るアドレス４ｂｉｔ時の他系がない場合の例を示す構成図である。
【符号の説明】
１０、１７，１９，２０，２１，３３，４０…スクランブルメモリ、１１，１８，２２，２３，２４…ＥＯＲ論理、１２…メモリコントローラ、１３、３４…スクランブラ、１４…アドレス発生部、１５…アルゴリズミックパターン発生器、１６…被試験デバイス、２５…インストラクションメモリ、２６…コマンド発生部、２７…Ｘアドレス発生部、２８…Ｙアドレス発生部、２９…データ発生部、３０…制御部、３１…Ｙ演算部、３２…アドレス、データ、コマンド発生部、３５…タイミング発生器、３６…ドライバ、３７…コンパレータ、３８…フェイル格納部、３９…フェイルメモリ、４１…スクランブル論理部、４２…Ｘアドレススクランブラ、４３…Ｙアドレススクランブラ、４４…データスクランブラ、４５…半導体試験装置、４６…ピンエレクトロニクス、４７…比較器、４８…入出力パッド、４９…ＡＬＰＧチップ、５０…制御用コンピュータ、５１…テスト基板
【図１】
2004020503.tif 000003
【図２】
2004020503.tif 000004
【図３】
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【図４】
2004020503.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004020503.tif 000011
【図１０】
2004020503.tif 000012
【図１１】
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【図１２】
2004020503.tif 000014
【図１３】
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【図１４】
2004020503.tif 000016
【図１５】
2004020503.tif 000017
【図１６】
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