(57)【要約】【課題】　本発明は、要求される回路特性に応じて異なるトランジスタを選択的に設けた駆動回路を備えた電子装置を提供する。【解決手段】　駆動周波数が５００ｋＨｚ以下のトップゲートドライバ２及びボトムゲートドライバ３のシフトレジスタとなるＴＦＴをアモルファスシリコンからなる薄膜トランジスタで構成し、駆動周波数が１ＭＨｚ以上のドレインドライバ４となる単結晶シリコントランジスタからなる集積回路とした。【選択図】　　図１
2004140846.tif 000002
【特許請求の範囲】
【請求項１】
　基板に複数の撮像素子が設けられた撮像パネルと、
　前記基板に設けられた駆動用薄膜トランジスタで構成され、駆動周波数が５００ｋＨｚ以下のシフトレジスタを有する第１駆動回路と、
　前記基板に設けられた集積回路で構成され、駆動周波数が１ＭＨｚ以上のシフトレジスタを有する第２駆動回路と、
　を備えることを特徴とする電子装置。
【請求項２】
　基板に複数の撮像素子が設けられた撮像パネルと、
　前記基板に設けられた駆動用薄膜トランジスタで構成され、この駆動用トランジスタのゲートに供給される信号のハイレベルとローレベルの電位差が１５（Ｖ）以上である第１駆動回路と、
　前記基板に設けられた複数の駆動用トランジスタからなる集積回路で構成され、この駆動用トランジスタのゲートに供給される信号のハイレベルとローレベルの電位差が１２（Ｖ）以下である第２駆動回路と、
　を備えることを特徴とする電子装置。
【請求項３】
　前記撮像素子は、励起光によりキャリアを生成する半導体層と、前記半導体層の両端にそれぞれ設けられたソース、ドレイン電極と、第１ゲート絶縁膜を介し前記半導体層の上方に設けられた第１ゲート電極と、第２ゲート絶縁膜を介し前記半導体層の下方に設けられた第２ゲート電極と、を備える薄膜トランジスタであることを特徴とする請求項１又は２に記載の電子装置。
【請求項４】
　前記駆動用薄膜トランジスタは、前記撮像素子の製造工程内に形成されることを特徴とする請求項３記載の電子装置。
【請求項５】
　前記駆動用薄膜トランジスタは、単一種型のトランジスタであることを特徴とする請求項１〜請求項４のいずれかに記載の電子装置。
【請求項６】
　前記集積回路は、単結晶シリコンからなるトランジスタで構成されたチップであることを特徴とする請求項１１〜請求項１５のいずれかに記載の電子装置。
【請求項７】
　前記集積回路は、Ｃ−ＭＯＳトランジスタを含むチップであることを特徴とする請求項１〜請求項６のいずれかに記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、撮像素子を駆動するための駆動回路を備えた電子装置に関する。
【背景技術】
【０００２】
　マトリクス状に画素が配置された撮像素子や表示素子を線順次で選択して走査するための駆動回路には、前段からの出力信号を後段に順次シフトしていくシフトレジスタが広く用いられている（例えば、特許文献１〜４参照。）。このようなシフトレジスタでは、従来、前段からの出力信号を減衰させることなく後段にシフトしていくことは困難であった。
【０００３】
　特に近年における撮像素子や表示素子の高精細化の要請により、このようなシフトレジスタの段数も多くしていく必要が生じている。段数が増えることとなると、後ろの方の段での信号の減衰が激しくなってしまうという問題が生じる。このため、従来、このようなシフトレジスタには、各段からの出力信号を所定レベルまで増幅するバッファを設けるのが通常であったが、バッファを設けることによってシフトレジスタが大型化してしまうという問題があった。
【０００４】
　シフトレジスタは、画素ＴＦＴをスイッチング素子とした動画を表示する液晶パネルをアクティブ駆動する周辺回路のうちのドレインドライバ及びゲートドライバにも設けられているが、これらのシフトレジスタは駆動周波数が異なるため、ともに半導体層がアモルファスシリコンからなる周辺ＴＦＴのみで特性の異なる２種のシフトレジスタを構成することは極めて困難であった。
【０００５】
　また通常、多階調表示の液晶パネルの画素ＴＦＴに印加されるドレイン電圧の最小値と最大値の差は５（Ｖ）程度であるが、このような小さい電位差の信号をアモルファスシリコンからなるＴＦＴのみで構成したドレインドライバで支障なく供給することは困難であるためアモルファスシリコンＴＦＴをドレインドライバに適用することは検討されなかった。
【０００６】
　一方、高移動度のｐ−ＳｉＴＦＴからなるゲートドライバ及びドレインドライバを液晶パネル上に形成した液晶表示装置があるが、ｐ−ＳｉＴＦＴを形成するプロセス上で高温処理を行う必要があるため、高温に耐えうる高価な基板を必要としていた。
【特許文献１】特開２０００−２０００７２号公報
【特許文献２】特開平８−２０１７６３号公報
【特許文献３】特開平１１−３３８４３８号公報
【特許文献４】特開平９−８０３８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
　本発明は、要求される回路特性に応じて異なるトランジスタを選択的に設けた駆動回路を備えた電子装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
　上記目的を達成するため、請求項１記載の発明にかかる電子装置は、基板に複数の撮像素子が設けられた撮像パネルと、前記基板に設けられた駆動用薄膜トランジスタで構成され、駆動周波数が５００ｋＨｚ以下のシフトレジスタを有する第１駆動回路と、前記基板に設けられた集積回路で構成され、駆動周波数が１ＭＨｚ以上のシフトレジスタを有する第２駆動回路と、を備えることを特徴とする。
【０００９】
　請求項２記載の発明にかかる電子装置は、基板に複数の撮像素子が設けられた撮像パネルと、前記基板に設けられた駆動用薄膜トランジスタで構成され、この駆動用トランジスタのゲートに供給される信号のハイレベルとローレベルの電位差が１５（Ｖ）以上である第１駆動回路と、前記基板に設けられた複数の駆動用トランジスタからなる集積回路で構成され、この駆動用トランジスタのゲートに供給される信号のハイレベルとローレベルの電位差が１２（Ｖ）以下である第２駆動回路と、を備えることを特徴とする。
【発明の効果】
【００１０】
　請求項１にかかる発明によれば、相対的に低速な駆動周波数（クロック周波数）で駆動される第１駆動回路を薄膜トランジスタで構成し、アモルファスシリコンのような薄膜トランジスタでは困難な高速な駆動周波数（クロック周波数）で駆動される第２駆動回路を集積回路で構成したので、特に動画のような高速駆動が要求される電子装置を良好に動作することができる。
【００１１】
　また請求項２にかかる発明によれば、駆動回路の少なくとも一部のトランジスタに供給される信号が１５（Ｖ）以上の高電位差であれば薄膜トランジスタでオンオフ比がとれるので駆動でき、また薄膜トランジスタではオンオフ比がとりにくい１２（Ｖ）以下の信号で動作されるトランジスタは、低い電位差でもオンオフ駆動できる集積回路により構成したので、極めて良好に駆動することができる。
【発明を実施するための最良の形態】
【００１２】
　以下、添付図面を参照して、本発明の実施の形態について説明する。
　図１（ａ）は、この実施の形態にかかる撮像装置の構成を示すブロック図である。図示するように、この撮像装置は、バックライトシステム３０１と、ガラス等の透明な基板５上にそれぞれ設けられた、画像を撮影する撮像素子１、ＦＰＣでなるコントローラからの制御信号に従って撮像素子１を駆動するためのトップゲートドライバ２、ボトムゲートドライバ３及びドレインドライバ４から構成されている。図１（ｂ）は、撮像装置の略断面図であり、基板５上に、撮像素子１を構成する複数のダブルゲートトランジスタ１０と、トップゲートドライバ２、ボトムゲートドライバ３を構成する薄膜トランジスタ６と、が設けられ、基板５の下方に蛍光管３０２と拡散板を兼ねた導光板３０３とからなるバックライトシステム３０１が配置されている。
【００１３】
　マトリクス状に配置された複数のダブルゲートトランジスタ１０は、図２に示すように、ガラス等の基板５上に形成されたクロムよりなるボトムゲート電極４２と、ボトムゲート電極４２上に形成された窒化シリコンよりなるボトムゲート絶縁膜４３と、ボトムゲート絶縁膜４３上にボトムゲート電極４２と対向して形成されたアモルファスシリコンからなる半導体層４４と、半導体層４４上に形成された窒化シリコンからなるブロッキング層４５と、ブロッキング層４５の一端上から半導体層４４上に跨って設けられたｎ型不純物がドープされたアモルファスシリコンからなるｎ型半導体層４６ａと、ブロッキング層４５の他端上から半導体層４４上に跨って設けられたｎ型不純物がドープされたアモルファスシリコンからなるｎ型半導体層４６ｂと、ｎ型半導体層４６ａ、４６ｂ上からボトムゲート絶縁膜４３上にわたって形成されたクロムよりなるドレイン電極４７、ソース電極４８と、ボトムゲート絶縁膜４３上及びソース、ドレイン電極４７、４８上を覆うように形成された窒化シリコンからなるトップゲート絶縁膜４９と、トップゲート絶縁膜４９上に半導体層４４に対向するように形成されたＩＴＯよりなるトップゲート電極５０と、トップゲート絶縁膜４９及びトップゲート電極５０を覆うように形成された窒化シリコンからなる層間絶縁膜５１と、から構成される。ダブルゲートトランジスタ１０のトップゲート電極５０はトップゲートラインＴＧＬに、ボトムゲート電極４２はボトムゲートラインＢＧＬに、ドレイン電極４７はドレインラインＤＬに、ソース電極４８は接地されたグランドラインＧＬにそれぞれ接続されている。撮像素子１を構成するダブルゲートトランジスタ１０の駆動原理については後述する。
【００１４】
　トップゲートドライバ２は、撮像素子１のトップゲートラインＴＧＬに接続され、コントローラからの制御信号Ｔｃｎｔに従って、各トップゲートラインＴＧＬに＋１５（Ｖ）または−１５（Ｖ）の信号を選択的に出力する。制御信号Ｔｃｎｔのうちのクロック信号ＣＫ１、ＣＫ２のクロック周波数（駆動周波数）は、５００ｋＨｚ以下であり、望ましくは２００ｋＨｚ以下、より望ましくは８０〜１５０ｋＨｚ程度であり、クロック信号ＣＫ１、ＣＫ２のハイレベルとローレベルの電位差は１５（Ｖ）以上必要であり、２５（Ｖ）以上が望ましい。トップゲートドライバ２は、コントローラから供給される信号に従って、＋１５（Ｖ）の信号を各トップゲートラインＴＧＬに順次選択的に出力するｎチャネル型のみの複数の薄膜トランジスタからなるシフトレジスタで構成される。
【００１５】
　ボトムゲートドライバ３は、撮像素子１のボトムゲートラインＢＧＬに接続され、コントローラからの制御信号Ｂｃｎｔに従って、各ボトムゲートラインＢＧＬに＋１５（Ｖ）または０（Ｖ）の信号を選択的に出力する。制御信号Ｂｃｎｔのうちのクロック信号ＣＫ１、ＣＫ２のクロック周波数（駆動周波数）は、５００ｋＨｚ以下であり、望ましくは２００ｋＨｚ以下、より望ましくは８０〜１５０ｋＨｚ程度である。クロック信号ＣＫ１、ＣＫ２のハイレベルとローレベルの電位差は１５（Ｖ）以上必要であり、トップゲートドライバ２は、コントローラから供給される信号に従って、＋５（Ｖ）の信号を各トップゲートラインＴＧＬに順次選択的に出力する複数の薄膜トランジスタからなるシフトレジスタで構成される。
【００１６】
　ドレインドライバ４は、単結晶シリコントランジスタからなる集積回路チップであり、基板５上に直接載置（Chip On Glass）されることにより撮像素子１のドレインラインＤＬに接続され、コントローラからの制御信号Ｄｃｎｔに従って、後述する所定の期間において全てのデータラインＤＬにプリチャージ電圧（＋５（Ｖ））を出力し、電荷をプリチャージさせる。ドレインドライバ４は、プリチャージの後の所定の期間においてダブルゲートトランジスタ１０の半導体層４４にチャネルが形成されているか否かによって変化する各データラインＤＬの電位を読み出し、画像データＤＡＴＡとしてコントローラに供給する。ドレインドライバ４は、データラインＤＬからパラで読み出した電位信号を、内部のＣ−ＭＯＳトランジスタを含む回路構成のシフトレジスタでＰ／Ｓ変換する。ドレインドライバ４内のシフトレジスタはアクティブマトリクス駆動のため、３〜４ＭＨｚ以上のクロック周波数で動作するのが望ましいが、最低でも１ＭＨｚ以上であればよい。また、プリチャージ電圧（ハイレベル）は１２（Ｖ）以下で、非プリチャージ時の電圧（ローレベル）は０（Ｖ）でよいが消費電力及び回路規模を考慮すればプリチャージ電圧は５（Ｖ）又は３．３（Ｖ）の電圧が望ましく、その他の制御信号Ｄｃｎｔもハイレベル電位とローレベル電位との差が３．３（Ｖ）又は５．５（Ｖ）でもよい。
【００１７】
　次に、撮像素子１を構成するダブルゲートトランジスタ１０の駆動原理について、図３（ａ）〜（ｈ）の模式図を参照して説明する。
【００１８】
　ダブルゲートトランジスタ１０の半導体層４４のチャネル形成領域は、ｎ型半導体層４６ａ、４６ｂ間のブロッキング層４５の下に発生するため、チャネル長はブロッキング層４５のチャネル長方向の長さに等しい。したがって、図３（ａ）に示すように、ボトムゲート電極（ＢＧ）４２に印加されている電圧が０（Ｖ）であるときは、トップゲート電極（ＴＧ）５０に印加されている電圧が＋１５（Ｖ）であっても、チャネルの両端にかかる電界がトップゲート電極（ＴＧ）５０に印加されている電圧でなく、ソース、ドレイン電極４７、４８の電圧になるので半導体層４４にはチャネル長方向に連続したｎチャネルが形成されず、ドレイン電極４６ａ（Ｄ）に＋５（Ｖ）の電圧が供給されても、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流は流れない。また、この状態では、後述するように半導体層４４及び半導体層４４のチャネル領域直上のブロッキング層４５に蓄積された正孔が同じ極性のトップゲート電極（ＴＧ）５０の電圧により反発し、吐出される。以下、この状態をリセット状態という。
【００１９】
　図３（ｂ）に示すように、トップゲート電極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）であり、ボトムゲート電極（ＢＧ）４２に印加されている電圧が０（Ｖ）であるときは、半導体層４４にはｎチャネルが形成されず、ドレイン電極４６ａ（Ｄ）に＋５（Ｖ）の電圧が供給されても、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流は流れない。
【００２０】
　このように、半導体層４４のチャネル領域の両端とトップゲート電極（ＴＧ）５０との間にそれぞれドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂが配置されているため、チャネル領域の両端には、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの電界に影響されるため、トップゲート電極（ＴＧ）５０のみの電界では連続したチャネルを形成することができないので、ボトムゲート電極（ＢＧ）４２に印加されている電圧が０（Ｖ）である場合には、トップゲート電極（ＴＧ）１８に印加されている電圧の如何に関わらず、半導体層４４にｎチャネルが形成されることはない。
【００２１】
　図３（ｃ）に示すように、トップゲート電極（ＴＧ）５０に印加されている電圧が＋１５（Ｖ）であり、ボトムゲート電極（ＢＧ）４２に印加されている電圧が＋１５（Ｖ）であるときは、半導体層４４のボトムゲート電極（ＢＧ）４２側にｎチャネルが形成される。これにより、半導体層４４が低抵抗化し、ドレイン電極４６ａに＋５（Ｖ）の電圧が供給されると、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流が流れる。
【００２２】
　図３（ｄ）に示すように、後述するように半導体層４４内に十分な量の正孔が蓄積されず、トップゲート電極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）であると、ボトムゲート電極（ＢＧ）４２に印加されている電圧が＋１５（Ｖ）であっても、半導体層４４の内部に空乏層が広がり、ｎチャネルがピンチオフされて、半導体層４４が高抵抗化する。このため、ドレイン電極４６ａに＋５（Ｖ）の電圧が供給されても、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流が流れない。以下、この状態を第１の読み出し状態という。
【００２３】
　半導体層４４には入射された励起光の光量に応じて正孔−電子対が生じる。このとき図３（ｅ）に示すように、トップゲート電極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）であり、ボトムゲート電極（ＢＧ）４２に印加されている電圧が０（Ｖ）であると、正孔−電子対のうち正極性の正孔が半導体層４４及び半導体層４４のチャネル領域直上のブロッキング層４５に蓄積される。以下、上述したリセット状態となり、後述する読み出し状態となるまでにおけるこの状態をフォトセンス状態という。なお、こうしてトップゲート電極（ＴＧ）５０の電界に応じて半導体層４４内に蓄積された正孔は、リセット状態となるまで半導体層４４から吐出されることはない。
【００２４】
　図３（ｆ）に示すように、トップゲート電極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）であり、ボトムゲート電極（ＢＧ）４２に印加されている電圧が＋１５（Ｖ）であるが、半導体層４４内に正孔が蓄積されている場合には、蓄積されている正孔が負電圧の印加されているトップゲート電極５０に引き寄せられて保持され、トップゲート電極５０に印加されている負電圧が半導体層４４に及ぼす影響を緩和する方向に働く。このため、半導体層４４のボトムゲート電極（ＢＧ）４２側にｎチャネルが形成され、半導体層４４が低抵抗化して、ドレイン電極４６ａに＋５（Ｖ）の電圧が供給されると、ドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流が流れる。以下、この状態を第２の読み出し状態という。
【００２５】
　次に、図１（ａ）に示すトップゲートドライバ２の詳細について説明する。図４は、トップゲートドライバ２の全体の構成を示すブロック図である。撮像素子１に配されているダブルゲートトランジスタ１０の行数（トップゲートラインＴＧＬの数）をｎとすると、トップゲートドライバ２は、ｎ個の段ＲＳ（１）〜ＲＳ（ｎ）から構成される。但し、図４では、ｎが偶数である場合の構成を示している。
【００２６】
　コントローラからの制御信号Ｔｃｎｔとして、奇数番目の段ＲＳ（１），ＲＳ（３），・・・には、信号ＣＫ１が供給されている。偶数番目の段ＲＳ（２），ＲＳ（４），・・・には、信号ＣＫ２が供給されている。各段共に、コントローラから定電圧Ｖｓｓが供給されている。信号ＣＫ１、ＣＫ２のハイレベルは＋１５（Ｖ）、ローレベルは−１５（Ｖ）である。また、定電圧Ｖｓｓのレベルは−１５（Ｖ）である。
【００２７】
　また、１番目の段ＲＳ（１）には、コントローラからスタート信号ＩＮが供給される。スタート信号ＩＮのハイレベルは＋１５（Ｖ）、ローレベルは−１５（Ｖ）である。２番目以降の段ＲＳ（２）〜ＲＳ（ｎ）には、それぞれの前段ＲＳ（１）〜ＲＳ（ｎ−１）からの出力信号ＯＵＴ１〜ＯＵＴｎ−１が供給される。さらに、各段ＲＳ（ｋ）（ｋ：１〜ｎの整数）には、後ろの段ＲＳ（ｋ＋１）〜の出力信号ＯＵＴｋ＋１（但し、最終段ＲＳ（ｎ）の場合は１番目の段ＲＳ（１）の出力信号ＯＵＴ１がリセットパルスとして供給される。なお、各段ＲＳ（１）〜ＲＳ（ｎ）の出力信号ＯＵＴ１〜ＯＵＴｎは、撮像素子１のトップゲートラインＴＧＬにそれぞれ出力される。
【００２８】
　図５は、トップゲートドライバ２の各段ＲＳ（１）〜ＲＳ（ｎ）の回路構成を示す図である。図示するように、各段ＲＳ（１）〜ＲＳ（ｎ）は、基本構成として６つのＴＦＴ（薄膜トランジスタ）２１、２２、２３、２５、２６、２７を有している。ＴＦＴ２１、２２、２３、２５、２６、２７は、図１（ｂ）の薄膜トランジスタ６に相当する、いずれもｎチャネルＭＯＳ型の電界効果トランジスタで構成され、ゲート絶縁膜に窒化シリコンを用い、半導体層にアモルファスシリコンを用いている。各段ＲＳ（ｋ）のＴＦＴ２１のゲート電極及びドレイン電極は互いに前段ＲＳ（ｋ−１）のＴＦＴ２５のソース電極に接続され、ＴＦＴ２１のソース電極は、ＴＦＴ２２のゲート電極、ＴＦＴ２５のゲート電極及びＴＦＴ２７のドレイン電極に接続されている。ＴＦＴ２２のドレイン電極は、ＴＦＴ２３のソース電極及びＴＦＴ２６のゲート電極に接続され、ＴＦＴ２２のソース電極及びＴＦＴ２７のソース電極には定電圧Ｖｓｓが供給されている。そして、ＴＦＴ２３のゲート電極及びドレイン電極には基準電圧Ｖｄｄが供給され、奇数段のＴＦＴ２５のドレイン電極には信号ＣＫ１が供給され、偶数段のＴＦＴ２５のドレイン電極には信号ＣＫ２が供給され、各段のＴＦＴ２５のソース電極はＴＦＴ２６のドレイン電極に接続され、ＴＦＴ２６のソース電極には定電圧Ｖｓｓが供給されている。ＴＦＴ２７のゲート電極には、次段の出力信号ＯＵＴｋ＋１が入力される。ここで、１段目以外の奇数番目の段ＲＳ（ｋ）を例として、各段ＲＳ（１）〜ＲＳ（ｎ）の機能を説明する。
【００２９】
　ＴＦＴ２１のゲート電極とドレイン電極とには、前の段ＲＳ（ｋ−１）からの出力信号ＯＵＴｋ−１が供給される。ＴＦＴ２１は、ハイレベルの出力信号ＯＵＴｋ−１が供給されたときにオンし、この出力信号ＯＵＴｋ−１によりドレイン電極とソース電極との間に電流が流れることによって、ＴＦＴ２１のソース電極とＴＦＴ２２、２５のゲート電極との間の配線にそれぞれ形成されている配線容量Ｃ２、Ｃ５に電荷をチャージさせる。
【００３０】
　ＴＦＴ２３のゲート電極とドレイン電極とには、基準電圧Ｖｄｄが供給されているので、ＴＦＴ２３は、基準電圧Ｖｄｄを分圧する負荷としての機能を有する。
【００３１】
　ＴＦＴ２２は、配線容量Ｃ２に電荷がチャージされていないときにオフ状態となり、ＴＦＴ２３を介して供給された基準電圧Ｖｄｄにより配線容量Ｃ６に電荷をチャージさせる。また、ＴＦＴ２２は、配線容量Ｃ２に電荷がチャージされているときにオン状態となり、ドレイン電極とソース電極との間に貫通電流が生じる。ここで、ＴＦＴ２２、２３は、いわゆるＥＥ型の構成となっているため、ＴＦＴ２３が完全なオフ抵抗とならないことで配線容量Ｃ６に蓄積された電荷が完全にディスチャージされないことがあるが、ＴＦＴ２６の閾値電圧よりも十分に低い電圧となる。
【００３２】
　ＴＦＴ２５のドレイン電極には、信号ＣＫ１が供給される。ＴＦＴ２５は、配線容量Ｃ５に電荷がチャージされているとき（すなわち、ＴＦＴ２６がオフ状態のとき）にオン状態となり、入力された信号ＣＫ１によりゲート電極とソース電極と並びにそれらの間のゲート絶縁膜からなる寄生容量へのチャージアップや、ゲート電極とドレイン電極と並びにそれらの間のゲート絶縁膜による寄生容量がオン電流によりチャージアップされるブートストラップ効果により配線容量Ｃ５の電位が上昇しゲート飽和電圧にまで達するとソース−ドレイン電流がほぼ飽和するので、出力信号ＯＵＴｋは、実質的に信号ＣＫ１とほぼ同電位となる。ＴＦＴ２５は、また、配線容量Ｃ５に電荷がチャージされていないとき（すなわち、ＴＦＴ２６がオン状態のとき）にオフ状態となり、ドレイン電極に供給された信号ＣＫ１の出力を遮断する。
【００３３】
　ＴＦＴ２６のドレイン電極には、定電圧Ｖｓｓが供給される。ＴＦＴ２６は、配線容量Ｃ６に電荷がチャージされていないとき（すなわち、ＴＦＴ２５がオン状態のとき）にオフ状態となり、ＴＦＴ２５のソース電極から出力された信号のレベルを当該段の出力信号ＯＵＴｋとして出力させる。
【００３４】
　ＴＦＴ２６は、また、配線容量Ｃ６に電荷がチャージされているとき（すなわち、ＴＦＴ２５がオフ状態のとき）にオン状態となり、ドレイン電極に供給された定電圧Ｖｓｓのレベルをソース電極から当該段の出力信号ＯＵＴｋとして出力させる。
【００３５】
　ＴＦＴ２７のゲート電極には、後ろの段ＲＳ（ｋ＋１）の出力信号ＯＵＴｋ＋１が供給される。ＴＦＴ２７は、ゲート電極に供給される出力信号ＯＵＴｋ＋１がハイレベルになったときにオンし、配線容量Ｃ２、Ｃ５に蓄積された電荷をディスチャージさせる。
【００３６】
　なお、偶数番目の段ＲＳ（ｋ）においては、ＴＦＴ２５のドレイン電極に信号ＣＫ２が、信号ＣＫ１の代わりにコントローラから供給される。また、１番目の段ＲＳ（１）においては、ＴＦＴ２１のゲート電極及びドレイン電極にスタート信号ＩＮが、前の段の出力信号の代わりにコントローラから供給される。最後の段ＲＳ（ｎ）においては、ＴＦＴ２７のゲート電極に１番目の段ＲＳ（１）の出力信号ＯＵＴ１が、供給される。
【００３７】
　次に、図１（ａ）に示すボトムゲートドライバ３の詳細について説明すると、ボトムゲートドライバ３は、全体の構成及び各段の構成共に、トップゲートドライバ２の構成と同じである。但し、ボトムゲートドライバ３は、定電圧Ｖｓｓ（−１５（Ｖ））の代わりに定電圧Ｖｓｓ（０（Ｖ））がコントローラから供給される。信号ＣＫ１、ＣＫ２のローレベルは、定電圧Ｖｓｓのレベルと同じ０（Ｖ）である。また、制御信号Ｂｃｎｔに含まれる各信号のコントローラからの供給タイミングが、制御信号Ｔｃｎｔに含まれる各信号の供給タイミングと異なる。
【００３８】
　以下、この実施の形態にかかる撮像装置の動作について説明する。最初に、トップゲートドライバ２及びボトムゲートドライバ３の動作について説明する。なお、トップゲートドライバ２とボトムゲートドライバ３とは、実質的には信号の入力タイミングと定電圧Ｖｓｓのレベルが異なり、これに合わせて出力信号の出力タイミングとレベルとが異なるだけなので、ボトムゲートドライバ３については、トップゲートドライバ２と異なる部分だけを説明することとする。
【００３９】
　図６は、トップゲートドライバ２（またはボトムゲートドライバ３）の動作を示すタイミングチャートである。１垂直期間が開始したタイミングｔｎにおいて、コントローラから１番目の段ＲＳ（１）に供給されるスタート信号ＩＮが立ち上がる。スタート信号ＩＮは、１水平期間が終了するタイミングｔ１までの所定期間においてハイレベルとなっている。
【００４０】
　タイミングｔｎからｔ１までの間の所定期間、ハイレベルのスタート信号ＩＮがコントローラから１番目の段ＲＳ（１）のＴＦＴ２１のゲート電極に供給されると、１番目の段ＲＳ（１）のＴＦＴ２１がオンする。このとき、ハイレベルのスタート信号ＩＮは、１番目の段ＲＳ（２）のＴＦＴ２１のドレイン電極にも供給されており、ドレイン電極とソース電極との間に電流が流れることで、１番目の段ＲＳ（１）の配線容量Ｃ２、Ｃ５に電荷がチャージされる。そして、配線容量Ｃ２、Ｃ５の電位がハイレベルとなることで、ＴＦＴ２２、２５がそれぞれオンする。この期間、段ＲＳ（２）〜ＲＳ（ｎ）のＴＦＴ２１のドレイン電極及びゲート電極には、ハイレベルのスタート信号ＩＮが入力されていないので、段ＲＳ（２）〜ＲＳ（ｎ）のＴＦＴ２１のゲート絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積されることはない。また、１番目の段ＲＳ（１）のＴＦＴ２１のゲート電極及びドレイン電極には、１垂直期間のうちタイミングｔｎからｔ１までの間だけしかハイレベルにならないので、１番目の段ＲＳ（１）のＴＦＴ２１のゲート絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積され続けることはない。
【００４１】
　ＴＦＴ２２がオンするまで、１番目の段ＲＳ（１）の配線容量Ｃ６は、ＴＦＴ２３を介して供給される基準電圧Ｖｄｄによって電荷が蓄積されてハイレベルとなっている。ここで、ＴＦＴ２２がオンしたことによって、配線容量Ｃ６に蓄積されている電荷がディスチャージされる。これにより、１番目の段ＲＳ（１）ＴＦＴ２６は、ゲート電極の電位がローレベルとなってオフする。また、ハイレベルのスタート信号ＩＮが供給されている期間は信号ＣＫ２がハイレベルとなっているため、連続して駆動している場合は、ｎ番目の段ＲＳ（ｎ）のＴＦＴ２５から出力信号ＯＵＴｎが出力される。
【００４２】
　次に、タイミングｔ１からｔ２までの所定期間、信号ＣＫ１がハイレベルとなる。このとき、１番目の段ＲＳ（１）においては、ＴＦＴ２５がオン、ＴＦＴ２６がオフとなることから、ＴＦＴ２５のソース電極から、ほぼ信号ＣＫ１のハイレベルが出力信号ＯＵＴ１として出力される。
【００４３】
　また、タイミングｔ１からｔ２までの所定期間、１番目の段ＲＳ（１）から出力されているハイレベルの出力信号ＯＵＴ１は、２番目の段ＲＳ（２）のＴＦＴ２１のゲート電極及びドレイン電極に供給されている。これにより、１番目の段ＲＳ（１）にハイレベルのスタート信号ＩＮが供給された場合と同様に、２番目の段ＲＳ（２）の配線容量Ｃ２、Ｃ５に電荷がチャージされる。
【００４４】
タイミングｔ１からｔ２までの一部の間、２番目の段ＲＳ（２）においては、ＴＦＴ２５がオン、ＴＦＴ２６がオフとなるが、ＴＦＴ２５のドレイン電極に供給されている信号ＣＫ２がローレベルであるため、ほぼ信号ＣＫ２のローレベルが出力信号ＯＵＴ２として出力される。
【００４５】
　また同時に、ハイレベルの出力信号ＯＵＴ１は、ｎ番目の段ＲＳ（ｎ）のＴＦＴ２７のゲート電極に供給されているので、前の垂直期間においてｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５に蓄積された電荷がディスチャージされ、定電圧Ｖｓｓとなる。このためｎ番目の段ＲＳ（ｎ）のＴＦＴ２１が再びオンするまでの間、ｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５がフローティング状態になることがなく安定して駆動することができる。こうして３〜ｎ番目の段ＲＳ（３）〜ＲＳ（ｎ）では、タイミングｔ１からｔ２までの間、配線容量Ｃ２、Ｃ５の電位がローレベルとなり、ＴＦＴ２２、２５がオフ状態となる。配線容量Ｃ６の電位がハイレベルとなり、ＴＦＴ２６がオン状態となる。これにより、３〜ｎ番目の段ＲＳ（３）〜ＲＳ（ｎ）においては、ほぼ定電圧Ｖｓｓのレベルが出力信号ＯＵＴ３〜ＯＵＴｎとしてそれぞれ出力される。またこの期間、各段ＲＳ（１）〜ＲＳ（ｎ）のＴＦＴ２１のうち、ゲート電極及びドレイン電極にハイ電圧が印加されているのは２番目の段ＲＳ（２）のみであり、他の段のＴＦＴ２１のゲート絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積され続けることはない。
【００４６】
　次に、タイミングｔ２からｔ３までの所定期間、信号ＣＫ２がハイレベルとなる。タイミングｔ２からｔ３までの間においては、タイミングｔ１からｔ２までの間における１番目、２番目、ｎ番目の段ＲＳ（１）、ＲＳ（２）、ＲＳ（ｎ）をそれぞれＲＳ（２）、ＲＳ（３）、ＲＳ（１）に、信号ＣＫ１、ＣＫ２をそれぞれ信号ＣＫ２、ＣＫ１に置き換えると、各段ＲＳ（１）〜ＲＳ（ｎ）はタイミングｔ１からｔ２までの間と同様に動作することとなる。すなわち、タイミングｔ２からｔ３までの間においては、２番目の段ＲＳ（２）からの出力信号ＯＵＴ２が所定期間ハイレベルとなり、それ以外の段ＲＳ（１）、ＲＳ（３）〜ＲＳ（ｎ）からの出力信号ＯＵＴ１、ＯＵＴ３〜ＯＵＴｎがローレベルとなる。２番目の段ＲＳ（２）からのハイレベルの出力信号ＯＵＴ２は、１番目の段ＲＳ（１）のＴＦＴ２７のゲート電極へ出力され、１番目の段ＲＳ（１）の配線容量Ｃ２、Ｃ５の電位を定電圧Ｖｓｓにする。このため１番目の段ＲＳ（１）のＴＦＴ２１が再びオンするまでの間、１番目の段ＲＳ（１）の配線容量Ｃ２、Ｃ５がフローティング状態になることがなく安定して駆動することができる。またこの期間、各段ＲＳ（１）〜ＲＳ（ｎ）のＴＦＴ２１のうち、ゲート電極及びドレイン電極にオン電圧が印加されているのは３番目の段ＲＳ（３）のみであり、他の段のＴＦＴ２１のゲート絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積され続けることはない。
【００４７】
　また、タイミングｔ３からｔ４までの間においては、タイミングｔ１からｔ２までの間における１番目、２番目、ｎ番目の段ＲＳ（１）、ＲＳ（２）、ＲＳ（ｎ）をそれぞれＲＳ（３）、ＲＳ（４）、ＲＳ（２）に置き換えると、各段ＲＳ（１）〜ＲＳ（ｎ）はタイミングｔ１からｔ２までの間と同様に動作することとなる。すなわち、タイミングｔ３からｔ４までの間においては、３番目の段ＲＳ（３）からの出力信号ＯＵＴ３が所定期間ハイレベルとなり、それ以外の段ＲＳ（１）、ＲＳ（２）、ＲＳ（４）〜ＲＳ（ｎ）からの出力信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ４〜ＯＵＴｎがローレベルとなる。また、３番目の段ＲＳ（３）からのハイレベルの出力信号ＯＵＴ３は、２番目の段ＲＳ（２）のＴＦＴ２７のゲート電極へ出力され、２番目の段ＲＳ（２）の配線容量Ｃ２、Ｃ５の電位を定電圧Ｖｓｓにする。このため２番目の段ＲＳ（２）のＴＦＴ２１が再びオンするまでの間、２番目の段ＲＳ（２）の配線容量Ｃ２、Ｃ５がフローティング状態になることがなく安定して駆動することができる。
【００４８】
　以下同様に、タイミングｔｎ−１からｔｎまでの所定期間においては、ｎ−１番目の段ＲＳ（ｎ−１）のＴＦＴ２５からハイレベルの出力信号ＯＵＴｎ−１が出力され、タイミングｔｎからｔ１までの間にｎ番目の段ＲＳ（ｎ）のＴＦＴ２５からハイレベルの出力信号ＯＵＴｎが出力される。したがって、タイミングｔ１から次のタイミングｔ１までの間が１垂直期間となって、ハイレベルの出力信号ＯＵＴ１からＯＵＴｎ−１を順次出力する。
【００４９】
　なお、図６のタイミングチャートにおいて、トップゲートドライバ２として適用した場合には、コントローラからの信号ＣＫ１、ＣＫ２がハイレベルとなっている所定期間は、１水平期間の全体であっても、１水平期間の一部でもよい。すなわち、トップゲートドライバ２では、後述するようにリセット電圧を１Ｔの期間出力してもよく、また１Ｔ未満の間出力してもよい。一方、ボトムゲートドライバ３として適用した場合には、コントローラからの信号ＣＫ１、ＣＫ２がハイレベルとなっている所定期間は、１水平期間のうちの前半半分である。すなわち、ボトムゲートドライバ３では、ハイレベルの出力信号ＯＵＴｋとハイレベルの出力信号ＯＵＴｋ＋１との間に、後述するようにデータラインＤＬにプリチャージ電圧を供給する期間がなる。
【００５０】
　また、信号ＣＫ１、ＣＫ２のローレベル、定電圧Ｖｓｓのレベルの違いにより、各段ＲＳ（１）〜ＲＳ（ｎ）から出力される出力信号ＯＵＴ１〜ＯＵＴｎのローレベルは、トップゲートドライバ２として適用した場合は−１５（Ｖ）、ボトムゲートドライバ３として適用した場合は０（Ｖ）である。さらに、信号ＣＫ１、ＣＫ２のハイレベルの違いにより、各段ＲＳ（１）〜ＲＳ（ｎ）から出力される出力信号ＯＵＴ１〜ＯＵＴｎのハイレベルは、トップゲートドライバ２として適用した場合は＋１５（Ｖ）、ボトムゲートドライバ３として適用した場合は＋１５（Ｖ）である。
【００５１】
　次に、撮像素子１を駆動して画像を撮影するための全体の動作について、図７（ａ）〜（ｉ）に示す模式図を参照して説明する。なお、以下の説明において、１Ｔの期間は、１水平期間と同じ長さを有するものとする。また、説明を簡単にするため、撮像素子１に配置されているダブルゲートトランジスタ１０のうち、最初の３行のみを考えることとする。
【００５２】
　まず、タイミングＴ１からＴ２までの１Ｔの期間において、図７（ａ）に示すように、トップゲートドライバ２は、１行目のトップゲートラインＴＧＬを選択して＋１５（Ｖ）を出力し、２、３行目（他の全行）のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０がリセット状態となり、２、３行目のダブルゲートトランジスタ１０が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００５３】
　次に、タイミングＴ２からＴ３までの１Ｔの期間において、図７（ｂ）に示すように、トップゲートドライバ２は、２行目のトップゲートラインＴＧＬを選択して＋１５（Ｖ）を出力し、他のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０がフォトセンス状態となり、２行目のダブルゲートトランジスタ１０がリセット状態となり、３行目のダブルゲートトランジスタ１０が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００５４】
　次に、タイミングＴ３からＴ４までの１Ｔの期間において、図７（ｃ）に示すように、トップゲートドライバ２は、３行目のトップゲートラインＴＧＬを選択して＋１５（Ｖ）を出力し、他のトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタがフォトセンス状態となり、３行目のダブルゲートトランジスタ１０がリセット状態となる。
【００５５】
　次に、タイミングＴ４からＴ４．５までの０．５Ｔの期間において、図７（ｄ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのデータラインＤＬに＋５（Ｖ）を出力する。この期間において、すべての行のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００５６】
　次に、タイミングＴ４．５からＴ５までの０．５Ｔの期間において、図７（ｅ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、１行目のボトムゲートラインＢＧＬを選択して＋１５（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となり、２、３行目のダブルゲートトランジスタ１０がフォトセンス状態のままとなる。
【００５７】
　ここで、１行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ２からＴ４．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するデータラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ２からＴ４．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するデータラインＤＬ上の電荷はディスチャージされない。データドライバ４は、タイミングＴ４．５からＴ５までの期間で各データラインＤＬ上の電位を読み出し、１行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００５８】
　次に、タイミングＴ５からＴ５．５までの０．５Ｔの期間において、図７（ｆ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのデータラインＤＬに＋５（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、２、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００５９】
　次に、タイミングＴ５．５からＴ６までの０．５Ｔの期間において、図７（ｇ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、１行目のボトムゲートラインＢＧＬを選択して＋１５（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、２行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となり、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００６０】
　ここで、２行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ３からＴ５．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するデータラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ３からＴ５．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するデータラインＤＬ上の電荷はディスチャージされない。データドライバ４は、タイミングＴ５．５からＴ６までの期間で各データラインＤＬ上の電位を読み出し、２行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００６１】
　次に、タイミングＴ６からＴ６．５までの０．５Ｔの期間において、図７（ｈ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのデータラインＤＬに＋５（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００６２】
　次に、タイミングＴ６．５からＴ７までの０．５Ｔの期間において、図７（ｉ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲートドライバ３は、１行目のボトムゲートラインＢＧＬを選択して＋１５（Ｖ）を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、３行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となる。
【００６３】
　ここで、３行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ４からＴ６．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するデータラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ４からＴ６．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するデータラインＤＬ上の電荷はディスチャージされない。データドライバ４は、タイミングＴ６．５からＴ７までの期間で各データラインＤＬ上の電位を読み出し、３行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００６４】
　こうしてドレインドライバ４から行毎に供給された画像データＤＡＴＡに対して、コントローラが所定の処理を行うことで、撮像対象物の画像データが生成される。
　なお、フォトセンス時以外でも、例えば読み出し後でもダブルゲートトランジスタ１０にはトップゲート電極５０に−１５（Ｖ）、ボトムゲート電極４２に０（Ｖ）が印加され、励起光に応じて電子−正孔対が発生されるが、読み出し後に蓄積されたキャリアをリセットにより吐出してからフォトセンスを開始するので、フォトセンス時にダブルゲートトランジスタ１０で発生した電子−正孔対は、所定期間中の光入射によるものであり、高い精度で撮像することができる。また、励起光に対して感度がよい半導体層を適用した場合、フォトセンス期間が長いと暗くても明るいときと同程度のキャリアを蓄積してしまうことがあるためフォトセンスの暗と明の電圧比が低くなってしまうが、トップゲートドライバ２とボトムゲートドライバ３の転送速度を制御することにより最適な電圧比になるようにフォトセンス時間を設定することができる。
【００６５】
　以上説明したように、この実施の形態にかかる撮像装置では、撮像素子１のトップゲートラインＴＧＬ及びボトムゲートラインＢＧＬを選択するためのトップゲートドライバ２及びボトムゲートドライバ３は、コントローラから制御信号Ｔｃｎｔ、Ｂｃｎｔとして供給される信号ＣＫ１、ＣＫ２の電圧レベルを各段ＲＳ（１）〜ＲＳ（ｎ）の出力信号として出力することができる。このため、撮像素子１に配置されたダブルゲートトランジスタ１０の行数が多くなり、トップゲートドライバ２及びボトムゲートドライバ３の段数が多くなっても、後ろの方の段で出力信号のレベルが減衰してしまうことがない。
【００６６】
　また、トップゲートドライバ２及びボトムゲートドライバ３の各段ＲＳ（ｋ）（ｋ：１〜ｎの整数）を構成するＴＦＴ２１のゲート電極にハイレベルの信号が印加されるのは、それぞれの前段からハイレベルの出力信号ＯＵＴｋ−１（但し、第１段ＲＳ（１）ではコントローラからのスタート信号ＩＮ）が供給されているときだけである。すなわち、各段ＲＳ（ｋ）のＴＦＴ２１は、出力信号をシフトさせるために特に必要な場合以外、オン／オフ駆動されることはない。このため、各段ＲＳ（ｋ）のＴＦＴ２１の閾値電圧特性の変動を極力抑えることができ、閾値電圧特性の変動によるトップゲートドライバ２及びボトムゲートドライバ３の誤動作を抑えることができる。
【００６７】
　また、この実施の形態にかかる撮像装置で適用されているトップゲートドライバ２及びボトムゲートドライバ３の各段ＲＳ（ｋ）を構成するＴＦＴ２１は、前段ＲＳ（ｋ−１）からの出力信号ＯＵＴｋ−１（但し、１番目の段ＲＳ（１）ではコントローラからの制御信号ＩＮ）によってオンされ、配線容量Ｃ２、Ｃ５に電荷をチャージさせる。つまり、配線容量Ｃ２、Ｃ５に電荷をチャージさせるために特別な制御信号をコントローラから供給する必要がなく、トップゲートドライバ２及びボトムゲートドライバ３を外部のコントローラと接続するための端子数を少なくすることができる。また、一旦配線容量Ｃ２、Ｃ５にチャージされた電荷は、ＴＦＴ２１を介さずにＴＦＴ２７を介して排出されるので、配線容量Ｃ２、Ｃ５をディスチャージの際に前段の出力信号ＯＵＴをハイレベルにさせることがない。
【００６８】
　さらに、この実施の形態にかかる撮像装置では、撮像素子１を構成する素子は、ダブルゲートトランジスタ１０だけであるのに対して、トップゲートドライバ２及びボトムゲートドライバ３を構成する素子は、ＴＦＴ２１〜２３、２５〜２７だけである。ここで、ＴＦＴ２１〜２３、２５〜２７は、ダブルゲートトランジスタ１０のトップゲート電極（またはボトムゲート電極）を除いた構造のものとすることができるので、トップゲートドライバ２及びボトムゲートドライバ３の薄膜トランジスタは、撮像素子１のダブルゲートトランジスタ１０の薄膜トランジスタ部分と同一の基板上に、同一のプロセスで形成することができる。
【００６９】
　従って、撮像素子１、トップゲートドライバ２及びボトムゲートドライバ３を含む撮像装置を低コストで製造することが可能になると共に、撮像素子１とトップゲートドライバ２またはボトムゲートドライバ３との間の接続不良が発生することを抑えることができる。さらには、トップゲートドライバ２及びボトムゲートドライバ３を別モジュールで製造して取り付けるよりも、撮像装置全体を薄型に形成することができる。
【００７０】
　本発明は、上記の実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記の実施の形態の変形態様について、説明する。
【００７１】
　上記の実施の形態では、トップゲートドライバ２及びボトムゲートドライバ３は、各段が基本構成としての６つのＴＦＴ２１〜２３、２５〜２７から構成されるものとしていた。しかしながら、トップゲートドライバ２及びボトムゲートドライバ３は、この構成に限られるものではない。トップゲートドライバ２及びボトムゲートドライバ３の他の構成例について、図８〜図１４を参照して説明する。
【００７２】
　図８に示す構成では、トップゲートドライバ２またはボトムゲートドライバ３の各段（ｋ：１〜ｎの整数）は、基本構成としてのＴＦＴ２１〜２３、２５〜２７に加えて、付加構成としてのＴＦＴ２４を有している。ＴＦＴ２４は、ドレイン電極がＴＦＴ２５のソース電極に接続され、ソース電極には定電圧Ｖｓｓが供給されている。奇数番目の段ＲＳ（１）、ＲＳ（３）、……におけるＴＦＴ２４のゲート電極には、信号ＣＫ１のレベルを反転した信号¬ＣＫ１（¬は、論理否定を表す。以下、同じ）が供給され、偶数番目の段ＲＳ（２）、ＲＳ（４）、……におけるＴＦＴ２４のゲート電極には、信号ＣＫ２のレベルを反転した信号¬ＣＫ２が供給される。同様に奇数番目の段ＲＳ（１）、ＲＳ（３）、……におけるＴＦＴ２５のドレイン電極には、信号ＣＫ１が供給され、偶数番目の段ＲＳ（２）、ＲＳ（４）、……におけるＴＦＴ２４のドレイン電極には、信号ＣＫ２が供給される。ＴＦＴ２４は、図９に示すように、信号ＣＫ１がハイレベルからローレベルに変化したとき、すなわち信号¬ＣＫ１がローレベルからハイレベルに変化するとオンし、ＴＦＴ２５のソース電極と接続されている配線に形成された配線容量Ｃ１にチャージされた電荷を強制的に排出させる。つまり、ＴＦＴ２４は、ＴＦＴ２５からトップゲートラインＴＧＬまたはボトムゲートラインＢＧＬに出力されたハイレベルの出力信号ＯＵＴｋを迅速に定電圧Ｖｓｓに下げる機能を有している。このため、出力信号ＯＵＴｋのハイレベルからローレベルへの立ち下がりを鋭敏にすることができる。
　また図１０に示すように、付加構成としてのＴＦＴ３１を設けてもよい。ＴＦＴ３１は、ゲート電極に基準電圧Ｖｄｄが印加され、ドレイン電極が配線容量Ｃ２に接続され、ソース電極に定電圧Ｖｓｓが供給されている。これにより、ＴＦＴ３１は、配線容量Ｃ６のディスチャージとともにオンし、配線容量Ｃ２、Ｃ５に蓄積される電荷の量を調整して、配線容量Ｃ２、Ｃ５の電位を安定させるものである。
【００７３】
　図１１に示す構成では、図１０のＴＦＴ３１の替わりに抵抗素子３２を設けている。
抵抗素子３２は、十分な大きさの抵抗値を有しており、ＴＦＴ３１と同様に、配線容量Ｃ２、Ｃ５に蓄積される電荷の量を調整して、配線容量Ｃ２、Ｃ５の電位を安定させる機能を有している。
【００７４】
　図１２、図１３に示す構成では、各段ＲＳ（ｋ）（ｋ：１〜ｎの整数）においてそれぞれ図１０、図１１に示す構成にＴＦＴ２４が付加されている。このため、図３に示すトップゲートドライバ２またはボトムゲートドライバ３の全体構成において、各段ＲＳ（１）〜ＲＳ（ｎ）に信号ＣＫ１または信号ＣＫ２のレベルを反転した信号¬ＣＫ１または¬ＣＫ２が適宜供給される。
【００７５】
　ここで、ＴＦＴ２４がなくても動作可能な理由について説明する。ＴＦＴ２５のソース電極から出力される信号ＣＫ１（またはＣＫ２）のレベルがローレベルに変化すると、ハイレベル時にドレイン電極に接続された配線に蓄積された電荷が強制的にディスチャージされることはないものの、出力信号ＯＵＴｋのレベルは、信号ＣＫ１のローレベルまで変化することができる。すなわち、出力信号ＯＵＴｋのレベルをローレベルまでに変化させるための時間は、図８、図１２、図１３の例に比べてかかるものの、一定時間の間で出力信号ＯＵＴｋのレベルをローレベルに変化させることができることによるものである。また上述した各実施の形態では、図１４に示すようにＴＦＴ２３以外の抵抗素子３３を設けてもよい。
【００７６】
　また、上記の実施の形態では、ｎ番目の段ＲＳ（ｎ）の出力信号ＯＵＴｎを１番目の段ＲＳ（１）のＴＦＴ２７のゲート電極に供給し、これによって配線容量Ｃ２、Ｃ５に蓄積された電荷をディスチャージさせていた。しかしながら、１番目の段ＲＳ（１）のＴＦＴ２７のゲート電極には、コントローラから所定のタイミングで制御信号を供給するものとしてもよい。これにより、１垂直期間中の最後の水平期間から次の垂直期間の最初の水平期間に至るまでの時間を任意に設定することが可能となる。
【００７７】
　また、上記の実施の形態では、図６のタイミングチャートで示したように、１垂直期間が開始するとコントローラからハイレベルのスタート信号ＩＮをトップゲートドライバ２（またはボトムゲートドライバ３）の１番目の段ＲＳ（１）に供給するものとしていた。しかしながら、この場合におけるスタート信号ＩＮは、ｎ番目の段ＲＳ（ｎ）から出力される出力信号ＯＵＴｎと同じである。従って、トップゲートドライバ２（またはボトムゲートドライバ３）を連続駆動させる場合には、図１５に示すように、１番最初にイニシャルパルスとしてハイレベルのスタート信号ＩＮを供給する以外は、ｎ番目の段ＲＳ（ｎ）からの出力信号ＯＵＴｎを１番目の段ＲＳ（１）に供給するものとしてもよい。この場合、一番最初のスタート信号ＩＮにより、出力信号ＯＵＴｎがハイレベルになるが、このタイミングではドレインラインＤＬにプリチャージ電圧が供給されていないので特に問題ない。
　また、トップゲートドライバ２（またはボトムゲートドライバ３）を１度のみ駆動させる場合には、図１６に示すように、コントローラからの制御信号Ｔｃｎｔにｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５のディスチャージ用の信号φを付加し、ハイレベルの出力信号ＯＵＴｎが出力された後、信号φによりｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５をディスチャージしてもよい。
【００７８】
　また、上記の実施の形態では、トップゲートドライバ２の奇数番目の段ＲＳ（１），ＲＳ（３），・・・には信号ＣＫ１、¬ＣＫ１を、偶数番目の段ＲＳ（２），ＲＳ（４），・・・には信号ＣＫ２、¬ＣＫ２をそれぞれコントローラから供給するものとしていた。しかしながら、トップゲートドライバ２の場合は、ボトムゲートドライバ３と異なり、信号ＣＫ１、ＣＫ２を１水平期間の全体でハイレベルとさせることができる。すると、信号ＣＫ２は信号¬ＣＫ１と、信号¬ＣＫ２は信号ＣＫ１とそれぞれ等価なものとなる。従って、偶数番目の段ＲＳ（２），ＲＳ（４），・・・には信号¬ＣＫ１、ＣＫ１をコントローラから供給するものとしてもよい。
【００７９】
　次に、上述したような構成を有する撮像装置の製造方法について、図面を参照して説明する。
　図１７は、本実施形態に係る撮像装置の製造方法を示すプロセス断面図である。
　まず、図１７（ａ）に示すように、ガラス基板５上にＡｌ（アルミニウム）合金やＴａ（タンタル）等の、遮光性を有する金属膜をスパッタリングまたは蒸着により形成し、所定の電極形状にパターニングして、ダブルゲート型トランジスタ１０のボトムゲート電極４２、及びトップゲートドライバ２、ボトムゲートドライバ３の薄膜トランジスタ６（ＴＦＴ２１〜２３、２５〜２７やＴＦＴ２４）のゲート電極３４２を同一工程で同時に形成する。
【００８０】
　次いで、図１７（ｂ）に示すように、ボトムゲート電極４２及びゲート電極３４２上に、該Ａｌ合金やＴａ等の金属酸化膜、あるいは、ＣＶＤシリコン窒化膜等の単層、あるいは、複数層から構成される絶縁膜４３を形成する。この絶縁膜４３は、ダブルゲート型トランジスタのボトムゲート絶縁膜、及び、ＴＦＴのゲート絶縁膜として機能するものであり、後述する半導体層４４、３４４との界面状態により、ダブルゲート型トランジスタ１０及び薄膜トランジスタ６の特性に影響を及ぼすため、膜質の向上が不可欠である。そのため、絶縁膜の欠陥を低減する目的で、異種の絶縁膜を積層したり、洗浄工程を追加することが行われる。また、後述する半導体層４４、３４４の形成工程と連続的に行われる。
【００８１】
　次いで、図１７（ｃ）に示すように、ボトムゲート電極４２及びゲート電極３４２の形成位置に対応する絶縁膜４３上にＣＶＤ法により、アモルファスシリコンの半導体層４４、３４４を形成する。
　さらに、半導体層４４、３４４を後工程におけるダメージから保護するための窒化シリコンからなるブロック層４５、３４５を作成する。上述したように、半導体層４４、３４４に接する絶縁膜は、その界面状態により、ダブルゲート型トランジスタ１０及び薄膜トランジスタ６の特性を左右するため、半導体層４４、３４４とブロック層４５、３４５は、真空中で連続成膜することにより、汚れがつかないようにすることが望ましい。
【００８２】
　次いで、図１７（ｄ）に示すように、半導体層４４、３４４及びブロック層４５、３４５上に、ｎ+シリコン層４６、３４６を形成する。これは、ブロック層４５、３４５上にｎ+シリコン膜を成膜する方法によってもよいし、半導体層４４、３４４にリンなどをドーピングして形成するものであってもよい。このｎ+シリコン層４６、３４６（後述する４６ａ、４６ｂ、３４６ａ、３４６ｂ）は、後述するソース電極４８、３４８及びドレイン電極４７、３４７と、半導体層４４、３４４との電気的接続（オーミック接続）を良好にし、逆電界におけるリーク電流を防止する目的で形成される。
【００８３】
　次いで、図１７（ｅ）に示すように、ｎ+シリコン層４６、３４６上に、Ａｌ合金やＴａ等の金属膜をスパッタリングまたは蒸着により形成し、ｎ+シリコン層４６、３４６とともに、所定の電極形状にパターニングして、ダブルゲート型トランジスタのソース電極４８及びドレイン電極４７と、ＴＦＴのソース電極３４８及びドレイン電極３４７と、ｎ+シリコン層４６ａ、４６ｂ、３４６ａ、３４６ｂを同一工程で形成する。
　そして、図１７（ｆ）に示すように、全面にＣＶＤシリコン窒化膜やシリコン酸化膜等の、透明な層間絶縁膜兼トップゲート絶縁膜４９を形成した後、ＩＴＯ等の透明導電膜を蒸着により形成し、所定形状にパターニングして、ダブルゲート型トランジスタのトップゲート電極５０を形成する。
【００８４】
　その後、図２に示したように、ＣＶＤシリコン窒化膜等の透明な絶縁膜５１をオーバーコート膜（保護絶縁膜）として形成した後、ダブルゲートトランジスタ１０のトップゲート電極５０、ボトムゲート電極４２、ソース、ドレイン電極４７、４８に接続されたトップゲートラインＴＧＬ、ボトムゲートラインＢＧＬ、ドレインラインＤＬの端子部（図示を省略）や、信号が供給されるＴＦＴ６のゲート電極、ドレイン電極を露出するように開口部を形成し、単一のガラス基板５上にフォトセンサアレイとＴＦＴアレイが併設された撮像装置が完成する。
【００８５】
　このような構成及び製造方法を有する撮像装置によれば、単一のガラス基板５上にフォトセンサアレイとＴＦＴアレイを、同一の工程で、同時に形成することができ、フォトセンサアレイを指紋読取回路に、また、ＴＦＴアレイを指紋読取回路の駆動回路として適用することができる。
　したがって、フォトセンサアレイ及びＴＦＴアレイを、同一の生産設備による同一の製造プロセスを経て、単一のモジュール部品として製造することができ、機器の小型軽量化、及び、製造コストの大幅な削減を図ることができる。また上記工程では、製造に要する最高温度は２５０℃程度でよいので安価なガラスを採用でき、高温発生装置が不要なので製造コストを抑制できる。
【００８６】
　また、上記の実施の形態では、図４、図８、図１０〜図１６に示す構成のシフトレジスタを、撮像素子１を駆動するためのトップゲートドライバ２またはボトムゲートドライバ３として適用した場合を説明した。しかしながら、このような構成のシフトレジスタは、複数の画素が配置された任意の撮像素子または表示素子について、画素を行毎に選択するドライバとして適用することができる。さらには、このような構成のシフトレジスタは、撮像素子または表示素子を駆動するためのドライバとしてだけではなく、直列のデータを並列のデータに変換する場合などの他の用途にも適用することができる。
【図面の簡単な説明】
【００８７】
【図１】（ａ）は本発明の第１の実施の形態にかかる撮像装置の構成を示すブロック図であり、（ｂ）は、その略断面図である。
【図２】撮像素子を構成するダブルゲートトランジスタの断面図である。
【図３】（ａ）〜（ｆ）は、撮像素子を構成するダブルゲートトランジスタの駆動原理を説明する模式図である。
【図４】トップゲートドライバ（またはボトムゲートドライバ）のシフトレジスタの構成を示すブロック図である。
【図５】トップゲートドライバ（またはボトムゲートドライバ）の各段の回路構成を示す図である。
【図６】トップゲートドライバ（またはボトムゲートドライバ）の動作を示すタイミングチャートである。
【図７】（ａ）〜（ｉ）は、この実施の形態にかかる撮像装置の動作を説明する模式図である。
【図８】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図９】図８に示すトップゲートドライバ（またはボトムゲートドライバ）の動作を示すタイミングチャートである。
【図１０】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１１】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１２】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１３】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１４】トップゲートドライバ（またはボトムゲートドライバ）の各段の他の回路構成を示す図である。
【図１５】トップゲートドライバ（またはボトムゲートドライバ）の他のシフトレジスタの構成を示すブロック図である。
【図１６】トップゲートドライバ（またはボトムゲートドライバ）の他のシフトレジスタの構成を示すブロック図である。
【図１７】（ａ）〜（ｆ）は撮像装置の製造プロセスを示す断面図である。
【符号の説明】
【００８８】
　１…撮像素子、２…トップゲートドライバ、３…ボトムゲートドライバ、４…ドレインドライバ、５…基板、１０…ダブルゲートトランジスタ、２１〜２７…ＴＦＴ（基本構成）、３１…ＴＦＴ（付加構成）、３２…抵抗素子（付加構成）、ＲＳ（１）〜ＲＳ（ｎ）…段、ＴＧＬ…トップゲートライン、ＢＧＬ…ボトムゲートライン、ＤＬ…ドレインライン、ＧＬ…グランドライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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