(57)【要約】【課題】フローティングゲート電極を有する半導体記憶装置において、フローティングゲート電極をマスクとしてイオン注入したときの、トンネリング媒体となりうるゲート酸化膜およびフローティングゲート電極端部への欠陥発生の問題を、工数を増大させることなく解消する。【解決手段】半導体基板１上にゲート酸化膜１７を挟んでソース領域側のチャネル領域上にコントロールゲート電極１０を配置し、トンネリング媒体となりうるゲート酸化膜１９を挟んでドレイン領域側のチャネル領域上にフローティングゲート電極９を配置し、層間絶縁膜２０を挟んでコントロールゲート電極１０を覆うようにフローティングゲート電極９を配置し、フローティングゲート電極９の端部をサイドウォール絶縁膜１４および素子分離絶縁膜２上に位置するように配置する。【選択図】　　　図８
2004063814.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板内に分離絶縁膜により分離された活性領域を備え、前記活性領域上に第１の絶縁膜を介してコントロールゲート電極が形成され、前記コントロールゲート電極の一方の側面に第１のサイドウオールが接触して形成され、前記コントロールゲート電極の他方の側面側の前記半導体基板上に第２のサイドウオールが前記他方の側面から離間して形成され、前記コントロールゲート電極の上面上および前記他方の側面上の第２の絶縁膜と、前記コントロールゲート電極と前記第２のサイドウオールとに挟まれた前記半導体基板上のトンネリング媒体となる第３の絶縁膜とを介して、フローティングゲート電極が、前記コントロールゲート電極を覆うように形成されており、前記フローティングゲート電極の端部は、前記第１および第２のサイドウオール上および前記分離絶縁膜上で終端していることを特徴とする半導体記憶装置。
【請求項２】
少なくとも第１および第２のサイドウオールの直下の前記半導体基板に、ソース領域またはドレイン領域となる不純物拡散層が形成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
コントロールゲート電極がワード線を構成し、ドレイン領域となる不純物拡散層をビット線に接続したことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
一導電型の半導体基板内に分離絶縁膜により分離された活性領域を形成する工程と、前記活性領域上に第１の絶縁膜を形成し、その上に導電膜からなるパターンを形成する工程と、前記パターンをマスクとしてイオン注入により少なくともドレイン領域となる不純物拡散層を形成する工程と、前記パターンの両側面に第１および第２のサイドウォールを形成する工程と、前記パターンと前記第１および第２のサイドウォールとをマスクとして、イオン注入によりソース・ドレイン領域となる不純物拡散層を形成する工程と、前記パターンおよび前記第１の絶縁膜の一部を除去して前記パターンをコントロールゲート電極とするとともに、前記第２のサイドウオールとコントロールゲート電極とを離間する工程と、前記コントロールゲート電極の上面と側面に第２の絶縁膜を形成する工程と、前記コントロールゲート電極と前記第２のサイドウオールとに挟まれた前記半導体基板上にトンネリング媒体となる第３の絶縁膜を形成する工程と、前記第２および第３の絶縁膜を介して前記コントロールゲート電極を覆うようにフローティングゲート電極を形成し、このフローティングゲート電極の端部を前記第１、第２のサイドウオールおよび前記分離絶縁膜上で終端させる工程とを含むことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、フローティングゲート型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍａｂｌｅ　Ｒｅａｄ　ＯｎｌｙＭｅｍｏｒｙ）からなる半導体記憶装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
電気的に書換え可能な不揮発性メモリとして、フローティングゲート構造のＥＥＰＲＯＭがよく知られている。このＥＥＰＲＯＭは、半導体基板上に形成されたソース領域とドレイン領域に挟まれたチャネル領域上にゲート絶縁膜を介してフローティングゲート電極が形成され、さらにフローティングゲート電極上に層間絶縁膜を介してコントロールゲート電極が形成された構造をしている。
【０００３】
このＥＥＰＲＯＭへの書き込みは、たとえば、ドレイン領域とコントロールゲート電極に電圧を印加し、半導体基板のドレイン近傍のチャネル領域でホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲート電極へ加速注入することにより行われる。また、このＥＥＰＲＯＭからの読み出しは、たとえば、ドレイン領域とコントロールゲート電極に電圧を印加し、フローティングゲート電極に蓄積された電荷量により異なる、ソース・ドレイン間を流れる電流量をセンス（検知）することにより行う。また、ＥＥＰＲＯＭの消去方法としては、フローティングゲート電極から、ソース領域またはドレイン領域またはチャネル領域に、トンネリング現象を利用して電子を放出させることにより電気的に消去を行う方法、あるいは、フローティングゲート電極との間にトンネリング絶縁膜を挟むようにして独立した消去ゲート電極を配置し、消去ゲート電極に消去電圧を印加して、電子をフローティングゲート電極から消去ゲート電極にトンネリングさせることにより、消去を行う方法が考案されている。
【０００４】
以下に、従来の例として、フローティングゲート型の半導体記憶装置およびその製造方法について、図９の半導体記憶装置の概略平面図、および図１０から図１６の工程順の概略断面図に従って説明する。なお、図１０から図１６において、それぞれ（ａ）は図９のＩ−Ｉ′線に沿った断面、（ｂ）は図９のＩＩ−ＩＩ′線に沿った断面を示す。
【０００５】
従来例のＥＥＰＲＯＭのメモリーセルは、図１６に示すように、半導体基板１の上に、ビットラインに接続されるドレイン領域となるＰ−不純物拡散層１１、ｎ−不純物拡散層１２、ｎ＋不純物拡散層１５、ソース領域となるｎ−不純物拡散層１３、ｎ＋不純物拡散層１６、素子分離絶縁膜２を有する。また、これらの上に、トンネリング媒体となりうるゲート酸化膜３を挟んで、フローティングゲート電極９、コントロールゲート電極１０の二層のポリシリコン膜が、電極間の層間膜となる酸化シリコン膜５、窒化シリコン膜６、酸化シリコン膜７を挟んで積層した構造をとっている。１４はサイドウォール絶縁膜である。
【０００６】
次に、その製造方法について説明する。まず、図１０（ａ）〜（ｂ）に示すように、Ｐ型半導体基板１上にＬＯＣＯＳ法により素子分離絶縁膜２を形成する。次に、図１１（ａ）〜（ｂ）に示すように、熱酸化法によりトンネリング媒体となりうる第一の酸化シリコン膜３を堆積し、次いで減圧ＣＶＤ法により後に一部がフローティングゲート電極となる第一の多結晶シリコン膜４を堆積する。
【０００７】
次に、図１２（ａ）〜（ｂ）に示すように、第一の多結晶シリコン膜４を異方性ドライエッチング技術によりエッチングし、後に形成されるフローティングゲート電極９の、図９に示す縦方向輪郭Ａを形成する。
【０００８】
次に、図１３（ａ）〜（ｂ）に示すように、減圧ＣＶＤ法により酸化シリコン膜からなる第一の層間絶縁膜５を堆積する。次いで、減圧ＣＶＤ法により窒化シリコン膜からなる第二の層間絶縁膜６を形成する。次に、図１４（ａ）〜（ｂ）に示すように、減圧ＣＶＤ法により酸化シリコン膜からなる第三の層間絶縁膜７を堆積する。次いで、減圧ＣＶＤ法により後に一部がコントロールゲート電極となる第二の多結晶シリコン膜８を堆積する。
【０００９】
次に、図１５（ａ）〜（ｂ）に示すように、フォトエッチング技術により、第一の酸化シリコン膜３、第一の多結晶シリコン膜４、第一の層間絶縁膜５、第二の層間絶縁膜６、第三の層間絶縁膜７、第二の多結晶シリコン膜８の所定の部分をエッチング除去する。これにより、第一の多結晶シリコン膜からなるフローティングゲート電極９の、図９に示す横方向の輪郭およびワードラインとなる第二の多結晶シリコン膜からなるコントロールゲート電極１０を形成する。次いで、不純物イオン注入によりドレイン領域となる不純物拡散層の最も外側にＰ−不純物拡散層１１を形成し、その内側にｎ−不純物拡散層１２を形成し、ソース領域となる拡散層の最も外側にｎ−不純物拡散層１３を形成する。これらの不純物拡散層１１、１２、１３は、ドレイン領域近傍のチャネル領域でデータ書込み時にホットエレクトロンを発生しやすく、また、ドレイン領域およびソース領域の拡散層に電圧を印加したときのブレイクダウンを抑制するためのものである。
【００１０】
次に、図１６（ａ）〜（ｂ）に示すように、フローティングゲート電極９、コントロールゲート電極１０およびその層間膜である第一の層間絶縁膜５、第二の層間絶縁膜６、第三の層間絶縁膜７の側壁面に、サイドウォール絶縁膜１４を形成する。次いで、不純物イオン注入により、ドレイン領域およびソース領域となる不純物拡散層の最も内側にｎ＋不純物拡散層１５およびｎ＋不純物拡散層１６を形成する。なお、この後に続く金属配線工程、保護膜形成工程およびボンディングパッド形成工程については、説明を省略する。
【００１１】
この従来の例として示したフローティングゲート型の半導体記憶装置におけるデータの書き込み、読み出し、消去方法は、前述したＥＥＰＲＯＭの一般例と同様である。すなわち、書き込みは、ソース領域に０Ｖ、ドレイン領域とコントロールゲート電極に正電位を印加し、半導体基板のドレイン領域近傍のチャネル領域でホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲート電極へ加速注入することにより行う。また、読み出しは、ソース領域に０Ｖ、ドレイン領域とコントロールゲート電極に正電位を印加し、フローティングゲート電極に蓄積された電荷量により異なるソース・ドレイン間を流れる電流量をセンス（検知）することにより行う。また消去は、ドレイン領域をＯＰＥＮ状態にし、ソース領域に正電位、コントロールゲート電極に０Ｖを印加して、電子をフローティングゲート電極からソース領域にトンネリングさせることにより行う。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記のごとき従来のフローティングゲート型半導体記憶装置およびその製造方法では、第一の酸化シリコン膜３およびフローティングゲート電極９を形成した後に、ドレイン領域およびソース領域となる不純物拡散層１１、１２、１３を形成するための不純物イオンの注入を、フローティングゲート電極９をマスクとして行うため、第一の酸化シリコン膜３およびフローティングゲート電極９の端部に不純物イオン注入による欠陥を生じさせていた。この欠陥は、フローティングゲート型ＥＥＰＲＯＭのデータ書込み、消去特性に変動を引き起こし、またデータ保持に対する信頼性低下を引き起こすという問題を有していた。
【００１３】
そこで、上記問題を解決する方法として、上記問題に関しての明確な記載はないが、特許第２９５０２１２号公報に開示された不揮発性半導体記憶装置の構造およびその製造方法が考えられる。これは、いわゆるスプリットゲート構造のフローティングゲート型ＥＥＰＲＯＭであって、フローティングゲート電極とコントロールゲート電極からなるメモリーセルトランジスタを有する。そしてこの構造では、フローティングゲート電極の一部がコントロールゲート電極上を覆うように配置されている。そして各メモリートランジスタからなるメモリーセル間を分離する層間絶縁膜があり、フローティングゲート電極の端部は層間絶縁膜上で終端している。
【００１４】
その製造方法を概説すると、コントロールゲート電極とその下のゲート酸化膜を形成した後、コントロールゲート電極をマスクとして自己整合的にソース領域、ドレイン領域となる不純物拡散層を形成し、次いで、コントロールゲート電極間のソース領域およびドレイン領域上に層間絶縁膜を埋め込み、次いで、コントロールゲート電極およびその下のゲート酸化膜の一部をエッチング除去し、次いで、トンネリング媒体となりうるゲート酸化膜およびフローティングゲート電極を、コントロールゲート電極を覆うように、フローティングゲート電極の端部がソース領域、ドレイン領域上に形成した層間絶縁膜上に位置するよう形成するものである。
【００１５】
この方法によれば、ソース領域およびドレイン領域となる不純物拡散層を形成するための不純物イオンの注入を、フローティングゲート電極およびその下のトンネリング媒体となりうるゲート酸化膜を形成する前に行うことになり、イオン注入によりソース・ドレイン領域などに欠陥を形成するという上記のような問題を回避することができる。
【００１６】
しかしながら、この方法においても次のような問題を有している。つまり、ソース領域およびドレイン領域となる不純物拡散層には、先に従来例で示したように、ホットエレクトロンの発生効率の向上や不純物拡散層におけるブレイクダウンの抑制のため、ｎ＋不純物拡散層の外側にＰ−不純物拡散層やｎ−不純物拡散層を設けるが、これらの不純物拡散層の形成には一般にサイドウォール絶縁膜によるオフセット構造を利用する。このとき、上記のようにコントロールゲート電極間のソース領域およびドレイン領域上に層間絶縁膜を埋め込むことは、コントロールゲート電極形成後にサイドウォール絶縁膜と層間絶縁膜の形成における二度の絶縁膜堆積と除去を繰り返すことになり、工数が増大し、生産効率を低減させるという問題を有している。
【００１７】
本発明は、上記従来の課題を解決するもので、図１６に示した従来のフローティングゲート型半導体記憶装置において不純物イオン注入によるトンネリング媒体となりうるゲート酸化膜およびフローティングゲート電極端部への欠陥発生の問題を解決することはもちろん、工数を増大させることも解消し、フローティングゲート型ＥＥＰＲＯＭのデータ書込み、消去特性の変動およびデータ保持に対する信頼性低下を抑制するフローティングゲート型半導体記憶装置およびその製造方法を提供することを目的としている。
【００１８】
【課題を解決するための手段】
上記目的を達成するための、本発明の半導体記憶装置の構成は、一導電型の半導体基板内に分離絶縁膜により分離された活性領域を備え、この活性領域上に第１の絶縁膜を介してコントロールゲート電極が形成され、このコントロールゲート電極の一方の側面に第１のサイドウオールが接触して形成され、コントロールゲート電極の他方の側面側の半導体基板上に第２のサイドウオールが前記他方の側面から離間して形成され、コントロールゲート電極の上面上および他方の側面上の第２の絶縁膜と、コントロールゲート電極と第２のサイドウオールに挟まれた半導体基板上のトンネリング媒体となる第３の絶縁膜とを介して、フローティングゲート電極がコントロールゲート電極を覆うように形成されており、フローティングゲート電極の端部は、第１および第２のサイドウオール上および分離絶縁膜上で終端しているものである。
【００１９】
本発明によれば、このような半導体記憶装置において、少なくとも第１および第２のサイドウオールの直下の半導体基板に、ソース領域またはドレイン領域となる不純物拡散層が形成されている。
【００２０】
また本発明によれば、コントロールゲート電極がワード線を構成し、ドレイン領域となる不純物拡散層をビット線に接続したことを特徴とする。
また、本発明の半導体記憶装置の製造方法は、一導電型の半導体基板内に分離絶縁膜により分離された活性領域を形成する工程と、活性領域上に第１の絶縁膜を形成し、その上に導電膜からなるパターンを形成する工程と、パターンをマスクとしイオン注入により少なくともドレイン領域となる不純物拡散層を形成する工程と、パターンの両側面に第１および第２のサイドウォールを形成する工程と、パターンと第１および第２のサイドウォールとをマスクとして、イオン注入によりソース・ドレイン領域となる不純物拡散層を形成する工程と、パターンおよび第１の絶縁膜の一部を除去してパターンをコントロールゲート電極とするとともに、第２のサイドウオールとコントロールゲート電極とを離間する工程と、コントロールゲート電極の上面と側面に第２の絶縁膜を形成する工程と、コントロールゲート電極と第２のサイドウオールとに挟まれた半導体基板上にトンネリング媒体となる第３の絶縁膜を形成する工程と、第２および第３の絶縁膜を介してコントロールゲート電極を覆うようにフローティングゲート電極を形成し、その端部を第１、第２のサイドウオールおよび分離絶縁膜上で終端させる工程とを含むものである。
【００２１】
これら発明についての作用効果は、以下の実施の形態で明らかとなる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態の半導体記憶装置およびその製造方法について、図面を参照しながら具体的に説明する。
【００２３】
図１は本発明の実施の形態の半導体記憶装置のパターンの概略平面図、図２から図８はその製造工程順の概略断面図である。なお、図２から図８において、それぞれ（ａ）は図１のＩＩＩ−ＩＩＩ′線に沿った断面、（ｂ）は図１のＩＶ−ＩＶ′線に沿った断面、（ｃ）は図１のＶ−Ｖ′線に沿った断面を示す。
本発明の実施の形態の半導体記憶装置におけるメモリーセルは、図１および完成後の断面図である図８に示すように、スプリットゲート構造のフローティングゲート型ＥＥＰＲＯＭであり、半導体基板１の活性領域の上に、ドレイン領域となるＰ−不純物拡散層１１、ｎ−不純物拡散層１２、ｎ＋不純物拡散層１５、ソース領域となるｎ−不純物拡散層１３、ｎ＋不純物拡散層１６、素子分離絶縁膜２を形成している。そして、これらの上に、ゲート酸化膜１７を挟んでソース領域側のチャネル領域上にこのＥＥＰＲＯＭのワード線を構成するコントロールゲート電極１０を形成し、トンネリング媒体となりうるゲート酸化膜１９を挟んでドレイン領域側のチャネル領域上にフローティングゲート電極９を形成している。さらに、フローティングゲート電極９が層間絶縁膜２０を挟んでコントロールゲート電極１０を覆うように、また、フローティングゲート電極９の端部がサイドウォール絶縁膜１４および素子分離絶縁膜２上に位置するように、それぞれ積層した構造をとっている。そしてドレイン領域にはビット線が接続されるものである。
【００２４】
この半導体記憶装置におけるデータの書き込みは、従来の半導体記憶装置と同様で、データを書き込むビット（メモリーセル）のソース領域に０Ｖ、ドレイン領域およびコントロールゲート電極に正電位を印加することにより行う。このとき、半導体基板のドレイン領域近傍のチャネル領域でホットエレクトロンが発生し、このホットエレクトロンがフローティングゲート電極９へ加速注入されることによりデータが書き込まれる。
【００２５】
また、データの読み出しも、従来の半導体記憶装置と同様で、データを読み出すビット（メモリーセル）のソース領域に０Ｖ、ドレイン領域とコントロールゲート電極に正電位を印加し、フローティングゲート電極に蓄積された電荷量により異なるソース・ドレイン間を流れる電流量をセンス（検知）することにより行う。
【００２６】
データの消去は、従来の半導体記憶装置とは異なり、データを消去するビット（メモリーセル）のソース領域をＯＰＥＮ状態とし、ドレイン領域に正電位を、コントロールゲート電極に０Ｖまたは負電位を印加し、フローティングゲート電極に蓄積された電子をドレイン領域へトンネリングさせることにより行う。
【００２７】
次に、本発明の実施の形態の半導体記憶装置の製造方法を、図２〜図８を参照しながら説明する。なお、フローティングゲート電極およびコントロールゲート電極、また、後に一部がフローティングゲート電極およびコントロールゲート電極となる多結晶シリコン膜、また、サイドウォール絶縁膜、また、ソース領域およびドレイン領域となる不純物拡散層については、その位置関係が図９〜図１６に示した従来の記憶装置と比較しやすいように、同一の記号で表している。
【００２８】
まず、図２（ａ）〜（ｃ）に示すように、Ｐ型半導体基板１上にＬＯＣＯＳ法により厚さ５００ｎｍ程度の素子分離絶縁膜２を選択的に形成する。次に、図３（ａ）〜（ｃ）に示すように、素子分離絶縁膜２により分離され、メモリーセルトランジスタ、ソース・ドレインを形成すべき活性領域となる半導体基板表面露出領域に、熱酸化法により厚さ１５ｎｍ程度の第一の酸化シリコン膜１７を成長させる。次いで、減圧ＣＶＤ法により、後に一部がコントロールゲート電極となる第一の多結晶シリコン膜８を厚さ３００ｎｍ程度堆積する。
【００２９】
次に、図４（ａ）〜（ｃ）に示すように、第一の多結晶シリコン膜８を異方性ドライエッチング技術によりエッチングし、第一の多結晶シリコン膜８および第一の酸化シリコン膜１７を、図１に示すようにコントロールゲート電極１０のパターンとなる横方向のライン状に加工する。次いで、不純物イオン注入により、ドレイン領域となる不純物拡散層の最も外側にＰ−不純物拡散層１１、その内側にｎ−不純物拡散層１２、ソース領域となる拡散層の最も外側にｎ−不純物拡散層１３を形成する。これらの不純物拡散層は、従来例と同様、ドレイン領域近傍のチャネル領域でデータ書込み時にホットエレクトロンを発生しやすく、また、ドレイン領域およびソース領域の拡散層におけるブレイクダウンを抑制するためのものである。
【００３０】
次に、図５（ａ）〜（ｃ）に示すように、減圧ＣＶＤ法により全面に厚さ２００ｎｍ程度の層間絶縁膜を堆積した後、異方性ドライエッチング技術により、第一の多結晶シリコン膜８および第一の酸化シリコン膜１７の側壁面にサイドウォール絶縁膜１４を形成する。次いで、不純物イオン注入により、ドレイン領域およびソース領域となる不純物拡散層の最も内側に、ｎ＋不純物拡散層１５およびｎ＋不純物拡散層１６を形成する。
【００３１】
次に、図６（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術により、フォトレジストマスク１８を、その開口部の端部がドレイン領域側のサイドウォール絶縁膜１４および第一の多結晶シリコン膜８上に位置するよう形成する。次に、図７（ａ）〜（ｃ）に示すように、フォトレジストマスク１８をマスクとして第一の多結晶シリコン膜８および第一の酸化シリコン膜１７の所定の部分を除去し、第一の多結晶シリコン膜８からなるコントロールゲート電極１０を形成する。なお、ドレイン領域側のサイドウォール絶縁膜１４は、離間して残される。次いで、熱酸化法によりトンネリング媒体となりうる厚さ１０ｎｍ程度の第二の酸化シリコン膜１９を半導体基板１上に成長する。このとき、同時に、コントロールゲート電極とフローティングゲート電極の層間膜となる厚さ２０ｎｍ程度の層間絶縁膜２０が、コントロールゲート電極１０の表面に形成される。コントロールゲート電極１０とドレイン領域側のサイドウォール絶縁膜１４とに挟まれた半導体基板１上の第二の酸化シリコン膜１９は、トンネリング媒体となる。次いで、減圧ＣＶＤ法により、後に一部がフローティングゲート電極となる第二の多結晶シリコン膜４を厚さ３００ｎｍ程度で全面に堆積する。この第二の多結晶シリコン膜４は、コントロールゲート電極１０を覆い、トンネリング媒体となる第二の酸化シリコン膜１９上に堆積される。
【００３２】
次に、図８（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術により、図１に示すフローティングゲート電極パターンの横方向ラインを確定するフォトレジストマスクの端部がソース領域側（第１）およびドレイン領域側（第２）のサイドウォール絶縁膜１４上の第二の多結晶シリコン膜４上に位置するように形成し、また縦方向ラインを確定するフォトレジストマスクの端部が素子分離絶縁膜２上の第二の多結晶シリコン膜４上に位置するよう形成する。次いで、このフォトレジストマスクをマスクとして、異方性ドライエッチング技術により第二の多結晶シリコン膜４の所定の部分を除去して、フローティングゲート電極９を形成する。なお、第二の多結晶シリコン膜４の除去に際し、対酸化膜選択比の高いドライエッチング条件、例えば、並行平板型のエッチング装置でＨＢｒガス５０ｓｃｃｍ、圧力６０ｍＴｏｒｒ、両電極に２００ＷのＲＦパワーを印加する条件を用いることにより、エッチングはゲート酸化膜１９で確実に止まり、エッチングによる基板の結晶欠陥を引き起こすようなことはない。なお、この後に続く金属配線工程、保護膜形成工程およびボンディングパッド形成工程については、その説明を省略する。こうしてメモリーセルトランジスタの構造が完成する。
【００３３】
上記本発明の半導体記憶装置の製造方法によれば、特許第２９５０２１２号公報記載の方法のような、コントロールゲート電極形成後、それら電極間のソース領域およびドレイン領域に層間絶縁膜を埋め込む工程を省略できる。すなわち、特許第２９５０２１２号公報記載の方法では、個々のメモリーセルを分離するため、コントロールゲート電極間のソース領域およびドレイン領域上に埋め込んだ層間絶縁膜を新たに形成する工程が必要であった。そしてこの層間絶縁膜上にフローティングゲート電極端部を形成していた。それに対して本発明によれば、このような層間絶縁膜の形成工程は必要ではない。それはメモリーセルトランジスタ、あるいは周辺回路を構成する一般のトランジスタのドレイン構造を形成するためにすでに作られているサイドウオール（図８、符号１４参照）を利用し、この上にフローティングゲート電極９端部を形成するからである。また、フローティングゲート電極９の他の端部は素子分離絶縁膜２上でも終端している。
【００３４】
また、本発明の製造方法によれば、フローティングゲート電極９の形成時にゲート酸化膜１９である第二の酸化シリコン膜を挟んで半導体基板１上の第一の多結晶シリコン膜４のエッチング除去を行うが、このとき対酸化膜選択比の高いドライエッチング条件を用いることにより、サイドウオール絶縁膜１４、素子分離絶縁膜２はほとんどエッチングせず、エッチングはこれらサイドウオール絶縁膜１４、素子分離絶縁膜２で確実に止まり、エッチングによる基板の結晶欠陥を引き起こすようなことはない。
【００３５】
以上のことから、本発明により、フローティングゲート型半導体記憶装置において不純物イオン注入によるトンネリング媒体となりうるゲート酸化膜およびフローティングゲート電極端部への欠陥発生の問題を回避することができるだけでなく、工数を低減することができる。従ってフローティングゲート型ＥＥＰＲＯＭのデータ書込み、消去特性の変動およびデータ保持に対する信頼性低下を抑制するフローティングゲート型半導体記憶装置およびその製造方法を提供することができる。
【００３６】
【発明の効果】
以上説明したことから明らかなように、本発明の半導体記憶装置およびその製造方法によれば、フローティングゲート型半導体記憶装置において、不純物イオン注入による、トンネリング媒体となりうるゲート酸化膜およびフローティングゲート電極端部への欠陥発生の問題を、工数を増大させることなく解消することができ、フローティングゲート型ＥＥＰＲＯＭのデータ書込み、消去特性の変動およびデータ保持に対する信頼性低下を防止できることから、フローティングゲート型ＥＥＰＲＯＭの高性能化に大きく寄与することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体記憶装置の概略平面図
【図２】本発明の実施の形態の半導体記憶装置の製造方法の一工程を示す概略断面図
【図３】本発明の実施の形態の半導体記憶装置の製造方法の一工程を示す概略断面図
【図４】本発明の実施の形態の半導体記憶装置の製造方法の一工程を示す概略断面図
【図５】本発明の実施の形態の半導体記憶装置の製造方法の一工程を示す概略断面図
【図６】本発明の実施の形態の半導体記憶装置の製造方法の一工程を示す概略断面図
【図７】本発明の実施の形態の半導体記憶装置の製造方法の一工程を示す概略断面図
【図８】本発明の実施の形態の半導体記憶装置の製造方法の一工程を示す概略断面図
【図９】従来の半導体記憶装置の概略平面図
【図１０】従来の半導体記憶装置の製造方法の一工程を示す概略断面図
【図１１】従来の半導体記憶装置の製造方法の一工程を示す概略断面図
【図１２】従来の半導体記憶装置の製造方法の一工程を示す概略断面図
【図１３】従来の半導体記憶装置の製造方法の一工程を示す概略断面図
【図１４】従来の半導体記憶装置の製造方法の一工程を示す概略断面図
【図１５】従来の半導体記憶装置の製造方法の一工程を示す概略断面図
【図１６】従来の半導体記憶装置の製造方法の一工程を示す概略断面図
【符号の説明】
１　　半導体基板
９　　フローティングゲート電極
１０　　コントロールゲート電極
１４　　サイドウォール絶縁膜
１７　　第一の酸化シリコン膜
１９　　第二の酸化シリコン膜
２０　　層間絶縁膜
【図１】
2004063814.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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