(57)【要約】【課題】２次元状に配列された多数のセルに電源を供給するために複数の配線層に電源配線が設けられた半導体集積回路において、電源配線と重ねてセルを配置したり、セル内部の端子とセル外部との間の配線接続性を改善する。【解決手段】この半導体集積回路は、半導体基板と、半導体基板上に層間絶縁膜を介して形成され、セル内部の配線と第１の方向に延在する第１の電源配線１０１ａ及び第２の電源配線１０１ｂとを含む第１層目の配線層と、第１層目の配線層上にそれぞれ層間絶縁膜を介して形成され、セル内部とセル外部とを接続するための配線を含む第２層目の配線層及び第３層目の配線層と、第３層目の配線層上に層間絶縁膜を介して形成され、第１の方向と異なる第２の方向に延在する第３の電源配線２０１及び第４の電源配線２０２を含む第４層目以上の配線層とを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のセルによって構成される半導体集積回路であって、
不純物拡散領域、ゲート絶縁膜及びゲート電極が形成された半導体基板と、
前記半導体基板上に層間絶縁膜を介して形成され、セル内部の配線と第１の方向に延在する第１の電源配線及び第２の電源配線とを含む第１層目の配線層と、
前記第１層目の配線層上にそれぞれ層間絶縁膜を介して形成され、セル内部とセル外部とを接続するための配線を含む第２層目の配線層及び第３層目の配線層と、
前記第３層目の配線層上に層間絶縁膜を介して形成され、第１の方向と異なる第２の方向に延在する第３の電源配線及び第４の電源配線を含む第４層目以上の配線層と、
を具備する半導体集積回路。
【請求項２】
前記第１及び第２の電源配線と前記第３及び第４の電源配線とが直交する、請求項１記載の半導体集積回路。
【請求項３】
前記第１及び第３の電源配線が、第１の電源電位に接続されるものであり、前記第２及び第４の電源配線が、第２の電源電位に接続されるものである、請求項１又は２記載の半導体集積回路。
【請求項４】
複数の配線層にそれぞれ設けられた複数の電極であって、複数の層間絶縁膜に形成された一群の開口を通して下層の配線層に順次接続された前記複数の電極をさらに具備し、前記第３の電源配線が、前記複数の電極を介して前記第１の電源配線に電気的に接続されており、又は、前記第４の電源配線が、前記複数の電極を介して前記第２の電源配線に電気的に接続されている、請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項５】
前記複数の層間絶縁膜において、一群の開口の並び方向、位置又は個数が異なる、請求項４記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２次元状に配列された多数のセルに電源を供給するために複数の配線層において電源配線が設けられたＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ＩＣ：特定用途向けＩＣ）等の半導体集積回路に関する。
【０００２】
【従来の技術】
従来のＡＳＩＣ等の半導体集積回路においては、２次元状に配列された多数のセルに電源を供給するために、第１層目の配線層（第１配線層）において第１の方向にＶＤＤ電源配線及びＶＳＳ電源配線を設けると共に、第２層目の配線層（第２配線層）において第１の方向と直交する第２の方向にＶＤＤ強化電源配線及びＶＳＳ強化電源配線を設けることが行われていた。そのような従来の半導体集積回路の配線パターンを、図５に示す。
【０００３】
図５に示すように、半導体基板において、多数のセル１１、１２、・・・、２１、２２、・・・が、２次元状に配列されている。各セルは、半導体基板内に形成された不純物拡散領域と半導体基板上に形成されたゲート絶縁膜及びゲート電極とによって構成される複数のトランジスタと、これらのトランジスタに接続されたセル内の配線とを含んでいる。セル内の配線は、主に、半導体基板上にそれぞれ層間絶縁膜を介して形成される第１配線層及び第２配線層にレイアウトされる。
【０００４】
さらに、第１配線層においては、図中のＸ方向に、ＶＤＤ電源配線１０１ａ、１０２ａ、・・・、及び、ＶＳＳ電源配線１０１ｂ、１０２ｂ、・・・が設けられている。また、第２配線層において、セル内の配線やセル内部とセル外部とを接続する配線の他に、図中のＹ方向に、ＶＤＤ強化電源配線２０１及びＶＳＳ強化電源配線２０２が設けられている。
【０００５】
ＶＤＤ強化電源配線２０１は、ビアホール（図中に×印で示す）を通してＶＤＤ電源配線１０１ａ、１０２ａ、・・・に接続され、ＶＳＳ強化電源配線２０２は、ビアホールを通してＶＳＳ電源配線１０１ｂ、１０２ｂ、・・・に接続されている。しかしながら、セル内の配線が第２配線層にも形成される場合には、第２配線層における強化電源配線と重ねてセルを配置することができないので、セルの配置に大きな制限があった。また、第１配線層に形成されるセル内部の端子（ピン）とセル外部との間の配線接続性が悪いという問題があった。
【０００６】
ところで、下記の特許文献１には、電流密度に応じて中央補強線の幅を変えることにより、論理ゲートに展開できる基本セルを全ゲート数の数％増加できる半導体集積回路装置が開示されている。この文献には、中央補強電源線の下に基本セルのトランジスタを配置することが記載されているが、第１配線層における電源線又は第２配線層における中央補強電源線と重ねてセル内の配線を配置することはできない。
【０００７】
【特許文献１】
特開昭６１−１９３４６７号公報  （第４〜６コラム、第１図）
【０００８】
【発明が解決しようとする課題】
そこで、本発明は、上記の点に鑑み、２次元状に配列された多数のセルに電源を供給するために複数の配線層に電源配線が設けられた半導体集積回路において、電源配線と重ねてセル内の配線を配置したり、セル内部の端子とセル外部との間の配線接続性を改善することを目的とする。
【０００９】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係る半導体集積回路は、複数のセルによって構成される半導体集積回路であって、不純物拡散領域、ゲート絶縁膜及びゲート電極が形成された半導体基板と、半導体基板上に層間絶縁膜を介して形成され、セル内部の配線と第１の方向に延在する第１の電源配線及び第２の電源配線とを含む第１層目の配線層と、第１層目の配線層上にそれぞれ層間絶縁膜を介して形成され、セル内部とセル外部とを接続するための配線を含む第２層目の配線層及び第３層目の配線層と、第３層目の配線層上に層間絶縁膜を介して形成され、第１の方向と異なる第２の方向に延在する第３の電源配線及び第４の電源配線を含む第４層目以上の配線層とを具備する。
【００１０】
ここで、第１及び第２の電源配線と第３及び第４の電源配線とが直交するようにしても良い。また、第１及び第３の電源配線が、第１の電源電位に接続され、第２及び第４の電源配線が、第２の電源電位に接続されるようにしても良い。
【００１１】
この半導体集積回路は、複数の配線層にそれぞれ設けられた複数の電極であって、複数の層間絶縁膜に形成された一群の開口を通して下層の配線層に順次接続された複数の電極をさらに具備し、第３の電源配線が、複数の電極を介して第１の電源配線に電気的に接続され、又は、第４の電源配線が、複数の電極を介して第２の電源配線に電気的に接続されるようにしても良い。ここで、複数の層間絶縁膜において、一群の開口の並び方向、位置又は個数が異なるようにしても良い。
【００１２】
本発明によれば、強化電源配線としての第３及び第４の電源配線を第４層目以上の配線層に形成することにより、電源配線と重ねてセル内の配線を配置したり、セル内部の端子とセル外部との間の配線接続性を改善することができる。
【００１３】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には、同一の参照番号を付して説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の配線パターンを示す平面図である。なお、図１において、層間絶縁膜は省略されている。本実施形態においては、半導体基板上に、それぞれ層間絶縁膜を介して、第１層目の配線層（第１配線層）〜第４層目の配線層（第４配線層）が形成される。
【００１４】
図１に示すように、半導体基板において、多数のセル１１、１２、・・・、２１、２２、・・・が、２次元状に配列されている。各セルは、半導体基板内に形成された不純物拡散領域と半導体基板上に形成されたゲート絶縁膜及びゲート電極とによって構成される複数のトランジスタと、これらのトランジスタに接続されたセル内の配線とを含んでいる。
【００１５】
セル内の配線は、主に、第１配線層及び第２配線層に形成される。このようなセルによって、例えば、インバータ、ＮＡＮＤ回路、ＮＯＲ回路等の論理ブロックが実現される。さらに、第１配線層においては、図中のＸ方向に、ＶＤＤ電源配線１０１ａ、１０２ａ、・・・、及び、ＶＳＳ電源配線１０１ｂ、１０２ｂ、・・・が設けられている。
【００１６】
第２配線層及び第３配線層は、セル内部とセル外部とを接続するための配線を含んでいる。さらに、第３配線層においても、ＶＤＤ電源配線及びＶＳＳ電源配線を設けることが望ましい。また、第４配線層には、セル内部とセル外部とを接続する配線の他に、図中のＹ方向に、ＶＤＤ強化電源配線４０１及びＶＳＳ強化電源配線４０２が設けられている。
【００１７】
ＶＤＤ強化電源配線４０１は、ビアホール（図中に×印で示す）を通して下層の配線層に順次接続された複数の電極を介して、ＶＤＤ電源配線１０１ａ、１０２ａ、・・・に接続され、ＶＳＳ強化電源配線４０２は、ビアホールを通して下層の配線層に順次接続された複数の電極を介して、ＶＳＳ電源配線１０１ｂ、１０２ｂ、・・・に接続されている。
【００１８】
なお、本実施形態においては、ＶＤＤ強化電源配線４０１及びＶＳＳ強化電源配線４０２を第４配線層に設けたが、これらを第４配線層よりも上層の配線層に設けるようにしても良い。また、本実施形態においては、直交する２つの方向に沿って２種類の電源配線を設けたが、２種類の電源配線を設ける２つの方向のなす角は、ゼロ以外の任意の角度とすることができる。
【００１９】
図２は、図１のＩＩ−ＩＩ面における断面図である。図２に示すように、半導体基板１上には、ゲート絶縁膜２を介してゲート電極３が形成されている。ゲート絶縁膜２及びゲート電極３の両側の半導体基板１内には、ソース及びドレインとなる２つの不純物拡散領域４及び５が形成されている。
【００２０】
さらに、半導体基板１上には、層間絶縁膜を介して、信号配線１０３及び１０４を含む第１配線層が形成されている。信号配線１０３及び１０４は、層間絶縁膜に形成されたコンタクトホールを介して、不純物拡散領域４及び５にそれぞれ接続されている。このようにして、セルに含まれるＭＯＳトランジスタが形成される。なお、図２においては、ＭＯＳトランジスタのサイズを拡大して描いている。
【００２１】
第１配線層上には、層間絶縁膜を介して、信号配線２０３及び２０４を含む第２配線層が形成されている。信号配線２０３及び２０４は、層間絶縁膜に形成されたビアホールを介して、信号配線１０３及び１０４にそれぞれ接続されている。ここで、第２配線層には、図５に示すようなＶＤＤ強化電源配線２０１及びＶＳＳ強化電源配線２０２が含まれていないので、配線を自由にレイアウトすることができる。
【００２２】
図３は、図１のＩＩＩ−ＩＩＩ面における断面図であり、図４は、図１のＩＶ−ＩＶ面における断面図である。図３及び図４に示すように、第１配線層において、ＶＤＤ電源配線１０１ａが形成されている。また、第２配線層において、層間絶縁膜に形成された３個のビアホールを介してＶＤＤ電源配線１０１ａに接続される電極２０５が形成されている。ここで、３個のビアホールは、Ｘ方向に並べられている。
【００２３】
さらに、第３配線層において、層間絶縁膜に形成された３個のビアホールを介して電極２０５に接続される電極３０１を含むＶＤＤ電源配線３０１ａと、ＶＳＳ電源配線３０１ｂとが形成されている。ここで、３個のビアホールは、Ｙ方向に並べられている。
【００２４】
また、第４配線層において、層間絶縁膜に形成された３個のビアホールを介して電極３０１に接続されるＶＤＤ強化電源配線４０１が形成されている。ここで、３個のビアホールは、Ｙ方向に並べられている。なお、本実施形態においては、第１配線層のＶＤＤ電源配線１０１ａと第２配線層の電極２０５との接続に用いる３個のビアホールの方向に対して、第２配線層の電極２０５と第３配線層の電極３０１との接続に用いる３個のビアホールの並び方向を９０度異なるようにして、ビアホールの並び方向を配線の方向に合わせることにより配線間の接続が確実に行われるようにしたが、セルの面積をさらに拡大するために、第１配線層のＶＤＤ電源配線１０１ａと第２配線層の電極２０５との接続に用いるビアホールの位置や数を変更しても良い。
【００２５】
本実施形態によれば、強化電源配線を第４配線層に設けたので、第１配線層及び第２配線層をセル内の配線に使用する場合においても、セルの配置制限がなくなる。その結果、強化電源配線の下にセルを配置することにより、基板面積を１０％程度削減することができる。また、セル内部とセル外部とを接続するための配線を第２及び第３配線層に形成できるので、セル内部の端子（ピン）とセル外部との間の配線接続性が向上する。さらに、第４配線層の強化電源配線と第１配線層の電源配線との間の電気的接続をとるために複数の層間絶縁膜に形成されたビアホールの並び方向や位置や個数を異なるようにすることにより、様々な要求に対応できるレイアウトを実現することが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体集積回路の配線パターンを示す平面図。
【図２】図１のＩＩ−ＩＩ面における断面図。
【図３】図１のＩＩＩ−ＩＩＩ面における断面図。
【図４】図１のＩＶ−ＩＶ面における断面図。
【図５】従来の半導体集積回路の配線パターンを示す平面図。
【符号の説明】
１  半導体基板、  ２  ゲート絶縁膜、  ３  ゲート電極、  ４、５  不純物拡散領域、  １１、１２、・・・、２１、２２、・・・  セル、  １０１ａ、１０２ａ、３０１ａ  ＶＤＤ電源配線、  １０１ｂ、１０２ｂ、３０１ｂ  ＶＳＳ電源配線、  １０３、１０４、２０３、２０４  信号配線、  ２０５、３０１  電極、  ４０１  ＶＤＤ強化電源配線、  ４０２  ＶＳＳ強化電源配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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