(57)【要約】【課題】測定系における浮遊容量等の影響を受けずに、内部回路の遅延時間又は動作速度を所望のタイミングで試験することができる半導体集積回路を提供する。【解決手段】この半導体集積回路は、入力信号に所定の処理を施して出力する内部回路１と、入力信号に同期したクロック信号を生成するＰＬＬ回路２と、ＰＬＬ回路によって生成されたクロック信号を分周する分周回路３と、内部回路から出力される信号を、分周回路によって分周されたクロック信号に同期して保持することにより、内部回路における遅延時間が所定の値よりも大きいか小さいかに応じた出力信号を生成する保持回路ＦＦ１及びＦＦ２とを具備する。【選択図】　図１
2004144599.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に所定の処理を施して出力する内部回路と、
入力信号に同期したクロック信号を生成するＰＬＬ回路と、
前記ＰＬＬ回路によって生成されたクロック信号を分周する分周回路と、
前記内部回路から出力される信号を、前記分周回路によって分周されたクロック信号に同期して保持することにより、前記内部回路における遅延時間が所定の値よりも大きいか小さいかに応じた出力信号を生成する保持回路と、
を具備する半導体集積回路。
【請求項２】
印加される信号に所定の処理を施して出力する内部回路と、
入力信号に同期したクロック信号を生成するＰＬＬ回路と、
前記ＰＬＬ回路によって生成されたクロック信号を分周する分周回路と、
テストモードにおいて、前記分周回路によって分周されたクロック信号を選択して前記内部回路に印加する選択回路と、
前記内部回路から出力される信号を、前記分周回路によって分周されたクロック信号に同期して保持することにより、前記内部回路における遅延時間が所定の値よりも大きいか小さいかに応じた出力信号を生成する保持回路と、
を具備する半導体集積回路。
【請求項３】
前記分周回路が、制御信号に従って分周比を変化させることが可能な可変分周回路である、請求項１又は２記載の半導体集積回路。
【請求項４】
前記保持回路が、
前記分周回路によって分周されたクロック信号に同期して１回だけレベルが変化するトリガ信号を生成する第１のフリップフロップと、
前記内部回路から出力される信号を、前記第１のフリップフロップによって生成されたトリガ信号のレベル変化に同期して保持することにより、前記内部回路における遅延時間が所定の値よりも大きいか小さいかに応じた出力信号を生成する第２のフリップフロップと、
を含む、請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項５】
前記ＰＬＬ回路が、ロック状態となったときに第１のレベルから第２のレベルに変化するロック信号を出力し、
前記第１のフリップフロップが、ロック信号が第２のレベルであるときに、分周回路によって分周されたクロック信号に同期してレベルが変化するトリガ信号を生成する、請求項４記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体集積回路に関し、特に、内部回路を試験するための試験回路を内蔵した半導体集積回路に関する。
【０００２】
【従来の技術】
従来、半導体集積回路の内部回路における遅延時間又は動作速度を試験するためには、半導体集積回路の端子（ピン又はパッド）にプローブを立てることにより内部回路にテスタを接続し、内部回路に入力信号を供給すると共に内部回路の出力信号を測定していた。しかしながら、このような測定においては、プローブ等の測定治具からテスタまでの測定系における浮遊容量の影響や、テスタの複数の端子間におけるスキュー及びジッタの影響を受けてしまい、従来のテスタでは、微細プロセスによって製造された高速デバイスにおける遅延時間又は動作速度を正確に測定することが困難になってきている。従って、これらを正確に測定するためには、高精度の高価なテスタが必要となってしまう。
【０００３】
ところで、下記の特許文献１には、クロック生成部を含む半導体装置において、テスト回路によって実動作周波数で動作させた場合の機能検査を擬似的に実施することができる半導体テスト回路が開示されている。この半導体テスト回路は、クロックに応じてテストデータを生成するテストデータ生成部と、クロックに応じてテストデータに対するラッチ動作を行うフリップフロップの出力を入力として受け所定の出力を導出する第１のパスと、遅延回路によって第１のパスの出力より遅延した出力を導出する第２のパスと、クロックに応じて第１及び第２のパスからの入力に対するラッチ動作をそれぞれ行う２つのフリップフロップとを備え、２つのフリップフロップの出力を比較することにより動作確認を行う。
【０００４】
しかしながら、この半導体テスト回路は、クロック生成部を含む内部回路を、そのクロック生成部によって生成されるクロック信号を用いて実動作周波数で試験するためのものであり、クロック生成部を含まない内部回路を試験することはできない。また、クロック生成部によって生成されるクロック信号の周期以外では、内部回路の出力信号をサンプリングすることができない。
【０００５】
【特許文献１】
特開平１１−１７４１２５号公報（第１頁、図１）
【０００６】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、測定系における浮遊容量等の影響を受けずに、内部回路の遅延時間又は動作速度を所望のタイミングで試験することができる半導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、入力信号に所定の処理を施して出力する内部回路と、入力信号に同期したクロック信号を生成するＰＬＬ回路と、ＰＬＬ回路によって生成されたクロック信号を分周する分周回路と、内部回路から出力される信号を、分周回路によって分周されたクロック信号に同期して保持することにより、内部回路における遅延時間が所定の値よりも大きいか小さいかに応じた出力信号を生成する保持回路とを具備する。
【０００８】
また、本発明の第２の観点に係る半導体集積回路は、印加される信号に所定の処理を施して出力する内部回路と、入力信号に同期したクロック信号を生成するＰＬＬ回路と、ＰＬＬ回路によって生成されたクロック信号を分周する分周回路と、テストモードにおいて、分周回路によって分周されたクロック信号を選択して内部回路に印加する選択回路と、内部回路から出力される信号を、分周回路によって分周されたクロック信号に同期して保持することにより、内部回路における遅延時間が所定の値よりも大きいか小さいかに応じた出力信号を生成する保持回路とを具備する。
【０００９】
以上において、保持回路は、分周回路によって分周されたクロック信号に同期して１回だけレベルが変化するトリガ信号を生成する第１のフリップフロップと、内部回路から出力される信号を、第１のフリップフロップによって生成されたトリガ信号のレベル変化に同期して保持することにより、内部回路における遅延時間が所定の値よりも大きいか小さいかに応じた出力信号を生成する第２のフリップフロップとによって構成するようにしても良い。
【００１０】
その場合に、ＰＬＬ回路は、ロック状態となったときに第１のレベルから第２のレベルに変化するロック信号を出力し、第１のフリップフロップが、ロック信号が第２のレベルであるときに、分周回路によって分周されたクロック信号に同期してレベルが変化するトリガ信号を生成するようにしても良い。
【００１１】
本発明によれば、半導体集積回路において、内部回路から出力される信号を保持することにより内部回路における遅延時間が所定の値よりも大きいか小さいかに応じた出力信号を生成するようにしたので、測定系における浮遊容量等の影響を受けずに、内部回路の遅延時間又は動作速度を所望のタイミングで試験することができる。さらに、分周回路として、制御信号に従って分周比を変化させることが可能な可変分周回路を用いる場合には、内部回路の遅延時間又は動作速度を、複数の異なるタイミングで試験することができる。
【００１２】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の構造を示すブロック図である。この半導体集積回路は、試験の対象となる内部回路１と、内部回路１における遅延時間又は動作速度を試験するためのＰＬＬ回路２、分周回路３、フリップフロップＦＦ１及びＦＦ２とを含んでいる。
【００１３】
内部回路１は、入力端子に印加されるディジタル入力信号に所定の処理を施して出力する回路であり、この処理において信号に遅延が発生する。本実施形態においては、その遅延時間が所定の値よりも大きいか小さいかについて試験を行うものとする。
【００１４】
ＰＬＬ回路２は、入力信号に同期したクロック信号を生成すると共に、ＰＬＬ回路２がロック状態となったときにローレベルからハイレベルに変化するロック信号を出力する。分周回路３は、ＰＬＬ回路２によって生成されたクロック信号を分周して、分周クロック信号を生成する。ここで、分周回路３は、ＰＬＬ回路２から供給されるロック信号に基づいて、ＰＬＬ回路２がロックした直後の分周クロック信号をローレベルとする。
【００１５】
ＰＬＬ回路２及び分周回路３は、制御端子から供給される制御信号によって制御されており、テストモードにおいてのみ動作し、通常モードにおいては動作しない。また、制御信号によって分周回路３における分周比を変更することも可能であり、これによって、内部回路１における遅延時間を複数の異なるタイミングで試験することができる。
【００１６】
フリップフロップＦＦ１及びＦＦ２は、内部回路１から出力される信号を分周クロック信号に同期して保持する保持回路として用いられる。フリップフロップＦＦ１の負論理のリセット端子には、ＰＬＬ回路２から出力されるロック信号が供給される。ＰＬＬ回路２がロック状態となってロック信号がハイレベルになると、フリップフロップＦＦ１は、リセット状態を解除されて、分周回路３から出力される分周クロック信号の立上がりエッジに同期して出力をローレベルからハイレベルに変化させる。
【００１７】
フリップフロップＦＦ１から出力される信号は、フリップフロップＦＦ２において、トリガ信号として用いられる。フリップフロップＦＦ２は、内部回路１から出力される信号をトリガ信号の立上がりエッジに同期して保持することにより、内部回路１における遅延時間が所定の値よりも大きいか小さいかに応じた出力信号を生成する。例えば、入力信号がローレベルからハイレベルに変化した場合に、内部回路１における遅延時間が所定の値よりも小さければ、フリップフロップＦＦ２の出力信号はハイレベルとなり、内部回路１における遅延時間が所定の値よりも大きければ、フリップフロップＦＦ２の出力信号はローレベルとなる。
【００１８】
次に、本発明の第１の実施形態に係る半導体集積回路の動作について、図１及び図２を参照しながら説明する。図２は、本発明の第１の実施形態に係る半導体集積回路の動作を示すタイミングチャートである。
【００１９】
入力端子に入力信号が供給されると、ＰＬＬ回路２がロック状態となって、ＰＬＬ回路２は、入力信号に同期したクロック信号を生成する。分周回路３は、ＰＬＬ回路２によって生成されたクロック信号を４分周して分周クロック信号を出力する。また、ＰＬＬ回路２は、ロック信号をローレベルからハイレベルに変化させる。これにより、フリップフロップＦＦ１は、リセット状態を解除されて、分周クロック信号の立上がりエッジに同期して出力（トリガ信号）をローレベルからハイレベルに変化させる。
【００２０】
内部回路１における遅延時間がＰＬＬ回路２から出力されるクロック周期の２倍よりも小さい場合には、内部回路１において入力信号が遅延されて信号Ａが出力される。フリップフロップＦＦ２は、トリガ信号の立上がりエッジに同期して信号Ａを保持することにより、ハイレベルの信号を継続して出力する。一方、内部回路１における遅延時間がＰＬＬ回路２から出力されるクロック周期の２倍よりも大きい場合には、内部回路１において入力信号が遅延されて信号Ｂが出力される。フリップフロップＦＦ２は、トリガ信号の立上がりエッジに同期して信号Ｂを保持することにより、ローレベルの信号を継続して出力する。これにより、測定系における浮遊容量等の影響を受けずに、内部回路１における遅延時間を所望のタイミングで試験することができる。
【００２１】
次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係る半導体集積回路の構造を示すブロック図である。この半導体集積回路は、試験の対象となる内部回路１と、内部回路１における遅延時間又は動作速度を試験するためのＰＬＬ回路２、分周回路３、選択回路４、フリップフロップＦＦ１及びＦＦ２とを含んでいる。
【００２２】
本実施形態においては、分周回路３が、ＰＬＬ回路２によって生成されたクロック信号を分周して、正相（＋）と逆相（−）の２種類の分周クロック信号を生成する。これらの分周クロック信号の位相は、ＰＬＬ回路２から供給されるロック信号に基づいて決定される。選択回路４は、制御端子に供給される制御信号に従って、通常モードにおいては、半導体集積回路内の他の回路から印加される信号を選択して内部回路１に供給し、テストモードにおいては、分周回路３によって分周された正相のクロック信号を選択して内部回路１に供給する。
【００２３】
これにより、内部回路１は、通常モードにおいては、半導体集積回路内の他の回路から印加される信号に所定の処理を施して出力し、テストモードにおいては、分周回路３によって分周された正相のクロック信号に所定の処理を施して出力することになる。本実施形態においては、内部回路１における遅延時間が所定の値よりも大きいか小さいかについて試験を行うものとする。
【００２４】
次に、本発明の第２の実施形態に係る半導体集積回路の動作について、図３及び図４を参照しながら説明する。図４は、本発明の第２の実施形態に係る半導体集積回路の動作を示すタイミングチャートである。
【００２５】
入力端子に入力信号が供給されると、ＰＬＬ回路２がロック状態となって、ＰＬＬ回路２は、入力信号に同期したクロック信号を生成する。分周回路３は、ＰＬＬ回路２によって生成されたクロック信号を４分周して、正相（＋）と逆相（−）の分周クロック信号を出力する。また、ＰＬＬ回路２は、ロック信号をローレベルからハイレベルに変化させる。これにより、フリップフロップＦＦ１は、リセット状態を解除されて、逆相の分周クロック信号の立上がりエッジに同期してトリガ信号をローレベルからハイレベルに変化させる。
【００２６】
内部回路１における遅延時間がクロック周期の２倍よりも小さい場合には、内部回路１において正相の分周クロック信号が遅延されて信号Ａが出力される。フリップフロップＦＦ２は、トリガ信号の立上がりエッジに同期して信号Ａを保持することにより、ハイレベルの信号を継続して出力する。一方、内部回路１における遅延時間がクロック周期の２倍よりも大きい場合には、内部回路１において正相の分周クロック信号が遅延されて信号Ｂが出力される。フリップフロップＦＦ２は、トリガ信号の立上がりエッジに同期して信号Ｂを保持することにより、ローレベルの信号を継続して出力する。これにより、測定系における浮遊容量等の影響を受けずに、内部回路１における遅延時間を所望のタイミングで試験することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体集積回路の構造を示すブロック図。
【図２】上記半導体集積回路の動作を示すタイミングチャート。
【図３】第２の実施形態に係る半導体集積回路の構造を示すブロック図。
【図４】上記半導体集積回路の動作を示すタイミングチャート。
【符号の説明】
１　内部回路、　２　ＰＬＬ回路、　３　分周回路、　４　選択回路、　ＦＦ１、ＦＦ２　フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
2004144599.tif 000006