(57)【要約】【課題】高誘電体キャパシタ、高誘電体キャパシタの製造方法、及び、半導体記憶装置に関し、シリコン集積回路装置に適用可能な薄膜キャパシタを提供する。【解決手段】キャパシタ誘電体膜２としてＨｆＳｉＯｘ  とＳｒＴｉＯ３  を混合した複合酸化膜を用いる。【選択図】          図１
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【特許請求の範囲】
【請求項１】
キャパシタ誘電体膜として、ＨｆＳｉＯｘ  とＳｒＴｉＯ３  とを混合した複合酸化物を用いたことを特徴とする高誘電体キャパシタ。
【請求項２】
基板上に下部電極を形成したのち、Ｈｆターゲット上にＳｉチップ及びＳｒＴｉＯ３  チップを載置した状態でスパッタリングすることによりＨｆＳｉＯｘ  とＳｒＴｉＯ３  とを混合した複合酸化物を前記下部電極上にキャパシタ誘電体膜として堆積し、次いで、前記キャパシタ誘電体膜上に上部電極を成膜する工程を有することを特徴とする高誘電体キャパシタの製造方法。
【請求項３】
メモリセルを構成するキャパシタとして請求項１記載の高誘電体キャパシタを用いたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高誘電体キャパシタ、高誘電体キャパシタの製造方法、及び、半導体記憶装置に関するものであり、特に、高誘電率の誘電体膜を形成するための構成に特徴のある高誘電体キャパシタ、高誘電体キャパシタの製造方法、及び、半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、集積回路技術の発達により、電子回路が小型化しており、これに伴い、各種電子回路に必須の回路素子であるキャパシタの小型化も一段と重要になってくる。
【０００３】
このような状況において、誘電体薄膜を用いた薄膜キャパシタ素子が、トランジスタ等の能動素子と同一の基板上に形成されて用いられているが、能動素子の小型化が急速に進む中で、薄膜キャパシタの小型化は遅れており、より一層の高集積化を阻む大きな要因となっている。
【０００４】
これは、従来用いられているＳｉＯ２  やＳｉ３  Ｎ４  等の誘電体薄膜材料の誘電率が低くリークも大きいためであり、したがって、薄膜キャパシタを小型化するために、誘電率の大きな誘電体薄膜材料を開発することが必要になってくる。
【０００５】
この様な高誘電率の絶縁材料としては、Ｔａ２  Ｏ５  、ＨｆＯ２  、或いは、ＨｆＳｉＯｘ  などが検討されている（例えば、特許文献１及び特許文献２参照）。
【０００６】
【特許文献１】
特開２００２−３１３９６６号公報
【特許文献２】
特開２００２−２２２９３４号公報
【０００７】
【発明が解決しようとする課題】
しかし、Ｔａ２  Ｏ５  、ＨｆＯ２  、或いは、ＨｆＳｉＯｘ  など絶縁材料はリーク電流が大きく、誘電率が高くても所期のキャパシタ特性が得られないという問題がある。
【０００８】
したがって、本発明は、高誘電率で且つ低リーク電流の絶縁膜によりシリコン集積回路装置に適用可能な薄膜キャパシタを提供することを目的とする。
【０００９】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、ここで、図１を参照して本発明における課題を解決するための手段を説明する。
なお、図における符号４は、層間絶縁膜等の下地層である。
図１参照
上記目的を達成するため、本発明は、高誘電体キャパシタにおいて、キャパシタ誘電体膜２としてＨｆＳｉＯｘ  とＳｒＴｉＯ３  を混合した複合酸化膜を用いたことを特徴とする。
【００１０】
この様に、ＨｆＳｉＯｘ  とＳｒＴｉＯ３  を混合した複合酸化膜をキャパシタ誘電体膜２とすることによって、高誘電率と低リーク電流特性を両立することができる。
【００１１】
また、本発明は、高誘電体キャパシタの製造方法において、基板上に下部電極１を形成したのち、Ｈｆターゲット上にＳｉチップ及びＳｒＴｉＯ３  チップを載置した状態でスパッタリングすることによりＨｆＳｉＯｘ  とＳｒＴｉＯ３  とを混合した複合酸化物を前記下部電極１上にキャパシタ誘電体膜２として堆積し、次いで、前記キャパシタ誘電体膜２上に上部電極３を成膜する工程を有することを特徴とする。
【００１２】
この様に、ＨｆＳｉＯｘ  とＳｒＴｉＯ３  とを混合した複合酸化物からなる高誘電体膜を形成するためには、Ｈｆターゲット上にＳｉチップ及びＳｒＴｉＯ３  チップを載置した状態でスパッタリングすれば良い。
【００１３】
また、上述のＨｆＳｉＯｘ  とＳｒＴｉＯ３  を混合した複合酸化膜をキャパシタ誘電体膜２とした高誘電体キャパシタをメモリセルを構成するキャパシタとして用いることによって、高集積度の半導体記憶装置を実現することができる。
【００１４】
【発明の実施の形態】
ここで、図２を参照して、本発明の第１の実施の形態の高誘電体キャパシタの製造工程を説明する。
図２（ａ）参照
まず、シリコン基板１１上に層間絶縁膜１２を介して、ＤＣスパッタ装置を用いて、例えば、０．６７ＰａのＡｒガス雰囲気中で無加熱で、ＤＣ電力を０．８ｋＷ印加し、９０秒成膜することによって、厚さが、例えば、１０ｎｍのＰｔ下部電極を１３を形成する。
【００１５】
図２（ｂ）及び（ｃ）参照
次いで、直径が例えば、２０ｃｍで、厚さが、５ｍｍのＨｆターゲット２１上に、３０ｍｍ角のＳｉチップ２２と、１５ｍｍ角のＳｒＴｉＯ３  チップ２３とを並べてＲＦマクネトロンスパッタ法を用いてＰｔ下部電極１３上にＨｆＳｉＯｘ  とＳｒＴｉＯ３  が混した複合酸化物からなる高誘電率膜１４を例えば、１０ｎｍの厚さに堆積させる。
なお、ここでは、Ｓｉチップ２２を１２枚、ＳｒＴｉＯ３  チップ２３を４３枚並べる。
【００１６】
この場合のスパッタは、例えば、１４ｓｃｃｍのＡｒガスと６ｓｃｃｍのＯ２  ガスを流した０．９９ＰａのＡｒ−Ｏ２  混合ガス雰囲気中で、４００ＷのＲＦ電力を印加してた状態で、シリコン基板１１を３００℃に加熱して１０分間成膜する。
【００１７】
図３（ｄ）参照
次いで、メタルマスク１５を用いて、厚さが、例えば、１０ｎｍのＰｔを選択成膜することによって、例えば、０．６７ＰａのＡｒガス雰囲気中で無加熱で、ＤＣ電力を０．８ｋＷ印加し、９０秒成膜することによって、厚さが、例えば、１０ｎｍのＰｔ上部電極１６を高誘電率膜１４上に形成する。
【００１８】
図３（ｅ）参照
次いで、Ｏ２  雰囲気１７中で、例えば、４００℃において３０分間アニールを行ってスパッタによるダメージを回復することによって、高誘電体キャパシタの基本構成が得られる。
【００１９】
図４参照
図４は、図３（ｅ）までの工程が終了した高誘電体キャパシタの分極特性の説明図であり、このデータから比誘電率εを計算した。
容量をＣ〔Ｆ〕、真空の誘電率をε０  （＝８．８５×１０−１２  〔Ｆ／ｍ〕）、面積をＳ〔ｍ２  〕、印加電圧をＶ〔Ｖ〕、分極をＰ〔μＣ／ｃｍ２  〕、高誘電率膜１４の膜厚をｄとすると、
Ｃ＝ε・ε０  ×Ｓ／ｄ
から
ε＝Ｃ・ｄ／ε０  ・Ｓ＝（ｄ／ε０  ）・（Ｐ／Ｖ）
となる。
【００２０】
図４から、Ｖ＝５Ｖで、Ｐ＝８μＣ／ｃｍ２  であるので、高誘電率膜１４の膜厚ｄをｄ＝１０〔ｎｍ〕とすると、
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となり、高誘電率性が得られていることが分かる。
また、高誘電体キャパシタにおけるリーク電流は従来より低減していた。
【００２１】
次に、上記の高誘電率膜をメモリセルを構成すキャパシタの誘電体膜として用いた半導体記憶装置に関する本発明の第２の実施の形態を説明する。
図５参照
図５は本発明の第２の実施の形態の半導体記憶装置の１メモリセルの概略的構成図であり、まず、ｎ型シリコン基板４１の所定領域にｐ型ウエル領域４２を形成するとともに、ｎ型シリコン基板４１を選択酸化することによって素子分離酸化膜４３を形成したのち、素子形成領域にゲート絶縁膜４４を介してＷＳｉからなるゲート電極４５を形成し、このゲート電極４５をマスクとしてＡｓ等のイオンを注入することによってｎ−  型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域４６を形成する。
【００２２】
次いで、全面にＳｉＯ２  膜等を堆積させ、異方性エッチングを施すことによってサイドウォール４７を形成したのち、再び、Ａｓ等をイオン注入することによってｎ＋  型ドレイン領域４８及びｎ＋  型ソース領域４９を形成し、次いで、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＮＳＧ膜等の厚いＳｉＯ２  膜等からなる第１層間絶縁膜５０を形成したのち、ｎ＋  型ドレイン領域４８及びｎ＋  型ソース領域４９に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ５１，５２を形成する。
【００２３】
次いで、ＣＶＤ法を用いて全面に薄いＳｉＮ膜５３及びＳｉＯ２  膜５４を堆積させたのち、ＤＣスパッタ法によってＴｉ膜及びＰｔ膜を順次堆積させて下部電極５５を形成し、次いで、上記の第１の実施の形態と全く同様な条件でＦＲスパッタ法によってＨｆＳｉＯｘ  とＳｒＴｉＯ３  とが混合した複合酸化物からなる高誘電率膜５６を堆積させる。
【００２４】
次いで、再び、ＤＣスパッタ法を用いて高誘電率膜５６上にＰｔを選択的に堆積させて上部電極５７を形成したのち、大気圧酸素雰囲気中において４００℃で３０分間程度の熱処理を行なってスパッタダメージを回復したのち、上部電極５７乃至下部電極５５をパターニングすることによって高誘電体キャパシタを形成する。
【００２５】
次いで、全面に薄いＳｉＯ２  膜等からなる第２層間絶縁膜５８を設けたのち、Ｗプラグ５２に達するコンタクトホールを形成するとともに、上部電極５７に対するコンタクトホールを設けたのち、全面にＴｉＮ膜を堆積させてパターニングすることによって局所内部配線（Ｌｏｃａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）５９を形成する。
【００２６】
最後に、全面にＴＥＯＳ−ＮＳＧ膜等からなる第３層間絶縁膜６０を形成したのち、Ｗプラグ５１に達するコンタクトホールを形成し、次いで、全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングしてｎ＋  型ドレイン領域４８に接続するビット線６１を形成することによってプレーナ型の半導体記憶装置の１メモリセルの基本構造が完成する。
【００２７】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載した構成に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、高誘電体膜を成膜する際に、Ｈｆターゲット上に１２個のＳｉチップと４３個のＳｒＴｉＯ３  チップを載置した状態でスパッタしているが、各チップの個数は任意であり、得ようとするＨｆＳｉＯｘ  とＳｒＴｉＯ３  との混合比に応じて決定すれば良い。
【００２８】
また、ターゲットはＨｆターゲットに限られるものではなく、例えば、Ｈｆターゲットの代わりに、Ｓｉターゲットを用い、また、Ｓｉチップの代わりにＨｆチップを用いて、Ｓｉターゲット上にＨｆチップ及びＳｒＴｉＯ３  チップを載置した状態でスパッタしても良いものである。
【００２９】
さらには、Ｈｆターゲット、Ｓｉターゲット、及び、ＳｒＴｉＯ３  ターゲットの３つのターゲットを用いたマルチターゲットによってスパッタを行っても良いものである。
【００３０】
また、上記の各実施の形態においては、下部電極及び上部電極としてＰｔを用いているがＰｔに限られるものではなく、ＩｒやＩｒＯ２  等の他の導電体を用いても良いものであり、耐酸化性に優れるか或いは酸化しても導電性を有するものであれば良い。
【００３１】
また、上記の各実施の形態においては、高誘電体メモリ装置のメモリセルを構成する高誘電体キャパシタを前提として説明しているが、高誘電体メモリ装置に限られるものではなく、一般の半導体集積回路装置等の電子回路装置における薄膜キャパシタとして使用しても良いものであり、さらには、ディスクリートデバイスとしてのキャパシタとしても良いものである。
【００３２】
【発明の効果】
本発明によれば、キャパシタ誘電体膜をＨｆＳｉＯｘ  とＳｒＴｉＯ３  とが混合した複合酸化物によって構成しているので、高誘電率特性と低リーク電流特性とを両立することができ、半導体集積回路装置或いは半導体記憶装置の高集積度化及び高信頼性化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の高誘電体キャパシタの途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の高誘電体キャパシタの図２以降の製造工程の説明図である。
【図４】本発明の第１の実施の形態の高誘電体キャパシタの分極特性の説明図である。
【図５】本発明の第２の実施の形態の半導体記憶装置の１メモリセルの概略的構成図である。
【符号の説明】
１  下部電極
２  キャパシタ誘電体膜
３  上部電極
４  下地層
１１  シリコン基板
１２  層間絶縁膜
１３  Ｐｔ下部電極
１４  高誘電率膜
１５  メタルマスク
１６  Ｐｔ上部電極
１７  Ｏ２  雰囲気
２１  Ｈｆターゲット
２２  Ｓｉチップ
２３  ＳｒＴｉＯ３  チップ
４１  ｎ型シリコン基板
４２  ｐ型ウエル領域
４３  素子分離酸化膜
４４  ゲート絶縁膜
４５  ゲート電極
４６  ｎ−  型ＬＤＤ領域
４７  サイドウォール
４８  ｎ＋  型ドレイン領域
４９  ｎ＋  型ソース領域
５０  第１層間絶縁膜
５１  Ｗプラグ
５２  Ｗプラグ
５３  ＳｉＮ膜
５４  ＳｉＯ２  膜
５５  下部電極
５６  高誘電体膜
５７  上部電極
５８  第２層間絶縁膜
５９  局所内部配線
６０  第３層間絶縁膜
６１  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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