(57)【要約】【課題】データ書き込みの信頼性を向上させた半導体装置を提供すること。【解決手段】第１のフローティングゲートを有する第１のトランジスタＭＴ１と該トランジスタへの書き込み及び読み出しのアクセス制御を可能とするトランジスタとを有して構成され、前記第１のトランジスタの第１のフローティングゲートに対してデータの書き込み及び読み出しがなされる第１のメモリセルＰ１と、第２のフローティングゲートを有する第２のトランジスタＭＴ２と該トランジスタへの書き込み及び読み出しのアクセス制御を可能とするトランジスタとを有して構成され、前記第２のトランジスタの第２のフローティングゲートに対して前記第１のフローティングゲートのデータと反転関係のデータの書き込み及び読み出しがなされる第２のメモリセルＰ２と、データ書き込み時に、前記第１，第２のメモリセルにそれぞれ、前記データ及びその反転データを供給する回路と、を具備する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１のフローティングゲートを有する第１のトランジスタと該トランジスタへの書き込み及び読み出しのアクセス制御を可能とするトランジスタとを有して構成され、前記第１のトランジスタの第１のフローティングゲートに対してデータの書き込み及び読み出しがなされる第１のメモリセルと、
第２のフローティングゲートを有する第２のトランジスタと該トランジスタへの書き込み及び読み出しのアクセス制御を可能とするトランジスタとを有して構成され、前記第２のトランジスタの第２のフローティングゲートに対して前記第１のフローティングゲートのデータと反転関係のデータの書き込み及び読み出しがなされる第２のメモリセルと、
データ書き込み時に、前記第１，第２のメモリセルにそれぞれ、前記データ及びその反転データを供給する回路と、
を具備したことを特徴とする半導体装置。
【請求項２】
前記第１，第２のメモリセルにはそれぞれ、ワードライン選択用の少なくとも１つのトランジスタが設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
データ読み出し時に、前記第１，第２のメモリセルにそれぞれ流れる電流を電圧に変換する電流−電圧変換回路と、
この電流−電圧変換回路からの各電圧データの排他的論理和をとり、その結果に基づき前記第１，第２のメモリセルのデータ書き込み状態の良否を判定する排他的論理和回路と、
をさらに、具備したことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１，第２のトランジスタは、一度のみデータ書き込みが可能なプログラムＲＯＭを構成することを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項５】
第１のフローティングゲートを有する第１のトランジスタと、該第１のトランジスタと並列に接続され、第２のフローティングゲートを有する第２のトランジスタと、この第１，第２のトランジスタの並列回路への書き込み及び読み出しのアクセス制御を可能とするトランジスタとを有して構成され、前記第１，第２のトランジスタの第１，第２のフローティングゲートに対して同一のデータの書き込み及び読み出しがなされるメモリセルと、
データ書き込み時に、前記メモリセルに前記データを供給する回路と、
を具備したことを特徴とする半導体装置。
【請求項６】
前記メモリセルには、ワードライン選択用の少なくとも１つのトランジスタが設けられていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
データ読み出し時に、前記メモリセルに流れる電流を電圧に変換し、その電圧レベルの高低に基づき前記第１，第２のトランジスタの少なくとも１つにデータが書き込まれていることを判定可能な電流−電圧変換回路をさらに具備したことを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記第１，第２のトランジスタは、一度のみデータ書き込みが可能なプログラムＲＯＭを構成することを特徴とする請求項５乃至７のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、一度のみデータ書き込みが可能で書き換えのできない不揮発性メモリに対してのデータの信頼性を高くした半導体装置に関する。
【０００２】
【従来の技術】
一般に、不揮発性メモリの中でも、ＥＰＲＯＭ（消去可能なＰＲＯＭ、Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙの略）は、書き込みは電気的に行い、消去には紫外線を使う。紫外線の照射によりデータを消去してデータ書き込みを何度でも（回数には限度がある）行える。
【０００３】
また、紫外線照射用の窓を取り去り、１回のみの書き込みが可能で書き込んだデータを消去できないタイプのＯＴＰＲＯＭ（一度のみ書き込み可能なＰＲＯＭ、Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙの略）がある。ＯＴＰＲＯＭは紫外線照射用の窓を取り去ったパッケージで低コスト化を図ったものであるが、ただ一度の書き込みしか行わないデータを記憶する用途向け（例えば、ＩＤ番号の書き込みなど）に用いられる。通常、ＯＴＰＲＯＭのメモリセルトランジスタには、フローティングゲートを有するＰチャネルＭＯＳトランジスタが用いられる。
【０００４】
一方、半導体記憶装置の従来技術としては、複数のビットを有するデータを記憶するメモリを含み、このデータの中の任意の複数のビット数の書き替えを簡単な構成で可能にしたものが提案されている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００１−１８４８５３号公報（第１−３頁、図１）
【０００６】
【発明が解決しようとする課題】
ところで、特許文献１では、複数のビットを有するデータを記憶するメモリを含み、このデータの中の任意の複数のビット数の書き替えを可能としたものであるが、各ビットごとのデータのバックアップを取ることで書き込んだデータの確度を保証する技術は取り入れられていなかった。
【０００７】
一方、一度の書き込みしかできないＯＴＰＲＯＭにあっては、やり直しがきかないので、書き込み時のデータの確度、すなわち、データが一定以上の電荷量で確実に保持されているか、に不安があるという問題があった。
【０００８】
そこで、本発明は、上記の問題に鑑みてなされたもので、データの書き込みが可能なメモリセルを有する半導体装置において、書き込んだデータの信頼性を向上させることができる半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
第１の本発明による半導体装置は、第１のフローティングゲートを有する第１のトランジスタと該トランジスタへの書き込み及び読み出しのアクセス制御を可能とするトランジスタとを有して構成され、前記第１のトランジスタの第１のフローティングゲートに対してデータの書き込み及び読み出しがなされる第１のメモリセルと、第２のフローティングゲートを有する第２のトランジスタと該トランジスタへの書き込み及び読み出しのアクセス制御を可能とするトランジスタとを有して構成され、前記第２のトランジスタの第２のフローティングゲートに対して前記第１のフローティングゲートのデータと反転関係のデータの書き込み及び読み出しがなされる第２のメモリセルと、データ書き込み時に、前記第１，第２のメモリセルにそれぞれ、前記データ及びその反転データを供給する回路と、を具備したものである。
【００１０】
上記アクセス制御用の各トランジスタは、第１のフローティングゲートを有する第１のトランジスタに対して並列に接続して設けられた場合には、書き込み及び読み出しを行わない時は第１，第２のトランジスタの両端（ソース・ドレイン）間をショートして第１，第２のトランジスタの書き込み及び読み出しを阻止し、書き込み及び読み出しを行う時には第１，第２のトランジスタの両端を開放して書き込み及び読み出しを可能とするものである。即ち、第１，第２のトランジスタの両端をショートすることで書き込みデータの保護を図ることができる。
【００１１】
本発明のこのような構成によれば、第１，第２の２つのメモリセルを有することで、メモリセルに冗長性（二重化）を持たせ、第２のメモリセルの書き込みデータは第１のメモリセルの書き込みデータのバックアップデータとして活用することが可能であると共に、第１，第２のメモリセルそれぞれの第１，第２のトランジスタの第１，第２のフローティングゲートには互いに反転関係の２つのデータが２ラインで送られてきて書き込まれているので、読み出し時にコモンモードノイズが重畳されてもレシーバ側で差分をとれば、ノイズの影響を無くしたデータを得ることが可能となる。
【００１２】
また、本発明において、前記第１，第２のメモリセルにはそれぞれ、ワードライン選択用の少なくとも１つのトランジスタが設けられていることが好ましい。
【００１３】
このような構成によれば、ワードライン選択用トランジスタを設けることで、半導体基板に第１，第２のメモリセルの組（対）が複数組形成されている場合に、その中の所定の組のメモリセル対に対して選択的に書き込み，読み出しを行えるように選択を行うことができる。
【００１４】
また、本発明において、データ読み出し時に、前記第１，第２のメモリセルにそれぞれ流れる電流を電圧に変換する電流−電圧変換回路と、この電流−電圧変換回路からの各電圧データの排他的論理和をとり、その結果に基づき前記第１，第２のメモリセルのデータ書き込み状態の良否を判定する排他的論理和回路と、をさらに、具備することが好ましい。
【００１５】
このような構成によれば、排他的論理和回路の出力結果が高位レベルならば良、低位レベルならば不良と、データの書き込み状態の良否を判定することができる。  また、本発明において、前記第１，第２のトランジスタは、一度のみデータ書き込みが可能なプログラムＲＯＭを構成することが好ましい。
【００１６】
このような構成によれば、データ書き込みのやり直しがきかないＯＴＰＲＯＭにおいては、バックアップデータとして反転関係のもう１つのデータを記憶しておき、書き込みデータに冗長性を持たせ保護を図ることができる。
【００１７】
さらに、第２の本発明による半導体装置は、第１のフローティングゲートを有する第１のトランジスタと、該第１のトランジスタと並列に接続され、第２のフローティングゲートを有する第２のトランジスタと、この第１，第２のトランジスタの並列回路への書き込み及び読み出しのアクセス制御を可能とするトランジスタとを有して構成され、前記第１，第２のトランジスタの第１，第２のフローティングゲートに対して同一のデータの書き込み及び読み出しがなされるメモリセルと、データ書き込み時に、前記メモリセルに前記データを供給する回路と、を具備したものである。
【００１８】
本発明のこのような構成によれば、１つのメモリセルに同一データが書き込まれる第１，第２の２つのメモリトランジスタを有することで、メモリトランジスタに冗長性（二重化）を持たせ、一方のメモリトランジスタの書き込みデータはもう一方のメモリトランジスタの書き込みデータのバックアップデータとして活用することが可能となる。
【００１９】
また、本発明において、前記メモリセルには、ワードライン選択用の少なくとも１つのトランジスタが設けられていることが好ましい。
【００２０】
このような構成によれば、ワードライン選択用トランジスタを設けることで、半導体基板にメモリセルが複数形成されている場合に、その中の所定のメモリセルに対して選択的に書き込み，読み出しを行えるように選択を行うことができる。
【００２１】
また、本発明において、データ読み出し時に、前記メモリセルに流れる電流を電圧に変換し、その電圧レベルの高低に基づき前記第１，第２のトランジスタの少なくとも１つにデータが書き込まれていることを判定可能な電流−電圧変換回路をさらに具備することが好ましい。
【００２２】
このような構成によれば、電流−電圧変換回路の出力データが所定レベルを越えていれば、第１，第２の少なくとも１つのトランジスタへの書き込みが確実に行われていると判定でき、メモリセルへの書き込みが有効であると判定できる。
【００２３】
さらに、本発明において、前記第１，第２のトランジスタは、一度のみデータ書き込みが可能なプログラムＲＯＭを構成することが好ましい。
【００２４】
このような構成によれば、データ書き込みのやり直しがきかないＯＴＰＲＯＭにおいては、バックアップデータとしてもう１つのデータを記憶しておき、書き込みデータに冗長性を持たせ保護を図ることができる。
【００２５】
【発明の実施の形態】
発明の実施の形態について図面を参照して説明する。
【００２６】
図１は本発明の第１の実施の形態の半導体装置における、ＯＴＰＲＯＭメモリセルの回路構成を示す図であり、図２はＯＴＰＲＯＭメモリセルを構成する各トランジスタ構造の断面図を示している。
【００２７】
メモリトランジスタＭＴ１とアクセス制御用トランジスタＡＴ１との並列接続体と、この並列接続体に直列に接続される、ワードライン選択用のトランジスタＳＴ１，ＳＴ２の並列接続体とからなり、ワードラインＷＬ１，ＷＬ２とビットラインＢＬ１に高，低レベルの電圧を印加し、データの書き込み及び読み出しがなされる第１のメモリセルＰ１が設けられていると共に、メモリトランジスタＭＴ２とアクセス制御用トランジスタＡＴ２との並列接続体と、この並列接続体に直列に接続される、ワードライン選択用のトランジスタＳＴ３，ＳＴ４の並列接続体とからなり、ワードラインＷＬ１，ＷＬ２とビットラインＢＬ２に高，低レベルの電圧を印加し、データの書き込み及び読み出しがなされる第２のメモリセルＰ２が設けられている。
【００２８】
すなわち、第１のメモリセルＰ１は、第１のフローティングゲートを有する第１のトランジスタＭＴ１と該トランジスタに並列に接続されて、該第１のトランジスタへの書き込み及び読み出しのアクセス制御を可能とするトランジスタＡＴ１と、トランジスタＭＴ１，ＡＴ１の並列接続体に直列に接続された、トランスミッションゲートを構成する２つのトランジスタＳＴ１，ＳＴ２とを有して構成され、前記第１のトランジスタＭＴ１の第１のフローティングゲートに対してデータの書き込み及び読み出しがなされる。
【００２９】
また、第２のメモリセルＰ２は、第２のフローティングゲートを有する第２のトランジスタＭＴ２と該トランジスタに並列に接続されて、該第２のトランジスタへの書き込み及び読み出しのアクセス制御を可能とするトランジスタＡＴ２と、トランジスタＭＴ２，ＡＴ２の並列接続体に直列に接続された、トランスミッションゲートを構成する２つのトランジスタＳＴ３，ＳＴ４とを有して構成され、前記第２のトランジスタＭＴ２の第２のフローティングゲートに対して、前記第１のフローティングゲートの前記データと反転関係のデータの書き込み及び読み出しがなされる。
【００３０】
さらに、アクセス制御及びワードライン選択を可能とするワードラインＷＬ１，ＷＬ２と、データ書き込み時に、前記第１，第２のメモリセルＰ１，Ｐ２の第１，第２のトランジスタＭＴ１，ＭＴ２に前記データ及びその反転データを供給するビットラインＢＬ１，ＢＬ２と、該ビットラインＢＬ１，ＢＬ２に前記データ及びその反転データを供給する図示しない回路と、が設けられている。
【００３１】
図示しない半導体基板にマトリクス状にフローティングゲートを備えたメモリトランジスタＭＴ１，ＭＴ２を有する第１，第２のメモリセルＰ１，Ｐ２の対が複数組形成され、ワードラインＷＬ１，ＷＬ２とビットラインＢＬ１，ＢＬ２とによりメモリセルＰ１，Ｐ２の各対ごとに書き込みおよび読み出しがなされる。なお、図１では、一対のメモリセルＰ１，Ｐ２から成るメモリセル構成のみを示してある。
【００３２】
図１では、横方向に並ぶメモリセルＰ１，Ｐ２それぞれに、フローティングゲートを有する第１，第２のメモリトランジスタＭＴ１，ＭＴ２を有し、横方向に並ぶメモリセルＰ１，Ｐ２のアクセス制御用トランジスタＡＴ１，ＡＴ２のゲ一ト及びワードライン選択用トランジスタＳＴ１，ＳＴ３を接続したラインをワードラインＷＬ１とし、横方向に並ぶメモリセルＰ１，Ｐ２のワードライン選択用トランジスタＳＴ２，ＳＴ４を接続したラインをワードラインＷＬ２としている。また、メモリセルＰ１のメモリトランジスタＭＴ１とアクセス制御用トランジスタＡＴ１の各ソースを共通接続しその接続点に直流電圧供給源（図示せず）からの直流電圧ＶＰＰ（書き込み時は約６．５Ｖ、読み出し時は３．３Ｖ）を供給し、同様にメモリセルＰ２のメモリトランジスタＭＴ２とアクセス制御用トランジスタＡＴ２の各ソースを共通接続しその接続点に直流電圧供給源（図示せず）からの直流電圧ＶＰＰ（書き込み時は約６．５Ｖ、読み出し時は３．３Ｖ）を供給する。さらに、メモリセルＰ１のワードライン選択用トランジスタＳＴ１，ＳＴ２それぞれのソース，ドレインを共通接続し、その接続点に接続したラインをデータの書き込み及び読み出しを行うビットラインＢＬ１とし、メモリセルＰ２のワードライン選択用トランジスタＳＴ３，ＳＴ４それぞれのソース，ドレインを共通接続し、その接続点に接続したラインをデータの書き込み及び読み出しを行うビットラインＢＬ２としている。
【００３３】
さらに具体的に説明すると、メモリセルＰ１は、フローティングゲートを有するＰチャネルＭＯＳトランジスタＭＴ１のソースとアクセス制御用のＰチャネルＭＯＳトランジスタＡＴ１のソースとを共通に接続しその接続点に直流電圧ＶＰＰを供給し、トランジスタＭＴ１のドレインとトランジスタＡＴ１のドレインとの共通接続点を、ワード選択用のＮチャネルＭＯＳトランジスタＳＴ１のドレインとワード選択用のＰチャネルＭＯＳトランジスタＳＴ２のソースとの共通接続点に接続し、ワード選択用のＮチャネルＭＯＳトランジスタＳＴ１のソースとワード選択用のＰチャネルＭＯＳトランジスタＳＴ２のドレインとを共通に接続しその接続点をデータの書き込み／読み出し用のビットラインＢＬ１に接続し、アクセス制御用のＰチャネルＭＯＳトランジスタＡＴ１のゲートとワードライン選択用のＮチャネルＭＯＳトランジスタＳＴ１のゲートとをワードラインＷＬ１に接続し、ワード選択用のＰチャネルＭＯＳトランジスタＳＴ２のゲートをワードラインＷＬ２に接続して構成されている。
【００３４】
また、メモリセルＰ２は、フローティングゲートを有するＰチャネルＭＯＳトランジスタＭＴ２のソースとアクセス制御用のＰチャネルＭＯＳトランジスタＡＴ２のソースとを共通に接続しその接続点に直流電圧ＶＰＰを供給し、トランジスタＭＴ２のドレインとトランジスタＡＴ２のドレインとの共通接続点を、ワード選択用のＮチャネルＭＯＳトランジスタＳＴ３のドレインとワード選択用のＰチャネルＭＯＳトランジスタＳＴ４のソースとの共通接続点に接続し、ワード選択用のＮチャネルＭＯＳトランジスタＳＴ３のソースとワード選択用のＰチャネルＭＯＳトランジスタＳＴ４のドレインとを共通に接続しその接続点をデータの書き込み／読み出し用のビットラインＢＬ２に接続し、アクセス制御用のＰチャネルＭＯＳトランジスタＡＴ２のゲートとワードライン選択用のＮチャネルＭＯＳトランジスタＳＴ３のゲートとをワードラインＷＬ１に接続し、ワード選択用のＰチャネルＭＯＳトランジスタＳＴ４のゲートをワードラインＷＬ２に接続して構成されている。
【００３５】
そして、データ書き込み時に、図示しない書き込みデータ生成回路からビットラインＢＬ１，ＢＬ２に互いに反転関係のデータを供給することで、第１，第２のメモリセルＰ１，Ｐ２の各メモリトランジスタＭＴ１，ＭＴ２に互いに反転関係の１ビットデータを書き込むことが可能となっている。
【００３６】
すなわち、図１では、１ビットの記憶を、並列的に接続された２個の第１，第２のフローティングゲートを有する第１，第２のメモリトランジスタＭＴ１，ＭＴ２を用いて行うことで、データを二重に記録しておく、すなわち、バックアップデータを書き込んでおくことと、第１，第２のトランジスタの各第１，第２のフローティングゲートには互いに反転関係の２つのデータが２つのビットラインで送られてきて書き込まれるので、その２ラインにノイズ（コモンモードノイズ）が重畳されてデータと共に書き込まれても、第１，第２のトランジスタから反転関係のデータを読み出して両データの差分をとれば、書き込みデータからノイズの影響を無くしたデータを取得することが可能となることに特徴がある。
【００３７】
図２は、メモリセルＰ１又はＰ２に用いられるトランジスタの構造を示している。メモリトランジスタＭＴ１又はＭＴ２は、図２（ａ）に示すように、例えばＮ形半導体基板１の表面に酸化膜７を介してフローティングゲート６が設けられ、そのフローティングゲート６の両側に、例えばｐ＋形のソース領域２，ドレイン領域３が設けられることにより形成されている。ソース領域２，ドレイン領域３にはそれぞれソース電極４，ドレイン電極５が導体接続されている。フローティングゲート６はその周囲全体を酸化膜７で囲まれており、電気的に文字どおりフローティング状態にある。
【００３８】
このようなＰチャネルＭＯＳトランジスタによるＯＴＰＲＯＭにおいて、ソース・ドレイン間に高電位（約６Ｖ）を印加すると、ドレイン近傍の電子は高エネルギーを得、酸化膜７の障壁を越えるエネルギーを持った正孔（ホール）はフローティングゲート６中に蓄積される。その後、高電位を除いてもフローティングゲート６中には正孔が蓄積されたままの状態となる。これにより、フローティングゲートを有したＰチャネルＭＯＳトランジスタは、常時Ｐチャネルが形成された状態となり、読み出し時にはソース・ドレイン間に中電位（１Ｖ）をかけても、ソースからドレインへ電流が流れることになる。この状態を“Ｈ”（又は“１”）と呼ぶ。一方、ソース・ドレイン間に高電位（約６Ｖ）を印加しなければ、フローティングゲート６に正孔は注入されずＰチャネルは形成されることがなく、読み出し時にソース・ドレイン間に中電位（１Ｖ）をかけても、ソースからドレインへ電流が流れることはない。この状態を“Ｌ”（又は“０”）と呼ぶ。
【００３９】
アクセス制御用トランジスタＡＴ１又はＡＴ２、或いはワード選択用トランジスタＳＴ２又はＳＴ４は、ＰチャネルＭＯＳトランジスタで構成されており、図２（ｂ）に示すように、例えばＮ形半導体基板１の表面に酸化膜７を介してコントロールゲート８が設けられ、そのコントロールゲート８にはコントロールゲート電極９が導体接続されている。コントロールゲート８の両側には、例えばｐ＋形のソース領域２，ドレイン領域３が形成されている。その他の構造は、図２（ａ）と同様である。この場合は、コントロールゲート８に−電位を与えることによってＰチャネルが形成可能である。ソース・ドレイン間に一定電圧をかけ、コントロールゲート８にマイス電位を加えると、ソース・ドレイン間に電流を流すことができる。
【００４０】
ワード選択用トランジスタＳＴ１又はＳＴ３は、ＮチャネルＭＯＳトランジスタで構成されており、図２（ｃ）に示すように、例えばＰ形半導体基板１Ａの表面に酸化膜７Ａを介してコントロールゲート８Ａが設けられ、そのコントロールゲート８Ａにはコントロールゲート電極９Ａが導体接続されている。コントロールゲート８Ａの両側には、例えばｎ＋形のソース領域２Ａ，ドレイン領域３Ａが形成されている。ソース領域２Ａ，ドレイン領域３Ａにはそれぞれソース電極４Ａ，ドレイン電極５Ａが導体接続されている。この場合は、コントロールゲート８Ａに＋電位を与えることによってＮチャネルが形成可能である。ドレイン・ソース間に一定電圧をかけ、コントロールゲート８Ａにプラス電位を加えると、ドレイン・ソース間に電流を流すことができる。
【００４１】
次に、図１の半導体装置のＯＴＰＲＯＭメモリセルの動作を、図３を参照して説明する。
【００４２】
データ書き込み時には、直流電圧ＶＰＰとして高電位（約６．５Ｖ）を供給し、ワードラインＷＬ１，ＷＬ２をそれぞれＨ，Ｌレベル（Ｈ，Ｌレベルはそれぞれ高位，低位の電圧レベルを意味する）とし、ビットラインＢＬ１，ＢＬ２に供給するデータをそれぞれＬ，Ｈレベルとすると、メモリセルＰ１では、トランジスタＡＴ１がオフ、トランスミッションゲートのトランジスタＳＴ１，ＳＴ２が共にオンし、ＶＰＰの直流供給源→メモリトランジスタＭＴ１→トランスミッションゲートＳＴ１，ＳＴ２→ビットラインＢＬ１（Ｌレベル）のラインが有効となり、メモリトランジスタＭＴ１にチャネルが形成されて、電流が流れ出す。メモリトランジスタＭＴ１ではチャネル内の正孔に、Ｎ形半導体基板１とフローティングゲート６間の酸化膜７（図２（ａ）参照）の障壁を越えるエネルギーが与えられ、フローティングゲート６内に正孔が注入される。つまり、メモリトランジスタＭＴ１には、ＶＰＰの高電位が取り去られた後もフローティングゲート６に電子が注入された状態を維持、すなわち、Ｐチャネルが形成された状態となる。以後この状態をデータ書き込み状態、或いは“Ｈ”状態と呼ぶ。この場合、メモリセルＰ２でも、メモリセルＰ１と同時に、トランジスタＡＴ２がオフ、トランスミッションゲートのトランジスタＳＴ３，ＳＴ４が共にオンし、ＶＰＰの直流供給源→メモリトランジスタＭＴ２→トランスミッションゲートＳＴ３，ＳＴ４→ビットラインＢＬ２（Ｈレベル）のラインが有効となるが、ビットラインＢＬ２にはＨレベルが与えられているので、メモリトランジスタＭＴ２のソース・ドレイン間には電圧ＶＰＰとラインＢＬ２（Ｈレベル）間の差電圧が与えられるのみであり、メモリトランジスタＭＴ２のフローティングゲートに正孔が注入されずトランジスタＭＴ２にチャネルが形成されず、電流が流れない。従って、メモリトランジスタＭＴ２のフローティングゲート６には正孔が蓄積されず、初期状態と同じ状態を維持、すなわち、Ｐチャネルが形成されない状態となる。以後この状態をデータが書き込まれない状態、或いは“Ｌ”状態と呼ぶ。
【００４３】
また、直流電圧ＶＰＰとして高電位（約６．５Ｖ）を供給し、ワードラインＷＬ１，ＷＬ２をそれぞれＨ，Ｌレベルとし、ビットラインＢＬ１，ＢＬ２に与えるデータを前述とは逆にそれぞれＨ，Ｌレベルすれば、メモリトランジスタＭＴ１，ＭＴ２は前述と逆にそれぞれＭＴ１は“Ｌ”状態，ＭＴ２は“Ｈ”状態となる。
【００４４】
データ読み出し時には、直流電圧ＶＰＰに中電位（３．３Ｖ）を供給し、ワードラインＷＬ１，ＷＬ２をそれぞれＨ，Ｌレベルとすることで、例えば、メモリトランジスタＭＴ１，ＭＴ２がそれぞれ“Ｈ”状態、“Ｌ”状態で書き込まれていれば、メモリセルＰ１のビットラインＢＬ１がＯＮ（オン、即ち電流が流れ）となり、メモリセルＰ２のビットラインＢＬ２がＯＦＦ（オフ、即ち電流が流れない）となる。
【００４５】
また、直流電圧ＶＰＰに中電位（３．３Ｖ）を供給し、ワードラインＷＬ１，ＷＬ２をそれぞれＨ，Ｌレベルとすることで、例えば、メモリトランジスタＭＴ１，ＭＴ２がそれぞれ“Ｌ”状態、“Ｈ”状態で書き込まれていれば、メモリセルＰ１のビットラインＢＬ１がＯＦＦ（オフ、即ち電流が流れない）となり、メモリセルＰ２のビットラインＢＬ２がＯＮ（オン、即ち電流が流れる）となる。
【００４６】
上記のように書き込み時と読み出し時とでワードラインＷＬ１，ＷＬ２に与える電圧レベルＨ，Ｌは同じであり、直流電圧供給源からの直流電圧ＶＰＰのみを変えることで、書き込み又は読み出しを行えるようになっている。
【００４７】
なお、書き込み及び読み出しを行わない時（この時はメモリトランジスタＭＴ１，ＭＴ２に書き込み，読み出しを行わないので、メモリトランジスタＭＴ１，ＭＴ２を保護する期間であると言うことができる）には、ワードラインＷＬ１，ＷＬ２をそれぞれＬ，Ｈレベルとしてアクセス制御用トランジスタＡＴ１，ＡＴ２を共にオンすることにより、フローティングゲートを有するトランジスタＭＴ１，ＭＴ２のソース・ドレイン間に電位差が生じないように制御することで、書き込み状態を保護できる。
【００４８】
図４は本発明の第１の実施の形態の半導体装置の回路構成を示す図である。
【００４９】
図４において、メモリセルＰ１，Ｐ２の構成は図１と同様である。図示しない書き込みデータ生成回路からの書き込みデータ“Ｌ”，“Ｈ”（０，１に相当する）が供給される書き込みデータラインＷＤは、切替えスイッチ回路１１の書込端子Ｗを介してビットラインＢＬ１に接続可能とされる一方、反転回路１５及び切替えスイッチ回路１３の書込端子Ｗを介してビットラインＢＬ２に接続可能とされている。なお、書き込みデータラインＷＤには、図示しない書き込みデータ生成回路から反転回路（インバータ）を介して前記書き込みデータとは反転したデータをビットラインＢＬ１，ＢＬ２に供給するように構成してもよいことは勿論である。
【００５０】
切替えスイッチ回路１１は、ビットラインＢＬ１が接続された共通端子を書込端子Ｗ又は読出端子Ｒに選択的に切り替えて接続可能とするものであって、図示しない制御回路からの書込み／読出し切替制御信号（Ｗ／Ｒ）にて端子Ｗ又は端子Ｒに切替え可能となっている。
【００５１】
また、切替えスイッチ回路１３は、ビットラインＢＬ２が接続された共通端子を書込端子Ｗ又は読出端子Ｒに選択的に切り替えて接続可能とするものであって、図示しない上記制御回路からの書込み／読出し切替制御信号（Ｗ／Ｒ）にて端子Ｗ又は端子Ｒに切替え可能となっている。切替えスイッチ回路１１，１３は同時に切り替えられるようになっている。
【００５２】
反転回路１５は、例えばＣＭＯＳインバータ回路で構成されている。ＣＭＯＳインバータ回路は、直流電圧ＶＰＰと基準電位ＧＮＤ間にＰチャネルＭＯＳトランジスタＰＭのソース・ドレインとＮチャネルＭＯＳトランジスタＮＭのドレイン・ソースを直列に接続し、その直列接続点である共通ドレインを切替えスイッチ回路１３の書込端子Ｗに接続し、両トランジスタＰＭ，ＮＭの各ゲートを共通に接続し、その共通接続点に上記書き込みデータラインＷＤを接続して構成されている。書き込みデータラインＷＤからの書き込みデータをＣＭＯＳインバータ回路１５の共通ゲートに入力すると、共通ドレインから反転したデータが出力されて、切替えスイッチ回路１３の書込端子Ｗに供給されるようになっている。
【００５３】
書き込みデータラインＷＤからの書き込みデータがＨレベルであれば、ＰチャネルＭＯＳトランジスタＰＭがオフ、ＮチャネルＭＯＳトランジスタＮＭがオンし、出力として基準電位即ちＬレベルが切替えスイッチ回路１３の書込端子Ｗに供給され、また書き込みデータがＬレベルであれば、ＰチャネルＭＯＳトランジスタＰＭがオン、ＮチャネルＭＯＳトランジスタＮＭがオフし、出力としてＶＰＰ即ちＨレベルが切替えスイッチ回路１３の書込端子Ｗに供給されることになる。
【００５４】
切替えスイッチ回路１１の読出端子Ｒは、電流−電圧変換回路としてのセンスアンプ１２に接続している。また、切替えスイッチ回路１３の読出端子Ｒは、電流−電圧変換回路としてのセンスアンプ１４に接続している。
【００５５】
センスアンプ１２，１４はそれぞれ、読み出し時にビットラインＢＬ１，ＢＬ２から流れてくる各電流を入力し、電流に応じた電圧の高低、即ちＨ，Ｌレベルに変換して出力する。センスアンプ１２，１４からの出力はそれぞれ判定回路としての排他的論理和回路１６に入力される。排他的論理和回路１６では排他的論理和（ＥＸＯＲ）がとられ、その結果が書込み状態の判定データとして出力端子１７に出力される。また、読み出し時には、センスアンプ１２，１４からの出力がメモリセルＰ１，Ｐ２の各出力として出力端子１８，１９に出力される。
【００５６】
以上のように構成された図４の半導体装置の回路において、書き込みを行う時は、直流電圧ＶＰＰを高電位（約６．５Ｖ）とし、書き込み／読み出し切替制御信号Ｗ／Ｒにて切替えスイッチ回路１１，１３を書込端子Ｗに切り替える一方、図３に示すようにワードラインＷＬ１，ＷＬ２にそれぞれＨ，Ｌレベル電圧を供給し且つ書き込みデータラインＷＤに例えばＬレベルの書き込みデータを入力すると、ビットラインＢＬ１はＬレベルとされ、ビットラインＢＬ２はＨレベルとされる結果、メモリセルＰ１のメモリトランジスタＭＴ１のフローティングゲートには正孔が注入され、メモリセルＰ１即ちトランジスタＭＴ１は“Ｈ”状態にされ、一方メモリセルＰ２のメモリトランジスタＭＴ２のフローティングゲートには正孔が注入されず、メモリセルＰ２即ちトランジスタＭＴ２は“Ｌ”状態にされる。
【００５７】
一方、読み出しを行う時は、直流電圧ＶＰＰを中電位（３．３Ｖ）とし、書き込み／読み出し切替制御信号Ｗ／Ｒにて切替えスイッチ回路１１，１３を読出端子Ｒに切り替える一方、図３に示すようにワードラインＷＬ１，ＷＬ２にそれぞれＨ，Ｌレベル電圧を供給すると、メモリトランジスタＭＴ１にはＰチャネルが形成されているので、メモリセルＰ１よりビットラインＢＬ１に電流が流れ、これがセンスアンプ１２にて電圧に変換されてＨレベルとして検出され、一方メモリトランジスタＭＴ２にはＰチャネルが形成されていないので、ビットラインＢＬ２に電流が流れず、これがセンスアンプ１４にて電圧に変換されてＬレベルとして検出される。
【００５８】
このように、読み出し時に、メモリセルＰ１，Ｐ２のそれぞれのメモリトランジスタＭＴ１，ＭＴ２の各フローティングゲートに蓄積された注入電荷の有無に応じて読み出された電流は、各センスアンプ１２，１４で電圧レベルの高低、即ちＨ，Ｌレベルに変換され、排他的論理和回路１６で排他的論理和がとられ、その結果ＨレベルならばメモリセルＰ１，Ｐ２には互いに反転関係でデータが書き込まれていると判断され書き込み良（即ち書込みデータ有効）、ＬレベルならばメモリセルＰ１，Ｐ２には同一のデータが書き込まれていると判断され書込み不良（即ち書込みデータ無効）と判定することができる。すなわち、図４の回路構成では、メモリセルＰ１，Ｐ２にデータが正常に書き込まれていれば、互いに反転関係になっていることから排他的論理和出力の結果で書き込みデータの良否が判断可能となるものである。このようにすれば、メモリセルＰ１，Ｐ２それぞれの書込みデータそのもののＨ，Ｌレベルを照合すること無しに良否判定することができる。
【００５９】
なお、書き込み及び読み出しを行わない時（即ち、メモリトランジスタＭＴ１，ＭＴ２を保護する期間）には、ワードラインＷＬ１，ＷＬ２をそれぞれＬ，Ｈレベルとして、トランスミッションゲートＳＴ１，ＳＴ２、ＳＴ３，ＳＴ４をオフにする一方、アクセス制御用トランジスタＡＴ１，ＡＴ２をそれぞれオンすることにより、フローティングゲートを有するトランジスタＭＴ１，ＭＴ２の各ソース・ドレイン間に電位差が生じないように制御するこで、トランジスタＭＴ１，ＭＴ２の書き込みデータを保護できる。
【００６０】
図５は図４の回路に使用されるセンスアンプ１２（又は１４）の回路構成を示す図である。図５中で各トランジスタの近くに記入した数字２／１．２はトランジスタサイズの一例を示すものであり、Ｗ（幅）が２μｍ、Ｌ（長さ）が１．２μｍであることを表している。また、×ｎ（ｎは正の整数）は互いに同一のトランジスタを並列接続した個数を表している。
【００６１】
図５に示すセンスアンプ１２では、基準となる電流を得る手段として、２つのメモリセルからなるレファレンスセルＰ３を設けている。レファレンスセルＰ３の２つのメモリセルにはそれぞれ‘Ｈ’，‘Ｌ’が書き込まれており、各メモリセルからの電流（ＩＨ＋ＩＬ）が、レファレンスセルＰ３に直列に接続したＮチャネルＭＯＳトランジスタＮＭ１のドレイン・ソース間を通して基準電位ＧＮＤ側に流れる。ＮチャネルＭＯＳトランジスタＮＭ１はドレインとゲートが共通接続し、かつ互いに同一のトランジスタが２個並列に接続して構成されている。そして、ＮチャネルＭＯＳトランジスタＮＭ１とＮチャネルＭＯＳトランジスタＮＭ２とはカレントミラー回路を構成している。ＮチャネルＭＯＳトランジスタＮＭ２は互いに同一のトランジスタが１〜８個並列に接続して構成され、トランジスタＮＭ２の数を切り替えることで、例えばテスト時と実際の使用時とで比較レベルを変更できるようにしている。従って、トランジスタＮＭ２にはその並列トランジスタ数に対応して、ＮチャネルＭＯＳトランジスタＮＭ１を流れる電流の１／２〜８／２倍の電流が流れる。
【００６２】
また、ＮチャネルＭＯＳトランジスタＮＭ２には、このトランジスタＮＭ２とドレイン同士を共通にしてＰチャネルＭＯＳトランジスタＰＭ１が直列に接続し、トランジスタＰＭ１のソースは直流電源ＶＤＤに接続している。直流電源ＶＤＤは、前記直流電圧ＶＰＰの読み出し時の電圧（３．３Ｖ）に等しい直流電圧を発生している。ＰチャネルＭＯＳトランジスタＰＭ１はドレインとゲートが共通接続し、かつ互いに同一のトランジスタが８個並列に接続して構成されている。そして、ＰチャネルＭＯＳトランジスタＰＭ１はＰチャネルＭＯＳトランジスタＰＭ２と共にカレントミラー回路を構成している。ＰチャネルＭＯＳトランジスタＰＭ２は、互いに同一のトランジスタが４個並列に接続して構成されている。従って、ＰチャネルＭＯＳトランジスタＰＭ２には、ＰチャネルＭＯＳトランジスタＰＭ１を流れる電流の１／２倍の電流が流れる。
【００６３】
ＰチャネルＭＯＳトランジスタＰＭ２はそのソースが前記直流電源ＶＤＤに接続しそのドレインが後述するＮチャネルＭＯＳトランジスタＮＭ３のドレインに直列に接続し、該トランジスタＮＭ３のソースは基準電位ＧＮＤに接続している。メモリセルＰ１からの出力電流ＩｏｕｔはＮチャネルＭＯＳトランジスタＮＭ４のドレイン・ソース間を通して基準電位ＧＮＤ側に流れる。ＮチャネルＭＯＳトランジスタＮＭ４はドレインとゲートが共通接続し、かつ互いに同一のトランジスタが２個並列に接続して構成されている。ＮチャネルＭＯＳトランジスタＮＭ３は、メモリセルＰ１に直列に接続したＮチャネルＭＯＳトランジスタＮＭ４と共にカレントミラー回路を構成している。ＮチャネルＭＯＳトランジスタＮＭ３は、互いに同一のトランジスタが４個並列に接続して構成されている。従って、ＮチャネルＭＯＳトランジスタＮＭ３には、ＮチャネルＭＯＳトランジスタＮＭ４を流れる電流の２倍の電流が流れる。
【００６４】
そして、ＰチャネルＭＯＳトランジスタＰＭ２とＮチャネルＭＯＳトランジスタＮＭ３の直列接続点（即ち共通ドレイン）から反転回路（インバータ）２０を介して出力端子２１に接続し、出力Ｖｏｕｔを得る構成としてある。
【００６５】
次に、図５の動作を説明する。
【００６６】
読み出し時、メモリセルＰ１（又はＰ２）とは別に搭載した比較用のレファレンスセルＰ３からの電流（ＩＨ＋ＩＬ）と、メモリセルＰ１からの電流Ｉｏｕｔとの比較を行い、メモリセルＰ１に電荷が注入された状態であれば出力ＶｏｕｔとしてＨレベルが得られ、メモリセルＰ１に電荷が注入されていない場合には出力ＶｏｕｔとしてＬレベルが得られる。
【００６７】
また、レファレンスセルＰ３からの比較電流レベルは、ＮチャネルＭＯＳトランジスタＮＭ２のトランジスタ数を２個とした場合、Ｉｏｕｔ×２と（ＩＨ＋ＩＬ）÷２の電流値が比較される。ＮチャネルＭＯＳトランジスタＮＭ２のトランジスタ数を６個とした場合には、Ｉｏｕｔ×２  と（ＩＨ＋ＩＬ）÷２×３  の電流値が比較される。
【００６８】
比較した結果、Ｉｏｕｔ側の電流値の方が大きい場合（メモリセルＰ１のフローティングゲートに電荷注入された状態）にはＶｏｕｔ端子は“Ｈ”、Ｉｏｕｔ側の電流値が小さい場合（メモリセルＰ１のフローティングゲートに電荷注入されていない状態）にはＶｏｕｔ端子は“Ｌ”となる。
【００６９】
なお、レファレンスセルＰ３として２個のメモリセルを使用し、“Ｈ”のみならず“Ｌ”に対してもメモリセルを割り当てているのは、プロセス工程でフローティングゲートに注入された電荷による初期電流を比較時にキャンセルするためのプロセス依存性への対策である。
【００７０】
次に、図６乃至図８を参照して、本発明の第２乃至第４の実施の形態について説明する。
【００７１】
図６は本発明の第２の実施の形態の半導体装置における、ＯＴＰＲＯＭメモリセルの回路構成を示す図である。
【００７２】
図６に示す回路は、図１の回路におけるメモリセルＰ１，Ｐ２において、トランスミッションゲートを構成するトランジスタＳＴ１，ＳＴ２、トランジスタＳＴ３，ＳＴ４のうちの、トランジスタＳＴ１、トランジスタＳＴ３を削除した構成とするものである。即ち、トランスミッションゲートを１つのスイッチング素子に置き換えたものである。
【００７３】
本実施形態の半導体装置のＯＴＰＲＯＭメモリセルの書き込み，読み出し動作時の、ワードラインＷＬ１，ＷＬ２、ビットラインＢＬ１，ＢＬ２、メモリセルＰ１，Ｐ２及びＶＰＰの状態（Ｈ，Ｌ，ＯＮ，ＯＦＦ）は図３と同様である。従って、図６の書き込み，読み出し時の動作は、図１の場合とほぼ同様である。
【００７４】
図７は本発明の第３の実施の形態の半導体装置における、ＯＴＰＲＯＭメモリセルの回路構成を示す図である。
【００７５】
図７に示す回路は、図１の回路におけるメモリセルＰ１，Ｐ２において、トランスミッションゲートを構成するトランジスタＳＴ１，ＳＴ２、トランジスタＳＴ３，ＳＴ４のうちの、トランジスタＳＴ２、トランジスタＳＴ４を削除した構成とするものである。この場合は、ワードラインＷＬ２は不要となる。この場合も、トランスミッションゲートを１つのスイッチング素子で置き換えたものである。
【００７６】
本実施形態の半導体装置のＯＴＰＲＯＭメモリセルの書き込み，読み出し動作時の、ワードラインＷＬ１、ビットラインＢＬ１，ＢＬ２、メモリセルＰ１，Ｐ２及びＶＰＰの状態（Ｈ，Ｌ，ＯＮ，ＯＦＦ）は図３からワードラインＷＬ２を除いたものと同じである。従って、図７の書き込み，読み出し時の動作は、ワードラインＷＬ２の電位設定が不要となる以外、図１の場合とほぼ同様である。
【００７７】
図８は本発明の第４の実施の形態の半導体装置における、ＯＴＰＲＯＭメモリセルの回路構成を示す図であり、図９は本発明の第４の実施の形態の半導体装置の回路構成を示す図である。図９については後述する。
【００７８】
図８に示す回路は、図１の回路におけるメモリセルＰ１，Ｐ２において、トランスミッションゲートを構成するトランジスタＳＴ１，ＳＴ２、トランジスタＳＴ３，ＳＴ４を削除した構成とするものである。この場合は、ワードラインＷＬ２は不要となる。
【００７９】
すなわち、図８に示す回路は、第１のフローティングゲートを有する第１のトランジスタＭＴ１と該トランジスタへの書き込み及び読み出しのアクセス制御を可能とするトランジスタＡＴ１とを有して構成され、前記第１のトランジスタＭＴ１の第１のフローティングゲートに対してデータの書き込み及び読み出しがなされる第１のメモリセルＰ１と、第２のフローティングゲートを有する第２のトランジスタＭＴ２と該トランジスタへの書き込み及び読み出しのアクセス制御を可能とするトランジスタＡＴ２とを有して構成され、前記第２のトランジスタＭＴ２の第２のフローティングゲートに対して前記第１のフローティングゲートのデータと反転関係のデータの書き込み及び読み出しがなされる第２のメモリセルＰ２と、アクセス制御を可能とするワードラインＷＬ１と、データ書き込み時に、前記第１，第２のメモリセルＰ１，Ｐ２の各ビットラインＢＬ１，ＢＬ２にそれぞれ、前記データ及びその反転データを供給する図示しない回路と、を有して構成されている。
【００８０】
本実施形態の半導体装置のＯＴＰＲＯＭメモリセルの書き込み，読み出し動作時の、ワードラインＷＬ１、ビットラインＢＬ１，ＢＬ２、メモリセルＰ１，Ｐ２及びＶＰＰの状態（Ｈ，Ｌ，ＯＮ，ＯＦＦ）は図３からワードラインＷＬ２を除いたものと同じである。従って、図８の書き込み，読み出し時の動作は、ワードラインＷＬ２の電位設定が不要となる以外、図１の場合と同様である。
【００８１】
図９は本発明の第４の実施の形態の半導体装置の回路構成を示す図である。図９の構成は、図４の構成におけるメモリセルＰ１，Ｐ２の回路構成に代えて図８のメモリセルの回路構成を使用したものである。データ書き込み時には、書き込み／読み出し制御信号（Ｗ／Ｒ）にて切替えスイッチ回路１１  ，１３をそれぞれ書込端子Ｗに切り替え、直流電圧ＶＰＰを高電位（約６．５Ｖ）とし、ワードラインＷＬ１をＨレベルとすることで、メモリセルＰ１では、アクセス制御用トランジスタＡＴ１はオフし、書き込みデータラインＷＤが例えばＬレベルであれば、ビットラインＢＬ１がＬレベルであり、メモリトランジスタＭＴ１のフローティングゲートに正孔が注入され、トランジスタＭＴ１にＰチャネルが形成される。このとき、メモリセルＰ２では、アクセス制御用トランジスタＡＴ２はオフ、ビットラインＢＬ２がビットラインＢＬ１とは反転したＨレベルであり、メモリトランジスタＭＴ２のフローティングゲートに正孔が注入されず、トランジスタＭＴ２にＰチャネルが形成されない。
【００８２】
読み出し時には、書き込み／読み出し制御信号（Ｗ／Ｒ）にて切替えスイッチ回路１１，１３をそれぞれ読出端子Ｒに切り替え、直流電圧ＶＰＰを中電位（約３．３Ｖ）とし、ワードラインＷＬ１をＨレベルのまますることで、メモリセルＰ１，Ｐ２では、アクセス制御用トランジスタＡＴ１，ＡＴ２はオフ状態を維持し、Ｐチャネルが形成されたメモリトランジスタＭＴ１を通してビットラインＢＬ１をＯＮする（即ち電流が流れる）が、メモリトランジスタＭＴ２を通してビットラインＢＬ２はＯＦＦ（電流が流れず）、ビットラインＢＬ１，ＢＬ２の電流の有無がそれぞれセンスアンプ１２，１４で電圧レベルの高低、即ちＨ，Ｌレベルとして検知され、２入力の排他的論理和回路１６でその出力がＨレベルであればメモリセルＰ１，Ｐ２の書き込みデータが反転関係にありデータ有効と判断され、排他的論理和回路１６の出力がＬレベルであればデータ無効と判断することが可能である。
【００８３】
なお、書き込み及び読み出しを行わない時（メモリトランジスタＭＴ１，ＭＴ２を保護する期間）には、ワードラインＷＬ１，ＷＬ２をそれぞれＬ，Ｈレベルとして、アクセス制御用トランジスタＡＴ１，ＡＴ２をそれぞれオンすることにより、フローティングゲートを有するトランジスタＭＴ１，ＭＴ２のソース・ドレイン間に電位差が生じないように制御することで、トランジスタＭＴ１，ＭＴ２の書き込み状態を保護できる。
【００８４】
以上述べた実施の形態では、２つのメモリトランジスタＭＴ１，ＭＴ２には互いに反転関係のデータを書き込むことによって、１ビットの書き込みデータの確度を向上させると共に、２つのビットラインを用いることでコモンモードノイズが書き込まれた場合にも各トランジスタから読み出したデータの差分をとることにより、ノイズの影響を軽減させる効果を得るものであった。
【００８５】
これに対して、２つのメモリトランジスタＭＴ１，ＭＴ２に同一のデータをそのまま書き込むことによってデータを二重化して保護を図る実施の形態を、次に説明する。
【００８６】
図１０は本発明の第５の実施の形態の半導体装置における、ＯＴＰＲＯＭメモリセルの回路構成を示す図であり、図１１は本発明の第５の実施の形態の半導体装置の回路構成を示す図である。図１１については、後述する。
【００８７】
図１０において、メモリトランジスタＭＴ１とメモリトランジスタＭＴ２とアクセス制御用トランジスタＡＴ１との並列接続体と、この並列接続体に直列に接続される、ワードライン選択用のトランジスタＳＴ１，ＳＴ２の並列接続体とからなり、ワードラインＷＬ１，ＷＬ２とビットラインＢＬに高，低レベルの電圧を印加し、データの書き込み及び読み出しがなされるメモリセルＰ０が、設けられている。
【００８８】
すなわち、メモリセルＰ０は、第１のフローティングゲートを有する第１のトランジスタＭＴ１と、該第１のトランジスタと並列に接続され、第２のフローティングゲートを有する第２のトランジスタＭＴ２と、この第１，第２のトランジスタＭＴ１，ＭＴ２の並列回路への書き込み及び読み出しのアクセス制御を可能とするトランジスタＡＴ１とを有して構成され、前記第１，第２のトランジスタＭＴ１，ＭＴ２の第１，第２のフローティングゲートに対して同一のデータの書き込み及び読み出しがなされる。
【００８９】
さらに、アクセス制御及びワードライン選択を可能とするワードラインＷＬ１，ＷＬ２と、データ書き込み時に、前記メモリセルＰ０の第１，第２のトランジスタＭＴ１，ＭＴ２に前記データを供給するビットラインＢＬと、該ビットラインＢＬに前記データを供給する図示しない回路と、が設けられている。
【００９０】
図示しない半導体基板にマトリクス状にフローティングゲートを備えたメモリトランジスタＭＴ１，ＭＴ２を有するメモリセルＰ０が複数個形成され、ワードラインＷＬ１，ＷＬ２とビットラインＢＬ１，ＢＬ２とによりメモリセルＰ０ごとに書き込みおよび読み出しがなされる。なお、図１では、１つのメモリセルＰ０から成るメモリセル構成のみを示してある。
【００９１】
図１０では、メモリセルＰ０に、フローティングゲートを有する第１，第２のメモリトランジスタＭＴ１，ＭＴ２を有し、アクセス制御用トランジスタＡＴ１のゲ一ト及びワードライン選択用トランジスタＳＴ１のゲートを接続したラインをワードラインＷＬ１とし、ワードライン選択用トランジスタＳＴ２を接続したラインをワードラインＷＬ２とし、メモリトランジスタＭＴ１とメモリトランジスタＭＴ２とアクセス制御用トランジスタＡＴ１の各ソースを共通接続しその接続点に直流電圧供給源（図示せず）からの直流電圧ＶＰＰ（書き込み時は約６．５Ｖ、読み出し時は３．３Ｖ）を供給し、メモリセルＰ０のワードライン選択用トランジスタＳＴ１のソースとトランジスタＳＴ２のドレインを共通接続し、その接続点に接続したラインをデータの書き込み及び読み出しを行うビットラインＢＬとしている。
【００９２】
さらに具体的に説明すると、メモリセルＰ０は、フローティングゲートを有するＰチャネルＭＯＳトランジスタＭＴ１，ＭＴ２の２つのソースとアクセス制御用のＰチャネルＭＯＳトランジスタＡＴ１のソースとを共通に接続しその接続点に直流電圧ＶＰＰを供給し、トランジスタＭＴ１，ＭＴ２の２つのドレインとトランジスタＡＴ１のドレインとの共通接続点を、ワードライン選択用のＮチャネルＭＯＳトランジスタＳＴ１のドレインとワードライン選択用のＰチャネルＭＯＳトランジスタＳＴ２のソースとの共通接続点に接続し、ＮチャネルＭＯＳトランジスタＳＴ１のソースとＰチャネルＭＯＳトランジスタＳＴ２のドレインとを共通に接続しその接続点をデータの書き込み／読み出し用のビットラインＢＬに接続して構成されている。
【００９３】
そして、データ書き込み時に、ビットラインＢＬに例えばＬレベル（又はＨレベル）のデータを供給することで、メモリセルＰ０のメモリトランジスタＭＴ１，ＭＴ２にＨレベル（又はＬレベル）の１ビットデータを書き込むことが可能となっている。
【００９４】
すなわち、図１０では、１ビットの記憶を、並列的に接続された２個の第１，第２のフローティングゲートを有する第１，第２のメモリトランジスタＭＴ１，ＭＴ２を用いて行うことで、メモリトランジスタに冗長性（二重化）を持たせ、一方のメモリトランジスタの書き込みデータはもう一方のメモリトランジスタの書き込みデータのバックアップデータとして活用することが可能となる。
【００９５】
図１０の半導体装置のＯＴＰＲＯＭメモリセルの動作は、前述の図３を参照して説明することができる。ただし、ビットラインＢＬとしては、図３における一方のＢＬ（＝ＢＬ１）のみを参照すればよい。
【００９６】
データ書き込み時には、直流電圧ＶＰＰとして高電位（約６．５Ｖ）を供給し、ワードラインＷＬ１，ＷＬ２をそれぞれＨ，Ｌレベルとし、ビットラインＢＬに供給するデータを例えばＬレベルとすると、メモリセルＰ０では、トランジスタＡＴ１がオフ、トランスミッションゲートのトランジスタＳＴ１，ＳＴ２がオンし、ＶＰＰの直流供給源→メモリトランジスタＭＴ１，ＭＴ２→トランスミッションゲートＳＴ１，ＳＴ２→ビットラインＢＬのラインが有効となり、メモリトランジスタＭＴ１，ＭＴ２にＰチャネルが形成され、電流が流れ出す。メモリトランジスタＭＴ１，ＭＴ２ではＰチャネル内の正孔に、Ｎ形半導体基板とフローティングゲート間の酸化膜（図２（ａ）参照）の障壁を越えるエネルギーが与えられ、フローティングゲート内に正孔が注入される。つまり、メモリトランジスタＭＴ１，ＭＴ２には、ＶＰＰの高電位が取り去られた後もフローティングゲートに正孔が注入された状態を維持、すなわち、ソース・ドレイン間にＰチャネルが形成されたＨ状態となる。
【００９７】
また、直流電圧ＶＰＰとして高電位（約６．５Ｖ）を供給し、ワードラインＷＬ１，ＷＬ２をそれぞれＨ，Ｌレベルとし、ビットラインＢＬに与えるデータを前述とは逆にＨレベルにすれば、メモリトランジスタＭＴ１，ＭＴ２は前述と逆にＬ状態，即ち初期状態のままとなる。
【００９８】
データ読み出し時には、直流電圧ＶＰＰに中電位（３．３Ｖ）を供給し、ワードラインＷＬ１，ＷＬ２をそれぞれＨ，Ｌレベルとすることで、例えば、メモリトランジスタＭＴ１，ＭＴ２がＨ状態に書き込まれている時は、メモリセルＰ０のビットラインＢＬがＯＮ（即ち電流が流れる）となる。従って、書き込みデータラインをＬレベルとして書き込みを行った時に、メモリトランジスタＭＴ１，ＭＴ２の少なくとも一方がＨ状態に書き込まれていれば、メモリセルＰ０は書き込みデータ有効となり、メモリトランジスタを２重化した分、書き込み確度が向上させることができる。例えば、１つのメモリトランジスタのフローティングゲートが不良の場合でももう一方のメモリトランジスタのフローティングゲートにデータが書き込まれるので、製品の歩留まりを向上させることができる。
【００９９】
また、直流電圧ＶＰＰに中電位（３．３Ｖ）を供給し、ワードラインＷＬ１，ＷＬ２を前述とは逆にそれぞれＨ，Ｌレベルとすることで、例えば、メモリトランジスタＭＴ１，ＭＴ２がＬ状態に書き込まれている時は、メモリセルＰ０のビットラインＢＬがＯＦＦ（即ち電流が流れない）となる。
【０１００】
この場合も、上記のように書き込み時と読み出し時とでワードラインＷＬ１，ＷＬ２に与える電圧レベルＨ，Ｌは同じであり、直流電圧供給源からの直流電圧ＶＰＰのみを変える（６．５Ｖ又は３．３Ｖ）ことで、書き込み又は読み出しを行えるようになっている。
【０１０１】
なお、書き込み及び読み出しを行わない時（メモリトランジスタＭＴ１，ＭＴ２を保護する期間）には、ワードラインＷＬ１，ＷＬ２をそれぞれＬ，ＨレベルとしてトランスミッションゲートＳＴ１，ＳＴ２をオフにする一方、アクセス制御用トランジスタＡＴ１をオンすることにより、ワードライン選択用トランジスタＳＴ１，ＳＴ２をオフにする一方、フローティングゲートを有するトランジスタＭＴ１，ＭＴ２のソース・ドレイン間に電位差が生じないように制御することで、メモリトランジスタＭＴ１，ＭＴ２の書き込み状態を保護できる。
【０１０２】
図１１は本発明の第５の実施の形態の半導体装置の回路構成を示す図である。
【０１０３】
図１１において、メモリセルＰ０の構成は図１０と同様であり、フローティングゲートをそれぞれ有する並列接続された２つのメモリトランジスタＭＴ１，ＭＴ２と、アクセス制御用トランジスタＡＴ１と、トランスミッションゲートを構成する２つのトランジスタＳＴ１，ＳＴ２とを有している。
【０１０４】
図示しない書き込みデータ生成回路からの書き込みデータ“Ｌ”，“Ｈ”（０，１に相当する）が供給される書き込みデータラインＷＤは、切替えスイッチ回路１１の書込端子Ｗを介してビットラインＢＬに接続可能とされている。
【０１０５】
切替えスイッチ回路１１は、ビットラインＢＬが接続された共通端子を書込端子Ｗ又は読出端子Ｒに選択的に切り替えて接続可能とするものであって、図示しない制御回路からの書込み／読出し切替制御信号（Ｗ／Ｒ）にて端子Ｗ又は端子Ｒに切替え可能となっている。
【０１０６】
切替えスイッチ回路１１の読出端子Ｒは、電流−電圧変換回路としてのセンスアンプ１２に接続している。
【０１０７】
センスアンプ１２は、読み出し時にビットラインＢＬから流れてくる電流を入力し、電流に応じた電圧レベルの高低、即ちＨ，Ｌレベルに変換して出力する。その出力結果が書込み状態の判定データとして出力端子１７に出力される。
【０１０８】
以上のように構成された図１１の半導体装置の回路において、書き込みを行う時は、直流電圧ＶＰＰを高電位（約６．５Ｖ）とし、書き込み／読み出し切替制御信号Ｗ／Ｒにて切替えスイッチ回路１１を書込端子Ｗに切り替える一方、図３に示すようにワードラインＷＬ１，ＷＬ２にそれぞれＨ，Ｌレベル電圧を供給し且つ書き込みデータラインＷＤに例えばＬレベルの書き込みデータを入力すると、ビットラインＢＬはＬレベルとされる結果、２つのメモリトランジスタＭＴ１，ＭＴ２への書き込みが正常に行われる場合には、メモリセルＰ０のメモリトランジスタＭＴ１，ＭＴ２のフローティングゲートには正孔が注入され、トランジスタＭＴ１，ＭＴ２は共にＨ状態にされる。
【０１０９】
また、半導体プロセス工程において、２つのメモリトランジスタＭＴ１，ＭＴ２のうち、どちらか１つのメモリトランジスタのフローティングゲートが不良の場合でも、もう１つのメモリトランジスタのフローティングゲートには正孔が注入され、そのメモリトランジスタのみがＨ状態にされる。
【０１１０】
一方、読み出しを行う時は、直流電圧ＶＰＰを中電位（３．３Ｖ）とし、書き込み／読み出し切替制御信号Ｗ／Ｒにて切替えスイッチ回路１１を読出端子Ｒに切り替える一方、図３に示すようにワードラインＷＬ１，ＷＬ２にそれぞれＨ，Ｌレベル電圧を供給すると、メモリトランジスタＭＴ１，ＭＴ２への書き込みによってＰチャネルが形成されていれば（少なくとも一方のメモリトランジスタにＰチャネルが形成されていれば）、メモリセルＰ０よりビットラインＢＬに電流が流れ、これがセンスアンプ１２にて電圧に変換されてＨレベルとして検出される。なお、このとき、センスアンプ１２の出力データが予め設定した所定レベルを越えていれば、２つのメモリトランジスタＭＴ１，ＭＴ２のうち少なくとも１つのトランジスタへの書き込みが確実に行われていると判定でき、メモリセルへの書き込みが有効であると判定できる。
【０１１１】
このように、読み出し時に、メモリセルＰ０のメモリトランジスタＭＴ１，ＭＴ２のフローティングゲートに蓄積された注入電荷の有無に応じて読み出された電流は、センスアンプ１２で電圧レベルの高低に変換されるので、書き込みが良好に行われたか否かを判定できると共に、データ書き込みの確度を向上させることができる。
【０１１２】
なお、書き込み及び読み出しを行わない時（メモリトランジスタＭＴ１，ＭＴ２を保護する期間）には、ワードラインＷＬ１，ＷＬ２をそれぞれＬ，Ｈレベルとして、トランスミッションゲートＳＴ１，ＳＴ２をオフにする一方、アクセス制御用トランジスタＡＴ１をオンすることにより、フローティングゲートを有するトランジスタＭＴ１，ＭＴ２のソース・ドレイン間に電位差が生じないように制御することで、メモリトランジスタＭＴ１，ＭＴ２に既に書き込まれているデータを保護することができる。
【０１１３】
次に、図１２乃至図１４を参照して、本発明の第６乃至第８の実施の形態について説明する。
【０１１４】
図１２は本発明の第６の実施の形態の半導体装置における、ＯＴＰＲＯＭメモリセルの回路構成を示す図である。
【０１１５】
図１２に示す回路は、図１０の回路におけるメモリセルＰ０において、トランスミッションゲートを構成するトランジスタＳＴ１，ＳＴ２のうちの、トランジスタＳＴ１を削除した構成とするものである。即ち、トランスミッションゲートを１つのスイッチング素子に置き換えたものである。
【０１１６】
本実施形態のＯＴＰＲＯＭメモリセルへの書き込み，読み出し動作時の、ワードラインＷＬ１，ＷＬ２、ビットラインＢＬ、メモリセルＰ０及びＶＰＰの状態（Ｈ，Ｌ，ＯＮ，ＯＦＦ）は図３と同様である。従って、図１２の書き込み，読み出し時の動作は、図１０の場合とほぼ同様である。ただし、図３でＢＬ１をＢＬ、Ｐ１をＰ０と読み替えるものとする。
【０１１７】
図１３は本発明の第７の実施の形態の半導体装置における、ＯＴＰＲＯＭメモリセルの回路構成を示す図である。
【０１１８】
図１３に示す回路は、図１０の回路におけるメモリセルＰ０において、トランスミッションゲートを構成するトランジスタＳＴ１，ＳＴ２のうちの、トランジスタＳＴ２を削除した構成とするものである。即ち、トランスミッションゲートを１つのスイッチング素子に置き換えたものである。この場合は、ワードラインＷＬ２は不要となる。
【０１１９】
本実施形態の半導体装置のＯＴＰＲＯＭメモリセルの書き込み，読み出し動作時の、ワードラインＷＬ１、ビットラインＢＬ１，ＢＬ２、メモリセルＰ０及びＶＰＰの状態（Ｈ，Ｌ，ＯＮ，ＯＦＦ）は図３からワードラインＷＬ２を除いたものと同じである。従って、図１３の書き込み，読み出し時の動作は、ワードラインＷＬ２の電位設定が不要となる以外、図１０の場合とほぼ同様である。
【０１２０】
図１４は本発明の第８の実施の形態の半導体装置における、ＯＴＰＲＯＭメモリセルの回路構成を示す図であり、図１５は本発明の第８の実施の形態の半導体装置の回路構成を示す図である。図１５については後述する。
【０１２１】
図１４に示す回路は、図１０の回路におけるメモリセルＰ０において、トランスミッションゲートを構成するトランジスタＳＴ１，ＳＴ２を削除した構成とするものである。この場合は、ワードラインＷＬ２は不要となり、ビットラインＢＬはトランジスタＭＴ１，ＭＴ２，ＡＴ１の共通ドレインに接続する。
【０１２２】
本実施形態の半導体装置のＯＴＰＲＯＭメモリセルの書き込み，読み出し動作時の、ワードラインＷＬ１、ビットラインＢＬ１，ＢＬ２、メモリセルＰ０及びＶＰＰの状態（Ｈ，Ｌ，ＯＮ，ＯＦＦ）は図３からワードラインＷＬ２を除いたものと同じである。従って、図１４の書き込み，読み出し時の動作は、ワードラインＷＬ２の電位設定が不要となる以外、図１０の場合とほぼ同様である。
【０１２３】
次に、本発明の第６乃至第８の実施の形態のうち、第８の実施の形態の半導体装置の構成について説明する。
【０１２４】
図１５は本発明の第８の実施の形態の半導体装置の回路構成を示す図である。図１５の構成は、図１１の構成におけるメモリセルＰ０の回路構成に代えて図１４のメモリセルの回路構成を使用したものである。データ書き込み時には、書き込み／読み出し制御信号（Ｗ／Ｒ）にて切替えスイッチ１１を書込端子Ｗに切り替え、直流電圧ＶＰＰを高電位（約６．５Ｖ）とし、ワードラインＷＬ１をＨレベルとすることで、メモリセルＰ０では、アクセス制御用トランジスタＡＴ１はオフし、書き込みデータラインＷＤが例えばＬレベルであれば、ビットラインＢＬがＬレベルであり、メモリトランジスタＭＴ１，ＭＴ２のフローティングゲートに電子が注入され、トランジスタＭＴ１，ＭＴ２にＰチャネルが形成される。一方、メモリセルＰ０で、ＶＰＰを高電位（約６．５Ｖ）、ワードラインＷＬ１をＨレベルとし、書き込みデータラインＷＤが例えばＨレベルであれば、アクセス制御用トランジスタＡＴ１はオフ、ビットラインＢＬがＨレベルであり、メモリトランジスタＭＴ１，ＭＴ２のフローティングゲートに電子が注入されず、トランジスタＭＴ１，ＭＴ２にＰチャネルが形成されない。
【０１２５】
読み出し時には、書き込み／読み出し制御信号（Ｗ／Ｒ）にて切替えスイッチ１１を読出端子Ｒに切り替え、直流電圧ＶＰＰを中電位（約３．３Ｖ）とし、ワードラインＷＬ１をＨレベルのままとすることで、メモリセルＰ０では、アクセス制御用トランジスタＡＴ１はオフ状態を維持し、メモリトランジスタＭＴ１，ＭＴ２の少なくとも一方にＰチャネルが形成されている場合には、メモリトランジスタＭＴ１，ＭＴ２少なくとも一方を通してビットラインＢＬがＯＮする（電流が流れる）。また、メモリトランジスタＭＴ１，ＭＴ２のいずれにもＰチャネルが形成されていない場合には、メモリトランジスタＭＴ１，ＭＴ２を通してビットラインＢＬはＯＦＦする（電流が流れない）。即ち、ビットラインＢＬの電流の有無がセンスアンプ１２で電圧レベルの高低、即ち、Ｈ，Ｌレベルとして検知されて出力される。
【０１２６】
なお、書き込み及び読み出しを行わない時（メモリトランジスタＭＴ１，ＭＴ２を保護する期間）には、ワードラインＷＬ１，ＷＬ２をそれぞれＬ，Ｈレベルとしてアクセス制御用トランジスタＡＴ１をオンすることにより、フローティングゲートを有するトランジスタＭＴ１，ＭＴ２のソース・ドレイン間に電位差が生じないように制御することで、トランジスタＭＴ１，ＭＴ２の書き込み状態を保護できる。
【０１２７】
本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施の形態を適宜変更して実施することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のＯＴＰＲＯＭメモリセルの構成を示す図。
【図２】ＯＴＰＲＯＭメモリセルを構成する各トランジスタ構造の断面図。
【図３】半導体装置のＯＴＰＲＯＭメモリセルの動作を説明する図。
【図４】本発明の第１の実施の形態の半導体装置の回路構成を示す図。
【図５】図４の回路に使用されるセンスアンプの回路構成を示す図。
【図６】本発明の第２の実施の形態のＯＴＰＲＯＭメモリセルの構成を示す図。
【図７】本発明の第３の実施の形態のＯＴＰＲＯＭメモリセルの構成を示す図。
【図８】本発明の第４の実施の形態のＯＴＰＲＯＭメモリセルの構成を示す図。
【図９】本発明の第４の実施の形態の半導体装置の回路構成を示す図。
【図１０】本発明の第５の実施の形態のＯＴＰＲＯＭメモリセルの構成を示す図。
【図１１】本発明の第５の実施の形態の半導体装置の回路構成を示す図。
【図１２】本発明の第６の実施の形態のＯＴＰＲＯＭメモリセルの構成を示す図。
【図１３】本発明の第７の実施の形態のＯＴＰＲＯＭメモリセルの構成を示す図。
【図１４】本発明の第８の実施の形態のＯＴＰＲＯＭメモリセルの構成を示す図。
【図１５】本発明の第８の実施の形態の半導体装置の回路構成を示す図。
【符号の説明】
Ｐ１，Ｐ２，Ｐ０…メモリセル、ＭＴ１，ＭＴ２…メモリトランジスタ（フローティングゲートを有するトランジスタ）、ＡＴ１，ＡＴ２…アクセス制御用トランジスタ、ＳＴ１，ＳＴ２…ワードライン選択用トランジスタ、ＷＬ１，ＷＬ２…ワードライン、ＷＤ…書き込みデータライン、Ｗ／Ｒ…書き込み／読み出し切替制御信号ライン、１１，１３…切替えスイッチ回路、１２，１４…センスアンプ、１５…反転回路、１６…排他的論理和回路、１７…読み出し時の判定出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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