(57)【要約】【課題】  本発明は外方拡散によるしきい値電圧の変動を起こさず、且つトレンチ形状を導電材料等の埋め込みに好適な形状にし、更にトレンチ近傍の結晶欠陥を回復できる半導体装置の製造方法の提供を目的とする。【解決手段】  半導体層を有する半導体基板を用意する工程と、半導体層にトレンチを形成したのち、還元性雰囲気下で熱処理するアニール処理する工程と、トレンチの内壁にゲート絶縁膜を形成する工程と、からなる半導体装置の製造方法において、アニール処理は前記半導体基板中に含まれる不純物が外方拡散する温度以下で処理することによりトレンチ近傍の結晶欠陥を回復させる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体層を有する半導体基板を用意する工程と、
前記半導体層に深さが１０μｍ以上となるようにトレンチ（６）を形成したのち、還元性雰囲気下でアニール処理する工程と、
前記トレンチ（６）の内壁にゲート絶縁膜（７）を形成する工程と、を含んでなる半導体装置の製造方法において、
前記アニール処理は９５０℃以上１０３０℃以下、且つ２０ｋＰａ以上の条件で処理することを特徴とする半導体装置の製造方法。
【請求項２】
主表面（９ａ）および前記主表面の反対面となる裏面（９ｂ）を有し、前記主表面から該主表面の垂直方向に第１導電型のチャネル領域（１２）が延設されていると共に、前記チャネル領域内において前記主表面から垂直方向に第２導電型のソース領域（１３）が延設され、さらに、前記チャネル領域を挟んで前記ソース領域の反対側にドリフト領域（１１）が形成されていると共に、前記主表面から垂直方向に第２導電型のドレイン層（９）が前記チャネル領域から離間するように延設された半導体基板（９）を用意する工程と、
前記主表面から、前記主表面と平行を成す一方向において、前記ソース領域から前記ベース領域を貫通するように、深さが１０μｍ以上となるトレンチ（１４）を形成したのち、還元性雰囲気下でアニール処理する工程と、
前記トレンチの内壁にゲート絶縁膜（１５）を形成する工程と、
前記ゲート絶縁膜の表面にゲート電極（１６）を形成する工程と、を含んでなる半導体装置の製造方法において、
前記アニール処理は９５０℃以上１０３０℃以下、且つ２０ｋＰａ以上の条件で処理することを特徴とする半導体装置の製造方法。
【請求項３】
前記アニール処理は９５０℃以上１０３０℃以下、且つ４０ｋＰａ以上の条件で処理することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記還元性雰囲気は水素雰囲気であることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記ゲート絶縁膜（７）を形成する工程は、ＣＶＤ法による酸化膜形成工程を含むことを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記ゲート絶縁膜（７）を形成する工程は、ＣＶＤ法による酸化膜形成工程の後に窒化膜形成工程を行い、次いで熱酸化膜を形成する工程を含む工程からなることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板にトレンチゲートを形成し、このトレンチゲート内にゲート電極を形成して構成される半導体装置の製造方法に関するもので、トレンチゲート型のＭＯＳＦＥＴやＩＧＢＴなどに好適である。
【背景技術】
【０００２】
トレンチＭＯＳ、トレンチＩＧＢＴといったトレンチ型のゲート構造を有する半導体装置では、シリコン基板上にトレンチを形成した後、トレンチ内壁にゲート絶縁膜を形成し、更にトレンチ内にゲート電極となる導電材料を埋め込むことによってトレンチゲートを形成する。
【０００３】
上記トレンチゲートの形成時、トレンチエッチングに、ドライエッチングなどの異方性エッチングを用いると、トレンチ側壁面や基板内部のトレンチ近傍には結晶欠陥が形成されやすい。この結晶欠陥は素子のＰＮ接合リークや、ゲート酸化膜の特性劣化の原因となる。そこでこのエッチング起因の結晶欠陥を低減するために、トレンチのエッチング後に、ＣＤＥ（ケミカルドライエッチング）やフッ硝酸エッチング等を用いることが従来から知られている。
【０００４】
なお、特許第３３５６１６２号公報に記載されたＭＯＳトランジスタは、トレンチゲートを深くすることでオン抵抗を低減するものであり、例えば深さ３０μｍのトレンチゲートを形成すると、従来のＭＯＳの理論限界値を超えることが可能となる。そこで、深さ３０μｍのトレンチを形成するために、従来のＭＯＳトランジスタのトレンチ形成条件に対して、プラズマ密度を高くし、エッチング時間を長くする必要がある。このような条件の下では、エッチングのダメージが大きくなり、トレンチ近傍に結晶欠陥が発生し易いといった問題がある。
【０００５】
また、ゲート耐圧をはじめとするトレンチゲートの性能を向上させるために、トレンチ近傍における結晶欠陥の回復の他にトレンチ側壁の平坦化、トレンチコーナの開口部および底部の形状改善が必要である。このため、トレンチ形成後に水素などの還元性雰囲気中の高温熱処理を行うことでシリコン原子のマイグレーションを促進させることが提案されている（特許文献１参照）。
【０００６】
図２はトレンチ側壁凹凸高さＲａの水素アニール温度依存性を示した図である。シリコンは水素アニールすることによって流動性を持ち、シリコン原子が最配列することでシリコン表面のｎｍオーダーの凹凸形状が平坦化する。この効果はシリコンの「マイグレーション効果」として知られている。一般にシリコンのマイグレーション効果は図２に示すように、水素雰囲気の熱処理温度によって効果が異なっており、発明者らの実験によれば９５０℃以上で水素アニール処理することで、トレンチ側壁の凹凸は１ｎｍ以下程度まで平坦化できることが分かっている。
【０００７】
図３はトレンチ近傍の結晶欠陥密度の水素アニール温度依存性を示した図である。図２から、トレンチ側壁の平坦化、あるいはコーナー部の丸め処理といった形状改善効果を目的とした場合は９５０℃の熱処理で充分であるが、結晶欠陥を回復させる効果を目的とした場合には図３に示すように、１１５０℃の高温での熱処理が必要とされている。
【特許文献１】特開２００２−２３１９４５号公報
【特許文献２】特開２０００−３５７７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図４はしきい値電圧の水素アニール温度依存性を示した図である。特許文献１にあるトランジスタ製造プロセスにおいて、１１５０℃の熱処理を行った場合、図４に示すようにトランジスタのしきい値電圧が設計値から大きく変動してしまうといったデバイス設計上好ましくない問題がある。これは例えば、半導体装置のドレイン層あるいはソース層といった１×１０19ｃｍ-3以上で形成された高不純物濃度層に含まれる不純物が基板から外方拡散して、チャネル層に付着することによってチャネル濃度が変動することが原因である。つまり欠陥の低減を目的とした高温での熱処理は、一方で外方拡散によるしきい値電圧の変動を起こすという問題点があった。
【０００９】
従って、本発明は上記問題点に鑑みて、外方拡散によるしきい値電圧の変動を起こさず、且つゲート酸化膜の特性劣化を起こさないトレンチ形状にし、更にトレンチ近傍の結晶欠陥を回復させる半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【００１０】
本発明者らは半導体層にトレンチを形成した後に還元性雰囲気下でアニール処理する工程において、トレンチ近傍の結晶欠陥密度が以下のような圧力依存性を有していることを確認した。
【００１１】
図５は、結晶欠陥密度のトレンチゲート深さ依存性を示す図である。深さ３０μｍのトレンチゲートにおいて、水素アニール処理をしないと従来のトレンチゲート（例えば深さ１０μｍのトレンチゲート）に比べて結晶欠陥密度が大きい。水素アニールの圧力を高くする、具体的には２０ｋＰａ以上とすると、結晶欠陥密度の改善が見られ、従来のトレンチゲートと比較して低密度となる。前述の結晶欠陥密度のアニール温度依存性を示す図３から分かるように、９５０℃から１０３０℃にまでの温度範囲においては結晶欠陥密度は大きく変動しないことが確認されている。アニール温度が９５０℃から１０３０℃であれば、図４から基板内の不純物の外方拡散は発生せず、図２からトレンチ内壁の酸化膜形成に好適な形状となるためのマイグレーション効果も充分に得ることができる。つまり、１３ｋＰａ（約１００Ｔｏｒｒ）程度では素子特性に影響する結晶欠陥密度を低減することはできないが、２０ｋＰａ（約１５０Ｔｏｒｒ、ただし、１Ｔｏｒｒ＝１３３．３２２Ｐａ）以上にすることで外方拡散の問題を発生させることなく結晶欠陥の低減が可能になる。更に望ましくは圧力条件を４０ｋＰａ以上にすれば結晶欠陥密度の低減が顕著になり、図５からも明らかな様に１×１０6ｃｍ-2以下の低欠陥密度のトレンチゲートを得ることができる。
【００１２】
そこで、請求項１に記載の発明では、半導体層を有する半導体基板を用意する工程と、半導体層に深さが１０μｍ以上となるようにトレンチ（６）を形成したのち、還元性雰囲気下でアニール処理する工程と、トレンチの内壁にゲート絶縁膜（７）を形成する工程と、からなる半導体装置の製造方法において、アニール処理は９５０℃以上１０３０℃以下、且つ２０ｋＰａ以上の条件で処理することを特徴としている。
【００１３】
このように半導体基板中に含まれる不純物が外方拡散する温度以下である９５０℃以上１０３０℃以下の温度条件下で、且つ圧力条件を２０ｋＰａ以上、望ましくは請求項３に示すように４０ｋＰａ以上でアニール処理することにより、しきい値を設計値から変動させることなく、良好な形状で且つ結晶欠陥密度の低いトレンチゲートを得ることができる。
【００１４】
このようなアニール処理は、例えば、請求項２に示されるように、主表面（９ａ）および前記主表面の反対面となる裏面（９ｂ）を有し、前記主表面から該主表面の垂直方向に第１導電型のチャネル領域（１２）が延設されていると共に、前記チャネル領域内において前記主表面から垂直方向に第２導電型のソース領域（１３）が延設され、さらに、前記チャネル領域を挟んで前記ソース領域の反対側にドリフト領域（１１）が形成されていると共に、前記主表面から垂直方向に第２導電型のドレイン層（９）が前記チャネル領域から離間するように延設された半導体基板（９）を用意し、主表面から、前記主表面と平行を成す一方向において、前記ソース領域から前記ベース領域を貫通するように、深さが１０μｍ以上となるトレンチ（１４）を形成した後に実行される。
【００１５】
請求項４に記載の発明のように、還元性雰囲気は水素雰囲気とすれば効率よくマイグレーション効果を得ることができる。
【００１６】
請求項５に記載の発明では、ゲート絶縁膜（７）を形成する工程は、ＣＶＤ法による酸化膜形成工程であることを特徴としている。熱酸化膜をゲート酸化膜として用いる場合、トレンチコーナー部における膜厚を均一にするために、マイグレーション効果を大きくすることでトレンチコーナー部の形状を大きく変形させる必要があった。ＣＶＤ酸化膜では、トレンチコーナー部の形状によらず均一な膜厚となるゲート絶縁膜を形成できるため、トレンチコーナー部の形状を大きく変形させる必要がない。そのため、マイグレーション効果の大小に関係なくトレンチ近傍の結晶欠陥密度を低減することが可能である。
【００１７】
請求項６に記載の発明では、ゲート絶縁膜（７）を形成する工程は、ＣＶＤ法による酸化膜形成工程の後に窒化膜形成工程を行い、次いで熱酸化膜を形成する工程であることを特徴としている。このようにすれば誘電率に優れるＯＮＯ膜と呼ばれる酸化膜／窒化膜／酸化膜の積層のゲート絶縁膜を有する低結晶欠陥密度のトレンチゲートが得られる。
【００１８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１９】
（第１実施形態）
本発明の一実施形態となる製造方法を表した工程図を図１に示し、図１に基づいてトレンチの形成工程の詳細を説明する。図１（ａ）から（ｅ）は工程順に並んでいるものとする。
【００２０】
まず、図１（ａ）はトレンチマスク形成工程を示す。Ｎ+型の半導体基板１０１上にエピタキシャル結晶成長等の技術によりＮ-層２を形成させる。次いで基板表面側からイオン注入等の技術によりＰチャネル層３を形成し、更にマスキング及び基板表面側からのイオン注入等の技術によりＰチャネル層３の表面にＮ+ソース層４を形成する。こうしてＮ+型ドレイン層１とＮ-層２とＰチャネル層３とＮ+ソース層４の、各半導体層を有する半導体基板を用意し、これらの基板主表面側においてＮ+ソース層４とトレンチゲートが接する様にトレンチの形成予定領域６１を設定し、トレンチ形成マスク５となる酸化膜を形成し、そのマスク５を開口させる。
【００２１】
続いて図１（ｂ）はトレンチエッチング工程を示す。マスク５の開口部を通じてＰチャネル層３を貫通してＮ-層２に到達するようドライエッチングしてトレンチ６を形成する。トレンチ６のアスペクト比が高い場合は、一旦形成されたトレンチ６の側壁面にエッチング保護膜、例えば酸化膜を成膜し、再びドライエッチングを進めてトレンチ６の底部を深くしていき、所定深さまで達すると再びドライエッチングを止め、再びトレンチ６の側壁面にエッチング保護膜を成膜する。こうしてドライエッチングを繰り返し、最後にエッチング保護膜を除去することで、高アスペクト比のトレンチ６を形成することができる。
【００２２】
図１（ｃ）は水素アニール工程を示す。この工程は、水素雰囲気下におけるアニールである。例えば、２０ｋＰａの圧力の下、９５０℃で３００ｓｅｃ程度の時間水素アニールを施す。この水素アニールにより、トレンチ６の内壁に形成された凹凸が平坦化されると共に、トレンチ６の近傍における結晶欠陥も修復される。
【００２３】
図１（ｄ）はゲート絶縁膜形成工程を示す。前述の図１（ｃ）に示したマスク５を除去し、ＣＶＤ法によりトレンチ６の内壁にゲート酸化膜７を形成する。
【００２４】
図１（ｅ）はゲート電極形成工程を示す。ゲート酸化膜７を介してトレンチ６内をポリシリコン膜等の導電材料で埋め込み、ポリシリコン膜をパターニングすることでゲート電極８を形成する。
【００２５】
このようにして、トレンチ６内にゲート電極を配置したパワーＭＯＳＦＥＴが形成される。
【００２６】
以上説明したように、トレンチ６の形成工程時において、２０ｋＰａ以上の圧力の下、９５０℃から１０５０℃の温度で水素アニール処理を施すことで、基板内の不純物外方拡散の抑制した状態で、且つトレンチ６の近傍における結晶欠陥を修復できる。その結果、従来の方法により改良されてきたゲート酸化膜の破壊耐圧を損なうことなくリーク電流の発生防止が可能になる。
【００２７】
尚、特許文献２おいて９００℃以上１０００℃以下の温度条件の下、約１３ｋＰａ（１００Ｔｏｒｒ）程度の圧力条件で熱処理した記載がある。この記載の方法は、圧力条件が２０ｋＰａに満たないために、トレンチ６の形状については、ゲート酸化膜７に好適になるが、トレンチ近傍の結晶欠陥はアニール処理によって回復することができず、トレンチ６近傍のＰＮ接合において接合リークが発生してしまう。本実施形態のように２０ｋＰａ以上の圧力条件とすることが重要で、本実施形態の方法によって、基板内の不純物外方拡散の抑制した状態で、トレンチ形状を導電材料等の埋め込みに好適にし、且つトレンチ近傍の結晶欠陥を修復できる。
【００２８】
（第２実施形態）
本発明の一実施形態が適用されて形成されたトレンチゲート型のパワーＭＯＳＦＥＴを図６に示す。
【００２９】
本実施形態に示す半導体装置としてのパワーＭＯＳＦＥＴには、主表面９ａ及び主表面９ａに対して反対面となる裏面９ｂを有するＮ+型基板９が用いられている。この図の矢印で示すＸ方向がＮ+型基板９の厚み方向（主表面９ａ及び裏面９ｂに対して垂直な方向）に対応しており、図の矢印で示すＹ方向及びＺ方向がＮ+型基板９の主表面９ａ及び裏面９ｂと平行な方向に対応している。なお、図のＸ方向、Ｙ方向、Ｚ方向はそれぞれが互いに垂直を成している。
【００３０】
Ｎ+型基板９の主表面９ａから所定深さまでトレンチ１０が形成されており、このトレンチ１０内にＮ-型ドリフト層１１が埋め込まれている。また、Ｎ-型ドリフト層１１内の所定領域には、Ｎ+型基板９の主表面９ａから所定深さまでＰ型チャネル領域（Ｐ型ウェル領域）１２が形成されている。このＰ型チャネル領域１２の深さは例えば１５μｍ以上とされるが、若干Ｎ-型ドリフト層１１よりも浅くされている。
【００３１】
また、Ｐ型チャネル領域１２内において、Ｎ+型基板９の主表面９ａからＰ型チャネル領域１２よりも接合深さが浅い位置までＮ+型ソース領域１３が形成されている。このＮ+型ソース領域１３の深さは１５μｍ以上とされるが、若干Ｐ型チャネル領域１２よりも浅くされている。
【００３２】
さらに、Ｎ+型基板９の主表面９ａから垂直に、つまりＸ方向に略平行にトレンチ１４が掘られている。このトレンチ１４は、Ｎ+型基板９の主表面９ａと平行をなすＹ方向及びトレンチ１４の深さ方向と平行をなすＸ方向の両方向において、Ｎ+型ソース領域１３からＰ型チャネル領域１２を貫通するように形成されている。このトレンチ１４の表面にはゲート酸化膜１５が形成されており、このゲート酸化膜１５を介してトレンチ１４の内部がゲート電極１６で埋め込まれた構成となっている。これらのゲート電極構造は図中Ｚ方向に複数個形成されている。
【００３３】
そして、Ｎ+型基板９の主表面９ａ側に、ゲート電極１６に接続されるゲート配線やＮ+型ソース領域１３およびＰ型チャネル領域１２に接続されるソース電極が形成され、裏面９ｂ側に、ドレイン領域となるＮ+型基板９に接続されるドレイン電極が形成されている。
【００３４】
図６のＡ−Ａ’断面を図７に示す。この図は、トレンチ１５の側壁に沿った部分におけるＭＯＳＦＥＴの断面に相当する。本実施形態のパワーＭＯＳＦＥＴでは、図７において波線で示すように、Ｎ+型ソース領域１３からＰ型チャネル領域１２を貫通するようにトレンチゲートを形成することになる。このため、不純物濃度の高いＮ+型ソース領域１３がトレンチエッチング直後のトレンチ側壁の一部となる。この場合、トレンチエッチング後のアニール処理においては、トレンチ内壁からの外方拡散の問題が発生しやすいが、このトレンチ形成工程の際にも２０ｋＰａ以上の圧力の下、９５０℃から１０５０℃の温度での水素アニール処理を施すことにより第１実施形態と同様の効果を得ることができる。
【００３５】
（他の実施形態）
図１（ｄ）のゲート絶縁膜（７）を形成する工程において、ＣＶＤ法による酸化膜形成工程の後に窒化膜形成工程を行い、次いで熱酸化膜を形成することによって、誘電率に優れるＯＮＯ膜と呼ばれる酸化膜／窒化膜／酸化膜の積層のゲート絶縁膜を有する低結晶欠陥密度のトレンチゲートを得ることができる。
【００３６】
また、これまでは縦型ＭＯＳＦＥＴに本発明を適用しているが、トレンチゲートを有するＭＯＳＦＥＴであれば横型のＭＯＳＦＥＴにも適用することができる。
【００３７】
更に、これまでにＮ型の縦型ＭＯＳＦＥＴについて述べてきたが、Ｐ型であってもよい。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１実施形態における縦型ＭＯＳＦＥＴの製造工程を示す図である。
【図２】水素アニール処理におけるトレンチ側壁の平坦度の水素アニール温度依存性を示す図である。
【図３】水素アニール処理におけるトレンチ近傍の結晶欠陥密度の水素アニール温度依存性を示す図である。
【図４】水素アニール処理におけるしきい値電圧の水素アニール温度依存性を示す図である。
【図５】結晶欠陥密度のトレンチゲート深さ依存性を示す図である。
【図６】本発明の第２実施形態における縦型ＭＯＳＦＥＴの構造を示す図である。
【図７】本発明の第２実施形態の構造におけるＡ−Ａ’断面図である。
【符号の説明】
【００３９】
１…Ｎ+型ドレイン層、２…Ｎ-層、３…Ｐチャネル層、４…Ｎ+ソース層、５…マスク、６…トレンチ、７…ゲート酸化膜、８…ゲート電極、９…Ｎ+型基板、１１…Ｎ-型ドリフト層、１２…Ｐチャネル領域、１３…Ｎ+型ソース領域、１４…トレンチ、１５…ゲート酸化膜、１６…ゲート電極、６１…トレンチ形成予定領域、１０１…半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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