(57)【要約】【課題】アップドレインをとるｎ＋拡散に大きな領域が必要せず、チップ面積の増大を招かないアップドレイン型ＭＯＳＦＥＴを提供する。【解決手段】ｎ−  領域１０１の表層部において、素子形成領域から離間した位置においてトレンチ１１２が形成されている。このトレンチ１１２はｎ＋埋め込み層１０６に達しており、トレンチ側壁は、斜めインプラでｎ＋領域１１１を形成し、アップドレインが形成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の埋め込み半導体層上での同半導体層よりも低濃度である第１導電型の表面側半導体層における表層部に形成された第２導電型のチャネル領域と、前記チャネル領域の表層部に形成された第１導電型のソース領域と、前記表面側半導体層での少なくとも前記チャネル領域の一部領域に対しゲート絶縁膜を介して配置されたゲート電極と、前記表面側半導体層の表層部から前記埋め込み半導体層上に達する第１導電型のディープドレイン領域と、を備えたアップドレイン型ＭＯＳＦＥＴであって、前記ディープドレイン領域は前記表面側半導体層の表層部から前記埋め込み半導体層上に達するように形成されたトレンチ溝の側壁に形成されていることを特徴とするＭＯＳＦＥＴ。
【請求項２】
前記トレンチ溝の内壁にＳｉＯ２  膜またはＳｉ３Ｎ４膜を介してポリシリコンが絶縁物として埋め込まれていることを特徴とする請求項１記載のＭＯＳＦＥＴ。
【請求項３】
前記半導体層または前記半導体基板が誘電体分離ウェーハ基板であることを特徴とする請求項１記載のＭＯＳＦＥＴ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴに関し、特にアップドレイン型パワーＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
例えば、自動車用に使用されるパワーＭＯＳＦＥＴは、一般に低オン抵抗、高サージ耐量、低コストが要求される。従来、ディスクリートのパワーＭＯＳＦＥＴには縦型ＤＭＯＳ（以下、ＶＤＭＯＳという）があるが、パワーＭＯＳＦＥＴにバイポーラトランジスタやＣＭＯＳを１チップ上に集積した、いわゆる複合ＩＣの分野では、その集積のし易さからＶＤＭＯＳの基板底面のドレインを基板表面にもってくるアップドレイン型のパワーＭＯＳＦＥＴがよく利用される。
【０００３】
従来のアップドレイン型パワーＭＯＳＦＥＴの構成を図６に示す（例えば、特許文献１参照。）。図６において、シリコン基板１００上のｎ−型エピ層１０１の表層部には、ｐ型ウェル領域１０２が複数個形成される。これらの各ｐ型ウェル１０２の表層部にはｎ＋  領域１０３およびｐ＋領域１０４が形成されている。これらのｐ型ウェル領域１０２にはそれぞれソース電極Ｓが接続されている。さらに、隣接するｐ型ウェル領域１０２の表面部には、ゲート酸化膜１０６を介してゲート電極Ｇが配置されている。そして、ｎ−型エピ層１０１の表層部において、前記各ｐ型ウェル領域１０２から離間した位置においてｎ＋  領域１０８が形成され、このｎ＋  領域１０８からドレイン電極Ｄが取り出されている。
【０００４】
このように、アップドレイン型では、ｎ−型エピ層１０１の表層部からドレイン電極Ｄを取り出しているため、基板の裏面からドレインを取るパワーＭＯＳＦＥＴと比較してオン抵抗が著しく増加する。
【０００５】
そこで、オン抵抗の改善のため、図７及び図８に示すように、ドレイン領域としてｎ＋埋め込み層１１１を設け、ｎ＋型のディープ拡散領域１１０を表面から埋め込み層１１１まで到達させ、このディープｎ＋領域１１０からドレイン電極Ｄが取り出されるように構成したＭＯＳＦＥＴも知られている（特許文献１参照）。なお、図７及び図８において、図６の構成と同一の構成部分には同一符号を付し、説明は省略する。
【０００６】
【特許文献１】
特開２００１−１２７２９４号公報
【０００７】
【発明が解決しようとする課題】
上述したアップドレイン型パワーＭＯＳＦＥＴの構成では、ｎ＋埋め込み層を深く形成する必要がある場合（ｔＶＧが厚い）には、高耐圧系のＭＯＳでは、数１０μｍ以上の拡散が必要となる。したがって、拡散時間がかかるとともに、サイド拡散も考慮すると、アップドレインをとるｎ＋拡散に大きな領域が必要となりチップ面積が増大するという問題点があった。特に深い拡散を得るための製造方法として、図８に示すようにディープｎ＋領域を形成するためにエピと拡散を繰り返す方法を用いる場合には、複雑な製法プロセスが必要であり、コストアップになるという問題点があった。
【０００８】
そこで、本発明の目的は、上記した技術的課題を解決するためになされたものであり、アップドレインをとるｎ＋拡散に大きな領域を必要とせず、チップ面積の増大を招かないアップドレイン型パワーＭＯＳＦＥＴを提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、このような課題を解決するために成されたアップドレイン型ＭＯＳＦＥＴである。すなわち、本発明のアップドレイン型ＭＯＳＦＥＴは、第１導電型の埋め込み半導体層上での同半導体層よりも低濃度である第１導電型の表面側半導体層における表層部に形成された第２導電型のチャネル領域と、前記チャネル領域の表層部に形成された第１導電型のソース領域と、前記表面側半導体層での少なくとも前記チャネル領域の一部領域に対しゲート絶縁膜を介して配置されたゲート電極と、前記表面側半導体層の表層部から前記埋め込み半導体層上に達する第１導電型のディープドレイン領域と、を備えたアップドレイン型ＭＯＳＦＥＴであって、前記ディープドレイン領域は前記表面側半導体層の表層部から前記埋め込み半導体層上に達するように形成されたトレンチ溝の側壁にインプラントにより形成されていることを特徴とする。本発明によれば、アップドレインをとるｎ＋拡散に大きな領域を必要とせず、チップ面積の増大を防ぐことができる。
【００１０】
また、本発明のアップドレイン型ＭＯＳＦＥＴは、誘電体分離ウェーハを半導体基板としても好適である。
【００１１】
さらに、好ましくは、本発明のアップドレイン型ＭＯＳＦＥＴは、トレンチの内壁にＳｉＯ２  膜あるいはＳｉ３Ｎ４膜を介してポリシリコンが絶縁物として埋め込まれている。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。尚、各図において同一箇所については同一の符号を付してある。また、同一箇所についての重複した説明は省略する。
【００１３】
図１は本発明の一実施例に係るアップドレイン型パワーＭＯＳＦＥＴの構成を示す断面図である。シリコン基板１００上のｎ−型エピ層１０１の表層部には、ｐ型ウェル領域１０２が複数個形成される。これらの各ｐ型ウェル１０２の表層部にはｎ＋  領域１０３およびｐ＋領域１０４が形成されている。これらのｐ型ウェル領域１０２にはそれぞれソース電極Ｓが接続されている。さらに、隣接するｐ型ウェル領域１０２の表面部には、ゲート酸化膜１０６を介してゲート電極Ｇが配置されている。さらに、ｎ−型エピ層１０１の内部深い位置にはｎ＋埋め込み層１１１が形成されている。そして、ｎ−型エピ層１０１の表層部において、前記各ｐ型ウェル領域１０２から離間した位置においてｎ＋  領域１１３が形成され、このｎ＋  領域１１３からドレイン電極Ｄが取り出されている。
【００１４】
次に、ｎ−型エピ層１０１の表層部において、前記ｐ型ウェル領域１０２から離間した位置においてトレンチ１１２が形成されている。図１に示すように、このトレンチ１１２はｎ＋埋め込み層１１１に達している。このトレンチの側壁には、例えば、斜めインプラでｎ＋領域１１３を形成し、この領域からドレイン電極Ｄが取り出され、アップドレインが形成されている。この斜めインプラおよび熱拡散の条件としては、例えば、リン濃度７×１０１５ｃｍ−２、１００ＫｅＶ、温度１１７０℃、１０時間が設定することができる。この熱処理は、下の埋め込みｎ＋  層１１１と十分に重なり合うように高温で長時間行う。
【００１５】
本発明によれば、ｎ＋埋め込み層が数１０μｍ以上であっても、トレンチ幅は１０μｍ程度で形成可能である。また、トレンチ側壁からインプラを行うため、トレンチを含めたｎ＋拡散の領域も１０μｍ＋αで形成可能であり、チップ面積の増大も最小限に抑える事ができる。
【００１６】
次に、図２乃至図５により本発明の他の実施形態について説明する。なお、これらの図において図１の構成部分と同一の構成部分には同一符号を付して以下では詳細な説明は省略し、異なる部分について説明する。
【００１７】
図２は、ディープトレンチ型のパワーＭＯＳＦＥＴの断面を示している。ｎ−型エピ層１０１上のｐ型ウェル領域１０２内にｐ型ドリフト層１２０  とその両側にｎ＋ドリフト層１１７  が形成されている。これらのドリフト層１１７を取り囲むｎ−型エピ層１０１にはその表面からｎ＋埋め込層１１１に達する深さでトレンチ（溝）１１２が例えば、ドライエッチングにより形成される。２つのｎ＋ドリフト層１１７  とｎ＋ドリフト層１１５  との間のチャネル領域上にゲート絶縁膜を介してゲート電極Ｇが形成されている。ｐ型ウェル領域１０２内のｐ型ドリフト層１２０からは、また、ソース電極Ｓが取り出されている。上記トレンチ１１２の一方の側壁には、図１と同様に、インプラントでｎ＋ドリフト層１１５が形成されている。
【００１８】
この実施の形態のように、ディープトレンチ型のパワーＭＯＳＦＥＴの場合、ｎ＋ドリフト層１１５の形成と同時にディープトレンチを形成することができ、アップドレイン用トレンチ形成のための追加プロセスを必要としないことから、プロセスによるコストアップも抑えることができる。
【００１９】
次に、図３には、アップドレイン型の主なアプリケーションである、誘電体分離ウェーハを半導体基板として用いた本発明の実施形態を示す。誘電体分離ウェーハは、電気絶縁性の高い酸化膜層をウェーハ内部に形成させたＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）ウェーハの一種であり、素子間を酸化膜で島状に分離するための構造をもつものである。この実施形態においては、図１のシリコン基板１００の代わりにＳｉＯ２のような絶縁基板１１６が用いられ、この上に形成されたｎ−エピ層１０１、ｎ＋埋め込み層１１１上にＭＯＳＦＥＴ素子が形成される。そしてＭＯＳＦＥＴ素子が形成されたエピ層１０１の表面から絶縁基板１１６に達する素子分離用トレンチ１１２が例えばドライエッチングにより形成されている。そしてトレンチ１１２の素子側の側壁にはｎ＋領域１１３が施され、この領域からソース電極Ｄが取り出される。この実施の形態においても、ｎ＋領域形成のために新たなトレンチを掘るプロセスを追加する必要がなく、製造コストの上昇も最低限に抑えられる。
【００２０】
図４および図５は、同様に、誘電体分離ウェーハを半導体基板として用いたディープトレンチ型のパワーＭＯＳＦＥＴを示すもので、基板の構成を異にしている点を除き、図２に示す実施形態と同じである。すなわち、これらの実施形態においては、シリコン基板１００の表面にＳｉＯ２からなる絶縁層１１６が形成されている。
【００２１】
本発明は上記実施の形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものであることはいうまでもない。
【００２２】
【発明の効果】
本発明にかかるアップドレイン型ＭＯＳＦＥＴによれば、アップドレインをとるｎ＋拡散に大きな領域が必要せず、チップ面積の増大を招かないで構成することができる。
【図面の簡単な説明】
【図１】本実施態様に係るアップドレイン型パワーＭＯＳＦＥＴの断面図。
【図２】本発明の他の実施形態に係るディープトレンチ型パワーＭＯＳＦＥＴの断面図。
【図３】本発明の他の実施形態に係るもので、誘電体分離ウェーハ上に形成したパワーＭＯＳＦＥＴの断面図。
【図４】本発明の他の実施形態に係り、誘電体分離ウェーハ上に形成したディープトレンチ型パワーＭＯＳＦＥＴの断面図。
【図５】本発明の他の実施形態に係り、誘電体分離ウェーハ上に形成したディープトレンチ型パワーＭＯＳＦＥＴの断面図。
【図６】従来技術に係るアップドレイン型パワーＭＯＳＦＥＴの断面図。
【図７】従来技術に係るアップドレイン型パワーＭＯＳＦＥＴの断面図。
【図８】従来技術に係るアップドレイン型パワーＭＯＳＦＥＴの断面図。
【符号の説明】
１００：ｎ  型シリコン基板
１０１：  ｎ−エピ  領域
１０２：  ｐ型ウェル領域
１０３：ｎ＋  領域
１０４：ｐ＋領域
１０６：ゲート酸化膜ｎ＋埋め込み層
１１１：ｎ＋拡散領域
１１２：トレンチ
１１３：ｎ＋領域
１１５：ｐ＋領域
１１６：絶縁基板
Ｓ：ソース電極
Ｇ：ゲート電極
Ｄ：ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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