(57)【要約】【課題】半導体装置の小型化およびその製造工程の簡略化を図る。【解決手段】第１の半導体素子列および第２の半導体素子列は、互いに平行であり、それぞれ、半導体素子１ａ〜１ｃおよび１ｄ〜１ｆが配置されている。半導体素子１ａ〜１ｆの表面には、それぞれ、ゲート用パッドが形成されている。第２の半導体素子列に属する半導体素子１ｄ〜１ｆのゲート用パッドは、それぞれ、ボンディングワイヤ５ａ〜５ｃにより、第１の半導体素子列に属する半導体素子１ａ〜１ｃのゲート用パッドを経由してゲート電極３に接続される。【選択図】  図２
2004363339.tif 000002
【特許請求の範囲】
【請求項１】
互いに電気的に並列に接続された複数の半導体素子を含む半導体装置であって、
上記複数の半導体素子は、それぞれ、その表面に制御信号用パッドが形成されており、
上記複数の半導体素子のなかの第１の半導体素子の制御信号用パッドは、ボンディングワイヤにより、上記複数の半導体素子のなかの第２の半導体素子の制御信号用パッドを介して制御信号用電極に接続される、
ことを特徴とする半導体装置。
【請求項２】
互いに電気的に並列に接続された複数の半導体素子を含む半導体装置であって、
上記複数の半導体素子は、それぞれ、その表面に電極パッドが形成されており、
上記複数の半導体素子のなかの第１の半導体素子の電極パッドは、ボンディングワイヤにより、上記複数の半導体素子のなかの第２の半導体素子の電極パッドを介して当該半導体装置の電極に接続される、
ことを特徴とする半導体装置。
【請求項３】
互いに電気的に並列に接続された複数の半導体素子を含む半導体装置であって、
直線的に伸びる制御信号用電極と、
複数の半導体素子を含み、上記制御信号用電極に隣接して且つ平行に設けられた第１の半導体素子列と、
上記第１の半導体素子列に属する半導体素子と同数の半導体素子を含み、その第１の半導体素子列に隣接して且つ平行に設けられた第２の半導体素子列、
を有し、
上記第１および第２の半導体素子列に属する半導体素子は、それぞれ、その表面に制御信号用パッドが形成されており、
上記第２の半導体素子列に属する半導体素子の制御信号用パッドは、それぞれボンディングワイヤにより、上記第１の半導体素子列に属する対応する半導体素子の制御信号用パッドを介して、上記制御信号用電極に接続される、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、互いに電気的に並列に接続された複数の半導体素子を含む半導体装置に係わる。
【０００２】
【従来の技術】
従来より、大電流を制御する半導体装置（パワー半導体デバイス）を実現するための構成として、複数の半導体素子（例えば、ＭＯＳトランジスタ）を電気的に並列に接続したものが知られている。
【０００３】
この種の半導体装置では、例えば、各半導体素子の表面にソース領域およびゲート領域が形成されるとともに、その裏面にドレイン領域が形成されている。そして、導電性の基板上に各半導体素子を適切に配置することにより、それら複数の半導体素子のドレイン領域が互いに電気的に接続される。また、各半導体素子のソース領域およびゲート領域は、それぞれ、ボンディングワイヤを介してソース電極およびゲート電極に接続される。このとき、各半導体素子のゲート領域とゲート電極との間は、通常、それぞれ、１本のボンディングワイヤで接続されており、各半導体素子のソース領域とソース電極との間は、それぞれ、１または複数本のボンディングワイヤで接続されている（例えば、特許文献１参照。）。
【０００４】
また、半導体装置の製造工程において、ワイヤボンディングは、比較的手間のかかる作業であり、簡略化したいという要求が強い。そして、ワイヤボンディング工程の簡略化に寄与すると考えられる技術としては、１本のワイヤを引き回しながら、順次、所定のパッドや電極にボンディングしていく手法が知られている（例えば、特許文献２参照。）。
【０００５】
【特許文献１】
特開２００２−３７３９７０号公報（図２、５〜６ページ）
【０００６】
【特許文献２】
特開平７−５８２７２号公報（図１、図６、段落００１４）
【０００７】
【発明が解決しようとする課題】
ところで、半導体装置の小型化は、その特性の向上や製造工程の簡略化と並んで、重要な課題のひとつである。そして、この課題は、上述のような複数の半導体素子を備える半導体装置においても同様である。
【０００８】
しかし、従来の半導体装置においては、その小型化という観点から見ると、ボンディングワイヤの構成または配線パターンが最適化されているとは言えなかった。また、半導体装置の小型化を図る場合であっても、製造工程を複雑にすることは回避しなければならず、製造工程の簡略化は達成されるべき課題である。
【０００９】
本発明の目的は、複数の半導体素子を備える半導体装置の小型化を図ることである。また、本発明の他の課題は、半導体装置の製造工程の簡略化を図ることである。
【００１０】
【課題を解決するための手段】
本発明の半導体装置は、互いに電気的に並列に接続された複数の半導体素子を含む半導体装置であって、上記複数の半導体素子は、それぞれ、その表面に制御信号用パッドが形成されており、上記複数の半導体素子のなかの第１の半導体素子の制御信号用パッドは、ボンディングワイヤにより、上記複数の半導体素子のなかの第２の半導体素子の制御信号用パッドを介して制御信号用電極に接続される。
【００１１】
この半導体装置においては、第２の半導体素子は、ボンディングワイヤにより制御信号用電極に直接的に接続される。一方、第１の半導体素子は、第２の半導体素子を介して制御信号用電極に接続されるので、第１の半導体素子と制御信号用電極とを直接的に接続するボンディングワイヤは存在しない。よって、制御信号用電極から引き出されるボンディングワイヤの本数が少なくなり、半導体装置全体の小型化および製造工程の簡略化が実現される。
【００１２】
本発明の他の態様の半導体装置は、互いに電気的に並列に接続された複数の半導体素子を含む半導体装置であって、上記複数の半導体素子は、それぞれ、その表面に電極パッドが形成されており、上記複数の半導体素子のなかの第１の半導体素子の電極パッドは、ボンディングワイヤにより、上記複数の半導体素子のなかの第２の半導体素子の電極パッドを介して当該半導体装置の電極に接続される。このように、本発明は、各半導体素子の制御信号用パッドと制御信号用電極との間を接続するボンディングワイヤに限定されるものではない。
【００１３】
本発明のさらに他の半導体装置は、互いに電気的に並列に接続された複数の半導体素子を含む半導体装置であって、直線的に伸びる制御信号用電極と、複数の半導体素子を含み、上記制御信号用電極に隣接して且つ平行に設けられた第１の半導体素子列と、上記第１の半導体素子列に属する半導体素子と同数の半導体素子を含み、その第１の半導体素子列に隣接して且つ平行に設けられた第２の半導体素子列、を有する。そして、上記第１および第２の半導体素子列に属する半導体素子は、それぞれ、その表面に制御信号用パッドが形成されており、上記第２の半導体素子列に属する半導体素子の制御信号用パッドは、それぞれボンディングワイヤにより、上記第１の半導体素子列に属する対応する半導体素子の制御信号用パッドを介して、上記制御信号用電極に接続される。
【００１４】
この半導体装置においては、上述の半導体装置と同様に、その小型化および製造工程の簡略化が図れると共に、第１および第２の半導体素子列に属する半導体素子の数が互いに同じであり、第２の半導体素子列の半導体素子が第１の半導体素子列の対応する半導体素子を介して制御信号用電極に接続されるので、半導体素子間のばらつきは小さい。
【００１５】
【発明の実施の形態】
まず、本発明の実施形態の半導体装置について説明する前に、従来の半導体装置の構成を説明する。
図１は、従来の半導体装置の内部構造を示す図である。ここで、この半導体装置は、複数の半導体素子１ａ〜１ｆを含んでいる。そして、半導体素子１ａ〜１ｆは、導電性の基板２の上面において列状に並べられて配置されている。すなわち、半導体素子１ａ〜１ｃは第１の半導体素子列を構成し、半導体素子１ｄ〜１ｆは第２の半導体素子列を構成している。なお、第１および第２の半導体素子列は、互いに平行に形成されている。
【００１６】
各半導体素子１ａ〜１ｆは、ここでは、それぞれＭＯＳトランジスタであり、その裏面にドレイン領域が形成されている。また、基板２は、ドレイン電極として使用される。したがって、各半導体素子１ａ〜１ｆの裏面をそれぞれ基板２に接触させることにより、各半導体素子１ａ〜１ｆのドレインがそれぞれドレイン電極に接続されることになる。
【００１７】
各半導体素子１ａ〜１ｆの表面には、それぞれ、電極パッド（制御信号用パッドとしてのゲート用パッド、及び主電流用パッドとしてのソース用パッド）が形成されている。また、この半導体装置の端部には、制御信号用電極としてのゲート電極３が設けられている。そして、各半導体素子１ａ〜１ｆのゲート用パッドとゲート電極３との間は、それぞれ、ボンディングワイヤ４により接続されている。
【００１８】
なお、各半導体素子１ａ〜１ｆのソース用パッドは、それぞれ、ボンディングワイヤにより主電流用電極としてのソース電極に接続されるが、ここでは、図面を見やすくするために省略している。
このように、従来の半導体装置においては、各半導体素子１ａ〜１ｆのゲート用パッドとゲート電極３との間が、それぞれ、ボンディングワイヤ４により接続されていた。このため、図１に示すような６個の半導体素子１ａ〜１ｆを有する半導体装置においては、それら各半導体素子１ａ〜１ｆのそれぞれにゲート信号を入力するためには、６本のボンディングワイヤが必要であった。そして、この場合、これらのボンディングワイヤをパッドまたは電極にボンディングする作業は、合計１２回必要になる。さらに、第１の半導体素子列とゲート電極３との間の領域には、ゲート信号を入力するためのボンディングワイヤが６本存在することになる。そして、特に、図１に示す半導体装置では、複数の半導体素子列が形成されており、複数の半導体素子（例えば、半導体素子１ａ、１ｄ）がゲート電極３から見て同一方向に重なるように配置されているので、それらの半導体素子に接続されるボンディングワイヤ同士が重なりやすくなっている。このため、ボンディングワイヤの密集を回避するためには、スペース的にマージンを持たせる必要があるので、半導体装置全体としての小型化が困難になる。
【００１９】
図２は、本発明の実施形態の半導体装置の内部構造を示す図である。なお、実施形態の半導体装置における半導体素子１ａ〜１ｆの配置、ゲート電極３の位置などは、基本的に、図１に示した従来の半導体装置と同じである。
実施形態の半導体装置においては、第１の半導体素子列に属する半導体素子１ａ〜１ｃのゲート用パッドとゲート電極３との間は、それぞれ、ボンディングワイヤ５ａ〜５ｃにより接続されている。そして、これらのボンディングワイヤ５ａ〜５ｃは、それぞれ半導体素子１ａ〜１ｃのゲート用パッドからさらに引き出されて、第２の半導体素子列に属する半導体素子１ｄ〜１ｆのゲート用パッドに接続されている。すなわち、第２の半導体素子列に属する半導体素子１ｄ〜１ｆ（「第１の半導体素子」に相当する）のゲート用パッドは、それぞれ、ボンディングワイヤ５ａ〜５ｃにより、第１の半導体素子列の対応する半導体素子１ａ〜１ｃ（「第２の半導体素子」に相当する）のゲート用パッドを介して、ゲート電極に接続されている。
【００２０】
このように、実施形態の半導体装置においては、ゲート電極３から見て同一方向に重なるように配置されている複数の半導体素子（例えば、半導体素子１ａ、１ｄ）が、１本のボンディングワイヤにより芋づる式に接続されている。このため、ゲート電極３と第１の半導体素子列に属する半導体素子１ａ〜１ｃとの間にはボンディングワイヤ５ａ〜５ｃが存在するが、ゲート電極３と第２の半導体素子列に属する半導体素子１ｄ〜１ｆとの間を直接的に接続するボンディングワイヤは存在しない。すなわち、各半導体素子列にそれぞれ半導体素子が３個ずつ配置された半導体装置においては、第１の半導体素子列とゲート電極３との間の領域には、ゲート信号を入力するためのボンディングワイヤは３本しか存在しないことになる。このため、実施形態の半導体装置においては、図１に示した従来の構成と比較して、その領域におけるボンディングワイヤの密集度が低くなり、スペース的なマージンを小さくできるので、半導体装置全体として小型化を図ることができる。
【００２１】
また、実施形態の半導体装置においては、ゲート電極３、第１の半導体素子列に属する任意の半導体素子、第２の半導体素子列に属する対応する半導体素子が１本のボンディングワイヤで接続される。例えば、ゲート電極３、半導体素子１ａ、半導体素子１ｄは、１本のボンディングワイヤ５ａにより接続されている。そして、このとき、このボンディングワイヤ１本当たりのボンディング処理の回数は、３回である。よって、図２に示す実施形態の半導体装置においては、ゲート信号を入力するためのボンディングワイヤ５ａ〜５ｃに係わるボンディング処理の合計回数は９回となり、図１を参照しながら説明した従来のものと比べて削減されている。したがって、実施形態の半導体装置においては、その製造工程が簡略化され、製造設備の負荷が軽くなる。
【００２２】
さらに、ゲート電極３、第１の半導体素子列に属する半導体素子、第２の半導体素子列に属する半導体素子を接続するボンディングワイヤ５ａ〜５ｃは、それぞれ、ほぼ直線的に伸びるようにボンディングされている。したがって、この構成も、ボンディング処理の簡略化に寄与する。
【００２３】
図３は、実施形態の半導体装置の内部を上方から見た図である。ここで、半導体素子１ａ〜１ｆ、基板２、ゲート電極３、ボンディングワイヤ５ａ〜５ｃは、図１または図２を参照しながら説明した通りである。
各半導体素子１ａ〜１ｆの上面には、それぞれゲート用パッド６およびソース用パッド７が形成されている。また、ゲート電極３が設けられている端部と反対側の端部には、ソース電極８が設けられている。そして、第１の半導体素子列に属する半導体素子１ａおよび第２の半導体素子列に属する半導体素子１ｄの各ゲート用パッド６が、１本のボンディングワイヤ５ａによりゲート電極３に接続されている。同様に、半導体素子１ｂおよび半導体素子１ｅの各ゲート用パッド６が１本のボンディングワイヤ５ｂによりゲート電極３に接続され、半導体素子１ｃおよび半導体素子１ｆの各ゲート用パッド６が１本のボンディングワイヤ５ｃによりゲート電極３に接続されている。さらに、各半導体素子１ａ〜１ｆのソース用パッド７は、それぞれ、複数のボンディングワイヤによりソース電極８に接続されている。
【００２４】
図４は、本発明の他の態様の半導体装置の内部を上方から見た図である。この半導体装置は、図３に示す半導体装置をベースとし、さらに補助ソース電極９を備えている。そして、各半導体素子１ａ〜１ｆのソース用パッド７は、それぞれボンディングワイヤにより補助ソース電極９にも接続されている。なお、補助ソース電極９は、半導体素子１ａ〜１ｆの動作ばらつきを抑制するために設けられている。
【００２５】
なお、上述の実施例では、ゲート電極３から引き出されたボンディングワイヤが複数の半導体素子のゲート用パッド６を芋づる式に接続しているが、本発明はこの構成に限定されるものではない。すなわち、本発明は、ソース電極８から引き出されたボンディングワイヤが複数の半導体素子のソース用パッド７を芋づる式に接続する構成にも適用可能である。ただし、主電流経路の配線を芋づる式に接続する場合には、半導体素子間の動作ばらつき等について十分な配慮が必要である。
【００２６】
また、上述の実施例では、互いに並列に接続された半導体素子がＭＯＳトランジスタであるものとして説明したが、本発明はこれに限定されるものではなく、他の半導体素子（例えば、静電誘導型トランジスタ、ＩＧＢＴ、バイポーラトランジスタなど）であってもよい。
【００２７】
さらに、上述の実施例では、第１および第２の半導体素子列上に半導体素子が配置されているが、本発明は、ゲート電極に平行な３以上の半導体素子列上に半導体素子が配置される半導体装置にも適用可能である。
【００２８】
【発明の効果】
本発明によれば、複数の半導体素子を備える半導体装置において、ボンディングワイヤの本数が少なくなるので、装置の小型化が図れるとともに、製造工程の簡略化も図れる。
【図面の簡単な説明】
【図１】従来の半導体装置の内部構造を示す斜視図である。
【図２】本発明の実施形態の半導体装置の内部構造を示す斜視図である。
【図３】本発明の実施形態の半導体装置の内部を上方から見た図である。
【図４】本発明の他の態様の半導体装置の内部を上方から見た図である。
【符号の説明】
１ａ〜１ｆ  半導体素子
２          基板
３          ゲート電極
４          ボンディングワイヤ
５ａ〜５ｃ  ボンディングワイヤ
６          ゲート用パッド
７          ソース用パッド
８          ソース電極
９          補助ソース電極
【図１】
2004363339.tif 000003
【図２】
2004363339.tif 000004
【図３】
2004363339.tif 000005
【図４】
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