(57)【要約】【課題】出力電流の変化に対する応答特性に優れるとともに、電力損失を少なくすることができるヒステリシス・カレントモード制御方式のスイッチング電源装置を提供する。【解決手段】ヒステリシス・カレントモード制御方式のスイッチング・レギュレータにおいて、コイルと直列に接続されるセンス抵抗をなくし、代わりにコイル（Ｌ１）と並列に直列形態の抵抗（Ｒ１）と容量（Ｃ１）を接続して、これらの抵抗と容量の接続ノード（ｎ２）の電位をヒステリシス特性を有するコンパレータ回路（Ｈ−ＣＭＰ）に入力して基準電圧と比較することで、スイッチ（ＳＷ１）をオン・オフ制御するように構成した。【選択図】　図１
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【特許請求の範囲】
【請求項１】
インダクタに流す電流をスイッチング制御して所望の電圧を生成する電源装置であって、
前記インダクタに流す電流を制御するスイッチ素子と、ヒステリシス特性を有する比較回路とを備え、直列形態で接続された抵抗素子と容量素子を持つ回路があり、上記回路と上記インダクタは並列に接続され、上記インダクタの電圧を上記コンデンサと上記抵抗により取り出して前記比較回路に入力し、第１のしきい値と第２のしきい値で弁別して前記スイッチ素子に信号を送り、負荷の変動に応じて前記インダクタに流す電流を変化させるように構成されていることを特徴とするスイッチング電源装置。
【請求項２】
インダクタに流す電流をスイッチング制御して所望の電圧を生成する電源装置であって、
前記インダクタに流す電流を制御するスイッチ素子と、ヒステリシス特性を有する比較回路と、前記インダクタと並列に互いに直列形態で接続された抵抗素子と容量素子を備え、前記抵抗素子と前記容量素子の接続ノードの電圧もしくは前記容量素子の一つともう一つの前記容量素子の接続ノードの電圧を前記比較回路に入力させ、第１のしきい値と第２のしきい値で弁別して前記スイッチ素子に信号を送り負荷の変動に応じて前記インダクタに流す電流を変化させるように構成されていることを特徴とするスイッチング電源装置。
【請求項３】
前記比較回路は、第１の入力端子への入力電位と第２の入力端子への入力電位とを比較して高低に応じた信号を出力するコンパレータと、該コンパレータの一方の入力端子に入力される参照電圧のレベルを該コンパレータがヒステリシス特性を示すように切り替える切り替え手段とを有することを特徴とする請求項１または２に記載のスイッチング電源装置。
【請求項４】
前記切り替え手段は、基準電圧を複数の直列抵抗で分割する抵抗分割回路と、何れかの抵抗と並列に接続された第２のスイッチ素子とを備え、該第２スイッチ素子のオン、オフ状態に応じて前記コンパレータに入力される参照電圧のレベルが変更されるように構成されていることを特徴とする請求項３に記載のスイッチング電源装置。
【請求項５】
前記比較回路は、第１の入力端子への入力電位と第２の入力端子への入力電位を比較して高低に応じた信号を出力する第１のコンパレータと、第３の入力端子への入力電位と第４の入力端子への入力電位とを比較して高低に応じた信号を出力する第２のコンパレータと、リセット入力端子とセット入力端子を有するＲＳフリップフロップ回路を備え、前記第２の入力端子に第１のしきい値電圧を入力し、前記第４の入力端子に第２のしきい値電圧を入力し、前記第１及び第３の入力端子に取り出してきた上記インダクタの電圧若しくは上記接続ノードの電圧を入力し、前記第１のコンパレータの出力を前記ＲＳフリップフロップ回路のリセット端子に入力し、前記第２のコンパレータの出力を前記ＲＳフリップフロップ回路のセット端子に入力することにより、前記前記比較回路がヒステリシス特性を有することを特徴とする請求項１または２に記載のスイッチング電源装置。
【請求項６】
上記負荷に入力されるべき出力電圧を分圧する分圧手段と、該分圧手段により生成された電圧と基準となる電圧との電位差に応じた電圧を出力する差動アンプを備え、該差動アンプの出力と前記抵抗素子と容量素子の接続ノードの電圧を前記比較回路に入力して上記第１のしきい値と第２のしきい値で弁別するように構成されていることを特徴とする請求項１または２に記載のスイッチング電源装置。
【請求項７】
前記抵抗素子と前記容量素子の接続ノードと固定電位端子との間に、第２の抵抗素子が接続されていることを特徴とする請求項１〜６のいずれかに記載のスイッチング電源装置。
【請求項８】
前記抵抗素子と前記容量素子の接続ノードと固定電位端子との間、もしくは前記容量素子と直列接続された第２の容量素子の接続ノードと固定電位端子との間に、第３の容量素子が接続されていることを特徴とする請求項１〜７のいずれかに記載のスイッチング電源装置。
【請求項９】
インダクタと、前記インダクタに流す電流を制御する第１のスイッチ素子と、電圧入力端子と電圧出力端子との間に前記インダクタと直列に接続された第２のスイッチ素子もしくは整流素子と、前記第１および第２のスイッチ素子を制御する制御回路と、第１の入力端子への入力電位と第２の入力端子への入力電位とを比較して高低に応じた信号を出力するコンパレータと、該コンパレータの一方の入力端子に入力される参照電圧のレベルを切り替える切り替え手段と、前記第２のスイッチ素子もしくは整流素子と並列に接続された直列形態の抵抗素子および容量素子を備え、前記抵抗素子と容量素子の接続ノードの電圧を前記比較回路に入力して第１のしきい値と第２のしきい値で弁別して前記制御回路に信号を送り負荷の変動に応じて前記インダクタに流す電流を変化させるように構成されていることを特徴とするスイッチング電源装置。
【請求項１０】
インダクタと、該インダクタに流す電流を制御するスイッチ素子と、該スイッチ素子を制御する制御回路と、第１の入力端子への入力電位と第２の入力端子への入力電位とを比較して高低に応じた信号を出力するコンパレータと、該コンパレータの一方の入力端子に入力される参照電圧を生成する参照電圧生成回路と、前記スイッチ素子の制御信号もしくは前記スイッチ素子と前記インダクタとの接続ノードの電位と基準となるクロック信号の周波数差を検出する周波数差検出回路と、を備え、
出力電圧に応じた電圧を前記比較回路に入力して第１のしきい値と第２のしきい値で弁別して前記制御回路に信号を送り負荷の変動に応じて前記インダクタに流す電流を変化させ、
前記参照電圧生成回路は前記周波数差検出回路により検出された周波数差に応じて生成する参照電圧を補正して、前記スイッチ素子のスイッチング周波数を前記基準クロック信号の周波数と一致させるように構成されていることを特徴とするスイッチング電源装置。
【請求項１１】
前記制御回路は前記スイッチ素子のオン時間とオフ時間の比を変えることにより前記インダクタに流す電流を変化させるように構成されていることを特徴とする請求項１０に記載のスイッチング電源装置。
【請求項１２】
出力電流の変化期間を検出する監視回路を備え、出力電流の変化期間においては前記参照電圧生成回路が前記参照電圧の補正を行なわないように構成されていることを特徴とする請求項１０または１１に記載のスイッチング電源装置。
【請求項１３】
電池を電源として所望の直流レベルの電圧を生成する請求項１０〜１２のいずれかに記載のスイッチング電源装置と、該スイッチング電源装置から出力される電流によって動作する制御用半導体集積回路とを備え、該制御用半導体集積回路の動作クロック信号が前記基準クロック信号として前記スイッチング電源装置へ供給されるように構成されていることを特徴とする携帯用電子機器。
【請求項１４】
インダクタを介してダイオードに流す電流を制御して所望の電圧を生成する電源装置であって、
直列形態で接続された抵抗素子と第一容量素子を含む回路を備え、上記回路と上記ダイオードは並列に接続され、前記抵抗素子と前記第一容量素子の間の第一接続ノードの電圧を検出して該検出した電圧に基づいて制御することにより、負荷の変動に応じて前記ダイオードに流す電流を変化させるように構成されていることを特徴とする電源装置。
【請求項１５】
上記第一接続ノードと上記抵抗素子との間に第二容量素子を有することを特徴とする請求項１４記載の電源装置。
【請求項１６】
上記ダイオードに流す電流をスイッチング制御して所望の電圧を生成する電源装置であって、上記電源装置はスイッチング電源装置で、
前記ダイオードに流す電流を制御するスイッチ素子と、ヒステリシス特性を有する比較回路とを備え、
前記第二接続ノードの電圧を前記比較回路に入力し、第１のしきい値と第２のしきい値で弁別して前記スイッチ素子に信号を送り前記スイッチ素子を制御することを特徴とする請求項１４記載の電源装置。
【請求項１７】
インダクタに流す電流を制御して所望の電圧を生成する電源装置であって、
直列形態で接続された抵抗素子と第一容量素子を含む回路を備え、上記回路と上記インダクタは並列に接続され、前記抵抗素子と前記第一容量素子の間の第一接続ノードと上記抵抗素子との間に第二容量素子を備え、前記第一容量素子と前記第二容量素子との間の第二接続ノードの電圧を検出して該検出した電圧に基づいて制御することにより、負荷の変動に応じて前記インダクタに流す電流を変化させるように構成されていることを特徴とする電源装置。
【請求項１８】
上記電源装置は上記インダクタに流す電流をスイッチング制御して所望の電圧を生成するスイッチング電源装置で、
前記インダクタに流す電流を制御するスイッチ素子と、ヒステリシス特性を有する比較回路とを備え、
前記第二接続ノードの電圧を前記比較回路に入力し、第１のしきい値と第２のしきい値で弁別して前記スイッチ素子に信号を送り前記スイッチ素子を制御することを特徴とする請求項１７記載の電源装置
【請求項１９】
インダクタを介してスイッチに流す電流を制御して所望の電圧を生成する電源装置であって、
直列形態で接続された抵抗素子と第一容量素子を含む回路を備え、上記回路と上記スイッチは並列に接続され、前記抵抗素子と前記第一容量素子の間の第一接続ノードの電圧を検出して該検出した電圧に基づいて制御することにより、負荷の変動に応じて前記スイッチに流す電流を変化させるように構成されていることを特徴とする電源装置。
【請求項２０】
上記第一接続ノードと上記抵抗素子との間に第二容量素子を有することを特徴とする請求項１９記載の電源装置。
【請求項２１】
上記電源装置は上記スイッチに流す電流をスイッチング制御して所望の電圧を生成するスイッチング電源装置で、
ヒステリシス特性を有する比較回路とを備え、
前記第二接続ノードの電圧を前記比較回路に入力し、第１のしきい値と第２のしきい値で弁別して前記スイッチに信号を送り前記スイッチを制御することを特徴とする請求項１９記載の電源装置
【請求項２２】
トランスに流す電流を制御して所望の電圧を生成する電源装置であって、
直列形態で接続された抵抗素子と第一容量素子を含む回路を備え、上記回路と上記トランスは並列に接続され、前記抵抗素子と前記第一容量素子の間の第一接続ノードの電圧を検出して該検出した電圧に基づいて制御することにより、負荷の変動に応じて前記トランスに流す電流を変化させるように構成されていることを特徴とする電源装置。
【請求項２３】
上記第一接続ノードと上記抵抗素子との間に第二容量素子を有することを特徴とする請求項２２記載の電源装置。
【請求項２４】
上記電源装置は上記トランスに流す電流をスイッチング制御して所望の電圧を生成するスイッチング電源装置で、
前記トランスに流す電流を制御するスイッチ素子と、ヒステリシス特性を有する比較回路とを備え、
前記第二接続ノードの電圧を前記比較回路に入力し、第１のしきい値と第２のしきい値で弁別して前記スイッチ素子に信号を送り前記スイッチ素子を制御することを特徴とする請求項２２記載の電源装置
【請求項２５】
前記スイッチ素子は相補型に制御される２つのスイッチで、同時にオンしないことを特徴とする請求項２記載のスイッチング電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、直流電圧を発生する電源装置さらには出力電流変化に対して優れた過渡応答特性が要求されるスイッチング・レギュレータに適用して有効な技術に関し、例えば消費電流の変化が大きいシステムに搭載される電源装置に利用して有効な技術に関する。
【０００２】
【従来の技術】
近年、電子機器にはシステム制御装置としてマイクロプロセッサが搭載されるものが多くなっている。また、マイクロプロセッサ（以下、ＣＰＵと称する）の動作周波数はますます高くなる傾向があり、動作周波数の増加に伴って最大動作電流も増大している。ところで、ＣＰＵ内蔵した携帯電子機器等においては、バッテリ電圧をスイッチング・レギュレータで昇圧または降圧してＣＰＵに動作電流を供給する方式が採用されることが多いが、バッテリの消耗を減らすためＣＰＵの動作が必要でないときはＣＰＵ全体もしくはＣＰＵ内の一部の回路を停止させることが行なわれる。そのため、ＣＰＵの消費電流の変化幅はＣＰＵの最大動作電流の増大に伴って増加する傾向にある。そこで、ＣＰＵに動作電流を供給する電源装置として、出力電流変化に対する過渡応答特性に優れているものが要求されるようになって来ている。
【０００３】
従来、過渡応答特性に優れているスイッチング・レギュレータとして、ヒステリシス・カレントモード制御方式と呼ばれるものが知られている（例えば米国特許第５，８２５，１６５）。
従来提案されているヒステリシス・カレントモード制御方式のスイッチング・レギュレータは、コイルと直列に接続されコイルに流れる電流を検出するためのカレント・センス抵抗と、出力電圧を抵抗分割回路で分圧した電圧（フィードバック電圧）と基準電圧との誤差電圧に比例した電流を出力するエラーアンプとを有し、コイルとセンス抵抗との接続ノードとエラーアンプの出力端子との間に接続された抵抗の値とエラーアンプの出力電流との積で表わされるエラー電圧を、ヒステリシスを有するコンパレータで出力電圧と比較し、センス抵抗での電圧降下が「エラー電圧＋ヒステリシス電圧」を上回ったらコイルに電流を流す主スイッチをオンからオフに切り替えると共に主スイッチに同期してコイルへ流す電流を減らすように作用する同期スイッチをオフからオンへ切り替える。また、センス抵抗での電圧降下がエラー電圧を下回ったら主スイッチをオフからオンへ切り替えると共に同期スイッチをオンからオフへ切り替えることによって出力電圧が一定になるように制御するものである。
【０００４】
かかるヒステリシス・カレントモード制御方式のスイッチング・レギュレータは、出力電流が増加すると主スイッチのオン時間を長くし、出力電流が減少すると主スイッチのオン時間を短くして同期スイッチのオン時間を長くするようにフィードバックがかかることによって出力電流の変化に素早く応答して出力電圧を一定にすることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のヒステリシス・カレントモード制御方式のスイッチング・レギュレータには、以下のような課題がある。
第１に、コイルと直列に接続されたセンス抵抗を有するため、センス抵抗で無駄に消費される電力が多い。しかも、この電力損失はＣＰＵの最大動作電流が大きくなるほど多くなるので、今後ますます電力効率を低下させる原因となる。また、この電力損失を減らすためセンス抵抗の値を小さくすることが考えられるが、センス抵抗の値を小さくしすぎるとモニタ電圧がコンパレータのヒステリシス電圧を越えられなくなるため、スイッチング周波数が定まらず出力電圧のリップルが大きくなるという不具合がある。
【０００６】
第２に、出力電流の変化にエラーアンプの出力が追従しなければならないため、出力電流の変動に対する応答特性はエラーアンプが介在する分だけ遅くなってしまう。また、一般に、エラーアンプは発振を防止するための位相補償回路を必要とするので、位相補償回路を設ける分、回路規模が大きくなる。
【０００７】
第３に、センス抵抗の抵抗値をＲｃｓとおくと、レギュレータのスイッチング周波数ｆｓｗは、
ｆｓｗ＝Ｖｏｕｔ（Ｖｉｎ−Ｖｏｕｔ）・Ｒｃｓ／Ｖｉｎ・Ｖｈｙｓ・Ｌ……（ａ）
で表わされる。式（ａ）より、スイッチング周波数ｆｓｗはコイルのインダクタンスＬに依存することが分かる。そのため、コイルの製造ばらつきや温度変動、直流電流重畳特性によってスイッチング周波数が変化し、通信機能やオーディオ再生機能を有する電子機器では電磁干渉によって可聴帯域にビートノイズを発生させるおそれがある。なお、直流電流重畳特性はコイルに流れる直流電流の大きさによってコイルのインダクタンスが変化する現象を意味する。
【０００８】
第４に、コイルに流れる電流ＩＬが少ない場合にはエラーアンプの出力電流Ｉｅｒｒが無視できなくなり、上記式（ａ）が成立する条件である（ＩＬ−Ｉｅｒｒ）・Ｒｃｓ≒ＩＬＲｃｓが成り立たなくなってスイッチング周波数が変化してしまうとともに、モニタ電圧がコンパレータのヒステリシス電圧を越えられないためスイッチング周波数が定まらなくなって出力電圧のリップルが大きくなるという課題がある。
【０００９】
この発明の目的は、電力損失の少ないヒステリシス・カレントモード制御方式のスイッチング電源装置を提供することにある。
この発明の他の目的は、出力電流の変化に対する応答特性に優れるとともに、発振を防止するための位相補償回路が不要となり回路規模を小さくすることができるヒステリシス・カレントモード制御方式のスイッチング電源装置を提供することにある。
この発明の他の目的は、スイッチング周波数がコイルのインダクタンスに依存しないつまり製造ばらつきの影響を受けにくいヒステリシス・カレントモード制御方式のスイッチング電源装置を提供することにある。
この発明のさらに他の目的は、スイッチング周波数がコイルに流れる電流の大きさに依存しないつまりコイルに流れる電流が少なくても安定した動作が可能なヒステリシス・カレントモード制御方式のスイッチング電源装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、ヒステリシス・カレントモード制御方式のスイッチング・レギュレータにおいて、コイルと直列に接続され出力電流の変化を検出するセンス抵抗をなくし、代わりに出力電圧の変化を検出する手段を設け、検出された電圧をヒステリシス特性を有する比較回路に入力して基準電圧と比較し、この比較回路によって、主スイッチと同期スイッチをオン・オフ制御するスイッチング制御回路へのフィードバック信号を生成させるように構成したものである。出力電圧の変化を検出する手段としては、コイルと並列に接続された直列形態の抵抗と容量を用い、これらの抵抗と容量の接続ノードの電位を比較回路に入力させる。
【００１１】
上記した手段によれば、コイルと直列に接続されコイルに流れる電流が流されるセンス抵抗がないため電力損失を減らすことができる。また、エラーアンプが不要になるため、入力電圧の変化や出力電圧の変化に対する応答特性が向上するとともに位相補償回路を設ける必要がなくなりその分回路規模を小さくすることができる。さらに、スイッチング周波数がコイルのインダクタンスの製造バラツキや温度変動、コイルに流れる電流の大きさ等に依存しなくなって、出力電圧のリップルを小さくすることができる。
【００１２】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１は本発明を適用したヒステリシス・カレントモード制御方式の降圧型スイッチング・レギュレータの一実施例を示す。
この実施例のスイッチング・レギュレータは、電池などの直流電源ＰＳから供給される直流電圧Ｖｉｎが入力される電圧入力端子ＶＩＮと接地点（ＧＮＤ）との間に直列に接続されたＭＯＳＦＥＴなどからなるスイッチＳＷ１とダイオードＤ１と、該スイッチＳＷ１と該ダイオードＤ１の中間ノードｎ１と出力端子ＶＯＵＴとの間に接続されたインダクタとしてのコイルＬ１と、出力端子ＶＯＵＴと接地点との間に接続された平滑容量Ｃ０と、上記コイルＬ１と並列に接続された直列形態の抵抗Ｒ１および容量Ｃ１と、該抵抗Ｒ１および容量Ｃ１の接続ノードｎ２の電位Ｖｎ２と基準電圧源ＶＲＥＦ１からの基準電圧Ｖｒｅｆ１とを比較するヒステリシス・コンパレータＨ−ＣＭＰとを備え、該コンパレータＨ−ＣＭＰの出力を上記スイッチＳＷ１のゲートに印加してオン、オフ制御するように構成されている。
【００１３】
図１において、抵抗ＲＬとして示されているのは、本実施例のスイッチング・レギュレータからの電圧の供給を受けて動作するＣＰＵのような負荷としての半導体集積回路である。スイッチＳＷ１をオン、オフ動作されることにより、オン・オフ制御パルスのデューティ比に応じた電流がコイルＬ１より出力される。ここで、ヒステリシス・コンパレータＨ−ＣＭＰは、非反転入力端子に入力されている電圧が反転入力端子に印加されている基準電圧よりも高い時はしきい値が低く見え、非反転入力端子に入力されている電圧が反転入力端子に印加されている基準電圧よりも低くなるとしきい値が所定の電位だけ高くなるように見えるコンパレータのことである。このような特性を有するコンパレータ回路は公知であるので、具体的な回路の例示と説明は省略するが、ここで用いるコンパレータはＭＯＳＦＥＴで構成された入力インピーダンスの高い回路を使用するのが望ましい。
【００１４】
なお、図１において、一点鎖線で囲まれた部分は単結晶シリコンのような１個の半導体チップ上に半導体集積回路として構成される。つまり、コイルＬ１や容量Ｃ１、抵抗Ｒ１、スイッチＳＷ１，ダイオードＤ１は外付け素子として接続されている。これにより、精度の高いレギュレータを実現できる。
ただし、このような構成に限定されるものでなく、図２に示す本発明のスイッチング・レギュレータにおける第２の実施例のように、ダイオードＤ１の代わりにスイッチＳＷ１と相補的にオン、オフ動作するスイッチＳＷ２を用いても良い。ただし、この場合スイッチＳＷ１とスイッチＳＷ２が同時オンとなって電圧入力端子ＶＩＮと接地点ＧＮＤとの間に大電流が流れないようにスイッチング制御回路１００内の遅延回路ＤＥＬＡＹ１，ＤＥＬＡＹ２等によりデッドバンドを設ける必要がある。
【００１５】
ＳＷ１とＳＷ２が相補的に動作して、貫通電流が流れないような構成であるのならば特に制限されないが、スイッチング制御回路としては図２の１００のような構成になっている。その中のディレイ回路は、図１５（ａ）のような入出力関係を持っていて、入ってきたＬ→Ｈ入力に対し出力は遅れるが、入ってきたＨ→Ｌ入力に対しては出力は遅れない。具体的なディレイ回路は図１５（ｂ）のような回路である。Ｈ入力がｉｎに入って来たら、ＰＭＯＳｐ１がオフ、ＮＭＯＳｎ１がオンと成ることにより、ＧＮＤに電流が引き抜かれる。この時にＮＭＯＳｎ２やＰＭＯＳｐ２の寄生容量にたまっていた電荷が、導電路とＧＮＤに接続されている容量Ｃがある導電路と抵抗Ｒを介して引き抜かれるために、容量Ｃと抵抗Ｒの時定数による遅延によりｏｕｔのＨの遷移が遅れる原因になる。それに対してＬ入力がｉｎに入って来たら、抵抗Ｒを介して電流が流れないためにそのようなことは起こらない。
【００１６】
なおスイッチＳＷ１，ＳＷ２（もしくはダイオードＤ１）をＩＣチップ内部に取り込んだり、コイルＬ１と並列の容量Ｃ１、抵抗Ｒ１をＩＣチップ内部に取り込むようにしても良く、これらの素子をＩＣチップ内部に取り込むことにより電源装置の部品点数を減らし小型化を図ることができる。スイッチＳＷ１，ＳＷ２（もしくはダイオードＤ１）は出力電流が大きいシステムに使用される電源装置では比較的大きな電流を流す必要があるため外付け素子で構成することが望ましいが、出力電流が小さいシステムに使用される電源装置ではチップ上に形成された素子を使用することができる。
【００１７】
次に、上記第２の実施例のスイッチング・レギュレータの具体的な動作を、図３のタイミングチャートを用いて説明する。
実施例のスイッチング・レギュレータは、抵抗Ｒ１と容量Ｃ１との接続ノードｎ２の電位Ｖｎ２がヒステリシス・コンパレータＨ−ＣＭＰに入力されている基準電圧Ｖｒｅｆより下がるとコンパレータの出力が反転する。すると、コイルＬ１に電流を流し込むスイッチＳＷ１がスイッチング制御回路１００によってオフ状態からオン状態に切り替えられ、これに同期してコイルＬ１に流す電流を減らすように作用するスイッチＳＷ２がオン状態からオフ状態に切り替えられる。これにより、スイッチＳＷ１を介して電源端子ＶｉｎからコイルＬ１へ電流が流し込まれるようになる。このとき、容量Ｃ１は抵抗Ｒ１を介して充電され、接続ノードｎ２の電位Ｖｎ２が次第に高くなる。
【００１８】
また、ヒステリシス・コンパレータＨ−ＣＭＰは、そのヒステリシス電圧をＶｈｙｓとおくと、接続ノードｎ２の電位Ｖｎ２がＶｒｅｆ＋Ｖｈｙｓより高くなると出力が反転する。すると、スイッチング制御回路１００によりスイッチＳＷ１がオン状態からオフ状態に、またこれに同期してスイッチＳＷ２がオフ状態からオン状態にそれぞれ切り替えられる。これにより、スイッチＳＷ２によってコイルＬ１に流れる電流が減らされるようになる。このとき、容量Ｃ１は抵抗Ｒ１を介して放電され、接続ノードｎ２の電位Ｖｎ２は次第に低くなる。
【００１９】
上記のような動作を繰り返すことにより、コイルＬ１に流れる電流ＩＬは、図３（Ａ）のように三角波状に変化する。コイル電流ＩＬの増加する期間、減少する期間においてのそれぞれの時間的な変化量は、コイルＬ１のインダクタンスをＬとすると、増加する期間では（Ｖｉｎ−Ｖｏｕｔ）／Ｌであり、減少する期間ではＶｏｕｔ／Ｌである。それに対して抵抗Ｒ１の抵抗値をＲとすると、Ｃ１の電荷を充放電するために流れる電流をＩｃとすると増加する期間ではＩｃ＝（Ｖｉｎ−Ｖｏｕｔ）／Ｒであり、減少する期間ではＩｃ＝Ｖｏｕｔ／Ｒである。よって抵抗Ｒ１はＩＬの変化量をリニアにノードｎ２に伝えるために用いられる。
【００２０】
これにより、出力電流Ｉｏｕｔが一定である定常状態（図３のＴ１，Ｔ３，Ｔ５の期間）では、コイルＬ１にはほぼ安定した電流ＩＬが流される。このときレギュレータの出力電圧Ｖｏｕｔは、スイッチＳＷ１をオン・オフ制御する信号のデューティ比ｔｏｎ／（ｔｏｎ＋ｔｏｆｆ）をＮとすると、Ｖｏｕｔ＝Ｎ・Ｖｉｎで表わされる。ここで、ｔｏｎはスイッチのオン期間、ｔｏｆｆはオフ期間である。なお、上記スイッチＳＷ１およびＳＷ２を切り替える際には、図３（Ｄ），（Ｅ）のようにそれぞれ所定のデッドバンドを設けて２つのスイッチが同時にオン状態にされて貫通電流が流れるのを回避するような制御が行なわれる。
【００２１】
出力電流Ｉｏｕｔが増加する遷移状態（Ｔ２）においては、出力電圧Ｖｏｕｔが急に下がるのに応じてその電位変化が容量Ｃ１を介して接続ノードｎ２に伝わり、その電位Ｖｎ２が図３（Ｂ）のように急激に下がることによって、スイッチＳＷ１をオンさせる時間（ＳＷ２のオフ時間）を図３（Ｄ）のように延長させる。また、出力電流Ｉｏｕｔが減少する遷移状態（Ｔ４）においては、出力電圧Ｖｏｕｔが急に上がるのに応じて接続ノードｎ２の電位Ｖｎ２が上がることによって、図３（Ｄ）のようにスイッチＳＷ１をオフさせる時間を延長させるように動作する。
【００２２】
なお、図３には示されていないが、コイルの電流ＩＬが減少しているときに出力電流Ｉｏｕｔが増加する遷移状態（Ｔ２）に入るとスイッチＳＷ１をオフさせる時間（ＳＷ２のオン時間）を短縮させ、コイルの電流ＩＬが増加しているときに出力電流Ｉｏｕｔが減少する遷移状態（Ｔ４）に入るとスイッチＳＷ１をオンさせる時間を延長させるように動作する。
【００２３】
従来のヒステリシス・カレントモード制御方式のスイッチング・レギュレータは、エラーアンプを介して出力電圧の変化がヒステリシス・コンパレータにフィードバックされていたが、本実施例においては、上記のように出力電圧の変化が容量Ｃ１を介してヒステリシス・コンパレータＨ−ＣＭＰに直ちに伝わるため、出力電流Ｉｏｕｔの変化に対する応答特性が向上される。しかも、容量Ｃ１を介して入力インピーダンスの高いコンパレータＨ−ＣＭＰに出力の変化を伝える構成であるため、出力電圧に対する影響も少ない。また、入力電圧Ｖｉｎの変化も抵抗Ｒ１を介して接続ノードｎ２に伝わり、ヒステリシス・コンパレータにフィードバックされるため、入力電圧の変化に対するレギュレータの応答も速くなる。
【００２４】
本実施例のスイッチング・レギュレータのスイッチング周波数ｆｓｗは次式
ｆｓｗ＝Ｖｏｕｔ（Ｖｉｎ−Ｖｏｕｔ）／Ｖｉｎ・Ｖｈｙｓ・Ｒ１・Ｃ１……（ｂ）
で表わされる。この式より、本実施例のレギュレータのスイッチング周波数ｆｓｗは抵抗Ｒ１と容量Ｃ１の値に依存するが、コイルＬ１のインダクタンスに依存しないことが分かる。抵抗素子はコイルに比べて製造バラツキの小さなものが手に入り易い上、容量素子は製造バラツキがコイルと同程度であるが温度特性の小さなものがコイルに比べて安価に手に入る。また、スイッチング周波数を表わす式（ｂ）内にコイルのインダクタンス値がないため、流れる電流によってインダクタンス値が変化する直流電流重畳特性というコイル特有の問題を考慮する必要がない。そのため、従来のヒステリシス・カレントモード制御方式のスイッチング・レギュレータに比べてスイッチング周波数ｆｓｗの変動を少なくすることができる。
【００２５】
さらに、本実施例のスイッチング・レギュレータは、コイルと直列に接続されるセンス抵抗が不要である。本実施例においても抵抗を使用しているが容量と直列に接続されており、直流電流のパスがない。そのため、従来のヒステリシス・カレントモード制御方式のスイッチング・レギュレータに比べて電力損失を減らすことができる。また、エラーアンプが不要になるため、応答特性が向上するとともに位相補償回路を設ける必要がなくなりその分回路規模を小さくすることができる。
【００２６】
図４ａは、本発明のスイッチング・レギュレータの第３の実施例を示す。
本実施例は、第２の実施例におけるヒステリシスを有するコンパレータＨ−ＣＭＰの代わりに、通常のコンパレータＣＭＰを用いるとともにこのコンパレータに入力される参照電圧ＶＨＹＳを切り替えるようにしたものである。具体的には、基準電圧源ＶＲＥＦ１と、該基準電圧源ＶＲＥＦ１で生成された基準電圧Ｖｒｅｆ１を分圧する直列抵抗Ｒ６，Ｒ７，Ｒ８および抵抗Ｒ８と並列に設けられたスイッチＳＷ３からなる抵抗分割回路１２１とからなる参照電圧生成回路１２０を設け、抵抗Ｒ６とＲ７の接続ノードｎ３の電位を参照電圧ＶＨＹＳとしてコンパレータＣＭＰの反転入力端子に印加するように構成し、上記スイッチＳＷ３をコンパレータＣＭＰの出力で切り替えて参照電圧ＶＨＹＳを変化させることによって、コンパレータＣＭＰが見かけ上ヒステリシス特性を有するようにしたものである。
【００２７】
図４ｂにコンパレータＣＭＰの反転入力端子に印加される参照電圧ＶＨＹＳとノードｎ２の電位Ｖｎ２の関係が示されている。図４ａの回路は、ノードｎ２の電位Ｖｎ２が参照電圧ＶＨＹＳよりも高い時はスイッチＳＷ３をオンさせて参照電圧ＶＨＹＳを下げ、ノードｎ２の電位Ｖｎ２が参照電圧ＶＨＹＳよりも低い時はスイッチＳＷ３をオフさせて参照電圧ＶＨＹＳを上げるように動作される。
この実施例では、スイッチＳＷ３をオンさせて抵抗Ｒ６とＲ７の比で基準電圧Ｖｒｅｆ１を抵抗分割した電圧と、スイッチＳＷ３をオフさせて抵抗Ｒ６と抵抗Ｒ７，Ｒ８の和との比Ｒ６／（Ｒ７＋Ｒ８）で基準電圧Ｖｒｅｆ１を抵抗分割した電圧との差が、第１，２の実施例におけるコンパレータＨ−ＣＭＰのヒステリシス電圧Ｖｈｙｓと同一となるように設計すれば、第１，２の実施例のレギュレータと全く同じように動作させることができる。なお、この実施例では、スイッチＳＷ３をコンパレータＣＭＰの出力で制御して参照電圧ＶＨＹＳを切り替えるようにしているが、スイッチＳＷ１とＳＷ２の接続ノードｎ１の電位を反転するインバータを設けてこのインバータの出力でスイッチＳＷ３をオン・オフさせても同様の動作をさせることができる。
【００２８】
図４ｃは、本発明のスイッチング・レギュレータの第４の実施例を示す。
本実施例は、通常のコンパレータを２個用いてヒステリシス特性を持たせたタイプである。具体的には、コンパレータＣＭＰ１，２の非反転入力端子にノードｎ２の電位を入力し、コンパレータＣＭＰ１の非反転入力端子に基準電圧源ＶＲＥＦ１で生成された基準電圧Ｖｒｅｆ１を入力し、コンパレータＣＭＰ２の非反転入力端子に基準電圧Ｖｒｅｆ１を直列抵抗Ｒ８，Ｒ９で分圧した電圧Ｖｒｅｆ１−Ｖｈｙｓを入力し、コンパレータＣＭＰ１の出力を反転したものをＲＳフリップフロップ回路１０３のリセット端子に入力し、コンパレータＣＭＰ２の出力をＲＳフリップフロップ回路１０３のセット端子に入力することによってヒステリシス特性を有するようにしたものであり、この実施例では、ノードｎ２の電圧がＶｒｅｆ１より高くなるとスイッチＳＷ１がオン状態からオフ状態になり、これに同期してスイッチＳＷ２がオフ状態からオン状態にそれぞれ切り替えられる。また抵抗Ｒ８の両端に生ずる電圧がヒステリシス電圧Ｖｈｙｓとなり、接続ノードｎ２の電位Ｖｎ２がＶｒｅｆ−Ｖｈｙｓより低くなるとそれぞれのスイッチが反転するので第１，２，３の実施例のレギュレータと同じように動作させることができる。
【００２９】
図５ＡはＣＲフィードバック・ヒステリシス制御回路を示すある一つの実施例の回路構成図である。コイル（Ｌ１）に流れる電流（ＩＬ）に比例した電圧をＣＲ直列回路をコイルの両端に並列に接続することで検出している。しかし、図３に示すようにコイルには寄生抵抗（Ｒｄｃｒ）が存在し、この寄生抵抗により発生する電圧降下分（ＩＬ・Ｒｄｃｒ）もフィードバック信号として検出している。ＬＳＩが必要とする電流の増加に伴い寄生抵抗による電圧降下も比例して大きくなる傾向にある。従来のＣＲフィードバックヒステリシス制御回路では、フィードバック電圧（Ｖｆｂ１）は次式（１）で表される。
【００３０】
【数１】
2004064994.tif 000003
【００３１】
ここで、Ｔ＝Ｌ１／Ｒｄｃｒ、Ｔ１＝ＲＦ２・ＣＦ３、ｓ＝ｊω、ω＝２πｆｓｗ１（ｆｓｗ１：スイッチング周波数）である。コイルの寄生抵抗による電圧低下分を低減する為には、式（２）のようにする必要がある。しかし、従来のＣＲフィードバックヒステリシス制御回路のスイッチング周波数（ｆｓｗ１）は、式（３）で表されることから、
【００３２】
【数２】
2004064994.tif 000004
【００３３】
【数３】
2004064994.tif 000005
【００３４】
コイルの寄生抵抗による電圧降下分をフィードバック信号から減らそうとすると、スイッチング周波数も減少してしまう。ＬＳＩの電源電圧の低電圧化・消費電流の増大、高ｄｉ／ｄｔ化により、電源を各ＬＳＩの直近に分散して配置する傾向にある為に、電源の小型化が要求されている。電源の小型化の為には駆動周波数を高くする必要があり、コイルの寄生抵抗による電圧降下の影響をフィードバック信号から低減する為に、駆動周波数が減少するのは問題である。
【００３５】
図５Ｂに図５ＡのＣＲフィードバック・ヒステリシス制御回路を改良した回路を示すある一つの実施例の回路構成図である。このＣＲフィードバック・ヒステリシス制御回路は、コイル（Ｌ１）に流れる電流（ＩＬ）に比例した電圧と出力電圧（Ｖｏｕｔ）を加算した電圧を検出する手段として、抵抗（ＲＦ２）と二つの容量（ＣＦ２及びＣＦ３）を互いに直列接続し、それをコイル（Ｌ１）に並列に接続している。
容量ＣＦ３と容量ＣＦ２の接続ノードｎ２の電位Ｖｆｂ１と基準電圧源ＶＲＥＦ１からの基準電圧Ｖｒｅｆ１をヒステリシス・コンパレータＨＣＭＰで比較し、ヒステリシスコンパレータＨＣＭＰの出力によりスイッチＳ１，Ｓ２をオン、オフ制御するように構成されている。
【００３６】
ここで、図５Ｉは、容量ＣＦ２を挿入しない場合における出力電流Ｉｏｕｔと出力電圧Ｖｏｕｔの関係を示し、図５Ｊは、容量ＣＦ２を挿入した場合における出力電流Ｉｏｕｔと出力電圧Ｖｏｕｔの関係を示す。
容量ＣＦ２を挿入しない場合は、コイルＬ１の寄生抵抗ＲＬと出力電流Ｉｏｕｔの積（Ｒｄｃｒ×Ｉｏｕｔ）に比例してノードｎ２の電位が低下する為、出力電流Ｉｏｕｔが増えると出力電圧Ｖｏｕｔが大きく低下する。
これに対して容量ＣＦ２を挿入した場合は、コイルＬ１の寄生抵抗ＲＬと出力電流Ｉｏｕｔの積（Ｒｄｃｒ×Ｉｏｕｔ）に比例した電圧が容量ＣＦ２，ＣＦ３で分割される為、ノードｎ２の電位が低下する量が減少し、出力電流Ｉｏｕｔが増加した時における出力電圧Ｖｏｕｔの低下量を容量ＣＦ２，ＣＦ３の比で調整することが可能である。
【００３７】
なお、出力電流Ｉｏｕｔが増加した時における出力電圧Ｖｏｕｔの低下量を、過渡的に出力電流Ｉｏｕｔが減少した時における出力電圧Ｖｏｕｔのオーバーシュート量と合わせることによって出力電流Ｉｏｕｔの過渡的変化における出力電圧Ｖｏｕｔの変動幅を最小にすることが可能である。
【００３８】
このＣＲフィードバック・ヒステリシス制御回路は、フィードバック信号を容量（ＣＦ２）と容量（ＣＦ３）の間から取り出すことで、式（４）に表されるように、Ｔ　＜　Ｔ２或いはＣＦ２　＞　ＣＦ３とすることで寄生抵抗の影響を低減できる。ここで、Ｔ２　＝　ＲＦ２・ＣＦ３である。本発明のＣＲフィードバック・ヒステリシス制御回路のスイッチング周波数（ｆｓｗ２）は、式（５）で表され、Ｖｏｕｔ　≫　（ＣＦ３／ＣＦ２）・Ｖｈｙｓとなる場合においては、式（６）のように近似できる。
【００３９】
【数４】
2004064994.tif 000006
【００４０】
【数５】
2004064994.tif 000007
【００４１】
【数６】
2004064994.tif 000008
【００４２】
このことは、電圧降下の影響を低減させても、スイッチング周波数には影響しないことを意味しており、その結果高スイッチング周波数においてもコイルの寄生抵抗の電圧降下分をフィードバック信号から取り除くことが可能となる。また、外付け回路に使用する素子数を極力少なくしたいという要求に対し、容量１個を付加するだけで、スイッチング周波数に依存せずに重負荷時の出力電圧のドロップ量を低減することが可能となる。
また、ＬＳＩの電源電圧の低電圧化に伴い、負荷変動時の電圧変化に対しても高精度な電圧制御が要求されている。平滑コンデンサを並列接続しコンデンサの直列抵抗を減らすこともできるが、コストや素子数の増加につながる。
【００４３】
そこで、負荷変動時の電圧変化に対する高精度な電圧制御法として、軽負荷時には出力電圧を基準電圧より高く設定し、重負荷時には基準電圧よりも低く設定することにより、負荷変動時の過渡的な電圧変化を含めて許容電圧範囲内に収めるＤｒｏｏｐ制御がある。図５Ｃは同じ平滑コンデンサでＤｒｏｏｐ　制御を行った場合と行わない場合の出力電流変動時の出力電圧波形を示す。
【００４４】
この改良型ＣＲフィードバック・ヒステリシス制御回路は、Ｄｒｏｏｐ制御を行った場合の電圧降下分（Ｖｄｒｏｐ）をコイル（Ｌ１）の寄生抵抗（Ｒｄｃｒ）を用いて、しかも周波数変化させることなく設定可能となる。
【００４５】
又、コイル（Ｌ１）の所を、ダイオード、スイッチ、トランスである例においても同様の効果が得られ、以下に示す。
コイルの両端にＣｆとＲｆを接続したのでは、出力電圧（Ｖｏｕｔ）の変化を直接ヒステリシスコンパレータ（ＨＣＭＰ）へフィードバックできない。そこで、図５Ｄのようにダイオードの両端にＣｆとＲｆを接続することで出力電圧の変化を直接フィードバックできる様になる。
同じくコイルの両端にＣｆとＲｆを接続したのでは、出力電圧の変化を直接ヒステリシスコンパレータ（ＨＣＭＰ）へフィードバックできない。そこで、図５Ｅのようにスイッチの両端にＣｆとＲｆを接続することで出力電圧の変化を直接フィードバックできる様になる。
【００４６】
同じく絶縁型の１次側の制御を行う場合、図５Ｆのように１次側と２次側で絶縁をとらないといけないので２次側のコイルの両端にＣｆとＲｆを接続した場合には何らかの絶縁手段をもちいて２次側から１次側へフィードバック信号を送らないといけないが、１次側のトランスの両端にＣｆとＲｆを接続することによって絶縁手段を用いずに直接フィードバックできるようになる。
【００４７】
抵抗（Ｒｆ１）と容量（Ｃｆ１）の間（ｆｂ）あるいは容量（Ｃｆ１）と容量（Ｃｆ２）の間（ｆｂ）から信号を取り出した場合、各素子間に流れる電流に比例した電圧にＶ１を加算した電圧（Ｖｆｂ）を検出する。そこで、電圧Ｖ１を同時に検出し、図５Ｇ（ａ）〜（ｄ）のようにフィードバック信号と出力電圧の差をとることで、各素子に流れる電流に比例した電圧を検出することができ、各素子に流れる電流を検出できる（式（７）〜（１０））。
【００４８】
コイル　　：Ｉ１∝Ｖｆｂ１１−Ｖ１　……（７）
ダイオード：Ｉｄ∝Ｖｆｂｄ１−Ｖ１　……（８）
スイッチ　：Ｉｓ∝Ｖｆｂｓ１−Ｖ１　……（９）
トランス　：Ｉ１∝Ｖｆｂｔ１−Ｖ１　……（１０）
【００４９】
電流検出のためには、電流検出用抵抗を挿入するのが一般的であるが、ＬＳＩの消費電流が増加傾向にあり、わずかな抵抗値でも電流検出用抵抗で消費される電力が無視できなくなる。ＣＲフィードバック制御検出部を電流検出としても用いることで、電流検出用抵抗が不要となる。また、一つの回路でフィードバック信号と電流検出用信号を取り出せるので回路を簡単にでき、素子数を低減できる。
【００５０】
図６は、本発明のスイッチング・レギュレータの第６の実施例を示す。
この実施例は、図２の実施例の回路において、抵抗Ｒ１と容量Ｃ１の接続ノードｎ２と接地点との間に抵抗Ｒ２と容量Ｃ２を接続したものである。この第６の実施例によれば、第２の実施例の利点に加えて、抵抗Ｒ１とＲ２の比で出力電圧Ｖｏｕｔを調整することができるという利点がある。つまり、この実施例においては、出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｒ２／（Ｒ１＋Ｒ２）・Ｖｒｅｆ１で与えられる。従って、抵抗Ｒ１とＲ２の比を調整することにより、基準電圧Ｖｒｅｆ１を変えずに出力電圧Ｖｏｕｔを任意に設定することができる。
なお、容量Ｃ２を設けているのは、抵抗Ｒ２を設けたことに伴い位相遅れや位相の進みが生じて過渡応答特性が劣化するのを防止するためである。Ｒ１・Ｃ１＝Ｒ２・Ｃ２となるように、抵抗値および容量値を設定することによって、位相遅れや位相の進みを小さくすることができる。
【００５１】
もし位相の遅れや進みが問題にならなければ抵抗Ｒ２を追加するだけで良く、容量Ｃ２を設ける必要な無い。また積極的に位相の遅れや進みを調整したい場合は容量Ｃ２にはＲ１・Ｃ１＝Ｒ２・Ｃ２から外れた値を設定しても良い。また、図５ａのように容量Ｃ３を追加すれば出力電流Ｉｏｕｔが増加した時における出力電圧Ｖｏｕｔの低下量を調整することが可能である。
【００５２】
図７は、本発明のスイッチング・レギュレータの第７の実施例を示す。
この実施例は、図２の実施例の回路において、出力電圧Ｖｏｕｔを分圧する抵抗Ｒ４，Ｒ５と、分圧された電圧と基準電圧Ｖｒｅｆ１との差電圧を検出するトランスコンダクタンス型アンプ（ｇｍアンプ）からなるエラーアンプＥＡ１と、エラーアンプＥＡ１の出力端子と接地点の間に接続された抵抗Ｒ３とを設け、エラーアンプＥＡ１の出力端子をコンパレータＨ−ＣＭＰの基準側の入力端子に接続したものである。この実施例によれば、コイルに寄生抵抗ＲｄｃｒがあってもエラーアンプＥＡ１によって出力電圧が微調整されるので第１〜６の実施例と比べると出力電圧Ｖｏｕｔの低下が生じない利点がある。ただし、出力電流Ｉｏｕｔの過渡的変化における出力電圧Ｖｏｕｔの変動幅が大きくなると言う短所もある。
【００５３】
また、この実施例は、エラーアンプＥＡ１と抵抗Ｒ３の分だけ第１の実施例に比べて出力電流の変化に対する応答が遅くなるが、抵抗Ｒ４，Ｒ５の抵抗比により基準電圧Ｖｒｅｆ１を変えずに出力電圧Ｖｏｕｔを設定することができるという利点がある。この実施例においては、出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｒ５／（Ｒ４＋Ｒ５）・Ｖｒｅｆ１で与えられる。
【００５４】
なお、この実施例では、エラーアンプＥＡ１の出力端子と接地点の間に接続された抵抗Ｒ３を設けているが、抵抗Ｒ３はレギュレータの出力端子すなわちコイルＬ１の一方の端子とエラーアンプＥＡ１の出力端子との間に接続することも可能であり、ほぼ同様な効果が得られる。抵抗Ｒ４，Ｒ５はＩＣ内部に設けることも可能であるが、外付け素子とすることによりユーザが出力電圧を任意に設定することができる。図１や図２のように、コイルＬ１と並列の容量Ｃ１、抵抗Ｒ１を外付け素子とする場合には、抵抗Ｒ４，Ｒ５を外付け素子で構成してもＩＣの外部端子（ピン）数が増加しないため都合が良い。
【００５５】
図８は、本発明のスイッチング・レギュレータの第８の実施例を示す。
この実施例は、図４ａの第４実施例と図７の第７実施例を組み合わせたような実施例である。すなわち、図７の実施例において、ヒステリシス・コンパレータＨ−ＣＭＰの代わりに通常のコンパレータＣＭＰを用いるとともに、エラーアンプＥＡの出力端子と接地点の間に直列の抵抗Ｒ６，Ｒ７，Ｒ８を接続し、このうち抵抗Ｒ８と並列にスイッチＳＷ３を設け、コンパレータＣＭＰの反転入力端子に印加される比較電圧を切り替えることで該コンパレータＣＭＰがヒステリシス特性を示すようにしたものである。
【００５６】
なお、この実施例では、スイッチＳＷ３は主スイッチＳＷ１と同期スイッチＳＷ２との接続ノードｎ１の電位をインバータＩＮＶで反転した信号でオン・オフ制御するように構成されている。これは図４ａの実施例において変形例として説明した構成であり、このスイッチＳＷ３は図４ａの実施例と同様にコンパレータＣＭＰの出力で直接制御することも可能であり、それによってインバータＩＮＶを不要とすることができる。また、この実施例では、エラーアンプＥＡとして、ｇｍアンプでなく電圧入力−電圧出力型の差動アンプを用いることができる。
【００５７】
図９は、本発明のスイッチング・レギュレータの第９の実施例を示す。
この実施例は、図２の第２実施例において、出力電圧Ｖｏｕｔとノードｎ２の電位Ｖｎ２とを入力とするｇｍアンプからなるカレントセンスアンプＣＳＡと、該カレントセンスアンプの出力電流Ｉｏｃｓａを電圧に変換する抵抗Ｒ３と、変換された電圧と基準電圧Ｖｒｅｆ２とを比較する第１のコンパレータＣＭＰ２と、抵抗Ｒ３により変換された電圧Ｖｏｃｓａと基準電圧Ｖｒｅｆ３（＜Ｖｒｅｆ２）とを比較する第２のコンパレータＣＭＰ３と、コンパレータＣＭＰ２の出力とヒステリシス・コンパレータＨ−ＣＭＰの出力との論理和をとるＡＮＤゲートＧ１とを設け、過電流が流れる状態と軽負荷の状態とをそれぞれ検出して、レギュレータの状態に応じてスイッチング制御回路１００による制御を変更するようにしたものである。
【００５８】
この実施例の回路では、出力電流Ｉｏｕｔが増大すると出力電圧Ｖｏｕｔとノードｎ２の電位Ｖｎ２との差が大きくなり、カレントセンスアンプＣＳＡの出力電流Ｉｏｃｓａが増大して電圧Ｖｏｃｓａが高くなる。そして、電圧Ｖｏｃｓａが基準電圧Ｖｒｅｆ２よりも高くなるとコンパレータＣＭＰ２の出力がロウレベルに変化してＡＮＤゲートＧ１の出力がロウレベルに固定される。すると、スイッチング制御回路１００は主スイッチＳＷ１をオフし同期スイッチＳＷ２をオンさせてコイルに流す電流を減らす。これにより、出力電流Ｉｏｕｔがある値以上流れないように制限（過電流保護）することができる。
【００５９】
また、出力電流Ｉｏｕｔが小さくなると、出力電圧Ｖｏｕｔとノードｎ２の電位Ｖｎ２との差が小さくなり、カレントセンスアンプＣＳＡの出力電流Ｉｏｃｓａが減少して電圧Ｖｏｃｓａが低くなる。そして、電圧Ｖｏｃｓａが基準電圧Ｖｒｅｆ３よりも低くなると、コンパレータＣＭＰ３の出力がハイレベルに変化する。すると、スイッチング制御回路１００は主スイッチＳＷ１と同期スイッチＳＷ２を共にオフさせてコイルに流す電流を減らす。これにより、出力電流Ｉｏｕｔがある値以下しか流れない軽負荷状態での電力効率を向上させることができる。
【００６０】
図１０は、本発明をヒステリシス・カレントモード制御方式の昇圧型スイッチング・レギュレータに適用した実施例を示す。
この実施例の昇圧型スイッチング・レギュレータでは、同期スイッチ（ＳＷ２）がなく、代わりにコイルＬ１と直列に逆流防止用のダイオードＤ２が設けられている。また、主スイッチＳＷ３はコイルＬ１とダイオードＤ２の接続ノードｎ３と接地点との間に設けられている。
【００６１】
従来（米国特許第５，８２５，１６５）のヒステリシス・カレントモード制御方式のスイッチング・レギュレータでは、コイルＬ１と直列に電流センス用の抵抗（２１６）が設けられているが、本発明の図１０の実施例では、コイルＬ１と並列に直列形態の容量Ｃ１および抵抗Ｒ１が接続され、容量Ｃ１と抵抗Ｒ１の接続ノードｎ２の電位Ｖｎ２がヒステリシス・コンパレータＨ−ＣＭＰの非反転入力端子に入力されている。ヒステリシス・コンパレータＨ−ＣＭＰの反転入力端子には、出力電圧Ｖｏｕｔを抵抗Ｒ４とＲ５で分圧した電圧と基準電圧Ｖｒｅｆ１とを比較するエラーアンプＥＡ２の出力Ｖｅｒｒが入力されている。この実施例においても電流センス用の抵抗がコイルＬ１と直列に設けられていないため、従来に比べて電力損失が少ないという利点がある。
【００６２】
ダイオードＤ２の代わりに主スイッチＳＷ３と相補的にオン、オフされる同期スイッチを設けたり、出力電圧の調整を可能にするエラーアンプＥＡ２と抵抗Ｒ４，Ｒ５を省略してヒステリシス・コンパレータＨ−ＣＭＰに直接基準電圧Ｖｒｅｆ１を印加するように構成しても良い。
【００６３】
また、図８の実施例と同様に、ヒステリシス・コンパレータＨ−ＣＭＰの代わりに通常のコンパレータを用いてその参照電圧を切り替えることでヒステリシス特性を付与するように構成しても良い。さらに、コイルＬ１と並列に直列形態の容量Ｃ１および抵抗Ｒ１を接続する代わりに、ダイオードＤ２と並列に直列形態の容量Ｃ１および抵抗Ｒ１を接続しても良い。ただし、その場合、電圧の変化の大きい出力端子側に容量Ｃ１を接続し、ダイオードＤ２のアノード端子側に抵抗Ｒ１を接続するのが良い。
【００６４】
図１１は、本発明を昇圧と降圧のいずれも可能な昇降圧型スイッチング・レギュレータに適用した実施例を示す。
この実施例の昇降圧型スイッチング・レギュレータは、図１０の昇圧型スイッチング・レギュレータにおいてコイルＬ１と直列にスイッチＳＷ１を、またこのスイッチＳＷ１およびコイルＬ１の接続ノードｎ１と接地点との間に逆向きのダイオードＤ１を追加したような構成を備えている。スイッチＳＷ１はＳＷ３と同じタイミングでオン、オフしても良いし、若干のディレイをおいてオン、オフさせても良い。
【００６５】
この実施例では、図１０の実施例と同様にコイルＬ１と直列の電流センス用抵抗がなく、コイルＬ１の代わりにダイオードＤ２と並列に直列形態の容量Ｃ１および抵抗Ｒ１が接続され、容量Ｃ１と抵抗Ｒ１の接続ノードｎ２の電位がヒステリシス・コンパレータＨ−ＣＭＰの非反転入力端子に入力されている。この実施例においても電流センス用の直列抵抗がないため、従来に比べて電力損失が少ないという利点がある。
【００６６】
ダイオードＤ１，Ｄ２の代わりに主スイッチＳＷ１，ＳＷ３と相補的にオン、オフされる同期スイッチを設けたり、出力電圧の調整を可能にするエラーアンプＥＡ２と抵抗Ｒ４，Ｒ５を省略してヒステリシス・コンパレータＨ−ＣＭＰに直接基準電圧Ｖｒｅｆ１を印加するように構成しても良い。また、図８の実施例と同様に、ヒステリシス・コンパレータＨ−ＣＭＰの代わりに通常のコンパレータを用いてその参照電圧を切り替えることでヒステリシス特性を付与するように構成しても良い。
【００６７】
さらに、ダイオードＤ２と並列に直列形態の容量Ｃ１および抵抗Ｒ１を接続する代わりに、図１０の実施例と同様に、コイルＬ１と並列に直列形態の容量Ｃ１および抵抗Ｒ１を接続しても良い。その場合、容量Ｃ１と抵抗Ｒ１は図１０と同じ関係に接続しても良いし、スイッチＳＷ１との接続ノードｎ１側に容量Ｃ１を接続し、ダイオードＤ２のアノード端子側に抵抗Ｒ１を接続してもよい。
【００６８】
図１２は、本発明を負電圧を発生するヒステリシス・カレントモード制御方式のスイッチング・レギュレータに適用した実施例を示す。
この実施例の負電圧生成スイッチング・レギュレータは、図１０の昇圧型スイッチング・レギュレータにおけるコイルＬ１とスイッチＳＷ３の位置を逆にしたような構成を備えている。また、逆流防止用のダイオードＤ３は、図１０のダイオードＤ２と逆向きである。この実施例では、図１０の実施例と同様にコイルＬ１と直列の電流センス用抵抗がなく、コイルＬ１と並列に直列形態の容量Ｃ１および抵抗Ｒ１が接続され、容量Ｃ１と抵抗Ｒ１の接続ノードｎ２の電位がヒステリシス・コンパレータＨ−ＣＭＰの非反転入力端子に入力されている。この実施例においても電流センス用の直列抵抗がないため、従来に比べて電力損失が少ないという利点がある。
【００６９】
ダイオードＤ３の代わりに主スイッチＳＷ３と相補的にオン、オフされる同期スイッチを設けたり、出力電圧の調整を可能にするエラーアンプＥＡ２と抵抗Ｒ４，Ｒ５を省略してヒステリシス・コンパレータＨ−ＣＭＰに直接基準電圧Ｖｒｅｆ１を印加するように構成しても良い。また、図８の実施例と同様に、ヒステリシス・コンパレータＨ−ＣＭＰの代わりに通常のコンパレータを用いてその参照電圧を切り替えることでヒステリシス特性を付与するように構成しても良い。
【００７０】
図１３は、本出願の第２の発明の実施例を示す。
この実施例は、図４ａの実施例のようにコンパレータＣＭＰに印加される電圧として２段階の参照電圧ＶＨＹＳを生成してヒステリシス特性を付与するようにしたスイッチング・レギュレータに第２発明を適用したものである。具体的には、基準電圧源ＶＲＥＦ１の基準電圧Ｖｒｅｆ１を抵抗Ｒ６，Ｒ７，Ｒ８で分圧してコンパレータＣＭＰに印加される２段階の参照電圧ＶＨＹＳを生成する抵抗分割回路１２１の抵抗Ｒ８と並列にＭＯＳＦＥＴ　ＴＲ１を設け、該ＭＯＳＦＥＴ　ＴＲ１のオン抵抗をＰＬＬ（フェーズ・ロックド・ループ）と類似の構成を有する回路で変化させることで、抵抗分割回路１２１で生成される参照電圧ＶＨＹＳを補正するようにしたものである。
【００７１】
図１，２や図４ａの回路においては、前述の式（ｂ）より、入力電圧Ｖｉｎや出力電圧Ｖｏｕｔが変化するとスイッチング周波数ｆｓｗが変化することが分かる。そして、通信機能やオーディオ再生機能を有する電子機器ではレギュレータのスイッチング周波数ｆｓｗが変化して通信周波数に一致したりすると、電磁干渉によって可聴帯域にビートノイズを発生させるおそれがある。そこで、この実施例においては、入力電圧Ｖｉｎや出力電圧Ｖｏｕｔの変化にかかわらずレギュレータのスイッチング周波数ｆｓｗを常にシステムの基準クロックφｃの周波数ｆｒｅｆと一致させるように参照電圧ＶＨＹＳを補正することによって、ノイズの発生を抑制するようにしたものである。
【００７２】
具体的には、レギュレータのスイッチング周波数ｆｓｗと同じ周期で変化するスイッチＳＷ１とＳＷ２の接続ノードｎ１の電位Ｖｎ１（スイッチＳＷ１の制御信号でも可）の周波数とシステムの基準クロックφｃの周波数との差を検出して周波数差に応じた信号ＵＰ，ＤＮを出力する周波数比較器１０１と、該周波数比較器１０１の出力信号ＵＰ，ＤＮによって動作するチャージポンプ回路１０２と、該チャージポンプ回路１０２により充放電される容量を含み制御電圧Ｖｃを生成するループフィルタ１０３とを備え、該ループフィルタ１０３の電圧Ｖｃが上記ＭＯＳＦＥＴ　ＴＲ１のゲート端子に印加されるように構成されている。また、ループフィルタ１０３とチャージポンプ回路１０２との間にスイッチＳＷ１１，ＳＷ１２が設けられている。なお、ＰＬＬ回路では一般に位相比較器が使用されるが、周波数の引込みを早くするために位相比較器と周波数比較器とが設けられることがあり、本実施例ではそのうち周波数比較器のみ用いるような回路構成とすることができる。
【００７３】
この実施例の回路は、ノードｎ１の電位Ｖｎ１すなわちレギュレータのスイッチング周波数が相対的に高くなると、ループフィルタ１０３の電圧Ｖｃが高くなってＭＯＳＦＥＴ　ＴＲ１のオン抵抗が小さくされ、これによって抵抗Ｒ８との合成抵抗が小さくなって参照電圧ＶＨＹＳが下がる。また、ノードｎ１の電位Ｖｎ１の変化周波数が相対的に低くなると、ループフィルタ１０３の電圧Ｖｃが低くなってＭＯＳＦＥＴ　ＴＲ１のオン抵抗が大きされ、これによって、抵抗Ｒ８との合成抵抗が大きくなって参照電圧ＶＨＹＳが高くなるように動作される。
【００７４】
図１４には、本実施例におけるレギュレータのスイッチング周波数ｆｓｗとループフィルタ１０３の電圧Ｖｃおよび参照電圧ＶＨＹＳとの関係が示されている。図１４のように、スイッチング周波数ｆｓｗに比例して増加する電圧Ｖｃに反比例するように参照電圧ＶＨＹＳを補正することにより、レギュレータのスイッチング周波数ｆｓｗが常にシステムの基準クロックφｃの周波数ｆｒｅｆと一致もしくは近い値になるように制御が行なわれる。その結果、レギュレータで発生したスイッチングノイズによって可聴帯域にビートノイズが発生するのが防止される。
【００７５】
ところで、常に上記ＰＬＬ回路を動作させてＭＯＳＦＥＴ　ＴＲ１のオン抵抗を制御して参照電圧ＶＨＹＳを変化させると、図３のタイミングチャートで説明した出力電流Ｉｏｕｔに変化が生じた際（過渡期間Ｔ２，Ｔ４）に行なわれるスイッチＳＷ１，ＳＷ２のオン・オフ時間の制御によってノードｎ１の電位Ｖｎ１の変化周期が延長もしくは短縮されるため、周波数比較器１０１の出力が一時的に支障をきたすことになる。そこで、本実施例においては、スイッチＳＷ１とＳＷ２の接続ノードｎ１の電位Ｖｎ１（スイッチＳＷ１の制御信号でも可）を監視する監視回路１０４を設け、スイッチＳＷ１のオン時間が所定時間以上継続した時は速やかにスイッチＳＷ１１，ＳＷ１２をオフして周波数比較器１０１の出力がチャージポンプ１０２に供給されないような制御が行なわれるようにされている。
【００７６】
図１６は本発明を適用したヒステリシス・カレントモード制御方式の降圧型スイッチング・レギュレータの一実施例を示す。
この実施例のスイッチング・レギュレータは、電池などの直流電源ＰＳから供給される直流電圧Ｖｉｎが入力される電圧入力端子ＶＩＮと接地点（ＧＮＤ）との間に直列に接続されたＭＯＳＦＥＴなどからなるスイッチＳＷ１，ＳＷ２と、該スイッチＳＷ１とＳＷ２の中間ノードｎ１と出力端子ＶＯＵＴとの間に接続されたインダクタとしてのコイルＬ１と、出力端子ＶＯＵＴと接地点との間に接続された平滑容量Ｃ０と、上記スイッチＳＷ１，ＳＷ２のゲートに印加されてこれらをオン、オフ制御する信号（制御パルス）を生成するスイッチング制御回路１００と、上記コイルＬ１と並列に接続された直列形態の抵抗Ｒ１および容量Ｃ１と、該抵抗Ｒ１および容量Ｃ１の接続ノードｎ２の電位Ｖｎ２と基準電圧源ＶＲＥＦ１からの基準電圧Ｖｒｅｆ１とを比較するヒステリシス・コンパレータＨ−ＣＭＰとを備え、該コンパレータＨ−ＣＭＰの出力をスイッチング制御回路１００へ供給させるように構成されている。
【００７７】
図１６において、抵抗ＲＬとして示されているのは、本実施例のスイッチング・レギュレータからの電圧の供給を受けて動作するＣＰＵのような負荷としての半導体集積回路である。スイッチＳＷ１とＳＷ２は相補的にオン、オフ動作されることにより、オン・オフ制御パルスのデューティ比に応じた電流がコイルＬ１より出力される。ここで、ヒステリシス・コンパレータＨ−ＣＭＰは、非反転入力端子に入力されている電圧が反転入力端子に印加されている基準電圧よりも高い時はしきい値が低く見え、非反転入力端子に入力されている電圧が反転入力端子に印加されている基準電圧よりも低くなるとしきい値が所定の電位だけ高くなるように見えるコンパレータのことである。このような特性を有するコンパレータ回路は公知であるので、具体的な回路の例示と説明は省略する。コンパレータは、ＭＯＳＦＥＴで構成された入力インピーダンスの高い回路を使用するのが望ましい。
【００７８】
なお、図１６において、一点鎖線で囲まれた部分は単結晶シリコンのような１個の半導体チップ上に半導体集積回路として構成される。つまり、コイルＬ１や容量Ｃ１、抵抗Ｒ１、スイッチＳＷ１，ＳＷ２は外付け素子として接続されている。これにより、精度の高いレギュレータを実現できる。
ただし、このような構成に限定されるものでなく、図１７に示すように、スイッチＳＷ１，ＳＷ２をＩＣチップ内部に取り込んだり、コイルＬ１と並列の容量Ｃ１、抵抗Ｒ１をＩＣチップ内部に取り込むようにしても良い。これらの素子をＩＣチップ内部に取り込むことにより電源装置の部品点数を減らし小型化を図ることができる。スイッチＳＷ１，ＳＷ２は出力電流が大きいシステムに使用される電源装置では比較的大きな電流を流す必要があるため外付け素子で構成することが望ましいが、出力電流が小さいシステムに使用される電源装置ではチップ上に形成された素子を使用することができる。
【００７９】
次に、上記実施例のスイッチング・レギュレータの具体的な動作を、図１８のタイミングチャートを用いて説明する。
実施例のスイッチング・レギュレータは、抵抗Ｒ１と容量Ｃ１との接続ノードｎ２の電位Ｖｎ２がヒステリシス・コンパレータＨ−ＣＭＰに入力されている基準電圧Ｖｒｅｆより下がるとコンパレータの出力が反転する。すると、コイルＬ１に電流を流し込む主スイッチＳＷ１がスイッチング制御回路１００によってオフ状態からオン状態に切り替えられ、これに同期してコイルＬ１に流す電流を減らすように作用する同期スイッチＳＷ２がオン状態からオフ状態に切り替えられる。これにより、スイッチＳＷ１を介して電源端子ＶｉｎからコイルＬ１へ電流が流し込まれるようになる。このとき、容量Ｃ１は抵抗Ｒ１を介して充電され、接続ノードｎ２の電位Ｖｎ２が次第に高くなる。
【００８０】
また、ヒステリシス・コンパレータＨ−ＣＭＰは、そのヒステリシス電圧をＶｈｙｓとおくと、接続ノードｎ２の電位Ｖｎ２がＶｒｅｆ＋Ｖｈｙｓより高くなると出力が反転する。すると、スイッチング制御回路１００により主スイッチＳＷ１がオン状態からオフ状態に、またこれに同期して同期スイッチＳＷ２がオフ状態からオン状態にそれぞれ切り替えられる。これにより、スイッチＳＷ２によってコイルＬ１に流れる電流が減らされるようになる。このとき、容量Ｃ１は抵抗Ｒ１を介して放電され、接続ノードｎ２の電位Ｖｎ２は次第に低くなる。
【００８１】
上記のような動作を繰り返すことにより、コイルＬ１に流れる電流ＩＬは、図１８（Ａ）のように三角波状に変化する。コイル電流ＩＬは、コイルのインダクタンスをＬとすると、増加する期間では（Ｖｉｎ−Ｖｏｕｔ）／Ｌであり、減少する期間ではＶｏｕｔ／Ｌである。
これにより、出力電流Ｉｏｕｔが一定である定常状態（図１８のＴ１，Ｔ３，Ｔ５の期間）では、コイルＬ１にはほぼ安定した電流ＩＬが流される。このときレギュレータの出力電圧Ｖｏｕｔは、主スイッチＳＷ１をオン・オフ制御する信号のデューティ比ｔｏｎ／（ｔｏｎ＋ｔｏｆｆ）をＮとすると、Ｖｏｕｔ＝Ｎ・Ｖｉｎで表わされる。ここで、ｔｏｎはスイッチのオン期間、ｔｏｆｆはオフ期間である。なお、上記主スイッチＳＷ１およびＳＷ２を切り替える際には、図１８（Ｄ），（Ｅ）のようにそれぞれ所定のデッドバンドを設けて２つのスイッチが同時にオン状態にされて貫通電流が流れるのを回避するような制御が行なわれる。
【００８２】
出力電流Ｉｏｕｔが増加する遷移状態（Ｔ２）においては、出力電圧Ｖｏｕｔが急に下がるのに応じてその電位変化が容量Ｃ１を介して接続ノードｎ２に伝わり、その電位Ｖｎ２が図１８（Ｂ）のように急激に下がることによって、スイッチＳＷ１をオンさせる時間（ＳＷ２のオフ時間）を図１８（Ｄ）のように延長させる。また、出力電流Ｉｏｕｔが減少する遷移状態（Ｔ４）においては、出力電圧Ｖｏｕｔが急に上がるのに応じて接続ノードｎ２の電位Ｖｎ２が上がることによって、図１８（Ｄ）のようにスイッチＳＷ１をオフさせる時間を延長させるように動作する。
【００８３】
なお、図１８には示されていないが、コイルの電流ＩＬが減少しているときに出力電流Ｉｏｕｔが増加する遷移状態（Ｔ２）に入るとスイッチＳＷ１をオフさせる時間（ＳＷ２のオン時間）を短縮させ、コイルの電流ＩＬが増加しているときに出力電流Ｉｏｕｔが減少する遷移状態（Ｔ４）に入るとスイッチＳＷ１をオンさせる時間を延長させるように動作する。
【００８４】
従来のヒステリシス・カレントモード制御方式のスイッチング・レギュレータは、エラーアンプを介して出力電圧の変化がヒステリシス・コンパレータにフィードバックされていたが、本実施例においては、上記のように出力電圧の変化が容量素子Ｃ１を介してヒステリシス・コンパレータＨ−ＣＭＰに直ちに伝わるため、出力電流Ｉｏｕｔの変化に対する応答特性が向上される。しかも、容量素子Ｃ１を介して入力インピーダンスの高いコンパレータＨ−ＣＭＰに出力の変化を伝える構成であるため、出力電圧に対する影響も少ない。また、入力電圧Ｖｉｎの変化も抵抗Ｒ１を介して接続ノードｎ２に伝わり、ヒステリシス・コンパレータにフィードバックされるため、入力電圧の変化に対するレギュレータの応答も速くなる。
【００８５】
本実施例のスイッチング・レギュレータのスイッチング周波数ｆｓｗは次式
ｆｓｗ＝Ｖｏｕｔ（Ｖｉｎ−Ｖｏｕｔ）／Ｖｉｎ・Ｖｈｙｓ・Ｒ１・Ｃ１……（ｂ）
で表わされる。この式より、本実施例のレギュレータのスイッチング周波数ｆｓｗは抵抗Ｒ１と容量Ｃ１の値に依存するが、コイルＬ１のインダクタンスに依存しないことが分かる。抵抗素子はコイルに比べて製造バラツキの小さなものが手に入り易い上、容量素子は製造バラツキがコイルと同程度であるが温度特性の小さなものがコイルに比べて安価に手に入る。また、スイッチング周波数を表わす式（ｂ）内にコイルのインダクタンス値がないため、流れる電流によってインダクタンス値が変化する直流電流重畳特性というコイル特有の問題を考慮する必要がない。そのため、従来のヒステリシス・カレントモード制御方式のスイッチング・レギュレータに比べてスイッチング周波数ｆｓｗの変動を少なくすることができる。
【００８６】
さらに、本実施例のスイッチング・レギュレータは、コイルと直列に接続されるセンス抵抗が不要である。本実施例においても抵抗を使用しているが容量と直列に接続されており、直流電流のパスがない。そのため、従来のヒステリシス・カレントモード制御方式のスイッチング・レギュレータに比べて電力損失を減らすことができる。また、エラーアンプが不要になるため、応答特性が向上するとともに位相補償回路を設ける必要がなくなりその分回路規模を小さくすることができる。
【００８７】
図１９は、本発明の降圧型スイッチング・レギュレータの他の実施例を示す。本実施例は、第１の実施例におけるヒステリシスを有するコンパレータＨ−ＣＭＰの代わりに、通常のコンパレータＣＭＰを用いるとともにこのコンパレータに入力される参照電圧ＶＨＹＳを切り替えるようにしたものである。具体的には、基準電圧源ＶＲＥＦ１と、該基準電圧源ＶＲＥＦ１で生成された基準電圧Ｖｒｅｆ１を分圧する直列抵抗Ｒ６，Ｒ７，Ｒ８および抵抗Ｒ８と並列に設けられたスイッチＳＷ３からなる抵抗分割回路１２１とからなる参照電圧生成回路１２０を設け、抵抗Ｒ６とＲ７の接続ノードｎ３の電位を参照電圧ＶＨＹＳとしてコンパレータＣＭＰの反転入力端子に印加するように構成し、上記スイッチＳＷ３をコンパレータＣＭＰの出力で切り替えて参照電圧ＶＨＹＳを変化させることによって、コンパレータＣＭＰが見かけ上ヒステリシス特性を有するようにしたものである。
【００８８】
図２０にコンパレータＣＭＰの反転入力端子に印加される参照電圧ＶＨＹＳとノードｎ２の電位Ｖｎ２の関係が示されている。図１９の回路は、ノードｎ２の電位Ｖｎ２が参照電圧ＶＨＹＳよりも高い時はスイッチＳＷ３をオンさせて参照電圧ＶＨＹＳを下げ、ノードｎ２の電位Ｖｎ２が参照電圧ＶＨＹＳよりも低い時はスイッチＳＷ３をオフさせて参照電圧ＶＨＹＳを上げるように動作される。
【００８９】
この実施例では、スイッチＳＷ３をオンさせて抵抗Ｒ６とＲ７の比で基準電圧Ｖｒｅｆ１を抵抗分割した電圧と、スイッチＳＷ３をオフさせて抵抗Ｒ６と抵抗Ｒ７，Ｒ８の和との比Ｒ６／（Ｒ７＋Ｒ８）で基準電圧Ｖｒｅｆ１を抵抗分割した電圧との差が、第１の実施例におけるコンパレータＨ−ＣＭＰのヒステリシス電圧Ｖｈｙｓと同一となるように設計すれば、第１の実施例のレギュレータと全く同じように動作させることができる。なお、この実施例では、スイッチＳＷ３をコンパレータＣＭＰの出力で制御して参照電圧ＶＨＹＳを切り替えるようにしているが、スイッチＳＷ１とＳＷ２の接続ノードｎ１の電位を反転するインバータを設けてこのインバータの出力でスイッチＳＷ３をオン・オフさせても同様の動作をさせることができる。
【００９０】
図２１は、本発明のスイッチング・レギュレータの他の実施例を示す。
この実施例は、図１６の実施例の回路において、抵抗Ｒ１と容量Ｃ１の接続ノードｎ２と接地点との間に抵抗Ｒ２と容量Ｃ２を接続したものである。この第３実施例によれば、第１の実施例の利点に加えて、抵抗Ｒ１とＲ２の比で出力電圧Ｖｏｕｔを調整することができるという利点がある。つまり、この実施例においては、出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｒ２／（Ｒ１＋Ｒ２）・Ｖｒｅｆ１で与えられる。従って、抵抗Ｒ１とＲ２の比を調整することにより、基準電圧Ｖｒｅｆ１を変えずに出力電圧Ｖｏｕｔを任意に設定することができる。
なお、容量Ｃ２を設けているのは、抵抗Ｒ２を設けたことに伴い位相遅れや位相の進みが生じて過渡応答特性が劣化するのを防止するためである。Ｒ１・Ｃ１＝Ｒ２・Ｃ２となるように、抵抗値および容量値を設定することによって、位相遅れや位相の進みを小さくすることができる。
【００９１】
図２２は、本発明のスイッチング・レギュレータの他の実施例を示す。
この実施例は、図１６の実施例の回路において、出力電圧Ｖｏｕｔを分圧する抵抗Ｒ４，Ｒ５と、分圧された電圧と基準電圧Ｖｒｅｆ１との差電圧を検出するトランス・コンダクタンス型アンプ（ｇｍアンプ）からなるエラーアンプＥＡ１と、エラーアンプＥＡ１の出力端子と接地点の間に接続された抵抗Ｒ３とを設け、エラーアンプＥＡ１の出力端子をコンパレータＨ−ＣＭＰの基準側の入力端子に接続したものである。この実施例によれば、コイルＬ１と直列のセンス抵抗がないので、第１の実施例と同様に従来の回路に比べて電力損失が少ないという利点がある。
【００９２】
また、この実施例は、エラーアンプＥＡ１と抵抗Ｒ３の分だけ第１の実施例に比べて出力電流の変化に対する応答が遅くなるが、抵抗Ｒ４，Ｒ５の抵抗比により基準電圧Ｖｒｅｆ１を変えずに出力電圧Ｖｏｕｔを設定することができるという利点がある。この実施例においては、出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｒ５／（Ｒ４＋Ｒ５）・Ｖｒｅｆ１で与えられる。
なお、この実施例では、エラーアンプＥＡ１の出力端子と接地点の間に接続された抵抗Ｒ３を設けているが、抵抗Ｒ３はレギュレータの出力端子すなわちコイルＬ１の一方の端子とエラーアンプＥＡ１の出力端子との間に接続することも可能であり、ほぼ同様な効果が得られる。抵抗Ｒ４，Ｒ５はＩＣ内部に設けることも可能であるが、外付け素子とすることによりユーザが出力電圧を任意に設定することができる。図１６や図１７のように、コイルＬ１と並列の容量Ｃ１、抵抗Ｒ１を外付け素子とする場合には、抵抗Ｒ４，Ｒ５を外付け素子で構成してもＩＣの外部端子（ピン）数が増加しないため都合が良い。
【００９３】
図２３は、本発明のスイッチング・レギュレータの他の実施例を示す。
この実施例は、図１９の実施例と図２２の実施例を組み合わせたような実施例である。すなわち、図２２の実施例において、ヒステリシス・コンパレータＨ−ＣＭＰの代わりに通常のコンパレータＣＭＰを用いるとともに、エラーアンプＥＡの出力端子と接地点の間に直列の抵抗Ｒ６，Ｒ７，Ｒ８を接続し、このうち抵抗Ｒ８と並列にスイッチＳＷ３を設け、コンパレータＣＭＰの反転入力端子に印加される比較電圧を切り替えることで該コンパレータＣＭＰがヒステリシス特性を示すようにしたものである。
【００９４】
なお、この実施例では、スイッチＳＷ３は主スイッチＳＷ１と同期スイッチＳＷ２との接続ノードｎ１の電位をインバータＩＮＶで反転した信号でオン・オフ制御するように構成されている。これは図１９の実施例において変形例として説明した構成であり、このスイッチＳＷ３は図１９の実施例と同様にコンパレータＣＭＰの出力で直接制御することも可能であり、それによってインバータＩＮＶを不要とすることができる。また、この実施例では、エラーアンプＥＡとして、ｇｍアンプでなく電圧入力−電圧出力型の差動アンプを用いることができる。
【００９５】
図２４は、本発明のスイッチング・レギュレータのさらに他の実施例を示す。この実施例は、図１６の実施例において、出力電圧Ｖｏｕｔとノードｎ２の電位Ｖｎ２とを入力とするｇｍアンプからなるカレントセンスアンプＣＳＡと、該カレントセンスアンプの出力電流Ｉｏｃｓａを電圧に変換する抵抗Ｒ３と、変換された電圧と基準電圧Ｖｒｅｆ２とを比較する第１のコンパレータＣＭＰ２と、抵抗Ｒ３により変換された電圧Ｖｏｃｓａと基準電圧Ｖｒｅｆ３（＜Ｖｒｅｆ２）とを比較する第２のコンパレータＣＭＰ３と、コンパレータＣＭＰ２の出力とヒステリシス・コンパレータＨ−ＣＭＰの出力との論理和をとるＡＮＤゲートＧ１とを設け、過電流が流れる状態と軽負荷の状態とをそれぞれ検出して、レギュレータの状態に応じてスイッチング制御回路１００による制御を変更するようにしたものである。
【００９６】
この実施例の回路では、出力電流Ｉｏｕｔが増大すると出力電圧Ｖｏｕｔとノードｎ２の電位Ｖｎ２との差が大きくなり、カレントセンスアンプＣＳＡの出力電流Ｉｏｃｓａが増大して電圧Ｖｏｃｓａが高くなる。そして、電圧Ｖｏｃｓａが基準電圧Ｖｒｅｆ２よりも高くなるとコンパレータＣＭＰ２の出力がロウレベルに変化してＡＮＤゲートＧ１の出力がロウレベルに固定される。すると、スイッチング制御回路１００は主スイッチＳＷ１をオフし同期スイッチＳＷ２をオンさせてコイルに流す電流を減らす。これにより、出力電流Ｉｏｕｔがある値以上流れないように制限（過電流保護）することができる。
【００９７】
また、出力電流Ｉｏｕｔが小さくなると、出力電圧Ｖｏｕｔとノードｎ２の電位Ｖｎ２との差が小さくなり、カレントセンスアンプＣＳＡの出力電流Ｉｏｃｓａが減少して電圧Ｖｏｃｓａが低くなる。そして、電圧Ｖｏｃｓａが基準電圧Ｖｒｅｆ３よりも低くなると、コンパレータＣＭＰ３の出力がハイレベルに変化する。すると、スイッチング制御回路１００は主スイッチＳＷ１と同期スイッチＳＷ２を共にオフさせてコイルに流す電流を減らす。これにより、出力電流Ｉｏｕｔがある値以下しか流れない軽負荷状態での電力効率を向上させることができる。
【００９８】
図２５は、本発明をヒステリシス・カレントモード制御方式の昇圧型スイッチング・レギュレータに適用した実施例を示す。
この実施例の昇圧型スイッチング・レギュレータでは、同期スイッチ（ＳＷ２）がなく、代わりにコイルＬ１と直列に逆流防止用のダイオードＤ２が設けられている。また、主スイッチＳＷ３はコイルＬ１とダイオードＤ２の接続ノードｎ３と接地点との間に設けられている。
【００９９】
従来（米国特許第５，８２５，１６５）のヒステリシス・カレントモード制御方式のスイッチング・レギュレータでは、コイルＬ１と直列に電流センス用の抵抗（２１６）が設けられているが、本発明の図２５の実施例では、コイルＬ１と並列に直列形態の容量Ｃ１および抵抗Ｒ１が接続され、容量Ｃ１と抵抗Ｒ１の接続ノードｎ２の電位Ｖｎ２がヒステリシス・コンパレータＨ−ＣＭＰの非反転入力端子に入力されている。ヒステリシス・コンパレータＨ−ＣＭＰの反転入力端子には、出力電圧Ｖｏｕｔを抵抗Ｒ４とＲ５で分圧した電圧と基準電圧Ｖｒｅｆ１とを比較するエラーアンプＥＡ２の出力Ｖｅｒｒが入力されている。この実施例においても電流センス用の抵抗がコイルＬ１と直列に設けられていないため、従来に比べて電力損失が少ないという利点がある。
【０１００】
ダイオードＤ２の代わりに主スイッチＳＷ３と相補的にオン、オフされる同期スイッチを設けたり、出力電圧の調整を可能にするエラーアンプＥＡ２と抵抗Ｒ４，Ｒ５を省略してヒステリシス・コンパレータＨ−ＣＭＰに直接基準電圧Ｖｒｅｆ１を印加するように構成しても良い。
【０１０１】
また、図２３の実施例と同様に、ヒステリシス・コンパレータＨ−ＣＭＰの代わりに通常のコンパレータを用いてその参照電圧を切り替えることでヒステリシス特性を付与するように構成しても良い。さらに、コイルＬ１と並列に直列形態の容量Ｃ１および抵抗Ｒ１を接続する代わりに、ダイオードＤ２と並列に直列形態の容量Ｃ１および抵抗Ｒ１を接続しても良い。ただし、その場合、電圧の変化の大きい出力端子側に容量Ｃ１を接続し、ダイオードＤ２のアノード端子側に抵抗Ｒ１を接続するのが良い。
【０１０２】
図２６は、本発明を昇圧と降圧のいずれも可能な昇降圧型スイッチング・レギュレータに適用した実施例を示す。
この実施例の昇降圧型スイッチング・レギュレータは、図２５の昇圧型スイッチング・レギュレータにおいてコイルＬ１と直列にスイッチＳＷ１を、またこのスイッチＳＷ１およびコイルＬ１の接続ノードｎ１と接地点との間に逆向きのダイオードＤ１を追加したような構成を備えている。スイッチＳＷ１はＳＷ３と同じタイミングでオン、オフしても良いし、若干のディレイをおいてオン、オフさせても良い。
【０１０３】
この実施例では、図２５の実施例と同様にコイルＬ１と直列の電流センス用抵抗がなく、コイルＬ１の代わりにダイオードＤ２と並列に直列形態の容量Ｃ１および抵抗Ｒ１が接続され、容量Ｃ１と抵抗Ｒ１の接続ノードｎ２の電位がヒステリシス・コンパレータＨ−ＣＭＰの非反転入力端子に入力されている。この実施例においても電流センス用の直列抵抗がないため、従来に比べて電力損失が少ないという利点がある。
【０１０４】
ダイオードＤ１，Ｄ２の代わりに主スイッチＳＷ１，ＳＷ３と相補的にオン、オフされる同期スイッチを設けたり、出力電圧の調整を可能にするエラーアンプＥＡ２と抵抗Ｒ４，Ｒ５を省略してヒステリシス・コンパレータＨ−ＣＭＰに直接基準電圧Ｖｒｅｆ１を印加するように構成しても良い。また、図２３の実施例と同様に、ヒステリシス・コンパレータＨ−ＣＭＰの代わりに通常のコンパレータを用いてその参照電圧を切り替えることでヒステリシス特性を付与するように構成しても良い。
【０１０５】
さらに、ダイオードＤ２と並列に直列形態の容量Ｃ１および抵抗Ｒ１を接続する代わりに、図２５の実施例と同様に、コイルＬ１と並列に直列形態の容量Ｃ１および抵抗Ｒ１を接続しても良い。その場合、容量Ｃ１と抵抗Ｒ１は図２５と同じ関係に接続しても良いし、スイッチＳＷ１との接続ノードｎ１側に容量Ｃ１を接続し、ダイオードＤ２のアノード端子側に抵抗Ｒ１を接続してもよい。
【０１０６】
図２７は、本発明を負電圧を発生するヒステリシス・カレントモード制御方式のスイッチング・レギュレータに適用した実施例を示す。
この実施例の負電圧生成スイッチング・レギュレータは、図２５の昇圧型スイッチング・レギュレータにおけるコイルＬ１とスイッチＳＷ３の位置を逆にしたような構成を備えている。また、逆流防止用のダイオードＤ３は、図２５のダイオードＤ２と逆向きである。この実施例では、図２５の実施例と同様にコイルＬ１と直列の電流センス用抵抗がなく、コイルＬ１と並列に直列形態の容量Ｃ１および抵抗Ｒ１が接続され、容量Ｃ１と抵抗Ｒ１の接続ノードｎ２の電位がヒステリシス・コンパレータＨ−ＣＭＰの非反転入力端子に入力されている。この実施例においても電流センス用の直列抵抗がないため、従来に比べて電力損失が少ないという利点がある。
【０１０７】
ダイオードＤ３の代わりに主スイッチＳＷ３と相補的にオン、オフされる同期スイッチを設けたり、出力電圧の調整を可能にするエラーアンプＥＡ２と抵抗Ｒ４，Ｒ５を省略してヒステリシス・コンパレータＨ−ＣＭＰに直接基準電圧Ｖｒｅｆ１を印加するように構成しても良い。また、図２３の実施例と同様に、ヒステリシス・コンパレータＨ−ＣＭＰの代わりに通常のコンパレータを用いてその参照電圧を切り替えることでヒステリシス特性を付与するように構成しても良い。
【０１０８】
図２８は、本出願の第２の発明の実施例を示す。
この実施例は、図１９の実施例のようにコンパレータＣＭＰに印加される電圧として２段階の参照電圧ＶＨＹＳを生成してヒステリシス特性を付与するようにしたスイッチング・レギュレータに第２発明を適用したものである。具体的には、基準電圧源ＶＲＥＦ１の基準電圧Ｖｒｅｆ１を抵抗Ｒ６，Ｒ７，Ｒ８で分圧してコンパレータＣＭＰに印加される２段階の参照電圧ＶＨＹＳを生成する抵抗分割回路１２１の抵抗Ｒ８と並列にＭＯＳＦＥＴ　ＴＲ１を設け、該ＭＯＳＦＥＴ　ＴＲ１のオン抵抗をＰＬＬ（フェーズ・ロックド・ループ）と類似の構成を有する回路で変化させることで、抵抗分割回路１２１で生成される参照電圧ＶＨＹＳを補正するようにしたものである。
【０１０９】
図１６や図１９の回路においては、前述の式（ｂ）より、入力電圧Ｖｉｎや出力電圧Ｖｏｕｔが変化するとスイッチング周波数ｆｓｗが変化することが分かる。そして、通信機能やオーディオ再生機能を有する電子機器ではレギュレータのスイッチング周波数ｆｓｗが変化して通信周波数に一致したりすると、電磁干渉によって可聴帯域にビートノイズを発生させるおそれがある。そこで、この実施例においては、入力電圧Ｖｉｎや出力電圧Ｖｏｕｔの変化にかかわらずレギュレータのスイッチング周波数ｆｓｗを常にシステムの基準クロックφｃの周波数ｆｒｅｆと一致させるように参照電圧ＶＨＹＳを補正することによって、ノイズの発生を抑制するようにしたものである。
【０１１０】
具体的には、レギュレータのスイッチング周波数ｆｓｗと同じ周期で変化するスイッチＳＷ１とＳＷ２の接続ノードｎ１の電位Ｖｎ１（スイッチＳＷ１の制御信号でも可）の周波数とシステムの基準クロックφｃの周波数との差を検出して周波数差に応じた信号ＵＰ，ＤＮを出力する周波数比較器１０１と、該周波数比較器１０１の出力信号ＵＰ，ＤＮによって動作するチャージポンプ回路１０２と、該チャージポンプ回路１０２により充放電される容量を含み制御電圧Ｖｃを生成するループフィルタ１０３とを備え、該ループフィルタ１０３の電圧Ｖｃが上記ＭＯＳＦＥＴ　ＴＲ１のゲート端子に印加されるように構成されている。また、ループフィルタ１０３とチャージポンプ回路１０２との間にスイッチＳＷ１１，ＳＷ１２が設けられている。なお、ＰＬＬ回路では一般に位相比較器が使用されるが、周波数の引込みを早くするために位相比較器と周波数比較器とが設けられることがあり、本実施例ではそのうち周波数比較器のみ用いるような回路構成とすることができる。
【０１１１】
この実施例の回路は、ノードｎ１の電位Ｖｎ１すなわちレギュレータのスイッチング周波数が相対的に高くなると、ループフィルタ１０３の電圧Ｖｃが高くなってＭＯＳＦＥＴ　ＴＲ１のオン抵抗が小さくされ、これによって抵抗Ｒ８との合成抵抗が小さくなって参照電圧ＶＨＹＳが下がる。また、ノードｎ１の電位Ｖｎ１の変化周波数が相対的に低くなると、ループフィルタ１０３の電圧Ｖｃが低くなってＭＯＳＦＥＴ　ＴＲ１のオン抵抗が大きされ、これによって、抵抗Ｒ８との合成抵抗が大きくなって参照電圧ＶＨＹＳが高くなるように動作される。
【０１１２】
図２９には、本実施例におけるレギュレータのスイッチング周波数ｆｓｗとループフィルタ１０３の電圧Ｖｃおよび参照電圧ＶＨＹＳとの関係が示されている。図２９のように、スイッチング周波数ｆｓｗに比例して増加する電圧Ｖｃに反比例するように参照電圧ＶＨＹＳを補正することにより、レギュレータのスイッチング周波数ｆｓｗが常にシステムの基準クロックφｃの周波数ｆｒｅｆと一致もしくは近い値になるように制御が行なわれる。その結果、レギュレータで発生したスイッチングノイズによって可聴帯域にビートノイズが発生するのが防止される。
【０１１３】
ところで、常に上記ＰＬＬ回路を動作させてＭＯＳＦＥＴ　ＴＲ１のオン抵抗を制御して参照電圧ＶＨＹＳを変化させると、図１８のタイミングチャートで説明した出力電流Ｉｏｕｔに変化が生じた際（過渡期間Ｔ２，Ｔ４）に行なわれるスイッチＳＷ１，ＳＷ２のオン・オフ時間の制御によってノードｎ１の電位Ｖｎ１の変化周期が延長もしくは短縮されるため、周波数比較器１０１の出力が一時的に支障をきたすことになる。そこで、本実施例においては、スイッチＳＷ１とＳＷ２の接続ノードｎ１の電位Ｖｎ１（スイッチＳＷ１の制御信号でも可）を監視する監視回路１０４を設け、スイッチＳＷ１のオン時間が所定時間以上継続した時は速やかにスイッチＳＷ１１，ＳＷ１２をオフして周波数比較器１０１の出力がチャージポンプ１０２に供給されないような制御が行なわれるようにされている。
【０１１４】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例においては、主スイッチＳＷ１と直列に接続されてＳＷ１がオフの時にコイルへ流す電流を減らすように作用する同期スイッチＳＷ２を設けているが、この同期スイッチＳＷ２の代わりにダイオードを用いることも可能である。また、図２８の実施例においては、監視回路１０４がノードｎ１の電位Ｖｎ１を監視して出力電流の変化期間中参照電圧ＶＨＹＳの補正を中止するようにしているが、ノードｎ２など他の部位の電位を監視して参照電圧ＶＨＹＳの補正動作を中止するように構成することも可能である。
【０１１５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である電子機器の電源装置として使用する独立したスイッチング・レギュレータについて説明したが、半導体集積回路内部におけるスイッチング・レギュレータやＤＣ−ＤＣコンバータなどにも広く利用することができる。
【０１１６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、出力電流の変化に対する応答特性に優れるとともに電力損失の少ないヒステリシス・カレントモード制御方式のスイッチング電源装置を得ることができ、これによって、電池で駆動される電源装置では電池消耗を減らし、１つの電池あるいは１回の充電により長時間駆動可能な携帯用電子機器を実現することができるようになる。
【０１１７】
また、本発明に従うと、スイッチング周波数がコイルのインダクタンスやコイルに流れる電流の大きさに依存しない、高精度の電圧を発生可能なヒステリシス・カレントモード制御方式のスイッチング電源装置を実現することができる。さらに、スイッチング周波数が変動しないためシステムに悪影響を及ぼすおそれのあるノイズの発生を抑えることができるスイッチング電源装置を実現できる。
【図面の簡単な説明】
【図１】本発明を適用したヒステリシス・カレントモード制御方式の降圧型スイッチング・レギュレータの一実施例を示す回路構成図である。
【図２】本発明を適用したヒステリシス・カレントモード制御方式の降圧型スイッチング・レギュレータの第２の実施例を示す回路構成図である。
【図３】実施例２のスイッチング・レギュレータにおけるコイル電流および出力電流の変化と、主スイッチおよび同期スイッチのオン、オフ・タイミングを示すタイミングチャートである。
【図４ａ】本発明を適用したヒステリシス・カレントモード制御方式の降圧型スイッチング・レギュレータの第３の実施例を示す回路構成図である。
【図４ｂ】第３実施例のスイッチング・レギュレータにおけるコンパレータに入力される電圧の変化を示すタイミングチャートである。
【図４ｃ】本発明を適用したヒステリシス・カレントモード制御方式の降圧型スイッチング・レギュレータの第４の実施例を示す回路構成図である。
【図５Ａ】本発明を適用したＣＲフィードバック・ヒステリシス制御回路を示すある一つの実施例の回路構成図である。
【図５Ｂ】本発明を適用した図５ＡのＣＲフィードバック・ヒステリシス制御回路を改良した回路を示すある一つの実施例の回路構成図である。
【図５Ｃ】同じ平滑コンデンサでＤｒｏｏｐ　制御を行った場合と行わない場合の出力電流変動時の出力電圧波形を示す波形図である。
【図５Ｄ】本発明を適用した本発明を非絶縁昇圧型スイッチング・レギュレータへ応用した実施例を示す回路構成図である。
【図５Ｅ】本発明を適用した本発明を非絶縁昇降圧型スイッチング・レギュレータへ応用した実施例を示す回路構成図である。
【図５Ｆ】本発明を適用した本発明を絶縁昇降圧型スイッチング・レギュレータへ応用した実施例を示す回路構成図である。
【図５Ｇ】本発明を適用したＣＲフィードバック・ヒステリシス制御検出部を用いた電流検出回路の基本構成を示すような実施例の回路図である。
【図５Ｉ】容量ＣＦ２を挿入しない場合における出力電流Ｉｏｕｔと出力電圧Ｖｏｕｔの関係を示す波形図である。
【図５Ｊ】容量ＣＦ２を挿入した場合における出力電流Ｉｏｕｔと出力電圧Ｖｏｕｔの関係を示す波形図である。
【図６】本発明を適用したヒステリシス・カレントモード制御方式の降圧型スイッチング・レギュレータの第６の実施例を示す回路構成図である。
【図７】本発明を適用したヒステリシス・カレントモード制御方式の降圧型スイッチング・レギュレータの第７の実施例を示す回路構成図である。
【図８】本発明を適用したヒステリシス・カレントモード制御方式の降圧型スイッチング・レギュレータの第８の実施例を示す回路構成図である。
【図９】本発明を適用したヒステリシス・カレントモード制御方式の降圧型スイッチング・レギュレータの第９の実施例を示す回路構成図である。
【図１０】本発明を適用したヒステリシス・カレントモード制御方式の昇圧型スイッチング・レギュレータの実施例を示す回路構成図である。
【図１１】本発明を適用したヒステリシス・カレントモード制御方式の昇降圧型スイッチング・レギュレータの実施例を示す回路構成図である。
【図１２】本発明を適用した負電圧を発生するヒステリシス・カレントモード制御方式のスイッチング・レギュレータの実施例を示す回路構成図である。
【図１３】本出願の第２の発明であるスイッチング・レギュレータのヒステリシス特性を有する参照電圧を生成する回路の実施例を示す回路構成図である。
【図１４】本出願の第２の発明のスイッチング・レギュレータにおけるスイッチング周波数ｆｓｗとコンパレータに印加される参照電圧ＶＨＹＳとの関係を示すグラフである。
【図１５】（ａ）はディレイ回路の入出力タイミングを示す波形図、（ｂ）はディレイ回路の具体例を示す回路図である。
【図１６】本発明を適用したヒステリシス・カレントモード制御方式の降圧型スイッチング・レギュレータの一実施例を示す回路構成図である。
【図１７】図１６のスイッチング・レギュレータの一変形例を示す回路構成図である。
【図１８】実施例のスイッチング・レギュレータにおけるコイル電流および出力電流の変化と、主スイッチおよび同期スイッチのオン、オフ・タイミングを示すタイミングチャートである。
【図１９】本発明を適用したヒステリシス・カレントモード制御方式の降圧型スイッチング・レギュレータの他の実施例を示す回路構成図である。
【図２０】図１９の実施例のスイッチング・レギュレータにおけるコンパレータに入力される電圧の変化を示すタイミングチャートである。
【図２１】本発明を適用したヒステリシス・カレントモード制御方式の降圧型スイッチング・レギュレータの他の実施例を示す回路構成図である。
【図２２】本発明を適用したヒステリシス・カレントモード制御方式の降圧型スイッチング・レギュレータの他の実施例を示す回路構成図である。
【図２３】本発明を適用したヒステリシス・カレントモード制御方式の降圧型スイッチング・レギュレータの他の実施例を示す回路構成図である。
【図２４】本発明を適用したヒステリシス・カレントモード制御方式の降圧型スイッチング・レギュレータの第６の実施例を示す回路構成図である。
【図２５】本発明を適用したヒステリシス・カレントモード制御方式の昇圧型スイッチング・レギュレータの実施例を示す回路構成図である。
【図２６】本発明を適用したヒステリシス・カレントモード制御方式の昇降圧型スイッチング・レギュレータの実施例を示す回路構成図である。
【図２７】本発明を適用した負電圧を発生するヒステリシス・カレントモード制御方式のスイッチング・レギュレータの実施例を示す回路構成図である。
【図２８】本出願の第２の発明であるスイッチング・レギュレータのヒステリシス特性を有する参照電圧を生成する回路の実施例を示す回路構成図である。
【図２９】本出願の第２の発明のスイッチング・レギュレータにおけるスイッチング周波数ｆｓｗとコンパレータに印加される参照電圧ＶＨＹＳとの関係を示すグラフである。
【符号の説明】
１００　スイッチング制御回路
１２０　参照電圧生成回路
１２１　抵抗分割回路
ＩＣ　半導体チップ（半導体集積回路）
ＣＭＰ　コンパレータ
Ｈ−ＣＭＰ　ヒステリシス・コンパレータ
ＳＷ１，ＳＷ２　スイッチ素子
Ｄ１　ダイオード
Ｌ１　インダクタ（コイル）
ＲＬ　　抵抗性負荷
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｉ】
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【図５Ｊ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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