(57)【要約】【課題】新規な構成にて損失の低減を図ることができるモノリシックマイクロ波集積回路およびその製造方法を提供する。【解決手段】コプレーナ線路用信号線４が、シリコン基板１の素子形成面における一部の領域に形成した厚さ１０μｍ以上の酸化物層２の上に配置されている。シリコン基板１における酸化物層２の下の部位が除去されている。シリコン基板１における素子形成面とは反対の面側に裏面接地導体膜１０が形成されている。酸化物層２の外周面２ａから内方において同外周面２ａに沿って不純物ドープトポリシリコン９を充填した溝８が形成され、不純物ドープトポリシリコン９にてコプレーナ線路用接地導体５，６と裏面接地導体膜１０とが電気的に接続されている。【選択図】        図２
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【特許請求の範囲】
【請求項１】
厚さが５０μｍ以上あるシリコン基板（１）の一方の面において絶縁物の上に回路構成用素子を配置したモノリシックマイクロ波集積回路であって、
回路構成用素子（４，３０，４０）を、シリコン基板（１）の素子形成面における一部の領域に形成した厚さ１０μｍ以上の酸化物層（２）の上に配置するとともに、シリコン基板（１）における前記酸化物層（２）の下の部位を除去し、さらに、シリコン基板（１）における素子形成面とは反対の面側に接地部材（１０，５０）を設けたことを特徴とするモノリシックマイクロ波集積回路。
【請求項２】
請求項１に記載のモノリシックマイクロ波集積回路において、
前記酸化物層（２）の外周面（２ａ）から内方において同外周面（２ａ）に沿って不純物ドープトポリシリコン（９）を充填した溝（８）を形成し、不純物ドープトポリシリコン（９）にて前記回路構成用素子（４，３０，４０）の周囲に配した接地導体（５，６，３１，３２，４２）と前記接地部材（１０）とを電気的に接続したことを特徴とするモノリシックマイクロ波集積回路。
【請求項３】
請求項２に記載のモノリシックマイクロ波集積回路において、
前記厚さ１０μｍ以上の酸化物層（２）の上に配置する回路構成用素子（４）はコプレーナ線路用信号線であり、その周囲に配した接地導体（５，６）はコプレーナ線路用接地導体であることを特徴とするモノリシックマイクロ波集積回路。
【請求項４】
請求項１に記載のモノリシックマイクロ波集積回路において、
前記厚さ１０μｍ以上の酸化物層（２）の上に配置する回路構成用素子（３０）はスパイラルインダクタであることを特徴とするモノリシックマイクロ波集積回路。
【請求項５】
請求項１に記載のモノリシックマイクロ波集積回路において、
前記厚さ１０μｍ以上の酸化物層（２）の上に配置する回路構成用素子（４０）は平面アンテナであることを特徴とするモノリシックマイクロ波集積回路。
【請求項６】
請求項５に記載のモノリシックマイクロ波集積回路において、
前記接地部材として、接地導体膜（１０）と、導電性材料よりなる台座（５０）を用い、前記接地導体膜（１０）はシリコン基板（１）における素子形成面とは反対の面側に接するように形成されるとともに前記平面アンテナ（４０）と対向する部位が除去されており、シリコン基板（１）における素子形成面とは反対の面に前記接地導体膜（１０）を介在させた状態で前記台座（５０）を接合し、酸化物層（２）と、シリコン基板（１）における酸化物層（２）の下の部位を除去することによりできた空間（Ｓ１）を介して、平面アンテナ（４０）と、接地した前記台座（５０）とを対向配置したことを特徴とするモノリシックマイクロ波集積回路。
【請求項７】
厚さが５０μｍ以上あるシリコン基板（１）の一方の面において絶縁物の上に回路構成用素子を配置したモノリシックマイクロ波集積回路の製造方法であって、
シリコン基板（１）における回路構成用素子が配置される部位（Ａ１）において深さ１０μｍ以上の溝（２１）を形成する工程と、
熱酸化により前記溝（２１）の内面から酸化膜を成長させて溝（２１）を熱酸化膜によって埋設することにより酸化物層（２）を形成する工程と、
前記酸化物層（２）の上に回路構成用素子（４）を配置するとともに、シリコン基板（１）における前記酸化物層（２）の下の部位を除去する工程と、
シリコン基板（１）における素子形成面とは反対の面側に接地部材（１０）を配する工程と、
を備えたことを特徴とするモノリシックマイクロ波集積回路の製造方法。
【請求項８】
厚さが５０μｍ以上あるシリコン基板（１）の一方の面において絶縁物の上に回路構成用素子を配置したモノリシックマイクロ波集積回路の製造方法であって、
シリコン基板（１）における回路構成用素子が配置される部位（Ａ１）において深さ１０μｍ以上の第１の溝（２１）と、この第１の溝（２１）を形成する領域の周囲に第１の溝（２１）の溝幅（Ｗ１）よりも大きな溝幅（Ｗ２）の第２の溝（２２）を形成する工程と、
熱酸化により前記第１および第２の溝（２１，２２）の内面から酸化膜を成長させて第１の溝（２１）においては熱酸化膜によって埋設し、第２の溝（２２）においては側壁に熱酸化膜を第３の溝（８）を残して形成することにより、酸化物層（２）を形成する工程と、
前記第３の溝（８）に不純物ドープトポリシリコン（９）を充填する工程と、
前記酸化物層（２）の上に回路構成用素子（４）を配置するとともに、シリコン基板（１）における前記酸化物層（２）の下の部位を除去する工程と、
シリコン基板（１）における素子形成面とは反対の面側に接地部材（１０）を配する工程と、
を備えたことを特徴とするモノリシックマイクロ波集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、モノリシックマイクロ波集積回路およびその製造方法に関するものである。
【０００２】
【従来の技術】
従来、シリコン基板上に伝送線路やスパイラルインダクタ等の受動素子を形成する場合、基板の抵抗が低いため不要な電流が流れ、損失が増加する問題があった。その問題を解決するために、例えば非特許文献１に記載されているように、基板表面のインダクタの下方に溝（空洞）を形成する方法をとることにより、損失の低減が可能である。しかし、この方法は従来のＬＳＩプロセスとは相いれないものであり、また十分な強度が得られない。
【０００３】
また、化合物半導体のマイクロ波集積回路でよく使用される分布定数線路は、損失が十分低いことが前提になっており、通常のシリコン基板上の線路では使用できない。
【０００４】
【非特許文献１】
Ｊ．Ｙ．Ｃ．  Ｃｈａｎｇらの論文“Ｌａｒｇｅ  Ｓｕｓｐｅｎｄｅｄ  Ｉｎｄｕｃｔｏｒｓ  ｏｎ  Ｓｉｌｉｃｏｎ  ａｎｄ  Ｔｈｅｉｒ  Ｕｓｅ  ｉｎ  ａ  ２−μｍ  ＣＭＯＳ  ＲＦ  Ａｍｐｌｉｆｉｅｒ，”ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，Ｖｏｌ．１４，Ｎｏ．５，ｐｐ．２４６−２４８（１９９３）
【０００５】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、新規な構成にて損失の低減を図ることができるモノリシックマイクロ波集積回路およびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１に記載のモノリシックマイクロ波集積回路は、回路構成用素子を、シリコン基板の素子形成面における一部の領域に形成した厚さ１０μｍ以上の酸化物層の上に配置するとともに、シリコン基板における酸化物層の下の部位を除去し、さらに、シリコン基板における素子形成面とは反対の面側に接地部材を設けたことを特徴としている。よって、厚さ１０μｍ以上の酸化物層の上に配置した回路構成用素子においてはシリコン上に配置した場合に比べ損失の低減を図ることができ、また、シリコン基板における酸化物層の下の部位が除去されており、損失をより少なくできる。さらに、非特許文献１のように空洞の上に素子を配置する場合に比べ機械的強度を低下させることなく低損失化を実現することができる。
【０００７】
請求項２に記載のように、酸化物層の外周面から内方において同外周面に沿って不純物ドープトポリシリコンを充填した溝を形成し、不純物ドープトポリシリコンにて回路構成用素子の周囲に配した接地導体と接地部材とを電気的に接続してもよい。
【０００８】
ここで、請求項３に記載のように、厚さ１０μｍ以上の酸化物層の上に配置する回路構成用素子はコプレーナ線路用信号線であり、その周囲に配した接地導体はコプレーナ線路用接地導体であるとよい。
【０００９】
また、厚さ１０μｍ以上の酸化物層の上に配置する回路構成用素子は、請求項４に記載のように、スパイラルインダクタであっても、請求項５に記載のように、平面アンテナであってもよい。
【００１０】
請求項６に記載のように、接地部材として、接地導体膜と、導電性材料よりなる台座を用い、接地導体膜はシリコン基板における素子形成面とは反対の面側に接するように形成されるとともに平面アンテナと対向する部位が除去されており、シリコン基板における素子形成面とは反対の面に接地導体膜を介在させた状態で台座を接合し、酸化物層と、シリコン基板における酸化物層の下の部位を除去することによりできた空間を介して、平面アンテナと、接地した台座とを対向配置してもよい。
【００１１】
請求項７に記載のように、シリコン基板における回路構成用素子が配置される部位において深さ１０μｍ以上の溝を形成する。そして、熱酸化により溝の内面から酸化膜を成長させて溝を熱酸化膜によって埋設することにより酸化物層を形成する。さらに、酸化物層の上に回路構成用素子を配置するとともに、シリコン基板における酸化物層の下の部位を除去する。さらには、シリコン基板における素子形成面とは反対の面側に接地部材を配する。
【００１２】
このようなモノリシックマイクロ波集積回路の製造方法によれば、容易に請求項１に記載の構造を得ることができる。
請求項８に記載のように、シリコン基板における回路構成用素子が配置される部位において深さ１０μｍ以上の第１の溝と、この第１の溝を形成する領域の周囲に第１の溝の溝幅よりも大きな溝幅の第２の溝を形成する。そして、熱酸化により第１および第２の溝の内面から酸化膜を成長させて第１の溝においては熱酸化膜によって埋設し、第２の溝においては側壁に熱酸化膜を第３の溝を残して形成することにより、酸化物層を形成する。さらに、第３の溝に不純物ドープトポリシリコンを充填する。さらには、酸化物層の上に回路構成用素子を配置するとともに、シリコン基板における酸化物層の下の部位を除去する。そして、シリコン基板における素子形成面とは反対の面側に接地部材を配する。
【００１３】
このようなモノリシックマイクロ波集積回路の製造方法によれば、容易に請求項２に記載の構造を得ることができる。
【００１４】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【００１５】
図１には、本実施の形態におけるモノリシックマイクロ波集積回路の平面図を示す。図２には、図１におけるＡ−Ａ線での縦断面図を示す。
本実施形態においては、高周波回路の小型化、低コスト化を図るべく、シリコン基板１にトランジスタ、ダイオード等の能動素子と、抵抗、キャパシタ、インダクタ等の受動素子を集積して、高周波の発振器、アンプ、フィルタ等の回路を１チップ化している。図１，２はそのチップの一部分を示すものである。
【００１６】
図１，２において、シリコン基板１は厚さが５０μｍ以上である。シリコン基板１の上面（一方の面）が素子形成面であり、この面での一部の領域に酸化物層（広義には絶縁物）２が形成されている。酸化物層２は、厚さ１０μｍ以上の厚膜の熱酸化物層である。酸化物層２は帯状に延設されている。また、シリコン基板１の上面における酸化物層２の周りは厚膜でない通常の酸化物層３が形成されている。酸化物層２の上面における中央部には回路構成用素子としてのコプレーナ線路用信号線（伝送線路）４が配置（延設）されている。酸化物層２，３の上面には、コプレーナ線路用信号線（信号導体）４を挟むようにコプレーナ線路用接地導体（表面グランド電極）５，６が形成されている。
【００１７】
なお、シリコン基板１の上面には線路以外の能動素子と受動素子が形成され、高周波回路を構成している。
シリコン基板１の下面における酸化物層２の形成領域には凹部７が形成され、凹部７の底面において酸化物層２が露出している。つまり、シリコン基板１における酸化物層２の下の部位が除去されている。凹部７はシリコン基板１の下面（裏面）から同シリコン基板１をエッチング除去することにより形成したものである。
【００１８】
また、シリコン基板１の下面側において裏面接地導体膜（裏面グランド電極）１０が全面に形成されている。つまり、シリコン基板１における素子形成面とは反対の面側に接地部材としての裏面接地導体膜１０が接するように形成されている。より詳しくは、裏面接地導体膜１０がシリコン基板１の下面および凹部７の内面に形成されている。裏面接地導体膜１０はメッキにより形成したものである。
【００１９】
一方、酸化物層２の内部において溝（ビアホール）８が形成され、溝８は酸化物層２を貫通している。詳しくは、溝８は酸化物層２の外周面２ａから内方において同外周面２ａに沿って形成されている。この溝８内には不純物ドープトポリシリコン（低抵抗のポリシリコン）９が充填されている。この不純物ドープトポリシリコン９にて、コプレーナ線路用信号線４の周囲に配したコプレーナ線路用接地導体５，６と、裏面接地導体膜１０とが電気的に接続されている。
【００２０】
本実施形態においては、コプレーナ線路用信号線４とコプレーナ線路用接地導体５，６と裏面接地導体膜１０と不純物ドープトポリシリコン９とにより、グランドシールド付コプレナー線路を構成している。当該線路においては、電界のほとんどは良好な絶縁体である酸化シリコン（酸化物層２）中を通る。従って、通常のシリコンＩＣ上の線路に比べて損失を少なくできる。即ち、伝送線路の損失の原因となるシリコン基板１による損失が少なくなり、低損失な伝送線路が実現できる。広義には、高周波動作の際にシリコン基板１に流れる電流が減少し回路の低損失化が実現できる。
【００２１】
詳しくは、シリコン基板１に深さ１０μｍ以上の厚い酸化物層２を形成してその上にコプレーナ線路用信号線（伝送線路）４を形成するが、凹部７を形成しなかった場合には次の不具合が発生する。例えば化合物半導体のような半絶縁性基板上に形成された伝送線路の損失に比べ、シリコン基板の一部領域において厚さが１０μｍ〜２５μｍ程度の酸化物層２上に形成された伝送線路の損失は２倍以上大きい。これは、厚い酸化物層２の下部にあるシリコン基板１に電流が流れ、損失になっていると考えられる。これに対し本実施形態のように、シリコン基板１における酸化物層２の下の部位を除去することにより、損失の更なる低減を図ることができる。
【００２２】
このように、厚さ１０μｍ以上の酸化物層２の上に配置したコプレーナ線路用信号線４においてはシリコン上に配置した場合に比べ損失の低減を図ることができ、また、シリコン基板１における酸化物層２の下の部位が除去されており、損失をより少なくできる。
【００２３】
また、シリコン基板１における素子形成面とは反対の面側に形成した裏面接地導体膜１０にてシールドされ、素子分離の観点から好ましい。加えて、不純物ドープトポリシリコン９にてシールドされ、素子分離の観点から好ましい。このようにして、コプレーナ線路用信号線４がグランド電位となる部材（５，６，９，１０）でシールドされる構造になるため、ＩＣ上の他の素子との分離度が向上する。
【００２４】
また、酸化物層（熱酸化物層）２は１０μｍ以上の厚みを持つため、非特許文献１のように空洞の上に素子を配置する場合に比べチップの機械的強度を極端に低下させることなく低損失を実現できる。
【００２５】
次に、モノリシックマイクロ波集積回路の製造方法を、図３〜図７および図２を用いて説明する。
まず、図３（ａ）に示すように、厚さ６００μｍ程度のシリコン基板１を用意し、その上面にパターニングした酸化膜（ＳｉＯ２）２０を配置する。そして、図３（ｂ）に示すように、酸化膜（ＳｉＯ２）２０をマスクとしてシリコン基板１をエッチングしてシリコン基板１におけるコプレーナ線路用信号線（回路構成用素子）が配置される部位Ａ１において深さ１０μｍ以上の溝２１を隣接して形成する。より詳しくは、シリコン基板１におけるコプレーナ線路用信号線（回路構成用素子）が配置される部位Ａ１において深さ１０μｍ以上の第１の溝２１と、この第１の溝２１を形成する領域の周囲に第１の溝２１の溝幅Ｗ１よりも大きな溝幅Ｗ２の第２の溝２２を形成する。第１の溝２１の幅Ｗ１は１μｍ以下であり、第２の溝２２の幅Ｗ２は１μｍ以上である。溝２２の深さも１０μｍ以上である。シリコン基板１における縞状の溝２１の間のシリコン材料２３は、薄板状になり、その幅（厚さ）Ｗ３が溝幅Ｗ１の８１．８％程度であり、高さが１０μｍ以上である。
【００２６】
さらに、図４（ａ）に示すように、熱酸化により溝２１の内面から酸化膜を成長させて溝２１を熱酸化膜によって埋設することにより、溝形成領域全域に渡り深さ１０μｍ以上の厚い酸化物層２を形成する。より詳しくは、熱酸化により第１および第２の溝２１，２２の内面から酸化膜を成長させて第１の溝２１においては熱酸化膜によって埋設し、第２の溝２２においては側壁に熱酸化膜を第３の溝８を残して形成する。これにより厚い酸化物層２が形成される。
【００２７】
この熱酸化処理について言及する。熱酸化工程において、溝２１，２２内のシリコン基板１は酸化が進行していく時、酸化膜厚の４５％に相当する厚さ分、基板内部のシリコン層が酸化シリコン化し、酸化膜厚の５５％に相当する厚さ分、酸化前のシリコン基板側面より外側に膨張する。従って、酸化が進行するにつれて、縞状パターンの溝２１は酸化シリコン（熱酸化膜）で埋められていき、溝２１の両側の側壁に成長した酸化膜が互いに接触すると、溝２１内は酸化シリコン（熱酸化膜）で完全に埋設できる。また、縞状の溝２１が形成された領域内の薄板状シリコン材料２３は幅（板厚）Ｗ３が溝幅Ｗ１の８１．８％程度の場合には、溝２１の内部が酸化物で完全に埋設されると同時に、すべて酸化され、酸化シリコン化する。そのため、縞状の溝２１を形成した領域全域に渡り、厚さが１０μｍ以上の厚い熱酸化物層２が形成できる。
【００２８】
さらに、第２の溝２２は第１の溝２１よりも溝幅が大きいため第２の溝２２での熱酸化により第３の溝８が残った状態となる。
一方、熱酸化により、厚い酸化物層２の周りのシリコン基板１の上面には薄い酸化物層３が形成される。
【００２９】
このようにして熱酸化を行った後、図４（ｂ）に示すように、シリコン基板１の上に不純物ドープトポリシリコン膜２４を堆積して、第３の溝８内に不純物ドープトポリシリコン９を充填する。詳しくは、ポリシリコン・デポ時にポリシリコンにリン等の不純物をドープする。
【００３０】
引き続き、シリコン基板１の上に堆積した不純物ドープトポリシリコン膜２４を、図５（ａ）に示すように、例えば反応性イオンエッチング法等により酸化物層２，３が露出するまでエッチング除去する。これによって、溝８のみに不純物ドープトポリシリコン９が残る形になる。
【００３１】
次に、図５（ｂ）に示すように、酸化物層２の上に回路構成用素子としてのコプレーナ線路用信号線（信号導体）４を配置するとともに、酸化物層２，３の上にコプレーナ線路用接地導体５，６を配置する。
【００３２】
さらに、図６（ａ）に示すように、シリコン基板１の下面側（裏面側）を研削・研磨して５０μｍ程度の厚さにする。そして、図６（ｂ）に示すように、プラズマＣＶＤ法などの低温のプロセスによって、シリコン基板１の下面（裏面）に１μｍ程度の酸化膜２５を成膜する。この酸化膜２５の所定領域を、図６（ｃ）に示すようにエッチング除去して開口部２６を形成する。
【００３３】
図７（ａ）に示すように、ＫＯＨなどのアルカリ溶液またはドライエッチング法により、酸化膜２５における開口部２６からシリコン基板１を酸化物層２が露出するまでエッチングしてシリコン基板１における酸化物層２の下の部位を除去する。これにより凹部７が形成される。
【００３４】
さらに、酸化膜２５および厚い酸化物層２の下面をＨＦ溶液等で１μｍ程度エッチングして、図７（ｂ）に示すように、シリコン基板１の裏面と不純物ドープトポリシリコン９とを露出させる。
【００３５】
引き続き、図２に示すように、シリコン基板１の下面（裏面）側にＡｕやＣｕ等の金属メッキを施し、シリコン基板１における素子形成面とは反対の面側に接地部材としての裏面接地導体膜１０を形成する。このようにして、図１，２に示すモノリシックマイクロ波集積回路が製造される。
【００３６】
図８には、損失の周波数特性についてのシミュレーション結果を示す。
図８においてＬ１で示す特性線は図９に示す構成とした場合の結果であり、Ｌ２で示す特性線は図１０に示す構成とした場合である。図９において、図２の酸化物層２はなく、凹部７もなく、かつ、基板厚が６００μｍである。図１０において、シリコン基板１の厚さを５０μｍに薄くし、酸化物層２の裏面のシリコンを除去している（凹部７を形成している）。
【００３７】
シミュレーションを行う上での条件として、コプレーナ線路用信号線４の幅を５０μｍ、コプレーナ線路の長さを１０００μｍとし、また、図１０での酸化物層２の厚さは２５μｍとした。
【００３８】
この図８から、図１０の構造による特性線Ｌ２は図９の構造による特性線Ｌ１に比べ、損失が減っていることが分かる。具体的には、例えば、２０ＧＨｚにおいては図９の構造では−０．７５ｄＢ程度であるが、図１０の構造では−０．１５ｄＢ程度となっている。
【００３９】
また、図３〜図７および図２を用いて説明した製造方法については、図３（ａ）〜図５（ａ）までの工程が厚膜の酸化物層２を形成する工程であり、それ以降は通常のＩＣプロセスと同一である。そのため、素子を形成することは容易であり、低損失な高周波集積回路を安価に実現できる。
【００４０】
なお、図２においては酸化物層２の内部に、不純物ドープトポリシリコン９を充填した溝８を設けたが、図１０に示すような構造でも損失低減の効果がある。図１０の場合、酸化物層２の上のコプレーナ線路用信号線４と、コプレーナ線路用信号線４の両側に設けた接地導体５，６と、裏面接地導体膜１０とにより、伝送線路の特性インピーダンスが規定される。この構造においては、広い周波数帯域にわたり一定の特性インピーダンスが実現できる。
【００４１】
さらに、図２の場合、酸化物層２の上のコプレーナ線路用信号線４と、コプレーナ線路用信号線４の両側に設けた接地導体５，６と、酸化物層２の内部の不純物ドープトポリシリコン９と、裏面接地導体膜１０とにより、伝送線路の特性インピーダンスが規定される。この構造においても、広い周波数帯域にわたり一定の特性インピーダンスが実現できる。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００４２】
図１１には、本実施の形態におけるモノリシックマイクロ波集積回路の平面図を示す。図１２には、図１１におけるＡ−Ａ線での縦断面図を示す。
本実施形態においては、厚さ１０μｍ以上の酸化物層２の上に配置する回路構成用素子はスパイラルインダクタ３０である。スパイラルインダクタ３０の周囲には接地導体３１，３２が形成されている。また、シリコン基板１の下面には凹部７が形成され、シリコン基板１における酸化物層２の下の部位が除去されている。さらに、酸化物層２の外周面２ａから内方において同外周面２ａに沿って不純物ドープトポリシリコン９を充填した溝８が形成され、不純物ドープトポリシリコン９にてスパイラルインダクタ３０の周囲の接地導体３１，３２と裏面接地導体膜１０とが電気的に接続されている。
【００４３】
このように、シリコン基板１における酸化物層２の下の部位を除去した構造はスパイラルインダクタ３０には特に有用である。詳しくは、スパイラルインダクタ３０の下部には通常の伝送線路よりも強い磁界が存在し、もし導電性のあるシリコン基板１があると渦電流を生じ、大きな損失になる。しかしながら、図１１，１２の構造においては凹部７を形成したことにより、渦電流が生じにくくスパイラルインダクタの損失を低減することができる。また、図１０と図１２とを比較した場合、図１２においては、不純物ドープトポリシリコン９はスパイラルインダクタ３０からシリコン基板１内に伝わる電磁波のシールド層として機能する。そのため、ＩＣ上の他の素子との分離度が向上する。
（第３の実施の形態）
次に、第３の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００４４】
図１３には、本実施の形態におけるモノリシックマイクロ波集積回路の平面図を示す。図１４には、図１３におけるＡ−Ａ線での縦断面図を示す。
本実施形態においては、厚さ１０μｍ以上の酸化物層２の上に配置する回路構成用素子は平面アンテナ４０であり、図１３の伝送線路４１によって給電される構造になっている。平面アンテナ４０は矩形のパッチアンテナである。平面アンテナ４０および伝送線路４１の周囲には接地導体４２が形成されている。また、シリコン基板１の下面には凹部７が形成され、シリコン基板１における酸化物層２の下の部位が除去されている。さらに、酸化物層２の外周面２ａから内方において同外周面２ａに沿って不純物ドープトポリシリコン９を充填した溝８が形成され、不純物ドープトポリシリコン９にて、平面アンテナ４０および伝送線路４１の周囲の接地導体４２と裏面接地導体膜１０とが電気的に接続されている。
【００４５】
本実施形態の場合、裏面接地導体膜１０における、酸化物層２の下面での平面アンテナ４０と対向する部分を用いて、アンテナとして機能させることになる。平面アンテナ４０の共振周波数、帯域、放射効率等は、平面アンテナ４０の寸法、裏面接地導体膜１０との距離、接地導体（表面接地導体膜）４２との距離、酸化物層２の比誘電率で決まる。酸化物層２の比誘電率はおよそ４．０と比較的低く、アンテナの基板に適している。そして、酸化物層２はシリコン基板１のような導電性はほとんど無いため、損失の少ない動作が実現できる。つまり、平面アンテナの損失が低減できる。
【００４６】
なお、本実施の形態においては平面アンテナ４０の形式を矩形のパッチアンテナとしたが、その他の平面アンテナの形式全てに有効である。
（第４の実施の形態）
次に、第４の実施の形態を、第３の実施の形態との相違点を中心に説明する。
【００４７】
図１５には、本実施の形態におけるモノリシックマイクロ波集積回路の縦断面図を示す。
本実施形態においては、シリコン基板１の裏面側に配する接地部材として、裏面接地導体膜１０と、導電性材料よりなる台座５０を用いている。裏面接地導体膜１０はシリコン基板１における素子形成面とは反対の面側に接するように形成されるとともに酸化物層２の下面での平面アンテナ４０と対向する部位が除去されている。詳しくは、図１５においてはＡ２で示す領域の裏面接地導体膜１０が除去されている。また、シリコン基板１における素子形成面とは反対の面には台座５０が裏面接地導体膜１０を介在させた状態で接合されている。台座５０と裏面接地導体膜１０とは機械的に接合されるとともに電気的に接続されている。台座５０には金属板、具体的には例えば銅板を用いることができる。そして、酸化物層２と、シリコン基板１における酸化物層２の下の部位を除去することによりできた空間（凹部７の内部空間）Ｓ１を介して、平面アンテナ４０と、接地した台座５０とが対向配置されている。
【００４８】
第３の実施の形態（図１４）においては酸化物層２の下面に配置した裏面接地導体膜１０を用いてアンテナとして機能させた。本実施形態では、図１５に示すように、台座５０の上に裏面接地導体膜１０を接合するとともに、あえて酸化物層２の下面での平面アンテナ４０と対向する領域における裏面接地導体膜１０を除去することで、空間（空洞）Ｓ１をアンテナ基板の一部として利用することができる。このようにすると、アンテナの周波数帯域が広がる利点がある。
【図面の簡単な説明】
【図１】第１の実施の形態におけるモノリシックマイクロ波集積回路の平面図。
【図２】図１におけるＡ−Ａ線での縦断面図。
【図３】（ａ），（ｂ）は製造方法を説明するための断面図。
【図４】（ａ），（ｂ）は製造方法を説明するための断面図。
【図５】（ａ），（ｂ）は製造方法を説明するための断面図。
【図６】（ａ），（ｂ），（ｃ）は製造方法を説明するための断面図。
【図７】（ａ），（ｂ）は製造方法を説明するための断面図。
【図８】シミュレーションによる伝送線路の損失結果を示す図。
【図９】シミュレーションに用いたモノリシックマイクロ波集積回路の断面図。
【図１０】シミュレーションに用いたモノリシックマイクロ波集積回路の断面図。
【図１１】第２の実施の形態におけるモノリシックマイクロ波集積回路の平面図。
【図１２】図１１におけるＡ−Ａ線での縦断面図。
【図１３】第３の実施の形態におけるモノリシックマイクロ波集積回路の平面図。
【図１４】図１３におけるＡ−Ａ線での縦断面図。
【図１５】第４の実施の形態におけるモノリシックマイクロ波集積回路の断面図。
【符号の説明】
１…シリコン基板、２…酸化物層、２ａ…外周面、４…コプレーナ線路用信号線（回路構成用素子）、５…コプレーナ線路用接地導体、６…コプレーナ線路用接地導体、８…溝、９…不純物ドープトポリシリコン、１０…裏面接地導体膜、２１…溝、２２…溝、３０…スパイラルインダクタ（回路構成用素子）、３１…接地導体、３２…接地導体、４０…平面アンテナ（回路構成用素子）、４２…接地導体、５０…台座、Ａ１…部位、Ｓ１…空間。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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