(57)【要約】【課題】微細化が進んだ線幅領域のゲート電極の形成工程において、複数回のフォトリソグラフ工程が不要であり、パターニングのマージンを拡大できる薄膜トランジスタの作製方法を提供する。【解決手段】本発明の作製方法によれば、１回のフォトリソグラフ工程のみで第１層のマスクパターン及び第２層のマスクパターンをセルフアラインで、かつ、相似形で寸法の異なるマスクパターンとして形成できる。活性層上における線幅を、第１層のマスクパターンではＬｉ、第２層のマスクパターンではＬ’となるように設定し、第２層のマスクパターンを用いた異方性エッチング、第１層のマスクパターンを用いた異方性エッチングを順に行うことにより、ハットシェープゲートをセルフアラインで形成できる。従って、作製工程において使用するレチクル数を減少し、ＴＦＴの微細化に伴う作製方法の複雑化の問題を解決できる。【選択図】　図１
2004047972.tif 000002
【特許請求の範囲】
【請求項１】
半導体膜上に単層または複数の層からなる導電膜を形成し、
前記導電膜上にハードマスク層を形成し、
前記ハードマスク層上にレジストマスクを形成し、
前記レジストマスクを用いて前記ハードマスク層をエッチングし、端部が前記レジストマスクの内側にあるハードマスクパターンを形成し、
前記レジストマスクを用いて前記導電膜をエッチングして、第１の形状の導電層を形成し、
前記ハードマスクパターンを用いて、前記第１の形状の導電層の露出している部分を一部エッチングすることで、前記ハードマスクパターンに覆われている部分よりも露出している部分の方が厚さが薄い第２の形状の導電層を形成し、
前記第２の形状の導電層をマスクにして前記半導体膜に不純物を添加することで、チャネル形成領域と、前記チャネル形成領域を挟んでいる第１の不純物領域と、前記第１の不純物領域と前記チャネル形成領域の間に設けられた、前記第１の不純物領域よりも不純物濃度が低い第２の不純物領域とを形成することを特徴とする半導体装置の作製方法。
【請求項２】
半導体膜上に、第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜上に、ハードマスク層を形成し、
前記ハードマスク層上にレジストマスクを形成し、
前記レジストマスクを用いて前記ハードマスク層をエッチングし、端部が前記レジストマスクの内側にあるハードマスクパターンを形成し、
前記レジストマスクを用いて前記第２の導電膜及び前記第１の導電膜をエッチングして、第１の形状の導電層を形成し、
前記ハードマスクパターンを用いて、前記第１の形状の導電層を形成する第２の導電膜を選択的にエッチングして、第１の導電膜の端部が当該第２の導電膜の端部より外側に位置する第２の形状の導電層を形成し、
前記第２の形状の導電層を用いて、前記半導体膜に、前記第１の導電膜と重なる第１の不純物領域と、前記第１の不純物領域の外側に第２の不純物領域とを形成することを特徴とする半導体装置の作製方法。
【請求項３】
半導体膜上に、第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜上に、ハードマスク層を形成し、
前記ハードマスク層上にレジストマスクを形成し、
前記レジストマスクを用いて前記ハードマスク層をエッチングし、端部が前記レジストマスクの内側にあるハードマスクパターンを形成し、
前記レジストマスクを用いて、前記第２の導電膜をエッチングして、第１の形状の導電層を形成し、
前記第１の形状の導電層を用いて、前記半導体膜に、第１の不純物領域を形成し、
前記ハードマスクパターンを用いて、前記第１の形状の導電層及び前記第１の導電膜エッチングして、第２の形状の導電層を形成し、
前記第２の形状の導電層を用いて、前記半導体膜に、前記第１の不純物領域の内側に第２の不純物領域を形成することを特徴とする半導体装置の作製方法。
【請求項４】
第１の領域及び第２の領域に半導体膜を形成し、
前記半導体膜上に、第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜上に、ハードマスク層を形成し、
前記第１の領域及び前記第２の領域の前記ハードマスク層上にそれぞれ第１及び第２のレジストマスクを形成し、
前記第１及び第２のレジストマスクを用いて前記ハードマスク層をエッチングし、端部が前記レジストマスクの内側にある第１及び第２のハードマスクパターンを形成し、
前記第１及び第２のレジストマスクを用いて前記第２の導電膜及び前記第１の導電膜をエッチングし、
かつ前記第１の領域と及び第２の領域に第１のゲート電極及び第２のゲート電極を形成し、
前記第１のゲート電極を用いて前記半導体膜に第１の導電膜と重なる第１の低濃度不純物領域と、前記第１の低濃度不純物領域の外側に、第１の不純物領域とを形成し、
前記第２のゲート電極を用いて前記半導体膜に第２の導電膜と重なる第２の低濃度不純物領域と、前記第２の低濃度不純物領域の外側に第２の不純物領域とを形成することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、ＴＦＴと略記）で構成された回路を有する半導体装置の作製方法に係り、特に露光工程におけるマスク形成の方法と、該マスクを用いたエッチング方法に関する。
【０００２】
【従来の技術】
近年、ＴＦＴを利用したアクティブマトリクス型の液晶ディスプレイが注目されている。アクティブマトリクス型の液晶ディスプレイは、各画素にスイッチング素子としてＴＦＴが設けられている。
【０００３】
一般的にＴＦＴは、非晶質シリコン又は多結晶シリコンでチャネル形成領域が形成されている。特に６００℃以下の温度（低温プロセスと呼ばれる）で作製される多結晶シリコンを用いたＴＦＴ（以下、多結晶シリコンＴＦＴと呼ぶ）は、ガラス基板上に形成可能であるため、半導体装置の低価格化、大面積化が可能になる。また、多結晶シリコンは移動度が大きいため、画素部とドライバーをガラス基板上に一体形成した液晶ディスプレイの実現が可能になる。
【０００４】
しかし多結晶シリコンＴＦＴは連続駆動させると、移動度が変化したり、オン電流（ＴＦＴがオン状態の場合に流れる電流）が低下したり、また、オフ電流（ＴＦＴがオフ状態の場合に流れる電流）が増加したりすることがある。これは、ドレイン近傍の高電界により発生するホットキャリアに起因する劣化が原因ではないかと考えられる。
【０００５】
ドレイン近傍の高電界を緩和し、ホットキャリアを抑えるには、ゲート線幅の設計ルール１．５μｍ以下のＭＯＳトランジスタの場合、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ
Ｄｒａｉｎの略）構造を用いるのが有用である。
【０００６】
例えば、ＮＭＯＳトランジスタの場合、ゲート側壁のサイドウォールを利用してドレイン端部に低濃度ｎ型領域（ｎ−領域）を設けることでＬＤＤ構造を形成することができる。ドレイン接合の不純物濃度に傾斜を持たせるＬＤＤ構造により、ドレイン近傍の電界集中を緩和することができる。
【０００７】
しかし、ＬＤＤ構造はシングルドレイン構造に比べドレイン耐圧を向上させることができるが、ｎ−領域の抵抗が大きい為にドレイン電流が減少するという難点がある。また、サイドウォールの真下に高電界領域が存在し、そこで衝突電離が最大になり、ホットエレクトロンがサイドウォールに注入される為、ｎ−領域が空乏化して更に抵抗が増加し、ＴＦＴが劣化されてしまう。
【０００８】
特にチャネル長が縮小されるに従い、上記の問題が顕在化してくる。設計ルール０．５μｍ以下のＭＯＳトランジスタで、この問題を克服するには、ゲート電極の端部にオーバーラップしてｎ−領域を形成するＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造が有用である。
【０００９】
そして、ＭＯＳトランジスタだけではなく、多結晶シリコンＴＦＴにおいても、ドレイン近傍の高電界を緩和する目的で、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造の採用が検討されている。Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造の多結晶シリコンＴＦＴは、多結晶シリコン層に、チャネル形成領域と、高濃度領域（ｎ＋領域）であるソース及びドレイン領域と、チャネル形成領域とソース及びドレイン領域の間に設けられた、ゲート電極とオーバーラップする低濃度領域（ｎ−領域）とが形成される。
【００１０】
これらの構造を作製するための方法としては、特許文献１や特許文献２などでの報告がある。
【００１１】
【特許文献１】特開２０００−３４９２９７号公報
【特許文献２】特開平０７−２０２２１０号公報
【００１２】
【発明が解決しようとする課題】
Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造を有するＴＦＴの作製工程において、ゲート電極とオーバーラップする低濃度領域（ｎ−領域）を形成するには、不純物元素の添加工程をゲート電極形成前に行うか、ゲート電極を貫通するように不純物元素を添加する必要がある。
【００１３】
前者の方法の場合、不純物元素添加用のマスクとゲート電極形成用のマスクとを、個別の露光工程で用いる必要がある。このため、ゲート電極とｎ−領域を自己整合的に形成できず、マスク数を抑えることができない。
【００１４】
一方、後者の方法の場合、チャネル領域には不純物が添加されないようにした上で、ｎ−領域のみに不純物元素を添加する必要がある。したがって、ゲート電極そのものをマスクとしてチャネル領域への不純物添加を防ごうとする場合、チャネル領域上のみゲート電極を厚くするなど、ゲート電極の形状に工夫をこらす必要がある。
【００１５】
しかしながら、ゲート電極形状の工夫によりチャネル領域への不純物添加を防ぐ場合、一般的には露光工程が複数回必要となる。そのため、各露光工程におけるマスクずれにより、ゲート電極の形状を精密に制御するのが難しく、自己整合的にｎ−領域を形成できない。また、使用するレチクル数が増加し、製造工程が複雑になる。
【００１６】
また、通常はレジストマスクの寸法が大きくなるほど、焦点深度やレジスト膜厚均一性などのパターニングに関する条件の制約が緩やかなので、パターニング工程のプロセスマージンは大きくなる。しかし従来の方法では、レジストマスクの寸法形状がパターンの設計寸法と同程度なので、微細化を進めるほどパターニング工程のプロセスマージンが減少し、ＴＦＴを作製することが困難となる。
【００１７】
例えば、特許文献１では、２層構造のゲート電極を用い、ゲート電極のエッチング工程を２回設け、ゲート電極の第１層目が、第２層目よりもチャネル長方向に長い、所謂ハットシェープゲートを形成する方法について開示されている。また、特許文献２には、ハットシェープゲートをセルフアラインで形成する方法の一例が記載されている。チタンあるいは窒化チタン膜からなるゲート電極の第１層目と、アルミニウムあるいはアルミニウム合金膜からなるゲート電極の第２層目とを、ＤＣスパッタ法により形成する。次いで、エッチング処理によりゲート電極の第１層目及び第２層目を共にエッチングした後、第２層目のゲート電極のみをサイドエッチングにより後退させて加工する方法が開示されている。
【００１８】
また、特許文献２に開示の技術では、耐熱性のよい多結晶シリコンなどのゲート電極と異なり、アルミニウムをゲート電極の第２層目に用いているため、高温での熱処理ではアルミスパイクやマイグレーションによる不良が発生するので、プロセスの温度管理が非常に難しいという課題がある。従って、不純物の活性化をアルミニウムが変質しない温度において行う必要がある。しかし、イオン注入若しくはイオンドーピング後の活性化処理は、５５０〜８００℃の間で行われるため、それより低い温度で不純物の活性化処理を完全に行うことは困難である。その他にも、アルミニウムは低温で再結晶化して表面が凹凸化してしまう、また軟らかい金属であるため機械的損傷を受けやすいといった問題がある。
【００１９】
以上の理由で、チャネル長１〜２μｍ程度、ＬＤＤ領域のゲート電極とのオーバーラップ幅を０．５μｍ以下とする設計ルールで、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造のＴＦＴを作製することは難しかった。すなわち、従来のＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造の作製方法は、
１）複数回のフォトリソグラフ工程を必要とする
２）微細化を進めるほど、パターニング工程のプロセスマージンが減少し、作製が難しくなる
３）特許文献２に記載の発明のように、１回のパターニングによりハットシェープゲート電極を作製する方法では、ゲート電極の第２層目がアルミニウム膜又はアルミニウム合金膜に限定され、好ましくない
等の各種問題を有している。
【００２０】
本発明は、上記問題を解決することを課題とする。具体的には、Ｇａｔｅ　ＯｖｅｒｌａｐＬＤＤ構造のＴＦＴを作製工程において、ゲート電極の形成の際のフォトリソグラフ工程の数を抑え、デザインルールが微細化しても精度良く当該ＴＦＴを作製することができる技術の提供を課題とする。
【００２１】
【課題を解決するための手段】
微細化が進んだプロセスにおいて、セルフアラインでＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造を形成することに伴う、複数回のフォトリソグラフ工程の必要性、パターニングのマージンの縮小、及びゲート材料の選択肢減少等の課題を解決する為の手段について記載する。
【００２２】
なお、本明細書においてはＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造等の製造方法を明確に説明するため、以下のような定義を設ける。ＬＤＤ領域のうちゲート電極と重ならない領域を「Ｌｏｆｆ領域」、ＬＤＤ領域のうちゲート電極と重なる領域を「Ｌｏｖ領域」、と定義する。Ｌｏｆｆ領域の長さは「Ｌｏｆｆ」、Ｌｏｖ領域の長さは「Ｌｏｖ」、チャネル領域の長さは「Ｌｉ」と定義する。また、本明細書においては、特に明記しない限り、Ｌｏｖの等しいＬｏｖ領域がチャネル領域の両側に存在するものとし、チャネル領域とＬｏｖ領域を合わせた領域の長さ、すなわち、活性層上におけるゲート電極全体の幅「Ｌ’」を「Ｌ’＝Ｌｉ＋Ｌｏｖ×２」で定義する。
【００２３】
また、ＬＳＩやＴＦＴを製造する場合のエッチング工程やドーピング工程においては、通常、エッチング処理やドーピング処理をしない部分に保護膜を形成する前処理を行う。前記保護膜の形成方法は、パターニング、すなわち、フォトレジストを塗布した基板上にフォトマスクのパターンを投影して形成する方法が一般的である。したがって、以下の説明において、当該保護膜を「マスク」と定義し、フォトマスクを「レチクル」と定義する。なお、フォトレジスト以外の材料を用いてマスクを形成しても良い。また、フォトレジストを材料として形成したマスクを「レジストマスク」、フォトレジスト以外の材料を用いて形成したマスクを「ハードマスク」と定義する。
【００２４】
本発明は、上記課題を解決する手段として、２層構造のマスクパターンを形成し、これを利用することによりハットシェープゲート自体をセルフアラインで作製する。
【００２５】
本発明の主要な構成は、マスクパターン形成工程とゲート形成工程であり、以下にマスク形成工程とゲート形成工程について詳細に説明する。ここで、各マスクを区別するために、以下のような定義を設ける。Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造を形成する場合に用いる、チャネル形成領域とＬｏｖ領域を合わせた領域を覆うマスクを「Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートマスク」と定義する。Ｌｏｖ領域上のゲート電極を薄膜化する際にチャネル領域を覆うマスクを「チャネルマスク」と定義する。チャネルマスクは、Ｌｏｆｆ領域を有するトランジスタのゲートを形成する場合にも用いる。また、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造を形成する場合、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートマスクに覆われていない部分のゲート材料を完全に除去するエッチングと、チャネルマスクを用いてＬｏｖ領域上のゲート電極を薄膜化するエッチングが必要となる。前者を「Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートエッチング」、後者を「Ｌｏｖ領域エッチング」と定義する。
【００２６】
図８（Ａ）にマスク形成工程を示す。基板８０８上に活性層８０９を形成し、ゲート絶縁膜８１０を介して第１層ゲート電極膜８１１ａ及び第２層目ゲート電極膜８１１ｂを形成する。次いで、マスク形成の準備としてマスクの材料となる層を形成する。通常のマスク形成工程は、パターニングでレジストマスクを形成するのみなのでレジストを塗布するだけであるが、図８においては、第２層目ゲート電極膜８１１ｂに接してハードマスク層８１２を形成し、次いでハードマスク層に接してレジスト８１３を塗布している。
【００２７】
図８（Ｂ）は、レジストマスク８１５及びハードマスク８１４の形成プロセスを示しており、通常のパターニングによりレジストマスク８１５が形成された後、ウェットエッチングに代表される等方性エッチングによりハードマスク（Ａｌ）８１４が形成される様子を示している。図８（Ｂ）において、上層のレジストマスク８１５は、通常のパターニングによりＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートマスクとして形成される。下層のハードマスク８１４は、上層のレジストマスクを利用したウェットエッチングに代表される等方性エッチングによりチャネルマスクとして形成される。また、等方性エッチングは、レジストマスクに対するハードマスクの後退量（サイドエッチング量）、すなわちＬｏｖを、ハードマスク層の厚さで制御できる。Ｌｏｖを大とする場合は、ハードマスク層を厚く形成し、Ｌｏｖを小とする場合は、ハードマスク層を薄く形成すればよい。あるいは、ハードマスク層の厚さを一定とし、オーバーエッチング時間を制御する事により後退量を制御する事もできる。なお、ウェットエッチングで形成する場合は、ハードマスク形成時はコロージョンや膜残り欠陥などの問題を考える必要はない。
【００２８】
このハードマスクの材料は、ゲート電極と選択比の高い等方性エッチングが可能であること、Ｌｏｖ領域エッチングの際にマスクとして使用できる程度に選択比が高いことの二つの条件を満たす材質を自由に選択できる。ハードマスクを用いたエッチング時にサイドエッチングが必須ならば、ハードマスク下に必ず空隙が形成され、後工程において不都合の原因となりうるため、エッチング後にハードマスクを除去することが必須となる。しかしながら、本発明においては、ゲート形成工程についての説明の際に後述するように、ハードマスクを用いたエッチング時のサイドエッチングが必須ではない。したがって、本発明においては、エッチング後にハードマスクを除去する工程は、必ずしも必須のものではない。また、エッチング後にハードマスクを除去するプロセスにおいて、ハードマスク除去時にゲート絶縁膜が剥き出しとなっている場合は、ハードマスク材質に関し「ゲート絶縁膜と選択比の高いエッチングが可能であること」という条件が加わる。本発明においては、ハードマスクを除去せずに残すプロセスが可能なので、ハードマスク材料の選択肢が広がる。ハードマスクを除去せずに残すプロセスとは、例えば、ハードマスク材料として酸化シリコン膜を選択し、ハードマスクを層間絶縁膜の一部として残すプロセスが挙げられる。また、ハードマスク材料として高融点金属を選択した場合は、ハードマスクをゲート電極の一部として残す事も可能である。
【００２９】
このようにして、１回のフォトリソグラフ工程のみで第１層目のマスクパターン（ハードマスクのパターン）を、第２層目のマスクパターン（レジストマスクのパターン）に対し、セルフアラインで、かつ、相似形で寸法の異なるマスクパターンとして形成できる。活性層上における線幅を、第１層目のマスクパターンではＬｉ、第２層目のマスクパターンではＬ’となるように設定する事は容易である。従来の方法ではレジストマスクでＬｉのパターンも作製しなければいけなかったが、本発明における方法を使用すれば、レジストマスクの活性層上の線幅はＬｉ＋Ｌｏｖ×２となり、従来よりも大きく設定できるので、より微細化に対応することが可能となる。
【００３０】
また、レジストマスクである第２層目のマスクパターンを剥離しても、ハードマスクである第１層目のマスクパターンは残る。したがって、第２層目のマスクパターンを用いた異方性エッチング、第１層目のマスクパターンを用いた異方性エッチングを順に行うことができる。第１層目のマスクパターンと第２層目のマスクパターンは、相似形で、寸法の異なるマスクパターンとして形成されているから、これらのマスクパターンを用いたエッチングを順に行う事により、ハットシェープゲートをセルフアラインで形成できる。このようにして、作製工程において使用するレチクル数を減少し、ＴＦＴの微細化に伴う作製方法の複雑化の問題を解決できる。
【００３１】
本発明の主要部の一つであるゲート形成工程について説明する。レジストマスク９１６とハードマスク９１７とからなる積層構造を有するマスクを用いたエッチングは、２段階に分けて行う（図９（Ａ）及び図９（Ｂ）参照）。図９（Ａ）は、第２層目ゲート電極膜９１８の異方性ドライエッチング処理の様子を示している。図９（Ｂ）は第１層ゲート電極膜９１９の異方性ドライエッチング処理の様子を示している。１段階目のエッチングでは、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートマスクに相当するレジストマスク９１６を用いて、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートエッチングを行う。Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートエッチングは、完全異方性エッチングである事が望ましい。すなわち、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートマスクに覆われていない部分の第１層ゲート電極膜９１８と第２層目ゲート電極膜９１９が完全に除去される。その結果、第１の形状の導電層９２０を形成する。その後、レジストマスク９１６を剥離し、ハードマスク９１７を露出する（図９（Ｃ））。
【００３２】
２段階目のエッチングは、チャネルマスクに相当するハードマスクを用いて、Ｌｏｖ領域上のゲート電極を薄膜化するエッチング（Ｌｏｖ領域エッチング）を行う。図１０（Ａ）は、ハードマスク１０２３をマスクとして第２層目ゲート電極膜１０２４のみを異方性ドライエッチング処理する様子を示している。その後、ウェットエッチングに代表される等方性エッチングによりハードマスク１０２３を除去する（図１０（Ｂ）参照）。以上のように、ハットシェープゲートである第２の形状の導電層１０２６がセルフアラインで形成される。その後、ソース及びドレインへ不純物が高濃度で添加され、Ｌｏｖ領域に不純物が低濃度で添加される。
【００３３】
このようにして、本発明の主要部として挙げたハードマスク上にレジストマスクを積層した構造のマスクを利用し、ハードマスクではＬｉ、レジストマスクではＬ’となるように設定し、レジストマスクを用いた異方性エッチング、ハードマスクを用いた異方性エッチングを順に行うことにより、ハットシェープゲートをセルフアラインで形成できる。従って、作製工程において使用するレチクル数を減少し、ＴＦＴの微細化に伴う作製方法の複雑化の問題を解決できる。
【００３４】
以上の説明では、ゲート電極となる導電膜を、異なる材質の２層構造とした。これにより、第１層目（下側の層）の導電膜を、第２層目（上側の層）の導電膜をエッチングする際のエッチングストッパーとすることが可能になる。この様にして、ゲート電極となる導電膜をエッチングする条件の選択の幅を拡大できる。その効果は、特にＬｏｖ領域エッチングの際に大であり、Ｌｏｖ領域上のゲート膜厚を精密制御する事を可能ならしめ、その結果、後工程においてＬｏｖ領域に添加される不純物の濃度の制御を容易ならしめる。
【００３５】
また、本発明を適用すれば、ハットシェープゲートを構成する第１の導電膜及び第２の導電膜の組み合わせを多数選択することができ、第２の導電膜はアルミニウム膜に限定されない。上記第１及び第２の導電膜はＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、又は前記元素を主成分とする合金材料若しくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしても良い。ゲート材料として高融点金属を選ぶ事ができるので、不純物の活性化を、通常の熱処理により（５５０〜８００℃）行うことができる。
【００３６】
しかしながら、ゲート電極膜を２層で構成する事は必須条件ではない。Ｌｏｖ領域エッチングの精密制御を行えば、ゲート電極膜を単層膜で構成する事も可能である。ゲート電極膜を単層膜で構成する場合であっても、本発明の適用によりハットシェープゲート形成が可能となる。
【００３７】
また、典型的な値は、Ｌｉ＝１．０〜２．０μｍ、Ｌｏｖ＝０．２５〜０．５μｍである。但し、必ずしもこの範囲に限定されるわけではない。
【００３８】
本発明の作製方法によれば、１回のフォトリソグラフ工程のみで第１層目のマスク（ハードマスク）を、第２層目のマスク（レジストマスク）に対して、セルフアラインで、かつ、相似形だが寸法の異なるマスクパターンとして形成できる。活性層上における線幅を、第１層目のマスクパターンではＬｉ、第２層目のマスクパターンではＬｉ＋Ｌｏｆｆ×２となるように設定し、第２層目のマスクパターンを用いた異方性エッチング、第１層目のマスクパターンを用いた異方性エッチングを順に行うことにより、Ｌｏｆｆ領域のみを持つＴＦＴをセルフアラインで形成できる。従って、作製工程において使用するレチクル数を減少し、ＴＦＴの微細化に伴う作製方法の複雑化の問題を解決できる。また、ゲート電極の材料となる単層または積層された導電膜を、アルミニウムに限定されず多数選択することができるので、不純物の活性化を、通常の熱処理により（５５０〜８００℃）行うことができる。
【００３９】
また、典型的な値は、Ｌｉ＝１．０〜２．０μｍ、Ｌｏｆｆ＝０．２５〜０．５μｍである。但し、必ずしもこの範囲に限定されるわけではない。これにより、微細化が進んだＬｏｆｆ領域のみを持つＴＦＴの製造プロセスであってもレジストマスクの活性層上における線幅は微細化されず、パターニングマージンを拡大できる。
【００４０】
また、ハードマスクはレジストマスクを利用したウェットエッチング処理により形成するとしても良い。これにより、微細化が進んだＬｏｆｆ領域のみを持つＴＦＴの製造プロセスにおいて膜厚のバラツキ、エッチングのムラの発生、コロージョン、及び膜残り欠陥等の問題を防止できる。
【００４１】
なお、ｐチャネル型ＴＦＴをＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造としても良いし、ｎチャネル型ＴＦＴをＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造としても良い。またその両方をＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造としても良い。
【００４２】
【発明の実施の形態】
〔実施の形態１〕
最初に、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造ＴＦＴの作製方法に関する図１の一実施の形態について説明する。基板１０１上にシリコン層１０２を形成し、その上にゲート絶縁膜１０３を堆積し、次に第１の導電膜及び第２の導電膜として第１層ゲート電極膜１０４及び第２層目ゲート電極膜１０５を積層する。その後、ハードマスク層１０６を形成する。次に、パターニングによりレジストマスク１０７を形成する（図１（Ａ）参照）。そして、前記レジストマスク１０７を用いたウェットエッチングにより等方性エッチング処理を行い、ハードマスク１０６を形成する（図１（Ｂ）参照）。
【００４３】
次に、前記レジストマスク１０７、すなわち、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートマスクを用いて第２層目ゲート電極膜１０５のみを異方性ドライエッチングする（図１（Ｃ）参照）。
【００４４】
次に、前記レジストマスク１０７及び前記第２層目ゲート電極膜１０５をマスクに、第１層ゲート電極膜１０４を異なる条件の異方性ドライエッチングし、第１の形状の導電層１１０を形成する（図１（Ｄ）参照）。そして、レジストマスク１０７を剥離し、ハードマスク１０６を露出させる。
【００４５】
その後、ハードマスク１０６を用い、前記第１層ゲート電極膜１０４をエッチングストッパーとして前記第２層目ゲート電極膜１０５を異方性ドライエッチング処理して、Ｌｏｖ領域に前記第１層ゲート電極膜１０４のみを残す。こうして、第２の形状の導電層１１１を形成する（図１（Ｅ）参照）。
【００４６】
次に、ウェットエッチングによりハードマスク１０６を除去する（図１（Ｆ）参照）。このようにして、ハットシェープゲートをセルフアラインで形成する。その後、高濃度不純物の添加を行い、第１の形状の導電層の外側にソース及びドレイン領域となる第１の不純物領域１０８を形成する。この後、低濃度不純物の添加を行うことにより、第２の形状の導電層と重なる第２の不純物領域１０９を形成する。第２の不純物領域１０９はＬｏｖ領域に相当する（図１（Ｇ）参照）。
【００４７】
その後、層間絶縁膜形成工程、活性化工程、コンタクトホール形成工程、配線形成工程を経てＴＦＴを完成させる。これらの工程は図示しない。
【００４８】
なお、ソース及びドレイン領域となる第１の不純物領域１０８への不純物添加は、第１の形状の導電層１１０を形成した後（図１（Ｄ）または図１（Ｄ）よりレジストマスクを除去した状態）に行う事もできる。この場合は、第１層ゲート電極膜１０４及び第２層目ゲート電極膜１０５がＬｏｖ領域のマスクとなるので、第１の不純物領域１０８への不純物添加条件の制限が緩和される。
【００４９】
〔実施の形態２〕
本実施の形態に記載の発明はＬｏｆｆ領域を有するＴＦＴの形成において、ハードマスクとレジストマスクの積層構造マスクを、ウェットエッチングによりセルフアラインで形成することによってハードマスクの線幅をレジストマスクの線幅より小さく形成することができ、微細化が進んだプロセスにおけるパターニングマージンを拡大できることを特徴としている。本発明のＬｏｆｆ領域を有するＴＦＴの作製方法に関する実施の形態について以下に記載する。
【００５０】
実施の形態１において説明したセルフアラインでＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造を形成する方法に以下の３点の変更を加えることで、セルフアラインでＬｏｆｆ領域のみ持つＴＦＴ構造を形成する方法に変更できる。
【００５１】
（変更１）Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートエッチングとＬｏｖ領域エッチングの間に、ソース及びドレインへの不純物添加工程を追加する。
（変更２）Ｌｏｖ領域エッチングの際に、ゲート上層（Ｗ）のみでなくゲート下層（ＴａＮ）まで異方性エッチングで除去するエッチング条件に変更する。
（変更３）Ｌｏｖ領域エッチングの後、もしくはハードマスク除去の後に、ＬＤＤへの不純物添加工程を追加する。
【００５２】
ここで、Ｌｏｆｆ領域を有するＴＦＴの作製方法に関する図２の一実施の形態について記載する。基本的にレジストマスクパターン工程から第２層目ゲート電極膜のみエッチング工程までの図２（Ａ）から図２（Ｄ）までの作製方法は図１の発明と同一であるので、此処では省略してレジストマスク剥離工程から記載する。そして、レジストマスク２０７を剥離し、ハードマスク２０６を露出させる。その後、不純物を添加する。本実施の形態においては、ソース及びドレイン領域に第１層ゲート電極膜２０４を残しているため、不純物を、第１層ゲート電極膜２０４とゲート絶縁膜２０３とを介して添加する。ゲートＬｏｆｆマスクを用いたエッチングで第１層ゲート電極膜２０４まで除去した場合は、不純物をゲート絶縁膜２０３のみを貫通させて添加する。しかし、Ｌｏｆｆ領域は前記第１層ゲート電極膜２０４及び前記第２層目ゲート電極膜からなる第２の導電膜領域２０５によってマスクされているため、不純物は一切添加されない。これにより、ソース及びドレイン領域のみが高濃度不純物領域となり、第１の不純物領域２０８、２０９が形成される（図２（Ｄ）参照）。
【００５３】
その後、ハードマスク２０６を用い、前記第１層ゲート電極膜２０４をエッチングストッパーとして前記第２の導電膜領域２０５のみを異方性ドライエッチングし、さらに、前記第１層ゲート電極膜２０４のみを異方性ドライエッチングする。このようにしてＬｏｆｆ領域の前記第１層ゲート電極膜２０４及び前記第２の導電膜領域２０５を完全に除去する（図２（Ｅ）参照）。その結果、第１の形状の導電層２１０が形成される。
【００５４】
次に、ウェットエッチングによりハードマスク２０６を除去する（図２（Ｆ）参照）。その後、不純物をＬｏｆｆ領域及びソース及びドレイン領域に添加する。不純物はゲート絶縁膜を貫通させて添加する。このようにして、ソース及びドレイン領域が高濃度不純物領域である第１の不純物領域２０８、２０９となり、Ｌｏｆｆ領域が低濃度不純物領域である第２の不純物領域２１１、２１２となる（図２（Ｆ）参照）。その後、層間絶縁膜形成工程、活性化工程、コンタクトホール形成工程、配線形成工程を経てＴＦＴを完成させる。このような工程を経てＴＦＴを完成させる。これらの工程は図示しない。なお、ハードマスク除去はＬｏｆｆ領域の不純物添加の後でもよい。
【００５５】
【実施例】
〔実施例１〕
本発明の実施例である２つのＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造トランジスタを組み合わせた相補型の装置、いわゆるＣＭＯＳ回路を用いた制御回路の作製方法について、図３を用いて説明する。
【００５６】
基板３０１は、ガラス基板、石英基板、セラミック基板等を用いることができる。また、シリコン基板、金属基板又はステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。
【００５７】
次いで、図３（Ａ）に示す様に、基板３０１上に酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜等の絶縁膜から成る下地膜３０２を形成する。本実施例では下地膜３０２として単層膜を用いるが、前記絶縁膜を２層以上積層させた構造を用いても良い。なお、前記下地膜３０２は、基板３０１からの不純物拡散を防止する為のものである（図３（Ａ）参照）。
【００５８】
次いで、非晶質半導体膜を形成する。非晶質半導体膜は、公知の手段（スパッタ法、ＬＰＣＶＤ法、又はプラズマＣＶＤ法等）により成膜を行う。この非晶質半導体膜の厚さは３０〜６０ｎｍの厚さで形成する。非晶質半導体膜の材料に限定はないが、好ましくはシリコン又はシリコンゲルマニウム（ＳｉＧｅ）合金等で形成すると良い（図３（Ａ）参照）。なお、非晶質半導体膜に限定されず、多結晶半導体膜、及び微結晶半導体膜等を形成してもよい。
【００５９】
その後に、非晶質半導体膜の脱水素化（５００℃、１時間）を行い、次いでファーネスアニール炉による熱処理（５５０℃、４時間）を行う。必要であれば、この後にレーザーアニールを加えても良い。この様にして得られる結晶質半導体膜を図３（Ｂ）で示す様に、フォトリソグラフィ工程とエッチング工程により所望の形状にパターニングして結晶質半導体層３０３、３０４を形成する（図３（Ａ）参照）。
【００６０】
次いで、半導体層３０３、３０４を覆うゲート絶縁膜３０５を形成する。ゲート絶縁膜３０５は、プラズマＣＶＤ法やスパッタ法で形成し、その厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層又は積層構造として用いても良い（図３（Ａ）参照）。
【００６１】
次いで、ゲート絶縁膜３０５上にゲート導電膜を形成する。本実施例では、膜厚２０〜１００ｎｍの第１の導電膜として第１層ゲート電極膜３０６（ＴａＮ）と、膜厚１００〜４００ｎｍの第２の導電膜として第２層目ゲート電極膜３０７（Ｗ）とを積層形成する。ゲート導電膜はＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、又は前記元素を主成分とする合金材料若しくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。また、第１層ゲート電極膜をタンタル（Ｔａ）膜で形成し、第２層目ゲート電極膜をＷ膜とする組み合わせ、第１層ゲート電極膜を窒化タンタル（ＴａＮ）膜で形成し、第２層目ゲート電極膜をＣｕ膜とする組み合わせとしても良い（図３（Ａ）参照）。
【００６２】
次いで、後述するゲート電極のエッチング工程においてエッチングマスクとなるハードマスク層３０８（Ａｌ）を形成する。本実施例ではハードマスクの材料をＡｌとしたが、ハードマスクの材料をＡｌのみに限定する必要はない。ハードマスクの材料は、「ゲート電極と選択比の高い等方性エッチングが可能であること」「Ｌｏｖ領域エッチングの際にマスクとして使用できる程度に選択比が高いこと」の２条件を満たす材質を自由に選択できる。例えば、ＩＴＯ薄膜、アモルファスシリコン膜などを選択してもよい。ハードマスクの厚さについては後述する。
【００６３】
次に、ハードマスク層３０８上にレジストマスク３０９、３１０を形成する。前記レジストマスクを用いたウェットエッチングによりハードマスク３１１、３１２を形成する（図３（Ｂ）参照）。エッチャントとして燐酸、酢酸、硝酸等の混酸などを使用する。また、塩酸系の水溶液を使用してもよい。なお、ドライエッチングでは条件によっては、レジストマスク層及びエッチング被膜の側壁にカーボン系の変質層が生成する可能性があり、この変質層と残留したＣｌ２と空気中の水分とが反応することにより、コロージョンが生成し、表面状態は凹凸状態となることがあるため、注意が必要である。しかし本実施例では、ウェットエッチングであるためコロージョン等を考慮する必要はない。
【００６４】
後工程において、前記レジストマスク３０９、３１０はＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートマスクとして使用され、前記レジストマスク３０９、３１０を用いて形成されたハードマスク３１１、３１２はチャネルマスクとして使用される。したがって、前記ハードマスクの縁は、前記レジストマスクの縁より、Ｌｏｖだけ後退した位置に存在しなければならない。ハードマスクの厚さをＬｏｖ幅と同じに設定すれば、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートエッチングが終了した時点で、前記ハードマスクの縁は、前記レジストマスクの縁より、Ｌｏｖだけ後退した位置に存在することになる。また、ハードマスクの厚さをＬｏｖより小さく設定した上でオーバーエッチングの時間を調節することによってもＬｏｖ幅の調節は可能である。
【００６５】
次に、前記レジストマスク３０９、３１０、すなわち、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートマスクを用いてＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートエッチングを行い、第２層目ゲート電極膜３０７のみを異方性ドライエッチング（第１ステップのエッチング）する（図３（Ｃ）参照）。本実施例では、ゲート電極をタングステン（Ｗ）と窒化タンタル（ＴａＮ）の２層で構成しており、第１層ゲート電極膜（ＴａＮ）がＷ膜のエッチング時のエッチングストッパーとして機能するので、第２層目ゲート電極膜（Ｗ）と第１層ゲート電極膜（ＴａＮ）を異なる条件でエッチングする。
【００６６】
本実施例では、エッチング用ガスにＳＦ６とＣｌ２とＯ２とを用い、各々のガス流量比を２４／１２／２４（ｓｃｃｍ）とし、２Ｐａの圧力でコイル型の電極に７００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）には、１０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。この条件のエッチングによりＷ膜を異方性エッチングして第１の形状の導電層３１３、３１４を形成する。この際、第２層目ゲート電極膜３０７（Ｗ膜）のみがエッチングされる為、第１層ゲート電極膜（ＴａＮ）３０６はエッチングされずに残る（図３（Ｃ）参照）。
【００６７】
次に、第２のエッチング条件に変え、前記第２層目ゲート電極膜（Ｗ膜）３１３、３１４をマスクに、第１層ゲート電極膜３０６を異なる条件の異方性ドライエッチングする（図３（Ｄ）参照）。エッチング用ガスにＣＦ４とＣｌ２とを用い、各々のガス流量比を３０／３０（ｓｃｃｍ）とし、１．５Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも１０ＷのＲＦ電力を投入し、実質的に負の自己バイアス電圧を印加する。その結果、前記第１層ゲート電極膜（ＴａＮ）３１５、３１６が形成される。
【００６８】
なお、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートエッチングは、完全異方性エッチングとなる条件で行う事が望ましい。完全等方性エッチングは、レジストマスクの下までゲート電極がエッチングされるので、望ましくない。完全異方性エッチングより多少等方性エッチングに寄った条件でＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートエッチングを行う場合は、ゲート電極の仕上がり線幅がレジストマスクの線幅より目減りするが、公知の寸法補正技術により容易に制御できる。例えば、レチクル上のパターンまたはパターニング条件の修正により線幅目減り分だけレジストマスクの線幅を大きくし、併せて、ハードマスクの線幅が変わらないようにウェットエッチング時の後退量を補正すればよい。レジストマスクとの選択比が不足するため寸法補正が必要な場合なども同様に対処すればよい。
【００６９】
そして、レジストマスク３０９、３１０を剥離し、ハードマスク３１１、３１２を露出させる。
【００７０】
その後、ハードマスク３１１、３１２を用いたＬｏｖ領域エッチングを行う。前記第１層ゲート電極膜３１５、３１６をエッチングストッパーとして前記第２層目ゲート電極膜３１３、３１４を異方性ドライエッチング処理して、Ｌｏｖ領域に前記第１層ゲート電極膜３１５、３１６のみを残す（図３（Ｅ）参照）。第２層目ゲート電極膜のみを異方性ドライエッチングによって除去する。また、寸法補正が必要な場合は、ＧＡＴＥ　ＯＶＥＲＬＡＰ　ＬＤＤゲートエッチングの場合と同様に補正すればよい。
【００７１】
次に、ウェットエッチングによりハードマスク３１１、３１２を除去する（図３（Ｆ）参照）。このようにして、ハットシェープゲートをセルフアラインで形成する。なお、本実施例ではハードマスクを除去しているが、必ずしもハードマスクを除去する必要はない。例えば、ハードマスク材料として酸化シリコン膜を選択し、ハードマスクを層間絶縁膜の一部として残す事が可能である。別の例としては、ハードマスク材料としてＭｏ等の高融点金属を選択し、ハードマスクをゲート電極の一部として残す事が可能である。ハードマスクを除去しない場合、Ｌｏｖ領域エッチングは完全異方性エッチングで行う事が望ましい。
【００７２】
その後、ドーピング処理を行う。本実施例では、図３（Ｇ）の左側の半導体領域３１７ａ（第１の領域という）をｎチャネル型ＴＦＴ、右側の半導体領域３１７ｂ（第２の領域という）をｐチャネル型ＴＦＴとする場合について説明する。また、本実施例では、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴの順にドーピング処理を行うが、この順番は逆でもかまわない。第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。例えば、イオンドープ法の条件はドーズ量を１×１０１３〜５×１０１５ａｔｏｍｓ／ｃｍ２とし、加速電圧を６０〜１００ｋＶとして行う（５％ＰＨ３　４０ｓｃｃｍ　６０ｋｖ　５μＡ　４．０Ｅ１５）。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）又は砒素（Ａｓ）を用いる。この場合、前記第１層ゲート電極膜３１５、３１６及び前記第２層目ゲート電極膜３１３、３１４がｎ型を付与する不純物元素に対するマスクとなり、エッチング処理により第１の不純物領域３１９〜３２２が形成される。第１の不純物領域３１９〜３２２には、１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を添加する。この領域は、ｎ＋領域とする（図３（Ｇ）参照）。
【００７３】
この後、第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて、高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋＶ、本実施例では９０ｋＶの加速電圧とし、３．５×１０１２ａｔｏｍｓ／ｃｍ２のドーズ量で行い、第１のドーピング処理により形成した第１の不純物領域より内側の半導体層に新たな不純物領域を形成する。（５％ＰＨ３　３０ｓｃｃｍ　９０ｋｖ　０．５μＡ　１．０Ｅ１４）ドーピングは、前記第１層ゲート電極膜３１５、３１６及び前記第２層目ゲート電極膜３１３、３１４を不純物元素に対するマスクとして用い、第１層ゲート電極膜３１５、３１６の下部に於ける半導体層にも不純物元素が添加される様にドーピングする（図３（Ｇ）参照）。
【００７４】
こうして、第１層ゲート電極膜３１５、３１６と重なる第２の不純物領域３２３〜３２６と、第１の不純物領域３１９〜３２２とを形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０１７〜１×１０１９ａｔｏｍｓ／ｃｍ３の濃度となる様にする。第２の不純物領域は、ｎ−領域となる（図３（Ｇ）参照）。以上のようにして、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造を有するｎチャネル型ＴＦＴを形成する。なお、第１のドーピング処理は、レジストマスク除去後、Ｌｏｖ領域エッチングの前に行っても良い。この場合、第１のドーピング処理の際にＬｏｖ領域に不純物添加される心配がないので、第１のドーピング処理の条件を設定できる範囲を広げる事ができる。
【００７５】
次に、左側の半導体領域３１７ａを、フォトレジスト３１８で覆い、その状態で、右側半導体領域３１７ｂにｐ型の不純物をドーピングする。上記ｎチャネル型ＴＦＴを形成するための処理と同様の方法によりドーピング処理を行う。すなわち、第３のドーピング処理により高濃度の不純物を添加し、第３の不純物領域３２７、３２８を形成し、また、より低濃度の不純物が添加された第４の不純物領域３２９、３３０を形成する。
【００７６】
このようにして、第３の不純物領域はｐ＋領域となり、第４の不純物領域はｐ−領域となる。本実施例では、不純物領域はジボラン（Ｂ２Ｈ６）を用いたイオンドープ法で形成する（５％Ｂ２Ｈ６　８０ｓｃｃｍ　８０ｋｖ　５μＡ　２．０Ｅ１６）。第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体領域３１７ａはフォトレジスト３１８で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域３２７〜３３０には各々異なる濃度でリンが添加されているが、その何れの領域においても、ｐ型を付与する不純物元素の濃度を２×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３となる様にドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能する為に何ら問題は生じない（図３（Ｈ）参照）。
【００７７】
以上のようにして、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造を有するｎチャネル型ＴＦＴを形成する。なお、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのいずれか一方をレジストマスクで覆い、ｎ型不純物又はｐ型不純物を添加し、次に他の一方をレジストマスクで覆い、ｎ型不純物又はｐ型不純物を添加する方法によって、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを作製する方法をとってもよい。
【００７８】
その後、プラズマＣＶＤ法又はスパッタ法を用い、層間絶縁膜を形成する。例えば、窒化シリコン膜その他の絶縁膜を単層又は積層構造として用いても良い。そして、各々の半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いた熱処理により行う。熱処理の温度は４００〜７００℃、代表的には５００〜５５０℃で行えば良い。尚、熱アニール法の他に、レーザーアニール法、又はラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。この熱処理により、層間絶縁膜が含有する水素が放出され、半導体層を水素化することができる。
【００７９】
その後、ソース配線に達するコンタクトホールと各不純物領域に達するコンタクトホールを形成する為のパターニングを行う。そして、各不純物領域と各々電気的に接続する配線を形成する。なお、これらの配線としてはＴｉ膜、その他の合金膜の単層又は積層膜をパターニングして形成する。このような工程を経てＴＦＴを完成させる。これらの工程は図示しない。以上のようにして、同一基板内に２つのＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造トランジスタを組み合わせたＣＭＯＳ回路を作製することができる。
【００８０】
〔実施例２〕
実施例１はいわゆるＣＭＯＳ回路を用いた制御回路の作製方法について述べたものであるが、本実施例においてはＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造ＴＦＴとシングルドレイン構造ＴＦＴを混在させて作製する作製方法について説明する。実施例１の作製方法にパターニング工程を１回追加した作製方法である。作製プロセス内で前記パターニング工程を追加する順序によってゲート電極の活性層上における幅が異なる２種類のシングルドレイン構造を作製できる。従って、Ｇａｔｅ　ＯｖｅｒｌａｐＬＤＤ構造のＴＦＴとシングルドレイン構造ＴＦＴを混在させて作製する作製方法は２通り存在する。以下、第１の作製方法について詳細に説明する。
【００８１】
最初に、本発明の実施例であるＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造ＴＦＴとシングルドレイン構造ＴＦＴを混在させて作製する第１の方法について、図４を用いて説明する。本実施例は実施例１で述べた２つ以上のＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造ＴＦＴを同一基板内に作製する方法の応用である。従って、基本的に実施例１において説明した図３（Ａ）から図３（Ｅ）までの工程は図４（Ａ）から図４（Ｅ）までの工程と重複するため、説明を省略し、以下、Ｎチャネル型ＴＦＴの領域４１７ａを覆うレジストマスクをパターニングによって形成する工程図４（Ｆ）から説明する。
【００８２】
公知のパターニング方法によってＮチャネル型ＴＦＴの領域４１７ａを覆うようにレジストマスク４１８を形成する（図４（Ｆ）参照）。次に、ｐチャネル型ＴＦＴの領域４１７ｂに対して、ＴａＮ膜の異方性エッチング処理を行う。前記第２層目ゲート電極膜（Ｗ膜）４１４ｆをマスクに、第１層ゲート電極膜４１６ｆを異方性ドライエッチングする。その結果、第１層ゲート電極膜（ＴａＮ膜）４１６ｇが形成される（図４（Ｇ）参照）。なお、ＴａＮ膜のエッチングは完全異方性エッチングとなる条件で行う事が好ましい。このとき、Ｎチャネル型ＴＦＴはレジストマスク４１８で覆われているためエッチングされない。ｐチャネル型ＴＦＴは、ハードマスク４１２ｆで覆われているチャネル領域はエッチングされないが、剥き出しとなるＬｏｖ領域にあるＴａＮ膜はエッチングされる。
【００８３】
次に、レジストマスク４１８を剥離し、さらに、ハードマスク４１２ｆを剥離する。この様にして、Ｎチャネル型ＴＦＴ４１７ａ領域のゲート電極は２層構造のハットシェープゲートの形状となり、ｐチャネル型ＴＦＴのゲート電極は通常の形状となる。
【００８４】
さらに、実施例１において説明した図３（Ｇ）、図３（Ｈ）と同じ工程を経て、ｎチャネル型ＴＦＴのソース及びドレイン領域、Ｌｏｖ領域、ｐチャネル型のソース及びドレイン領域に所定の条件の不純物添加を行う。このようにして、ｎチャネル型ＴＦＴにおいて高濃度不純物領域である第１の不純物領域４１９、４２０及び低濃度不純物領域である第２の不純物領域４２３、４２４を形成し、ｐチャネル型ＴＦＴにおいてソース及びドレイン領域に通常の高濃度不純物領域４２１、４２２を形成する。その後、層間絶縁膜を形成するそして、各々の半導体層に添加された不純物元素を活性化処理する工程を行う。
【００８５】
その後、ソース配線に達するコンタクトホールと各不純物領域に達するコンタクトホールを形成する為のパターニングを行う。そして、各不純物領域と各々電気的に接続する配線を形成する。このような工程を経てＴＦＴを完成させる。これらの工程は図示しない。以上のようにして、同一基板内にＮチャネル型Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造ＴＦＴとｐチャネル型シングルドレイン構造ＴＦＴを混在させて作製することができる。
【００８６】
〔実施例３〕
次に、本発明の実施例であるＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造ＴＦＴとシングルドレイン構造ＴＦＴを混在させて作製する第２の方法について、図５を用いて説明する。本実施例は実施例１で述べた２つ以上のＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造ＴＦＴを同一基板内に作製する方法の応用である。従って、基本的に実施例１において説明した図３（Ａ）から図３（Ｄ）までの工程は図５（Ａ）から図５（Ｄ）の工程と重複するため、説明を省略し、以下、Ｐチャネル型ＴＦＴの領域５１７ｂを覆うレジストマスクをパターニングによって形成する工程（図５（Ｅ））から説明する。
【００８７】
公知のパターニング方法によってＰチャネル型ＴＦＴの領域５１７ｂを覆うようにレジストマスク５１８を形成する（図５（Ｅ）参照）。
【００８８】
次に、チャネルマスクを用いたＬｏｖ領域エッチングを行う。第１層ゲート電極膜５１５ｅをエッチングストッパーとして第２層目ゲート電極膜５１３ｄを異方性ドライエッチング処理して、Ｌｏｖ領域に第１層ゲート電極膜５１５ｅのみを残す（図５（Ｅ）参照）。Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートエッチング際の第２層目ゲート電極膜５０７のみを異方性ドライエッチングしたときと同様の方法によってエッチングする。また、寸法補正が必要な場合は、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートエッチングの場合と同様に補正すればよい。このとき、ｐチャネル型ＴＦＴはレジストマスク５１８で覆われているためエッチングされない。ｎチャネル型ＴＦＴにおいては、ハードマスク５１１ｅで覆われているチャネル領域はエッチングされないが、剥き出しとなるＬｏｖ領域にある第２層目ゲート電極膜（Ｗ）はエッチングされる。
【００８９】
次に、レジストマスク５１８を剥離し、さらに、ハードマスク５１１ｆ、５１１ｇを剥離する。この様にして、ｎチャネル型ＴＦＴのゲート電極はハットシェープゲートの形状となり、ｎチャネル型ＴＦＴのゲート電極は通常の形状となる。
【００９０】
さらに、実施例１において説明した図３（Ｇ）、図３（Ｈ）と同じ工程を経て、ｎチャネル型ＴＦＴのソース及びドレイン領域、Ｌｏｖ領域、ｐチャネル型のソース及びドレイン領域に所定の条件の不純物添加を行う。このようにして、ｎチャネル型ＴＦＴにおいて高濃度不純物領域である第１の不純物領域５１９、５２０及び低濃度不純物領域である第２の不純物領域５２３、５２４を形成し、ｐチャネル型ＴＦＴにおいてソース及びドレイン領域に通常の高濃度不純物領域５２１、５２２を形成する（図５（Ｆ）参照）。その後、層間絶縁膜形成工程、活性化工程、コンタクトホール形成工程、及び配線形成工程を経てＴＦＴを完成させる。これらの工程は図示しない。以上のようにして、同一基板内にｎチャネル型Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造ＴＦＴとｐチャネル型シングルドレイン構造ＴＦＴを混在させて作製することができる。
【００９１】
〔実施例４〕
本実施例においてはＬｏｖの異なるＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造ＴＦＴを混在させて作製する作製方法について説明する。基本的には実施例１と同様に作製されるが、次の点で相違する。Ｌｏｖ狙い値、すなわち、ＬＤＤ領域のうちゲート電極と重なる領域の長さの種類毎に、マスクの形成を行う。そして、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートエッチングを別々に行う。また、ハードマスクの厚さをＬｏｖの最小値より小さな値とし、ウェットエッチング時のオーバーエッチング量を制御する事で、ハードマスクの寸法を制御する方法を採用する。
【００９２】
本発明の実施例であるＬｏｖの異なるＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造ＴＦＴを混在させて作製する方法について、以下説明する。本実施例は実施例１で述べた２つ以上のＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造ＴＦＴを同一基板内に作製する方法の応用である。従って、実施例１において説明と共通する説明は省略し、変更点について詳細に説明する。本実施例では、Ｌｏｖ＝０．３μｍのＴＦＴとＬｏｖ＝０．５μｍのＴＦＴを同一基板内に形成する方法を、図６を用いて説明する。
【００９３】
まず、図６（Ａ）に示すように、基板６０１上に下地膜６０２、活性層６０３、ゲート絶縁膜６０４、第１の導電膜として第１層ゲート電極膜６０５、第２の導電膜として第２層目ゲート電極膜６０６、ハードマスク層６０７の成膜までを行う。ハードマスク層６０７の厚さは、目的とするＬｏｖの値である０．３μｍ以下でなければならない。
【００９４】
次に、レジストマスクを形成する。Ｌｏｖの値を０．３μｍとしたＴＦＴの領域はレジストマスク６０８を形成し、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートマスクとする。Ｌｏｖの値を０．５μｍのＴＦＴの領域は全体を覆うようにレジストマスク６０９を形成する。この様なレジストマスクは、実施例１で使用したパターニング用のレチクル上のパターンを設計変更することにより容易に形成できる。
【００９５】
そして、Ｌｏｖ狙い値０．３μｍのＴＦＴのみ、実施例１における図３（Ａ）から図３（Ｄ）までと同様の工程によりＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートエッチングを行う。その後、レジストマスク６０８、６０９を剥離する。
【００９６】
なお、ハードマスク６０７の寸法は、ウェットエッチング時のオーバーエッチング量を制御する事で制御し、レジストマスク６０８との寸法差を片側０．３μｍとする。
【００９７】
ここまで進めた状態では、Ｌｏｖ狙い値０．３μｍのＴＦＴの領域は図６（Ｅ）の状態になっていて、ゲート電極パターンの縁からハードマスクの縁までの長さは０．３μｍで目的とするＬｏｖの値に等しい。一方、目的とするＬｏｖの値０．５μｍのＴＦＴの領域はハードマスク層６０７全体がエッチングされずに残り図６（Ａ）の状態になっている。
【００９８】
次に、レジストマスクを形成する。Ｌｏｖの値を０．５μｍとしたＴＦＴの領域はレジストマスク６１１をパターニングにより形成する。これが、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートマスクとなる。このとき、同時に、Ｌｏｖの値を０．３μｍのＴＦＴの領域全体を覆うようにレジストマスク６１０を形成する。この様なレジストマスクは、実施例１で使用したパターニング用のレチクル上のパターンを設計変更することにより容易に形成できる。さらに、レジストマスク６１０及び６１１を用いたウェットエッチングによりハードマスクを形成する。ハードマスク６０７ｇの寸法は、ウェットエッチング時のオーバーエッチング量を制御する事で制御し、レジストマスク６１１との寸法差を片側０．５μｍとする。
【００９９】
そして、目的とするＬｏｖ値が０．５μｍのＴＦＴ領域のみに対して、上述したＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートエッチングを行う。これは、実施例１における図３（Ａ）から図３（Ｄ）までと同様の工程により行う。その後、レジストマスク６１０、６１１を剥離する。
【０１００】
ここまで進めた状態では、目的とするＬｏｖ値０．５μｍのＴＦＴの領域は図６（Ｆ）の状態になっていて、ゲート電極パターンの縁からハードマスクの縁までの長さは、０．５μｍで目的とするＬｏｖの値に等しい。一方、目的とするＬｏｖの値０．３μｍのＴＦＴの領域は、Ｌｏｖ値０．５μｍのＴＦＴの領域のＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤゲートエッチングの際に、レジストマスク６１０で全体が覆われていたためエッチングされずに前工程の状態から変化していない。すなわち、図６（Ｅ）の状態のままであり、ゲート電極パターンの縁からハードマスクの縁までの長さは、０．３μｍで目的とするＬｏｖの値と等しい。
【０１０１】
次に、チャネルマスクであるハードマスク６０７ｆ、６０７ｇを用いて、目的とするＬｏｖ値が０．３μｍ及び０．５μｍの２つのＴＦＴ領域に対して、Ｌｏｖ領域エッチングを行う。実施例１における図３（Ｅ）と同様の工程により、第２層目ゲート電極膜のみを異方性ドライエッチング処理する。その後、ハードマスク６０７ｆ、６０７ｇを剥離する。
【０１０２】
このようにして、Ｌｏｖは、目的とするＬｏｖ値０．５μｍのＴＦＴの領域では０．３μｍ、目的とするＬｏｖ値０．５μｍのＴＦＴの領域では０．５μｍとなる。ともに目的とするＬｏｖを獲得する。この様にして、狙い通りのＬｏｖを持つハットシェープゲートを形成でき、Ｌｏｖ＝０．３μｍのＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造のＴＦＴとＬｏｖ＝０．５μｍのＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造のＴＦＴを同一基板内に混在させて形成できる。
【０１０３】
さらに、実施例１において説明した図３（Ｇ）から図３（Ｈ）までの工程と同じ工程を経て、ｎチャネル型ＴＦＴのソース及びドレイン領域、及びＬｏｖ領域、ｐチャネル型のソース及びドレイン領域、及びＬｏｖ領域に所定の条件の不純物添加を行う。このようにして、Ｎチャネル型ＴＦＴ及びＰチャネル型ＴＦＴにおいて高濃度不純物領域である第１の不純物領域６１９〜６２２及び低濃度不純物領域である第２の不純物領域６２３〜６２６を形成する。
【０１０４】
その後、層間絶縁膜を形成する。そして、各々の半導体層に添加された不純物元素を活性化処理する工程を行う。
【０１０５】
ソース配線に達するコンタクトホールと各不純物領域に達するコンタクトホールを形成する為のパターニングを行う。そして、各不純物領域と各々電気的に接続する配線を形成する。このような工程を経てＴＦＴを完成させる。これらの工程は図示しない。以上のようにして、同一基板内にＬｏｖ領域の異なるｎチャネル型Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造ＴＦＴとｐチャネル型Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造ＴＦＴを混在させて作製することができる。
【０１０６】
〔実施例５〕
次に、実施例１のＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造トランジスタの作製方法を変更することで、Ｌｏｆｆ領域のみを持つＴＦＴ構造の作製方法を示す。
【０１０７】
本実施例では、Ｌｏｆｆ領域を有するＴＦＴの作製方法について、図７を用いて説明する。基本的にレジストマスクパターン工程から第２層目ゲート電極膜のみエッチング工程までの図３（Ａ）から図３（Ｃ）までの作製方法は実施例１の発明と同一であるので、此処では省略する。図３（Ｃ）に示したエッチング条件により、第２層目ゲート電極膜（Ｗ膜）７１３、７１４のみがエッチングされる為、第１層ゲート電極膜（ＴａＮ）７０６はエッチングされずに残る。第１層ゲート電極膜（ＴａＮ）を残す理由は、後述するチャネルエッチングの際に、ソース及びドレイン領域のゲート絶縁膜や活性層を消失させないためである。しかし、このことを考慮する必要がないエッチング条件により、第２層目ゲート電極膜（Ｗ膜）をエッチングする場合は、第１層ゲート電極膜を残さずエッチングしてもよい。
【０１０８】
なお、このエッチングは、完全異方性エッチングとなる条件で行う事が望ましい。完全等方性エッチングは、レジストマスクの下まで第２層目ゲート電極膜（Ｗ膜）がエッチングされるので、望ましくない。完全異方性エッチングよりも、多少等方性エッチングに寄った条件で行う場合は、実施例１で述べた要領で寸法補正を行えばよい。
【０１０９】
次に、レジストマスク７０９、７１０を剥離し、ハードマスク７１１、７１２を露出させる。この工程は図示しない。そして、公知のパターニング方法によってｐチャネル型ＴＦＴの領域７１７ｂを覆うようにレジストマスク７１８を形成する（図７（Ｄ）参照）。その後、ｎチャネル型ＴＦＴのソース及びドレイン領域にｎ型の高濃度不純物を添加する。本実施例においては、ソース及びドレイン領域に第１層ゲート電極膜を残しているため、高濃度不純物を、第１層ゲート電極膜とゲート絶縁膜とを貫通させて添加する。ゲートＬｏｆｆマスクを用いたエッチングで第１層ゲート電極膜まで除去した場合は、高濃度不純物をゲート絶縁膜のみを貫通させて添加する。しかし、Ｌｏｆｆ領域は第１層ゲート電極膜及び第２層目ゲート電極膜によってマスクされているため、不純物は一切添加されない。これにより、ソース及びドレイン領域のみが高濃度不純物領域となり、第１の不純物領域７１９、７２０が形成される（図７（Ｄ）参照）。
【０１１０】
その後、レジストマスク７１８を剥離する。次に、公知のパターニング方法によってｎチャネル型ＴＦＴの領域７１７ａを覆うようにレジストマスク７２１を形成する（図７（Ｅ）参照）。その後、ｐチャネル型ＴＦＴのソース及びドレイン領域にｐ型の高濃度不純物を添加する。不純物添加の条件は、ｎチャネル型ＴＦＴの場合に準じ、ここでは省略する。これにより、ソース及びドレイン領域のみが高濃度不純物領域となり、第１の不純物領域７２１、７２２が形成される（図７（Ｅ）参照）。
【０１１１】
次に、不純物添加後にレジストマスク７２１を剥離し、ハードマスク７１１を露出させる。そして、ハードマスク７１１、７１２、すなわち、チャネルマスクを用いたチャネルエッチングを行う。本実施例では、第１層ゲート電極膜（ＴａＮ）をエッチングストッパーとして残しているので、Ｌｏｆｆ領域の第２層目ゲート電極膜（Ｗ）をエッチングした後、第１層ゲート電極膜（ＴａＮ）をエッチングする。なお、エッチングの条件等は実施例１に準ずる。ゲートＬｏｆｆマスク（チャネル領域とＬｏｆｆ領域を合わせた領域を覆うマスク）を用いたエッチングで第１層ゲート電極膜（ＴａＮ）を残さずに除去した場合は、Ｌｏｆｆ領域における第２層目ゲート電極膜（Ｗ）及び第１層ゲート電極膜（ＴａＮ）を除去する。このようにして、第１の形状の導電層７２３が形成される（図７（Ｆ））。なお、このエッチングも完全異方性エッチングとなる条件で行う事が望ましい。必要があれば寸法補正を行う。
【０１１２】
次に、ウェットエッチングによりハードマスク７１１、７１２を除去する。そして、公知のパターニング方法によってｐチャネル型ＴＦＴの領域７１７ｂを覆うようにレジストマスク７２３を形成する（図７（Ｇ）参照）。その後、ｎチャネル型ＴＦＴのＬｏｆｆ領域にＮ型の低濃度不純物を添加する。不純物はゲート絶縁膜を貫通させて添加する。なお、Ｌｏｆｆ領域への不純物添加は、Ｌｏｆｆ領域における第１層ゲート電極膜（ＴａＮ）を除去する前に、第１層ゲート電極膜とゲート絶縁膜とを貫通させて添加しても良い。
【０１１３】
その後、レジストマスク７２３を剥離する。次に、公知のパターニング方法によってｎチャネル型ＴＦＴの領域７１７ａを覆うようにレジストマスク７２４を形成する（図７（Ｈ）参照）。その後、ｐチャネル型ＴＦＴのソース及びドレイン領域にｐ型の低濃度不純物を添加する。不純物添加の条件は、ｎチャネル型ＴＦＴの場合に準じ、ここでは省略する。これにより、ソース及びドレイン領域が高濃度不純物領域となり、また、Ｌｏｆｆ領域が低濃度不純物領域となり、第１の不純物領域７１９〜７２２、第２の不純物領域７２５〜７２８が形成される（図７（Ｈ）参照）。
【０１１４】
その後、層間絶縁膜を形成する。そして、各々の半導体層に添加された不純物元素を活性化処理する工程を行う。
【０１１５】
ソース配線に達するコンタクトホールと各不純物領域に達するコンタクトホールを形成する為のパターニングを行う。そして、各不純物領域と各々電気的に接続する配線を形成する。このような工程を経てＴＦＴを完成させる。これらの工程は図示しない。以上のようにして、同一基板内にＮチャネル型及びＰチャネル型のＬｏｆｆ領域のみを持つＴＦＴを混在させて作製することができる。
【０１１６】
本実施例では、同一基板内における２つのＴＦＴのＬｏｆｆの値は全て一定としているが、積層マスクの形成とゲートＬｏｆｆエッチングをＬｏｆｆの値毎に行うことにより、Ｌｏｆｆの値の異なるＴＦＴや、シングルドレイン構造（Ｌｏｆｆ＝０）のＴＦＴを同一基板上に混在させる半導体装置の作製方法としてもよい。
【０１１７】
〔実施例６〕
本実施例では、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造のＴＦＴを用いた透過型の液晶表示装置の作製方法について述べる。尚、基本的に実施例１に記載した作製方法と同一の方法で作製するため、重複する説明は省略する。
【０１１８】
最初に、液晶表示装置の構成要素の一つであるＴＦＴアレイ基板の作製方法について述べる。
【０１１９】
図１１において、ＴＦＴ作製用の基板１１０１を用意する。次に、基板１１０１に基板からの不純物拡散を防止するための下地絶縁膜１１０２（１１０２ａ、１１０２ｂ）を形成する。下地絶縁膜１１０２には、酸化シリコン膜や窒化シリコン膜などの絶縁性を有するものを用いる。
【０１２０】
下地絶縁膜１１０２の上に半導体層１１０３を形成する。半導体層１１０３は、非晶質シリコン膜を成膜後、前記非晶質シリコン膜を結晶化して得られた結晶質シリコン膜をフォトリソおよびエッチングにより所望の形状にして形成する。半導体層１１０３には、素子の閾値電圧を制御するための不純物添加を添加する。前記不純物としては、リンあるいはボロンなどを用いる。前記不純物の添加は、前記非晶質シリコン膜を成膜後、あるいは前記非晶質シリコン膜を結晶化後や半導体層１１０３を形成後にドーピングによって行う。また、成膜時に前記不純物を添加した非晶質シリコン膜を用いてもよい。
【０１２１】
次いで、半導体層１１０３の上にゲート絶縁膜１１０４を形成する。絶縁膜１１０４は厚さ１００ｎｍ〜１２０ｎｍのシリコン酸化膜を成膜して形成している。ゲート絶縁膜１１０４の厚さは、必要に応じて１００ｎｍ以下でも、１２０ｎｍ以上でも構わない。前記シリコン酸化物以外にも、窒化シリコン膜などの絶縁膜を用いても構わない。
【０１２２】
ゲート絶縁膜１１０４上にゲート電極１１０５（１１０５ａ、１１０５ｂ）を形成する。ゲート絶縁膜１１０４の上に厚さ２０〜１００ｎｍの導電成膜１１０５ａと厚さ１００〜４００ｎｍの導電成膜１１０５ｂを積層成膜し、フォトリソグラフィおよびエッチングにより所望の形状のゲート電極１１０５を形成する。本実施例では、導電性膜１１０５ａにＴａＮ、導電性膜１１０５ｂにＷを用いている。
【０１２３】
ｎ−−領域１１０６を形成する。ｎ−−領域１１０６は、半導体層全面に燐をドーピングして形成する。本実施例では、燐を用いているが、ｎ型不純物元素であればＡｓ等を用いても構わない。またイオンドーピング以外に、イオン注入などの方法を用いても構わない。
【０１２４】
ｎ−領域１１０７、ｎ＋領域１１０８を形成する。ｎ−領域１１０７およびｎ＋領域１１０８以外の領域にｎ型不純物が添加されないようにレジストマスクした後、燐をドーピングしてｎ−領域およびｎ＋領域を形成する。ｎ−領域１１０７にはゲート電極１１０５ａを突き抜けて燐がドープされる。またｎ−領域には半導体層１１０３上に残っている絶縁膜を突き抜けてドープされる。本実施例では、ｎ−領域１１０７を形成するためのドープとｎ＋領域１１０８を形成するためのドープを同時に行っているが、ｎ−領域形成用とｎ＋領域形成用とにドーピング条件を変えて行ってもよい。また燐以外にＡｓなどのｎ型不純物を用いてもよく、添加方法もイオンドーピング以外にイオン注入などの方法を用いても構わない。
【０１２５】
ｐ−領域１１０９、ｐ＋領域１１１０を形成する。ｐ−領域１１０９およびｐ＋領域１１１０以外の領域にｐ型不純物が添加されないようにレジストマスクした後、燐をドーピングしてｐ−領域およびｐ＋領域を形成する。ｐ−領域１１０９にはゲート電極１１０５ａを突き抜けて燐がドープされる。またｐ−領域には半導体層１１０３上に残っている絶縁膜を突き抜けてドープされる。本実施例では、ｐ−領域１１０９を形成するためのドープとｐ＋領域１１１０を形成するためのドープを同時に行っているが、ｐ−領域１１０９形成用とｐ＋領域１１１０形成用とにドーピング条件を変えて行ってもよい。また燐以外にＡｓなどのｐ型不純物を用いてもよく、添加方法もイオンドーピング以外にイオン注入などの方法を用いても構わない。
【０１２６】
層間絶縁膜１１１１（１１１１ａ、１１１１ｂ、１１１１ｃ）を形成する。層間絶縁膜１１１１は無機膜である第一の層間絶縁膜１１１１ａと第２の層間絶縁膜１１１１ｂ、および有機膜である第３の層間絶縁膜１１１１ｃから形成される。
【０１２７】
第一の層間絶縁膜１１１１ａには厚さ５０〜１００ｎｍの酸化シリコン膜を用いる。第一の層間絶縁膜１１１１ａを形成した後、熱により半導体層に添加した不純物を活性化する。前記活性化はファーネスにより窒素ガス雰囲気中で５５０℃、１〜１２時間行う。本実施例では活性化をファーネスを用いて行っているが、ＲＴＡやレーザーを用いて行っても構わない。前記活性化の雰囲気、温度、時間は上記に限定されない。低酸素雰囲気中でファーネスやＲＴＡによる活性化を行うなど、ゲート電極１１０５が酸化されない雰囲気で活性化するのであれば、層間絶縁膜１１１１ａは無くてもよい。さらにレーザーにより活性化を行う場合も、層間絶縁膜１１１１ａは無くてもよい。また前記酸化シリコン膜以外に、活性化温度に耐性があり、活性化中のゲート電極１１０５の酸化を防止でき、さらに光透過性のよいものであれば、前記酸化シリコン膜以外の材料を用いてもよい。
【０１２８】
第２の層間絶縁膜１１１１ｂには厚さ５０〜１００ｎｍの窒化シリコン膜を用いる。第２の層間絶縁膜１１１１ｂを形成した後、窒素雰囲気中で３５０℃〜４２０℃の熱処理を１時間行う。本実例では、窒素雰囲気中で熱処理を行っているが、３〜１００％の水素雰囲気中で行ってもよい。また熱処理時間は１時間に限定されない。第一の層間絶縁膜１１１１ａ形成後の活性化処理後に３〜１００％の水素雰囲気中で１時間の熱処理を行うのであれば、第２の層間絶縁膜１１１１ｂを形成後の前記熱処理はなくてもよい。
【０１２９】
第３の層間絶縁膜１１１１ｃには厚さ０．６〜１．６μｍのアクリルを用いる。アクリル以外に絶縁性を有するポリイミドなどの材料を用いてもよい。また絶縁性を有する無機膜を用いてもよい。無機膜の厚さは前記無機膜の比誘電率によっても異なるが、通常１〜３μｍである。
【０１３０】
第三の層間絶縁膜１１１１ｃの上に画素電極１１１２を形成する。画素電極１１１２はＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）を成膜した後、フォトリソおよびエッチングによって形成する。透明導電膜であればＩＴＯ以外に酸化錫などを用いてもよい。
【０１３１】
画素電極１１１２を形成後、高不純物濃度領域（１１０８、１１１０）と配線１１１３を接続するためのコンタクトホールをフォトリソおよびエッチングによって形成する。
【０１３２】
コンタクトホールを形成後、配線１１１３を形成する。配線１１１３は厚さが約６０ｎｍの第一のＴｉ膜を成膜後、厚さが約４０ｎｍのＴｉＮ膜を積層成膜し、さらに厚さが３５０ｎｍのＡｌ−Ｓｉ（２ｗｔ％のＳｉを含有したＡｌ）膜を積層成膜して、最後に第２のＴｉ膜を成膜した積層膜にフォトリソおよびエッチングをして形成する。第１のＴｉ膜によりＡｌ−Ｓｉ膜中のＡｌが半導体層に拡散するのを防ぎ、第２のＴｉ膜により、Ａｌ−Ｓｉ膜のヒロックを防止している。本実施例ではＴｉＮ膜を成膜しているが、前記Ａｌの拡散防止効果を高めるためであり、成膜しなくてもよい。またＡｌ−Ｓｉ以外にＡｌ−Ｔｉ　（Ｔｉを含有したＡｌ）など、他の低抵抗性導電性膜を用いても構わない。
【０１３３】
本実施例では、画素電極１１１２を配線１１１３を積層した領域を設け、コンタクトホール形成を行うことなく、画素電極１１１２と配線１１１３との電気的な接続をしている。
【０１３４】
以上のような工程を得て、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造のｎチャネル型ＴＦＴおよびＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造のｐチャネル型ＴＦＴを有する駆動回路と画素ＴＦＴおよび保持容量、画素電極を有する画素部を同一基板上有するＴＦＴアレイ基板を作製する。
【０１３５】
次に対向基板の作製方法について述べる。図１２に示すように、基板１２０１上に遮光膜１２０２を形成する。遮光膜１２０２は、金属クロムを成膜し、光露光およびエッチングにより形成する。
【０１３６】
遮光層１２０２の上に画素電極１２０５を形成する。画素電極１２０５は透明導電膜であるＩＴＯを成膜し、フォトリソおよびエッチングにより形成する。
【０１３７】
遮光膜１２０６と画素電極１２０５の間にカラーフィルター１２０３を設ける場合は、遮光層１２０２の上に目的の色の着色樹脂をスピンコート法により塗布し、露光および現像して形成する。赤、青、緑の三色のカラーフィルター１２０３ａ〜１２０３ｃ（図示しない）、各々に対して前記カラーフィルター形成工程を繰り返す。
【０１３８】
カラーフィルター１２０３と遮光層１２０２の段差を埋めて平坦化する目的の保護膜１２０４を形成する。保護膜１２０４はカラーフィルターの上からアクリルを塗布して形成する。アクリルの他に平坦化可能な材料を用いてもよい。カラーフィルターを設けない場合は保護膜１２０４は無くてもよい。以上のような工程を経て対向基板を作製する。
【０１３９】
ＴＦＴアレイ基板１２０９と対向基板１２１０を作製したら、これらの基板を用いて液晶パネル１２１１を作製する。
【０１４０】
ＴＦＴアレイ基板１２０９のＴＦＴを形成した側と、対向基板１２１０の画素電極を形成した側にそれぞれ配向膜１２０８を形成する。配向膜１２０８の形成はオフセット印刷法を用いる。配向膜１２０８の材料にはポリイミド樹脂用いるが、この他、ポリアミック系樹脂などを用いてもよい。
【０１４１】
配向膜１２０８を形成したＴＦＴ基板と対向基板の配向膜を形成した側にラビング処理をして液晶分子がある一定のプレチルト角をもって配向するようにする。ラビング処理後、ラビング処理によって発生したゴミやラビング布の抜け毛を除去するためにＴＦＴアレイ基板１２０９と対向基板１２１０を洗浄する。
【０１４２】
対向基板側にシール剤（図示しない）を塗布した後、対向基板１２１０をオーブンで加熱し前記シール剤を仮硬化させる。仮硬化後、対向基板の画素電極を形成した側にプラスチック球のスペーサーを散布する。
【０１４３】
ＴＦＴアレイ基板１２０９のＴＦＴを形成している側と対向基板１２１０の画素電極１２０５を形成している側とが向き合うようにして、両基板を精度よく張り合わせ液晶パネル１２１１を作製する。シール剤中にはフィラー（図示しない）が混入されており、フィラーとスペーサーにより両基板を均一な間隔をもって張り合わすことができる。
【０１４４】
張り合わせた基板のうち不要な部分をせん断して、所望のサイズの液晶パネル１２１１基板にする。液晶パネル１２１１の内部に液晶材料１２０６を注入する。パネル内部全体に液晶材料１２０６を満たした後、封止剤（図示しない）によって完全に封止する。
【０１４５】
図１３は液晶パネル１２１１の上面図である。画素部１３０１の周辺に走査信号駆動回路１３０２ａと画像信号駆動回路１３０２ｂが設けられている。この他、ＣＰＵやメモリなどの信号処理回路１３０２ｃを設けてもよい。駆動回路は接続配線群１３０３によって外部入出力端子群１３０４と接続されている。
【０１４６】
画素部１３０１では走査信号駆動回路１３０２ａから延在するゲート配線群と画像信号駆動回路１３０２ｂから延在するデータ配線群がマトリクス状に交差して画素を形成し、各画素にはそれぞれ画素ＴＦＴと保持容量、画素電極が設けられている。
【０１４７】
シール剤１３０５は、ＴＦＴアレイ基板１３０７上の画素部１３０１および走査信号駆動回路１３０２ａ、画像信号駆動回路１３０２ｂ、信号処理回路１３０２ｂの外側であり、且つ外部入力端子１３０４よりも内側の部分に形成する。
【０１４８】
液晶パネル１２１１の外側では、フレキシブルプリント配線板（ＦＰＣ：　Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）１３０６が外部入出力端子１３０４に接続しており、接続配線群１３０３によりそれぞれの駆動回路に接続している。外部入出力端子１３０４はデータ配線群と同じ導電性膜から形成される。フレキシブルプリント配線板１３０６はポリイミドなどの有機樹脂フィルムに銅配線が形成されており、異方性導電性接着剤で外部入出力端子１３０４と接続する。
【０１４９】
液晶パネル１２１１の対向基板側に、対向基板に最も近い液晶層の液晶分子のディレクタ方向と同じ方向の直線偏光が入射するように偏光板と位相差板を取り付ける。またパネルのＴＦＴ基板側に、ＴＦＴ基板に最も近い液晶層の液晶分子のディレクタ方向と同じ方向の光が出射するように偏光板と位相差板を取り付ける。以上のような方法で、本発明の液晶ディスプレイを完成させることができる。
【０１５０】
【発明の効果】
本発明の作製方法によれば、１回のフォトリソグラフ工程のみで、第１層目のマスクパターンを、第２層目のマスクパターンに対しセルフアラインで、かつ、相似形で寸法の異なるマスクパターンとして形成できる。活性層上における線幅を、第１層目のマスクパターンではＬｉ、第２層目のマスクパターンではＬ’となるように設定し、第２層目のマスクパターンを用いた異方性エッチング、第１層目のマスクパターンを用いた異方性エッチングを順に行うことにより、ハットシェープゲートをセルフアラインで形成できる。従って、作製工程において使用するレチクル数を減少し、Ｇａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造、及びＬｏｆｆ領域のみを持つＴＦＴの微細化に伴う作製方法の複雑化の問題を解決できる。
【０１５１】
また、ゲート電極膜を単層膜で構成する場合であっても、２層目のマスクパターンを利用した異方性エッチングにおいてＬｏｖ領域上のゲート膜厚を精密制御することにより、ハットシェープゲートを形成できる。
【０１５２】
さらに、本発明の作製方法によれば、導電膜を異なる材質の２層構造とすることにより、第１層目の導電膜を、第２層目の導電膜をエッチングする際のエッチングストッパーとすることができるため、導電膜をエッチングする条件の選択の幅を拡大できる。そのため、ハットシェープゲートを構成する第１の導電膜及び第２の導電膜の組み合わせをＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、又は前記元素を主成分とする合金材料等の中から任意に選択することができる。
【０１５３】
このように、本発明では、第２層目ゲート電極はアルミニウム膜又はアルミニウム合金膜に限定されない点で従来の技術にない優れた効果を奏でることができる。
【０１５４】
本発明によれば、タングステン（Ｗ）等の高融点金属をゲート材料として選択できるため、不純物の活性化を、通常の熱処理により（５５０〜８００℃）行うことができる。このため、活性化工程はイオン注入法に限定されず、熱処理又はイオン注入法の後に熱処理を行うこともできる。また、高融点金属を用いることにより、熱処理によって電気的に活性な領域の特性が劣化することを防止できる。
【０１５５】
本発明によれば、抵抗値の低い金属膜や複合材料膜をゲート材料として利用でき、さらにセルフアラインプロセスによりこれらの材料の微細化を実現できるため、微細な領域のＴＦＴであっても回路動作速度を高め、近年の超ＬＳＩの進展に伴う高速化に対応できる。
【０１５６】
また、本発明の半導体装置の作製方法によれば、ハードマスク（第１層目マスクパターン）の寸法よりレジストマスク（第２層目マスクパターン）の寸法を大きく設定できるため、レジストマスクの活性層上における線幅がＬ’となり、Ｌｉよりも大きくできるため、微細化が進んだＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造、及びＬｏｆｆ領域のみを持つＴＦＴのプロセスであっても、レジストマスクの活性層上における線幅は微細化されず、パターニングマージンを拡大できる。パターニングマージンの拡大は、基板の歪みの影響が無視できない大型基板を用いる場合に、大きな利点となる。
【０１５７】
さらに、ハードマスクはレジストマスクを利用したウェットエッチング処理により形成されることにより、微細化が進んだＴＦＴのプロセスにおいて膜厚のバラツキ、エッチングのムラの発生、コロージョン、及び膜残り欠陥等を防止できる。
【０１５８】
【図面の簡単な説明】
【図１】本発明によるＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造ＴＦＴの作製方法を示す。
【図２】本発明によってＬｏｆｆ領域のみを持つＴＦＴの作製方法を示す。
【図３】本発明によるＣＭＯＳ回路の作製方法を示す。
【図４】本発明によるＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造ＴＦＴとシングルドレイン構造ＴＦＴを混在させて作製する第１の方法を示す。
【図５】本発明によってＧａｔｅ　Ｏｖｅｒｌａｐ　ＬＤＤ構造ＴＦＴとシングルドレイン構造ＴＦＴを混在させて作製する第２の方法を示す。
【図６】本発明によるＬｏｖの異なるＧＡＴＥ　ＯＶＥＲＬＡＰ　ＬＤＤ構造ＴＦＴを混在させて作製する作製方法を示す。
【図７】本実施例によるＬｏｆｆ領域のみを持つＴＦＴの作製方法を示す。
【図８】マスク形成工程を示す図。
【図９】ゲート形成工程について示す図。
【図１０】ハードマスクをマスクとして第２層目ゲート電極膜のみを異方性ドライエッチング処理する様子を示す図。
【図１１】ＴＦＴアレイ基板の作製方法を示す図。
【図１２】ＴＦＴアレイ基板と対向基板とが重なり合っている様子を示す図。
【図１３】液晶パネルの上面図を示す図。
【図１】
2004047972.tif 000003
【図２】
2004047972.tif 000004
【図３】
2004047972.tif 000005
【図４】
2004047972.tif 000006
【図５】
2004047972.tif 000007
【図６】
2004047972.tif 000008
【図７】
2004047972.tif 000009
【図８】
2004047972.tif 000010
【図９】
2004047972.tif 000011
【図１０】
2004047972.tif 000012
【図１１】
2004047972.tif 000013
【図１２】
2004047972.tif 000014
【図１３】
2004047972.tif 000015