(57)【要約】【課題】同測数Ｌを増加させた場合であってもテスタ９０のピン数の増加をＤＵＴ側の出力専用端子の数Ｋに比例させずに済むことができる試験容易化回路およびテスタ等を提供する。【解決手段】本発明の試験容易化回路４０等により、試験装置（試験容易化回路４０および５０、テスタ３０等）を構成し、テスタ３０側から期待値データを出力することにより、テスタ３０側におけるＤＵＴ１（１０）の出力専用端子とＤＵＴ２（２０）の出力専用端子とに対応するピンをドライバ３３ないし３６のピンのように共通化することができる。ＤＵＴの数が３台以上になった場合であっても、同様にして新しいＤＵＴの出力専用端子に対応するピンをドライバ３３ないし３６のピンのように共通化することができる。このため、同測数Ｌを増加させた場合であってもテスタ３０のピン数の増加をＤＵＴ側の出力専用端子の数Ｋに比例させずに済むことができる。【選択図】　　　　図１
2004020230.tif 000002
【特許請求の範囲】
【請求項１】
Ｋ（≧１）個の出力端子を有するＬ（≧２）個の被試験ディジタルＩＣ装置を同時に測定する試験装置の試験容易化回路であって、
前記被試験ディジタルＩＣ装置のＫ個の出力端子から出力されたＫ本の出力データと、期待値データを出力するＫ個のドライバおよび前記Ｌ個の被試験ディジタルＩＣ装置の各判定結果を入力するＬ個のコンパレータを有するテスタの該Ｋ個のドライバから出力されたＫ本の期待値データとを入力し、該被試験ディジタルＩＣ装置の出力の判定結果を該テスタの対応するコンパレータへ出力することを特徴とする試験容易化回路。
【請求項２】
前記試験容易化回路は、
前記Ｋ本の出力データと前記Ｋ本の期待値データとを入力して各々排他的論理和を求めるＫ個の排他的論理和回路と、
前記Ｋ個の排他的論理和回路の出力を入力し、判定結果を出力する論理積回路とを備えたことを特徴とする請求項１記載の試験容易化回路。
【請求項３】
複数個の入出力端子を有するＬ（≧２）個の被試験ディジタルＩＣ装置を同時に測定する試験装置の試験容易化回路であって、
試験データを出力する複数個の試験データ出力ドライバと、該試験データを制御する制御信号を該試験データに対応して出力する複数個の制御信号出力ドライバと、前記Ｌ個の被試験ディジタルＩＣ装置の各判定結果を入力するＬ個のコンパレータとを有するテスタの該Ｌ個のコンパレータへ、該Ｌ個の被試験ディジタルＩＣ装置の各判定結果を各々出力するものであり、該試験容易化回路は、
前記制御信号がアクティブの場合、前記テスタの複数個のドライバから出力された試験データを前記被試験ディジタルＩＣ装置の対応する入出力端子へ出力し、
前記制御信号がアクティブでない場合、前記被試験ディジタルＩＣ装置の複数個の入出力端子から出力された複数個の出力データと、前記テスタの複数個の試験データ出力ドライバから出力された試験データと、前記テスタの複数個の制御信号出力ドライバから出力された制御信号とを入力し、該被試験ディジタルＩＣ装置の出力の判定結果を前記テスタの対応するコンパレータへ出力することを特徴とする試験容易化回路。
【請求項４】
前記試験容易化回路は、
前記テスタから出力された制御信号がアクティブの場合、該テスタから出力された対応する試験データを前記被試験ディジタルＩＣ装置の対応する入出力端子へ出力する３ステートバッファと、
前記制御信号がアクティブでない場合に、前記被試験ディジタルＩＣ装置の入出力端子から出力された出力データと前記テスタから出力された試験データとを入力して排他的論理和を求める排他的論理和回路と、
前記排他的論理和回路の出力と前記制御信号がアクティブでない場合に前記テスタから出力された制御信号とを入力して論理和を求める論理和回路と、
前記テスタから出力された他の制御信号がアクティブの場合、該テスタから出力された対応する他の試験データを前記被試験ディジタルＩＣ装置の対応する他の入出力端子へ出力する他の３ステートバッファと、
前記他の制御信号がアクティブでない場合に、前記被試験ディジタルＩＣ装置の他の入出力端子から出力された他の出力データと前記テスタから出力された他の試験データとを入力して排他的論理和を求める他の排他的論理和回路と、
前記他の排他的論理和回路の出力と前記他の制御信号がアクティブでない場合に前記テスタから出力された他の制御信号とを入力して論理和を求める他の論理和回路と、
前記論理和回路の出力と前記他の論理和回路の出力との論理積を求めて判定結果として出力する論理積回路と
を備えたことを特徴とする請求項３記載の試験容易化回路。
【請求項５】
複数個の入出力端子を有するＬ（≧２）個の被試験ディジタルＩＣ装置を同時に測定する試験装置のテスタであって、試験データを出力する複数個の試験データ出力ドライバと、前記Ｌ個の被試験ディジタルＩＣ装置の各判定結果を入力する少なくともＬ個のコンパレータとを備えたことを特徴とするテスタ。
【請求項６】
前記試験データを制御する制御信号を該試験データに対応して出力する複数個の制御信号出力ドライバをさらに備えたことを特徴とする請求項５記載のテスタ。
【請求項７】
前記コンパレータの個数は、ｎ×Ｌ個（ｎは１以上の整数）であることを特徴とする請求項５または６記載のテスタ。
【請求項８】
請求項１ないし４のいずれかに記載の試験容易化回路をテスティングバーンインまたはウェーハレベルバーンインにおける複数の被試験ディジタルＩＣ装置の同時測定に使用することを特徴とする試験容易化回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、試験容易化回路およびテスタ等に関し、特にＫ（≧１）個の出力端子を有するＬ（≧２）個の被試験ディジタルＩＣ装置を同時に測定する試験装置における試験容易化回路およびテスタ等に関する。
【０００２】
【従来の技術】
図６は、ディジタルＩＣ装置等の被測定物（Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ　：　ＤＵＴ）の試験を行う従来の試験装置を示す。図６において、符号８０は１台目の被測定物ＤＵＴ１、８５は２台目の被測定物ＤＵＴ２、９０はＤＵＴ１およびＤＵＴ２の試験を行うテスタ等の試験装置である。ＤＵＴ１（８０）は２個の入力専用端子Ａ−１およびＢ−１を有し、４個の出力専用端子Ｃ−１、Ｄ−１、Ｅ−１およびＦ−１を有している。ＤＵＴ２（８５）は２個の入力専用端子Ａ−２およびＢ−２を有し、４個の出力専用端子Ｃ−２、Ｄ−２、Ｅ−２およびＦ−２を有している。一方、テスタ９０は、試験データである信号ａをＤＵＴ１（８０）の入力専用端子Ａ−１およびＤＵＴ２（８５）の入力専用端子Ａ−２へ出力するドライバ９１、試験データである信号ｂをＤＵＴ１（８０）の入力専用端子Ｂ−１およびＤＵＴ２（８５）の入力専用端子Ｂ−２へ出力するドライバ９２、ＤＵＴ１（８０）の出力専用端子Ｃ−１からの出力データである信号ｃ−１を入力するコンパレータ９３、ＤＵＴ１（８０）の出力専用端子Ｄ−１からの出力データである信号ｄ−１を入力するコンパレータ９４、ＤＵＴ１（８０）の出力専用端子Ｅ−１からの出力データである信号ｅ−１を入力するコンパレータ９５、ＤＵＴ１（８０）の出力専用端子Ｆ−１からの出力データである信号ｆ−１を入力するコンパレータ９６を有している。テスタ９０は、さらにＤＵＴ２（８５）の出力専用端子Ｃ−２からの出力データである信号ｃ−２を入力するコンパレータ９７、ＤＵＴ２（８５）の出力専用端子Ｄ−２からの出力データである信号ｄ−２を入力するコンパレータ９８、ＤＵＴ２（８５）の出力専用端子Ｅ−２からの出力データである信号ｅ−２を入力するコンパレータ９９、ＤＵＴ２（８５）の出力専用端子Ｆ−２からの出力データである信号ｆ−２を入力するコンパレータ１００を有している。
【０００３】
図６に示されるように、従来のテスタ９０等の試験装置ではテスト時にＤＵＴ１（８０）およびＤＵＴ２（８５）へ入力される信号ａおよび信号ｂを共用化している。このためＤＵＴの数が３個以上になった場合であっても、ＤＵＴへ入力される信号ａおよび信号ｂを共用化していくことができる。
【０００４】
しかし、図６に示されるように、従来のテスタ９０等の試験装置ではＤＵＴ１（８０）の出力端子Ｃ−１ないしＦ−１からの信号ｃ−１ないしｆ−１と、ＤＵＴ２（８５）の出力端子Ｃ−２ないしＦ−２からの信号ｃ−２ないしｆ−２とは、各ＤＵＴが正常な動作を行っているかどうかをテスタ９０で判定する必要があるため、これらの信号ｃ−１ないしｆ−１とｃ−２ないしｆ−２とを共用化することはできなかった。
【０００５】
【発明が解決しようとする課題】
上述のように、従来のテスタ９０等の試験装置では各ＤＵＴからの出力信号を共用化することができなかった。このため、同時に測定可能なＤＵＴの数（以下、「テスト同測数」または単に「同測数」という）を増加させようとした場合、ＤＵＴ側の出力専用端子Ｃ−１等の数Ｋ（例えば図１のＤＵＴではＫ＝４）×同測数Ｌ（例えば図１ではＬ＝２）のピン数（例えば図１ではＫ×Ｌ＝８）を有するテスタ９０が必要となる。したがって同測数Ｌを増加させようとすると、テスタ９０側の有するピン数がＬのみではなくＫにも比例して増加し、試験装置を製造するコストが増大してしまうという問題があった。
【０００６】
そこで、本発明の目的は、上記問題を解決するためになされたものであり、同測数Ｌを増加させた場合であってもテスタ９０のピン数の増加をＤＵＴ側の出力専用端子の数Ｋに比例させずに済むことができる試験容易化回路およびテスタ等を提供することにある。
【０００７】
【課題を解決するための手段】
この発明の試験容易化回路は、Ｋ（≧１）個の出力端子を有するＬ（≧２）個の被試験ディジタルＩＣ装置を同時に測定する試験装置の試験容易化回路であって、前記被試験ディジタルＩＣ装置のＫ個の出力端子から出力されたＫ本の出力データと、期待値データを出力するＫ個のドライバおよび前記Ｌ個の被試験ディジタルＩＣ装置の各判定結果を入力するＬ個のコンパレータを有するテスタの該Ｋ個のドライバから出力されたＫ本の期待値データとを入力し、該被試験ディジタルＩＣ装置の出力の判定結果を該テスタの対応するコンパレータへ出力することを特徴とする。
【０００８】
ここで、前記試験容易化回路は、前記Ｋ本の出力データと前記Ｋ本の期待値データとを入力して各々排他的論理和を求めるＫ個の排他的論理和回路と、前記Ｋ個の排他的論理和回路の出力を入力し、判定結果を出力する論理積回路とを備えることができる。
【０００９】
この発明の試験方法は、Ｋ（≧１）個の出力端子を有するＬ（≧２）個の被試験ディジタルＩＣ装置をテスタとＬ個の試験容易化回路とを用いて同時に測定する試験方法であって、前記Ｌ個の被試験ディジタルＩＣ装置が、各々前記テスタから試験データを入力するステップと、前記Ｌ個の試験容易化回路が、各々対応する前記被試験ディジタルＩＣ装置のＫ個の出力端子から出力された前記試験データに応じたＫ本の出力データと、前記テスタのＫ個のドライバから出力されたＫ本の期待値データとを入力するデータ入力ステップと、前記Ｌ個の試験容易化回路が、各々対応する前記被試験ディジタルＩＣ装置の出力の判定結果を、前記テスタの有するＬ個のコンパレータ中の対応するコンパレータへ出力する判定ステップとを備えたことを特徴とする。
【００１０】
ここで、この発明の試験方法において、前記判定ステップは、前記データ入力ステップで入力された前記Ｋ本の出力データと前記Ｋ本の期待値データとを入力して各々Ｋ個の排他的論理和を求め、該Ｋ個の排他的論理和の論理積を判定結果として前記テスタの有するＬ個のコンパレータ中の対応するコンパレータへ出力することができる。
【００１１】
この発明の試験容易化回路は、複数個の入出力端子を有するＬ（≧２）個の被試験ディジタルＩＣ装置を同時に測定する試験装置の試験容易化回路であって、試験データを出力する複数個の試験データ出力ドライバと、該試験データを制御する制御信号を該試験データに対応して出力する複数個の制御信号出力ドライバと、前記Ｌ個の被試験ディジタルＩＣ装置の各判定結果を入力するＬ個のコンパレータとを有するテスタの該Ｌ個のコンパレータへ、該Ｌ個の被試験ディジタルＩＣ装置の各判定結果を各々出力するものであり、該試験容易化回路は、前記制御信号がアクティブの場合、前記テスタの複数個のドライバから出力された試験データを前記被試験ディジタルＩＣ装置の対応する入出力端子へ出力し、前記制御信号がアクティブでない場合、前記被試験ディジタルＩＣ装置の複数個の入出力端子から出力された複数個の出力データと、前記テスタの複数個の試験データ出力ドライバから出力された試験データと、前記テスタの複数個の制御信号出力ドライバから出力された制御信号とを入力し、該被試験ディジタルＩＣ装置の出力の判定結果を前記テスタの対応するコンパレータへ出力することを特徴とする。
【００１２】
ここで、前記試験容易化回路は、前記テスタから出力された制御信号がアクティブの場合、該テスタから出力された対応する試験データを前記被試験ディジタルＩＣ装置の対応する入出力端子へ出力する３ステートバッファと、前記制御信号がアクティブでない場合に、前記被試験ディジタルＩＣ装置の入出力端子から出力された出力データと前記テスタから出力された試験データとを入力して排他的論理和を求める排他的論理和回路と、前記排他的論理和回路の出力と前記制御信号がアクティブでない場合に前記テスタから出力された制御信号とを入力して論理和を求める論理和回路と、前記テスタから出力された他の制御信号がアクティブの場合、該テスタから出力された対応する他の試験データを前記被試験ディジタルＩＣ装置の対応する他の入出力端子へ出力する他の３ステートバッファと、前記他の制御信号がアクティブでない場合に、前記被試験ディジタルＩＣ装置の他の入出力端子から出力された他の出力データと前記テスタから出力された他の試験データとを入力して排他的論理和を求める他の排他的論理和回路と、前記他の排他的論理和回路の出力と前記他の制御信号がアクティブでない場合に前記テスタから出力された他の制御信号とを入力して論理和を求める他の論理和回路と、前記論理和回路の出力と前記他の論理和回路の出力との論理積を求めて判定結果として出力する論理積回路とを備えることができる。
【００１３】
この発明の試験方法は、複数個の入出力端子を有するＬ（≧２）個の被試験ディジタルＩＣ装置を同時に測定する試験装置の試験方法であって、試験データを出力する複数個の試験データ出力ドライバと、該試験データを制御する制御信号を該試験データに対応して出力する複数個の制御信号出力ドライバと、前記Ｌ個の被試験ディジタルＩＣ装置の各判定結果を入力するＬ個のコンパレータとを有するテスタの制御信号出力ドライバから出力された該制御信号がアクティブの場合、該制御信号に対応して該テスタから出力された試験データを前記被試験ディジタルＩＣ装置の対応する入出力端子へ出力するステップと、前記制御信号がアクティブでない場合、前記被試験ディジタルＩＣ装置の複数個の入出力端子から出力された複数個の出力データと、前記テスタの複数個の試験データ出力ドライバから出力された試験データと、前記テスタの複数個の制御信号出力ドライバから出力された制御信号とを入力し、該被試験ディジタルＩＣ装置の出力の判定結果を前記テスタの対応するコンパレータへ出力する判定ステップとを備えたことを特徴とする。
【００１４】
ここで、この発明の試験方法において、前記判定ステップは、前記制御信号がアクティブでない場合に、前記被試験ディジタルＩＣ装置の入出力端子から出力された出力データと前記テスタから出力された試験データとを入力して排他的論理和を求める排他的論理和ステップと、前記排他的論理和ステップの出力と前記制御信号がアクティブでない場合に前記テスタから出力された制御信号とを入力して論理和を求める論理和ステップと、前記他の制御信号がアクティブでない場合に、前記被試験ディジタルＩＣ装置の他の入出力端子から出力された他の出力データと前記テスタから出力された他の試験データとを入力して排他的論理和を求める他の排他的論理和ステップと、前記他の排他的論理和ステップの出力と前記他の制御信号がアクティブでない場合に前記テスタから出力された他の制御信号とを入力して論理和を求める他の論理和ステップと、前記論理和ステップの出力と前記他の論理和ステップの出力との論理積を求めて判定結果として出力する論理積ステップとを備えることができる。
【００１５】
この発明のテスタは、複数個の入出力端子を有するＬ（≧２）個の被試験ディジタルＩＣ装置を同時に測定する試験装置のテスタであって、試験データを出力する複数個の試験データ出力ドライバと、前記Ｌ個の被試験ディジタルＩＣ装置の各判定結果を入力する少なくともＬ個のコンパレータとを備えたことを特徴とする。
【００１６】
ここで、この発明のテスタにおいて、前記試験データを制御する制御信号を該試験データに対応して出力する複数個の制御信号出力ドライバをさらに備えることができる。
【００１７】
ここで、この発明のテスタにおいて、前記コンパレータの個数は、ｎ×Ｌ個（ｎは１以上の整数）とすることができる。
【００１８】
この発明の試験容易化回路は、上記本発明の試験容易化回路をテスティングバーンインまたはウェーハレベルバーンインにおける複数の被試験ディジタルＩＣ装置の同時測定に使用することを特徴とする。
【００１９】
【発明の実施の形態】
以下、各実施の形態について図面を参照して詳細に説明する。
【００２０】
実施の形態１．
図１は、ディジタルＩＣ装置等のＤＵＴの試験を行う本発明の実施の形態１における試験装置を示す。図１において、符号１０は１台目の被測定物ＤＵＴ１、２０は２台目の被測定物ＤＵＴ２、３０はＤＵＴ１（１０）およびＤＵＴ２（２０）の試験を行うテスタ、４０と５０とは各々ＤＵＴ１（１０）とＤＵＴ２（２０）とに対応する試験容易化回路である。本実施の形態１における試験装置はテスタ３０と試験容易化回路４０および５０とにより構成される。
【００２１】
図１に示されるように、ＤＵＴ１（１０）は２個の入力専用端子Ａ−１およびＢ−１を有し、４個の出力専用端子Ｃ−１、Ｄ−１、Ｅ−１およびＦ−１を有している。ＤＵＴ１（１０）の出力専用端子Ｃ−１、Ｄ−１、Ｅ−１およびＦ−１は各々試験容易化回路４０の排他的論理和回路４４、４３、４２および４１に接続されている。ＤＵＴ２（２０）は２個の入力専用端子Ａ−２およびＢ−２を有し、４個の出力専用端子Ｃ−２、Ｄ−２、Ｅ−２およびＦ−２を有している。ＤＵＴ２（２０）の出力専用端子Ｃ−２、Ｄ−２、Ｅ−２およびＦ−２は各々試験容易化回路５０の排他的論理和回路５４、５３、５２および５１に接続されている。
【００２２】
一方、テスタ３０は、図１に示されるようにＤＵＴ１（１０）およびＤＵＴ２（２０）の動作の試験を行う試験データである信号ａ（論理変数）をＤＵＴ１（１０）の入力専用端子Ａ−１およびＤＵＴ２（２０）の入力専用端子Ａ−２へ出力するドライバ３１、ＤＵＴ１（１０）およびＤＵＴ２（２０）に対する試験データである信号ｂ（論理変数）をＤＵＴ１（１０）の入力専用端子Ｂ−１およびＤＵＴ２（２０）の入力専用端子Ｂ−２へ出力するドライバ３２、ＤＵＴ１（１０）およびＤＵＴ２（２０）の動作の試験結果として期待される期待値データである信号ｃ（論理変数）を各々試験容易化回路４０の排他的論理和回路４４と試験容易化回路５０の排他的論理和回路５４とへ出力するドライバ３３、ＤＵＴ１（１０）とＤＵＴ２（２０）とに対する期待値データである信号ｄ（論理変数）を各々試験容易化回路４０の排他的論理和４３と試験容易化回路５０の排他的論理和回路５３とへ出力するドライバ３４、ＤＵＴ１とＤＵＴ２とに対する期待値データである信号ｅ（論理変数）を各々試験容易化回路４０の排他的論理和４２と試験容易化回路５０の排他的論理和回路５２とへ出力するドライバ３５、ＤＵＴ１（１０）とＤＵＴ２（２０）とに対する期待値データである信号ｆ（論理変数）を試験容易化回路４０の排他的論理和４１と試験容易化回路５０の排他的論理和回路５１とへ出力するドライバ３６、試験容易化回路４０からの判定結果ｊ−１を入力するコンパレータ３７、試験容易化回路５０からの判定結果ｊ−２を入力するコンパレータ３８を有している。
【００２３】
試験容易化回路４０はＤＵＴ１（１０）からの出力データとテスタ３０からの期待値データとを比較する回路である。図１に示されるように、試験容易化回路４０は上述の排他的論理和回路４１ないし４４の各出力の否定の論理積を求める論理積回路４５を有している。この論理積回路４５の出力が試験容易化回路４０におけるＤＵＴ１（１０）の良否（ＧＯ／ＮＧ判定）を示す判定結果（判定ｊ−１）であり、テスタ３０のコンパレータ３７へ出力される。同様に、試験容易化回路５０はＤＵＴ２（２０）からの出力データとテスタ３０からの期待値データとを比較する回路である。図１に示されるように、試験容易化回路５０は上述の排他的論理和回路５１ないし５４の各出力の否定の論理積を求める論理積回路５５を有している。この論理積回路５５の出力が試験容易化回路５０におけるＤＵＴ２（２０）の良否（ＧＯ／ＮＧ判定）を示す判定結果（判定ｊ−２）であり、テスタ３０のコンパレータ３８へ出力される。
【００２４】
次に、試験容易化回路４０および５０とテスタ３０とを含む試験装置の機能について説明する。ＤＵＴ１（１０）の出力専用端子Ｃ−１、Ｄ−１、Ｅ−１およびＦ−１からの信号（出力データ）を各々論理変数Ｃ１、Ｄ１、Ｅ１およびＦ１と表す。この場合、排他的論理和回路４１の出力の否定等を論理式で表すと以下のようになる。
【００２５】
【数１】
2004020230.tif 000003
【００２６】
したがって、論理積回路４５の出力（判定ｊ−１）は以下の式１のようになる。
【００２７】
【数２】
2004020230.tif 000004
【００２８】
ここで、ＤＵＴ１（１０）からの出力データとテスタ３０からの期待値データとが一致する場合は、Ｃ１＝ｃ、Ｄ１＝ｄ、Ｅ１＝ｅおよびＦ１＝ｆとなるため、式１の各排他的論理和は０となる。したがって、論理積回路４５の出力（判定ｊ−１）は以下の式２のようになる。
【００２９】
【数３】
2004020230.tif 000005
【００３０】
したがって、ＤＵＴ１（１０）からの出力データとテスタ３０からの期待値データとが一致する場合は、判定ｊ−１＝１となる。この結果、判定ｊ−１が１ではない場合は、ＤＵＴ１（１０）に何らかの故障等の不良が発生していることを知ることができる。試験容易化回路５０の判定ｊ−２に関しては試験容易化回路４０の判定ｊ−２と同様であるため、説明は省略する。
【００３１】
以上より、実施の形態１によれば、図１に示されるように試験装置（試験容易化回路４０および５０、テスタ３０）を構成し、テスタ３０側から期待値データを出力することにより、テスタ３０側におけるＤＵＴ１（１０）の出力専用端子とＤＵＴ２（２０）の出力専用端子とに対応するピンをドライバ３３ないし３６のピンのように共通化することができる。ＤＵＴの数が３台以上になった場合であっても、同様にして新しいＤＵＴの出力専用端子に対応するピンをドライバ３３ないし３６のピンのように共通化することができる。このため、同測数Ｌ（図１ではＬ＝２）を増加させた場合であってもテスタ３０のピン数の増加をＤＵＴ側の出力専用端子の数Ｋ（図１ではＫ＝４）に比例させずに済むことができる。
【００３２】
上述の説明では試験容易化回路４０および５０をＤＵＴ１およびＤＵＴ２の外部に置く構成例を示したが、試験容易化回路４０および５０はＤＵＴ１およびＤＵＴ２の内部にテスト容易化設計回路ＤＦＴ（Ｄｅｓｉｇｎ　Ｆｏｒ　ｔｅｓｔ）として作成してもよい。またはテスタ３０とＤＵＴとの間のインタフェースを行うＤＵＴボード上にＢＯＳＴ（Ｂｕｉｌｔ　Ｏｕｔ　Ｓｅｌｆ　Ｔｅｓｔ）回路として作成しても良い。
【００３３】
実施の形態２．
図２は、ディジタルＩＣ装置等のＤＵＴの試験を行う本発明の実施の形態２における試験装置を示す。図２において、符号１５は１台目の被測定物ＤＵＴ１、２５は２台目の被測定物ＤＵＴ２、３９はＤＵＴ１（１５）およびＤＵＴ２（２５）の試験を行うテスタ、６０と７０とは各々ＤＵＴ１（１５）とＤＵＴ２（２５）とに対応する試験容易化回路である。本実施の形態２における試験装置はテスタ３９と試験容易化回路６０および７０とにより構成される。
【００３４】
図２に示されるように、ＤＵＴ１（１５）は２個の入出力専用端子Ｇ−１およびＨ−１を有している。ＤＵＴ１（１５）の入出力専用端子Ｇ−１およびＨ−１は各々試験容易化回路６０の３ステートバッファ６１、６３に接続されている。ＤＵＴ２（２５）は２個の出力専用端子Ｇ−２およびＨ−２を有している。ＤＵＴ２（２５）の入出力専用端子Ｇ−２およびＨ−２は各々試験容易化回路７０の３ステートバッファ７１、７３に接続されている。
【００３５】
一方、テスタ３９は、図２に示されるように、ＤＵＴ１（１５）およびＤＵＴ２（２５）の動作の試験を行う試験データである信号ａを試験容易化回路６０の３ステートバッファ６１および試験容易化回路７０の３ステートバッファ７１へ出力するドライバ（試験データ出力ドライバ）３１、ドライバ３１からの信号ａを各々ＤＵＴ１（１５）、ＤＵＴ２（２５）へ送るかどうかを制御する制御信号（ＩＯコントロールａ−ｉｏ）を各々３ステートバッファ６１、７１へ出力するドライバ（制御信号出力ドライバ）３１ｃ、ＤＵＴ１（１５）およびＤＵＴ２（２５）の動作の試験を行う試験データである信号ｂを試験容易化回路６０の３ステートバッファ６３および試験容易化回路７０の３ステートバッファ７３へ出力するドライバ３２（試験データ出力ドライバ）、ドライバ３２からの信号ｂを各々ＤＵＴ１（１５）、ＤＵＴ２（２５）へ送るかどうかを制御する制御信号（ＩＯコントロールｂ−ｉｏ）を各々３ステートバッファ６３、７３へ出力するドライバ３２ｃ（制御信号出力ドライバ）、試験容易化回路６０からの判定結果ｊ−３を入力するコンパレータ３７、試験容易化回路７０からの判定結果ｊ−４を入力するコンパレータ３８を有している。
【００３６】
３ステートバッファ６１はドライバ３１ｃからの制御信号（ＩＯコントロールａ−ｉｏ）がアクティブの場合、ドライバ３１からの信号ａをＤＵＴ１（１５）の入出力専用端子Ｇ−１へ通す。一方、ドライバ３１ｃからの制御信号（ＩＯコントロールａ−ｉｏ）がアクティブでない場合、ドライバ３１からの信号ａをＤＵＴ１（１５）の入出力専用端子Ｇ−１へ通さない。この結果、入出力専用端子Ｇ−１からの出力データを試験容易化回路６０の排他的論理和回路６２へ出力することができる。３ステートバッファ６３はドライバ３２ｃからの制御信号（ＩＯコントロールｂ−ｉｏ）がアクティブの場合、ドライバ３２からの信号ｂをＤＵＴ１（１５）の入出力専用端子Ｈ−１へ通す。一方、ドライバ３２ｃからの制御信号（ＩＯコントロールｂ−ｉｏ）がアクティブでない場合、ドライバ３２からの信号ｂをＤＵＴ１（１５）の入出力専用端子Ｈ−１へ通さない。この結果、入出力専用端子Ｈ−１からの出力データを試験容易化回路６０の排他的論理和回路６４へ出力することができる。ＤＵＴ２（２５）についても同様であり、３ステートバッファ７１はドライバ３１ｃからの制御信号（ＩＯコントロールａ−ｉｏ）がアクティブの場合、ドライバ３１からの信号ａをＤＵＴ２（２５）の入出力専用端子Ｇ−２へ通す。一方、ドライバ３１ｃからの制御信号（ＩＯコントロールａ−ｉｏ）がアクティブでない場合、ドライバ３１からの信号ａをＤＵＴ２（２５）の入出力専用端子Ｇ−２へ通さない。この結果、入出力専用端子Ｇ−２からの出力データを試験容易化回路７０の排他的論理和回路７２へ出力することができる。３ステートバッファ７３はドライバ３２ｃからの制御信号（ＩＯコントロールｂ−ｉｏ）がアクティブの場合、ドライバ３２からの信号ｂをＤＵＴ２（２５）の入出力専用端子Ｈ−２へ通す。一方、ドライバ３２ｃからの制御信号（ＩＯコントロールｂ−ｉｏ）がアクティブでない場合、ドライバ３２からの信号ｂをＤＵＴ２（２５）の入出力専用端子Ｈ−２へ通さない。この結果、入出力専用端子Ｈ−２からの出力データを試験容易化回路７０の排他的論理和回路７４へ出力することができる。
【００３７】
試験容易化回路６０はＤＵＴ１（１５）からの出力データとテスタ３９からの期待値データとを比較する回路である。図２に示されるように、試験容易化回路６０は上述の３ステートバッファ６１および６３と排他的論理和回路６２および６４を有している。さらに、ドライバ３１ｃからの制御信号（ＩＯコントロールａ−ｉｏ）およびドライバ３２ｃからの制御信号（ＩＯコントロールｂ−ｉｏ）がアクティブでない場合、排他的論理和回路６２の出力の否定と制御信号（ＩＯコントロールａ−ｉｏ）との論理和を求める論理和回路６５、排他的論理和回路６４の出力の否定と制御信号（ＩＯコントロールｂ−ｉｏ）との論理和を求める論理和回路６６を有している。論理和回路６５の出力と論理和回路６６の出力との論理積を論理積回路６７で求める。この論理積回路６７の出力が試験容易化回路６０におけるＤＵＴ１（１５）の良否（ＧＯ／ＮＧ判定）を示す判定結果（判定ｊ−３）であり、テスタ３０のコンパレータ３７へ出力される。同様に、試験容易化回路７０は上述の３ステートバッファ７１および７３と排他的論理和回路７２および７４を有している。さらに、ドライバ３１ｃからの制御信号（ＩＯコントロールａ−ｉｏ）およびドライバ３２ｃからの制御信号（ＩＯコントロールｂ−ｉｏ）がアクティブでない場合、排他的論理和回路７２の出力の否定と制御信号（ＩＯコントロールａ−ｉｏ）との論理和を求める論理和回路７５、排他的論理和回路７４の出力の否定と制御信号（ＩＯコントロールｂ−ｉｏ）との論理和を求める論理和回路７６を有している。論理和回路７５の出力と論理和回路７６の出力との論理積を論理積回路７７で求める。この論理積回路７７の出力が試験容易化回路７０におけるＤＵＴ２（２５）の良否（ＧＯ／ＮＧ判定）を示す判定結果（判定ｊ−４）であり、テスタ３０のコンパレータ３８へ出力される。
【００３８】
次に、試験容易化回路６０および７０とテスタ３９とを含む試験装置の機能について説明する。ＤＵＴ１（１５）の入出力専用端子Ｇ−１およびＨ−１からの信号（出力データ）を各々論理変数Ｇ１およびＨ１とし、テスタ３９のドライバ３１ｃおよび３２ｃからの制御信号を各々論理変数Ｃａ、Ｃｂとする。この場合、論理和回路６５等の出力を論理式で表すと以下のようになる。
【００３９】
【数４】
2004020230.tif 000006
ここで、記号「＋」は論理和を示す。
【００４０】
したがって、論理積回路６７の出力（判定ｊ−３）は以下の式３のようになる。
【００４１】
【数５】
2004020230.tif 000007
【００４２】
制御信号ＣａおよびＣｂがアクティブでない場合、Ｃａ＝Ｃｂ＝０とすると、ＤＵＴ１（１５）からの出力データとテスタ３９からの期待値データとが一致する場合は、Ｇ１＝ａおよびＨ１＝ｂとなるため、論理積回路６７の出力（判定ｊ−３）は以下の式４のようになる。
【００４３】
【数６】
2004020230.tif 000008
【００４４】
したがって、ＤＵＴ１（１５）からの出力データとテスタ３９からの期待値データとが一致する場合は、判定ｊ−３＝１となる。この結果、判定ｊ−３が１ではない場合は、ＤＵＴ１（１５）に何らかの故障等の不良が発生していることを知ることができる。試験容易化回路７０の判定ｊ−４に関しては試験容易化回路６０の判定ｊ−３と同様であるため、説明は省略する。
【００４５】
以上より、実施の形態２によれば、図２に示されるように試験装置（試験容易化回路６０および７０、テスタ３９）を構成し、テスタ３９側から期待値データを出力することにより、テスタ３９側におけるＤＵＴ１（１５）の出力専用端子とＤＵＴ２（２５）の出力専用端子とに対応するピンをドライバ３１および３２のピンのように共通化することができる。ＤＵＴの数が３台以上になった場合であっても、同様にして新しいＤＵＴの出力専用端子に対応するピンをドライバ３１および３２のピンのように共通化することができる。このため、同測数Ｌ（図２ではＬ＝２）を増加させた場合であってもテスタ３９のピン数の増加をＤＵＴ側の出力専用端子の数Ｋ（図２ではＫ＝２）に比例させずに済むことができる。
【００４６】
実施の形態３．
本実施の形態３では、例えば図１に示されるＤＵＴ１（１０）の出力専用端子Ｃ−１ないしＦ−１から出力される信号のタイミング（ストローブタイミング）が出力専用端子により異なる場合について説明する。図３（Ａ）、（Ｂ）は、本発明の実施の形態３におけるストローブタイミングが異なる場合を説明するタイミングチャートである。説明の便宜上、図３（Ａ）に示されるように信号Ｃ１（出力専用端子Ｃ−１）および信号Ｄ１（出力専用端子Ｄ−１）のストローブタイミングが同じであり、図３（Ｂ）に示されるように信号Ｅ１（出力専用端子Ｅ−１）および信号Ｆ１（出力専用端子Ｆ−１）のストローブタイミングが同じであるものとする。２つのグループに分けたのは説明の便宜上のためであって、３つのグループに分けてもよいことはもちろんである。以下では実施の形態１のＤＵＴ１（１０）を例にとって説明するが、他のＤＵＴ２（２０）であっても同様であり、実施の形態２のＤＵＴ１（１５）、ＤＵＴ２（２５）等であっても同様である。
【００４７】
図３（Ａ）に示されるように、信号Ｃ１およびＤ１のグループは時刻ＴａからＴｃの間に信号（例えば８ビットのデータ等）が出力される。一方、図３（Ｂ）に示されるように信号Ｅ１およびＦ１のグループは時刻ＴｂからＴｄの間に信号が出力される。これらの信号は排他的論理和回路４４等を経て論理積回路４５から判定ｊ−１となって出力されるが、各グループ毎のストローブタイミングで判定を行った方がより実用的である。
【００４８】
次に、出力専用端子Ｃ−１等から出力される信号Ｃ１等と対応するドライバ３３等から出力される信号ｃ等との間におけるタイミングについて説明する。図４（Ａ）ないし（Ｊ）は、出力専用端子から出力される信号と対応するドライバから出力される信号との間におけるタイミングを説明するタイミングチャートである。図４（Ａ）は信号Ｃ１（出力専用端子Ｃ−１）、図４（Ｂ）は信号ｃ（ドライバ３３）、図４（Ｃ）は信号Ｄ１（出力専用端子Ｄ−１）、図４（Ｄ）は信号ｄ（ドライバ３４）、図４（Ｅ）は信号Ｃ１およびＤ１のグループに関してのみ考慮した場合の判定ｊ−１−１である。具体的には実施の形態１と同様に信号Ｃ１と信号ｃとの排他的論理和の否定を求め、信号Ｄ１と信号ｄとの排他的論理和の否定を求める。この後、実施の形態１と異なり上記２つの排他的論理和の否定のみの論理積を判定ｊ−１−１として求める。同様に、図４（Ｆ）は信号Ｅ１（出力専用端子Ｅ−１）、図４（Ｇ）は信号ｅ（ドライバ３５）、図４（Ｈ）は信号Ｆ１（出力専用端子Ｆ−１）、図４（Ｉ）は信号ｆ（ドライバ３６）、図４（Ｊ）は信号Ｅ１およびＦ１のグループに関してのみ考慮した場合の判定ｊ−１−２である。具体的には実施の形態１と同様に信号Ｅ１と信号ｅとの排他的論理和の否定を求め、信号Ｆ１と信号ｆとの排他的論理和の否定を求める。この後、実施の形態１と異なり上記２つの排他的論理和の否定のみの論理積を判定ｊ−１−２として求める。
【００４９】
図４（Ａ）および（Ｂ）に示されるように、信号Ｃ１と信号ｃとは精度上微小時間だけパルス幅が異なっている。詳しくは、時刻Ｔ１で信号ｃが立ち上がった後、微小時間Δｔだけ遅れた時刻Ｔ１＋Δｔで信号Ｃ１が立ち上がる。信号の立下りでは、時刻Ｔ３で信号Ｃ１が立ち下がった後、微小時間Δｔだけ遅れた時刻Ｔ３＋Δｔで信号ｃが立ち下がる。同じグループ内の信号Ｄ１およびｄについても同様である。このため、時刻Ｔ１とＴ１＋Δｔとの間および時刻Ｔ３とＴ３＋Δｔとの間では、信号Ｃ１および信号ｃの排他的論理和の否定はＬｏｗ（論理値０）となり、信号Ｄ１および信号ｄの排他的論理和の否定はＬｏｗ（論理値０）となる。この結果、図４（Ｅ）に示されるように、判定ｊ−１−１（両排他的論理和の否定の論理積）はＬｏｗ（論理値０）となる。つまり、精度上、判定ｊ−１−１が信号Ｃ１等の切り替わり目で瞬間的にＬｏｗ（論理値０）となる。
【００５０】
他のグループについても同様である。図４（Ｆ）および（Ｇ）に示されるように、信号Ｅ１と信号ｅとは精度上微小時間だけパルス幅が異なっている。詳しくは、時刻Ｔ２で信号ｅが立ち上がった後、微小時間Δｔだけ遅れた時刻Ｔ２＋Δｔで信号Ｅ１が立ち上がる。信号の立下りでは、時刻Ｔ４で信号Ｅ１が立ち下がった後、微小時間Δｔだけ遅れた時刻Ｔ４＋Δｔで信号ｅが立ち下がる。同じグループ内の信号Ｆ１およびｆについても同様である。このため、時刻Ｔ２とＴ２＋Δｔとの間および時刻Ｔ４とＴ４＋Δｔとの間では、信号Ｅ１および信号ｅの排他的論理和の否定はＬｏｗ（論理値０）となり、信号Ｆ１および信号ｆの排他的論理和の否定はＬｏｗ（論理値０）となる。この結果、図４（Ｊ）に示されるように、判定ｊ−１−２（両排他的論理和の否定の論理積）はＬｏｗ（論理値０）となる。つまり、精度上、判定ｊ−１−２が信号Ｅ１等の切り替わり目で瞬間的にＬｏｗ（論理値０）となる。
【００５１】
図４（Ｅ）および（Ｊ）に示されるように、時刻Ｔ２とＴ２＋Δｔとの間では、信号Ｃ１および信号Ｄ１のグループのみの場合、判定ｊ−１−１は正しくＨｉｇｈ（論理値１）となっている。しかし、この時刻Ｔ２とＴ２＋Δｔとの間、図４（Ｆ）ないし（Ｊ）に示されるように信号Ｅ１およびＦ１のグループでは、精度上信号の切り替わり目で瞬間的に判定がバタついている。このためストローブタイミングが異なる２つのグループを一緒にして判定すると、安定した判定を得られない場合があり得る。そこで、同じストローブタイミングの信号のグループ毎に判定を行うことにより、上述の信号の切り替わり目を避けることができる。
【００５２】
図５は、ディジタルＩＣ装置等のＤＵＴの試験を行う本発明の実施の形態３における試験装置を示す。図５で図１と同じ符号を付した箇所は同じ機能を有する部分であるため説明は省略する。図５に示される実施の形態３の試験装置と図１に示される実施の形態１の試験装置とが異なる箇所は、試験容易化回路４８において、排他的論理和回路４４の否定および４３の否定のみの論理積を論理積回路４５−１で求めて判定ｊ−１−１とし、排他的論理和回路４２の否定および４１の否定のみの論理積を論理積回路４５−２で求めて判定ｊ−１−２とし、テスタ１１０において、判定ｊ−１−１をコンパレータ３７−１に入力し、判定ｊ−１−２をコンパレータ３７−２に入力している箇所である。すなわちＤＵＴ１（１０）に対して、ストローブタイミングの同じ信号Ｃ１（出力専用端子Ｃ−１）およびＤ１（出力専用端子Ｄ−１）のグループの判定を判定ｊ−１−１として求め、ストローブタイミングの同じ信号Ｅ１（出力専用端子Ｅ−１）およびＦ１（出力専用端子Ｆ−１）のグループの判定を判定ｊ−１−２として求め、これらの判定をテスタ１１０の別々のコンンパレータ３７−１、３７−２に入力している。
【００５３】
試験容易化回路５８においても同様に、排他的論理和回路５４の否定および５３の否定のみの論理積を論理積回路５５−１で求めて判定ｊ−２−１とし、排他的論理和回路５２の否定および５１の否定のみの論理積を論理積回路５５−２で求めて判定ｊ−２−２とし、テスタ１１０において、判定ｊ−２−１をコンパレータ３８−１に入力し、判定ｊ−２−２をコンパレータ３８−２に入力している。すなわち、ＤＵＴ２（２０）に対しても、ストローブタイミングの同じ信号Ｃ２（出力専用端子Ｃ−２）およびＤ２（出力専用端子Ｄ−２）のグループの判定を判定ｊ−２−１として求め、ストローブタイミングの同じ信号Ｅ２（出力専用端子Ｅ−２）およびＦ２（出力専用端子Ｆ−２）のグループの判定を判定ｊ−２−２として求め、これらの判定をテスタ１１０の別々のコンンパレータ３８−１、３８−２に入力している。
【００５４】
上述したように、１個のＤＵＴについてストローブタイミングが同じグループが２個ある場合、判定も２個となるためテスタ１１０側の１個のＤＵＴに対するコンパレータも２個となる。一般的に１個のＤＵＴについてストローブタイミングが同じグループがｎ個（ｎは１以上の整数）ある場合、判定もｎ個となるためテスタ１１０側の１個のＤＵＴに対するコンパレータもｎ個となる。したがって、ＤＵＴの個数がＬ個ある場合、テスタ１１０側のコンパレータの個数はｎ×Ｌとなる。同一のタイプのＤＵＴのみを試験する場合、各ＤＵＴについてｎの値は等しいため、テスタ１１０側のコンパレータの個数は、Ｌ、２Ｌ、３Ｌ等となる。しかし、異なるＤＵＴも含めて試験する場合、各ＤＵＴについてｎの値は異なる。この場合、テスタ１１０側のコンパレータの個数は、Ｌ、Ｌ＋１（１個のＤＵＴだけ２個のグループがある場合）、Ｌ＋２（１個のＤＵＴだけ３個のグループがある場合または２個のＤＵＴだけ２個のグループがある場合）、Ｌ＋３、．．．等となる。結局、実施の形態３における試験装置のテスタ１１０は、一般的に、試験データａ等を出力する複数個のドライバ３１等と、Ｌ個のＤＵＴの各判定結果を入力する少なくともＬ個（好適にはｎ×Ｌ個）のコンパレータ３７等とを有するものである。
【００５５】
上述の説明は実施の形態１のＤＵＴ１（１０）を例にとって説明したが、実施の形態２のＤＵＴ１（１５）を用いた場合であっても同様である。この場合ＤＵＴ１（１５）等は、上述と同様に同じストローブタイミングでｎ個にグループ化できる入出力端子を有しているものとすることができる。したがって、実施の形態２における試験装置のテスタ３９は、一般的に、試験データａ等を出力する複数個のドライバ３１等と、この試験データ等を制御する制御信号Ｃａ等を試験データａ等に対応して出力する複数個のドライバ３１ｃと、Ｌ個のＤＵＴの各判定結果を入力する少なくともＬ個（好適にはｎ×Ｌ個）のコンパレータ３７等とを有するものとすることができる。
【００５６】
以上のようなテスタを試験装置に用いることにより、実施の形態１または２で説明された効果と同様な効果、すなわちＤＵＴの数が３台以上になった場合であっても、新しいＤＵＴの出力専用端子に対応するピンをドライバ３１および３２のピンのように共通化することができる。このため、同測数Ｌ（図５ではＬ＝２）を増加させた場合であってもテスタ１１０のピン数の増加をＤＵＴ側の出力専用端子の数Ｋ（図５ではＫ＝４）に比例させずに済むことができる。
【００５７】
実施の形態４．
上述された試験容易化回路４０、５０、６０、７０、４８および５８等をテスティングバーンインまたはウェーハレベルバーンインにおける複数の被試験ディジタルＩＣ装置の同時測定に使用することもできる。
【００５８】
【発明の効果】
以上説明したように、本発明の試験容易化回路４０等により、試験装置（試験容易化回路４０および５０、テスタ３０等）を構成し、テスタ３０側から期待値データを出力することにより、テスタ３０側におけるＤＵＴ１（１０）の出力専用端子とＤＵＴ２（２０）の出力専用端子とに対応するピンをドライバ３３ないし３６のピンのように共通化することができる。ＤＵＴの数が３台以上になった場合であっても、同様にして新しいＤＵＴの出力専用端子に対応するピンをドライバ３３ないし３６のピンのように共通化することができる。このため、同測数Ｌ（図１ではＬ＝２）を増加させた場合であってもテスタ３０のピン数の増加をＤＵＴ側の出力専用端子の数Ｋ（図１ではＫ＝４）に比例させずに済むことができる。
【図面の簡単な説明】
【図１】ディジタルＩＣ装置等のＤＵＴの試験を行う本発明の実施の形態１における試験装置を示す図である。
【図２】ディジタルＩＣ装置等のＤＵＴの試験を行う本発明の実施の形態２における試験装置を示す図である。
【図３】本発明の実施の形態３におけるストローブタイミングが異なる場合を説明するタイミングチャートである。
【図４】出力専用端子から出力される信号と対応するドライバから出力される信号との間におけるタイミングを説明するタイミングチャートである。
【図５】ディジタルＩＣ装置等のＤＵＴの試験を行う本発明の実施の形態３における試験装置を示す図である。
【図６】ディジタルＩＣ装置等の被測定物（ＤＵＴ）の試験を行う従来の試験装置を示す図である。
【符号の説明】
１０，１５，２０，２５，８０，８５　ＤＵＴ、　３０，３９，９０，１１０テスタ、　３１〜３６，３１ｃ，３２ｃ，９１，９２　ドライバ、　３７，３７−１，３７−２，３８，３８−１，３８−２，９３〜１００　コンパレータ、４０，５０，４８，５８，６０，７０　試験容易化回路、　４１〜４４，５１〜５４，６２，６４，７２，７４　排他的論理和回路、　４５，４５−１，４５−２，５５，５５−１，５５−２，６７，７７　論理積回路、　６１，６３，７１，７３　３ステートバッファ、　６５，６６，７５，７６　論理和回路。
【図１】
2004020230.tif 000009
【図２】
2004020230.tif 000010
【図３】
2004020230.tif 000011
【図４】
2004020230.tif 000012
【図５】
2004020230.tif 000013
【図６】
2004020230.tif 000014