(57)【要約】【課題】データ処理の実行中だけ自動的にクロックを供給し、実行中以外はクロックの供給を停止されることにより省電力が可能となるデータ処理装置を提供すること。【解決手段】データ処理開始が指示されると一定のデータ処理を行い、処理が終わったら終了信号を出力するデータ処理回路を含むデータ処理装置において、データ処理回路に供給するクロックはデータ処理開始信号により制御され、データ処理装置にはデータ処理開始信号を遅延回路により遅延させて入力することにより、クロック供給開始後にデータ処理を開始できるようにする。【選択図】  図１
2004303116.tif 000002
【特許請求の範囲】
【請求項１】
データ処理開始信号に基づいてデータ処理を開始し、一定のデータ処理が終わったらデータ処理終了信号を出力するデータ処理回路と、
前記データ処理開始信号により前記データ処理回路へのクロック供給を開始するクロック制御回路と、
前記データ処理回路と前記クロック制御回路とを制御する制御回路と、
前記データ処理回路に出力する前記データ処理開始信号を遅延させる遅延回路と、を有し、
前記データ処理回路に対してクロックを供給した後にデータ処理開始信号を供給することを特徴とするデータ処理装置。
【請求項２】
データ処理開始信号に基づいてデータ処理を開始し、一定のデータ処理が終わったらデータ処理終了信号を出力するデータ処理回路と、
前記データ処理開始信号により前記データ処理回路へのクロック供給を開始し、前記データ処理終了信号により前記データ処理回路へのクロック供給を停止するクロック制御回路と、
前記データ処理回路と前記クロック制御回路とを制御する制御回路と、
前記クロック制御回路に出力するデータ処理終了信号を遅延させる遅延回路と、を有し、
前記制御回路に対してデータ処理終了信号を供給した後にクロック供給を停止することを特徴とするデータ処理装置。
【請求項３】
データ処理開始信号に基づいてデータ処理を開始し、一定のデータ処理が終わったらデータ処理終了信号を出力するデータ処理回路と、
前記データ処理開始信号により前記データ処理回路へのクロック供給を開始し、前記データ処理終了信号により前記データ処理回路へのクロック供給を停止するクロック制御回路と、
前記データ処理回路と前記クロック制御回路とを制御する制御回路と、
前記データ処理回路に出力する前記データ処理開始信号を遅延させる第１の遅延回路と、
前記クロック制御回路に出力するデータ処理終了信号を遅延させる第２の遅延回路と、
を有し、前記データ処理回路に対してクロックを供給した後にデータ処理開始信号を供給し、データ処理終了信号を供給した後にクロックを停止することを特徴とするデータ処理装置。
【請求項４】
データ処理開始信号に基づいてデータ処理を開始し、一定のデータ処理が終わったらデータ処理終了信号を出力するデータ処理回路と、
前記データ処理開始信号により前記データ処理回路へのクロック供給を開始するクロック制御回路と、
前記データ処理開始信号を遅延させて前記データ処理回路へリセット信号として出力する第１の遅延回路と、
前記第１の遅延回路により遅延したデータ処理開始信号をさらに遅延させて前記データ処理回路に出力する第２の遅延回路と、を有し、
前記データ処理回路に対してクロックを供給した後にリセット信号を供給し、その後データ処理開始信号を供給することを特徴とするデータ処理装置。
【請求項５】
データ処理開始信号に基づいてデータ処理を開始し、一定のデータ処理が終わったらデータ処理終了信号を出力するデータ処理回路と、
前記データ処理終了信号により前記データ処理回路に供給するクロックの分周を開始し、前記データ処理開始信号により前記データ処理回路に供給するクロックの分周を解除するクロック分周制御回路と、
前記データ処理回路に出力する前記データ処理開始信号を遅延させる遅延回路と、を有し、
前記データ処理回路に対して分周しないクロックを供給した後にデータ処理開始信号を供給することを特徴とするデータ処理装置。
【請求項６】
データ処理開始信号に基づいてデータ処理を開始し、一定のデータ処理が終わったらデータ処理終了信号を出力するデータ処理回路と、
前記データ処理終了信号により前記データ処理回路に供給するクロックの分周を開始し、前記データ処理開始信号により前記データ処理回路に供給するクロックの分周を解除するクロック分周制御回路と、
前記データ処理回路に出力する前記データ処理開始信号を遅延させる第１の遅延回路と、
前記クロック分周制御回路に出力するデータ処理終了信号を遅延させる第２の遅延回路と、を有し、
前記データ処理回路に対して分周しないクロックを供給した後にデータ処理開始信号を供給し、データ処理終了信号を供給した後にクロックを分周することを特徴とするデータ処理装置。
【請求項７】
データ転送要求信号を出力することによりデータ処理を開始し、一定のデータ処理が終わったらデータ処理終了信号を出力するデータ処理回路と、
前記データ処理終了信号により前記データ処理回路に供給するクロックの分周を開始し、前記データ転送要求信号により前記データ処理回路に供給するクロックの分周を解除するクロック分周制御回路と、を有し、
データ転送が開始したら前記データ処理回路に対してクロックを分周しないで供給し、データ転送が終了したらクロックを分周して供給することを特徴とするデータ処理装置。
【請求項８】
データ処理開始信号に基づいてデータ処理を開始し、データ処理終了信号が入力されるまで処理を行うデータ処理回路と、
前記データ処理開始信号により前記データ処理回路へのクロック供給を開始し、前記データ処理終了信号により前記データ処理回路へのクロック供給を停止するクロック制御回路と、
前記データ処理回路に出力する前記データ処理開始信号を遅延させる第１の遅延回路と、
前記データ処理終了信号を遅延させる第２の遅延回路と、を有し、
前記データ処理回路に対してクロックを供給した後にデータ処理開始信号を供給し、データ処理終了信号を供給した後にクロックを停止することを特徴とするデータ処理装置。
【請求項９】
データ処理開始信号とクロックに基づいてデータ処理を行うデータ処理手段と、
前記データ処理開始信号を供給する制御手段と、
該データ処理開始信号に基づいて前記クロックを供給するクロック供給手段と、
前記データ処理開始信号に遅延処理を施す遅延手段と、
を具備するデータ処理装置であって、
前記データ処理手段は、前記遅延手段により遅延処理を施されたデータ処理開始信号に基づきデータ処理を開始することを特徴とするデータ処理装置。
【請求項１０】
データ処理開始信号とクロックに基づいてデータ処理を行い、該データ処理が終了したときにデータ処理終了信号を出力するデータ処理手段と、
前記データ処理開始信号を供給する制御手段と、
該データ処理開始信号に基づいて前記クロックを供給を開始し、前記データ処理終了信号に基づいてクロックの供給を停止するクロック供給手段と、
前記データ処理終了信号に遅延処理を施す遅延手段と、
を具備するデータ処理装置であって、
前記クロック供給手段は、前記遅延手段により遅延処理を施されたデータ処理終了信号に基づきクロックを停止することを特徴とするデータ処理装置。
【請求項１１】
データ処理開始信号とクロックに基づいてデータ処理を行うデータ処理手段のデータ処理方法であって、
前記データ処理開始信号に基づいてクロックを前記データ処理手段へ供給した後、前記データ処理開始信号に基づいてデータ処理を開始することを特徴とするデータ処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータ処理装置の省電力化に関するものである。
【０００２】
【従来の技術】
同期回路で構成されたデータ処理装置においては、クロック信号に同期して自己に供給されるデータ入力信号の取り込み動作を行う種々の機能回路ブロックが含まれており、通常これらの機能回路ブロックには常時クロック信号が供給されるように構成される。
【０００３】
しかし、回路規模が大きくなり動作速度が上昇してくると、クロック信号が常時入力されるだけで大きな電力が消費されるようになる。
【０００４】
そこで、特許文献１では所定の機能ブロックが動作中であるか否かを判断する手段と所定の機能ブロックが動作中である時だけクロックを供給する手段とを設け、非動作の間はクロックの供給を停止させている。
【０００５】
また、特許文献２では所定の機能ブロックが動作中であるか否かを判断する手段として、入力ピンから各々入力される２本以上の信号の状態をモニタし、これら２本以上の信号の全てが所定の一定時間以上停止しているか否かを検出し、これに応じて内部回路に供給される内部クロック信号の動作または停止を制御するようにしている。
【０００６】
【特許文献１】
特開平７−９９４３４号公報
【特許文献２】
特開平１１−１４３５７０
【０００７】
【発明が解決しようとする課題】
機能回路ブロックにはデータ処理開始を外部から指示すると一定のデータ処理を行い、処理が終わったら終了信号を出力して停止するものがある。この場合は内部の状態をモニタして外部でクロック供給／停止を判断する必要がなく、外部からの処理開始指示と同時にクロック供給を行い、処理終了信号と同時にクロック停止を行えば良い。
【０００８】
しかし、処理開始指示信号によりクロック供給を開始することになるため、この機能回路ブロックは処理開始指示信号を受け取った後にクロックの供給をうけることとなる。
【０００９】
このため、処理開始指示信号の立ち上がりエッジを検出することができず、クロックが供給されてもデータ処理動作を開始することができない場合がある。また、処理開始指示信号が短パルスの場合も立ち上りエッジを検出することができず、クロックが供給されてもデータ処理動作を開始することができない場合がある。
【００１０】
そこで、本発明ではクロックが供給された後に機能回路ブロックが処理開始指示信号を受け取るようにして、確実にデータ処理動作を開始することのできるデータ処理装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記課題は、データ処理開始が指示されると一定のデータ処理を行い、処理が終わったら終了信号を出力するデータ処理回路を含むデータ処理装置において、データ処理回路に供給するクロックはデータ処理開始信号により制御され、データ処理装置にはデータ処理開始信号を遅延回路により遅延させて入力することにより、クロック供給開始後にデータ処理を開始することで改善できる。
【００１２】
【発明の実施の形態】
以下、本発明を光ディスク再生装置におけるデータ処理装置に適用した場合の実施例を、図を参照して説明する。
【００１３】
図１４は本発明の第１の実施例のデータ処理装置を含む光ディスク再生装置を示すブロック図である。光ディスク１４から光ピックアップ１５により読み出されたデータはプリアンプ１６にて増幅され、復調回路１７でデータ復調された後、ＲＡＭコントローラ２を介してＤＲＡＭ３に書き込まれる。ＤＲＡＭ３に書き込まれたデータはＲＡＭコントローラ２を介して誤り訂正回路１により誤り訂正が行われ、デスクランブル回路１８にてスクランブルが解かれた後、ホストインタフェイス１９を介してホストＰＣに送られる。
【００１４】
図１は本発明の第１の実施例であるデータ処理装置を示すブロック図である。１は誤り訂正回路であり、ＲＡＭコントローラ２を介してＤＲＡＭ３とデータｅｃｃ＿ｄａｔａの入出力を行い、ＤＲＡＭ３上のデータの誤り訂正を行う。誤り訂正回路１はＲＡＭコントローラ２からの誤り訂正起動信号ｅｃｃ＿ｓｔａｒｔを遅延回路４により遅延させたｄｅｌａｙｅｄ＿ｅｃｃ＿ｓｔａｒｔにより起動し、所定の誤り訂正を実行したのち、誤り訂正終了信号ｅｃｃ＿ｅｎｄをＲＡＭコントローラ２とＲＳフリップフロップ５に出力して停止する。誤り訂正回路１の動作クロックはｅｃｃ＿ｃｌｋである。
【００１５】
２はＲＡＭコントローラであり、誤り訂正回路１や図に記載されていない他の回路からのＤＲＡＭアクセス要求を調整し、ＤＲＡＭ３のデータリード／ライトを制御する。３はＤＲＡＭであり、ＲＡＭコントローラ２の制御によりデータリード／ライトを行う。４は遅延回路であり、ＲＡＭコントローラ２からの誤り訂正起動信号ｅｃｃ＿ｓｔａｒｔを遅延させたｄｅｌａｙｅｄ＿ｅｃｃ＿ｓｔａｒｔを誤り訂正回路１に出力する。５はＲＳフリップフロップであり、クロックｏｎ／ｏｆｆ制御信号ｅｃｃ＿ｃｌｋｅｎをｅｃｃ＿ｓｔａｒｔにより“Ｈ”にし、ｅｃｃ＿ｅｎｄにより“Ｌ”にする。６はクロックゲートであり、ｅｃｃ＿ｃｌｋｅｎにより常時動作のクロックｃｌｏｃｋをゲートし、誤り訂正回路１の動作クロックｅｃｃ＿ｃｌｋの供給と停止を行う。ｅｃｃ＿ｃｌｋはｅｃｃ＿ｓｔａｒｔにより供給開始され、ｅｃｃ＿ｅｎｄにより供給停止される。誤り訂正回路１はｅｃｃ＿ｃｌｋが供給されてから起動信号ｄｅｌａｙｅｄ＿ｅｃｃ＿ｓｔａｒｔを受け取り、終了信号ｅｃｃ＿ｅｎｄを出力してからｅｃｃ＿ｃｌｋ供給が停止される。
【００１６】
次に本発明の第１の実施例であるデータ処理回路の動作をタイミングチャートで説明する。図２は誤り訂正回路１の動作クロックｅｃｃ＿ｃｌｋの供給と停止を示すタイミングチャートである。
【００１７】
ＲＡＭコントローラ２から誤り訂正起動信号ｅｃｃ＿ｓｔａｒｔが出力されるとＲＳフリップフロップから出力されるクロックｏｎ／ｏｆｆ制御信号ｅｃｃ＿ｃｌｋｅｎが“Ｈ”となり、誤り訂正回路１にｅｃｃ＿ｃｌｋが供給される。ｅｃｃ＿ｃｌｋが供給された後、ｄｅｌａｙｅｄ＿ｅｃｃ＿ｓｔａｒｔが誤り訂正回路１に入力され誤り訂正を開始する。
【００１８】
誤り訂正が終了すると、終了信号ｅｃｃ＿ｅｎｄを出力して停止する。ｅｃｃ＿ｅｎｄが出力されるとＲＳフリップフロップから出力されるｅｃｃ＿ｃｌｋｅｎが“Ｌ”となり、誤り訂正回路１へのｅｃｃ＿ｃｌｋ供給が停止される。
【００１９】
以上により、本発明の第１の実施例では、データ処理中だけ誤り訂正回路１にクロックが供給され、処理中以外はクロックの供給を停止させることにより省電力が可能となる。また、クロックが供給後に起動信号を受け取るため、確実にデータ処理動作を開始することができる。
【００２０】
図３は本発明の第２の実施例であるデータ処理装置を示すブロック図である。第１の実施例と同一な個所は説明を省略する。７は遅延回路であり、誤り訂正回路１からの終了信号ｅｃｃ＿ｅｎｄを遅延させたｄｅｌａｙｅｄ＿ｅｃｃ＿ｅｎｄをＲＳフリップフロップ５に出力する。
【００２１】
本実施例では、ｅｃｃ＿ｃｌｋはｅｃｃ＿ｓｔａｒｔにより供給開始され、ｅｃｃ＿ｅｎｄにより供給停止される。誤り訂正回路１はｅｃｃ＿ｃｌｋが供給されてから起動信号ｄｅｌａｙｅｄ＿ｅｃｃ＿ｓｔａｒｔを受け取り、終了信号ｅｃｃ＿ｅｎｄを出力してから遅延回路７の遅延分だけ遅れてｅｃｃ＿ｃｌｋ供給が停止される。
【００２２】
次に本発明の第２の実施例であるデータ処理回路の動作をタイミングチャートで説明する。図４は誤り訂正回路１の動作クロックｅｃｃ＿ｃｌｋの供給と停止を示すタイミングチャートである。ＲＡＭコントローラ２から誤り訂正起動信号ｅｃｃ＿ｓｔａｒｔが出力されるとクロックｏｎ／ｏｆｆ制御信号ｅｃｃ＿ｃｌｋｅｎ２が“Ｈ”となり、誤り訂正回路１にｅｃｃ＿ｃｌｋが供給される。ｅｃｃ＿ｃｌｋが供給された後、ｄｅｌａｙｅｄ＿ｅｃｃ＿ｓｔａｒｔが誤り訂正回路１に入力され誤り訂正を開始する。
【００２３】
誤り訂正が終了すると、終了信号ｅｃｃ＿ｅｎｄを出力して停止する。ｅｃｃ＿ｅｎｄが出力された後、ｄｅｌａｙｅｄ＿ｅｃｃ＿ｅｎｄが出力され、ｅｃｃ＿ｃｌｋｅｎ２が“Ｌ”となり、誤り訂正回路１へのｅｃｃ＿ｃｌｋ供給が停止される。
【００２４】
以上により、本発明の第２の実施例では第１の実施例と同様にデータ処理の実行中だけ自動的にクロックが供給され、実行中以外はクロックの供給を停止させることにより省電力が可能となる。また、クロックが供給されてから起動信号を受け取れるため、確実にデータ処理動作を開始することができる。さらに、第２の実施例では終了信号を出力した後も遅延回路の遅延分だけクロックが供給されるため、内部にシフトレジスタ等があり終了処理に数クロックを要する場合でも確実に停止することができる。
【００２５】
図５は本発明の第３の実施例であるデータ処理装置を示すブロック図である。第１の実施例と同一な個所は説明を省略する。８は遅延回路であり、ＲＡＭコントローラ２からの誤り訂正起動信号ｅｃｃ＿ｓｔａｒｔを遅延させたｅｃｃ＿ｒｅｓｅｔを誤り訂正回路１に回路リセットとして出力する。９は遅延回路であり、ｅｃｃ＿ｒｅｓｅｔをさらに遅延させたｄｅｌａｙｅｄ＿ｅｃｃ＿ｓｔａｒｔを誤り訂正回路１に出力する。
【００２６】
本実施例では、誤り訂正回路１はｅｃｃ＿ｃｌｋが供給されてから回路リセットｅｃｃ＿ｒｅｓｅｔを受け取り、次に起動信号ｄｅｌａｙｅｄ＿ｅｃｃ＿ｓｔａｒｔを受け取り、終了信号ｅｃｃ＿ｅｎｄを出力してからｅｃｃ＿ｃｌｋ供給が停止される。
【００２７】
次に本発明の第３の実施例であるデータ処理回路の動作をタイミングチャートで説明する。図６は誤り訂正回路１の動作クロックｅｃｃ＿ｃｌｋの供給と停止を示すタイミングチャートである。ＲＡＭコントローラ２からの誤り訂正起動信号ｅｃｃ＿ｓｔａｒｔが出力されるとクロックｏｎ／ｏｆｆ制御信号ｅｃｃ＿ｃｌｋｅｎ３が“Ｈ”となり、誤り訂正回路１にｅｃｃ＿ｃｌｋが供給される。ｅｃｃ＿ｃｌｋが供給された後、ｅｃｃ＿ｒｅｓｅｔが誤り訂正回路１に入力されて回路がリセットされ、次に起動信号ｄｅｌａｙｅｄ＿ｅｃｃ＿ｓｔａｒｔが誤り訂正回路１に入力され誤り訂正を開始する。
【００２８】
誤り訂正が終了すると、終了信号ｅｃｃ＿ｅｎｄを出力して停止する。ｅｃｃ＿ｅｎｄが出力されるとｅｃｃ＿ｃｌｋｅｎ３が“Ｌ”となり、誤り訂正回路１へのｅｃｃ＿ｃｌｋ供給が停止される。
【００２９】
以上により、本発明の第３の実施例では第１の実施例と同様にデータ処理の実行中だけ自動的にクロックが供給され、実行中以外はクロックの供給を停止させることにより省電力が可能となる。さらに、第３の実施例ではクロックが供給されてからリセットが入力され、さらにその後に起動信号を受け取れるため、リセット後の初期状態から確実にデータ処理動作を開始することができる。
【００３０】
図７は本発明の第４の実施例であるデータ処理装置を示すブロック図である。第１の実施例と同一な個所は説明を省略する。ＲＳフリップフロップ５はクロック切り換え信号ｅｃｃ＿ｃｌｋｓｅｌをｅｃｃ＿ｓｔａｒｔにより“Ｈ”にし、ｅｃｃ＿ｅｎｄにより“Ｌ”にする。１０は分周回路であり、誤り訂正回路１に出力するクロックｅｃｃ＿ｃｌｋを１／ｎ（ｎ：自然数）に分周する。１１はマルチプレクサであり、ｅｃｃ＿ｃｌｋｓｅｌにより誤り訂正回路１に供給するクロックをｃｌｏｃｋとｃｌｏｃｋ／ｎとに切り換える。
【００３１】
本実施例では、ｅｃｃ＿ｃｌｋはｅｃｃ＿ｓｔａｒｔにより分周解除され、ｅｃｃ＿ｅｎｄにより分周設定される。誤り訂正回路１はｅｃｃ＿ｃｌｋが分周解除されてから起動信号ｄｅｌａｙｅｄ＿ｅｃｃ＿ｓｔａｒｔを受け取り、終了信号ｅｃｃ＿ｅｎｄを出力してからｅｃｃ＿ｃｌｋが分周設定される。
【００３２】
次に本発明の第４の実施例であるデータ処理回路の動作をタイミングチャートで説明する。図８は誤り訂正回路１の動作クロックｅｃｃ＿ｃｌｋの分周と解除を示すタイミングチャートである。ＲＡＭコントローラ２から誤り訂正起動信号ｅｃｃ＿ｓｔａｒｔが出力されるとクロック切り換え信号ｅｃｃ＿ｃｌｋｓｅｌが“Ｈ”となり、誤り訂正回路１に分周解除されたｃｌｏｃｋが供給される。分周解除されたｃｌｏｃｋが供給された後、起動信号ｄｅｌａｙｅｄ＿ｅｃｃ＿ｓｔａｒｔが誤り訂正回路１に入力され誤り訂正を開始する。
【００３３】
誤り訂正が終了すると、終了信号ｅｃｃ＿ｅｎｄを出力して停止する。ｅｃｃ＿ｅｎｄが出力されるとｅｃｃ＿ｃｌｋｓｅｌが“Ｌ”となり、誤り訂正回路１へ分周されたｃｌｏｃｋが供給される。
【００３４】
以上により、本発明の第４の実施例ではデータ処理の実行中だけ自動的にクロックが分周解除されて供給され、実行中以外は分周されたクロックを供給することにより省電力が可能となる。また、クロックが分周解除されてから起動信号を受け取れるため、確実にデータ処理動作を開始することができる。
【００３５】
図９は本発明の第５の実施例であるデータ処理装置を示すブロック図である。第４の実施例と同一な個所は説明を省略する。７は遅延回路であり、誤り訂正回路１からの終了信号ｅｃｃ＿ｅｎｄを遅延させたｄｅｌａｙｅｄ＿ｅｃｃ＿ｅｎｄをＲＳフリップフロップ５に出力する。
【００３６】
本実施例では、ＲＳフリップフロップ５はクロック切り換え信号ｅｃｃ＿ｃｌｋｓｅｌ２をｅｃｃ＿ｓｔａｒｔにより“Ｈ”にし、ｄｅｌａｙｅｄ＿ｅｃｃ＿ｅｎｄにより“Ｌ”にする。マルチプレクサ１１は、ｅｃｃ＿ｃｌｋｓｅｌ２により誤り訂正回路１に供給するクロックｅｃｃ＿ｃｌｋをｃｌｏｃｋとｃｌｏｃｋ／ｎとに切り換える。ｅｃｃ＿ｃｌｋはｅｃｃ＿ｓｔａｒｔにより分周解除され、ｄｅｌａｙｅｄ＿ｅｃｃ＿ｅｎｄにより分周設定される。誤り訂正回路１はｅｃｃ＿ｃｌｋが分周解除されてから起動信号ｄｅｌａｙｅｄ＿ｅｃｃ＿ｓｔａｒｔを受け取り、終了信号ｅｃｃ＿ｅｎｄを出力してから遅延回路７の遅延分だけ遅れてｅｃｃ＿ｃｌｋが分周設定される。
【００３７】
次に本発明の第５の実施例であるデータ処理回路の動作をタイミングチャートで説明する。図１０は誤り訂正回路１の動作クロックｅｃｃ＿ｃｌｋの分周と解除を示すタイミングチャートである。ＲＡＭコントローラ２から誤り訂正起動信号ｅｃｃ＿ｓｔａｒｔが出力されるとクロック切り換え信号ｅｃｃ＿ｃｌｋｓｅｌ２が“Ｈ”となり、誤り訂正回路１に分周解除されたｃｌｏｃｋが供給される。分周解除されたｃｌｏｃｋが供給された後、起動信号ｄｅｌａｙｅｄ＿ｅｃｃ＿ｓｔａｒｔが誤り訂正回路１に入力され誤り訂正を開始する。誤り訂正が終了すると、終了信号ｅｃｃ＿ｅｎｄを出力して停止する。ｅｃｃ＿ｅｎｄが出力されると遅延回路７の遅延分だけ遅れたｄｅｌａｙｅｄ＿ｅｃｃ＿ｅｎｄによりｅｃｃ＿ｃｌｋｓｅｌ２が“Ｌ”となり、誤り訂正回路１へ分周されたｃｌｏｃｋが供給される。
【００３８】
以上により、本発明の第５の実施例では第４の実施例と同様にデータ処理の実行中だけ自動的にクロックが分周解除されて供給され、実行中以外は分周されたクロックを供給することにより省電力が可能となる。また、クロックが分周解除されてから起動信号を受け取れるため、確実にデータ処理動作を開始することができる。さらに、第５の実施例では終了信号を出力した後も遅延回路の遅延分だけ遅れてクロックが分周設定されるため、内部にシフトレジスタ等があり終了処理に数クロックを要する場合でも確実に停止することができる。
【００３９】
図１１は本発明の第６の実施例であるデータ処理装置を示すブロック図である。第４の実施例と同一な個所は説明を省略する。
【００４０】
本実施例では、誤り訂正回路１は、起動するとＲＡＭコントローラ２に対してデータ転送リクエストｅｃｃ＿ｄｒｅｑを出力する。ＲＡＭコントローラ２はｅｃｃ＿ｄｒｅｑを受け取ったらＤＲＡＭアクセス要求を調整し、データ転送アクノリッジｅｃｃ＿ｄａｃｋを出力してｅｃｃ＿ｄａｔａによりデータ転送を行う。ＲＳフリップフロップ５はクロック切り換え信号ｅｃｃ＿ｃｌｋｓｅｌ３をｅｃｃ＿ｄｒｅｑにより“Ｈ”にし、ｅｃｃ＿ｅｎｄにより“Ｌ”にする。マルチプレクサ１１は、ｅｃｃ＿ｃｌｋｓｅｌ３により誤り訂正回路１に供給するクロックｅｃｃ＿ｃｌｋをｃｌｏｃｋとｃｌｏｃｋ／ｎとに切り換える。なお、通常ＲＡＭコントローラ２のｅｃｃ＿ｄｒｅｑ入力からｅｃｃ＿ｄａｃｋ出力までは数クロックかかるため、その間にクロックの切り換えを行うことができるが、切り換えが間に合わない場合はＲＡＭコントローラ２に出力するｅｃｃ＿ｄｒｅｑのみを遅延回路により遅らせると良い。誤り訂正回路１はｅｃｃ＿ｃｌｋが分周解除されてからデータ転送アクノリッジｅｃｃ＿ｄａｃｋを受け取り、終了信号ｅｃｃ＿ｅｎｄを出力してからｅｃｃ＿ｃｌｋが分周設定される。
【００４１】
次に本発明の第６の実施例であるデータ処理装置のクロックの分周と解除をタイミングチャートで説明する。図１２は誤り訂正回路１の動作クロックｅｃｃ＿ｃｌｋの分周と解除を示すタイミングチャートである。誤り訂正回路１が出力するデータ転送リクエストｅｃｃ＿ｄｒｅｑによりクロック切り換え信号ｅｃｃ＿ｃｌｋｓｅｌ３が“Ｈ”になり、誤り訂正回路１に分周解除されたｅｃｃ＿ｃｌｋが供給される。誤り訂正が終了すると、終了信号ｅｃｃ＿ｅｎｄを出力して停止する。ｅｃｃ＿ｅｎｄが出力されるとｅｃｃ＿ｃｌｋｓｅｌ３が“Ｌ”となり、誤り訂正回路１には分周されたｅｃｃ＿ｃｌｋが供給される。
【００４２】
以上により、本発明の第６の実施例では第４の実施例と同様にデータ処理の実行中だけ自動的にクロックが分周解除されて供給され、実行中以外は分周されたクロックを供給することにより省電力が可能となる。さらに、第６の実施例では第４の実施例のようにクロック分周解除のためにデータ処理起動信号を使用する必要は特になく、データ転送リクエストさえあればクロック分周解除できる。
【００４３】
図１３は本発明の第７の実施例であるデータ処理装置を示すブロック図である。第２の実施例と同一な個所は説明を省略する。１２は誤り訂正符号付加回路であり、ＲＡＭコントローラ１３を介してＤＲＡＭ３とデータｅｃｃ＿ｄａｔａの入出力を行い、ＤＲＡＭ３上のデータに対して誤り訂正符号の付加を行う。誤り訂正符号付加回路１２はＲＡＭコントローラ１３からの誤り訂正符号付加起動信号ｅｃｃ＿ｓｔａｒｔを遅延回路４により遅延させたｄｅｌａｙｅｄ＿ｅｃｃ＿ｓｔａｒｔにより起動し、終了信号ｅｃｃ＿ｅｎｄ２により停止する。誤り訂正符号付加回路１２の動作クロックはｅｃｃ＿ｃｌｋである。１３はＲＡＭコントローラであり、誤り訂正符号付加回路１２や図に記載されていない他の回路からのＤＲＡＭアクセス要求を調整し、ＤＲＡＭ３のデータリード／ライトを制御する。また、ＲＡＭコントローラ１３は誤り訂正符号付加終了時に終了信号ｅｃｃ＿ｅｎｄ２を誤り訂正符号付加回路１２と遅延回路７に出力する。遅延回路７はＲＡＭコントローラ１３からの誤り訂正符号付加終了信号ｅｃｃ＿ｅｎｄ２を遅延させたｄｅｌａｙｅｄ＿ｅｃｃ＿ｅｎｄ２をＲＳフリップフロップ５に出力する。ＲＳフリップフロップ５はクロックｏｎ／ｏｆｆ制御信号ｅｃｃ＿ｃｌｋｅｎ４をｅｃｃ＿ｓｔａｒｔにより“Ｈ”にし、ｄｅｌａｙｅｄ＿ｅｃｃ＿ｅｎｄ２により  “Ｌ”にする。
【００４４】
以上により、本発明の第７の実施例では第２の実施例と同様にデータ処理の実行中だけ自動的にクロックが供給され、実行中以外はクロックの供給を停止させることにより省電力が可能となる。また、クロックが供給されてから起動信号を受け取れるため、確実にデータ処理動作を開始することができ、終了信号を出力した後も遅延回路の遅延分だけクロックが供給されるため、内部にシフトレジスタ等があり終了処理に数クロックを要する場合でも確実に停止することができる。さらに、第７の実施例では第２の実施例のようにクロック供給の停止のためにデータ処理終了信号を該当ブロックが自ら出力する必要は特になく、該当ブロック以外からのデータ処理終了信号によってクロック停止できる。
【００４５】
なお、上記各実施例では、本発明を誤り訂正回路または誤り訂正符号付加回路を含むデータ処理装置に適用した場合を例として説明したが、本発明は上記各実施例に限定されるものではなく、その主旨を逸脱しない範囲で種々に変形して実施することができるものである。すなわち、本願発明における誤り訂正起動信号に相当するデータ処理開始信号に基づいて信号処理回路へのクロックの供給が開始され、かつ、遅延処理が施されたデータ処理開始信号に基づいて信号処理回路での処理を開始する構成としても上記実施例と同様の効果を得ることができる。
【００４６】
また、上記各本実施例において、遅延回路としてＤフリップフロップやこれを組み合わせたシフトレジスタを用いるのが一般的だがアナログディレイを用いても良い。また、ＲＳフリップフロップ５としてＪＫフリップフロップを用いても良く、ｅｃｃ＿ｃｌｋｅｎをｅｃｃ＿ｓｔａｒｔにより“Ｈ”にしてｅｃｃ＿ｅｎｄにより“Ｌ”にできるものであれば何でも良い。
【００４７】
【発明の効果】
本発明は以上説明した構成により、データ処理の実行中だけ自動的にクロックを供給し、実行中以外はクロックの供給を停止させることにより省電力を図ることができる。また、クロックが供給されてから起動信号を受け取れるため、確実にデータ処理動作を開始することができる。さらに、終了信号を出力した後にクロックが停止されるため、確実にデータ処理動作を終了することができる。
【００４８】
すなわち、各々の回路でのデータ処理実行中だけ自動的にクロックが供給され、実行中以外は該回路へのクロックの供給を停止させることにより装置全体の省電力化を図ることができ、バッテリ駆動時にはユーザが装置を使用できる時間を延ばすことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例のデータ処理装置を示すブロック図である。
【図２】本発明の第１の実施例のデータ処理装置の動作を説明するタイミングチャートである。
【図３】本発明の第２の実施例のデータ処理装置を示すブロック図である。
【図４】本発明の第２の実施例のデータ処理装置の動作を説明するタイミングチャートである。
【図５】本発明の第３の実施例のデータ処理装置を示すブロック図である。
【図６】本発明の第３の実施例のデータ処理装置の動作を説明するタイミングチャートである。
【図７】本発明の第４の実施例のデータ処理装置を示すブロック図である。
【図８】本発明の第４の実施例のデータ処理装置の動作を説明するタイミングチャートである。
【図９】本発明の第５の実施例のデータ処理装置を示すブロック図である。
【図１０】本発明の第５の実施例のデータ処理装置の動作を説明するタイミングチャートである。
【図１１】本発明の第６の実施例のデータ処理装置を示すブロック図である。
【図１２】本発明の第６の実施例のデータ処理装置の動作を説明するタイミングチャートである。
【図１３】本発明の第７の実施例のデータ処理装置を示すブロック図である。
【図１４】本発明の第１の実施例のデータ処理装置を含む光ディスク再生装置を示すブロック図である
【符号の説明】
１…誤り訂正回路、２…ＲＡＭコントローラ、３…ＤＲＡＭ、４…遅延回路、５…ＲＳフリップフロップ、６…クロックゲート、７…遅延回路、８…遅延回路、９…遅延回路、１０…分周回路、１１…マルチプレクサ、１２…誤り訂正符号付加回路、１３…ＲＡＭコントローラ、１４…光ディスク、１５…光ピックアップ、１６…プリアンプ、１７…復調回路、１８…デスクランブル回路、１９…ホストインタフェイス
【図１】
2004303116.tif 000003
【図２】
2004303116.tif 000004
【図３】
2004303116.tif 000005
【図４】
2004303116.tif 000006
【図５】
2004303116.tif 000007
【図６】
2004303116.tif 000008
【図７】
2004303116.tif 000009
【図８】
2004303116.tif 000010
【図９】
2004303116.tif 000011
【図１０】
2004303116.tif 000012
【図１１】
2004303116.tif 000013
【図１２】
2004303116.tif 000014
【図１３】
2004303116.tif 000015
【図１４】
2004303116.tif 000016