(57)【要約】【課題】ＡＴＭ制御部のＡＴＭセル滞留時間を最低限に抑えるポーリング制御方式を提供する。【解決手段】ＦＩＦＯ１１はＵＴＯＰＩＡレベル２に接続される各ＰＨＹ機能カード２，２ａ，２ｂ宛にＡＴＭセルを格納する。ＡＴＭセルスイッチング制御部１２は発生したＡＴＭセルをＦＩＦＯ１１に格納する。送信クロック生成部１３はＵＴＯＰＩＡレベル２のインタフェースとして送信クロック３を生成する。送信ＣＬＡＶ監視部１４はＡＴＭセル送信可否通知の送信ＣＬＡＶ８を受信する。送信アドレス生成部１５は送信アドレス４を生成出力する。ＡＴＭセル送信部１７はＦＩＦＯ１１からＡＴＭセルを読み出し送信データ５として出力し送信ＳＯＣ７の制御を行う。ＰＨＹ実装監視部１６はＰＨＹ機能カード２，２ａ，２ｂからのＰＨＹ実装信号９を監視し、送信アドレス生成部１５に通知する。【選択図】　　　図２
2004064449.tif 000002
【特許請求の範囲】
【請求項１】
ＡＴＭ（Ａｓｙｎｃｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ）レイヤ機能と複数のＰＨＹ（Ｐｈｙｓｉｃａｌ　Ｌａｙｅｒ　Ｐｒｏｔｏｃｏｌ）レイヤ機能を接続するポーリング制御方式であって、
前記ＰＨＹ機能カードの実装状態を管理することでアドレスポーリングを変更し、前記ＰＨＹ機能カード実装数が少ないときにＡＴＭ制御部に滞留するＡＴＭセルの滞留時間を最低限に抑えることを特徴とするポーリング制御方式。
【請求項２】
ＡＴＭ（Ａｓｙｎｃｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ）レイヤ機能と複数のＰＨＹ（Ｐｈｙｓｉｃａｌ　Ｌａｙｅｒ　Ｐｒｏｔｏｃｏｌ）レイヤ機能を接続するポーリング制御方式であって、
ＡＴＭ制御部と、このＡＴＭ制御部にＡＴＭフォーラム規定のＵＴＯＰＩＡレベル２で接続されている複数のＰＨＹ機能カードとから構成され、
前記ＡＴＭ制御部は、前記複数のＰＨＹ機能カードの実装状態を監視することにより、前記ＵＴＯＰＩＡレベル２の前記複数のＰＨＹ機能カードから入力したＡＴＭセルを異なるＵＴＯＰＩＡレベル２に接続された前記複数のＰＨＹ機能カードにスイッチングする機能を有することを特徴とするポーリング制御方式。
【請求項３】
前記ＵＴＯＰＩＡレベル２の信号形式は、
前記ＡＴＭ制御部から前記複数のＰＨＹ機能カードに前記ＡＴＭセルを転送する送信データと、前記複数のＰＨＹ機能カードをポーリングするための送信アドレスと、前記複数のＰＨＹ機能カードが前記ＡＴＭセルの送信可否を前記ＡＴＭ制御部に通知する送信ＣＬＡＶと、前記ＡＴＭ制御部が前記ＡＴＭセル送信時に前記複数のＰＨＹ機能カードにデータの有効を通知する送信イネーブルと、送信するＡＴＭセルの先頭位置を前記複数のＰＨＹ機能カードに通知する送信ＳＯＣで構成され、これら全ての信号は送信クロックに同期して入出力されることを特徴とする請求項２記載のポーリング制御方式。
【請求項４】
前記送信アドレスは、５ビットで構成することで前記複数のＰＨＹ機能カードのＰＨＹ番号を指定し、かつ前記送信データを８ビットで構成したことを特徴とする請求項３記載のポーリング制御方式。
【請求項５】
前記ＡＴＭ制御部は、
前記ＵＴＯＰＩＡレベル２に接続され、前記複数のＰＨＹ機能カード宛に前記ＡＴＭセルを格納するＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ　Ｆｉｒｓｔ−Ｏｕｔ）と；
発生した前記ＡＴＭセルを前記ＦＩＦＯに格納するＡＴＭセルスイッチング制御部と；
前記ＵＴＯＰＩＡレベル２のインタフェースとして、前記送信クロックを生成する送信クロック生成部と；
前記ＡＴＭセルの送信可否通知を示す前記送信ＣＬＡＶを受信する送信ＣＬＡＶ監視部と；
前記送信アドレスを生成出力する送信アドレス生成部と；
前記複数のＰＨＹ機能カードとのハンドシェイク処理後に、前記ＦＩＦＯから前記ＡＴＭセルを読み出し前記送信データとして出力し、同時に前記送信ＳＯＣの制御を行うＡＴＭセル送信部と；
前記複数のＰＨＹ機能カードからのＰＨＹ実装信号を監視し、前記送信アドレス生成部に通知するＰＨＹ実装監視部と；
を有することを特徴とする請求項２又は請求項３記載のポーリング制御方式。
【請求項６】
前記ＡＴＭ制御部は、
前記複数のＰＨＹ機能カードに対して、前記送信アドレスによりアドレスポーリング動作を実施することで、前記複数のＰＨＹ機能カードの状態を検出していることを特徴とする請求項２又は請求項３記載のポーリング制御方式。
【請求項７】
前記ＵＴＯＰＩＡレベル２の前記送信クロックは、特定のＰＨＹ番号を未使用番号として有効ＰＨＹ番号の間に送信し、ウエイト時間を設けることにより前記複数のＰＨＹ機能カードとのハンドシェイクを実現していることを特徴とする請求項２又は請求項３記載のポーリング制御方式。
【請求項８】
前記複数のＰＨＹ機能カードは、
自分にアサインされているＰＨＹ番号と一致した送信アドレスを認識した後、前記ＡＴＭ制御部から送信される送信データが受信可能である場合、次の送信クロックのタイミングで前記送信ＣＬＡＶをアサートすることを特徴とする請求項２又は請求項５記載のポーリング制御方式。
【請求項９】
前記ＡＴＭセルスイッチング制御部は、
前記ＡＴＭセルの送信先ＰＨＹ機能カードをＡＴＭヘッダより認識し、前記ＦＩＦＯに格納することを特徴とする請求項５記載のポーリング制御方式。
【請求項１０】
前記ＡＴＭセル送信部は、
前記送信アドレスに同期して受信可能であることを、前記複数のＰＨＹ機能カードが前記送信ＣＬＡＶで通知した場合、前記ＡＴＭセルを前記ＦＩＦＯから取り出し前記複数のＰＨＹ機能カード宛に送信することを特徴とする請求項５記載のポーリング制御方式。
【請求項１１】
前記ＵＴＯＰＩＡレベル２の送信データバスが、８ビットでなく１６ビットの送信データバスを有したことを特徴とする請求項２、３、４、５、６、７、８、９又は１０記載のポーリング制御方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はポーリング制御方式に関し、特にＡＴＭ（Ａｓｙｎｃｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ）レイヤ機能と複数のＰＨＹ（Ｐｈｙｓｉｃａｌ　Ｌａｙｅｒ　Ｐｒｏｔｏｃｏｌ）レイヤ機能を接続するＵＴＯＰＩＡレベル２のポーリング制御方式に関する。
【０００２】
【従来の技術】
一般に、ＡＴＭ（Ａｓｙｎｃｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ）レイヤ機能と複数のＰＨＹ（Ｐｈｙｓｉｃａｌ　Ｌａｙｅｒ　Ｐｒｏｔｏｃｏｌ）レイヤ機能とを接続する方式として、ＡＴＭフォーラムにおいてＵＴＯＰＩＡレベル２方式が規定されている。
【０００３】
この規定によると、ＡＴＭ制御部と複数のＰＨＹ機能カードとのインタフェースに対して、ＡＴＭレイヤがＰＨＹレイヤに対してＰＨＹ番号を通知することで、ポーリングを実施する。
【０００４】
ただし、この規定ではセルデータの授受を行うＰＨＹレイヤ機能を複数のＰＨＹレイヤ機能から選択することにのみ言及されており、ＰＨＹレイヤに対してＰＨＹ番号を通知する順序に対しては言及されていない。
【０００５】
ここでＰＨＹは、ＯＳＩ物理層の上部分でステーション間の伝送データのコード化／フレーム処理の規定（ＡＮＳＩ　Ｘ３　１４８−１９８８）に従う。
【０００６】
また、ＡＴＭフォーラムでのＵＴＯＰＩＡレベル２は、１つまたは複数のＰＨＹレイヤ機能に対してセルデータの授受を行う際の制御シーケンスについて規定されている。
【０００７】
本規定では、複数のＰＨＹ機能カードに予めアドレスとしてＰＨＹ番号を割り当てておき、ＡＴＭ制御部から送信アドレスを使ってＰＨＹ番号をポーリングすることにより、ＡＴＭセル送信先のＰＨＹ機能カードの受信可否を認識し、ハンドシェイクを行うことになっている。
【０００８】
一方、ＰＨＹ機能カードに対するＰＨＹ番号のポーリング順序については詳細な規定がなく、現在実現されているＡＴＭ制御部では回路構成の単純化等を考え、ＰＨＹ番号を通知する順序が昇順といった順序的な割り振りが行われている。
【０００９】
また、ＡＴＭ制御部で扱える最大ＰＨＹ数に対して使用／未使用に関わらず無条件にＰＨＹ番号を通知する方法を採用している。
【００１０】
図５は従来のポーリング制御方式のＡＴＭ制御部を示すブロック図である。
【００１１】
ＡＴＭ制御部２０は、ＵＴＯＰＩＡレベル２マスタとしてＡＴＭセルを、ＡＴＭ制御部２０自身にバス接続した複数のＰＨＹ機能を有するＰＨＹ機能カード（図示せず）に送信する。ＰＨＹ機能カードは最大３１個の接続が可能となっている。
【００１２】
なお、ＡＴＭ制御部２０は、例えばＡＴＭスイッチのように、ＵＴＯＰＩＡのＰＨＹ機能カードから入力したＡＴＭセルを異なるＵＴＯＰＩＡレベル２に接続されたＰＨＹ機能カードに対してスイッチングを行う。ＵＴＯＰＩＡレベル２としては、送信クロック３３、送信データ３５、送信アドレス３４、送信イネーブル３６、送信ＣＬＡＶ３８、送信ＳＯＣ３７の信号で構成されている。
【００１３】
また、ＵＴＯＰＩＡの送信データバスは８ビット構成である。
【００１４】
図５を参照すると、ＡＴＭ制御部２０は、ＵＴＯＰＩＡレベル２に接続される各ＰＨＹ機能カード宛にＡＴＭセルを格納するＦＩＦＯ２１と、発生したＡＴＭセルをＦＩＦＯ２１に格納するＡＴＭセルスイッチング制御部２２と、ＵＴＯＰＩＡレベル２のインタフェースを行う送信クロック生成部２３と、送信ＣＬＡＶ３８を監視する送信ＣＬＡＶ監視部２４と、送信アドレス３４を送信する送信アドレス生成カウンタ部２５と、ＰＨＹ機能カードとのハンドシェイク処理後にＦＩＦＯ２１からＡＴＭセルを読み出し送信データ３５として出力し、同時に送信ＳＯＣ３７の制御を行うＡＴＭセル送信部２６とを有する。
【００１５】
ここでＵＴＯＰＩＡレベル２とは、１つまたは複数のＡＴＭレイヤ機能が、１つまたは複数のＰＨＹレイヤ機能に対してセルデータの授受を行う際の制御シーケンスの規定である。
【００１６】
図６は従来のポーリング制御方式の送信動作を示すタイミングチャートである。
【００１７】
ＡＴＭ制御部２０が一つのＰＨＹ機能カード（ＰＨＹ番号を＃０４とする）に送信する複数のＡＴＭセルをＦＩＦＯ２１に格納している場合、ＰＨＹ機能カード＃０４が「受信可能」であることを、送信ＣＬＡＶ３８の信号によりＡＴＭ制御部２０に通知する。
【００１８】
ここで、ＰＨＹ機能カード＃０４の「＃０４」は、ポーリングの送信アドレス３４としてヘキサデシマルで「０４Ｈ（バイナリコード：０００００１００）」を指定する。
【００１９】
ＰＨＹ機能カード＃０４から送信ＣＬＡＶ３８による受信許可を受けたＡＴＭセル送信部２６は、送信データ３５の送信処理を行う。このとき、送信イネーブル３６のアサート（信号レベル：Ｈｉｇｈレベル→Ｌｏｗレベル）で送信開始を行い、送信データ３５としてＨ１，Ｈ２・・・Ｈ５，Ｐ１・・・Ｐ４８を送信クロック３３に同期して出力する。この送信データ３５の出力中、送信ＳＯＣ３７（信号レベル：Ｈｉｇｈインピーダンス→Ｌｏｗレベル→Ｈｉｇｈレベル→Ｌｏｗレベルのパルス）により送信データ３５の先頭位置を示す。
【００２０】
ＡＴＭセルは５３Ｂｙｔｅで構成されているため、送信データバスが８ビットのＵＴＯＰＩＡにおいては、送信イネーブル３６のアサートから５３クロック目で送信データ３５の送信が完了する。ＡＴＭ制御部２０はＡＴＭセル送信中も送信アドレス３４のポーリングを行っているため、送信データ３５の送信完了後に再度ＰＨＹ機能カード＃０４が送信アドレス３４に対して送信ＣＬＡＶ３８を応答出力することにより、次のデータ送信処理を開始することになる。
【００２１】
ただし、送信アドレス３４のポーリングが６２クロック周期となっているが、ＡＴＭセルのデータ長が５３Ｂｙｔｅ（クロック）であるため送信するデータがＰＨＹ機能カード＃０４に対してのみ複数存在していた場合、連続したデータ送信の間に送信ＳＯＣ３７に見られるように「送信処理待ち時間」が発生することになる。
【００２２】
このような技術の一例として、特開平１１−２７２７６号公報記載の「ＵＴＯＰＩＡレベル２ポーリング制御方式」が知られている。
【００２３】
この公報では、ＰＨＹ番号変換レジスタ書込み機能とＰＨＹ番号変換レジスタ機能とポーリング最大周期カウンタとを、ＡＴＭレイヤ機能に有することにより、ポーリング中でもポーリング動作に影響を与えることなく、ＰＨＹ番号の送出順序や出現回数を任意に設定・制御可能にする技術が記載されている。
【００２４】
【発明が解決しようとする課題】
上述した従来のポーリング制御方式は、送信アドレスのポーリングが６２クロック周期となっているが、ＡＴＭセルのデータ長が５３Ｂｙｔｅ（クロック）であるため送信するデータがＰＨＹ機能カード＃０４に対してのみ複数存在していた場合、連続したデータ送信の間に「送信処理待ち時間」が発生しＵＴＯＰＩＡの伝送レートの低下になるという欠点を有している。
【００２５】
また、ＰＨＹ機能カードの実装数が少ない場合でもアドレスポーリング周期は６２クロック必要であるため、自カードの送信アドレスがポーリング完了直後に自カード宛の送信データが発生した場合に、他のカードが未実装であっても最低６２クロック待つ必要があるので、伝送レートの低下、ＡＴＭ制御部における送信ＡＴＭセルの滞留時間が長くなるという欠点を有している。
【００２６】
さらにまた、アドレスポーリングによるハンドシェイク動作を損なうという欠点を有している。
【００２７】
本発明の目的は、ＡＴＭ制御部でＵＴＯＰＩＡバスに接続されるＰＨＹ機能カードの実装状態を検出してＵＴＯＰＩＡのポーリングアドレス値を決定することにより、勧告に基づいたアドレスポーリングによるハンドシェイク動作を損なうことなくＵＴＯＰＩＡの伝送レート低下を抑え、また実装されているカードに対するアドレスポーリング回数が増えることにより、ＡＴＭ制御部のＡＴＭセル滞留時間を最低限に抑えるポーリング制御方式を提供することにある。
【００２８】
【課題を解決するための手段】
本発明の第１のポーリング制御方式は、ＡＴＭ（Ａｓｙｎｃｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ）レイヤ機能と複数のＰＨＹ（Ｐｈｙｓｉｃａｌ　Ｌａｙｅｒ　Ｐｒｏｔｏｃｏｌ）レイヤ機能を接続するポーリング制御方式であって、
前記ＰＨＹ機能カードの実装状態を管理することでアドレスポーリングを変更し、前記ＰＨＹ機能カード実装数が少ないときにＡＴＭ制御部に滞留するＡＴＭセルの滞留時間を最低限に抑えることを特徴としている。
【００２９】
本発明の第２のポーリング制御方式は、ＡＴＭ（Ａｓｙｎｃｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ）レイヤ機能と複数のＰＨＹ（Ｐｈｙｓｉｃａｌ　Ｌａｙｅｒ　Ｐｒｏｔｏｃｏｌ）レイヤ機能を接続するポーリング制御方式であって、
ＡＴＭ制御部と、このＡＴＭ制御部にＡＴＭフォーラム規定のＵＴＯＰＩＡレベル２で接続されている複数のＰＨＹ機能カードとから構成され、
前記ＡＴＭ制御部は、前記複数のＰＨＹ機能カードの実装状態を監視することにより、前記ＵＴＯＰＩＡレベル２の前記複数のＰＨＹ機能カードから入力したＡＴＭセルを異なるＵＴＯＰＩＡレベル２に接続された前記複数のＰＨＹ機能カードにスイッチングする機能を有することを特徴としている。
【００３０】
本発明の第３のポーリング制御方式は、前記第２のポーリング制御方式において、
前記ＵＴＯＰＩＡレベル２の信号形式は、
前記ＡＴＭ制御部から前記複数のＰＨＹ機能カードに前記ＡＴＭセルを転送する送信データと、前記複数のＰＨＹ機能カードをポーリングするための送信アドレスと、前記複数のＰＨＹ機能カードが前記ＡＴＭセルの送信可否を前記ＡＴＭ制御部に通知する送信ＣＬＡＶと、前記ＡＴＭ制御部が前記ＡＴＭセル送信時に前記複数のＰＨＹ機能カードにデータの有効を通知する送信イネーブルと、送信するＡＴＭセルの先頭位置を前記複数のＰＨＹ機能カードに通知する送信ＳＯＣで構成され、これら全ての信号は送信クロックに同期して入出力されることを特徴としている。
【００３１】
本発明の第４のポーリング制御方式は、前記第３のポーリング制御方式において、
前記送信アドレスは、５ビットで構成することで前記複数のＰＨＹ機能カードのＰＨＹ番号を指定し、かつ前記送信データを８ビットで構成したことを特徴としている。
【００３２】
本発明の第５のポーリング制御方式は、前記第２または第３のポーリング制御方式において、
前記ＡＴＭ制御部は、
前記ＵＴＯＰＩＡレベル２に接続され、前記複数のＰＨＹ機能カード宛に前記ＡＴＭセルを格納するＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ　Ｆｉｒｓｔ−Ｏｕｔ）と；
発生した前記ＡＴＭセルを前記ＦＩＦＯに格納するＡＴＭセルスイッチング制御部と；
前記ＵＴＯＰＩＡレベル２のインタフェースとして、前記送信クロックを生成する送信クロック生成部と；
前記ＡＴＭセルの送信可否通知を示す前記送信ＣＬＡＶを受信する送信ＣＬＡＶ監視部と；
前記送信アドレスを生成出力する送信アドレス生成部と；
前記複数のＰＨＹ機能カードとのハンドシェイク処理後に、前記ＦＩＦＯから前記ＡＴＭセルを読み出し前記送信データとして出力し、同時に前記送信ＳＯＣの制御を行うＡＴＭセル送信部と；
前記複数のＰＨＹ機能カードからのＰＨＹ実装信号を監視し、前記送信アドレス生成部に通知するＰＨＹ実装監視部と；
を有することを特徴としている。
【００３３】
本発明の第６のポーリング制御方式は、前記第２または第３のポーリング制御方式において、
前記ＡＴＭ制御部は、
前記複数のＰＨＹ機能カードに対して、前記送信アドレスによりアドレスポーリング動作を実施することで、前記複数のＰＨＹ機能カードの状態を検出していることを特徴としている。
【００３４】
本発明の第７のポーリング制御方式は、前記第２または第３のポーリング制御方式において、
前記ＵＴＯＰＩＡレベル２の前記送信クロックは、特定のＰＨＹ番号を未使用番号として有効ＰＨＹ番号の間に送信し、ウエイト時間を設けることにより前記複数のＰＨＹ機能カードとのハンドシェイクを実現していることを特徴としている。
【００３５】
本発明の第８のポーリング制御方式は、前記第２または第５のポーリング制御方式において、
前記複数のＰＨＹ機能カードは、
自分にアサインされているＰＨＹ番号と一致した送信アドレスを認識した後、前記ＡＴＭ制御部から送信される送信データが受信可能である場合、次の送信クロックのタイミングで前記送信ＣＬＡＶをアサートすることを特徴としている。
【００３６】
本発明の第９のポーリング制御方式は、前記第５のポーリング制御方式において、
前記ＡＴＭセルスイッチング制御部は、
前記ＡＴＭセルの送信先ＰＨＹ機能カードをＡＴＭヘッダより認識し、前記ＦＩＦＯに格納することを特徴としている。
【００３７】
本発明の第１０のポーリング制御方式は、前記第５のポーリング制御方式において、
前記ＡＴＭセル送信部は、
前記送信アドレスに同期して受信可能であることを、前記複数のＰＨＹ機能カードが前記送信ＣＬＡＶで通知した場合、前記ＡＴＭセルを前記ＦＩＦＯから取り出し前記複数のＰＨＹ機能カード宛に送信することを特徴としている。
【００３８】
本発明の第１１のポーリング制御方式は、前記第２〜１０のいずれかのポーリング制御方式において、
前記ＵＴＯＰＩＡレベル２の送信データバスが、８ビットでなく１６ビットの送信データバスを有したことを特徴としている。
【００３９】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００４０】
図１は本発明のポーリング制御方式の一つの実施の形態を示すブロック図である。
【００４１】
図１に示す本実施の形態は、ＡＴＭ制御部１と、このＡＴＭ制御部１とＵＴＯＰＩＡレベル２のインタフェースで接続されているＰＨＹ機能カード２，２ａ，２ｂとから構成されている。
【００４２】
ＡＴＭ制御部１は、例えばＡＴＭスイッチのようにＵＴＯＰＩＡレベル２のＰＨＹ機能カード２，２ａ，２ｂから入力したＡＴＭセルを、異なるＵＴＯＰＩＡレベル２に接続されたＰＨＹ機能カード２，２ａ，２ｂにスイッチングする機能を有する。
【００４３】
ここでＵＴＯＰＩＡレベル２とは、１つまたは複数のＡＴＭレイヤ機能が、１つまたは複数のＰＨＹレイヤ機能に対してセルデータの授受を行う際の制御シーケンスの規定である。ＵＴＯＰＩＡレベル２は、ＡＴＭ制御部１が複数のＰＨＹ機能カードに対してＡＴＭセルデータの送受信を行う制御について定義されている。
【００４４】
ＵＴＯＰＩＡレベル２の信号形式は、ＡＴＭ制御部１からＰＨＹ機能カード２，２ａ，２ｂにＡＴＭセルを転送する送信データ５と、ＰＨＹ機能カード２，２ａ，２ｂをポーリングするための送信アドレス４と、ＰＨＹ機能カード２，２ａ，２ｂがＡＴＭ制御部１にＡＴＭセルの送信可否を通知する送信ＣＬＡＶ８と、ＡＴＭ制御部１がＡＴＭセル送信時にＰＨＹ機能カード２，２ａ，２ｂにデータの有効を通知する送信イネーブル６と、送信ＡＴＭセルの先頭位置をＰＨＹ機能カード２，２ａ，２ｂに通知する送信ＳＯＣ７で構成され、これら全ての制御信号は送信クロック３に同期して入出力される。
【００４５】
送信アドレス４は５ビットで構成され、ＰＨＹ機能カード２，２ａ，２ｂのＰＨＹ番号（ヘキサデシマルで“００”Ｈ〜“１Ｅ”Ｈ）を指定する。なお、送信データ５は８ビットで構成される。
【００４６】
また、各ＰＨＹ機能カード２，２ａ，２ｂの実装状態をＡＴＭ制御部１に通知するためにＰＨＹ実装信号９およびこれを受信するＰＨＹ実装監視部１６が新規に用意されている。
【００４７】
図２は本発明のポーリング制御方式のＡＴＭ制御部を示すブロック図である。
【００４８】
次に、図１および図２を参照して本実施の形態の動作をより詳細に説明する。
【００４９】
図２を参照すると、ＡＴＭ制御部１は、ＵＴＯＰＩＡレベル２に接続される各ＰＨＹ機能カード２，２ａ，２ｂ宛にＡＴＭセルを格納するＦＩＦＯ１１と、発生したＡＴＭセルをＦＩＦＯ１１に格納するべくスイッチング制御を行うＡＴＭセルスイッチング制御部１２と、ＵＴＯＰＩＡレベル２のインタフェースとして送信クロック３を生成する送信クロック生成部１３と、ＡＴＭセル送信可否通知の送信ＣＬＡＶ８を受信する送信ＣＬＡＶ監視部１４と、送信アドレス４を生成出力する送信アドレス生成部１５と、ＰＨＹ機能カード２，２ａ，２ｂとのハンドシェイク処理後にＦＩＦＯ１１からＡＴＭセルを読み出し送信データ５として出力し、同時に送信ＳＯＣ７の制御を行うＡＴＭセル送信部１７と、各ＰＨＹ機能カード２，２ａ，２ｂからのＰＨＹ実装信号９を監視し、送信アドレス生成部１５に通知するＰＨＹ実装監視部１６とを有する。
【００５０】
ＡＴＭ制御部１は、ＵＴＯＰＩＡレベル２のマスタとなり、ＡＴＭセルの送受信制御を行う。本発明はＵＴＯＰＩＡレベル２の送信（ＡＴＭ制御部１からＰＨＹ機能カード２，２ａ，２ｂへのＡＴＭセル転送）についてである。
【００５１】
図３はＵＴＯＰＩＡレベル２送信を示すタイミングチャートである。
【００５２】
ＵＴＯＰＩＡレベル２では複数のＰＨＹ機能カード２，２ａ，２ｂの接続を可能にするため、各ＰＨＹ機能カード２，２ａ，２ｂに対して各々ＰＨＹ番号（“００”Ｈ〜“１Ｅ”Ｈ）が設定される。
【００５３】
なお、図３ではＰＨＹ番号「“０４”Ｈ」のＰＨＹ機能カード２，２ａ，２ｂに対する送信動作を示している。
【００５４】
ＡＴＭ制御部１は、ＰＨＹ機能カード２，２ａ，２ｂに対して、送信アドレス４によりアドレスポーリング動作を実施することで、ＰＨＹ機能カード２，２ａ，２ｂの状態を検出している。
【００５５】
また、ＵＴＯＰＩＡレベル２の送信クロック３は数十ＭＨｚと高速転送が可能なため、ＰＨＹ番号「“１Ｆ”Ｈ」を未使用番号として有効ＰＨＹ番号の間に送信し、ウエイト時間を設けることによりＰＨＹ機能カード２，２ａ，２ｂとのハンドシェイクを実現している。
【００５６】
ＰＨＹ機能カード２，２ａ，２ｂは自分にアサインされているＰＨＹ番号と一致した送信アドレス４を認識した後、ＡＴＭ制御部１から送信されるＨ１，Ｈ２〜Ｈ５，Ｐ１，Ｐ２〜Ｐ５の送信データ５が受信可能である場合、次の送信クロック３のタイミングで送信ＣＬＡＶ８をアサートする。
【００５７】
ＡＴＭ制御部１は送信アドレス４の次のクロック時にはアドレス「“１Ｆ”Ｈ」を送信している。このとき、ＰＨＹ機能カード２，２ａ，２ｂからの送信ＣＬＡＶ８を監視することにより、指定したＰＨＹ機能カード２，２ａ，２ｂに対する送信が可能であることを認識し、データ送信処理を実施する。ＡＴＭ制御部１は次の送信アドレス４に再度「“０４”Ｈ」を送信する。
【００５８】
また同時に送信データ５が有効である送信イネーブル６をＨｉｇｈレベル→Ｌｏｗレベルにアサートし、ＡＴＭセルデータの先頭（Ｈ１）位置を指示する送信データの先頭として、送信ＳＯＣ７をアサートする。ＰＨＹ機能カード２，２ａ，２ｂがアドレスを認識する次の送信クロック３のタイミングからＡＴＭセルを送信データ５として送信する。
【００５９】
ＰＨＹ番号「“０４”Ｈ」のＰＨＹ機能カード２，２ａ，２ｂは、送信アドレス４と送信イネーブル６、送信ＳＯＣ７より自分宛の送信データ５を受信することが可能となる。
【００６０】
図４は本発明のポーリング制御方式の送信動作を示すタイミングチャートである。
【００６１】
ＡＴＭセルスイッチング制御部１２は、ＡＴＭセルの送信先ＰＨＹ機能カード２，２ａ，２ｂをＡＴＭヘッダより認識し、ＦＩＦＯ１１（“００”Ｈ〜“１Ｅ”Ｈ）に格納する。ＡＴＭセル送信部１７は、ＰＨＹ機能カード２，２ａ，２ｂが受信可能であることを送信アドレス４に同期して送信ＣＬＡＶ８で通知した場合、ＡＴＭセルをＦＩＦＯ１１から取り出しＰＨＹ機能カード２，２ａ，２ｂ宛に送信する。
【００６２】
ＰＨＹ実装監視部１６は、各ＰＨＹ機能カード２，２ａ，２ｂに接続されているＰＨＹ実装信号９を監視する。ＰＨＹ実装信号９は、各ＰＨＹ機能カード２，２ａ，２ｂに割り当てられた信号線でＡＴＭ制御部１内でプルアップ終端されているため、ＰＨＹ機能カード２，２ａ，２ｂが未実装時は「Ｈｉｇｈレベル（論理：１）」が検出される。ＰＨＹ機能カード２，２ａ，２ｂにおいては、ＰＨＹ実装信号９をＧＮＤに接続しているため、カード実装時にＰＨＹ実装信号９は「Ｌｏｗレベル（論理：０）」が検出される。ＰＨＹ実装監視部１７は実装か未実装かの情報を送信アドレス生成部１５に通知する。
【００６３】
送信アドレス生成部１５は、ＰＨＹ実装信号９の情報をもとにＵＴＯＰＩＡの送信アドレス４を決定する。ポーリングは順方向で行い、実装されているＰＨＹ機能カード２，２ａ，２ｂのアドレスのみとする。
【００６４】
図４でＰＨＹ機能カード２ａ（＃０４）のみが実装され、複数のＡＴＭセルがＡＴＭ制御部１のＦＩＦＯ１１に格納されている場合は、以下の動作を行う。
【００６５】
送信アドレス４のポーリング値が「“０４”Ｈ」のときに、ＰＨＹ機能カード２ａ（＃０４）が受信可能であることを送信ＣＬＡＶ８で通知する。ＰＨＹ機能カード２ａ（＃０４）から送信ＣＬＡＶ８による受信許可を受けたＡＴＭセル送信部１３は、送信データ５の送信処理を行う。このとき、送信イネーブル６のアサートで送信開始を、送信ＳＯＣ７により送信データ５の送信データ先頭位置を示している。
【００６６】
現在実装されているＰＨＹ機能カードは１枚であるため、送信アドレス４は「“０４”Ｈ」のみとなり、ＡＴＭ制御部１はデータ送出中もＰＨＹ機能カード２ａ（＃０４）の受信可能を検出している。従って、５３個目の送信クロック３で送信ＣＬＡＶ８を検出し同時に送信データ５の送信完了となっているため、５４個目の送信クロック３から次のデータの送信処理を開始することになる。このため、次のデータは５５個目の送信クロック３から送信可能となり、アドレス待ち時間を最適化し最短で次のデータ送信処理を開始することが可能となる。つまり従来のように「送信処理待ち時間」が発生しないことになる。
【００６７】
本実施の形態では、８ビットの送信データバスを持ったＵＴＯＰＩＡレベル２の構成について述べているが、他の実施の形態として１６ビットの送信データバスを持ったＵＴＯＰＩＡレベル２においても同様の構成で実現が可能となる。
【００６８】
また、１６ビット構成の方がＡＴＭセルの転送時間が８ビットの半分（２７クロック）となる。
【００６９】
上述の通り、本発明によるＵＴＯＰＩＡレベル２のアドレスポーリング方法は、ＡＴＭ制御部１に複数のＰＨＹ機能カード２，２ａ，２ｂを接続し、５ビット幅のアドレスを使用して特定のＰＨＹ機能カード２，２ａ，２ｂを選択する。このＵＴＯＰＩＡレベル２において、ＡＴＭ制御部１でＵＴＯＰＩＡバスに接続されるＰＨＹ機能カード２，２ａ，２ｂの実装状態を検出しＵＴＯＰＩＡのポーリングアドレス値を決定することにより、勧告に基づいたアドレスポーリングによるハンドシェイク動作を損なうことなく、ＵＴＯＰＩＡの伝送レート低下を抑え、また実装されているカードに対するアドレスポーリング回数が増えることにより
、ＡＴＭ制御部１のＡＴＭセル滞留時間を最少限に抑えることができる。
【００７０】
【発明の効果】
以上説明したように、本発明のポーリング制御方式は、ＰＨＹ機能カードの実装状態を監視し実装カードのアドレスのみでポーリング周期（６２クロック）とデータ転送時間（５３クロック）によって発生する待ち時間を無くすことができるので、ＰＨＹ機能カードが１枚のみ実装のＵＴＯＰＩＡレベル２に対してＡＴＭ制御部における送信処理待ち時間を減らし、最短の時間で送信ができ、伝送レートの低下を抑えられるという効果を有している。
【００７１】
ＰＨＹ機能カードの実装状態を監視し実装カードのアドレスのみでポーリング処理を行うことで６２クロックのポーリング周期を待つことなく、ＰＨＹ機能カードの実装枚数が少ない場合にもＡＴＭセル転送中にアドレスポーリング周期が短い複数回のポーリングが可能になるという効果を有している。
【００７２】
また、非同期で発生するＡＴＭセルを送信できる機会が増えるので、ＰＨＹ機能カードの実装枚数が少ない構成でＡＴＭ制御部におけるＡＴＭセルの滞留時間を最低限に抑えられるという効果を有している。
【００７３】
さらにまた、ＡＴＭセル送信部の他のＵＴＯＰＩＡインタフェース部を変更することなくアドレス生成方法を変更できるので、勧告に基づいたアドレスポーリングによるハンドシェイク動作を損なうことなく実現できるという効果を有している。
【図面の簡単な説明】
【図１】本発明のポーリング制御方式の一つの実施の形態を示すブロック図である。
【図２】本発明のポーリング制御方式のＡＴＭ制御部を示すブロック図である。
【図３】ＵＴＯＰＩＡレベル２送信を示すタイミングチャートである。
【図４】本発明のポーリング制御方式の送信動作を示すタイミングチャートである。
【図５】従来のポーリング制御方式のＡＴＭ制御部を示すブロック図である。
【図６】従来のポーリング制御方式の送信動作を示すタイミングチャートである。
【符号の説明】
１　　ＡＴＭ制御部
２，２ａ，２ｂ　　ＰＨＹ機能カード
３　　送信クロック
４　　送信アドレス
５　　送信データ
６　　送信イネーブル
７　　送信ＳＯＣ
８　　送信ＣＬＡＶ
９　　ＰＨＹ実装信号
１１　　ＦＩＦＯ
１２　　ＡＴＭセルスイッチング制御部
１３　　送信クロック生成部
１４　　送信ＣＬＡＶ監視部
１５　　送信アドレス生成部
１６　　ＰＨＹ実装監視部
１７　　ＡＴＭセル送信部
２０　　ＡＴＭ制御部
２１　　ＦＩＦＯ
２２　　ＡＴＭセルスイッチング制御部
２３　　送信クロック生成部
２４　　送信ＣＬＡＶ監視部
２５　　送信アドレス生成カウンタ部
２６　　ＡＴＭセル送信部
３３　　送信クロック
３４　　送信アドレス
３５　　送信データ
３６　　送信イネーブル
３７　　送信ＳＯＣ
３８　　送信ＣＬＡＶ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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