(57)【要約】【課題】実動作領域の周囲に設けられたガードリング上に電極が設けられていない部分では、ガードリング近傍で電荷の集中が起こりパターンが不均一になる。【解決手段】多数のＭＯＳトランジスタのセル６を配列した実動作領域５と、実動作領域上に設けられ前記ＭＯＳトランジスタの各セルのソース領域１８と接続されたソース電極７と、該ソース電極と接続したソースパッド電極と、前記ＭＯＳトランジスタの各セルのゲート電極１６と接続したゲートパッド電極１と、ソース領域１８の周囲に設けられたガードリング２２とよりなり、前記ガードリングのゲート電極が覆われていない部分にソース電極を拡張して覆われるようする。【選択図】    図１
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【特許請求の範囲】
【請求項１】
多数のＭＯＳトランジスタのセルを配列した実動作領域と、
前記実動作領域上に設けられ前記ＭＯＳトランジスタの各セルのソース領域と接続されたソース電極と、
前記ソース電極と接続したソースパッド電極と、
実動作領域の周囲に設けられたガードリングと、
前記ガードリング上を部分的に覆うように設けられ、ＭＯＳトランジスタの各セルのゲート電極とゲートパッド電極とを接続するゲート連結電極よりなり、
前記ソース電極を拡張して前記ガードリング上のゲート電極が覆われていない部分を前記ソース電極で覆われるようにしたことを特徴とするＭＯＳＦＥＴ。
【請求項２】
前記ゲート連結電極はゲートパッド電極が設けられた実動作領域の２つの側にあるガードリング上に設けることを特徴とする請求項１記載のＭＯＳＦＥＴ。
【請求項３】
前記ＭＯＳトランジスタはスイッチング素子として使用することを特徴とする請求項１記載のＭＯＳＦＥＴ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳＦＥＴに係り、特に周辺部分でパターンが不均一で耐圧が不安定になるのを防止したＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
一般家庭を含め電子機器は著しく普及し、スイッチング電源は小型で低損失のため、ほとんどの電子機器に利用されている。このため、最近の電子機器の多様化は電源に対する要求をますます複雑なものにしており、特にスイッチング電源のワンチップ化は電源の究極の課題と考えられる。スイッチング電源の小型化を達成するための基本的手段としては、スイッチング周波数の高周波化、損失の低減、部品数の低減と機能化がある。これらの手段により実際に製品化を行うには、低コスト化の厳しい関門を通らなければならず、それには量産化に適する方式であることが条件となる。
【０００３】
図５に従来のＭＯＳＦＥＴの上面図を示す。パワーＭＯＳＦＥＴは、ゲートパッド電極１と、ゲート連結電極４と、実動作領域５と、ＭＯＳトランジスタのセル６と、ソース電極７とで構成される。
【０００４】
ゲートパッド電極１は、ゲート電極と連結し、ボンディングワイヤーで電極の取り出しが行われる。
【０００５】
ゲート連結電極４は、各セル６のゲート電極と接続され且つ実動作領域５の全周囲に配置されている。
【０００６】
実動作領域５は、この中にパワーＭＯＳＦＥＴを構成する多数のＭＯＳトランジスタのセル６が配列されている。
【０００７】
ソース電極７は、実動作領域５上に設けられ且つ各セル６のソース領域と接続して設けられる。
【０００８】
実動作領域５の周囲には後述するガードリングが設けら、チップ終端への空乏層の拡がりを抑える。
【０００９】
ソースパッド電極９は、ソース電極７に接続され、電流容量を稼ぐため、直径１５０μｍのアルミ線等の径の大きいボンディングワイヤが超音波圧着され、電極の取り出しを行う。
【００１０】
図４に、トレンチ型の各セル６の断面構造を示す。ＮチャンネルのパワーＭＯＳＦＥＴにおいては、Ｎ＋型の半導体基板１１の上にＮ−型のエピタキシャル層からなるドレイン領域１２を設け、その上にＰ型のチャネル層１３を設ける。チャネル層１３からドレイン領域１２まで到達するトレンチ１４を作り、トレンチ１４の内壁をゲート酸化膜１５で被膜し、トレンチ１４に充填されたポリシリコンよりなるゲート電極１６を設けて各セル６を形成する。
【００１１】
トレンチ１４に隣接したチャネル層１３表面にはＮ＋型のソース領域１８が形成され、隣り合う２つのセルのソース領域１８間のチャネル層１３表面にはＰ＋型のボディコンタクト領域１９が形成される。さらにチャネル層１３にはソース領域１８からトレンチ１４に沿ってチャネル領域１７が形成される。トレンチ１４上は層間絶縁膜２０で覆い、ソース領域１８およびボディコンタクト領域１９にコンタクトするソース電極７を設ける。チップ全面を覆って設けた表面保護膜２１に開口部を設けて、ゲートパッド電極、ソースパッド電極（図示せず）を形成する。かかるセル６は図５の実動作領域５に多数個配列される。具体的には小さい四角で表示したものが１個のセルである。
【００１２】
【特許文献１】
特開２００２−３１４０７９号公報
【００１３】
【発明が解決しようとする課題】
従来ＭＯＳトランジスタはスイッチング速度を速めるため、ゲート連結電極４を実動作領域５の全周囲に配置されている。
【００１４】
しかし図６に示すように、ピコＭＯＳトランジスタではスイッチング速度にそれ程には影響しないことからゲート連結電極４Ａ、４Ｂを一部分だけに設けている。
【００１５】
図７に示すように、実動作領域５の周囲には耐圧を高めるためにＰ＋型のガードリング２２を設けている。ゲートパッド電極１及びゲート連結電極４Ａ、４Ｂはガードリング２２上を覆うように設けられているので、ゲート連結電極４Ａ、４Ｂに加わる電圧で空乏層２３が広げられ、ガードリング２２の縁で電荷の集中が起こることがない。
【００１６】
しかし図８に示すように、ゲート連結電極４Ａ、４Ｂが覆われていないガードリング２２の周囲では電圧が加わらないために空乏層の広がりがなく、空乏層２３が不均一となって電荷の集中が起こるため、耐圧が不安定となり信頼性にも影響を及ばす。
【００１７】
【課題を解決するための手段】
本発明はソース領域の周囲に設けられたガードリング上に電極が設けられていないものでは、ガードリング近傍で電荷の集中が起こり、パターンが不均一になるのを防止するもので、多数のＭＯＳトランジスタのセルを配列した実動作領域と、該実動作領域上に設けられ前記ＭＯＳトランジスタの各セルのソース領域と接続されたソース電極と、前記ソース電極と接続したソースパッド電極と、実動作領域の周囲に設けられたガードリングと、前記ガードリング上を部分的に覆うように設けられ、ＭＯＳトランジスタの各セルのゲート電極とゲートパッド電極とを接続するゲート連結電極よりなり、前記ソース電極を拡張して前記ガードリング上のゲート電極が覆われていない部分を前記ソース電極で覆われるようにしたことに特徴を有する。
【００１８】
【発明の実施の形態】
本発明の実施の形態を図１〜図４を参照して詳細に説明する。
【００１９】
図１は本発明のパワーＭＯＳＦＥＴの平面図で、従来のＭＯＳＦＥＴと同一構成部分は同一番号を付す。
【００２０】
パワーＭＯＳＦＥＴは、ゲートパッド電極１と、ゲートパッド電極１に接続されるゲート連結電極４と、多数のＭＯＳトランジスタのセル６が配列されている実動作領域５と、ソース電極７と、ソース電極７に接続されたソースパッド電極９とで構成される。
【００２１】
実動作領域５は、この中にパワーＭＯＳＦＥＴを構成する多数のＭＯＳトランジスタのセル６が配列されている。実動作領域５の周囲にはガードリング２２が設けられ、チップ終端への空乏層の拡がりを抑える。
【００２２】
図４は本発明に用いるトレンチ型のセル６の断面構造を示す。Ｎ＋型の半導体基板１１の上にＮ−型のエピタキシャル層からなるドレイン領域１２を設け、その上にＰ型のチャネル層１３を設ける。チャネル層１３からドレイン領域１２まで到達するトレンチ１４を作り、トレンチ１４の内壁をゲート酸化膜１５で被膜し、トレンチ１４に充填されたポリシリコンよりなるゲート電極１６を設けて各セル６を形成する。
【００２３】
トレンチ１４に隣接したチャネル層１３表面にはＮ＋型のソース領域１８が形成され、隣り合う２つのセルのソース領域１８間のチャネル層１３表面にはＰ＋型のボディコンタクト領域１９が形成される。さらにチャネル層１３にはソース領域１８からトレンチ１４に沿ってチャネル領域１７が形成される。トレンチ１４上は層間絶縁膜２０で覆い、ソース領域１８およびボディコンタクト領域１９にコンタクトするソース電極７を設ける。チップ全面を覆って設けた表面保護膜２１に開口部を設けて、ゲートパッド電極およびソースパッド電極（図示せず）を形成する。かかるセル６は図１の実動作領域５に多数個配列される。具体的には小さい四角で表示したものが１個のセルである。
【００２４】
ゲートパッド電極１は、各セル６のゲート電極１６と連結し、ボンディングワイヤで電極の取り出しが行われる。このゲートパッド電極１の大きさは、ボンディングワイヤが圧着するのに必要かつ十分な大きさとする。
【００２５】
ゲート連結電極４Ａ、４Ｂは、各セル６のゲート電極１６と接続され、且つ実動作領域５の２つの側にあるガードリング２２上に設けられている。
【００２６】
ソース電極７は、実動作領域５上に設けられ且つ各セル６のソース領域と接続して設けられる。
【００２７】
ソースパッド電極９は、ゲートパッド電極１と同じボンディングワイヤを２〜３本使用し熱圧着等し、電極の取り出しを行う。
【００２８】
ボンディングワイヤは、直径４０μｍのＡｕ等の金属細線で、ゲートパッド電極１およびソースパッド電極９にそれぞれ熱圧着される。
【００２９】
本発明の特徴は、従来であるとゲートパッド電極１とゲート電極１６とを連結するゲート連結電極を実動作領域５の全周囲にあるガードリング２２上に設けているが、本発明ではゲート連結電極４Ａ、４Ｂを実動作領域５の２つの側、すなわち図示するように隣接した２辺にあるガードリング２２上部分のみに設けている。そして実動作領域５の周囲にあるガードリング２２上のゲート連結電極が設けられていない部分はソース電極７を拡張し、その拡張したソース電極７で覆われるようにしている。
【００３０】
図２は本発明のＭＯＳＦＥＴのゲート連結電極４Ａが設けられた実動作領域５の周辺部の断面図である。この部分ではガードリング２２の上方はゲート連結電極４Ａで覆われている。従ってゲートパッド電極１に加えられる電圧がゲート連結電極４Ａ、４Ｂにも加わり、その電圧によって空乏層２３は広げられる。そのためガードリング２２の周辺での電荷の集注が起こらず、ＶＤＤ耐圧の安定化される。
【００３１】
図３は本発明のＭＯＳＦＥＴの実動作領域５のゲート連結電極４Ａがガードリング２２上のゲート連結電極４が覆われていない部分の周辺部の断面図である。この部分では前述したように、ソース電極７を拡張し、ソース電極７がガードリング２２を覆うようにしている。
【００３２】
従って図２と同様に、ソースパッド電極９に加わった電圧がソース電極７に加わり、その電圧でもって空乏層２３は広げられ、ガードリング２２近傍でパターンの不均一が起こらず、ＶＤＳＳ耐圧が安定し信頼性が向上する。しかもソース電極７の面積が拡大し、オン抵抗を低減できる。
【００３３】
【発明の効果】
本発明のＭＯＳＦＥＴはガードリング上のゲート連結電極が覆われていない部分にソース電極を拡張し、ソース電極がガードリングを覆うようにしている。従ってソース電極に加わる電圧でもって空乏層は広がり、ガードリング近傍でパターンの不均一が起こらず、ＶＤＳＳ耐圧が安定し信頼性が向上する。
【００３４】
またゲート連結電極が設けられていない部分にソース電極を設けたので、その分ソース電極の面積が大きくすることができるので、オン抵抗が小さくされ電力損失を減少できる。
【図面の簡単な説明】
【図１】本発明のＭＯＳＦＥＴを説明する平面図である。
【図２】本発明のＭＯＳＦＥＴを説明する図１のＡ−Ａ断面図である。
【図３】本発明のＭＯＳＦＥＴを説明する図１のＢ−Ｂ断面図である。
【図４】本発明及び従来のＭＯＳＦＥＴを説明するセル部分の断面図である。
【図５】従来のＭＯＳＦＥＴを説明する平面図である。
【図６】従来のＭＯＳＦＥＴの他の実施例を説明する平面図である。
【図７】従来のＭＯＳＦＥＴを説明する図６のＡ−Ａ断面図である。
【図８】従来のＭＯＳＦＥＴを説明する図６のＢ−Ｂ断面図である。
【符号の説明】
１    ゲートパッド電極
４Ａ  ゲート連結電極
４Ｂ  ゲート連結電極
５    実動作領域
６    セル
７    ソース電極
１６  ゲート電極
２２  ガードリング
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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