(57)【要約】【課題】ＭＩＳ構造のキャパシタの製造工程において、リンドープ後の粒状結晶を有するシリコン膜は、大気放置によってリンが外方拡散しリン濃度が減少するので、キャパシタ下部電極の空乏化を引き起こす。【解決手段】リンドープ処理後から酸化防止膜になるシリコン窒化膜を形成するまでの時間を制御することにより、粒状結晶を有するシリコン膜中のリン濃度の外方拡散を防ぎ、リン濃度の減少量を抑制するので、キャパシタ下部電極の空乏化率を制御することができる。【選択図】　図１
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【特許請求の範囲】
【請求項１】
ＭＩＳ構造のキャパシタを有する半導体装置の製造方法において、
不純物元素を導入した多結晶シリコンからなる下部電極を形成する工程と、
前記下部電極上に非晶質シリコン膜を堆積し、該シリコン膜の表面を粗面化して粒状結晶を形成する工程と、
前記不純物元素を含むガス雰囲気において前記粒状結晶を有するシリコン膜を熱処理することにより該シリコン膜に該不純物元素を導入する工程と、
前記粒状結晶を有するシリコン膜上に酸化防止膜を形成する工程と、
前記酸化防止膜上に高誘電体膜からなる容量絶縁膜を形成する工程と、
前記容量絶縁膜上に導電体膜からなる上部電極を形成する工程とを備え、
前記不純物の導入する工程の後、前記粒状結晶を有するシリコン膜に含まれる前記不純物元素が大気放置によって外方拡散して該不純物濃度が減少する前に、前記酸化防止膜を形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記不純物の導入する工程の後、５時間以内に前記酸化防止膜を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記酸化防止膜はシリコン窒化膜であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記シリコン窒化膜は、前記粒状結晶のシリコン膜の表面をアンモニア雰囲気において熱処理をすることにより形成されることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１または２に記載の半導体装置の製造方法において、
前記高誘電体膜はタンタルオキサイド膜であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１または２に記載の半導体装置の製造方法において、
前記導電体膜は窒化チタンであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に適用するキャパシタ技術に関するものである。
【０００２】
【従来の技術】
半導体装置の代表として知られているＬＳＩ（大規模集積回路）は、メモリ製品とロジック製品とに大別されるが、最近の半導体製造技術の進歩につれて、特に前者における発展がめざましい。また、メモリ製品は、ＤＲＡＭとＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）とに分類されるが、これらのメモリ製品はほとんどが、集積度の点で優れているＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタによって構成されている。また、ＤＲＡＭはＳＲＡＭに比較して高集積化の利点をより大きく生かせるため、コストダウンが図れるので、情報機器等の各種の記憶装置に広く適用されている。
【０００３】
ＤＲＡＭからなる半導体装置はキャパシタを情報記憶用容量素子として利用して、その電荷の有無により情報を記憶するが、素子の微細化につれて半導体基板上に形成される個々のキャパシタの占有面積も縮小されてくる。
【０００４】
そこで、単位セルあたりの面積減少分を補いキャパシタの容量を増加させる工夫として、円筒型、フィン型およびトレンチ型などの電極の立体化、ＨＳＧ構造（Ｈｅｍｉｓｐｈｅｒｉｃａｌ　Ｇｒａｉｎｅｄ　Ｓｉｌｉｃｏｎ：下部電極であるシリコン表面に微小な凹凸を形成して粗面化し、下部電極寸法を大きくすることなく、その表面積を実質的に大きくする電極構造）による電極面積の増加、あるいは、容量絶縁膜であるシリコン酸窒化膜（ＯＮＯ膜）の薄膜化などが行なわれてきた。
【０００５】
ところが、上記の技術によっても近年の集積化された半導体装置、特に２５６Ｍｂｉｔ（メガビット）相当以降のＤＲＡＭにおいては、必要な容量値（蓄積電荷量）の確保が困難になることが予想される。
【０００６】
そこで、従来のＳＩＳ構造（上部電極と下部電極とに不純物を導入したシリコン膜および容量絶縁膜にＯＮＯ膜を使用）に代わって、誘電率の高いタンタルオキサイド（Ｔａ２Ｏ５：ε＝２５）を容量絶縁膜材料として使用したＭＩＳ構造（上部電極に窒化チタンなどの金属材料、絶縁膜にタンタルオキサイド、下部電極に不純物を導入したシリコンを使用）の開発が最近注目を集めている。
【０００７】
タンタルオキサイド膜は、多結晶シリコンの蓄積電極からなる三次元スタック構造の既存プロセスとの整合性が高く、ペンタエトキシタンタル［Ｔａ（ＯＣ２Ｈ５）５］という液体原料を用いたＣＶＤ法によって、ほぼ１００％と非常に良好な被覆率で電極上に堆積することができる。そして、従来のＯＮＯ膜のような多くの熱処理工程を含まないため、サーマルバジェットの低減として有効である。すなわち、トランジスタ特性の劣化を防ぐ意味で非常に重要な意味をもつ。
【０００８】
【発明が解決しようとする課題】
しかしながら、ＨＳＧ化を含むＭＩＳ構造には、以下のような問題点がある。下部電極にＨＳＧ構造を採用することにより下部電極表面の物理的な表面積は拡大できるが、その面積拡大に相当する程度の蓄積電荷量の増加が必ずしも効果的に得られないという問題がある。特に、ｎ型シリコンからなる下部電極が上部電極に対して正電圧にバイアスされたときに問題が顕著に現れる。これは、キャパシタ絶縁膜に接する下部電極の界面に空乏層が発生（空乏化）しているためと考えられる。つまり、下部電極にＨＳＧ構造を採用することから、その材料には必然的にシリコンを採用する必要がある。しかし、シリコン材料を導電体として用いるには相当量の不純物の導入が必要である。活性化された不純物が十分に導入されている場合には空乏化が抑制されるが、導入不純物量が少ない場合や、不純物が多量に導入されても活性化されていない場合にはシリコンに空乏層が形成される。この空乏層は電気的には絶縁性であるため、キャパシタ絶縁膜と同様に作用し、見かけ上キャパシタ絶縁膜の膜厚が増大したように見える。このため、キャパシタ容量値が減少し、下部電極表面積の増加に見合う程には蓄積電荷量が増加しないという結果を招く。キャパシタ容量値の減少（容量損失）は、ＤＲＡＭのリフレッシュ特性の向上を阻害し、ＤＲＡＭ性能の向上を阻害する大きな要因になるという問題を生じる。
【０００９】
空乏化を避けるには、活性化されない不純物の存在をも考慮して、それを補償するに足る程度の多量の不純物を導入するという手段を考えうる。しかし、ＨＳＧ構造を形成するには非晶質（アモルファス）状態のシリコン膜に所定の熱処理を施し、多結晶の半球状結晶に固相成長させる必要がある。この非晶質状態からの結晶成長において熱処理条件（温度、時間、雰囲気等）が関係することは勿論であるが、さらに出発材料である非晶質シリコンに含まれる不純物量が関係する。すなわち、アモルファスシリコン膜に多量の不純物が含まれている場合には、非晶質シリコンからの結晶化を過度に促し、十分な大きさの粒状シリコン（半球状結晶）が形成できない。そこで、アモルファスシリコン膜にあらかじめ含まれる不純物の量が制限され、できれば不純物がないことが望ましい。
【００１０】
このため、通常ＨＳＧ処理を行なう際には下地に不純物が入っていない非晶質状態のシリコン膜を使用する。その後、不純物導入を目的として、不純物元素を含むガス雰囲気中における熱処理を行なうのが一般的である。しかしながら、図１に示すように、不純物（例えば、リン）導入後のシリコン膜は大気放置によってリンが外方拡散しリン濃度が減少する、という問題が生じる。図１から、リン濃度は５時間後に１０％、７時間後に１５％減少することがわかっている。
【００１１】
不純物量の減少は、上述したように下部電極の空乏化を引き起こし、結果としてキャパシタ容量値の減少を招く。しかし、従来のＯＮＯ膜の場合では、シリコン窒化膜の堆積、シリコン窒化膜の再酸化、ポリシリコン上部電極の活性化アニールなど多くの熱処理を含んでいたため、表面拡散したリンを内部から補充することができ、空乏化の度合いがタンタルオキサイド膜に比べて小さくすんだ。しかしながら、タンタルオキサイド膜ではサーマルバジェットの低減によりシリコン表面層に十分な不純物量が行き届かないため、図２に示すように、空乏化を招き、キャパシタ容量値は減少するという問題点を有している。
【００１２】
以上のことから、本発明の目的は、キャパシタ下部電極の空乏化を抑制、あるいは制御できる半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成するために、本発明による半導体装置の製造方法は、ＭＩＳ構造のキャパシタを有する半導体装置の製造方法において、不純物元素を導入した多結晶シリコンからなる下部電極を形成する工程と、前記下部電極上に非晶質シリコン膜を堆積し、該シリコン膜の表面を粗面化して粒状結晶を形成する工程と、前記不純物元素を含むガス雰囲気において前記粒状結晶を有するシリコン膜を熱処理することにより該シリコン膜に該不純物元素を導入する工程と、前記粒状結晶を有するシリコン膜上に酸化防止膜を形成する工程と、前記酸化防止膜上に高誘電体膜からなる容量絶縁膜を形成する工程と、前記容量絶縁膜上に導電体膜からなる上部電極を形成する工程とを備え、前記不純物の導入する工程の後、前記粒状結晶を有するシリコン膜に含まれる前記不純物元素が大気放置によって外方拡散して該不純物濃度が減少する前に、前記酸化防止膜を形成することを特徴とする。
【００１４】
この構成によれば、不純物元素の外方拡散を防ぎ、不純物濃度の減少量を抑制することができるので、その結果としてキャパシタ下部電極の空乏化率を所望の値に設定することが可能となる。
【００１５】
上記の半導体装置の製造方法において、前記不純物の導入する工程の後、５時間以内に前記酸化防止膜を形成することが好ましい。
【００１６】
上記の半導体装置の製造方法において、前記酸化防止膜はシリコン窒化膜であることが好ましい。
【００１７】
上記の半導体装置の製造方法において、前記シリコン窒化膜は、前記粒状結晶のシリコン膜の表面をアンモニア雰囲気において熱処理をすることにより形成されることが好ましい。
【００１８】
上記の半導体装置の製造方法において、前記高誘電体膜はタンタルオキサイド膜であることが好ましい。
【００１９】
上記の半導体装置の製造方法において、前記導電体膜は窒化チタンであることが好ましい。
【００２０】
【発明の実施の形態】
以下、本発明によるＭＩＳ構造のキャパシタを有する半導体装置の製造方法の実施形態について、図面を参照しながら説明する。なお、図３〜図１０は、本発明の実施形態である半導体装置の製造方法を示す断面図である。
【００２１】
まず、図３に示すように、例えばＰ型シリコン基板１にフィールド酸化膜からなる素子分離用絶縁膜２を形成する。尚、図示していないが素子分離用絶縁膜２の下に反転防止用のチャネルストッパー層を形成している。
【００２２】
次に、図４に示すように、素子分離用絶縁膜２によって囲まれた活性領域にシリコン酸化膜からなるゲート絶縁膜３を形成し、このゲート絶縁膜３の上に例えばポリシリコン膜４、タングステン膜５、シリコン窒化膜６の積層膜からなるゲート電極を形成する。ゲート電極は、シリコン基板１の上にゲート絶縁膜３およびポリシリコン膜４、タングステン膜５、シリコン窒化膜６からなる積層膜を順次堆積し、これらを順次エッチングして形成する。
【００２３】
次に、図５に示すように、シリコン基板１に例えばリン（Ｐ）などのｎ型の不純物をイオン注入してソース領域およびドレイン領域を構成するＮ型拡散領域７を形成する。
【００２４】
次に、図６に示すように、各ゲート電極にシリコン酸化膜からなる第１の層間絶縁膜８およびシリコン窒化膜からなる絶縁膜９を形成する。その後、ＢＰＳＧ（Ｂｏｒｏｎ　Ｐｈｏｓｐｈｏｒｕｓ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜からなる第２の層間絶縁膜１２を堆積する。
【００２５】
次に、図７に示すように、シリコン基板１の上に形成されている拡散領域７の表面にコンタクトプラグ１０およびキャパシタ１１とのコンタクトプラグ２６を形成する。コンタクトプラグ１０および２６は、フォトリソグラフィ技術および選択エッチング技術を用いてコンタクト孔を形成し、そこへＣＶＤ法などにより不純物を含んだポリシリコン膜を堆積する。
【００２６】
次に、層間絶縁膜１２の表面の平坦化処理として平坦化能力が高いＣＭＰ法を使用して層間絶縁膜１２を研磨する。このとき、ＣＭＰ装置は研磨液を滴下しながら研磨布を貼り付けている回転液をウエハに押し付けてウエハを研磨する。この場合、研磨布を貼り付けている回転板はウエハより大きいものが使用される。
【００２７】
次に、図８に示すように、コンタクトプラグ１０の上にビット線１３を形成し、第３の層間絶縁膜１４を堆積する。
【００２８】
次に、拡散領域７の上に形成されているコンタクトプラグ２６の表面にコンタクトプラグ１５を形成する。コンタクトプラグ１５は、フォトリソグラフィ技術および選択エッチング技術を用いてコンタクト孔を形成し、そこへＣＶＤ法などにより不純物を含んでいるポリシリコン膜を堆積する。
【００２９】
次に、図９に示すように、層間絶縁膜１４の表面の平坦化処理として平坦化能力が高いＣＭＰ法を使用して層間絶縁膜１４を研磨する。その後、ＢＰＳＧ膜からなる第４の層間絶縁膜１６を形成する。
【００３０】
次に、フォトリソグラフィ技術および選択エッチング技術を用いて深さ１μｍ前後のコンタクト孔１７を形成する。このコンタクト孔１７はコンタクトプラグ１５を露出するように形成されている。
【００３１】
次に、図１０に示すように、不純物を含むポリシリコン膜を基板全体に堆積する。例えば、４Ｅ２０／ｃｍ３のＰ（リン）を含む。続いて、非晶質のシリコン膜を堆積する。
【００３２】
次に、図１１に示すようにＨＳＧ構造を形成する。続いて、図１２に示すように、例えばドライエッチングにより第４の層間絶縁膜上のポリシリコン膜を選択的に除去する。その後、空乏化抑制として、不純物（例えば、リン）を導入する。これにより、下部電極１８が形成される。
【００３３】
次に、図１３に示すように、容量絶縁膜１９（例えば、タンタルオキサイド膜）を形成する。その後、酸化処理（例えば、オゾンアニール）を行なう。これにより、膜中の酸素欠損の修復、残留有機物の脱離による膜の緻密化を行なうことができる。
【００３４】
最後に、図１４に示すように、上部電極２０を形成する。例えば、窒化チタンを堆積し、その後リソグラフィ工程およびドライエッチング工程により、プレート電極パターンを形成する。
【００３５】
以下、キャパシタ下部電極の空乏化を抑制あるいは制御する方法について、図１５〜図１９を用いて詳細に説明する。なお、図１５〜図１９は、図１０のキャパシタ下部電極部に相当する部分を拡大して示したものである。
【００３６】
図１５に示すように、キャパシタ下部電極として不純物を含んだポリシリコン膜２１を堆積する。続いて、非晶質のシリコン膜２２を堆積する。非晶質のシリコン膜２２は、後に説明するように、粒状シリコン結晶に成長する原料層であり粒状結晶は下部電極の表面部分を構成する。また、非晶質のシリコン膜２２の膜厚により粒状結晶の高さ、つまり下部電極の膜厚が調整できる。例えば、粒状結晶の高さを高くする場合には非晶質のシリコン膜２２の膜厚を厚くし、低くする場合には膜厚を薄くする。このように非晶質のシリコン膜２２の膜厚で粒状結晶の高さを容易に調整できる。
【００３７】
次に、図１６に示すように、粒状シリコンを成長させてＨＳＧ化を行なう。ＨＳＧ化は次の２段階に分けられる。まず、シリコン核づけの段階であり、次にシリコンの粒成長を促す熱処理の段階である。この２段階を連続して処理する。その後、層間絶縁膜上のポリシリコン膜２３をドライエッチングにより選択的に除去する。
【００３８】
次に、図１７に示すように不純物を含むガス（例えば、ＰＨ３）中で熱処理することにより、ポリシリコン膜２４にＰ（リン）を導入する。このポリシリコン膜２４は下部電極として使用される。ＨＳＧ化前の段階である非晶質のシリコン膜２２には高濃度の不純物（リン）が含まれないため、不純物の気相中での導入を行なわない場合には下部電極の空乏化は避けられない。しかし、本実施形態では気相状態での高濃度不純物導入が行なわれるため、空乏化が抑制される。
【００３９】
次に、図１８に示すように、ポリシリコン膜２４上にシリコン窒化膜２５を形成する。シリコン窒化膜２５は容量絶縁膜の一部となるものである。シリコン窒化膜２５は、アンモニア雰囲気において熱処理をすることにより、あるいはＣＶＤ法により堆積することにより形成される。
【００４０】
なお、シリコン窒化膜はタンタルオキサイド膜の酸化性雰囲気における結晶化および膜質改善処理の際の酸化防止膜として機能する。このような酸化防止膜としての機能を期待する場合には、シリコン窒化膜２５は窒化処理（アンモニア雰囲気において熱処理）により形成されることが好ましい。すなわち、窒化処理によりシリコン窒化膜２５が形成される場合には、ポリシリコン膜２４の表面に均一に形成される。上述したように、ポリシリコン膜２４の表面は比較的粗に形成されるため、ＣＶＤ法によるシリコン窒化膜の場合には、表面の凹凸により膜厚にばらつきが生じ、キャパシタ絶縁膜を貫通するリーク電流の増加の要因になる可能性がある。しかし、窒化処理による場合は、シリコン窒化膜２５の膜厚は下地基板であるポリシリコン膜２４の表面形状によらず均一に形成されるため、リーク電流の抑制に効果がある。
【００４１】
ここで、図１９に示すように、リンを導入後のポリシリコン膜２４は大気放置によってリンが外方拡散しリン濃度が減少する。このことは上述の説明より明らかなように、空乏化を引き起こし結果として容量値の減少を招く。しかしながら、シリコン窒化膜を形成することによってリンの外方拡散がなくなることがわかっている。そこで、シリコン窒化膜形成までの時間を例えば５時間以内として規定することにより、このリン濃度の減少量を１０％以内に抑えることができる。このことにより、下部電極の空乏化を抑制することが可能となる。また、理論的には、不純物導入後からシリコン窒化膜形成までの時間を制御することにより、リン濃度の減少量を見積もることができ、所望の空乏化率を設定することが可能となる。
【００４２】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば、不純物元素の外方拡散を防ぎ、不純物濃度の減少量を抑制することができるので、その結果としてキャパシタ下部電極の空乏化率を所望の値に設定することが可能となる。
【図面の簡単な説明】
【図１】大気放置によるリン濃度の時間依存性を示した図
【図２】容量絶縁膜による空乏化率を示した図
【図３】本発明の実施形態における半導体装置の製造工程を示した断面図
【図４】本発明の実施形態における半導体装置の製造工程を示した断面図
【図５】本発明の実施形態における半導体装置の製造工程を示した断面図
【図６】本発明の実施形態における半導体装置の製造工程を示した断面図
【図７】本発明の実施形態における半導体装置の製造工程を示した断面図
【図８】本発明の実施形態における半導体装置の製造工程を示した断面図
【図９】本発明の実施形態における半導体装置の製造工程を示した断面図
【図１０】本発明の実施形態における半導体装置の製造工程を示した断面図
【図１１】本発明の実施形態における半導体装置の製造工程を示した断面図
【図１２】本発明の実施形態における半導体装置の製造工程を示した断面図
【図１３】本発明の実施形態における半導体装置の製造工程を示した断面図
【図１４】本発明の実施形態における半導体装置の製造工程を示した断面図
【図１５】本発明の実施形態における半導体装置の製造工程を示した断面図
【図１６】本発明の実施形態における半導体装置の製造工程を示した断面図
【図１７】本発明の実施形態における半導体装置の製造工程を示した断面図
【図１８】本発明の実施形態における半導体装置の製造工程を示した断面図
【図１９】本発明の実施形態における半導体装置の製造工程を示した断面図
【符号の説明】
１　シリコン基板
２　素子分離用絶縁膜
３　ゲート絶縁膜
４　ポリシリコン膜
５　タングステン膜
６　窒化シリコン膜
７　拡散領域
８　第１の層間絶縁膜
９　窒化シリコン膜
１０　コンタクトプラグ
１１　キャパシタ
１２　第２の層間絶縁膜
１３　ビット線
１４　第３の層間絶縁膜
１５　コンタクトプラグ
１６　第４の層間絶縁膜
１７　コンタクト孔
１８　下部電極
１９　容量絶縁膜
２０　上部電極
２１　ポリシリコン膜（不純物を含む）
２２　非晶質シリコン膜
２３　ポリシリコン膜
２４　ポリシリコン膜（不純物を含む）
２５　窒化シリコン膜
２６　コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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