(57)【要約】【課題】ヒ゛ット線やワート゛線に加える電流を増やすことなく、磁気抵抗テ゛ハ゛イスに印加され得る最大切替え磁界（外部磁界）を高めること。【解決手段】本発明によるテ゛ハ゛イス（１０）は、磁気抵抗素子（１４）と、磁気抵抗素子に隣接する第１の導体（８）と、磁気抵抗素子に隣接する第２の導体（９）とを有する。その磁気抵抗素子（１４）は、第１の導体（８）によって伝達される第１の電気ハ゜ルス（８０１）によって生成される磁界にさらされる。また、その磁気抵抗素子（１４）は、第２の導体（９）によって伝達される第２の電気ハ゜ルス（８０２）によって生成される磁界にもさらされる。第２の電気ハ゜ルスは、第１の電気ハ゜ルスに対して遅延される。【選択図】図１
2004047063.tif 000002
【特許請求の範囲】
【請求項１】
デバイス（１０）であって、
磁気抵抗素子（１４）と、
前記磁気抵抗素子に隣接する第１の導体（８）であって、前記磁気抵抗素子が、前記第１の導体によって伝達される第１の電気パルス（８０１）によって生成される磁界にさらされる、第１の導体（８）と、
前記磁気抵抗素子に隣接する第２の導体（９）であって、前記磁気抵抗素子が、前記第２の導体によって伝達される第２の電気パルス（８０２）によって生成される磁界にさらされ、その第２の電気パルスが前記第１の電気パルスに対して遅延している、第２の導体とを備える、デバイス（１０）。
【請求項２】
前記第１の電気パルスおよび前記第２の電気パルスが、重なり合う期間を有する、請求項１に記載のデバイス。
【請求項３】
前記磁気抵抗素子が磁気メモリセル（１４）を含む、請求項１に記載のデバイス。
【請求項４】
前記第１の導体および前記第２の導体が、前記磁気抵抗素子の中間点からオフセットされている、請求項１に記載のデバイス。
【請求項５】
前記磁気抵抗素子に隣接する第３の導体（１６）をさらに含み、その第３の導体が前記第１の導体および前記第２の導体に概ね直交し、前記磁気抵抗素子が、前記第３の導体によって伝達される第３の電気パルスによって生成される磁界にさらされる、請求項１に記載のデバイス。
【請求項６】
前記第３の電気パルスと前記第１の電気パルスおよび前記第２の電気パルスとの組み合わせが、前記磁気抵抗素子を異なる磁気の向きに切り替えるのに十分な大きさである、請求項５に記載のデバイス。
【請求項７】
前記第３の導体が、前記磁気抵抗素子の中間点からオフセットされている、請求項５に記載のデバイス。
【請求項８】
デバイス（１０）であって、
磁気抵抗素子（１４）の列（１２）と、
前記列に概ね平行に配置され、前記列の中間線から第１の方向にオフセットされている第１の導体（８）と、
前記列に概ね平行に配置され、前記中間線から第２の方向にオフセットされている第２の導体（９）とを備え、前記第１の導体によって伝達される第１の電気パルス（８０１）および前記第２の導体によって伝達される第２の電気パルス（８０２）が、組み合わされて使用され、前記磁気抵抗素子のうちの１つの磁気の向きの変化を引き起こし、前記第２の電気パルスが前記第１の電気パルスに対して遅延されている、デバイス（１０）。
【請求項９】
前記磁気抵抗素子がメモリセル（１４）を含む、請求項８に記載のデバイス。
【請求項１０】
磁気抵抗素子に磁界を印加する方法（９００）であって、その方法が、
前記磁気抵抗素子に隣接する第１の導体によって伝達される第１の電気パルスを生成するステップ（９１０）であって、前記第１の電気パルスが前記磁気抵抗素子の周囲に磁界を誘導する、ステップと、および
前記第１の電気パルスが生成された後に第２の電気パルスを生成するステップ（９２０）であって、前記第２の電気パルスが前記磁気抵抗素子に隣接する第２の導体によって伝達され、前記第２の電気パルスも前記磁気抵抗素子の周囲に磁界を誘導する、ステップとを含む、方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は磁気抵抗デバイスに関する。より具体的には、本発明は、磁気抵抗素子で用いられる電気パルスのタイミングに関する。
【０００２】
【従来の技術】
磁気抵抗デバイスは、トンネル磁気抵抗（ＴＭＲ）デバイスおよび巨大磁気抵抗（ＧＭＲ）デバイスを含む。これらのタイプのデバイスは当該技術分野において知られているので、本明細書ではその概括的な説明のみが与えられる。
【０００３】
一般的なＴＭＲデバイスは、ピン止め層（ｐｉｎｎｅｄ　ｌａｙｅｒ）（または基準層）、センス層（またはデータ層、プレレイヤ、あるいはビット層）、およびピン止め層とセンス層との間に挟まれる絶縁性トンネル障壁とを含む。ピン止め層は、対象の範囲に印加磁界が存在する場合に回転しないように固定された磁化の向きを有する。センス層は、２つの方向、すなわちピン止め層の磁化と同じ方向か、またはピン止め層の磁化と反対の方向かのいずれかに向けられ得る磁化を有する。ピン止め層の磁化とセンス層の磁化が同じ方向である場合には、そのＴＭＲデバイスの向きは「平行」であると言われる。ピン止め層の磁化とセンス層の磁化が反対の方向である場合には、そのＴＭＲデバイスの向きは「反平行」であると言われる。
【０００４】
ＧＭＲデバイスは、ＴＭＲデバイスと同じ基本構成を有するが、データ（センス）層および基準（ピン止め）層が、絶縁性トンネル障壁ではなく、導電性の非磁性金属層によって分離される点が異なる。ＴＭＲデバイスと同様に、ＧＭＲデバイスのデータ層および基準層は、平行か、または反平行かのいずれかの向きを有することができる。
【０００５】
これら２つの安定した向き、すなわち平行および反平行は、０および１の論理値に対応することができる。したがって、磁気抵抗デバイスは、一般的に磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイスと呼ばれるメモリデバイスにおいて用いるのに適している。ＭＲＡＭは、短期データ記憶および長期データ記憶のために検討されている不揮発性メモリである。ＭＲＡＭは、ＤＲＡＭ（ダイナミックＲＡＭ）、ＳＲＡＭ（スタティックＲＡＭ）およびフラッシュメモリのような短期メモリよりも消費電力が少ない。ＭＲＡＭは、ハードドライブのような従来の長期記憶装置よりも非常に（数桁の大きさだけ）速く読出し動作および書込み動作を実行することができる。さらに、ＭＲＡＭはハードドライブよりコンパクトであり、消費電力が少ない。また、ＭＲＡＭは、超高速プロセッサおよびネットワーク装置のような組込み型のアプリケーションのためにも検討されている。
【０００６】
一般的なＭＲＡＭデバイスは、メモリセルとして用いられる磁気抵抗素子のアレイを含む。ＭＲＡＭデバイスの行は一般にワード線と呼ばれ、一方、ＭＲＡＭデバイスの列は一般にビット線と呼ばれる（行および列は相対的な言い方である）。各メモリセルはワード線とビット線との交点に配置される。
【０００７】
メモリセルのデータ層は、基準層に対する磁化の向きに応じて、０または１のいずれかとして読み出される。データ層のような磁化された層には、保磁力と呼ばれる特性が関連付けられる。保磁力は、データ層の磁化の向きを保持することに関連する力の大きさとみなすことができる。言い換えると、データ層をある論理値から別の論理値（０から１、またはその逆）に反転する（切り替える）ためには、データ層の保磁力より大きい外部磁界が印加される必要がある。選択されたメモリセルを切り替えるために、選択されたメモリセルに対応するビット線およびワード線に電流が加えられる。ビット線およびワード線の交点にあるメモリセルでは、電流によって生成される磁界が、保磁力閾値を超えるのに十分な大きさになり、それによってビットが反転する（すなわち、メモリセルのデータ層が向きを変える）。
【０００８】
ＭＲＡＭデバイスの設計は、とりわけ、保磁力と、ビット線およびワード線に加えられる電流との間のバランスを適切にとることを含む。保磁力が低すぎる場合には、メモリセルが不安定になり、たとえば、温度変動に起因して保磁力閾値が偶発的に超えられる場合に論理値が切り替わる場合がある。保磁力を高めることは、ビット線およびワード線に加えられる電流が増加することを意味する。しかしながら、線内に流すことができる最大電流は、線の電流密度によって制限される。また、電流を増加することは、消費電力の観点から望ましくない。さらに、電流を増加することは熱負荷を高める可能性があり、ひいては最低限許容される線間の間隔が増し、メモリ密度に影響を及ぼす可能性がある。
【０００９】
【発明が解決しようとする課題】
要するに、ビット線およびワード線に加えられる電流を増加することなく、磁気抵抗デバイスに印加され得る最大切替え磁界（外部磁界）を高めることが望ましい。最大切替え磁界を高めることにより、磁気抵抗デバイスの保磁力を高めることが可能になる。また、保磁力を高めることにより、メモリセルに書き込まれるデータの保全性が高まり、偶発的にビット反転する望ましくない副作用が減少するであろう。しかしながら、従来技術は、保磁力の向上が磁気抵抗デバイスの電流の増加または密度の減少を伴うので問題である。
【００１０】
【課題を解決するための手段】
磁気抵抗素子と、磁気抵抗素子に隣接する第１の導体と、磁気抵抗素子に隣接し、第１の導体に概ね平行な第２の導体とを有するデバイスの実施形態が説明される。その磁気抵抗素子は、第１の導体によって伝達される第１の電気パルスによって生成される磁界にさらされる。また、その磁気抵抗素子は、第２の導体によって伝達される第２の電気パルスによって生成される磁界にもさらされる。第２の電気パルスは、第１の電気パルスに対して遅延される。
【００１１】
【発明の実施の形態】
概して、本発明の実施形態は、一実施形態では磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイス内のメモリセルとして用いられる、磁気抵抗素子のアレイに関係する。導体（たとえば、ビット線およびワード線）に電気パルスが加えられて切替え磁界が生成され、切替え磁界が、選択された磁気抵抗素子のデータ層の磁化の向きを変更するために用いられる。磁気抵抗素子に対して導体をオフセットすることにより、切替え磁界の大きさを高めることができる。本発明の種々の実施形態によれば、導体に加えられる電気パルスを互い違いにする（たとえば、一方の電気パルスを別の電気パルスに対して遅延させる）ことにより、切替え磁界の大きさをさらに高めることができる。
【００１２】
本発明の実施形態はＭＲＡＭデバイスの事例において説明される。しかしながら、本発明の特徴はＭＲＡＭデバイスに限定されない。本発明の態様は、隣接する導体によってアレイ内の磁気抵抗素子にかけられる磁界が高められる磁気センサアレイのような、他のデバイスに適用され得る。一般に、本発明の態様は、磁気抵抗素子のアレイを含むデバイスに適用され得る。
【００１３】
図１を参照すると、メモリセル１４、１５、１７によって例示される磁気メモリセルの抵抗性交点アレイ１２を含むＭＲＡＭデバイス１０の一実施形態が示される。ＭＲＡＭデバイス１０の磁気メモリセルは、トンネル磁気抵抗デバイスまたは巨大磁気抵抗デバイスのような磁気抵抗デバイスを含むことができる。ＭＲＡＭデバイス１０のメモリセルは行および列に配列され、その行はｘ方向に沿って延在し、その列はｙ方向に沿って延在する（そのような方向は相対的なものである）。図示を簡略化するために、ＭＲＡＭデバイス１０において比較的少ない数のメモリセルだけが示される。実際には、任意のサイズのアレイを用いることができる。
【００１４】
本実施形態では、アレイ１２のメモリセルの列に概ね平行なトレース（または導体）は、ｙ方向に延在するビット線（ビット線１６によって例示される）として機能する。同じく本実施形態では、アレイ１２のメモリセルの行に概ね平行なトレースは、ある平面内のｘ方向に沿って延在するワード線（ワード線８および９によって例示される）として機能する。
【００１５】
従来のＭＲＡＭデバイスでは、各メモリセルはワード線およびビット線の交点に配置されていた。対照的に、図１のＭＲＡＭデバイス１０では、アレイ１２内のメモリセルとワード線との間がｙ方向にオフセットされる。図１では、このオフセットは、文字「オフ」によって示される。一般的に言うと、基準点としてメモリセル１４を用いるとき、ワード線８はメモリセル１４の中間点からある方向にオフセットされ、ワード線９はメモリセル１４の中間点から他の方向にオフセットされる。別の見方をすれば、メモリセル１４および１５は一列のメモリセルを形成し、ワード線８はその列に平行に配線され、その列の中間線からある方向にオフセットされ、ワード線９もその列に平行に配線され、その列の中間線から他の方向にオフセットされる。
【００１６】
したがって、本実施形態によれば、アレイ１２内の各メモリセルは、２つの隣接するワード線間に配置される。たとえば、メモリセル１４はワード線８と９との間に配置される。一実施形態では、アレイ１２内の各メモリセルは２つの隣接するワード線によって重ねられる。
【００１７】
本実施形態では、アレイ１２内の各メモリセルは、ビット線と、隣接するワード線のうちの１つとに電気的に結合される。たとえば、メモリセル１４は、ビット線１６およびワード線８に結合される。一実施形態では、アレイ１２内のメモリセルとワード線１８との間の電気的な接続はバイア１９によって行われる。
【００１８】
本実施形態では、ＭＲＡＭデバイス１０は、たとえば書込み動作中に、選択されたビット線および選択されたワード線に電流を供給するための、行ドライバ２０および列ドライバ２２を含む。ＭＲＡＭデバイス１０はさらに、列ドライバ２２に接続されるセンス増幅器（ＳＡ）２４を含む。センス増幅器２４の出力はデータレジスタ（ＲＥＧ）２６に結合され、データレジスタ２６の出力はＭＲＡＭデバイス１０の入力／出力パッド（Ｉ／Ｏ）２８に結合される。センス増幅器２４は、たとえば読出し動作中に、アレイ１２内の選択されたメモリセルの抵抗状態をセンシングする。簡単なセンシング方法は、選択されたメモリセルの両端に電圧を印加し、選択されたメモリセルに流れる電流を検出することにより実行され得る。
【００１９】
アレイ１２内のメモリセルは、多くの並列なパスを介して互いに結合される。１つの接続において見られる抵抗は、他の行および列内のメモリセルの抵抗と並列な接続におけるメモリセルの抵抗に等しい。したがって、メモリセルのアレイ１２は交点抵抗網として特徴付けられ得る。
【００２０】
アレイ１２のメモリセルは交点抵抗網として接続されるので、寄生電流またはスニークパス電流が、選択されたメモリセルにおける読出し動作を妨げる可能性がある。ダイオードまたはトランジスタのような遮断素子が、アレイ１２のメモリセルに接続され得る。これらの遮断素子は寄生電流を遮断することができる。当該技術分野において知られている代替の方法を用いて、寄生電流に対処することができる。１つのそのような方法では、列ドライバ２２が、選択されたビット線に与えられるのと同じ電位を、選択されないビット線に与え得るか、または行ドライバ２０が、選択されたビット線に与えられるのと同じ電位を、選択されないワード線に与え得る。
【００２１】
図２は、本発明の一実施形態による図１のＭＲＡＭデバイス１０の一部の断面図である。この実施形態では、たとえば書込み動作中に、電流Ｉｙが選択されたビット線１６に供給され、電流Ｉｘ１およびＩｘ２が選択されたワード線８および９に供給される。電流Ｉｙ、Ｉｘ１およびＩｘ２は、選択されたビット線１６と、ワード線８および９との周囲に、それぞれ磁界Ｈｘ、Ｈｙ１およびＨｙ２を誘導する。実際には、電流Ｉｙ、Ｉｘ１およびＩｘ２はビット線およびワード線に短時間だけ加えられ、除去されることに留意されたい。すなわち、その電流は一定ではなく、どのメモリセルが選択されるかに応じて、オンおよびオフされる。したがって、電流Ｉｙ、Ｉｘ１およびＩｘ２は電気パルスとみなすことができる。
【００２２】
例示的なメモリセル１４への書込み動作について考えてみる。書込み動作の開始時に、電流Ｉｙ、Ｉｘ１およびＩｘ２がそれぞれビット線１６およびワード線８、９に加えられる。メモリセル１４は、２つの選択された隣接するワード線８、９間に、かつ選択されたビット線１６上に存在するので、メモリセル１４は磁界Ｈｘ、Ｈｙ１およびＨｙ２にさらされる。磁界Ｈｘ、Ｈｙ１およびＨｙ２は、合成されるとき、メモリセル１４の磁化の向きを変化させるのに十分な強さになる。メモリセル１４が合成された磁界Ｈｘ、Ｈｙ１およびＨｙ２より小さい磁界にさらされる場合には（たとえば、これらの磁界のうちの１つまたは２つのみからなるある組み合わせ）、メモリセル１４の磁化の向きは変化しないことに注目すべきである。メモリセル１４への書込み動作の終了時には、電流Ｉｙ、Ｉｘ１およびＩｘ２がオフに切り替えられる（またはおそらく、書き込まれるべき次のメモリセルに対応する他のビット線およびワード線に加えられる）。
【００２３】
ここで再び図１を参照する。選択されないメモリセルは、３つの磁界Ｈｘ、Ｈｙ１およびＨｙ２のうちの１つまたは２つのみにさらされる。それゆえ、選択されないセルの磁化の向きは影響を受けないはずである。たとえば、書込み動作のためにメモリセル１４が選択される場合について考えてみる。したがって、電流は、ワード線８、９およびビット線１６に加えられるであろう。しかしながら、メモリセル１５は、それぞれワード線８および９の電流Ｉｘ１およびＩｘ２によって誘導される磁界Ｈｙ１およびＨｙ２のみにさらされるであろう。同様に、メモリセル１７は、それぞれビット線１６およびワード線９の電流ＩｙおよびＩｘ２によって誘導される磁界ＨｘおよびＨｙ２のみにさらされるであろう。結果として、メモリセル１４の磁化の向きは変化することができるが、メモリセル１５および１７の磁化の向きは影響を受けないはずである。
【００２４】
ＭＲＡＭデバイス１０の場合のようにメモリセルからオフセットされた２つの隣接するワード線の合成磁界は、オフセットされない１つのワード線よりも、メモリセル上に強い磁界を与えることがわかる。すなわち、２つの導体からの正味の磁界は、１つの導体からの磁界より大きい。結果として、所与の電流量の場合、導体をメモリセルからオフセットすることにより、各メモリセルは、より強い切替え磁界にさらされ得る。逆に、所与の切替え磁界強度を達成するために、アレイ１２のワード線が、最大定格電流容量よりも小さい電流容量で駆動されてもよい。また、ビット線に加えられる電流を低減することも可能となり得る。さらに、アレイ１２のビット線およびワード線に異なる量の電流を供給することができる。
【００２５】
ＭＲＡＭデバイス１０が、メモリセルとワード線との間にオフセットがある事例において説明されてきたが、それに代わり、ビット線がオフセットされても、またはワード線およびビット線の両方がオフセットされてもよいことは理解されたい。また、ワード線およびビット線は、図示および説明されたものから入れ替えられてもよい。
【００２６】
他の実施形態では、ワード線だけに、またはビット線だけに、あるいはワード線およびビット線両方に導体の付加的な層が追加されてもよい。図３および図４は、図１および図２のＭＲＡＭデバイス１０に類似のＭＲＡＭデバイス２１０を示しているが、ＭＲＡＭデバイス２１０は第２のワード線２１８の層をさらに含む点が異なる。第２のワード線２１８は、ワード線８と平行にｘ方向に沿って延在する。一実施形態では、第２のワード線２１８はワード線８に隣接する。すなわち、ワード線２１８および対応するワード線８はそれぞれ、メモリセルの行の同じ側に配置される。本実施形態では、第２のワード線２１８はビット線１６の下に存在する。第２のワード線２１８は、アレイ１２のビット線１６およびアレイ１２のメモリセルから電気的に絶縁される。
【００２７】
本実施形態では、行ドライバ２２０が、たとえば書込み動作中に、第１のワード線８および第２のワード線２１８に電流を供給する。しかしながら、電流が、選択されたメモリセル（たとえば、メモリセル１４）に最も近い２つの第２のワード線２１８と、選択されたメモリセル１４に最も近い交差するビット線１６および２つの第１のワード線８とに供給されるとき、選択されたメモリセルは、５つの線からの磁界にさらされる。それゆえ、第２のワード線２１８はさらに切替え磁界を高める。
【００２８】
図１〜図４のＭＲＡＭデバイス１０および２１０が、複数のバイア１９とともに説明されたが、本発明はそれらに限定されない。代わりに、ワード線およびビット線の両方が、磁気メモリセルと直に電気的に接触してもよい。たとえば、図５は、ＭＲＡＭデバイス３１０を示しており、ワード線８がメモリセル１４に対してオフセットされる。ｙ方向におけるオフセットの量（オフ）は、各メモリセル１４が２つの最も近いワード線８のうちの１つだけに電気的に接続されるような量である。たとえば、書込み動作中に、ビット線１６および２つの最も近いワード線８に流れる電流は、選択されたメモリセル１４のみを切り替えるのに十分な大きさである。
【００２９】
導体の付加的な層を形成することができる。これらの付加的な層は、ｚ方向にワード線および／またはビット線から間隔をおいて配置され得る（ｚ方向はｘ方向およびｙ方向に直交する）。たとえば、図６はＭＲＡＭデバイス４１０を示しており、第２のワード線４１８の付加的な層が、第１のワード線８の真上に、かつそろえて配列される。こうして、第２のワード線４１８もまた、メモリセル１４からｙ方向にオフセット（オフ）される。たとえば、図７はＭＲＡＭデバイス５１０を示しており、第２の導体５１８がｙ方向にメモリセル１４からオフセット（オフ）される。しかしながら、第１のワード線８はオフセットされない。さらに、第１のワード線８は、メモリセル１４に直に接触し、かつそろえて配列される。
【００３０】
磁気抵抗素子における遅延された電気パルスの使用
上述のように、磁気抵抗素子（たとえば、メモリセル）から導体（たとえば、ビット線および／またはワード線）をオフセットすることにより、所与の電流の場合に、デバイス（たとえば、ＭＲＡＭデバイス）の切替え磁界を高めることができる。以下に説明される実施形態では、導体の電気パルスを遅延させる（たとえば、互い違いにする）ことにより、切替え磁界がさらに高められる。
【００３１】
たとえば、一実施形態では、２つの隣接する導体が第３の導体（第１および第２の導体に直交する）と組み合わされて使用され、切替え磁界を生成する。以下に説明される本発明の実施形態によれば、隣接する導体のうちの１つによって伝達される電気パルスは、他の隣接する導体によって伝達される電気パルスに対して遅延される。この方式は、３つ以上の隣接する導体が用いられる実施形態にも拡張され得る。
【００３２】
図８は、本発明の一実施形態による第１の電気パルス８０１と第２の電気パルス８０２とを示す。この実施形態では、第２の電気パルス８０２は第１の電気パルス８０１に対して遅延される。一実施形態では、遅延量は、第１の電気パルス８０１の持続時間より短く、それにより２つの電気パルスが重なる。１つのそのような実施形態では、遅延量は約１ナノ秒よりも小さい。
【００３３】
図１も参照しながら、例示的なメモリセル１４への書込み動作について考えてみる。書込み動作の開始時に、ビット線１６ならびにワード線８および９にそれぞれ、電流Ｉｙ、Ｉｘ１（たとえば、第１の電気パルス８０１）およびＩｘ２（たとえば、第２の電気パルス８０２）が加えられる。上述のように、本実施形態では、電気パルス８０１と８０２との間にわずかな遅延が存在し、それゆえワード線８によって伝達される第１の電気パルス８０１は、ワード線９によって伝達される第２の電気パルス８０２の前に、メモリセル１４に達する。ビット線１６によって伝達される電気パルス（第３の電気パルス）は、電気パルス８０１および８０２と同時に発生し、それにより第３の電気パルスは電気パルス８０１および８０２の両方と重なり合う。すなわち、ビット線１６によって伝達される電気パルスの発生は、第３の電気パルスが少なくとも第１および第２の電気パルス８０１および８０２が重なり合う期間中に生じるようにタイミングをとられる。本明細書において先に述べられたように、ワード線およびビット線は、図示および説明されたものから入れ替えられ得ることは理解されたい。
【００３４】
メモリセル１４は、２つの選択された隣接するワード線８と９との間に、かつ選択されたビット線１６上に存在するので、メモリセル１４は、磁界Ｈｘ、Ｈｙ１およびＨｙ２にさらされる。本発明のこの実施形態によれば、メモリセル１４は、最初に磁界Ｈｙ１にさらされ、その後、磁界Ｈｙ２にさらされる。しかしながら、第１の電気パルス８０１と第２の電気パルス８０２との間の重なり合う量に応じて、磁界Ｈｙ１とＨｙ２との間にはある度合いの重なりが存在する。磁界Ｈｘも、少なくとも磁界Ｈｙ１とＨｙ２が重なり合う期間中に、磁界Ｈｙ１およびＨｙ２と重なり合う。磁界Ｈｘ、Ｈｙ１およびＨｙ２は、合成されるとき、メモリセル１４の磁化の向きを変化させるのに十分な強さである。電気パルスの遅延は、データ層の残りの部分の前に、そのデータ層の一部分が切り替わるようになる効果を有する。以下の図１０Ａ〜図１０Ｄを参照されたい。
【００３５】
図１の実施形態について説明されたが、遅延された電気パルスの特徴は、図３〜図７とともに説明されるような他の実施形態にも拡張され得る。また、隣接するワード線について説明されたが、遅延された電気パルスは隣接するビット線とともに使用され得る。電気パルスの遅延は、ビット線およびワード線の組み合わせにおいても適用され得ることも理解されたい。
【００３６】
図９は、本発明の一実施形態によるＭＲＡＭデバイスへの書込み方法の流れ図９００である。ステップ９１０において、本実施形態では、第１の電気パルスがメモリセルに隣接する第１の導体に生成され、それによりメモリセルが第１の電気パルスによって生成される磁界にさらされる。ステップ９２０において、本実施形態では、ある遅延の後に、第２の電気パルスが生成される。すなわち、第２の電気パルスは第１の電気パルスに対して遅延される。第２の電気パルスは同じくメモリセルに隣接する第２の導体によって伝えられ、そのためメモリセルが第２の電気パルスによって生成される磁界にさらされる。一実施形態では、第２の導体は第１の導体に概ね平行に配置される。一般的に、第１および第２の導体はメモリセルからオフセットされる。
【００３７】
図１０Ａ、図１０Ｂ、図１０Ｃおよび図１０Ｄは、本発明の一実施形態による磁化の向きの変化を受ける磁気抵抗素子のデータ層１０１０を示す。図１０Ａでは、データ層１０１０は本質的に一方向の磁化の向きを有する。データ層１０１０内には局所的な向きの変動が存在する場合があることは理解されたい。しかしながら、データ層１０１０は、基準層（図示せず）に対して全体としてある向きを有する。本明細書における説明の都合上、データ層１０１０の向きは最初に右を向き、向きの変化はデータ層１０１０の右側から開始する反時計方向として示される。
【００３８】
図１０Ｂは、オフセットされた導体を用いて加えられる遅延された電気パルスの影響下にあるデータ層１０１０の磁化の向きの変化の開始を示す。本発明の本実施形態によれば、データ層１０１０は、第１の電気パルス（図８）の影響下で一端（領域１０２０）において切り替わり始める。
【００３９】
図１０Ｃでは、第１の電気パルス８０１の影響が持続され、かつデータ層１０１０の他端において第２の電気パルス８０２（図８）が導入された後に続くような、磁化の向きの変化が示される。図１０Ｄでは、磁化の向きの切替えが完了する。
【００４０】
磁気抵抗素子（たとえば、メモリセル）の一方の側にある導体によって、その側がわずかに高い切替え磁界にさらされ、ひいてはその側の切替え領域が核形成され得る。そして、ビット（データ層）は、その側から他の側に優先的に切り替わる。データ層のこの非対称な切替えによって、データ層は、約３分の１未満までの、わずかに低い保磁力を示すようになる。こうして、ビットを反転させるために必要な切替え磁界、それゆえ切替え電流が低減される。
【００４１】
本発明の一実施形態にしたがって、２つのオフセットされた導体が用いられるとき、導体に磁界生成電流を遅延させて加えることにより、切替え応答がさらに改善される。そのデータ層は、第１の電気パルスの影響下にある一端において切り替わり始める。切替え領域の核形成が既に開始された後に、データ層の他端に第２の電気パルスが遅延して到達する。これによりさらに保磁力を低減することができる。結果として、ビットを反転させるために必要な切替え磁界、それゆえ切替え電流もさらに低減される。さらに、所与の電流量の場合に、切替え時間を短縮することができる。
【００４２】
別の利点は、データ層の切替えパターンがより完全になることである。すなわち、データ層の磁化の向きの均一性が改善されるであろう。この結果として、ビットの切替えが、より完全に、かつ規則正しくなることが予想される。結果として、導体内の雑音が低減されるであろう。さらに、アレイにわたる切替え特性、並びにデバイス全体またはウェーハ全体にわたる切替え特性が、より一様になり、それにより改善されるであろう。
【００４３】
要するに、本発明の種々の実施形態は、同じ導体間隔、サイズおよび電流密度を有する従来のデバイスよりも著しく高い切替え磁界を与える。切替え磁界を高める能力によって、磁気抵抗素子（たとえば、メモリセル）の保磁力が高められるようになり、それによりメモリセルに書き込まれるデータの保全性が高まり、偶発的にビットが反転する頻度が低減される。
【００４４】
代替案において、所与の切替え磁界の場合に、導体（たとえば、ワード線およびビット線）のための電流要件を低減することができる。所与の切替え磁界の場合の電流要件を低減することにより、デバイス内の熱負荷を低減することができ、全消費電力を低減することができる。導体を互いに近接して配置することもでき、磁気抵抗素子の密度を高めることも可能になる。
【００４５】
こうして、本発明の好ましい実施形態が説明されてきた。本発明は特定の実施形態において説明されてきたが、本発明はそのような実施形態によって限定されるものと解釈されるべきではなく、むしろ特許請求の範囲にしたがって解釈されるべきであることを理解すべきである。
【００４６】
【発明の効果】
本発明の種々の実施形態は、同じ導体間隔、サイズおよび電流密度を有する従来のデバイスよりも著しく高い切替え磁界を与える。切替え磁界を高める能力によって、磁気抵抗素子（たとえば、メモリセル）の保磁力が高められるようになり、それによりメモリセルに書き込まれるデータの保全性が高まり、偶発的にビットが反転する頻度が低減される。
【００４７】
また、代替案において、所与の切替え磁界の場合に、導体（たとえば、ワード線およびビット線）のための電流要件を低減することができる。所与の切替え磁界の場合の電流要件を低減することにより、デバイス内の熱負荷を低減することができ、全消費電力を低減することができる。導体を互いに近接して配置することもでき、磁気抵抗素子の密度を高めることも可能になる。
【図面の簡単な説明】
【図１】本発明によるＭＲＡＭデバイスの一実施形態のブロック図である。
【図２】本発明の一実施形態による図１のＭＲＡＭデバイスの断面図である。
【図３】本発明によるＭＲＡＭデバイスの別の実施形態のブロック図である。
【図４】本発明の一実施形態による図３のＭＲＡＭデバイスの断面図である。
【図５】本発明によるＭＲＡＭデバイスの種々の他の実施形態を示す図である。
【図６】本発明によるＭＲＡＭデバイスの種々の他の実施形態を示す図である。
【図７】本発明によるＭＲＡＭデバイスの種々の他の実施形態を示す図である。
【図８】本発明の一実施形態による第１の電気パルスおよび遅延した第２の電気パルスを示す図である。
【図９】本発明の一実施形態によるＭＲＡＭデバイスへの書込み方法の流れ図である。
【図１０Ａ】本発明の一実施形態による磁化の向きの変化を受けている磁気抵抗素子を示す図である。
【図１０Ｂ】本発明の一実施形態による磁化の向きの変化を受けている磁気抵抗素子を示す図である。
【図１０Ｃ】本発明の一実施形態による磁化の向きの変化を受けている磁気抵抗素子を示す図である。
【図１０Ｄ】本発明の一実施形態による磁化の向きの変化を受けている磁気抵抗素子を示す図である。
【符号の説明】
８、９　ワード線
１０　ＭＲＡＭデバイス
１２　アレイ
１４、１５、１７　メモリセル
１６　ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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