(57)【要約】【課題】半導体集積回路に内蔵する機能ブロックの単体テストのテスト回路設計において、物理階層間のテスト専用配線数を最小にする。【解決手段】フロアプラン実施後の物理階層に基づいて機能ブロックの実動作系の接続を記述したネットリストと、アイソレーションテストを必要とする機能ブロックのアイソレーションテスト対象出力端子と外部端子の対応を記述したテスト情報とから、アイソレーションテスト対象出力端子を外部端子に出力させるためのセレクタ回路を物理階層間の実動作系の接続を使用して各物理階層内に配置し、テスト情報に記述されているがネットリストの実動作系に記述されていない接続にのみテスト専用配線を追加することにより、物理階層間のテスト専用配線数を最小にする。【選択図】　図２
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【特許請求の範囲】
【請求項１】
フロアプラン実施後の物理階層に基づいて機能ブロックの実動作系の接続を記述したネットリストと、アイソレーションテストを必要とする機能ブロックのアイソレーションテスト対象出力端子と外部端子の対応を記述したテスト情報とから、前記アイソレーションテスト対象出力端子を外部端子に出力させるためのセレクタ回路を物理階層間の前記実動作系の接続を使用して各物理階層内に配置することにより、物理階層間のテスト専用配線数を最小にすることを特徴とする半導体集積回路のテスト回路設計方法。
【請求項２】
前記テスト情報は前記アイソレーションテスト対象出力端子を外部端子へ出力させる際の優先順位の記述を含み、前記セレクタ回路は前記優先順位に従って各物理階層内にトーナメント型に配置されることを特徴とする請求項１記載の半導体集積回路のテスト回路設計方法。
【請求項３】
アイソレーションテスト対象出力端子と外部端子の対応が前記テスト情報に記述され前記ネットリストの実動作系に記述されていない場合にのみ、前記ネットリストに物理階層間のテスト専用配線を追加することを特徴とする請求項１または２記載の半導体集積回路のテスト回路設計方法。
【請求項４】
双方向端子をアイソレーションテストに利用する場合に、双方向端子を制御する双方向制御回路を端子配置を考慮して任意の個数に分割し双方向端子の近くに配置することにより、ＬＳＩ内部回路における配線混雑を緩和させることを特徴とする請求項１から３のいずれか一項記載の半導体集積回路のテスト回路設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路（ＬＳＩ）に内蔵する機能ブロックの単体テストを行うための半導体集積回路のテスト回路設計方法に関する。
【０００２】
【従来の技術】
近年、ＣＰＵなど多くの機能ブロックＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ　Ｐｒｏｐｅｒｔｙ）コアなどを用いてシステムを実現させる半導体集積回路が主流となっている。大規模な半導体集積回路の検証および出荷時の検査においては、スキャンテスト設計や静的タイミング検証が用いられることが多いが、これら半導体集積回路に内蔵される機能ブロックの中には、１チップに組み込まれた状態で機能ブロックとして単体動作検証を行い動作を保証することが必要なものがある。
【０００３】
このように単体として動作検証と保証が必要な機能ブロックＩＰコアなどを内蔵する半導体集積回路においては、半導体集積回路のテスト回路の設計如何では、配線数の増大などによるチップ面積の増大、コスト高、性能低下を引き起こし、さらにはタイミングが収束しないため大幅に開発期間がかかるなど問題を起こすことが少なくなかった。
【０００４】
従来の設計方法では、多くの場合、半導体集積回路に内蔵される機能ブロックＩＰコアの中で、組み込まれた状態で単体動作検証が必要なブロックについては、外部から直接制御できない入力端子や出力端子をテスト時に半導体集積回路の外部入力端子や外部出力端子に入力または出力できるようにテスト回路を設計していた。このとき、外部入力端子や外部出力端子に内部機能ブロックＩＰコアの端子を割り付ける方法としては、フロアプラン情報を考慮せずにランダムに割り付けていることが多かった。
【０００５】
【発明が解決しようとする課題】
しかしながら半導体集積回路が大規模化する中で、このようにフロアプランを考慮せずにテスト設計を行うことは、半導体集積回路内において不適切な経路で多くのテスト用の信号線が配線されるため、実動作において要求性能を満足できなかったり、回路面積を増大させたりするなどの問題を起こす場合があった。
【０００６】
近年の半導体集積回路の設計においては、充分な性能を確保するため、設計段階にてフロアプラン情報を上流設計工程にフィードバックし設計を進めることが多くなってきている。このような中でテスト回路を設計する上でもフロアプランを考慮して設計を行う手法の有効性が考えられる。
【０００７】
半導体集積回路の設計初期段階で実動作に必要な機能ブロックにより１チップ回路の設計を行い、この回路情報と単体機能検証が必要な機能ブロックＩＰコアなどの情報を基にフロアプランを実施し、物理レイアウトを行う際に機能ブロックＩＰコアと必要なテスト回路をどのように組み込むかを検討し、物理レイアウトに即した回路階層のブロック分けを行う。これにより従来バラバラ、あるいはかたまりとして設計されていたテスト入力や出力選択回路などは、各々に分けられた回路ブロック内部に組み込まれる形で設計を進めることが可能になる。
【０００８】
チップレベルでの設計の際には、分けられたブロック間には基本的に実動作において必要な信号線と最小限度のテスト信号線が配置されるため、実際に物理レイアウトを行う際にはレイアウトブロック間に不要な配線が多数配線されることを最小限に抑えることが可能となる。
【０００９】
本発明は、前述した従来の問題を解決するために上記のような考え方の基になされたものであり、半導体集積回路に内蔵する機能ブロックの単体テストのテスト回路設計において、物理階層間のテスト専用配線数を最小にすることができる半導体集積回路のテスト回路設計方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係る半導体集積回路のテスト回路設計方法は、フロアプラン実施後の物理階層に基づいて機能ブロックの実動作系の接続を記述したネットリストと、アイソレーションテストを必要とする機能ブロックのアイソレーションテスト対象出力端子と外部端子の対応を記述したテスト情報とから、前記アイソレーションテスト対象出力端子を外部端子に出力させるためのセレクタ回路を物理階層間の前記実動作系の接続を使用して各物理階層内に配置することにより、物理階層間のテスト専用配線数を最小にするものである。
【００１１】
上記構成によれば、物理階層の中にアイソレーションテスト対象機能ブロックが存在する場合に、アイソレーションテスト対象出力端子をＬＳＩの外部端子へ出力させるために、実動作系の出力パスを最大限使用するように経路を決定することができるため、テスト回路挿入前後における物理階層間の接続信号の増加を最小限に抑えることができる。その結果として、回路面積の増大を抑え、必要性能の確保を容易にし、設計負荷を最小に抑え、開発期間を短縮することができる。
【００１２】
本発明の請求項２に係る半導体集積回路のテスト回路設計方法は、請求項１記載の半導体集積回路のテスト回路設計方法において、前記テスト情報は前記アイソレーションテスト対象出力端子を外部端子へ出力させる際の優先順位の記述を含み、前記セレクタ回路は前記優先順位に従って各物理階層内にトーナメント型に配置されるものである。
【００１３】
上記構成によれば、アイソレーションテスト対象出力端子をＬＳＩの外部端子に出力するために、実動作系の出力パスを最大限使用しながら出力優先順位に沿ってトーナメント型にセレクタ回路を構成することができるため、テスト回路挿入前後における物理階層間の接続信号の増加を最小限に抑えることができる。
【００１４】
本発明の請求項３に係る半導体集積回路のテスト回路設計方法は、請求項１または２記載の半導体集積回路のテスト回路設計方法において、アイソレーションテスト対象出力端子と外部端子の対応が前記テスト情報に記述され前記ネットリストの実動作系に記述されていない場合にのみ、前記ネットリストに物理階層間のテスト専用配線を追加するものである。
【００１５】
上記構成によれば、各物理階層から出力される信号数がアイソレーションテスト対象出力端子の必要数より少ない場合には、その差分だけアイソレーションテスト専用出力端子を設け、物理階層間のテスト専用配線を追加することができるため、テスト回路挿入前後における物理階層間の接続信号の増加を最小限に抑えることができる。
【００１６】
本発明の請求項４に係る半導体集積回路のテスト回路設計方法は、請求項１から３のいずれか一項記載の半導体集積回路のテスト回路設計方法において、双方向端子をアイソレーションテストに利用する場合に、双方向端子を制御する双方向制御回路を端子配置を考慮して任意の個数に分割し双方向端子の近くに配置することにより、ＬＳＩ内部回路における配線混雑を緩和させるものである。
【００１７】
上記構成によれば、双方向端子を制御する双方向制御回路を分割配置することで、内部回路における面積増加や配線増加によるタイミングダメージを緩和することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図１および図２は、本発明の実施の形態１に係る半導体集積回路のテスト回路設計方法における機能ブロックの接続を示すチップ構成図である。図１はフロアプラン実施後の１チップ接続を示すものであり、図２は、図１に対してアイソレーションテスト出力セレクタを挿入した後の１チップ接続を示すものである。
【００１９】
図１および図２において、１、４、６、７はアイソレーションテストを必要とする機能ブロック、２、３、５、８はアイソレーションテストを必要としない機能ブロック、９は機能ブロック１と機能ブロック２を含む物理階層、１０は機能ブロック３と機能ブロック４を含む物理階層、１１は機能ブロック５と機能ブロック６を含む物理階層、１２は機能ブロック７と機能ブロック８を含む物理階層、１３、１４、１５、１６，１７、１８は外部端子、１９は物理階層９、物理階層１０、物理階層１１、物理階層１２を含む１チップ階層、２０、２１、２２、２３、２４、２５、２６はアイソレーションテスト出力セレクタ回路、２７はテスト専用接続配線である。
【００２０】
機能ブロック１はアイソレーションテスト対象のブロックである。機能ブロック１をアイソレーションテストするためには、機能ブロック１の出力端子のうちＡ１をＬＳＩ外部端子から出力させなければならない。そこでまずセレクタ２１を挿入し、機能ブロック１の出力端子Ａ１を物理階層９の出力端子Ｉ１から出力させる。これにより物理階層９の出力端子Ｉ１から出力された信号は実動作の接続配線を経由して物理階層１０の入力端子Ｊ１へ入力される。
【００２１】
物理階層１０では入力端子Ｊ１から入力された信号を外部端子１５から出力させるためにセレクタ２２を挿入する。すなわち、アイソレーションテスト対象出力端子Ａ１は物理階層間にテスト専用配線を追加することなく外部端子１５から出力することができる。
【００２２】
物理階層１１内部の機能ブロック６をアイソレーションテストするためには、出力端子Ｆ１、Ｆ２、Ｆ３をすべてＬＳＩ外部端子から出力させる必要がある。そこでセレクタ回路２５を挿入することで、機能ブロック６の出力端子Ｆ２を物理階層１１の出力端子Ｋ１から物理階層１１の外部に出力させ、実動作の接続配線を経由して外部端子１４からＬＳＩ外部へ出力する。
【００２３】
また、機能ブロック６の出力端子Ｆ３は物理階層１１の出力端子Ｋ２から実動作の接続配線を経由して物理階層１２の入力端子Ｌ１へ入力されている。物理階層１２では入力端子Ｌ１から入力された信号を外部端子１８から出力させるためにセレクタ回路２６を挿入する。これにより、機能ブロック６の出力端子Ｆ３は物理階層間にテスト専用配線を追加することなく外部端子１８から出力することができる。
【００２４】
機能ブロック６の出力端子Ｆ１を物理階層１１から出力させるためには、すでに機能ブロック６の出力端子Ｆ２が物理階層１１のＫ１端子から、機能ブロック６の出力端子Ｆ３が物理階層１１のＫ２からそれぞれ出力されているため、新たに物理階層１１に出力端子Ｋ４を追加する必要がある。
【００２５】
さらに物理階層１１のＫ４端子から出力された機能ブロック６の出力端子Ｆ１からの信号を外部端子１３から出力させるために、物理階層９に入力端子Ｉ４を追加しテスト専用接続配線２７を経由して入力させる。物理階層９では入力端子Ｉ４から入力された信号を外部端子１３から出力させるためにセレクタ回路２０を挿入する。このようにして、機能ブロック６の出力端子Ｆ１は物理階層間にテスト専用配線を追加することにより外部端子１３から出力することができる。
【００２６】
物理階層１０内部の機能ブロック４はアイソレーションテスト対象であるが、機能ブロック４の出力端子Ｄ１は外部端子１６から、Ｄ３は外部端子１７から実動作の接続として出力されるためセレクタ回路を挿入する必要はない。しかし、物理階層１２内部の機能ブロック７の出力端子Ｇ１を外部端子１６から出力させるためにセレクタ回路２３を挿入する。同様に物理階層１２内部の機能ブロック７の出力端子Ｇ２を外部端子１７からから出力させるためにセレクタ回路２４を挿入する。
【００２７】
また、機能ブロック７の出力端子Ｇ３を外部端子１８から出力させるためにはセレクタ回路２６を利用することで実現する。これにより、物理階層２１内部の機能ブロック７についても物理階層間に専用配線を追加することなく、すべてのアイソレーションテスト対象出力端子をＬＳＩ外部へ出力することができる。
【００２８】
このように、本実施の形態によれば、物理階層の中にアイソレーションテスト対象機能ブロックが存在する場合に、アイソレーションテスト対象出力端子をＬＳＩの外部端子へ出力させるために、実動作系の出力パスを最大限使用するように経路を決定することにより、テスト回路挿入前後における物理階層間の接続信号増加を最小限に抑えることができる。
【００２９】
以上のように物理階層間の接続信号増加を抑えても、なお、一般にＬＳＩの内部回路における配線は多量であるため混雑する。双方向端子をアイソレーションテストに利用する場合には、アイソレーションテスト時に双方向端子を制御する双方向制御回路を、端子配置を考慮して任意の個数に分割して端子の近くに配置することで、ＬＳＩ内部回路における配線混雑を緩和させることができる。
【００３０】
図６はアイソレーションテストに双方向端子を利用する場合の分割配置を示す図である。図６において、５５はフロアプラン後の１チップ階層、５６〜７３は双方向端子、７４はテスト時に双方向端子５６〜６０を制御する双方向制御回路、７５はテスト時に双方向端子６１〜６４を制御する双方向制御回路、７６はテスト時に双方向端子６５〜６８を制御する双方向制御回路、７７はテスト時に双方向端子６９〜７３を制御する双方向制御回路、７８はその他の内部回路である。
【００３１】
アイソレーションテスト時に双方向端子を制御する双方向制御回路について、端子配置を考慮して双方向制御回路７４、双方向制御回路７５、双方向制御回路７６、双方向制御７７の４つに分割し、さらに、これらの双方向制御回路をそれぞれの制御対象の双方向端子群の近くに配置したものである。
【００３２】
双方向端子をアイソレーションテストに利用する場合は、このように双方向端子を制御する双方向制御回路を分割配置することで、内部回路における面積増加や配線増加によるタイミングダメージを緩和することができる。
【００３３】
（実施の形態２）
図３および図４は、本発明の実施の形態２に係る半導体集積回路のテスト回路設計方法における機能ブロックの接続を示すチップ構成図である。図３はフロアプラン実施後の１チップ接続を示すものであり、図４は、図３に対してアイソレーションテスト出力セレクタを挿入した後の１チップ接続を示すものである。
【００３４】
図３および図４において、２８、３１、３３、３４はアイソレーションテストを必要とする機能ブロック、２９，３０，３２，３５はアイソレーションテストを必要としない機能ブロック、３６は機能ブロック２８と機能ブロック２９を含む物理階層、３７は機能ブロック３０と機能ブロック３１を含む物理階層、３８は機能ブロック３２と機能ブロック３３を含む物理階層、３９は機能ブロック３４と機能ブロック３５を含む物理階層、４０、４１、４２は外部端子、４３は物理階層３６、物理階層３７、物理階層３８、物理階層３９を含む１チップ階層、４４、４５、４６、４７、４８、４９、５０、５１、５２、５３はアイソレーションテスト出力セレクタ回路、５４はテスト専用接続配線である。
【００３５】
フロアプラン後の１チップ階層４３に対してアイソレーションテスト設計を行うにあたり、図５で示されるテスト情報を作成する。テスト情報には、ＬＳＩの外部端子に割り当てるアイソレーションテスト対象出力端子名およびアイソレーションテスト対象出力端子が含まれる物理階層名を記述する。また、ＬＳＩの１つの外部端子に複数のアイソレーションテスト対象出力端子が割り当てられた場合にはセレクタ回路をトーナメント型に構成するが、その構成を決定するための優先順位を記述する。
【００３６】
外部端子４０にアイソレーションテスト対象出力端子Ａ２、Ｆ１、Ｄ３、Ｇ１を割り当てる場合、実動作系の接続を考慮し、Ｇ１に優先順位４、Ｄ３およびＦ１に優先順位２をＡ２に優先順位１を与える。テストパスの配線経路として優先順位の一番低いＧ１を起点にして優先順位の一番高いＡ２出力を経由するようにする。
【００３７】
この手順に従うと、まず優先順位４のＧ１から優先順位２のＤ３またはＦ１への２つの経路が考えられるが、Ｇ１を含む物理階層３９からＤ３を含む物理階層３７への実動作の経路を利用する。さらに優先順位２のＤ３から優先順位１のＡ２への経路はＤ３を含む物理階層３７からＡ２を含む物理階層３６への実動作の経路を利用する。優先順位２のＦ１から優先順位１のＡ２への経路はＦ１を含む物理階層３８からＡ２を含む物理階層３６への経路が存在しないためこの経路をテスト専用接続配線５４として追加する。
【００３８】
このように物理階層間の配線経路を決定し、さらにトーナメント型セレクタ構成となるようにセレクタ回路４４、４５、５１、５２を挿入する。同様に、外部端子４１、４２においても同様のテストパスの配線経路を決定し、トーナメント型セレクタ構成となるようにセレクタ回路４６、４７、４８、４９、５０、５３を挿入する。
【００３９】
このように、本実施の形態によれば、アイソレーションテスト対象出力端子をＬＳＩの外部端子に出力するために、実動作系の出力パスを最大限使用しながら出力優先順位に沿ってトーナメント型にセレクタ回路を構成することにより、テスト回路挿入前後における物理階層間の接続信号増加を最小限に抑えることができる。
【００４０】
【発明の効果】
以上説明したように、本発明によれば、アイソレーションテスト対象出力端子をＬＳＩの外部端子へ出力させるために、実動作系の出力パスを最大限使用するように経路を決定することができるため、テスト回路挿入前後における物理階層間の接続信号増加を最小限に抑えることができる。
【００４１】
さらに本発明によれば、アイソレーションテスト対象出力端子をＬＳＩの外部端子に出力するために、実動作系の出力パスを最大限使用しながら出力優先順位に沿ってトーナメント型にセレクタ回路を構成することができるため、テスト回路挿入前後における物理階層間の接続信号増加を最小限に抑えることができる。
【００４２】
さらに本発明によれば、各物理階層から出力される信号数がアイソレーションテスト対象出力端子の必要数より少ない場合には、その差分だけアイソレーションテスト専用出力端子を設け、物理階層間のテスト専用配線を追加することができるため、テスト回路挿入前後における物理階層間の接続信号増加を最小限に抑えることができる。
【００４３】
さらに本発明によれば、双方向端子をアイソレーションテストに利用する場合には、双方向端子を制御する双方向制御回路を分割配置することで、内部回路における面積増加や配線増加によるタイミングダメージを緩和することができる。
【００４４】
以上の結果として、本来の動作と無関係な配線引き回しによる回路面積増大や性能低下などの問題を回避することができ、半導体集積回路のコストダウンと開発期間の短縮を実現することが可能になるという優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体集積回路のテスト回路設計方法において、機能ブロックのフロアプラン実施後の１チップ接続を示すチップ構成図。
【図２】本発明の実施の形態１に係る半導体集積回路のテスト回路設計方法において、機能ブロックのテスト回路挿入後の１チップ接続を示すチップ構成図。
【図３】本発明の実施の形態２に係る半導体集積回路のテスト回路設計方法において、機能ブロックのフロアプラン実施後の１チップ接続を示すチップ構成図。
【図４】本発明の実施の形態２に係る半導体集積回路のテスト回路設計方法において、機能ブロックのテスト回路挿入後の１チップ接続を示すチップ構成図。
【図５】本発明の実施の形態２に係る半導体集積回路のテスト回路設計方法おいて、テスト回路挿入のためのテスト情報を示す対応を示す図。
【図６】アイソレーションテストに双方向端子を利用する場合の分割配置を示す図。
【符号の説明】
１、４、６、７　アイソレーションテスト対象の機能ブロック
２、３、５、８　非アイソレーションテスト対象の機能ブロック
９〜１２　物理階層
１３〜１８　外部端子
１９　１チップ階層
２０〜２６　セレクタ回路
２７　テスト専用接続配線
２８、３１、３３、３４　アイソレーションテスト対象の機能ブロック
２９、３０、３２、３５　非アイソレーションテスト対象の機能ブロック
３６〜３９　物理階層
４０〜４２　外部端子
４３　１チップ階層
４４〜５３　セレクタ回路
５４　テスト専用接続配線
５５　１チップ階層
５６〜７３　双方向端子
７４〜７７　双方向制御回路
７８　内部回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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