(57)【要約】【課題】物理気相蒸着法ＰＶＤ法及び化学気相蒸着法ＣＶＤ法を共に適用して形成されたキャパシタの上部電極を含む半導体装置のキャパシタ及びその製造方法が開示される。【解決手段】キャパシタの上部電極を形成することにおいて、ＣＶＤ法を利用した第１上部電極を形成した後に、ＰＶＤ法を利用した第２上部電極を形成するか、またはＰＶＤ法を利用した第１上部電極を形成した後に、ＣＶＤ法を利用した第２上部電極を形成することができる。キャパシタの上部電極をＣＶＤ法及びＰＶＤ法を使用して２段階で形成することによって、速い速度で上部電極を厚く形成することだけではなく、電気的な特性も劣化しない上部電極を形成することができる。【選択図】図３
2004064091.tif 000002
【特許請求の範囲】
【請求項１】
　基板上に形成されたキャパシタの下部電極と、
　前記下部電極上に積層された誘電体膜と、
　前記誘電体膜上にＣＶＤ法で形成された上部電極及びＰＶＤ法で形成された上部電極で構成されたキャパシタの上部電極と、
を含むことを特徴とするキャパシタ。
【請求項２】
　前記ＣＶＤ法で形成された上部電極及びＰＶＤ法で形成された上部電極はチタン窒化膜ＴｉＮ、タンタル窒化膜ＴａＮ、タングステン窒化膜ＷＮ、ルテニウムＲｕ、白金Ｐｔ、イリジウムＩｒのうちから選択されたいずれか一つまたはこれらの組み合わせであることを特徴とする請求項１に記載のキャパシタ。
【請求項３】
　前記上部電極はＣＶＤ法で形成された上部電極及びＰＶＤ法で形成された上部電極が順次に積層されていることを特徴とする請求項１に記載のキャパシタ。
【請求項４】
　前記上部電極はＰＶＤ法で形成された上部電極及びＣＶＤ法で形成された上部電極が順次に積層されていることを特徴とする請求項１に記載のキャパシタ。
【請求項５】
　前記キャパシタはコンケーブ型であることを特徴とする請求項１に記載のキャパシタ。
【請求項６】
　基板にシリンダ型のキャパシタの下部電極を形成する段階と、
　前記下部電極上に誘電体膜を形成する段階と、
　前記誘電体膜上にＣＶＤ法及びＰＶＤ法を混用して上部電極を形成する段階と、
を含むことを特徴とするキャパシタの製造方法。
【請求項７】
　前記上部電極はチタン窒化膜ＴｉＮ、タンタル窒化膜ＴａＮ、タングステン窒化膜ＷＮ、ルテニウムＲｕ、白金Ｐｔ、イリジウムＩｒのうちから選択されたいずれか一つまたはこれらの組み合わせで形成することを特徴とする請求項６に記載のキャパシタ製造方法。
【請求項８】
　前記上部電極を形成する段階は、
　ＣＶＤ法を使用して第１上部電極を形成した後に、ＰＶＤ法を使用して第２上部電極を形成することを特徴とする請求項６に記載のキャパシタの製造方法。
【請求項９】
　前記上部電極を形成する段階は、
　ＰＶＤ法を使用して第１上部電極を形成した後に、ＣＶＤ法を使用して第２上部電極を形成することを特徴とする請求項６に記載のキャパシタの製造方法。
【請求項１０】
　前記ＰＶＤ法を使用して第１上部電極を形成する時に、ターゲットにのみバイアス電力を印加して形成することを特徴とする請求項９に記載のキャパシタの製造方法。
【請求項１１】
　導電領域が形成された基板上に層間絶縁膜を形成する段階と、
　前記層間絶縁膜を選択的にエッチングして前記導電領域を露出させるコンケーブホールを形成する段階と、
　前記コンケーブホールの内部及び前記層間絶縁膜上に下部電極導電膜を形成する段階と、
　前記下部電極導電膜をパターニングして前記コンケーブホールの底及び側壁に下部電極パターンを形成する段階と、
　前記下部電極パターン上に誘電体膜を形成する段階と、
　前記誘電体膜上にＰＶＤ法で第１上部電極を形成する段階と、
　前記第１上部電極上に第２上部電極を形成する段階と、を含むことを特徴とするキャパシタの製造方法。
【請求項１２】
　前記ＰＶＤ法で第１上部電極を形成する段階は、
　ターゲットにのみバイアス電力を供給して形成することを特徴とする請求項１１に記載のキャパシタの製造方法。
【請求項１３】
　前記第２上部電極はＣＶＤ法またはＡＬＤ法で形成することを特徴とする請求項１１に記載のキャパシタの製造方法。
【請求項１４】
　ＭＯＳトランジスタが形成された基板上に第１層間絶縁膜を形成する段階と、
　前記第１層間絶縁膜を貫通してＭＯＳトランジスタのドレイン領域を露出させる第１開口部及びＭＯＳトランジスタのソース領域を露出させる第２開口部を形成する段階と、
　前記第１開口部及び第２開口部を導電物質で満たして第１コンタクト及び第２コンタクトを形成する段階と、
　前記第１コンタクト及び第２コンタクトを含む第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、
　前記第２層間絶縁膜を貫通して前記第１コンタクトを露出させるコンケーブホールを形成する段階と、
　前記コンケーブホールの内部及び前記第２層間絶縁膜上にコンフォマルに下部電極導電膜を形成する段階と、
　前記下部電極導電膜をパターニングして前記コンケーブホールの底及び側壁にシリンダ型の下部電極を形成する段階と、
　前記下部電極上に誘電体膜を形成する段階と、
　前記誘電体膜上にＰＶＤ法及びＣＶＤ法を使用して上部電極を形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
　前記キャパシタが形成された第２層間絶縁膜上に第３層間絶縁膜を形成する段階と、
　前記第３層間絶縁膜を貫通して前記キャパシタの上部電極を露出させる第３開口部及び第２コンタクトを露出させる第４開口部を形成する段階と、
　前記第３開口部及び第４開口部を導電物質で満たして第３コンタクト及び第４コンタクトを形成する段階と、をさらに含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
　前記上部電極はＣＶＤ法で第１上部電極を形成した後に、ＰＶＤ法で第２上部電極を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１７】
　前記上部電極はＰＶＤ法で第１上部電極を形成した後に、ＣＶＤ法で第２上部電極を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１８】
　前記ＰＶＤ法で第１上部電極を形成する時には、ターゲットにのみバイアス電力を印加することを特徴とする請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体装置のキャパシタ及びその製造方法に関するものであり、詳細には、物理気相蒸着法（Physical Vapor Deposition：以下ＰＶＤ法という）及び化学気相蒸着法（Chemical Vapor　Deposition：以下ＣＶＤ法という）を共に適用して形成された上部電極を含む半導体装置のキャパシタ及びその製造方法に関するものである。
【背景技術】
【０００２】
　半導体記憶素子の集積度が増加することによって、記憶情報の基本単位である１ビットを記憶させるメモリセルの面積は小さくなっている。メモリセルの縮小に比例して、キャパシタの面積を減少させることはできない。これはセンシング信号マージン、α粒子によるソフトエラーに対する耐久性などのために、単位セルあたり一定以上の充電容量が必要だからである。制限されたセル面積内にメモリキャパシタの容量Ｃを適正値以上に維持させるための方法は、Ｃ＝εＡｓ/ｄ（ε:誘電率、Ａｓ:電極の表面積、ｄ:誘電体の厚さ）で与えられることから、１番目は誘電体の厚さｄを減少させる方法、２番目は電極の表面積Ａｓを増加させる方法、３番目は誘電率εが高い材料を使用する方法が考慮されて来た。
【０００３】
　このうち、１番目の方法である誘電体の薄膜化で誘電体の厚さｄを減少させる方法は、誘電体の厚さが減少することによって、漏洩電流が増加するので限界がある。したがって、主に２番目の方法であるキャパシタの構造を単純スティック構造、コンケーブ構造、シリンダ構造、多重ピン構造などのように３次元構造にして、電極の表面積Ａｓを増加させる方法と、３番目の方法である（Ｂａ、Ｓｒ）ＴｉＯ3（ＢＳＴ）、（Ｐｂ、Ｚｒ）ＴｉＯ3（ＰＺＴ）、Ｔａ2Ｏ5などのように誘電率εが高い材料を使用する方法とが利用される。
【０００４】
　シリンダ構造（またはコンケーブ構造）キャパシタは３次元構造を有するスティック構造キャパシタで下部電極のスティックの高さが高くなることによって発生する下部電極エッチングの難しさを避けるために提案された。
【０００５】
　図１は従来の技術によるコンケーブ（シリンダ）型のキャパシタを有する半導体装置を示した断面図である。図面符号「７０」はセル領域を示し、図面符号「８０」は周辺領域を示す。
【０００６】
　図１を参照すれば、セル領域７０及び周辺領域８０には素子分離領域４が形成された基板２上にＭＯＳトランジスタが配置されている。ＭＯＳトランジスタはゲート電極１１及びソース及びドレイン領域１８で構成されている。前記ゲート電極１１はゲート絶縁膜６を介在させたポリシリコン膜８及びシリサイド膜１０で構成されており、前記ゲート電極１１の側壁にはスペーサ１４が形成されている。ソース及びドレイン領域１８は低ドーピング不純物領域１２及び高ドーピング不純物領域１６で構成される。
【０００７】
　前記ＭＯＳトランジスタを含む基板上には第１層間絶縁膜２０が積層されており、前記第１層間絶縁膜２０を貫通して前記ＭＯＳトランジスタのソース及びドレイン領域１８と連結されるコンタクト２６ａ、２６ｂ、２６ｃ、及び前記ゲート電極と連結されるコンタクト２６ｄが形成されている。前記コンタクト２６ａ、２６ｂ、２６ｃ、２６ｄは各々バリヤメタル２２及びタングステン膜２４で構成されている。
【０００８】
　前記コンタクト２６ａ、２６ｂ、２６ｃ、２６ｄを含む第１層間絶縁膜２０上には第２層間絶縁膜２８が積層されている。セル領域７０では、前記第２層間絶縁膜２８を貫通して前記コンタクト２６ａを露出させるコンケーブホール２９が形成されている。前記コンケーブホール２９の内部には前記コンタクト２６ａと連結されるキャパシタ３６が配置されている。前記キャパシタは下部電極３０、 誘電体膜３２、及び上部電極３４で構成されている。
【０００９】
　セル領域７０にはキャパシタ３６が形成された第２層間絶縁膜２８上に第３層間絶縁膜４０が積層されている。一方、周辺領域８０には第２層間絶縁膜２８及び第３層間絶縁膜４０が連続して積層されている。
【００１０】
　セル領域７０には前記第３層間絶縁膜４０を貫通して前記キャパシタの上部電極３０と電気的に連結されるコンタクト４６ａが形成されており、前記コンタクト４６ａは配線５２ａと連結される。前記第３層間絶縁膜４０及び第２層間絶縁膜２８を貫通して前記コンタクト２６ｂと電気的に連結されるビットラインコンタクト４６ｂが形成されており、前記ビットラインコンタクト４６ｂはビットライン５２ｂと連結される。一方、周辺領域８０には前記第３層間絶縁膜４０及び前記第２層間絶縁膜２８を貫通して前記コンタクト２６ｃ、２６ｄと電気的に連結されるコンタクト４６ｃ、４６ｄが形成されている。前記コンタクト４６ｃ、４６ｄは各々配線５２ｃ、５２ｄと連結されている。前記ビットライン及び配線５２ａ、５２ｂ、５２ｃ、５２ｄは各々バリヤメタル４８及び導電膜５０で構成されている。
【００１１】
　上述のＣＵＢ（Ｃａｐａｃｉｔｏｒ　Ｕｎｄｅｒ　Ｂｉｔｌｉｎｅ）構造のコンケーブ（シリンダ）キャパシタを有する半導体装置では、前記コンタクト４６ａ、４６ｂ、４６ｃ、４６ｄを形成するために、第３層間絶縁膜をエッチングして前記上部電極３０の表面を露出させる開口部４１ａと前記第３層間絶縁膜及び第２層間絶縁膜をエッチングして前記コンタクト２６ｂ、２６ｃ、２６ｄを露出させる開口部４１ｂを同時に形成する。
【００１２】
　ところで、前記コンタクト２６ｂ、２６ｃ、２６ｄを露出させる開口部４１ｂは前記上部電極３０を露出させる開口部４１ａよりもさらに深く形成されるので、前記キャパシタの上部電極３４が過度エッチングされる可能性がある。
【００１３】
　したがって、前記上部電極３４の厚さを厚く形成し、収率の向上のために、早く上部電極を形成する方法が要求されている。
【００１４】
　一方、ＤＲＡＭセルに貯蔵されるデータはキャパシタに貯蔵された電荷量で保存され、定期的なリフレッシュ動作を通じてデータを維持している。すなわち、ＤＲＡＭがろくに動作しようとすれば、リフレッシュ動作の間、貯蔵電荷量の損失があってはいけないので、漏洩電流が発生しないキャパシタが要求されている。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
　本発明は上述の問題点を解決するために案出されたものであり、キャパシタの上部電極を速い速度で形成し、かつ電気的特性が優れたキャパシタ及びその製造方法を提供することにその目的がある。
【００１６】
　また、前記キャパシタを適用した半導体装置及びその製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００１７】
　上述の目的を解決するために、本発明のキャパシタは基板上に形成されたキャパシタの下部電極と、前記下部電極上に積層された誘電体膜と、前記誘電体膜上にＣＶＤ法またはＡＬＤ法（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ、原子膜蒸着法）を利用して形成された上部電極及びＰＶＤ法を利用して形成された上部電極と、を含む。
【００１８】
　本発明において、ＣＶＤ法またはＡＬＤ法を利用して第１上部電極を形成した後に、ＰＶＤ法を利用して第２上部電極を形成することができ、またはＰＶＤ法を利用して第１上部電極を形成した後に、ＣＶＤ法またはＡＬＤ法を利用して第２上部電極を形成することができる。
【００１９】
　特に、ＰＶＤ法を利用した上部電極を先に形成する場合においては、ＰＶＤ法を適用する時に、基板にバイアス電力を印加しなく、ターゲットにのみバイアス電力を供給して上部電極を形成することが望ましい。この場合には、漏洩電流特性が改善される効果がある。
【発明の効果】
【００２０】
　上記のような本発明はコンケーブまたはシリンダ型のキャパシタを形成することにおいて、上部電極をＣＶＤ法及びＰＶＤ法を使用して２段階で形成することによって、上部電極の厚さを速い速度で厚く形成することだけではなく、電気的特性も劣化されない上部電極を形成することができる。
【発明を実施するための最良の形態】
【００２１】
　上述の目的、特徴及び長所は添付した図面と関連した次の詳細な説明を通じてより明らかになるでしょう。以下、添付した図面を参照して本発明による望ましい一実施の形態を詳細に説明する。
【００２２】
　図２は本発明によるコンケーブ型のキャパシタを含む半導体装置を示す断面図である。
【００２３】
　図２を参照すれば、セル領域１７０では素子分離領域１０４が形成された基板１０２上にＭＯＳトランジスタが配置されている。ＭＯＳトランジスタはゲート電極１１１及びソース及びドレイン領域１１８で構成されている。前記ゲート電極１１１はゲート絶縁膜１０６を介在させてポリシリコン膜１０８及びシリサイド膜１１０で構成されており、前記ゲート電極１１１の側壁にはスペーサ１１４が形成されている。ソース及びドレイン領域１１８は低ドーピング不純物領域１１２及び高ドーピング不純物領域１１６で構成される。前記ＭＯＳトランジスタを含む基板上には第１層間絶縁膜１２０が積層されており、前記第１層間絶縁膜１２０を貫通して前記ソース領域１１８を連結するストレージコンタクト１２６ａと、前記ドレイン領域１１８を連結するコンタクト１２６ｂとが形成されている。前記コンタクト１２６ａ、１２６ｂはバリアメタル１２２及びタングステン膜１２４で構成される。前記コンタクト１２６ａ、１２６ｂを含む第１層間絶縁膜１２０上には第２層間絶縁膜１２８が積層されており、前記第２層間絶縁膜１２８を貫通して前記ストレージコンタクト１２６ａを露出させるコンケーブホール１２９が形成されている。前記コンケーブホール１２９の内部には前記ストレージコンタクト１２６ａと連結されるキャパシタ１３６が配置されている。前記キャパシタは下部電極１３０、誘電体膜１３２、及び第１上部電極１３４ａ及び第２上部電極１３４ｂで構成されている。前記第１上部電極１３４ａはＣＶＤ法を利用して形成することができ、前記第２上部電極１３４ｂはＰＶＤ法を利用して形成することができる。または、これと反対に、前記第１上部電極１３４ａはＰＶＤ法で形成することができ、前記第２上部電極１３４ｂはＣＶＤ法で形成することができる。前記キャパシタ１３６が形成された第２層間絶縁膜１２８上には第３層間絶縁膜１４０が積層されている。前記第３層間絶縁膜１４０を貫通して前記キャパシタの上部電極１３４と電気的に連結されるコンタクト１４６ａが形成されており、前記コンタクト１４６ａは配線１５２ａと連結される。前記第３層間絶縁膜１４０及び第２層間絶縁膜１２８を貫通して前記コンタクト１２６ｂと電気的に連結されるビットラインコンタクト１４６ｂが形成されており、前記ビットラインコンタクト１４６ｂはビットライン１５２ｂと連結される。前記配線１５２ａ及びビットライン１５２ｂはバリアメタル１４８及び導電膜１５０で構成される。
【００２４】
　一方、周辺領域１８０には基板上にＭＯＳトランジスタが配置されており、前記ＭＯＳトランジスタを含む基板上に第１層間絶縁膜１２０が積層されている。前記第１層間絶縁膜１２０を貫通して前記ＭＯＳトランジスタのソース及びドレイン領域１１８またはゲート電極１１１と連結されるコンタクト１２６ｃ、１２６ｄが形成されている。前記コンタクト１２６ｃ、１２６ｄが形成された第１層間絶縁膜１２０上には第２層間絶縁膜１２８及び第３層間絶縁膜１４０が連続して積層されている。前記第３層間絶縁膜１４０及び前記第２層間絶縁膜１２８を貫通して前記コンタクト１２６ｃ、１２６ｄと電気的に連結されるコンタクト１４６ｃ、１４６ｄが形成されている。前記コンタクト１４６ｃ、１４６ｄは各々配線１５２ｃ、１５２ｄと連結されている。
【００２５】
　上述の構造では、キャパシタの上部電極１３４ａ、１３４ｂを露出させる開口部１４１ａと前記コンタクト１２６ｂ、１２６ｃ、１２６ｄを露出させる開口部１４１ｂとを同時に形成しても過エッチングに上部電極が耐えることができる構造である。これは前記上部電極１３４ａ、１３４ｂが過エッチングに耐えることができるだけ十分に厚く形成されているためである。
【００２６】
　以下、上述の構造を有するキャパシタの製造方法を図３乃至図７を参照して説明する。図面では、理解の便宜のために、キャパシタと係わる部分だけ図示する。
【００２７】
　図３を参照すれば、基板１０２に活性領域を定義する素子分離領域１０４を形成する。前記素子分離領域１０４が形成された基板上にゲート絶縁膜１０６、ゲート導電膜１０８及びシリサイド膜１１０を順次に積層した後に、パターニングしてゲート絶縁膜１０６を介在させたゲート電極１１１を形成する。前記ゲート電極１１１及び素子分離領域１０４をイオン注入のマスクとして利用して前記基板の活性領域に低濃度不純物領域１１２を形成する。次に、ゲート電極１１１が形成された基板の全面にスペーサ絶縁膜を形成し、異方性乾式エッチングして前記ゲート電極１１１の側壁にスペーサ１１４を形成する。前記スペーサ１１４が形成されたゲート電極１１１及び素子分離領域１０４をイオン注入マスクとして利用して前記基板の活性領域に高濃度不純物領域１１６を形成する。前記低濃度不純物領域１１２及び高濃度不純物領域１１６はＭＯＳトランジスタのソース及びドレイン領域１１８になる。ＭＯＳトランジスタが形成された基板の全面に第１層間絶縁膜１２０を積層した後に、前記第１層間絶縁膜１２０を選択的にエッチングして前記ソース及びドレイン領域１１８を露出させる開口部１２５を形成する。前記開口部１２５の内部及び前記第１層間絶縁膜１２０の上部にバリアメタル１２２及びタングステン膜１２４を積層し、前記タングステン膜１２４及び前記バリアメタル１２２を前記第１層間絶縁膜の上部が露出されるまで化学機械的研磨をして前記開口部を満たすコンタクト１２６ａ、１２６ｂを形成する。前記コンタクト１２６ａ、１２６ｂを含む第１層間絶縁膜１２０上に第２層間絶縁膜１２８を積層した後に、前記第２層間絶縁膜１２８を通常のフォトリソグラフィエッチング工程で選択的にエッチングして前記コンタクト１２６ａの上面を露出させる開口部１２９を形成する。
【００２８】
　次に、前記開口部１２９の内部及び前記第２層間絶縁膜１２８の上面にコンフォマルに下部電極導電層１３０を形成する。前記下部電極導電層１３０はポリシリコン、チタン窒化膜ＴｉＮ、タンタル窒化膜ＴａＮ、タングステン窒化膜ＷＮなどの金属窒化膜またはルテニウムＲｕ、 白金Ｐｔ、イリジウムＩｒなどのノーブル金属のうちから選択されたいずれか一つまたはこれらの組み合わせで５０〜２０００Åの厚さで形成することができる。
【００２９】
　図４を参照すれば、前記下部電極導電層１３０上に前記開口部１２９を十分に満たす感光膜または酸化膜からなる犠牲膜１３１を形成する。前記犠牲膜１３１及び前記下部電極導電層１３０を前記第２層間絶縁膜１２８の表面が露出されるまでエッチングして下部電極パターンを形成する。前記下部電極パターン１３０を形成した後には、湿式洗浄または酸素が含有された熱処理またはＮＨ３プラズマ、Ｎ２プラズマなど窒素が含有された雰囲気で熱処理を実施することができる。
【００３０】
　図５を参照すれば、前記開口部内に残存する犠牲膜１３１を湿式または乾式エッチングで除去する。次に、前記下部電極パターン１３０及び第２層間絶縁膜１２８上にコンフォマルに誘電体膜１３２を形成する。前記誘電体膜１３２はシリコン酸化膜ＳｉＯ２、シリコン窒化膜ＳｉＮ、アルミニウム酸化膜ＡｌＯ、タンタル酸化膜ＴａＯ、チタン酸化膜ＴｉＯ、ハフニウム酸化膜ＨｆＯ、ジルコニウム酸化膜ＺｒＯ、ＢＳＴ、ＰＺＴなどの誘電膜のうちから選択されたいずれか一つまたはこれらの組み合わせで１０〜１０００Åの厚さで形成することができる。前記誘電体膜１３２を形成した後には、Ｏ２、Ｏ３、Ｎ２Ｏ、Ｈ２Ｏの酸素が含有されたガス雰囲気またはＮ２、Ａｒなどの不活性ガス雰囲気で熱処理を実行することができる。
【００３１】
　図６を参照すれば、前記誘電体膜１３２上にコンフォマルに第１上部電極１３４ａを形成する。前記第１上部電極１３４ａはチタン窒化膜ＴｉＮ、タンタル窒化膜ＴａＮ、タングステン窒化膜ＷＮなどの金属窒化膜またはルテニウムＲｕ、白金Ｐｔ、イリジウムＩｒなどのノーブル金属のうちから選択されたいずれか一つまたはこれらの組み合わせで１００〜２０００Åの厚さで形成することができ、形成方法としてはＣＶＤ法またはＰＶＤ法で形成することができる。
【００３２】
　図７を参照すれば、前記第１上部電極１３４ａ上に第２上部電極１３４ｂを形成する。形成方法は前記第１上部電極１３４ａの形成方法に依存して変わる。すなわち、前記第１上部電極１３４ａをＣＶＤ法またはＡＬＤ法で形成した場合には、前記第２上部電極１３４ｂはＰＶＤ法で形成する。一方、前記第１上部電極１３４ａをＰＶＤ法で形成した場合には、前記第２上部電極１３４ｂはＣＶＤ法またはＡＬＤ法で形成する。このように上部電極をＣＶＤ法またはＡＬＤ法とＰＶＤ法とを使用して２段階で形成することによって、上部電極の厚さを速い速度で厚く形成することだけではなく、コンフォマルに上部電極を形成することができる。前記第２上部電極１３４ｂ上にはシリコン窒化膜またはシリコン酸窒化膜で構成された反射防止膜１３７を形成することができる。前記反射防止膜１３７はエッチング阻止膜として作用することができ、厚さは４００〜５００Åで形成することができる。
【００３３】
　図８を参照すれば、前記キャパシタ１３６が形成された第２層間絶縁膜１２８上に第３層間絶縁膜１４０を形成する。次に、前記第３層間絶縁膜１４０を選択的にエッチングして前記キャパシタの上部電極１３４ｂを露出させる開口部１４１ａを形成すると同時に、前記第３層間絶縁膜１４０及び前記第２層間絶縁膜１２８をエッチングして前記コンタクト１２６ｂを露出させる開口部１４１ｂを形成する。前記上部電極を露出させる開口部１４１ａは過エッチングされ、上述のように、前記上部電極１３４ａ、１３４ｂがＰＶＤ法とＣＶＤ法またはＡＬＤ法とを利用して十分に厚く形成されるので、過エッチングに耐えることができる。
【００３４】
　図９を参照すれば、前記開口部１４１ａ、１４１ｂの内部及び前記第３層間絶縁膜１４０上にバリアメタル１４２及びタングステン膜１４４を積層し、前記第３層間絶縁膜が露出されるまで化学機械的研磨してコンタクト１４６ａ、１４６ｂを形成する。次に、前記コンタクト１４６ａ、１４６ｂを含む第３層間絶縁膜上にバリアメタル１４８及び導電膜１５０を積層した後に、パターニングして配線１５２ａ及びビットライン１５２ｂを形成する。
【００３５】
　上述のように、本発明のキャパシタ１３６は下部電極１３０、誘電体膜１３２、第１上部電極１３４ａ及び第２上部電極１３４ｂで構成され、上部電極はＣＶＤ法またはＡＬＤ法とＰＶＤ法とを混用して形成する。すなわち、ＣＶＤ法またはＡＬＤを使用して第１上部電極を形成した後に、ＰＶＤ法を使用して第２上部電極を形成するか、またはＰＶＤ法を使用して第１上部電極を形成した後に、ＣＶＤ法またはＡＬＤ法を使用して第２上部電極を形成することができる。
【００３６】
　ところで、ＰＶＤ法で第１上部電極を形成し、ＣＶＤ法で第２上部電極を形成する場合には、実験的にデータ「０」の時間によるデータ維持特性は優れている。一方、マイナスの電圧を印加する時には、漏洩電流が増加してデータ「１」の時間によるデータ維持特性が悪くなる。
【００３７】
　このように、マイナスの電圧を印加する時に、漏洩電流が増加する劣化現象の原因は、ＰＶＤ法で第１上部電極を形成する時のプラズマ損傷にあると判断される。したがって、ＰＶＤ法で第１上部電極を形成する時に、基板にバイアス電力を印加しなく、ターゲットにのみ印加した場合と、ターゲット及び基板にバイアス電力を印加した場合の各々の漏洩電流特性を測定した。
【００３８】
　実験に使用されたキャパシタは次のような条件で形成した。
【００３９】
　先に、下部電極は高さ８０００Åであり、短縮の幅は０．２μｍであり、長軸の幅は０．６μｍであるコンケーブホール内に形成した。形成方法は、チタン窒化膜ＴｉＮをＭＯＣＶＤ法を使用して厚さ２００Åで形成した。
【００４０】
　前記下部電極上には誘電体膜としてタンタル酸化膜ＴａＯを６０Å蒸着し、オゾンＯ３雰囲気で熱処理をした後に、再びタンタル窒化膜を９０Å蒸着し、オゾンＯ３雰囲気で熱処理を実行した。
【００４１】
　前記誘電体膜上に第１上部電極としてチタン窒化膜ＴｉＮをＰＶＤ法で８００Å形成した。第１上部電極をＰＶＤ法で形成する時に、基板にバイアス電圧を印加する場合と、基板にバイアス電圧を印加しない場合とに区分して、各々工程を進行した。
【００４２】
　次に、前記第１上部電極上に第２上部電極として、チタン窒化膜ＴｉＮをＭＯＣＶＤ法で４００Å形成した。
【００４３】
　図１０は前記条件の下に形成されたキャパシタの漏洩電流特性を測定したグラフである。
【００４４】
　上述の工程条件を有するキャパシタの漏洩電流特性を比較した結果、基板にバイアス電力を印加しなく、第２上部電極を形成したキャパシタｐｌａｓｍａ−２が、基板にバイアス電力を印加して第１上部電極を形成したキャパシタｐｌａｓｍａ−１に比べて陰極印加電圧（ａｐｐｌｉｄｅ　ｖｏｌｔａｇｅ）に対する漏洩電流（ｌｅａｋａｇｅ　ｃｕｒｒｅｎｔ）特性が大きく改善されたことを確認することができた。
【００４５】
　表１は上述の工程条件でコンケーブホールの短縮の側壁とコンケーブホールの底とでの第１上部電極（以下「ＰＶＤ−ＴｉＮ」という）と第２上部電極（以下「ＣＶＤ−ＴｉＮ」という）との蒸着の厚さを比べたものである。
【００４６】
【表１】
2004064091.tif 000003
【００４７】
　表１を参照すれば、第１上部電極ＰＶＤ−ＴｉＮを形成する時に、基板バイアスが印加されたか否かにかかわらず、コンケーブホールの側壁及び底での第２上部電極ＣＶＤ−ＴｉＮの蒸着の厚さ（各々４００Å及び２００Å）は同一である。
【００４８】
　但し、第１上部電極ＰＶＤ−ＴｉＮで厚さの差があることが分かる。すなわち、第１上部電極ＰＶＤ−ＴｉＮを形成する時に、基板にバイアス電圧を印加しない第１上部電極ＰｌＡｓｍａ−２にはコンケーブホールの側壁に約７０Å程度のＰＶＤ−ＴｉＮが形成されるが、基板にバイアス電圧を印加した第１上部電極ＰｌＡｓｍａ−１にはＰＶＤ−ＴｉＮがコンケーブホールの側壁にほとんど形成されないことが分かる。
【００４９】
　結局、基板にバイアス電力を印加しない場合ｐｌａｓｍａ−２にはコンケーブホールの側壁にも第１上部電極ＰＶＤ−ＴｉＮが形成されるので、漏洩電流特性が改善される。すなわち、ＰＶＤ−ＴｉＮはＣＶＤ−ＴｉＮに比べて相対的に純度が高い膜質であり、ＰＶＤ−ＴｉＮ膜質がコンケーブホール内に全体的に蒸着されて漏洩電流特性が改善される。
【００５０】
　また、表１を参照すれば、基板にバイアスを印加しない場合のｐｌａｓｍａ−２は基板にバイアスを印加した場合のｐｌａｓｍａ−１に比べて相対的にコンケーブホールの底にもっと薄い上部電極が形成される。コンケーブホールが狭くなり、底に蒸着される上部電極の厚さが厚ければ、厚いほどコンケーブホールの底で上部電極のリフティングが頻繁に発生する可能性がある。基板にバイアス電力を印加しない場合のｐｌａｓｍａ−２にはコンケーブホールの底で相対的に薄い厚さの上部電極を形成することができるので、リフティングの発生を抑制することができる効果がある。
【００５１】
　以上の説明の本発明は、上述の実施の形態及び添付した図面により限定されず、発明の技術的思想を逸脱しない範囲内で多様な置換、変形及び変更が可能であるということは本発明が属する技術分野で通常の知識を持つ者において明白である。
【図面の簡単な説明】
【００５２】
【図１】従来の技術によるコンケーブ型のキャパシタを含む半導体装置を示す断面図である。
【図２】本発明によるコンケーブ型のキャパシタを含む半導体装置を示す断面図である。
【図３】本発明によるコンケーブ型のキャパシタの製造方法を説明する断面図である。
【図４】本発明によるコンケーブ型のキャパシタの製造方法を説明する断面図である。
【図５】本発明によるコンケーブ型のキャパシタの製造方法を説明する断面図である。
【図６】本発明によるコンケーブ型のキャパシタの製造方法を説明する断面図である。
【図７】本発明によるコンケーブ型のキャパシタの製造方法を説明する断面図である。
【図８】本発明によるコンケーブ型のキャパシタの製造方法を説明する断面図である。
【図９】本発明によるコンケーブ型のキャパシタの製造方法を説明する断面図である。
【図１０】本発明によるＰＶＤ法で上部電極を形成する時に、基板バイアスが印加されたか否かによる漏洩電流特性を測定したグラフである。
【符号の説明】
【００５３】
　２０，１２０　　　第１層間絶縁膜
　２８，１２８　　　第２層間絶縁膜
　４０，１４０　　　第３層間絶縁膜
　２６ａ，２６ｂ，２６ｃ，２６ｄ，１２６ａ，１２６ｂ，１２６ｃ，１２６ｄ　　　第１層間絶縁膜内に形成されたコンタクト
　４６ａ，１４６ａ　　　第３層間絶縁膜内に形成されたコンタクト
　４６ｂ，４６ｃ，１４６ｂ，１４６ｃ　　　第３及び第２層間絶縁膜内に形成されたコンタクト
　３０，１３０　　　下部電極
　３２，１３２　　　誘電体膜
　３４，１３４ａ，１３４ｂ　　　上部電極
　３６，１３６　　　キャパシタ
【図１】
2004064091.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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