(57)【要約】【課題】半導体基板にトレンチを形成し、その中に半導体をエピタキシャル成長させて並列ｐｎ接合構造を形成する際に、ＭＯＳＦＥＴ等の形成時に利用されるマスク合わせ用のターゲットトレンチを形成すること。【解決手段】ｎ型半導体基板１１に、ターゲットトレンチとなる第１のトレンチ１４を形成し、第１のトレンチ１４の内側と半導体基板１１の表面をマスクで被覆し、そのマスクの第２のトレンチの形成領域部分を除去し、半導体基板１１の、マスクにより被覆されていない領域に第２のトレンチ１７を形成し、その際、第１のトレンチの深さが第２のトレンチの深さの１／５よりも大きくなるようにし、第２のトレンチ１７内にｐ型半導体をエピタキシャル成長させ、並列ｐｎ接合構造のｐ型半導体領域１８を形成し、マスク除去後に表面を第２のトレンチ１７の深さの１／５以下に相当する厚さ分だけ研磨する。【選択図】　　　　図９
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【特許請求の範囲】
【請求項１】
ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体基板を製造するにあたって、
第１導電型の半導体基板に第１のトレンチを形成する工程と、
前記第１のトレンチの内側全面と、前記半導体基板の表面の一部をマスクで被覆する工程と、
前記半導体基板の、前記マスクにより被覆されていない領域に、前記第１のトレンチよりも深い第２のトレンチを形成する工程と、
前記第２のトレンチ内に第２導電型の半導体をエピタキシャル成長させる工程と、
を含むことを特徴とする半導体基板の製造方法。
【請求項２】
前記マスクを除去する工程と、
前記マスクの除去により露出した表面を、前記第２のトレンチの深さの１／５以下に相当する厚さ分だけ研磨して平坦化する工程と、
をさらに含むことを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項３】
前記マスクは酸化膜でできており、
前記マスクを研磨ストップ層とした研磨により表面を平坦化する工程と、
前記マスクを除去する工程と、
再度の研磨に費やす時間を管理しながら、前記マスクの除去により露出した表面を、前記第２のトレンチの深さの１／５以下に相当する厚さ分だけ研磨して平坦化する工程と、
をさらに含むことを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項４】
前記第１のトレンチの深さは、前記第２のトレンチの深さの１／５よりも大きいことを特徴とする請求項２または３に記載の半導体基板の製造方法。
【請求項５】
前記マスクの表面に多結晶が析出するのを抑制しながら、前記第２のトレンチ内に第２導電型の半導体を選択的にエピタキシャル成長させることを特徴とする請求項１〜４のいずれか一つに記載の半導体基板の製造方法。
【請求項６】
前記半導体基板としてシリコン基板を用い、
エッチングガスにハロゲンを含むか、またはハロゲンを含むガスを微量に供給しながら、気相成長法または分子線エピタキシー法により選択的にエピタキシャル成長をおこなうことを特徴とする請求項５に記載の半導体基板の製造方法。
【請求項７】
前記半導体基板としてシリコン基板を用い、
液相成長法により選択的にエピタキシャル成長をおこなうことを特徴とする請求項５に記載の半導体基板の製造方法。
【請求項８】
エピタキシャル成長後、研磨前に、前記第１のトレンチを基準として、前記第１のトレンチ部分が開口するマスクを形成し、前記第１のトレンチをさらに掘り下げる工程を有することを特徴とする請求項１〜７のいずれか一つに記載の半導体基板の製造方法。
【請求項９】
前記第１のトレンチが、深さ１μｍ以下の窪みとして残るように研磨をおこなうことを特徴とする請求項８に記載の半導体基板の製造方法。
【請求項１０】
エピタキシャル成長後、研磨前に、前記第１のトレンチを基準として、前記第１のトレンチと異なる部分を開口させたマスクを形成し、該マスクの開口部分に、前記第１のトレンチよりも深く、かつ前記第２のトレンチよりも浅い第３のトレンチを形成する工程を有することを特徴とする請求項１〜７のいずれか一つに記載の半導体基板の製造方法。
【請求項１１】
前記第３のトレンチが、深さ１μｍ以下の窪みとして残るように研磨をおこなうことを特徴とする請求項１０に記載の半導体基板の製造方法。
【請求項１２】
ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体基板を製造するにあたって、
第１導電型の半導体基板に第１のトレンチおよび第２のトレンチを形成する工程と、
前記第２のトレンチが完全に埋まり、一方、前記第１のトレンチは完全には埋まらないように、前記第１のトレンチおよび前記第２のトレンチの内側に第２導電型の半導体をエピタキシャル成長させる工程と、
を含むことを特徴とする半導体基板の製造方法。
【請求項１３】
前記第１のトレンチの開口幅は、スクラブラインの幅以下で、かつ前記第２のトレンチの開口幅の１．５倍よりも大きいことを特徴とする請求項１２に記載の半導体基板の製造方法。
【請求項１４】
研磨に費やす時間を管理しながら、表面を、前記第２のトレンチの深さの１／５以下に相当する厚さ分だけ研磨して平坦化する工程をさらに含むことを特徴とする請求項１２または１３に記載の半導体基板の製造方法。
【請求項１５】
ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体基板を製造するにあたって、
第１導電型の半導体基板に第１のトレンチおよび第２のトレンチを形成する工程と、
前記第１のトレンチおよび前記第２のトレンチの内側に第２導電型の半導体をエピタキシャル成長させる工程と、
前記第１のトレンチを基準として、前記第１のトレンチ部分が開口するマスクを形成し、前記第１のトレンチをさらに掘り下げる工程と、
を含むことを特徴とする半導体基板の製造方法。
【請求項１６】
掘り下げた後の前記第１のトレンチの深さは、前記第２のトレンチの深さの１／５よりも大きいことを特徴とする請求項１５に記載の半導体基板の製造方法。
【請求項１７】
ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体基板を製造するにあたって、
第１導電型の半導体基板に第１のトレンチおよび第２のトレンチを形成する工程と、
前記第１のトレンチおよび前記第２のトレンチの内側に第２導電型の半導体をエピタキシャル成長させる工程と、
前記第１のトレンチを基準として、前記第１のトレンチと異なる部分を開口させたマスクを形成し、該マスクの開口部分に、前記第１のトレンチよりも深く、かつ前記第２のトレンチよりも浅い第３のトレンチを形成する工程と、
を含むことを特徴とする半導体基板の製造方法。
【請求項１８】
前記第３のトレンチの深さは、前記第２のトレンチの深さの１／５よりも大きいことを特徴とする請求項１７に記載の半導体基板の製造方法。
【請求項１９】
前記マスクを除去する工程と、
研磨に費やす時間を管理しながら、前記マスクの除去により露出した表面を、前記第２のトレンチの深さの１／５以下に相当する厚さ分だけ研磨して平坦化する工程と、
をさらに含むことを特徴とする請求項１６または１８に記載の半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の製造方法に関し、特に第１導電型の半導体基板に形成されたトレンチ内に第２導電型の半導体をエピタキシャル成長させることにより、ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体基板の製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体素子は、電極が片面に形成された横型の素子と、両面に電極を有する縦型の素子に分類される。縦型半導体素子は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）では、高抵抗のｎ−ドリフト層の部分は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。したがって、このｎ−ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるので　ＭＯＳＦＥＴの実質的なオン抵抗が下がるという効果が得られる。
【０００３】
その一方で、高抵抗のｎ−ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める。したがって、ｎ−ドリフト層が薄くなると、Ｐベース領域とドリフト領域との間のｐｎ接合から進行するドレイン−ベース間空乏層が広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体素子では、ｎ−ドリフト層が厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。
【０００４】
このトレードオフ関係は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタやダイオード等の半導体素子においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの空乏層の伸びる方向とが異なる横型半導体素子にも共通である。
【０００５】
上述したトレードオフ関係による問題の解決法として、ドリフト層を、不純物濃度を高めたｎ型ドリフト領域とｐ型仕切領域とを交互に繰り返し接合した構成の並列ｐｎ構造とした超接合半導体素子が公知である（欧州特許出願第００５３８５４号、米国特許第５２１６２７５号、米国特許第５４３８２１５号、特開平９−２６６３１１号など）。このような構造の半導体素子では、並列ｐｎ構造の不純物濃度が高くても、オフ状態のときに、空乏層が、並列ｐｎ構造の縦方向に伸びる各ｐｎ接合から横方向に広がり、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。
【０００６】
上述した並列ｐｎ接合構造を有する半導体基板を低コストで、かつ高良品率で量産する方法として、ｎ型半導体基板にトレンチを形成し、そのトレンチの内部をｐ型半導体よりなるエピタキシャル成長層で埋め込む方法が公知である（特開２００２−１２４４７４号、特開２００１−１２７２８９号、特開２００１−１９６５７３号など）。この方法では、図２８に示すように、ｐ型半導体２のエピタキシャル成長が終了すると、半導体基板１の表面に１〜数μｍの段差や、酸化膜３やポリシリコン４が残るため、基板表面を研磨して（研磨厚：ｄ）、酸化膜３やポリシリコン４を除去するとともに、平坦化する必要がある。
【０００７】
【発明が解決しようとする課題】
しかしながら、通常、ＭＯＳＦＥＴ等の半導体素子を形成する際のマスク合わせに利用されるトレンチ（以下、ターゲットトレンチとする）の深さは、１μｍ以下であるため、従来の並列ｐｎ接合構造を有する半導体基板において、上述した平坦化処理をおこなうと、研磨によりターゲットトレンチが消滅してしまう。その結果、基板表面にＭＯＳＦＥＴ等を形成する際に、ＭＯＳＦＥＴのパターンと並列ｐｎ接合構造のパターンとを合わせるのが困難になるという問題点がある。
【０００８】
そこで、ターゲットトレンチが平坦化処理の研磨により消滅するのを防ぐため、研磨により除去される表面層の厚さよりも深いターゲットトレンチを形成することが考えられる。しかし、そうすると、フォトリソグラフィー工程においてターゲットパターンによるレジストむらやレジスト残りが生じやすいという問題点がある。
【０００９】
また、並列ｐｎ接合構造を形成するためのトレンチと、ターゲットトレンチとを同時に形成する場合、ターゲットトレンチがエピタキシャル成長層により埋め込まれるのを防ぐため、エピタキシャル成長をおこなう前に、ターゲットトレンチの内壁を酸化膜で被覆しておく必要がある。そのためには、一旦、本来のトレンチとターゲットトレンチの両方の内壁を酸化膜で被覆した後に、本来のトレンチの酸化膜を選択的に除去すればよい。しかし、その場合には、フォトリソグラフィー工程が増えるため、上述したレジストむらやレジスト残りが発生しやすくなるという問題点がある。
【００１０】
また、図２９に示すように、あらかじめ、研磨により除去される深さｄの表面層よりも深いところに酸化膜領域５を埋め込んでおき、トレンチの形成、エピタキシャル成長および基板表面の研磨をおこなった後に、この酸化膜領域５をマスク合わせ用のマーカーとして利用することが考えられる。しかし、一般に、半導体結晶の内部に孤立した酸化膜領域を形成するのは困難である。また、トレンチ形成直後のフッ酸洗浄工程において、酸化膜領域５の酸化物が溶け出すおそれがある。また、酸化膜領域５の上には、多結晶などの低品質な結晶よりなる半導体６が生成されやすい。酸化膜領域５の上に大量の多結晶が生成されると、研磨工程において研磨面に傷がつきやすくなるという問題点がある。
【００１１】
本発明は、上記問題点に鑑みてなされたものであって、半導体基板にトレンチを形成し、その中に半導体をエピタキシャル成長させることにより、並列ｐｎ接合構造を形成する際に、ＭＯＳＦＥＴ等の半導体素子の形成時に利用されるマスク合わせ用のターゲットトレンチを形成するようにした半導体基板の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、第１導電型の半導体基板に第１のトレンチを形成する工程と、前記第１のトレンチの内側全面と、前記半導体基板の表面の一部をマスクで被覆する工程と、前記半導体基板の、前記マスクにより被覆されていない領域に、前記第１のトレンチよりも深い第２のトレンチを形成する工程と、前記第２のトレンチ内に第２導電型の半導体をエピタキシャル成長させる工程と、前記マスクの除去後に、表面を、前記第２のトレンチの深さの１／５以下に相当する厚さ分だけ研磨して平坦化する工程と、を含むことを特徴とする。
【００１３】
また、上記目的を達成するため、本発明は、第１導電型の半導体基板に第１のトレンチおよび第２のトレンチを形成する工程と、前記第２のトレンチが完全に埋まり、一方、前記第１のトレンチは完全には埋まらないように、前記第１のトレンチおよび前記第２のトレンチの内側に第２導電型の半導体をエピタキシャル成長させる工程と、表面を、前記第２のトレンチの深さの１／５以下に相当する厚さ分だけ研磨して平坦化する工程と、を含むことを特徴とする。
【００１４】
また、上記目的を達成するため、本発明は、第１導電型の半導体基板に第１のトレンチおよび第２のトレンチを形成する工程と、前記第１のトレンチおよび前記第２のトレンチの内側に第２導電型の半導体をエピタキシャル成長させる工程と、前記第１のトレンチを基準として、前記第１のトレンチ部分が開口するマスクを形成し、前記第１のトレンチをさらに掘り下げる工程と、前記マスクの除去後に、表面を、前記第２のトレンチの深さの１／５以下に相当する厚さ分だけ研磨して平坦化する工程と、を含むことを特徴とする。
【００１５】
また、上記目的を達成するため、本発明は、第１導電型の半導体基板に第１のトレンチおよび第２のトレンチを形成する工程と、前記第１のトレンチおよび前記第２のトレンチの内側に第２導電型の半導体をエピタキシャル成長させる工程と、前記第１のトレンチを基準として、前記第１のトレンチと異なる部分を開口させたマスクを形成し、該マスクの開口部分に、前記第１のトレンチよりも深く、かつ前記第２のトレンチよりも浅い第３のトレンチを形成する工程と、前記マスクの除去後に、表面を、前記第２のトレンチの深さの１／５以下に相当する厚さ分だけ研磨して平坦化する工程と、を含むことを特徴とする。
【００１６】
これらの発明によれば、第１のトレンチがターゲットトレンチとなり、第２のトレンチを利用して並列ｐｎ接合構造が形成される。
【００１７】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態１．
図１〜図８は、本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。まず、図１に示すように、低抵抗のｎ型シリコン半導体基板１１を用意し、その表面にトレンチエッチングのマスクとなる酸化膜１２を形成する。なお、マスクは、酸化膜に限らず、窒化膜などの絶縁膜でもよい。そして、図２に示すように、図示しないマスクを用い、フォトリソグラフィー技術によって、酸化膜１２の一部を除去し、半導体基板１１の、ターゲットトレンチとなる第１のトレンチの形成領域１３を露出させる。
【００１８】
ついで、図３に示すように、プラズマエッチングやＲＩＥ（反応性イオンエッチング）や異方性ウェットエッチング等の異方性エッチングをおこない、ターゲットトレンチとなる第１のトレンチ１４を形成する。その後、トレンチ形成時に発生する付着物を除去するため、フッ酸洗浄をおこなう。その際、マスクとした酸化膜１２を完全に除去してもよいし、残しておいてもよい。
【００１９】
ついで、図４に示すように、基板表面および第１のトレンチ１４の内側に酸化膜１５を形成する。この酸化膜１５は、トレンチエッチングのマスクになるとともに、第１のトレンチ１４の内壁を保護する保護膜となる。なお、このマスク兼保護膜は、酸化膜に限らず、窒化膜などの絶縁膜でもよい。そして、図５に示すように、図示しないマスクを用い、フォトリソグラフィー技術によって、酸化膜１５の一部を除去し、半導体基板１１の、並列ｐｎ接合構造を形成するためのトレンチとなる第２のトレンチの形成領域１６を露出させる。
【００２０】
ついで、図６に示すように、プラズマエッチングやＲＩＥや異方性ウェットエッチング等の異方性エッチングをおこない、並列ｐｎ接合構造を形成するためのトレンチとなる第２のトレンチ１７を形成する。その後、トレンチ形成時に発生する付着物を除去するため、フッ酸洗浄をおこなう。その際、フッ酸濃度と洗浄時間を調整して、少なくとも第２のトレンチ１７の内壁に酸化膜１５が残るようにする。
【００２１】
ついで、気相成長（ＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法または液相成長（ＬＰＥ）法等により、ｐ型半導体のエピタキシャル成長をおこない、第２のトレンチ１７をｐ型半導体で埋めてｐ型半導体領域１８を形成する。その際、第１のトレンチ１４の内側には、酸化膜１５上に多結晶などが析出しないか、析出しても、後に酸化膜１５とともに除去され得る程度の析出量であることが望ましい。
【００２２】
そのためには、たとえば半導体材料がシリコンであり、ＣＶＤ法またはＭＢＥ法を採用する場合には、半導体表面にハロゲンを含むガスが供給されることが望ましい。その理由は、ハロゲンには、酸化膜の表面に析出する多結晶を除去する作用があるからである。たとえば、ハロゲンを含むガスとして、ジクロロシラン（ＳｉＨ２Ｃｌ２）やトリクロロシラン（ＳｉＨＣｌ３）を用いることができる。この場合には、原料のシリコンとハロゲンである塩素が半導体表面に供給される。それによって、酸化膜１５の表面にポリシリコンが析出するのが抑制されるので、第１のトレンチ１４がポリシリコンで埋め込まれることはない。
【００２３】
あるいは、成長ガスとしてモノシラン（ＳｉＨ４）やジシラン（Ｓｉ２Ｈ６）を使用する場合には、これらのガスとともに微量の塩素ガス（Ｃｌ２）または塩酸（ＨＣｌ）を供給すればよい。また、たとえば半導体材料がシリコンであり、ＬＰＥ法を採用する場合、通常の成長条件であれば、酸化膜１５の表面にポリシリコンが析出することはない。
【００２４】
エピタキシャル成長が終了すると、図７に示すように、基板表面の高さは不揃いとなり、１〜数μｍ程度の凸凹が残っていたり、微小なポリシリコン１９が生成されていることがある。そこで、フッ酸洗浄をおこなって酸化膜１５を除去する。つづいて、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法により、基板表面を、第１のトレンチ１４の深さよりも浅いところまで研磨する。
【００２５】
ただし、研磨量が多くなるとコスト的に無駄が増えるので、研磨厚さは第２のトレンチ１７の深さの１／５以下に相当する厚さであることが望ましい。したがって、第１のトレンチ１４の深さは、第２のトレンチ１７の深さの１／５よりも大きいことが望ましい。
【００２６】
この研磨によって、図８に示すように、段差のない、鏡面状態の基板表面が得られるとともに、半導体基板１１にはターゲットトレンチ（第１のトレンチ１４）が残る。数μｍの凸凹を研磨して基板表面を鏡面状態に仕上げるのは、従来技術で十分可能である。したがって、上述した製造方法によれば、ターゲットトレンチと並列ｐｎ接合構造を有する半導体基板が得られる。
【００２７】
なお、エピタキシャル成長後、基板表面に残る酸化膜１５を研磨ストップ層として研磨をおこなった後、酸化膜１５を除去し、再び所定の時間だけ研磨をおこなうことにより、第２のトレンチ１７の深さの１／５以下に相当する厚さ分だけ研磨するようにしてもよい。
【００２８】
図９に、実施の形態１により製造された半導体基板の一例の断面斜視図を示す。また、図１０にその平面パターンの一例を示す。図示例では、ターゲットトレンチ（第１のトレンチ１４）の平面パターンを十字状としたが、これに限るものではない。また、並列ｐｎ接合構造の平面パターンをストライプ状としたが、これに限らず、たとえばセル状でもよい。なお、図１０において、符号１０はウェハのイメージを示している。
【００２９】
上述した実施の形態１によれば、半導体基板１１に第１のトレンチ１４がターゲットトレンチとして残り、また、第２のトレンチ１７を利用して並列ｐｎ接合構造が形成されるので、並列ｐｎ接合構造を有する半導体基板を製造する際に、ターゲットトレンチを一緒に形成することができる。
【００３０】
実施の形態２．
図１１〜図１９は、本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。なお、実施の形態１と同じ構成については、実施の形態１と同一の符号を付し、重複する説明を省略する。まず、実施の形態１と同様にして、低抵抗のｎ型シリコン半導体基板１１に深さが１μｍ以下の第１のトレンチ２４を形成する（図１１）。ついで、実施の形態１と同様にして、マスク兼保護膜となる酸化膜１５を形成し（図１２）、第２のトレンチの形成領域１６を露出させ（図１３）、第２のトレンチ１７を形成した後（図１４）、エピタキシャル成長により第２のトレンチ１７の内側にｐ型半導体領域１８を形成する（図１５）。
【００３１】
ついで、フッ酸洗浄をおこなって酸化膜１５を除去する。これは、エピタキシャル成長時に高温でハロゲンや水素にさらされることによって、酸化膜１５の膜質が劣化するからである。しかる後、図１６に示すように、基板表面および第１のトレンチ２４の内側に、トレンチエッチングのマスクとなる酸化膜２５を形成する。なお、このマスクは、酸化膜に限らず、窒化膜などの絶縁膜でもよい。そして、図１７に示すように、図示しないマスクを用い、フォトリソグラフィー技術によって、酸化膜２５の、第１のトレンチ２４の底面部分を除去し、第１のトレンチ２４の底面２６を露出させる。このときのフォトリソグラフィー工程では、第１のトレンチ２４をマスク合わせのターゲットトレンチとして利用する。
【００３２】
ついで、図１８に示すように、プラズマエッチングやＲＩＥや異方性ウェットエッチング等の異方性エッチングにより、第１のトレンチ２４の底面をさらに深く掘り下げ、第１のトレンチ２４を最終的な形状とする。ついで、フッ酸洗浄をおこなって酸化膜２５を除去した後、ＣＭＰ法等により基板表面を、第１のトレンチ２４が深さ１μｍ以下の窪みとして残るように研磨する。この研磨によって、図１９に示すように、段差のない、鏡面状態の基板表面が得られるとともに、半導体基板１１にはターゲットトレンチ（第１のトレンチ２４）が残る。したがって、上述した製造方法によれば、ターゲットトレンチと並列ｐｎ接合構造を有する半導体基板が得られる。
【００３３】
なお、第１のトレンチ２４の底面を掘り下げる代わりに、図２０に示す断面斜視図のように、第１のトレンチ２４とは別の第３のトレンチ２７を形成し、この第３のトレンチ２７をターゲットトレンチとしてもよい。この第３のトレンチ２７を形成するためのフォトリソグラフィー工程では、第１のトレンチ２４をマスク合わせのターゲットトレンチとして利用する。また、第３のトレンチ２７の深さは、ＣＭＰ法等により基板表面を研磨した際に、第３のトレンチ２７が深さ１μｍ以下の窪みとして残る程度であるのが望ましい。
【００３４】
上述した実施の形態２によれば、半導体基板１１に第１のトレンチ２４または第３のトレンチ２７がターゲットトレンチとして残り、また、第２のトレンチ１７を利用して並列ｐｎ接合構造が形成されるので、並列ｐｎ接合構造を有する半導体基板を製造する際に、ターゲットトレンチを一緒に形成することができる。また、実施の形態２によれば、第１のトレンチ２４の深さが１μｍ以下であるため、第２のトレンチ１７を形成する際に、レジスト膜厚にむらが生じたり、第１のトレンチ２４の内部にレジスト残りが発生したりするのを、回避することができる。
【００３５】
実施の形態３．
図２１〜図２４は、本発明の実施の形態３による製造途中の半導体基板の概略を示す縦断面図である。なお、実施の形態１と同じ構成については、実施の形態１と同一の符号を付し、重複する説明を省略する。まず、図２１に示すように、低抵抗のｎ型シリコン半導体基板１１の表面に、トレンチエッチングのマスクとなる酸化膜１２を形成し、その酸化膜１２の一部をフォトリソグラフィー技術によって除去し、半導体基板１１の、ターゲットトレンチとなる第１のトレンチの形成領域３３、および並列ｐｎ接合構造を形成するためのトレンチとなる第２のトレンチの形成領域１６を露出させる。
【００３６】
ついで、図２２に示すように、第１のトレンチ３４および第２のトレンチ１７を形成する。その際、第１のトレンチ３４の開口幅が、スクラブラインの幅以下で、かつ第２のトレンチ１７の開口幅の１．５倍よりも大きくなるようにするのが望ましい。ついで、図２３に示すように、第１のトレンチ３４の内側および第２のトレンチ１７の内側にｐ型半導体領域１８をエピタキシャル成長させる。その際、第２のトレンチ１７がエピタキシャル成長層（ｐ型半導体領域１８）により丁度埋め込まれた時点でエピタキシャル成長を終了する。第１のトレンチ３４は、その開口幅が第２のトレンチ１７の開口幅よりも大きいため、エピタキシャル成長層により完全に埋め込まれずに、残る。
【００３７】
ついで、図２４に示すように、酸化膜１２を除去した後、ＣＭＰ法等による所定時間の研磨により、第２のトレンチ１７の深さの１／５以下に相当する厚さ分だけ基板表面を研磨する。第１のトレンチ３４の深さは第２のトレンチ１７とほぼ同じであるため、研磨の後も、第１のトレンチ３４はターゲットトレンチとして残る。したがって、上述した製造方法によれば、ターゲットトレンチと並列ｐｎ接合構造を有する半導体基板が得られる。
【００３８】
上述した実施の形態３によれば、半導体基板１１に第１のトレンチ３４がターゲットトレンチとして残り、また、第２のトレンチ１７を利用して並列ｐｎ接合構造が形成されるので、並列ｐｎ接合構造を有する半導体基板を製造する際に、ターゲットトレンチを一緒に形成することができる。また、実施の形態３によれば、実施の形態１および実施の形態２よりも少ない工程数で製造することができる。
【００３９】
実施の形態４．
図２５〜図２７は、本発明の実施の形態４による製造途中の半導体基板の概略を示す縦断面図である。なお、実施の形態１と同じ構成については、実施の形態１と同一の符号を付し、重複する説明を省略する。実施の形態４では、低抵抗のｎ型シリコン半導体基板１１に、ターゲットトレンチとなる第１のトレンチ４４と、並列ｐｎ接合構造を形成するためのトレンチとなる第２のトレンチ１７を、ほぼ同じ開口幅となるように形成する。
【００４０】
そして、図２５に示すように、第１のトレンチ４４の内側および第２のトレンチ１７の内側に、第２のトレンチ１７が丁度埋め込まれるように、ｐ型半導体領域１８をエピタキシャル成長させる。その際、第１のトレンチ４４もエピタキシャル成長層（ｐ型半導体領域１８）により埋め込まれるが、上から見たときに、第１のトレンチ４４のパターンを確認することは可能である。
【００４１】
ついで、図２６に示すように、第１のトレンチ４４をマスク合わせのターゲットトレンチとして利用して、基板表面に、第１のトレンチ４４を露出させた酸化膜２５等のマスクを形成する。そして、トレンチエッチングにより第１のトレンチ４４を、第２のトレンチ１７の深さの１／５よりも深くなるように、掘り下げる。
【００４２】
ついで、図２７に示すように、酸化膜２５を除去した後、ＣＭＰ法等による所定時間の研磨により、第２のトレンチ１７の深さの１／５以下に相当する厚さ分だけ基板表面を研磨する。その際、研磨厚は、第１のトレンチ４４が深さ１μｍ以下の窪みとして残る程度であるのが望ましい。この研磨によって、段差のない、鏡面状態の基板表面が得られるとともに、半導体基板１１にターゲットトレンチ（第１のトレンチ４４）が形成される。したがって、上述した製造方法によれば、ターゲットトレンチと並列ｐｎ接合構造を有する半導体基板が得られる。
【００４３】
なお、エピタキシャル成長後に第１のトレンチ４４を掘り下げる代わりに、第１のトレンチ４４とは別の第３のトレンチを形成し、この第３のトレンチをターゲットトレンチとしてもよい（図２０参照）。この第３のトレンチ２７を形成するためのフォトリソグラフィー工程では、第１のトレンチ４４をマスク合わせのターゲットトレンチとして利用する。また、ＣＭＰ法等による研磨後に、第３のトレンチ２７の深さは１μｍ以下であるのが望ましい。
【００４４】
上述した実施の形態４によれば、半導体基板１１に第１のトレンチ４４または第３のトレンチがターゲットトレンチとして残り、また、第２のトレンチ１７を利用して並列ｐｎ接合構造が形成されるので、並列ｐｎ接合構造を有する半導体基板を製造する際に、ターゲットトレンチを一緒に形成することができる。また、実施の形態４によれば、実施の形態１および実施の形態２よりも少ない工程数で製造することができる。
【００４５】
なお、上述した各実施の形態においては、第１導電型をｎ型とし、第２導電型をｐ型として説明したが、その逆の場合も同様である。また、本発明は、シリコン半導体に限らず、たとえばＳｉＣなどの化合物半導体にも適用可能である。また、本発明方法により製造された半導体基板は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ、バイポーラトランジスタ、ＧＴＯサイリスタまたはダイオード等の、並列ｐｎ接合構造の耐圧構造を有するデバイスの製造に使用される。
【００４６】
【発明の効果】
本発明によれば、第１のトレンチがターゲットトレンチとなり、第２のトレンチを利用して並列ｐｎ接合構造が形成されるので、並列ｐｎ接合構造を有する半導体基板を製造する際に、ターゲットトレンチを一緒に形成することができる。したがって、この半導体基板の表面にＭＯＳＦＥＴなどのデバイスを形成する際に、デバイスを高い精度で高密度に形成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図２】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図３】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図４】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図５】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図６】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図７】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図８】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図９】本発明の実施の形態１により製造された半導体基板の一例を示す断面斜視図である。
【図１０】本発明の実施の形態１により製造された半導体基板の一例を示す平面図である。
【図１１】本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。
【図１２】本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。
【図１３】本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。
【図１４】本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。
【図１５】本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。
【図１６】本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。
【図１７】本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。
【図１８】本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。
【図１９】本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。
【図２０】本発明の実施の形態２により製造された半導体基板の一例を示す断面斜視図である。
【図２１】本発明の実施の形態３による製造途中の半導体基板の概略を示す縦断面図である。
【図２２】本発明の実施の形態３による製造途中の半導体基板の概略を示す縦断面図である。
【図２３】本発明の実施の形態３による製造途中の半導体基板の概略を示す縦断面図である。
【図２４】本発明の実施の形態３による製造途中の半導体基板の概略を示す縦断面図である。
【図２５】本発明の実施の形態４による製造途中の半導体基板の概略を示す縦断面図である。
【図２６】本発明の実施の形態４による製造途中の半導体基板の概略を示す縦断面図である。
【図２７】本発明の実施の形態４による製造途中の半導体基板の概略を示す縦断面図である。
【図２８】従来の並列ｐｎ接合構造を有する半導体基板のエピタキシャル成長後の基板表面の様子を示す縦断面図である。
【図２９】従来の並列ｐｎ接合構造を有する半導体基板のエピタキシャル成長後の基板表面の様子を示す縦断面図である。
【符号の説明】
１１　半導体基板（ｎ型半導体領域）
１４，２４，３４，４４　第１のトレンチ
１５，２５　マスク（酸化膜）
１７　第２のトレンチ
１８　第２導電型の半導体（ｐ型半導体領域）
２７　第３のトレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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