(57)【要約】【課題】同一の半導体基板上にＤＲＡＭデバイスとロジックデバイスとが形成された、ＤＲＡＭ混載ロジック型の半導体装置において、ＤＲＡＭ領域とロジック領域との段差を緩和するＤＲＡＭ混載ロジック型の半導体装置の製造方法および半導体装置を提供する。【解決手段】半導体基板の所定の位置にゲート電極を形成し、当該半導体基板のメモリ領域において、半導体基板とゲート電極とを覆うプロテクション膜を形成し、その後、半導体装置全面を、プロテクション膜に対するエッチング選択比を有する絶縁膜で覆う。【選択図】　　　　図１
2004047524.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基板を用意する工程と、
（ｂ）前記基板上に第一の半導体配線と第二の半導体配線とを形成する工程と、
（ｃ）前記基板と前記第一の半導体配線とを覆うプロテクション膜を形成する工程と、
（ｄ）前記プロテクション膜をマスクとして金属を堆積し、前記金属を用いて前記第二の半導体配線を金属化させ、前記金属を除去する工程と、
（ｅ）前記工程（ｄ）までを施した前記基板を、前記プロテクション膜に対するエッチング選択比の大きい絶縁膜で覆う工程とを、
備えることを特徴とする半導体装置の製造方法。
【請求項２】
（ｆ）前記絶縁膜と前記プロテクション膜とを貫通して前記基板に接続するコンタクトプラグが形成され、当該コンタクトプラグと前記絶縁膜を覆うように絶縁層を形成する工程と、
（ｇ）前記絶縁層の上面を貫通して、コンタクトプラグと前記絶縁膜を露出させる第一の孔状開口部を、前記絶縁膜をエッチングストッパとすることにより形成する工程と、
（ｈ）前記第一の孔状開口部の底部の前記絶縁膜をさらに除去することにより第二の孔状開口部を形成する工程と、
（ｉ）前記第二の孔状開口部に導電性材料を充填することにより、ビアプラグを形成する工程とを、
さらに備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｅ）は、
前記プロテクション膜よりも等方性エッチングレートの大きい前記絶縁膜を形成する工程であり、
前記工程（ｆ）は、
（ｊ）前記絶縁膜を覆うように第一の層間絶縁層を形成する工程と、
（ｋ）異方性エッチングにより、前記第一の層間絶縁層の上面を貫通して前記基板に到達する開口部を形成する工程と、
（ｌ）前記開口部にさらに等方性エッチングを施すことにより、前記絶縁膜の一部を除去する工程と、
（ｍ）前記開口部および前記絶縁膜の一部を除去した箇所に、導電体材料を充填することにより、前記コンタクトプラグを形成する工程とを、
含んでいることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｅ）は、
シリコン窒化膜からなる絶縁膜を形成する工程である、
前記工程（ｊ）は、
ノンドープ絶縁体からなる絶縁層およびプロテクション膜を形成する工程である、
ことを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｆ）は、
（ｎ）前記コンタクトプラグと前記絶縁膜を覆うように、前記絶縁膜よりもエッチング選択比の大きい第一の層間絶縁層を形成する工程と、
（ｏ）前記第一の層間絶縁層の上面を貫通し、前記コンタクトプラグおよび前記絶縁膜が露出するキャパシタ用開口部を形成する工程と、
（ｐ）前記キャパシタ用開口部に下部電極、キャパシタ誘電膜および上部電極からなるキャパシタを形成する工程と、
（ｑ）前記キャパシタおよび前記第一の層間絶縁層とを覆うように第二の層間絶縁層を形成する工程とを、さらに含むことにより、前記絶縁層を形成する、
ことを特徴とする請求項２および請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記工程（ｆ）は、
（ｒ）前記コンタクトプラグと前記絶縁膜を覆うように、前記絶縁膜よりもエッチング選択比の大きい第二の層間絶縁層を形成する工程と、
（ｓ）前記第二の層間絶縁層の上面を貫通し、前記コンタクトプラグおよび前記絶縁膜が露出するキャパシタ用開口部を形成する工程と、
（ｔ）前記キャパシタ用開口部に下部電極、キャパシタ誘電膜および上部電極からなるキャパシタを形成する工程と、
（ｕ）前記キャパシタおよび前記第二の層間絶縁層とを覆うように第三の層間絶縁層を形成する工程とを、さらに含むことにより、前記絶縁層を形成する、
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に係る発明であって、例えば、同一の半導体基板上にＤＲＡＭデバイスとロジックデバイスとが形成された、ＤＲＡＭ混載ロジック型の半導体装置の製造方法に適用できる。
【０００２】
【従来の技術】
最近、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）デバイスとロジックデバイスとが同一の半導体基板上に形成されている、ＤＲＡＭ混載ロジック型の半導体装置（以下、ＤＲＡＭ混載ロジックと称す）が、電子機器の小型化・高速化・低消費電力化を同時に達成することができるデバイスとして注目されている。
【０００３】
また、これと同時に、容易に、かつ短い工程で製造したいとの要望に応えるべく、ＤＲＡＭ混載ロジックの製造方法に関しても開発が進められている。以下、従来のＤＲＡＭ混載ロジックの製造方法を工程順で示した断面図を用いて、具体的に説明する。
【０００４】
はじめに、図２８で示すように、半導体基板１１１の上面内にエッチング工程により溝が掘られ、当該溝に例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法によりシリコン酸化膜が素子分離絶縁膜１１２として形成される。ここで、１０１をＤＲＡＭデバイスが形成される領域（以下、ＤＲＡＭ領域）とし、１０２をロジックデバイスが形成される領域（以下、ロジック領域）とする。
【０００５】
次に、図２９に示すように、半導体基板から見て、ゲート酸化膜、ゲート電極層の順序からなるゲート電極１１３を、ＤＲＡＭ領域１０１とロジック領域１０２の所定の位置にそれぞれ形成する。
【０００６】
次に、図３０に示すように、ゲート電極１１３および素子分離絶縁膜１１２をマスクとして、低濃度の不純物イオンを半導体基板１１１の上方より打ち込み、深さの浅い低濃度拡散層１１４を形成する。
【０００７】
次に、図３１に示すように、ゲート電極１１３の側面に絶縁体のサイドウォール１１５を形成する。ここで、サイドウォール１１５は、例えばＣＶＤ法により絶縁体を図３０の構造の全面に形成し、異方性エッチングにより当該絶縁体をエッチングすることにより、形成される。
【０００８】
次に、図３２に示すように、半導体基板１１１の上面内の所望の位置にソース・ドレイン領域１１６を形成する。ソース・ドレイン領域１１６を形成するに際し、ソース・ドレイン領域１１６を形成したくない領域をマスクした状態で、高濃度の不純物イオンを半導体基板１１１の上方より打ち込む。
【０００９】
次に、図３３に示すように、ゲート電極１１３およびソース・ドレイン領域１１６の所望の位置をシリサイド化させる。
【００１０】
まず、シリサイド化させたくない領域（今の場合、ＤＲＡＭ領域１０１と、ロジック領域１０２の一部のゲート電極１１３）に、マスク１１７をパターニング形成する。
【００１１】
次に、スパッタリング法等によりコバルト膜（図示せず）を構造全面に形成した後、熱処理を施すことにより、コバルトとシリコンとを反応させ、前記所望の位置にシリサイド化されたコバルトシリサイド層１１８を形成させる。なお、未反応のコバルト膜は除去される。
【００１２】
次に、図３４に示すように、ＤＲＡＭ領域１０１のマスク１１７を除去した後、ＣＶＤ法により第一のシリコン窒化膜１１９を構造全面に成膜する。
【００１３】
次に、図３５に示すように、ＣＶＤ法によりシリコン酸化膜である第一の層間絶縁層１２０を図３４の構造全面に形成した後、平坦化技術により、第一の層間絶縁層１２０の上面を平坦化する。
【００１４】
次に、図３６に示すように、ＤＲＡＭ領域１０１の所定の位置に低濃度拡散層１１４に接続するコンタクトプラグを形成するため、フォトリソグラフィ工程により、第一の層間絶縁層１２０上にレジスト（図示せず）を所定の形状でパターニングする。
【００１５】
その後、前記レジストをマスクとしたエッチングにより、第一の層間絶縁層１２０の上面から低濃度拡散層１１４に至る第一の孔状開口部１２１を形成し、当該第一の孔状開口部１２１にドープトポリシリコン等を充填し、コンタクトプラグ１２２を形成する。
【００１６】
また、上記工程を経た後、ＤＲＡＭ領域１０１のみにおいて、第一の層間絶縁層１２０とコンタクトプラグ１２２の上面を覆うように、ＣＶＤ法等により第二のシリコン窒化膜１２３を形成する。
【００１７】
次に、図３７に示すように、図３６の構造全面にシリコン酸化膜の第二の層間絶縁層１２４を形成し、その後、ＤＲＡＭ領域１０１にキャパシタを形成するため、一連のフォトリソグラフィ工程により、第二の層間絶縁層１２４の上面からコンタクトプラグ１２２の上面が露出した第一の層間絶縁層１２０に至るキャパシタ用開口部１２５を形成する。
【００１８】
このとき、シリコン窒化膜１２３を形成しているので、キャパシタ用開口部１２５の形成に際し、エッチングストッパとしての機能させることができ、エッチング制御を容易にしている。
【００１９】
次に、図３８に示すように、キャパシタ用開口部１２５に下部電極１２６ａ、キャパシタ誘電体１２６ｂおよび、上部電極１２６ｃとからなるキャパシタ１２６を形成する。
【００２０】
次に、図３９に示すように、ＣＶＤ法によりシリコン酸化膜である第三の層間絶縁層１２７を図３８の構造全面に形成し、平坦化技術により、ＤＲＡＭ領域１０１とロジック領域１０２の第三の層間絶縁層１２７を面一にする。
【００２１】
その後、一連のフォトリソグラフィ工程により、第三の層間絶縁層１２７の上面からコンタクトプラグ１２２の上面に至る孔状開口部と、第三の層間絶縁層１２７の上面からソース・ドレイン領域１１６に至る孔状開口部とを、同時に形成する。
【００２２】
このとき、シリコン窒化膜１２３を形成しているので、キャパシタ用開口部１２５の形成に際し、エッチングストッパとしての機能させることができ、エッチング制御を容易にしている。
【００２３】
さらに、前記孔状開口部にＣＶＤ法により、例えばタングステン膜を形成し、平坦化技術により第三の層間絶縁層１２７とタングステン膜とが面一になるまで平坦化することにより、ＤＲＡＭ領域１０１に存在するビアプラグ１２８とロジック領域１０２に存在するコンタクトプラグ１３０とを形成する。
【００２４】
ここで、ＤＲＡＭ領域１０１において、第三の層間絶縁層を貫通して低濃度拡散層１１４に至るコンタクトプラグの構造を、コンタクトプラグ１２２とビアプラグ１２８からなる２重構造としているのは、一本構造のコンタクトプラグとした場合、当該コンタクトプラグのアスペクト比とフォトリソグラフィ技術の関係上、幅の大きいコンタクトプラグを形成する必要があり、そうすると、ゲート電極１１３に当該コンタクトプラグが接続してしまうからである。
【００２５】
最後に、ビアプラグ１２８またはコンタクトプラグ１３０と電気的に接続する配線１２９を、所定の形状で形成する。
【００２６】
このようにして、以上の一連の工程により、ＤＲＡＭ混載ロジックが製造されていた。
【００２７】
【発明が解決しようとする課題】
しかし、上記の製造工程において、キャパシタ用開口部１２５のエッチングの際に、エッチングストッパとして機能する第二のシリコン窒化膜１２３を形成したが、これはＤＲＡＭ領域１０１にのみ形成されるものであるため、第二の層間絶縁層１２４の成形後において、ＤＲＡＭ領域１０１の方がロジック領域１０２よりも、当該第二のシリコン窒化膜１２３の分だけ高さが高くなってしまう（図３７参照）。
【００２８】
具体的には、第二のシリコン窒化膜１２３の膜厚が７０〜８０ｎｍなので、第二の層間絶縁層１２４の形成後に、ＤＲＡＭ領域１０１とロジック領域１０２との間で、当該厚み量の段差が生じる。
【００２９】
当該段差は、キャパシタの上部電極１２６ｃと配線１２９との絶縁耐圧に必要な厚さ以上の厚さで、第三の層間絶縁層１２７を第二の層間絶縁層１２４上に形成し、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）平坦技術により、平坦化することにより解消できる。
【００３０】
しかし、そうすると、ロジック領域１０２の層間絶縁層の全体の厚さが必要以上に厚くなってしまい、コンタクトプラグ１３０を形成するために層間絶縁層に孔状開口部を形成するが、当該孔状開口部のアスペクト比が必要以上に大きくなり、エッチング制御が困難となり、また、タングステンの充填処理も非常に困難となる。
【００３１】
これに対して、上記エッチング制御の問題を解消するために、第三の層間絶縁層１２７の厚さを、キャパシタの上部電極１２６ｃと配線１２９との絶縁耐圧に必要な最小限の厚さに抑えると、ＤＲＡＭ領域１０１とロジック領域１０２との間の前記段差は残存する。
【００３２】
このままの状態で、フォトリソグラフィ工程により、コンタクトプラグ１３０を形成するための孔状開口部を層間絶縁層中に形成すると、フォトリソグラフィのマージンが低下するという別の不都合が生じてしまう。
【００３３】
そこで、この発明は、ロジック領域１０２の層間絶縁層中に存在するコンタクトプラグの形成に際し、不具合が生じないようなＤＲＡＭ領域１０１とロジック領域１０２との段差を緩和する半導体装置の製造方法を提供することを目的とする。
【００３４】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置の製造方法は、（ａ）基板を用意する工程と、（ｂ）前記基板上に第一の半導体配線と第二の半導体配線とを形成する工程と、（ｃ）前記基板と前記第一の半導体配線とを覆うプロテクション膜を形成する工程と、（ｄ）前記プロテクション膜をマスクとして金属を堆積し、前記金属を用いて前記第二の半導体配線を金属化させ、前記金属を除去する工程と、（ｅ）前記工程（ｄ）までを施した前記基板を、前記プロテクション膜に対するエッチング選択比の大きい絶縁膜で覆う工程とを備えている。
【００３５】
また、請求項２に記載の半導体装置の製造方法では、（ｆ）前記絶縁膜と前記プロテクション膜とを貫通して前記基板に接続するコンタクトプラグが形成され、当該コンタクトプラグと前記絶縁膜を覆うように絶縁層を形成する工程と、（ｇ）前記絶縁層の上面を貫通して、コンタクトプラグと前記絶縁膜を露出させる第一の孔状開口部を、前記絶縁膜をエッチングストッパとすることにより形成する工程と、（ｈ）前記第一の孔状開口部の底部の前記絶縁膜をさらに除去することにより第二の孔状開口部を形成する工程と、（ｉ）前記第二の孔状開口部に導電性材料を充填することにより、ビアプラグを形成する工程とを、さらに備えていてもよい。
【００３６】
また、請求項３に記載の半導体装置の製造方法では、前記工程（ｅ）は、前記プロテクション膜よりも等方性エッチングレートの大きい前記絶縁膜を形成する工程であり、前記工程（ｆ）は、（ｊ）前記絶縁膜を覆うように第一の層間絶縁層を形成する工程と、（ｋ）異方性エッチングにより、前記第一の層間絶縁層の上面を貫通して前記基板に到達する開口部を形成する工程と、（ｌ）前記開口部にさらに等方性エッチングを施すことにより、前記絶縁膜の一部を除去する工程と、（ｍ）前記開口部および前記絶縁膜の一部を除去した箇所に、導電体材料を充填することにより、前記コンタクトプラグを形成する工程とを、含んでいる工程であってもよい。
【００３７】
また、請求項４に記載の半導体装置の製造方法では、前記工程（ｅ）は、シリコン窒化膜からなる絶縁膜を形成する工程である、前記工程（ｊ）は、ノンドープ絶縁体からなる絶縁層およびプロテクション膜を形成する工程であってもよい。
【００３８】
また、請求項５に記載の半導体装置の製造方法では、前記工程（ｆ）は、（ｎ）前記コンタクトプラグと前記絶縁膜を覆うように、前記絶縁膜よりもエッチング選択比の大きい第一の層間絶縁層を形成する工程と、（ｏ）前記第一の層間絶縁層の上面を貫通し、前記コンタクトプラグおよび前記絶縁膜が露出するキャパシタ用開口部を形成する工程と、（ｐ）前記キャパシタ用開口部に下部電極、キャパシタ誘電膜および上部電極からなるキャパシタを形成する工程と、（ｑ）前記キャパシタおよび前記第一の層間絶縁層とを覆うように第二の層間絶縁層を形成する工程とを、さらに含むことにより、前記絶縁層を形成する工程であってもよい。
【００３９】
また、請求項６に記載の半導体装置の製造方法では、前記工程（ｆ）は、（ｒ）前記コンタクトプラグと前記絶縁膜を覆うように、前記絶縁膜よりもエッチング選択比の大きい第二の層間絶縁層を形成する工程と、（ｓ）前記第二の層間絶縁層の上面を貫通し、前記コンタクトプラグおよび前記絶縁膜が露出するキャパシタ用開口部を形成する工程と、（ｔ）前記キャパシタ用開口部に下部電極、キャパシタ誘電膜および上部電極からなるキャパシタを形成する工程と、（ｕ）前記キャパシタおよび前記第二の層間絶縁層とを覆うように第三の層間絶縁層を形成する工程とを、さらに含むことにより、前記絶縁層を形成する工程であってもよい。
【００４０】
【発明の実施の形態】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。なお、従来技術で記した符号と同一符号のものは、同一または同等の部分を示している。
【００４１】
＜実施の形態１＞
本実施の形態における、ＤＲＡＭ混載ロジックの製造方法を、工程順で示した断面図に基づいて以下より説明する。
【００４２】
はじめに、図１で示すように、半導体基板１の上面内にエッチング工程により溝が掘られ、当該溝に例えばＣＶＤ法によりシリコン酸化膜が素子分離絶縁膜２として形成される。ここで、半導体基板１にはＤＲＡＭ領域１０１と、ロジック領域１０２とが設定される。
【００４３】
次に、図２に示すように、半導体基板１側から見て、ゲート酸化膜、ゲート電極層の順序からなるゲート電極３を、ＤＲＡＭ領域１０１およびロジック領域１０２の半導体基板１の所定の位置に形成する。ここで、ゲート電極層は、例えば半導体たるポリシリコンで形成されている。
【００４４】
次に、図３に示すように、ゲート電極３および素子分離絶縁膜２をマスクとして、低濃度の不純物イオンを半導体基板１の上方より打ち込み、深さの浅い低濃度拡散層４を形成する。
【００４５】
次に、図４に示すように、ゲート電極３の側面に絶縁体のサイドウォール５を形成する。ここで、サイドウォール５は、例えば、ＣＶＤ法により絶縁体（図示せず）を図３の構造の全面に形成し、異方性エッチングにより当該絶縁体をエッチングすることにより形成される。
【００４６】
次に、図５に示すように、半導体基板１の上面内の所望の位置にソース・ドレイン領域６を形成する。ソース・ドレイン領域６を形成するに際し、ソース・ドレイン領域６を形成したくない領域には、マスクをする必要がある。
【００４７】
例えば、ＤＲＡＭ領域１０１にソース・ドレイン領域６を形成したくない場合には、フォトリソグラフィ工程により、ＤＲＡＭ領域１０１の上面を覆うようにレジスト（図示せず）を形成し、サイドウォール５が形成されているゲート電極３、素子分離絶縁膜２、および前記レジストをマスクとして、高濃度の不純物イオンを半導体基板１の上方より打ち込む。
【００４８】
そうすることにより、ロジック領域１０２における半導体基板１の上面内にのみ、ソース・ドレイン領域６を形成することができる。前記工程を経て、レジストを除去した図が、図５である。
【００４９】
次に、図６に示すように、ゲート電極３およびソース・ドレイン領域６の所望の位置をシリサイド化させる。
【００５０】
例えば、図６に示しているように、ロジック領域１０２における、一部のゲート電極３とソース・ドレイン領域６のみをコバルト等でシリサイド化させたい場合には、以下の手順によりシリサイド化（金属化）させる。
【００５１】
まず、シリサイド化させたくない領域（この場合、ＤＲＡＭ領域１０２とロジック領域１０２の一部のゲート電極３であり、当該ゲート電極は第一の半導体配線と把握できる）に、マスクとしてシリコン酸化膜等のプロテクション膜７をパターニング形成する。
【００５２】
次に、スパッタリング法等により、例えばコバルト膜（図示せず）を図５の構造の全面に形成した後、熱処理を施すことにより、コバルトとシリコンとを反応させ、前記所望の位置にシリサイド化されたコバルトシリサイド層８を形成させる（当該シリサイド化されたゲート電極は第二の半導体配線層として把握できる）。なお、未反応のコバルト膜は除去される。
【００５３】
次に、図７に示すように、ＣＶＤ法によりシリコン窒化膜等の絶縁膜９、シリコン酸化膜等の層間絶縁層１０の順序で、図６の構造の全面に形成した後、平坦化技術により、層間絶縁層１０の上面を平坦化する。
【００５４】
ここで、絶縁膜９は、プロテクション膜７に対するエッチング選択比を有する材料で形成される。つまり、プロテクション膜７が、絶縁膜９のエッチング時のエッチングストッパとなるように選択される。
【００５５】
例えば、プロテクション膜７はシリコン酸化膜であり、絶縁膜９がシリコン窒化膜だとすると、プロテクション膜７は、絶縁膜９をエッチングするときのエッチングストッパとしての機能を有する。
【００５６】
次に、ＤＲＡＭ領域１０１の所定の位置で低濃度拡散層４に接続するコンタクトプラグを形成するために、フォトリソグラフィ工程により、層間絶縁層１０の上面にレジスト（図示せず）を所定の形状でパターニングする。その後、レジストをマスクとしたエッチングにより、層間絶縁層１０の上面から低濃度拡散層４に至る孔状の開口部１１を形成し、当該開口部１１にドープトポリシリコン等を充填し、第一のコンタクトプラグ１２を形成する（図８参照）。
【００５７】
次に、図９に示すように、図８の構造の全面にシリコン酸化膜等の層間絶縁層１４を形成し、その後、ＤＲＡＭ領域１０１にキャパシタを形成するために、一連のフォトリソグラフィ工程により、層間絶縁層１４の上面から第一のコンタクトプラグ１２の上面が露出した層間絶縁層１０に至るキャパシタ用開口部１５を形成する。
【００５８】
このとき、キャパシタ用開口部１５の底部が第一の層間絶縁層１０の表面上に達した時点でエッチングが終了するように、当該エッチングレートから時間を算出し、当該時間エッチングすることにより、図９に示すキャパシタ用開口部１５が形成される。
【００５９】
次に、図１０に示すように、キャパシタ用開口部１５にＤＲＡＭのキャパシタ１６を形成する。具体的には、以下の手順に従って形成する。
【００６０】
まず、キャパシタ１６の下部電極１６ａとなる導電膜をスパッタリング法により、ＤＲＡＭ領域１０１の全面に成膜させた後、層間絶縁層１４上面の当該導電膜を除去する。これにより、キャパシタ用開口部１５の底面と側面にのみ下部電極１６ａが形成される。ここで、図１０では粗面型の下部電極１６ａが形成されているが、これは、キャパシタ１６の静電容量を増大させるためであり、この形状に限るものでない。
【００６１】
下部電極１６ａ形成後、ＤＲＡＭ領域１０１全面に、誘電膜、上部電極となる導電膜をこの順序でデポジションした後、一連のフォトリソグラフィ工程により当該導電膜を所定の形状にエッチングすることにより、キャパシタ誘電膜１６ｂと上部電極１６ｃを形成する。
【００６２】
次に、図１１に示すように、ＣＶＤ法によりシリコン酸化膜等の層間絶縁層１７を図１０の構造の全面に形成する。その後、一連のフォトリソグラフィ工程により、層間絶縁層１７の上面から層間絶縁層１０，１４を貫通して、絶縁膜９に至る、第一の孔状開口部２０を、ＤＲＡＭ領域１０１とロジック領域１０２の所定の位置に形成する。ここで、絶縁膜９はエッチングストッパとして機能している。このとき、一部の第一のコンタクトプラグ１２は、第一の孔状開口部２０の底部から突出することとなる。ここで、層間絶縁層１０、１４および１７とを併せて絶縁層と把握することができる。
【００６３】
次に、図１２に示すように、前記第一の孔状開口部２０の底部の絶縁膜９を完全に除去するために、選択エッチングを行い、第二の孔状開口部２１を形成する。つまり、プロテクション膜７をエッチングストッパとして機能させた絶縁膜９のエッチング処理を施す。
【００６４】
最後に、図１３で示すように、前記第二の孔状開口部２１にＣＶＤ法により、例えばタングステン膜を形成し、ＣＭＰを用いた平坦化技術により、前記絶縁層とタングステン膜とが面一になるまで平坦化し、ＤＲＡＭ領域１０１に存在する第一のビアプラグ１８とロジック領域１０２に存在するコンタクトプラグ２２とを形成する。
【００６５】
そして、第一のビアプラグ１８またはコンタクトプラグ２２の上面に、所定の形状の配線１９をパターニングする。
【００６６】
以上の一連の工程により、本実施の形態のＤＲＡＭ混載ロジックが製造される。
【００６７】
このように、本実施の形態では、第二の層間絶縁層１４ではなく、第一の層間絶縁層１０下に絶縁膜９を形成することとなる。基板に近い側に設けられる当該第一の層間絶縁膜１０の厚さには、半導体装置の上方において設けられる第二の層間絶縁膜１４で要求されるほどの制限は要しないので、絶縁層を形成し終わった最終段階において、メモリ領域１０１とロジック領域１０２領域との間の段差を緩和することができる。
【００６８】
さらに、シリサイド化工程でマスクとして用いたプロテクション膜７をメモリ領域１０１に残し、絶縁膜９のエッチングストッパとして機能させることにより、従来技術で形成されていた第二のシリコン窒化膜１２３を省くことができるので、工程が短縮化され、さらに、メモリ領域１０１とロジック領域１０２との間で段差が生じないため、ロジック領域１０２に存在するコンタクトプラグ２２の形成に際し、フォトリソグラフィマージンの向上も図ることができる。
【００６９】
具体的に、従来技術で形成されていた第二のシリコン窒化膜１２３の代わりに、絶縁膜９を第一の孔状開口部２０の形成時のエッチングストッパとして機能させることにより、第一の孔状開口部２０のエッチング処理も精度よく制御でき、その後の第二の孔状開口部２１のエッチング処理により絶縁膜９をエッチングしても、プロテクション膜７がエッチングストッパとしての機能させているので、第二の孔状開口部２１が、メモリ領域１０１に形成されているゲート電極３に到達することはない。
【００７０】
さらに、一部の第一のコンタクトプラグ１２は、最終的に、第二の孔状開口部２１の底部から突出する形状となるため、後に形成される第一のビアプラグ１８と第一のコンタクトプラグ１２との接触面積が増大し、接触抵抗を低減させることができる。
【００７１】
＜実施の形態２＞
本実施の形態におけるＤＲＡＭ混載ロジックの製造方法を、工程順で示した断面図に基づいて以下より説明する。
【００７２】
はじめに、実施の形態１で説明した図１〜８までは同じ工程なので、ここでの説明は省略する。
【００７３】
さて、本実施の形態では次に、図１４に示すように、図８の構造全面にシリコン酸化膜等の層間絶縁層１４を形成し、その後、ＤＲＡＭ領域１０１にキャパシタを形成するため、一連のフォトリソグラフィ工程により、層間絶縁層１４の上面から絶縁膜９に至るキャパシタ用開口部２５を形成する。
【００７４】
つまり、絶縁膜９をエッチングストッパとして機能させる。このとき、当該キャパシタ用開口部２５の底部より第一のコンタクトプラグ１２が突出することとなる。
【００７５】
次に、図１５に示すように、キャパシタ用開口部２５にＤＲＡＭのキャパシタ２６を形成する。具体的には、以下の手順に従って形成する。
【００７６】
まず、キャパシタ２６の下部電極２６ａとなる導電膜をスパッタ法により、ＤＲＡＭ領域１０１の全面に成膜させた後、層間絶縁層１４上面の当該導電膜を除去する。これにより、キャパシタ用開口部２５の底面と側面にのみ下部電極２６ａが形成される。ここで、図１５では粗面型の下部電極２６ａが形成されているが、これは、キャパシタ２６の静電容量を増大させるためであり、この形状に限るものでない。
【００７７】
下部電極２６ａ形成後、ＤＲＡＭ領域１０１全面に、誘電膜、上部電極となる導電膜をこの順序でデポジションした後、一連のフォトリソグラフィ工程により当該導電膜を所定の形状にエッチングすることにより、キャパシタ誘電膜２６ｂと上部電極２６ｃを形成する。
【００７８】
次に、図１６に示すように、ＣＶＤ法によりシリコン酸化膜等の層間絶縁層１７を図１５の構造の全面に形成する。ここで、層間絶縁層１０，１４および１７を併せて絶縁層と把握することができる。
【００７９】
その後、一連のフォトリソグラフィ工程により、前記絶縁層の上面を貫通して、絶縁膜９に至る、第一の孔状の開口部２０を、ＤＲＡＭ領域１０１とロジック領域１０２の所定の位置に形成する。つまり、絶縁膜９をエッチングストッパとして機能させる。このとき、第一のコンタクトプラグ１２は、第一の孔状開口部２０の底部から突出されることとなる。
【００８０】
次に、図１７に示すように、前記第一の孔状開口部２０の底部の絶縁膜９を完全に除去するために、プロテクション膜７をエッチングストッパとして機能させる選択エッチングを行い、第二の孔状開口部を形成する。
【００８１】
さらに、前記第二の孔状開口部にＣＶＤ法により、例えばタングステン膜を形成し、ＣＭＰ等の平坦化技術により前記絶縁層とタングステン膜とが面一になるまで平坦化することにより、ＤＲＡＭ領域１０１に存在する第一のビアプラグ１８とロジック領域１０２に存在するコンタクトプラグ２２とを形成する。
【００８２】
最後に、第一のビアプラグ１８およびコンタクトプラグ２２の上面に、所定の形状の配線１９をパターニングする。
【００８３】
以上の一連の工程により、本実施の形態のＤＲＡＭ混載ロジックが製造される。
【００８４】
したがって、実施の形態１の効果に加えて本実施の形態では、上記製造方法により、本実施の形態のキャパシタ２６の下部電極２６ａは、キャパシタ用開口部２５の底部より突出した第一のコンタクトプラグ１２を覆うように形成されるので、本実施の形態のキャパシタ２６は、実施の形態１のキャパシタ１６よりもキャパシタの表面積が増大することとなり、静電容量が増加する。
【００８５】
また、絶縁膜９をエッチングストッパとして機能させることにより、キャパシタ用開口部２５のエッチング制御をより容易に行うことができる。
【００８６】
＜実施の形態３＞
本実施の形態におけるＤＲＡＭ混載ロジックの製造方法を、工程順で示した断面図に基づいて以下より説明する。
【００８７】
はじめに、実施の形態１で説明した図１〜６までは同じ工程なので、ここでの説明は省略する。
【００８８】
さて、本実施の形態では次に、図１８に示すように、プロテクション膜７よりも等方性エッチングレートの大きい絶縁膜３１を図６の構造の全面に形成し、当該絶縁膜３１を覆うように、第一の層間絶縁層３２を形成した後、平坦化技術により、第一の層間絶縁層３２の上面を平坦化する。
【００８９】
ここで、本実施の形態では、プロテクション膜７や第一の層間絶縁層３２として、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）やＮＳＧ（Ｎｏｎｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）等のノンドープ絶縁体があり、絶縁膜３１として、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）等がある。
【００９０】
次に、図１９に示すように、ＤＲＡＭ領域１０１の所定の位置で低濃度拡散層４に接続するコンタクトプラグを形成するため、フォトリソグラフィ工程により、第一の層間絶縁層３２上にレジスト（図示せず）所定の形状でパターニングする。
【００９１】
その後、前記レジストをマスクとした異方性エッチングにより、第一の層間絶縁層３２の上面から低濃度拡散層４に至る開口部を形成した後、引き続き当該開口部を等方性エッチングすることにより、一部の絶縁膜３１を除去する。
【００９２】
このとき、絶縁膜３１がプロテクション膜７より等方性エッチングに対するエッチングレートが大きい（エッチングの選択比は大きいほどよいが、４倍以上の差があることが望ましい）ので、絶縁膜３１の横方向のエッチングが進行し、ゲート電極３の側面から上面の一部にかかる絶縁膜３１を除去することとなる。
【００９３】
ここで、開口部３３は、当該２回のエッチング処理により形成された横方向に延びた開口部を含む開口部である。
【００９４】
次に、図２０に示すように、異方性エッチングにより形成した開口部および等方性エッチングにより絶縁膜３１を除去した箇所（図１９の開口部３３）にドープトポリシリコン等を充填し、第二のコンタクトプラグ３４を形成する。
【００９５】
次に、図２１に示すように、図２０の構造全面にノンドープ絶縁体からなる層間絶縁層３５を形成し、その後、ＤＲＡＭ領域１０１にキャパシタを形成するため、一連のフォトリソグラフィ工程により、層間絶縁層３５の上面から第二のコンタクトプラグ３４の上面が露出した第一の層間絶縁層３２に至る、キャパシタ用開口部１５を形成する。
【００９６】
このとき、キャパシタ用開口部１５の底部が第一の層間絶縁層３２の表面上に達した時点でエッチングが終了するように、当該エッチングレートから時間を算出し、当該時間エッチングすることにより、図２１に示すキャパシタ用開口部１５が形成される。
【００９７】
次に、図２２に示すように、キャパシタ用開口部１５にＤＲＡＭのキャパシタ１６を形成する。具体的な形成方法は、実施の形態１の図１０での説明と同じなので、ここでの説明は省略する。
【００９８】
次に、図２３に示すように、ノンドープ絶縁体からなる層間絶縁層３６を図２２の構造全面に形成する。ここで、層間絶縁層３５と３６とを併せて第二の層間絶縁層と称する。
【００９９】
その後、一連のフォトリソグラフィ工程により、第二の層間絶縁層の上面から第一の層間絶縁層３２を貫通して、ソース・ドレイン領域６または、ポリシリコンで形成されている第二のコンタクトプラグ３４に至る、孔状開口部を、ＤＲＡＭ領域１０１とロジック領域１０２の所定の位置に形成する。
【０１００】
このとき、前記孔状開口部の底部がソース・ドレイン領域６の表面上に達した時点でエッチングが終了するように、当該エッチングレートから時間を算出し、当該時間エッチングすることにより、ロジック領域１０２の孔状開口部が形成される。これに対して、ＤＲＡＭ領域１０１では、第二のコンタクトプラグ３４をエッチングストッパとして機能させる。
【０１０１】
このとき、第二のコンタクトプラグ３４は、孔状開口部の底部から突出されることとなる。
【０１０２】
また、前記孔状開口部にＣＶＤ法により、例えばタングステン膜を形成し、平坦化技術により第二の層間絶縁層とタングステン膜とが面一になるまで平坦化することにより、ＤＲＡＭ領域１０１に存在する第二のビアプラグ３７とロジック領域１０２に存在するコンタクトプラグ３８とを形成する。
【０１０３】
そして、第二のビアプラグ３７およびコンタクトプラグ３８の上面に、所定の形状の配線１９をパターニングする。
【０１０４】
以上の一連の工程により、本実施の形態のＤＲＡＭ混載ロジックが製造される。
【０１０５】
本実施の形態では、図２３の工程での孔状開口部を形成する際、ポリシリコンで形成された第二のコンタクトプラグ３４をエッチングストッパとして機能させることにより、メモリ領域１０１に存在する第二のビアプラグ３７とロジック領域１０２に存在するコンタクトプラグ３８とが形成される孔状開口部を、同一工程で形成することができる。
【０１０６】
＜実施の形態４＞
本実施の形態におけるＤＲＡＭ混載ロジックの製造方法を、工程順で示した断面図に基づいて以下より説明する。
【０１０７】
はじめに、実施の形態１で説明した図１〜６までは同じ工程を経て、さらに引き続き、実施の形態３で説明した図１８〜２０までの工程を施した半導体基板１を用意する。ここで、本実施の形態では、絶縁膜３１としてプロテクション膜７よりも等方性エッチングレートの差が大きいシリコン窒化膜を用いる。
【０１０８】
シリコン窒化膜である絶縁膜３１は、異方性のエッチングの際には、ノンドープ絶縁体に対するエッチングストッパとしての機能を有している。
【０１０９】
さて、本実施の形態では、図２４に示すように、図２０の構造全面にノンドープ絶縁体からなる層間絶縁層３５を形成し、その後、ＤＲＡＭ領域１０１にキャパシタを形成するため、一連のフォトリソグラフィ工程により、層間絶縁層３５の上面から第二のコンタクトプラグ３４または絶縁膜３１に至る、キャパシタ用開口部２５を形成する。このとき、当該キャパシタ用開口部２５の底部より第二のコンタクトプラグ３４が突出することとなる。
【０１１０】
次に、図２５に示すように、キャパシタ用開口部２５にＤＲＡＭのキャパシタ２６を形成する。具体的な形成方法は実施の形態２と同じなので、ここでの説明は省略する。
【０１１１】
次に、図２６に示すように、ＣＶＤ法によりノンドープ絶縁体からなる層間絶縁層３６を図２５の構造全面に形成する。ここで、層間絶縁層３５と３６とを併せて第二の層間絶縁層と称する。
【０１１２】
その後、一連のフォトリソグラフィ工程により、第二の層間絶縁層の上面から第一の層間絶縁層３２を貫通して、第二のコンタクトプラグ３４または、絶縁膜３１に至る、第三の孔状開口部を、ＤＲＡＭ領域１０１とロジック領域１０２の所定の位置に形成する。つまり、絶縁膜３１をエッチングストッパとして機能させる。このとき、第二のコンタクトプラグ３４は、第三の孔状開口部の底部から突出されることとなる。
【０１１３】
さらに、ロジック領域１０２においては、前記第三の孔状開口部の底部の絶縁膜３１を選択エッチングにより完全に除去し、底部がソース・ドレイン領域６の表面上に達する第四の孔状開口部４６を形成する。このとき、メモリ領域１０１において、絶縁膜３１がエッチングされることがあってもプロテクション膜７の存在により、第四の孔状開口部４６がメモリ領域１０１のゲート電極３に達することはない。
【０１１４】
最後に、図２７に示すように、第四の孔状開口部４６にＣＶＤ法により、例えばタングステン膜を形成し、ＣＭＰ等の平坦化技術により第二の層間絶縁層とタングステン膜とが面一になるまで平坦化することにより、ＤＲＡＭ領域１０１に存在する第二のビアプラグ３７とロジック領域１０３に存在するコンタクトプラグ３８とを形成する。
【０１１５】
さらに、第二のビアプラグ３７およびコンタクトプラグ３８の上面に、所定の形状の配線１９をパターニングする。
【０１１６】
以上の一連の工程により、本実施の形態のＤＲＡＭ混載ロジックが製造される。
【０１１７】
このようにして、本実施の形態では、絶縁膜がシリコン窒化膜からなり、第一の層間絶縁層およびプロテクション膜がノンドープ絶縁体からなるので、絶縁層の異方性エッチングの際に、絶縁膜が最良のエッチングストッパとして機能し、絶縁膜の異方性エッチングの際に、プロテクション膜が最良のエッチングストッパとして機能する。さらに、絶縁膜は、プロテクション膜に対して等方性エッチング選択比が最大となる。
【０１１８】
したがって、エッチングマージンをさらに向上させることができる。
【０１１９】
なお、上記一連の実施の形態では、ＤＲＡＭ混載ロジックについてのみ記載したが、これは本発明の製造方法を適用する装置の一例に過ぎず、これ以外の装置に対しても適用できることは言うまでもない。
【０１２０】
【発明の効果】
本発明の請求項１に記載の半導体装置の製造方法によれば、第一の半導体配線を金属化させないために設けられるプロテクション膜を形成し、さらに第二の半導体配線、基板およびプロテクション膜を覆う絶縁膜を形成している。絶縁膜は、プロテクション膜に対するエッチング選択比が大きいので、プロテクション膜は絶縁膜のエッチングストッパとなる。また、半導体装置の上方において設けられる層間絶縁膜で要求されるほどの制限は、基板に近い側に設けられる層間絶縁膜には要求されないので、第一の半導体配線が形成されている領域と第二の半導体配線が形成されている領域との間の段差を緩和することができる。さらに、第一の半導体配線が形成されている領域のエッチングマージンが向上する。したがって、例えば、第一の半導体配線が密に配設されている領域において、幅の大きい開口部を形成する必要があるときでも、金属化でマスクとして使用したプロテクション膜がエッチングストッパとして機能するため、第一の半導体配線とコンタクトプラグとが接続することを防止することができる。
【０１２１】
本発明の請求項２に記載の半導体装置の製造方法は、基板に接続するコンタクトプラグが形成され、当該コンタクトプラグと前記絶縁膜を覆うように絶縁層を形成し、孔状開口部をプロテクション膜まで形成し、当該孔状開口部に導電体を充填するので、コンタクトプラグと接触面積の大きいビアプラグを形成することができる。
【０１２２】
本発明の請求項３に記載の半導体装置の製造方法は、前記プロテクション膜よりも等方性エッチングレートの大きい前記絶縁膜を形成し、開口部を形成に際し等方エッチングを採用することにより横方向に延びたコンタクトプラグが形成できるので、コンタクトプラグをエッチングストッパとして機能させることもでき、請求項１よりもエッチングマージンが向上する。
【０１２３】
本発明の請求項４に記載の半導体装置の製造方法では、絶縁膜がシリコン窒化膜からなり、第一の層間絶縁層およびプロテクション膜がノンドープ絶縁体からなるので、絶縁層の異方性エッチングの際に絶縁膜が最良のエッチングストッパとして機能し、絶縁膜の異方性エッチングの際にプロテクション膜が最良のエッチングストッパとして機能する。さらに、絶縁膜は、プロテクション膜に対して等方性エッチング選択比が最大となる。
【０１２４】
本発明の請求項５に記載の半導体装置の製造方法では、キャパシタの底部が絶縁膜等に到達し、前記コンタクトプラグを覆うようなキャパシタの形成が可能となるので、表面積の大きいキャパシタを形成でき、静電容量も増加する。
【０１２５】
本発明の請求項６に記載の半導体装置の製造方法では、キャパシタの底部が絶縁膜等に到達し、前記コンタクトプラグを覆うようなキャパシタの形成が可能となるので、表面積の大きいキャパシタを形成でき、静電容量も増加する。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図３４】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図３５】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図３６】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図３７】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図３８】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【図３９】従来の技術に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
１　半導体基板、２　素子分離絶縁膜、３　ゲート電極、４　低濃度拡散層、５　サイドウォール、６　ソース・ドレイン領域、７　プロテクション膜、８　シリサイド層、９，３１　絶縁膜、１０，１４，１７，３５，３６　層間絶縁層、１２　第一のコンタクトプラグ、１４，１７　層間絶縁層、１５，２５　キャパシタ用開口部、１６，２６　キャパシタ、１６ａ，２６ａ　下部電極、１６ｂ，２６ｂ　キャパシタ誘電膜、１６ｃ，２６ｃ　上部電極、１８，３７　第一のビアプラブ、１９　配線、２０　第一の孔状開口部、２１　第二の孔状開口部、２２，３８　コンタクトプラグ、３２　第一の層間絶縁層、３４　第二のビアプラグ、３７　第二のビアプラグ、４６　第四の孔状開口部、１０１　ＤＲＡＭ領域、１０２　ロジック領域。
【図１】
2004047524.tif 000003
【図２】
2004047524.tif 000004
【図３】
2004047524.tif 000005
【図４】
2004047524.tif 000006
【図５】
2004047524.tif 000007
【図６】
2004047524.tif 000008
【図７】
2004047524.tif 000009
【図８】
2004047524.tif 000010
【図９】
2004047524.tif 000011
【図１０】
2004047524.tif 000012
【図１１】
2004047524.tif 000013
【図１２】
2004047524.tif 000014
【図１３】
2004047524.tif 000015
【図１４】
2004047524.tif 000016
【図１５】
2004047524.tif 000017
【図１６】
2004047524.tif 000018
【図１７】
2004047524.tif 000019
【図１８】
2004047524.tif 000020
【図１９】
2004047524.tif 000021
【図２０】
2004047524.tif 000022
【図２１】
2004047524.tif 000023
【図２２】
2004047524.tif 000024
【図２３】
2004047524.tif 000025
【図２４】
2004047524.tif 000026
【図２５】
2004047524.tif 000027
【図２６】
2004047524.tif 000028
【図２７】
2004047524.tif 000029
【図２８】
2004047524.tif 000030
【図２９】
2004047524.tif 000031
【図３０】
2004047524.tif 000032
【図３１】
2004047524.tif 000033
【図３２】
2004047524.tif 000034
【図３３】
2004047524.tif 000035
【図３４】
2004047524.tif 000036
【図３５】
2004047524.tif 000037
【図３６】
2004047524.tif 000038
【図３７】
2004047524.tif 000039
【図３８】
2004047524.tif 000040
【図３９】
2004047524.tif 000041