(57)【要約】【課題】オン抵抗が小さく、逆起電力に対する破壊耐量が大きな半導体装置の製造方法を提供する。【解決手段】表面に導電型がＮ−型のエピタキシャル層２が形成されたシリコン基板１上に、導電型がＰ−型のチャネル領域１４および導電型がＮ＋型のＮ＋領域１８が積層された状態とされる。次に、Ｎ＋領域１８を貫通してチャネル領域１４の厚さ方向途中に至るコンタクトホール４が形成される。続いて、このコンタクトホール４を埋めるように、Ｐ型への制御のための不純物が高濃度に導入されたポリシリコン膜１５が形成される（図３（ｅ）参照）。次に、以上の工程を経たシリコン基板１が、９００℃ないし１０００℃に加熱される（図３（ｆ）参照）。【選択図】        図３
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【特許請求の範囲】
【請求項１】
半導体基板上に、第１導電型のドレイン領域、上記第１導電型とは異なる第２導電型のチャネル領域、および上記第１導電型のソース領域を、上記半導体基板側から順に積層された状態に形成する工程と、
上記ソース領域を貫通してチャネル領域に至るコンタクトホールを形成する工程と、
上記コンタクトホールの内部に、上記第２導電型への制御のための不純物を含有した拡散源層を形成する拡散源層形成工程と、
この拡散源層形成工程の後、上記半導体基板を第１の温度に加熱して、上記拡散源層から上記チャネル領域へ上記第２導電型への制御のための不純物を拡散させて、上記チャネル領域より導電率が大きい低抵抗領域を形成する第１加熱工程と、
上記ソース領域に接続されたソース取り出し電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
上記拡散源層形成工程が、上記第２導電型への制御のための不純物がドープされたポリシリコン膜を上記コンタクトホール内に形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
上記ソース取り出し電極を形成する工程が、上記第１加熱工程の後、上記コンタクトホール内に上記ポリシリコン膜が存在する状態で、上記半導体基板の表面に、アルミニウムを含む薄膜を形成する工程と、
このアルミニウムを含む薄膜が形成された半導体基板を、アルミニウムに対するシリコンの拡散が生じる第２の温度に加熱する第２加熱工程とを含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
半導体基板上に順に積層された第１導電型のドレイン領域、上記第１導電型とは異なる第２導電型のチャネル領域、および上記第１導電型のソース領域を含み、上記半導体基板の厚さ方向に沿ってチャネルが形成されるように構成された複数のセルと、
上記複数のセルの隣接部に形成されたコンタクトホール内に露出し、上記チャネル領域に接するように形成された上記第２導電型の低抵抗領域と、
上記ソース領域に接し、上記複数のセルにより共有されるソース取り出し電極とを含み、
上記ドレイン領域は、上記複数のセルにより共有されており、
上記セルのサイズが２μｍ以下であることを特徴とする半導体装置。
【請求項５】
上記低抵抗領域と上記ソース領域とが接していることを特徴とする請求項４記載の半導体装置。
【請求項６】
上記低抵抗領域と上記ドレイン領域とが接していることを特徴とする請求項４または５記載の半導体装置。
【請求項７】
上記低抵抗領域と上記ソース取り出し電極とが接していることを特徴とする請求項４ないし６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ  ＦＥＴなどの半導体装置およびその製造方法に関し、特に、超微細化が可能な半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳ  ＦＥＴには、ドレイン領域、チャネル領域、およびソース領域を含むセルが半導体基板上に多数形成されて、ディスクリート部品を構成しているものがある。近年、ＭＯＳ  ＦＥＴにおいて、ドレイン領域、チャネル領域、およびソース領域を縦方向、すなわち、半導体基板に垂直な方向に配列することによりセルの微細化を図ったものがある（たとえば、下記特許文献１および特許文献２参照）。このような微細なセルを接近させて配置することにより、単位面積あたりのチャネル形成領域（ドレイン電流が流れる領域）を広くすることができるので、オン抵抗の低減を図ることができる。
【０００３】
一方、ＭＯＳ  ＦＥＴを含む回路において、ＭＯＳ  ＦＥＴをオン状態からオフ状態にすると、回路のインダクタンス成分からの逆起電力が、ＭＯＳ  ＦＥＴに印加され、チャネル領域に電流が流れる。これによりチャネル領域が発熱し、素子が破壊（アバランシェ破壊）することがあった。これは、ドレイン領域をコレクタとし、チャネル領域をベースとし、ソース領域をエミッタとする寄生トランジスタにおいて、チャネル領域が有するベース抵抗が大きいことにより、この寄生トランジスタが容易にオン状態となり、チャネル領域に大電流が流れることによる。
【０００４】
これを防ぐために、ＭＯＳ  ＦＥＴには、ソース領域に電気接続されたソース取り出し電極とチャネル領域との間に、チャネル領域より導電率が大きい領域（低抵抗領域）が形成されており、ベース抵抗の低減が図られている。この場合、ＭＯＳ  ＦＥＴに逆起電力が印加された場合、寄生トランジスタが容易にはオン状態にならず、素子はアバランシェ破壊から保護される。
このような低抵抗領域は、所定のパターンの開口を有するマスクを用いて、このマスクの開口を介して半導体基板のセルとセルとの隣接部に不純物をイオン注入することにより形成されていた。
【０００５】
【特許文献１】
米国特許第４７６７７２２号明細書
【特許文献２】
米国特許第５０３４７８５号明細書
【０００６】
【発明が解決しようとする課題】
ところが、さらなるセルの微細化（超微細化）を図ろうとすると、セルとセルとの間隔がさらに小さくなるので、低抵抗領域を形成するために不純物をイオン注入する領域も狭くなる。これに伴って、不純物をイオン注入するためのマスクの開口も微細なものが要求される。ところが、このような小さな開口を介したイオン注入により、半導体基板に不純物を深く拡散させることはできず、ベース抵抗を充分低減できる低抵抗領域を形成できなかった。
【０００７】
たとえば、従来の製造方法では、ベース抵抗を充分低減できる低抵抗領域を備え、セルサイズが１．３５μｍのＭＯＳ  ＦＥＴを製造することができなかった。すなわち、オン抵抗が低く、かつ、逆起電力に対する破壊耐量が大きいＭＯＳＦＥＴを製造できなかった。
そこで、この発明の目的は、オン抵抗が小さく、逆起電力に対する破壊耐量が大きな半導体装置の製造方法を提供することである。
【０００８】
この発明の他の目的は、オン抵抗が小さく、逆起電力に対する破壊耐量が大きな半導体装置を提供することである。
【０００９】
【課題を解決するための手段および発明の効果】
上記の課題を解決するための請求項１記載の発明は、半導体基板（１）上に、第１導電型のドレイン領域（２）、上記第１導電型とは異なる第２導電型のチャネル領域（５）、および上記第１導電型のソース領域（６）を、上記半導体基板側から順に積層された状態に形成する工程と、上記ソース領域を貫通してチャネル領域に至るコンタクトホール（４）を形成する工程と、上記コンタクトホールの内部に、上記第２導電型への制御のための不純物を含有した拡散源層（１５）を形成する拡散源層形成工程と、この拡散源層形成工程の後、上記半導体基板を第１の温度に加熱して、上記拡散源層から上記チャネル領域へ上記第２導電型への制御のための不純物を拡散させて、上記チャネル領域より導電率が大きい低抵抗領域（１０）を形成する第１加熱工程と、上記ソース領域に接続されたソース取り出し電極（１１）を形成する工程とを含むことを特徴とする半導体装置の製造方法である。
【００１０】
なお、括弧内の英数字は後述の実施形態における対応構成要素等を示す。以下、この項において同じ。
この発明によれば、ドレイン領域、チャネル領域、およびソース領域が縦方向、すなわち、半導体基板に垂直な方向に沿って配列された半導体装置を製造できる。このような半導体装置は、超微細化（たとえば、セルサイズが１．３５μｍ）を図ることができ、単位面積あたりのチャネル形成領域（ドレイン電流が流れる領域）を広くすることができる。すなわち、この製造方法により、オン抵抗が低い半導体装置を製造できる。
【００１１】
また、この発明によれば、第１加熱工程により、コンタクトホール内を含む領域に形成された拡散源層から、チャネル領域に第２導電型への制御のための不純物が拡散されて低抵抗領域が形成される。したがって、コンタクトホール内に露出しチャネル領域に接した低抵抗領域が得られる。
ドレイン領域、チャネル領域および低抵抗領域、ならびにソース領域の導電型は、それぞれ、第１導電型、第２導電型、および第１導電型であるので、寄生トランジスタを構成する。この半導体装置を含む回路に逆起電力が印加された場合、ドレイン領域がコレクタとなり、チャネル領域および低抵抗領域がベースとなり、ソース領域がエミッタとなる。
【００１２】
この寄生トランジスタにおいて、低抵抗領域の導電率がチャネル領域の導電率より大きいことにより、ベース抵抗は低減されている。したがって、この寄生トランジスタは、ソース取り出し電極とドレイン領域との間に逆起電力が与えられた場合でも、容易にはオン状態とならず、チャネル領域に大電流が流れ難いので、アバランシェ破壊から保護される。すなわち、この製造方法により得られる半導体装置は、逆起電力に対する破壊耐量が大きい。
【００１３】
低抵抗領域は、半導体基板に不純物をイオン注入して形成されるのではなく、コンタクトホール内を含む領域に形成された拡散源層からチャネル領域へ、第２導電型への制御のための不純物を熱拡散させて形成される。拡散源層は、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いることにより、幅や径が小さなコンタクトホール内にも形成できる。したがって、この製造方法により、セルの超微細化が図られた場合であっても、ベース抵抗を充分低減できる低抵抗領域を形成できる。すなわち、オン抵抗が低い半導体装置であって、逆起電力に対する破壊耐量が大きい半導体装置を製造できる。
【００１４】
半導体基板は、たとえば、シリコン基板であってもよく、表面にエピタキシャル層が形成されたものであってもよい。ここで、コンタクトホールは、ホール（穴）状のものであってもよく、溝（トレンチ）状のものであってもよい。第２導電型への制御のための不純物は、たとえば、第２導電型がＰ型の場合は、ボロン（Ｂ）とすることができる。
第１加熱工程は、拡散源層がコンタクトホール内部を含むより広い領域に形成された状態で実施されてもよく、拡散源層がコンタクトホール内（たとえば、コンタクトホールの底部）にのみ存在する状態で実施されてもよい。
【００１５】
第１加熱工程における第１の温度は、たとえば、９００℃ないし１０００℃とすることができる。これにより、拡散源層からチャネル領域へ、第２導電型への制御のための不純物を良好に拡散させることができる。
請求項２記載の発明は、上記拡散源層形成工程が、上記第２導電型への制御のための不純物がドープされたポリシリコン膜（１５）を上記コンタクトホール内に形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法である。
【００１６】
第２導電型への制御のための不純物が適当な濃度でドープされたポリシリコン膜は、拡散源層として良好に機能する。
このようなポリシリコン膜は、たとえば、不純物がドープされていないポリシリコン膜を形成した後、このポリシリコン膜に、第２導電型への制御のための不純物を注入して形成できる。ポリシリコン膜の形成、およびポリシリコン膜への不純物の注入は、半導体装置の製造工程において普通に行われる。したがって、このような半導体装置の製造方法は、半導体装置を製造するための通常の設備を用いて容易に実施できる。
【００１７】
請求項３記載の発明は、上記ソース取り出し電極を形成する工程が、上記第１加熱工程の後、上記コンタクトホール内に上記ポリシリコン膜が存在する状態で、上記半導体基板の表面に、アルミニウムを含む薄膜（１６）を形成する工程と、このアルミニウムを含む薄膜が形成された半導体基板を、アルミニウムに対するシリコンの拡散が生じる第２の温度に加熱する第２加熱工程とを含むことを特徴とする請求項２記載の半導体装置の製造方法である。
【００１８】
この発明によれば、第２加熱工程により、コンタクトホール内に存在するポリシリコン膜中のシリコン原子は、アルミニウムを含む薄膜中に拡散する。また、ポリシリコン膜（拡散源層）からソース取り出し電極へとシリコン原子が拡散する。これにより、アルミニウムを含む薄膜はコンタクトホール中に移動し、コンタクトホール内はアルミニウムを含む薄膜（ソース取り出し電極）で埋められた状態となる。
【００１９】
したがって、ソース取り出し電極とソース領域とが、コンタクトホール内で良好に電気接続された状態となる。その結果、ソース領域とソース取り出し電極とは、コンタクトホールの内部および外部で接触した状態となるので、ソース領域とソース取り出し電極との接触面積を少なくすることなく、セルの微細化を図ることができる。
ポリシリコン膜（拡散源層）からソース取り出し電極へのシリコン原子の拡散に伴い、ソース取り出し電極は、シリコンを含んだものとなる。
【００２０】
第２加熱工程は、アルミニウムを含む薄膜を形成する工程と同時に実施されてもよく、アルミニウムを含む薄膜を形成する工程の終了後に実施されてもよい。また、第２加熱工程は、アルミニウムを含む薄膜を形成する工程と同時に実施し、さらに、アルミニウムを含む薄膜を形成する工程の終了後、一定時間加熱を継続するものであってもよい。
第２加熱工程における上記第２の温度は、たとえば、３８０℃ないし５７０℃とすることができる。半導体基板を３８０℃以上に加熱することにより、上述のアルミニウム原子およびシリコン原子の拡散を好適に生じさせ、コンタクトホールに良好にソース取り出し電極を埋め込むことができる。また、半導体基板の加熱温度を５７０℃以下とすることにより、コンタクトホールに埋め込まれたソース取り出し電極から半導体基板などへのアルミニウム原子の拡散を少なくできる。
【００２１】
請求項４記載の発明は、半導体基板（１）上に順に積層された第１導電型のドレイン領域（２）、上記第１導電型とは異なる第２導電型のチャネル領域（５）、および上記第１導電型のソース領域（６）を含み、上記半導体基板の厚さ方向に沿ってチャネルが形成されるように構成された複数のセル（Ｃ）と、上記複数のセルの隣接部に形成されたコンタクトホール（４）内に露出し、上記チャネル領域に接するように形成された上記第２導電型の低抵抗領域（１０）と、上記ソース領域に接し、上記複数のセルにより共有されるソース取り出し電極（１１）とを含み、上記ドレイン領域は、上記複数のセルにより共有されており、上記セルのサイズが２μｍ以下であることを特徴とする半導体装置である。
【００２２】
この半導体装置は、請求項１ないし３に記載の半導体装置の製造方法により、はじめて製造可能となり、請求項１ないし３に記載の半導体装置の製造方法と同様の効果を奏することができる。
請求項３記載の半導体装置の製造方法において、第２導電型への制御のための不純物がドープされたポリシリコン膜（拡散源層）がなくなる前に第２加熱工程を終了することにより、ポリシリコンが、コンタクトホール内に存在する半導体装置が得られる。また、ポリシリコン膜がなくなるまで第２加熱工程を継続することにより、ポリシリコンが、コンタクトホール内に存在しない半導体装置が得られる。
【００２３】
この半導体装置のセルサイズは、たとえば、１．３５μｍ程度とすることができる。
請求項５記載の発明は、上記低抵抗領域と上記ソース領域とが接していることを特徴とする請求項４記載の半導体装置である。また、請求項６記載の発明は、上記低抵抗領域と上記ドレイン領域とが接していることを特徴とする請求項４または５記載の半導体装置である。
【００２４】
以上の発明によれば、ソース取り出し電極とチャネル領域との間の広い領域に渡って低抵抗領域が存在するようにできるので、寄生トランジスタのベース抵抗をより低くすることができる。したがって、逆起電力が印加されたときに、寄生トランジスタが容易にオン状態になる事態を効果的に回避できる。
このような構成の半導体装置は、請求項１ないし３に記載の半導体装置の製造方法において、コンタクトホールの形成深さ、拡散源層の配置、第１の温度、第１加熱工程の継続時間などを制御することにより実現できる。
【００２５】
請求項７記載の発明は、上記低抵抗領域と上記ソース取り出し電極とが接していることを特徴とする請求項４ないし６のいずれかに記載の半導体装置である。
この発明によれば、チャネル領域とソース取り出し電極との間の抵抗は低くなるので、寄生トランジスタのベース抵抗を低減し、この寄生トランジスタが容易にオン状態になる事態を効果的に回避できる。
このような構成の半導体装置は、たとえば、請求項３記載の半導体装置の製造方法において、第２の温度や第２加熱工程の継続時間を制御し、アルミニウムを含む薄膜を構成するアルミニウム原子が、コンタクトホール内の低抵抗領域の形成深さまで拡散するようにすることにより得られる。
【００２６】
【発明の実施の形態】
以下では、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の一実施形態に係る製造方法を適用して製造されるＭＯＳ  ＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ    Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の構造例を示す図解的な断面図である。
【００２７】
導電型がＮ＋型のシリコン（Ｓｉ）基板１の表層部には、導電型がＮ−型のエピタキシャル層２が形成されている。エピタキシャル層２の上には、不純物が拡散されてなる拡散領域３０が形成されている。拡散領域３０は、下方（エピタキシャル層２側）に配置され導電型がＰ−型のチャネル領域５と、チャネル領域５の上に配置され導電型がＮ＋型のソース領域６とを含んでいる。
拡散領域３０を貫通して、エピタキシャル層２の厚さ方向途中に至る複数のトレンチ（溝）１７が、図１の断面において、互いにほぼ平行に形成されている。トレンチ１７は、シリコン基板１の表面に沿う方向（図１で、紙面に垂直な方向）に延びている。トレンチ１７の内部には、不純物の導入により導電化されたポリシリコンからなるゲート電極８が配置されている。したがって、ゲート電極８は、トレンチ１７と同様に、シリコン基板１の表面に沿う方向に延びている。トレンチ１７およびゲート電極８は、シリコン基板１の表面に沿って格子状に形成されていてもよい。
【００２８】
トレンチ１７の内壁に沿って酸化膜９が形成されている。酸化膜９において、チャネル領域５とゲート電極８との間の部分は、ゲート酸化膜９ｇとして機能するようになっている。ゲート電極８の上には酸化シリコン層７が形成されている。ゲート電極８は、酸化膜９および酸化シリコン層７により、エピタキシャル層２、チャネル領域５、およびソース領域６から電気的に絶縁されている。ゲート電極８は、図外のシリコン基板１の端部で外部接続されている。
【００２９】
隣接したゲート電極８の間には、コンタクトホール４が形成されている。コンタクトホール４は、ソース領域６を貫通しており、Ｎ−型のエピタキシャル層２に達しない深さを有している。すなわち、コンタクトホール４の深さは、トレンチ１７の深さより浅い。コンタクトホール４の底部でソース領域６よりも深い位置には、導電型がＰ＋型で主としてポリシリコンからなる拡散源層１２が設けられている。拡散源層１２には、Ｐ型への制御のための不純物、たとえば、ボロン（Ｂ）が高濃度に導入されている。
【００３０】
拡散源層１２から等方的に広がった領域には、コンタクトホール４内に露出し導電型がＰ＋型の低抵抗領域１０が形成されている。低抵抗領域１０には、拡散源層１２に導入された不純物と同種のＰ型への制御のための不純物、たとえば、ボロンが高濃度に導入されていて、導電率が高く（低抵抗化）されている。低抵抗領域１０は、チャネル領域５、ソース領域６、およびエピタキシャル層２に接しているが、酸化膜９や酸化シリコン層７には接していない。
【００３１】
拡散領域３０および酸化シリコン層７の上には、コンタクトホール４を埋めるようにアルミニウム（Ａｌ）を主成分とするソース取り出し電極１１が形成されている。ソース取り出し電極１１は、少量（たとえば、原子比でアルミニウムに対して１％以下）のシリコンを含んでいる。ソース取り出し電極１１は、コンタクトホール４の内部および外部でソース領域６に接している。また、ソース取り出し電極１１は、コンタクトホール４の内部で低抵抗領域１０に接している。
【００３２】
シリコン基板１には図示しない電極が接続されており、この電極とソース取り出し電極１１との間に一定の大きさの電圧を印加するとともに、ゲート電極８を所定の電位にすることにより、チャネル領域５のうちゲート酸化膜９ｇ近傍にチャネルが形成され、ソース領域６とエピタキシャル層２との間に電流（ドレイン電流）を流すことができる。ドレイン電流は、チャネル領域５中でゲート酸化膜９ｇ近傍を、ゲート酸化膜９ｇに沿って流れる。
【００３３】
以上のような構造のＭＯＳ  ＦＥＴにおいて、エピタキシャル層２（ドレイン領域）、チャネル領域５、およびソース領域６を含む多数のセルＣが接近して（密に）形成されている。コンタクトホール４の幅Ｗ１は、たとえば、０．３５μｍであり、ゲート電極８の幅Ｗ２は、たとえば、０．５μｍであり、コンタクトホール４とゲート電極８との間隔Ｗ３は、たとえば、０．２５μｍである。したがって、このＭＯＳ  ＦＥＴのセルＣの幅（隣接した２つのコンタクトホール４の間隔；セルサイズ）Ｗ４は、たとえば、１．３５μｍである。
【００３４】
エピタキシャル層２（ドレイン領域）、チャネル領域５、およびソース領域６が縦方向に（シリコン基板１に垂直な方向）に形成されていることにより、このような超微細化が図られたセルＣが実現されている。また、ソース領域６とソース取り出し電極１１とが、コンタクトホール４の内部および外部で接触していることにより、ソース領域６とソース取り出し電極１１との接触面積を少なくすることなく、セルＣが超微細化が達成されている。
【００３５】
このように、セルＣを小さくするとともにセル同士を接近して配置することにより、単位面積あたりに多くのセルＣを形成することができる。これにより、単位面積あたりのチャネル形成領域およびエピタキシャル層２において電流が流れる領域を広くすることができる。したがって、オン抵抗を低減することができる。
一方、エピタキシャル層２をコレクタとし、チャネル領域５および低抵抗領域１０をベースとし、ソース領域６をエミッタとする寄生トランジスタＴにおいて、導電率がチャネル領域５より大きい低抵抗領域１０の存在により、ベース抵抗Ｒｂが低くなっている。低抵抗領域１０は、ソース領域６およびエピタキシャル層２に接するように形成されていることにより、チャネル領域５とソース取り出し電極１１との間の広い領域に低抵抗領域１０が存在している。また、低抵抗領域１０は、チャネル領域５およびソース取り出し電極１１に接するように形成されていることにより、チャネル領域５とソース取り出し電極１１との間の抵抗が低減されている。これらのことによっても、ベース抵抗Ｒｂが低くなっている。
【００３６】
このＭＯＳ  ＦＥＴを含む回路において、このＭＯＳ  ＦＥＴをオン状態からオフ状態にすると、回路のインダクタンス成分によりこのＭＯＳ  ＦＥＴに逆起電力が与えられる。しかし、ベース抵抗Ｒｂが低いことにより、この寄生トランジスタＴは容易にはオン状態とならない。したがって、チャネル領域５には大電流が流れ難く、アバランシェ破壊は生じにくい。すなわち、このようなＭＯＳ  ＦＥＴは、逆起電力に対する破壊耐量が大きい。
【００３７】
次に、このようなＭＯＳ  ＦＥＴの製造方法について説明する。図２および図３は、図１に示すＭＯＳ  ＦＥＴの製造方法を説明するための図解的な断面図である。
先ず、シリコン基板１の表面に導電型がＮ−型のエピタキシャル層２が形成され、所定のパターンの開口を有するマスクを介した反応性イオンエッチングにより、このエピタキシャル層２にトレンチ１７が形成される。この状態が、図２（ａ）に示されている。
【００３８】
次に、トレンチ１７の内壁面を含むエピタキシャル層２の露出表面に犠牲酸化膜が形成された後、この犠牲酸化膜がエッチングにより薄くされる。犠牲酸化膜の残部は、酸化膜１９となる。酸化膜１９のうち、トレンチ１７内部のものは、酸化膜９となる。酸化膜１９は、トレンチ１７外のエピタキシャル層２表面にも存在している。
続いて、トレンチ１７を埋めるように、エピタキシャル層２上の全面に、不純物の導入により導電化されたポリシリコン膜が形成され、エッチバックにより、このポリシリコン膜のうち、トレンチ１７外の部分およびトレンチ１７内の浅い領域に存在している部分が除去される。ポリシリコン膜の残部は、ゲート電極８となる。この状態が、図２（ｂ）に示されている。
【００３９】
次に、以上の工程を経たエピタキシャル層２の上に酸化シリコンが堆積されて、酸化シリコン膜が形成される。酸化シリコン膜は、トレンチ１７内のゲート電極８上にも形成される。その後、エッチバックにより、酸化シリコン膜がトレンチ１７内の部分を除いてほぼ除去される。酸化シリコン膜の残部は、酸化シリコン層７となる。この際、酸化膜１９も残るようにされる。
この工程で、直接酸化シリコンを堆積させて酸化シリコン膜を形成する代わりに、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）からなる膜を形成した後、このＴＥＯＳからなる膜を熱分解反応などにより、酸化シリコン膜とすることとしてもよい。さらに、酸化シリコン膜の代わりに窒化膜が形成されてもよく、この場合、酸化シリコン層７の代わりに、酸化シリコン層７と同様の形状を有する窒化シリコン層が得られる。
【００４０】
続いて、酸化膜１９を介してエピタキシャル層２の表層部にＰ型への制御のための不純物が注入されて、導電型がＰ−型のチャネル領域１４が形成される。この状態が、図２（ｃ）に示されている。以下、「エピタキシャル層２」とは、導電型がＮ−型の部分のみをいうものとする。
さらに、酸化膜１９を介してチャネル領域１４の表層部近傍の薄い領域にＮ型への制御のための不純物が注入され、シリコン基板１がアニールされて、Ｎ＋領域１８が形成される（図２（ｄ）参照）。
【００４１】
次に、所定のパターンの開口を有するマスクを介したエッチングにより、酸化膜１９において隣接する２つのトレンチ１７の間の所定の領域が除去されて、開口が形成される。続いて、この酸化膜１９の開口を介して、Ｎ＋領域１８を貫通しチャネル領域１４の厚さ方向途中に至るコンタクトホール４が形成される。そして、この状態で露出している酸化膜１９がエッチングにより除去される。
コンタクトホール４は、Ｎ＋領域１８形成後に露出している酸化膜１９をエッチングによりすべて除去した後、所定のパターンの開口を有するレジスト膜を形成し、このレジスト膜の開口を介したエッチングにより形成してもよい。この場合、コンタクトホール４形成後に、レジスト膜は除去される。
【００４２】
続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、コンタクトホール４内を埋めるように、Ｐ型への制御のための不純物（たとえば、ボロン（Ｂ））が高濃度ドープされて導電型がＰ＋型にされたポリシリコン膜１５が形成される。ポリシリコン膜１５は、Ｎ＋領域１８や酸化シリコン層７の上にも形成される。この状態が、図３（ｅ）に示されている。
ポリシリコン膜１５は、たとえば、不純物がドープされていないポリシリコン膜を形成した後、このポリシリコン膜にＰ型への制御のための不純物を注入することにより形成してもよい。ポリシリコン膜１５の形成や、ポリシリコン膜１５への不純物の注入は、通常の半導体装置の製造設備を用いて容易に実施できる。ポリシリコン膜１５中のＰ型への制御のため不純物濃度は、Ｎ＋領域１８中のＮ型への制御のための不純物濃度より低くされる。
【００４３】
さらに、ＣＶＤ法により、ポリシリコン膜１５の上に酸化シリコン膜２０が形成された後、以上の工程を経たシリコン基板１が、９００℃ないし１０００℃で所定時間加熱される。これにより、Ｎ＋領域１８中のＮ型への制御のための不純物は、チャネル領域１４中へと拡散していき、Ｎ＋領域１８およびその近傍のチャネル領域１４は、導電型がＮ＋型のソース領域６となる。
同時に、ポリシリコン膜１５中のＰ型への制御のための不純物は、Ｎ＋領域１８（ソース領域６）、チャネル領域１４、およびエピタキシャル層２へと拡散する。この際、ポリシリコン膜１５中の不純物濃度とＮ＋領域１８中の不純物濃度との差により、Ｎ＋領域１８（ソース領域６）はＮ＋型の導電型が維持される。一方、チャネル領域１４およびエピタキシャル層２へＰ型への制御のための不純物が拡散すると、コンタクトホール４内のポリシリコン膜１５から等方的に広がった導電型がＰ＋型の低抵抗領域１０が形成される。チャネル領域１４の残部は、低抵抗領域１０と酸化膜９との間に存在するチャネル領域５となる。この状態が図３（ｆ）に示されている。
【００４４】
ポリシリコン膜１５中のＰ型への制御のための不純物は、酸化シリコン膜２０の存在により、周辺雰囲気中へは飛散しないので、効率的にチャネル領域１４およびエピタキシャル層２へ供給される。酸化シリコン膜２０の代わりに、窒化珪素からなる膜が形成されてもよく、この場合も、加熱により、Ｐ型への制御のための不純物は、効率的にチャネル領域１４およびエピタキシャル層２へ供給される。
【００４５】
以上のように、ポリシリコン膜１５は、Ｐ型への制御のための不純物を、チャネル領域１４やエピタキシャル層２に拡散させるための拡散源層として機能する。
次に、酸化シリコン膜２０がエッチングにより除去され、ポリシリコン膜１５が、エッチバックによりコンタクトホール４内の部分を残して除去される。続いて、以上の工程を経たシリコン基板１においてコンタクトホール４が形成された面のほぼ全面に、スパッタ法により、アルミニウム原子が堆積されてアルミニウム薄膜１６が形成される（図３（ｇ）参照）。
【００４６】
その後、シリコン基板１が加熱される。加熱温度は、３８０℃ないし５７０℃とされる。このような温度では、アルミニウム薄膜１６を構成するアルミニウム原子が、コンタクトホール４内のポリシリコン膜１５中に拡散するとともに、コンタクトホール４内のポリシリコン膜１５を構成するシリコン原子が、アルミニウム薄膜１６中に拡散する。すなわち、アルミニウム薄膜１６は、ポリシリコン膜１５と置換するようにコンタクトホール４内に移動して、ソース取り出し電極１１となる。これにより、幅や径に対して深さが大きい（アスペクト比が大きい）コンタクトホール４内にも、ボイドを生ずることなく良好にソース取り出し電極１１を埋め込むことができる。
【００４７】
また、シリコン基板１を上記の温度で加熱することにより、アルミニウム薄膜１６を構成するアルミニウム原子は、低抵抗領域１０、ソース領域６、チャネル領域５、およびエピタキシャル層２へ拡散しにくい。したがって、素子を構成するエピタキシャル層２、チャネル領域５、およびソース領域６にアルミニウム原子が拡散して、ＰＮ接合が破壊されることもない。
シリコン基板１の加熱は、アルミニウム薄膜１６が低抵抗領域１０に接した後、ポリシリコン膜１５を構成するシリコン原子の拡散により、コンタクトホール４内のポリシリコン膜１５がなくなる前に終了される。これにより、図１に示すように、ポリシリコン膜１５の残部が拡散源層１２となってコンタクトホール４の底部に残ったＭＯＳ  ＦＥＴが得られる。
【００４８】
以上の製造方法において、ポリシリコン膜１５の形成後、ポリシリコン膜１５をコンタクトホール４内の底部に存在する部分を残して除去した後、シリコン基板１を加熱して、低抵抗領域１０を形成してもよい。
図４は、図１に示すＭＯＳ  ＦＥＴの他の製造方法を説明するための図解的な断面図である。
ポリシリコン膜１５の形成工程（図３（ｅ）参照）までが、上記の製造方法と同様に実施された後、ポリシリコン膜１５がエッチバックされて、コンタクトホール４の底部にのみ存在するようにされる。この状態で、ポリシリコン膜１５とＮ＋領域１８とは接触しないようにされる。ポリシリコン膜１５の残部は、拡散源層１２となる（図４（ｈ）参照）。
【００４９】
次に、以上の工程を経たシリコン基板１が９００℃ないし１０００℃で所定時間加熱される。これにより、拡散源層１２からチャネル領域１４へ、Ｐ型への制御のための不純物が拡散し、拡散源層１２から等方的に広がった領域に、低抵抗領域１０が形成される。また、Ｎ＋領域１８からチャネル領域１４へ、Ｐ型への制御のための不純物が拡散してソース領域６が形成される。この状態が、図４（ｉ）に示されている。
【００５０】
この際、拡散源層１２とソース領域１２とが接触していないことにより、拡散源層１２からＮ＋領域１８（ソース領域６）へ拡散するＰ型への制御のための不純物の量を少なくすることができる。これにより、導電型がＮ＋型のソース領域６を容易に形成できる。
このようにして低抵抗領域１０が形成されたシリコン基板１のほぼ全面に、スパッタ法により、アルミニウム原子が堆積されてアルミニウム薄膜１６が形成される。この際、シリコン基板１は加熱される。加熱温度は、３８０℃ないし５７０℃とされる。
【００５１】
スパッタ法によりシリコン基板１上に供給されたアルミニウム原子は、コンタクトホール４の内部には到達しにくいので、成膜の初期には、アルミニウム原子は主にコンタクトホール４の外部に堆積してアルミニウム薄膜１６を形成する。さらにアルミニウム原子が供給されると、アルミニウム薄膜１６がコンタクトホール４内の拡散源層１２に接するように成長する。これにより、アルミニウム原子の拡散源層１２への拡散が生じて、コンタクトホール４外に形成されたアルミニウム薄膜１６の一部は、コンタクトホール４内に流れ込むように移動する。
【００５２】
また、拡散源層１２を構成するシリコン原子も、アルミニウム薄膜１６中へと拡散する。このようして、コンタクトホール４は次第にアルミニウム薄膜１６で埋められていき（図４（ｊ）参照）、成膜終了時にはコンタクトホール４は、アルミニウム薄膜１６により完全に埋められる。シリコン基板１へのアルミニウム原子の供給を停止した後、適当な時間シリコン基板１の加熱を継続することとしてもよい。
【００５３】
このようにして、図１に示すように、ボイド（空隙）のない良好なソース取り出し電極１１が得られる。
この発明の一実施形態の説明は、以上の通りであるが、この発明は他の形態でも実施することもできる。たとえば、上記の実施形態では、低抵抗領域１０は、ソース領域６やエピタキシャル層２に接触するように形成されており、チャネル領域５とソース取り出し電極１１との間の広い領域に存在している。しかし、低抵抗領域１０は、ソース領域６、エピタキシャル層２、およびソース取り出し電極１１のいずれかまたはすべてに接触しないように形成されていてもよい。この場合でも、低抵抗領域１０が存在しない場合と比べて、寄生トランジスタＴのベース抵抗Ｒｂ（図１参照）を低減することができ、逆起電力に対する破壊耐量を大きくすることができる。このような構成のＭＯＳ  ＦＥＴは、コンタクトホール４の形成深さ、拡散源層１２の配置や、拡散源層１２からチャネル領域１４へＰ型への制御のための不純物を拡散させるための加熱温度および加熱時間などを制御することにより実現できる。
【００５４】
上記の実施形態では、シリコン原子の拡散によりポリシリコン膜１５（拡散源層１２）がなくなる前に、シリコン基板１の加熱が終了されているが、拡散源層１２がなくなるまで、シリコン基板１の加熱を続けることとしてもよい。この場合、コンタクトホール４内に拡散源層１２が存在しないＭＯＳ  ＦＥＴが得られる。
この発明に係る半導体装置は、図１に示すＭＯＳ  ＦＥＴのようにセルサイズＷ４が１．３５μｍ程度の小さな半導体装置に限られず、よりセルサイズＷ４が大きい半導体装置であってもよい。
【００５５】
この発明に係る半導体装置は、ＤＭＯＳ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）や、ＭＯＳ  ＦＥＴ以外の半導体装置、たとえば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＭＯＳ  ＦＥＴの構造を示す図解的な断面図である。
【図２】図１に示すＭＯＳ  ＦＥＴの製造方法を説明するための図解的な断面図である。
【図３】図１に示すＭＯＳ  ＦＥＴの製造方法を説明するための図解的な断面図である。
【図４】図１に示すＭＯＳ  ＦＥＴの他の製造方法を説明するための図解的な断面図である。
【符号の説明】
１    シリコン基板
２    エピタキシャル層
４    コンタクトホール
５    チャネル領域
６    ソース領域
１０    低抵抗領域
１１    ソース取り出し電極
１２    拡散源層
１５    ポリシリコン膜
１６    アルミニウム薄膜
１７    トレンチ
【図１】
2004303964.tif 000003
【図２】
2004303964.tif 000004
【図３】
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【図４】
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