(57)【要約】【課題】高応答性とノイズを抑えたクロック生成回路、高速データ通信に好適なクロック生成回路を提供する。【解決手段】可変発振回路の発振出力を分周回路で分周し、この出力信号から上記発振出力の１周期だけ遅延させたパルスを生成して位相混合回路により上記１周期分の位相差を複数に分割した複数通りの中間位相信号を形成し、所定の制御信号に従って選択回路により１つの中間位相信号を選択して、基準クロック信号とを位相比較回路で比較して両者の位相が一致するように上記可変発振回路の発振動作を制御してクロック信号を生成する。【選択図】　　　図１
2004040685.tif 000002
【特許請求の範囲】
【請求項１】
可変発振回路と、
上記可変発振回路の発振出力を受けて分周する分周回路と、
上記分周回路の出力信号を受けて、上記発振出力の１周期分だけ遅れた遅延分周クロックを生成するパルス生成回路と、
上記分周回路の出力信号と上記パルス生成回路の出力信号とを受け、上記１周期分の位相差を複数に分割した複数通りの中間位相信号を形成する位相混合回路と、
上記複数の中間位相信号のうち、所定の制御信号に従って１つの中間位相信号選択する選択回路と、
基準クロック信号と上記選択回路で形成されたパルス信号とを受けて、両者の位相が一致するように上記可変発振回路の発振動作を制御する位相比較回路とを備え、
上記可変発振回路の発振出力によりクロック信号を生成することを特徴とするクロック生成回路。
【請求項２】
請求項１において、
上記位相混合回路は、上記１周期をＭ個に分割するＭ−１個の中間位相信号
を形成するものであり、
上記選択回路は、上記分周回路の出力信号と上記Ｍ−１個の中間位相信号のうちいずれか１つのを選択するものであることを特徴とするクロック生成回路。
【請求項３】
請求項２において、
上記制御信号は、上記発振出力を計数する計数値に従い上記選択回路を制御して、上記分周回路の出力信号を最初に選択し、かかる分周回路の出力信号に位相が近い順に上記Ｍ−１個の中間位相信号を順次に選択するよう形成されるものであることを特徴とするクロック生成回路。
【請求項４】
請求項３において、
位相誤差算出回路と、
位相誤差積分装置とを更に備え、
位相誤差を積分することで位相誤差の周波数を高周波へと変化させ、
位相誤差の設定がＰＬＬ発振周期よりも細かく設定できることを特徴とするクロック生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、クロック生成回路に関し、主として無線ディジタル通信装置に搭載するために有効なＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ　Ｌｏｏｐ：フェーズ・ロックト・ループ）回路に関するものである。
【０００２】
【従来の技術】
無線ディジタル通信機器において、送受信に使用するクロックを生成するため、ＰＬＬを用いてキャリア（搬送波）に同期したクロック信号を生成する。また、複数の機器による接続（多元接続）を行うためや、同時に送受信（全２重通信）を行うために、各チャネルの周波数間隔を細かく取る必要があり、ＰＬＬの発振周波数を細い間隔で設定する必要がある。
【０００３】
上記ＰＬＬは、基準周波数の整数倍の周波数で発振するため（Ｉｎｔｅｇｅｒ−Ｎ　ＰＬＬ）、細かいチャネル間隔に対応するには、基準周波数を低くする必要がある。しかし、基準周波数が低いことで、ＰＬＬがロックするまでの時間（ロックイン時間）が長くなる，発振周波数が安定せずノイズが発生するなどの問題点があった。
【０００４】
従来はそれらの問題点を解決するために、基準周波数の分数倍の発振周波数を設定することのできるＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬという回路が用いられてきた。これは、基準周波数から何倍で発振するかを決定する分周回路の分周比を、細かく変更することで、実質的に分数分周を行うことで実現できる。例えば、２分周と３分周とを繰り返すことで、実質的に２．５分周を実現できる。Ｆｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬの例として、米国特許第５，１６６，６４２号”Ｍｕｌｔｉｐｌｅ　Ａｃｃｕｍｕｌａｔｏｒ　Ｆｒａｃｔｉｏｎａｌ−Ｎ　Ｓｙｎｔｈｅｓｉｓ　ｗｉｔｈ　Ｓｅｒｉｅｓ　Ｒｅｃｏｍｂｉｎａｔｉｏｎ”（文献１）がある。
【０００５】
【発明が解決しようとする課題】
図１５に基本的なＰＬＬ（Ｉｎｔｅｇｅｒ−Ｎ　ＰＬＬ）のブロック図を示す。基本的なＩｎｔｅｇｅｒ−Ｎ　ＰＬＬの構成では、ＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振回路）１７０から発振された出力クロック１８２を分周回路２１０で１／Ｘに分周する。その分周された分周クロック２０１と参照クロック１８１の位相及び周波数を位相周波数比較回路（ＰＦＤ：Ｐｈａｓｅ　Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｏｒ）１４０において比較する。
【０００６】
比較結果はチャージポンプ（ＣＰ：Ｃｈａｒｇｅ　Ｐｕｍｐ）１５０で電圧値に変換され、低域通過フィルタ（ＬＰＦ：Ｌｏｗ　Ｐａｓｓ　Ｆｉｌｔｅｒ）１６０で高周波成分を除去されて、ＶＣＯ制御信号１８９を生成する。これにより、ネガティブフィードバックが形成され、参照クロック１８１に分周クロック２０１の位相及び周波数が等しくなるよう制御される。この時、参照クロック１８１の周波数をｆｒ，出力クロック１８２の周波数をｆｏとすると、両者の関係は、ｆｏ＝Ｘ・ｆｒとなる。
【０００７】
高速ディジタル無線通信では、多元接続や全２重通信のため、複数の通信路を用意する必要がある。通信路分割のしくみは、周波数分割多元接続（ＦＤＭＡ：Ｆｒｅｑｕｅｎｃｙ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ），時間分割多元接続（ＴＤＭＡ：Ｔｉｍｅ　Ｄｉｖｉｓｉｏｎ　ＭｕｌｔｉｐｌｅＡｃｃｅｓｓ），符号分割多元接続（ＣＤＭＡ：Ｃｏｄｅ　ＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ）等が挙げられるが、いずれもＰＬＬ出力クロック１８２の周波数を細かく変更できなければならない。
【０００８】
例えば、Ｂｌｕｅｔｏｏｔｈ規格では、キャリア周波数（≒出力クロック周波数）が２．４ＧＨｚで周波数間隔は１ＭＨｚ，ＰＤＣ方式のセルラでは、キャリア周波数が８００ＭＨｚで周波数間隔は２５ｋＨｚと規格化されている。基準クロックの周波数（基準周波数）は周波数間隔の約数となるため、１ＭＨｚの周波数間隔では、最大でも１ＭＨｚの基準周波数しか使用できない。このように、基準周波数が低いことによる弊害は以下のような問題が生じる。
【０００９】
ＰＬＬの発振周波数及び位相が設定した値からずれていないかを測定するのは基準クロック周期間隔である。そのため基準周波数ｆｒが低い場合、ＰＬＬを自走状態からロックするまでの期間（ロック時間）が長くなる。また、ＰＬＬがロックしている状態でも、チャージポンプ，ＬＰＦにおける漏れ電流などに起因して周波数がずれていく。
【００１０】
上記のようにＰＬＬにおいて位相及び周波数のずれを検出するのは基準クロック周期間隔である。よって、図１６（ａ），（ｂ）の波形図に示した通り、基準周波数ｆｒが低い場合（ｂ）においては、基準周波数ｆｒが高い場合（ａ）に比べてより大きな誤差を生ずる。この誤差は周波数変調であるため、周波数レンジで観測した場合には、図１７の周波数分布図のようになる。ＰＬＬの発振周波数４０１から基準周波数ｆｒごとに、大きなノイズ４０３〜４０６が発生する。このノイズを近傍スプリアスと呼ぶ。このように発振周波数４０１から、基準周波数ｆｒ離れているということは、近傍スプリアス４０３の周波数は、隣のチャネル周波数４０２と同一である（ｆｒは最大値＝チャネル間隔を選択したとする）。ゆえに、このノイズはＰＬＬ外部のＬＰＦ等で除去することは非常に困難であり、ＰＬＬ内部で低減する必要がある。
【００１１】
言うまでもないが、近傍スプリアスは、ＬＰＦ内部のキャパシタ容量に反比例し、漏れ電流の大きさに比例する。ゆえに、キャパシタ容量を増加し、漏れ電流を押さえれば近傍スプリアスは減少する。しかし逆に、ロックイン時間を短くするには、キャパシタ容量を減少し、ＬＰＦの駆動電流を増加する必要がある。一般的に駆動電流が大きい場合、漏れ電流も大きくなる傾向にある。よって、ロック時間（応答性）と近傍スプリアスはトレードオフの関係となり、根本的な解決は困難である。
【００１２】
そこで、従来より提案されている技術にＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬがある。図１８にＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬのブロック図を示す。図１８の回路は、前記図１５に示したＩｎｔｅｇｅｒ−Ｎ　ＰＬＬ回路に分周回路２１０の分周比を制御する分周比変調回路（ＭＯＤ：Ｍｏｄｕｌａｔｏｒ）５２０を加えた構成になっている。ここで、分周回路２１０と分周比変調回路５２０をあわせて、分数分周回路５１０とする。分周比変調回路５２０は、分母設定１９２及び分子設定１９３から分周比変調信号１９０を生成する。
【００１３】
分周回路２１０は、その分周比変調信号１９０をもとに分周比Ｘを増減する。分母設定をＤ，分子設定をＭとおくと、分数分周回路の分周比が（Ｘ＋Ｍ／Ｄ）になるように変調される。例えば、Ｄ回につきＭ回変調比をＸ＋１に設定し、その他の変調比をＸに設定する。すると分周比が平均化されて、実質的に（Ｘ＋Ｍ／Ｄ）という分周比が設定できる。これにより、出力クロック１８２の周波数ｆｏと参照クロック１８１の周波数ｆｒとの関係は、ｆｏ＝（Ｘ＋Ｍ／Ｄ）・ｆｒとなる。この式から、設定できる発振周波数の間隔はｆｒ／Ｄであることがわかり、Ｉｎｔｅｇｅｒ−Ｎ　ＰＬＬと比較して、Ｄ倍高速な参照クロック１８１が採用できる。これによりロックイン時間が短く、近傍スプリアスの低いＰＬＬが実現できる。
【００１４】
しかし、本願発明者においては、上記のＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬにも、以下のような問題点が残っていることを見出した。すなわち、位相周波数比較回路１４０における位相差の問題である。図１９にＦｒａｃｔｉｏｎａｌ−ＮＰＬＬにおける位相差６０１を示している。ただし理解しやすいように、図１９では分周クロック２０１の位相変化を強調して示している。分周比の設定は、Ｄ＝１０，Ｍ＝１，Ｘ＝１０を想定している。この例での発振周波数ｆｏの式はｆｏ＝１０．１・ｆｒである。
【００１５】
よって、ｆｏを１０分周した分周クロック２０１は参照クロック１８１（ｆｒ）と比較して、１／１００だけ周期が短い。よって、参照クロック１８１から、分周クロック２０１は少しずつ位相が進んでくる。その後、図１９の６０４の時点で分周比変調回路が動作し、１１分周が行われる。分周比が増えたことで、分周クロック１８５の位相は遅れ、今度は参照クロックと比較して遅れ側の位相となる。後はまた１０分周の繰り返しであるため、少しずつ位相は進んでいき、後はその繰り返しとなる。
【００１６】
図１９において、位相周波数比較回路１４０に現れる位相差は出力クロック１８２の周期を３６０°とした時の位相で、−１８０°（６０３）〜＋１８０°（６０４）の間で安定しない。ゆえに、位相周波数比較回路１４０，チャージポンプ１５０，ＬＰＦ１６０は常に動作することになる。これらの回路が動作すると、当然ＶＣＯ制御信号１８９はゆれるため、出力クロック１８２に不要なノイズが混ざることになる。すなわち、近傍スプリアスは減少するが、その代わり別のノイズが増加することになる。
【００１７】
この発明の目的は、高応答性とノイズを抑えたクロック生成回路を提供することにある。この発明の他の目的は、高速データ通信に好適なクロック生成回路を提供することある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。可変発振回路の発振出力を分周回路で分周し、この出力信号から上記発振出力の１周期だけ遅延させたパルスを生成して位相混合回路により上記１周期分の位相差を複数に分割した複数通りの中間位相信号を形成し、所定の制御信号に従って選択回路により１つの中間位相信号を選択して、基準クロック信号とを位相比較回路で比較して両者の位相が一致するように上記可変発振回路の発振動作を制御してクロック信号を生成する。
【００１９】
【発明の実施の形態】
図１には、本発明に係るＰＬＬ回路の一実施例のブロック図が示されている。この実施例は、改良されたＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬに向けられている。図１において、１１０は可変分周回路（ＤＩＶ）であり、１２０は分周比制御回路（ＭＯＤ）であり、１３０は位相混合回路（ＭＩＸ）であり、１４０は位相周波数比較回路（ＰＦＤ）であり、１５０はチャージポンプ（ＣＰ）であり、１６０は低域通過フィルタ（ＬＰＦ）であり、１７０は電圧制御発振回路（ＶＣＯ）である。
【００２０】
この実施例における分周回路１１０は、２つの分周クロックを出力する。１つは分周クロック１８３であり、他は分周クロック１８４である。分周クロック１８４は分周クロック１８３と比較して、出力クロック１８２の１周期分、つまりＶＣＯの発振出力の１周期分位相が遅れている。
【００２１】
図２には、上記分周回路１１０の一実施例のブロック図が示されている。この実施例では、可変分周回路ＤＩＶとＤ型フリップフロップ回路（Ｄ−ＦＦ）７０１を組み合わせて、２つの分周クロック１８３と１８４を形成する。つまり、Ｄ−ＦＦのデータ端子に分周クロック１８３を入力し、そのクロック端子に出力クロック１８２を供給して、出力端子から上記クロック１８２に同期した、言い換えるならば、１クロック遅れた分周クロック１８４を形成することができる。このようなＤ−ＦＦを用いることで、簡単に出力クロック１８２の１周期分遅れた位相のクロック１８４を生成することができる。なお、Ｄ−ＦＦの出力に設けられたインバータ回路７０２は出力容量を、分周クロック１８３と１８４とで一致させるためのダミーである。
【００２２】
図１において、分周回路１１０によって生成された分周クロック１８３と１８４は、位相混合回路１３０へと入力される。位相混合回路１３０では、位相混合比設定信号１９１にしたがって、分周クロック１８３と１８４との中間位相クロック１８５を生成する。図３の波形図において、分周クロック１８３，１８４と中間位相クロック１８５との比較の様子を示す。
【００２３】
位相混合回路１３０には、固有の遅延量が存在するため、分周クロック１８３，１８４と比較して、中間位相クロック１８５は遅れているはずであるが、図３の波形図では議論を簡略化するためにわざと遅延を無視している。特に制限するものではないが、図３の例では、位相混合比設定信号１９１によって、４つの位相が選択できる。図１の実施例では簡単のため、位相混合比設定信号１９１を１本の線で示しているが、実際は後述の通り４本の信号からなる。
【００２４】
図３において、上記分周クロック１８３に対して分周クロック１８４は３６０°遅れているので（位相単位は出力クロック１８２の周期が３６０°とする）、中間位相クロック１８５＿０は０°であり、中間位相クロック１８５＿１は９０°であり、位相クロック１８５＿２は１８０°であり、中間位相クロック１８５＿３は２７０°である。
【００２５】
図１の位相周波数比較回路１４０において、中間位相クロック１８５と基準クロック１８１の位相差，周波数差を比較する。この時、基準クロック１８１に最も近い中間位相クロックを選択することで、位相周波数比較回路１４０の動作は最小限に抑えることができる。中間位相クロック１８５の選択は、分周比制御回路１２０において行う。
【００２６】
中間位相１８５の選択方法は、図４に示したフローチャートにしたがって説明する。まず、分周比制御回路１２０への分母設定１９２の値をＤ，分子設定１９３の値をＭとおく。
【００２７】
ステップ（１）では、中間変数ＡにＲ＋Ｍを代入する。ここで、Ｒの値は前回の処理から引き継ぐものである。ステップ（２）において、Ａ≧Ｄであれば、ステップ（５）においてＲにＡ−Ｄを代入し、ステップ（６）においてＣには１を代入する。上記ステップ（２）おいて、Ａ＜Ｄであれば、ステップ（３）においてＲにＡを代入し、ステップ（４）においてＣには０を代入する。ここまでの処理は、桁上げ出力付き（桁上げ出力＝Ｃ），Ｄ進カウンタと等価であり、比較的単純なディジタル回路で実現できる。
【００２８】
ステップ（７）において、０≦Ｒ＜　Ｄ／４の場合１８５＿０を選択し、
ステップ（８）において、Ｄ／４≦Ｒ＜２Ｄ／４の場合１８５＿１を選択し、
ステップ（９）において、３Ｄ／４≦Ｒ＜　Ｄの場合１８５＿３を選択する。
【００２９】
上記ステップ（７）ないし（９）のいずれかにおいて、Ｒの値に応じて位相混合比設定信号１９１の値が出力される。なお、Ｃの値は分周比変調信号１９０であり、Ｃ＝０の時、分周回路１１０がＸ分周を行ったとすると、Ｃ＝１の時、分周回路１１０は（Ｘ＋１）分周を行う（Ｘの値は別の外部設定）。この操作を、分周クロック１８３毎に行うことで、最適な中間位相クロック１８５の値を選択できる。
【００３０】
例として、図５にＤ＝１０，Ｍ＝１の場合の動作説明図を示す。この例は、一般的なＦｒａｃｔｉｏｎａｌ−Ｎ　ＤＬＬにおける前記図１９の例と対比できるもので、図１９の例では、位相誤差が±１８０°付近に達していたものが、図５の例では±３６°に抑えられていることがわかる。さらに、図１９の例と比較して、図５の例では、位相誤差の周期も１／４となっている。言うまでもないが、誤差の周期が小さければ小さいほど、ＬＰＦ１６０で誤差成分が除去される。ゆえに、本発明によるＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬは、従来のＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬと比較してノイズの少ない安定した発振を行う事ができる。
【００３１】
図６に、前記図１の位相混合回路１３０の一実施例の回路図が示されている。位相混合比設定信号１９１［０］〜１９１［３］は前述の通り、分周クロック１８３，１８４から中間位相クロック１８５を生成する際の位相を設定する信号である。これらの信号１９１［０］〜１９１［３］により制御されるＮチャネルＭＯＳＦＥＴ１３０１〜１３０８は、電流駆動力を切り替えるためのスイッチである。これらのスイッチＭＯＳＦＥＴ１３０１〜１３０８と直列に接続されたＮチャネルＭＯＳＦＥＴ１３０９〜１３１６は、クロック１８３、１８４とインバータ回路により形成された反転クロックをゲートに受けて電流信号に変換する。
【００３２】
上記非反転クロック１８３，１８４をゲートに受けるＮチャネルＭＯＳＦＥＴ１３０９〜１３１２で形成された電流信号のうちのうちスイッチ１３０１〜１３０４で選択された１つがダイオード形態のＰチャネルＭＯＳＦＥＴ１３１７に入力され、かかるＭＯＳＦＥＴ１３１７と電流ミラー形態にされたＰチャネルＭＯＳＦＥＴ１３１８に対して、上記クロック１８３，１８４の反転クロックをゲートに受けるＮチャネルＭＯＳＦＥＴ１３１３〜１３１６で形成された電流信号のうちのうちスイッチ１３０５〜１３０８で選択された１つが流れるようにされる。
【００３３】
中間位相クロック１８５を形成するインバータ回路のロジックスレッショルド電圧に対して、上記ＰチャネルＭＯＳＦＥＴ１３１８と、それとスイッチＭＯＳＦＥＴ１３０５〜１３０８のいずれか１つと直列接続されるＮチャネルＭＯＳＦＥＴとにより形成される電圧が上記クロック１８３と１８４の位相差を４分割するように形成される。上記ＮチャネルＭＯＳＦＥＴ１３０１，１３０３，１３０５，１３０７，１３０９，１３１１，１３１３，１３１５が１の電流駆動力を持っているとすると、ＮチャネルＭＯＳＦＥＴ１３０２，１３０４，１３０６，１３０８，１３１０，１３１２，１３１４，１３１６は２の駆動力を持っている。
【００３４】
前記図５における中間位相クロック１８５＿０〜１８５＿３の各位相を選択するための位相混合比設定信号１９１の値を図７に示す。まず、中間位相クロックに１８５＿０を選択する場合について説明する。この場合は入力信号１９１［０］，１９１［１］がＨｉ（ハイレベル）で１９１［２］，１９１［３］がＬｏ（ロウレベル）である。ゆえに、分周クロック１８３が入力されている部分１３３０および１３５０の電流駆動力は合計３で、分周クロック１８４が入力されている部分１３４０および１３６０の電流駆動力は合計０である。ゆえに、中間位相クロック１８５の位相は分周クロック１８３に近くなり、１８５＿０が出力される。
【００３５】
中間位相クロックに１８５＿１を選択する場合について説明する。この場合は入力信号１９１［０］，１９１［１］，１９１［２］がＨｉ（ハイレベル）で１９１［３］がＬｏ（ロウレベル）である。ゆえに、分周クロック１８３が入力されている部分１３３０および１３５０の電流駆動力は合計３で、分周クロック１８４が入力されている部分１３４０および１３６０の電流駆動力は合計１である。ゆえに、中間位相クロック１８５の位相は、分周クロック１８３が７５％，分周クロック１８４が２５％混合され、１８５＿１が出力される。
【００３６】
中間位相クロックに１８５＿２を選択する場合について説明する。この場合は入力信号１９１［１］，１９１［３］がＨｉ（ハイレベル）で１９１［０］，１９１［２］がＬｏ（ロウレベル）である。ゆえに、分周クロック１８３が入力されている部分１３３０および１３５０の電流駆動力は合計２で、分周クロック１８４が入力されている部分１３４０および１３６０の電流駆動力は合計２である。ゆえに、中間位相クロック１８５の位相は、分周クロック１８３が５０％，分周クロック１８４が５０％混合され、１８５＿２が出力される。
【００３７】
中間位相クロックに１８５＿３を選択する場合について説明する。この場合は入力信号１９１［０］，１９１［２］，１９１［３］がＨｉ（ハイレベル）で１９１［１］がＬｏ（ロウレベル）である。ゆえに、分周クロック１８３が入力されている部分１３３０および１３５０の電流駆動力は合計１で、分周クロック１８４が入力されている部分１３４０および１３６０の電流駆動力は合計３である。ゆえに、中間位相クロック１８５の位相は、分周クロック１８３が２５％，分周クロック１８４が７５％混合され、１８５＿２が出力される。
【００３８】
ここまでの実施例では、中間位相の生成に、位相混合回路１３０を用いたが、中間位相を生成する方法は位相混合だけではない。例えば、ＤＬＬ（Ｄｅｌａｙ−Ｌｏｃｋｅｄ　Ｌｏｏｐ）をもちいて中間位相を発生することが可能である。言うまでもないが、中間位相を使用することが本発明の骨子であり、中間位相の生成方式に限定されるものではない。また、ここまでの実施例では、中間位相を４つから選択したが、必要によって、８つの位相，１６の位相など様々な応用が考えられることは明らかである。
【００３９】
図８には、この発明に係るＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬを用いた、ＰＤＣ送受信回路の一実施例のブロック図が示されている。この実施例は、携帯電話装置１６０１に向けられている。図中１００が本発明に係るＰＬＬである。
【００４０】
受信系の回路は、以下の通りである。外部アンテナ１１０１から入力した電波は、ＳＡＷフィルタ１１０２により、ＰＤＣ規格で使用されるＲＦ周波数（８００ＭＨｚもしくは１．５ＧＨｚ）のみを抽出される。周波数ミキサ１１０３により、ＲＦ周波数からＰＬＬ１００の出力クロック１８２の周波数が減じられ、受信用中間周波（ＩＦ）へ変換される。上記受信用中間周波信号は、可変利得増幅回路１１０４で適切なレベルまで増幅された後、ＩＦ用フィルタ１１０５で、受信用ＩＦ信号１１５２以外が除去される。上記受信用ＩＦ信号１１５２は、中間周波数用ＰＬＬ１１０８から出力される受信用ＩＦクロック１１５８の周波数により周波数ミキサ１１０３で減じられ受信データ１１５４に変換される。
【００４１】
上記受信データ１１５４は、ベースバント処理装置１６０２により信号処理され、音声信号はスピーカ１６０４を通して出力され、文字信号はディスプレイ１６０５により表示される。上記中間周波数用ＰＬＬ１１０８はチャネル選択による周波数切り替えが無いため、一般的なＩｎｔｅｇｅｒ−Ｎ　ＰＬＬでも対応することができるが、無論本発明によるＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬを採用しても問題はない。
【００４２】
送信系の回路は、以下の通りである。マイクロフォン１６０３で電気信号に変換された音声信号は、ベースバンド処理装置によりディジタル信号及び送信用データに１１５５に変換される。図示しないキースイッチにより形成された文字データ等も上記ベースバンド処理装置により送信用データに１１５５に変換される。上記送信データ１１５５は、中間周波数用ＰＬＬ１１０８から出力される受信用ＩＦクロック１１５９の周波数を加算される。必要な周波数がＩＦ用フィルタ１１０４で抽出され、送信用ＩＦへ変換される。この送信用ＩＦ信号は、ＰＬＬ１００の出力クロック１８２の周波数が周波数ミキサ１１０３により加算され、送信用ＲＦ周波数へ変換される。ＲＦ周波数以外の周波数成分はＳＡＷフィルタ１１０２により除去され、外部アンテナ１１０１から電波として出力される。
【００４３】
このように、高周波のＲＦ周波数から、一旦中間周波（ＩＦ）へと変換した後、データを復号する方式はスーパーヘテロダイン方式と呼ばれる。この方式では、高速で動作するため高価なＲＦ周波で動作する部品と、比較的安価なＩＦ周波で動作する部品とを別にし、ＩＦ周波で動作する部品を規格品として供給することで複数のシステムを安価に供給することができる。
【００４４】
ＰＤＣでは、セルラ同士，基地局同士の混信を防ぐため、複数の周波数を切り替えて使用している。その周波数切り替えは、ＰＬＬ１００の周波数を切り替えることで実現している。なお、セルラから基地局への通信周波数と基地局からセルラへの通信周波数の差は常に一定であるため、周波数を切り替えた場合でも、ＩＦ周波数を変更する必要はない。このように、ＰＬＬ１００の周波数は、頻繁に切り替える必要がある。そのため本発明におけるＦｒａｃｔｉｏｎａｌ−ＮＰＬＬのように、ロック時間が短く低ノイズであることは非常に有用である。
【００４５】
また、後述のブルートゥース用データ通信装置におけるＢｌｕｅｔｏｏｔｈ規格では、他のＢｌｕｅｔｏｏｔｈ機器もしくは、同一周波数を使用する他の機器（無線ＬＡＮ，電子レンジ，医療用機器等）との混信を防ぐため、通信周波数を頻繁に変更するチャネルホッピング周波数拡散（ＣＨＳＳ：Ｃｈａｎｎｅｌ　Ｈｏｐｐｉｎｇ　Ｓｐｒｅａｄ　Ｓｐｅｃｔｒａｍ）といわれる方式を採用している。このため、他の規格と比較して、更に頻繁に周波数を変更する必要がある。そのため、本発明におけるＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬのように、ロック時間が短く低ノイズであることは非常に有用である。
【００４６】
前記のＰＤＣでは、周波数を２段階に分けて変換するスーパーヘテロダイン方式に適用した実施例を説明したが、ＩＦ周波を使用せず直接ＲＦ周波からの変換を行うダイレクトコンバージョンという方式も提案されている。図９には、本発明に係るＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬを用いたダイレクトコンバージョン方式ＰＤＣ送受信回路の一実施例のブロック図が示されている。この実施例も、携帯電話装置に向けられている。
【００４７】
ダイレクトコンバージョン方式の利点は、ＩＦ周波を使用しないことによって、部品点数を削減することができ、機器の小型化、低消費電力化が実現できる。さらに、ＩＦ周波の漏洩が起こらないため、セキュリティを保つことが容易であるという利点もある。ダイレクトコンバージョンでは受信は、ＩＦを使用せずＲＦから直接送信データ１１５４を再生する。このような受信データ１１５４は、前記同様なベースバンド処理装置１６０２、スピーカ１６０４及びディスプレイ１６０５により出力される。マイクロフォン１６０３又は図示しないキースイッチから入力された信号は、上記ベースバンド処理装置１６０２により送信データ１１５４に変換され、かかる送信データ内容をもとにＰＬＬ１２０１を直接制御する。
【００４８】
すなわち、入力された送信データ１１５４をもとに、期待される出力周波数の位相を計算し、その期待される位相へ出力クロックの位相をシフトするだけの制御を起こすには、参照クロック１８１に対し、どの程度離れた分周クロックを比較すれば良いか分周比変調回路１２０３で計算する。後は分周回路１２０２が計算された分周比で分周を行う。このようにして、ＰＬＬ１２０１の位相を直接制御し、データを送信することができる。
【００４９】
ここでダイレクトコンバージョン方式では、高速にロックすることができることが必須であることは明らかである。このダイレクトコンバージョン方式へ、本発明に係るＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬを適用すると、高速にロックすることが可能であるばかりでなく、分周比変調回路１２０３で算出する位相が、出力クロック周期ではなく、もっと細かな単位で制御できるため、更に高性能なダイレクトコンバージョンを実現することができる。
【００５０】
図１０には、この発明に係るＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬを用いたブルートゥース（Ｂｌｕｅｔｏｏｔｈ）用データ通信装置の一実施例のブロック図が示されている。ブルートゥースは、近距離無線データ通信技術であり、例えば携帯型情報機器やノート・パソコン、ＭＰ３プレーヤなどを接続する家庭内ネットワークに用いられる。
【００５１】
ブルートゥース用データ通信装置１８０２の送信系及び受信系の回路は、前記図８の実施例と同様にスーパーヘテロダイン方式が用いられる。このような送信系及び受信系の回路に対して、ブルートゥースプロトコル処理装置１８０２と外部接続端子１８０３が設けられる。上記外部端子１８０３には、前記のような携帯型情報機器やノート・パソコン、ＭＰ３プレーヤなどが接続されてデータのやりとりが行われる。
【００５２】
図１１には、この発明に係るＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬを用いたブルートゥース用データ通信装置の他の一実施例のブロック図が示されている。この実施例のブルートゥース用データ通信装置１８０１の送信系及び受信系の回路は、前記図９の実施例と同様にダイレクトコンバージョン方式が用いられる。このような送信系及び受信系の回路に対して、ブルートゥースプロトコル処理装置１８０２と外部接続端子１８０３が設けられる。上記外部端子１８０３には、前記のような携帯型情報機器やノート・パソコン、ＭＰ３プレーヤなどが接続されてデータのやりとりが行われる。
【００５３】
図１２には、この発明に係るＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬを用いた無線ＬＡＮ用データ通信装置の一実施例のブロック図が示されている。この実施例の無線ＬＡＮ用データ通信装置２００１の送信系及び受信系の回路は、前記図８の実施例と同様にスーパーヘテロダイン方式が用いられる。このような送信系及び受信系の回路に対して、無線ＬＡＮプロトコル処理装置２００２と外部接続端子２００３が設けられる。上記外部端子２００３には、前記のような携帯型情報機器やパソコン、ＭＰ３プレーヤなどが接続されてデータのやりとりが行われる。
【００５４】
図１３には、この発明に係るＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬを用いた無線ＬＡＮ用データ通信装置の他の一実施例のブロック図が示されている。この実施例の無線ＬＡＮ用データ通信装置２００１の送信系及び受信系の回路は、前記図９の実施例と同様にダイレクトコンバージョン方式が用いられる。このような送信系及び受信系の回路に対して、無線ＬＡＮプロトコル処理装置２００２と外部接続端子２００３が設けられる。上記外部端子２００３には、前記のような携帯型情報機器やパソコン、ＭＰ３プレーヤなどが接続されてデータのやりとりが行われる。
【００５５】
前記文献１には、前記図１８に示したようなＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬにおいて、位相誤差を低減する方法としてマルチアキュムレータ式Ｆｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬという方法が示されている。このマルチアキュムレータ方式は、本発明に係るＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬに適用することができ、更に位相誤差を減少することができる。
【００５６】
図１４には、本発明をマルチアキュムレータ式Ｆｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬに適用した場合の一実施例のブロック図が示されている。基本的な回路構成は、前記図１と同等であるが、分周比制御回路１２０が図１の実施例とは違っている。図１４において、１５０１〜１５０４はアキュムレータ（ＡＣＣ），１５０５〜１５０７は加算回路（ＡＤＤ），１５０８は位相算出回路（ＣＡＬ），１５０９〜１５１１は積算回路（ＳＵＭ），１５１２はディジタル−アナログコンバータ（ＤＡＣ），１５２０は遅延回路（Ｄｅｌａｙ）である。
【００５７】
なお、遅延回路１５２０は、配置されているバスのｂｉｔ幅分のｂｉｔ幅を持っているが、図の簡略化のため省略している。また、分周比制御回路１２０＿１中の、加算回路１５０５〜１５０７及びディジタル−アナログコンバータ１５１２以外の各部品は、基準クロック１８１をクロックとして動作する同期回路である。そのため、各部品には基準クロック１８１からクロックが供給されているが、図の簡略化のため省略してある。
【００５８】
上記アキュムレータ１５０１には、分母設定１９２としてＤが，分子設定１９３としてＭが入力されている。アキュムレータ１５０１はレジスタＲ０を内蔵している。ここでアキュムレータ１５０１は、
2004040685.tif 000003
という演算を行う（Ａ％ＢはＡをＢで割ったときの剰余である）。ここで信号１５５４は１次の位相選択信号，信号１５５１は１次の誤差信号となる。
【００５９】
アキュムレータ１５０２はレジスタＲ１を内蔵している。アキュムレータ１５０２は、
2004040685.tif 000004
という演算を行う。ここで信号１５５５は２次の位相選択信号，信号１５５２は２次の誤差信号となる。
【００６０】
アキュムレータ１５０３はレジスタＲ２を内蔵している。アキュムレータ１５０３は、
2004040685.tif 000005
という演算を行う。ここで信号１５５６は３次の位相選択信号，信号１５５３は３次の誤差信号となる。
【００６１】
各次の位相選択信号は、適宜遅延回路で遅延され、さらに各加算回路１５０５〜１５０７で次のように演算される。
１５６４＝１５５７＋１５６０−１５６１＋１５５９−１５６２＋１５５８−１５６３
【００６２】
上記算出された１５６４の値にしたがって、位相算出回路１５０８は分周比変調信号１９０および、位相混合比設定信号１９１を計算し、次の基準クロックで出力する。ここで、分周比変調信号１９０および、位相混合比設定信号１９１は以下の通り算出される。なお、加算回路は内部レジスタＲ３および中間変数信号Ｐ０を内蔵している。
【００６３】
１９０　＝　（Ｒ３＋１５６４）／４
Ｐ０＝｜（Ｒ３＋１５６４）｜　％４
Ｒ３＝｜（Ｒ３＋１５６４）｜　％４
Ｐ０＝０の場合、位相混合比設定信号１９１は、中間位相１８５＿０を選択。
Ｐ０＝１の場合、位相混合比設定信号１９１は、中間位相１８５＿１を選択。
Ｐ０＝２の場合、位相混合比設定信号１９１は、中間位相１８５＿２を選択。
Ｐ０＝３の場合、位相混合比設定信号１９１は、中間位相１８５＿３を選択。
ここで、１９０の値は０，１以外に、２以上の数値やマイナスの数値になる可能性があることに注意する。繰り返しになるが、分周回路１１０の分周比はＸ＋１９０に設定される。
【００６４】
積算回路１５０９は内部レジスタＲ４を内蔵しており、以下のような演算を行う。そして、次の基準クロックでＲ４の値を１５６６として出力する。
Ｒ４＝Ｒ４＋１５６５＋１５６８
また積算回路１５１０，１５１１も同様の演算を行い、最終的に誤差信号１５７１を得る。
【００６５】
誤差信号１５７１はディジタル−アナログコンバータで、アナログ電圧値の誤差補正信号１５７２として出力し、キャパシタ結合により、チャージポンプ出力１８８に電荷の注入／放出を行う。
【００６６】
ここで説明を行ったマルチアキュムレータ方式は、Ｆｒａｃｔｉｏｎａｌ−ＮＰＬＬに特有な、位相周波数比較回路１４０に現れる位相誤差をアキュムレータ１５０１〜１５０３で積分し、誤差成分を高周波側に変換し、ＬＰＦ１８９で誤差信号を濾過しやすいようにと考案された方式である。本方式では、中間位相を用いているため、位相周波数比較回路１４０に現れる誤差の大きさは１／４になるが、ディジタルで演算している限り、同様の方式で位相誤差を積算することができる。マルチアキュムレータ方式はここに示した他にも、様々な方式が提案されているが、それらも本発明のＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬに応用可能である。
【００６７】
誤差信号１５７１は、最終的に算出された、位相周波数比較回路１４０に現れる誤差の大きさを示している。そのため、チャージポンプ１５０の動作で注入／放出される電荷量と同じ電荷量を放出／注入することで、チャージポンプ１５０の動作によるチャージポンプ出力１８８のレベル変動を、キャンセルしＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬのノイズを抑えることができる。
【００６８】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、２つの分周クロックを形成する回路は、前記のようなＤ−ＦＦを用いるもの他何であってもよい。位相混合回路とその位相混合比設定信号を形成する回路も種々の実施形態を採ることができる。この発明にかかるクロック生成回路は、前記のような高速ディジタル無線通信に用いられるものの他、高周波数のクロック生成回路として広く利用することができる。
【００６９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。すなわち、可変発振回路の発振出力を分周回路で分周し、この出力信号から上記発振出力の１周期だけ遅延させたパルスを生成して位相混合回路により上記１周期分の位相差を複数に分割した複数通りの中間位相信号を形成し、所定の制御信号に従って選択回路により１つの中間位相信号を選択して、基準クロック信号とを位相比較回路で比較して両者の位相が一致するように上記可変発振回路の発振動作を制御してクロック信号を生成することにより、高応答性とノイズを抑えたクロック生成回路を得ることができる。
【図面の簡単な説明】
【図１】本発明に係るＰＬＬ回路の一実施例を示すブロック図である。
【図２】図１の分周回路１１０の一実施例を示すブロック図である。
【図３】この発明に用いられる中間位相クロックを説明するための波形図である。
【図４】この発明に用いられる中間位相クロックの選択方法を説明するためのフローチャート図である。
【図５】この発明に係るＰＬＬ回路の動作説明図である。
【図６】図１の位相混合回路１３０の一実施例を示す回路図である。
【図７】図６の位相混合比設定信号の説明図である。
【図８】この発明に係るＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬを用いたスーパーヘテロダイン方式ＰＤＣ送受信回路の一実施例を示すブロック図である。
【図９】本発明に係るＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬを用いたダイレクトコンバージョン方式ＰＤＣ送受信回路の一実施例を示すブロック図である。
【図１０】この発明に係るＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬを用いたブルートゥース用データ通信装置の一実施例を示すブロック図である。
【図１１】この発明に係るＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬを用いたブルートゥース用データ通信装置の他の一実施例を示すブロック図である。
【図１２】この発明に係るＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬを用いた無線ＬＡＮ用データ通信装置の一実施例を示すブロック図である。
【図１３】この発明に係るＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬを用いた無線ＬＡＮ用データ通信装置の他の一実施例を示すブロック図である。
【図１４】本発明をマルチアキュムレータ式Ｆｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬに適用した場合の一実施例を示すブロック図である。
【図１５】この発明に先立って検討された基本的なＰＬＬ（Ｉｎｔｅｇｅｒ−Ｎ　ＰＬＬ）のブロック図である。
【図１６】図１５のＰＬＬ回路の波形図である。
【図１７】図１５のＰＬＬ回路の周波数分布図である。
【図１８】この発明に先立って検討されたＦｒａｃｔｉｏｎａｌ−Ｎ　ＰＬＬのブロック図である。
【図１９】図１８のＰＬＬ回路の動作説明図である。
【符号の説明】
１１０…分周回路、１２０…分周比変調回路、１３０…位相混合回路、１４０…位相周波数比較回路、１５０…チャージポンプ、１６０…低域通過フィルタ、１７０…電圧制御発振回路、２１０…分周回路、５１０…分数分周回路、５２０…分周比変調回路、７０１…Ｄ−フリップフロップ回路、
１３０１〜１３２８…ＭＯＳＦＥＴ、
１１０１…外部アンテナ、１１０２…ＳＡＷフィルタ、１１０３…周波数ミキサ、１００…ＰＬＬ回路、１１０４…ＩＦ用フィルタ、１６０２…ベースバンド処理装置、１６０３…マイクロフォン、１６０４…スピーカ、１６０５…ディスプレイ、１８０２…ブルートゥースプロトコル処理装置、１８０３…外部端子、２００２…無線ＬＡＮプロトコル処理装置、２００３…外部端子、
１５０１〜１５０４…アキュムレータ、１５０５〜１５０７…加算回路、１５０８…位相算出回路、１５０９〜１５１１…積算回路、１５１２…ディジタル−アナログコンバータ、１５２０…遅延回路。
【図１】
2004040685.tif 000006
【図２】
2004040685.tif 000007
【図３】
2004040685.tif 000008
【図４】
2004040685.tif 000009
【図５】
2004040685.tif 000010
【図６】
2004040685.tif 000011
【図７】
2004040685.tif 000012
【図８】
2004040685.tif 000013
【図９】
2004040685.tif 000014
【図１０】
2004040685.tif 000015
【図１１】
2004040685.tif 000016
【図１２】
2004040685.tif 000017
【図１３】
2004040685.tif 000018
【図１４】
2004040685.tif 000019
【図１５】
2004040685.tif 000020
【図１６】
2004040685.tif 000021
【図１７】
2004040685.tif 000022
【図１８】
2004040685.tif 000023
【図１９】
2004040685.tif 000024