(57)【要約】【課題】成長装置内の残留元素であるＳｅ等のＶＩ族元素の付着による信頼性の低下や電気的特性の低下を防止した半導体装置の製造方法を提供する。【解決手段】エピタキシャル表面にメモリー効果でＳｅ等のＶＩ族元素が付着しても、デバイス特性に影響を与えないＳｉドープの表面層を形成するか、メモリー効果によって表面のＳｅ濃度が非常に高くなっていても、その部分をデバイス作成プロセスに入る前に予め除去する。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
基板上に一回以上のエピタキシャル成長を施して化合物半導体から成る多層構造を形成する際に、Ｓｅ等のＶＩ族元素をドープして少なくとも一部のエピタキシャル層をｎ型半導体層とする半導体装置の製造方法において、
多層構造の最表面部に、Ｓｉをドープしたｎ型の高濃度不純物層をエピタキシャル成長し、表面にＳｅ等のＶＩ族元素が付着してもデバイス特性に影響を与えない表面層とすることを特徴とする半導体装置の製造方法。
【請求項２】
基板上に一回以上のエピタキシャル成長を施して化合物半導体から成る多層構造を形成する際に、Ｓｅ等のＶＩ族元素をドープして少なくとも一部のエピタキシャル層をｎ型半導体層とする半導体装置の製造方法において、
多層構造の最表面部に所定の厚さ以上の犠牲層を成長し、
デバイス作成プロセス工程に入る前に、上記最表面部の犠牲層をエッチング除去することを特徴とする半導体装置の製造方法。
【請求項３】
基板上に一回以上のエピタキシャル成長を施して化合物半導体から成る多層構造を形成する際に、少なくとも一部のエピタキシャル層をＡｌを含むエピタキシャル層とし、これにＳｅ等のＶＩ族元素をドープしてｎ型半導体層とする半導体装置の製造方法において、
多層構造の最表面部に所定の厚さ以上の犠牲層を成長し、
デバイス作成プロセス工程に入る前に、上記最表面部の犠牲層をエッチング除去することを特徴とする半導体装置の製造方法。
【請求項４】
基板上に一回以上のエピタキシャル成長を施して化合物半導体から成る多層構造を形成する際に、少なくとも一部のエピタキシャル層をＡｓを含むエピタキシャル層とし、これにＳｅ等のＶＩ族元素をドープしてｎ型半導体層とする半導体装置の製造方法において、
多層構造の最表面部に所定の厚さ以上の犠牲層を成長し、
デバイス作成プロセス工程に入る前に、上記最表面部の犠牲層をエッチング除去することを特徴とする半導体装置の製造方法。
【請求項５】
基板上に一回以上のエピタキシャル成長を施して化合物半導体から成る多層構造を形成する際に、少なくとも一部のエピタキシャル層をＰを含むエピタキシャル層とし、これにＳｅ等のＶＩ族元素をドープしてｎ型半導体層とする半導体装置の製造方法において、
多層構造の最表面部に所定の厚さ以上の犠牲層を成長し、
デバイス作成プロセス工程に入る前に、上記最表面部の犠牲層をエッチング除去することを特徴とする半導体装置の製造方法。
【請求項６】
請求項２〜５のいずれかに記載の半導体装置の製造方法において、
上記最表面部の犠牲層の除去を、それと構成元素が同一のエピタキシャル層の全部をエッチング除去することで行うことを特徴とする半導体装置の製造方法。
【請求項７】
請求項２〜５のいずれかに記載の半導体装置の製造方法において、
上記最表面部の犠牲層の除去を、それと構成元素が同一のエピタキシャル層を、表面側から犠牲層を含むように一部をエッチング除去することで行うことを特徴とする半導体装置の製造方法。
【請求項８】
請求項２〜７のいずれかに記載の半導体装置の製造方法において、
エピタキシャル層最表面をエッチング除去する工程を、エピタキシャル層の成長終了後、基板温度をエピタキシャル成長工程内の最も高い成長温度より少なくとも１００℃以上低い温度において、エピタキシャル装置内もしくはそれに連結されたチャンバー内で行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高電子移動度電界効果トランジスタ（ＨＥＭＴ）やヘテロ接合バイポーラトランジスタ（ＨＢＴ）等の化合物半導体エピタキシャル結晶を用いた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＩＩＩ−Ｖ族を中心とした化合物半導体は、ＧａＡｓなどの単結晶基板にＡｌＧａＡｓに代表されるＧａＡｓとＡｌＡｓの混晶を成長したり、その材料の組み合わせ組成を変え、バンドギャップ差を発生させることで、その選択や組み合わせにより現れるヘテロ物性を用いたデバイスの利用が進んでいる。
【０００３】
特にエピタキシャル成長技術として、有機金属気相成長法（ＭＯＶＰＥ：ｍｅｔａｌ　ｏｒｇａｎｉｃ　ｖａｐｏｒ　ｐｈａｓｅ　ｅｐｉｔａｘｙ）はその制御性、生産性に優れ、主流の技術になってきた。
【０００４】
従来例として半絶縁性基板を用いたヘテロ接合型電界効果トランジスタのＩｎＡｌＡｓ／ＩｎＧａＡｓスードモフィック（Ｐｓｅｕｄｏｍｏｒｐｈｉｃ　）高電子移動度電界効果トランジスタ（ＰＨＥＭＴ）の構造を図７に示す。図において、６はＩｎＰ基板、５は結晶の質を高め、且つ電子を基板と分離するアンドープＩｎＡｌＡｓバッファ層、４は電子が蓄積されるアンドープＩｎＧａＡｓチャネル層、３は電子の散乱を防止するノンドープＩｎＡｌＡｓスペーサ層、２は電子を供給するｎ型ＩｎＡｌＡｓドープ層（キャリア供給層）、１はショットキー接合を形成するアンドープＩｎＡｌＡｓゲートコンタクト層、７は酸化を防止し、且つオーミック接合を形成するｎ型ＩｎＧａＡｓキャップ層であり、２１はソース電極、２２はゲート電極、２３はドレイン電極である。
【０００５】
このＩｎＰ系ＨＥＭＴは、ＭＯＶＰＥ法により、半絶縁性のＩｎＰ基板６の上に、ＩｎＡｌＡｓから成るバッファ層５と、ＩｎＧａＡｓから成るチャネル層４を設け、さらにこの上にＩｎＡｌＡｓ製のスペーサ層３と、Ｓｉドープ又はＳｅドープのＩｎＡｌＡｓから成るキャリア供給層２と、アンドープＩｎＡｌＡｓゲートコンタクト層１と、ｎ型ＩｎＧａＡｓキャップ層７とを順次形成して構成される。
【０００６】
【発明が解決しようとする課題】
トランジスタの性能を向上させるためには、より多くの多数キャリアをより高速に伝達できる材質および構造を用いることが重要である。言い換えればキャリア濃度と移動度とを同時に高めることが大切である。一般に、半導体のキャリア濃度を高めるためにはドーパントと呼ばれる不純物を半導体に添加（ドープ）する必要がある。
【０００７】
しかしながら、ＭＯＶＰＥ法では、不純物のドーピングに関して、技術課題は多い。例えば、電子デバイス用エピタキシャル結晶であるＩｎＡｌＡｓに対するＳｅドーピングに関してである。
【０００８】
この点に関し、特開２００２−１６００７号公報は、ｎ型ドーパントとしてＳｅを用いると、Ｓｉに比べＩｎＡｌＡｓ中にドーパントが取り込まれやすく、ドーピングが容易で、高キャリア濃度を得やすいことを開示している。すなわち、ｎ型ドーパントとして、ＳｅはＳｉに比べ、ｎ型の１×１０１８ｃｍ−３以上のキャリア濃度とする上で有利であり、特にＩｎＡｌＡｓ系ではプロセスに対する安定性が高く、高信頼性が得られることが期待される。
【０００９】
しかし、ｎ型ドーパントにＳｅを用いた場合には次のような問題点がある。すなわち、通常Ｓｅドーピングの原料ガスはＨ２Ｓｅを用いるが、ＳｅはＡｓやＰのＶ族原料と競争反応でエピタキシャル層に取りこまれることと、Ｓｅは蒸気圧が高く、高温成長では、著しくドーピング効率が低下してしまうことが挙げられる。
【００１０】
もっとも問題なのは、メモリー効果と呼んでいる成長装置内の反応管に付着したＳｅ、Ｓｅ２もしくはＳｅ水素化物が再度ガス化し、成長終了後も、反応系にじわじわと供給され、表面にどんどん付着していくことがわかっている。そのため、表面のＳｅ濃度が非常に高くなり、キャリアプロファイルを変えてしまっている事が生じていることもある。
【００１１】
そこで、本発明の目的は、上記課題を解決し、成長装置内の残留元素であるＳｅ等のＶＩ族元素の付着による信頼性の低下や電気的特性の低下を防止した半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、次のように構成したものである。
【００１３】
請求項１の発明は、基板上に一回以上のエピタキシャル成長を施して化合物半導体から成る多層構造を形成する際に、Ｓｅ等のＶＩ族元素をドープして少なくとも一部のエピタキシャル層をｎ型半導体層とする半導体装置の製造方法において、多層構造の最表面部に、Ｓｉをドープしたｎ型の高濃度不純物層をエピタキシャル成長し、表面にＳｅ等のＶＩ族元素が付着してもデバイス特性に影響を与えない表面層とすることを特徴とする。
【００１４】
請求項２の発明は、基板上に一回以上のエピタキシャル成長を施して化合物半導体から成る多層構造を形成する際に、Ｓｅ等のＶＩ族元素をドープして少なくとも一部のエピタキシャル層をｎ型半導体層とする半導体装置の製造方法において、多層構造の最表面部に所定の厚さ以上（例えば１ｎｍ以上）の犠牲層を成長し、デバイス作成プロセス工程に入る前に、上記最表面部の犠牲層をエッチング除去することを特徴とする。
【００１５】
請求項３の発明は、基板上に一回以上のエピタキシャル成長を施して化合物半導体から成る多層構造を形成する際に、少なくとも一部のエピタキシャル層をＡｌを含むエピタキシャル層とし、これにＳｅ等のＶＩ族元素をドープしてｎ型半導体層とする半導体装置の製造方法において、多層構造の最表面部に所定の厚さ以上の犠牲層を成長し、デバイス作成プロセス工程に入る前に、上記最表面部の犠牲層をエッチング除去することを特徴とする。
【００１６】
請求項４の発明は、基板上に一回以上のエピタキシャル成長を施して化合物半導体から成る多層構造を形成する際に、少なくとも一部のエピタキシャル層をＡｓを含むエピタキシャル層とし、これにＳｅ等のＶＩ族元素をドープしてｎ型半導体層とする半導体装置の製造方法において、多層構造の最表面部に所定の厚さ以上の犠牲層を成長し、デバイス作成プロセス工程に入る前に、上記最表面部の犠牲層をエッチング除去することを特徴とする。
【００１７】
請求項５の発明は、基板上に一回以上のエピタキシャル成長を施して化合物半導体から成る多層構造を形成する際に、少なくとも一部のエピタキシャル層をＰを含むエピタキシャル層とし、これにＳｅ等のＶＩ族元素をドープしてｎ型半導体層とする半導体装置の製造方法において、多層構造の最表面部に所定の厚さ以上の犠牲層を成長し、デバイス作成プロセス工程に入る前に、上記最表面部の犠牲層をエッチング除去することを特徴とする。
【００１８】
請求項６の発明は、請求項２〜５のいずれかに記載の半導体装置の製造方法において、上記最表面部の犠牲層の除去を、それと構成元素が同一のエピタキシャル層の全部をエッチング除去することで行うことを特徴とする。
【００１９】
請求項７の発明は、請求項２〜５のいずれかに記載の半導体装置の製造方法において、上記最表面部の犠牲層の除去を、それと構成元素が同一のエピタキシャル層を、表面側から犠牲層を含むように一部をエッチング除去することで行うことを特徴とする。
【００２０】
請求項８の発明は、請求項２〜７のいずれかに記載の半導体装置の製造方法において、エピタキシャル層最表面をエッチング除去する工程を、エピタキシャル層の成長終了後、基板温度をエピタキシャル成長工程内の最も高い成長温度より少なくとも１００℃以上低い温度において、エピタキシャル装置内もしくはそれに連結されたチャンバー内で行うことを特徴とする。
【００２１】
＜作用＞
本発明の第一の形態は、エピタキシャル層の表面にメモリー効果でＳｅ等のＶＩ族元素が付着しても、デバイス特性に影響を与えない表面層を形成するものである。すなわち、エピタキシャル成長後のＳｅ等のＶＩ族元素が付着した面がデバイスの動作特性に影響しない結晶構造とする。具体的には、多層構造の最表面部に、Ｓｉをドープしてｎ型の高濃度不純物層としたエピタキシャル層を成長し、これにより表面のＳｅのデバイス特性への影響をなくす。
【００２２】
本発明の第二の形態は、仮にＳｅ等のＶＩ族元素が付着しても、その最表面層をエッチング除去し、これにより表面のＳｅのデバイス特性への影響をなくすものである。すなわち、エピタキシャル層の一部、もしくは全体に、ｎ型半導体結晶層にＳｅをドープしたエピタキシャル結晶層を含む結晶において、エピタキシャル層の最表面層に所定の厚さ以上（例えば１ｎｍ以上）の犠牲層を成長し、プロセス投入前に、最表面部もしくはそれを含む構成元素が同一のエピタキシャル層の全部もしくは一部をエッチング除去する。
【００２３】
具体的には、エピタキシャル層の最表面部は、ｎ型の不純物としてＳｅ、Ｔｅ、Ｓのうち少なくとも一種類を１×１０１８ｃｍ−３以上の高濃度にドープされたｎ型のエピタキシャル層、例えばＳｅドープのＩｎＡｌＡｓであり、そのＳｅドープの影響が多層構造の最表面部に現れるのをなくすため、この上に例えばＩｎＡｌＡｓの犠牲層を所定の厚さ（例えば１ｎｍ）で成長し、デバイス作成プロセス工程に入る前に、上記最表面部の犠牲層をエッチング除去するものである。
【００２４】
これによれば、メモリー効果によって、成長装置内の反応管に付着したＳｅが再度ガス化して表面に付着し、表面のＳｅ濃度が非常に高くなり、キャリアプロファイルを変えてしまっている状態であっても、このメモリー効果の影響を排斥することができ、信頼性が高く、且つ電気的特性に優れた半導体装置を製造することができる。
【００２５】
なお、本発明の製造方法は、ｎ型半導体層とするドーピング物質にＳｅを単独に用いた場合の他、Ｓｅと他の族元素が混合されたものを用いた場合にも適用することができる。
【００２６】
【発明の実施の形態】
以下、本発明を図示の実施形態に基づいて説明する。
【００２７】
＜実施例１＞
図２は、本発明の第一の実施形態に係るＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴのエピタキシャルウェハの構造を示したものである。ＩｎＰ基板６上に膜厚２００ｎｍのＩｎＡｌＡｓバッファ層５を設け、その上にスードモフィック状態で膜厚２０ｎｍのアンドープＩｎＧａＡｓチャネル層（動作層）４を設け、さらにその上に膜厚２ｎｍのアンドープＩｎＡｌＡｓスペーサ層３を介して、膜厚１０ｎｍのＳｅドープｎ型ＩｎＡｌＡｓキャリア供給層（ドープ層）２を設けている。１はショットキー接合を形成する膜厚１０ｎｍのアンドープＩｎＡｌＡｓゲートコンタクト層、１０は酸化を防止し、且つオーミック接合を形成する膜厚５０ｎｍのＳｉドープｎ型ＩｎＧａＡｓキャップ層である。
【００２８】
図２に示す化合物半導体エピタキシャル結晶構造のＨＥＭＴを次のようにして製造した。
【００２９】
ＭＯＶＰＥ装置により、Ｈ２をキャリアガスとしてＡｓＨ３を流しながら、Ｆｅドープ半絶縁性ＩｎＰ基板６を６００℃に加熱し、ＩＩＩ族原料ガスであるＴＭＩ（トリメチルインジウム）、ＴＭＡ（トリメチルアルミニウム）を流し始めることで、エピタキシャル成長を開始し始めた。アンドープＩｎＡｌＡｓバッファ層５を２００ｎｍ、ＩｎＧａＡｓチャネル層４を２０ｎｍ、アンドープＩｎＡｌＡｓスペーサ層３を２ｎｍ、ＳｅドープＩｎＡｌＡｓキャリア供給層２を１０ｎｍ、アンドープＩｎＡｌＡｓゲートコンタクト層１を１０ｎｍ、順次成長し、最後にＳｉドープＩｎＧａＡｓキャップ層１０を５０ｎｍ成長し、ＩＩＩ族の供給を止め、加熱を停止して徐冷し、ガスを止め、取り出した。
【００３０】
このエピタキシャル結晶のＳｅ濃度を二次イオン分析（ＳＩＭＳ）すると、図３の様に、表面（多層構造の最表面部）のＳｅ濃度が異常に高い（１×１０１８ｃｍ−３以上）状態となっていることが判る。しかし、このＩｎＧａＡｓキャップ層１０は、メモリー効果のないＳｉによる高キャリア濃度層のため、あえて表面のＳｅの影響はデバイス特性に影響はしない。
【００３１】
そこで、このエピタキシャル結晶を用いたデバイスプロセス工程では、最上層のＳｉドープＩｎＧａＡｓキャップ層１０をリセスエッチングし、図６の様に、ドーピング濃度の低いＩｎＡｌＡｓゲートコンタクト層１上にゲート電極２２を形成する。２１はソース電極、２３はドレイン電極である。　なお、閾値電圧を調整するために、アンドープＩｎＡｌＡｓバッファ層５のゲート電極２２の下付近は、少しコントロールエッチングをして薄くする場合がある。
【００３２】
上記のように、エピタキシャル表面にメモリー効果でＳｅが付着しても、デバイス特性に影響を与えない表面層を形成することで、信頼性及び電気的特性の良好な半導体装置を製造することができる。
【００３３】
＜実施例２＞
図４に実施例２のユニポーラ系の半導体結晶の断面概略図を示す。基本的構造は図２と同じであり、ＩｎＰ基板６上に膜厚２００ｎｍのＩｎＡｌＡｓバッファ層５を設け、その上にスードモフィック状態で膜厚２０ｎｍのＩｎＧａＡｓチャネル層（動作層）４を設け、さらにその上に膜厚２ｎｍのアンドープＩｎＡｌＡｓスペーサ層３を介して、膜厚１０ｎｍのＳｅドープｎ型ＩｎＡｌＡｓキャリア供給層（ドープ層）２を設けている。１はショットキー接合を形成する膜厚１０ｎｍのアンドープＩｎＡｌＡｓゲートコンタクト層、１１は酸化を防止し、且つオーミック接合を形成する膜厚５ｎｍのＳｉドープｎ型ＩｎＧａＡｓキャップ層である。１１ａはこの多層構造の最表面部（キャップ層１１）に１ｎｍ以上の厚さで形成された犠牲層であって、キャップ層１１と同一の構成元素から成るエピタキシャル層である。
【００３４】
図１にこのＨＥＭＴの製造方法を示す。
【００３５】
ＭＯＶＰＥ装置により、Ｈ２をキャリアガスとしてＡｓＨ３を流しながら、Ｆｅドープ半絶縁性ＩｎＰ基板６を６００℃に加熱し、ＩＩＩ族原料ガスであるＴＭＩ、ＴＭＡを流し始めることで、エピタキシャル成長を開始し始めた。アンドープＩｎＡｌＡｓバッファ層５を２００ｎｍ、ＩｎＧａＡｓチャネル層４を２０ｎｍ、アンドープＩｎＡｌＡｓスペーサ層３を２ｎｍ、ＳｅドープＩｎＡｌＡｓキャリア供給層２を１０ｎｍ、アンドープＩｎＡｌＡｓゲートコンタクト層１を１０ｎｍとして順次成長し、最後にアンドープＩｎＧａＡｓキャップ層１１を５ｎｍ及び犠牲層１１ａを１ｎｍ成長し、ＩＩＩ族の供給を止め、加熱を停止して徐冷し、ガスを止め、取り出した（図１（ａ））。
【００３６】
この状態のエピタキシャルウェハの構造を図４に示す。このエピタキシャル結晶のＳｅ濃度をＳＩＭＳ分析すると、図５の様に表面のＳｅ濃度が異常に高い状態となっていることが判る。
【００３７】
そこで、ＩｎＧａＡｓはクエン酸系やアジピン酸系のエッチング液によってＩｎＡｌＡｓと選択エッチング除去が出来るため、表面の高濃度Ｓｅ層を一部除去することにより、犠牲層１１ａを除去し（図１（ｂ））、その後、ＨＥＭＴのデバイス作成プロセス工程を行った（図１（ｃ））。これにより得られたＨＥＭＴの構造を図６に示す。
【００３８】
実際に犠牲層１１ａを除去する方法としては、エピタキシャル装置の処理室内に所定のクリーニングガスを導入してプラズマや熱のエネルギーの作用により、クリーニングガスと付着膜とを反応させ、付着膜を気体状の生成物にして排気除去する方法（　ｉｎ　ｓｉｔｕ（その場）クリーニング法を用いる。この方法は、処理室を大気に曝さずに処理できるため、安定した膜特性を継続して得ることができるとともに、部材交換、処理室を大気圧から所定の圧力まで排気する必要もないため、クリーニング工程に要する時間が短く、生産性において有利である。
【００３９】
このエッチング除去工程は、具体的には、エピタキシャル成長の終了後、基板温度を工程内の最も高いエピタキシャル成長温度より、少なくとも１００℃以上低い温度において、エピタキシャル装置内もしくは、それに連結されたチャンバー内で、エッチングガス、プラズマ等のエッチング工程でエッチング処理する。
【００４０】
上記エッチング処理の済んだ、表面にｎ＋層が無いエピタキシャル結晶を用いてデバイスを作成するには、ソース電極２１及びドレイン電極２３の接触抵抗を下げるため、電極下にイオン打ち込みを行うか、電極金属に合金化しやすい複合金属膜を用い、アロイ工程を工夫する必要がある。この構造はリセスエッチングを行わないため、素子特性の均一性が向上し、集積度を上げたデバイスプロセスには向いている。
【００４１】
上記した図１の製造方法によれば、メモリー効果によって表面のＳｅ濃度が非常に高くなっていても、その部分をデバイス作成プロセスに入る前に予め除去するため、信頼性が高く、且つ電気的特性に優れた半導体装置を製造することができる。
【００４２】
以上の実施例では紹介しなかったが、本発明は、製作するデバイスが、ＨＥＭＴの他、バイポーラトランジスタを目的とするエピタキシャル結晶、高周波ダイオード用エピタキシャル結晶、発光ダイオード用エピタキシャル結晶、レーザダイオード用エピタキシャル結晶など、いずれのＭＯＶＰＥ成長方法で製作した結晶材料でのＳｅドープ層でも適用することができる。
【００４３】
またＳｅを、ＳｉやＳｎなど他のドーパントと複合して使う場合にも同様に本発明を適用することができる。換言すれば、ｎ型半導体層とするドーピング物質に、Ｓｅと他の族元素が混合されたものを用いることができる。
【００４４】
さらにまたＴｅドープ、ＳドープでもこれらＶＩ族元素は蒸気圧が高いため、いずれでも同様の表面析出が起こる。従って、本発明による半導体装置の製造方法は、ドーピング物質がＳｅ以外のＶＩ族が単独、もしくは混合したものであっても適用することができる。ＶＩ族原料として水素化物が一般に用いられるが、有機金属を用いる場合も同様に問題が発生し、本発明が適用できる。
【００４５】
上記実施形態では、問題が比較的おおきなＭＯＶＰＥ法での事例に付いて触れたが、ＭＢＥ法でＶＩ族ドーパントを用いる場合も同じ問題が発生し、本発明が適用できる。
【００４６】
【発明の効果】
以上説明したように本発明によれば、次のような優れた効果が得られる。
【００４７】
請求項１に記載の発明によれば、エピタキシャル表面にＳｅ等のＶＩ族元素のドーピング物質がメモリー効果で付着しても、デバイス特性に影響を与えない表面層を形成するので、信頼性及び電気的特性の良好な半導体装置を製造することができる。
【００４８】
また請求項２〜８に記載の発明によれば、メモリー効果によって表面のＳｅ等のＶＩ族元素の濃度が非常に高くなっていても、その部分をデバイス作成プロセスに入る前に予め除去するため、信頼性が高く、且つ電気的特性に優れた半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の第二の実施例に係るＨＥＭＴの製造方法を示す図である。
【図２】本発明の第一の実施例の製造方法に係るＨＥＭＴの層構造を示す図である。
【図３】図２のＨＥＭＴの厚さ方向のＳｅ濃度プロファイルを示す図である。
【図４】本発明の第二の実施例の製造方法に係るＨＥＭＴの層構造を示す図である。
【図５】図４のＨＥＭＴの厚さ方向のＳｅ濃度プロファイルを示す図である。
【図６】本発明の実施例に係るＨＥＭＴデバイスの断面構造を示す図である。
【図７】従来のＨＥＭＴデバイスの断面構造を示す図である。
【符号の説明】
１　アンドープＩｎＡｌＡｓゲートコンタクト層
２　ＳｅドープＩｎＡｌＡｓキャリア供給層
３　アンドープＩｎＡｌＡｓスペーサ層
４　ＩｎＧａＡｓチャネル層（動作層）
５　アンドープＩｎＡｌＡｓバッファ層
６　半絶縁性ＩｎＰ基板
１０　ＳｉドープＩｎＧａＡｓキャップ層
１１　アンドープＩｎＧａＡｓキャップ層
１１ａ　犠牲層
２１　ソース電極
２２　ゲート電極
２３　ドレイン電極
【図１】
2004063709.tif 000003
【図２】
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【図３】
2004063709.tif 000005
【図４】
2004063709.tif 000006
【図５】
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【図６】
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【図７】
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