(57)【要約】【課題】実装時に半導体チップのトランジスタや多層配線などにダメージを与えず、かつフラックスを使用することなく製造される半導体装置を提供する。【解決手段】エリアアレイ型で配列された貴金属バンプ２２を備えた第１半導体チップ１と、エリアアレイ型で配列されたはんだバンプ２３を備えた第２半導体チップ２とを備え、貴金属バンプ２２とはんだバンプ２３とが接合されて第１半導体チップ１と第２半導体チップ２とが電気的に接続されている構造を含む。【選択図】　図７
2004047537.tif 000002
【特許請求の範囲】
【請求項１】
エリアアレイ型で配列された貴金属バンプを備えた第１半導体チップと、
エリアアレイ型で配列されたはんだバンプを備えた第２半導体チップとを有し、
前記貴金属バンプと前記はんだバンプとが接合されて前記第１半導体チップと前記第２半導体チップとが電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記貴金属バンプは、該貴金属バンプの少なくとも先端部が前記はんだバンプの中に突き刺さった状態で前記はんだバンプと接合していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記貴金属バンプは、めっきにより形成された金（Ａｕ）からなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記貴金属バンプの径は、前記はんだバンプの径より小さく、かつ前記貴金属バンプの高さは、前記はんだバンプの高さより高いことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１半導体チップと前記第２半導体チップとは、前記第１半導体チップの周縁部の外部接続パッドが露出する状態で接合されており、前記第１半導体チップの貴金属バンプが形成された面と反対面が配線基板の上に固着され、前記外部接続パッドと前記配線基板の接続パッドとが電気的に接続されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１半導体チップと前記第２半導体チップとは、前記第２半導体チップの周縁部の外部接続パッドが露出する状態で接合されており、前記第２半導体チップのはんだバンプが形成された面と反対面が配線基板の上に固着され、前記外部接続パッドと前記配線基板の接続パッドとが電気的に接続されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項７】
前記第１半導体チップと前記第２半導体チップとの間にはフィラーを含む樹脂が充填されており、前記フィラーの含有率が５０ｗｔ％程度以下であることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
エリアアレイ型で配列され、かつめっきにより形成された貴金属バンプを備えた第１半導体チップと、エリアアレイ型で配列されたはんだバンプを備えた第２半導体チップとを用意する工程と、
前記貴金属バンプとはんだバンプを対向させて前記第１半導体チップと前記第２半導体チップとを配置し、前記はんだバンプが溶融する温度で加熱処理を行うことにより、前記貴金属バンプと前記はんだバンプとを接合する工程とを有することを特徴とする半導体装置の製造方法。
【請求項９】
前記第１半導体チップと前記第２半導体チップとを用意する工程の後であって、前記貴金属バンプと前記はんだバンプとを接合する工程の前に、
前記第１半導体チップの前記貴金属バンプを備えた面と反対面を配線基板の上に固着する工程をさらに有し、かつ
前記貴金属バンプと前記はんだバンプとを接合する工程の後に、
前記第１半導体チップの周縁部の外部接続パッドと前記配線基板の接続パッドとを電気的に接続する工程をさらに有することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１半導体チップと前記第２半導体チップとを用意する工程の後であって、前記貴金属バンプと前記はんだバンプとを接合する工程の前に、
前記第２半導体チップの前記はんだバンプを備えた面と反対面を配線基板の上に固着する工程をさらに有し、かつ
前記貴金属バンプと前記はんだバンプとを接合する工程の後に、
前記第２半導体チップの周縁部の外部接続パッドと前記配線基板の接続パッドとを電気的に接続する工程をさらに有することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記貴金属バンプの径は、前記はんだバンプの径より小さく、かつ前記貴金属バンプの高さは、前記はんだバンプの高さより高いことを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記貴金属バンプと前記はんだバンプとを接合する工程の後に、前記第１半導体チップと前記第２半導体チップとの間に、フィラーの含有率が５０ｗｔ％程度以下の樹脂を注入する工程をさらに有することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１３】
前記半導体チップを前記配線基板の上に固着する工程の後であって、前記貴金属バンプと前記はんだバンプとを接合する工程の前に、
前記第１又は第２半導体チップのバンプ形成面に、フィラーの含有率が５０ｗｔ％程度以下の樹脂層を形成する工程をさらに有し、
前記貴金属バンプと前記はんだバンプとを接合する工程において、前記貴金属バンプと前記はんだバンプとは、前記樹脂層を突き破って接合されることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、より詳しくは、複数の半導体チップが直接接合された構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、マルチメディア機器を実現するためのキーテクノロジーであるＬＳＩ技術はデータ伝送の高速化、大容量化に向かって着実に開発が進んでいる。これに伴って、ＬＳＩと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。
【０００３】
高密度実装に対応するパッケージとして、複数の半導体チップをフェイスツーフェイスで重ね合わせて接合したチップ積層タイプ（スタックタイプ）の３次元実装ＣＳＰ（チップサイズパッケージ）がある。
【０００４】
従来、複数の半導体チップを直接接合する方法としては、金（Ａｕ）バンプとＡｕバンプとを超音波で接合する方法、又ははんだパンプと電極パッドとをはんだペーストなどを介して接合する方法などがある。
【０００５】
ＡｕバンプとＡｕバンプとを超音波で接合する方法は、まず、金バンプを備えた２つの半導体チップを用意し、２つの半導体チップの金バンプ同士がアライメントされた状態で積層して配置する。その後、超音波ツールで上側の半導体チップを加圧しながらチップ面に平行な方向に超音波振動を加えることによりＡｕとＡｕとを金属接合させる。
【０００６】
また、はんだバンプを用いる方法は、まず、はんだバンプを備えた第１の半導体チップとアルミニウムなどからなる電極パッドを備えた第２の半導体チップとを用意する。このはんだバンプは、めっきにより形成された後に加熱処理（ウェットバック）されることにより球状になって所定の高さに調整されている。
【０００７】
その後、第２の半導体チップ上にフラックスを塗布して電極パッドの表面の酸化膜を除去した状態で電極パッド上にはんだペーストを塗布する。次いで、２つの半導体チップをはんだバンプと電極パッドとがアライメントされた状態で配置し、リフロー加熱してはんだ接合した後、フラックスを洗浄する。
【０００８】
また、特開平１１−１２１５２１号公報及び特開平１１−１２１５２２号公報には、第１の半導体チップの周縁部（トランジスタや多層配線が形成されていない領域）に形成された電極パッド上にワイヤボンディング法によりスタッドバンプを形成し、このスタッドバンプを介して第１の半導体チップと第２の半導体チップとを電気的に接合する方法が記載されている。
【０００９】
【発明が解決しようとする課題】
しかしながら、ＡｕバンプとＡｕバンプとを超音波で接合する方法では、上側の半導体チップを加圧する際に、大きな荷重（例えば３０ｇｆ／バンプ）をかける必要がある。このため、チップ全面にＡｕバンプを備えたエリアアレイ型の半導体チップでは、半導体チップの中央主要部（トランジスタや多層配線が形成されている領域）に大きな荷重がかかることになり、半導体チップにダメージを与え、ひいては半導体回路が破壊されて機能しなくなる恐れがある。
【００１０】
また、はんだバンプを用いる方法では、接合する際に大きな荷重をかける必要はないが、上記したようにはんだ付け面となる電極パッドの表面処理材としてフラックスを使用する必要がある。このため、フラックスによって半導体チップの露出面が汚れたり、フューズ（冗長）用のＡｌ配線が露出している場合にはＡｌ配線がフラックスによりエッチングされて消失したりする恐れがある。
【００１１】
また、フラックスの残渣は半導体装置の実装構造の信頼性を低下させる要因になるため、半導体チップ同士を接合した後にフラックスを除去する必要がある。しかし、特に２つの半導体チップ間のギャップが狭くなると、フラックスが除去しきれずに残ってしまい、半導体装置の実装構造の信頼性が低下してしまう。特に高密度な実装構造では、僅かなフラックスの残渣でも信頼性上の問題となる。
【００１２】
また、上記した特開平１１−１２１５２１号公報及び特開平１１−１２１５２２号公報では、バンプがエリアアレイ型に配列される半導体チップ同士の接合に関してはなんら考慮されていない。すなわち、バンプがエリアアレイ型に配列される半導体チップにスタッドバンプを形成する場合、熱併用超音波振動により圧着接合するワイヤボンディング法を使用するため半導体チップの中央主要部に荷重がかかってしまい、これによりトランジスタや多層配線がダメージを受けてチップ歩留りが低下する恐れがある。
【００１３】
本発明は以上の問題点を鑑みて創作されたものであり、実装時に半導体チップのトランジスタや多層配線などにダメージを与えず、かつフラックスを使用することなく製造される半導体装置及びその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、本発明は半導体装置に係り、エリアアレイ型で配列された貴金属バンプを備えた第１半導体チップと、エリアアレイ型で配列されたはんだバンプを備えた第２半導体チップとを有し、前記貴金属バンプと前記はんだバンプとが接合されて前記第１半導体チップと前記第２半導体チップとが電気的に接続されていることを特徴とする。
【００１５】
本発明の半導体装置では、エリアアレイ型で配列された非酸化性の貴金属バンプを備えた第１半導体チップ１とエリアアレイ型で配列されたはんだバンプを備えた第２半導体チップとが、好適には溶融したはんだバンプ中に貴金属バンプが突き刺さった状態で接合されている。
【００１６】
このような接合構造とすることにより、本発明の半導体装置を製造する際、従来技術と違って、はんだ付け面が非酸化性のＡｕなどの貴金属バンプとなることから酸化膜を除去するためにフラックスを使用する必要がないため、上記したフラックス残渣に起因する問題が解消されて２つの半導体チップの接合の信頼性を向上させることができる。
【００１７】
また、溶融したはんだバンプに貴金属バンプが突き刺さる程度の僅かな荷重を半導体チップにかけることで貴金属バンプとはんだバンプとが接合される。このため、エリアアレイ型に配列されたバンプ構造を備えた２つの半導体チップが接合されるとき、半導体チップの中央主要部のトランジスタや多層配線が荷重によってダメージを受けたり、半導体回路が破壊したりする恐れがなくなる。
【００１８】
また、上記課題を解決するため、本発明は半導体装置の製造方法に係り、エリアアレイ型で配列され、かつめっきにより形成された貴金属バンプを備えた第１半導体チップと、エリアアレイ型で配列されたはんだバンプを備えた第２半導体チップとを用意する工程と、前記貴金属バンプとはんだバンプを対向させて前記第１半導体チップと前記第２半導体チップとを配置し、前記はんだバンプが溶融する温度で加熱処理を行って前記貴金属バンプと前記はんだバンプとを接合する工程とを有することを特徴とする。
【００１９】
本発明の半導体装置の製造方法では、前述したように、貴金属バンプとはんだバンプとを接合する際に、溶融したはんだバンプに貴金属バンプが突き刺さるようにして接合するようにしたことから半導体チップに大きな荷重をかけながら接合する必要がないので、半導体チップのトランジスタや多層配線にダメージを与える恐れがなくなる。
【００２０】
また、前述したように、はんだ付け面が非酸化性のＡｕなどの貴金属バンプとなるためフラックスを塗布する工程やフラックスを洗浄する工程を特別に必要としない。
【００２１】
これに加えて、本発明の半導体装置の製造方法では、エリアアレイ型で配列された貴金属バンプ（例えばＡｕバンプ）をワイヤボンディング法ではなくめっきにより形成するようにしたため、半導体チップのトランジスタや多層配線にダメージを与えることなく貴金属バンプを形成することができる。
【００２２】
また、はんだバンプと貴金属バンプを接合するとき、溶融したはんだバンプ内に貴金属バンプが突き刺さるようにして接合されるため、第１及び第２半導体チップ間のギャップは第１半導体チップの貴金属バンプの高さで概ね決定される。すなわち、第２半導体チップのはんだバンプには半導体チップ間のギャップを確保するための機能をもたせる必要がないので、はんだバンプを球状にしてその高さを高くするための加熱処理（ウェットバック）工程を必要としないと共に、はんだバンプの高さを従来技術より低くすることができる。
【００２３】
従って、はんだバンプが横方向に膨らんでその占有面積が必要以上に大きくならないので、はんだバンプを半導体チップの電極パッドのピッチに概ね対応させて形成することができるようになる。その結果、例えば１００μｍ程度以下のピッチの電極パッドを備えた半導体チップ同士の接合に適応できるようになる。
【００２４】
このように、本発明の半導体装置の製造方法では、フラックスの塗布、洗浄工程及びはんだバンプを球状にしてその高さを高くするための加熱処理（ウェットバック）工程を省略することができるので、製造工程が簡易となり、製造コストを低減することができる。
【００２５】
また、はんだバンプの高さを従来技術より低くすることができるため、はんだバンプをめっきで形成する場合、めっき工程のスループットを向上させることができるという利点もある。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２７】
（第１の実施の形態）
図１及び図２は本発明の第１実施形態の半導体装置に係るＡｕバンプを備えた第１半導体チップを製造する方法を示す断面図、図３は図２（ｂ）を平面方向からみた概略平面図、図４及び図５は本発明の第１実施形態の半導装置に係るはんだバンプを備えた第２半導体チップを製造する方法を示す断面図である。
【００２８】
最初に、本実施形態に係るＡｕバンプを備えた第１半導体チップを製造する方法について説明する。第１実施形態に係る第１半導体チップは配線基板上に固着される親チップとなるものである。
【００２９】
図１（ａ）では、半導体基板（半導体ウェハ）１０に所定の半導体素子及び多層配線（不図示）が形成されており、多層配線構造に係る層間絶縁膜１２と、その表面に露出するアルミニウム（Ａｌ）又は銅（Ｃｕ）などからなる複数の電極パッド１４と、電極パッド１４が露出する開口部１６ａを有するパシベーション膜１６とが示されている。
【００３０】
この電極パッド１４は、エリアアレイ型のものであって半導体基板１０上方のチップ領域の主要部に複数配列されていて、エリアアレイの中央領域に形成された内側電極パット１４ａと、該中央領域の外周に形成された外側電極パッド（外部接続パッド）１４ｂとにより構成されている。そして、後に、内側電極パット１４ａはバリア導電膜及びバンプを介して他の半導体チップのバンプに接続され、また外側電極パッド１４ｂはバリア導電膜及びワイヤを介して配線基板の接続パッドに電気的に接続される。なお、電極パッド１４として、その径が４０〜５０μｍ□、そのピッチが１００μｍ程度のものを例示して説明する。
【００３１】
Ａｕバンプを備えた第１半導体チップを製造する方法は、まず、図１（ａ）に示すように、パシベーション膜１６の開口部１６ａに電極パッド１４が露出した構造を有する半導体基板１０を用意する。
【００３２】
その後、図１（ｂ）に示すように、例えば、膜厚が１μｍのクロム（Ｃｒ）膜１８ａ及び膜厚が１μｍの銅（Ｃｕ）１８ｂ膜をパシベーション膜１６及び電極パッド１４上にスパッタ法などにより成膜してバリア導電膜１８とする。なお、バリア導電膜１８は上記した積層膜に限定されるものではなく、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）及びパラジウム（Ｐｄ）などから選択される金属膜又はそれらの積層膜を使用してもよい。
【００３３】
次いで、図１（ｃ）に示すように、バリア導電膜１８上に膜厚が１０〜２００μｍ程度の第１ドライフィルムフォトレジスト２０をラミネートし、これを露光・現像することにより、内側電極パッド１４ａ上の第１ドライフィルムフォトレジスト２０に開口部２０ａを形成する。
【００３４】
なお、本実施形態では，外側電極パッド１４ｂにバンプが接続されない形態を例示するので外側電極パッド１４ｂ上の第１ドライフィルムフォトレジスト２０には開口部２０ａを形成しない。外側電極パッド１４ｂ上にもバンプを形成する場合は外側電極パッド１４ｂ上にも開口部２０ａを形成すればよい。
【００３５】
次いで、同図に示すように、バリア導電膜１８をめっき給電層として利用した電解めっきにより第１ドライフィルムフォトレジスト２０の開口部２０ａ内にＡｕ膜を成膜してＡｕバンプ２２を形成する。Ａｕバンプ２２の高さは、１０〜２００μｍ程度、好適には１０〜５０μｍ程度、最適値としては２０μｍ程度で形成される。また、Ａｕバンプ２２の径は、例えば、電極パッド１４の径と同等以下で形成されるようにすればよいがこれに限定されない。
【００３６】
なお、Ａｕバンプ２２の代わりに、銀（Ａｇ）、白金（Ｐｔ）などの貴金属を使用してもよい。ＡｇやＰｔなどを用いる場合、第１ドライフィルムフォトレジスト２０上及びその開口部２０ａ内にスパッタ法などによりＡｇ膜やＰｔ膜を成膜した後、第１ドライフィルムフォトレジスト２０上のＡｇ膜やＰｔ膜をリフトオフ法により除去することによりバンプを形成してもよい。つまり、第１半導体チップ１のバンプとしては、空気中で酸化することなく、他の物質の化学作用を殆ど受けない金属材料を使用すればよい。
【００３７】
続いて、図２（ａ）に示すように、第１ドライフィルムフォトレジスト２０を除去した後、第２ドライフィルムレジストをラミネートし、これを露光・現像することによりＡｕバンプ２２を被覆する部分と外側電極パッド１４ｂの上方部にレジストマスク２０ｂを形成する。
【００３８】
次いで、このレジストマスク２０ｂをマスクに利用してウェットエッチングによりバリア導電膜１８をエッチングしてバリア導電膜パターン１８ｘとした後、レジストマスク２０ｂを除去する。
【００３９】
これにより、図２（ｂ）に示すように、内側電極パッド１４ａにバリア導電膜パターン１８ｘを介して電気的に接続されたＡｕバンプ２２が得られる。このとき同時に，外側電極パッド１４ｂ上にもバリア導電膜が残されてボンディングパッド１８ｙとなる。前述したように、外側電極パッド１４ｂ上にもバリア導電膜を介してＡｕバンプが形成されるようにしてもよい。
【００４０】
なお、バリア導電膜１８をエッチングする工程において、第１ドライフィルムフォトレジスト２０を除去した後に、第２ドライフィルムフォトレジストを形成せずにＡｕバンプ２２をマスクにして露出するバリア導電膜１８をエッチングするようにしてもよい。バリア導電膜１８はＡｕバンプ２２に比べてその膜厚が極めて薄いため、バリア導電膜１８をエッチングする際のＡｕバンプ２２への影響は殆どない。この場合、外側電極パッド１４ｂ上のバリア導電膜１８もエッチングされるため、外側電極パッド１４ｂが露出してボンディングパッドとなる。
【００４１】
その後、半導体基板１０をダイシングすることにより、Ａｕバンプ２２を備えた個別の第１半導体チップ１が製造される。
【００４２】
本実施形態に係る第１半導体チップ１を平面的にみると、図３に示すように、第１半導体チップ１の中央主要部にはＡｕバンプ２２がエリアアレイ型に複数配列されて形成されており、このＡｕバンプ２２は後で説明するように第２半導体チップのはんだバンプに電気的に接続される。
【００４３】
また、第１半導体チップ１の周縁部には、ボンディングパッド１８ｙが露出した状態で形成されており、このボンディングパッド１８ｙは後で説明するように配線基板の接続パッドにワイヤを介して接続される。
【００４４】
次に、本実施形態に係るはんだバンプを備えた第２半導体チップを製造する方法について説明する。第１実施形態に係る第２半導体チップは、前述した第１半導体チップ１にフェイスツーフェイスで重ね合って接合される子チップとなるものである。
【００４５】
はんだバンプを備えた第２半導体チップを製造する方法は、まず、図４（ａ）に示すように、多層配線構造に係る層間絶縁膜１２と、層間絶縁膜１２の表面に露出する電極パッド１４ｘと、電極パッド１４ｘ上に開口部１６ａを有するパシベーション膜１６とを有する半導体基板１０を用意する。この電極パッド１４ｘはエリアアレイ型のものであって、半導体基板１０上方のチップ領域の主要部に複数配列されていて、その径やピッチは第１半導体チップ１の内側電極パッド１４ａに対応するようになっている。
【００４６】
その後、図４（ｂ）に示すように、第１半導体チップ１の製造方法と同様な方法により、電極パッド１４ｘ及びパシベーション膜１６上にバリア導電膜１８を形成する。
【００４７】
次いで、図４（ｃ）に示すように、電極パッド１４ｘに対応する部分に開口部２０ａを有する第１ドライフィルムフォトレジスト２０をバリア導電膜１８上に形成する。第１ドライフィルムフォトレジスト２０はその膜厚が例えば１０〜５０μｍ程度で形成される。続いて、同図に示すように、バリア導電膜１８をめっき給電層として利用した電解めっきにより第１ドライフィルムフォトレジスト２０の開口部２０ａ内にはんだ膜を成膜してはんだバンプ２３を形成する。
【００４８】
はんだバンプ２３としては鉛入りはんだ又は鉛フリーはんだを使用することができる。すなわち、鉛（Ｐｂ）−錫（Ｓｎ）、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）、錫（Ｓｎ）−銀（Ａｇ）、錫（Ｓｎ）−銀（Ａｇ）−ビスマス（Ｂｉ）、錫（Ｓｎ）−金（Ａｕ）、錫（Ｓｎ）−銅（Ｃｕ）、錫（Ｓｎ）−亜鉛（Ｚｎ）及び錫（Ｓｎ）−インジウム（Ｉｎ）などの群から選択される。
【００４９】
その後、図５（ａ）に示すように、第１半導体チップ１の製造方法と同様な方法により、はんだバンプ２３を被覆するレジストマスク２０ｂを形成する。続いて、レジストマスク２０ｂをマスクにしてバリア導電膜１８をウェットエッチングすることによりバリア導電膜パターン１８ｘとした後、レジストマスク２０ｂを除去する。これにより、図５（ｂ）に示すように、電極パッド１４ｘにバリア導電膜パターン１８ｘを介して電気的に接続されたはんだバンプ２３が得られる。
【００５０】
なお、はんだバンプ２３を電解めっきで形成する代わりに、同様なサイズのはんだボールを搭載してもよい。この場合、バリア導電膜１８をパターニンしてバリア導電膜パターン１８ｘを形成し、この上にはんだボールを搭載すればよい。
【００５１】
第２半導体チップ２のはんだバンプ２３の高さは、１０〜５０μｍ程度、好適には１０〜２０μｍ程度で形成される。また、はんだバンプ２３の径は、第１半導体チップ１のＡｕバンプ２２の径より大きくすることが好ましい。例えば、第１半導体チップ１のＡｕバンプ２２の径が４０〜５０μｍ程度の場合、第２半導体チップ２のはんだバンプ２３の径は６０〜７０μｍ程度とすることが好ましい。
【００５２】
第２半導体チップ２のはんだバンプ２３は、後で説明するように、前述した第１半導体チップ１のＡｕバンプ２２が溶融されたはんだバンプ２３内に突き刺さって接合されるため、２つ半導体チップの間のギャップを確保するための機能をもたせる必要がない。
【００５３】
つまり、はんだバンプ２３を球状にしてその高さを高くする加熱処理（ウェットバック）工程を特別に行う必要がないと共に、はんだバンプ２３の高さを従来技術より低くすることができるため、製造が容易になって製造コストを低減させることができる。
【００５４】
その後、半導体基板１０をダイシングすることにより、はんだバンプ２３を備えた個別の第２半導体チップ２が得られる。第２半導体チップ２のチップサイズは、第１半導体チップ１上に第２半導体チップ２を積層する際に第１半導体チップ１のボンディングパッド１８ｙが露出する程度の大きさでものであり、第２半導体チップ２は第１半導体チップ１より一回り小さいチップサイズで製造される。
【００５５】
次に、第１及び第２半導体チップ１，２を配線基板上に実装する方法を説明する。図６は本発明の実施形態の半導体装置の製造方法を示す断面図、図７は図６（ｃ）のＡ部を拡大した部分拡大断面図である。
【００５６】
本実施形態では、第１及び第２半導体チップ１，２が実装されるパッケージとしてＴＢＧＡ（Ｔａｐｅ　Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）タイプを例に挙げて説明する。
【００５７】
図６（ａ）に示すように、まず、第１及び第２半導体チップ１、２が実装される配線基板３を用意する。この配線基板３では、フィルム２４の所定部にスルーホル２４ａが形成され、フィルム２４の一方の面上のスルーホール２４ａを含む部分にＣｕ配線２６が形成されている。
【００５８】
フィルム２４のＣｕ配線２６側の面にはＣｕ配線２６の接続パッド部２６ａを露出する開口部３０ａを有するソルダレジスト膜３０が形成されている。そして、Ｃｕ配線２６のスルーホール２４ａ内に露出する露出面がはんだボール搭載部２６ｂとなる。
【００５９】
その後、図６（ｂ）に示すように、配線基板３のソルダレジスト膜３０上に接着層３２を介して上記した第１半導体素子１をそのＡｕバンプ２２及びボンディングパッド１８ｙが形成された面が上側になるようにしてダイボンドする。
【００６０】
次いで、図６（ｃ）に示すように、第１半導体チップ１のＡｕバンプ２２に第２半導体チップ２のはんだバンプ２３が対応するようにして位置合わせして配置する。すなわち、第１半導体チップ１と第２半導体チップ２とをいわゆるフェイスツーフェイスで重ね合わせる。続いて、はんだバンプ２３の融点以上の温度でリフロー加熱を行った後、冷却する。例えば、はんだバンプ２３としてＳｎ−Ｐｂ系はんだを用いる場合、２００〜２５０℃程度の温度でリフロー加熱する。
【００６１】
これにより、図７に示すように、第１半導体チップ１のＡｕバンプ２２は、第２半導体チップの溶融した状態のはんだバンプ２３の中に突き刺さり、Ａｕバンプ２２の先端面及び上側側面がはんだバンプ２３と低いコンタクト抵抗で電気的に接合される。このようにして、第１半導体チップ１と第２半導体チップ２とが配線基板３上に３次元的に積層されて電気的に接合される。
【００６２】
従来技術においては、はんだ付けを行う際にはんだ付け面の酸化膜除去などのためにフラックスを塗布する必要がある。しかしながら、本実施形態に係る接合方法では、はんだ付け面が非酸化性を有するＡｕバンプ２３となるため、Ａｕバンプ２２とはんだバンプとを接合する前にフラックスを特別に塗布する必要がない。
【００６３】
なお、フラックスを使用しないことでリフロー加熱時に溶融したはんだバンプ２３の表面が酸化されて不具合が発生する恐れがある場合は、リフロー加熱を不活性ガスや還元性ガスの雰囲気で行うようにしてもよい。
【００６４】
しかも、本実施形態に係る接合方法では、第１半導体チップ１のＡｕバンプ２２が第２半導体チップ２の溶融したはんだバンプ２３の中に突き刺さる程度のごく僅かな荷重をかけることにより容易に接合させることができる。このため、第１及び第２半導体チップ１、２には大きな荷重がかからないため、特に第２半導体チップ２の中央主要部のトランジスタや多層配線がダメージを受けたり、その半導体回路が破壊されて機能しなくなったりする恐れがなくなる。
【００６５】
次いで、図６（ｄ）に示すように、第１半導体チップ１のボンディングパッド１８ｙと配線基板３の接続パッド部２６ａとをワイヤボンディング装置を用いてワイヤ３４で結線する。
【００６６】
その後、第１半導体チップ１と第２半導体チップ２との間にエポキシ樹脂などを主成分とするアンダーフィル材を充填し、硬化させることによりアンダーフィル樹脂３６を形成する。
【００６７】
第１半導体チップ１と第２半導体チップ２との間のギャップは、例えば、Ａｕバンプ２２の高さが２０μｍ程度、はんだバンプ２３の高さが１０μｍ程度である場合、Ａｕバンプ２２がはんだバンプ２３の中に所定量突き刺さって接合されるとしても２５μｍ程度以上確保することができる。このため、第１半導体チップ１と第２半導体チップ２との間のギャップが狭くなりすぎてアンダーフィル材が上手く充填されずにボイドなどが発生するなどの不具合が発生する恐れはない。
【００６８】
アンダーフィル材としては、粒径が平均１〜２μｍ程度の酸化ケイ素（シリカ）などからなるフィラーの含有率が５０ｗｔ％程度以下の樹脂を使用することが好ましい。このようなアンダーフィル材は第１半導体チップ１と第２半導体チップ２との間のギャップが２０μｍ程度以下になる場合においても充填特性がよく好ましい。
【００６９】
なお、第１半導体チップ１と第２半導体チップ２を接合した後に、２つのチップ１，２間にアンダーフィル材を充填する形態を例示したが、第１半導体チップ１と第２半導体チップ２をと接合する前の工程で、第１及び第２半導体チップ１、２のいずれかのバンプ形成面にアンダーフィル材を塗布又は貼り付け、その後アンダーフィル材を突き破るようにして第１半導体チップ１のＡｕバンプ２２と第２半導体チップのはんだバンプ２３とを接合するようにしてもよい。
【００７０】
このように、第１半導体チップ１と第２半導体チップ２との間のギャップは、第１半導体チップ１のＡｕバンプ２２の高さで概ね決定されることになり、最終的に得られる半導体装置の厚みやアンダーフィル材の充填特性などを考慮してギャップが決定される。
【００７１】
次いで、同じく図６（ｄ）に示すように、配線基板３の第１及び第２半導体チップ１，２が実装された面上に、半導体チップ１，２、ワイヤ３４及び配線基板３の接続パッド部２６ａなどを被覆するようにしてモールド樹脂３８を形成する。
【００７２】
続いて、同じく図６（ｄ）に示すように、配線基板３の裏面に露出したＣｕ配線２６のはんだボール搭載部２６ｂにはんだボール４０を搭載した後、半導体チップが連なって実装された配線基板３を切断分離して個別の半導体装置４が得られる。なお、図６（ａ）における配線基板３のＣｕ配線２６の露出部にはＡｕめっきなどの表面処理が施されている。
【００７３】
以上説明したように、本発明の実施形態の半導体装置では、非酸化性のＡｕバンプ２２を有する第１半導体チップ１とはんだバンプ２３を有する第２半導体チップ２とが、溶融したはんだバンプ２３の中にＡｕバンプ２２が突き刺さった状態で接合される。
【００７４】
このため、従来技術と違って、はんだ付け面が非酸化性のＡｕバンプ２２となるようにしたことからフラックスを塗布してはんだ付け面の酸化膜を除去する必要がないので、フラックス残渣に起因する問題がなくなり接合の信頼性を向上させることができる。また、エリアアレイ型に配列されたバンプを有する２つの半導体チップを接合するとき、半導体チップに大きな荷重を加えて接合する必要がないため、半導体チップのトランジスタや多層配線がダメージを受けたり、破壊したりする恐れがなくなる。
【００７５】
また、本発明の実施形態の半導体装置４の製造方法では、第１半導体チップ１の製造方法において、エリアアレイ型に配列された内側電極パッド１４ａ上方にめっきによりＡｕバンプ２２を形成するようにしたので、ワイヤボンディング法を用いたスタッドバンプを形成する場合と違って、第１半導体チップ１のトランジスタや多層配線などにダメージを与える恐れがない。
【００７６】
また、第２半導体チップ１のはんだバンプ２３が接合時に溶融してＡｕバンプ２３の少なくとも先端側部を包み込むようにすればよいので、はんだバンプ２３の厚みを例えば１０μｍ程度に薄くすることができる。これにより、はんだバンプ２３を形成するためのめっき工程のスループットを向上させることができる。
【００７７】
また、Ａｕバンプ２２が溶融したはんだバンプ２３の中に突き刺さって接合されるようにしたことから第１及び第２半導体チップ１，２間のギャップは、Ａｕバンプ２３の高さで概ね決定されるので、第２半導体チップ１のはんだバンプ２３にはギャップを確保するための機能をもたせる必要がない。
【００７８】
すなわち、はんだバンプ２３を球状にしてその高さを高くするための加熱処理（ウェットバック）工程を特別に必要としない。従って、はんだバンプ２３が横方向に膨らんで占有面積が必要以上に大きくならないので、はんだバンプ２３を電極パッド１４ｘのピッチに概ね対応して形成することができるようになる。その結果、１００μｍ程度以下のピッチの電極パッドを有する半導体チップ同士の接合に適応できるようになる。
【００７９】
しかも、フラックスを塗布する工程やフラックスを洗浄する工程を特別に必要としない。
【００８０】
このように、本実施形態の半導体装置の製造方法では、はんだバンプの高さを従来技術より低くすることができると共に、フラックスの塗布、洗浄工程及びバンプ高さを高くするためのはんだバンプ２３の加熱処理（ウェットバック）工程を省略することができるので、製造工程が簡易となり製造コストを低減することができる。
【００８１】
（第２の実施の形態）
図８は第２実施形態の半導体装置に係る第１半導体チップと第２半導体チップとが接合された様子を示す断面図である。第２実施形態は、第１実施形態の接合構造を反転させたものであって、第１実施形態のはんだバンプを備えた第２半導体チップがボンディングパッドを有する親チップとなり、第１実施形態のＡｕバンプを備えた第１半導体チップがボンディングパッドを備えていない子チップとなるようにした形態である。図８において図７と同一要素についてはその説明を省略する。
【００８２】
図８に示すように、第２実施形態に係る第２半導体チップ２ｘでは、バリア導電膜パターン１８ｘ上にはんだバンプ２３ｘが形成されている。特に明記しないが、第２半導体チップ２ｘははんだバンプ２３ｘが上面になるようにして配線基板上に固着されている。また、第２半導体チップ２ｘは、第１実施形態の第１半導体チップ１と同様に、その周縁部にボンディングパッドを備えていて、このボンディングパッドと配線基板の接続パッドとがワイヤを介して接続されている。
【００８３】
一方、第１半導体チップ１ｘでは、バリア導電膜パターン１８ｘ上にＡｕバンプ２２ｘが形成されている。また第１半導体チップ１ｘはその周縁部にボンディングパッドを備えておらず、第２半導体チップ２ｘより一回り小さいチップサイズで形成されている。そして、第２半導体チップ２ｘと第１半導体チップ１ｘとはフェイスツーフェイスで重ね合って接合されていて、第２半導体チップ２ｘのはんだバンプ２３ｘの中に第１半導体チップ１ｘのＡｕバンプ２２ｘが突き刺さった状態で接合されている。他の要素は図６（ｄ）と同様であるのでその説明を省略する。
【００８４】
第２実施形態の半導体装置は、第１実施形態の半導体装置と同様な方法により製造されて同様な効果を奏する。
【００８５】
以上、第１及び第２実施形態により、本発明の詳細を説明したが、本発明の範囲は上記の実施形態に具体的に示した例に限られるものではなく、この発明を逸脱しない要旨の範囲における上記の実施形態の変更は本発明の範囲に含まれる。
【００８６】
例えば、第１及び第２半導体チップ１，２が実装されるパッケージタイプは上記したＴＢＧＡタイプに限定されるものではなく、他のさまざまなパッケージタイプにも適用することができる。また、第１又は第２半導体チップ１，２ｘと配線基板３との接続方法はワイヤでの結線に限定されるものではない。
【００８７】
【発明の効果】
以上説明したように、本発明によれば、エリアアレイ型で配列された非酸化性の貴金属バンプを備えた第１半導体チップ１とエリアアレイ型で配列されたはんだバンプを備えた第２半導体チップとが、好適には溶融したはんだバンプ中に貴金属バンプが突き刺さった状態で接合されている。
【００８８】
このような接合構造とすることにより、はんだ付け面が非酸化性のＡｕなどの貴金属バンプとなることから酸化膜を除去するためにフラックスを塗布する必要がないため、フラックス残渣に起因する問題が解消されてバンプ接合の信頼性を向上させることができる。
【００８９】
また、貴金属バンプとはんだバンプとを接合する際に、溶融したはんだバンプに貴金属バンプが突き刺さる程度の僅かな荷重を半導体チップにかけることで接合することができる。このため、エリアアレイ型に配列されたのバンプ構造を有する２つの半導体チップが接合されるとき、半導体チップのトランジスタや多層配線などがダメージを受けたり、半導体回路が破壊したりする恐れがなくなる。
【図面の簡単な説明】
【図１】図１は本発明の第１実施形態の半導体装置に係るＡｕバンプを備えた第１半導体チップを製造する方法を示す断面図（その１）である。
【図２】図２は本発明の第１実施形態の半導体装置に係るＡｕバンプを備えた第１半導体チップを製造する方法を示す断面図（その２）である。
【図３】図３は図２（ｂ）を平面方向からみた概略平面図である。
【図４】図４は本発明の第１実施形態の半導装置に係るはんだバンプを備えた第２半導体チップを製造する方法を示す断面図（その１）である。
【図５】図５は本発明の第１実施形態の半導装置に係るはんだバンプを備えた第２半導体チップを製造する方法を示す断面図（その２）である。
【図６】図６は本発明の第１実施形態の半導体装置の製造方法を示す断面図である。
【図７】図７は図６（ｃ）のＡ部を拡大した部分拡大断面図である。
【図８】図８は本発明の第２実施形態に係る第１半導体チップと第２半導体チップとが接合された様子を示す断面図である。
【符号の説明】
１，１ｘ…第１半導体チップ、２，２ｘ…第２半導体チップ、３…配線基板、４…半導体装置、１０…半導体基板、１２…層間絶縁膜、１４ａ…内側電極パッド、１４ｂ…外側電極パッド、１４，１４ｘ…電極パッド、１６…パシベーション膜、１６ａ，２０ａ，３０ａ…開口部、１８…バリア導電膜、１８ａ…Ｃｒ膜、１８ｂ…Ｃｕ膜、１８ｘ…バリア導電膜パターン、１８ｙ…ボンディングパッド、２０…第１ドライフィルムフォトレジスト、２０ｂ…レジストマスク、２２，２２ｘ…Ａｕバンプ、２３，２３ｘ…はんだバンプ、２４…フィルム、２４ａ…スルーホール、２６…Ｃｕ配線、２６ａ…接続パッド部、２６ｂ…はんだボール搭載部、３０…ソルダレジスト膜、３２…接着層、３４…ワイヤ、３６…アンダーフィル樹脂、３８…モールド樹脂、４０…はんだボール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004047537.tif 000008
【図７】
2004047537.tif 000009
【図８】
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