(57)【要約】【課題】不良解析モード付きＢＩＳＴ回路において容易に不良解析モードにすることを防ぎ、セキュリティ上、安全な半導体メモリ装置を提供することを課題とする。【解決手段】データを記憶可能な半導体メモリ（４００）と、半導体メモリの試験に合格したか否かを示す情報を記憶するための試験結果メモリ（４０８）と、試験モードのときには半導体メモリを試験して合格か否かを試験結果メモリに書き込み、不良解析モードのときにはアドレス及びデータを入力して半導体メモリのアドレスにデータを書き込み、該アドレスのデータを読み出すための試験回路とを有する半導体メモリ装置が提供される。試験結果メモリに合格情報が書き込まれているときには不良解析モードの設定を許さず、試験結果メモリに不合格情報が書き込まれているときには不良解析モードの設定を許す。【選択図】        図４
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【特許請求の範囲】
【請求項１】
データを記憶可能な半導体メモリと、
前記半導体メモリの試験に合格したか否かを示す情報を記憶するための試験結果メモリと、
試験モードのときには前記半導体メモリを試験して合格か否かを前記試験結果メモリに書き込み、不良解析モードのときにはアドレス及びデータを入力して前記半導体メモリのアドレスにデータを書き込み、該アドレスのデータを読み出すための試験回路と、
前記試験結果メモリに合格情報が書き込まれているときには不良解析モードの設定を許さず、前記試験結果メモリに不合格情報が書き込まれているときには不良解析モードの設定を許すコントロール回路とを有する半導体メモリ装置。
【請求項２】
前記コントロール回路は、システムモードのときには前記試験回路を動作させずに外部から前記半導体メモリへのアクセスを許可する請求項１記載の半導体メモリ装置。
【請求項３】
前記試験結果メモリは、不揮発性メモリである請求項１又は２記載の半導体メモリ装置。
【請求項４】
前記半導体メモリは、不揮発性メモリである請求項１〜３のいずれか１項に記載の半導体メモリ装置。
【請求項５】
前記半導体メモリは、不揮発性強誘電体メモリである請求項４記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関し、特に半導体メモリの試験回路を有する半導体メモリ装置に関する。
【０００２】
【従来の技術】
図２は、従来技術による半導体メモリ装置の構成を示す。半導体メモリ装置は、不揮発性強誘電体メモリ（ＦｅＲＡＭ）２００及びＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ）回路を有する。ＢＩＳＴ回路は、コントロール回路２０１、アドレス生成回路２０２、データ生成回路２０３及び比較回路２０４を有する。コントロール回路２０１、アドレス生成回路２０２、データ生成回路２０３及び比較回路２０４は、それぞれフリップフロップ（ＦＦ）を有する。このＢＩＳＴ回路は、内部で試験データを生成し、その試験データを強誘電体メモリ２００に書き込み、正常に書き込まれたか否かを試験するための組み込み型自己試験回路である。コントロール回路２０１は、モード信号ＭＳＴ、モード信号ＳＭ、クロックＣＫ及びシリアルデータＳＤＩを入力する。
【０００３】
図３は、従来技術によるＢＩＳＴ動作モードを示す真理値表である。モード信号ＭＳＴ及びＳＭは、それぞれ１ビットのデジタル信号である。ユーザは、外部からモード信号ＭＳＴ及びＳＭを入力することにより、動作モードを指定することができる。
【０００４】
モード信号ＭＳＴ及びＳＭが共に０であるときには、システムモードになる。
コントロール回路２０１は、システムモードのときにはＢＩＳＴ回路を動作させずに外部から強誘電体メモリ２００への通常アクセスを許可する。この結果、ユーザは、強誘電体メモリ２００を通常使用することができる。なお、強誘電体メモリ２００にアクセスするための外部端子は別に設けられている。
【０００５】
モード信号ＭＳＴが０であり、モード信号ＳＭが１であるときには、ＡＴＧ（Ａｕｔｏ  Ｔｅｓｔ  Ｇｅｎｅｒａｔｏｒ）モードになる。コントロール回路２０１は、ＡＴＧモードのときにはロジック回路のスキャン試験を指示する。
【０００６】
モード信号ＭＳＴが１であり、モード信号ＳＭが０であるときには、ＢＩＳＴモード（試験モード）になる。ＢＩＳＴモードの詳細は後述する。モード信号ＭＳＴ及びＳＭが共に１であるときには、不良解析モードになる。不良解析モードの詳細は後述する。
【０００７】
まず、ＢＩＳＴモードについて説明する。コントロール回路２０１は、モード信号ＭＳＴとして１、モード信号ＳＭとして０が入力されると、ＢＩＳＴモードになり、アドレス生成回路２０２及びデータ生成回路２０３に起動を指示する。
アドレス生成回路２０２はアドレスの生成を開始し、データ生成回路２０３は試験データの生成を開始する。コントロール回路２０１は、生成されたアドレス及びデータを基に強誘電体メモリ２００の所定のアドレスにデータを書き込む。次に、コントロール回路２０１は、強誘電体メモリ２００に書き込んだアドレスと同一のアドレスからデータを読み出し、比較回路２０４に出力する。比較回路２０４は、強誘電体メモリ２００から読み出したデータとデータ生成回路２０３が生成したデータとを比較する。すなわち、比較回路２０４は、強誘電体メモリ２００に書き込んだデータと同一のデータが読み出されたか否かを比較する。比較回路２０４は、両方のデータが同一であるときには強誘電体メモリ２００の試験の合格を意味し、両方のデータが異なるときには強誘電体メモリ２００の試験の不合格を意味する。
【０００８】
以上の動作を、強誘電体メモリ２００の次のアドレスについても行う。すなわち、アドレス生成回路２０２及びデータ生成回路２０３は、新たなアドレス及びデータを生成し、同様の試験を繰り返す。コントロール回路２０１は、比較回路２０４内のフリップフロップに試験結果を書き込む。合格のときには０を書き込み、不合格のときには１を書き込む。ＢＩＳＴモードの試験では、合格又は不合格のいずれであるかが分かる。強誘電体メモリ２００内のどのアドレスのアクセスが不合格であったのかを知るには、不良解析モードにて試験を行う。
【０００９】
次に、不良解析モードについて説明する。コントロール回路２０１は、モード信号ＭＳＴとして１、モード信号ＳＭとして１が入力されると、不良解析モードになる。シリアルデータＳＤＩとして試験データを入力し、続いてアドレスを入力する。シリアルデータＳＤＩは、アドレス生成回路２０２内のフリップフロップ、データ生成回路２０３内のフリップフロップ、及び比較回路２０４内のフリップフロップの破線で示す順番で、シフトして記憶される。具体的には、コントロール回路２０１は、シリアルデータＳＤＩをアドレス生成回路２０２内のフリップフロップにシリアル出力する。そのフリップフロップは、入力したシリアルデータを記憶する。アドレス生成回路２０２は、内部のフリップフロップのデータをデータ生成回路２０３内のフリップフロップに出力する。そのフリップフロップは、入力したシリアルデータを記憶する。これにより、データ生成回路２０３内のフリップフロップには外部から入力した試験データが記憶され、アドレス生成回路２０２には外部から入力したアドレスが記憶される。
【００１０】
コントロール回路２０１は、そのアドレス及びデータを基に強誘電体メモリ２００の所定のアドレスにデータを書き込む。次に、コントロール回路２０１は、強誘電体メモリ２００に書き込んだアドレスと同一のアドレスからデータを読み出し、比較回路２０４を介して外部にシリアルデータＳＤＯとして出力する。シリアルデータＳＤＯは、強誘電体メモリ２００から読み出されたデータそのものである。この半導体メモリ装置にテスタを接続することにより、シリアルデータＳＤＯが適切か否かを調べることができる。この動作を繰り返すことにより、不良メモリセルのアドレスを特定することができる。
【００１１】
以上のように、半導体メモリ装置には、不良があった場合、不良箇所の特定をするために不良解析モードが付いている。不良解析モードは、シリアルデータＳＤＩとして、アドレス及びデータをシリアルに入力し、強誘電体メモリ２００に書き込み、強誘電体メモリ２００から読み出されたデータをシリアルデータＳＤＯとしてシリアル出力するものである。このため任意のアドレスのデータを読み出したりすることが可能である。
【００１２】
また、下記の特許文献１には、プログラムコードの機密を保持する技術が記載されている。
【００１３】
【特許文献１】
特開平６−２９５２６６号公報
【００１４】
【発明が解決しようとする課題】
以上のＡＴＧモード、ＢＩＳＴモード及び不良解析モードは、半導体メモリ装置の製品出荷前に行う試験のモードである。製品出荷後、ユーザは、システムモードにて強誘電体メモリ２００を使用する。
【００１５】
強誘電体メモリのような不揮発メモリは、暗号キーや顧客データなどを格納するために用いられることが多い。通常、製品出荷後は、システムモードのみが用いられ、不良解析モードが使用されることはない。しかし、動作モードのモード信号ＭＳＴ及びＳＭが解析され、不良解析モードが悪用されることが考えられる。すなわち、不良解析モードは、強誘電体メモリの任意のアドレスのデータを読み出すことが可能であるので、セキュリティ上好ましくない。不良解析モードを利用して、データの盗難にあう可能性がある。悪意を持ってデータが盗難されてしまうと多大なる問題に発展してしまうため、耐タンパー性を十分考慮した半導体メモリ装置が望まれる。
【００１６】
本発明の目的は、不良解析モード付きＢＩＳＴ回路において容易に不良解析モードにすることを防ぎ、セキュリティ上、安全な半導体メモリ装置を提供することである。
【００１７】
【課題を解決するための手段】
本発明の一観点によれば、データを記憶可能な半導体メモリと、半導体メモリの試験に合格したか否かを示す情報を記憶するための試験結果メモリと、試験モードのときには半導体メモリを試験して合格か否かを試験結果メモリに書き込み、不良解析モードのときにはアドレス及びデータを入力して半導体メモリのアドレスにデータを書き込み、該アドレスのデータを読み出すための試験回路とを有する半導体メモリ装置が提供される。試験結果メモリに合格情報が書き込まれているときには不良解析モードの設定を許さず、試験結果メモリに不合格情報が書き込まれているときには不良解析モードの設定を許す。
【００１８】
製品出荷時には試験モードで試験が行われ、試験に合格したもののみが試験結果メモリに合格情報が書き込まれて製品出荷される。試験結果メモリに合格情報が書き込まれているときには不良解析モードの設定を許さず、試験結果メモリに不合格情報が書き込まれているときには不良解析モードの設定を許すので、製品出荷前には不良解析モードで動作させることができるが、製品出荷後は不良解析モードで動作させることができない。これにより、不良解析モードを悪用して半導体メモリに不正アクセスすることを防止できる。半導体メモリのデータ盗難を防止し、耐タンパー性を十分考慮したセキュリティ上安全な半導体メモリ装置を実現することができる。
【００１９】
【発明の実施の形態】
図１は、本発明の実施形態による半導体メモリ装置の構成例を示す。半導体メモリ装置は、不揮発性強誘電体メモリ（ＦｅＲＡＭ）１００及びＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ）回路を有する。強誘電体メモリ１００は、データを記憶可能である。ＢＩＳＴ回路は、コントロール回路１０１、アドレス生成回路１０２、データ生成回路１０３及び比較回路１０４を有する。コントロール回路１０１、アドレス生成回路１０２、データ生成回路１０３及び比較回路１０４は、それぞれフリップフロップ（ＦＦ）を有する。このＢＩＳＴ回路は、内部で試験データを生成し、その試験データを強誘電体メモリ１００に書き込み、正常に書き込まれたか否かを試験するための組み込み型自己試験回路である。コントロール回路１０１は、モード信号ＭＳＴ、モード信号ＳＭ、クロックＣＫ及びシリアルデータＳＤＩを外部から入力し、さらに比較回路１０４から試験結果信号ＦＬＧを入力する。
【００２０】
図５は、本実施形態によるＢＩＳＴ動作モードを示す真理値表である。モード信号ＭＳＴ及びＳＭは、それぞれ１ビットのデジタル信号である。ユーザは、外部からモード信号ＭＳＴ及びＳＭを入力することにより、動作モードを指定することができる。
【００２１】
モード信号ＭＳＴ及びＳＭが共に０であるときには、システムモードになる。
コントロール回路１０１は、システムモードのときにはＢＩＳＴ回路を動作させずに外部から強誘電体メモリ１００への通常アクセスを許可する。この結果、ユーザは、強誘電体メモリ１００を通常使用することができる。なお、強誘電体メモリ１００にアクセスするための外部端子は別に設けられている。
【００２２】
モード信号ＭＳＴが０であり、モード信号ＳＭが１であるときには、ＡＴＧ（Ａｕｔｏ  Ｔｅｓｔ  Ｇｅｎｅｒａｔｏｒ）モードになる。コントロール回路１０１は、ＡＴＧモードのときにはロジック回路のスキャン試験を指示する。
【００２３】
モード信号ＭＳＴが１であり、モード信号ＳＭが０であるときには、ＢＩＳＴモード（試験モード）になる。ＢＩＳＴモードの詳細は後述する。モード信号ＭＳＴ及びＳＭが共に１であり、かつ試験結果信号ＦＬＧが１であるときには、不良解析モードになる。不良解析モードの詳細は後述する。なお、モード信号ＭＳＴ及びＳＭが共に１であり、かつ試験結果信号ＦＬＧが０であるときには、いずれの動作モードも許可されない。これにより、不良解析モードの悪用を防止することができる。
【００２４】
まず、ＢＩＳＴモードについて説明する。コントロール回路１０１は、モード信号ＭＳＴとして１、モード信号ＳＭとして０が入力されると、ＢＩＳＴモードになり、アドレス生成回路１０２及びデータ生成回路１０３に起動を指示する。
アドレス生成回路１０２はアドレスの生成を開始し、データ生成回路１０３は試験データの生成を開始する。コントロール回路１０１は、生成されたアドレス及びデータを基に強誘電体メモリ１００の所定のアドレスにデータを書き込む。次に、コントロール回路１０１は、強誘電体メモリ１００に書き込んだアドレスと同一のアドレスからデータを読み出し、比較回路１０４に出力する。比較回路１０４は、強誘電体メモリ１００から読み出したデータとデータ生成回路１０３が生成したデータとを比較する。すなわち、比較回路１０４は、強誘電体メモリ１００に書き込んだデータと同一のデータが読み出されたか否かを比較する。比較回路１０４は、両方のデータが同一であるときには強誘電体メモリ１００の試験の合格（良品）を意味し、両方のデータが異なるときには強誘電体メモリ１００の試験の不合格（不良品）を意味する。
【００２５】
以上の動作を、強誘電体メモリ１００の次のアドレスについても行う。すなわち、アドレス生成回路１０２及びデータ生成回路１０３は、新たなアドレス及びデータを生成し、同様の試験を繰り返す。コントロール回路１０１は、比較回路１０４内のフリップフロップに試験結果を書き込む。合格のときには０を書き込み、不合格のときには１を書き込む。強誘電体メモリ１００は、１つのアドレスにつき例えば８ビットのデータを出力する。その場合、比較回路１０４は、両方の８ビットデータをビット毎に比較し、８ビット分のフリップフロップに試験結果を書き込む。これにより、ビット毎に試験結果の合否を知ることができる。具体的には、比較回路１０４は、フリップフリップの値と試験結果とをビット毎に論理和（ＯＲ）演算してフリップフリップに書き込む。これにより、複数のアドレスのデータの試験のうち、１つのアドレスでも不合格があれば、フリップフロップには不合格情報が記憶される。このフリップフロップ内の８ビットの試験結果情報の論理和信号は、試験結果信号ＦＬＧとしてコントロール回路１０１に供給される。フリップフロップの８ビットのうち１ビットでも１であれば、試験結果信号ＦＬＧは１になる。試験結果信号ＦＬＧは、１が試験不合格を意味し、０が試験合格を意味する。
【００２６】
ＢＩＳＴモードの試験では、合格又は不合格のいずれであるかが分かる。強誘電体メモリ１００内のどのアドレスのアクセスが不合格であったのかを知るには、不良解析モードにて試験を行う。
【００２７】
次に、不良解析モードについて説明する。コントロール回路１０１は、モード信号ＭＳＴとして１、モード信号ＳＭとして１が入力され、さらに試験結果信号ＦＬＧが１であるときのみ、不良解析モードになる。すなわち、試験結果が不合格のときのみ、不良解析モードに設定することができる。製品出荷時には、上記のＢＩＳＴモードの試験が行われ、試験に合格したもののみが製品出荷される。
すなわち、製品出荷されたものは、すべて試験結果信号ＦＬＧが０に固定されている。試験結果信号ＦＬＧが０に固定されているので、製品出荷後は、不良解析モードに設定することができない。比較回路１０４内のフリップフロップは、不揮発性メモリが好ましい。
【００２８】
不良解析モードの動作を説明する。シリアルデータＳＤＩとして試験データを入力し、続いてアドレスを入力する。シリアルデータＳＤＩは、アドレス生成回路１０２内のフリップフロップ、データ生成回路１０３内のフリップフロップ、及び比較回路１０４内のフリップフロップの破線で示す順番で、シフトして記憶される。具体的には、コントロール回路１０１は、シリアルデータＳＤＩをアドレス生成回路１０２内のフリップフロップにシリアル出力する。そのフリップフロップは、入力したシリアルデータを記憶する。アドレス生成回路１０２は、内部のフリップフロップのデータをデータ生成回路１０３内のフリップフロップに出力する。そのフリップフロップは、入力したシリアルデータを記憶する。これにより、データ生成回路１０３内のフリップフロップには外部から入力した試験データが記憶され、アドレス生成回路１０２には外部から入力したアドレスが記憶される。
【００２９】
コントロール回路１０１は、そのアドレス及びデータを基に強誘電体メモリ１００の所定のアドレスにデータを書き込む。次に、コントロール回路１０１は、強誘電体メモリ１００に書き込んだアドレスと同一のアドレスからデータを読み出し、比較回路１０４を介して外部にシリアルデータＳＤＯとして出力する。シリアルデータＳＤＯは、強誘電体メモリ１００から読み出されたデータそのものである。この半導体メモリ装置にテスタを接続することにより、シリアルデータＳＤＯが適切か否かを調べることができる。この動作を繰り返すことにより、不良メモリセルのアドレスを特定することができる。
【００３０】
以上のように、半導体メモリ装置には、不良箇所を特定するための不良解析モードが付いている。不良解析モードは、シリアルデータＳＤＩとして、アドレス及びデータ等をシリアルに入力し、強誘電体メモリ１００に書き込み、強誘電体メモリ１００から読み出されたデータをシリアルデータＳＤＯとしてシリアル出力するものである。任意のアドレスのデータを読み出したりすることが可能である。
【００３１】
本実施形態によれば、製品出荷時には上記のＢＩＳＴモードの試験が行われ、試験に合格したもののみが製品出荷される。すなわち、製品出荷されたものは、すべて試験結果信号ＦＬＧが０に固定されている。試験結果信号ＦＬＧが０に固定されているので、製品出荷後は、不良解析モードに設定することができない。
【００３２】
強誘電体メモリ１００のような不揮発メモリは、暗号キーや顧客データなどを格納するために用いられることが多い。不良解析モードは、強誘電体メモリ１００の任意のアドレスのデータを読み出すことが可能であるが、製品出荷後に不良解析モードに設定することができないので、不良解析モードを悪用して強誘電体メモリ１００に不正アクセスすることを防止できる。強誘電体メモリ１００のデータ盗難を防止し、耐タンパー性を十分考慮したセキュリティ上安全な半導体メモリ装置を実現することができる。
【００３３】
図４は、本実施形態による半導体メモリ装置のより具体的な構成例を示す。図４のコントロール回路４０１は図１のコントロール回路１０１、図４のアドレス生成回路４０２及び不良解析用フリップフロップ（ＦＦ）４０３は図１のアドレス生成回路１０２、図４のデータ生成回路４０４及び不良解析用フリップフロップ４０５は図１のデータ生成回路１０３、図４の強誘電体メモリ４００は図１の強誘電体メモリ１００、図４の比較回路４０６と比較結果格納用／不良解析用フリッププロップ４０７と比較結果保持用フリップフロップ４０８は図１の比較回路１０４に対応する。
【００３４】
ＢＩＳＴモードについて説明する。アドレス生成回路４０２は生成したアドレスをフリップフロップ４０３に書き込み、データ生成回路４０４は生成したデータをフリップフロップ４０５に書き込む。強誘電体メモリ４００には、フリップフロップ４０３内のアドレス及びフリップフロップ４０５内のデータが供給され、書き込みが行われる。比較回路４０６は、強誘電体メモリ４００の同一のアドレスから読み出されたデータとフリップフロップ４０５内のデータとを比較し、比較結果をビット毎にフリップフリップ４０７に書き込む。このフリップフロップ４０８内の例えば８ビットのデータは論理和演算され、１ビット不揮発性フリップフロップ４０８に書き込まれる。すなわち、フリップフロップ４０７内の８ビットデータのうち１ビットでも「１」があれば、フリップフロップ４０８には「１」が書き込まれる。このフリップフロップ４０８の１ビットデータが、試験結果信号ＦＬＧとして、コントロール回路４０１に供給される。
【００３５】
なお、フリップフロップ４０８は、フリップフロップ４０７の８ビットデータをそのまま記憶し、その８ビットデータの論理和データを試験結果信号ＦＬＧとしてコントロール回路４０１に供給するようにしてもよい。
【００３６】
次に、不良解析モードについて説明する。コントロール回路４０１は、モード信号ＭＳＴ及びＳＭが１であり、かつ試験結果信号ＦＬＧが１のときにのみ、不良解析モードになる。コントロール回路４０１は、入力されたシリアルデータＳＤＩをフリップフロップ４０３、フリップフロップ４０５及びフリップフロップフロップ４０７の順でシフトして記憶させる。シリアルデータＳＤＩとしてデータ及びアドレスを入力すれば、フリップフロップ４０５にはデータが記憶され、フリップフロップ４０３にはアドレスが記憶される。強誘電体メモリ４００には、フリップフロップ４０３内のアドレス及びフリップフロップ４０５内のデータが供給され、書き込みが行われる。強誘電体メモリ４００の同一アドレスから読み出されたデータは、比較回路４０６及びフリップフロップ４０７を介して、シリアルデータＳＤＯとして出力される。このシリアルデータＳＤＯを調べることにより、良品／不良品の判定を行うことができる。
【００３７】
以上のように、フリップフリップ４０８は、強誘電体メモリ４００の試験に合格したか否かを示す情報を記憶するための試験結果メモリである。ＢＩＳＴ回路は、ＢＩＳＴモード（試験モード）のときには強誘電体メモリ４００を試験して合格か否かをフリップフロップ４０８に書き込み、不良解析モードのときにはアドレス及びデータを入力して強誘電体メモリ４００のアドレスにデータを書き込み、該アドレスのデータを読み出すための試験回路である。コントロール回路４０１は、フリップフロップ４０８に合格情報が書き込まれているときには不良解析モードの設定を許さず、フリップフロップ４０８に不合格情報が書き込まれているときには不良解析モードの設定を許す。また、コントロール回路４０１は、システムモードのときにはＢＩＳＴ回路を動作させずに外部から強誘電体メモリ４００へのアクセスを許可する。
【００３８】
製品出荷時にはＢＩＳＴモードの試験が行われ、試験に合格したもののみが製品出荷される。フリップフロップ４０８を不揮発性メモリにすることにより、製品出荷されたものは、すべて試験結果信号ＦＬＧが０に固定されている。したがって、製品出荷後は、不良解析モードに設定することができない。製品出荷後に不良解析モードに設定することができないので、不良解析モードを悪用して強誘電体メモリ４００に不正アクセスすることを防止できる。強誘電体メモリ４００のデータ盗難を防止し、耐タンパー性を十分考慮したセキュリティ上安全な半導体メモリ装置を実現することができる。
【００３９】
なお、本実施形態は、強誘電体メモリに限らず、種々のメモリに適用することができるが、半導体メモリに適用することが好ましく、不揮発性半導体メモリに適用することがより好ましく、特に不揮発性半導体強誘電体メモリに適用することが好ましい。
【００４０】
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００４１】
【発明の効果】
以上説明したように、製品出荷時には試験モードで試験が行われ、試験に合格したもののみが試験結果メモリに合格情報が書き込まれて製品出荷される。試験結果メモリに合格情報が書き込まれているときには不良解析モードの設定を許さず、試験結果メモリに不合格情報が書き込まれているときには不良解析モードの設定を許すので、製品出荷前には不良解析モードで動作させることができるが、製品出荷後は不良解析モードで動作させることができない。これにより、不良解析モードを悪用して半導体メモリに不正アクセスすることを防止できる。半導体メモリのデータ盗難を防止し、耐タンパー性を十分考慮したセキュリティ上安全な半導体メモリ装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施形態による半導体メモリ装置の構成例を示す図である。
【図２】従来技術による半導体メモリ装置の構成を示す図である。
【図３】従来技術によるＢＩＳＴ動作モードを示す真理値表を示す図である。
【図４】本実施形態による半導体メモリ装置のより具体的な構成例を示す図である。
【図５】本実施形態によるＢＩＳＴ動作モードを示す真理値表を示す図である。
【符号の説明】
１００，２００  強誘電体メモリ
１０１，２０１  コントロール回路
１０２，２０２  アドレス生成回路
１０３，２０３  データ生成回路
１０４，２０４  比較回路
４００  強誘電体メモリ
４０１  コントロール回路
４０２  アドレス生成回路
４０３  フリップフロップ
４０４  データ生成回路
４０５  フリップフロップ
４０６  比較回路
４０７，４０８  フリップフロップ
【図１】
2004303291.tif 000003
【図２】
2004303291.tif 000004
【図３】
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【図４】
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【図５】
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