(57)【要約】【課題】複雑なプロセスを必要とすることなく、メモリセルのプラズマダメージを抑制することの可能な不揮発性半導体記憶装置及びその製造方法を提供すること。【解決手段】半導体基板１上に第１のゲート絶縁膜４を介して形成されたフローティングゲート５上に、第１の絶縁膜６を介してコントロールゲート７の形成された二層ゲート構造のメモリセルを備え、前記メモリセルの側部及び前記半導体基板に第２の絶縁膜８を介して接し、Ｌ字型の断面形状を有する側壁９を具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に第１のゲート絶縁膜を介して形成されたフローティングゲート上に、第１の絶縁膜を介してコントロールゲートの形成された二層ゲート構造のメモリセルを備え、前記メモリセルの側部及び前記半導体基板に第２の絶縁膜を介して接し、Ｌ字型の断面形状を有する側壁を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２の絶縁膜の形成された位置における前記側壁と前記第２の絶縁膜との膜厚の和ｄ１と、前記半導体基板上に形成された前記第３の絶縁膜直上における前記側壁と前記第２の絶縁膜との膜厚の和ｄ２が、
０．２≦ｄ１／ｄ２≦０．４
であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記半導体基板上に形成された前記第３の絶縁膜直上における前記側壁と前記第２の絶縁膜との膜厚の和ｄ２が、
１１００Å≦ｄ２≦２２００Å
であることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上にゲート絶縁膜を介して形成されたフローティングゲート上に、第１の絶縁膜を介してコントロールゲートの形成された二層ゲート構造のメモリセルを形成する工程と、
前記メモリセル表面及び半導体基板上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第３の絶縁膜、この第３の絶縁膜と異なる第４の絶縁膜を順次形成する工程と、
前記第４の絶縁膜を、前記メモリセル側部部分を残してエッチングする工程と、
前記第４の絶縁膜の残された部分をマスクとして、前記第３の絶縁膜をエッチングするとともに、前記第４の絶縁膜を全て除去することにより、前記メモリセル側部にＬ字型の断面形状を有する側壁を形成する工程を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記半導体基板上に第２のゲート絶縁膜を介して第１のＭＯＳトランジスタを形成する工程と、
前記第１のＭＯＳトランジスタ上に前記第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に前記第３の絶縁膜、前記第４の絶縁膜を順次形成する工程と、
前記第４の絶縁膜を、前記第１のＭＯＳトランジスタ側部部分を残してエッチングする工程と、
前記第４の絶縁膜の残された部分をマスクとして、前記第３の絶縁膜をエッチングするとともに、前記第４の絶縁膜を全て除去することにより、前記第１のＭＯＳトランジスタ側部にＬＤＤ側壁を形成する工程を備えることを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記半導体基板上に第３のゲート絶縁膜を介して第２のＭＯＳトランジスタを形成する工程と、
前記第２のＭＯＳトランジスタ上に前記第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に前記第３の絶縁膜、前記第４の絶縁膜を順次形成する工程と、
前記第２のＭＯＳトランジスタ上に形成された前記第４の絶縁膜をエッチングする工程と、
前記第３の絶縁膜をエッチングすることにより、前記第２のＭＯＳトランジスタ側部にＬＤＤ側壁を形成する工程を備えることを特徴とする請求項４又は５記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＦｌａｓｈＥ２ＰＲＯＭ等の不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、不揮発性半導体記憶装置として、ＦｌａｓｈＥ２ＰＲＯＭが用いられている。これは、電荷蓄積層となるフローティングゲートと、絶縁膜を介してその上に形成されるコントロールゲートの２層からなるメモリセルと、電源の異なる２種のトランジスタ（以下Ｔｒ）、すなわちＨｉｇｈ  Ｖｏｌｔａｇｅ系の第１ＭＯＳＴｒ、Ｌｏｗ  Ｖｏｌｔａｇｅ系の第２ＭＯＳＴｒを１チップに搭載したものである。
【０００３】
図８にメモリセルの断面図を示す。図に示すように、Ｐ型半導体基板１０１にはｎ＋のソース／ドレイン領域１０２、１０３が形成され、この上にゲート絶縁膜１０４を介してフローティングゲート１０５、さらに絶縁膜１０６を介してコントロールゲート１０７が形成され、さらに、半導体基板及びゲート側面を含む全面に後酸化膜１０８及び層間絶縁膜１３１が形成されている。ソース／ドレイン領域上のゲート間にはコンタクト１３２が形成され、Ａｌ等の配線１３３と接続されている。
【０００４】
【発明が解決しようとする課題】
このようなＦｌａｓｈＥ２ＰＲＯＭのメモリセルにおいて、ソース／ドレイン領域上にコンタクトホールを開口する際、Ｃｏｎｔａｃｔ−ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等により、メモリセルがプラズマダメージを受け、膜質劣化、破壊が生じてしまい、歩留、信頼性が低下するという問題があった。
【０００５】
そこで、メモリセルのプラズマダメージを抑制するため、メモリセルに絶縁膜からなる側壁を設けることが検討されたが、特に大きな影響を受けるゲート絶縁膜におけるプラズマダメージを抑制するために十分な膜厚の側壁を形成することが困難であり、共に搭載されるＭＯＳＴｒから独立したプロセスが必要となってしまう。
【０００６】
そこで、本発明は、従来の不揮発性半導体記憶装置及びその製造方法における欠点を取り除き、複雑なプロセスを必要とすることなく、メモリセルのプラズマダメージを抑制することの可能な不揮発性半導体記憶装置及びその製造方法を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、半導体基板上に第１のゲート絶縁膜を介して形成されたフローティングゲート上に、第１の絶縁膜を介してコントロールゲートの形成された二層ゲート構造のメモリセルを備え、前記メモリセルの側部及び前記半導体基板に第２の絶縁膜を介して接し、Ｌ字型の断面形状を有する側壁を具備することを特徴とするものである。
【０００８】
また、本発明の不揮発性半導体記憶装置においては、前記第２の絶縁膜の形成された位置における前記側壁と前記第２の絶縁膜との膜厚の和ｄ１と、前記半導体基板上に形成された前記第３の絶縁膜直上における前記側壁と前記第２の絶縁膜の膜厚との和ｄ２が、
０．２≦ｄ１／ｄ２≦０．４
であることを特徴としている。
【０００９】
さらに、本発明の不揮発性半導体記憶装置においては、前記半導体基板上に形成された前記第３の絶縁膜直上における前記側壁と前記第２の絶縁膜との膜厚の和ｄ２が、
１１００Å≦ｄ２≦２２００Å
であることを特徴としている。
【００１０】
そして、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜を介して形成されたフローティングゲート上に、第１の絶縁膜を介してコントロールゲートの形成された二層ゲート構造のメモリセルを形成する工程と、前記メモリセル表面及び半導体基板上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第３の絶縁膜、この第３の絶縁膜と異なる第４の絶縁膜を順次形成する工程と、前記第４の絶縁膜を、前記メモリセル側部部分を残してエッチングする工程と、前記第４の絶縁膜の残された部分をマスクとして、前記第３の絶縁膜をエッチングするとともに、前記第４の絶縁膜を全て除去することにより、前記メモリセル側部にＬ字型の断面形状を有する側壁を形成する工程を備えることを特徴とするものである。
【００１１】
また、本発明の不揮発性半導体記憶装置の製造方法においては、前記半導体基板上に第２のゲート絶縁膜を介して第１のＭＯＳトランジスタを形成する工程と、  前記第１のＭＯＳトランジスタ上に前記第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に前記第３の絶縁膜、前記第４の絶縁膜を順次形成する工程と、前記第４の絶縁膜を、前記第１のＭＯＳトランジスタ側部部分を残してエッチングする工程と、前記第４の絶縁膜の残された部分をマスクとして、前記第３の絶縁膜をエッチングするとともに、前記第４の絶縁膜を全て除去することにより、前記第１のＭＯＳトランジスタ側部にＬＤＤ側壁を形成する工程を備えることを特徴としている。
【００１２】
さらに、本発明の不揮発性半導体記憶装置の製造方法においては、前記半導体基板上に第３のゲート絶縁膜を介して第２のＭＯＳトランジスタを形成する工程と、前記第２のＭＯＳトランジスタ上に前記第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に前記第３の絶縁膜、前記第４の絶縁膜を順次形成する工程と、前記第２のＭＯＳトランジスタ上に形成された前記第４の絶縁膜をエッチングする工程と、前記第３の絶縁膜をエッチングすることにより、前記第２のＭＯＳトランジスタ側部にＬＤＤ側壁を形成する工程を備えることを特徴としている。
【００１３】
【発明の実施の形態】
以下本発明の実施形態について、図１乃至図７を参照して説明する。
【００１４】
図１に本発明の不揮発性半導体記憶装置における各素子の構造を示す。尚、（ａ）はメモリセル、（ｂ）は第１ＭＯＳＴｒ、（ｃ）は第２ＭＯＳＴｒの構造を示す。
【００１５】
図１（ａ）に示すように、メモリセルは、Ｐ型半導体基板１にＮ＋型のソース領域２とドレイン領域３が形成されている。そして、基板上にはゲート絶縁膜４、電荷蓄積層となるフローティングゲート５、絶縁膜６、コントロールゲート７が順次形成されている。そして、これらの全面には後酸化膜８が形成されており、メモリセル側部から基板表面にかけてＬ字型の側壁９が形成されている。
【００１６】
また、（ｂ）に示すように、第１ＭＯＳＴｒは、Ｐ型半導体基板１にＮ＋のドレイン領域１２、ソース領域１３が形成され、基板上にはゲート絶縁膜１４、ゲート電極１５が順次形成されている。そしてこれらの全面には後酸化膜８が形成されており、ゲート電極１５側部にはＬ字型のＬＤＤ（Ｌｉｇｈｔｌｙ―Ｄｏｐｅｄ―Ｄｒａｉｎ）側壁１９が形成されている。
【００１７】
そして、（ｃ）に示すように、第２ＭＯＳＴｒは、Ｐ型半導体基板１にＮ型のドレイン領域２２、ソース領域２３が形成され、基板上にはゲート絶縁膜１４より薄いゲート絶縁膜２４、ゲート電極２５が順次形成されている。そしてこれらの全面には後酸化膜８が形成されており、ゲート電極２５側部にはＬＤＤ側壁２９が形成されている。
【００１８】
これらメモリセル、第１、第２ＭＯＳＴｒは以下のように形成される。尚、以下図２乃至図５において、（ａ）はメモリセル、（ｂ）は第１ＭＯＳＴｒ、（ｃ）は第２ＭＯＳＴｒにおける工程を示す。先ず、図２に示すように、Ｐ型半導体基板１の所定領域に、メモリセルのソース／ドレイン領域２／３、第１ＭＯＳＴｒのソース／ドレイン領域４／５、第２ＭＯＳＴｒのソース／ドレイン領域６／７となるＮ＋拡散層を形成する。そして、全面にメモリセルのゲート絶縁膜４を構成する酸化膜を形成した後、メモリセル領域にフローティングゲート５となる導電層、ＯＮＯ（Ｏｘｉｄｅ／ＳｉＮ／Ｏｘｉｄｅ）構造の絶縁膜６を順次形成する。次にＰＥＰ（Ｐｈｏｔｏ  Ｅｎｇｒａｖｉｎｇ  Ｐｒｏｃｅｓｓ）によりメモリセル領域を被覆し、第１、第２ＭＯＳＴｒ領域の酸化膜をエッチングし、レジスト剥離後、第１、第２ＭＯＳＴｒ領域に第１ＭＯＳＴｒのゲート絶縁膜１４を構成する酸化膜を形成する。さらに、ＰＥＰによりメモリセル、第１ＭＯＳＴｒ領域を被覆し、第２ＭＯＳＴｒ領域の酸化膜をエッチングし、レジスト剥離後、第２ＭＯＳＴｒのゲート絶縁膜２４となる酸化膜を形成する。そしてコントロールゲート７、ゲート電極１５、２５となる導電層を形成した後、メモリセルとＭＯＳＴｒの各ゲート部をそれぞれＰＥＰ、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により加工する。さらに全面に後酸化膜８を２００〜３００Å形成し、各ゲートを被覆する。
【００１９】
次に、図３に示すように、後酸化膜上８に、ＳｉＮ膜９’を８５０Å、ＴＥＯＳ膜１０を７５０Å順次全面に形成し、エッチングレートの異なる２層を形成する。ＰＥＰによりメモリセル領域、第１ＭＯＳＴｒ領域をマスクした後、第２ＭＯＳＴｒ領域上のＴＥＯＳ膜１０のみをエッチングし、ＳｉＮ膜９’１層とする。
【００２０】
次に、図４に示すように、今度はＰＥＰにより第２ＭＯＳＴｒ領域をマスクして、ＲＩＥによりＴＥＯＳ膜１０をエッチングし、メモリセル及び第１ＭＯＳＴｒのゲート側部にＴＥＯＳ側壁１０’、１０”を形成した後、レジストを剥離する。
【００２１】
次に、図５に示すように、メモリセル、第１ＭＯＳＴｒにおいてはＴＥＯＳ側壁１０’、１０”をマスクにして、ＲＩＥによりＳｉＮ膜９’をエッチングし、さらにＴＥＯＳ側壁１０’、１０”を除去すると、各ゲート側部にＳｉＮ膜からなる側壁９、１９、２９がそれぞれ自己整合的に形成される。このとき、ＴＥＯＳ側壁のマスクによりメモリセル、第１ＭＯＳＴｒにおいてはＬ字型の側壁が形成される。
【００２２】
そして、第１、第２ＭＯＳＴｒにおいては、側壁をＬＤＤ側壁としてイオン注入し、ＬＤＤ領域を形成する。さらに、図６に示すように、全面に層間絶縁膜３１を形成し、所定領域にＲＩＥによりコンタクトホールを開口、コンタクト３２を形成した後、所定パターンのＡｌ等配線層３３を形成する。
【００２３】
このようにして形成された不揮発性半導体記憶装置において、コンタクトホール開口によるメモリセルのダメージは認められず、歩留、信頼性の低下を抑制することができる。また、第１、第２ＭＯＳＴｒのＬＤＤ側壁の形成と同時にメモリセル側壁を形成することができ、新たなプロセスを追加する必要がなく、コスト上昇も抑制される。
【００２４】
尚、メモリセル側壁９は、ゲート側部の後酸化膜８とともにダメージ抑制のための側壁として機能する。フローティングゲート５／絶縁膜６／コントロールゲート７の側部全面に形成されていることが好ましいが、必ずしも全面に形成されていなくても良く、例えば一部が図７に示すようにテーパーを持っていてもよい。そして、同図に示すように、少なくともゲート側部からメモリセル側壁の側部までの距離であり（すなわち側壁９と後酸化膜８の膜厚の和）、実効的にダメージ抑制のための側壁として機能する領域の、絶縁膜６の位置における厚さｄ１と、基板上の後酸化膜８直上における厚さｄ２との比ｄ１／ｄ２が、０．２≦ｄ１／ｄ２≦０．４となることがより好ましい。０．２未満だと、側壁が薄くなり、ゲート絶縁膜４のダメージを抑制することが困難になるとともに、同時に形成される第２ＭＯＳＴｒがリークしやすくなってしまう。一方、０．４を超えると、側壁が必要以上に厚膜化し、成膜時間、エッチング時間が長くなりとともに、同時に形成される第２ＭＯＳＴｒの特性が悪化してしまう。また、後酸化膜８直上における厚さｄ２は、１１００Å未満だとゲート絶縁膜４のダメージを抑制する上で十分でなく、２２００Åを越えると、メモリセル領域が大きくなり、微細化を図ることが困難となるため、１１００Å以上、２２００Å以下であることが好ましい。
【００２５】
本実施形態におけるメモリセルは、ＮＯＲ／ＮＡＮＤ型フラッシュメモリ等不揮発性半導体記憶装置のみならず、他の半導体装置においても適用することが可能である。
【００２６】
【発明の効果】
本発明によれば、複雑なプロセスを必要とすることなく、メモリセルのプラズマダメージを抑制することの可能な不揮発性半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置における各素子の構造を示す図。
【図２】本発明の不揮発性半導体記憶装置の製造工程を示す図。
【図３】本発明の不揮発性半導体記憶装置の製造工程を示す図。
【図４】本発明の不揮発性半導体記憶装置の製造工程を示す図。
【図５】本発明の不揮発性半導体記憶装置の製造工程を示す図。
【図６】本発明の不揮発性半導体記憶装置を示す図。
【図７】本発明の不揮発性半導体記憶装置のメモリセル部を示す図。
【図８】従来の不揮発性半導体記憶装置のメモリセル示す図。
【符号の説明】
１、１０１  半導体基板
２、１２、２２、１０２  ソース領域
３、１３、２３、１０３  ドレイン領域
４、１４、２４、１０４  ゲート絶縁膜
５、１０５  フローティングゲート
６、１０６  絶縁膜
７、１０７  コントロールゲート
８、１０８  後酸化膜
９  側壁
９’  ＳｉＮ膜
１０  ＴＥＯＳ膜
１０’、１０”  ＴＥＯＳ側壁
１５、２５  ゲート電極
１９、２９  ＬＤＤ側壁
３１、１３１  層間絶縁膜
３２、１３２  コンタクト
３３、１３３  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004363457.tif 000008
【図７】
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【図８】
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