(57)【要約】【課題】コストの低減および歩留まりの向上を図ることができ、高耐圧，低損失の炭化珪素の半導体装置およびその製造方法を提供する。【解決手段】本発明のウェハでは、炭化珪素の劈開面である第１の切断方向と第２の切断方向とに沿って複数のショットキーダイオード（素子）９が配置しており、各ショットキーダイオード９におけるショットキー電極６は、その側面が２つの切断方向に沿うように平行四辺形の平面形状で設けられている。ウェハを分離してチップを形成するときには、切断方向が劈開方向に沿っているため、大きな欠陥の発生を伴わずに容易にダイシングを行なうことができる。また、限られたチップ面積の中で電極面積を大きく取ることができるため、得られる電流量を多くすることができる。【選択図】　　　図１
2004063860.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる半導体基板と、
上記半導体基板の上にエピタキシャル成長により設けられた炭化珪素層と、
上記炭化珪素層の上方に設けられた第１電極と
を備える半導体装置であって、上記半導体装置の平面形状における輪郭を構成する辺のうち、互いに平行でない少なくとも２つの辺が、上記半導体基板の劈開面とほぼ平行であることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記輪郭を構成する辺のうちのすべてが、上記半導体基板の劈開面とほぼ平行であることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
上記第１電極の平面形状におけるすべての辺は、上記半導体基板の劈開面とほぼ平行に形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記半導体基板は、六方晶構造における｛　０　０　０　１　｝面から１０度以内の傾きでオフカットされた主面を有しており、
上記劈開面は｛　１　−１　０　０　｝面であることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置において、
上記半導体装置は、ウェハをダイシングすることにより得られたことを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記半導体装置の上記輪郭は、平行四辺形であることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置において、
上記半導体装置の上記輪郭における辺あるいは上記第１電極の平面形状における辺のうちの少なくとも１つが、上記基板上のステップとほぼ垂直に形成されていることを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記炭化珪素層と上記第１電極とはショットキー接合を形成しており、
上記半導体基板の下面上には、上記半導体基板とオーミック接合を形成する第２電極をさらに備えるショットキーダイオードであることを特徴とする半導体装置。
【請求項９】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記炭化珪素層は、上記半導体基板よりも高抵抗で，第１導電型の第１領域と、上記第１領域の上において上記第１領域と接合する第２導電型の第２領域とを含み、
上記半導体基板の下面上に、上記半導体基板とオーミック接触する第２電極をさらに備えるＰＮダイオードであることを特徴とする半導体装置。
【請求項１０】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記炭化珪素層は、上記半導体基板の上に位置し，上記半導体基板よりも高抵抗で第１導電型のドリフト領域と、上記炭化珪素層の上部の一部に設けられた第２導電型のウェル領域と、上記ウェル領域内に設けられた第１導電型のソース領域とを含み、
上記炭化珪素層の一部の上にはゲート絶縁膜が設けられており、
上記炭化珪素層の上には、上記ウェル領域のうち上記ソース領域と上記ドリフト領域とにはさまれた部分のうち少なくとも一部の上に、上記ゲート絶縁膜を挟んで設けられたゲート電極と、上記ウェル領域と上記ソース領域とに接合して設けられたソース電極とを上記第１電極としてさらに備える縦型ＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項１１】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記炭化珪素層は半絶縁性を示し、
上記炭化珪素層の上には、動作領域を有する動作層が設けられており、
上記動作層の上には、上記動作領域とショットキー接合を形成するゲート電極と、上記ゲート電極の側方に位置するソース電極およびドレイン電極とが、上記第１電極として設けられているＭＥＳＦＥＴであることを特徴とする半導体装置。
【請求項１２】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記炭化珪素層は、ソース領域およびドレイン領域を有する動作領域を含み、
上記炭化珪素層の一部の上には、ゲート絶縁膜が設けられており、
上記炭化珪素層の上に上記ゲート絶縁膜を挟んで設けられたゲート電極と、上記ソース領域の上に設けられたソース電極と、上記ドレイン領域の上に設けられたドレイン領域とが、上記第１電極として設けられている横型ＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項１３】
炭化珪素基板からなるウェハ上に炭化珪素層をエピタキシャル成長させる工程（ａ）と、
上記炭化珪素層の上方に、複数の電極を形成する工程（ｂ）と、
上記ウェハを複数のチップに分離する工程（ｃ）と
を備える半導体装置の製造方法であって、
上記工程（ｃ）では、互いに平行でない少なくとも２つの切断線が上記半導体基板の劈開面とほぼ平行となるように切断を行なうことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
上記工程（ｃ）では、全ての切断線が上記半導体基板の劈開面とほぼ平行となるように切断を行うことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３または１４に記載の半導体装置の製造方法において、
上記工程（ｃ）では、ダイシングにより上記ウェハを切断することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３〜１５のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｂ）では、上記電極の平面形状におけるすべての辺を、上記半導体基板の劈開面とほぼ平行に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高耐圧、大電流用に使用される炭化珪素半導体パワーデバイスに関する。
【０００２】
【従来の技術】
近年、高耐圧，大電流を得るためのパワーデバイスを形成するための材料として、以前の主流であったシリコン（Ｓｉ）半導体のかわりに炭化珪素（ＳｉＣ）半導体を用いる開発が進められている。
【０００３】
炭化珪素半導体は、シリコン半導体と比較して１桁程度高い絶縁破壊電界を有している。そのため、炭化珪素半導体を用いてＰＮ接合やショットキー接合を形成した場合には、空乏層を狭くしても逆耐圧を維持することができるという利点があり、デバイス厚さを薄くすることが可能である。さらに、炭化珪素半導体は、高い濃度のキャリアのドーピングが可能であるためオン抵抗の低減を図ることができ、高耐圧低損失のパワーデバイスの実現が可能な材料として期待されている。
【０００４】
このような炭化珪素半導体は様々な結晶系を有しており、その例としては立方晶の３Ｃ−ＳｉＣ、六方晶の４Ｈ−ＳｉＣおよび６Ｈ−ＳｉＣ、菱面体晶の１５Ｒ−ＳｉＣなどが挙げられる。このなかで、立方晶の３Ｃ−ＳｉＣは、２．２ｅＶの低いバンドギャップエネルギーと、１．２ＭＶ／ｃｍ程度の低い絶縁破壊電界を有している。それに対して、六方晶の４Ｈ−ＳｉＣおよび６Ｈ−ＳｉＣは、３ｅＶ以上の高いバンドギャップエネルギーと、２．０ＭＶ／ｃｍ程度の高い絶縁破壊電界を有している。ここで、デバイスには高耐圧低損失の炭化珪素半導体を用いることが好ましいので、六方晶の４Ｈ−ＳｉＣおよび６Ｈ−ＳｉＣを選択するのが好ましいといえる。
【０００５】
現在のところ六方晶の炭化珪素半導体ウェハで入手できるのは、（　０　０　０　１　）面の主面を有するものが主流である。
【０００６】
パワーデバイスとしては、高いキャリア濃度を有する低抵抗ウェハ上に、低いキャリア濃度を有し，耐圧を維持するための高抵抗層をエピタキシャル成長させたものを用いる。ここで、（　０　０　０　１　）ジャスト面を主面とする低抵抗ウェハの上に高抵抗層を成長させると、ウェハ表面では、テラス幅の広さに起因して高抵抗層の原料化学種が２次元核成長して、異なる方向性で合体して双晶が形成されてしまう。このように結晶性の悪い高抵抗層が形成されると、デバイスの耐圧が低下してしまう。
【０００７】
そこで、ウェハとして、（　０　０　０　１　）ジャスト面ではなく（　０　０　０　１　）面から数度傾いた主面を有するオフカット基板を用いることにより、結晶性の高い高抵抗層を形成する方法が採用されている。オフカット基板では、（　０　０　０　１　）ジャスト面を主面とする基板と比較して、ステップの密度が高くテラス幅が狭い。そのため、オフカット基板上に高抵抗層の原料化学種を供給すると、原料化学種が飛来して成長表面上のステップまで移動して、いわゆるステップフロー成長モードで結晶が成長する。
【０００８】
現在、主面が結晶面から＜　１　１　−２　０　＞方向あるいは＜　１　−１　０　０　＞方向に傾いたオフカット基板が流通している。＜　１　１　−２　０　＞方向にオフカットされた基板表面では、＜　１　１　−２　０　＞方向と垂直な＜　１　−１　０　０　＞方向にステップが形成され、＜　１　−１　０　０　＞方向にオフカットされた基板表面では、＜　１　−１　０　０　＞方向と垂直な＜　１　１　−２　０　＞方向にステップが形成される。オフ角の傾きは大きすぎると本来の面と異なる面がでるおそれが生じるので、オフ角の傾きは１０度以内であることが好ましい。
【０００９】
一般的に、半導体装置（デバイス）は、多数の素子を一括して作りこんだウェハを、素子ごとに分離して複数のチップとする工程を経て形成される。この方法では、単一の素子を個々に作り込む方法よりも製造コストが低減される。それに加えて、工程途中では小面積のチップよりも大面積のウェハのほうが取扱いが容易であるという利点を有する。
【００１０】
図３（ａ）は、シリコン（Ｓｉ）半導体を用いた半導体装置の製造工程のうちで，ウェハからチップを切り出す工程を示す概略図である。通常では、（　１　０　０　）面を主面とするウェハ２１を用いて、第１の切断方向と、それとほぼ垂直な第２の切断方向とに沿って切断分離することにより、長方形のチップが形成される。このとき、シリコンの硬度は大きくないので、任意の方向に向かって容易にウェハを切断することができる。
【００１１】
炭化珪素（ＳｉＣ）を用いた半導体装置においても、シリコン半導体と同じようにウェハを分離切断してチップを形成する。六方晶の炭化珪素のウェハを用いる場合には、オリフラと垂直な＜　１　１　−２　０　＞方向を第１の切断方向として、第１の切断方向と垂直な方向を第２の切断方向として、その両方向に沿って切断を行なう。この切断は、ダイヤモンドなどの硬い物質の細かな砥粒がついたブレードと呼ばれる刃を回転することにより行われる。
【００１２】
【発明が解決しようとする課題】
しかしながら、炭化珪素はダイヤモンドに次いでモース硬度の高い材料であるため、切断を繰り返すにしたがってブレードが著しく劣化してしまう。すると、ウェハの切断時にブレードの刃が接触して失われる領域（以下では切りしろと示す）が大きくなって素子の取れ数が少なくなるので、コストが高くなるという不具合が生じてしまう。
【００１３】
また、ダイシング時に欠陥が発生して素子の動作領域付近にまで到達することもあり、素子の耐圧低下の原因になるとともに歩留まりが低下してしまう。
【００１４】
本発明の目的は、上述の問題点に鑑み、ウェハの切断を容易化する手段を講ずることにより、コストの削減と歩留まりの向上とを図りつつ、高耐圧，低損失の炭化珪素の半導体装置およびその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の半導体装置は、炭化珪素からなる半導体基板と、上記半導体基板の上にエピタキシャル成長により設けられた炭化珪素層と、炭化珪素層の上方に設けられた第１電極とを備える半導体装置であって、上記半導体装置の平面形状における輪郭を構成する辺のうち、互いに平行でない少なくとも２つの辺が、上記半導体基板の劈開面とほぼ平行であることを特徴とする。
【００１６】
これにより、従来よりもウェハの切断を容易にすることができるので、刃の劣化の抑制と切りしろの幅の削減とを図ることができる。したがって、素子の取れ数を多くすることができるとともに、コストを削減することができる。さらに、欠陥の発生が抑制されるので、歩留まりの向上を図ることもできる。
【００１７】
上記輪郭を構成する辺のうちのすべてが、上記半導体基板の劈開面とほぼ平行であることが好ましい。
【００１８】
上記第１電極の平面形状におけるすべての辺は、上記半導体基板の劈開面とほぼ平行に形成されていることにより、限られたチップ面積の中で電極面積を大きく取ることができ、得られる電流量を多くすることができる。
【００１９】
上記半導体基板は、六方晶構造における｛　０　０　０　１　｝面から１０℃以内の傾きでオフカットされた主面を有しており、上記劈開面は｛　１　−１　０　０　｝面であってもよい。
【００２０】
上記半導体装置は、ウェハをダイシングすることにより得られたことが好ましい。
【００２１】
上記半導体装置の輪郭は、平行四辺形であることにより、ウェハの切断方向が２つであるので、少ないセット回数で切断を行うことができる。
【００２２】
上記半導体装置の輪郭における辺あるいは上記第１電極の平面形状における辺のうちの少なくとも１つが、上記基板上のステップとほぼ垂直に形成されていることにより、より正確に劈開面に沿ってダイシングを行うことができる。
【００２３】
上記炭化珪素層と上記第１電極とはショットキー接合を形成しており、上記半導体基板の下面上には、上記半導体基板とオーミック接合を形成する第２電極をさらに備えるショットキーダイオードであってもよい。
【００２４】
上記炭化珪素層は、上記半導体基板よりも高抵抗で，第１導電型の第１領域と、上記第１領域の上において上記第１領域と接合する第２導電型の第２領域とを含み、上記半導体基板の下面上に、上記半導体基板とオーミック接触する第２電極をさらに備えるＰＮダイオードであってもよい。
【００２５】
上記炭化珪素層は、上記半導体基板の上に位置し，上記半導体基板よりも高抵抗で第１導電型のドリフト領域と、上記炭化珪素層の上部の一部に設けられた第２導電型のウェル領域と、上記ウェル領域内に設けられた第１導電型のソース領域とを含み、上記炭化珪素層の一部の上には、ゲート絶縁膜が設けられており、上記炭化珪素層の上には、上記ウェル領域のうち上記ソース領域と上記ドリフト領域とにはさまれた部分のうち少なくとも一部の上に、ゲート絶縁膜を挟んで設けられたゲート電極と、上記ウェル領域と上記ソース領域とに接合して設けられたソース電極とを上記第１電極としてさらに備える縦型ＭＩＳＦＥＴであってもよい。
【００２６】
上記炭化珪素層は半絶縁性を示し、上記炭化珪素層の上には、動作領域を有する動作層が設けられており、上記動作層の上には、上記動作領域とショットキー接合を形成するゲート電極と、上記ゲート電極の側方に位置するソース電極およびドレイン電極とが、上記第１電極として設けられているＭＥＳＦＥＴであってもよい。
【００２７】
上記炭化珪素層は、ソース領域およびドレイン領域を有する動作領域を含み、上記炭化珪素層の一部の上には、ゲート絶縁膜が設けられており、上記炭化珪素層の上に上記ゲート絶縁膜を挟んで設けられたゲート電極と、上記ソース領域の上に設けられたソース電極と、上記ドレイン領域の上に設けられたドレイン領域とが、上記第１電極として設けられている横型ＭＩＳＦＥＴであってもよい。
【００２８】
本発明の半導体装置の製造方法は、炭化珪素基板からなるウェハ上に炭化珪素層をエピタキシャル成長させる工程（ａ）と、上記炭化珪素層の上方に、複数の電極を形成する工程（ｂ）と、上記ウェハを複数のチップに分離する工程（ｃ）とを備える半導体装置の製造方法であって、上記工程（ｃ）では、互いに平行でない少なくとも２つの切断線が上記半導体基板の劈開面とほぼ平行となるように切断を行なうことを特徴とする。
【００２９】
これにより、切断面が半導体基板の劈開面にほぼ一致するので、従来よりも容易にウェハを切断することができる。したがって、切断に用いる刃の劣化を抑制し、切りしろの幅を狭くすることができる。したがって、素子の取れ数を多くすることができるとともに、コストの削減を図ることができる。さらに、欠陥の発生を抑制することができるので、歩留まりの向上を図ることができる。
【００３０】
上記工程（ｃ）では、全ての切断線が上記半導体基板の劈開面とほぼ平行となるように切断を行うことが好ましい。
【００３１】
上記工程（ｃ）では、ダイシングにより上記ウェハを切断することにより、より工程の容易にすることができる。
【００３２】
上記工程（ｂ）では、上記電極の平面形状におけるすべての辺を、上記半導体基板の劈開面とほぼ平行に形成することにより、限られたチップ面積の中で電極面積を大きく取ることができるので、電流量の多い半導体装置を得ることができる。
【００３３】
【発明の実施の形態】
以下に、複数の素子が形成されたウェハを分離してチップを形成する際に、平行でない少なくとも２つの方向の分離を劈開面に沿って行なう本発明について説明する。
【００３４】
（第１の実施の形態）
図１（ａ），（ｂ）は、第１の実施形態において、複数のショットキーダイオード（素子）が設けられたウェハを示す平面図およびＩ−Ｉ線における断面図である。
【００３５】
図１（ａ）に示すように、本実施形態のウェハでは、第１の切断方向と第１の切断方向から６０度傾いた第２の切断方向とに沿って複数のショットキーダイオード（素子）９が配置しており、各ショットキーダイオード９におけるショットキー電極６およびボンディングパッド７は、その側面が２つの切断方向に沿うように設けられている。
【００３６】
図１（ｂ）に示すように、本実施形態のウェハには、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し，濃度１×１０１８ｃｍ−３　〜５×１０１９　ｃｍ−３程度のｎ型不純物を含む４Ｈ−ＳｉＣからなる半導体基板１が用いられている。そして、半導体基板１の上面（主面）上には、半導体基板１よりも低濃度のｎ型キャリアを含み，厚さ１０μｍの炭化珪素の高抵抗層２が設けられている。高抵抗層２の上部には、動作領域８と、動作領域８の側方を囲み，ｐ型不純物を含むガードリング３とが設けられている。そして、高抵抗層２のうちガードリング３の外縁部の上を覆うように，厚さ１μｍの高フィールド酸化膜５が設けられており、高抵抗層２のうち動作領域８およびガードリング３の内縁部の上から高フィールド酸化膜５の上に亘って厚さ２００ｎｍのニッケル（Ｎｉ）からなるショットキー電極６が設けられている。ショットキー電極６の上には、厚さ数μｍのアルミニウム（Ａｌ）からなるボンディングパッド７が設けられている。半導体基板１の下面（裏面）上には、厚さ２００ｎｍ程度のニッケルからなるオーミック電極４が設けられている。
【００３７】
なお、本明細書中では、半導体基板１のうち高抵抗層２と接する面を上面（主面）として、オーミック電極４と接する面を下面（裏面）として、その方向に上下を規定する。また、本明細書において、動作領域とは、素子の動作のための電流が流れる領域を示すものとする。
【００３８】
次に、本実施形態の半導体装置の製造方法について図２（ａ）〜（ｃ）を参照しながら説明する。図２（ａ）〜（ｃ）は、第１の実施形態の半導体装置のウェハを示す断面図である。
【００３９】
まず、図２（ａ）に示す工程で、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し，濃度１×１０１８　ｃｍ−３〜５×１０１９　ｃｍ−３程度のｎ型キャリアを含む４Ｈ−ＳｉＣからなる半導体基板１を用意する。そして、半導体基板１の主面上に、熱ＣＶＤ法により、シラン（Ｓｉｎ　Ｈ２ｎ＋２）やプロパン（Ｃ２Ｈ６）などの原料ガス，水素（Ｈ２　）などのキャリアガスおよび窒素ガス（Ｎ２　）などのドーパントガスを供給することにより、基板よりも低キャリア濃度の高抵抗層２をエピタキシャル成長させる。例えば、６００Ｖの耐圧を示すショットキーダイオードを得るためには、高抵抗層２の厚さを１０μｍ以上として、キャリア濃度を濃度１×１０１５　ｃｍ−３　〜１×１０１６　ｃｍ−３　に設定することが望ましい。
【００４０】
次に、高抵抗層２の上に、厚さ１μｍの酸化シリコン（ＳｉＯ２　）膜を堆積して、フォトリソグラフィー法およびドライエッチング法によりパターニングすることにより、注入マスク（図示せず）を形成する。
【００４１】
そして、注入マスクの上から、ｐ型不純物として，３０ＫｅＶの注入エネルギーでボロン（Ｂ）をイオン注入する。このとき、欠陥の発生を抑制するために、基板温度を５００℃以上の温度に保ってイオン注入を行なう。なお、ｐ型不純物として、ボロンのかわりにアルミニウムを用いてもよい。
【００４２】
その後、注入マスクを除去してから、アルゴン（Ａｒ）や窒素などの不活性ガス雰囲気中で１５００℃以上の温度で活性化アニールを行なう。これにより、高抵抗層２のうち動作領域８の側方を囲む部分に、注入量１×１０１５　ｃｍ−２　のボロンを含む帯状のガードリング３を形成する。ここで、動作領域８の平面形状は平行四辺形（菱形を含む）であり、その各辺が＜　１　１　−２　０　＞方向と概ね平行になるように設定する。
【００４３】
次に、図２（ｂ）に示す工程で、半導体基板１の下（裏面）面上に厚さ２００ｎｍ程度のニッケルを蒸着した後、アルゴンや窒素などの不活性ガス雰囲気中において，温度１０００℃で２分間前後の熱処理を行なうことにより、オーミック電極４を形成する。その後、オーミック電極４の下面上に厚さ１μｍ程度の金（Ａｕ）膜（図示せず）を蒸着する。
【００４４】
次に、ＣＶＤ法により、高抵抗層２の上面上に厚さ１μｍ程度のシリコン酸化膜を形成して、フォトリソグラフィー法およびフッ酸エッチング法を行なうことにより、ガードリング３の外縁部の上を覆う帯状の高抵抗フィールド酸化膜５を形成する。このとき、ガードリング３のうち少なくとも内縁部は露出させた状態にしておく。
【００４５】
次に、図２（ｃ）に示す工程で、高抵抗層２の上面上に、真空蒸着法により厚さ２００ｎｍのニッケルを堆積して、フォトリソグラフィー法およびウェットエッチング法によってパターニングすることにより、高抵抗層２の動作領域８およびガードリング３の内縁部の上から高抵抗フィールド酸化膜５の上に亘ってショットキー電極６を形成する。ここで、ショットキー電極６の外側面のエッジ部が、高抵抗フィールド酸化膜５を挟んでガードリング３の上にくるように設定する。また、ショットキー電極６の平面形状は平行四辺形であり、その各辺が＜　１　１　−２　０　＞方向と概ね平行になるように設定する。
【００４６】
次に、不活性ガス中において４００℃程度の温度で５分間の熱処理を行なうことにより、動作時におけるリーク電流を抑制することができる。
【００４７】
その後、基板上に厚さ数μｍ程度のアルミニウムを蒸着して、フォトリソグラフィー法およびウェットエッチング法によりパターニングを行なうことにより、ワイヤーボンディングのボンディングパッド７を形成する。以上の工程により、本実施形態のウェハを得ることができる。
【００４８】
なお、動作領域８，ショットキー電極６の平面形状は平行四辺形となっており、その頂点は、電界集中を避けるために５０μｍ以上の曲率半径をもって丸められている。このように、複数のショットキーダイオードが形成されたウェハはダイシング工程を経てチップとなるが、以下にそのダイシング工程について説明する。
【００４９】
まず、ダイシング装置にセットされたウェハを、＜　１　１　−２　０　＞方向に設定された第１の切断方向に合わせて切断する。続いて、ウェハを固定している試料台を６０度だけ回転させて第２の切断方向に合わせて切断する。この方法によれば、全ての切断方向を＜　１　１　−２　０　＞方向にほぼ平行とすることにより、平行四辺形の平面形状を有するチップを得ることができる。
【００５０】
六方晶で（　０　０　０　１　）面を主面とするウェハの壁界面は｛　１　−１　０　０　｝面であり、｛　１　−１　０　０　｝面は（　０　０　０　１　）面と垂直で、＜　１　１　−２　０　＞方向と平行である。ダイシングによって得られる切断面が主面に対してほぼ垂直であるから、＜　１　１　−２　０　＞方向に平行にカットすれば、切断面はほぼ｛　１　−１　０　０　｝面となる。本発明では（　０　０　０　１　）面から数度オフカットされた主面をもつ基板を用いるが、オフ角が１０度以内と小さいので切断面はほぼ｛　１　−１　０　０　｝面となる。
【００５１】
ここで、＜　１　１　−２　０　＞方向に合わせて切断を行なうと、実際の切断面は｛　１　−１　０　０　｝面と一致する場合もあれば、ずれが生じる場合もある。特に、主面がオフカットされたウェハでは、そのオフカットの角度の分だけずれてダイシング装置にセットされるので、チップの切断面にはオフカット角程度にずれが生じうる。しかし、たとえ｛　１　−１　０　０　｝面から数度のずれが生じた場合にも、従来よりも劈開面に近い切断面でダイシングを行なうことができるので、効果を得ることができる。以上述べた壁界面からのずれという観点からも、ウェハのオフカットの角度は１０度以内であることが好ましい。
【００５２】
次に、チップをリードフレームにダイボンディングし、ショットキー電極６をリードフレームにワイヤーボンディングした後、樹脂封止してパッケージングする。以上の工程により、本実施形態の半導体装置（チップ）を形成することができる。
【００５３】
ところで、本実施形態では、ウェハ上に素子を形成してチップに分離するときの基準として、オリフラのかわりにステップを基準としてもよい。ウェハメーカーは、炭化珪素基板におけるオリフラの方向は結晶軸から最大で１０度もずれていると公言しているため、オリフラよりステップを基準としたほうが正確に劈開面を知ることができる。以下に、その方法について具体的に説明する。
【００５４】
（　０　０　０　１　）面から＜　１　１　−２　０　＞方向にオフカットされたウェハには、＜　１　−１０　０　＞方向にステップが存在しており、この＜　１　−１　０　０　＞方向に沿ったステップから３０°あるいは９０°だけ傾いた方向で切断すると｛　１　−１　０　０　｝面の切断面が得られる。本実施形態においては、ステップを基準として、これらの｛　１　−１　０　０　｝面のうち＜　１　−１　０　０　＞方向から９０°傾いた面を平行四辺形の第１の辺の面とする。
【００５５】
そして、注入マスクの位置合わせ時やショットキー電極６およびボンディングパッド７の形成時には、上記のステップと垂直な第１の辺に沿ってウェハの方向あわせを行なう。
【００５６】
その後、ウェハをダイシングする際には、上記のステップと垂直な方向を第１の切断方向として切断を行なう。その後、第１の方向から６０度あるいは１２０度傾いた第２の方向に沿って切断を行なう。
【００５７】
次に、本実施形態の方法によりウェハをダイシングしたときに失われる部分の幅（切りしろ）の測定結果について、従来の切断方法の測定結果と比較しながら説明する。この測定では、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８°傾けてオフカットされた直径２インチの４Ｈ−ＳｉＣの基板を用いた。そして、その基板の上に複数の素子が形成されたものを１０枚用意して、１枚のブレードを用いて切断を繰り返した。
【００５８】
図３（ａ）は、従来の切断方向を示す概略図である。この方法では、オリフラと垂直な＜　１　１　−２　０　＞方向が第１の切断方向となり、第１の切断方向と垂直な方向が第２の切断方向となるように設定して、辺の長さが２ｍｍのチップ領域が並ぶ直径２インチのウェハの切断を行った。本明細書中では、チップ領域とはウェハにおいて１つの素子に割り当てられる領域のことをいい、実際に得られるチップの大きさにダイシングにより失われる領域（切りしろ）の大きさを足した面積を有している。
【００５９】
図１１（ａ）は、従来の方法により炭化珪素のウェハを切断したときの切りしろの測定結果を示す表図である。図１１（ａ）に示すように、処理枚数が増加するに従って、第１の切断方向，第２の切断方向のいずれにおいても切りしろが大きくなっている。この切りしろの増大はブレードの劣化に起因している。ブレードの劣化はシリコン半導体など他の材料を切断するときにも起こるが、炭化珪素半導体はダイヤモンドに次いでモース硬度の大きな材料であるため、特に顕著な劣化が起こる。
【００６０】
また、オリフラに平行な第１の切断方向では、処理枚数が１枚目のときの切りしろが５０μｍで１０枚目のときの切りしろが１００μｍであるのに対し、オリフラに垂直な第２の切断方向では、処理枚数が１枚目のときの切りしろが５０μｍで１０枚目のときの切りしろが２００μｍであった。これからわかるように、オリフラに垂直な方向では、処理枚数の増加に伴う切りしろの拡大の割合が大きい。従来では、この切りしろを確保するために、ウェハ上の素子間距離を２５０μｍ程度に大きく設定する必要があった。
【００６１】
図４は、従来において、処理枚数が１０枚目のときのウェハから切断されたチップの拡大図である。オリフラと平行な第１の切断方向の端面における凹凸は比較的緩やかであるが第２の切断方向の端面では大きな凹凸が生じており、チップのエッジ付近では、端面から５００μｍ程度にかけて表面層が剥離しているのが多く見られた。
【００６２】
これは、第１の切断方向はへき開方向の＜　１　１　−２　０　＞方向にほぼ沿っているので、小さな応力で切断を行なうことができるが、第２の切断方向は劈開面に沿っていないため、切断時には大きな応力がかかって欠けが生じたり、さらに、結晶軸方向に沿ったミクロなへき開が起こってしまうことに起因する。このような欠けやへき開がおこると、広い領域の切りしろが必要になるだけでなく半導体素子の耐圧低下の原因となってしまう。
【００６３】
図３（ｂ）は、本実施形態の切断方向を示す概略図である。この測定では、辺の長さが２ｍｍおよび３．４ｍｍのチップ領域が並ぶ直径２インチのウェハをダイシングして、失われた領域の幅を求めた。
【００６４】
図１１（ｂ）は、本実施形態の方法により炭化珪素のウェハを切断したときの切りしろの測定結果を示す表図である。図１１（ｂ）に示すように、第１の切断線，第２の切断線ともに、切りしろは処理枚数１枚目で５０μｍ、処理枚数１０枚目で１００μｍであった。また、チップ端に大きな欠けは見られなかった。そのため、ウェハ上の素子間の間隔を、従来よりも短い１５０μｍ程度に設定することができる。
【００６５】
本実施形態では、ウェハの切断線を劈開面に合わせるため、従来よりも容易にダイシングを行なうことができる。これにより、チップの欠けなどを発生しにくくすることができ、ダイシングに用いるブレード等の刃の劣化を抑制することができ、切りしろの幅を狭くすることができる。これにより、素子の取れ数を多くすることができ、さらに、コストの削減を図ることができる。
【００６６】
また、劈開面に沿って切断を行うとウェハにかかる応力を低減することができるため、従来と比較して欠陥の発生を抑制することができる。これにより、欠陥が素子の動作領域にまで延びることに起因する素子の耐圧低下を防ぐことができ、歩留まりを向上させることができる。
【００６７】
さらに、チップの平面形状に対応させて、平行四辺形の平面形状のショットキー電極６を形成することにより、限られたチップ面積の中で、電極面積を大きく取ることができ、得られる電流量を多くすることができる。
【００６８】
また、切断する方向は従来と同じ２方向であるので、ダイシング装置において、切断方向を変えるときにウェハを回転させてセットする回数の増加を伴うこともない。
【００６９】
（第２の実施の形態）
図５（ａ），（ｂ）は、第２の実施形態において、複数のショットキーダイオード（素子）が形成されたウェハを示す平面図およびＶ−Ｖ線における断面図である。
【００７０】
図５（ａ）に示すように、本実施形態のウェハでは、第１の切断方向と、第１の切断方向から６０度傾いた第２，第３の切断方向とによって区切られたチップ領域内に複数のショットキーダイオード（素子）９が配置しており、各ショットキー電極６およびボンディングパッド７は、その側面が３つの切断方向に平行な三角形の平面形状を有している。その三角形の頂点は、電界集中を避けるために５０μｍ以上の曲率半径をもって丸められている。その他の構造，製造方法は第１の実施形態の記載事項と同様であるので説明を省略する。
【００７１】
ウェハを分離するときには、ウェハをダイシング装置の試料台上にセットして第１の切断方向で切断した後に、試料台を６０度だけ回転させて第２の切断方向で切断し、さらに試料台を６０度回転させて第３の切断方向で切断する。
【００７２】
以下に、本実施形態の方法によりウェハをダイシングしたときに失われる部分の幅（切りしろ）の測定結果について図１１（ｃ）を参照しながら説明する。この測定は、長さ２ｍｍの各辺を有する三角形のチップ領域を有する直径２インチのウェハをダイシングすることにより行った。
【００７３】
図１１（ｃ）は、本実施形態の方法により炭化珪素のウェハを切断したときの切りしろの測定結果を示す表図である。図７に示すように、第１の切断方向では、切りしろが処理枚数１枚目で５０μｍ，処理枚数１０枚目で１２０μｍであった。第２の切断方向では、切りしろは処理枚数１枚目で５０μｍ，１０枚目で１１０μｍ、第３の切断方向では、切りしろは処理枚数１枚目で５０μｍ，１０枚目で１２０μｍであった。また、チップ端に大きな欠けは見られなかった。そのため、ウェハ上の素子間の間隔を、従来よりも短い１５０μｍ程度に設定することができる。
【００７４】
本実施形態では、ウェハの切断線を劈開面に合わせるため、従来よりも容易にダイシングを行なうことができる。これにより、ダイシングに用いるブレード等の刃の劣化を抑制することができ、切りしろの幅を狭くすることができる。これにより素子の取れ数を多くすることができ、さらに、コストの削減を図ることができる。
【００７５】
また、劈開面に沿って切断を行うとウェハにかかる応力を低減することができるため、従来と比較して欠陥の発生を抑制することができる。これにより、欠陥が素子の動作領域にまで延びることに起因する素子の耐圧低下を防ぐことができ、歩留まりを向上させることができる。
【００７６】
さらに、チップの平面形状に対応させて、平行四辺形の平面形状のショットキー電極６を形成することにより、限られたチップ面積の中で、電極面積を大きく取ることができ、得られる電流量を多くすることができる。
【００７７】
（第３の実施形態）
図６（ａ），（ｂ）は、第３の実施形態において、複数のＰＮダイオード（素子）が設けられたウェハを示す平面図および　ＶＩ　−　ＶＩ　線における断面図である。
【００７８】
図６（ａ）に示すように、本実施形態のウェハでは、第１の切断方向と第１の切断方向から６０度傾いた第２の切断方向とに沿って複数のＰＮダイオード（素子）２０が配置しており、各ＰＮダイオード２０における第２電極１７およびボンディングパッド１８は、その側面が２つの切断方向に沿うように平行四辺形の平面形状で設けられている。
【００７９】
図６（ｂ）に示すように、本実施形態のウェハには、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し，濃度１×１０１８ｃｍ−３　以上のｎ型キャリアを含む４Ｈ−ＳｉＣからなる半導体基板１１を用いる。半導体基板１１の上には、半導体基板１１よりも低い濃度のｎ型キャリアを含む第１領域１３ａと、第１領域１３ａの上に設けられ，高濃度のｐ型不純物を含む第２領域１３ｂと、第２領域１３ｂの上に設けられ，第２領域１３ｂよりも高い濃度のｐ型不純物を含むｐ＋　層１４とからなる炭化珪素層１２が設けられている。炭化珪素層１２には、動作領域１９の側方を囲むように数μｍの深さの溝１５が設けられており、メサ構造が形成されている。
【００８０】
炭化珪素層１２のうちｐ＋　層１４の上には、ｐ＋　層１４とオーミック接触し，アルミニウムとニッケルとが交互に積層された厚さ２００ｎｍ程度の第２電極（ｐ型オーミック電極）１７が設けられており、第２電極１７の上にはボンディンパッド１８が設けられている。
【００８１】
半導体基板１１の下面（裏面）上には、ニッケルからなる厚さ２００ｎｍ程度の第１電極（ｎ型オーミック電極）１６が設けられており、第１電極１６の下面上には、金膜（図示せず）が設けられている。
【００８２】
次に、本実施形態のウェハの製造方法について図７（ａ）〜（ｃ）を参照しながら説明する。図７（ａ）〜（ｃ）は、第３の実施形態のウェハ状態の半導体装置の製造工程を示す断面図である。
【００８３】
まず、図７（ａ）に示す工程で、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し，濃度１×１０１８　ｃｍ−３　ｃｍ−３以上のｎ型キャリアを含む４Ｈ−ＳｉＣからなる半導体基板１１を用意する。
【００８４】
そして、半導体基板１の主面上に、熱ＣＶＤ法により、シランやプロパンなどの原料ガス，水素（Ｈ２　）などのキャリアガスおよび窒素ガスなどのドーパントガスを供給することにより、基板よりも低キャリア濃度の炭化珪素層１２をエピタキシャル成長させる。例えば、６００Ｖの耐圧を示すＰＮダイオードを得るためには、炭化珪素層１２の厚さを１０μｍ以上として、キャリア濃度を濃度１×１０１５　ｃｍ−３　〜１×１０１６ｃｍ−３　に設定することが望ましい。
【００８５】
次に、図７（ｂ）に示す工程で、基板上からアルミニウムまたはボロンをイオン注入することにより、炭化珪素層１２の上部にｐ型の第２領域１３ｂを形成する。このとき、炭化珪素層１２のうち第２領域１３ｂを除く領域は第１領域１３ａとなる。ここで、第２領域１３ｂは、少なくとも第１領域１３ａのｎ型キャリア濃度の１０倍以上である１×１０１７　ｃｍ−３　〜１×１０１８ｃｍ−３のｐ型キャリア濃度を有することが好ましく、また、動作時に発生する空乏層が第１領域１３ａにまで到達しないような深さ，例えば１μｍ程度の深さに設定される。
【００８６】
次に、第２領域１３ｂの上部にアルミニウムまたはボロンをイオン注入することにより、炭化珪素層２１のうち第２領域１３ｂの上に位置する部分（最表面）に、濃度１×１０１８　ｃｍ−３　以上のｐ型不純物を含むｐ＋　層１４を形成する。このｐ＋　層１４により、後に形成される第２電極１７と第２領域１３ｂとの間にオーミック接合を形成することができる。その後、ボロンまたはアルミニウムを活性化するために、不活性ガス雰囲気中において１５００℃以上の温度で３０分間の活性化アニール処理を行なう。
【００８７】
次に、フォトリソグラフィーおよびドライエッチングにより、各辺が＜　１　１　−２０　＞方向と平行な平行四辺形の動作領域１９の側方を囲むように、数μｍの深さを有する溝１５を終端構造として形成する。これによりメサ構造が形成される。ここで、溝１５は、少なくともＰＮ接合が形成される部分よりも深く形成する。
【００８８】
次に、図７（ｃ）に示す工程で、半導体基板１１の下面（裏面）上に厚さ２００ｎｍ程度のニッケルを蒸着した後、アルゴンや窒素などの不活性ガス雰囲気中において，温度１０００℃で２分間前後の熱処理を行なうことにより第１電極（ｎ型オーミック電極）１６を形成する。その後、オーミック電極４の下面上に厚さ１μｍ程度の金膜（図示せず）を蒸着する。
【００８９】
次に、炭化珪素層１２のうちｐ＋　層１４の上に、レジストを堆積させてフォトリソグラフィーによりパターニングした後、厚さ２００ｎｍ程度のアルミニウムとニッケルとの積層膜を蒸着してリフトオフすることにより、各辺が＜　１　１　−２　０＞方向と平行な平行四辺形の第２電極（ｐ型オーミック電極）１７を形成する。その後、オーミック特性を得るためにアルゴンや窒素などの不活性ガス雰囲気中において，温度１０００℃で２分間前後の熱処理を行なう。
【００９０】
その後、基板上に厚さ１μｍ程度のアルミニウムを蒸着して、フォトリソグラフィー法およびウェットエッチング法によりパターニングを行なうことにより、ワイヤーボンディングのボンディングパッド１８を形成する。以上の工程により、本実施形態のウェハを得ることができる。
【００９１】
なお、ｐ＋　層１４，動作領域１９，第２電極１７の平面形状は平行四辺形となっており、その頂点は、電界集中を避けるために５０μｍ以上の曲率半径をもって丸められている。このように、複数のショットキーダイオードが形成されたウェハはダイシング工程を経てチップとなるが、以下にそのダイシング工程について説明する。
【００９２】
まず、ダイシング装置にセットされたウェハを、＜　１　１　−２　０　＞方向に設定された第１の切断方向に合わせて切断する。続いて、ウェハを固定している試料台を６０度だけ回転させて第２の切断方向に合わせて切断する。この方法によれば、全ての切断方向を＜　１　１　−２　０　＞方向にほぼ平行とすることにより、平行四辺形の平面形状を有するチップを得ることができる。
【００９３】
六方晶で（　０　０　０　１　）面を主面とするウェハの壁界面は｛　１　−１　０　０　｝面であり、｛　１　−１　０　０　｝面は（　０　０　０　１　）面と垂直で、＜　１　１　−２　０　＞方向と平行である。ダイシングによって得られる切断面が主面に対してほぼ垂直であるから、＜　１　１　−２　０　＞方向に平行にカットすれば、切断面はほぼ｛　１　−１　０　０　｝面となる。本発明では（　０　０　０　１　）面から数度オフカットされた主面をもつ基板を用いるが、オフ角が１０度以内と小さいので切断面はほぼ｛　１　−１　０　０　｝面となる。
【００９４】
ここで、＜　１　１　−２　０　＞方向に合わせて切断を行なうと、実際の切断面は｛　１　−１　０　０　｝面と一致する場合もあれば、ずれが生じる場合もある。特に、主面がオフカットされたウェハでは、そのオフカットの角度の分だけずれてダイシング装置にセットされるので、チップの切断面にはオフカット角程度にずれが生じうる。しかし、たとえ｛　１　−１　０　０　｝面から数度のずれが生じた場合にも、従来よりは劈開面に近い方向でダイシングを行なうことができるので、効果を得ることができる。以上述べた壁界面からのずれという観点からも、ウェハのオフカットの角度は１０度以内であることが好ましい。
【００９５】
次に、チップをリードフレームにダイボンディングし、第２電極１７をリードフレームにワイヤーボンディングした後、樹脂封止してパッケージングする。以上の工程により、本実施形態の半導体装置（チップ）を形成することができる。
【００９６】
ところで、本実施形態では、ウェハ上に素子を形成してチップに分離するときの基準として、第１の実施形態と同様にステップを基準としてもよい。
【００９７】
次に、本実施形態の方法によりウェハをダイシングしたときに失われる部分の幅（切りしろ）の測定結果について、図１２（ａ）を参照しながら説明する。この測定は、第１の実施形態と同様の方法を用いて、辺の長さが２ｍｍおよび３．４ｍｍのチップ領域が並ぶ直径２インチのウェハをダイシングして、失われた領域の幅を求めた。
【００９８】
図１２（ａ）は、本実施形態の方法により炭化珪素のウェハを切断したときの切りしろの測定結果を示す表図である。図１２（ａ）に示すように、第１の切断線，第２の切断線ともに、切りしろは処理枚数１枚目で５０μｍ、処理枚数１０枚目で１００μｍであった。また、チップ端に大きな欠けは見られなかった。そのため、ウェハ上の素子間の間隔を従来よりも短い１５０μｍ程度に設定することができる。
【００９９】
本実施形態では、第１の実施形態と同様の効果を得ることができるので、その記載は省略する。
【０１００】
（第４の実施形態）
図８（ａ），（ｂ）は、第４の実施形態において、複数のＰＮダイオード（素子）が設けられたウェハを示す平面図および　Ｘ　−　Ｘ　線における断面図である。
【０１０１】
図８（ａ）に示すように、本実施形態のウェハでは、第１の切断方向と、第１の切断方向から６０度傾いた第２，第３の切断方向として区切られた領域内に複数のＰＮダイオード２０が配置しており、第２電極（ｐ型オーミック電極）１７およびボンディングパッド１８は、その側面が３つの切断方向に平行な三角形の平面形状を有している。三角形の頂点は、電界集中を避けるために５０μｍ以上の曲率半径をもって丸められている。その他の構造および製造方法は第１の実施形態の記載事項と同様であるので説明を省略する。
【０１０２】
三角形の各辺は｛　１　−１　０　０　｝面と平行な＜　１　１　−２　０　＞方向に沿っている。ウェハを分離するときには、ウェハをダイシング装置の試料台上にセットして第１の切断方向で切断した後に、試料台を６０度だけ回転させて第２の切断方向で切断し、さらに試料台を６０度回転させて第３の切断方向で切断する。
【０１０３】
以下に、本実施形態の方法によりウェハをダイシングしたときに失われる部分の幅（切りしろ）の測定結果について図１２（ｂ）を参照しながら説明する。この測定は、辺の長さが２ｍｍの三角形のチップ領域を有する直径２インチのウェハをダイシングすることにより行った。
【０１０４】
図１２（ｂ）は、本実施形態の方法により炭化珪素のウェハを切断したときの切りしろの測定結果を示す表図である。図１２（ｂ）に示すように、第１の切断方向，第２の切断方向および第３の切断方向において、切りしろは処理枚数１枚目で５０μｍ、処理枚数１０枚目で１１０μｍでありほぼ同一の値を示した。また、チップ端に大きな欠けは見られなかった。そのため、ウェハ上の素子間の間隔を、従来よりも短い１５０μｍ程度に設定することができる。
【０１０５】
本実施形態で得られる効果は、第２の実施形態と同様であるので説明を省略する。
【０１０６】
（第５の実施形態）
図９（ａ），（ｂ）は、第５の実施形態において、複数の二重注入絶縁ゲート型トランジスタ（ＭＯＳＦＥＴ）が設けられたウェハを示す平面図および　ＩＸ　−　ＩＸ線における断面図である。
【０１０７】
図９（ａ）に示すように、本実施形態のウェハでは、第１の切断方向と第１の切断方向から６０度傾いた第２の切断方向とに沿って複数の二重注入絶縁ゲート型トランジスタ（素子）３２が配置しており、各二重注入絶縁ゲート型トランジスタ３２は、その側面が２つの切断方向に沿うように平行四辺形の平面形状で設けられている。
【０１０８】
図９（ｂ）に示すように、本実施形態のウェハには、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し，濃度１×１０１８ｃｍ−３以上のｎ型キャリアを含む４Ｈ−ＳｉＣからなる半導体基板２１を用いる。半導体基板２１の上には、ドリフト領域２２ａと，素子領域３３内に三角形の平面形状で設けられた複数のウェル領域２３と，ウェル領域２３内に設けられたソース領域２４と，素子領域３３の側方を囲むように設けられたＰＮダイオード用の不純物注入層２５と，不純物注入層２５の外側方を囲むように設けられた３本のガードリング２６とを備える、厚さ１０μｍ程度の炭化珪素層２２が設けられている。
【０１０９】
そして、炭化珪素層２２のうち１つのウェル領域２３の中に形成されたソース領域２４から，他のウェル領域２３の中に形成されたソース領域２４の上に亘って、厚さ２００ｎｍ程度のニッケルからなるゲート絶縁膜２７が設けられており、ゲート絶縁膜２７の上には、厚さ２００ｎｍ程度のアルミニウムからなるゲート電極３１が設けられている。
【０１１０】
炭化珪素層２２のうち１つのウェル領域２３内に設けられたソース領域２４およびソース領域２４によって囲まれるウェル領域２３の露出した部分の上に亘って、厚さ２００ｎｍ程度のソース電極２９が設けられており、不純物注入層２５の上には、厚さ２００ｎｍ程度のニッケルからなる第２電極３４が設けられている。
半導体基板２１の下面上には、厚さ２００ｎｍ程度のニッケルからなるドレイン電極２８が設けられている。
【０１１１】
次に、本実施形態のウェハの製造方法について図１０（ａ）〜（ｃ）を参照しながら説明する。
【０１１２】
まず、図１０（ａ）に示す工程で、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し，濃度１×１０１８　ｃｍ−３　以上のｎ型キャリアを含む４Ｈ−ＳｉＣからなる半導体基板２１を用意する。
【０１１３】
そして、半導体基板２１の主面上に、熱ＣＶＤ法により、シランやプロパンなどの原料ガス，水素などのキャリアガスおよび窒素ガスなどのドーパントガスを供給することにより、半導体基板２１よりも低キャリア濃度の炭化珪素層２２をエピタキシャル成長させる。例えば、６００Ｖの耐圧を示す二重注入絶縁ゲート型トランジスタを得るためには、炭化珪素層２２の厚さを１０μｍ以上として、キャリア濃度を濃度１×１０１５ｃｍ−３　〜１×１０１６ｃｍ−３　に設定することが望ましい。
【０１１４】
次に、ＣＶＤ法により、炭化珪素層２２の上面上に厚さ３μｍ程度のシリコン酸化膜（ＳｉＯ２　）（図示せず）を形成して、フォトリソグラフィーおよびドライエッチングによりパターニングすることにより、素子領域３３の一部を開口する注入マスク（図示せず）を形成する。ここで、素子領域３３とは、素子の動作のための電流が流れる領域をいう。
【０１１５】
その後、注入欠陥の発生を抑制するために５００℃程度の温度に保持した状態で、アルミニウムまたはホウ素をイオン注入する。これにより、炭化珪素層２２の素子領域３３内に、全ての辺が＜　１　１　−２　０　＞方向に平行の複数の三角形の平面形状を有するウェル領域２３を形成する。炭化珪素層２２のうちウェル領域２３を除く領域をドリフト領域２２ａと呼ぶとすると、ウェル領域２３は、少なくともドリフト領域２２ａの１０倍以上の１×１０１７　〜１×１０１８　ｃｍ−１３　程度のｎ型不純物濃度を有することが望ましく、１μｍ前後の深さを有することが望ましい。
【０１１６】
ウェル領域２３を形成すると同時に、素子領域３３の側方を囲むように、ＰＮダイオードのための不純物注入層２５と、２μｍの幅を有し，１０μｍの間隔があいた３本のガードリング２６とを形成する。
【０１１７】
次に、図１０（ｂ）に示す工程で、ウェル領域２３用のマスクパターンをフッ酸で除去した後、ＣＶＤ法により、炭化珪素層２２の上面上に厚さ１μｍのシリコン酸化膜（ＳｉＯ２　）（図示せず）を形成して、フォトリソグラフィーおよびドライエッチングによりパターニングすることにより、ウェル領域２３の一部を開口する注入マスク（図示せず）を形成する。その後、注入欠陥の発生を抑制するために５００℃程度の温度に保持した状態で窒素またはリン（Ｐ）をイオン注入することにより、ウェル領域２３の内部にソース領域２４を形成する。ソース領域２４は、少なくともウェル領域２３の１０倍以上の１×１０１９　〜１×１０２０　ｃｍ−１３　程度のｎ型キャリア濃度を有することが望ましく、少なくとも動作時に発生する空乏層よりも深い３μｍ程度の深さで設けられることが望ましい。
【０１１８】
なお、ウェル領域２３およびソース領域２４は、動作時にドリフト領域２２ａからのびる空乏層とソース領域２４からのびる空乏層とがウェル領域２３内で接触するパンチスルーを回避できるように設定する。
【０１１９】
続いて、注入マスクをフッ酸により除去した後、ウェル領域２３およびソース領域２４に含まれるドーパントを活性化するために、１５００℃以上の高温で活性化アニールを行なう。
【０１２０】
次に、炭化珪素層２２の表面を清浄化した後、基板を石英管の中に保持して、バブリングした２．５ＳＬＭ（２．５ｌ／ｍｉｎ）の酸素を流しながら１１００℃の温度で３時間の加熱を行なうことにより、厚さ４０ｎｍの熱酸化膜（図示せず）を形成する。この熱酸化膜の厚さは、２０Ｖ以上のゲート・ソース間耐圧を確保するに４０ｎｍ以上とすることが望ましい。
【０１２１】
その後、熱酸化膜をパターニングすることにより、１つのウェル領域２３の中に形成されたソース領域２４から、他のウェル領域２３の中に形成されたソース領域２４の上に亘るゲート絶縁膜２７を形成する。
【０１２２】
次に、基板の上面（主面）上を保護した状態で、半導体基板２１の下面（裏面）上に自然に形成されている熱酸化膜をバッファードフッ酸によって除去した後、厚さ２００ｎｍ程度のニッケルを蒸着することによりドレイン電極２８を真空蒸着する。
【０１２３】
次に、フォトリソグラフィーにより、炭化珪素層２２の上面上にレジストを形成してパターニングした後、厚さ２００ｎｍのニッケルを真空蒸着する。その後、基板を有機溶剤に浸透させてレジストを除去し、リフトオフすることにより、１つのウェル領域２３内に設けられたソース領域２４およびソース領域２４によって囲まれるウェル領域２３の露出した部分の上に亘って、ソース電極２９を形成する。このとき、炭化珪素層２２のうち不純物注入層２５の上に第２電極３４を形成することにより、ＰＮダイオードを形成する。
【０１２４】
続いて、ドレイン電極２８と半導体基板２１との接触およびソース電極２９と炭化珪素層２２との接触をオーミック接合とするために、アルゴンまたは窒素等の不活性ガス中で、１０００℃の温度で２分間のアニール（ＲＴＡ）を行なう。
【０１２５】
次に、図１０（ｃ）に示す工程で、炭化珪素層２２の上に厚さ２００ｎｍのアルミニウムを蒸着して、フォトリソグラフィーおよびウェットエッチングによってパターニングすることにより、ゲート絶縁膜２７の上にゲート電極３１を形成する。
【０１２６】
次に、プラズマＣＶＤ等により、炭化珪素層２２の上に厚さ１μｍのシリコン酸化膜を堆積することにより、ゲート電極３１およびソース電極２９を覆う層間絶縁膜（図示せず）を形成する。続いて、レジストを形成してフォトリソグラフィーとドライエッチングによってパターニングすることにより、層間絶縁膜を貫通してゲート電極３１およびソース電極２９の上面に到達するヴィアホール（図示ぜず）を形成する。
【０１２７】
その後、レジストを除去し、層間絶縁膜の上にアルミニウムを蒸着してパターニングすることにより、ヴィアホールを埋める厚さ２μｍの上部配線（図示せず）を形成する。以上の工程により、ウェハ上に素子が形成される。
【０１２８】
このように、複数の２重注入絶縁ゲート型トランジスタ（素子）が形成されたウェハは、ダイシング工程を経てチップとなるが、以下にそのダイシング工程について説明する。
【０１２９】
まず、ダイシング装置にセットされたウェハを、＜　１　１　−２　０　＞方向に設定された第１の切断方向に合わせて切断する。続いて、ウェハを固定している試料台を６０度だけ回転させて第２の切断方向に合わせて切断する。この方法によれば、全ての切断方向を＜　１　１　−２　０　＞方向にほぼ平行とすることにより、平行四辺形の平面形状を有するチップを得ることができる。
【０１３０】
ここで、＜　１　１　−２　０　＞方向に合わせて切断を行なうと、実際の切断面は｛　１　−１　０　０　｝面と一致する場合もあれば、ずれが生じる場合もある。特に、主面がオフカットされたウェハでは、そのオフカットの角度の分だけずれてダイシング装置にセットされるので、チップの切断面にはオフカット角程度にずれが生じうる。しかし、たとえ｛　１　−１　０　０　｝面から数度のずれが生じた場合にも、従来よりは劈開面に近い方向でダイシングを行なうことができるので、効果を得ることができる。
【０１３１】
次に、チップをリードフレームにダイボンディングし、チップをリードフレームにワイヤーボンディングした後、樹脂封止してパッケージングする。以上の工程により、本実施形態の半導体装置（チップ）を形成することができる。
【０１３２】
ところで、本実施形態では、ウェハ上に素子を形成してチップに分離するときの基準として、第１の実施形態と同様にステップを基準としてもよい。
【０１３３】
次に、本実施形態の方法によりウェハをダイシングしたときに失われる部分の幅（切りしろ）の測定結果について、図１２（ｃ）を参照しながら説明する。この測定は、第１の実施形態と同様の方法を用いて、辺の長さが２ｍｍおよび３．４ｍｍのチップ領域が並ぶ直径２インチのウェハをダイシングして、失われた領域の幅を求めた。
【０１３４】
図１２（ｃ）は、本実施形態の方法により炭化珪素のウェハを切断したときの切りしろの測定結果を示す表図である。図１２（ｃ）に示すように、第１の切断線では、切りしろは処理枚数１枚目で５０μｍ、処理枚数１０枚目で１００μｍであり、第２の切断線では、切りしろは処理枚数１枚目で５０μｍ、処理枚数１０枚目で１１０ｎｍであった。また、チップ端に大きな欠けは見られなかった。そのため、ウェハ上の素子間の間隔を、従来よりも短い１５０μｍ程度に設定することができる。
【０１３５】
本実施形態では、第１の実施形態と同様の効果を得ることができるので、その記載は省略する。
【０１３６】
なお、上記実施形態では、ひとつの素子領域に設けられるＭＯＳＦＥＴのセル（ウェル領域２３）の数は８個であるが、本発明では他の数であってもよく、必要とする電流量に応じてセルの数を調節することができる。
【０１３７】
また、本実施形態では、セル形状（ウェル領域）の平面形状を三角形、素子領域３３およびチップの平面形状を平行四辺形としたが、セル形状（ウェル領域），素子領域３３およびチップの平面形状は、それぞれ平行四辺形と三角形とのどちらでもよくどのような組み合わせであってもよい。
【０１３８】
（第６の実施の形態）
図１３（ａ），（ｂ）は、第６の実施形態において、複数の電界効果トランジスタ（ＭＥＳＦＥＴ）が設けられたウェハを示す平面図および　ＸＩＩＩ　−　ＸＩＩＩ線における断面図である。
【０１３９】
図１３（ａ）に示すように、本実施形態のウェハでは、第１の切断方向と、第１の切断方向から６０度傾いた第２の切断方向とによって区切られたチップ領域内に複数のＭＥＳＦＥＴ（素子）４０が配置されている。そして、チップ領域内の動作領域４９を縦断するようにゲート電極４６が設けられており、動作領域４９の上のうちゲート電極の両側方には、ソース電極・ドレイン電極として機能するオーミック電極４５が設けられている。ここで、ゲート電極４６およびオーミック電極４５は、その側面が２つの切断方向に沿うように設けられている。なお、オーミック電極４５およびゲート電極４６の各辺は＜　１　１　−２　０　＞方向と平行であり、オーミック電極４５およびゲート電極４６の各頂点は電界集中を避けるために５０μｍ以上の曲率半径をもって丸められている。
【０１４０】
図１３（ｂ）に示すように、本実施形態のウェハには、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し，濃度１×１０１８ｃｍ−３　〜５×１０１９　ｃｍ−３程度のｎ型不純物を含む４Ｈ−ＳｉＣからなる半導体基板４１が用いられている。そして、半導体基板４１の上面（主面）上には、意図的なドーピングが行われていない厚さ５μｍの炭化珪素層からなる半絶縁層４２が設けられている。半絶縁層４２の上には、濃度１×１０１５　ｃｍ−３　程度のｎ型不純物濃度を有する厚さ２μｍのｎ−層４３が設けられており、ｎ−層４３の上には、濃度１×１０１９ｃｍ−３のｎ型キャリアを含む厚さ０．５μｍのｎ＋層４４が設けられている。なお、ｎ＋層４４とｎ−層４３とは、動作領域４９を含む動作層となる。
【０１４１】
ウェハにおける素子の動作領域４９のうち中央を縦断するように、ｎ＋層４４を貫通してｎ−層４３の上部を除去してなる溝部４７が設けられており、溝部４７の表面に露出するｎ−層４３の上には、ｎ−層４３とショットキー接合を形成する厚さ２００ｎｍのニッケル（Ｎｉ）からなるゲート電極４６が設けられている。一方、ウェハにおける動作領域４９のうち溝部４７の両側方に位置する部分には、ｎ＋層４４の上に厚さ２００ｎｍのニッケル（Ｎｉ）からなるオーミック電極４５が設けられている。ここで、１つのチップ領域には２つのオーミック電極４５が互いに離間して設けられており、この２つのオーミック電極４５の下に位置するｎ＋層４４は、ソースおよびドレインとして機能する。
【０１４２】
次に、本実施形態の半導体装置の製造方法について、図１４（ａ）〜（ｄ）を参照しながら説明する。図１４（ａ）〜（ｄ）は、第６の実施形態の半導体装置の製造工程を示す断面図である。
【０１４３】
まず、図１４（ａ）に示す工程で、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し，濃度１×１０１８　ｃｍ−３〜５×１０１９　ｃｍ−３程度のｎ型不純物を含む４Ｈ−ＳｉＣからなる半導体基板４１を用意する。そして、半導体基板４１の主面上に、熱ＣＶＤ法により、シランやプロパンなどの原料ガス、水素などのキャリアガスを供給することにより、意図的には不純物がドーピングされない厚さ１０μｍの半絶縁層４２を堆積する。ここで、本実施形態は横方向デバイスであるＭＥＳＦＥＴについての形態であり、基板の縦方向（上下方向）には電流が流れないことが好ましい。したがって、半絶縁層４２のドーパント濃度はできるだけ低いことが好ましく、半絶縁層４２におけるｎ型不純物の濃度は多くとも１×１０１５　ｃｍ−３　以下とすることが好ましい。
【０１４４】
次に、図１４（ｂ）に示す工程で、半絶縁層４２の上に、濃度１×１０１５ｃｍ−３程度のｎ型不純物を含む厚さ２μｍの炭化珪素層のｎ−層４３をエピタキシャル成長させ、さらに、濃度１×１０１８　ｃｍ−３〜５×１０１９　ｃｍ−３程度のｎ型不純物を含む、厚さ０．５μｍのｎ＋層４４をエピタキシャル成長させる。
【０１４５】
次に、図１４（ｃ）に示す工程で、フォトリソグラフィーおよびドライエッチングにより、動作領域４９のうち中央を縦断するように，ｎ＋層４４を貫通してｎ−層４３の上部を除去してなる溝部４７を形成する。溝部４７を形成するのと同時に、素子の動作領域４９を囲むように，ｎ＋層４４を貫通してｎ−層４３の上部を除去してなる溝４８を形成する。
【０１４６】
次に、図１４（ｄ）に示す工程で、リフトオフ法を用いることにより、溝部４７の側方に位置するｎ＋層４４の表面に厚さ２００ｎｍのニッケル（Ｎｉ）を堆積し、不活性ガスの雰囲気中で１０００℃で５分間の熱処理を行なうことにより、オーミック電極４５を形成する。このオーミック電極４５は、ゲート電極４６の側方を挟むように互いに離間して設けられており、それぞれソース電極・ドレイン電極として機能する。そして、ｎ＋層４４のうちオーミック電極４５の下に位置する部分は、ソース領域・ドレイン領域として機能する。
【０１４７】
その後、リフトオフ法により、溝部４７の表面に露出するｎ−層４３の上に、ｎ−層４３とショットキー接合する厚さ２００ｎｍのニッケル（Ｎｉ）からなるゲート電極４６を形成する。以上の工程により、本実施形態のウェハを得ることができる。
【０１４８】
このように複数のＭＥＳＦＥＴが形成されたウェハはダイシング工程を経てチップとなるが、以下にその工程について説明する。
【０１４９】
まず、ダイシング装置にセットされたウェハを＜　１　１　−２　０　＞方向に設定された第１の切断方向に合わせて切断する。続いて、ウェハを固定している試料台を６０度だけ回転させて第二の切断方向に合わせて切断する。この方法によれば全ての切断方向を＜　１　１　−２　０　＞方向にほぼ平行とすることにより、平行四辺形の平面形状を有するチップを得ることができる。
【０１５０】
ここで、＜　１　１　−２　０　＞方向に合わせて切断を行うと、実際の切断面は｛　１　−１　０　０　｝面と一致する場合もあれば、ずれが生じる場合もある。特に、主面がオフカットされたウェハでは、そのオフカットの角度の分だけずれてダイシング装置にセットされるので、チップの切断面にはオフカット角程度にずれが生じうる。しかし、たとえ｛　１　−１　０　０　｝面から数度のずれが生じた場合にも、従来よりへき開面に近い切断面でダイシングを行うことができるので、効果を得ることができる。
【０１５１】
次に、チップをリードフレームにダイボンディングし、オーミック電極４５とゲート電極４６をリードフレームにワイヤーボンディングした後、樹脂封止してパッケージングする。以上の工程により、本実施形態の半導体装置（チップ）を形成することができる。
【０１５２】
ところで、本実施形態では、ウェハ上に素子を形成してチップに分離するときの基準として、第１の実施形態と同様にステップを基準としても良い。
【０１５３】
このような横方向のデバイスにおいても第１から第５までの実施形態と同様の効果を得ることができた。すなわち、切りしろが小さく、チップ端に大きな欠けは見られなかった。そのため、ウェハ上の素子間の間隔を、従来よりも短く設定することができる。
【０１５４】
（第７の実施形態）
図１５（ａ），（ｂ）は、第７の実施の形態において、複数の横型ＭＩＳＦＥＴが設けられたウェハを示す平面図および　ＸＶ−ＸＶ　線における断面図である。
【０１５５】
図１５（ａ）に示すように、本実施形態のウェハでは、第１の切断方向と、第１の切断方向から６０度傾いた第２の切断方向とによって区切られたチップ領域内に複数の横型ＭＩＳＦＥＴ（素子）５０が配置されている。そして、チップ領域内の動作領域６４を縦断するようにゲート電極６２が設けられており、動作領域６４の上のうちゲート電極６２の側方には、ソース電極５９と、ドレイン電極６０とが設けられている。ここで、ゲート電極６２、ソース電極５９およびドレイン電極６０は、その側面が２つの切断方向に沿うように設けられている。なお、ゲート電極６２、ソース電極５９およびドレイン電極６０の各辺は＜　１　１　−２　０　＞方向と平行であり、各電極の各頂点は電界集中を避けるために５０μｍ以上の曲率半径をもって丸められている。なお、図１５（ａ）においては、炭化珪素層５２の上を覆うシリコン酸化膜５７（図１５（ｂ）参照）の図示は省略する。
【０１５６】
図１５（ｂ）に示すように、本実施形態のウェハには、（　０　０　０　１　）面から＜１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し、濃度１×１０１７ｃｍ−３　〜５×１０１８　ｃｍ−３程度のｐ型不純物を含む４Ｈ−ＳｉＣからなる半導体基板５１が用いられている。そして、半導体基板５１の上面（主面）上には、濃度１×１０１５ｃｍ−３　〜１×１０１６　ｃｍ−３のｐ型不純物を含む厚さ１０μｍの炭化珪素層５２が設けられている。炭化珪素層５２の上部のうちの一部には、濃度１×１０１７ｃｍ−３程度のｎ型不純物を含む，深さ０．４μｍ程度のドリフト領域５４が設けられている。炭化珪素層５２のうちドリフト領域５４と隣接する領域には、濃度１×１０１９ｃｍ−３程度のｎ型不純物を含む，深さ０．３μｍ程度のドレイン領域５６が設けられている。炭化珪素層５２のうちドリフト領域５４から見てドレイン領域５６と対向する領域には、ドリフト領域５４とは互いに離間して、濃度１×１０１９ｃｍ−３　程度のｎ型不純物を含む，深さ０．３μｍ程度のソース領域５５が設けられている。炭化珪素層５２のうち，ソース領域５５とドリフト領域５４とにより挟まれた領域は、チャネル領域６３となる。
【０１５７】
炭化珪素層５２のうち、ソース領域５５，ドリフト領域５４，ドレイン領域５６およびチャネル領域６３が動作領域６４として機能する。
【０１５８】
炭化珪素層５２の上は酸化膜５７によって覆われており、酸化膜５７のうちソース領域５５の一部の上から、チャネル領域６３の上を介してドリフト領域５４の一部の上に亘る部分は、ゲート絶縁膜５７ａとなる。ゲート絶縁膜５７ａの上には、アルミニウムからなるゲート電極６２が設けられている。
【０１５９】
酸化膜５７のうちソース領域５５およびドレイン領域５６の上に位置する部分は除去されており、ソース領域５５およびドレイン領域５６の上には、ニッケル（Ｎｉ）からなるソース電極５９およびドレイン電極６０が、オーミック接合を形成して設けられている。
【０１６０】
基板５１の裏面上には、アルミニウムとニッケルとの積層膜からなるベース電極５８が形成されている。基板５１とベース電極５８とは、オーミック接合を形成している。そして、炭化珪素層５２のうち隣り合う素子の間には、スクライブラインとなる溝部５３が形成されている。
【０１６１】
次に、本実施形態における半導体装置の製造方法について、図１６（ａ）〜（ｆ）を参照しながら説明する。図１６（ａ）〜（ｆ）は、第７の実施形態の半導体装置の製造工程を示す断面図である。
【０１６２】
まず、図１６（ａ）に示す工程で、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し、濃度１×１０１８ｃｍ−３程度のｐ型不純物を含む４Ｈ−ＳｉＣからなる半導体基板５１を用意する。そして半導体基板５１の主面上に、熱ＣＶＤ法により、シランやプロパンなどの原料ガス，水素などのキャリアガスおよびトリメチルアルミニウム（ＴＭＡ）などのドーパントガスを供給することによって、濃度１×１０１５ｃｍ−３　〜１×１０１６　ｃｍ−３のｐ型不純物を含む厚さ１０μｍの炭化珪素層５２を堆積する。
【０１６３】
次に、図１６（ｂ）に示す工程で、フォトリソフラフィーおよびドライエッチングにより、炭化珪素層５２のうちチップ領域の外周部となる領域にスクライブラインとなる溝部５３を形成する。
【０１６４】
次に、図１６（ｃ）に示す工程で、炭化珪素層５２の表面上に厚さ１μｍ程度のシリコン酸化膜（図示せず）を堆積する。そして、フォトリソグラフィーおよびドライエッチングによりシリコン酸化膜に開口を形成し、それをマスクにして窒素のイオン注入を行なうことにより、炭化珪素層５２の上部のうちの一部に、濃度１×１０１７ｃｍ−３程度のｎ型不純物を含む，深さ０．４μｍ程度のドリフト領域５４を形成する。ここで、イオン注入の際の基板温度は、注入欠陥を低減するために５００℃程度に保つことが好ましい。イオン注入の後には、シリコン酸化膜をフッ酸を用いて除去する。
【０１６５】
次に、図１６（ｄ）に示す工程で、炭化珪素層５２の表面上に厚さ１μｍ程度のシリコン酸化膜（図示せず）を形成し、フォトリソグラフィおよびドライエッチングによりシリコン酸化膜に開口を形成する。そして、それをマスクにして窒素のイオン注入を行なうことにより、濃度１×１０１９　ｃｍ−３　程度のｎ型不純物を含む，深さ０．３μｍ程度のソース領域５５およびドレイン領域５６を形成する。ドレイン領域５６は、炭化珪素層５２のうちドリフト領域５４に隣接する領域に設けられ、ソース領域５５は、炭化珪素層５２のうち，ドリフト領域５４からみてドレイン領域５６と対向する領域に，ドリフト領域５４とは互いに離間して設けられる。ここで、イオン注入の際の基板温度は、注入欠陥を低減するため５００℃程度に保つことが好ましい。イオン注入後、シリコン酸化膜をフッ酸を用いて除去する。その後、アルゴンなどの不活性ガス雰囲気中で、１５００℃の温度で３０分間の活性化アニールを行う。
【０１６６】
次に、図１６（ｅ）に示す工程で、ウェハを石英管の中に保持し、バブリングした酸素を流量２．５ＳＬＭ（Ｌ／ｍｉｎ）だけ流しながら１１００℃で３時間加熱することにより、基板上を、厚さ約４０ｎｍのシリコン酸化膜５７で覆う。その後、基板５１の裏面上に、アルミニウムとニッケルの積層膜からなる，厚さ２００ｎｍのベース電極５８を形成する。
【０１６７】
次に、シリコン酸化膜５７のうちソース領域５５およびドレイン領域５６の上に位置する部分を除去する。そして、リフトオフ法により、ソース領域５５およびドレイン領域５６の上に厚さ２００ｎｍのニッケル膜を堆積することにより、ソース電極５９およびドレイン電極６０を形成する。その後、ベース電極５８と基板５１の接触，ソース電極５９とソース領域５５の接触およびドレイン電極５６とドレイン領域５６の接触がそれぞれオーミック接触となるように、窒素などの不活性ガス雰囲気中で、温度１０００℃で２分間の熱処理を行う。
【０１６８】
次に、図１６（ｆ）に示す工程で、基板表面上を厚さ２００ｎｍのアルミニウムで覆い、フォトリソグラフィーと，燐酸を主成分とするエッチャントを用いたウェットエッチングを施すことにより、アルミニウムからなるゲート電極６２を形成する。以上の工程により、本実施形態のウェハを得ることができる。
【０１６９】
このように複数の横型ＭＩＳＦＥＴが形成されたウェハはダイシング工程を経てチップとなるが、以下にその工程について説明する。
【０１７０】
まず、ダイシング装置にセットされたウェハを＜　１　１　−２　０　＞方向に設定された第１の切断方向に合わせて切断する。続いて、ウェハを固定している試料台を６０度だけ回転させて第二の切断方向に合わせて切断する。この方法によれば全ての切断方向を＜　１　１　−２　０　＞方向にほぼ平行とすることにより、平行四辺形の平面形状を有するチップを得ることができる。
【０１７１】
ここで、＜　１　１　−２　０　＞方向に合わせて切断を行うと、実際の切断面は｛　１　−１　０　０　｝面と一致する場合もあれば、ずれが生じる場合もある。特に、主面がオフカットされたウェハでは、そのオフカットの角度の分だけずれてダイシング装置にセットされるので、チップの切断面にはオフカット角程度にずれが生じうる。しかし、たとえ｛　１　−１　０　０　｝面から数度のずれが生じた場合にも、従来よりへき開面に近い切断面でダイシングを行うことができるので、効果を得ることができる。
【０１７２】
次に、チップをリードフレームにダイボンディングし、ソース電極５９，ドレイン電極６０，ゲート電極６２およびベース電極５８をリードフレームにワイヤーボンディングした後、樹脂封止してパッケージングする。以上の工程により、本実施形態の半導体装置（チップ）を形成することができる。
【０１７３】
本実施形態では、第６の実施形態と同様の効果を得ることができるが、その説明は省略する。
【０１７４】
本実施形態では、横型デバイスの一つである反転型ＭＩＳＦＥＴについて述べたが、本発明はこれに限定されるものでなく、蓄積型ＭＩＳＦＥＴにも応用できる。
【０１７５】
また、本実施形態では、耐圧を向上させる目的でドリフト領域５４を設けたが、本発明においてドリフト領域５４は必ずしも必要でない。
【０１７６】
（その他の実施形態）
なお、上記第１〜第７の実施形態では、チップの平面形状と同一の平面形状を有する動作領域，電極およびボンディングパッド等を設けたが、本発明においては、これらの平面形状はチップの平面形状と同一の平面形状でなくてもよい。つまり、限られたチップ面積の中で電極面積を大きくとることができる形状であれば同様の効果を得ることができる。
【０１７７】
なお、上記実施形態では、ウェハの切断を全て劈開面に平行な方向に合わせて行なうと記載したが、本発明では、全ての切断を劈開面に合わせなくてもよく、少なくとも２方向（互いに平行でない２つの切断線）を劈開面に平行な方向にすることにより、従来よりもダイシングが容易になる。
【０１７８】
なお、上記実施形態ではダイシングによりチップ分離を行ったが、本発明ではスクライビングにより行なってもよい。
【０１７９】
なお、本実施の形態では（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に傾いてオフカットされたウェハを用いたが、＜　１　−１　０　０　＞方向にオフカットされたウェハを用いてもよい。この場合には、ステップが＜　１　１　−２　０　＞方向に形成されるので、菱形の第１の辺がステップと平行になるようにフォトリソグラフィーのマスクと基板の方向合わせを行なうことにより、ショットキー電極の菱形の全ての辺が＜　１　１　−２　０　＞方向に平行となるように設定することができる。
【０１８０】
【発明の効果】
本発明においては、ウェハの切断をより容易に行うことができるため、コストの削減が可能となり、歩留まりの向上を図ることができる。また、電極面積を大きくすることができるため、得られる電流量を多くすることができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、第１の実施形態において、複数のショットキーダイオード（素子）が設けられたウェハを示す平面図および断面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態の半導体装置のウェハを示す断面図である。
【図３】（ａ），（ｂ）は、従来および本発明の切断方向を示すウェハの概略図である。
【図４】従来において、処理枚数が１０枚目のときのウェハから切断されたチップの拡大図である。
【図５】（ａ），（ｂ）は、第２の実施形態において、複数のショットキーダイオード（素子）が形成されたウェハを示す平面図および断面図である。
【図６】（ａ），（ｂ）は、第３の実施形態において、複数のＰＮダイオード（素子）が設けられたウェハを示す平面図および断面図である。
【図７】（ａ）〜（ｃ）は、第３の実施形態のウェハ状態の半導体装置の製造工程を示す断面図である。
【図８】（ａ），（ｂ）は、第４の実施形態において、複数のＰＮダイオード（素子）が設けられたウェハを示す平面図および断面図である。
【図９】（ａ），（ｂ）は、第５の実施形態において、複数の二重注入絶縁ゲート型トランジスタ（ＭＯＳＦＥＴ）が設けられたウェハを示す平面図および断面図である。
【図１０】（ａ）〜（ｃ）は、第５の実施形態のウェハ状態の半導体装置の製造工程を示す断面図である。
【図１１】（ａ）〜（ｃ）は、従来および本実施形態の方法により炭化珪素のウェハを切断したときの切りしろの測定結果を示す表図である。
【図１２】（ａ）〜（ｃ）は、本実施形態の方法により炭化珪素のウェハを切断したときの切りしろの測定結果を示す表図である。
【図１３】（ａ），（ｂ）は、第６の実施形態において、複数の電界効果トランジスタ（ＭＥＳＦＥＴ）が設けられたウェハを示す平面図および　ＸＩＩＩ　−　ＸＩＩＩ線における断面図である。
【図１４】（ａ）〜（ｄ）は、第６の実施形態の半導体装置の製造工程を示す断面図である。
【図１５】（ａ），（ｂ）は、第７の実施形態において、複数の横型ＭＩＳＦＥＴが設けられたウェハを示す平面図および　ＸＶ−ＸＶ　線における断面図である。
【図１６】（ａ）〜（ｆ）は、第７の実施形態の半導体装置の製造工程を示す断面図である。
【符号の説明】
１　　　半導体基板
２　　　炭化珪素層
３　　　ガードリング
４　　　オーミック電極
５　　　高フィールド酸化膜
６　　　ショットキー電極
７　　　ボンディングパッド
８　　　動作領域
１１　　半導体基板
１２　　炭化珪素層
１３ａ　第１領域
１３ｂ　第２領域
１４　　ｐ＋　層
１５　　溝
１６　　第１電極
１７　　第２電極
１８　　ボンディングパッド
１９　　動作領域
２０　　ＰＮダイオード
２１　　半導体基板
２２　　炭化珪素層
２２ａ　ドリフト領域
２３　　ウェル領域
２４　　ソース領域
２５　　不純物注入層
２６　　ガードリング
２７　　ゲート絶縁膜
２８　　ドレイン電極
２９　　ソース電極
３１　　ゲート電極
３２　　二重注入絶縁ゲート型トランジスタ
３３　　素子領域
３４　　第２電極
４０　　ＭＥＳＦＥＴ
４１　　半導体基板
４２　　半絶縁層
４３　　ｎ−層
４４　　ｎ＋層
４５　　オーミック電極
４６　　ゲート電極
４７　　溝部
４８　　溝部
４９　　動作領域
５０　　素子
５１　　基板
５２　　炭化珪素層
５３　　溝部
５４　　ドリフト領域
５５　　ソース領域
５６　　ドレイン領域
５７　　シリコン酸化膜
５７ａ　ゲート絶縁膜
５８　　ベース電極
５９　　ソース電極
６０　　ドレイン電極
６２　　ゲート電極
６３　　チャネル領域
６４　　動作領域
【図１】
2004063860.tif 000003
【図２】
2004063860.tif 000004
【図３】
2004063860.tif 000005
【図４】
2004063860.tif 000006
【図５】
2004063860.tif 000007
【図６】
2004063860.tif 000008
【図７】
2004063860.tif 000009
【図８】
2004063860.tif 000010
【図９】
2004063860.tif 000011
【図１０】
2004063860.tif 000012
【図１１】
2004063860.tif 000013
【図１２】
2004063860.tif 000014
【図１３】
2004063860.tif 000015
【図１４】
2004063860.tif 000016
【図１５】
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【図１６】
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