(57)【要約】【課題】複数の処理回路が共有するメモリへのデータの入出力制御において、効率よいアクセス制御を用いたメモリ制御装置及び方法を得る。【解決手段】メモリアクセス要求に対するアクセス許可状況の連続性を検出する手段を有し、連続アクセス時と非連続アクセス条件下の独立した優先順位によりアクセス許可を制御することで、下位優先順位のメモリアクセスへアクセス権を均等に配分することが容易に構成でき、効率よいメモリアクセス制御を実現できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定のデータ単位で処理を行う複数の処理手段と、
該処理手段が対象とする処理データを一時記憶するメモリと、
該メモリと前記複数の処理手段との間のデータ入出力制御を優先順位に基づいて行う制御手段と、
前記処理手段による前記メモリへの連続アクセス回数を検出する連続アクセス検出手段と、
を具備することを特徴とするメモリ制御装置。
【請求項２】
請求項１記載のメモリ制御装置において、
前記連続アクセス検出手段は、前記各処理手段毎に連続アクセス検出信号を独立して生成し、該当する処理手段が所定単位毎に前記メモリへ所定のデータ単位でアクセスする毎にアクセス数をインクリメントするカウント手段を具備することを特徴とするメモリ制御装置。
【請求項３】
請求項１または２記載のメモリ制御装置において、
前記連続アクセス検出手段は、前記何れかの処理手段による前記メモリへの連続アクセス数が所定回数に達したときに連続アクセス検出信号を出力することを特徴とするメモリ制御装置。
【請求項４】
請求項１記載のメモリ制御装置において、
前記制御手段は、各処理手段からのメモリへのアクセス要求に対して、連続アクセス検出時と未検出時とでアクセス要求の優先順位を変更することによりアクセス可能な処理手段を判定する優先順位判定手段を具備することを特徴とするメモリ制御装置。
【請求項５】
処理対象データを一時的に蓄えるメモリと、
前記メモリから取得したデータに対し第１の信号処理を行う第１の処理手段と、
前記メモリから取得したデータに対し第２の信号処理を行う第２の処理手段と、
前記第１の処理手段、または、前記第２の処理手段から出力されるメモリへのアクセス要求信号の何れかのアクセス要求信号を優先順位に基づき選択する選択手段と、
該選択手段にて選択されたアクセス要求信号を出力した処理手段に対し前記メモリへのアクセスを許可するメモリアクセス許可手段と、
前記第１のメモリアクセス要求信号の連続する回数をカウントするカウンタと、を具備しており、
前記カウンタが所定回数連続して第１のメモリアクセス要求信号をカウントしたときは前記第１のメモリアクセス要求信号の優先順位と前記第２のメモリアクセス要求信号の優先順位を変更することを特徴とするメモリ管理装置。
【請求項６】
処理対象データを一時的に蓄えるメモリと、該メモリから取得したデータに対し信号処理を行う処理手段を複数、有する装置におけるメモリ制御方法であって、
前記複数の処理手段の各々が前記メモリにアクセスするときに出力する各々のアクセス要求に対する優先順位を、何れかの処理手段が前記メモリに所定回数（２以上の整数回数）連続アクセスした場合に変更することを特徴とするメモリ制御方法。
【請求項７】
処理対象データを一時的に蓄えるメモリと、該メモリから取得したデータに対し信号処理を行う処理手段を複数、有する装置におけるメモリ制御方法であって、
前記複数の処理手段の各々が前記メモリにアクセスするときに出力する各々のアクセス要求に対する優先順位を、外部からの優先順位変更信号に基づき変更することを特徴とするメモリ制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ処理に用いられるメモリへのアクセスを制御するメモリ制御装置及び方法に関する。
【０００２】
【従来の技術】
従来より光ディスク等のメディアの記録再生処理にはメモリを用いて誤り訂正などのデータ処理が行われている。近年の信号処理の高速化、回路の高集積化の傾向の下、複数の処理回路が一つのメモリを共用する場合がある。このとき、複数の処理回路が同時に一つのメモリに対するアクセス要求することがあるため、メモリアクセスの調停が必要となる。
【０００３】
従来のメモリ制御方法として、それぞれの要求信号に対して予め優先順位を定め、優先順位に基づいてアクセスの許可を与える方法がある（例えば特許文献１参照）。
【０００４】
特許文献１に示された従来のメモリ制御装置を図４に示す。４０１はメモリ制御回路、１０２はデータを格納するメモリ、１０３、１０４はメモリにアクセスする処理回路Ａ及び処理回路Ｂ、４０５は処理回路からのメモリアクセス要求であるリクエスト（ＲＥＱ）の優先順位を判定する優先順位判定回路、１０６は選択されたリクエスト信号に応じて許可信号（ＡＣＫ）を生成する許可信号生成回路、１０７はメモリ１０２へのアクセスコマンドを生成するコマンド生成回路である。ここでは、処理回路Ａ、処理回路Ｂの順番のリクエスト優先順位を持つものとする。
【０００５】
処理回路からのリクエストとメモリ制御回路からの許可信号とのタイミング図である図３を用いて図４の従来の回路の動作について説明する。ＲＥＱ−Ａは、処理回路Ａからのメモリアクセス要求であるリクエスト信号（“Ｈｉ”Ａｃｔｉｖｅ）、ＡＣＫ−Ａは、処理回路Ａに対するアクセス許可信号（“Ｈｉ”Ａｃｔｉｖｅ）である。ＲＥＱ−Ｂは、処理回路Ｂからのメモリアクセス要求であるリクエスト信号（“Ｈｉ”Ａｃｔｉｖｅ）、ＡＣＫ−Ｂは、処理回路Ｂに対するアクセス許可信号（“Ｈｉ”Ａｃｔｉｖｅ）である。
【０００６】
図３のメモリアクセスは、メモリにアクセスしている処理回路を示し、ＲＥＱ選択はＲＥＱを検出するタイミング（図３の△印）を示す。優先順位判定回路４０５は一定周期の取込タイミングでＲＥＱ−Ａ、または、ＲＥＱ−Ｂを検出し、両ＲＥＱ信号が共に検出される場合は、優先順位の高いＲＥＱ−Ａを選択出力し、許可信号生成回路１０６は処理回路Ａに対しメモリアクセス許可を行なう。何れかのＲＥＱ信号のみが検出されるときには、許可信号生成回路４０６は検出されたＲＥＱ信号に対応する処理回路に対しメモリアクセス許可を行なう。また、リクエストを受け付けたメモリ制御回路４０１では所定のコマンド及びアドレスを生成してメモリ１０２へ出力し、メモリ１０２に対して各処理回路からのデータの入出力を行う。
【０００７】
【特許文献１】
特開平１１−６５９１９号公報
【０００８】
【発明が解決しようとする課題】
信号処理の高速化に伴い、複数の処理回路から発せられたアクセス要求が重複する回数も増加するため、メモリアクセスの空きサイクルの少ない効率的なメモリアクセス調停が必要となる。
【０００９】
図３を用いて従来の回路において発生する問題を説明する。図３の後半部分に見られるように優先順位上位にある処理回路Ａから連続してリクエストＲＥＱ−Ａが出力される場合、同時に優先順位下位の処理回路ＢからのリクエストＲＥＱ−Ｂが出力されたとしても、リクエストＲＥＱ−Ａが停止するまで下位順位のリクエストＲＥＱ−Ｂを受け付けることができずに、処理回路Ｂに待ち状態が発生してしまう。
【００１０】
そこで、下位の処理回路にもアクセスを許可するため、上位の優先順位を持つ処理回路では、１回のアクセス許可毎に一旦リクエストＲＥＱ−Ａ出力を停止し、下位の処理回路のアクセスを受け付けた後、リクエストＲＥＱ−Ａ出力を再開することが考えられる。すなわち、ＲＥＱ−Ａを間欠的に出力し、ＲＥＱ−Ａが出力されていない期間にＲＥＱ−Ｂに基づくＡＣＫ−Ｂを得ることができる。
【００１１】
しかし、リクエストＲＥＱ−Ａ出力を一旦停止した際に、下位のリクエストＲＥＱ−Ｂが出力されていない場合には、処理回路Ａ，Ｂの何れもメモリにアクセスできないため、メモリアクセスの空きサイクルが生じてしまうこととなる。また、処理回路Ｂのメモリアクセス終了後、リクエストＲＥＱ−Ａ出力再開のタイミングが遅れた場合にも、メモリアクセスの空きサイクルが生じてしまう。
【００１２】
【課題を解決するための手段】
上記課題は、メモリアクセス要求に対するアクセス許可状況の連続性を検出する手段を有し、連続アクセス条件下と非連続アクセス条件下により優先順位を変更することで、優先順位下位にある処理回路のメモリアクセス要求に対してもアクセス権を均等に配分し、無駄な空き時間を生成することなく効率よくメモリアクセスすることで改善できる。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施例について説明する。
【００１４】
図１は、本発明の第１の実施例であるメモリ制御装置の構成を示すブロック図である。図４と同等のものについては説明を省略する。１０１はメモリ制御回路、１０５は、処理回路からのリクエストを優先順位により判定する優先順位判定回路、１０８は選択されたリクエストにより連続性を検出する連続性検出回路、１０９〜１１２はリクエスト信号の入力を制御するＡＮＤゲート、１１３及び１１４は値を反転するインバーターである。
【００１５】
図１におけるリクエスト連続性検出回路１０８の詳細図を図５に示す。図５の５０１、５０２はリクエストの選択連続回数をカウントするカウンタで該当する処理回路のリクエストが選択されて許可信号が出力される毎にインクリメントされ、非選択時にリセットされる。５０３は、連続回数を所定回数（Ｎ：自然数）に設定する所定回数設定回路、５０４及び５０５は、それぞれのカウンタ値と所定回数との比較を行い、カウンタ値が所定回数Ｎより１差し引いた値（Ｎ−１）に達した際に連続性検出信号を出力する比較器である。
【００１６】
所定回数設定回路５０３に設定される値が”２”の場合、一方のリクエストが選択されて許可信号が出力されれば“Ｈｉ”、次のリクエスト取込タイミングで“Ｌｏｗ”に戻る連続性検出信号を生成して出力する。
【００１７】
以下、第１の実施例であるメモリ制御装置における動作について図６のタイミング図を用いて説明する。図６の連続性−Ａ、連続性−Ｂはそれぞれ処理回路Ａ、処理回路Ｂにおけるリクエスト連続性検出信号（“Ｈｉ”Ａｃｔｉｖｅ）である。その他は図３と同等とする。
【００１８】
ここで、本実施例では、連続性検出信号を用いて、リクエストの優先順位を、ＲＥＱ−Ａ（連続性検出信号”Ｌｏｗ”）、ＲＥＱ−Ｂ（連続性検出信号”Ｌｏｗ”）、ＲＥＱ−Ａ（連続性検出信号”Ｈｉ”）、ＲＥＱ−Ｂ（連続性検出信号”Ｈｉ”）とする。
【００１９】
所定回数連続するリクエストＲＥＱ−ＡはリクエストＲＥＱ−Ｂよりも更に低い優先順位であるため、リクエストＲＥＱ−Ａの終了を待たなくてもリクエスト連続性検出信号を用いて所定の割合で下位の優先順位を持つ処理回路Ｂのリクエスト（ＲＥＱ−Ｂ）に対してアクセス要求許可することが可能となる。
【００２０】
より具体的に説明すると、図６に示すように同時に２つのリクエスト（ＲＥＱ−Ａ，ＲＥＱ−Ｂ）が出力された場合、最初の取込タイミングでは優先順位判定回路１０５は優先順位上位である処理回路Ａのリクエストを選択し、許可信号生成手段１０６は処理回路Ａに対して許可信号ＡＣＫ−Ａを出力する。しかし、次の取込タイミングでは、ＲＥＱ−Ａは出力されたままであるものの、連続性検出回路１０８で生成された連続性検出信号が出力されているために、処理回路Ａによるリクエストは処理回路Ｂのリクエストの優先順位より下位となり、優先順位判定回路１０５は処理回路Ｂのリクエストを選択し、許可信号生成手段１０６は処理回路Ｂに対して許可信号ＡＣＫ−Ｂを出力する。なお、ＲＥＱ−Ａが連続出力されている場合であっても、ＲＥＱ−Ｂが出力されていない場合は、ＲＥＱ−Ａが連続して許可されるため、処理回路Ａは連続してメモリアクセスができる。
【００２１】
図２は、本発明の第１の実施例であるメモリ制御装置を光ディスク記録再生装置に適用した構成を示すブロック図である。２０１はディスクであり、２０２はディスク２０１のデータ記録／再生を行うピックアップ、２０３はディスク２０１を回転させるスピンドルモータ、２０４はディスク２０１より得られたアナログ再生信号の波形等価処理等のアナログ処理を行うＡＦＥ（Ａｎａｌｏｇ  Ｆｌｏｎｔ  Ｅｎｄ）、２０５はデータの２値化及び同期クロック生成を行うＲＤ−ＣＨ（Ｒｅａｄ  Ｃｈａｎｎｅｌ）、２０６はドライブ機構におけるサーボ制御処理を行うサーボ、２０７はディスクより読まれたデジタルデータに復調処理、誤り訂正処理、出スクランブル処理を行うデーコード回路、２０８は入力されたデータにスクランブル処理、誤り訂正符号付加、変調処理を施して記録データを生成するエンコード回路、２０９はＬＤＤ（Ｌａｓｅｒ  Ｄｉｏｄｅ  Ｄｒｉｖｅｒ）、２１０は、外部ホスト（例えばパソコン）、２１１はホスト２１０からの入出力データを扱うＩ／Ｆ（Ｉｎｔｅｒｆａｃｅ）、２１２はシステムを統括するマイコンである。
【００２２】
図２のような記録再生装置において、記録再生時におけるデータデコード／エンコード処理、ホストへの入出力データの格納時にはメモリ１０２が用いられ、各処理のメモリアクセスの調停をメモリ制御回路１０１が行う。高速処理時には、データデコード／エンコード処理における複数の演算処理によるメモリアクセス、ホストへの入出力におけるメモリアクセスが増大するが、第１の実施例で説明したメモリ制御回路１０１を用いることで、効率よくメモリアクセスが可能となり高速処理が実現できる。
【００２３】
以上により第１の実施例では、優先順位変更信号（本実施例では、連続性検出信号）により優先順位を変更することで、高速処理に対応可能な効率よいメモリ制御が容易に実現できる。また、処理回路として下位優先順位のアクセスを考慮する必要がないため、出力するリクエスト信号の生成も容易となる。
【００２４】
ここで、本実施例に対応する装置の構成は、従来のメモリ制御装置に、優先順位変更信号生成回路、および、ＡＮＤゲートやインバーターを加えた構成であるため、大幅な回路変更、大規模な回路増加を行うことなく実現できる。また、リクエスト取込タイミングとしては、一定周期により行っていたが、無選択時には続けて取り込みタイミングを生成する可変周期においても同様に構成可能である。
【００２５】
なお、本実施例ではリクエストの優先順位の変更のための連続リクエスト回数を「２」としたが、本発明はこれに限られるものではなく、１を除く適切な自然数を設定することができる。また、処理回路が２つである例を示し発明を説明したが、処理回路の数はこれに限られるものではなく適切な数を選択可能である。
【００２６】
Ｎ（自然数）個の処理回路における優先順位として、１番目の処理回路のＲＥＱ（連続性検出信号”Ｌｏｗ”）、‥、Ｎ番目の処理回路のＲＥＱ（連続性検出信号”Ｌｏｗ”）、１番目の処理回路のＲＥＱ（連続性検出信号”Ｈｉ”）、‥、Ｎ番目の処理回路のＲＥＱ（連続性検出信号”Ｈｉ”）で構成される。また、本実施例ではすべての処理回路に対応する連続性検出信号を用いて説明したが、適切な数の処理回路に対して優先順位最下位の処理回路に対応する連続性検出信号は使用しなくても同様に構成可能である。Ｎ（自然数）個の処理回路における優先順位として、１番目の処理回路のＲＥＱ（連続性検出信号”Ｌｏｗ”）、‥、（Ｎ−１）番目の処理回路のＲＥＱ（連続性検出信号”Ｌｏｗ”）、Ｎ番目の処理回路のＲＥＱ、１番目の処理回路のＲＥＱ（連続性検出信号”Ｈｉ”）、‥、（Ｎ−１）番目の処理回路のＲＥＱ（連続性検出信号”Ｈｉ”）で構成される。
【００２７】
図７は、本発明の第２の実施例であるメモリ制御装置の構成を示すブロック図である。７０１はメモリ制御回路、７０２、７０３は各々のリクエスト許可信号（ＡＣＫ）をクロックにより１回ラッチするフリップフロップ（ＦＦ）である。図１と同等のものについては説明を省略する。
【００２８】
以下、第２の実施例であるメモリ制御装置における動作について図８のタイミング図を用いて説明する。図８における１ラッチは、それぞれＡＣＫ−Ａ、ＡＣＫ−Ｂのアクセス許可信号をクロックにより１回ラッチした信号である。その他は図６と同等とする。
【００２９】
各処理信号へのリクエスト許可信号をフリップフロップによりラッチしてタイミング調整して２回連続性検出信号の代替として用い、リクエスト信号と組み合わせることにより、一つの処理回路のリクエストに対して優先順位の変更が容易に実現できる。
【００３０】
本実施例では、リクエストの優先順位を、処理回路Ａのリクエスト１回目、処理回路Ｂのリクエスト１回目、処理回路Ａのリクエスト連続２回目、処理回路Ｂのリクエスト連続２回目、の順番とする。
【００３１】
よって、優先順位上位の処理回路Ａのリクエスト（ＲＥＱ−Ａ）により複数回アクセスする場合に、所定回数（図では２回）行うまでリクエスト出力を終了しなくても、２回に１回は下位の優先順位を持つ処理回路Ｂのリクエスト（ＲＥＱ−Ｂ）に対してアクセス要求許可を配分することが容易となる。
【００３２】
以上により第２の実施例では、優先順位変更信号（本実施例では、許可信号）により優先順位を変更することで、高速処理に対応可能な効率よいメモリ制御が容易に実現できる。また、処理回路として下位優先順位のアクセスを考慮する必要がないため、出力するリクエスト信号の生成も容易となる。更に本実施例では、２回連続の連続性の検出回路を持つメモリ制御装置として限定すれば、新規に切り替え信号を生成する回路を追加する必要もなく許可信号をタイミング調整するだけで対応できるため、第１の実施例に比べて簡単な構成で実現できる。
【００３３】
図９は、本発明の第３の実施例であるメモリ制御装置の構成を示すブロック図である。９０１はメモリ制御回路、９０２は外部マイコン、９０３は外部マイコン９０２による設定により優先順位の切り替え信号を生成する回路である。図１と同等のものについては説明を省略する。
【００３４】
以下、第３の実施例であるメモリ制御装置における動作について図１０のタイミング図を用いて説明する。図１０における切り替え信号−Ａ、切り替え信号−Ｂはそれぞれ処理回路Ａ、処理回路Ｂに対応する切り替え信号であり、マイコン９０２で任意に設定できるものとする。リクエスト信号とマイコンから設定可能な切り替え信号と組み合わせることにより、一つの処理回路のリクエストに対して優先順位変更が容易に実現できる。これにより優先順位の変更を外部マイコンにより制御可能となり、本来優先順位上位の処理回路の優先順位を一時的に下位に下げることが可能となる。
【００３５】
本実施例では、図１０に見られるように、通常時の切り替え信号を全ての処理回路に対して”Ｌｏｗ”とすれば、優先順位としては１番、２番が有効となり、処理回路Ａ、処理回路Ｂの順番の優先順位として制御される。そこで、優先順位上位の処理回路Ａに対する切り替え信号のみ”Ｈｉ”とすれば、優先順位としては２番、３番が有効となるため、処理回路Ｂ、処理回路Ａの順番の優先順位のシステムとして変更可能である。
【００３６】
以上により第３の実施例では、優先順位をある程度変更可能なメモリ制御回路を大幅な回路変更、大規模な回路増加を行うことなく実現できる。
【００３７】
【発明の効果】
以上説明したように、本発明のメモリ制御装置では、下位優先順位の処理回路のメモリアクセス要求へのアクセス権を適切に配分することができ、効率よいメモリアクセスが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例であるメモリ制御装置の構成を示すブロック図
【図２】本発明の第１の実施例であるメモリ制御装置を用いた光ディスク記録再生装置の構成を示すブロック図
【図３】処理回路からのリクエストとメモリ制御回路からの許可信号とのタイミング図
【図４】従来のメモリ制御装置の構成を示すブロック図
【図５】本発明の第１の実施例であるメモリ制御装置におけるリクエスト連続性検出回路の詳細図
【図６】本発明の第１の実施例での連続アクセス処理時の処理回路からのリクエストとメモリ制御回路からの許可信号とのタイミング図
【図７】本発明の第２の実施例であるメモリ制御装置の構成を示すブロック図
【図８】本発明の第２の実施例での連続アクセス処理時の処理回路からのリクエストとメモリ制御回路からの許可信号とのタイミング図
【図９】本発明の第３の実施例であるメモリ制御装置の構成を示すブロック図
【図１０】本発明の第３の実施例での連続アクセス処理時の処理回路からのリクエストとメモリ制御回路からの許可信号とのタイミング図
【符号の説明】
１０１…メモリ制御回路、１０２…メモリ、１０３…処理回路Ａ、１０４…処理回路Ｂ、１０５…優先順位判定回路、１０６…許可信号生成回路、１０７…コマンド生成回路、１０８…リクエスト連続性検出回路、１０９…ＡＮＤゲート、１１０…ＡＮＤゲート、１１１…ＡＮＤゲート、１１２…ＡＮＤゲート、１１３…インバーター、１１４…インバーター、２０１…光ディスク、２０２…ピックアップ、２０３…スピンドルモータ、２０４…ＡＦＥ、２０５…ＲＤ−ＣＨ、２０６…サーボ、２０７…デコード回路、２０８…エンコード回路、２０９…ＬＤＤ、２１０…ホスト、２１１…Ｉ／Ｆ、２１２…マイコン、４０１…メモリ制御回路、４０５…優先順位判定回路、５０１…カウンタＡ、５０２…カウンタＢ、５０３…所定回数設定回路、５０４…比較器Ａ、５０５…比較器Ｂ、７０１…メモリ制御回路、７０２…フリップフロップ、７０３…フリップフロップ、９０１…メモリ制御回路、９０２…マイコン、９０３…切り替え信号生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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