(57)【要約】【課題】チップ面積の増大を抑えながらノイズの低減化を図ることのできる半導体装置を提供すること。【解決手段】半導体チップ１２内に配置されるパッド１４を形成する配線層の下層に、第１及び第２の配線層１８ａ，１８ｂからなるバイパスコンデンサ１８を形成するようにした。これにより、半導体チップ１２の面積の増大を抑えながら大容量のバイパスコンデンサ１８を該チップ１２内に形成することができ、電源ノイズを効果的に除去することができる。【選択図】　　　図３
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【特許請求の範囲】
【請求項１】
入出力回路を構成するための複数の入出力セル領域と複数の外部接続用端子とを半導体チップ内に含む半導体装置において、
前記外部接続用端子を形成する配線層の下層に、多層の配線層からなるバイパスコンデンサを形成したことを特徴とする半導体装置。
【請求項２】
前記バイパスコンデンサは、前記入出力セル領域に供給される高電位電源の電位を持つ第１の配線層と、その第１の配線層より下層に形成され前記入出力セル領域に供給される低電位電源の電位を持つ第２の配線層と、から構成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記外部接続用端子は多層の配線層から構成されており、
前記バイパスコンデンサは、前記外部接続用端子を構成する最下層の配線層よりも下層に形成されることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記半導体チップは内部回路を構成するための内部セル領域を含み、
前記複数の入出力セル領域は、前記内部セル領域と前記半導体チップの周縁に沿って周方向に配置される前記複数の外部接続用端子との間に配置されていることを特徴とする請求項１乃至３の何れか一項記載の半導体装置。
【請求項５】
前記半導体チップは内部回路を構成するための複数の内部セル領域を含み、
前記複数の入出力セル領域と前記複数の内部セル領域は、前記複数の外部接続用端子を境に両側に分割して配置されていることを特徴とする請求項１乃至３の何れか一項記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、詳しくは電源ノイズの低減化に有用な半導体装置に関するものである。
【０００２】
近年、半導体装置においては高集積化及び高速化がますます進展し、それに伴いチップ内の電源配線の数も増大してきている。このような高密度実装化される半導体装置では、電源配線におけるノイズの影響が大きくなるため、それら電源ノイズの低減化を図ることが重要となっている。
【０００３】
【従来の技術】
従来、電源ノイズを抑制するための一手段として、例えば半導体チップ内にバイパスコンデンサを形成する方法がある。このバイパスコンデンサは、チップ内の電源配線の下層に設けられる多層の配線層から構成され、該電源配線に生じる不要信号をグランド（接地電位）にバイパスさせることで電源ノイズを除去するようにしている。
【０００４】
【発明が解決しようとする課題】
ところで、近年では半導体装置の高集積化に伴い、電源配線に生じる高周波ノイズの影響が特に大きくなってきている。この場合、チップ内には電源配線の下層に大容量のバイパスコンデンサが必要である。しかしながら、こうした大容量のバイパスコンデンサは、それを形成するために大きなスペースが必要となるため、チップ面積が増大するという問題があった。このことはチップコストの上昇にもつながる。
【０００５】
本発明は上記問題点を解決するためになされたものであって、その目的はチップ面積の増大を抑えながらノイズの低減化を図ることのできる半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、半導体チップ内にて複数の外部接続用端子が形成される配線層の下層に多層の配線層からなるバイパスコンデンサが形成される。これにより、チップ面積の増大を抑えながら大容量のバイパスコンデンサを該チップ内に形成することができ、電源ノイズを効果的に除去することが可能となる。
【０００７】
請求項２に記載の発明によれば、バイパスコンデンサは、入出力セル領域に供給される高電位電源の電位を持つ第１の配線層と、該第１の配線層の下層に形成され前記入出力セル領域に供給される低電位電源の電位を持つ第２の配線層と、から構成される。これにより、電源強化を行うことができ、チップ内に安定した電源供給を行うことが可能となる。
【０００８】
請求項３に記載の発明によれば、外部接続用端子が多層の配線層から構成される場合には、バイパスコンデンサは、前記外部接続用端子を構成する最下層の配線層よりも下層に形成される。
【０００９】
請求項４に記載の発明によれば、複数の入出力セル領域は、半導体チップ内に形成される内部セル領域と該チップの周縁に沿って周方向に配置される複数の外部接続用端子との間に配置されている。このような半導体装置のチップ内に設けられる外部接続用端子の下層にバイパスコンデンサを形成する場合には、該チップ内にてバイパスコンデンサを形成可能とする面積を大きくとることができる。
【００１０】
請求項５に記載の発明のように、半導体チップ内に複数の内部セル領域が形成され、該複数の内部セル領域と前記複数の入出力セル領域が複数の外部接続用端子を境に両側に分割して配置されているような半導体装置において、その外部接続用端子が形成される配線層の下層にバイパスコンデンサを形成することも可能である。
【００１１】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図４に従って説明する。
【００１２】
図１は、半導体装置（半導体チップ）を示す概略レイアウト図である。
この半導体装置１１は例えばゲートアレイ型の半導体装置であって、その半導体チップ１２の中央部には内部セル領域１３が形成されている。内部セル領域１３にはＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタ（ＣＭＯＳトランジスタ）からなる基本セルが多数形成され、この基本セルを一又は複数使用して内部回路としての種々の論理回路が構成されている。
【００１３】
半導体チップ１２の周縁寄りには外部接続用端子としての複数のパッド１４が該チップ１２の周方向に並ぶように所定のピッチをもって配置され、これらのパッド１４は図示しないボンディングワイヤによってパッケージ（図示略）の複数の入出力ピンと接続される。そして、複数のパッド１４と上記内部セル領域１３との間において、複数の入出力セル領域（以下、Ｉ／Ｏ領域）１５が半導体チップ１２の周縁に沿うように形成されている。これらのＩ／Ｏ領域１５には前記同様にＣＭＯＳトランジスタよりなる基本セルが多数形成され、それらにより入出力回路が構成されている。
【００１４】
図２は、本実施形態のバイパスコンデンサを説明する半導体装置１１の一部レイアウト図であり、図１に示す半導体チップ１２の周縁部を拡大して示したものである。
【００１５】
複数のＩ／Ｏ領域１５の上方には、低電位電源ＶＳＳ（一般には基板電位）を供給するための電源配線と高電位電源ＶＤＤを供給するための電源配線とを含む複数のＩ／Ｏ電源配線１６が設けられている。各Ｉ／Ｏ領域１５には、それらの配置方向と直交する方向に延びる配線１７が設けられ、それぞれの配線１７は図示しないコンタクトを介して各パッド１４と接続されている。そして、これらのパッド１４の下方において、バイパスコンデンサ１８としての第１及び第２の配線層１８ａ，１８ｂが積層方向（図２中、紙面の直交方向）に設けられている。
【００１６】
詳述すると、図３に示すように、第１及び第２の配線層１８ａ，１８ｂは、各パッド１４が形成される配線層の下層において、該パッド１４と半導体チップ１２（具体的には基板）との間に絶縁層１９を介して形成される。ここで、第１の配線層１８ａは高電位電源ＶＤＤの電位を持つように、また、第２の配線層１８ｂは低電位電源ＶＳＳの電位を持つようにＩ／Ｏ電源配線１６と接続される。これにより、パッド１４の下層には、Ｉ／Ｏ電源配線１６を伝搬する信号をグランド（接地電位）にバイパスさせるようにしたバイパスコンデンサ１８が形成される。
【００１７】
このように、本実施形態では、半導体チップ１２の周縁に沿って配置されるパッド１４の下層のスペースを有効利用してバイパスコンデンサ１８を形成するようにしたことで、大容量のバイパスコンデンサ１８を形成することができる。これにより、Ｉ／Ｏ電源配線１６に生じる電源ノイズを効果的に除去することが可能である。
【００１８】
尚、本実施形態のバイパスコンデンサ１８（第１及び第２の配線層１８ａ，１８ｂ）は、内部セル領域１３内に形成される回路（内部回路）に電源を供給するための内部電源配線（図示略）とも接続される。これにより、それら内部電源配線に生じる電源ノイズを大容量のバイパスコンデンサ１８により除去することも可能となる。
【００１９】
図４は、上記パッド１４が多層の配線層（図は２層）により形成される場合を示したものである。即ち、パッド１４は配線層１４ａ，１４ｂにて形成され、互いの配線層１４ａ，１４ｂはコンタクト２１を介して接続されている。尚、図ではコンタクト２１を介して配線層１４ａ，１４ｂ間を接続したが、必ずしもコンタクト２１を介して接続する必要はない。このような多層の配線層１４ａ，１４ｂからなるパッド１４が形成される場合にも、前記と同様にして、バイパスコンデンサ１８はパッド１４（具体的にはパッド１４を形成する最下層の配線層１４ｂ）と半導体チップ１２（基板）との間に絶縁層１９を介して形成される。
【００２０】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）半導体チップ１２内に配置されるパッド１４の下層のスペースを利用して、第１及び第２の配線層１８ａ，１８ｂからなるバイパスコンデンサ１８を形成するようにした。これにより、半導体チップ１２の面積の増大を抑えながら大容量のバイパスコンデンサ１８を該チップ１２内に形成することができ、電源ノイズを効果的に除去することができる。
【００２１】
（２）本実施形態のように、各パッド１４が半導体チップ１２の周縁に沿って配置されている半導体装置１１においては、大きな容量を持つバイパスコンデンサ１８をチップ１２内に効果的に形成することができる。即ち、このような半導体装置１１では、チップ１２内においてバイパスコンデンサ１８を形成可能とするスペース（面積）を大きくすることができるため、大容量のバイパスコンデンサ１８を形成することができる。
【００２２】
（３）第１の配線層１８ａはＩ／Ｏ電源配線１６内に含まれる高電位電源ＶＤＤの電源配線と同電位を持ち、第２の配線層１８ｂはＩ／Ｏ電源配線１６内に含まれる低電位電源ＶＳＳの電源配線と同電位を持つ。従って、Ｉ／Ｏ電源配線１６の電源強化を行うことができ、Ｉ／Ｏ領域１５に安定した電源供給を行うことが可能となる。このことは、電源ノイズの発生を抑制することにつながる。
【００２３】
（４）バイパスコンデンサ１８を構成する第１及び第２の配線層１８ａ，１８ｂを、内部セル領域１３（内部回路）に電源を供給するために設けられる内部電源配線と接続するようにしたため、その内部電源配線に生じるノイズを抑制することもできる。
【００２４】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図５に従って説明する。尚、本実施形態は、第一実施形態の半導体装置１１（図１参照）とＩ／Ｏ領域１５の配置が異なる半導体装置３１に具体化した場合を説明するものである。第一実施形態と同様の構成部分には同一符号を付して詳細な説明を一部省略する。
【００２５】
図５は、第二実施形態のバイパスコンデンサを説明する半導体装置の一部レイアウト図である。
この半導体装置３１は、半導体チップ３２内に複数（例えば２つ）の内部セル領域３３ａ，３３ｂが形成され、各内部セル領域３３ａ，３３ｂと複数のパッド３４との間において、それぞれの内部セル領域３３ａ，３３ｂに対して設けられる複数の入出力セル領域（Ｉ／Ｏ領域）３５ａ，３５ｂが形成されている。即ち、本実施形態では、複数のパッド３４が半導体チップ３２の中央寄り（言い換えればチップ３２の周縁以外）に設けられており、各Ｉ／Ｏ領域３５ａ，３５ｂがパッド３４の配置方向に沿って両側に分割されて配置されている。
【００２６】
このような半導体装置３１においても、バイパスコンデンサ１８は、上記第一実施形態と同様に各パッド３４が形成される配線層の下層に形成することが可能である。即ち、各パッド３４が形成される配線層と半導体チップ３２（基板）との間に、高電位電源ＶＤＤの電位を持つ第１の配線層１８ａと低電位電源ＶＳＳの電位を持つ第２の配線層１８ｂとが形成され、それらを両電極としたバイパスコンデンサ１８が形成される。
【００２７】
従って、本実施形態のようにＩ／Ｏ領域３５ａ，３５ｂが各パッド３４を境に両側に分割して配置される半導体装置３１においても、パッド３４の下層のスペースを利用して大容量のバイパスコンデンサ１８を形成することができ、電源ノイズを効果的に除去することができる。
【００２８】
尚、上記各実施形態は、以下の態様で実施してもよい。
・各実施形態では、半導体装置１１，３１がパッケージの複数の入出力ピンとワイヤ接続される場合に具体化したが、バンプ接続される場合等に具体化してもよい。
【００２９】
・各実施形態では、ゲートアレイ型の半導体装置１１，３１に具体化したが、その他の方式の半導体装置に具体化してもよい。
・パッド１４，３４に対するＩ／Ｏ領域１５，３５ａ，３５ｂの配置は、各実施形態で説明した配置位置に限定されるものではない。
【００３０】
・各実施形態において、内部セル領域１３，３３ａ，３３ｂ及びＩ／Ｏ領域１５，３５ａ，３５ｂは、ＣＭＯＳトランジスタからなる基本セルにより構成されるが、ＭＯＳトランジスタ構成やバイポーラトランジスタ構成等のその他の構成であってもよい。
【００３１】
・各実施形態では、パッド１４，３４が１層又は２層の配線層からなる場合に、それよりも下層にバイパスコンデンサ１８を形成する場合を説明したが、パッド１４，３４が３層以上の配線層からなる場合にはワイヤ等をボンディングする際に影響がなければ、それらの配線層を使用して（即ちパッド配線層の一部を分離して）バイパスコンデンサ１８を形成するようにしてもよい。
【００３２】
上記各実施形態の特徴をまとめると以下のようになる。
（付記１）　入出力回路を構成するための複数の入出力セル領域と複数の外部接続用端子とを半導体チップ内に含む半導体装置において、
前記外部接続用端子を形成する配線層の下層に、多層の配線層からなるバイパスコンデンサを形成したことを特徴とする半導体装置。
（付記２）　前記バイパスコンデンサは、前記入出力セル領域に供給される高電位電源の電位を持つ第１の配線層と、その第１の配線層より下層に形成され前記入出力セル領域に供給される低電位電源の電位を持つ第２の配線層と、から構成されることを特徴とする付記１記載の半導体装置。
（付記３）　前記外部接続用端子は多層の配線層から構成されており、
前記バイパスコンデンサは、前記外部接続用端子を構成する最下層の配線層よりも下層に形成されることを特徴とする付記１又は２記載の半導体装置。
（付記４）　前記外部接続用端子は３層以上の配線層から構成されており、
前記バイパスコンデンサは、前記外部接続用端子を構成する配線層のうち下層の配線層を分離して形成されることを特徴とする付記１又は２記載の半導体装置。
（付記５）　前記半導体チップは内部回路を構成するための内部セル領域を含み、
前記複数の入出力セル領域は、前記内部セル領域と前記半導体チップの周縁に沿って周方向に配置される前記複数の外部接続用端子との間に配置されていることを特徴とする付記１乃至４の何れか一記載の半導体装置。
（付記６）　前記半導体チップは内部回路を構成するための複数の内部セル領域を含み、
前記複数の入出力セル領域と前記複数の内部セル領域は、前記複数の外部接続用端子を境に両側に分割して配置されていることを特徴とする付記１乃至４の何れか一記載の半導体装置。
（付記７）　前記バイパスコンデンサを構成する各配線層は、前記内部セル領域に電源を供給するための内部電源配線と接続されることを特徴とする付記１乃至６の何れか一記載の半導体装置。
【００３３】
【発明の効果】
以上詳述したように、本発明によれば、チップ面積の増大を抑えながらノイズの低減化を図ることのできる半導体装置を提供することができる。
【図面の簡単な説明】
【図１】半導体装置を示す概略レイアウト図である。
【図２】第一実施形態のバイパスコンデンサを説明する半導体装置の一部レイアウト図である。
【図３】バイパスコンデンサを形成する配線層の断面図である。
【図４】パッド用の配線層が多層である場合を示す断面図である。
【図５】第二実施形態のバイパスコンデンサを説明する半導体装置の一部レイアウト図である。
【符号の説明】
１２，３２　半導体チップ
１３，３３ａ，３３ｂ　内部セル領域
１４，３４　外部接続用端子としてのパッド
１５，３５ａ，３５ｂ　入出力セル領域（Ｉ／Ｏ領域）
１８　バイパスコンデンサ
１８ａ　バイパスコンデンサを構成する多層の配線層としての第１の配線層
１８ｂ　バイパスコンデンサを構成する多層の配線層としての第２の配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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