(57)【要約】【課題】ソース・ドレイン間耐圧を下げずにオン抵抗を低減した横型ＭＯＳトランジスタを提供する。【解決手段】ＳＯＩ基板３０のシリコン層３３には、表面層にシリコン酸化膜３２まで到達していない所定深さのＮ＋型ウェル領域３４とシリコン酸化膜３２まで到達したＰ＋型ベース領域３５とが所定距離離間して形成されている。ベース領域３５とＮ＋型ウェル領域３４との間のシリコン層３３の表面層には、ソース・ドレイン間耐圧に影響しない程度にシリコン層３３より高い不純物濃度のＮ型不純物領域４４が形成されている。そして、Ｎ＋型ウェル領域３４の表面層にＮ＋型ウェル領域３４端から所定距離離間してＮ＋＋型ドレイン領域３６が形成され、ベース領域３５の表面層にベース領域３５端からチャネル長として所定距離離間してＮ＋＋型ソース領域３７が形成されている。【選択図】　図１
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【特許請求の範囲】
【請求項１】
半導体支持基板上に埋込絶縁膜を形成し、この埋込絶縁膜上に半導体層を形成してなるＳＯＩ基板の半導体層に、ソース・ドレイン間耐圧を決定するＰＮ接合を埋込絶縁膜まで到達して形成した一導電チャネル型の横型ＭＯＳトランジスタにおいて、
前記ＰＮ接合を、前記ＰＮ接合の耐圧を主分担する前記一導電チャネル型と同一の一導電型側の一導電型耐圧領域と、前記一導電チャネル型と反対の他導電型側の他導電型不純物領域とで形成し、
前記耐圧領域に前記ＰＮ接合から所定距離離間して一導電型ウェル領域を形成し、
前記ＰＮ接合と一導電型ウェル領域との間の前記耐圧領域の表面層に、前記ソース・ドレイン間耐圧に影響しない程度に前記耐圧領域より高い不純物濃度の一導電型不純物領域を形成したことを特徴とする横型ＭＯＳトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、横型ＭＯＳトランジスタに関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を用いた横型ＭＯＳトランジスタに関する。
【０００２】
【従来の技術】
光結合型半導体リレーの出力端子間容量を低減するために、低容量のＭＯＳトランジスタが要求されている。この種のＭＯＳトランジスタとして、ＳＯＩ基板を用いた従来のＮチャネル型の横型ＭＯＳトランジスタ１００について、図４を参照して説明する。ＳＯＩ基板２０は、Ｎ型またはＰ型のシリコン基板１の上にシリコン酸化膜２が形成され、このシリコン酸化膜２の上にシリコン層３が形成されて構成されている。シリコン層３は、後述する各領域が形成されていない状態で、Ｎ−型不純物層を形成している。シリコン層３には、表面層にシリコン酸化膜２まで到達していない所定深さのＮ＋型ウェル領域４とシリコン酸化膜２まで到達したＰ＋型ベース領域５とが所定距離離間して形成されている。そして、Ｎ＋型ウェル領域４の表面層にＮ＋型ウェル領域４端から所定距離離間してＮ＋＋型ドレイン領域６が形成され、ベース領域５の表面層にベース領域５端からチャネル長として所定距離離間してＮ＋＋型ソース領域７が形成されている。シリコン層３とソース領域７との間のベース領域５上にゲート絶縁膜としての薄いシリコン酸化膜８を介してポリシリコンからなるゲート電極９が形成されている。シリコン層３とドレイン領域６との間のＮ＋型ウェル領域４上にフィールド酸化膜としての厚いシリコン酸化膜１０が形成されている。ゲート電極９から層間絶縁膜１１により絶縁されて、ドレイン領域６に電気的接触するアルミニウム膜からなるドレイン電極１２が形成され、ベース領域５とソース領域７とに電気的接触するアルミニウム膜からなるソース電極１３が形成されている。
【０００３】
上記構成のＭＯＳトランジスタ１００の製造方法について説明する。
先ず、第１工程は、この工程の完了後を図５（ａ）に示すように、シリコン基板１の上にシリコン酸化膜２を形成し、シリコン酸化膜２の上にＮ−型シリコン層３を形成したＳＯＩ基板２０を準備する。そして、ＬＯＣＯＳ酸化法によりフィールド酸化膜としての厚いシリコン酸化膜１０を形成して後、熱酸化法によりイオン注入のための薄いシリコン酸化膜２１を形成し、フォトリソグラフィ法でのレジストパターン２２をマスクにして、イオン注入法によりシリコン層３の表面層内に選択的に燐（Ｐ）を注入する。そして、レジストパターン２２を除去して後、熱拡散してＮ＋型ウェル領域４を形成する。
【０００４】
次に、第２工程は、この工程の完了後を図５（ｂ）に示すように、第１工程完了後、ウェットエッチ法によりシリコン酸化膜２１を除去して後、熱酸化法によりゲート絶縁膜としての薄いシリコン酸化膜８を形成する。そして、その上からＣＶＤ法によりポリシリコン膜を成長させ、レジストパターンをマスクに不要部分をドライエッチングにより除去して、ゲート電極９を形成する。そして、ゲート電極９とフォトリソグラフィ法でのレジストパターン２３とをマスクにして、イオン注入法によりシリコン層３の表面層内に選択的にホウ素（Ｂ）を注入する。そして、レジストパターン２３を除去して後、熱拡散してシリコン酸化膜２まで到達した深いＰ＋型ベース領域５を形成する。
【０００５】
次に、第３工程は、この工程の完了後を図５（ｃ）に示すように、第２工程完了後、ゲート電極９とフォトリソグラフィ法でのレジストパターン２４とをマスクにして、イオン注入法によりＮ＋型ウェル領域４およびベース領域５の表面層内に選択的にヒ素（Ａｓ）を注入する。そして、レジストパターン２４を除去して後、熱拡散してＮ＋型ウェル領域４の表面層にＮ＋＋型ドレイン領域６およびベース領域５の表面層にＮ＋＋型ソース領域７を形成する。
【０００６】
次に、第４工程は、この工程の完了後を図４に示すように、第３工程完了後、ＳＯＩ基板２０の表面からＣＶＤ法により層間絶縁膜１１で被覆する。ベース領域５、ドレイン領域６およびソース領域７の表面が露出するように層間絶縁膜１１およびシリコン酸化膜８にコンタクト窓を形成して後、その上からスパッタ法によりアルミニウム膜で被覆し、このアルミニウム膜をフォトリソグラフィ法およびドライエッチ法により選択的に除去して、ドレイン領域６と電気的接触するドレイン電極１２と、ベース領域５およびソース領域７と電気的接触するソース電極１３とを形成する。
【０００７】
【発明が解決しようとする課題】
ところで、上述した従来の横型ＭＯＳトランジスタ１００は、ソース・ドレイン間耐圧を決定するＰＮ接合のＮ側がシリコン層３、Ｎ＋型ウェル領域４およびドレイン領域６で形成されており、シリコン層３がＮ型耐圧領域としてＰＮ接合の耐圧を主分担し、主にシリコン層３の濃度とシリコン層３を挟むベース領域５とＮ＋型ウェル領域４との間の距離とでその耐圧が決定される。また、この濃度と距離とで決まるベース領域５とＮ＋型ウェル領域４との間のシリコン層３の抵抗は、ＭＯＳトランジスタ１００のオン抵抗に影響する。そのため、その耐圧とオン抵抗はトレードオフの関係となり、耐圧を上げようとするとオン抵抗も高くなるという問題がある。
本発明は上記のような問題点を解決するためになされたもので、ソース・ドレイン間耐圧を確保したうえで、オン抵抗を低減した横型ＭＯＳトランジスタを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の横型ＭＯＳトランジスタは、半導体支持基板上に埋込絶縁膜を形成し、この埋込絶縁膜上に半導体層を形成してなるＳＯＩ基板の半導体層に、ソース・ドレイン間耐圧を決定するＰＮ接合を埋込絶縁膜まで到達して形成した一導電チャネル型の横型ＭＯＳトランジスタにおいて、上記ＰＮ接合を、ＰＮ接合の耐圧を主分担する一導電チャネル型と同一の一導電型側の一導電型耐圧領域と、一導電チャネル型と反対の他導電型側の他導電型不純物領域とで形成し、耐圧領域にＰＮ接合から所定距離離間して一導電型ウェル領域を形成し、ＰＮ接合と一導電型ウェル領域との間の耐圧領域の表面層に、ソース・ドレイン間耐圧に影響しない程度に耐圧領域より高い不純物濃度の一導電型不純物領域を形成したことを特徴とする。
【０００９】
【発明の実施の形態】
以下に、本発明の一実施例のＳＯＩ基板を用いた一導電チャネル型であるＮチャネル型の横型ＭＯＳトランジスタ２００について、図１を参照して説明する。ＳＯＩ基板３０は、半導体支持基板であるＮ型またはＰ型のシリコン基板３１の上に埋込絶縁膜であるシリコン酸化膜３２が形成され、このシリコン酸化膜３２の上に半導体層であるシリコン層３３が、例えば、２．０μｍ程度の厚さに形成されて構成されている。シリコン層３３は、初期層として（後述する各領域が形成されていない状態で）、例えば、１×１０１５ｃｍ−２程度の低不純物濃度のＮ−型不純物層を形成している。シリコン層３３には、表面層にシリコン酸化膜３２まで到達していない、例えば、１．２μｍ程度の拡散深さで２×１０１７ｃｍ−２程度の不純物濃度のＮ＋型ウェル領域３４と、シリコン酸化膜３２まで到達した、例えば、３×１０１７ｃｍ−２程度の不純物濃度のＰ＋型ベース領域３５とが、例えば、１μｍ程度の距離離間して形成されている。また、ベース領域３５とＮ＋型ウェル領域３４との間のシリコン層３３の表面層には、ソース・ドレイン間耐圧に影響しない程度にシリコン層３３より高い不純物濃度、例えば、１×１０１６ｃｍ−２程度の不純物濃度のＮ型不純物領域４４が、例えば０．４μｍ程度の拡散深さで形成されている。そして、Ｎ＋型ウェル領域３４の表面層にＮ＋型ウェル領域３４端から所定距離離間して高不純物濃度のＮ＋＋型ドレイン領域３６が形成され、ベース領域３５の表面層にベース領域３５端からチャネル長として所定距離離間して高不純物濃度のＮ＋＋型ソース領域３７が形成されている。シリコン層３３とソース領域３７との間のベース領域３５上にゲート絶縁膜としての薄いシリコン酸化膜３８を介してポリシリコンからなるゲート電極３９が形成されている。シリコン層３３とドレイン領域３６との間のＮ＋型ウェル領域３４上にフィールド酸化膜としての厚いシリコン酸化膜４０が形成されている。ゲート電極３９から層間絶縁膜４１により絶縁されて、ドレイン領域３６に電気的接触するアルミニウム膜からなるドレイン電極４２が形成され、ベース領域３５とソース領域３７とに電気的接触するアルミニウム膜からなるソース電極３３が形成されている。
【００１０】
上記構成のＭＯＳトランジスタ２００の製造方法について説明する。
先ず、第１工程は、この工程の完了後を図２（ａ）に示すように、半導体支持基板３１の上にシリコン酸化膜３２が形成され、このシリコン酸化膜３２の上にＮ−型シリコン層３３が形成されたＳＯＩ基板３０を準備する。そして、熱酸化法によりイオン注入のための薄いシリコン酸化膜５１を形成し、イオン注入法によりシリコン層３３の表面層内に、燐（Ｐ）を注入する。そして、熱拡散してＮ型不純物領域４４を形成する。
【００１１】
次に、第２工程は、この工程の完了後を図２（ｂ）に示すように、第１工程完了後、ウェットエッチ法によりシリコン酸化膜５１を除去して後、ＬＯＣＯＳ酸化法によりフィールド酸化膜としての厚いシリコン酸化膜４０を形成して後、熱酸化法によりイオン注入のための薄いシリコン酸化膜５２を形成し、フォトリソグラフィ法でのレジストパターン５３をマスクにして、イオン注入法によりシリコン層３３の表面層内に選択的に燐（Ｐ）を注入する。そして、レジストパターン５３を除去して後、熱拡散してＮ＋型ウェル領域３４を形成する。
【００１２】
次に、第３工程は、この工程の完了後を図３（ｃ）に示すように、第２工程完了後、ウェットエッチ法によりシリコン酸化膜５２を除去して後、熱酸化法によりゲート絶縁膜としての薄いシリコン酸化膜３８を形成する。そして、その上からＣＶＤ法によりポリシリコン膜を成長させ、レジストパターンをマスクに不要部分をドライエッチングにより除去して、ゲート電極３９を形成する。そして、ゲート電極３９とフォトリソグラフィ法でのレジストパターン５４とをマスクにして、イオン注入法によりシリコン層３３の表面層内に選択的にホウ素（Ｂ）を注入する。そして、レジストパターン５４を除去して後、熱拡散してシリコン酸化膜３２まで到達したＰ＋型ベース領域３５を形成する。
【００１３】
次に、第４工程は、この工程の完了後を図３（ｄ）に示すように、第３工程完了後、ゲート電極３９とフォトリソグラフィ法でのレジストパターン５５とをマスクにして、イオン注入法によりＮ＋型ウェル領域３４およびベース領域３５の表面層内に選択的にヒ素（Ａｓ）を注入する。そして、レジストパターン５５を除去して後、熱拡散してＮ＋型ウェル領域３４の表面層にＮ＋＋型ドレイン領域３６およびベース領域３５の表面層にＮ＋＋型ソース領域３７を形成する。
【００１４】
次に、第５工程は、この工程の完了後を図１に示すように、第４工程完了後、ＳＯＩ基板３０の表面からＣＶＤ法により層間絶縁膜４１で被覆する。ベース領域３５、ドレイン領域３６、ソース領域３７およびゲート電極３９の表面が露出するように層間絶縁膜４１およびシリコン酸化膜３８にコンタクト窓を形成して後、その上からスパッタ法によりアルミニウム膜で被覆し、このアルミニウム膜をフォトリソグラフィ法およびドライエッチ法により選択的に除去して、ドレイン領域３６と電気的接触するドレイン電極４２と、ベース領域３５およびソース領域３７と電気的接触するソース電極４３とを形成する。
【００１５】
以上の構成によれば、ＳＯＩ基板３０のシリコン層３３に、ソース・ドレイン間耐圧を決定するＰＮ接合をシリコン酸化膜３２まで到達して形成したＮチャネル型の横型ＭＯＳトランジスタにおいて、ベース領域３５とＮ＋型ウェル領域３４との間のシリコン層３３をＰＮ接合の耐圧を主分担するＮ型耐圧領域として、そのシリコン層３３の表面層に、ソース・ドレイン間耐圧に影響しない程度の深さで、かつソース・ドレイン間耐圧に影響しない程度にシリコン層３３より高い不純物濃度のＮ型不純物領域４４が形成されているので、ベース領域３５とＮ＋型ウェル領域３４との間のＮ型不純物領域４４を含むシリコン層３３の抵抗は、ＭＯＳトランジスタ１００のシリコン層３だけの場合より低くなり、ＭＯＳトランジスタ２００のオン抵抗をＭＯＳトランジスタ１００より低くすることができる。このとき、Ｎ型不純物領域４４の深さと不純物濃度をソース・ドレイン間耐圧に影響しない程度の値にしているので、ソース・ドレイン間耐圧は低下しない。
【００１６】
尚、上記実施例では、一導電チャネル型のＭＯＳトランジスタとしてＮチャネル型のＭＯＳトランジスタで説明したが、Ｐチャネル型のＭＯＳトランジスタで実施することもできる。
【００１７】
【発明の効果】
本発明の横型ＭＯＳトランジスタによれば、他導電型ベース領域と一導電型ウェル領域との間の一導電型半導体層の表面層に、ソース・ドレイン間耐圧に影響しない程度に一導電型半導体層より高い不純物濃度の一導電型不純物領域が形成されているので、ソース・ドレイン間耐圧を下げずにＭＯＳトランジスタのオン抵抗を低くすることができる。
【図面の簡単な説明】
【図１】本発明の一実施例の横型ＭＯＳトランジスタの概略断面図。
【図２】図１のＭＯＳトランジスタの最初の製造工程を示す概略断面図。
【図３】図２に続く製造工程を示す概略断面図。
【図４】従来の横型ＭＯＳトランジスタの概略断面図。
【図５】図４のＭＯＳトランジスタの製造工程を示す概略断面図。
【符号の説明】
３０　ＳＯＩ基板
３１　シリコン基板（半導体支持基板）
３２　シリコン酸化膜（埋込絶縁膜）
３３　Ｎ−型シリコン層（半導体層）
３４　Ｎ＋型ウェル領域
３５　Ｐ＋型ベース領域
３６　Ｎ＋＋型ドレイン領域
３７　Ｎ＋＋型ソース領域
３８　シリコン酸化膜（ゲート絶縁膜）
３９　ゲート電極
４０　シリコン酸化膜（フィールド酸化膜）
４１　層間絶縁膜
４４　Ｎ型不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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