(57)【要約】【課題】データ保持安定性を損なうことなく高速でデータの書込を行なう。【解決手段】メモリセルアレイ（１）の列単位で少なくともデータ書込時に基板電位を制御する基板電位設定回路（１０）を設ける。データ書込時、選択列のメモリセルトランジスタの基板領域を、データ保持特性（スタティック・ノイズ・マージン）が低下するように電位を変更することにより、メモリセルに対して高速で確実にデータを書込むことができる。【選択図】        図１
2004303340.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列され、各々が、それぞれバックゲートを有する第１および第２導電型の絶縁ゲート型電界効果トランジスタで構成されるラッチ回路を含む複数のメモリセル、および
アドレス信号と動作モード指示信号に応答して、選択メモリセルの少なくとも第１導電型の絶縁ゲート型電界効果トランジスタのバックゲート電位を、データ書込時とデータ読出時とで変更する基板電位変更回路を備える、半導体記憶装置。
【請求項２】
前記第１導電型の絶縁ゲート型電界効果トランジスタは、Ｐチャネル絶縁ゲート型電界効果トランジスタであり、
前記基板電位変更回路は、前記データ書込時に前記選択メモリセルのＰチャネル絶縁ゲート型電界効果トランジスタのバックゲート電位を、データ読出時よりも高い電圧レベルに設定する、請求項１記載の半導体記憶装置。
【請求項３】
前記基板電位変更回路は、前記データ書込時に、前記Ｐチャネル絶縁ゲート型電界効果トランジスタのバックゲート電位を、外部インターフェイス用の電源電圧レベルに設定する、請求項２記載の半導体記憶装置。
【請求項４】
各前記メモリセルは、電源電圧をハイレベルデータ記憶のための電源電圧として受け、
前記基板電位変更回路は、前記Ｐチャネル絶縁ゲート型電界効果トランジスタのバックゲート電位を前記データ書込時に前記電源電圧レベルに設定しかつ前記データ読出時前記電源電圧よりも低い電圧レベルに設定する、請求項２記載の半導体記憶装置。
【請求項５】
前記基板電位変更回路は、
メモリセル列それぞれに対応して配置され、各々が対応の列のメモリセルの第１導電型の絶縁ゲート型電界効果トランジスタのバックゲートに共通に結合される複数の基板電圧伝達線と、
各列に対応して配置され、各々が、前記動作モード指示信号と前記アドレス信号に基づいて生成される列選択信号とに応答して、対応の基板電圧伝達線の電圧を設定する基板電位設定回路を備える、請求項１記載の半導体記憶装置。
【請求項６】
前記第１導電型の絶縁ゲート型電界効果トランジスタはＰチャネル絶縁ゲート型電界効果トランジスタであり、
前記基板電位変更回路は、前記動作モード指示信号がデータ書込を示すとき、選択列のＰチャネル絶縁ゲート型電界効果トランジスタのバックゲート電位を非選択列のメモリセルに較べて高くする、請求項５記載の半導体記憶装置。
【請求項７】
前記第１導電型の絶縁ゲート型電界効果トランジスタは、Ｎチャネルの絶縁ゲート型電界効果トランジスタであり、
前記基板電位変更回路は、前記動作モード指示信号がデータ書込を示すときＮチャネル絶縁ゲート型電界効果トランジスタのバックゲート電位をデータ読出時に較べて低くする、請求項１記載の半導体記憶装置。
【請求項８】
前記基板電位変更回路は、前記データ書込時に、前記Ｎ型絶縁ゲート型電界効果トランジスタのバックゲート電位を、接地電圧レベルに設定する、請求項７記載の半導体記憶装置。
【請求項９】
各前記メモリセルは、接地電圧をローレベルデータ記憶のための電源電圧として受け、
前記基板電位変更回路は、前記Ｎ型絶縁ゲート型電界効果トランジスタのバックゲート電位を前記データ書込時に前記接地電圧よりも高い電圧レベルに設定しかつ前記データ読出時前記接地電圧レベルに設定する、請求項７記載の半導体記憶装置。
【請求項１０】
前記基板電位変更回路は、
メモリセル列それぞれに対応して配置され、各々が対応の列のメモリセルの第１導電型の絶縁ゲート型電界効果トランジスタのバックゲートに共通に結合される複数の第１の基板電圧伝達線と、
各列に対応して配置され、各々が対応の列のメモリセルの第２導電型の絶縁ゲート型電界効果トランジスタのバックゲートに共通に結合される複数の第２の基板電圧伝達線と、
各列に対応して配置され、各々が、前記動作モード指示信号および列選択信号に応答して、対応の第１および第２の基板電圧伝達線の電圧を設定する基板電位選択回路を備える、請求項１記載の半導体記憶装置。
【請求項１１】
前記基板電位変更回路は、前記動作モード指示信号がデータ読出を示すとき、選択列の第１導電型の絶縁ゲート型電界効果トランジスタのバックゲート電位を高くし、かつ第２導電型の絶縁ゲート型電界効果トランジスタのバックゲート電位を低くする、請求項１０記載の半導体記憶装置。
【請求項１２】
前記基板電位変更回路は、
各メモリセル列に対応して配置され、対応の列のメモリセルの第１導電型の絶縁ゲート型電界効果トランジスタのバックゲートにバイアス電圧をそれぞれ伝達する複数の基板電圧伝達線と、
各メモリセル列に対応して配置され、前記動作モード指示信号と前記列選択信号とに従って対応の列の基板電圧伝達線の電位を設定する基板電位設定回路と、
前記動作モード指示信号に応答して、前記基板電圧伝達線それぞれの電位を所定電位方向に所定期間駆動する基板電位補助回路とを備える、請求項１記載の半導体記憶装置。
【請求項１３】
前記メモリセルの第１導電型の絶縁ゲート型電界効果トランジスタは第１の基板領域に形成され、かつ前記メモリセルの第２導電型の絶縁ゲート型電界効果トランジスタは、第２の基板領域に形成され、
前記第１および第２の基板領域は、それぞれ、列方向に沿って連続的に各列に対応して形成されて対応の列に配置されたメモリセルの第１および第２導電型の絶縁ゲート型電界効果トランジスタそれぞれのバックゲートを共通に形成し、
前記基板電位変更回路は、前記第１および第２の基板領域の少なくとも一方の電位を変更する、請求項１記載の半導体記憶装置。
【請求項１４】
列方向に連続的に延在し列方向に整列して配置されるメモリセルの第１導電型の絶縁ゲート型電界効果トランジスタに共通に結合される電源供給線をさらに備える、請求項１３記載の半導体記憶装置。
【請求項１５】
前記第１および第２の基板領域は絶縁膜上に形成され、前記第１および第２の基板領域は、トレンチ領域により分離される、請求項１３記載の半導体記憶装置。
【請求項１６】
前記第１および第２の基板領域は、列単位で分離される、請求項１５記載の半導体記憶装置。
【請求項１７】
前記基板電位変更回路は、前記動作モード指示信号に応答して、待機時と前記データ読出時と前記データ書込時とで前記複数のメモリセルに対するバックゲートの電位の印可態様を変更する、請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、スタティックに動作するスタティック型メモリ（ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ））のメモリセルアレイ部の構成に関する。より特定的には、この発明は、低消費電流で安定にデータの書込みおよび読み出しを行うことのできるＳＲＡＭの構成に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタの動作速度を早くする方法として、そのしきい値電圧の絶対値を小さくする方法がある。しきい値電圧の絶対値が小さくなると、ドレイン電流を増大させることができ、高速で内部ノードを充放電することができる。
【０００３】
しかしながら、しきい値電圧の絶対値を小さくした場合、オフ状態時のソース−ドレイン間リーク電流（サブシュレショルド電流）が増大し、消費電流が増大するという問題が生じる。このようなリーク電流の問題を解決する手法として種々の方法が提案されている。
【０００４】
半導体記憶装置においては、特許文献１（特開平９−７３７８４号公報）においては、スタティック型メモリセル回路において待機時とデータアクセスを行う動作時とでメモリセルトランジスタのソース−基板（バックゲート）間電圧を異ならせる。すなわち、待機時においては、メモリセルトランジスタのソース−基板間電圧を深い逆バイアス状態に設定してＭＯＳトランジスタのしきい値電圧の絶対値を大きくしてリーク電流の低減を図る。一方、動作時においてはソースおよび基板を同電位として待機時に較べてしきい値電圧の絶対値を小さくして高速化を図る。この特許文献１の構成においては、メモリの動作速度を速くし、かつ非動作時（待機時）の消費電流を低減することの両立を図る。
【０００５】
また、非特許文献１（ＩＥＥＥ  １９９８ＶＬＳＩサーキッツ・シンポジュウム、カワグチ等、“Ｄｙｎａｍｉｃ  Ｌｅａｋａｇｅ  Ｃｕｔ−ｏｆｆ  Ｓｃｈｅｍｅ  ｆｏｒ  Ｌｏｗ−Ｖｏｌｔａｇｅ  ＳＲＡＭ’ｓ  （低電圧ＳＲＡＭのためのダイナミックリーク遮断方式）”においては、複数のメモリセルの基板電位を個別に制御することにより、高速動作および低消費電流化を図る構成が示されている。この非特許文献１の構成においては、行列状に配列されるメモリセルを有するメモリアレイにおいて、行方向に基板用電源線を配設し、メモリセル行単位で基板電位を制御する。すなわち、行デコーダにより選択されたメモリセル行の基板電位とメモリセルトランジスタのソース電位を等電位として高速化を図る。非選択行のメモリセルトランジスタの基板電位を、ソース−バックゲートが逆バイアス状態となる電位に設定して、非選択メモリセルでのリーク電流の低減を図る。
【０００６】
また、データ書込を高速化する手法として、メモリセルトランジスタの基板電位を変更する構成が特許文献２（特開平１１−２１３６７３号公報）において示されている。この特許文献２においては、メモリセルのフリップフロップを構成するインバータ回路のトランジスタの基板電位を制御する。すなわち、書込み動作のはじめに、メモリセルトランジスタの基板電位を、負荷ＰチャネルＭＯＳトランジスタとドライブＮチャネルＭＯＳトランジスタの電流駆動能力を小さくするように変更する。この特許文献２の構成においては、メモリセル行毎に基板電位設定回路を設け、行単位でメモリセルトランジスタの基板電位を調整する。
【０００７】
また、ＳＲＡＭセルアレイにおいて、アレイ面積を低減するレイアウトが、特許文献３（特開平１０−１７８１１０号公報）、特許文献４（特開２００３−６００８９号公報）、および特許文献５（特開２００１−３３９０７１号公報）に示されている。
【０００８】
【特許文献１】
特開平９−７３７８４号公報
【０００９】
【特許文献２】
特開平１１−２１３６７３号公報
【００１０】
【特許文献３】
特開平１０−１７８１１０号公報
【００１１】
【特許文献４】
特開２００３−６００８９号公報
【００１２】
【特許文献５】
特開２００１−３３９０７１号公報
【００１３】
【非特許文献１】
ＩＥＥＥ  カワグチ等、“Ｄｙｎａｍｉｃ  Ｌｅａｋａｇｅ  Ｃｕｔ−ｏｆｆ  Ｓｃｈｅｍｅ  ｆｏｒ  Ｌｏｗ−Ｖｏｌｔａｇｅ  ＳＲＡＭ’ｓ”、１９９８ＶＬＳＩサーキッツ・シンポジュウム、ダイジェスト・オブ・テクニカル・ペーパーズ、第１４０および１４１ページ
【００１４】
【発明が解決しようとする課題】
上述の特許文献１および非特許文献１の構成においては、メモリセルに対するデータアクセスを行う動作時と待機時（非選択時）とに応じて基板電位を制御することにより、高速化および低消費電力化を図る。しかしながら、これらの先行技術の構成においては、動作時にメモリセルのＰおよびＮチャネルＭＯＳトランジスタ両者のしきい値電圧の絶対値を小さくして、これらのトランジスタの電流駆動力を大きくしている。従って、データ読出時においては、ビット線電流を高速で放電することができ、読出動作を高速化することができる。しかしながら、データ書込時においては、それほど高速化を期待することができない。データ書込時においては、書込みデータに応じてビット線対の一方のビット線をＨレベルに他方をＬレベルにアレイ外部のライトドライバにより強く駆動して、メモリセルのデータ記憶ノードを書込みデータに応じた電圧レベルに設定する。保持データと逆のデータを書き込む時には記憶ノードのＨレベル側ノードをＬレベルに反転する事によりデータの書込みが行われる。このときに、ＰＭＯＳ負荷トランジスタの電流駆動力が大きい場合には、保持データを反転させることができない。従って、データ書込対象のメモリセルにおいては、ＰＭＯＳ負荷トランジスタの電流駆動力は、ＮＭＯＳアクセストランジスタの電流駆動力よりもできるだけ小さいほうが、高速に安定してデータを書き込む上で好ましい。これらの先行技術においては、データ書込を高速で行うための構成については考慮していない。単に動作時においてメモリセルトランジスタのしきい値電圧の絶対値を小さくしてメモリセルトランジスタを高速動作させることにのみ考慮が払われているだけである。
【００１５】
特許文献２においては、メモリセル行毎に基板電位設定回路を配置して、行単位でメモリセルトランジスタの基板電位を制御している。しかしながら、この構成の場合、非選択列のメモリセルの保持データが破壊される可能性がある。
【００１６】
ＳＲＡＭセルにおいては、データの保持安定性は、インバータの入出力伝達特性曲線を反転して重ね合わせた特性曲線により定量的に与えられる。２つの特性局線により囲まれた領域の面積が大きいほどデータを安定に保持することができる。この領域の大きさをスタティックノイズマージンＳＮＭと呼ぶ。このスタティックノイズマージンは、インバータの入力論理しきい値に依存し、従って、ＳＲＡＭセルを構成するＭＯＳトランジスタの電流駆動力およびしきい値電圧に依存する。例えば、フルＣＭＯＳ構成のＳＲＡＭセルにおいて、アクセス用ＮチャネルＭＯＳトランジスタとデータを記憶するドライブ用のＮチャネルＭＯＳトランジスタの電流駆動力の比が小さくなると、ビット線接続時にＬレベルの記憶ノードの電位が上昇しやすくなり、スタティックノイズマージンが小さくなり、データ保持安定性が低下する。すなわち、メモリセルの保持データが破壊され、誤動作の原因となる。この電流駆動力の比は、一般にβ比と呼ばれ、通常は、スタティックノイズマージンを確保するためにβ比を１．５以上程度に設定される。すなわち、ドライブトランジスタの電流駆動力を、アクセストランジスタの電流駆動力よりも高く設定する必要がある。
【００１７】
ＳＲＡＭにおいては、データの保持安定性を保証するために、スタティックノイズマージンを確保することが重要である。特許文献２の構成のように、データ書込動作の初めにドライブトランジスタの電流駆動力を小さくするように基板電位を制御すると、スタティックノイズマージンが低下し、データの書込には都合がよい。しかしながら、選択行の非選択列のメモリセルにおいても、記憶ノードが対応のビット線に接続されており、メモリセル行単位でドライブトランジスタの電流駆動力を小さくする基板電位制御では、この選択行の非選択列のメモリセルのスタティックノイズマージンも低下し、この非選択列のメモリセルデータが破壊され、誤動作が生じる可能性がある。
【００１８】
また、いずれの先行技術においても、待機時の消費電流を低減することは考慮されているものの、動作時の、ビット線の充放電によるアクティブ電流を低減することについては考慮されていない。
【００１９】
また、特許文献３から５においては、メモリセルアレイのレイアウトのみが考慮されており、消費電流の低減などの回路特性については考慮されていない。
【００２０】
それゆえ、この発明の目的は、低消費電流で高速かつ安定なデータ読出および書込を実現することのできる半導体記憶装置を提供することである。
【００２１】
この発明の他の目的は、高速動作性を損なうことなく動作時の消費電流を低減することのできる半導体記憶装置を提供することである。
【００２２】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、行列状に配列され、各々が第１および第２の導電型の絶縁ゲート型電界効果トランジスタで構成されるラッチ回路を含む複数のメモリセルと、アドレス信号と動作モード指示信号とに応答して、選択メモリセルの少なくとも第１導電型の絶縁ゲート型電界効果トランジスタのバックゲート電位をデータ書込時とデータ読出時とで変更する基板電位変更回路とを備える。
【００２３】
メモリセルトランジスタのバックゲート電位をデータ書込時とデータ読出時とで変更することにより、メモリセルトランジスタのしきい値電圧を動作モードに応じて変更することができる。したがって、動作モードに応じてメモリセルのトランジスタのしきい値電圧を変更することにより、メモリセルのスタティックノイズマージンを動作マージンに応じて最適化することができ、安定にかつ高速にデータの書込みおよび読出を行うことができる。
【００２４】
【発明の実施の形態】
［実施の形態１］
図１は、この発明に従う半導体記憶装置の全体の構成の一例を概略的に示す図である。図１においては、クロック信号に同期して動作する同期型シングルポートＳＲＡＭの構成を一例として示す。ＳＲＡＭの構成としては、これに限定されず、クロック信号と非同期で、チップ選択信号に従って動作するＳＲＡＭであってもよく、またデュアルポートＳＲＡＭであってもよい。
【００２５】
図１において、半導体記憶装置は、行列状に配列される複数のメモリセルを有するメモリセルアレイ１と、与えられたロウアドレス信号をデコードし、ワード線選択信号を生成するロウデコーダ２と、与えられたＹアドレス信号をデコードし、メモリセルアレイ１の列を選択する列選択信号ＣＤを生成しかつ選択列を内部データ線に接続するカラム選択回路４と、カラム選択回路４により選択された列に対してデータの書込および読出を行う書込／読出回路７と、外部からのセルイネーブル信号／ＣＳＣとライトイネーブル信号／ＷＥＣとアドレス信号ＡＤとを受け、クロック信号ＣＬＫに従って内部ロウおよびカラムアドレス信号および必要な内部動作制御信号を生成する主制御回路８とを含む。
【００２６】
メモリセルアレイ１においては、行列状にＳＲＡＭセルＭＣが配列される。図１においては２行２列に配列されるメモリセルＭＣ００、ＭＣ０１、ＭＣ１０およびＭＣ１１を代表的に示す。ＳＲＡＭセルは、フルＣＭＯＳ構成であり、バックゲート電位が変更されると、そのしきい値電圧が変更される。各列において、同一導電型のメモリセルトランジスタは、共通の基板領域に形成され、この基板領域がメモリセルトランジスタのバックゲートとして機能する。
【００２７】
半導体記憶装置は、さらに、主制御回路８からの基板電位制御信号ＢＥとカラム選択回路４からの列選択信号（列選択信号）ＣＤとに従って選択列のメモリセルのトランジスタの基板（バックゲート）電位を変更する基板電位設定回路（基板電位変更回路）１０を含む。基板電位設定回路１０は、メモリセルアレイ１の各列ごとに対応して設けられる基板電位制御回路ＰＢＣを含み、選択列に対して設けられた基板電位制御回路ＰＢＣは、データ書込サイクルとデータ読出サイクルと待機時（スタンバイサイクル）とで、メモリセルトランジスタの基板電位を変更する。特に、データ書込時に、選択列のメモリセルのスタティック・ノイズ・マージンを小さくして、高速でかつ確実にデータの書込を行なう。
【００２８】
基板電位設定回路１０は、非選択列に対しては、その基板電位を変更しない。したがって、非選択列においては、スタティック・ノイズ・マージンが十分大きい状態に維持され、データが安定に保持される。
【００２９】
基板電位設定回路１０は、各メモリセル列に対応して配置されるＰＭＯＳ基板電位制御回路ＰＢＣ０およびＰＢＣ１を含む。本実施の形態１においては、メモリセルＭＣ（メモリセルを代表的に示す）のＰチャネルＭＯＳトランジスタの基板電位を動作モードに応じて変更する。従って、各列においてビット線ＢＬおよびＺＢＬと平行に基板電圧伝達線２０が配設される。基板電圧伝達線２０は、それぞれ、基板電圧ＶＰＰを伝達する。これらの基板電圧伝達線２０は、対応の列のメモリセルのＰチャネルＭＯＳトランジスタのバックゲート（基板領域）に共通に接続される。
【００３０】
図１においては、ビット線ＢＬ０およびＺＢＬ０に接続されるメモリセルＭＣ００およびＭＣ１０に対して配設される基板電圧伝達線２０は、基板電圧ＶＰＰ０を伝達し、ビット線ＢＬ１およびＺＢＬ１に対して接続されるメモリセルに対して配設されるメモリセルＭＣ０１およびＭＣ１１に対して配設される基板電圧伝達線２０は、基板電位ＶＰＰ１を伝達する。
【００３１】
メモリセルの各行に対応してワード線ＷＬが配設される。メモリセルＭＣ１０およびＭＣ１１がワード線ＷＬ１に接続され、メモリセルＭＣ００およびＭＣ０１がワード線ＷＬ０に接続される。
【００３２】
書込／読出回路７は、主制御回路８の制御のもとに外部データＤＩおよびＤＯをそれぞれ、入力および出力する。
【００３３】
ビット線ＢＬおよびＺＢＬに対して、さらに、ロウデコーダ２を介して与えられるワード線選択タイミング信号に従って、ビット線を所定電位にプリチャージするプリチャージ回路９が設けられる。このビット線ＢＬおよびＺＢＬ（ビット線を代表的に示す）に対して設けられるプリチャージ回路９により、データ読出時にビット線にカラム電流が流れ、このカラム電流のメモリセルを介しての放電により、メモリセルの記憶データに応じた電位差がビット線間に生じる。
【００３４】
図２は、図１に示すメモリセルＭＣ００−ＭＣ１１の構成をより具体的に示す図である。メモリセルＭＣ００−ＭＣ１１は同一構成を有し、図２においては、メモリセルＭＣを代表的にその構成を示す。
【００３５】
メモリセルＭＣは、データを記憶するインバータラッチを構成するインバータ１１ａおよび１１ｂと、ワード線ＷＬ上のワード線選択信号に従って記憶ノードＳＮａおよびＳＮｂをそれぞれ、ビット線ＢＬおよびＺＢＬに結合するＮチャネルＭＯＳトランジスタＮＱｃおよびＮＱｄを含む。
【００３６】
インバータ１１ａは、記憶ノードＳＮａの記憶データに従って、記憶ノードＳＮｂを駆動し、インバータ１１ｂは、記憶ノードＳＮｂの電位に従って記憶ノードＳＮａを駆動する。インバータ１１ａおよび１１ｂは、ＣＭＯＳインバータであり、同一列のメモリセルのＣＭＯＳインバータのＰチャネルＭＯＳトランジスタのバックゲートに共通に、基板電圧伝達線２０が結合される。
【００３７】
インバータ１１ａは、電源電圧ＶＤＤを供給する電源ノードと記憶ノードＳＮｂの間に接続されかつそのゲートが記憶ノードＳＮａに接続されるＰチャネルＭＯＳトランジスタＰＱａと、記憶ノードＳＮｂと接地ノードの間に接続されかつそのゲートが記憶ノードＳＮａに接続されるＮチャネルＭＯＳトランジスタＮＱａを含む。インバータ１１ｂは、電源電圧ＶＤＤを供給する電源ノードと記憶ノードＳＮａの間に接続されかつそのゲートが記憶ノードＳＮｂに接続されるＰチャネルＭＯＳトランジスタＰＱｂと、記憶ノードＳＮａと接地ノードとの間に接続されかつそのゲートが記憶ノードＳＮｂに接続されるＮチャネルＭＯＳトランジスタＮＱｂを含む。ＭＯＳトランジスタＰＱａおよびＰＱｂの基板領域（バックゲート）が、基板電圧伝達線２０に共通に接続される。
【００３８】
この基板電圧伝達線２０は、メモリセル電源電圧ＶＤＤを伝達するメモリ電源線と別に配置され、メモリ電源線および基板電圧伝達線２０は、それぞれ独立に電圧レベルが設定される（基板電圧伝達線２０は、列単位で電圧レベルが設定される）。
【００３９】
本実施の形態１においては、ＮチャネルＭＯＳトランジスタＮＱａ、ＮＱｂ、ＮＱｃおよびＮＱｄのバックゲートは、例えば接地電圧ＶＳＳに固定される。
【００４０】
アクセス用のＮチャネルＭＯＳトランジスタＮＱｃおよびＮＱｄは、それぞれ、ワード線ＷＬにそのゲートが接続され、導通時、記憶ノードＳＮａおよびＳＮｂを、ビット線ＢＬおよびＺＢＬにそれぞれ結合する。
【００４１】
図３は、この発明の実施の形態１に従う基板電位設定回路１０に含まれるＰＭＯＳ基板制御回路ＰＢＣの構成の一例を示す図である。
【００４２】
ＰＭＯＳ基板制御回路ＰＢＣは、主制御回路８からの基板電位制御信号ＢＥと列選択信号ＣＤとを受けるＮＡＮＤ回路ＮＣ１と、ＮＡＮＤ回路ＮＣ１の出力信号を反転するインバータＩＮＶ１と、ＮＡＮＤ回路ＮＣ１の出力信号に従って選択的に導通し、導通時、電圧源ＶＤＤＨを基板電圧伝達線２０に結合するＰチャネルＭＯＳトランジスタ（パストランジスタ）Ｐ１と、インバータＩＮＶ１の出力信号に従って選択的に導通し、導通時電圧源ＶＤＤを、基板電圧伝達線２０に結合するＰチャネルＭＯＳトランジスタ（パストランジスタ）Ｐ２を含む。このＮＡＮＤ回路ＮＣ１、インバータＩＮＶ１、およびパストランジスタＰ１およびＰ２の組が、メモリセルの各列に対応して配置される。
【００４３】
電圧源ＶＤＤＨが供給する電圧ＶＤＤＨは、電圧源ＶＤＤが供給するメモリセル電源電圧ＶＤＤよりも高い電圧である。ここで、電圧源とその供給電圧とを、同一符号で示す（以下の説明においても同様である）。メモリセル電源電圧ＶＤＤは、例えば、１．０Ｖであり、高電圧ＶＤＤＨは、例えば、１．５Ｖである。この高電圧ＶＤＤＨは、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）においてワード線を駆動するために用いられる昇圧回路により生成されてもよく、また、外部から入出力インターフェイス用に与えられる電源電圧を用いてもよい。電源構成が簡略化される。このインターフェイス用電源電圧は、外部とのインターフェイスを取る入力回路の初段入力バッファおよび出力回路の最終段出力バッファの動作電源電圧として利用される。
【００４４】
ＮＡＮＤ回路ＮＣ１は、その出力信号のハイレベルを高電圧ＶＤＤＨレベルに変換するレベル変換機能を有する。基板電圧伝達線２０に電源電圧ＶＤＤが伝達される時に、パストランジスタＰ１のゲートを高電圧レベルに設定してこのパストランジスタＰ１を非導通状態に維持する。基板電圧伝達線２０は、電源電圧ＶＤＤと高電圧ＶＤＤＨとの間で変化するため、インバータＩＮＶ１は、特にレベル変換機能は要求されない。インバータＩＮＶ１は、レベル変換機能を有していても良い。
【００４５】
この図３に示すＰＭＯＳ基板制御回路ＰＢＣにおいては、列選択信号ＣＤと基板制御信号ＢＥがともにＨレベルの時には、パストランジスタＰ１が導通し、基板電圧伝達線２０に高電圧ＶＤＤＨが伝達され、選択列のメモリセルの負荷ＰＭＯＳ（ＰチャネルＭＯＳ）トランジスタの基板バイアスが深くされる。列選択信号ＣＤおよび基板制御信号ＢＥの一方がＬレベルとなると、パストランジスタＰ２が導通し、基板電圧伝達線２０には、電源電圧ＶＤＤが伝達される。すなわち、基板電圧伝達線２０の電圧ＶＰＰのレベルは、信号ＣＤおよびＢＥにより、設定される。
【００４６】
図４は、この発明の実施の形態１に従う半導体記憶装置の動作を示すタイミング図である。以下、図４を参照して、図１に示す半導体記憶装置の基板電位制御の動作について説明する。
【００４７】
この半導体記憶装置は、クロック信号ＣＬＫに同期して動作する。内部信号の振幅は、電源電圧ＶＤＤと同じ１．０Ｖであり、Ｈレベルが１．０ＶかつＬレベルがＶＳＳ（０Ｖ）である。高電圧ＶＤＤＨは、１．５Ｖである。動作モードとして、以下の３つのモードが準備される。
【００４８】
（ａ）待機状態（非動作状態）：ＣＥＣ＝ＨかつＷＥＣ＝Ｘ（ドントケア）
（ｂ）読出モード：ＣＥＣ＝Ｈ、かつＷＥＣ＝Ｈ
（ｃ）書込モード：ＣＥＣ＝Ｈ、かつＷＥＣ＝Ｌ
セルイネーブル信号ＣＥＣがＨレベルのとき、この半導体記憶装置は非選択状態（スタンバイ状態）であり、主制御回路８からの基板制御信号ＢＥはＬレベルである。したがって、図３に示すＮＡＮＤ回路ＮＣ１の出力信号はＨレベルであり、応じて、インバータＩＮＶ１の出力信号がＬレベルである。したがって、パストランジスタＰ１がオフ状態、パストランジスタＰ２はオン状態となり、基板電圧伝達線２０上の電圧ＶＰＰとして、電源ＶＤＤからの電源電圧ＶＤＤが与えられる。この電源電圧ＶＤＤは、メモリセル電源電圧と同一電圧レベルであり、図２に示すＰチャネルＭＯＳトランジスタＰＱａおよびＰＱｂは、ソースおよび基板（バックゲート）が同一電圧レベルとなり、しきい値電圧の絶対値が小さい状態に設定される。
【００４９】
アクセスサイクルが始まると、セルイネーブル信号ＣＥＣをＬレベルに設定する。クロック信号の立ち上がり時にライトイネーブル信号ＷＥがＨレベルであれば、データ読出モードが指定される。図１に示すロウデコーダ２およびカラム選択回路３が、主制御回路８の制御のもとにデコード動作を行ない、アドレス信号ＡＤにより指定された行および列に対する選択信号がＨレベルに立上がる。いま、メモリセルＭＣ００が指定された状態を考える。この場合、ワード線ＷＬ０がロウデコーダ２によりＨレベルに駆動され、また、列選択信号ＣＤ０がＨレベルとなり、ビット線ＢＬ０およびＺＢＬ０にメモリセルＭＣ００の記憶ノードＳＮａおよびＳＮｂが接続される。プリチャージ回路９からのカラム電流により、ビット線ＢＬ０およびＺＢＬ０に電位差が生じ、この電位差が、カラム選択回路４を介して書込／読出回路７へ伝達されて、メモリセルのデータに応じた出力データＤＯが生成されてデータの読出が行われる。
【００５０】
選択ワード線ＷＬ０は、所定期間が経過すると非選択状態へ駆動され、また、メモリセルデータの書込／読出回路７におけるセンス動作が完了すると、列選択信号ＣＤ０も非選択状態へ駆動される。
【００５１】
このデータ読出時において、基板電圧伝達線２０の電圧ＶＰＰは、基板制御信号ＢＥがＬレベルであるため、全ての列において、電源電圧ＶＤＤレベルである。メモリセルＭＣにおいては、負荷ＰＭＯＳトランジスタのしきい値電圧の絶対値は小さく、スタティックノイズマージンは十分に確保されており、安定にデータを読み出すことができる。
【００５２】
次にデータ書込動作について説明する。この場合においても、メモリセルＭＣ００荷が選択される状態を考える。データ書込時においては、セルイネーブル信号ＣＥＣおよびライトイネーブル信号ＷＥＣをともにＬレベルに設定する。クロック信号ＣＬＫの立上りに応答して、主制御回路８がロウデコーダ２およびカラム選択回路４を活性化し、データ読出動作時と同様にワード線ＷＬ０および列選択信号ＣＤ０がＨレベルに駆動される。
【００５３】
このデータ書込時においては、主制御回路８は、基板制御信号ＢＥをＨレベルに駆動する。従って、選択列に対して設けられたＰＭＯＳ基板制御回路ＰＢＣ０において、図３に示すＮＡＮＤ回路ＮＣ１の出力信号がＬレベル、インバータＩＮＶ１の出力信号がＨレベルとなる。応じて、基板電圧伝達線２０へは、高電圧源ＶＤＤＨからの電圧ＶＤＤＨが、パストランジスタＰ１を介して伝達される。
【００５４】
メモリセルＭＣ００において、図２に示すＰチャネルＭＯＳトランジスタＰＱａおよびＰＱｂは、基板バイアスが深くなり、そのしきい値電圧の絶対値が高くなり、電流駆動力が低下し、インバータ１１ａおよび１１ｂで形成されるインバータラッチのラッチ状態が不安定となる。書込み／読出回路７により選択列のビット線ＢＬ０およびＺＢＬへデータを書込み、ビット線ＢＬ０およびＺＢＬ０の電位が、書込データに応じて変化する。このとき、インバータ１１ａおよび１１ｂで構成されるインバータラッチのラッチ能力は小さくされてメモリセルのスタティック・ノイズ・マージンが低下しており、容易に、記憶ノードＳＮａおよびＳＮｂの電位を、書込データに応じた電位レベルに設定することができる。すなわち、逆データ書込時においては、ＰＭＯＳトランジスタの電流駆動力が小さくされており、Ｈレベルデータを記憶する記憶ノードの電圧を書込データに応じてＬレベルに高速で駆動することができる。
【００５５】
非選択列のメモリセルＭＣ０１およびＭＣ１１については、基板電圧伝達線２０上の電圧ＶＰＰ１は、電源ＶＤＤからのメモリセル電源電圧ＶＤＤであり、データ読出時と同様、インバータラッチのラッチ能力は十分高く、安定にデータを保持する。したがって、選択メモリセルと同一行の非選択メモリセルにおいて、アクセストランジスタ（ＮＱｃ，ＮＱｄ）がオン状態となり、ビット線ＢＬおよびＺＢＬに記憶ノードがそれぞれ接続される場合においても、安定にデータを保持することができる。
【００５６】
また、選択メモリセルと同一列のメモリセルは、アクセストランジスタ（ＮＱｃ，ＮＱｄ）がオフ状態であり、記憶ノードＳＮａおよびＳＮｂは、対応のビット線ＢＬおよびＺＢＬから分離されており、それらの電位は変化しないため、たとえ、負荷ＰＭＯＳトランジスタの電流駆動力が低下しても、その保持特性に影響はなく、安定にデータを記憶する。
【００５７】
データ書込が完了すると、列選択信号ＣＤおよび基板制御信号ＢＥの一方の立下りに応答して、ＮＡＮＤ回路ＮＣ１の出力信号がＨレベルとなり、再び、選択列の基板電圧伝達線２０へは、パストランジスタＰ２を介して電源電圧ＶＤＤが伝達される。したがって、図２に示す負荷ＰＭＯＳトランジスタＰＱａおよびＰＱｂの基板バイアスが再び浅くなり、インバータラッチのラッチ能力が高くされてスタティック・ノイズ・マージンが高くなり、安定に書込データが保持される。
【００５８】
したがって、選択列において、データ書込時、メモリセルのＰチャネルＭＯＳトランジスタの基板バイアスを深くすることにより、メモリセルのラッチ能力が小さくなり、容易に書込データに応じて記憶ノードの電位を設定することができる。非選択列のメモリセルにおいては、負荷ＰＭＯＳトランジスタの基板電位を読出時と同一電圧レベルに設定することにより、非選択列のメモリセルの負荷ＰＭＯＳトランジスタのしきい値電圧を一定に維持して駆動能力を維持し、メモリセルのスタティックノイズマージンを確保する。
【００５９】
データ読出時においては基板バイアスは浅い状態に維持されるため、メモリセルのスタティックノイズマージンは十分に確保されており、安定にデータを読み出すことができる。
【００６０】
したがって、データ書込時、選択列のメモリセルのＰチャネルＭＯＳトランジスタの基板バイアスを深くすることにより、そのしきい値電圧の絶対値を大きくして電流駆動力を小さくしてスタティック・ノイズ・マージンを小さくすることができ、読出マージンおよび書込マージンを十分に確保して安定にデータを保持しつつデータを高速で書込むことができる。
【００６１】
なお、高電圧源ＶＤＤＨの供給する電圧ＶＤＤＨは、メモリセルの負荷ＰＭＯＳトランジスタＰＱａおよびＰＱｂのソース不純物領域と基板領域の間のＰＮ接合がオフ状態に維持される電圧レベルであればよい。
【００６２】
また、基板制御信号ＢＥは、ライトイネーブル信号ＷＥＣとセルイネーブル信号とクロック信号ＣＬＫとに従ってデータ書込動作時少なくとも選択ワード線の活性化期間活性化される。この回路構成としては、書込み／読出回路７に含まれる書込回路の活性化信号を利用する回路を適用することができる。内部の書込回路を活性化する書込活性化信号を基板制御信号として利用する。カラム選択回路４の活性化信号と書込活性化信号との組合せで、基板制御信号ＢＥが生成されてもよい。
【００６３】
以上のように、この発明の実施の形態１に従えば、データ書込指示信号と列選択信号（列選択信号）とに従って、選択列のメモリセルのＰチャネルＭＯＳトランジスタの基板バイアスを深くしており、メモリセルトランジスタのしきい値電圧を変更して選択メモリセルのスタティック・ノイズ・マージンを変更することができ、データの保持安定性を損なうことなく容易にデータを書込むことができる。
【００６４】
［実施の形態２］
図５は、この発明の実施の形態２に従うＰＭＯＳ基板制御回路ＰＢＣの構成を示す図である。この図５に示すＰＭＯＳ基板制御回路ＰＢＣは、図３に示すＰＭＯＳ基板制御回路ＰＢＣと以下の点でその構成が異なっている。すなわち、ＰチャネルＭＯＳトランジスタ（パストランジスタ）Ｐ１が電源電圧ＶＤＤを供給する電源ノードに結合され、またパストランジスタＰ２が、低電圧源ノードＶＤＤＬに結合される。この図５に示すＰＭＯＳ基板制御回路ＰＢＣの他の構成は、図３に示すＰＭＯＳ基板制御回路ＰＢＣの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００６５】
半導体記憶装置の全体の構成は、図１に示す半導体記憶装置の構成と同じであり、また、メモリセルの構成も図２に示す構成と同じである。
【００６６】
低電圧源ＶＤＤＬの電圧ＶＤＤＬは、メモリセルの負荷ＰＭＯＳトランジスタのソースーバックゲート間のＰＮ接合が非導通状態を維持する電圧レベルであり、電圧ＶＤＤ−ＶＤＤＬは、ＰＮ接合のビルトイン電圧（０．７Ｖ程度）以下であり、低電圧源電圧ＶＤＤＬは、例えば０．５Ｖである。
【００６７】
この低電圧源電圧ＶＤＤＬは、ダイオード接続されたＭＯＳトランジスタを用いて電源電圧ＶＤＤを降圧して生成してもよく、ＤＣ−ＤＣコンバータなどの降圧回路を用いて生成してもよく、また、外部から印加してもよい。
【００６８】
図６は、図５に示す基板制御回路ＰＢＣを用いた際の動作を示すタイミング図である。この図６に示すタイミング図は、図４に示すタイミング図と、基板電圧伝達線２０に伝達される電圧ＶＰＰの電圧レベルが異なるだけであり、待機時、データ読出時およびデータ書込時の動作自体は、本実施の形態２における動作と実施の形態１の動作とは同じであり、その動作の詳細説明は省略する。基板制御信号ＢＥおよび列選択信号ＣＤに従って、基板電圧伝達線２０の電圧ＶＰＰを高電圧および低電圧のいずれかに設定する。
【００６９】
すなわち、本実施の形態２においては、待機時（非選択時）およびデータ読出時においては、基板電位ＶＰＰは、電源電圧ＶＤＤ（１．０Ｖ）の電圧レベルに設定され、データ書込時において選択列のメモリセルに対して配置されル基板電圧伝達線２０の電圧ＶＰＰが、低電圧源電圧ＶＤＤＬに設定され、非選択列のメモリセルに対する基板電圧伝達線２０の電圧ＶＰＰが、電源電圧ＶＤＤに維持される。
【００７０】
従って、本実施の形態２においても、実施の形態１と同様、データ書込時に選択列のメモリセルの負荷ＰＭＯＳトランジスタの基板バイアスを深くしており、選択メモリセルのスタティックノイズマージンを低下させることができ高速でデータを書込むことができ、また、安定にデータを保持することができる。
【００７１】
また、用いられる電圧は、電源電圧ＶＤＤとそれより低い電圧ＶＤＤＬであり、パストランジスタＰ１およびＰ２に電源電圧ＶＤＤより高い電圧が印加されることがなく、素子の信頼性を確保することができる。
【００７２】
以上のように、この発明の実施の形態２に従えば、基板電圧伝達線の電圧ＶＰＰを電源電圧ＶＤＤと低電圧ＶＤＤＬとの間で切換えており、実施の形態１と同様、安定にデータを保持しかつ高速でデータを書込むことができる。
【００７３】
また、最大、電源電圧ＶＤＤが印加されるだけであり、素子の信頼性を確保することができる。
【００７４】
［実施の形態３］
図７は、この発明の実施の形態３に従うＰＭＯＳ基板制御回路ＰＢＣの構成を示す図である。この図７に示す基板制御回路ＰＢＣの構成においては、パストランジスタＰ１は、ＮＡＮＤ回路ＮＣ１の出力信号に従って電源電圧ＶＤＤを基板電圧伝達線に伝達する。パストランジスタＰ２は、ダイオード接続されたＰチャネルＭＯＳトランジスタＰ３を介して電源ＶＤＤに結合され、インバータＩＮＶ１の出力信号に従って、ＰチャネルＭＯＳトランジスタＰ３を介して伝達された電圧ＶＤＤ−Ｖｔｐを基板電圧伝達線に伝達する。ここで、Ｖｔｐは、ＰチャネルＭＯＳトランジスタＰ３のしきい値電圧の絶対値を示す。
【００７５】
基板バイアス電圧ＶＰＰの高電圧が、電源電圧ＶＤＤであり１．０Ｖとすると、ＰチャネルＭＯＳトランジスタＰ３のしきい値電圧の絶対値Ｖｔｐを０．５Ｖに設定する。この場合、基板バイアス電圧ＶＰＰの低電圧は、実施の形態２と同様、０．５Ｖとなる。この図７に示すＰＭＯＳ基板制御回路ＰＢＣにおいては、さらに、ＮＡＮＤ回路ＮＣ１の出力信号の立上がりに応答して基板電圧伝達線２０を接地電圧レベル方向へ駆動する補助駆動回路３０が設けられる。
【００７６】
補助駆動回路３０は、ＮＡＮＤ回路ＮＣ１の出力信号を受けるインバータＩＮＶ２と、インバータＩＮＶ２の出力信号を受けるインバータＩＮＶ３と、インバータＩＮＶ２およびＩＮＶ３の出力信号を受けるＮＯＲ回路ＮＣ２と、ＮＯＲ回路ＮＣ２の出力信号がＨレベルのとき導通し、導通時、基板電圧伝達線２０を接地ノードへ結合するＮチャネルＭＯＳトランジスタＮ１を含む。
【００７７】
インバータＩＮＶ２およびＩＮＶ３とＮＯＲ回路ＮＣ２により、立上がりワンショットパルス発生回路が形成される。したがって、選択されタメモリセルに対するデータの書込が完了すると、ＮチャネルＭＯＳトランジスタＮ１は、ワンショット駆動され、基板電圧伝達線２０を放電する。これにより、基板電圧伝達線２０の電圧を高速で、低電圧に方向に駆動し、データ書込完了後、高速で、選択列のメモリセルのＰチャネルＭＯＳトランジスタの基板電位を元の電圧へ駆動する。
【００７８】
図８は、図７に示す補助駆動回路３０の動作を示す信号波形図である。以下、図８を参照して、図７に示す補助駆動回路の動作について説明する。パストランジスタＰ１およびＰ２による基板電圧伝達線２０の駆動については、図６に示すタイミングの動作と同じである。
【００７９】
データ書込時、基板制御信号ＢＥおよび列選択信号ＣＤがともにＨレベルとなると、ＮＡＮＤ回路ＮＣ１の出力信号がＬレベルに立下がり、パストランジスタＰ１がオン状態、パストランジスタＰ２がオフ状態となる。これにより、基板電圧伝達線２０へは、電源ＶＤＤからの電源電圧ＶＤＤが伝達される。
【００８０】
データ書込が完了し、例えば、列選択信号ＣＤが非選択状態へ駆動され、選択列が内部書込データ線と分離されると、ＮＡＮＤ回路ＮＣ１の出力信号がＨレベルとなり、また、インバータＩＮＶ１の出力信号がＬレベルとなり、パストランジスタＰ１がオフ状態、パストランジスタＰ２がオン状態となる。これにより、基板電圧伝達線２０が、電源電圧ＶＤＤから低電圧ＶＤＤ−Ｖｔｐへ駆動される。
【００８１】
このときまた、インバータＩＮＶ２の出力信号が、ＮＡＮＤ回路ＮＣ１の出力信号の立下りに応答してＬレベルとなる。インバータＩＮＶ３は遅延時間が大きく、その出力信号はＬレベルであり、このＮＡＮＤ回路ＮＣ１の出力信号の立下りに応答して、ＮＯＲ回路ＮＣ２の出力信号がＨレベルとなり、ＮチャネルＭＯＳトランジスタＮ１が導通する。したがって、基板電圧伝達線２０が、ＭＯＳトランジスタＮ１により接地電圧方向へ駆動され、パストランジスタＰ２の動作と合せて、低電圧ＶＤＤ−Ｖｔｐへと駆動される。これにより、基板電圧伝達線２０は、高電圧ＶＤＤから低電圧ＶＤＤ−Ｖｔｐへ高速で駆動される。インバータＩＮＶ３の有する遅延時間が経過すると、ＮＯＲ回路ＮＣ２の出力信号がＬレベルとなり、ＭＯＳトランジスタＮ１がオフ状態となる。
【００８２】
したがって、データ書込完了後、このＭＯＳトランジスタＮ１を所定期間オン状態へ維持することにより、高速で基板電圧伝達線２０を高電圧ＶＤＤから低電圧ＶＤＤ−Ｖｔｐへ駆動することができる。これにより、クロック信号のサイクルが短い場合においても基板電圧ＶＰＰをもとの電源電圧ＶＤＤへ復帰させることができ、高速かつ安定な動作を実現することができる。
【００８３】
また、基板電圧ＶＰＰを生成するために、メモリセル電源電圧のみを使用しており、単一電源で基板電圧ＶＰＰを生成することができ、電源の構成を簡略化することができる。
【００８４】
なお、補助駆動回路３０が基板電圧伝達線２０を駆動する期間は、この補助駆動回路３０の電流駆動能力に応じて適当な時間に定められればよい。
【００８５】
以上のように、この発明の実施の形態３に従えば、データ書込完了時、選択列の基板電位を接地電圧方向に所定期間駆動しており、高速で、基板電位を元の電圧レベルに復帰させることができる。
【００８６】
また、基板低電圧を、ダイオード接続されたＭＯＳトランジスタにより電源電圧を降圧して生成しており、単一電源で基板電圧を生成することができる。
【００８７】
なお、基板電圧をワンショット駆動する補助駆動回路３０は、実施の形態１または２の構成と組合せて用いられてもよい。
【００８８】
［実施の形態４］
図９は、この発明の実施の形態４に従う半導体記憶装置のメモリセルのレイアウトを概略的に示す図である。図９において、ＰチャネルＭＯＳトランジスタを形成するＰＭＯＳ領域４１の両側に、ＮチャネルＭＯＳトランジスタを形成するＮＭＯＳ領域４０および４２が配置される。これらのＭＯＳ領域４０−４２は、列方向の直線的に連続して延在して配設され、これらの領域に、１列に整列して配設されるメモリセルが形成される。
【００８９】
ＰＭＯＳ領域４１においては、ＰチャネルＭＯＳトランジスタを形成する活性領域５２および５５が矩形形状に形成される。この活性領域５２および５５は、それぞれ、列方向において隣接するメモリセルにより共有される。
【００９０】
ＮＭＯＳ領域４０においては、ＮチャネルＭＯＳトランジスタを形成するためのＮ型活性領域５０および５１が直線的に延在して形成される。ＮＭＯＳ領域４２においては、ＮチャネルＭＯＳトランジスタを形成するためのＮ型活性領域５３および５４が間をおいて直線的に列方向に延在して形成される。図９において、１ビットのメモリセルの領域を、破線の矩形領域４５で示す。
【００９１】
この１ビットメモリセル領域４５において、ゲート電極６０が、活性領域５１および５５を横切るように行方向に延在して配置され、かつ活性領域５２にコンタクトＣＮ１を介して接続される。ゲート電極６０と点対称の形に行方向に延在して、活性領域５２および５３を横切るようにゲート電極６１が形成される。このゲート電極６１は、コンタクトＣＮ２を介して活性領域５５に接続される。このゲート電極６０および６１により、ＣＭＯＳインバータラッチを形成するＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタが形成され、かつゲート電極６０および６１を、それぞれ、活性領域５２および５５にコンタクトＣＮ１およびＣＮ２を介して接続することにより、これらのＣＭＯＳインバータの記憶ノードの相補接続が実現される。
【００９２】
コンタクトＣＮ３を介して、ゲート電極６０と対向してゲート電極６２が活性領域５１を横切るように形成され、またコンタクトＣＮ４を介してゲート電極６１と対向して、活性領域５３を横切るようにゲート電極６３が形成される。このゲート電極６２および６３は、後に説明するようにワード線に接続され、アクセストランジスタのゲートを構成する。ゲート電極６２および６３は、それぞれ行方向に隣接するメモリセルにより共有される。この１ビットメモリセル領域４５のレイアウトが行方向および列方向に鏡面対称の形で繰返し配設される。
【００９３】
ＮＭＯＳ領域４０および４２とＰＭＯＳ領域４１を、列方向に直線的に延在されることにより、列単位で、ＰＭＯＳ領域４１の基板電位を制御することができる。
【００９４】
図１０は、図９に示す線Ｌ１０−Ｌ１０に沿った断面構造を概略的に示す図である。図１０において、メモリセルは、Ｐ型（シリコン）基板７０上に形成される。ＮＭＯＳ領域４０は、Ｐウェルにより規定され、ＰＭＯＳ領域４１は、Ｎウェルにより規定され、ＮＭＯＳ領域４２は、Ｐウェルにより規定される。これらのＭＯＳ領域と対応のウェル領域を同一の参照符号で示す。Ｐウェル４０およびＰウェル４２の外側に、隣接メモリセルのＰチャネルＭＯＳトランジスタを形成するためのＮウェル６６および６７がそれぞれ形成される。
【００９５】
これらのウェル４０−４２および６６および６７において素子分離のために、トレンチ領域７０−７３がそれぞれ形成される。このトレンチ領域７０−７３は、それぞれ、シャロートレンチアイソレーション（ＳＴＩ）領域であり、それぞれウェル表面に形成されたトレンチ領域に絶縁膜を充填して形成される。活性領域５０−５４は、それぞれ不純物領域であり、図１０においては、図９に示すゲート電極６１に沿った断面構造を示しており、チャネル領域が形成されるため、図１０においては、この活性領域を形成する不純物領域は示されていない。
【００９６】
ゲート電極６１は、Ｎウェル４１およびＰウェル４２上にわたって延在して配置され、ゲート電極６２が、Ｐウェル４０上において、トレンチ領域７１上にわたって形成される。したがって、このトランジスタ分離のために、ＳＴＩ膜が用いられており、活性領域５０−５４は、それぞれ、ＳＴＩ領域により分離される。
【００９７】
Ｎウェル４１が、メモリセルのＰチャネルＭＯＳトランジスタの基板領域を構成し、このＮウェル４１の電位を、データ書込時に選択・非選択に応じて設定する。
【００９８】
図１１は、図９に示すメモリセルの上層配線のレイアウトを概略的に示す図である。図１１において、１ビットのメモリセル領域４５の上層配線のレイアウトを示す。活性領域５１は、コンタクトＣＮ３、第１金属配線７５ｅよびコンタクトＣＮ２を介して活性領域５５に結合される。この第１金属配線７５ｅとゲート電極６０に関して対向して配置される領域において活性領域５１がコンタクトを介して第１金属配線７５ａに接続され、また、活性領域５５が、コンタクトを介して第１金属配線７５ｄに接続される。ゲート電極６２は、コンタクトを介して第１金属配線７５ｄに接続される。また、ゲート電極６２に隣接する領域において、活性領域５１は、コンタクトを介して第１金属配線７５ｆに接続される。
【００９９】
活性領域５２は、コンタクトＣＮ１、第１金属配線７５ｇおよびコンタクトＣＮ４を介して活性領域５３に結合される。この第１金属配線７５ｇとゲート電極６１に関して対向する位置に、第１金属配線７５ｉおよび７５ｊが形成される。これらの第１の金属配線７５ｉおよび７５ｊは、それぞれ、コンタクトを介して活性領域５２および活性領域５３に結合される。ゲート電極６３は、コンタクトを介して第１金属配線７５ｈに接続される。
【０１００】
これらの第１金属配線７５ｅおよび７５ｇは、それぞれ、メモリセルのＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのドレインを相互接続する。残りの第１金属配線は、さらに上層に形成される第２金属配線との接続のための中間配線として利用される。
【０１０１】
図１２は、メモリセルアレイの第２金属配線のレイアウトを示す図である。この図１２に示す第２金属配線が、図１１に示す第１金属配線上に配設される。図１２において、活性領域５１に隣接して列方向に延在して、第２金属配線７７ａが配線される。この第２金属配線７７ａは、第１ビアＶ１ｅを介して図１１に示す第１金属配線７５ｆに接続される。この第２金属配線７７ａは、ビット線ＢＬを構成する。
【０１０２】
活性領域５５および５２の間に、列方向に延在する第２金属配線７７ｂが配設される。この第２金属配線７７ｂは、第１ビアＶ１ｂおよびＶ１ｅを介して、図１１に示す第１金属配線７５ｂおよび７５ｉにそれぞれ接続される。
【０１０３】
活性領域５３に隣接して列方向に延在して第２金属配線７７ｃが配設される。この第２金属配線７７ｃは、第１ビアＶ１ｃを介して図１１に示す第１金属配線７５ｃに接続される。第２金属配線７７ｃが、ビット線ＺＢＬを構成する。
【０１０４】
ゲート電極６２は、図１１に示す第１金属配線７５ｄおよび第１ビアＶ１ｄを介して第２金属配線７７ｅに接続される。ゲート電極６３は、図１１に示す第１金属配線７５ｈおよび第１ビアＶ１ｆを介して第２金属配線７７ｆに接続される。
【０１０５】
図１１に示す第１金属配線７５ａは、第１ビアＶ１ｅを介して第２金属配線７７ｄに接続される。また、図１１に示す第１金属配線７５ｊは、第１ビアＶ１ｇを介して第２金属配線７７ｇに接続される。ゲート電極６０および６１は、メモリセル内部において、記憶ノードと接続されるだけであり、第１ビアは設けられない。
【０１０６】
第２金属配線７７ｂは、列方向に延在し、電源電圧Ｖｄｄを伝達する。
図１３は、この発明の実施の形態４におけるメモリセルの第３金属配線のレイアウトを概略的に示す図である。この図１３に示す第３金属配線が、図１２に示す第２金属配線上に配設される。図１３において、ゲート電極６２および６３と平行に行方向に第３金属配線７８ａが配設される。この第３金属配線７８ａは、第２ビアＶ２ａを介して図１３に示す第２金属配線７７ｂに接続され、さらに図１２に示す第１金属配線７５ａおよびコンタクトを介して活性領域５１に接続される。この第３金属配線７８ａは接地電圧ＧＮＤを伝達する。
【０１０７】
ゲート電極６０および６３とゲート電極６２および６１の間に、行方向に延在して第３金属配線７８ｂが配設される。この第３金属配線７８ｂは、第２ビアＶ２ｂおよびＶ２ｃを介して図１２に示す第２金属配線７７ｅおよび７７ｆに接続される。この第３金属配線７８ｂはワード線ＷＬを構成し、活性領域５１および５３に形成されるアクセス用のＮチャネルＭＯＳトランジスタのゲート電極に結合される。
【０１０８】
ゲート電極６２および６１の外側領域に行方向に延在して第３金属配線７８ｃがさらに配設される。この第３金属配線７８ｃは、第２ビアＶ２ｄを介して図１２に示す第２金属配線７７ｇに接続される。この第３金属配線７８ｃにより、接地電圧ＧＮＤが、活性領域５３に形成されるドライブ用のＮチャネルＭＯＳトランジスタに供給される。
【０１０９】
活性領域５２および５５に対しては、第３金属配線は配設されない。これらの活性領域５２および５５に形成されるにＰチャネルＭＯＳトランジスタに対しては、図１２に示すように、第２金属配線７７ｂにより電源電圧が供給される。
【０１１０】
図９から図１３に示すように、メモリセルのＰチャネルＭＯＳトランジスタを形成するＮウェル４１、ＮチャネルＭＯＳトランジスタを形成するＰウェル４０および４２を列方向に連続的に延在させて形成する。メモリセルのインバータを構成するＰチャネルおよびＮチャネルＭＯＳトランジスタを行方向において隣接して配設し、アクセス用のＮチャネルＭＯＳトランジスタをこれらのインバータと直交する方向に配置する横型セル構造を実現する。これにより、選択ワード線と選択列に対応する基板領域との交差部に対応して配置されるメモリセルの基板電位を変更させて、メモリセルの負荷ＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値を変化させることにより、容易に書込を行なうことができる。
【０１１１】
また電源電圧ＶＤＤを伝達する電源線は、列方向に直線的に延在しており、各列単位でメモリセルの電源電圧ＶＤＤを供給することができる。
【０１１２】
図１４は、ＰＭＯＳ基板制御回路の要部の構成を示す図である。図１４において、Ｐ型基板７４上に、Ｎウェル４１が形成される。このＮウェル４１において、１列に整列するＰチャネルＭＯＳトランジスタが形成される。このＮウェル４１と素子分離領域８５ｂおよび８５ｃにより分離して、Ｎウェル８０および８１がＰ型基板７０表面に形成される。Ｎウェル８０および８１は、さらに、素子分離領域８５ａおよび８５ｂを介して他の素子形成領域から分離される。Ｎウェル８０に、高電圧Ｖａを伝達するＰチャネルＭＯＳトランジスタ（パストランジスタ）Ｐ１が形成され、Ｎウェル８１に、低電圧Ｖｂを伝達するＰチャネルＭＯＳトランジスタ（パストランジスタ）Ｐ２が形成される。
【０１１３】
パストランジスタＰ１は、Ｎウェル８０表面に間をおいて形成されるＰ型不純物領域８２ａおよび８２ｂと、これらの不純物領域８２ａおよび８２ｂの間の領域上の図示しないゲート絶縁膜を介して形成されるゲート電極８２ｃを含む。不純物領域８２ａが高電圧源Ｖａ（ＶＤＤまたはＶＤＤＨ）に結合される。不純物領域８２ｂは、Ｎウェル４１表面に形成されるＮ型不純物領域８４ａに結合される。このＮウェル８０は、高電圧源Ｖａにバイアスされる。
【０１１４】
パストランジスタＰ２は、Ｎウェル８１表面に間をおいて形成されるＰ型不純物領域８３ａおよび８３ｂと、これらの不純物領域８３ａおよび８３ｂの間の領域上の図示しないゲート絶縁膜を介して形成されるゲート電極８３ｃを含む。不純物領域８３ｂは低電圧源Ｖｂ（ＶＤＤ、ＶＤＤＬまたはダイオード接続されたＭＯＳトランジスタのゲート／ドレイン）に結合され、不純物領域８３ａは、Ｎウェル４１表面に形成されるＮ型不純物領域８４ｂに結合される。Ｎウェル８１は、高電圧Ｖａにバイアスされる。
【０１１５】
ＰチャネルＭＯＳトランジスタＰ１の導通時には、Ｎ型不純物領域８４ａを介してＮウェル４１へは、高電圧Ｖａが供給される。ｐチャネルＭＯＳトランジスタＰ２の導通時には、Ｎウェル４１に対し、Ｎ型不純物領域８４ｂを介して低電圧Ｖｂが供給される。Ｎウェル４１に高電圧Ｖａが供給されても、Ｎウェル８１が高電圧Ｖａにバイアスされており、ＰチャネルＭＯＳトランジスタＰ２の基板領域のＮウェル４１に電流が流れこむのを防止することができる。
【０１１６】
ＭＯＳトランジスタＰ１およびＰ２を、それぞれ、互いに分離されるＮウェル８０および８１に形成し、こららのウェル領域を高電圧Ｖａでバイアスすることにより、高電圧源Ｖａおよび低電圧源Ｖｂを確実に分離することができる。
【０１１７】
また、このＮウェル８０は、基板電位設定回路の各列に対して設けられる基板電位制御回路のＰチャネルＭＯＳトランジスタＰ１に共通に設けられ、またＮウェル８１は、基板電位設定回路の各列に設けられる基板電位制御回路のＰチャネルＭＯＳトランジスタＰ２に共通に形成されてもよい。
【０１１８】
なお、図１４に示す構成においては、ＭＯＳトランジスタＰ１およびＰ２がＮウェル４１の両側の領域に形成されるように示される。しかしながら、図１６に示すように、Ｎウェル４１の一方側に、各列毎に、これらのＰチャネルＭＯＳトランジスタＰ１およびＰ２が整列して配置される。
【０１１９】
すなわち、図１５に示す構成において、Ｎウェル４１の外側に、Ｎ型不純物領域８４を形成する。このＮ型不純物領域８４と対向して、パストランジスタＰ１およびＰ２をそれぞれ形成するＮ型領域８６ａおよび８６ｂを配置する。トランジスタ形成領域８６ａおよび８６ｂは、互いに分離され、また、基板領域は、高電圧Ｖａにバイアスされる。パストランジスタＰ１またはＰ２の導通時、電圧ＶａまたはＶｂが、Ｎ型不純物領域８４に供給される。このトランジスタ形成領域８６ａおよび８６ｂは、行方向に整列するのではなく、列方向に整列して配置されてもよい。
【０１２０】
このＮ型領域８４は、メモリセル列毎に分離される。このＮ型領域８４に結合しかつ列方向に延在する上層金属配線（例えば、第４金属配線）８７を配設し、Ｎウェル４１と適当な間隔でこの上層金属配線８７とＮウェルとを接続する。基板電圧伝達線を杭打ち構造とすることができ、基板電圧を低抵抗で１列に整列するメモリセルのバックゲートに伝達することができ、また、高速で、基板電圧ＶＰＰを変更することができる。
【０１２１】
以上のように、この発明の実施の形態４に従えば、メモリセル列ごとに、ＰチャネルＭＯＳトランジスタの形成領域を個々に分離して形成しており、選択列のメモリセルのＰチャネルＭＯＳトランジスタ（負荷ＰＭＯＳトランジスタ）の基板電位（バックゲート電位）を容易に変更することができる。
【０１２２】
［実施の形態５］
図１６は、この発明の実施の形態５に従う半導体記憶装置の全体の構成を概略的に示す図である。この図１６に示す構成においては、基板電位設定回路１０は、メモリセルＭＣのＮチャネルＭＯＳトランジスタの基板電圧を動作モードに応じて調整する。すなわち、基板電位設定回路１０は、メモリセル列それぞれに対応して配置されるＮＭＯＳ基板制御回路ＮＢＣ（ＮＢＣ０、ＮＢＣ１）を含む。ＮＭＯＳ基板制御回路ＮＢＣは、対応の列のメモリセルに共通に配設されるに基板電圧伝達線１２０に電圧ＶＢＢを供給する。この、基板電圧伝達線１２０上の電圧ＶＢＢが、対応の列のメモリセルのＮＭＯＳトランジスタのバックゲートに共通に与えられる。図１６に示す半導体記憶装置の他の構成は図１に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付して、それらの詳細説明は省略する。
【０１２３】
図１７は、図１６に示すメモリセルＭＣの構成を具体的に示す図である。図１７に示すように、基板電圧伝達線１２０は、ＮチャネルＭＯＳトランジスタ（アクセストランジスタ）ＮＱｃおよびＮＱｄの基板領域に結合され、かつインバータ１１ａおよび１１ｂのＮチャネルＭＯＳトランジスタ（ドライブトランジスタ）ＮＱａおよびＮＱｂの基板領域に結合される。ＰチャネルＭＯＳトランジスタ（負荷ＰＭＯＳトランジスタ）ＰＱａおよびＰＱｂの基板電位は、例えば電源電圧ＶＤＤに固定される。図１７に示すメモリセルＭＣの他の構成は、図２に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１２４】
一般に、ＮチャネルＭＯＳトランジスタは、基板バイアスが浅くなると、そのしきい値電圧が低下し（小さくなり）、電流駆動力が大きくなる。したがって、データ書込時、選択列に従って配置される基板電圧伝達線１２０の電圧ＶＢＢのレベルを高くして基板バイアスを浅くし、選択列のメモリセルのＮチャネルＭＯＳトランジスタのしきい値電圧を低くすることにより、ＮチャネルＭＯＳトランジスタＮＱａおよびＮＱｂの電流駆動力（ドレイン電流）が大きくなる。応じて、メモリセルのスタティック・ノイズ・マージンが低下し、データ保持安定性が低下し、高速でデータを書込むことができる。このとき、アクセス用のＮチャネルＭＯＳトランジスタＮＱｃおよびＮＱｄも同時に、その基板バイアスが浅くされるため、高速で、ビット線ＢＬおよびＺＢＬからの書込データを記憶ノードＳＮａおよびＳＮｂに転送することができる。
【０１２５】
図１８は、図１６に示す基板制御回路ＮＢＣ（ＮＢＣ０、ＮＢＣ１を代表的に占めす）の構成を示す図である。この図１８に示す構成においては、基板電圧伝達線１２０は、列方向に延在し、１列に整列して配置されるメモリセルのＮチャネルＭＯＳトランジスタの基板領域に共通に結合される。
【０１２６】
ＮＭＯＳ基板制御回路ＮＢＣは、基板制御信号ＢＥと列選択信号ＣＤを受けるＡＮＤ回路ＡＣ１と、ＡＮＤ回路ＡＣ１の出力信号を受けるインバータＩＮＶ１と、ＡＮＤ回路ＮＣ１の出力信号がＨレベルのとき導通し、導通時、電圧源ＶＳＳを基板電圧伝達線１２０に結合するＮチャネルＭＯＳトランジスタ（パストランジスタ）ＮＴ１と、インバータＩＮＶ１の出力信号がＨレベルのとき導通し、導通時、電圧源ＶＳＳＬを基板電圧伝達線１２０に結合するＮチャネルＭＯＳトランジスタＮＴ２を含む。
【０１２７】
電圧ＶＳＳは、例えば接地電圧（０Ｖ）であり、電圧ＶＳＳＬは例えば、−０．５Ｖであり、電圧ＶＳＳＬが電圧ＶＳＳよりも低い電圧レベルに設定される。電圧ＶＳＳＬは、負電圧であり、ＮチャネルＭＯＳトランジスタの基板領域と不純物領域の間のＰＮ接合がオフ状態を維持する。
【０１２８】
この低電圧（負電圧）は、ＤＲＡＭにおいてメモリセルアレイの基板領域に供給する基板バイアス電圧を生成するキャパシタのチャージポンプ動作を利用する負電圧発生回路と同様の構成を用いて内部で生成されてもよく、また、外部から与えられてもよい。
【０１２９】
ＡＮＤ回路ＡＣ１およびインバータＩＮＶ１は、接地電圧ＶＳＳレベルの信号を負電圧ＶＳＳＬレベルに変換するレベル変換機能を有する。基板電圧伝達線１２０に負電圧ＶＳＳＬが伝達されるときにパストランジスタＮＴ１を確実にオフ状態に維持し、また、基板電圧伝達線１２０に接地電圧ＶＳＳが伝達される時にパストランジスタＮＴ２を確実にオフ状態に設定する。
【０１３０】
図１９は、図１８に示すＮＭＯＳ基板制御回路ＮＢＣのデータ書込時の動作を示す信号波形図である。以下、図１９を参照して、このＮＭＯＳ基板制御回路ＮＢＣの動作について簡単に説明する。
【０１３１】
スタンバイ状態時およびデータ非書込時においては、ＡＮＤ回路ＡＣ１の出力信号はＬレベルであり、ＮチャネルＭＯＳトランジスタＮＴ２が導通し、低電圧源ＶＳＳＬが、基板電圧伝達線１２０に結合される。この状態では、メモリセルＭＣのＮチャネルＭＯＳトランジスタの基板バイアスは深い状態であり、安定にデータを保持することができる。
【０１３２】
データ書込サイクルが始まり、基板制御信号ＢＥがＨレベルとなる。選択列に対して、列選択信号ＣＤがＨレベルとなると、ＡＮＤ回路ＮＣ１の出力信号がＨレベルとなり、応じてインバータＩＮＶ１の出力信号はＬレベルとなる。したがって、基板電圧伝達線１２０は高電圧源ＶＳＳにＮチャネルＭＯＳトランジスタＮＴ１を介して結合され、この基板電圧伝達線１２０の電圧レベルが上昇する。したがって、選択列のメモリセルのＮチャネルＭＯＳトランジスタのしきい値電圧が低下し、高速でデータを書込むことができる。非選択列においては、ＡＮＤ回路ＮＣ１の出力信号はＬレベルであり、基板バイアス電圧は、低電圧源の電圧ＶＳＳＬであり、安定にデータが保持される。
【０１３３】
データ書込が完了すると、基板制御信号ＢＥがＬレベルとなり、選択列に対して設けられたＡＮＤ回路ＡＣ１の出力信号が再びＬレベルに立下り、基板電圧伝達線１２０が、低電圧源ＶＳＳに結合される。これにより、選択列のメモリセルのＮチャネルＭＯＳトランジスタのしきい値電圧が高くなり、書込データが安定に保持される。
【０１３４】
図２０は、この発明の実施の形態５に従う半導体装置の動作を示すタイミング図である。以下、図２０を参照して、図１６に示す半導体記憶装置の動作について説明する。図２０においても、内部信号の振幅は、電源電圧ＶＤＤと同じ１．０Ｖであり、Ｈレベルが１．０ＶかつＬレベルがＶＳＳ（０Ｖ）である。低電圧ＶＳＳＬは−０．５Ｖである。
【０１３５】
セルイネーブル信号ＣＥＣがＨレベルのとき、この半導体記憶装置は非選択状態（スタンバイ状態）であり、主制御回路８からの基板制御信号ＢＥはＬレベルである。したがって、図１８に示すＡＮＤ回路ＡＣ１の出力信号はＬレベルであり、応じて、インバータＩＮＶ１の出力信号がＨレベルである。したがって、パストランジスタＮＴ１がオフ状態、パストランジスタＰ２がオン状態となり、基板電圧伝達線１２０上の電圧ＶＢＢとして、低電圧源ＶＳＳＬからの負電圧ＶＳＳＬが与えられる。従って、図１７に示すＮチャネルＭＯＳトランジスタＮＱａ−ＮＱｄは、ソースおよび基板（バックゲート）が逆バイアス状態となり、しきい値電圧が大きい状態に設定される。これにより、各メモリセルＭＣのスタティックノイズマージンが大きくなり、安定にデータが保持される。
【０１３６】
アクセスサイクルが始まると、セルイネーブル信号ＣＥＣをＬレベルに設定する。クロック信号の立ち上がり時にライトイネーブル信号ＷＥがＨレベルであれば、データ読出モードが指定される。このデータ読出時の動作はメモリセルの基板電圧を除けば、図４に示す実施の形態１の場合と同じデータ読出動作が行われる。すなわち、図１６に示すロウデコーダ２およびカラム選択回路３が、主制御回路８の制御のもとにデコード動作を行ない、アドレス信号ＡＤにより指定された行および列に対応するワード線およびビット線対に対する選択信号がＨレベルに立上がる。図２０においては、メモリセルＭＣ００が指定された状態を示す。この場合、ワード線ＷＬ０がロウデコーダ２によりＨレベルに駆動され、また、列選択信号ＣＤ０がＨレベルとなり、ビット線ＢＬ０およびＺＢＬ０にメモリセルＭＣ００の記憶ノードＳＮａおよびＳＮｂが接続され、ビット線ＢＬ０およびＺＢＬ０に電位差が生じ、この電位差が、カラム選択回路４を介して書込／読出回路７へ伝達されて、メモリセルのデータに応じた出力データＤＯが生成されてデータの読出が行われる。
【０１３７】
選択ワード線ＷＬ０は、所定期間が経過すると非選択状態へ駆動され、また、メモリセルデータの書込／読出回路７におけるセンス動作が完了すると、列選択信号ＣＤ０も非選択状態へ駆動される。
【０１３８】
このデータ読出時において、基板電圧伝達線１２０の電圧ＶＢＢは、基板制御信号ＢＥがＬレベルであるため、全ての列において、負電圧ＶＳＳＬレベルである。メモリセルＭＣにおいては、ドライブＮＭＯＳトランジスタのしきい値電圧が大きく、スタティックノイズマージンは十分に確保されており、安定にデータを読み出すことができる。
【０１３９】
次にデータ書込動作について説明する。この場合においても、メモリセルＭＣ００が選択される状態を考える。データ書込時においては、セルイネーブル信号ＣＥＣおよびライトイネーブル信号ＷＥＣがともにＬレベルに設定される。クロック信号ＣＬＫの立上りに応答して、主制御回路８がロウデコーダ２およびカラム選択回路４を活性化し、データ読出動作時と同様にワード線ＷＬ０および列選択信号ＣＤ０がＨレベルに駆動される。
【０１４０】
このデータ書込時においては、主制御回路８は、基板制御信号ＢＥをＨレベルに駆動する。従って、選択列に対して設けられたＮＭＯＳ基板制御回路ＮＢＣ０において、図１８に示すＡＮＤ回路ＡＣ１の出力信号がＨレベル、インバータＩＮＶ１の出力信号がＬレベルとなる。応じて、基板電圧伝達線１２０へは、高電圧源ＶＳＳからの電圧ＶＳＳが、パストランジスタＮＴ１を介して伝達される。
【０１４１】
メモリセルＭＣ００において、図１７に示すＮチャネルＭＯＳトランジスタＮＱａ−ＮＱｄは、基板バイアスが浅くなり、そのしきい値電圧が小さく、電流駆動力が上昇し、メモリセルＭＣ００のスタティックノイズマージンが低下し、データの反転が容易に行うことができる。書込み／読出回路７により選択列のビット線ＢＬ０およびＺＢＬへデータを書込み、ビット線ＢＬ０およびＺＢＬ０の電位が、書込データに応じて変化する。このとき、インバータ１１ａおよび１１ｂそれぞれの入力論理しきい値が低下して、メモリセルのスタティック・ノイズ・マージンが低下しており、容易に、記憶ノードＳＮａおよびＳＮｂの電位を、書込データに応じた電位レベルに設定することができる。また、選択列においては、アクセストランジスタＮＭＯＳトランジスタＮＱｃおよびＮＱｄの電流駆動力も同様に大きくされており、高速で記憶ノードへビット線の電圧を伝達することができる。
【０１４２】
非選択列のメモリセルＭＣ０１およびＭＣ１１については、基板電圧伝達線１２０上の電圧ＶＢＢ１は、低電圧源ＶＳＳＬからの負電圧ＶＳＳＬであり、データ読出時と同様、スタティックノイズマージンは十分に大きく、安定にデータを保持する。したがって、選択メモリセルと同一行の非選択メモリセルにおいて、アクセストランジスタ（ＮＱｃ，ＮＱｄ）がオン状態となり、ビット線ＢＬおよびＺＢＬに記憶ノードがそれぞれ接続される場合においても、安定にデータを保持することができる。
【０１４３】
また、選択メモリセルと同一列のメモリセルは、アクセストランジスタ（ＮＱｃ，ＮＱｄ）がオフ状態であり、記憶ノードＳＮａおよびＳＮｂは、対応のビット線ＢＬおよびＺＢＬから分離されており、それらの電位は変化しないため、たとえ、ドライブＮＭＯＳトランジスタの電流駆動力が増大しても、その保持特性に影響はなく、安定にデータを記憶する。
【０１４４】
データ書込が完了すると、列選択信号ＣＤおよび基板制御信号ＢＥの一方の立下りに応答して、ＡＮＤ回路ＡＣ１の出力信号がＬレベルとなり、再び、選択列の基板電圧伝達線１２０へは、パストランジスタＮＴ２を介して負電圧ＶＳＳＬが伝達される。したがって、図１７に示すドライブＮＭＯＳトランジスタＮＱａおよびＮＱｂの基板バイアスが再び深くなり、スタティック・ノイズ・マージンが高くなり、安定に書込データが保持される。
【０１４５】
したがって、選択列において、データ書込時、メモリセルのＮチャネルＭＯＳトランジスタの基板バイアスを浅くすることにより、メモリセルのスタティックノイズマージンが小さくなり、容易に書込データに応じて記憶ノードの電位を設定することができる。非選択列のメモリセルにおいては、ドライブＮＭＯＳトランジスタの基板電位を読出時と同一の負電圧レベルに設定することにより、非選択列のメモリセルのドライブＮＭＯＳトランジスタのしきい値電圧を一定に維持して駆動能力を維持し、メモリセルのスタティックノイズマージンを確保する。
【０１４６】
データ読出時においては、基板バイアスは深い状態に維持されるため、メモリセルのスタティックノイズマージンは十分に確保されており、安定にデータを読み出すことができる。
【０１４７】
したがって、データ書込時、選択列のメモリセルのＮチャネルＭＯＳトランジスタの基板バイアスを浅くすることにより、そのしきい値電圧を小さくして電流駆動力を大きくしてスタティック・ノイズ・マージンを小さくすることができ、読出マージンおよび書込マージンを十分に確保して安定にデータを保持しつつデータを高速で書込むことができる。
【０１４８】
特に、データ書込時列単位でメモリセルのＮチャネルＭＯＳトランジスタの基板電圧を調整しており、行単位で基板電圧を調整する場合に較べて、選択行の非選択列のメモリセルのスタティックノイズマージンを十分に確保することができ、たとえ、この非選択メモリセルの記憶ノードが対応のビット線に接続されても安定にデータを保持することができる。
【０１４９】
以上のように、この発明の実施の形態５に従えば、各列ごとに、メモリセルのＮチャネルＭＯＳトランジスタの基板バイアスを調整するように構成して、データ書込時、選択列のＮチャネルＭＯＳトランジスタの基板バイアスを浅くしており、データの安定保持および高速データ書込をともに実現することができる。
【０１５０】
［実施の形態６］
図２１は、この発明の実施の形態６に従うＮＭＯＳ基板制御回路ＮＢＣの構成を示す図である。この図２１に示すＮＭＯＳ基板制御回路ＮＢＣの構成は、以下の点で、図１８に示すＮＭＯＳ基板制御回路の構成と異なっている。すなわち、パストランジスタＮＴ１が、高接地電圧ＶＳＳＨを供給する高接地源に結合され、パストランジスタＮＴ２が、接地電に結合される。高接地電圧ＶＳＳＨは、接地電圧ＶＳＳよりも高い電圧であり、例えば、０．５Ｖに設定される。電圧ＶＳＳＨは、ＮチャネルＭＯＳトランジスタのＮ型不純物領域とＰ型基板領域の間のＰＮ接合がオフ状態に維持される正の電圧レベルに維持される。この高接地電圧ＶＳＳＨは、外部から導入されてもよく、また、電源電圧ＶＤＤからＤＣ−ＤＣコンバータなどの降圧回路または分圧回路または定電流源と抵抗素子とで構成される定電圧発生回路などを用いて生成されてもよい。
【０１５１】
半導体記憶装置の全体の構成は図１６に示す構成と同様である。以下、図２１に示すＮＭＯＳ基板制御回路ＮＢＣの動作について説明する。
【０１５２】
この図２１に示す基板制御回路の構成においては、スタンバイ時および非選択時およびデータ読出時においては、基板制御信号ＢＥがＬレベルであり、ＡＮＤ回路ＡＣ１の出力信号がＬレベルである。従って、パストランジスタＮＴ２がオン状態、パストランジスタＮＴ１がオフ状態であり、基板電圧伝達線１２０には、接地電圧ＶＳＳが基板バイアス電圧ＶＢＢとして伝達される。
【０１５３】
データ書込時においては、選択列に対してＡＮＤ回路ＡＣ１の出力信号がＨレベルとなり、パストランジスタＮＴ１がオン状態となり、基板電圧伝達線１２０の電圧ＶＢＢが高接地電圧ＶＳＳＨとなる。応じて、選択メモリセルにおいてＮチャネルＭＯＳトランジスタのしきい値が小さくなり、スタティックノイズマージンが低下し高速でかつ安定にデータの書込みが行われる。
【０１５４】
非選択列においては、待機時およびデータ読出時と同様、基板バイアス電圧ＶＢＢは、接地電圧ＶＳＳレベルであり、データが安定に保持される。
【０１５５】
この図２１に示すＮＭＯＳ基板制御回路ＮＢＣの構成の場合、ＡＮＤ回路ＡＣ１の出力信号の振幅が電源電圧ＶＤＤであり、応じて、パストランジスタのゲート−ソース間電圧は最大電源電圧ＶＤＤであり、メモリセルトランジスタと同一のトランジスタをＮＭＯＳ基板制御内に利用して、パストランジスタの信頼性を確保することができる。
【０１５６】
図２２は、この図２１に示すＮＭＯＳ基板制御回路ＮＢＣを用いた際の全体の動作を示すタイミング図である。この図２２のタイミング図に示される動作は、図２０のタイミング図に示される動作と、ＮＭＯＳ基板バイアス電圧ＶＢＢの電圧レベルを除いて実質的に同じである。データ書込時において、選択列のＮＭＯＳトランジスタの基板バイアス電圧ＶＢＢが、接地電圧ＶＳＳ（０Ｖ）レベルに設定され、非選択列のメモリセルのＮＭＯＳ基板バイアス電圧ＶＢＢが、高接地電圧（０．５Ｖ）に維持される。
【０１５７】
待機時およびデータ読出時においては、全メモリセルのＮＭＯＳ基板バイアス電圧ＶＢＢが、接地電圧ＶＳＳに維持される。
【０１５８】
この実施の形態６に示すように、高接地電圧ＶＳＳＨおよび接地電圧ＶＳＳを用い、データ書込時において選択列のＮＭＯＳ基板バイアス電圧ＶＢＢのみを高接地電圧ＶＳＳＨに設定することにより、データ書込セルに対してスタティックノイズマージンを小さくして高速でデータを書込みかつ安定にデータを読み出すことができる。
【０１５９】
以上のように、この発明の実施の形態６に従えば、選択列の基板電圧伝達線へ伝達される電圧を、接地電圧よりも高い高接地電圧に設定しており、安定にデータを読出また、高速でデータを書込むことができる。また、基板制御回路のパストランジスタに印加される電圧を、電源電圧以下に抑制することができ、素子の信頼性を確保することができ、安定に動作する基板制御回路を実現することができる。
【０１６０】
なお、ＮＭＯＳ基板制御回路において、データ書込完了時、基板電圧伝達線１２０を接地電圧に所定期間ワンショット駆動する構成が組合せて用いられてもよい。高速で選択列の基板電圧ＶＢＢをもとの接地電圧レベルに設定することができ、高速クロック信号を用いている場合においても正確にデータの書込および読出を行うことができる。
【０１６１】
［実施の形態７］
図２３は、この発明の実施の形態７に従うメモリセルの断面構造を概略的に示す図である。図２３においては、メモリセルの平面レイアウトは、図９に示すメモリセルの平面レイアウトと同じである。ただし、メモリセルのＮチャネルＭＯＳトランジスタの基板バイアスを列単位で調整するために、ＮチャネルＭＯＳトランジスタを形成するＰウェルを各列ごとに分離する。Ｐ基板１３０において、メモリセル各列ごとに、ボトムＮウェル１３１ａ、１３１ｂおよび１３１ｃを形成する。このボトムＮウェル１３１ａ―１３１ｃは、互いに分離される。
【０１６２】
ボトムＮウェル１３１ａ上には、Ｎウェル１３４ａ、Ｐウェル１３２ａおよびＮウェル１３３ａが形成される。Ｎウェル１３４ａには、メモリセルのＰチャネルＭＯＳトランジスタが形成され、Ｐウェル１３２ａには、ＮチャネルＭＯＳトランジスタが形成される。Ｎウェル１３３ａは、ダミーのウェル領域であり、ＮＭＯＳトランジスタの基板領域を列単位で分離するために設けられる。
【０１６３】
ボトムＮウェル１３１ｂ上には、Ｎウェル１３３ｂ、Ｐウェル１３２ｂ、Ｎウェル１３４ｂ、Ｐウェル１３２ｃおよびＮウェル１３３ｃが形成される。Ｎウェル１３３ｂおよび１３３ｃは、メモリセル列分離のためのダミーのウェル領域である。Ｐウェル１３２ｂおよび１３２ｃには、メモリセルのＮチャネルＭＯＳトランジスタが形成され、Ｎウェル１３４ｂには、メモリセルのＰチャネルＭＯＳトランジスタが形成される。
【０１６４】
Ｐウェル１３２ａおよび１３２ｂが、素子分離領域１３５ａにより分離される。したがって、隣接列におけるアクセストランジスタのゲート電極１３６が共通に配設される場合においても、これらのアクセストランジスタの基板領域は互いに分離され、またＰ基板１３０からも分離される。Ｐウェル１３２ｂおよび１３４ｂに形成されるＭＯＳトランジスタは、素子分離領域１３５ｂにより分離され、またＮウェル１３４ｂとＰウェル１３２ｃに形成されるＭＯＳトランジスタは、素子分離領域１３５ｃにより分離される。
【０１６５】
したがって、メモリセルのインバータを構成するＭＯＳトランジスタのゲート電極１３７が共通に配設される場合においても、これらのＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを確実に分離することができる。
【０１６６】
ボトムＮウェル１３１ｃ上には、Ｎウェル１３３ｄ、Ｐウェル１３２ｄおよびＮウェル１３４ｃが形成される。Ｎウェル１３３ａは、列分離用のウェル領域であり、Ｐウェル１３２ｄには、ＮチャネルＭＯＳトランジスタが形成され、Ｎウェル１３４ｃには、ＰチャネルＭＯＳトランジスタが形成される。このＰウェル１３２ｄおよび１３２ｃ上に、ゲート電極１３８が形成される。Ｐウェル１３２ｃおよび１３１ｃに形成されるＮチャネルＭＯＳトランジスタは、素子分離領域１３５ｄにより分離される。
【０１６７】
これらの素子分離領域１３５ａ−１３５ｄは、トレンチ分離構造を有する。ボトムＮウェル１３１ａ−１３１ｃは、それぞれ、対応して設けられるＮウェルにより所定電圧にバイアスされ、Ｐ基板１３０から、確実に、各分離セル列ごとに、メモリセル形成領域を分離する。
【０１６８】
したがってこの図２３に示すように、ダミーのＮウェル１３３ａ−１３３ｄを利用して、各列ごとに、メモリセルの形成のための基板領域を分離することにより、各列単位で、ＮチャネルＭＯＳトランジスタを形成するＰウェルのバイアス電圧を調整することができる。
【０１６９】
Ｐウェルに対し、基板バイアス電圧を印加する構成としては、図１４に示す構成または図１５に示す構成と同様の構成を利用することができる。単に導電型を反対とし、Ｐウェル領域下部にボトムＮウェルによりウェル分離されたＰウェル内に高電圧（接地電圧または高接地電圧）および低電圧（負電圧または接地電圧）をそれぞれ伝達するＮチャネルＭＯＳトランジスタを形成する。この場合、パストランジスタＮＴ１およびＮＴ２が共通のＰウェルに形成され、Ｐウェルが低電圧源に結合されてもよい。
【０１７０】
以上のように、この発明の実施の形態７に従えば、メモリセルのレイアウトとして、横型セル構造を利用し、ＰウェルおよびＮウェルを各列ごとに列方向に延在させかつ分離して配置しており、容易に各列単位でＮチャネルＭＯＳトランジスタのしきい値電圧を変化させることができ、データ保持特性を劣化させることなく高速でデータを書込むことができる。
【０１７１】
［実施の形態８］
図２４は、この発明の実施の形態８に従うメモリセルアレイの平面レイアウトを概略的に示す図である。図２４においては、３列に配列されるメモリセルＭＣ０−ＭＣ３のレイアウトを概略的に示す。
【０１７２】
図２４において、行方向においてＰウェルＰＷＬとＮウェルＮＷＬとが交互に列方向沿って直線的に延在して配置される。図２４においては、ＰウェルＰＷＬ０−ＰＷＬ２と、ＮウェルＮＷＬ０−ＮＷＬ１とが交互に配置される。ＰウェルＰＷＬ０−ＰＷＬ２それぞれにおいて、ＮチャネルＭＯＳトランジスタを形成するＮ型活性領域ＮＡＣが列方向に矩形形状に形成され、また、ＮウェルＮＷＬ０およびＮＷＬ１それぞれにおいて、ＰチャネルＭＯＳトランジスタを形成するＰ型活性領域ＰＡＣが矩形形状に形成される。Ｎ型活性領域ＮＡＣにおいて４つのＮチャネルＭＯＳトランジスタが形成され、Ｐ型活性領域ＰＡＣにおいては２つのＰチャネルＭＯＳトランジスタが形成される。
【０１７３】
Ｐ型活性領域ＰＡＣは、第１ポリシリコン配線ＰＬＧをマスクとしてＰ型不純物を導入することにより形成され、Ｎ型活性領域ＮＡＣは、第１ポリシリコン配線ＰＬＧおよびＰＬＷをマスクとしてＰ型不純物を注入することにより形成される。
【０１７４】
行方向に連続的に延在して配置される第１ポリシリコン配線ＰＬＷが、ワード線を構成し、第１ポリシリコン配線ＰＬＧがメモリセルトランジスタのゲート電極を構成する。Ｎ型活性領域ＮＡＣにおいては１ビットのメモリセルの４つのＮチャネルＭＯＳトランジスタが形成され、Ｐ型活性領域ＰＡＣにおいては隣接するメモリセルの負荷ＰＭＯＳトランジスタが形成される。
【０１７５】
１ビットのメモリセルの形成領域ＭＣＲは、従って、隣接するＮウェルＮＷＬおよびＰウェルＰＷＬに形成される１個のＰチャネルＭＯＳトランジスタと２個のＮチャネルＭＯＳトランジスタをそれぞれ含む２つの矩形領域で構成される。これらの２つのメモリセル矩形領域は、同一のＰウェルに配置される領域と、異なるＮウェルに配置される領域を含む。
【０１７６】
Ｐ型活性領域ＰＡＣは、コンタクトＣＴを介して同一メモリセルのＮ型活性領域に、行方向に延在する第１金属配線ＭＬ１を介して接続され、これにより、アクセストランジスタおよびドライブトランジスタのドレイン領域と負荷ＰＭＯＳトランジスタのドレインとが相互接続される。
【０１７７】
この第１金属配線ＭＬ１と平行に、同一メモリセル領域ないＭＣＲのＰ型活性領域ＰＡＣおよびＮ型活性領域ＮＡＣを横切るように第１ポリシリコン配線ＰＬＧが形成され、メモリセルのＣＭＯＳインバータを構成するＭＯＳトランジスタのゲート電極が形成される。この第１ポリシリコン配線ＰＬＧは、コンタックとＣＴを介してメモリセル領域ＭＣＲ内において列方向に延在する第１金属配線ＭＬ１に接続され、ＣＭＯＳインバータ対の入出力の交差接続が形成される。
【０１７８】
列方向に直線的に延在してウェル中央部およびウェル境界領域に対応して第２金属配線ＭＬ２が配設される。この第２金属配線ＭＬ２によりビット線、接地電圧ＶＳＳを伝達する接地線、および電源電圧ＶＤＤを伝達する電源線がこの順に形成される。電源線および接地線を構成する第２金属配線ＭＬ２は、それぞれ、Ｎ型およびＰ型活性領域ＮＡＣおよびＰＡＣと整列して配置され、メモリセルに接地電圧ＶＳＳおよび電源電圧ＶＤＤを供給する。接地線を構成する第２金属配線ＭＬ２は、第１ビアＶＡおよびコンタクトＣＴを介して、下層に形成されるＮ型活性領域に接続される。電源線を構成する第２金属配線ＭＬ２は、第１ビアＶＡおよびコンタクトを介して下層に形成されるＰ型活性領域ＰＡＣに接続される。
【０１７９】
接地線および電源線の間には、ビット線ＢＬおよびＺＢＬが交互に配設される。図２４においてはＰウェルＰＷＬ０とＮウェルＮＷＬ０との間の領域においてビット線ＺＢＬ０を構成する第２金属配線ＭＬ２が配設され、ＮウェルＮＷＬ０およびＰウェルＰＷＬ１の間の領域にビット線ＢＬ１を構成する第２金属配線ＭＬ２配設される。ウェルＰＷＬ１およびＮＷＬ１の間の境界領域において、ビット線ＢＬＺＢＬ１を構成する第２金属配線ＭＬ２が配設され、ウェルＮＷＬ１およびＰＷＬ２の間の境界領域において、ビット線ＢＬ２が配設される。ＰウェルＰＷＬ２と図示しないＮウェルとの間の境界領域においてビット線ＺＢＬ２を構成する第２金属配線ＭＬ２が配設される。これらのビット線を構成する第２金属配線ＭＬ２は、隣接するＮ型活性領域と第１ビアＶＡおよびコンタクトを介して接続される。
【０１８０】
従って、この図２４に示すメモリセルのレイアウトにおいては、電源電圧ＶＤＤおよび接地電圧ＶＳＳを伝達する第２金属配線がＭＬ２が列方向に延在して配置され、また、ＮチャネルＭＯＳトランジスタを形成するＮ型活性領域ＮＡＣは、列方向に延在するＰウェル領域に配置される。従って、ＰウェルＰＷＬは、各メモリセル列毎に分離して配置される。
【０１８１】
この図２４に示すレイアウトをＮ型半導体基板上に形成する。また、これに代えて、Ｐ型半導体基板上に図２４に示すレイアウトが形成される場合には、図２３に示すように、トリプルウェル構造を採用して、ＰウェルＰＷＬおよびＮウェルＮＷＬ下部にボトムＮウェルを形成して、ＰウェルＰＷＬとＰ型半導体基板とを電気的に分離する。これにより、メモリセルのＮチャネルＭＯＳトランジスタのバックゲートを構成するＰウェルの電圧をメモリセル列単位で設定することができる。この場合、ＰウェルＰＷＬの間のＮウェルＮＷＬが、電源電圧ＶＤＤに固定されるため、ボトムＮウェルを、各列毎に分離することは特に要求されない。
【０１８２】
図２５は、１ビットメモリセルのレイアウトをより詳細に示す図である。図２５において、１ビットメモリセル形成領域ＭＲＣは、ＮチャネルＭＯＳトランジスタを形成するＮ型活性領域ＮＡＣＡと、ＰチャネルＭＯＳトランジスタを形成するＰ型活性領域ＰＡＣＡおよびＰＡＣＢを含む。Ｎ型活性領域ＮＡＣＡは、ＰウェルＰＷＬに形成され、Ｐ型活性領域ＰＡＣＡおよびＰＡＣＢは、それぞれ、ＮウェルＮＷＬＡおよびＮＷＬＢに形成される。
【０１８３】
行方向に、これらのウェルを横切るように第１ポリシリコン配線ＰＬ３およびＰＬ４が配設され、ワード線ＷＬが配置される。これらのポリシリコン配線ＰＬ３およびＰＬ４は、同一のワード線駆動信号を伝達する。
【０１８４】
１ビットメモリセル形成領域ＭＲＣにおいて、活性領域ＰＡＣＡおよびＮＡＣＡを横切るように、第１ポリシリコン配線ＰＬ１が配設される。この第１ポリシリコン配線ＰＬ１は、ウェル境界領域においてゲーとコンタクトＧＣを介して第１金属配線ＭＬ１Ｂに接続される。この第１金属配線ＭＬ１Ｂは、Ｌ字状に形成され、活性領域ＮＡＣＡおよびＰＡＣＢにコンタクトＣＴＥおよびＣＴＦを介して結合される。
【０１８５】
活性領域ＮＡＣＡおよびＰＡＣＢを横切るように、第１ポリシリコン配線ＰＬ２が配設される。この第１ポリシリコン配線ＰＬ２は、第１金属配線ＭＬ１Ｂと対称的な形状に配置される第１金属配線ＭＬ１Ａに接続される。この第１金属配線ＭＬ１Ａは、活性領域ＮＡＣＡおよびＰＡＣＡにコンタクトを介して接続される。
【０１８６】
この上層に列方向に直線的に延在する第２金属配線が配設されるが、図２５においては示していない。Ｎ型活性領域ＮＡＣＡは、コンタクトＣＴＣおよびＣＴＤを介して、ビット線ＢＬおよびＺＢＬをそれぞれ構成する第２金属配線に接続され、また、接地電圧を伝達する接地線を構成する第２金属配線に、その中央部に形成されたコンタクトＣＴＢを介して接続される。
【０１８７】
Ｐ型活性領域ＰＡＣＡは、コンタクトＣＴＡを介して電源電圧を伝達する電源線を構成する第２金属配線に接続され、また、Ｐ型活性領域ＰＡＣＢは、コンタクトＣＴＧを介して別の電源線を構成する第２金属配線に接続される。
【０１８８】
メモリセルトランジスタを列方向に整列して配置することができ、また、記憶ノードの接続が内部の第１金属配線で実現され、配線の重なりがなく効率て的に配線を配置することができる。また、トランジスタのゲートを構成する第１ポリシリコン配線は、単に行方向に配置されるだけであり、各トランジスタのゲート幅の制御が容易となる。
【０１８９】
図２６は、図２５に示すレイアウトの電気的等価回路を示す図である。図２５において、Ｐ型活性領域ＰＡＣＡにおいて、ＰチャネルＭＯＳトランジスタＱＰ１が配置され、そのソースに電源電圧ＶＤＤが与えられる。
【０１９０】
Ｎ型活性領域ＮＡＣＡにおいて、ＮチャネルＭＯＳトランジスタＱＮ１−ＱＮ４が形成される。ＭＯＳトランジスタＱＮ１は、そのゲートが第１ポリシリコン配線ＰＬ３で形成されるワード線ＷＬに結合され、その一方導通ノードがビット線ＢＬに接続され、その他方導通ノードが第１金属配線ＭＬ１Ａに接続される。
【０１９１】
ＭＯＳトランジスタＱＮ２は、ＭＯＳトランジスタと接地線との間に接続され、かつそのゲートが第１金属配線ＭＬ１Ｂに接続される。
【０１９２】
ＭＯＳトランジスタＱＮ３は、接地線とＭＯＳトランジスタＱＮ４との間に接続され、そのゲートが第１金属配線ＭＬ１Ａに接続される。
【０１９３】
ＭＯＳトランジスタＱＮ４は、ビット線ＺＢＬに接続され、かつそのゲートが第１ポリシリコン配線ＰＬ４で形成されるワード線ＷＬに接続される。
【０１９４】
Ｐ型活性領域ＰＡＣＢにおいて、ＰチャネルＭＯＳトランジスタＱＰ２が形成される。このＭＯＳトランジスタＱＰ２は、そのソースが電源線に接続されて電源電圧ＶＤＤを受け、かつそのドレインが、第１金属配線ＭＬ１Ｂに接続される。
【０１９５】
メモリセルのＣＭＯＳインバータを構成するＭＯＳトランジスタＱＰ１およびＱＮ２のゲートを第１ポリシリコン配線ＰＬ１で接続し、他方のＣＭＯＳインバータを構成するＭＯＳトランジスタＱＮ３およびＱＰ２のゲートを第１ポリシリコン配線ＰＬ２で接続する。
【０１９６】
この構成の場合、ＮチャネルＭＯＳトランジスタＱＮ１−ＱＮ４が列方向に整列して配置され、Ｎ型活性領域を形成するＰウェルがＮウェルにより隣接列のＰウェルと分離されており、ＰウェルＰＷＬの電位を接地電圧ＶＳＳと別にバイアス電圧ＶＢＢを列毎にここに供給する。
【０１９７】
図２７は、ＮＭＯＳ基板制御回路ＮＢＣのパストランジスタＮＴ１およびＮＴ２の構成を概略的に示す図である。図２７において、Ｐ型基板２００上にボトムＮウェル２０２が形成される。このボトムＮウェル２０２により各Ｐウェルを分離する。
【０１９８】
メモリセルトランジスタを形成するＰウェルＰＷＬと、パストランジスタＮＴ１およびＮＴ２を形成するＰウェル２０４がボトムＮウェル２０２上に形成される。これらのＰウェルＰＷＬおよび２０４は、ボトムＮウェル２０２に到達する素子分離膜２０７により完全分離される。
【０１９９】
パストランジスタＮＴ２は、Ｐウェル２０４上に互いに間をおいて形成されるＮ型不純物領域２１０および２１１と、これらの不純物領域２１０および２１１の間のウェル領域上に図示しない絶縁膜を介して形成されるゲート電極２１２とを有する。不純物領域２１０に低接地電圧ＶＬＳが与えられる。Ｐウェル２０４は、その表面に形成されるＰ型不純物領域２１７により低バイアス電圧ＶＬＳ（接地電圧または負電圧）にバイアスされる。
【０２００】
パストランジスタＮＴ１は、Ｐウェル２０４上に互いに間をおいて形成されるＮ型不純物領域２１３および２１４と、これらの不純物領域２１３および２１４の間のウェル領域上に図示しない絶縁膜を介して形成されるゲート電極２１５とを有する。不純物領域２１３に高バイアス電圧ＶＬＨ（正の電圧または接地電圧）が与えられる。
【０２０１】
パストランジスタＮＴ１およびＮＴ２は、Ｐウェル２０４に形成される部分素子分離膜２０９により分離される。不純物領域２１１および２１４が、共通にＰウェルＰＷＬ表面に形成されるＰ型不純物領域２２０に結合される。パストランジスタＮＴ１またはＮＴ２の導通時、このＰ型不純物領域２２０を介してＰウェルＰＷＬにバイアス電圧ＶＢＢが供給される。
【０２０２】
パストランジスタＮＴ２が導通し、低バイアス電圧ＶＬＳが選択された時、ＰウェルＰＷＬに不純物領域２１１および２２０を介して低バイアス電圧ＶＬＳが供給される。この時、不純物領域２１４に低バイアス電圧ＶＬＳが伝達されても、パストランジスタＮＴ１は、オフ状態であり、また、Ｐウェル２０４が低バイアス電圧ＶＬＳにバイアスされており、不純物領域２１４とＰウェル２０４との間のＰＮ接合は非導通状態を維持する。
【０２０３】
また、不純物領域２１３に常時高バイアス電圧ＶＳＨが印加されても、Ｐウェル２０４は低バイアス電圧ＶＬＳにバイアスされており、この不純物領域２１３とＰウェル２０４との間のＰＮ接合は非導通状態を維持する。
【０２０４】
この図２７に示す構成を各ＰウェルＰＷＬごとに配置する事により、メモリセル単位でＮチャネルＭＯＳトランジスタの基板電圧を制御することができる。
【０２０５】
なお、Ｐウェル２０４は、ＮＭＯＳ基板制御回路に共通に設けられてもよい。また、図１５に示す構成と同様、ＰウェルＰＷＬに対して、接地線と平行に杭打ち配線を配置して、基板バイアス電圧ＶＢＢを伝達してもよい。高速で基板バイアス電圧ＶＢＢを変化させることができる。
【０２０６】
以上のように、この発明の実施の形態８に従えば、列方向にウェルを配置し、かつ行方向においてＰウェルとＮウェルとを交互に配置しており、メモリセル列単位でＮチャネルＭＯＳトランジスタの基板バイアス電圧を容易に設定することができる。
【０２０７】
［実施の形態９］
図２８は、この発明の実施の形態９に従う半導体記憶装置の全体の構成を示す図である。図２８に示す半導体記憶装置は、図１に示す半導体記憶装置と以下の点において、その構成が異なる。すなわち、基板電位設定回路１０において、メモリセルのＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの基板電圧をそれぞれ動作モードに応じて制御するＰＮ基板制御回路ＰＮＢＣが配置される。図２８においては、ビット線ＢＬ０およびＺＢＬに対して配置されるＰＮ基板制御回路ＰＮＢＣ０と、ビット線ＢＬ１およびＺＢＬ１に対して配置されるＰＮ基板制御回路ＰＮＢＣ１を示す。
【０２０８】
各ＰＮ基板制御回路ＰＮＢＣは、対応の列のメモリセルのＰチャネルＭＯＳトランジスタの基板電圧ＶＰＰを伝達する基板電圧伝達線２０と、対応の列のメモリセルのＮチャネルＭＯＳトランジスタの基板バイアス電圧ＶＢＢを伝達する基板電圧伝達線１２０とを駆動する。
【０２０９】
図２８に示す半導体記憶装置の他の構成は、図１に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２１０】
図２９は、メモリセルＭＣの構成を具体的に示す図である。メモリセルＭＣの構成は先の実施の形態において示すものと同様であり、インバータ１１ａは、ＰチャネルＭＯＳトランジスタ（負荷ＰＭＯＳトランジスタ）ＰＱａおよびＮチャネルＭＯＳトランジスタ（ドライブＮＭＯＳトランジスタ）ＮＱａを含み、インバータ１１ｂが、ＰチャネルＭＯＳトランジスタＰＱｂおよびＮチャネルＭＯＳトランジスタＮＱｂを含む。メモリセルＭＣは、さらに、ワード線ＷＬの信号に従って、内部の記憶ノードＳＮａおよびＳＮｂをビット線ＢＬおよびＺＢＬに接続するアクセスＮＭＯＳトランジスタＮＱｃおよびＮＱｄを含む。
【０２１１】
負荷ＰＭＯＳトランジスタＰＱａおよびＰＱｂの基板領域（バックゲート）が基板電圧伝達線２０に結合され、ＮチャネルＭＯＳトランジスタＮＱａ、ＮＱｂ、ＮＱｃおよびＮＱｄの基板領域に、基板電圧伝達線１２０が結合される。
【０２１２】
すなわち、図２８に示す基板制御回路ＰＮＢＣは、データ書込時、選択列のメモリセルをＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの両者の基板電位を調整してしきい値電圧を調整する。
【０２１３】
図３０は、図２８に示すＰＮ基板制御回路ＰＮＢＣの構成を示す図である。図３０において、ＰＮ基板制御回路ＰＮＢＣは、基板制御信号ＢＥと列選択信号ＣＤを受けるＮＡＮＤ回路ＮＣ１と、ＮＡＮＤ回路ＮＣ１の出力信号を受けるインバータＩＮＶ１と、ＮＡＮＤ回路ＮＣ１の出力信号に従って選択的に導通し、導通時、低電圧源ＶＳＳを基板電圧伝達線１２０に結合するＮチャネルＭＯＳトランジスタＮＴ３と、インバータＩＮＶ１の出力信号に従ってＭＯＳトランジスタＮＴ３と相補的に導通し、導通時接地電圧ＶＳＳを基板電圧伝達線１２０に伝達するＮチャネルＭＯＳトランジスタＮＴ４と、インバータＩＮＶ１の出力信号に従って選択的に導通し、導通時低電圧源ＶＤＤＬを基板電圧伝達線２０へ結合するＰチャネルＭＯＳトランジスタＰＴ３と、ＮＡＮＤ回路ＮＣ１の出力信号に従ってＭＯＳトランジスタＰＴ３と相補的に導通し、導通時電源ＶＤＤを基板電圧伝達線２０に結合するＰチャネルＭＯＳトランジスタＰＴ４を含む。
【０２１４】
高接地電圧ＶＳＳＨは、接地電圧ＶＳＳよりも高い電圧である。また、低電源電圧ＶＤＤＬは、電源電圧ＶＤＤよりも低い電圧である。
【０２１５】
基板電圧伝達線２０は、１列に整列して配置されるメモリセルのＰチャネルＭＯＳトランジスタの基板領域に共通に結合され、基板電圧伝達線１２０は、１列に整列して配置されるメモリセルのＮチャネルＭＯＳトランジスタの基板領域に共通に結合される。
【０２１６】
このＰＮ基板制御回路ＰＮＢＣの構成は、図５および図２１に示す基板制御回路ＰＢＣおよびＮＢＣを組合せた回路構成と等価である。
【０２１７】
図３１は、図３０に示すＰＮ基板制御回路ＰＮＢＣを用いた時の半導体記憶装置の動作を示す信号波形図である。以下、図３０を参照して、図３０に示すＰＮ基板制御回路ＰＮＢＣを含む半導体記憶装置の動作について説明する。電圧ＶＳＳＨおよびＶＤＤＬは０．５Ｖであり、電源電圧ＶＤＤは１．０Ｖ、接地電圧ＶＳＳが０Ｖである。
【０２１８】
この図３１に示す動作は、図６および図２２に示すタイミング図の動作を組合せたものと等価である。従って、実施の形態２および６に示される動作が平行して行われる。すなわち、非選択状態時および非データ書込時においては、ＮＡＮＤ回路Ｎｃ１の出力信号はＨレベルであり、ＮチャネルＭＯＳトランジスタＮＴ３およびＰチャネルＭＯＳトランジスタＰＴ３が導通する。したがって、基板電圧伝達線２０へは、バイアス電圧ＶＰＰとして低電圧源ＶＤＤＬの電圧ＶＤＤＬが伝達され、また基板電圧伝達線１２０へも同様、バイアス電圧ＶＢＢとして、接地電圧源ＶＳＳの電圧ＶＳＳが伝達される。したがって、メモリセルＭＣにおいては、ＰチャネルＭＯＳトランジスタの基板バイアスが浅く、またＮチャネルＭＯＳトランジスタの基板バイアスは深い状態であり、ＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値が低く、またＮチャネルＭＯＳトランジスタのしきい値電圧が高い。したがって、ＰチャネルＭＯＳトランジスタの電流駆動力が大きく、ＮチャネルＭＯＳトランジスタの電流駆動力が小さく、メモリセルＭＣは、安定にデータを保持する。
【０２１９】
データ書込時において、基板制御信号ＢＥがＨレベルに立上がる。選択列に対しては列選択信号ＣＤがＨレベルとなり、ＮＡＮＤ回路ＮＣ１の出力信号がＬレベルとなる。したがって、選択列に対して設けられたＰＮ基板制御回路ＰＮＢＣにおいては、ＮチャネルＭＯＳトランジスタＮＴ４およびＰチャネルＭＯＳトランジスタＰＴ４が導通し、ＭＯＳトランジスタＮＴ３およびＰＴ３が非導通状態となる。したがって、基板電圧伝達線２０が、高電圧源（電源電圧源）ＶＤＤにＰチャネルＭＯＳトランジスタＰＴ４を介して結合され、また基板電圧伝達線１２０が、高電圧源（接地電圧源）ＶＳＳに、ＭＯＳトランジスタＮＴ４を介して結合される。選択メモリセルＭＣ００およびＭＣ１０においては、ＰチャネルＭＯＳトランジスタＰＱａおよびＰＱｂ（図２９参照）の基板電位が上昇し、応じて基板バイアスが深くなり、そのしきい値電圧の絶対値が上昇する。応じて、ＰチャネルＭＯＳトランジスタＰＱａおよびＰＱｂの電流駆動力が低下する。一方、ＮチャネルＭＯＳトランジスタＮＱａ−ＮＱｄは、基板バイアスが浅くなり、そのしきい値電圧が低下し、これらのＮチャネルＭＯＳトランジスタの電流駆動力が増加する。したがって選択列のメモリセルＭＣ００においては、インバータの入力論理しきい値が小さくなり、スタティック・ノイズ・マージンが小さくなり、データ保持安定性が低下し、容易にデータを書込むことができる。
【０２２０】
非選択列のメモリセルＭＣ０１等においては、基板バイアス電圧ＶＰＰおよびＶＢＢは、その電圧レベルは変化せず、低電圧ＶＤＤＬおよびＶＳＳＨであり、ＰチャネルＭＯＳトランジスタの基板バイアスが浅く、ＮチャネルＭＯＳトランジスタの基板バイアスが深い状態であり、インバータの入力論理しきい値は高く、安定にデータを保持する。
【０２２１】
データ書込が完了すると、基板制御信号ＢＥまたは列選択信号ＣＤがＬレベルの非選択状態へ駆動されると、選択列の基板制御回路ＰＮＢＣにおいて、ＮＡＮＤ回路ＮＣ１の出力信号がＬレベルとなり、再び、基板電圧伝達線２０および１２０は、それぞれ低電圧源ＶＤＤＬおよびＶＳＳに結合され、安定に書込データが保持される。
【０２２２】
この実施の形態９においても、データ書込完了時、基板電圧伝達線２０および１２０が、ワンショット駆動されてもよく、外部からの電圧を利用する構成が用いられてもよい。
【０２２３】
この基板バイアス電圧ＶＰＰおよびＶＢＢとしては、条件Ｖａｐ＞ＶｐｂおよびＶａｎ＞Ｖｂｎを満たし、かつＭＯＳトランジスタの不純物領域と基板領域の間のＰＮ接合がオフ状態に維持される電圧であれば、電圧ＶａｐおよびＶｂｐを基板バイアス電圧ＶＰＰとして、また電圧ＶｂｎおよびＶａｎを基板バイアス電圧ＶＢＢとして利用することができる。
【０２２４】
以上のように、この発明の実施の形態９に従えば、データ書込時選択列のメモリセルの基板電位をＰチャネルおよびＮチャネルＭＯＳトランジスタ両者に対て変更しており、スタティック・ノイズ・マージンを十分小さくして高速でデータの書込を行なうことができる。
【０２２５】
［実施の形態１０］
図３２は、この発明の実施の形態１０に従う半導体記憶装置の全体の構成を概略的に示す図である。この図３２に示す半導体記憶装置は、図２８に示す半導体記憶装置の構成と以下の点が異なる。すなわち、主制御回路８は、アクセスサイクル時に活性化されて、ＮチャネルＭＯＳトランジスタの基板電圧ＶＢＢを制御する基板制御信号ＢＥＡと、データ読出時に活性化され、データ読出時にＰチャネルＭＯＳトランジスタの基板バイアス電圧ＶＰＰを制御するＰ基板制御信号とを生成する。
【０２２６】
基板電位設定回路１０においてはメモリセル列に対応してＰＮ基板制御回路ＰＮＢＣが配置される。このＰＮ基板制御回路ＰＮＢＣは、データ読出時においては選択列のＰおよびＮチャネルＭＯＳトランジスタの基板バイアス電圧ＶＰＰおよびＶＢＢをともに変化させ、データ書込時においては、選択列のメモリセルのＮチャネルＭＯＳトランジスタの基板バイアス電圧ＶＢＢを変化させる。
【０２２７】
図３２に示す半導体記憶装置の他の構成は図２８に示す半導体記憶装置の構成と同じであり、対応する部分については同一参照番号を付し、その詳細説明は省略する。
【０２２８】
また、メモリセルＭＣの構成は、図２９に示すメモリセルの構成と同じであり、以下の説明においては、適宜、図２９を参照する。
【０２２９】
図３３は、図３２に示すＰＮ基板制御回路ＰＮＢＣの構成の一例を示す図である。図３３において、ＰＮ基板制御回路ＰＮＢＣは、基板制御信号ＢＥＡおよび列選択信号ＣＤを受けるＮＡＮＤ回路ＮＣ２と、ＮＡＮＤ回路ＮＣ２の出力信号を受けるインバータＮＯＴ１と、ＮＡＮＤ回路ＮＣ２の出力信号がＨレベルの時、導通して接地電圧ＶＳＳを基板電圧伝達線１２０に伝達するパストランジスタＮＴ３と、インバータＮＯＴ１の出力信号がＨレベルの時に導通して、基板電圧伝達線１２０に高接地電圧ＶＳＳＨを伝達するパストランジスタＮＴ４とを含む。パストランジスタＮＴ３およびＮＴ４は、ともにＮチャネルＭＯＳトランジスタで構成される。
【０２３０】
基板制御信号ＢＥＡは、アクセスサイクル時に活性化されてＨレベルとなる。従って、データ書込時およびデータ読出時において、選択列に対しては基板バイアス電圧ＶＢＢは、高接地電圧ＶＳＳＨレベルとなる。
【０２３１】
ＰＮ基板制御回路ＰＮＢＣは、さらに、Ｐ基板制御信号ＢＥＲと列選択信号ＣＤとを受けるＡＮＤ回路ＡＣ２と、ＡＮＤ回路ＡＣ２の出力信号を受けるインバータＮＯＴ２と、インバータＮＯＴ２の出力信号がＬレベルの時に導通し、低電源電圧ＶＤＤＬを基板電圧伝達線２０に伝達するパストランジスタＰＴ３と、ＡＮＤ回路ＡＣ２の出力信号がＬレベルの時に導通し、電源電圧ＶＤＤを基板電圧伝達線２０に伝達するパストランジスタＰＴ４とを含む。パストランジスタＰＴ３およびＰＴ４は、ともに、ＰチャネルＭＯＳトランジスタで構成される。
【０２３２】
Ｐ基板制御信号ＢＥＲは、データ読出サイクル時に活性化されてＨレベルとなる。従って、データ読出時においては、選択列のメモリセルの基板バイアス電圧ＶＰＰは、低電源電圧ＶＤＤＬレベルとなる。データ書込時においては、Ｐ基板制御信号ＢＥＲは、Ｌレベルであり、応じて、ＡＮＤ回路ＡＣ２の出力信号は選択列および非選択列に対してＬレベルであり、基板バイアス電圧ＶＰＰは、電源電圧ＶＤＤレベルに維持される。
【０２３３】
図３４は、図３２に示す半導体記憶装置の動作を示すタイミング図である。以下、図３４を参照して、図３２に示す半導体記憶装置の動作について説明する。なお、以下の説明においてはデータアクセスサイクル時にメモリセルＭＣ００が選択される状態を考える。
【０２３４】
スタンバイ時においては、セルイネーブル信号ＣＥＣがＨレベルであり、また、ライトイネーブル信号ＷＥＣもＨレベルである。この状態においては、基板制御信号ＢＥＡおよびＢＥＲはともにＬレベルである。従って、基板制御回路ＰＮＢＣにおいて、ＮＡＮＤ回路ＮＣ２の出力信号がＨレベルであり、基板電圧伝達線１２０には、パストランジスタＮＴ３を介して接地電圧ＶＳＳ（０．０Ｖ）が伝達される。また、ＡＮＤ回路ＡＣ２の出力信号がＬレベルであり、基板電圧伝達線２０には、パストランジスタＰＴ４を介して電源電圧ＶＤＤ（１．０Ｖ）が供給される。
【０２３５】
メモリセルにおいてＭＯＳトランジスタのしきい値電圧の絶対値を大きい値に設定することにより、リーク電流を低減することができる。
【０２３６】
この場合、メモリセルにおいてＭＯＳトランジスタの電流駆動力が小さくなっても、ワード線は非選択状態であり、メモリセルのデータ保持特性については何ら影響は生じない。
【０２３７】
データ書込時および読出時において非選択列のメモリセルに対しては、図３３に示すＰＮ基板電位制御回路ＰＮＢＣにおいて、列選択信号ＣＤがＬレベルであり、ＮＡＮＤ回路ＮＣ２の出力信号はＨレベル、また、ＡＮＤ回路ＡＣ２の出力信号はＬレベルであり、待機時と同じ電圧レベルにバイアス電圧ＶＢＢおよびＶＰＰが維持される。非選択行のメモリセルにおいては、対応のワード線ＷＬが非選択状態であり、内部の記憶ノードＳＮａおよびＳＮｂが、ビット線と切り離されているため、データ保持に影響はなく、リーク電流も抑制することができる。
【０２３８】
選択行の非選択列のメモリセルＭＣ０１においては、記憶ノードＳＮａおよびＳＮｂが対応のビット線ＢＬ１およびＺＢＬに接続されるため、スタティックノイズマージンを考慮する必要がある。このメモリセルＭＣ０１に対しては、基板バイアス電圧ＶＢＢおよびＶＰＰは、待機時と同じである。スタティックノイズマージンは、メモリセルのトランジスタのしきい値電圧の絶対値が大きいほうが、大きくなり、安定にデータを保持することができる。従って、基板バイアス電圧ＶＢＢが接地電圧ＶＳＳ（０．０Ｖ）および基板バイアス電圧ＶＰＰが電源電圧ＶＤＤ（１．０Ｖ）の時に、ＮおよびＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値が十分に大きくなるように設定されていれば、この選択行の非選択列のメモリセルＭＣ０１のスタティックノイズマージンを十分に確保することができる。
【０２３９】
データ読出時においては、基板制御信号ＢＥＡおよびＢＥＲがともに活性化される。列選択信号ＣＤがＨレベルとなり、応じてＮＡＮＤ回路ＮＣ２の出力信号がＬレベルとなり、基板電圧伝達線１２０の基板バイアス電圧ＶＢＢが高接地電圧ＶＳＳＬとなり、選択列のメモリセルのＮチャネルＭＯＳトランジスタの基板バイアスが浅くされ、そのしきい値電圧が小さくなり、電流駆動力が大きくされる。一方、ＡＮＤ回路ＡＣ２の出力信号がＨレベルとなり、基板電圧伝達線２０の基板バイアス電圧ＶＰＰが、パストランジスタＰＴ３により、低電源電圧ＶＤＤＬとなる。応じて、メモリセルのＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値が小さくなり、その電流駆動力が大きくされる。ＰチャネルＭＯＳトランジスタＰＱａおよびＰＱｂのしきい値電圧の絶対値が小さくかつＮチャネルＭＯＳトランジスタＮＱａ−ＮＱｄのしきい値電圧が小さくなると、メモリセルのデータ保持特性が極端に劣化する。従って、選択列においては、ＰおよびＮチャネルＭＯＳトランジスタ両者の基板バイアスを浅くしてしきい値電圧の絶対値を小さくして、スタティックノイズマージンを確保する。これにより、選択メモリセルに対して安定にデータの読出を行うことができる。
【０２４０】
データ書込時においては、基板制御信号ＢＥＡを活性化し、Ｐ基板制御信号ＢＥＲを非活性状態に維持する。従って、ＰＮ基板制御回路ＰＮＢＣにおいて、ＡＮＤ回路ＡＣ２の出力信号がＬレベルに固定され、選択列および非選択列に対して、基板バイアス電圧ＶＰＰは待機時と同様の電源電圧ＶＤＤレベルに維持される。メモリセルのＰチャネルＭＯＳトランジスタの電流駆動力を小さくする。
【０２４１】
一方、基板制御信号ＢＥＡは活性化されるため、選択列に対しては、ＮＡＮＤ回路ＮＣ２の出力信号がＬレベルとなり、データ読出時と同様に、パストランジスタＮＴ４により、基板バイアス電圧ＶＢＢが選択列に対して高接地電圧ＶＳＳＨとなり、ＮチャネルＭＯＳトランジスタの基板バイアスが浅くなる。この時、ＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値が小さく、選択列のメモリセルのスタティックノイズマージンが低下し、選択メモリセルＭＣ００に対して高速でデータを書込むことができる。
【０２４２】
選択列の非選択行のメモリセルＭＣ１０においては、対応のワード線ＷＬ１が非選択状態であり、スタティックノイズマージンが低下しても、記憶ノードは対応のビット線から切り離されており、問題は生じず安定にデータを保持する。
【０２４３】
以上のように、待機時においてはメモリセルのＭＯＳトランジスタの基板バイアスを深くし、しきい値電圧の絶対値を大きくしてリーク電流を低減して消費電流を低減する。
【０２４４】
データ読出時およびデータ書込時においては、非選択列のメモリセルのトランジスタのしきい値電圧の絶対値が大きくされており、リーク電流を低減することができる。特に、選択行非選択列のメモリセルにおいては、ＭＯＳトランジスタの電流駆動力が小さくされており、対応のビット線の電位変化速度が遅くなり、ビット線の電位変化を小さくすることができ、結果的に動作時のビット線充放電に関連する消費電流を低減することができる。
【０２４５】
また、選択列においては、ＮチャネルＭＯＳトランジスタの電流駆動力が大きくされており、高速で記憶データに応じたビット線の放電および書込みデータに応じた記憶ノードの放電を行うことができ、高速のデータ読出およびデータ書込をともに実現することができる。
【０２４６】
図３５は、図３３に示す基板制御信号ＢＥＲおよびＢＥＡを発生する部分の構成を概略的に示す図である。この基板制御信号発生回路は、図３２に示す主制御回路８にも受けられる。図３５において、基板制御信号発生部は、クロック信号ＣＬＫとセルイネーブル信号とに従って基板制御信号ＢＥＡを発生するバイアス制御信号発生回路２５０と、この基板制御信号ＢＥＡとライトイネーブル信号ＷＥＣとを受けてＰ基板制御信号ＢＥＲを生成するＡＮＤ回路２５２を含む。
【０２４７】
バイアス制御信号発生回路２５０は、例えば、ワンショットのパルス発生回路で構成され、クロック信号ＣＬＫおよびセルイネーブル信号ＣＥＣ両者が立ち上がると所定のタイミングで所定の時間幅を有するパルス信号を生成する。
【０２４８】
データ読出時においてはライトイネーブル信号ＷＥＣは、Ｈレベルであり、この基板制御信号ＢＥＡに従ってＰ基板制御信号ＢＥＲが生成される。データ書込時においては、ライトイネーブル信号ＷＥＣはＬレベルであり、Ｐ基板制御信号ＢＥＲはＬレベルに維持される。
【０２４９】
以上のように、この発明の実施の形態１０に従えば、データ書込時に選択列のＮチャネルＭＯＳトランジスタの基板バイアスを浅くし、データ読出時においては、選択列のＰおよびＮチャネルＭＯＳトランジスタの基板バイアスを浅くしており、高速でデータの書込みおよびデータの読出を行うことができ、また、待機時の消費電流を低減することができる。
【０２５０】
［実施の形態１１］
図３６は、この発明の実施の形態１１に従うメモリセルのレイアウトを概略的に示す図である。図３６に示すメモリセルのレイアウトにおいては、ＭＯＳトランジスタを形成する領域がメモリセル列毎に分離されており、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタに対する基板バイアス電圧ＶＢＢおよびＶＰＰを、メモリセル列単位で変更することができる。
【０２５１】
図３６においては、ＰチャネルＭＯＳトランジスタを形成するＰＭＯＳ領域９１の両側に、ＮチャネルＭＯＳトランジスタを形成するＮＭＯＳ領域９０および９２が配設される。本実施の形態１１においては、ＳＯＩ（シリコン・オン・インシュレータ）構造が用いられるため、これらのＰＭＯＳ領域９１およびＮＭＯＳ領域９０および９２は、図示しない埋込絶縁膜上に形成される基板領域でそれぞれの領域が規定される。
【０２５２】
ＮＭＯＳ領域９０においては、隣接列のメモリセルを分離するために、素子分離領域９５が列方向に直線的に延在して配設される。ＮＭＯＳ領域９０とＰＭＯＳ領域９１の間には、これらを分離するために、素子分離領域９６が、列方向に延在して形成される。ＰＭＯＳ領域９１においては、活性領域５５および５２を分離するために、素子分離領域９７が形成される。ＰＭＯＳ領域９１およびＮＭＯＳ領域９２を分離するために、素子分離領域９８が列方向に延在して形成される。ＮＭＯＳ領域９２においては、隣接列のメモリセルを分離するために素子分離領域９９が、列方向に直線的に延在して配置される。これらの素子分離領域９５−９９は、それぞれ、トレンチ分離構造を有する。
【０２５３】
メモリセルのレイアウトは、先の実施の形態４の場合と同じであり、横型セル構造が用いられ、図９に示すメモリセルのレイアウトと同じレイアウトでメモリセルが配置される。したがって、図９および図３６において対応する部分には同一参照番号を付し、それらの詳細説明は省略する。
【０２５４】
図３７は、図３６に示す線Ｌ３７−Ｌ３７に沿った断面構造を概略的に示す図である。図３７において、シリコン（Ｓｉ）基板１００上に、埋込絶縁膜１０１が形成される。この埋込絶縁膜１０１上に、ＮＭＯＳ領域９０を構成するＰ基板１１０および１１１が形成される。Ｐ基板１１０および１１１は、素子分離領域９５により分離される。素子分離領域９５は、埋めこみ絶縁膜１０１上に形成される完全分離の埋め込みトレンチ領域９５ａと、その上部に形成されるシャロウトレンチ分離構造の部分トレンチ分離領域９５ｂとを含む。
【０２５５】
ＰＭＯＳ領域９１は、埋込絶縁膜１０１上に形成されるＮ基板１１２によりその領域が規定される。このＮ基板１１２表面に、素子分離領域９７が、ＰチャネルＭＯＳトランジスタを分離するために設けられる。この素子分離領域９７は、シャロウトレンチ分離膜で構成され、「部分トレンチ分離」構造を有する。
【０２５６】
ＰＭＯＳ領域９１とＮＭＯＳ領域９０の間に形成される素子分離領域９６は、埋め込みトレンチ分離領域９６ａと、その上部に形成される部分トレンチ分離領域９６ｂとを含む。この素子分離領域９６は、従って、埋込絶縁膜１０１まで到達し、「完全トレンチ分離」構造を実現する。これにより、Ｎ基板１１２とＰ基板１１１を完全に分離する。Ｎ基板１１２は、１列に整列して配置されるメモリセルのＰチャネルＭＯＳトランジスタに共通に設けられる。
【０２５７】
ＰＭＯＳ領域９１とＮＭＯＳ領域９２の間の素子分離領域９８も、完全トレンチ分離の埋め込みトレンチ領域９８ａと、その上部の部分トレンチ分離領域９８ｂとを含み、埋込絶縁膜１０１まで到達し、「完全トレンチ分離」構造を実現し、Ｎ基板１１２をＰ基板１１３から完全に分離する。
【０２５８】
ＮＭＯＳ領域９２においては、Ｐ基板１１３と素子分離領域９９により分離されるＰ基板１１４が配置される。素子分離領域９９は、完全トレンチ分離を実現するための埋め込みトレンチ分離領域９９ａと、その上部の部分トレンチ分離領域９９ｂとを含む。従って、素子分離領域９９は、埋込絶縁膜１０１まで到達し、Ｐ基板１１３および１１４を完全に分離する。
【０２５９】
この構成において、以下に説明するように、メモリセル列単位でＰおよびＮチャネルＭＯＳトランジスタの基板領域が分離されており、基板電圧の制御時には、実施の形態９および１０に示すように、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタ両者の基板電圧ＶＰＰおよびＶＢＢを列単位で制御することができる。
【０２６０】
Ｎ基板１１２およびＰ基板１１３上に、ゲート電極６１が配置され、メモリセルのインバータ構造を実現する。一方、Ｐ基板１１１および１１０上には、ゲート電極６２が形成され、隣接メモリセル間のアクセストランジスタのゲートを形成する。ＮチャネルＭＯＳトランジスタを形成するＰ基板１１０、１１１、１１３および１１４を完全トレンチ分離構造により、各列ごとに分離することにより、各列単位でメモリセルのＮチャネルＭＯＳトランジスタのしきい値電圧を、その基板電位を調整して、制御することができる。
【０２６１】
Ｎ基板１０１は、Ｐ基板により他のＰ基板から分離されるため、メモリセル列単位で基板バイアス電圧ＶＰＰを制御することができる。
【０２６２】
各基板領域への基板バイアス電圧ＶＰＰおよびＶＢＢの印加の構成としては、先の図１４および図２７に示す構成をＳＯＩ構造に適用する。
【０２６３】
以上のように、この発明の実施の形態１１に従えば、Ｎ基板１１２を、列方向に連続的に延在させ、１列のメモリセルに共通に設置することにより、列単位でメモリセルのＰチャネルＭＯＳトランジスタの基板電位ＶＰＰを調整することができる。また、列方向に延在するＰ基板は、素子分離領域により隣接列のＮチャネルＭＯＳトランジスタ形成用のＰ基板と完全トレンチ分離により分離され、列単位で、ＮチャネルＭＯＳトランジスタの基板電圧ＶＢＢを調整することができる。
【０２６４】
特に、ＳＯＩ構造を利用しているため、ＭＯＳトランジスタのボディ領域（バックゲート）が、基板１００と完全に分離されるため、基板領域の接合容量が大幅に低減され、基板領域の電位変化を高速で行なうことができる。また、ＳＯＩ構造の場合、配線およびトランジスタの寄生容量が小さく、低電源電圧下で高速動作を実現することができるため、電源電圧を低くすることができる。したがって、このＮ基板１１２の電圧を低くすることができ、消費電流を低減することができる。
【０２６５】
また、基板１００とＭＯＳトランジスタのバックゲート（ボディ領域）が分離されているため、基板ノイズの影響が、記憶ノードに伝搬されるのを防止でき、ソフトエラー耐性を改善することができる。
【０２６６】
【発明の効果】
以上のように、この発明に従えば、データ書込時、選択列のメモリセルのトランジスタの基板電位を、スタティック・ノイズ・マージンが低下するように変化させており、データ保持安定性を損なうことなく確実にデータを書込むことができる。これにより、メモリセル微細化時において、低電源電圧下においても安定にデータを保持しかつ書込／読出を行なうことができる。
【図面の簡単な説明】
【図１】この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２】図１に示すメモリセルの構成をより具体的に示す図である。
【図３】図１に示す基板電位設定回路内の基板制御回路の構成を示す図である。
【図４】図１に示す半導体記憶装置の動作を示すタイミング図である。
【図５】この発明の実施の形態２に従う基板制御回路の構成を示す図である。
【図６】この発明の実施の形態２に従う半導体記憶装置の動作を示すタイミング図である。
【図７】この発明の実施の形態３に従う基板制御回路の構成を示す図である。
【図８】図７に示す基板制御回路の動作を示す信号波形図である。
【図９】この発明の実施の形態４に従うメモリセルの平面レイアウトを概略的に示す図である。
【図１０】図９に示す線Ｌ１０−Ｌ１０に沿った断面構造を概略的に示す図である。
【図１１】図９に示すレイアウトの第１金属配線のレイアウトを概略的に示す図である。
【図１２】図９に示すメモリセルのレイアウトの第２金属配線のレイアウトを概略的に示す図である。
【図１３】図９に示すレイアウトの第３金属配線のレイアウトを概略的に示す図である。
【図１４】この発明の実施の形態４における基板制御回路の要部の断面構造を概略的に示す図である。
【図１５】基板制御回路の電圧印可部の配置の他の例を示す図である。
【図１６】この発明の実施の形態５に従う半導体記憶装置の構成を概略的に示す図である。
【図１７】図１６に示すメモリセルの構成を概略的に示す図である。
【図１８】図１６に示す基板制御回路の構成の一例を示す図である。
【図１９】図１８に示す基板制御回路の動作を示す信号波形図である。
【図２０】図１６に示す半導体記憶装置の動作を示すタイミング図である。
【図２１】この発明の実施の形態６に従う基板制御回路の構成を示す図である。
【図２２】この発明の実施の形態６に従う半導体記憶装置の動作を示すタイミング図である。
【図２３】この発明の実施の形態７に従うメモリセルの断面構造を概略的に示す図である。
【図２４】この発明の実施の形態８に従うメモリセルのレイアウトを概略的に示す図である。
【図２５】図２４に示すレイアウトの１ビットのメモリセルの部分のレイアウトを示す図である。
【図２６】図２５に示すレイアウトの電気的等価回路を示す図である。
【図２７】図２４に示すレイアウトに対する基板バイアス電圧を供給する部分の構成を概略的に示す図である。
【図２８】この発明の実施の形態９に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２９】図２８に示す半導体記憶装置のメモリセルの構成を概略的に示す図である。
【図３０】図２８に示す基板制御回路の構成を示す図である。
【図３１】図２８に示す半導体記憶装置の動作を示すタイミング図である。
【図３２】この発明の実施の形態１０に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図３３】図３２に示す基板制御回路の構成を示す図である。
【図３４】図３２に示す半導体記憶装置の動作を示すタイミング図である。
【図３５】図３２に示す基板制御信号を発生する部分の構成を概略的に示す図である。
【図３６】この発明の実施の形態１１に従うメモリセルアレイのレイアウトを概略的に示す図である。
【図３７】図３６に示す線Ｌ３７−Ｌ３７に沿った断面構造を概略的に示す図である。
【符号の説明】
１  メモリセルアレイ、１０  基板電位設定回路、ＭＣ，ＭＣ００−ＭＣ１１メモリセル、２０，１２０  基板電圧伝達線、ＰＢＣ，ＮＢＣ，ＰＮＢＣ  基板制御回路、４０，４２  ＮＭＯＳ領域、４１  ＰＭＯＳ領域、７０  Ｐ基板、９０，９２  ＮＭＯＳ領域、９１  ＰＭＯＳ領域、１０１  埋込絶縁膜、１００シリコン基板、Ｐ１−Ｐ３，Ｎ１，Ｎ２，ＮＴ３，ＮＴ４，ＰＴ４，ＰＴ３  ＭＯＳトランジスタ、７０−７３，８５ａ−８５ｄ，９５−９９，１３５ａ−１３５ｄ，１４３ａ−１４３ｄ  素子分離領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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