(57)【要約】【課題】昇圧効率の高い昇圧回路を提供する。【解決手段】４段直列接続された昇圧回路単位１０〜４０に、ＯＳＣ２１からクロック信号ＣＬＫを供給することによって、昇圧回路単位１０〜４０を活性化する。クロック信号ＣＬＫのラインには遅延素子３１〜３３が挿入され、一度のクロック信号ＣＬＫによって全ての昇圧回路単位が同時に活性化しないようになっている。この遅延素子３１〜３３の挿入によって昇圧回路単位が一つずつ活性化されるので、昇圧回路単位１０の入力端子の最も近くに接続された回路素子に電源電圧Ｖｃｃからの電流が集中するのを防ぐことができ、昇圧効率の高い昇圧回路が得られる。【選択図】　　　　図７
2004064963.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された複数の昇圧回路単位と、
前記複数の昇圧回路単位のセットアップ状態とポンプアップ状態とを切替えるためのクロック信号を供給するクロック信号供給回路とを備え、
前記クロック信号供給回路は、
前記クロック信号が前記複数の昇圧回路単位のそれぞれに到達する時間に時間差を設ける遅延回路を含む、昇圧回路。
【請求項２】
前記クロック信号供給回路は、
所定の周波数で発振して前記クロック信号を発生する発振回路をさらに含み、
前記遅延回路は、
直列に接続された複数の遅延回路単位を有し、
前記複数の遅延回路単位は、前記発振回路から前記複数の昇圧回路単位へ前記クロック信号が供給されるライン上において、前記複数の昇圧回路単位の間にそれぞれ対応して配置される、請求項１に記載の昇圧回路。
【請求項３】
前記遅延回路は、ループ発振回路を構成するように接続された奇数段のインバータ回路を有し、
前記クロック信号供給回路は、前記ループ発振回路の発振出力を前記クロック信号として供給する、請求項１に記載の昇圧回路。
【請求項４】
前記クロック信号供給回路によって供給される前記クロック信号の周期は、前記遅延回路の遅延値によって規定される、請求項３に記載の昇圧回路。
【請求項５】
前記昇圧回路単位は、
昇圧動作に用いられる容量素子を含み、
前記容量素子の容量値は前記昇圧回路の出力から遠ざかるほど大きい、請求項１に記載の昇圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、昇圧回路に関し、より特定的には、複数の昇圧回路単位からなる昇圧回路に関する。
【０００２】
【従来の技術】
従来の昇圧回路の多くは、複数の昇圧回路単位の各々に含まれる容量素子が並列接続となるように構成されている。しかし、このような構成の昇圧回路の場合、昇圧回路単位の回路素子として一般に含まれるトランジスタの製造条件，バックゲート効果等の影響により、昇圧効率が低下する。
【０００３】
このような昇圧効率の低下を抑える昇圧回路としては、たとえば特開昭６３−３１６５１０号公報に開示された昇圧回路がある。特開昭６３−３１６５１０号公報に開示された昇圧回路は、複数の昇圧回路単位（昇圧回路ブロック）を直列接続することにより構成されている。
【０００４】
各昇圧回路ブロックは、クロック入力によって動作する。クロック入力は、各昇圧回路ブロックに含まれる複数のトランジスタをオンオフすることによって、複数の昇圧回路ブロックの各々に含まれる容量素子（昇圧用コンデンサ）の充電状態と直列接続状態とを切り替える。なお、クロック入力によって各昇圧回路ブロックに含まれる複数のトランジスタをオンオフすることを、以下「昇圧回路ブロックを活性化する」と呼ぶ。
【０００５】
このように、特開昭６３−３１６５１０号公報に開示された昇圧回路は、複数の昇圧回路ブロックの各々に含まれる昇圧用コンデンサが直列接続となるため、トランジスタの製造条件，バックゲート効果等の影響が除去され、昇圧効率の低下を抑えることができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、特開昭６３−３１６５１０号公報に開示された昇圧回路は、同公報の第１図に示されるように、クロック入力が全昇圧回路ブロックに共通に入力される。このため、全昇圧回路ブロックが同時に活性化される。
【０００７】
したがって、複数の昇圧回路ブロックの各々に含まれる昇圧用コンデンサが直列接続状態となったとき、１段目の昇圧回路ブロック入力から全ての昇圧用コンデンサに対して電荷供給が行なわれる。そのため、１段目の昇圧回路ブロック入力の最も近くに接続された回路素子に、入力電源からの電流が集中することになる。この入力電源から特定回路素子への電流集中によって電源ノイズが発生し、その結果、昇圧回路の昇圧効率が低下するという問題があった。
【０００８】
さらに、この入力電源から特定回路素子への電流集中が過度になるとエレクトロマイグレーションが発生し、その結果、昇圧回路の昇圧効率がさらに低下するという問題があった。
【０００９】
それゆえに、この発明の目的は、入力電源から特定回路素子への電流集中が発生せず、昇圧効率の高い昇圧回路を提供することである。
【００１０】
【課題を解決するための手段】
この発明による昇圧回路は、直列に接続された複数の昇圧回路単位と、複数の昇圧回路単位のセットアップ状態とポンプアップ状態とを切替えるためのクロック信号を供給するクロック信号供給回路とを備え、クロック信号供給回路は、クロック信号が複数の昇圧回路単位のそれぞれに到達する時間に時間差を設ける遅延回路を含む。
【００１１】
好ましくは、クロック信号供給回路は、所定の周波数で発振してクロック信号を発生する発振回路をさらに含み、遅延回路は、直列に接続された複数の遅延回路単位を有し、複数の遅延回路単位は、発振回路から複数の昇圧回路単位へクロック信号が供給されるライン上において、複数の昇圧回路単位の間にそれぞれ対応して配置される。
【００１２】
より好ましくは、遅延回路は、ループ発振回路を構成するように接続された奇数段のインバータ回路を有し、クロック信号供給回路は、ループ発振回路の発振出力をクロック信号として供給する。
【００１３】
より好ましくは、クロック信号供給回路によって供給されるクロック信号の周期は、遅延回路の遅延値によって規定される。
【００１４】
より好ましくは、昇圧回路単位は、昇圧動作に用いられる容量素子を含み、容量素子の容量値は昇圧回路の出力から遠ざかるほど大きい。
【００１５】
したがって、この発明によれば、複数の昇圧回路単位のそれぞれに到達する時間に時間差を設けることによって、入力電源から特定回路素子への電流集中を防ぐことができると同時に、複数の昇圧回路単位が順次活性化されるので、昇圧回路単位ごとの昇圧動作が確実に行なわれ、その結果、昇圧効率の高い昇圧回路が得られる。
【００１６】
また、ループ発振回路を構成してクロック信号供給回路によって供給されるクロック信号の周期を遅延回路の遅延値によって規定することにより、各昇圧回路単位の活性化のスピードと発振の周期との間に整合性がとれ、より昇圧効率の高い昇圧回路が得られる。
【００１７】
また、複数の昇圧回路単位の各々に含まれる容量素子の容量値を昇圧回路の出力から遠ざかるほど大きくすることによって、寄生容量による昇圧効率の低下を防ぐことができ、さらに昇圧効率の高い昇圧回路が得られる。
【００１８】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１９】
図１は、この発明を説明する背景としての従来の昇圧回路の概略ブロック図である。
【００２０】
図１に示す昇圧回路は、１段目の昇圧回路単位１０と、２段目の昇圧回路単位２０と、３段目の昇圧回路単位３０と、４段目の昇圧回路単位４０と、電荷を一方向にのみ移動させるダイオード１１と、ダイオード１１を通って昇圧回路単位１０〜４０から移動してきた電荷を蓄える容量素子１２と、クロック信号ＣＬＫを昇圧回路単位１０〜４０に供給するクロック信号発生回路（以下、ＯＳＣ）２１とを備える。昇圧回路単位１０〜４０は直列に接続されている。なお、ＯＳＣ２１から供給されるクロック信号ＣＬＫは、後述する図４のクロック信号Ｓ１〜Ｓ３を共通化したものである。
【００２１】
図２は、図１の昇圧回路のセットアップ状態を表わした模式図である。ここでの「セットアップ状態」とは、クロック信号ＣＬＫを一方のレベルにすることで、各昇圧回路単位に含まれる容量素子４１〜４４に各段の電源電位Ｖｃｃを通じて電荷が充電される状態のことをいう。
【００２２】
クロック信号ＣＬＫを一方のレベルにすることで、図２に示すように、各昇圧回路単位中のスイッチ１ｓｗおよび２ｓｗが電気的に接続し、スイッチ３ｓｗが電気的に遮断する。これにより昇圧回路単位間の入力と出力とが電気的に遮断するとともに各容量素子が電源電位Ｖｃｃと接地電位ＧＮＤとの間に接続され、各段の電源電位Ｖｃｃを通じて各昇圧回路単位の容量素子４１〜４４に電荷が充電される。
【００２３】
図３は、図１の昇圧回路のポンプアップ状態を表わした模式図である。ここでの「ポンプアップ状態」とは、クロック信号ＣＬＫを他方のレベルにすることで、各昇圧回路単位の容量素子４１〜４４を直列接続して昇圧動作が行なわれる状態のことをいう。
【００２４】
クロック信号ＣＬＫを他方のレベルにすることで、図３に示すように、各昇圧回路単位中のスイッチ１ｓｗおよび２ｓｗが電気的に遮断し、スイッチ３ｓｗが電気的に接続する。これにより昇圧回路単位間の入力と出力とが電気的に接続するとともに各容量素子が電源電位Ｖｃｃおよび接地電位ＧＮＤと遮断され、各昇圧回路単位の容量素子４１〜４４を直列接続となり昇圧動作が行なわれる。なお、容量素子４１〜４４の寄生容量５１〜５４については後述する。
【００２５】
図４は、昇圧回路単位の構成の一例を示した回路図である。
図４に示す昇圧回路単位９は、ＰチャネルＭＯＳトランジスタ１，２、およびＮチャネルＭＯＳトランジスタ３からなるスイッチ１ｓｗと、ＮチャネルＭＯＳトランジスタ４からなるスイッチ２ｓｗと、ＰチャネルＭＯＳトランジスタ５からなるスイッチ３ｓｗと、容量素子６とを備える。なお、図４の昇圧回路単位において、入力端子７の最も近くに接続される回路素子はＰチャネルＭＯＳトランジスタ５であり、入力端子７からの電流が最も集中する可能性があるのは、ＰチャネルＭＯＳトランジスタ５のソースである。
【００２６】
ＰチャネルＭＯＳトランジスタ１は、電源電位Ｖｃｃのラインと出力端子８のラインとの間に接続される。ＰチャネルＭＯＳトランジスタ２とＮチャネルＭＯＳトランジスタ３とは、出力端子８のラインと接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ１のゲートは、ノードＮ１ａに接続される。ＰチャネルＭＯＳトランジスタ２のゲートとＮチャネルＭＯＳトランジスタ３のゲートとは、ともにクロック信号Ｓ１のラインに接続される。また、ＰチャネルＭＯＳトランジスタ１，２のバックゲートは出力端子８のラインに、ＮチャネルＭＯＳトランジスタ３のバックゲートは接地電位ＧＮＤのラインに、それぞれ接続される。
【００２７】
ＰチャネルＭＯＳトランジスタ５とＮチャネルＭＯＳトランジスタ４とは、入力端子７のラインと接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ４のゲートはクロック信号Ｓ２のラインに、ＰチャネルＭＯＳトランジスタ５のゲートはクロック信号Ｓ３のラインに、それぞれ接続される。ＮチャネルＭＯＳトランジスタ４のバックゲートは接地電位ＧＮＤのラインに、ＰチャネルＭＯＳトランジスタ５のバックゲートは入力端子７のラインに、それぞれ接続される。また、容量素子６はスイッチ１ｓｗを介した出力端子８とノードＮ１ｂとの間に接続される。
【００２８】
次に、この昇圧回路単位９の動作について述べる。
まず、スイッチ１ｓｗの動作について説明する。クロック信号Ｓ１が「Ｈ」レベルのとき、ＮチャネルＭＯＳトランジスタ３が導通し、ノードＮ１ａは接地電位ＧＮＤとなる。これによりＰチャネルＭＯＳトランジスタ１のゲートが「Ｌ」レベルとなるので、ＰチャネルＭＯＳトランジスタ１が導通し、出力端子８は電源電位Ｖｃｃと電気的に接続する。一方、クロック信号Ｓ１が「Ｌ」レベルのとき、ＰチャネルＭＯＳトランジスタ２が導通し、ノードＮ１ａは出力端子８と同電位となる。これによりＰチャネルＭＯＳトランジスタ１のゲートが「Ｈ」レベルとなるので、ＰチャネルＭＯＳトランジスタ１が非導通となり、出力端子８は電源電位Ｖｃｃと電気的に遮断する。
【００２９】
すなわち、スイッチ１ｓｗは、クロック信号Ｓ１が「Ｈ」レベルのとき出力端子８と電源電位Ｖｃｃとを電気的に接続し、クロック信号Ｓ１が「Ｌ」レベルのとき出力端子８と電源電位Ｖｃｃとを電気的に遮断する。
【００３０】
次に、スイッチ２ｓｗの動作について説明する。クロック信号Ｓ２が「Ｈ」レベルのとき、ＮチャネルＭＯＳトランジスタ４が導通し、ノードＮ１ｂは接地電位ＧＮＤと電気的に接続する。一方、クロック信号Ｓ２が「Ｌ」レベルのとき、ＮチャネルＭＯＳトランジスタ４が非導通となり、ノードＮ１ｂは接地電位ＧＮＤと電気的に遮断する。
【００３１】
次に、スイッチ３ｓｗの動作について説明する。クロック信号Ｓ３が「Ｈ」レベルのとき、ＰチャネルＭＯＳトランジスタ５が非導通となり、入力端子７はノードＮ１ｂと電気的に遮断する。一方、クロック信号Ｓ３が「Ｌ」レベルのとき、ＰチャネルＭＯＳトランジスタ５が導通し、入力端子７はノードＮ１ｂと電気的に接続する。
【００３２】
容量素子６は、クロック信号Ｓ１〜Ｓ３によるスイッチ１ｓｗ〜スイッチ３ｓｗのオンオフに従って電荷を充放電する。昇圧回路単位９を直列接続することによって容量素子６がどのように昇圧動作に関わるのかは、図２および図３において説明した通りである。
【００３３】
図５は、図４の昇圧回路単位を図１のように４段直列接続した場合、２段目の昇圧回路単位２０の各ノードにおける電圧波形をシミュレーションによって計算した図である。先述したように、ＯＳＣ２１から供給されるクロック信号ＣＬＫは、図４のクロック信号Ｓ１〜Ｓ３を共通化したものである。
【００３４】
図５に示すように、（ｃ）のクロック信号ＣＬＫが「Ｌ」レベルのとき、（ａ）のノードＮ１（入力端子７）の電圧波形は（ｂ）のノードＮ１ｂの電圧波形と等しくなり、（ｅ）のノードＮ２（出力端子８）の電圧波形は（ｄ）のノードＮ１ａの電圧波形と等しくなる。一方、（ｃ）のクロック信号ＣＬＫが「Ｈ」レベルのとき、（ａ）のノードＮ１と（ｅ）のノードＮ２の電圧波形はともに電源電位Ｖｃｃとなり、（ｂ）のノードＮ１ｂと（ｄ）のノードＮ１ａはともに接地電位ＧＮＤとなる。このように、図５に示した各ノードにおける電圧波形のシミュレーション結果は、図４における動作説明と一致している。
【００３５】
図６は、図４の昇圧回路単位を図１のように４段直列接続した場合、Ｎ１〜Ｎ４の各ノードおよびクロック信号ＣＬＫの電圧波形をシミュレーションによって計算した図である。なお、図６におけるクロック信号ＣＬＫの電圧波形は、図１のＯＳＣ２１の出力を反転させるインバータがあると仮定して計算された波形なので、図４において説明した動作とは「Ｈ」と「Ｌ」とが逆になっている。
【００３６】
図６に示すように、ノードＮ１〜Ｎ４の電圧値は、クロック信号ＣＬＫが「Ｌ」レベルのときには電源電位Ｖｃｃの３Ｖとなり（セットアップ状態）、クロック信号ＣＬＫが「Ｈ」レベルのときには時間の経過にともなって増大する（ポンプアップ状態）。また、ノードＮ１〜Ｎ４の電圧値の大小はＮ１＜Ｎ２＜Ｎ３＜Ｎ４で、後段へいくほど高くなっている。出力電圧Ｖｏｕｔは、クロック信号ＣＬＫが「Ｈ」レベルのとき、各段の容量素子４１〜４４から順次送られてくる電荷を受けて電位が上昇し、クロック信号ＣＬＫが「Ｌ」レベルのときにも、ダイオード１１の働きによりその電位を維持する。このように、図６に示したシミュレーション結果は、「Ｈ」と「Ｌ」の反転を除いて図４における動作説明と一致している。
【００３７】
しかしながら、図１に示した従来の昇圧回路は、クロック信号ＣＬＫが全昇圧回路単位１０〜４０に共通に入力される。このため、昇圧回路単位１０〜４０がすべて同時に活性化される。
【００３８】
したがって、昇圧回路単位１０〜４０の各々に含まれる容量素子４１〜４４が直列接続状態となったとき、１段目の昇圧回路単位の入力端子から容量素子４１〜４４のすべてに対して電荷供給が行なわれる。そのため、１段目の昇圧回路単位の入力端子の最も近くに接続された回路素子であるＰチャネルＭＯＳトランジスタ５のソースに、入力電源Ｖｃｃからの電流が集中することになる。この入力電源から特定回路素子への電流集中によって電源ノイズが発生し、その結果、昇圧回路の昇圧効率が低下するという問題があった。
【００３９】
さらに、この入力電源から特定回路素子への電流集中が過度になるとエレクトロマイグレーションが発生し、その結果、昇圧回路の昇圧効率がさらに低下するという問題があった。
【００４０】
それゆえに、この発明の目的は、入力電源から特定回路素子への電流集中が発生せず、昇圧効率の高い昇圧回路を提供することである。以下、この発明の特徴を具備した昇圧回路について詳細に説明する。
【００４１】
［実施の形態１］
図７は、この発明の実施の形態１による昇圧回路の概略ブロック図である。
【００４２】
図７に示す実施の形態１の昇圧回路は、図４の昇圧回路単位を図１のように４段直列接続した昇圧回路に、直列接続した遅延素子３１〜３３を付加した構成となっている。遅延素子は、クロック信号ＣＬＫのラインに挿入され、一度のクロック信号ＣＬＫによって全ての昇圧回路単位が同時に活性化しないようになっている。
【００４３】
図８は、図７の昇圧回路におけるＮ１〜Ｎ４，Ｄ１〜Ｄ３の各ノードおよびクロック信号ＣＬＫの電圧波形をシミュレーションによって計算した図である。なお、図８におけるクロック信号ＣＬＫの電圧波形は、図７のＯＳＣ２１の出力を反転させるインバータがあると仮定して計算された波形なので、図４において説明した動作とは「Ｈ」と「Ｌ」とが逆になっている。
【００４４】
図８に示すように、クロック信号ＣＬＫが「Ｈ」レベルになると、まず４段目の昇圧回路単位４０が活性化され、昇圧回路単位４０の出力端子であるノードＮ４の電圧値は増大する。このとき、ノードＤ１の電圧値は遅延素子３１の遅延効果により「Ｌ」レベルのままなので、昇圧回路単位３０の出力端子であるノードＮ３の電圧値は電源電位Ｖｃｃのままである。したがって、図２，３からもわかるように、４段目の昇圧回路単位４０に流れる電流は、１段目の電源電位Ｖｃｃからではなく、３段目の電源電位Ｖｃｃから供給されることになる。
【００４５】
クロック信号ＣＬＫが「Ｈ」レベルになってから一定時間後に、ノードＤ１の電圧値が「Ｈ」レベルとなる。それによって３段目の昇圧回路単位３０が活性化され、昇圧回路単位３０の出力端子であるノードＮ３の電圧値が増大する。
【００４６】
このように、遅延素子をクロック信号ＣＬＫのラインに挿入することによって、クロック信号ＣＬＫが昇圧回路単位１０〜４０に到達するのに時間差が生じ、その結果、各昇圧回路単位の活性化に時間差が生じる。そのため、各段の昇圧回路単位に流れる電流は、その前段の昇圧回路単位における電源電位Ｖｃｃから供給される。したがって、昇圧回路単位１０におけるＰチャネルＭＯＳトランジスタ５のソースに、１段目の電源電圧Ｖｃｃからの電流が集中するのを防ぐことができる。
【００４７】
図９は、図７の昇圧回路におけるＮ１〜Ｎ４の各ノードおよび出力電圧Ｖｏｕｔの電圧波形をシミュレーションによって計算した図である。
【００４８】
図９の電圧波形に関する説明は、クロック信号ＣＬＫの電圧波形の有無を除いて先の図６における説明と同様なので、ここでは繰り返さない。図９と図６とを比較すると、実施の形態１の昇圧回路は昇圧回路単位が一つずつ活性化され電荷の充放電が確実に行なわれるので、図９の出力電圧Ｖｏｕｔの電圧値はその分だけ高くなっている。
【００４９】
以上のように、実施の形態１によれば、遅延素子をクロック信号ＣＬＫのラインに挿入することによって、昇圧回路単位１０の入力端子の最も近くに接続された回路素子に電源電圧Ｖｃｃからの電流が集中するのを防ぐことができる。また、遅延素子３１〜３３を直列接続することにより、昇圧回路単位１０〜４０が順次活性化され、昇圧回路単位ごとの昇圧動作が確実に行なわれるので、昇圧効率の高い昇圧回路が得られる。
【００５０】
なお、遅延素子３１〜３３は、直列接続して昇圧回路単位１０〜４０の間にそれぞれ対応して配置されるのではなく、各昇圧回路単位と直接接続することによって昇圧回路単位ごとに独立して遅延を与える構成にしてもよい。そのような構成とすることによって、各昇圧回路単位に与えられる遅延値が他の昇圧回路単位の遅延値に依存せず、昇圧回路単位ごとに独立して遅延値を設定することが可能となる。
【００５１】
［実施の形態２］
実施の形態１に示した昇圧回路は、遅延素子３１〜３３をクロック信号ＣＬＫのラインに挿入することによって昇圧回路単位１０〜４０を一つずつ活性化する。しかしながら、作製プロセスのばらつき等により、クロック信号ＣＬＫの周期が設計と異なる場合がある。
【００５２】
クロック信号ＣＬＫの周期が設計より短くなった場合、クロック信号ＣＬＫが遅延素子３１〜３３を通って１段目の昇圧回路単位１０を活性化するまでに、昇圧回路単位１０はＯＳＣ２１から次のパルスを受ける。逆に、クロック信号ＣＬＫの周期が設計より長くなった場合、クロック信号ＣＬＫが遅延素子３１〜３３を通って１段目の昇圧回路単位１０を活性化した後も、昇圧回路単位１０はＯＳＣ２１から次のパルスを受けることができない。
【００５３】
このように、実施の形態１の昇圧回路は、作製プロセスのばらつき等によりクロック信号ＣＬＫの周期が設計と異なる場合、遅延素子３１〜３３の遅延周期とＯＳＣ２１のクロック周期とが整合せず、昇圧効率が低下する。
【００５４】
それゆえに、実施の形態２の昇圧回路は、クロック信号ＣＬＫの周期が設計と異なる場合にも、遅延素子３１〜３３の遅延周期とＯＳＣ２１のクロック周期とを整合させることにより、昇圧効率の低下を防いでいる。
【００５５】
図１０は、この発明の実施の形態２による昇圧回路の概略ブロック図である。図１０に示す実施の形態２の昇圧回路は、図７に示した実施の形態１の昇圧回路において、ＯＳＣ２１の代わりに、インバータ２２，ＡＮＤゲート２３，および遅延素子３４を付加した構成となっている。
【００５６】
ＯＳＣ２１の代わりにインバータ２２，ＡＮＤゲート２３，および遅延素子３４を付加することによって、実施の形態２の昇圧回路は奇数段のインバータ等から構成されるループ発振回路を実現する。このループ発振では、遅延素子３４から出力された信号がインバータ２２およびＡＮＤゲート２３を通って遅延素子３１に戻される。したがって、実施の形態２の昇圧回路は、各昇圧回路単位の活性化のスピードと発振の周期との間に整合性がとれる。なお、ＡＮＤゲート２３の一方の入力端子におけるＥｎａｂｌｅは、このループ発振回路が発振可能状態にあることを示す。
【００５７】
図１１は、図１０の昇圧回路におけるＤ０〜Ｄ３の各ノードの電圧波形をシミュレーションによって計算した図である。
【００５８】
図１１に示すように、ノードＤ０の電圧は、遅延素子３１によってノードＤ１のように遅延を受ける。同様に、ノードＤ１，Ｄ２の電圧は、遅延素子３２，３３によってノードＤ２，Ｄ３のように遅延を受ける。ノードＤ３の電圧が遅延素子３４によって上記と同等の遅延を受けると、ノードＤ３の電圧波形はノードＤ０の電圧波形と重なることが推定される。このことは、遅延素子３４から出力された信号がインバータ２２およびＡＮＤゲート２３を通って遅延素子３１に戻されていることを示している。
【００５９】
すなわち、図１１の各ノードの電圧波形のシミュレーション結果は、実施の形態２の昇圧回路が奇数段のインバータ等から構成されるループ発振回路を実現していることを示している。
【００６０】
図１２は、図１０の昇圧回路におけるＮ１〜Ｎ４の各ノードおよび出力電圧Ｖｏｕｔの電圧波形をシミュレーションによって計算した図である。
【００６１】
図１２の電圧波形に関する説明は、クロック信号ＣＬＫの電圧波形の有無を除いて先の図６における説明と同様なので、ここでは繰り返さない。図１２と図９および図６とを比較すると、実施の形態２の昇圧回路は各昇圧回路単位の活性化のスピードと発振の周期との間に整合性がとれているので、図１２の出力電圧Ｖｏｕｔの電圧値はその分だけ高くなっている。
【００６２】
以上のように、実施の形態２によれば、ＯＳＣ２１の代わりにインバータ２２、ＡＮＤゲート２３、および遅延素子３４を付加してループ発振回路を構成することによって、昇圧回路単位１０〜４０がループ状に順次活性化され、昇圧効率の高い昇圧回路が得られる。また、クロック信号供給回路によって供給されるクロック信号の周期を遅延回路の遅延値によって規定することにより、各昇圧回路単位の活性化のスピードと発振の周期との間に整合性がとれ、より昇圧効率の高い昇圧回路が得られる。
【００６３】
［実施の形態３］
図２および図３において説明したように、昇圧回路単位を直列に接続した昇圧回路は、セットアップ状態において各段の電源電位Ｖｃｃから各段の容量素子４１〜４４に電荷を充電し、ポンプアップ状態において各段の容量素子４１〜４４を直列接続することにより昇圧動作を行なう。
【００６４】
ところが、実際の各段の容量素子４１〜４４には、図３にも示すように寄生容量５１〜５４が存在する。このため、図３のように容量素子４１〜４４がポンプアップ状態で直列接続されたとき、容量素子４１は容量素子１２へ電荷を送るとともに、寄生容量５１へも電荷を送らなければならない。次に、容量素子４２は、容量素子４１を通じて容量素子１２と寄生容量５１へ電荷を送るとともに、寄生容量５２へも電荷を送らなければならない。
【００６５】
このように、容量素子４１〜４４は、昇圧回路の出力から遠ざかるにつれて、より多くの電荷を次段の容量素子に供給しなければならない。そのため、容量素子が昇圧回路の出力から遠い場合、容量素子の容量値がすべて均一だと、容量素子の電荷が昇圧回路の出力に届くまでに寄生容量によって多くの電荷が消費されてしまい、場合によってはすべての電荷が寄生容量に消費されてしまう。この寄生容量５１〜５４による昇圧効率の低下のために、実施の形態１，２の昇圧回路は正常に昇圧動作が行なえない可能性がある。
【００６６】
それゆえに、実施の形態３の昇圧回路は、昇圧回路の出力から遠ざかるにつれて容量素子４１〜４４の容量値を徐々に大きくすることにより、昇圧効率の低下を防いでいる。すなわち、この発明の実施の形態３は、図７の実施の形態１または図１０の実施の形態２の構成において、昇圧回路単位のそれぞれに含まれる容量素子４１〜４４の容量値を昇圧回路単位１０から４０に向かう順により小さい値からより大きい値に設定したものであり、実施の形態３の昇圧回路の構成および動作は実施の形態１および２と同等なので、ここでは図示および説明を省略する。
【００６７】
図３で４段目の昇圧回路単位４０（寄生容量５４を含む）がない３段直列接続の場合における実施の形態３の具体例な数値例を以下に提示する。本発明の昇圧回路は昇圧回路単位が複数段直列接続されていればよいので、実施の形態３の具体的な数値例を提示するのに、ここでは昇圧回路単位を３段直列接続した昇圧回路を用いる。
【００６８】
３段目の昇圧回路単位３０に含まれる容量素子４３の容量値Ｃｃとその寄生容量５３の容量値Ｃｃｐとの関係はＣｃｐ＝αＣｃ、２段目の昇圧回路単位２０に含まれる容量素子４２の容量値Ｃｂとその寄生容量５２の容量値Ｃｂｐとの関係はＣｂｐ＝βＣｂとそれぞれ表わせる。α＝５．２４［％］，β＝６．４７［％］，および出力の負荷容量である容量素子１２の容量値ＣＬ＝２７１．５５［ｐＦ］であるとすると、容量素子４１〜４３の容量値の傾斜をＣａ＝３６２［ｐＦ］，Ｃｂ＝３５５［ｐＦ］，Ｃｃ＝３２８［ｐＦ］のように与えたとき、昇圧効率が最も高くなる。
【００６９】
以上のように、実施の形態３によれば、出力から遠ざかるにつれて容量素子４１〜４４の容量値を徐々に大きくすることによって寄生容量５１〜５４による昇圧効率の低下を防ぐことができ、より昇圧効率の高い昇圧回路が得られる。
【００７０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７１】
【発明の効果】
以上のように、この発明によれば、複数の昇圧回路単位のそれぞれに到達する時間に時間差を設けることによって、入力電源から特定回路素子への電流集中を防ぐことができると同時に、複数の昇圧回路単位が順次活性化されるので、昇圧回路単位ごとの昇圧動作が確実に行なわれ、その結果、昇圧効率の高い昇圧回路が得られる。
【００７２】
また、ループ発振回路を構成してクロック信号供給回路によって供給されるクロック信号の周期を遅延回路の遅延値によって規定することにより、各昇圧回路単位の活性化のスピードと発振の周期との間に整合性がとれ、より昇圧効率の高い昇圧回路が得られる。
【００７３】
また、複数の昇圧回路単位の各々に含まれる容量素子の容量値を昇圧回路の出力から遠ざかるほど大きくすることによって、寄生容量による昇圧効率の低下を防ぐことができ、さらに昇圧効率の高い昇圧回路が得られる。
【図面の簡単な説明】
【図１】この発明を説明する背景としての従来の昇圧回路の概略ブロック図である。
【図２】図１の昇圧回路のセットアップ状態を表わした模式図である。
【図３】図１の昇圧回路のポンプアップ状態を表わした模式図である。
【図４】昇圧回路単位の構成の一例を示した回路図である。
【図５】図４の昇圧回路単位を図１のように４段直列接続した場合、２段目の昇圧回路単位２０の各ノードにおける電圧波形をシミュレーションによって計算した図である。
【図６】図４の昇圧回路単位を図１のように４段直列接続した場合、Ｎ１〜Ｎ４の各ノードおよびクロック信号ＣＬＫの電圧波形をシミュレーションによって計算した図である。
【図７】この発明の実施の形態１による昇圧回路の概略ブロック図である。
【図８】図７の昇圧回路におけるＮ１〜Ｎ４，Ｄ１〜Ｄ３の各ノードおよびクロック信号ＣＬＫの電圧波形をシミュレーションによって計算した図である。
【図９】図７の昇圧回路におけるＮ１〜Ｎ４の各ノードおよび出力電圧Ｖｏｕｔの電圧波形をシミュレーションによって計算した図である。
【図１０】この発明の実施の形態２による昇圧回路の概略ブロック図である。
【図１１】図１０の昇圧回路におけるＤ０〜Ｄ３の各ノードの電圧波形をシミュレーションによって計算した図である。
【図１２】図１０の昇圧回路におけるＮ１〜Ｎ４の各ノードおよび出力電圧Ｖｏｕｔの電圧波形をシミュレーションによって計算した図である。
【符号の説明】
１，２，５　ＰチャネルＭＯＳトランジスタ、３，４　ＮチャネルＭＯＳトランジスタ、１ｓｗ，２ｓｗ，３ｓｗ　スイッチ、６，４１，４２，４３，４４　容量素子、１０，２０，３０，４０　昇圧回路単位、２１　ＯＳＣ、２２　インバータ、２３　ＡＮＤゲート、３１，３２，３３，３４　遅延素子、５１，５２，５３，５４　寄生容量。
【図１】
2004064963.tif 000003
【図２】
2004064963.tif 000004
【図３】
2004064963.tif 000005
【図４】
2004064963.tif 000006
【図５】
2004064963.tif 000007
【図６】
2004064963.tif 000008
【図７】
2004064963.tif 000009
【図８】
2004064963.tif 000010
【図９】
2004064963.tif 000011
【図１０】
2004064963.tif 000012
【図１１】
2004064963.tif 000013
【図１２】
2004064963.tif 000014