(57)【要約】【課題】アセンブリや電気的評価後にピン層のスピンのばらつきを修正できる磁気ランダムアクセスメモリシステムを提供することを目的とする。【解決手段】磁気ランダムアクセスメモリシステムは、トンネル磁気抵抗素子１０、ワード線ＷＬ１〜ＷＬｎ、ビット線ＢＬ１〜ＢＬｍ、書き込みドライバ、及び全ての書き込みドライバを同時に選択状態にできる書き込み回路５２を備えている。上記トンネル磁気抵抗素子には、ピン層１２、絶縁層１３及びメモリ層１１が積層されている。各トンネル磁気抵抗素子は、ワード線ＷＬ１〜ＷＬｎとビット線ＢＬ１〜ＢＬｍとの交差位置近傍にそれぞれ配置され、メモリセルＭＣ１１〜ＭＣｍｎとして働く。そして、上記トンネル磁気抵抗素子におけるピン層のスピンのばらつきを修正する際に、上記電流供給手段から前記ワード線またはビット線の少なくとも一本に電流を流すことを特徴としている。【選択図】　　図４
2004047027.tif 000002
【特許請求の範囲】
【請求項１】
ワード線と、
前記ワード線に交差する方向に配置されるビット線と、
前記ワード線とビット線との交差位置近傍に配置され、ピン層、絶縁層及びメモリ層が積層されたトンネル磁気抵抗素子と、
前記ワード線及びビット線に選択的に電流を流し、前記トンネル磁気抵抗素子にデータを書き込む書き込みドライバと、
前記トンネル磁気抵抗素子におけるピン層のスピンのばらつきを修正する際に、前記ワード線またはビット線の少なくとも一本に電流を流す電流供給手段と
を具備することを特徴とする磁気ランダムアクセスメモリシステム。
【請求項２】
前記電流供給手段は、全てのワード線または全てのビット線に接続された書き込みドライバを選択状態にする選択回路を備え、前記トンネル磁気抵抗素子におけるピン層のスピンのばらつきを修正する際に、前記全てのワード線または前記全てのビット線に電流を流すことを特徴とする請求項１に記載の磁気ランダムアクセスメモリシステム。
【請求項３】
前記電流供給手段は、前記全てのワード線と前記全てのビット線のうち、前記トンネル磁気抵抗素子におけるピン層のスピンの向きに対して垂直方向に配置されている方に電流を流すことを特徴とする請求項２に記載の磁気ランダムアクセスメモリシステム。
【請求項４】
不良アドレスのワード線またはビット線を検知する不良検知手段を更に具備し、前記電流供給手段は、前記不良検知手段で検知された不良アドレスのワード線またはビット線に電流を流すことを特徴とする請求項１に記載の磁気ランダムアクセスメモリシステム。
【請求項５】
前記電流供給手段は、前記不良アドレスのワード線とビット線のうち、前記トンネル磁気抵抗素子におけるピン層のスピンの向きに対して垂直方向に配置されている方に電流を流すことを特徴とする請求項４に記載の磁気ランダムアクセスメモリシステム。
【請求項６】
前記電流供給手段は、磁気ランダムアクセスメモリをテストするテスタであることを特徴とする請求項１，４または５に記載の磁気ランダムアクセスメモリシステム。
【請求項７】
前記不良検知手段は、前記テスタ中に設けられたメモリテスト回路であることを特徴とする請求項６に記載の磁気ランダムアクセスメモリシステム。
【請求項８】
前記電流供給手段から前記ワード線またはビット線の少なくとも一本への電流の供給は、アニールしながら行われることを特徴とする請求項１乃至７いずれか１つの項に記載の磁気ランダムアクセスメモリシステム。
【請求項９】
前記電流供給手段から前記ワード線またはビット線の少なくとも一本への電流の供給は、磁場中で行われることを特徴とする請求項１乃至８いずれか１つの項に記載の磁気ランダムアクセスメモリシステム。
【請求項１０】
前記トンネル磁気抵抗素子におけるピン層のスピンのばらつきの修正は、電気的評価に基づいて行われることを特徴とする請求項１乃至９いずれか１つの項に記載の磁気ランダムアクセスメモリシステム。
【請求項１１】
前記トンネル磁気抵抗素子におけるピン層のスピンのばらつきの修正は、アセンブリ後に行われることを特徴とする請求項１乃至９いずれか１つの項に記載の磁気ランダムアクセスメモリシステム。
【請求項１２】
ピン層、絶縁層及びメモリ層が積層されたトンネル磁気抵抗素子と、互いに交差して配置され、交差位置近傍に前記トンネル磁気抵抗素子が配置されたワード線及びビット線とを有する磁気ランダムアクセスメモリを形成する工程と、
形成した前記磁気ランダムアクセスメモリに対して電気的評価を行う工程と、前記電気的評価を行う工程の後に、前記磁気ランダムアクセスメモリを磁場中でアニールすることにより、前記ピン層のスピンのばらつきを修正する工程と
を具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項１３】
ピン層、絶縁層及びメモリ層が積層されたトンネル磁気抵抗素子と、互いに交差して配置され、交差位置近傍に前記トンネル磁気抵抗素子が配置されたワード線及びビット線とを有する磁気ランダムアクセスメモリを形成する工程と、
形成した前記磁気ランダムアクセスメモリに対して電気的評価を行う工程と、前記電気的評価を行う工程の後に、前記ワード線または前記ビット線の少なくとも一本に電流を流しながらアニールすることにより、前記ピン層のスピンのばらつきを修正する工程と
を具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項１４】
ピン層、絶縁層及びメモリ層が積層されたトンネル磁気抵抗素子と、互いに交差して配置され、交差位置近傍に前記トンネル磁気抵抗素子が配置されたワード線及びビット線とを有する磁気ランダムアクセスメモリを形成する工程と、
形成した前記磁気ランダムアクセスメモリをアセンブリする工程と、
アセンブリ後に前記磁気ランダムアクセスメモリを磁場中でアニールすることにより、前記ピン層のスピンのばらつきを修正する工程と
を具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項１５】
ピン層、絶縁層及びメモリ層が積層されたトンネル磁気抵抗素子と、互いに交差して配置され、交差位置近傍に前記トンネル磁気抵抗素子が配置されたワード線及びビット線とを有する磁気ランダムアクセスメモリを形成する工程と、
形成した前記磁気ランダムアクセスメモリをアセンブリする工程と、
アセンブリ後に前記ワード線または前記ビット線の少なくとも一本に電流を流しながらアニールすることにより、前記ピン層のスピンのばらつきを修正する工程と
を具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項１６】
前記ワード線と前記ビット線のうち、前記トンネル磁気抵抗素子におけるピン層のスピンの向きに対して垂直方向に配置されている方に電流を流すことを特徴とする請求項１３または１５に記載の磁気ランダムアクセスメモリの製造方法。
【請求項１７】
前記アニールは、磁場中で行われることを特徴とする請求項１３または１５に記載の磁気ランダムアクセスメモリの製造方法。
【請求項１８】
前記ワード線またはビット線の少なくとも一本に流す電流は、テスタから供給されることを特徴とする請求項１３または１５に記載の磁気ランダムアクセスメモリの製造方法。
【請求項１９】
前記テスタは、アニール炉とメモリテスト回路とを備えることを特徴とする請求項１８に記載の磁気ランダムアクセスメモリの製造方法。
【請求項２０】
前記電流が供給されるワード線またはビット線は、前記メモリテスト回路でピン層のスピンの向きのばらつきが検知されたトンネル磁気抵抗素子に接続されたワード線またはビット線であることを特徴とする請求項１９に記載の磁気ランダムアクセスメモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、トンネル型磁気抵抗（Ｔｕｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｏ　Ｒｅｓｉｓｔｉｖｅ）効果により情報を記憶するトンネル磁気抵抗素子を用いてメモリセルを構成した磁気ランダムアクセスメモリ（ＭＲＡＭ：　Ｍａｇｍｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）システム、及び磁気ランダムアクセスメモリの製造方法に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されている。そのうちの一つに、Ｒｏｙ　Ｓｃｈｅｕｅｒｌｅｉｎ　ｅｔ．　ａｌ．　によって提案されたトンネル型磁気抵抗（Ｔｕｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｏ　Ｒｅｓｉｓｔｉｖｅ：以下、ＴＭＲと略記する）効果を利用したメモリ、いわゆる磁気ランダムアクセスメモリがある（例えば、ＩＳＳＣＣ２０００　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｐ．１２８　”Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ”を参照）。
【０００３】
磁気ランダムアクセスメモリは、ＴＭＲ素子により“１”，“０”の情報を記憶する。図１２に示すように、このＴＭＲ素子１０は、２つの磁性層（強磁性層）１１，１２により絶縁層（トンネルバリア）１３を挟んだ構造部を有する。ＴＭＲ素子１０に記憶される情報は、２つの磁性層１１，１２のスピンの向きが平行かまたは反平行かによって判断される。
【０００４】
ここで、スピンの向きが平行とは、図１３（ａ）に示すように２つの磁性層１１，１２のスピンの向きが同じであることを意味し、反平行とは図１３（ｂ）に示すように２つの磁性層１１，１２のスピンの向きが逆平行であることを意味する（矢印の向きがスピンの向きを示している）。
【０００５】
なお、通常、２つの磁性層１１，１２の一方側には反強磁性層１４が配置されている。この反強磁性層１４は、一方側の磁性層１２のスピンの向きを固定し、他方側の磁性層１１のスピンの向きのみを変えることにより、情報を容易に書き換えるための部材であり、固定層と呼ばれている。また、一方側の磁性層１２はピン層、他方側の磁性層１１はメモリ層または記録層と呼ばれている。
【０００６】
図１３（ａ）に示したように、２つの磁性層（メモリ層とピン層）１１，１２のスピンの向きが平行となった場合、これら２つの磁性層１１，１２に挟まれた絶縁層１３を流れるトンネル電流が大きくなり、ＴＭＲ素子１０の抵抗値（トンネル抵抗）は最も低くなる。この状態が“１”である。また、図１３（ｂ）に示したように、２つの磁性層１１，１２のスピンの向きが反平行になった場合、これら２つの磁性層１１，１２に挟まれた絶縁層１３を流れるトンネル電流が小さくなり、トンネル抵抗は最も高くなる。この状態が“０”である。
【０００７】
次に、上記ＴＭＲ素子１０をメモリセルとして用いる磁気ランダムアクセスメモリに対する書き込み動作の原理について、図１４により簡単に説明する。
【０００８】
メモリセルとして働く各ＴＭＲ素子ＭＣ１１〜ＭＣｎｍは、マトリックス状に配置されている。これらのＴＭＲ素子ＭＣ１１〜ＭＣｎｍは、書き込みワード線ＷＬ１〜ＷＬｎとビット線（データ選択線）ＢＬ１〜ＢＬｍとの交差位置近傍に配置される。そして、書き込みは、選択した書き込みワード線ＷＬｉ（ｉ＝１〜ｎ）及びビット線ＢＬｊ（ｊ＝１〜ｍ）に電流を流し、両配線ＷＬｉ，ＢＬｊに流れる電流によリ生成される磁界を用いて、ＴＭＲ素子ＭＣｉｊのメモリ層のスピンの向きをピン層と平行または反平行にすることにより達成される。
【０００９】
例えば、図１４に示すように、書き込み時に、ビット線ＢＬ３には、一方向に向かう電流のみを流し、書き込みワード線ＷＬ２には、書き込みデータに応じて、一方向または他方向に向かう電流を流す。書き込みワード線ＷＬ２に一方向に向かう電流を流すとき、ＴＭＲ素子ＭＣ２３のメモリ層のスピンの向きは、ピン層と平行（“１”の状態）となる。一方、書き込みワード線ＷＬ２に他方向に向かう電流を流すとき、ＴＭＲ素子ＭＣ２３のメモリ層のスピンの向きは、ピン層と反平行（“０”の状態）となる。
【００１０】
上記ＴＭＲ素子におけるピン層のスピンの向きが変わる原理は、次の通りである。
【００１１】
図１５のＴＭＲ曲線に示すように、ＴＭＲ素子のＥａｓｙ−Ａｘｉｓ（長辺）方向に磁界Ｈｘをかけると、ＴＭＲ素子の抵抗値は１７％程度変化する。この変化率、すなわち変化の前後の抵抗値の比はＭＲ比と呼ばれる。なお、ＭＲ比は、磁性層の性質により変化する。現在では、ＭＲ比が５０％程度のＴＭＲ素子も得られている。
【００１２】
ＴＭＲ素子には、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ（短辺）方向の磁界Ｈｙとの合成磁界が掛かる。図１５の実線及び破線に示すように、Ｈａｒｄ−Ａｘｉｓ方向の磁界Ｈｙの大きさによって、ＴＭＲ素子の抵抗値を変えるために必要なＥａｓｙ−Ａｘｉｓ方向の磁界Ｈｘの大きさも変化する。この現象を利用することにより、マトリックス状に配置されたメモリセルのうち、選択された書き込みワード線及び選択されたビット線の交点に存在するＴＭＲ素子のみにデータを書き込むことができる。
【００１３】
この様子をさらに図１６のアステロイド曲線を用いて説明する。
【００１４】
ＴＭＲ素子のアステロイド曲線は、例えば、図１６に実線で示すようになる。すなわち、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線（実線）の外側（例えば、黒丸の位置）にあれば、磁性層のスピンの向きを反転させることができる。
【００１５】
逆に、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線（実線）の内側（例えば、白丸の位置）にある場合には、磁性層のスピンの向きを反転させることはできない。
【００１６】
従って、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙとの合成磁界の大きさを変え、合成磁界の大きさのＨｘ−Ｈｙ平面内における位置を変えることにより、ＴＭＲ素子に対するデータの書き込みを制御できる。
【００１７】
なお、読み出しは、選択されたＴＭＲ素子に電流を流し、そのＴＭＲ素子の抵抗値を検出することにより容易に行うことができる。例えば、ＴＭＲ素子に直列にスイッチ素子を接続し、選択された読み出しワード線に接続されるスイッチ素子のみをオン状態として電流経路を生成する。その結果、選択されたＴＭＲ素子のみに電流が流れるため、そのＴＭＲ素子のデータを読み出すことができる。
【００１８】
ところで、多数のＴＭＲ素子で構成される磁気ランダムアクセスメモリでは、各々のＴＭＲ素子のアステロイド曲線が均一であるなら全てのＴＭＲ素子に同一の書き込み電流でデータ書き換えが行えるはずである。
【００１９】
しかしながら、実際には図１７に示すように、一部のメモリセル（この例ではメモリセルＭＣ３２）でピン層のスピンの向きがばらつくことがあり、メモリ特性が不良なメモリセルが発生する。このピン層のスピンの向きのばらつきが存在することが確認できるのは、通常、全てのウェハプロセスが終了し、ダイソート・テスト等の電気的評価を行った時点である。あるいは、アセンブリ後のテストで判明する場合もあり得る。
【００２０】
【発明が解決しようとする課題】
上記のように従来の磁気ランダムアクセスメモリ及びその製造方法は、アセンブリや電気的評価後にピン層のスピンのばらつきが発見されるため、歩留まりが低下してしまい、その対策が望まれている。
【００２１】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、アセンブリや電気的評価後にピン層のスピンのばらつきを修正できる磁気ランダムアクセスメモリシステム、及び磁気ランダムアクセスメモリの製造方法を提供することにある。
【００２２】
【課題を解決するための手段】
この発明の磁気ランダムアクセスメモリシステムは、ワード線と、前記ワード線に交差する方向に配置されるビット線と、前記ワード線とビット線との交差位置近傍に配置され、ピン層、絶縁層及びメモリ層が積層されたトンネル磁気抵抗素子と、前記ワード線及びビット線に選択的に電流を流し、前記トンネル磁気抵抗素子にデータを書き込む書き込みドライバと、前記トンネル磁気抵抗素子におけるピン層のスピンのばらつきを修正する際に、前記ワード線またはビット線の少なくとも一本に電流を流す電流供給手段とを具備することを特徴としている。
【００２３】
また、この発明の磁気ランダムアクセスメモリの製造方法は、ピン層、絶縁層及びメモリ層が積層されたトンネル磁気抵抗素子と、互いに交差して配置され、交差位置近傍に前記トンネル磁気抵抗素子が配置されたワード線及びビット線とを有する磁気ランダムアクセスメモリを形成する工程と、形成した前記磁気ランダムアクセスメモリに対して電気的評価を行う工程と、前記電気的評価を行う工程の後に、前記磁気ランダムアクセスメモリを磁場中でアニールすることにより、前記ピン層のスピンのばらつきを修正する工程とを具備することを特徴としている。
【００２４】
更に、この発明の磁気ランダムアクセスメモリの製造方法は、ピン層、絶縁層及びメモリ層が積層されたトンネル磁気抵抗素子と、互いに交差して配置され、交差位置近傍に前記トンネル磁気抵抗素子が配置されたワード線及びビット線とを有する磁気ランダムアクセスメモリを形成する工程と、形成した前記磁気ランダムアクセスメモリに対して電気的評価を行う工程と、前記電気的評価を行う工程の後に前記ワード線または前記ビット線の少なくとも一本に電流を流しながらアニールすることにより、前記ピン層のスピンのばらつきを修正する工程とを具備することを特徴としている。
【００２５】
この発明の磁気ランダムアクセスメモリの製造方法は、ピン層、絶縁層及びメモリ層が積層されたトンネル磁気抵抗素子と、互いに交差して配置され、交差位置近傍に前記トンネル磁気抵抗素子が配置されたワード線及びビット線とを有する磁気ランダムアクセスメモリを形成する工程と、形成した前記磁気ランダムアクセスメモリをアセンブリする工程と、アセンブリ後に前記磁気ランダムアクセスメモリを磁場中でアニールすることにより、前記ピン層のスピンのばらつきを修正する工程とを具備することを特徴としている。
【００２６】
また、この発明の磁気ランダムアクセスメモリの製造方法は、ピン層、絶縁層及びメモリ層が積層されたトンネル磁気抵抗素子と、互いに交差して配置され、交差位置近傍に前記トンネル磁気抵抗素子が配置されたワード線及びビット線とを有する磁気ランダムアクセスメモリを形成する工程と、形成した前記磁気ランダムアクセスメモリをアセンブリする工程と、アセンブリ後に前記ワード線または前記ビット線の少なくとも一本に電流を流しながらアニールすることにより、前記ピン層のスピンのばらつきを修正する工程とを具備することを特徴としている。
【００２７】
上記のような構成の磁気ランダムアクセスメモリシステムによれば、ダイソート・テスト等の電気的評価に基づいてピン層のスピンのばらつきを修正、あるいはアセンブリ後にピン層のスピンのばらつきを修正できるので、メモリ特性が不良なメモリセルを低減して信頼性を向上できる。
【００２８】
また、上記のような製造方法によれば、アセンブリ後や電気的評価後に磁気ランダムアクセスメモリにおけるピン層のスピンのばらつきを修正できるので、メモリ特性が不良なメモリセルを低減して製造歩留まりを向上できる。
【００２９】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１乃至図３はそれぞれ、この発明の実施の形態に係る磁気ランダムアクセスメモリにおけるメモリセル部の概略構成例を示している。図１は、スイッチ素子としてＭＯＳＦＥＴを用いる場合の断面図、図２はスイッチ素子としてダイオードを用いる場合の断面図、図３はスイッチ素子を用いない場合の断面図である。これらのメモリセルは、基本的には既存のＣＭＯＳプロセスを用いて形成される。
【００３０】
図１に示す如く、Ｐ型シリコン基板（Ｐ−ｓｕｂ）２１の主表面には、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）領域２２，２３が形成されて素子分離されている。上記ＳＴＩ領域２２，２３により区画されたシリコン基板２１の主表面には、ＭＯＳＦＥＴ　Ｔｒのソース，ドレイン領域となるＮ＋型の不純物拡散領域２４，２５が形成されている。上記ソース，ドレイン領域２４，２５間のシリコン基板２１上には、ゲート絶縁膜２６が設けられ、このゲート絶縁膜２６上に読み出しワード線ＷＬとして働くゲート電極２７が形成されている。上記シリコン基板２１及びゲート電極２７上には、第１の層間絶縁膜２８が形成され、この層間絶縁膜２８の上記ソース，ドレイン領域２４，２５上にコンタクトホール２９，３０が形成されている。
【００３１】
上記層間絶縁膜２８上には、第１層目の金属層からなるソース線３１と配線３２が形成されている。上記ソース線３１は、上記コンタクトホール２９内に形成された金属プラグ３３を介してソース領域２４に電気的に接続され、上記配線３２は、上記コンタクトホール３０内に形成された金属プラグ３４を介してドレイン領域２５に電気的に接続される。
【００３２】
上記層間絶縁膜２８、ソース線３１及び配線３２上には、第２の層間絶縁膜３５が形成され、この層間絶縁膜３５の上記配線３２上にコンタクトホール３６が形成されている。上記層間絶縁膜３５上には、第２層目の金属層からなる書き込みワード線３７と配線３８が形成されている。この書き込みワード線３７は、上記読み出しワード線（ゲート電極２７）と同じ方向に沿って形成されている。また、上記配線３８は、配線３２上に対応する位置に形成されており、上記コンタクトホール３６に埋め込まれた金属プラグ３９を介して上記配線３２と電気的に接続されている。
【００３３】
上記第２の層間絶縁膜３５、上記書き込みワード線３７及び配線３８上には、第３の層間絶縁膜４０が形成される。この層間絶縁膜４０の上記配線３８上にはコンタクトホール４１が形成されている。上記層間絶縁膜４０上には、第３層目の金属層からなる配線４２が形成されている。この配線４２は、上記配線層３８上から書き込みワード線３７上に対応する位置に延設されており、上記層間絶縁膜４０に形成されたコンタクトホール４１に埋め込まれた金属プラグ４３を介して上記配線３８に電気的に接続される。
【００３４】
上記第３の層間絶縁膜４０上及び上記配線４２上には第４の層間絶縁膜４４が形成され、この層間絶縁膜４４における上記配線４２上の書き込みワード線３７上に対応する位置にＴＭＲ素子１０が設けられる。このＴＭＲ素子１０は、図１２に示したように、絶縁層（トンネルバリア）１３を２つの強磁性層（メモリ層とピン層）１１，１２により挟んだ構造部を有し、これら２つの強磁性層１１，１２の一方側には固定層としての反強磁性層１４が配置されている。上記ＴＭＲ素子１０のスピンの向きは、紙面に対して垂直方向でも平行方向でもかまわない。
【００３５】
上記層間絶縁膜４４及び上記ＴＭＲ素子１０上には、第４層目の金属層からなるビット線（読み出し・書き込み兼用）４５が上記書き込みワード線３７及び上記読み出しワード線２７と交差する方向に配置されている。
【００３６】
上記のような構成において、データの書き込みには、書き込みワード線３７とビット線４５を書き込み配線として用い、磁場を発生して書き込みデータに応じてメモリ層１１のスピンの向きを変える。一方、読み出しにおいては、読み出しワード線２７により、スイッチング素子であるＭＯＳＦＥＴ　Ｔｒをオン状態にして、ビット線４５からＴＭＲ素子１０及びＭＯＳＦＥＴ　Ｔｒを介してソース線３１へと電流を流す。
【００３７】
また、図２はクロスポイント型と呼ばれるもので、この構成のメモリセル部では、Ｐ型シリコン基板２１の主表面に、ＳＴＩ領域２２，２３が形成されて素子分離されている。上記ＳＴＩ領域２２，２３により区画されたシリコン基板２１の主表面には、ダイオードＤのカソード領域となるＮ＋型の不純物拡散領域４６が形成されている。このカソード領域４６中の一部には、ダイオードＤのアノード領域となるＰ＋型の不純物拡散領域４７が形成されている。上記シリコン基板２１上には、第１の層間絶縁膜２８が形成され、この層間絶縁膜２８のカソード領域４６及び上記アノード領域４７上にコンタクトホール２９，３０が形成されている。
【００３８】
上記層間絶縁膜２８上には、第１層目の金属層からなるワード線４８と配線３２が形成されている。上記ワード線４８は、上記コンタクトホール２９内に形成された金属プラグ３３を介してカソード領域４６に電気的に接続され、上記配線３２は、上記コンタクトホール３０内に形成された金属プラグ３４を介してアノード領域４７に電気的に接続される。
【００３９】
上記層間絶縁膜２８、ワード線４８及び配線３２上には、第２の層間絶縁膜３５が形成され、この層間絶縁膜３５の上記配線３２上にコンタクトホール３６が形成されている。上記層間絶縁膜３５上には、第２層目の金属層からなる書き込みワード線３７と配線３８が形成されている。この書き込みワード線３７は、上記ワード線４８と同じ方向に沿って形成されている。また、上記配線３８は、配線３２上に対応する位置に形成されており、上記コンタクトホール３６に埋め込まれた金属プラグ３９を介して上記配線３２と電気的に接続されている。
【００４０】
上記第２の層間絶縁膜３５、上記書き込みワード線３７及び配線３８上には、第３の層間絶縁膜４０が形成される。この層間絶縁膜４０の上記配線３８上にはコンタクトホール４１が形成されている。上記層間絶縁膜４０上には、第３層目の金属層からなる配線４２が形成されている。この配線４２は、上記配線層３８上から書き込みワード線３７上に対応する位置に延設されており、上記層間絶縁膜４０に形成されたコンタクトホール４１に埋め込まれた金属プラグ４３を介して上記配線３８に電気的に接続される。
【００４１】
上記第３の層間絶縁膜４０上及び上記配線４２上には第４の層間絶縁膜４４が形成され、この層間絶縁膜４４における上記配線４２上の書き込みワード線３７上に対応する位置にＴＭＲ素子１０が設けられる。このＴＭＲ素子１０は、図１２に示したように、絶縁層（トンネルバリア）１３を２つの強磁性層（メモリ層とピン層）１１，１２により挟んだ構造部を有し、これら２つの強磁性層１１，１２の一方側には固定層としての反強磁性層１４が配置されている。上記ＴＭＲ素子１０のスピンの向きは、紙面に対して垂直方向でも平行方向でもかまわない。
【００４２】
上記層間絶縁膜４４及び上記ＴＭＲ素子１０上には、第４層目の金属層からなるビット線（読み出し・書き込み兼用）４５が上記書き込みワード線３７と交差する方向に配置されている。
【００４３】
上記のような構成では、書き込み及び読み出し動作は、ワード線４８とビット線４５の２本の配線で行う。この際、ダイオードＤの整流作用を利用して選択セルのみへの書き込みと読み出しを行うため、各配線に印加するバイアス電圧をコントロールする必要がある。
【００４４】
図３に示す構成のメモリセル部も、図２と同様にクロスポイント型と呼ばれるものである。このメモリセル部では、ＭＯＳＦＥＴやダイオード等のスイッチ素子は用いていない。すなわち、Ｐ型シリコン基板（Ｐ−ｓｕｂ）２１の主表面には、ＳＴＩ領域２２が形成されている。このＳＴＩ領域２２及びシリコン基板２１上には、層間絶縁膜４９が形成されている。この層間絶縁膜４９中にはワード線４８が埋め込まれており、このワード線４８上にＴＭＲ素子１０が設けられる。このＴＭＲ素子１０は、図１２に示したように、絶縁層（トンネルバリア）１３を２つの強磁性層（メモリ層とピン層）１１，１２により挟んだ構造部を有し、これら２つの強磁性層１１，１２の一方側には固定層としての反強磁性層１４が配置されている。上記ＴＭＲ素子１０のスピンの向きは、紙面に対して垂直方向でも平行方向でもかまわない。
【００４５】
上記層間絶縁膜４９及び上記ＴＭＲ素子１０上には、第４層目の金属層からなるビット線（読み出し・書き込み兼用）４５が上記ワード線４８と交差する方向に配置されている。
【００４６】
このタイプのメモリセルは、ワード線４８とビット線４５の２本の配線のみを使用して、読み出しと書き込み動作を行うため、選択セル以外のセルにも電流が流れる。このため回路動作に工夫が必要である。
【００４７】
図４は、上記図１乃至図３に示したメモリセルをマトリックス状に配置して構成したメモリセルアレイの概略的な構成図である。図４に示す如く、メモリセルＭＣ１１〜ＭＣｎｍは、互いに交差して配置される書き込みワード線（またはワード線）ＷＬ１〜ＷＬｎとビット線（データ選択線）ＢＬ１〜ＢＬｍとの交差位置近傍に配置されている。
【００４８】
この図４では、メモリセル（ＴＭＲ素子）ＭＣ３２におけるピン層のスピンの向きがばらついた状態を示している。
【００４９】
次に、上記ＴＭＲ素子におけるピン層のスピンの向きがばらつきの修正について各実施の形態により説明する。
【００５０】
［第１の実施の形態］
ＴＭＲ素子におけるピン層のスピンの向きは、ＴＭＲ素子を形成した後の何れかの工程において、磁場中で例えば３００℃の温度で１時間程度アニールを行うことによって決定される。この際、幾つかのＴＭＲ素子（図４では１個、メモリセルＭＣ３２）におけるピン層のスピンの向きが揃わないことがある。このようなスピンの向きにばらつきが発生したＴＭＲ素子は、ダイソート・テスト等の電気的評価によって判明する。
【００５１】
そこで、本第１の実施の形態では、図１乃至図４に示したような構成の磁気ランダムアクセスメモリを既存のＣＭＯＳプロセスで形成した後、ダイソート・テストを行って種々の機能テストを行う際に、ピン層のスピンの向きが揃っているか否かを検知する。
【００５２】
そして、ピン層のスピンの向きにばらつき（不良ビット）が存在することが検知されたウェハに対しては、磁場中で例えば３００℃の温度で再び１時間程度アニールする（以後、再磁場中アニールと呼ぶ）。
【００５３】
これによって、ＴＭＲ素子のＭＲ比が大きくなる方向、すなわち、図５に示すように破線で示す状態から実線で示す状態に変化する。この結果、図６に示すように、ピン層のスピンの向きを揃えることができる。
【００５４】
その後、再びダイソート・テストを行い、ピン層のスピンの向きにばらつきがあるか否かを検査する。
【００５５】
そして、ダイシングを行って個々のチップに個片化し、ピン層のスピンの向きが揃った良品のチップをウェハからピックアップした後、パッケージング工程やアセンブリ工程を経て磁気ランダムアクセスメモリを完成する。
【００５６】
このような製造方法によれば、ダイソート・テスト等の電気的評価後にピン層のスピンのばらつきを修正できるので、製造歩留まりを向上できる。
【００５７】
なお、必要に応じて再磁場中アニールを複数回繰り返しても良い。
【００５８】
［第２の実施の形態］
上記第１の実施の形態では、ダイソート・テスト後に再磁場中アニールすることによりピン層のスピンのばらつきを補正した。しかし、アセンブリ後のテストでピン層のスピンのばらつきが判明することもあり得る。そこで、本第２の実施の形態では、アセンブリ後に再磁場中アニールを行い、ピン層のスピンのばらつきを補正するようにしている。
【００５９】
すなわち、図１乃至図４に示したような磁気ランダムアクセスメモリを、既存のＣＭＯＳプロセスで形成した後、ダイシング工程、パッケージング工程並びにアセンブリ工程等を行って磁気ランダムアクセスメモリを完成する。
【００６０】
その後、完成した磁気ランダムアクセスメモリのピン層のスピンの向きにばらつきがあるか否かを検査する。
【００６１】
そして、ピン層のスピンの向きがばらついている製品に対して、例えば１００℃〜１５０℃の温度で１時間程度の再磁場中アニールを行い、ピン層のスピンのばらつきを補正する。
【００６２】
その後、再びピン層のスピンの向きにばらつきがあるか否かを検査し、良品と不良品を選別する。
【００６３】
このような製造方法によれば、アセンブリ後であってもピン層のスピンのばらつきを修正でき、製造歩留まりを向上できる。
【００６４】
もちろん、必要に応じて再磁場中アニールを複数回繰り返しても良い。
【００６５】
［第３の実施の形態］
上述した第１，第２の実施の形態では、磁場中でアニールを行ったが、本第３の実施の形態では、全アドレスの書き込み配線（ワード線またはビット線）に電流を流しながら再磁場中アニールを行うようにしている。
【００６６】
このように、ワード線またはビット線に電流を流しながら再磁場中アニールを行うために、磁気ランダムアクセスメモリ中に、全ての書き込みドライバを同時に選択状態にできる、図７に示すような書き込み回路５２を設けている。
【００６７】
この書き込み回路５２には、書き込みワード線ＷＬを駆動する書き込みドライバ（Ｐチャネル型ＭＯＳＦＥＴ　Ｑｐ１とＮチャネル型ＭＯＳＦＥＴ　Ｑｎ１）と、ビット線ＢＬを駆動する書き込みドライバ（Ｐチャネル型ＭＯＳＦＥＴＱｐ２とＮチャネル型ＭＯＳＦＥＴＱｎ２）とが設けられている。上記書き込みドライバから書き込みワード線ＷＬ及びビット線ＢＬに、実線で示す矢印方向に電流が流れる。なお、この図７では説明を簡単にするために、ビット線ＢＬに破線で示す矢印方向に電流を流すための書き込みドライバ（電流ドライバ／シンカー）は省略している。
【００６８】
この例では、上記書き込みワード線ＷＬとビット線ＢＬとの交差位置近傍に、図１に示したようなＴＭＲ素子１０とＭＯＳＦＥＴ　Ｔｒとの直列回路からなるメモリセルＭＣが配置されている。上記ＭＯＳＦＥＴ　Ｔｒの電流通路の一端はソース線に、他端は上記ＴＭＲ素子１０の一端に、ゲートは読み出しワード線にそれぞれ接続されている。また、上記ＴＭＲ素子１０の他端はビット線ＢＬに接続されている。
【００６９】
上記ＭＯＳＦＥＴ　Ｑｐ１の電流通路の一端は電源ＶＤＤに接続され、他端は書き込みワード線ＷＬの一端に接続され、ゲートはナンドゲート５３の出力端に接続される。上記ナンドゲート５３の入力端には、書き込み信号ＷＲＩＴＥ、ロウアドレスＲＡＤＤ及び全ての書き込みワード線ＷＬに接続された書き込みドライバを選択状態にするための信号ＡＥＮ１がそれぞれ供給される。また、上記ＭＯＳＦＥＴ　Ｑｎ１の電流通路の一端は書き込みワード線ＷＬの他端に接続され、他端は電源ＶＳＳに接続され、ゲートはナンドゲート５４Ａの出力端に接続される。上記ナンドゲート５４Ａの一方の入力端には、上記書き込み信号ＷＲＩＴＥの反転信号／ＷＲＩＴＥが供給され、他方の入力端にはナンドゲート５４Ｂの出力端が接続される。このナンドゲート５４Ｂの入力端には、読み出し信号ＲＥＡＤ、上記ロウアドレスＲＡＤＤ及び上記信号ＡＥＮ１がそれぞれ供給される。
【００７０】
また、上記ＭＯＳＦＥＴ　Ｑｐ２の電流通路の一端は電源ＶＤＤに接続され、他端はビット線ＢＬの一端に接続され、ゲートはナンドゲート５５の出力端に接続される。上記ナンドゲート５５の入力端には、書き込み信号ＷＲＩＴＥ、カラムアドレスＣＡＤＤ、データＤＡＴＡ及び全てのビット線ＢＬに接続された書き込みドライバを選択状態にするための信号ＡＥＮ２がそれぞれ供給される。また、上記ＭＯＳＦＥＴ　Ｑｎ２の電流通路の一端はビット線ＢＬの他端に接続され、他端は電源ＶＳＳに接続され、ゲートはナンドゲート５６の出力端に接続される。このナンドゲート５６の入力端には、書き込み信号ＷＲＩＴＥ、上記カラムアドレスＣＡＤＤ、上記データＤＡＴＡ及び上記信号ＡＥＮ２がそれぞれ供給される。
【００７１】
更に、上記ビット線ＢＬの一端と読み出し時にメモリセルＭＣに印加する電圧を設定するための定電圧源Ｖｍｔｊとの間には、Ｎチャネル型ＭＯＳＦＥＴ　Ｑｎ３の電流通路が接続される。このＭＯＳＦＥＴ　Ｑｎ３のゲートはカラム選択線に接続され、アンドゲート５７Ａからカラム選択信号／ＣＳＬが供給される。上記アンドゲート５７Ａの一方の入力端には、ナンドゲート５７Ｂの出力信号が供給され、他方の入力端には読み出し信号ＲＥＡＤが供給される。上記ナンドゲート５７Ｂの入力端には、上記カラムアドレスＣＡＤＤが供給されている。
【００７２】
更にまた、上記ビット線ＢＬの一端とセンスアンプ（Ｓ／Ａ）及びバイアス回路５９との間には、Ｎチャネル型ＭＯＳＦＥＴ　Ｑｎ４の電流通路が接続される。このＭＯＳＦＥＴ　Ｑｎ４のゲートはカラム選択線に接続され、アンドゲート５８からカラム選択信号ＣＳＬが供給される。上記アンドゲート５８の入力端には、カラムアドレスＣＡＤＤと読み出し信号ＲＥＡＤが供給される。
【００７３】
上記のような構成において、ナンドゲート５３，５４Ｂはそれぞれ、上記信号ＡＥＮ１のレベルに応じて全ての書き込みワード線ＷＬに接続された書き込みドライバを選択状態にするか否かを選択する選択回路として働く。また、ナンドゲート５５とアンドゲート５６はそれぞれ、上記信号ＡＥＮ２のレベルに応じて全てのビット線ＢＬに接続された書き込みドライバを選択状態にするか否かを選択する選択回路として働く。そして、これら選択回路により、全アドレスの書き込み配線（ワード線またはビット線のうち、トンネル磁気抵抗素子におけるピン層のスピンの向きに対して垂直方向に配置されている方）が選択的に駆動され、再磁場中アニールを行う際に、全てのアドレスが同時に選択される。
【００７４】
上記磁気ランダムアクセスメモリは、図８に示すようなテスタを用いてダイソート・テストが行われ、ピン層のスピンの向きが修正される。このテスタ６０は、アニール炉６１を有しており、このアニール炉６１内のウェハテーブル６２上に素子形成の終了した磁気ランダムアクセスメモリ（ウェハ状態）６３がセットされる。上記ウェハ状態の磁気ランダムアクセスメモリ６３はテスタ６０におけるメモリテスト回路６４に電気的に接続されている。
【００７５】
まず、ダイソート・テストによってウェハ状態の磁気ランダムアクセスメモリ６３の機能テストが行われる。この際、上記メモリテスト回路６４によってピン層のスピンの向きにばらつきがあるか否かも検査する。
【００７６】
そして、ピン層のスピンの向きにばらつき（不良ビット）が存在することが検知されたウェハに対しては、アニール炉６１内を例えば１００℃〜１５０℃の温度に設定し、前記書き込み回路５２中の全てのワード線または全てのビット線に接続された書き込みドライバを選択状態に設定し、メモリテスト回路６４から全アドレスの書き込み配線（ワード線またはビット線）に電流を流しながら再磁場中アニールを１時間程度行う。この際、図９に示すように、電流を流すのはワード線とビット線のうち、ピン層のスピンの向きに対して垂直方向に形成されている方（ここではビット線ＢＬ１〜ＢＬｍ）であり、０．５ｍＡ〜１ｍＡ程度の電流を流し続ける。これによって、ピン層のスピンのばらつきが修正される。
【００７７】
上記のような構成の磁気ランダムアクセスメモリシステムでは、電流磁界を印加することで外部磁場のみの場合（第１，第２の実施の形態）よりも効率良くピン層のスピンの向きを補正することができる。
【００７８】
［第４の実施の形態］
上記第３の実施の形態では、メモリセルアレイ中のたとえ１ビットのみピン層のスピンの向きがばらついていても全てのＴＭＲ素子の書き込み配線に電流を流して再磁場中アニールを行った。これに対し、本第４の実施の形態では、不良アドレスの書き込み配線のみに電流を流しながらアニールを行うようにしている。
【００７９】
上記磁気ランダムアクセスメモリは、図１０に示すようなテスタ６０を用いてピン層のスピンの向きが修正される。このテスタ６０は、アニール炉６１を有しており、このアニール炉６１内のソケット６５にアセンブリの終了した磁気ランダムアクセスメモリのパッケージ６６がセットされている。上記メモリパッケージ６６は、テスタ６０におけるメモリテスト回路６４に電気的に接続されている。
【００８０】
そして、メモリテスト回路６４によって、ピン層のスピンの向きにばらつき（不良ビット）が存在することが検知された磁気ランダムアクセスメモリに対しては、アニール炉６１内を例えば１００℃〜２００℃の温度に設定し、書き込みドライバから上記不良アドレスの書き込み配線（ワード線またはビット線）に電流を流しながら１時間程度の再磁場中アニールを行う。この際、図１１に示すように、ワード線とビット線のうち、ピン層のスピンの向きに対して垂直方向に形成されている方の不良ワード線または不良ビット線、例えば不良ビット線ＢＬ３に０．５ｍＡ〜１ｍＡの電流を流し続ける。これによって、不良が発生しているメモリセル（ＴＭＲ素子）ＭＣ３３のピン層のスピンのばらつきが補正される。
【００８１】
上記のような構成であっても、第３の実施の形態と同様に、電流磁界を印加することで外部磁場のみの場合よりも効率良くピン層のスピンの向きを補正することが可能となる。しかも、ピン層のスピンの向きがばらついているメモリセルのみに電流を流すので、選択回路は不要である。
【００８２】
なお、上記第３の実施の形態では、ダイソート・テスト等の電気的評価後にピン層のスピンのばらつきを修正する際に、全てのワード線または全てのビット線に電流を流したが、不良アドレスの書き込み配線（ワード線またはビット線）に電流を流すようにしても良いのはもちろんである。
【００８３】
また、上記第４の実施の形態では、アセンブリ後にピン層のスピンのばらつきを修正する際に、不良アドレスの書き込み配線のみに電流を流したが、第３の実施の形態と同様に全ての書き込みドライバを同時に選択状態にする選択回路を設け、全てのワード線または全てのビット線に電流を流すようにしても良い。
【００８４】
以上第１乃至第４の実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００８５】
【発明の効果】
以上説明したように、この発明によれば、アセンブリや電気的評価後にピン層のスピンのばらつきを修正できる磁気ランダムアクセスメモリシステム、及び磁気ランダムアクセスメモリの製造方法が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る磁気ランダムアクセスメモリにおけるメモリセル部の概略構成例を示しており、スイッチ素子としてＭＯＳＦＥＴを用いる場合の断面図。
【図２】この発明の実施の形態に係る磁気ランダムアクセスメモリにおけるメモリセル部の他の概略構成例を示しており、スイッチ素子としてダイオードを用いる場合の断面図。
【図３】この発明の実施の形態に係る磁気ランダムアクセスメモリにおけるメモリセル部の更に他の概略構成例を示しており、スイッチ素子を用いない場合の断面図。
【図４】図１乃至図３に示したメモリセルをマトリックス状に配置したメモリセルアレイの概略的な構成図。
【図５】ピン層のスピンの向きにばらつきがある場合と、ばらつきを修正した後のＭＲ比の変化を示す特性図。
【図６】ピン層のスピンの向きを揃えた状態を示す構成図。
【図７】この発明の第３の実施の形態に係る磁気ランダムアクセスメモリシステムについて説明するためのもので、全ての書き込みドライバを同時に選択状態にできる書き込み回路の構成例を示す回路図。
【図８】この発明の第３の実施の形態に係る磁気ランダムアクセスメモリシステムについて説明するためのもので、ダイソート・テスト用のテスタを示す概略図。
【図９】ピン層のスピンのばらつきの修正動作について説明するための概略図。
【図１０】この発明の第４の実施の形態に係る磁気ランダムアクセスメモリシステムについて説明するためのもので、テスタを示す概略図。
【図１１】ピン層のスピンのばらつきの修正動作について説明するための概略図。
【図１２】磁気ランダムアクセスメモリで用いられるＴＭＲ素子の構成例を示す断面図。
【図１３】ＴＭＲ素子におけるピン層のスピンの向きについて説明するための断面図。
【図１４】ＴＭＲ素子に対する書き込み動作の原理について説明するための概略図。
【図１５】ＴＭＲ曲線を示す特性図。
【図１６】アステロイド曲線を示す特性図。
【図１７】メモリセルにおけるピン層のスピンの向きのばらつきについて説明するための構成図。
【符号の説明】
１０…ＴＭＲ素子
１１…強磁性層（メモリ層）
１２…強磁性層（ピン層）
１３…絶縁層（トンネルバリア）
１４…反強磁性層
２７…ゲート電極（読み出しワード線）
３７…書き込みワード線
４５…ビット線
４８…ワード線
５２…書き込み回路
５３，５４Ａ，５４Ｂ，５５，５７Ｂ…ナンドゲート
５６，５７Ａ，５８…アンドゲート
６０…テスタ
６１…アニール炉
６２…ウェハテーブル
６３…ウェハ状態の磁気ランダムアクセスメモリ
６４…メモリテスト回路
６５…ソケット
６６…メモリパッケージ
ＭＣ，ＭＣ１１〜ＭＣｍｎ…メモリセル（ＴＭＲ素子）
ＷＬ，ＷＬ１〜ＷＬｎ…書き込みワード線
ＢＬ，ＢＬ１〜ＢＬｍ…ビット線（データ選択線）
Ｔｒ…ＭＯＳＦＥＴ
Ｄ…ダイオード
Ｑｐ１，Ｑｎ１，Ｑｐ２，Ｑｎ２…ＭＯＳＦＥＴ（書き込みドライバ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2004047027.tif 000017
【図１６】
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【図１７】
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